sys/dev/drm2/i915/i915_drm.h

   1 /*-
   2  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the
   7  * "Software"), to deal in the Software without restriction, including
   8  * without limitation the rights to use, copy, modify, merge, publish,
   9  * distribute, sub license, and/or sell copies of the Software, and to
  10  * permit persons to whom the Software is furnished to do so, subject to
  11  * the following conditions:
  12  *
  13  * The above copyright notice and this permission notice (including the
  14  * next paragraph) shall be included in all copies or substantial portions
  15  * of the Software.
  16  *
  17  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  18  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  20  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  21  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  22  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  23  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  24  *
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #ifndef _I915_DRM_H_
  31 #define _I915_DRM_H_
  32
  33 /* Please note that modifications to all structs defined here are
  34  * subject to backwards-compatibility constraints.
  35  */
  36
  37 #include <dev/drm2/drm.h>
  38
  39 /* Each region is a minimum of 16k, and there are at most 255 of them.
  40  */
  41 #define I915_NR_TEX_REGIONS 255 /* table size 2k - maximum due to use
  42                                  * of chars for next/prev indices */
  43 #define I915_LOG_MIN_TEX_REGION_SIZE 14
  44
  45 typedef struct _drm_i915_init {
  46         enum {
  47                 I915_INIT_DMA = 0x01,
  48                 I915_CLEANUP_DMA = 0x02,
  49                 I915_RESUME_DMA = 0x03,
  50
  51                 /* Since this struct isn't versioned, just used a new
  52                  * 'func' code to indicate the presence of dri2 sarea
  53                  * info. */
  54                 I915_INIT_DMA2 = 0x04
  55         } func;
  56         unsigned int mmio_offset;
  57         int sarea_priv_offset;
  58         unsigned int ring_start;
  59         unsigned int ring_end;
  60         unsigned int ring_size;
  61         unsigned int front_offset;
  62         unsigned int back_offset;
  63         unsigned int depth_offset;
  64         unsigned int w;
  65         unsigned int h;
  66         unsigned int pitch;
  67         unsigned int pitch_bits;
  68         unsigned int back_pitch;
  69         unsigned int depth_pitch;
  70         unsigned int cpp;
  71         unsigned int chipset;
  72         unsigned int sarea_handle;
  73 } drm_i915_init_t;
  74
  75 typedef struct drm_i915_sarea {
  76         struct drm_tex_region texList[I915_NR_TEX_REGIONS + 1];
  77         int last_upload;        /* last time texture was uploaded */
  78         int last_enqueue;       /* last time a buffer was enqueued */
  79         int last_dispatch;      /* age of the most recently dispatched buffer */
  80         int ctxOwner;           /* last context to upload state */
  81         int texAge;
  82         int pf_enabled;         /* is pageflipping allowed? */
  83         int pf_active;
  84         int pf_current_page;    /* which buffer is being displayed? */
  85         int perf_boxes;         /* performance boxes to be displayed */
  86         int width, height;      /* screen size in pixels */
  87
  88         drm_handle_t front_handle;
  89         int front_offset;
  90         int front_size;
  91
  92         drm_handle_t back_handle;
  93         int back_offset;
  94         int back_size;
  95
  96         drm_handle_t depth_handle;
  97         int depth_offset;
  98         int depth_size;
  99
 100         drm_handle_t tex_handle;
 101         int tex_offset;
 102         int tex_size;
 103         int log_tex_granularity;
 104         int pitch;
 105         int rotation;           /* 0, 90, 180 or 270 */
 106         int rotated_offset;
 107         int rotated_size;
 108         int rotated_pitch;
 109         int virtualX, virtualY;
 110
 111         unsigned int front_tiled;
 112         unsigned int back_tiled;
 113         unsigned int depth_tiled;
 114         unsigned int rotated_tiled;
 115         unsigned int rotated2_tiled;
 116
 117         int planeA_x;
 118         int planeA_y;
 119         int planeA_w;
 120         int planeA_h;
 121         int planeB_x;
 122         int planeB_y;
 123         int planeB_w;
 124         int planeB_h;
 125
 126         /* Triple buffering */
 127         drm_handle_t third_handle;
 128         int third_offset;
 129         int third_size;
 130         unsigned int third_tiled;
 131
 132         /* buffer object handles for the static buffers.  May change
 133          * over the lifetime of the client, though it doesn't in our current
 134          * implementation.
 135          */
 136         unsigned int front_bo_handle;
 137         unsigned int back_bo_handle;
 138         unsigned int third_bo_handle;
 139         unsigned int depth_bo_handle;
 140 } drm_i915_sarea_t;
 141
 142 /* Driver specific fence types and classes.
 143  */
 144
 145 /* The only fence class we support */
 146 #define DRM_I915_FENCE_CLASS_ACCEL 0
 147 /* Fence type that guarantees read-write flush */
 148 #define DRM_I915_FENCE_TYPE_RW 2
 149 /* MI_FLUSH programmed just before the fence */
 150 #define DRM_I915_FENCE_FLAG_FLUSHED 0x01000000
 151
 152 /* Flags for perf_boxes
 153  */
 154 #define I915_BOX_RING_EMPTY    0x1
 155 #define I915_BOX_FLIP          0x2
 156 #define I915_BOX_WAIT          0x4
 157 #define I915_BOX_TEXTURE_LOAD  0x8
 158 #define I915_BOX_LOST_CONTEXT  0x10
 159
 160 /* I915 specific ioctls
 161  * The device specific ioctl range is 0x40 to 0x79.
 162  */
 163 #define DRM_I915_INIT           0x00
 164 #define DRM_I915_FLUSH          0x01
 165 #define DRM_I915_FLIP           0x02
 166 #define DRM_I915_BATCHBUFFER    0x03
 167 #define DRM_I915_IRQ_EMIT       0x04
 168 #define DRM_I915_IRQ_WAIT       0x05
 169 #define DRM_I915_GETPARAM       0x06
 170 #define DRM_I915_SETPARAM       0x07
 171 #define DRM_I915_ALLOC          0x08
 172 #define DRM_I915_FREE           0x09
 173 #define DRM_I915_INIT_HEAP      0x0a
 174 #define DRM_I915_CMDBUFFER      0x0b
 175 #define DRM_I915_DESTROY_HEAP   0x0c
 176 #define DRM_I915_SET_VBLANK_PIPE        0x0d
 177 #define DRM_I915_GET_VBLANK_PIPE        0x0e
 178 #define DRM_I915_VBLANK_SWAP    0x0f
 179 #define DRM_I915_MMIO           0x10
 180 #define DRM_I915_HWS_ADDR       0x11
 181 #define DRM_I915_EXECBUFFER     0x12
 182 #define DRM_I915_GEM_INIT       0x13
 183 #define DRM_I915_GEM_EXECBUFFER 0x14
 184 #define DRM_I915_GEM_PIN        0x15
 185 #define DRM_I915_GEM_UNPIN      0x16
 186 #define DRM_I915_GEM_BUSY       0x17
 187 #define DRM_I915_GEM_THROTTLE   0x18
 188 #define DRM_I915_GEM_ENTERVT    0x19
 189 #define DRM_I915_GEM_LEAVEVT    0x1a
 190 #define DRM_I915_GEM_CREATE     0x1b
 191 #define DRM_I915_GEM_PREAD      0x1c
 192 #define DRM_I915_GEM_PWRITE     0x1d
 193 #define DRM_I915_GEM_MMAP       0x1e
 194 #define DRM_I915_GEM_SET_DOMAIN 0x1f
 195 #define DRM_I915_GEM_SW_FINISH  0x20
 196 #define DRM_I915_GEM_SET_TILING 0x21
 197 #define DRM_I915_GEM_GET_TILING 0x22
 198 #define DRM_I915_GEM_GET_APERTURE 0x23
 199 #define DRM_I915_GEM_MMAP_GTT   0x24
 200 #define DRM_I915_GET_PIPE_FROM_CRTC_ID  0x25
 201 #define DRM_I915_GEM_MADVISE    0x26
 202 #define DRM_I915_OVERLAY_PUT_IMAGE      0x27
 203 #define DRM_I915_OVERLAY_ATTRS  0x28
 204 #define DRM_I915_GEM_EXECBUFFER2        0x29
 205 #define DRM_I915_GET_SPRITE_COLORKEY 0x2a
 206 #define DRM_I915_SET_SPRITE_COLORKEY 0x2b
 207 #define DRM_I915_GEM_CONTEXT_CREATE     0x2d
 208 #define DRM_I915_GEM_CONTEXT_DESTROY    0x2e
 209
 210 #define DRM_IOCTL_I915_INIT             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_INIT, drm_i915_init_t)
 211 #define DRM_IOCTL_I915_FLUSH            DRM_IO ( DRM_COMMAND_BASE + DRM_I915_FLUSH)
 212 #define DRM_IOCTL_I915_FLIP             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_FLIP, drm_i915_flip_t)
 213 #define DRM_IOCTL_I915_BATCHBUFFER      DRM_IOW( DRM_COMMAND_BASE + DRM_I915_BATCHBUFFER, drm_i915_batchbuffer_t)
 214 #define DRM_IOCTL_I915_IRQ_EMIT         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_IRQ_EMIT, drm_i915_irq_emit_t)
 215 #define DRM_IOCTL_I915_IRQ_WAIT         DRM_IOW( DRM_COMMAND_BASE + DRM_I915_IRQ_WAIT, drm_i915_irq_wait_t)
 216 #define DRM_IOCTL_I915_GETPARAM         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GETPARAM, drm_i915_getparam_t)
 217 #define DRM_IOCTL_I915_SETPARAM         DRM_IOW( DRM_COMMAND_BASE + DRM_I915_SETPARAM, drm_i915_setparam_t)
 218 #define DRM_IOCTL_I915_ALLOC            DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_ALLOC, drm_i915_mem_alloc_t)
 219 #define DRM_IOCTL_I915_FREE             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_FREE, drm_i915_mem_free_t)
 220 #define DRM_IOCTL_I915_INIT_HEAP        DRM_IOW( DRM_COMMAND_BASE + DRM_I915_INIT_HEAP, drm_i915_mem_init_heap_t)
 221 #define DRM_IOCTL_I915_CMDBUFFER        DRM_IOW( DRM_COMMAND_BASE + DRM_I915_CMDBUFFER, drm_i915_cmdbuffer_t)
 222 #define DRM_IOCTL_I915_DESTROY_HEAP     DRM_IOW( DRM_COMMAND_BASE + DRM_I915_DESTROY_HEAP, drm_i915_mem_destroy_heap_t)
 223 #define DRM_IOCTL_I915_SET_VBLANK_PIPE  DRM_IOW( DRM_COMMAND_BASE + DRM_I915_SET_VBLANK_PIPE, drm_i915_vblank_pipe_t)
 224 #define DRM_IOCTL_I915_GET_VBLANK_PIPE  DRM_IOR( DRM_COMMAND_BASE + DRM_I915_GET_VBLANK_PIPE, drm_i915_vblank_pipe_t)
 225 #define DRM_IOCTL_I915_VBLANK_SWAP      DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_VBLANK_SWAP, drm_i915_vblank_swap_t)
 226 #define DRM_IOCTL_I915_MMIO             DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_MMIO, drm_i915_mmio)
 227 #define DRM_IOCTL_I915_EXECBUFFER       DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_EXECBUFFER, struct drm_i915_execbuffer)
 228 #define DRM_IOCTL_I915_GEM_INIT         DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_INIT, struct drm_i915_gem_init)
 229 #define DRM_IOCTL_I915_GEM_EXECBUFFER   DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_EXECBUFFER, struct drm_i915_gem_execbuffer)
 230 #define DRM_IOCTL_I915_GEM_EXECBUFFER2  DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_EXECBUFFER2, struct drm_i915_gem_execbuffer2)
 231 #define DRM_IOCTL_I915_GEM_PIN          DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_PIN, struct drm_i915_gem_pin)
 232 #define DRM_IOCTL_I915_GEM_UNPIN        DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_UNPIN, struct drm_i915_gem_unpin)
 233 #define DRM_IOCTL_I915_GEM_BUSY         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_BUSY, struct drm_i915_gem_busy)
 234 #define DRM_IOCTL_I915_GEM_THROTTLE     DRM_IO ( DRM_COMMAND_BASE + DRM_I915_GEM_THROTTLE)
 235 #define DRM_IOCTL_I915_GEM_ENTERVT      DRM_IO(DRM_COMMAND_BASE + DRM_I915_GEM_ENTERVT)
 236 #define DRM_IOCTL_I915_GEM_LEAVEVT      DRM_IO(DRM_COMMAND_BASE + DRM_I915_GEM_LEAVEVT)
 237 #define DRM_IOCTL_I915_GEM_CREATE       DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_CREATE, struct drm_i915_gem_create)
 238 #define DRM_IOCTL_I915_GEM_PREAD        DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_PREAD, struct drm_i915_gem_pread)
 239 #define DRM_IOCTL_I915_GEM_PWRITE       DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_PWRITE, struct drm_i915_gem_pwrite)
 240 #define DRM_IOCTL_I915_GEM_MMAP         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MMAP, struct drm_i915_gem_mmap)
 241 #define DRM_IOCTL_I915_GEM_MMAP_GTT     DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MMAP_GTT, struct drm_i915_gem_mmap_gtt)
 242 #define DRM_IOCTL_I915_GEM_SET_DOMAIN   DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_SET_DOMAIN, struct drm_i915_gem_set_domain)
 243 #define DRM_IOCTL_I915_GEM_SW_FINISH    DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_SW_FINISH, struct drm_i915_gem_sw_finish)
 244 #define DRM_IOCTL_I915_GEM_SET_TILING   DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_SET_TILING, struct drm_i915_gem_set_tiling)
 245 #define DRM_IOCTL_I915_GEM_GET_TILING   DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_GET_TILING, struct drm_i915_gem_get_tiling)
 246 #define DRM_IOCTL_I915_GEM_GET_APERTURE DRM_IOR  (DRM_COMMAND_BASE + DRM_I915_GEM_GET_APERTURE, struct drm_i915_gem_get_aperture)
 247 #define DRM_IOCTL_I915_GET_PIPE_FROM_CRTC_ID DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GET_PIPE_FROM_CRTC_ID, struct drm_i915_get_pipe_from_crtc_id)
 248 #define DRM_IOCTL_I915_GEM_MADVISE      DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MADVISE, struct drm_i915_gem_madvise)
 249 #define DRM_IOCTL_I915_OVERLAY_PUT_IMAGE        DRM_IOW(DRM_COMMAND_BASE + DRM_IOCTL_I915_OVERLAY_PUT_IMAGE, struct drm_intel_overlay_put_image)
 250 #define DRM_IOCTL_I915_OVERLAY_ATTRS    DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_OVERLAY_ATTRS, struct drm_intel_overlay_attrs)
 251 #define DRM_IOCTL_I915_SET_SPRITE_COLORKEY DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_SET_SPRITE_COLORKEY, struct drm_intel_sprite_colorkey)
 252 #define DRM_IOCTL_I915_GET_SPRITE_COLORKEY DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_SET_SPRITE_COLORKEY, struct drm_intel_sprite_colorkey)
 253 #define DRM_IOCTL_I915_GEM_CONTEXT_CREATE       DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_CONTEXT_CREATE, struct drm_i915_gem_context_create)
 254 #define DRM_IOCTL_I915_GEM_CONTEXT_DESTROY      DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_CONTEXT_DESTROY, struct drm_i915_gem_context_destroy)
 255
 256 /* Asynchronous page flipping:
 257  */
 258 typedef struct drm_i915_flip {
 259         /*
 260          * This is really talking about planes, and we could rename it
 261          * except for the fact that some of the duplicated i915_drm.h files
 262          * out there check for HAVE_I915_FLIP and so might pick up this
 263          * version.
 264          */
 265         int pipes;
 266 } drm_i915_flip_t;
 267
 268 /* Allow drivers to submit batchbuffers directly to hardware, relying
 269  * on the security mechanisms provided by hardware.
 270  */
 271 typedef struct drm_i915_batchbuffer {
 272         int start;              /* agp offset */
 273         int used;               /* nr bytes in use */
 274         int DR1;                /* hw flags for GFX_OP_DRAWRECT_INFO */
 275         int DR4;                /* window origin for GFX_OP_DRAWRECT_INFO */
 276         int num_cliprects;      /* mulitpass with multiple cliprects? */
 277         struct drm_clip_rect __user *cliprects; /* pointer to userspace cliprects */
 278 } drm_i915_batchbuffer_t;
 279
 280 /* As above, but pass a pointer to userspace buffer which can be
 281  * validated by the kernel prior to sending to hardware.
 282  */
 283 typedef struct _drm_i915_cmdbuffer {
 284         char __user *buf;       /* pointer to userspace command buffer */
 285         int sz;                 /* nr bytes in buf */
 286         int DR1;                /* hw flags for GFX_OP_DRAWRECT_INFO */
 287         int DR4;                /* window origin for GFX_OP_DRAWRECT_INFO */
 288         int num_cliprects;      /* mulitpass with multiple cliprects? */
 289         struct drm_clip_rect __user *cliprects; /* pointer to userspace cliprects */
 290 } drm_i915_cmdbuffer_t;
 291
 292 /* Userspace can request & wait on irq's:
 293  */
 294 typedef struct drm_i915_irq_emit {
 295         int __user *irq_seq;
 296 } drm_i915_irq_emit_t;
 297
 298 typedef struct drm_i915_irq_wait {
 299         int irq_seq;
 300 } drm_i915_irq_wait_t;
 301
 302 /* Ioctl to query kernel params:
 303  */
 304 #define I915_PARAM_IRQ_ACTIVE            1
 305 #define I915_PARAM_ALLOW_BATCHBUFFER     2
 306 #define I915_PARAM_LAST_DISPATCH         3
 307 #define I915_PARAM_CHIPSET_ID            4
 308 #define I915_PARAM_HAS_GEM               5
 309 #define I915_PARAM_NUM_FENCES_AVAIL      6
 310 #define I915_PARAM_HAS_OVERLAY           7
 311 #define I915_PARAM_HAS_PAGEFLIPPING      8
 312 #define I915_PARAM_HAS_EXECBUF2  9
 313 #define I915_PARAM_HAS_BSD               10
 314 #define I915_PARAM_HAS_BLT               11
 315 #define I915_PARAM_HAS_RELAXED_FENCING   12
 316 #define I915_PARAM_HAS_COHERENT_RINGS    13
 317 #define I915_PARAM_HAS_EXEC_CONSTANTS    14
 318 #define I915_PARAM_HAS_RELAXED_DELTA     15
 319 #define I915_PARAM_HAS_GEN7_SOL_RESET    16
 320 #define I915_PARAM_HAS_LLC               17
 321 #define I915_PARAM_HAS_ALIASING_PPGTT    18
 322
 323 typedef struct drm_i915_getparam {
 324         int param;
 325         int __user *value;
 326 } drm_i915_getparam_t;
 327
 328 /* Ioctl to set kernel params:
 329  */
 330 #define I915_SETPARAM_USE_MI_BATCHBUFFER_START            1
 331 #define I915_SETPARAM_TEX_LRU_LOG_GRANULARITY             2
 332 #define I915_SETPARAM_ALLOW_BATCHBUFFER                   3
 333 #define I915_SETPARAM_NUM_USED_FENCES                     4
 334
 335 typedef struct drm_i915_setparam {
 336         int param;
 337         int value;
 338 } drm_i915_setparam_t;
 339
 340 /* A memory manager for regions of shared memory:
 341  */
 342 #define I915_MEM_REGION_AGP 1
 343
 344 typedef struct drm_i915_mem_alloc {
 345         int region;
 346         int alignment;
 347         int size;
 348         int __user *region_offset;      /* offset from start of fb or agp */
 349 } drm_i915_mem_alloc_t;
 350
 351 typedef struct drm_i915_mem_free {
 352         int region;
 353         int region_offset;
 354 } drm_i915_mem_free_t;
 355
 356 typedef struct drm_i915_mem_init_heap {
 357         int region;
 358         int size;
 359         int start;
 360 } drm_i915_mem_init_heap_t;
 361
 362 /* Allow memory manager to be torn down and re-initialized (eg on
 363  * rotate):
 364  */
 365 typedef struct drm_i915_mem_destroy_heap {
 366         int region;
 367 } drm_i915_mem_destroy_heap_t;
 368
 369 /* Allow X server to configure which pipes to monitor for vblank signals
 370  */
 371 #define DRM_I915_VBLANK_PIPE_A  1
 372 #define DRM_I915_VBLANK_PIPE_B  2
 373
 374 typedef struct drm_i915_vblank_pipe {
 375         int pipe;
 376 } drm_i915_vblank_pipe_t;
 377
 378 /* Schedule buffer swap at given vertical blank:
 379  */
 380 typedef struct drm_i915_vblank_swap {
 381         drm_drawable_t drawable;
 382         enum drm_vblank_seq_type seqtype;
 383         unsigned int sequence;
 384 } drm_i915_vblank_swap_t;
 385
 386 #define I915_MMIO_READ  0
 387 #define I915_MMIO_WRITE 1
 388
 389 #define I915_MMIO_MAY_READ      0x1
 390 #define I915_MMIO_MAY_WRITE     0x2
 391
 392 #define MMIO_REGS_IA_PRIMATIVES_COUNT           0
 393 #define MMIO_REGS_IA_VERTICES_COUNT             1
 394 #define MMIO_REGS_VS_INVOCATION_COUNT           2
 395 #define MMIO_REGS_GS_PRIMITIVES_COUNT           3
 396 #define MMIO_REGS_GS_INVOCATION_COUNT           4
 397 #define MMIO_REGS_CL_PRIMITIVES_COUNT           5
 398 #define MMIO_REGS_CL_INVOCATION_COUNT           6
 399 #define MMIO_REGS_PS_INVOCATION_COUNT           7
 400 #define MMIO_REGS_PS_DEPTH_COUNT                8
 401
 402 typedef struct drm_i915_mmio_entry {
 403         unsigned int flag;
 404         unsigned int offset;
 405         unsigned int size;
 406 } drm_i915_mmio_entry_t;
 407
 408 typedef struct drm_i915_mmio {
 409         unsigned int read_write:1;
 410         unsigned int reg:31;
 411         void __user *data;
 412 } drm_i915_mmio_t;
 413
 414 typedef struct drm_i915_hws_addr {
 415         uint64_t addr;
 416 } drm_i915_hws_addr_t;
 417
 418 /*
 419  * Relocation header is 4 uint32_ts
 420  * 0 - 32 bit reloc count
 421  * 1 - 32-bit relocation type
 422  * 2-3 - 64-bit user buffer handle ptr for another list of relocs.
 423  */
 424 #define I915_RELOC_HEADER 4
 425
 426 /*
 427  * type 0 relocation has 4-uint32_t stride
 428  * 0 - offset into buffer
 429  * 1 - delta to add in
 430  * 2 - buffer handle
 431  * 3 - reserved (for optimisations later).
 432  */
 433 /*
 434  * type 1 relocation has 4-uint32_t stride.
 435  * Hangs off the first item in the op list.
 436  * Performed after all valiations are done.
 437  * Try to group relocs into the same relocatee together for
 438  * performance reasons.
 439  * 0 - offset into buffer
 440  * 1 - delta to add in
 441  * 2 - buffer index in op list.
 442  * 3 - relocatee index in op list.
 443  */
 444 #define I915_RELOC_TYPE_0 0
 445 #define I915_RELOC0_STRIDE 4
 446 #define I915_RELOC_TYPE_1 1
 447 #define I915_RELOC1_STRIDE 4
 448
 449
 450 struct drm_i915_op_arg {
 451         uint64_t next;
 452         uint64_t reloc_ptr;
 453         int handled;
 454         unsigned int pad64;
 455         union {
 456                 struct drm_bo_op_req req;
 457                 struct drm_bo_arg_rep rep;
 458         } d;
 459
 460 };
 461
 462 struct drm_i915_execbuffer {
 463         uint64_t ops_list;
 464         uint32_t num_buffers;
 465         struct drm_i915_batchbuffer batch;
 466         drm_context_t context; /* for lockless use in the future */
 467         struct drm_fence_arg fence_arg;
 468 };
 469
 470 struct drm_i915_gem_init {
 471         /**
 472          * Beginning offset in the GTT to be managed by the DRM memory
 473          * manager.
 474          */
 475         uint64_t gtt_start;
 476         /**
 477          * Ending offset in the GTT to be managed by the DRM memory
 478          * manager.
 479          */
 480         uint64_t gtt_end;
 481 };
 482
 483 struct drm_i915_gem_create {
 484         /**
 485          * Requested size for the object.
 486          *
 487          * The (page-aligned) allocated size for the object will be returned.
 488          */
 489         uint64_t size;
 490         /**
 491          * Returned handle for the object.
 492          *
 493          * Object handles are nonzero.
 494          */
 495         uint32_t handle;
 496         uint32_t pad;
 497 };
 498
 499 struct drm_i915_gem_pread {
 500         /** Handle for the object being read. */
 501         uint32_t handle;
 502         uint32_t pad;
 503         /** Offset into the object to read from */
 504         uint64_t offset;
 505         /** Length of data to read */
 506         uint64_t size;
 507         /** Pointer to write the data into. */
 508         uint64_t data_ptr;      /* void *, but pointers are not 32/64 compatible */
 509 };
 510
 511 struct drm_i915_gem_pwrite {
 512         /** Handle for the object being written to. */
 513         uint32_t handle;
 514         uint32_t pad;
 515         /** Offset into the object to write to */
 516         uint64_t offset;
 517         /** Length of data to write */
 518         uint64_t size;
 519         /** Pointer to read the data from. */
 520         uint64_t data_ptr;      /* void *, but pointers are not 32/64 compatible */
 521 };
 522
 523 struct drm_i915_gem_mmap {
 524         /** Handle for the object being mapped. */
 525         uint32_t handle;
 526         uint32_t pad;
 527         /** Offset in the object to map. */
 528         uint64_t offset;
 529         /**
 530          * Length of data to map.
 531          *
 532          * The value will be page-aligned.
 533          */
 534         uint64_t size;
 535         /** Returned pointer the data was mapped at */
 536         uint64_t addr_ptr;      /* void *, but pointers are not 32/64 compatible */
 537 };
 538
 539 struct drm_i915_gem_mmap_gtt {
 540         /** Handle for the object being mapped. */
 541         uint32_t handle;
 542         uint32_t pad;
 543         /**
 544          * Fake offset to use for subsequent mmap call
 545          *
 546          * This is a fixed-size type for 32/64 compatibility.
 547          */
 548         uint64_t offset;
 549 };
 550
 551 struct drm_i915_gem_set_domain {
 552         /** Handle for the object */
 553         uint32_t handle;
 554
 555         /** New read domains */
 556         uint32_t read_domains;
 557
 558         /** New write domain */
 559         uint32_t write_domain;
 560 };
 561
 562 struct drm_i915_gem_sw_finish {
 563         /** Handle for the object */
 564         uint32_t handle;
 565 };
 566
 567 struct drm_i915_gem_relocation_entry {
 568         /**
 569          * Handle of the buffer being pointed to by this relocation entry.
 570          *
 571          * It's appealing to make this be an index into the mm_validate_entry
 572          * list to refer to the buffer, but this allows the driver to create
 573          * a relocation list for state buffers and not re-write it per
 574          * exec using the buffer.
 575          */
 576         uint32_t target_handle;
 577
 578         /**
 579          * Value to be added to the offset of the target buffer to make up
 580          * the relocation entry.
 581          */
 582         uint32_t delta;
 583
 584         /** Offset in the buffer the relocation entry will be written into */
 585         uint64_t offset;
 586
 587         /**
 588          * Offset value of the target buffer that the relocation entry was last
 589          * written as.
 590          *
 591          * If the buffer has the same offset as last time, we can skip syncing
 592          * and writing the relocation.  This value is written back out by
 593          * the execbuffer ioctl when the relocation is written.
 594          */
 595         uint64_t presumed_offset;
 596
 597         /**
 598          * Target memory domains read by this operation.
 599          */
 600         uint32_t read_domains;
 601
 602         /**
 603          * Target memory domains written by this operation.
 604          *
 605          * Note that only one domain may be written by the whole
 606          * execbuffer operation, so that where there are conflicts,
 607          * the application will get -EINVAL back.
 608          */
 609         uint32_t write_domain;
 610 };
 611
 612 /** @{
 613  * Intel memory domains
 614  *
 615  * Most of these just align with the various caches in
 616  * the system and are used to flush and invalidate as
 617  * objects end up cached in different domains.
 618  */
 619 /** CPU cache */
 620 #define I915_GEM_DOMAIN_CPU             0x00000001
 621 /** Render cache, used by 2D and 3D drawing */
 622 #define I915_GEM_DOMAIN_RENDER          0x00000002
 623 /** Sampler cache, used by texture engine */
 624 #define I915_GEM_DOMAIN_SAMPLER         0x00000004
 625 /** Command queue, used to load batch buffers */
 626 #define I915_GEM_DOMAIN_COMMAND         0x00000008
 627 /** Instruction cache, used by shader programs */
 628 #define I915_GEM_DOMAIN_INSTRUCTION     0x00000010
 629 /** Vertex address cache */
 630 #define I915_GEM_DOMAIN_VERTEX          0x00000020
 631 /** GTT domain - aperture and scanout */
 632 #define I915_GEM_DOMAIN_GTT             0x00000040
 633 /** @} */
 634
 635 struct drm_i915_gem_exec_object {
 636         /**
 637          * User's handle for a buffer to be bound into the GTT for this
 638          * operation.
 639          */
 640         uint32_t handle;
 641
 642         /** Number of relocations to be performed on this buffer */
 643         uint32_t relocation_count;
 644         /**
 645          * Pointer to array of struct drm_i915_gem_relocation_entry containing
 646          * the relocations to be performed in this buffer.
 647          */
 648         uint64_t relocs_ptr;
 649
 650         /** Required alignment in graphics aperture */
 651         uint64_t alignment;
 652
 653         /**
 654          * Returned value of the updated offset of the object, for future
 655          * presumed_offset writes.
 656          */
 657         uint64_t offset;
 658 };
 659
 660 struct drm_i915_gem_execbuffer {
 661         /**
 662          * List of buffers to be validated with their relocations to be
 663          * performend on them.
 664          *
 665          * This is a pointer to an array of struct drm_i915_gem_validate_entry.
 666          *
 667          * These buffers must be listed in an order such that all relocations
 668          * a buffer is performing refer to buffers that have already appeared
 669          * in the validate list.
 670          */
 671         uint64_t buffers_ptr;
 672         uint32_t buffer_count;
 673
 674         /** Offset in the batchbuffer to start execution from. */
 675         uint32_t batch_start_offset;
 676         /** Bytes used in batchbuffer from batch_start_offset */
 677         uint32_t batch_len;
 678         uint32_t DR1;
 679         uint32_t DR4;
 680         uint32_t num_cliprects;
 681         uint64_t cliprects_ptr; /* struct drm_clip_rect *cliprects */
 682 };
 683
 684 struct drm_i915_gem_exec_object2 {
 685         /**
 686          * User's handle for a buffer to be bound into the GTT for this
 687          * operation.
 688          */
 689         uint32_t handle;
 690
 691         /** Number of relocations to be performed on this buffer */
 692         uint32_t relocation_count;
 693         /**
 694          * Pointer to array of struct drm_i915_gem_relocation_entry containing
 695          * the relocations to be performed in this buffer.
 696          */
 697         uint64_t relocs_ptr;
 698
 699         /** Required alignment in graphics aperture */
 700         uint64_t alignment;
 701
 702         /**
 703          * Returned value of the updated offset of the object, for future
 704          * presumed_offset writes.
 705          */
 706         uint64_t offset;
 707
 708 #define EXEC_OBJECT_NEEDS_FENCE (1<<0)
 709         uint64_t flags;
 710         uint64_t rsvd1; /* now used for context info */
 711         uint64_t rsvd2;
 712 };
 713
 714 struct drm_i915_gem_execbuffer2 {
 715         /**
 716          * List of gem_exec_object2 structs
 717          */
 718         uint64_t buffers_ptr;
 719         uint32_t buffer_count;
 720
 721         /** Offset in the batchbuffer to start execution from. */
 722         uint32_t batch_start_offset;
 723         /** Bytes used in batchbuffer from batch_start_offset */
 724         uint32_t batch_len;
 725         uint32_t DR1;
 726         uint32_t DR4;
 727         uint32_t num_cliprects;
 728         /** This is a struct drm_clip_rect *cliprects */
 729         uint64_t cliprects_ptr;
 730 #define I915_EXEC_RING_MASK              (7<<0)
 731 #define I915_EXEC_DEFAULT                (0<<0)
 732 #define I915_EXEC_RENDER                 (1<<0)
 733 #define I915_EXEC_BSD                    (2<<0)
 734 #define I915_EXEC_BLT                    (3<<0)
 735
 736 /* Used for switching the constants addressing mode on gen4+ RENDER ring.
 737  * Gen6+ only supports relative addressing to dynamic state (default) and
 738  * absolute addressing.
 739  *
 740  * These flags are ignored for the BSD and BLT rings.
 741  */
 742 #define I915_EXEC_CONSTANTS_MASK        (3<<6)
 743 #define I915_EXEC_CONSTANTS_REL_GENERAL (0<<6) /* default */
 744 #define I915_EXEC_CONSTANTS_ABSOLUTE    (1<<6)
 745 #define I915_EXEC_CONSTANTS_REL_SURFACE (2<<6) /* gen4/5 only */
 746         uint64_t flags;
 747         uint64_t rsvd1;
 748         uint64_t rsvd2;
 749 };
 750
 751 /** Resets the SO write offset registers for transform feedback on gen7. */
 752 #define I915_EXEC_GEN7_SOL_RESET        (1<<8)
 753
 754 #define I915_EXEC_CONTEXT_ID_MASK       (0xffffffff)
 755 #define i915_execbuffer2_set_context_id(eb2, context) \
 756         (eb2).rsvd1 = context & I915_EXEC_CONTEXT_ID_MASK
 757 #define i915_execbuffer2_get_context_id(eb2) \
 758         ((eb2).rsvd1 & I915_EXEC_CONTEXT_ID_MASK)
 759
 760 struct drm_i915_gem_pin {
 761         /** Handle of the buffer to be pinned. */
 762         uint32_t handle;
 763         uint32_t pad;
 764
 765         /** alignment required within the aperture */
 766         uint64_t alignment;
 767
 768         /** Returned GTT offset of the buffer. */
 769         uint64_t offset;
 770 };
 771
 772 struct drm_i915_gem_unpin {
 773         /** Handle of the buffer to be unpinned. */
 774         uint32_t handle;
 775         uint32_t pad;
 776 };
 777
 778 struct drm_i915_gem_busy {
 779         /** Handle of the buffer to check for busy */
 780         uint32_t handle;
 781
 782         /** Return busy status (1 if busy, 0 if idle) */
 783         uint32_t busy;
 784 };
 785
 786 #define I915_TILING_NONE        0
 787 #define I915_TILING_X           1
 788 #define I915_TILING_Y           2
 789
 790 #define I915_BIT_6_SWIZZLE_NONE         0
 791 #define I915_BIT_6_SWIZZLE_9            1
 792 #define I915_BIT_6_SWIZZLE_9_10         2
 793 #define I915_BIT_6_SWIZZLE_9_11         3
 794 #define I915_BIT_6_SWIZZLE_9_10_11      4
 795 /* Not seen by userland */
 796 #define I915_BIT_6_SWIZZLE_UNKNOWN      5
 797 /* Seen by userland. */
 798 #define I915_BIT_6_SWIZZLE_9_17         6
 799 #define I915_BIT_6_SWIZZLE_9_10_17      7
 800
 801 struct drm_i915_gem_set_tiling {
 802         /** Handle of the buffer to have its tiling state updated */
 803         uint32_t handle;
 804
 805         /**
 806          * Tiling mode for the object (I915_TILING_NONE, I915_TILING_X,
 807          * I915_TILING_Y).
 808          *
 809          * This value is to be set on request, and will be updated by the
 810          * kernel on successful return with the actual chosen tiling layout.
 811          *
 812          * The tiling mode may be demoted to I915_TILING_NONE when the system
 813          * has bit 6 swizzling that can't be managed correctly by GEM.
 814          *
 815          * Buffer contents become undefined when changing tiling_mode.
 816          */
 817         uint32_t tiling_mode;
 818
 819         /**
 820          * Stride in bytes for the object when in I915_TILING_X or
 821          * I915_TILING_Y.
 822          */
 823         uint32_t stride;
 824
 825         /**
 826          * Returned address bit 6 swizzling required for CPU access through
 827          * mmap mapping.
 828          */
 829         uint32_t swizzle_mode;
 830 };
 831
 832 struct drm_i915_gem_get_tiling {
 833         /** Handle of the buffer to get tiling state for. */
 834         uint32_t handle;
 835
 836         /**
 837          * Current tiling mode for the object (I915_TILING_NONE, I915_TILING_X,
 838          * I915_TILING_Y).
 839          */
 840         uint32_t tiling_mode;
 841
 842         /**
 843          * Returned address bit 6 swizzling required for CPU access through
 844          * mmap mapping.
 845          */
 846         uint32_t swizzle_mode;
 847 };
 848
 849 struct drm_i915_gem_get_aperture {
 850         /** Total size of the aperture used by i915_gem_execbuffer, in bytes */
 851         uint64_t aper_size;
 852
 853         /**
 854          * Available space in the aperture used by i915_gem_execbuffer, in
 855          * bytes
 856          */
 857         uint64_t aper_available_size;
 858 };
 859
 860 struct drm_i915_get_pipe_from_crtc_id {
 861         /** ID of CRTC being requested **/
 862         uint32_t crtc_id;
 863
 864         /** pipe of requested CRTC **/
 865         uint32_t pipe;
 866 };
 867
 868 #define I915_MADV_WILLNEED 0
 869 #define I915_MADV_DONTNEED 1
 870 #define I915_MADV_PURGED_INTERNAL 2 /* internal state */
 871
 872 struct drm_i915_gem_madvise {
 873         /** Handle of the buffer to change the backing store advice */
 874         uint32_t handle;
 875
 876         /* Advice: either the buffer will be needed again in the near future,
 877          *         or wont be and could be discarded under memory pressure.
 878          */
 879         uint32_t madv;
 880
 881         /** Whether the backing store still exists. */
 882         uint32_t retained;
 883 };
 884
 885 #define I915_OVERLAY_TYPE_MASK          0xff
 886 #define I915_OVERLAY_YUV_PLANAR         0x01
 887 #define I915_OVERLAY_YUV_PACKED         0x02
 888 #define I915_OVERLAY_RGB                0x03
 889
 890 #define I915_OVERLAY_DEPTH_MASK         0xff00
 891 #define I915_OVERLAY_RGB24              0x1000
 892 #define I915_OVERLAY_RGB16              0x2000
 893 #define I915_OVERLAY_RGB15              0x3000
 894 #define I915_OVERLAY_YUV422             0x0100
 895 #define I915_OVERLAY_YUV411             0x0200
 896 #define I915_OVERLAY_YUV420             0x0300
 897 #define I915_OVERLAY_YUV410             0x0400
 898
 899 #define I915_OVERLAY_SWAP_MASK          0xff0000
 900 #define I915_OVERLAY_NO_SWAP            0x000000
 901 #define I915_OVERLAY_UV_SWAP            0x010000
 902 #define I915_OVERLAY_Y_SWAP             0x020000
 903 #define I915_OVERLAY_Y_AND_UV_SWAP      0x030000
 904
 905 #define I915_OVERLAY_FLAGS_MASK         0xff000000
 906 #define I915_OVERLAY_ENABLE             0x01000000
 907
 908 struct drm_intel_overlay_put_image {
 909         /* various flags and src format description */
 910         uint32_t flags;
 911         /* source picture description */
 912         uint32_t bo_handle;
 913         /* stride values and offsets are in bytes, buffer relative */
 914         uint16_t stride_Y; /* stride for packed formats */
 915         uint16_t stride_UV;
 916         uint32_t offset_Y; /* offset for packet formats */
 917         uint32_t offset_U;
 918         uint32_t offset_V;
 919         /* in pixels */
 920         uint16_t src_width;
 921         uint16_t src_height;
 922         /* to compensate the scaling factors for partially covered surfaces */
 923         uint16_t src_scan_width;
 924         uint16_t src_scan_height;
 925         /* output crtc description */
 926         uint32_t crtc_id;
 927         uint16_t dst_x;
 928         uint16_t dst_y;
 929         uint16_t dst_width;
 930         uint16_t dst_height;
 931 };
 932
 933 /* flags */
 934 #define I915_OVERLAY_UPDATE_ATTRS       (1<<0)
 935 #define I915_OVERLAY_UPDATE_GAMMA       (1<<1)
 936 struct drm_intel_overlay_attrs {
 937         uint32_t flags;
 938         uint32_t color_key;
 939         int32_t brightness;
 940         uint32_t contrast;
 941         uint32_t saturation;
 942         uint32_t gamma0;
 943         uint32_t gamma1;
 944         uint32_t gamma2;
 945         uint32_t gamma3;
 946         uint32_t gamma4;
 947         uint32_t gamma5;
 948 };
 949
 950 /*
 951  * Intel sprite handling
 952  *
 953  * Color keying works with a min/mask/max tuple.  Both source and destination
 954  * color keying is allowed.
 955  *
 956  * Source keying:
 957  * Sprite pixels within the min & max values, masked against the color channels
 958  * specified in the mask field, will be transparent.  All other pixels will
 959  * be displayed on top of the primary plane.  For RGB surfaces, only the min
 960  * and mask fields will be used; ranged compares are not allowed.
 961  *
 962  * Destination keying:
 963  * Primary plane pixels that match the min value, masked against the color
 964  * channels specified in the mask field, will be replaced by corresponding
 965  * pixels from the sprite plane.
 966  *
 967  * Note that source & destination keying are exclusive; only one can be
 968  * active on a given plane.
 969  */
 970
 971 #define I915_SET_COLORKEY_NONE          (1<<0) /* disable color key matching */
 972 #define I915_SET_COLORKEY_DESTINATION   (1<<1)
 973 #define I915_SET_COLORKEY_SOURCE        (1<<2)
 974 struct drm_intel_sprite_colorkey {
 975         uint32_t plane_id;
 976         uint32_t min_value;
 977         uint32_t channel_mask;
 978         uint32_t max_value;
 979         uint32_t flags;
 980 };
 981
 982 struct drm_i915_gem_context_create {
 983         /*  output: id of new context*/
 984         uint32_t ctx_id;
 985         uint32_t pad;
 986 };
 987
 988 struct drm_i915_gem_context_destroy {
 989         uint32_t ctx_id;
 990         uint32_t pad;
 991 };
 992
 993 #endif                          /* _I915_DRM_H_ */