sys/dev/em/if_em_hw.h

   1 /*******************************************************************************
   2
   3   Copyright (c) 2001-2002 Intel Corporation
   4   All rights reserved.
   5
   6   Redistribution and use in source and binary forms of the Software, with or
   7   without modification, are permitted provided that the following conditions
   8   are met:
   9
  10    1. Redistributions of source code of the Software may retain the above
  11       copyright notice, this list of conditions and the following disclaimer.
  12
  13    2. Redistributions in binary form of the Software may reproduce the above
  14       copyright notice, this list of conditions and the following disclaimer
  15       in the documentation and/or other materials provided with the
  16       distribution.
  17
  18    3. Neither the name of the Intel Corporation nor the names of its
  19       contributors shall be used to endorse or promote products derived from
  20       this Software without specific prior written permission.
  21
  22   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  23   AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  24   IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  25   ARE DISCLAIMED. IN NO EVENT SHALL THE INTEL OR ITS CONTRIBUTORS BE LIABLE
  26   FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  27   DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
  28   SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
  29   CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  30   LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  31   OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  32   SUCH DAMAGE.
  33
  34 *******************************************************************************/
  35
  36 /*$FreeBSD$*/
  37 /* if_em_hw.h
  38  * Structures, enums, and macros for the MAC
  39  */
  40
  41 #ifndef _EM_HW_H_
  42 #define _EM_HW_H_
  43
  44 #include <dev/em/if_em_osdep.h>
  45
  46 /* Forward declarations of structures used by the shared code */
  47 struct em_hw;
  48 struct em_hw_stats;
  49
  50 /* Enumerated types specific to the e1000 hardware */
  51 /* Media Access Controlers */
  52 typedef enum {
  53     em_82542_rev2_0 = 0,
  54     em_82542_rev2_1,
  55     em_82543,
  56     em_82544,
  57     em_82540,
  58     em_82545,
  59     em_82546,
  60     em_num_macs
  61 } em_mac_type;
  62
  63 /* Media Types */
  64 typedef enum {
  65     em_media_type_copper = 0,
  66     em_media_type_fiber = 1,
  67     em_num_media_types
  68 } em_media_type;
  69
  70 typedef enum {
  71     em_10_half = 0,
  72     em_10_full = 1,
  73     em_100_half = 2,
  74     em_100_full = 3
  75 } em_speed_duplex_type;
  76
  77 /* Flow Control Settings */
  78 typedef enum {
  79     em_fc_none = 0,
  80     em_fc_rx_pause = 1,
  81     em_fc_tx_pause = 2,
  82     em_fc_full = 3,
  83     em_fc_default = 0xFF
  84 } em_fc_type;
  85
  86 /* PCI bus types */
  87 typedef enum {
  88     em_bus_type_unknown = 0,
  89     em_bus_type_pci,
  90     em_bus_type_pcix
  91 } em_bus_type;
  92
  93 /* PCI bus speeds */
  94 typedef enum {
  95     em_bus_speed_unknown = 0,
  96     em_bus_speed_33,
  97     em_bus_speed_66,
  98     em_bus_speed_100,
  99     em_bus_speed_133,
 100     em_bus_speed_reserved
 101 } em_bus_speed;
 102
 103 /* PCI bus widths */
 104 typedef enum {
 105     em_bus_width_unknown = 0,
 106     em_bus_width_32,
 107     em_bus_width_64
 108 } em_bus_width;
 109
 110 /* PHY status info structure and supporting enums */
 111 typedef enum {
 112     em_cable_length_50 = 0,
 113     em_cable_length_50_80,
 114     em_cable_length_80_110,
 115     em_cable_length_110_140,
 116     em_cable_length_140,
 117     em_cable_length_undefined = 0xFF
 118 } em_cable_length;
 119
 120 typedef enum {
 121     em_10bt_ext_dist_enable_normal = 0,
 122     em_10bt_ext_dist_enable_lower,
 123     em_10bt_ext_dist_enable_undefined = 0xFF
 124 } em_10bt_ext_dist_enable;
 125
 126 typedef enum {
 127     em_rev_polarity_normal = 0,
 128     em_rev_polarity_reversed,
 129     em_rev_polarity_undefined = 0xFF
 130 } em_rev_polarity;
 131
 132 typedef enum {
 133     em_polarity_reversal_enabled = 0,
 134     em_polarity_reversal_disabled,
 135     em_polarity_reversal_undefined = 0xFF
 136 } em_polarity_reversal;
 137
 138 typedef enum {
 139     em_auto_x_mode_manual_mdi = 0,
 140     em_auto_x_mode_manual_mdix,
 141     em_auto_x_mode_auto1,
 142     em_auto_x_mode_auto2,
 143     em_auto_x_mode_undefined = 0xFF
 144 } em_auto_x_mode;
 145
 146 typedef enum {
 147     em_1000t_rx_status_not_ok = 0,
 148     em_1000t_rx_status_ok,
 149     em_1000t_rx_status_undefined = 0xFF
 150 } em_1000t_rx_status;
 151
 152 struct em_phy_info {
 153     em_cable_length cable_length;
 154     em_10bt_ext_dist_enable extended_10bt_distance;
 155     em_rev_polarity cable_polarity;
 156     em_polarity_reversal polarity_correction;
 157     em_auto_x_mode mdix_mode;
 158     em_1000t_rx_status local_rx;
 159     em_1000t_rx_status remote_rx;
 160 };
 161
 162 struct em_phy_stats {
 163     uint32_t idle_errors;
 164     uint32_t receive_errors;
 165 };
 166
 167
 168
 169 /* Error Codes */
 170 #define E1000_SUCCESS    0
 171 #define E1000_ERR_EEPROM 1
 172 #define E1000_ERR_PHY    2
 173 #define E1000_ERR_CONFIG 3
 174 #define E1000_ERR_PARAM  4
 175
 176 /* Function prototypes */
 177 /* Initialization */
 178 void em_reset_hw(struct em_hw *hw);
 179 int32_t em_init_hw(struct em_hw *hw);
 180
 181 /* Link Configuration */
 182 int32_t em_setup_link(struct em_hw *hw);
 183 int32_t em_phy_setup_autoneg(struct em_hw *hw);
 184 void em_config_collision_dist(struct em_hw *hw);
 185 int32_t em_config_fc_after_link_up(struct em_hw *hw);
 186 int32_t em_check_for_link(struct em_hw *hw);
 187 void em_get_speed_and_duplex(struct em_hw *hw, uint16_t * speed, uint16_t * duplex);
 188 int32_t em_wait_autoneg(struct em_hw *hw);
 189
 190 /* PHY */
 191 int32_t em_read_phy_reg(struct em_hw *hw, uint32_t reg_addr, uint16_t *phy_data);
 192 int32_t em_write_phy_reg(struct em_hw *hw, uint32_t reg_addr, uint16_t data);
 193 void em_phy_hw_reset(struct em_hw *hw);
 194 int32_t em_phy_reset(struct em_hw *hw);
 195 int32_t em_detect_gig_phy(struct em_hw *hw);
 196 int32_t em_phy_get_info(struct em_hw *hw, struct em_phy_info *phy_info);
 197 int32_t em_validate_mdi_setting(struct em_hw *hw);
 198
 199 /* EEPROM Functions */
 200 int32_t em_read_eeprom(struct em_hw *hw, uint16_t reg, uint16_t *data);
 201 int32_t em_validate_eeprom_checksum(struct em_hw *hw);
 202 int32_t em_read_part_num(struct em_hw *hw, uint32_t * part_num);
 203 int32_t em_read_mac_addr(struct em_hw * hw);
 204
 205 /* Filters (multicast, vlan, receive) */
 206 void em_init_rx_addrs(struct em_hw *hw);
 207 void em_mc_addr_list_update(struct em_hw *hw, uint8_t * mc_addr_list, uint32_t mc_addr_count, uint32_t pad);
 208 uint32_t em_hash_mc_addr(struct em_hw *hw, uint8_t * mc_addr);
 209 void em_mta_set(struct em_hw *hw, uint32_t hash_value);
 210 void em_rar_set(struct em_hw *hw, uint8_t * mc_addr, uint32_t rar_index);
 211 void em_write_vfta(struct em_hw *hw, uint32_t offset, uint32_t value);
 212 void em_clear_vfta(struct em_hw *hw);
 213
 214 /* LED functions */
 215 int32_t em_setup_led(struct em_hw *hw);
 216 int32_t em_cleanup_led(struct em_hw *hw);
 217 int32_t em_led_on(struct em_hw *hw);
 218 int32_t em_led_off(struct em_hw *hw);
 219
 220 /* Adaptive IFS Functions */
 221
 222 /* Everything else */
 223 void em_clear_hw_cntrs(struct em_hw *hw);
 224 void em_reset_adaptive(struct em_hw *hw);
 225 void em_update_adaptive(struct em_hw *hw);
 226 void em_tbi_adjust_stats(struct em_hw *hw, struct em_hw_stats *stats, uint32_t frame_len, uint8_t * mac_addr);
 227 void em_get_bus_info(struct em_hw *hw);
 228 void em_write_pci_cfg(struct em_hw *hw, uint32_t reg, uint16_t * value);
 229
 230 /* PCI Device IDs */
 231 #define E1000_DEV_ID_82542          0x1000
 232 #define E1000_DEV_ID_82543GC_FIBER  0x1001
 233 #define E1000_DEV_ID_82543GC_COPPER 0x1004
 234 #define E1000_DEV_ID_82544EI_COPPER 0x1008
 235 #define E1000_DEV_ID_82544EI_FIBER  0x1009
 236 #define E1000_DEV_ID_82544GC_COPPER 0x100C
 237 #define E1000_DEV_ID_82544GC_LOM    0x100D
 238 #define E1000_DEV_ID_82540EM        0x100E
 239 #define E1000_DEV_ID_82540EM_LOM    0x1015
 240 #define E1000_DEV_ID_82545EM_COPPER 0x100F
 241 #define E1000_DEV_ID_82545EM_FIBER  0x1011
 242 #define E1000_DEV_ID_82546EB_COPPER 0x1010
 243 #define E1000_DEV_ID_82546EB_FIBER  0x1012
 244 #define NUM_DEV_IDS 13
 245
 246 #define NODE_ADDRESS_SIZE 6
 247 #define ETH_LENGTH_OF_ADDRESS 6
 248
 249 /* MAC decode size is 128K - This is the size of BAR0 */
 250 #define MAC_DECODE_SIZE (128 * 1024)
 251
 252 #define E1000_82542_2_0_REV_ID 2
 253 #define E1000_82542_2_1_REV_ID 3
 254
 255 #define SPEED_10    10
 256 #define SPEED_100   100
 257 #define SPEED_1000  1000
 258 #define HALF_DUPLEX 1
 259 #define FULL_DUPLEX 2
 260
 261 /* The sizes (in bytes) of a ethernet packet */
 262 #define ENET_HEADER_SIZE             14
 263 #define MAXIMUM_ETHERNET_FRAME_SIZE  1518 /* With FCS */
 264 #define MINIMUM_ETHERNET_FRAME_SIZE  64   /* With FCS */
 265 #define ETHERNET_FCS_SIZE            4
 266 #define MAXIMUM_ETHERNET_PACKET_SIZE \
 267     (MAXIMUM_ETHERNET_FRAME_SIZE - ETHERNET_FCS_SIZE)
 268 #define MINIMUM_ETHERNET_PACKET_SIZE \
 269     (MINIMUM_ETHERNET_FRAME_SIZE - ETHERNET_FCS_SIZE)
 270 #define CRC_LENGTH                   ETHERNET_FCS_SIZE
 271 #define MAX_JUMBO_FRAME_SIZE         0x3F00
 272
 273
 274 /* 802.1q VLAN Packet Sizes */
 275 #define VLAN_TAG_SIZE                     4     /* 802.3ac tag (not DMAed) */
 276
 277 /* Ethertype field values */
 278 #define ETHERNET_IEEE_VLAN_TYPE 0x8100  /* 802.3ac packet */
 279 #define ETHERNET_IP_TYPE        0x0800  /* IP packets */
 280 #define ETHERNET_ARP_TYPE       0x0806  /* Address Resolution Protocol (ARP) */
 281
 282 /* Packet Header defines */
 283 #define IP_PROTOCOL_TCP    6
 284 #define IP_PROTOCOL_UDP    0x11
 285
 286 /* This defines the bits that are set in the Interrupt Mask
 287  * Set/Read Register.  Each bit is documented below:
 288  *   o RXDMT0 = Receive Descriptor Minimum Threshold hit (ring 0)
 289  *   o RXSEQ  = Receive Sequence Error
 290  */
 291 #define POLL_IMS_ENABLE_MASK ( \
 292     E1000_IMS_RXDMT0 |         \
 293     E1000_IMS_RXSEQ)
 294
 295 /* This defines the bits that are set in the Interrupt Mask
 296  * Set/Read Register.  Each bit is documented below:
 297  *   o RXT0   = Receiver Timer Interrupt (ring 0)
 298  *   o TXDW   = Transmit Descriptor Written Back
 299  *   o RXDMT0 = Receive Descriptor Minimum Threshold hit (ring 0)
 300  *   o RXSEQ  = Receive Sequence Error
 301  *   o LSC    = Link Status Change
 302  */
 303 #define IMS_ENABLE_MASK ( \
 304     E1000_IMS_RXT0   |    \
 305     E1000_IMS_TXDW   |    \
 306     E1000_IMS_RXDMT0 |    \
 307     E1000_IMS_RXSEQ  |    \
 308     E1000_IMS_LSC)
 309
 310 /* The number of high/low register pairs in the RAR. The RAR (Receive Address
 311  * Registers) holds the directed and multicast addresses that we monitor. We
 312  * reserve one of these spots for our directed address, allowing us room for
 313  * E1000_RAR_ENTRIES - 1 multicast addresses.
 314  */
 315 #define E1000_RAR_ENTRIES 16
 316
 317 #define MIN_NUMBER_OF_DESCRIPTORS 8
 318 #define MAX_NUMBER_OF_DESCRIPTORS 0xFFF8
 319
 320 /* Receive Descriptor */
 321 struct em_rx_desc {
 322     uint64_t buffer_addr; /* Address of the descriptor's data buffer */
 323     uint16_t length;     /* Length of data DMAed into data buffer */
 324     uint16_t csum;       /* Packet checksum */
 325     uint8_t status;      /* Descriptor status */
 326     uint8_t errors;      /* Descriptor Errors */
 327     uint16_t special;
 328 };
 329
 330 /* Receive Decriptor bit definitions */
 331 #define E1000_RXD_STAT_DD       0x01    /* Descriptor Done */
 332 #define E1000_RXD_STAT_EOP      0x02    /* End of Packet */
 333 #define E1000_RXD_STAT_IXSM     0x04    /* Ignore checksum */
 334 #define E1000_RXD_STAT_VP       0x08    /* IEEE VLAN Packet */
 335 #define E1000_RXD_STAT_TCPCS    0x20    /* TCP xsum calculated */
 336 #define E1000_RXD_STAT_IPCS     0x40    /* IP xsum calculated */
 337 #define E1000_RXD_STAT_PIF      0x80    /* passed in-exact filter */
 338 #define E1000_RXD_ERR_CE        0x01    /* CRC Error */
 339 #define E1000_RXD_ERR_SE        0x02    /* Symbol Error */
 340 #define E1000_RXD_ERR_SEQ       0x04    /* Sequence Error */
 341 #define E1000_RXD_ERR_CXE       0x10    /* Carrier Extension Error */
 342 #define E1000_RXD_ERR_TCPE      0x20    /* TCP/UDP Checksum Error */
 343 #define E1000_RXD_ERR_IPE       0x40    /* IP Checksum Error */
 344 #define E1000_RXD_ERR_RXE       0x80    /* Rx Data Error */
 345 #define E1000_RXD_SPC_VLAN_MASK 0x0FFF  /* VLAN ID is in lower 12 bits */
 346 #define E1000_RXD_SPC_PRI_MASK  0xE000  /* Priority is in upper 3 bits */
 347 #define E1000_RXD_SPC_PRI_SHIFT 0x000D  /* Priority is in upper 3 of 16 */
 348 #define E1000_RXD_SPC_CFI_MASK  0x1000  /* CFI is bit 12 */
 349 #define E1000_RXD_SPC_CFI_SHIFT 0x000C  /* CFI is bit 12 */
 350
 351 /* mask to determine if packets should be dropped due to frame errors */
 352 #define E1000_RXD_ERR_FRAME_ERR_MASK ( \
 353     E1000_RXD_ERR_CE  |                \
 354     E1000_RXD_ERR_SE  |                \
 355     E1000_RXD_ERR_SEQ |                \
 356     E1000_RXD_ERR_CXE |                \
 357     E1000_RXD_ERR_RXE)
 358
 359 /* Transmit Descriptor */
 360 struct em_tx_desc {
 361     uint64_t buffer_addr;       /* Address of the descriptor's data buffer */
 362     union {
 363         uint32_t data;
 364         struct {
 365             uint16_t length;    /* Data buffer length */
 366             uint8_t cso;        /* Checksum offset */
 367             uint8_t cmd;        /* Descriptor control */
 368         } flags;
 369     } lower;
 370     union {
 371         uint32_t data;
 372         struct {
 373             uint8_t status;     /* Descriptor status */
 374             uint8_t css;        /* Checksum start */
 375             uint16_t special;
 376         } fields;
 377     } upper;
 378 };
 379
 380 /* Transmit Descriptor bit definitions */
 381 #define E1000_TXD_DTYP_D     0x00100000 /* Data Descriptor */
 382 #define E1000_TXD_DTYP_C     0x00000000 /* Context Descriptor */
 383 #define E1000_TXD_POPTS_IXSM 0x01       /* Insert IP checksum */
 384 #define E1000_TXD_POPTS_TXSM 0x02       /* Insert TCP/UDP checksum */
 385 #define E1000_TXD_CMD_EOP    0x01000000 /* End of Packet */
 386 #define E1000_TXD_CMD_IFCS   0x02000000 /* Insert FCS (Ethernet CRC) */
 387 #define E1000_TXD_CMD_IC     0x04000000 /* Insert Checksum */
 388 #define E1000_TXD_CMD_RS     0x08000000 /* Report Status */
 389 #define E1000_TXD_CMD_RPS    0x10000000 /* Report Packet Sent */
 390 #define E1000_TXD_CMD_DEXT   0x20000000 /* Descriptor extension (0 = legacy) */
 391 #define E1000_TXD_CMD_VLE    0x40000000 /* Add VLAN tag */
 392 #define E1000_TXD_CMD_IDE    0x80000000 /* Enable Tidv register */
 393 #define E1000_TXD_STAT_DD    0x00000001 /* Descriptor Done */
 394 #define E1000_TXD_STAT_EC    0x00000002 /* Excess Collisions */
 395 #define E1000_TXD_STAT_LC    0x00000004 /* Late Collisions */
 396 #define E1000_TXD_STAT_TU    0x00000008 /* Transmit underrun */
 397 #define E1000_TXD_CMD_TCP    0x01000000 /* TCP packet */
 398 #define E1000_TXD_CMD_IP     0x02000000 /* IP packet */
 399 #define E1000_TXD_CMD_TSE    0x04000000 /* TCP Seg enable */
 400 #define E1000_TXD_STAT_TC    0x00000004 /* Tx Underrun */
 401
 402 /* Offload Context Descriptor */
 403 struct em_context_desc {
 404     union {
 405         uint32_t ip_config;
 406         struct {
 407             uint8_t ipcss;      /* IP checksum start */
 408             uint8_t ipcso;      /* IP checksum offset */
 409             uint16_t ipcse;     /* IP checksum end */
 410         } ip_fields;
 411     } lower_setup;
 412     union {
 413         uint32_t tcp_config;
 414         struct {
 415             uint8_t tucss;      /* TCP checksum start */
 416             uint8_t tucso;      /* TCP checksum offset */
 417             uint16_t tucse;     /* TCP checksum end */
 418         } tcp_fields;
 419     } upper_setup;
 420     uint32_t cmd_and_length;    /* */
 421     union {
 422         uint32_t data;
 423         struct {
 424             uint8_t status;     /* Descriptor status */
 425             uint8_t hdr_len;    /* Header length */
 426             uint16_t mss;       /* Maximum segment size */
 427         } fields;
 428     } tcp_seg_setup;
 429 };
 430
 431 /* Offload data descriptor */
 432 struct em_data_desc {
 433     uint64_t buffer_addr;       /* Address of the descriptor's buffer address */
 434     union {
 435         uint32_t data;
 436         struct {
 437             uint16_t length;    /* Data buffer length */
 438             uint8_t typ_len_ext;        /* */
 439             uint8_t cmd;        /* */
 440         } flags;
 441     } lower;
 442     union {
 443         uint32_t data;
 444         struct {
 445             uint8_t status;     /* Descriptor status */
 446             uint8_t popts;      /* Packet Options */
 447             uint16_t special;   /* */
 448         } fields;
 449     } upper;
 450 };
 451
 452 /* Filters */
 453 #define E1000_NUM_UNICAST          16   /* Unicast filter entries */
 454 #define E1000_MC_TBL_SIZE          128  /* Multicast Filter Table (4096 bits) */
 455 #define E1000_VLAN_FILTER_TBL_SIZE 128  /* VLAN Filter Table (4096 bits) */
 456
 457
 458 /* Receive Address Register */
 459 struct em_rar {
 460     volatile uint32_t low;      /* receive address low */
 461     volatile uint32_t high;     /* receive address high */
 462 };
 463
 464 /* The number of entries in the Multicast Table Array (MTA). */
 465 #define E1000_NUM_MTA_REGISTERS 128
 466
 467 /* IPv4 Address Table Entry */
 468 struct em_ipv4_at_entry {
 469     volatile uint32_t ipv4_addr;        /* IP Address (RW) */
 470     volatile uint32_t reserved;
 471 };
 472
 473 /* Four wakeup IP addresses are supported */
 474 #define E1000_WAKEUP_IP_ADDRESS_COUNT_MAX 4
 475 #define E1000_IP4AT_SIZE                  E1000_WAKEUP_IP_ADDRESS_COUNT_MAX
 476 #define E1000_IP6AT_SIZE                  1
 477
 478 /* IPv6 Address Table Entry */
 479 struct em_ipv6_at_entry {
 480     volatile uint8_t ipv6_addr[16];
 481 };
 482
 483 /* Flexible Filter Length Table Entry */
 484 struct em_fflt_entry {
 485     volatile uint32_t length;   /* Flexible Filter Length (RW) */
 486     volatile uint32_t reserved;
 487 };
 488
 489 /* Flexible Filter Mask Table Entry */
 490 struct em_ffmt_entry {
 491     volatile uint32_t mask;     /* Flexible Filter Mask (RW) */
 492     volatile uint32_t reserved;
 493 };
 494
 495 /* Flexible Filter Value Table Entry */
 496 struct em_ffvt_entry {
 497     volatile uint32_t value;    /* Flexible Filter Value (RW) */
 498     volatile uint32_t reserved;
 499 };
 500
 501 /* Four Flexible Filters are supported */
 502 #define E1000_FLEXIBLE_FILTER_COUNT_MAX 4
 503
 504 /* Each Flexible Filter is at most 128 (0x80) bytes in length */
 505 #define E1000_FLEXIBLE_FILTER_SIZE_MAX  128
 506
 507 #define E1000_FFLT_SIZE E1000_FLEXIBLE_FILTER_COUNT_MAX
 508 #define E1000_FFMT_SIZE E1000_FLEXIBLE_FILTER_SIZE_MAX
 509 #define E1000_FFVT_SIZE E1000_FLEXIBLE_FILTER_SIZE_MAX
 510
 511 /* Register Set. (82543, 82544)
 512  *
 513  * Registers are defined to be 32 bits and  should be accessed as 32 bit values.
 514  * These registers are physically located on the NIC, but are mapped into the
 515  * host memory address space.
 516  *
 517  * RW - register is both readable and writable
 518  * RO - register is read only
 519  * WO - register is write only
 520  * R/clr - register is read only and is cleared when read
 521  * A - register array
 522  */
 523 #define E1000_CTRL     0x00000  /* Device Control - RW */
 524 #define E1000_STATUS   0x00008  /* Device Status - RO */
 525 #define E1000_EECD     0x00010  /* EEPROM/Flash Control - RW */
 526 #define E1000_EERD     0x00014  /* EEPROM Read - RW */
 527 #define E1000_CTRL_EXT 0x00018  /* Extended Device Control - RW */
 528 #define E1000_MDIC     0x00020  /* MDI Control - RW */
 529 #define E1000_FCAL     0x00028  /* Flow Control Address Low - RW */
 530 #define E1000_FCAH     0x0002C  /* Flow Control Address High -RW */
 531 #define E1000_FCT      0x00030  /* Flow Control Type - RW */
 532 #define E1000_VET      0x00038  /* VLAN Ether Type - RW */
 533 #define E1000_ICR      0x000C0  /* Interrupt Cause Read - R/clr */
 534 #define E1000_ITR      0x000C4  /* Interrupt Throttling Rate - RW */
 535 #define E1000_ICS      0x000C8  /* Interrupt Cause Set - WO */
 536 #define E1000_IMS      0x000D0  /* Interrupt Mask Set - RW */
 537 #define E1000_IMC      0x000D8  /* Interrupt Mask Clear - WO */
 538 #define E1000_RCTL     0x00100  /* RX Control - RW */
 539 #define E1000_FCTTV    0x00170  /* Flow Control Transmit Timer Value - RW */
 540 #define E1000_TXCW     0x00178  /* TX Configuration Word - RW */
 541 #define E1000_RXCW     0x00180  /* RX Configuration Word - RO */
 542 #define E1000_TCTL     0x00400  /* TX Control - RW */
 543 #define E1000_TIPG     0x00410  /* TX Inter-packet gap -RW */
 544 #define E1000_TBT      0x00448  /* TX Burst Timer - RW */
 545 #define E1000_AIT      0x00458  /* Adaptive Interframe Spacing Throttle - RW */
 546 #define E1000_LEDCTL   0x00E00  /* LED Control - RW */
 547 #define E1000_PBA      0x01000  /* Packet Buffer Allocation - RW */
 548 #define E1000_FCRTL    0x02160  /* Flow Control Receive Threshold Low - RW */
 549 #define E1000_FCRTH    0x02168  /* Flow Control Receive Threshold High - RW */
 550 #define E1000_RDBAL    0x02800  /* RX Descriptor Base Address Low - RW */
 551 #define E1000_RDBAH    0x02804  /* RX Descriptor Base Address High - RW */
 552 #define E1000_RDLEN    0x02808  /* RX Descriptor Length - RW */
 553 #define E1000_RDH      0x02810  /* RX Descriptor Head - RW */
 554 #define E1000_RDT      0x02818  /* RX Descriptor Tail - RW */
 555 #define E1000_RDTR     0x02820  /* RX Delay Timer - RW */
 556 #define E1000_RXDCTL   0x02828  /* RX Descriptor Control - RW */
 557 #define E1000_RADV     0x0282C  /* RX Interrupt Absolute Delay Timer - RW */
 558 #define E1000_RSRPD    0x02C00  /* RX Small Packet Detect - RW */
 559 #define E1000_TXDMAC   0x03000  /* TX DMA Control - RW */
 560 #define E1000_TDBAL    0x03800  /* TX Descriptor Base Address Low - RW */
 561 #define E1000_TDBAH    0x03804  /* TX Descriptor Base Address High - RW */
 562 #define E1000_TDLEN    0x03808  /* TX Descriptor Length - RW */
 563 #define E1000_TDH      0x03810  /* TX Descriptor Head - RW */
 564 #define E1000_TDT      0x03818  /* TX Descripotr Tail - RW */
 565 #define E1000_TIDV     0x03820  /* TX Interrupt Delay Value - RW */
 566 #define E1000_TXDCTL   0x03828  /* TX Descriptor Control - RW */
 567 #define E1000_TADV     0x0382C  /* TX Interrupt Absolute Delay Val - RW */
 568 #define E1000_TSPMT    0x03830  /* TCP Segmentation PAD & Min Threshold - RW */
 569 #define E1000_CRCERRS  0x04000  /* CRC Error Count - R/clr */
 570 #define E1000_ALGNERRC 0x04004  /* Alignment Error Count - R/clr */
 571 #define E1000_SYMERRS  0x04008  /* Symbol Error Count - R/clr */
 572 #define E1000_RXERRC   0x0400C  /* Receive Error Count - R/clr */
 573 #define E1000_MPC      0x04010  /* Missed Packet Count - R/clr */
 574 #define E1000_SCC      0x04014  /* Single Collision Count - R/clr */
 575 #define E1000_ECOL     0x04018  /* Excessive Collision Count - R/clr */
 576 #define E1000_MCC      0x0401C  /* Multiple Collision Count - R/clr */
 577 #define E1000_LATECOL  0x04020  /* Late Collision Count - R/clr */
 578 #define E1000_COLC     0x04028  /* Collision Count - R/clr */
 579 #define E1000_DC       0x04030  /* Defer Count - R/clr */
 580 #define E1000_TNCRS    0x04034  /* TX-No CRS - R/clr */
 581 #define E1000_SEC      0x04038  /* Sequence Error Count - R/clr */
 582 #define E1000_CEXTERR  0x0403C  /* Carrier Extension Error Count - R/clr */
 583 #define E1000_RLEC     0x04040  /* Receive Length Error Count - R/clr */
 584 #define E1000_XONRXC   0x04048  /* XON RX Count - R/clr */
 585 #define E1000_XONTXC   0x0404C  /* XON TX Count - R/clr */
 586 #define E1000_XOFFRXC  0x04050  /* XOFF RX Count - R/clr */
 587 #define E1000_XOFFTXC  0x04054  /* XOFF TX Count - R/clr */
 588 #define E1000_FCRUC    0x04058  /* Flow Control RX Unsupported Count- R/clr */
 589 #define E1000_PRC64    0x0405C  /* Packets RX (64 bytes) - R/clr */
 590 #define E1000_PRC127   0x04060  /* Packets RX (65-127 bytes) - R/clr */
 591 #define E1000_PRC255   0x04064  /* Packets RX (128-255 bytes) - R/clr */
 592 #define E1000_PRC511   0x04068  /* Packets RX (255-511 bytes) - R/clr */
 593 #define E1000_PRC1023  0x0406C  /* Packets RX (512-1023 bytes) - R/clr */
 594 #define E1000_PRC1522  0x04070  /* Packets RX (1024-1522 bytes) - R/clr */
 595 #define E1000_GPRC     0x04074  /* Good Packets RX Count - R/clr */
 596 #define E1000_BPRC     0x04078  /* Broadcast Packets RX Count - R/clr */
 597 #define E1000_MPRC     0x0407C  /* Multicast Packets RX Count - R/clr */
 598 #define E1000_GPTC     0x04080  /* Good Packets TX Count - R/clr */
 599 #define E1000_GORCL    0x04088  /* Good Octets RX Count Low - R/clr */
 600 #define E1000_GORCH    0x0408C  /* Good Octets RX Count High - R/clr */
 601 #define E1000_GOTCL    0x04090  /* Good Octets TX Count Low - R/clr */
 602 #define E1000_GOTCH    0x04094  /* Good Octets TX Count High - R/clr */
 603 #define E1000_RNBC     0x040A0  /* RX No Buffers Count - R/clr */
 604 #define E1000_RUC      0x040A4  /* RX Undersize Count - R/clr */
 605 #define E1000_RFC      0x040A8  /* RX Fragment Count - R/clr */
 606 #define E1000_ROC      0x040AC  /* RX Oversize Count - R/clr */
 607 #define E1000_RJC      0x040B0  /* RX Jabber Count - R/clr */
 608 #define E1000_MGTPRC   0x040B4  /* Management Packets RX Count - R/clr */
 609 #define E1000_MGTPDC   0x040B8  /* Management Packets Dropped Count - R/clr */
 610 #define E1000_MGTPTC   0x040BC  /* Management Packets TX Count - R/clr */
 611 #define E1000_TORL     0x040C0  /* Total Octets RX Low - R/clr */
 612 #define E1000_TORH     0x040C4  /* Total Octets RX High - R/clr */
 613 #define E1000_TOTL     0x040C8  /* Total Octets TX Low - R/clr */
 614 #define E1000_TOTH     0x040CC  /* Total Octets TX High - R/clr */
 615 #define E1000_TPR      0x040D0  /* Total Packets RX - R/clr */
 616 #define E1000_TPT      0x040D4  /* Total Packets TX - R/clr */
 617 #define E1000_PTC64    0x040D8  /* Packets TX (64 bytes) - R/clr */
 618 #define E1000_PTC127   0x040DC  /* Packets TX (65-127 bytes) - R/clr */
 619 #define E1000_PTC255   0x040E0  /* Packets TX (128-255 bytes) - R/clr */
 620 #define E1000_PTC511   0x040E4  /* Packets TX (256-511 bytes) - R/clr */
 621 #define E1000_PTC1023  0x040E8  /* Packets TX (512-1023 bytes) - R/clr */
 622 #define E1000_PTC1522  0x040EC  /* Packets TX (1024-1522 Bytes) - R/clr */
 623 #define E1000_MPTC     0x040F0  /* Multicast Packets TX Count - R/clr */
 624 #define E1000_BPTC     0x040F4  /* Broadcast Packets TX Count - R/clr */
 625 #define E1000_TSCTC    0x040F8  /* TCP Segmentation Context TX - R/clr */
 626 #define E1000_TSCTFC   0x040FC  /* TCP Segmentation Context TX Fail - R/clr */
 627 #define E1000_RXCSUM   0x05000  /* RX Checksum Control - RW */
 628 #define E1000_MTA      0x05200  /* Multicast Table Array - RW Array */
 629 #define E1000_RA       0x05400  /* Receive Address - RW Array */
 630 #define E1000_VFTA     0x05600  /* VLAN Filter Table Array - RW Array */
 631 #define E1000_WUC      0x05800  /* Wakeup Control - RW */
 632 #define E1000_WUFC     0x05808  /* Wakeup Filter Control - RW */
 633 #define E1000_WUS      0x05810  /* Wakeup Status - RO */
 634 #define E1000_MANC     0x05820  /* Management Control - RW */
 635 #define E1000_IPAV     0x05838  /* IP Address Valid - RW */
 636 #define E1000_IP4AT    0x05840  /* IPv4 Address Table - RW Array */
 637 #define E1000_IP6AT    0x05880  /* IPv6 Address Table - RW Array */
 638 #define E1000_WUPL     0x05900  /* Wakeup Packet Length - RW */
 639 #define E1000_WUPM     0x05A00  /* Wakeup Packet Memory - RO A */
 640 #define E1000_FFLT     0x05F00  /* Flexible Filter Length Table - RW Array */
 641 #define E1000_FFMT     0x09000  /* Flexible Filter Mask Table - RW Array */
 642 #define E1000_FFVT     0x09800  /* Flexible Filter Value Table - RW Array */
 643
 644 /* Register Set (82542)
 645  *
 646  * Some of the 82542 registers are located at different offsets than they are
 647  * in more current versions of the 8254x. Despite the difference in location,
 648  * the registers function in the same manner.
 649  */
 650 #define E1000_82542_CTRL     E1000_CTRL
 651 #define E1000_82542_STATUS   E1000_STATUS
 652 #define E1000_82542_EECD     E1000_EECD
 653 #define E1000_82542_EERD     E1000_EERD
 654 #define E1000_82542_CTRL_EXT E1000_CTRL_EXT
 655 #define E1000_82542_MDIC     E1000_MDIC
 656 #define E1000_82542_FCAL     E1000_FCAL
 657 #define E1000_82542_FCAH     E1000_FCAH
 658 #define E1000_82542_FCT      E1000_FCT
 659 #define E1000_82542_VET      E1000_VET
 660 #define E1000_82542_RA       0x00040
 661 #define E1000_82542_ICR      E1000_ICR
 662 #define E1000_82542_ITR      E1000_ITR
 663 #define E1000_82542_ICS      E1000_ICS
 664 #define E1000_82542_IMS      E1000_IMS
 665 #define E1000_82542_IMC      E1000_IMC
 666 #define E1000_82542_RCTL     E1000_RCTL
 667 #define E1000_82542_RDTR     0x00108
 668 #define E1000_82542_RDBAL    0x00110
 669 #define E1000_82542_RDBAH    0x00114
 670 #define E1000_82542_RDLEN    0x00118
 671 #define E1000_82542_RDH      0x00120
 672 #define E1000_82542_RDT      0x00128
 673 #define E1000_82542_FCRTH    0x00160
 674 #define E1000_82542_FCRTL    0x00168
 675 #define E1000_82542_FCTTV    E1000_FCTTV
 676 #define E1000_82542_TXCW     E1000_TXCW
 677 #define E1000_82542_RXCW     E1000_RXCW
 678 #define E1000_82542_MTA      0x00200
 679 #define E1000_82542_TCTL     E1000_TCTL
 680 #define E1000_82542_TIPG     E1000_TIPG
 681 #define E1000_82542_TDBAL    0x00420
 682 #define E1000_82542_TDBAH    0x00424
 683 #define E1000_82542_TDLEN    0x00428
 684 #define E1000_82542_TDH      0x00430
 685 #define E1000_82542_TDT      0x00438
 686 #define E1000_82542_TIDV     0x00440
 687 #define E1000_82542_TBT      E1000_TBT
 688 #define E1000_82542_AIT      E1000_AIT
 689 #define E1000_82542_VFTA     0x00600
 690 #define E1000_82542_LEDCTL   E1000_LEDCTL
 691 #define E1000_82542_PBA      E1000_PBA
 692 #define E1000_82542_RXDCTL   E1000_RXDCTL
 693 #define E1000_82542_RADV     E1000_RADV
 694 #define E1000_82542_RSRPD    E1000_RSRPD
 695 #define E1000_82542_TXDMAC   E1000_TXDMAC
 696 #define E1000_82542_TXDCTL   E1000_TXDCTL
 697 #define E1000_82542_TADV     E1000_TADV
 698 #define E1000_82542_TSPMT    E1000_TSPMT
 699 #define E1000_82542_CRCERRS  E1000_CRCERRS
 700 #define E1000_82542_ALGNERRC E1000_ALGNERRC
 701 #define E1000_82542_SYMERRS  E1000_SYMERRS
 702 #define E1000_82542_RXERRC   E1000_RXERRC
 703 #define E1000_82542_MPC      E1000_MPC
 704 #define E1000_82542_SCC      E1000_SCC
 705 #define E1000_82542_ECOL     E1000_ECOL
 706 #define E1000_82542_MCC      E1000_MCC
 707 #define E1000_82542_LATECOL  E1000_LATECOL
 708 #define E1000_82542_COLC     E1000_COLC
 709 #define E1000_82542_DC       E1000_DC
 710 #define E1000_82542_TNCRS    E1000_TNCRS
 711 #define E1000_82542_SEC      E1000_SEC
 712 #define E1000_82542_CEXTERR  E1000_CEXTERR
 713 #define E1000_82542_RLEC     E1000_RLEC
 714 #define E1000_82542_XONRXC   E1000_XONRXC
 715 #define E1000_82542_XONTXC   E1000_XONTXC
 716 #define E1000_82542_XOFFRXC  E1000_XOFFRXC
 717 #define E1000_82542_XOFFTXC  E1000_XOFFTXC
 718 #define E1000_82542_FCRUC    E1000_FCRUC
 719 #define E1000_82542_PRC64    E1000_PRC64
 720 #define E1000_82542_PRC127   E1000_PRC127
 721 #define E1000_82542_PRC255   E1000_PRC255
 722 #define E1000_82542_PRC511   E1000_PRC511
 723 #define E1000_82542_PRC1023  E1000_PRC1023
 724 #define E1000_82542_PRC1522  E1000_PRC1522
 725 #define E1000_82542_GPRC     E1000_GPRC
 726 #define E1000_82542_BPRC     E1000_BPRC
 727 #define E1000_82542_MPRC     E1000_MPRC
 728 #define E1000_82542_GPTC     E1000_GPTC
 729 #define E1000_82542_GORCL    E1000_GORCL
 730 #define E1000_82542_GORCH    E1000_GORCH
 731 #define E1000_82542_GOTCL    E1000_GOTCL
 732 #define E1000_82542_GOTCH    E1000_GOTCH
 733 #define E1000_82542_RNBC     E1000_RNBC
 734 #define E1000_82542_RUC      E1000_RUC
 735 #define E1000_82542_RFC      E1000_RFC
 736 #define E1000_82542_ROC      E1000_ROC
 737 #define E1000_82542_RJC      E1000_RJC
 738 #define E1000_82542_MGTPRC   E1000_MGTPRC
 739 #define E1000_82542_MGTPDC   E1000_MGTPDC
 740 #define E1000_82542_MGTPTC   E1000_MGTPTC
 741 #define E1000_82542_TORL     E1000_TORL
 742 #define E1000_82542_TORH     E1000_TORH
 743 #define E1000_82542_TOTL     E1000_TOTL
 744 #define E1000_82542_TOTH     E1000_TOTH
 745 #define E1000_82542_TPR      E1000_TPR
 746 #define E1000_82542_TPT      E1000_TPT
 747 #define E1000_82542_PTC64    E1000_PTC64
 748 #define E1000_82542_PTC127   E1000_PTC127
 749 #define E1000_82542_PTC255   E1000_PTC255
 750 #define E1000_82542_PTC511   E1000_PTC511
 751 #define E1000_82542_PTC1023  E1000_PTC1023
 752 #define E1000_82542_PTC1522  E1000_PTC1522
 753 #define E1000_82542_MPTC     E1000_MPTC
 754 #define E1000_82542_BPTC     E1000_BPTC
 755 #define E1000_82542_TSCTC    E1000_TSCTC
 756 #define E1000_82542_TSCTFC   E1000_TSCTFC
 757 #define E1000_82542_RXCSUM   E1000_RXCSUM
 758 #define E1000_82542_WUC      E1000_WUC
 759 #define E1000_82542_WUFC     E1000_WUFC
 760 #define E1000_82542_WUS      E1000_WUS
 761 #define E1000_82542_MANC     E1000_MANC
 762 #define E1000_82542_IPAV     E1000_IPAV
 763 #define E1000_82542_IP4AT    E1000_IP4AT
 764 #define E1000_82542_IP6AT    E1000_IP6AT
 765 #define E1000_82542_WUPL     E1000_WUPL
 766 #define E1000_82542_WUPM     E1000_WUPM
 767 #define E1000_82542_FFLT     E1000_FFLT
 768 #define E1000_82542_FFMT     E1000_FFMT
 769 #define E1000_82542_FFVT     E1000_FFVT
 770
 771 /* Statistics counters collected by the MAC */
 772 struct em_hw_stats {
 773     uint64_t crcerrs;
 774     uint64_t algnerrc;
 775     uint64_t symerrs;
 776     uint64_t rxerrc;
 777     uint64_t mpc;
 778     uint64_t scc;
 779     uint64_t ecol;
 780     uint64_t mcc;
 781     uint64_t latecol;
 782     uint64_t colc;
 783     uint64_t dc;
 784     uint64_t tncrs;
 785     uint64_t sec;
 786     uint64_t cexterr;
 787     uint64_t rlec;
 788     uint64_t xonrxc;
 789     uint64_t xontxc;
 790     uint64_t xoffrxc;
 791     uint64_t xofftxc;
 792     uint64_t fcruc;
 793     uint64_t prc64;
 794     uint64_t prc127;
 795     uint64_t prc255;
 796     uint64_t prc511;
 797     uint64_t prc1023;
 798     uint64_t prc1522;
 799     uint64_t gprc;
 800     uint64_t bprc;
 801     uint64_t mprc;
 802     uint64_t gptc;
 803     uint64_t gorcl;
 804     uint64_t gorch;
 805     uint64_t gotcl;
 806     uint64_t gotch;
 807     uint64_t rnbc;
 808     uint64_t ruc;
 809     uint64_t rfc;
 810     uint64_t roc;
 811     uint64_t rjc;
 812     uint64_t mgprc;
 813     uint64_t mgpdc;
 814     uint64_t mgptc;
 815     uint64_t torl;
 816     uint64_t torh;
 817     uint64_t totl;
 818     uint64_t toth;
 819     uint64_t tpr;
 820     uint64_t tpt;
 821     uint64_t ptc64;
 822     uint64_t ptc127;
 823     uint64_t ptc255;
 824     uint64_t ptc511;
 825     uint64_t ptc1023;
 826     uint64_t ptc1522;
 827     uint64_t mptc;
 828     uint64_t bptc;
 829     uint64_t tsctc;
 830     uint64_t tsctfc;
 831 };
 832
 833 /* Structure containing variables used by the shared code (em_hw.c) */
 834 struct em_hw {
 835     uint8_t *hw_addr;
 836     em_mac_type mac_type;
 837     em_media_type media_type;
 838     void *back;
 839     em_fc_type fc;
 840     em_bus_speed bus_speed;
 841     em_bus_width bus_width;
 842     em_bus_type bus_type;
 843     uint32_t phy_id;
 844     uint32_t phy_addr;
 845     uint32_t original_fc;
 846     uint32_t txcw;
 847     uint32_t autoneg_failed;
 848     uint32_t max_frame_size;
 849     uint32_t min_frame_size;
 850     uint32_t mc_filter_type;
 851     uint32_t num_mc_addrs;
 852     uint32_t collision_delta;
 853     uint32_t tx_packet_delta;
 854     uint32_t ledctl_default;
 855     uint32_t ledctl_mode1;
 856     uint32_t ledctl_mode2;
 857     uint16_t autoneg_advertised;
 858     uint16_t pci_cmd_word;
 859     uint16_t fc_high_water;
 860     uint16_t fc_low_water;
 861     uint16_t fc_pause_time;
 862     uint16_t current_ifs_val;
 863     uint16_t ifs_min_val;
 864     uint16_t ifs_max_val;
 865     uint16_t ifs_step_size;
 866     uint16_t ifs_ratio;
 867     uint16_t device_id;
 868     uint16_t vendor_id;
 869     uint16_t subsystem_id;
 870     uint16_t subsystem_vendor_id;
 871     uint8_t revision_id;
 872     uint8_t autoneg;
 873     uint8_t mdix;
 874     uint8_t forced_speed_duplex;
 875     uint8_t wait_autoneg_complete;
 876     uint8_t dma_fairness;
 877     uint8_t mac_addr[NODE_ADDRESS_SIZE];
 878     uint8_t perm_mac_addr[NODE_ADDRESS_SIZE];
 879     boolean_t disable_polarity_correction;
 880     boolean_t get_link_status;
 881     boolean_t tbi_compatibility_en;
 882     boolean_t tbi_compatibility_on;
 883     boolean_t fc_send_xon;
 884     boolean_t report_tx_early;
 885     boolean_t adaptive_ifs;
 886     boolean_t ifs_params_forced;
 887     boolean_t in_ifs_mode;
 888 };
 889
 890
 891 #define E1000_EEPROM_SWDPIN0   0x0001   /* SWDPIN 0 EEPROM Value */
 892 #define E1000_EEPROM_LED_LOGIC 0x0020   /* Led Logic Word */
 893
 894 /* Register Bit Masks */
 895 /* Device Control */
 896 #define E1000_CTRL_FD       0x00000001  /* Full duplex.0=half; 1=full */
 897 #define E1000_CTRL_BEM      0x00000002  /* Endian Mode.0=little,1=big */
 898 #define E1000_CTRL_PRIOR    0x00000004  /* Priority on PCI. 0=rx,1=fair */
 899 #define E1000_CTRL_LRST     0x00000008  /* Link reset. 0=normal,1=reset */
 900 #define E1000_CTRL_TME      0x00000010  /* Test mode. 0=normal,1=test */
 901 #define E1000_CTRL_SLE      0x00000020  /* Serial Link on 0=dis,1=en */
 902 #define E1000_CTRL_ASDE     0x00000020  /* Auto-speed detect enable */
 903 #define E1000_CTRL_SLU      0x00000040  /* Set link up (Force Link) */
 904 #define E1000_CTRL_ILOS     0x00000080  /* Invert Loss-Of Signal */
 905 #define E1000_CTRL_SPD_SEL  0x00000300  /* Speed Select Mask */
 906 #define E1000_CTRL_SPD_10   0x00000000  /* Force 10Mb */
 907 #define E1000_CTRL_SPD_100  0x00000100  /* Force 100Mb */
 908 #define E1000_CTRL_SPD_1000 0x00000200  /* Force 1Gb */
 909 #define E1000_CTRL_BEM32    0x00000400  /* Big Endian 32 mode */
 910 #define E1000_CTRL_FRCSPD   0x00000800  /* Force Speed */
 911 #define E1000_CTRL_FRCDPX   0x00001000  /* Force Duplex */
 912 #define E1000_CTRL_SWDPIN0  0x00040000  /* SWDPIN 0 value */
 913 #define E1000_CTRL_SWDPIN1  0x00080000  /* SWDPIN 1 value */
 914 #define E1000_CTRL_SWDPIN2  0x00100000  /* SWDPIN 2 value */
 915 #define E1000_CTRL_SWDPIN3  0x00200000  /* SWDPIN 3 value */
 916 #define E1000_CTRL_SWDPIO0  0x00400000  /* SWDPIN 0 Input or output */
 917 #define E1000_CTRL_SWDPIO1  0x00800000  /* SWDPIN 1 input or output */
 918 #define E1000_CTRL_SWDPIO2  0x01000000  /* SWDPIN 2 input or output */
 919 #define E1000_CTRL_SWDPIO3  0x02000000  /* SWDPIN 3 input or output */
 920 #define E1000_CTRL_RST      0x04000000  /* Global reset */
 921 #define E1000_CTRL_RFCE     0x08000000  /* Receive Flow Control enable */
 922 #define E1000_CTRL_TFCE     0x10000000  /* Transmit flow control enable */
 923 #define E1000_CTRL_RTE      0x20000000  /* Routing tag enable */
 924 #define E1000_CTRL_VME      0x40000000  /* IEEE VLAN mode enable */
 925 #define E1000_CTRL_PHY_RST  0x80000000  /* PHY Reset */
 926
 927 /* Device Status */
 928 #define E1000_STATUS_FD         0x00000001      /* Full duplex.0=half,1=full */
 929 #define E1000_STATUS_LU         0x00000002      /* Link up.0=no,1=link */
 930 #define E1000_STATUS_FUNC_MASK  0x0000000C      /* PCI Function Mask */
 931 #define E1000_STATUS_FUNC_0     0x00000000      /* Function 0 */
 932 #define E1000_STATUS_FUNC_1     0x00000004      /* Function 1 */
 933 #define E1000_STATUS_TXOFF      0x00000010      /* transmission paused */
 934 #define E1000_STATUS_TBIMODE    0x00000020      /* TBI mode */
 935 #define E1000_STATUS_SPEED_MASK 0x000000C0
 936 #define E1000_STATUS_SPEED_10   0x00000000      /* Speed 10Mb/s */
 937 #define E1000_STATUS_SPEED_100  0x00000040      /* Speed 100Mb/s */
 938 #define E1000_STATUS_SPEED_1000 0x00000080      /* Speed 1000Mb/s */
 939 #define E1000_STATUS_ASDV       0x00000300      /* Auto speed detect value */
 940 #define E1000_STATUS_MTXCKOK    0x00000400      /* MTX clock running OK */
 941 #define E1000_STATUS_PCI66      0x00000800      /* In 66Mhz slot */
 942 #define E1000_STATUS_BUS64      0x00001000      /* In 64 bit slot */
 943 #define E1000_STATUS_PCIX_MODE  0x00002000      /* PCI-X mode */
 944 #define E1000_STATUS_PCIX_SPEED 0x0000C000      /* PCI-X bus speed */
 945
 946 /* Constants used to intrepret the masked PCI-X bus speed. */
 947 #define E1000_STATUS_PCIX_SPEED_66  0x00000000 /* PCI-X bus speed  50-66 MHz */
 948 #define E1000_STATUS_PCIX_SPEED_100 0x00004000 /* PCI-X bus speed  66-100 MHz */
 949 #define E1000_STATUS_PCIX_SPEED_133 0x00008000 /* PCI-X bus speed 100-133 MHz */
 950
 951 /* EEPROM/Flash Control */
 952 #define E1000_EECD_SK        0x00000001 /* EEPROM Clock */
 953 #define E1000_EECD_CS        0x00000002 /* EEPROM Chip Select */
 954 #define E1000_EECD_DI        0x00000004 /* EEPROM Data In */
 955 #define E1000_EECD_DO        0x00000008 /* EEPROM Data Out */
 956 #define E1000_EECD_FWE_MASK  0x00000030
 957 #define E1000_EECD_FWE_DIS   0x00000010 /* Disable FLASH writes */
 958 #define E1000_EECD_FWE_EN    0x00000020 /* Enable FLASH writes */
 959 #define E1000_EECD_FWE_SHIFT 4
 960 #define E1000_EECD_SIZE      0x00000200 /* EEPROM Size (0=64 word 1=256 word) */
 961 #define E1000_EECD_REQ       0x00000040 /* EEPROM Access Request */
 962 #define E1000_EECD_GNT       0x00000080 /* EEPROM Access Grant */
 963 #define E1000_EECD_PRES      0x00000100 /* EEPROM Present */
 964
 965 /* EEPROM Read */
 966 #define E1000_EERD_START      0x00000001 /* Start Read */
 967 #define E1000_EERD_DONE       0x00000010 /* Read Done */
 968 #define E1000_EERD_ADDR_SHIFT 8
 969 #define E1000_EERD_ADDR_MASK  0x0000FF00 /* Read Address */
 970 #define E1000_EERD_DATA_SHIFT 16
 971 #define E1000_EERD_DATA_MASK  0xFFFF0000 /* Read Data */
 972
 973 /* Extended Device Control */
 974 #define E1000_CTRL_EXT_GPI0_EN   0x00000001 /* Maps SDP4 to GPI0 */
 975 #define E1000_CTRL_EXT_GPI1_EN   0x00000002 /* Maps SDP5 to GPI1 */
 976 #define E1000_CTRL_EXT_PHYINT_EN E1000_CTRL_EXT_GPI1_EN
 977 #define E1000_CTRL_EXT_GPI2_EN   0x00000004 /* Maps SDP6 to GPI2 */
 978 #define E1000_CTRL_EXT_GPI3_EN   0x00000008 /* Maps SDP7 to GPI3 */
 979 #define E1000_CTRL_EXT_SDP4_DATA 0x00000010 /* Value of SW Defineable Pin 4 */
 980 #define E1000_CTRL_EXT_SDP5_DATA 0x00000020 /* Value of SW Defineable Pin 5 */
 981 #define E1000_CTRL_EXT_PHY_INT   E1000_CTRL_EXT_SDP5_DATA
 982 #define E1000_CTRL_EXT_SDP6_DATA 0x00000040 /* Value of SW Defineable Pin 6 */
 983 #define E1000_CTRL_EXT_SDP7_DATA 0x00000080 /* Value of SW Defineable Pin 7 */
 984 #define E1000_CTRL_EXT_SDP4_DIR  0x00000100 /* Direction of SDP4 0=in 1=out */
 985 #define E1000_CTRL_EXT_SDP5_DIR  0x00000200 /* Direction of SDP5 0=in 1=out */
 986 #define E1000_CTRL_EXT_SDP6_DIR  0x00000400 /* Direction of SDP6 0=in 1=out */
 987 #define E1000_CTRL_EXT_SDP7_DIR  0x00000800 /* Direction of SDP7 0=in 1=out */
 988 #define E1000_CTRL_EXT_ASDCHK    0x00001000 /* Initiate an ASD sequence */
 989 #define E1000_CTRL_EXT_EE_RST    0x00002000 /* Reinitialize from EEPROM */
 990 #define E1000_CTRL_EXT_IPS       0x00004000 /* Invert Power State */
 991 #define E1000_CTRL_EXT_SPD_BYPS  0x00008000 /* Speed Select Bypass */
 992 #define E1000_CTRL_EXT_LINK_MODE_MASK 0x00C00000
 993 #define E1000_CTRL_EXT_LINK_MODE_GMII 0x00000000
 994 #define E1000_CTRL_EXT_LINK_MODE_TBI  0x00C00000
 995 #define E1000_CTRL_EXT_WR_WMARK_MASK  0x03000000
 996 #define E1000_CTRL_EXT_WR_WMARK_256   0x00000000
 997 #define E1000_CTRL_EXT_WR_WMARK_320   0x01000000
 998 #define E1000_CTRL_EXT_WR_WMARK_384   0x02000000
 999 #define E1000_CTRL_EXT_WR_WMARK_448   0x03000000
1000
1001 /* MDI Control */
1002 #define E1000_MDIC_DATA_MASK 0x0000FFFF
1003 #define E1000_MDIC_REG_MASK  0x001F0000
1004 #define E1000_MDIC_REG_SHIFT 16
1005 #define E1000_MDIC_PHY_MASK  0x03E00000
1006 #define E1000_MDIC_PHY_SHIFT 21
1007 #define E1000_MDIC_OP_WRITE  0x04000000
1008 #define E1000_MDIC_OP_READ   0x08000000
1009 #define E1000_MDIC_READY     0x10000000
1010 #define E1000_MDIC_INT_EN    0x20000000
1011 #define E1000_MDIC_ERROR     0x40000000
1012
1013 /* LED Control */
1014 #define E1000_LEDCTL_LED0_MODE_MASK  0x0000000F
1015 #define E1000_LEDCTL_LED0_MODE_SHIFT 0
1016 #define E1000_LEDCTL_LED0_IVRT       0x00000040
1017 #define E1000_LEDCTL_LED0_BLINK      0x00000080
1018 #define E1000_LEDCTL_LED1_MODE_MASK  0x00000F00
1019 #define E1000_LEDCTL_LED1_MODE_SHIFT 8
1020 #define E1000_LEDCTL_LED1_IVRT       0x00004000
1021 #define E1000_LEDCTL_LED1_BLINK      0x00008000
1022 #define E1000_LEDCTL_LED2_MODE_MASK  0x000F0000
1023 #define E1000_LEDCTL_LED2_MODE_SHIFT 16
1024 #define E1000_LEDCTL_LED2_IVRT       0x00400000
1025 #define E1000_LEDCTL_LED2_BLINK      0x00800000
1026 #define E1000_LEDCTL_LED3_MODE_MASK  0x0F000000
1027 #define E1000_LEDCTL_LED3_MODE_SHIFT 24
1028 #define E1000_LEDCTL_LED3_IVRT       0x40000000
1029 #define E1000_LEDCTL_LED3_BLINK      0x80000000
1030
1031 #define E1000_LEDCTL_MODE_LINK_10_1000  0x0
1032 #define E1000_LEDCTL_MODE_LINK_100_1000 0x1
1033 #define E1000_LEDCTL_MODE_LINK_UP       0x2
1034 #define E1000_LEDCTL_MODE_ACTIVITY      0x3
1035 #define E1000_LEDCTL_MODE_LINK_ACTIVITY 0x4
1036 #define E1000_LEDCTL_MODE_LINK_10       0x5
1037 #define E1000_LEDCTL_MODE_LINK_100      0x6
1038 #define E1000_LEDCTL_MODE_LINK_1000     0x7
1039 #define E1000_LEDCTL_MODE_PCIX_MODE     0x8
1040 #define E1000_LEDCTL_MODE_FULL_DUPLEX   0x9
1041 #define E1000_LEDCTL_MODE_COLLISION     0xA
1042 #define E1000_LEDCTL_MODE_BUS_SPEED     0xB
1043 #define E1000_LEDCTL_MODE_BUS_SIZE      0xC
1044 #define E1000_LEDCTL_MODE_PAUSED        0xD
1045 #define E1000_LEDCTL_MODE_LED_ON        0xE
1046 #define E1000_LEDCTL_MODE_LED_OFF       0xF
1047
1048 /* Receive Address */
1049 #define E1000_RAH_AV  0x80000000        /* Receive descriptor valid */
1050
1051 /* Interrupt Cause Read */
1052 #define E1000_ICR_TXDW    0x00000001    /* Transmit desc written back */
1053 #define E1000_ICR_TXQE    0x00000002    /* Transmit Queue empty */
1054 #define E1000_ICR_LSC     0x00000004    /* Link Status Change */
1055 #define E1000_ICR_RXSEQ   0x00000008    /* rx sequence error */
1056 #define E1000_ICR_RXDMT0  0x00000010    /* rx desc min. threshold (0) */
1057 #define E1000_ICR_RXO     0x00000040    /* rx overrun */
1058 #define E1000_ICR_RXT0    0x00000080    /* rx timer intr (ring 0) */
1059 #define E1000_ICR_MDAC    0x00000200    /* MDIO access complete */
1060 #define E1000_ICR_RXCFG   0x00000400    /* RX /c/ ordered set */
1061 #define E1000_ICR_GPI_EN0 0x00000800    /* GP Int 0 */
1062 #define E1000_ICR_GPI_EN1 0x00001000    /* GP Int 1 */
1063 #define E1000_ICR_GPI_EN2 0x00002000    /* GP Int 2 */
1064 #define E1000_ICR_GPI_EN3 0x00004000    /* GP Int 3 */
1065 #define E1000_ICR_TXD_LOW 0x00008000
1066 #define E1000_ICR_SRPD    0x00010000
1067
1068 /* Interrupt Cause Set */
1069 #define E1000_ICS_TXDW    E1000_ICR_TXDW        /* Transmit desc written back */
1070 #define E1000_ICS_TXQE    E1000_ICR_TXQE        /* Transmit Queue empty */
1071 #define E1000_ICS_LSC     E1000_ICR_LSC         /* Link Status Change */
1072 #define E1000_ICS_RXSEQ   E1000_ICR_RXSEQ       /* rx sequence error */
1073 #define E1000_ICS_RXDMT0  E1000_ICR_RXDMT0      /* rx desc min. threshold */
1074 #define E1000_ICS_RXO     E1000_ICR_RXO         /* rx overrun */
1075 #define E1000_ICS_RXT0    E1000_ICR_RXT0        /* rx timer intr */
1076 #define E1000_ICS_MDAC    E1000_ICR_MDAC        /* MDIO access complete */
1077 #define E1000_ICS_RXCFG   E1000_ICR_RXCFG       /* RX /c/ ordered set */
1078 #define E1000_ICS_GPI_EN0 E1000_ICR_GPI_EN0     /* GP Int 0 */
1079 #define E1000_ICS_GPI_EN1 E1000_ICR_GPI_EN1     /* GP Int 1 */
1080 #define E1000_ICS_GPI_EN2 E1000_ICR_GPI_EN2     /* GP Int 2 */
1081 #define E1000_ICS_GPI_EN3 E1000_ICR_GPI_EN3     /* GP Int 3 */
1082 #define E1000_ICS_TXD_LOW E1000_ICR_TXD_LOW
1083 #define E1000_ICS_SRPD    E1000_ICR_SRPD
1084
1085 /* Interrupt Mask Set */
1086 #define E1000_IMS_TXDW    E1000_ICR_TXDW        /* Transmit desc written back */
1087 #define E1000_IMS_TXQE    E1000_ICR_TXQE        /* Transmit Queue empty */
1088 #define E1000_IMS_LSC     E1000_ICR_LSC         /* Link Status Change */
1089 #define E1000_IMS_RXSEQ   E1000_ICR_RXSEQ       /* rx sequence error */
1090 #define E1000_IMS_RXDMT0  E1000_ICR_RXDMT0      /* rx desc min. threshold */
1091 #define E1000_IMS_RXO     E1000_ICR_RXO         /* rx overrun */
1092 #define E1000_IMS_RXT0    E1000_ICR_RXT0        /* rx timer intr */
1093 #define E1000_IMS_MDAC    E1000_ICR_MDAC        /* MDIO access complete */
1094 #define E1000_IMS_RXCFG   E1000_ICR_RXCFG       /* RX /c/ ordered set */
1095 #define E1000_IMS_GPI_EN0 E1000_ICR_GPI_EN0     /* GP Int 0 */
1096 #define E1000_IMS_GPI_EN1 E1000_ICR_GPI_EN1     /* GP Int 1 */
1097 #define E1000_IMS_GPI_EN2 E1000_ICR_GPI_EN2     /* GP Int 2 */
1098 #define E1000_IMS_GPI_EN3 E1000_ICR_GPI_EN3     /* GP Int 3 */
1099 #define E1000_IMS_TXD_LOW E1000_ICR_TXD_LOW
1100 #define E1000_IMS_SRPD    E1000_ICR_SRPD
1101
1102 /* Interrupt Mask Clear */
1103 #define E1000_IMC_TXDW    E1000_ICR_TXDW        /* Transmit desc written back */
1104 #define E1000_IMC_TXQE    E1000_ICR_TXQE        /* Transmit Queue empty */
1105 #define E1000_IMC_LSC     E1000_ICR_LSC         /* Link Status Change */
1106 #define E1000_IMC_RXSEQ   E1000_ICR_RXSEQ       /* rx sequence error */
1107 #define E1000_IMC_RXDMT0  E1000_ICR_RXDMT0      /* rx desc min. threshold */
1108 #define E1000_IMC_RXO     E1000_ICR_RXO         /* rx overrun */
1109 #define E1000_IMC_RXT0    E1000_ICR_RXT0        /* rx timer intr */
1110 #define E1000_IMC_MDAC    E1000_ICR_MDAC        /* MDIO access complete */
1111 #define E1000_IMC_RXCFG   E1000_ICR_RXCFG       /* RX /c/ ordered set */
1112 #define E1000_IMC_GPI_EN0 E1000_ICR_GPI_EN0     /* GP Int 0 */
1113 #define E1000_IMC_GPI_EN1 E1000_ICR_GPI_EN1     /* GP Int 1 */
1114 #define E1000_IMC_GPI_EN2 E1000_ICR_GPI_EN2     /* GP Int 2 */
1115 #define E1000_IMC_GPI_EN3 E1000_ICR_GPI_EN3     /* GP Int 3 */
1116 #define E1000_IMC_TXD_LOW E1000_ICR_TXD_LOW
1117 #define E1000_IMC_SRPD    E1000_ICR_SRPD
1118
1119 /* Receive Control */
1120 #define E1000_RCTL_RST          0x00000001      /* Software reset */
1121 #define E1000_RCTL_EN           0x00000002      /* enable */
1122 #define E1000_RCTL_SBP          0x00000004      /* store bad packet */
1123 #define E1000_RCTL_UPE          0x00000008      /* unicast promiscuous enable */
1124 #define E1000_RCTL_MPE          0x00000010      /* multicast promiscuous enab */
1125 #define E1000_RCTL_LPE          0x00000020      /* long packet enable */
1126 #define E1000_RCTL_LBM_NO       0x00000000      /* no loopback mode */
1127 #define E1000_RCTL_LBM_MAC      0x00000040      /* MAC loopback mode */
1128 #define E1000_RCTL_LBM_SLP      0x00000080      /* serial link loopback mode */
1129 #define E1000_RCTL_LBM_TCVR     0x000000C0      /* tcvr loopback mode */
1130 #define E1000_RCTL_RDMTS_HALF   0x00000000      /* rx desc min threshold size */
1131 #define E1000_RCTL_RDMTS_QUAT   0x00000100      /* rx desc min threshold size */
1132 #define E1000_RCTL_RDMTS_EIGTH  0x00000200      /* rx desc min threshold size */
1133 #define E1000_RCTL_MO_SHIFT     12              /* multicast offset shift */
1134 #define E1000_RCTL_MO_0         0x00000000      /* multicast offset 11:0 */
1135 #define E1000_RCTL_MO_1         0x00001000      /* multicast offset 12:1 */
1136 #define E1000_RCTL_MO_2         0x00002000      /* multicast offset 13:2 */
1137 #define E1000_RCTL_MO_3         0x00003000      /* multicast offset 15:4 */
1138 #define E1000_RCTL_MDR          0x00004000      /* multicast desc ring 0 */
1139 #define E1000_RCTL_BAM          0x00008000      /* broadcast enable */
1140 /* these buffer sizes are valid if E1000_RCTL_BSEX is 0 */
1141 #define E1000_RCTL_SZ_2048      0x00000000      /* rx buffer size 2048 */
1142 #define E1000_RCTL_SZ_1024      0x00010000      /* rx buffer size 1024 */
1143 #define E1000_RCTL_SZ_512       0x00020000      /* rx buffer size 512 */
1144 #define E1000_RCTL_SZ_256       0x00030000      /* rx buffer size 256 */
1145 /* these buffer sizes are valid if E1000_RCTL_BSEX is 1 */
1146 #define E1000_RCTL_SZ_16384     0x00010000      /* rx buffer size 16384 */
1147 #define E1000_RCTL_SZ_8192      0x00020000      /* rx buffer size 8192 */
1148 #define E1000_RCTL_SZ_4096      0x00030000      /* rx buffer size 4096 */
1149 #define E1000_RCTL_VFE          0x00040000      /* vlan filter enable */
1150 #define E1000_RCTL_CFIEN        0x00080000      /* canonical form enable */
1151 #define E1000_RCTL_CFI          0x00100000      /* canonical form indicator */
1152 #define E1000_RCTL_DPF          0x00400000      /* discard pause frames */
1153 #define E1000_RCTL_PMCF         0x00800000      /* pass MAC control frames */
1154 #define E1000_RCTL_BSEX         0x02000000      /* Buffer size extension */
1155
1156 /* Receive Descriptor */
1157 #define E1000_RDT_DELAY 0x0000ffff      /* Delay timer (1=1024us) */
1158 #define E1000_RDT_FPDB  0x80000000      /* Flush descriptor block */
1159 #define E1000_RDLEN_LEN 0x0007ff80      /* descriptor length */
1160 #define E1000_RDH_RDH   0x0000ffff      /* receive descriptor head */
1161 #define E1000_RDT_RDT   0x0000ffff      /* receive descriptor tail */
1162
1163 /* Flow Control */
1164 #define E1000_FCRTH_RTH  0x0000FFF8     /* Mask Bits[15:3] for RTH */
1165 #define E1000_FCRTH_XFCE 0x80000000     /* External Flow Control Enable */
1166 #define E1000_FCRTL_RTL  0x0000FFF8     /* Mask Bits[15:3] for RTL */
1167 #define E1000_FCRTL_XONE 0x80000000     /* Enable XON frame transmission */
1168
1169 /* Receive Descriptor Control */
1170 #define E1000_RXDCTL_PTHRESH 0x0000003F /* RXDCTL Prefetch Threshold */
1171 #define E1000_RXDCTL_HTHRESH 0x00003F00 /* RXDCTL Host Threshold */
1172 #define E1000_RXDCTL_WTHRESH 0x003F0000 /* RXDCTL Writeback Threshold */
1173 #define E1000_RXDCTL_GRAN    0x01000000 /* RXDCTL Granularity */
1174
1175 /* Transmit Descriptor Control */
1176 #define E1000_TXDCTL_PTHRESH 0x000000FF /* TXDCTL Prefetch Threshold */
1177 #define E1000_TXDCTL_HTHRESH 0x0000FF00 /* TXDCTL Host Threshold */
1178 #define E1000_TXDCTL_WTHRESH 0x00FF0000 /* TXDCTL Writeback Threshold */
1179 #define E1000_TXDCTL_GRAN    0x01000000 /* TXDCTL Granularity */
1180 #define E1000_TXDCTL_LWTHRESH 0xFE000000 /* TXDCTL Low Threshold */
1181
1182 /* Transmit Configuration Word */
1183 #define E1000_TXCW_FD         0x00000020        /* TXCW full duplex */
1184 #define E1000_TXCW_HD         0x00000040        /* TXCW half duplex */
1185 #define E1000_TXCW_PAUSE      0x00000080        /* TXCW sym pause request */
1186 #define E1000_TXCW_ASM_DIR    0x00000100        /* TXCW astm pause direction */
1187 #define E1000_TXCW_PAUSE_MASK 0x00000180        /* TXCW pause request mask */
1188 #define E1000_TXCW_RF         0x00003000        /* TXCW remote fault */
1189 #define E1000_TXCW_NP         0x00008000        /* TXCW next page */
1190 #define E1000_TXCW_CW         0x0000ffff        /* TxConfigWord mask */
1191 #define E1000_TXCW_TXC        0x40000000        /* Transmit Config control */
1192 #define E1000_TXCW_ANE        0x80000000        /* Auto-neg enable */
1193
1194 /* Receive Configuration Word */
1195 #define E1000_RXCW_CW    0x0000ffff     /* RxConfigWord mask */
1196 #define E1000_RXCW_NC    0x04000000     /* Receive config no carrier */
1197 #define E1000_RXCW_IV    0x08000000     /* Receive config invalid */
1198 #define E1000_RXCW_CC    0x10000000     /* Receive config change */
1199 #define E1000_RXCW_C     0x20000000     /* Receive config */
1200 #define E1000_RXCW_SYNCH 0x40000000     /* Receive config synch */
1201 #define E1000_RXCW_ANC   0x80000000     /* Auto-neg complete */
1202
1203 /* Transmit Control */
1204 #define E1000_TCTL_RST    0x00000001    /* software reset */
1205 #define E1000_TCTL_EN     0x00000002    /* enable tx */
1206 #define E1000_TCTL_BCE    0x00000004    /* busy check enable */
1207 #define E1000_TCTL_PSP    0x00000008    /* pad short packets */
1208 #define E1000_TCTL_CT     0x00000ff0    /* collision threshold */
1209 #define E1000_TCTL_COLD   0x003ff000    /* collision distance */
1210 #define E1000_TCTL_SWXOFF 0x00400000    /* SW Xoff transmission */
1211 #define E1000_TCTL_PBE    0x00800000    /* Packet Burst Enable */
1212 #define E1000_TCTL_RTLC   0x01000000    /* Re-transmit on late collision */
1213 #define E1000_TCTL_NRTU   0x02000000    /* No Re-transmit on underrun */
1214
1215 /* Receive Checksum Control */
1216 #define E1000_RXCSUM_PCSS_MASK 0x000000FF   /* Packet Checksum Start */
1217 #define E1000_RXCSUM_IPOFL     0x00000100   /* IPv4 checksum offload */
1218 #define E1000_RXCSUM_TUOFL     0x00000200   /* TCP / UDP checksum offload */
1219 #define E1000_RXCSUM_IPV6OFL   0x00000400   /* IPv6 checksum offload */
1220
1221 /* Definitions for power management and wakeup registers */
1222 /* Wake Up Control */
1223 #define E1000_WUC_APME       0x00000001 /* APM Enable */
1224 #define E1000_WUC_PME_EN     0x00000002 /* PME Enable */
1225 #define E1000_WUC_PME_STATUS 0x00000004 /* PME Status */
1226 #define E1000_WUC_APMPME     0x00000008 /* Assert PME on APM Wakeup */
1227
1228 /* Wake Up Filter Control */
1229 #define E1000_WUFC_LNKC 0x00000001 /* Link Status Change Wakeup Enable */
1230 #define E1000_WUFC_MAG  0x00000002 /* Magic Packet Wakeup Enable */
1231 #define E1000_WUFC_EX   0x00000004 /* Directed Exact Wakeup Enable */
1232 #define E1000_WUFC_MC   0x00000008 /* Directed Multicast Wakeup Enable */
1233 #define E1000_WUFC_BC   0x00000010 /* Broadcast Wakeup Enable */
1234 #define E1000_WUFC_ARP  0x00000020 /* ARP Request Packet Wakeup Enable */
1235 #define E1000_WUFC_IPV4 0x00000040 /* Directed IPv4 Packet Wakeup Enable */
1236 #define E1000_WUFC_IPV6 0x00000080 /* Directed IPv6 Packet Wakeup Enable */
1237 #define E1000_WUFC_FLX0 0x00010000 /* Flexible Filter 0 Enable */
1238 #define E1000_WUFC_FLX1 0x00020000 /* Flexible Filter 1 Enable */
1239 #define E1000_WUFC_FLX2 0x00040000 /* Flexible Filter 2 Enable */
1240 #define E1000_WUFC_FLX3 0x00080000 /* Flexible Filter 3 Enable */
1241 #define E1000_WUFC_ALL_FILTERS 0x000F00FF /* Mask for all wakeup filters */
1242 #define E1000_WUFC_FLX_OFFSET 16       /* Offset to the Flexible Filters bits */
1243 #define E1000_WUFC_FLX_FILTERS 0x000F0000 /* Mask for the 4 flexible filters */
1244
1245 /* Wake Up Status */
1246 #define E1000_WUS_LNKC 0x00000001 /* Link Status Changed */
1247 #define E1000_WUS_MAG  0x00000002 /* Magic Packet Received */
1248 #define E1000_WUS_EX   0x00000004 /* Directed Exact Received */
1249 #define E1000_WUS_MC   0x00000008 /* Directed Multicast Received */
1250 #define E1000_WUS_BC   0x00000010 /* Broadcast Received */
1251 #define E1000_WUS_ARP  0x00000020 /* ARP Request Packet Received */
1252 #define E1000_WUS_IPV4 0x00000040 /* Directed IPv4 Packet Wakeup Received */
1253 #define E1000_WUS_IPV6 0x00000080 /* Directed IPv6 Packet Wakeup Received */
1254 #define E1000_WUS_FLX0 0x00010000 /* Flexible Filter 0 Match */
1255 #define E1000_WUS_FLX1 0x00020000 /* Flexible Filter 1 Match */
1256 #define E1000_WUS_FLX2 0x00040000 /* Flexible Filter 2 Match */
1257 #define E1000_WUS_FLX3 0x00080000 /* Flexible Filter 3 Match */
1258 #define E1000_WUS_FLX_FILTERS 0x000F0000 /* Mask for the 4 flexible filters */
1259
1260 /* Management Control */
1261 #define E1000_MANC_SMBUS_EN      0x00000001 /* SMBus Enabled - RO */
1262 #define E1000_MANC_ASF_EN        0x00000002 /* ASF Enabled - RO */
1263 #define E1000_MANC_R_ON_FORCE    0x00000004 /* Reset on Force TCO - RO */
1264 #define E1000_MANC_RMCP_EN       0x00000100 /* Enable RCMP 026Fh Filtering */
1265 #define E1000_MANC_0298_EN       0x00000200 /* Enable RCMP 0298h Filtering */
1266 #define E1000_MANC_IPV4_EN       0x00000400 /* Enable IPv4 */
1267 #define E1000_MANC_IPV6_EN       0x00000800 /* Enable IPv6 */
1268 #define E1000_MANC_SNAP_EN       0x00001000 /* Accept LLC/SNAP */
1269 #define E1000_MANC_ARP_EN        0x00002000 /* Enable ARP Request Filtering */
1270 #define E1000_MANC_NEIGHBOR_EN   0x00004000 /* Enable Neighbor Discovery
1271                                              * Filtering */
1272 #define E1000_MANC_TCO_RESET     0x00010000 /* TCO Reset Occurred */
1273 #define E1000_MANC_RCV_TCO_EN    0x00020000 /* Receive TCO Packets Enabled */
1274 #define E1000_MANC_REPORT_STATUS 0x00040000 /* Status Reporting Enabled */
1275 #define E1000_MANC_SMB_REQ       0x01000000 /* SMBus Request */
1276 #define E1000_MANC_SMB_GNT       0x02000000 /* SMBus Grant */
1277 #define E1000_MANC_SMB_CLK_IN    0x04000000 /* SMBus Clock In */
1278 #define E1000_MANC_SMB_DATA_IN   0x08000000 /* SMBus Data In */
1279 #define E1000_MANC_SMB_DATA_OUT  0x10000000 /* SMBus Data Out */
1280 #define E1000_MANC_SMB_CLK_OUT   0x20000000 /* SMBus Clock Out */
1281
1282 #define E1000_MANC_SMB_DATA_OUT_SHIFT  28 /* SMBus Data Out Shift */
1283 #define E1000_MANC_SMB_CLK_OUT_SHIFT   29 /* SMBus Clock Out Shift */
1284
1285 /* Wake Up Packet Length */
1286 #define E1000_WUPL_LENGTH_MASK 0x0FFF   /* Only the lower 12 bits are valid */
1287
1288 #define E1000_MDALIGN          4096
1289
1290 /* EEPROM Commands */
1291 #define EEPROM_READ_OPCODE  0x6  /* EERPOM read opcode */
1292 #define EEPROM_WRITE_OPCODE 0x5  /* EERPOM write opcode */
1293 #define EEPROM_ERASE_OPCODE 0x7  /* EERPOM erase opcode */
1294 #define EEPROM_EWEN_OPCODE  0x13 /* EERPOM erase/write enable */
1295 #define EEPROM_EWDS_OPCODE  0x10 /* EERPOM erast/write disable */
1296
1297 /* EEPROM Word Offsets */
1298 #define EEPROM_ID_LED_SETTINGS     0x0004
1299 #define EEPROM_INIT_CONTROL1_REG   0x000A
1300 #define EEPROM_INIT_CONTROL2_REG   0x000F
1301 #define EEPROM_FLASH_VERSION       0x0032
1302 #define EEPROM_CHECKSUM_REG        0x003F
1303
1304 /* Word definitions for ID LED Settings */
1305 #define ID_LED_RESERVED_0000 0x0000
1306 #define ID_LED_RESERVED_FFFF 0xFFFF
1307 #define ID_LED_DEFAULT       ((ID_LED_OFF1_ON2 << 12) | \
1308                               (ID_LED_OFF1_OFF2 << 8) | \
1309                               (ID_LED_DEF1_DEF2 << 4) | \
1310                               (ID_LED_DEF1_DEF2))
1311 #define ID_LED_DEF1_DEF2     0x1
1312 #define ID_LED_DEF1_ON2      0x2
1313 #define ID_LED_DEF1_OFF2     0x3
1314 #define ID_LED_ON1_DEF2      0x4
1315 #define ID_LED_ON1_ON2       0x5
1316 #define ID_LED_ON1_OFF2      0x6
1317 #define ID_LED_OFF1_DEF2     0x7
1318 #define ID_LED_OFF1_ON2      0x8
1319 #define ID_LED_OFF1_OFF2     0x9
1320
1321 /* Mask bits for fields in Word 0x0a of the EEPROM */
1322 #define EEPROM_WORD0A_ILOS   0x0010
1323 #define EEPROM_WORD0A_SWDPIO 0x01E0
1324 #define EEPROM_WORD0A_LRST   0x0200
1325 #define EEPROM_WORD0A_FD     0x0400
1326 #define EEPROM_WORD0A_66MHZ  0x0800
1327
1328 /* Mask bits for fields in Word 0x0f of the EEPROM */
1329 #define EEPROM_WORD0F_PAUSE_MASK 0x3000
1330 #define EEPROM_WORD0F_PAUSE      0x1000
1331 #define EEPROM_WORD0F_ASM_DIR    0x2000
1332 #define EEPROM_WORD0F_ANE        0x0800
1333 #define EEPROM_WORD0F_SWPDIO_EXT 0x00F0
1334
1335 /* For checksumming, the sum of all words in the EEPROM should equal 0xBABA. */
1336 #define EEPROM_SUM 0xBABA
1337
1338 /* EEPROM Map defines (WORD OFFSETS)*/
1339 #define EEPROM_NODE_ADDRESS_BYTE_0 0
1340 #define EEPROM_PBA_BYTE_1          8
1341
1342 /* EEPROM Map Sizes (Byte Counts) */
1343 #define PBA_SIZE 4
1344
1345 /* Collision related configuration parameters */
1346 #define E1000_COLLISION_THRESHOLD       16
1347 #define E1000_CT_SHIFT                  4
1348 #define E1000_COLLISION_DISTANCE        64
1349 #define E1000_FDX_COLLISION_DISTANCE    E1000_COLLISION_DISTANCE
1350 #define E1000_HDX_COLLISION_DISTANCE    E1000_COLLISION_DISTANCE
1351 #define E1000_GB_HDX_COLLISION_DISTANCE 512
1352 #define E1000_COLD_SHIFT                12
1353
1354 /* The number of Transmit and Receive Descriptors must be a multiple of 8 */
1355 #define REQ_TX_DESCRIPTOR_MULTIPLE  8
1356 #define REQ_RX_DESCRIPTOR_MULTIPLE  8
1357
1358 /* Default values for the transmit IPG register */
1359 #define DEFAULT_82542_TIPG_IPGT        10
1360 #define DEFAULT_82543_TIPG_IPGT_FIBER  9
1361 #define DEFAULT_82543_TIPG_IPGT_COPPER 8
1362
1363 #define E1000_TIPG_IPGT_MASK  0x000003FF
1364 #define E1000_TIPG_IPGR1_MASK 0x000FFC00
1365 #define E1000_TIPG_IPGR2_MASK 0x3FF00000
1366
1367 #define DEFAULT_82542_TIPG_IPGR1 2
1368 #define DEFAULT_82543_TIPG_IPGR1 8
1369 #define E1000_TIPG_IPGR1_SHIFT  10
1370
1371 #define DEFAULT_82542_TIPG_IPGR2 10
1372 #define DEFAULT_82543_TIPG_IPGR2 6
1373 #define E1000_TIPG_IPGR2_SHIFT  20
1374
1375 #define E1000_TXDMAC_DPP 0x00000001
1376
1377 /* Adaptive IFS defines */
1378 #define TX_THRESHOLD_START     8
1379 #define TX_THRESHOLD_INCREMENT 10
1380 #define TX_THRESHOLD_DECREMENT 1
1381 #define TX_THRESHOLD_STOP      190
1382 #define TX_THRESHOLD_DISABLE   0
1383 #define TX_THRESHOLD_TIMER_MS  10000
1384 #define MIN_NUM_XMITS          1000
1385 #define IFS_MAX                80
1386 #define IFS_STEP               10
1387 #define IFS_MIN                40
1388 #define IFS_RATIO              4
1389
1390 /* PBA constants */
1391 #define E1000_PBA_16K 0x0010    /* 16KB, default TX allocation */
1392 #define E1000_PBA_24K 0x0018
1393 #define E1000_PBA_40K 0x0028
1394 #define E1000_PBA_48K 0x0030    /* 48KB, default RX allocation */
1395
1396 /* Flow Control Constants */
1397 #define FLOW_CONTROL_ADDRESS_LOW  0x00C28001
1398 #define FLOW_CONTROL_ADDRESS_HIGH 0x00000100
1399 #define FLOW_CONTROL_TYPE         0x8808
1400
1401 /* The historical defaults for the flow control values are given below. */
1402 #define FC_DEFAULT_HI_THRESH        (0x8000)    /* 32KB */
1403 #define FC_DEFAULT_LO_THRESH        (0x4000)    /* 16KB */
1404 #define FC_DEFAULT_TX_TIMER         (0x100)     /* ~130 us */
1405
1406
1407 /* The number of bits that we need to shift right to move the "pause"
1408  * bits from the EEPROM (bits 13:12) to the "pause" (bits 8:7) field
1409  * in the TXCW register
1410  */
1411 #define PAUSE_SHIFT 5
1412
1413 /* The number of bits that we need to shift left to move the "SWDPIO"
1414  * bits from the EEPROM (bits 8:5) to the "SWDPIO" (bits 25:22) field
1415  * in the CTRL register
1416  */
1417 #define SWDPIO_SHIFT 17
1418
1419 /* The number of bits that we need to shift left to move the "SWDPIO_EXT"
1420  * bits from the EEPROM word F (bits 7:4) to the bits 11:8 of The
1421  * Extended CTRL register.
1422  * in the CTRL register
1423  */
1424 #define SWDPIO__EXT_SHIFT 4
1425
1426 /* The number of bits that we need to shift left to move the "ILOS"
1427  * bit from the EEPROM (bit 4) to the "ILOS" (bit 7) field
1428  * in the CTRL register
1429  */
1430 #define ILOS_SHIFT  3
1431
1432
1433 #define RECEIVE_BUFFER_ALIGN_SIZE  (256)
1434
1435 /* The number of milliseconds we wait for auto-negotiation to complete */
1436 #define LINK_UP_TIMEOUT             500
1437
1438 #define E1000_TX_BUFFER_SIZE ((uint32_t)1514)
1439
1440 /* The carrier extension symbol, as received by the NIC. */
1441 #define CARRIER_EXTENSION   0x0F
1442
1443 /* TBI_ACCEPT macro definition:
1444  *
1445  * This macro requires:
1446  *      adapter = a pointer to struct em_hw
1447  *      status = the 8 bit status field of the RX descriptor with EOP set
1448  *      error = the 8 bit error field of the RX descriptor with EOP set
1449  *      length = the sum of all the length fields of the RX descriptors that
1450  *               make up the current frame
1451  *      last_byte = the last byte of the frame DMAed by the hardware
1452  *      max_frame_length = the maximum frame length we want to accept.
1453  *      min_frame_length = the minimum frame length we want to accept.
1454  *
1455  * This macro is a conditional that should be used in the interrupt
1456  * handler's Rx processing routine when RxErrors have been detected.
1457  *
1458  * Typical use:
1459  *  ...
1460  *  if (TBI_ACCEPT) {
1461  *      accept_frame = TRUE;
1462  *      em_tbi_adjust_stats(adapter, MacAddress);
1463  *      frame_length--;
1464  *  } else {
1465  *      accept_frame = FALSE;
1466  *  }
1467  *  ...
1468  */
1469
1470 #define TBI_ACCEPT(adapter, status, errors, length, last_byte) \
1471     ((adapter)->tbi_compatibility_on && \
1472      (((errors) & E1000_RXD_ERR_FRAME_ERR_MASK) == E1000_RXD_ERR_CE) && \
1473      ((last_byte) == CARRIER_EXTENSION) && \
1474      (((status) & E1000_RXD_STAT_VP) ? \
1475           (((length) > ((adapter)->min_frame_size - VLAN_TAG_SIZE)) && \
1476            ((length) <= ((adapter)->max_frame_size + 1))) : \
1477           (((length) > (adapter)->min_frame_size) && \
1478            ((length) <= ((adapter)->max_frame_size + VLAN_TAG_SIZE + 1)))))
1479
1480
1481 /* Structures, enums, and macros for the PHY */
1482
1483 /* Bit definitions for the Management Data IO (MDIO) and Management Data
1484  * Clock (MDC) pins in the Device Control Register.
1485  */
1486 #define E1000_CTRL_PHY_RESET_DIR  E1000_CTRL_SWDPIO0
1487 #define E1000_CTRL_PHY_RESET      E1000_CTRL_SWDPIN0
1488 #define E1000_CTRL_MDIO_DIR       E1000_CTRL_SWDPIO2
1489 #define E1000_CTRL_MDIO           E1000_CTRL_SWDPIN2
1490 #define E1000_CTRL_MDC_DIR        E1000_CTRL_SWDPIO3
1491 #define E1000_CTRL_MDC            E1000_CTRL_SWDPIN3
1492 #define E1000_CTRL_PHY_RESET_DIR4 E1000_CTRL_EXT_SDP4_DIR
1493 #define E1000_CTRL_PHY_RESET4     E1000_CTRL_EXT_SDP4_DATA
1494
1495 /* PHY 1000 MII Register/Bit Definitions */
1496 /* PHY Registers defined by IEEE */
1497 #define PHY_CTRL         0x00 /* Control Register */
1498 #define PHY_STATUS       0x01 /* Status Regiser */
1499 #define PHY_ID1          0x02 /* Phy Id Reg (word 1) */
1500 #define PHY_ID2          0x03 /* Phy Id Reg (word 2) */
1501 #define PHY_AUTONEG_ADV  0x04 /* Autoneg Advertisement */
1502 #define PHY_LP_ABILITY   0x05 /* Link Partner Ability (Base Page) */
1503 #define PHY_AUTONEG_EXP  0x06 /* Autoneg Expansion Reg */
1504 #define PHY_NEXT_PAGE_TX 0x07 /* Next Page TX */
1505 #define PHY_LP_NEXT_PAGE 0x08 /* Link Partner Next Page */
1506 #define PHY_1000T_CTRL   0x09 /* 1000Base-T Control Reg */
1507 #define PHY_1000T_STATUS 0x0A /* 1000Base-T Status Reg */
1508 #define PHY_EXT_STATUS   0x0F /* Extended Status Reg */
1509
1510 /* M88E1000 Specific Registers */
1511 #define M88E1000_PHY_SPEC_CTRL     0x10  /* PHY Specific Control Register */
1512 #define M88E1000_PHY_SPEC_STATUS   0x11  /* PHY Specific Status Register */
1513 #define M88E1000_INT_ENABLE        0x12  /* Interrupt Enable Register */
1514 #define M88E1000_INT_STATUS        0x13  /* Interrupt Status Register */
1515 #define M88E1000_EXT_PHY_SPEC_CTRL 0x14  /* Extended PHY Specific Control */
1516 #define M88E1000_RX_ERR_CNTR       0x15  /* Receive Error Counter */
1517
1518 #define MAX_PHY_REG_ADDRESS 0x1F        /* 5 bit address bus (0-0x1F) */
1519
1520 /* PHY Control Register */
1521 #define MII_CR_SPEED_SELECT_MSB 0x0040  /* bits 6,13: 10=1000, 01=100, 00=10 */
1522 #define MII_CR_COLL_TEST_ENABLE 0x0080  /* Collision test enable */
1523 #define MII_CR_FULL_DUPLEX      0x0100  /* FDX =1, half duplex =0 */
1524 #define MII_CR_RESTART_AUTO_NEG 0x0200  /* Restart auto negotiation */
1525 #define MII_CR_ISOLATE          0x0400  /* Isolate PHY from MII */
1526 #define MII_CR_POWER_DOWN       0x0800  /* Power down */
1527 #define MII_CR_AUTO_NEG_EN      0x1000  /* Auto Neg Enable */
1528 #define MII_CR_SPEED_SELECT_LSB 0x2000  /* bits 6,13: 10=1000, 01=100, 00=10 */
1529 #define MII_CR_LOOPBACK         0x4000  /* 0 = normal, 1 = loopback */
1530 #define MII_CR_RESET            0x8000  /* 0 = normal, 1 = PHY reset */
1531
1532 /* PHY Status Register */
1533 #define MII_SR_EXTENDED_CAPS     0x0001 /* Extended register capabilities */
1534 #define MII_SR_JABBER_DETECT     0x0002 /* Jabber Detected */
1535 #define MII_SR_LINK_STATUS       0x0004 /* Link Status 1 = link */
1536 #define MII_SR_AUTONEG_CAPS      0x0008 /* Auto Neg Capable */
1537 #define MII_SR_REMOTE_FAULT      0x0010 /* Remote Fault Detect */
1538 #define MII_SR_AUTONEG_COMPLETE  0x0020 /* Auto Neg Complete */
1539 #define MII_SR_PREAMBLE_SUPPRESS 0x0040 /* Preamble may be suppressed */
1540 #define MII_SR_EXTENDED_STATUS   0x0100 /* Ext. status info in Reg 0x0F */
1541 #define MII_SR_100T2_HD_CAPS     0x0200 /* 100T2 Half Duplex Capable */
1542 #define MII_SR_100T2_FD_CAPS     0x0400 /* 100T2 Full Duplex Capable */
1543 #define MII_SR_10T_HD_CAPS       0x0800 /* 10T   Half Duplex Capable */
1544 #define MII_SR_10T_FD_CAPS       0x1000 /* 10T   Full Duplex Capable */
1545 #define MII_SR_100X_HD_CAPS      0x2000 /* 100X  Half Duplex Capable */
1546 #define MII_SR_100X_FD_CAPS      0x4000 /* 100X  Full Duplex Capable */
1547 #define MII_SR_100T4_CAPS        0x8000 /* 100T4 Capable */
1548
1549 /* Autoneg Advertisement Register */
1550 #define NWAY_AR_SELECTOR_FIELD 0x0001   /* indicates IEEE 802.3 CSMA/CD */
1551 #define NWAY_AR_10T_HD_CAPS    0x0020   /* 10T   Half Duplex Capable */
1552 #define NWAY_AR_10T_FD_CAPS    0x0040   /* 10T   Full Duplex Capable */
1553 #define NWAY_AR_100TX_HD_CAPS  0x0080   /* 100TX Half Duplex Capable */
1554 #define NWAY_AR_100TX_FD_CAPS  0x0100   /* 100TX Full Duplex Capable */
1555 #define NWAY_AR_100T4_CAPS     0x0200   /* 100T4 Capable */
1556 #define NWAY_AR_PAUSE          0x0400   /* Pause operation desired */
1557 #define NWAY_AR_ASM_DIR        0x0800   /* Asymmetric Pause Direction bit */
1558 #define NWAY_AR_REMOTE_FAULT   0x2000   /* Remote Fault detected */
1559 #define NWAY_AR_NEXT_PAGE      0x8000   /* Next Page ability supported */
1560
1561 /* Link Partner Ability Register (Base Page) */
1562 #define NWAY_LPAR_SELECTOR_FIELD 0x0000 /* LP protocol selector field */
1563 #define NWAY_LPAR_10T_HD_CAPS    0x0020 /* LP is 10T   Half Duplex Capable */
1564 #define NWAY_LPAR_10T_FD_CAPS    0x0040 /* LP is 10T   Full Duplex Capable */
1565 #define NWAY_LPAR_100TX_HD_CAPS  0x0080 /* LP is 100TX Half Duplex Capable */
1566 #define NWAY_LPAR_100TX_FD_CAPS  0x0100 /* LP is 100TX Full Duplex Capable */
1567 #define NWAY_LPAR_100T4_CAPS     0x0200 /* LP is 100T4 Capable */
1568 #define NWAY_LPAR_PAUSE          0x0400 /* LP Pause operation desired */
1569 #define NWAY_LPAR_ASM_DIR        0x0800 /* LP Asymmetric Pause Direction bit */
1570 #define NWAY_LPAR_REMOTE_FAULT   0x2000 /* LP has detected Remote Fault */
1571 #define NWAY_LPAR_ACKNOWLEDGE    0x4000 /* LP has rx'd link code word */
1572 #define NWAY_LPAR_NEXT_PAGE      0x8000 /* Next Page ability supported */
1573
1574 /* Autoneg Expansion Register */
1575 #define NWAY_ER_LP_NWAY_CAPS      0x0001 /* LP has Auto Neg Capability */
1576 #define NWAY_ER_PAGE_RXD          0x0002 /* LP is 10T   Half Duplex Capable */
1577 #define NWAY_ER_NEXT_PAGE_CAPS    0x0004 /* LP is 10T   Full Duplex Capable */
1578 #define NWAY_ER_LP_NEXT_PAGE_CAPS 0x0008 /* LP is 100TX Half Duplex Capable */
1579 #define NWAY_ER_PAR_DETECT_FAULT  0x0100 /* LP is 100TX Full Duplex Capable */
1580
1581 /* Next Page TX Register */
1582 #define NPTX_MSG_CODE_FIELD 0x0001 /* NP msg code or unformatted data */
1583 #define NPTX_TOGGLE         0x0800 /* Toggles between exchanges
1584                                     * of different NP
1585                                     */
1586 #define NPTX_ACKNOWLDGE2    0x1000 /* 1 = will comply with msg
1587                                     * 0 = cannot comply with msg
1588                                     */
1589 #define NPTX_MSG_PAGE       0x2000 /* formatted(1)/unformatted(0) pg */
1590 #define NPTX_NEXT_PAGE      0x8000 /* 1 = addition NP will follow
1591                                     * 0 = sending last NP
1592                                     */
1593
1594 /* Link Partner Next Page Register */
1595 #define LP_RNPR_MSG_CODE_FIELD 0x0001 /* NP msg code or unformatted data */
1596 #define LP_RNPR_TOGGLE         0x0800 /* Toggles between exchanges
1597                                        * of different NP
1598                                        */
1599 #define LP_RNPR_ACKNOWLDGE2    0x1000 /* 1 = will comply with msg
1600                                        * 0 = cannot comply with msg
1601                                        */
1602 #define LP_RNPR_MSG_PAGE       0x2000  /* formatted(1)/unformatted(0) pg */
1603 #define LP_RNPR_ACKNOWLDGE     0x4000  /* 1 = ACK / 0 = NO ACK */
1604 #define LP_RNPR_NEXT_PAGE      0x8000  /* 1 = addition NP will follow
1605                                         * 0 = sending last NP
1606                                         */
1607
1608 /* 1000BASE-T Control Register */
1609 #define CR_1000T_ASYM_PAUSE      0x0080 /* Advertise asymmetric pause bit */
1610 #define CR_1000T_HD_CAPS         0x0100 /* Advertise 1000T HD capability */
1611 #define CR_1000T_FD_CAPS         0x0200 /* Advertise 1000T FD capability  */
1612 #define CR_1000T_REPEATER_DTE    0x0400 /* 1=Repeater/switch device port */
1613                                         /* 0=DTE device */
1614 #define CR_1000T_MS_VALUE        0x0800 /* 1=Configure PHY as Master */
1615                                         /* 0=Configure PHY as Slave */
1616 #define CR_1000T_MS_ENABLE       0x1000 /* 1=Master/Slave manual config value */
1617                                         /* 0=Automatic Master/Slave config */
1618 #define CR_1000T_TEST_MODE_NORMAL 0x0000 /* Normal Operation */
1619 #define CR_1000T_TEST_MODE_1     0x2000 /* Transmit Waveform test */
1620 #define CR_1000T_TEST_MODE_2     0x4000 /* Master Transmit Jitter test */
1621 #define CR_1000T_TEST_MODE_3     0x6000 /* Slave Transmit Jitter test */
1622 #define CR_1000T_TEST_MODE_4     0x8000 /* Transmitter Distortion test */
1623
1624 /* 1000BASE-T Status Register */
1625 #define SR_1000T_IDLE_ERROR_CNT   0x00FF /* Num idle errors since last read */
1626 #define SR_1000T_ASYM_PAUSE_DIR   0x0100 /* LP asymmetric pause direction bit */
1627 #define SR_1000T_LP_HD_CAPS       0x0400 /* LP is 1000T HD capable */
1628 #define SR_1000T_LP_FD_CAPS       0x0800 /* LP is 1000T FD capable */
1629 #define SR_1000T_REMOTE_RX_STATUS 0x1000 /* Remote receiver OK */
1630 #define SR_1000T_LOCAL_RX_STATUS  0x2000 /* Local receiver OK */
1631 #define SR_1000T_MS_CONFIG_RES    0x4000 /* 1=Local TX is Master, 0=Slave */
1632 #define SR_1000T_MS_CONFIG_FAULT  0x8000 /* Master/Slave config fault */
1633 #define SR_1000T_REMOTE_RX_STATUS_SHIFT 12
1634 #define SR_1000T_LOCAL_RX_STATUS_SHIFT  13
1635
1636 /* Extended Status Register */
1637 #define IEEE_ESR_1000T_HD_CAPS 0x1000 /* 1000T HD capable */
1638 #define IEEE_ESR_1000T_FD_CAPS 0x2000 /* 1000T FD capable */
1639 #define IEEE_ESR_1000X_HD_CAPS 0x4000 /* 1000X HD capable */
1640 #define IEEE_ESR_1000X_FD_CAPS 0x8000 /* 1000X FD capable */
1641
1642 #define PHY_TX_POLARITY_MASK   0x0100 /* register 10h bit 8 (polarity bit) */
1643 #define PHY_TX_NORMAL_POLARITY 0      /* register 10h bit 8 (normal polarity) */
1644
1645 #define AUTO_POLARITY_DISABLE  0x0010 /* register 11h bit 4 */
1646                                       /* (0=enable, 1=disable) */
1647
1648 /* M88E1000 PHY Specific Control Register */
1649 #define M88E1000_PSCR_JABBER_DISABLE    0x0001 /* 1=Jabber Function disabled */
1650 #define M88E1000_PSCR_POLARITY_REVERSAL 0x0002 /* 1=Polarity Reversal enabled */
1651 #define M88E1000_PSCR_SQE_TEST          0x0004 /* 1=SQE Test enabled */
1652 #define M88E1000_PSCR_CLK125_DISABLE    0x0010 /* 1=CLK125 low,
1653                                                 * 0=CLK125 toggling
1654                                                 */
1655 #define M88E1000_PSCR_MDI_MANUAL_MODE  0x0000  /* MDI Crossover Mode bits 6:5 */
1656                                                /* Manual MDI configuration */
1657 #define M88E1000_PSCR_MDIX_MANUAL_MODE 0x0020  /* Manual MDIX configuration */
1658 #define M88E1000_PSCR_AUTO_X_1000T     0x0040  /* 1000BASE-T: Auto crossover,
1659                                                 *  100BASE-TX/10BASE-T:
1660                                                 *  MDI Mode
1661                                                 */
1662 #define M88E1000_PSCR_AUTO_X_MODE      0x0060  /* Auto crossover enabled
1663                                                 * all speeds.
1664                                                 */
1665 #define M88E1000_PSCR_10BT_EXT_DIST_ENABLE 0x0080
1666                                         /* 1=Enable Extended 10BASE-T distance
1667                                          * (Lower 10BASE-T RX Threshold)
1668                                          * 0=Normal 10BASE-T RX Threshold */
1669 #define M88E1000_PSCR_MII_5BIT_ENABLE      0x0100
1670                                         /* 1=5-Bit interface in 100BASE-TX
1671                                          * 0=MII interface in 100BASE-TX */
1672 #define M88E1000_PSCR_SCRAMBLER_DISABLE    0x0200 /* 1=Scrambler disable */
1673 #define M88E1000_PSCR_FORCE_LINK_GOOD      0x0400 /* 1=Force link good */
1674 #define M88E1000_PSCR_ASSERT_CRS_ON_TX     0x0800 /* 1=Assert CRS on Transmit */
1675
1676 #define M88E1000_PSCR_POLARITY_REVERSAL_SHIFT    1
1677 #define M88E1000_PSCR_AUTO_X_MODE_SHIFT          5
1678 #define M88E1000_PSCR_10BT_EXT_DIST_ENABLE_SHIFT 7
1679
1680 /* M88E1000 PHY Specific Status Register */
1681 #define M88E1000_PSSR_JABBER             0x0001 /* 1=Jabber */
1682 #define M88E1000_PSSR_REV_POLARITY       0x0002 /* 1=Polarity reversed */
1683 #define M88E1000_PSSR_MDIX               0x0040 /* 1=MDIX; 0=MDI */
1684 #define M88E1000_PSSR_CABLE_LENGTH       0x0380 /* 0=<50M;1=50-80M;2=80-110M;
1685                                             * 3=110-140M;4=>140M */
1686 #define M88E1000_PSSR_LINK               0x0400 /* 1=Link up, 0=Link down */
1687 #define M88E1000_PSSR_SPD_DPLX_RESOLVED  0x0800 /* 1=Speed & Duplex resolved */
1688 #define M88E1000_PSSR_PAGE_RCVD          0x1000 /* 1=Page received */
1689 #define M88E1000_PSSR_DPLX               0x2000 /* 1=Duplex 0=Half Duplex */
1690 #define M88E1000_PSSR_SPEED              0xC000 /* Speed, bits 14:15 */
1691 #define M88E1000_PSSR_10MBS              0x0000 /* 00=10Mbs */
1692 #define M88E1000_PSSR_100MBS             0x4000 /* 01=100Mbs */
1693 #define M88E1000_PSSR_1000MBS            0x8000 /* 10=1000Mbs */
1694
1695 #define M88E1000_PSSR_REV_POLARITY_SHIFT 1
1696 #define M88E1000_PSSR_MDIX_SHIFT         6
1697 #define M88E1000_PSSR_CABLE_LENGTH_SHIFT 7
1698
1699 /* M88E1000 Extended PHY Specific Control Register */
1700 #define M88E1000_EPSCR_FIBER_LOOPBACK 0x4000 /* 1=Fiber loopback */
1701 #define M88E1000_EPSCR_DOWN_NO_IDLE   0x8000 /* 1=Lost lock detect enabled.
1702                                               * Will assert lost lock and bring
1703                                               * link down if idle not seen
1704                                               * within 1ms in 1000BASE-T
1705                                               */
1706 /* Number of times we will attempt to autonegotiate before downshifting if we
1707  * are the master */
1708 #define M88E1000_EPSCR_MASTER_DOWNSHIFT_MASK 0x0C00
1709 #define M88E1000_EPSCR_MASTER_DOWNSHIFT_1X   0x0000
1710 #define M88E1000_EPSCR_MASTER_DOWNSHIFT_2X   0x0400
1711 #define M88E1000_EPSCR_MASTER_DOWNSHIFT_3X   0x0800
1712 #define M88E1000_EPSCR_MASTER_DOWNSHIFT_4X   0x0C00
1713 /* Number of times we will attempt to autonegotiate before downshifting if we
1714  * are the slave */
1715 #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_MASK  0x0300
1716 #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_DIS   0x0000
1717 #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_1X    0x0100
1718 #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_2X    0x0200
1719 #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_3X    0x0300
1720 #define M88E1000_EPSCR_TX_CLK_2_5     0x0060 /* 2.5 MHz TX_CLK */
1721 #define M88E1000_EPSCR_TX_CLK_25      0x0070 /* 25  MHz TX_CLK */
1722 #define M88E1000_EPSCR_TX_CLK_0       0x0000 /* NO  TX_CLK */
1723
1724 /* Bit definitions for valid PHY IDs. */
1725 #define M88E1000_E_PHY_ID  0x01410C50
1726 #define M88E1000_I_PHY_ID  0x01410C30
1727 #define M88E1011_I_PHY_ID  0x01410C20
1728 #define M88E1000_12_PHY_ID M88E1000_E_PHY_ID
1729 #define M88E1000_14_PHY_ID M88E1000_E_PHY_ID
1730
1731 /* Miscellaneous PHY bit definitions. */
1732 #define PHY_PREAMBLE        0xFFFFFFFF
1733 #define PHY_SOF             0x01
1734 #define PHY_OP_READ         0x02
1735 #define PHY_OP_WRITE        0x01
1736 #define PHY_TURNAROUND      0x02
1737 #define PHY_PREAMBLE_SIZE   32
1738 #define MII_CR_SPEED_1000   0x0040
1739 #define MII_CR_SPEED_100    0x2000
1740 #define MII_CR_SPEED_10     0x0000
1741 #define E1000_PHY_ADDRESS   0x01
1742 #define PHY_AUTO_NEG_TIME   45  /* 4.5 Seconds */
1743 #define PHY_FORCE_TIME      20  /* 2.0 Seconds */
1744 #define PHY_REVISION_MASK   0xFFFFFFF0
1745 #define DEVICE_SPEED_MASK   0x00000300  /* Device Ctrl Reg Speed Mask */
1746 #define REG4_SPEED_MASK     0x01E0
1747 #define REG9_SPEED_MASK     0x0300
1748 #define ADVERTISE_10_HALF   0x0001
1749 #define ADVERTISE_10_FULL   0x0002
1750 #define ADVERTISE_100_HALF  0x0004
1751 #define ADVERTISE_100_FULL  0x0008
1752 #define ADVERTISE_1000_HALF 0x0010
1753 #define ADVERTISE_1000_FULL 0x0020
1754 #define AUTONEG_ADVERTISE_SPEED_DEFAULT 0x002F  /* Everything but 1000-Half */
1755
1756 #endif /* _EM_HW_H_ */