sys/dev/ep/if_epreg.h

   1 /*
   2  * Copyright (c) 1993 Herb Peyerl (hpeyerl@novatel.ca) All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions are
   6  * met: 1. Redistributions of source code must retain the above copyright
   7  * notice, this list of conditions and the following disclaimer. 2. The name
   8  * of the author may not be used to endorse or promote products derived from
   9  * this software without specific prior written permission
  10  *
  11  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR ``AS IS'' AND ANY EXPRESS OR IMPLIED
  12  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF
  13  * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO
  14  * EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  15  * SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED
  16  * TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR
  17  * PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF
  18  * LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING
  19  * NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
  20  * SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  21  *
  22  * $FreeBSD$
  23  */
  24
  25 /*
  26  * DELAY_MULTIPLE: How much to boost "base" delays, except
  27  * for the inter-bit delays in get_eeprom_data.  A cyrix Media GX needed this.
  28  */
  29 #define DELAY_MULTIPLE 10
  30 #define BIT_DELAY_MULTIPLE 10
  31
  32 /*
  33  * Some global constants
  34  */
  35 #define TX_INIT_RATE         16
  36 #define TX_INIT_MAX_RATE     64
  37 #define RX_INIT_LATENCY      64
  38 #define RX_INIT_EARLY_THRESH 208 /* not less than MINCLSIZE */
  39 #define RX_NEXT_EARLY_THRESH 500
  40
  41 #define EEPROMSIZE      0x40
  42 #define MAX_EEPROMBUSY  1000
  43 #define EP_LAST_TAG     0xd7
  44 #define EP_MAX_BOARDS   16
  45 /*
  46  * This `ID' port is a mere hack.  There's currently no chance to register
  47  * it with config's idea of the ports that are in use.
  48  *
  49  * "After the automatic configuration is completed, the IDS is in its initial
  50  * state (ID-WAIT), and it monitors all write access to I/O port 01x0h, where
  51  * 'x' is any hex digit.  If a zero is written to any one of these ports, then
  52  * that address is remembered and becomes the ID port.  A second zero written
  53  * to that port resets the ID sequence to its initial state.  The IDS watches
  54  * for the ID sequence to be written to the ID port."
  55  *
  56  * We prefer 0x110 over 0x100 so to not conflict with the Plaque&Pray
  57  * ports.
  58  */
  59 #define EP_ID_PORT      0x110
  60 #define EP_IOSIZE       16      /* 16 bytes of I/O space used. */
  61
  62 /*
  63  * some macros to acces long named fields
  64  */
  65 #define BASE    (sc->ep_io_addr)
  66
  67 /*
  68  * Commands to read/write EEPROM trough EEPROM command register (Window 0,
  69  * Offset 0xa)
  70  */
  71 #define EEPROM_CMD_RD    0x0080 /* Read:  Address required (5 bits) */
  72 #define EEPROM_CMD_WR    0x0040 /* Write: Address required (5 bits) */
  73 #define EEPROM_CMD_ERASE 0x00c0 /* Erase: Address required (5 bits) */
  74 #define EEPROM_CMD_EWEN  0x0030 /* Erase/Write Enable: No data required */
  75
  76 #define EEPROM_BUSY             (1<<15)
  77 #define EEPROM_TST_MODE         (1<<14)
  78
  79 /*
  80  * Some short functions, worth to let them be a macro
  81  */
  82 #define is_eeprom_busy(b) (inw((b)+EP_W0_EEPROM_COMMAND)&EEPROM_BUSY)
  83 #define GO_WINDOW(x)      outw(BASE+EP_COMMAND, WINDOW_SELECT|(x))
  84
  85 /**************************************************************************
  86  *                                                                        *
  87  * These define the EEPROM data structure.  They are used in the probe
  88  * function to verify the existence of the adapter after having sent
  89  * the ID_Sequence.
  90  *
  91  **************************************************************************/
  92
  93 #define EEPROM_NODE_ADDR_0      0x0     /* Word */
  94 #define EEPROM_NODE_ADDR_1      0x1     /* Word */
  95 #define EEPROM_NODE_ADDR_2      0x2     /* Word */
  96 #define EEPROM_PROD_ID          0x3     /* 0x9[0-f]50 */
  97 #define EEPROM_MFG_DATE         0x4     /* Manufacturing date */
  98 #define EEPROM_MFG_DIVSION      0x5     /* Manufacturing division */
  99 #define EEPROM_MFG_PRODUCT      0x6     /* Product code */
 100 #define EEPROM_MFG_ID           0x7     /* 0x6d50 */
 101 #define EEPROM_ADDR_CFG         0x8     /* Base addr */
 102 # define ADDR_CFG_EISA          0x1f
 103 # define ADDR_CFG_MASK          0x1f
 104 #define EEPROM_RESOURCE_CFG     0x9     /* IRQ. Bits 12-15 */
 105 #define EEPROM_OEM_ADDR0        0xa
 106 #define EEPROM_OEM_ADDR1        0xb
 107 #define EEPROM_OEM_ADDR2        0xc
 108 #define EEPROM_SOFTINFO         0xd
 109 #define EEPROM_COMPAT           0xe
 110 #define EEPROM_SOFTINFO2        0xf
 111 #define EEPROM_CAP              0x10
 112 # define CAP_ISA                0x2083
 113 # define CAP_PCMCIA             0x2082
 114 #define EEPROM_INT_CONFIG_0     0x12
 115 #define EEPROM_INT_CONFIG_1     0x13
 116 /* RAM Partition TX FIFO/RX FIFO */
 117 # define ICW1_RAM_PART_MASK     0x03
 118 # define ICW1_RAM_PART_35       0x00    /* 2:5 (only legal if RAM size == 000b default power-up/reset */
 119 # define ICW1_RAM_PART_13       0x01    /* 1:3 (only legal if RAM size == 000b) */
 120 # define ICW1_RAM_PART_11       0x10    /* 1:1          */
 121 # define ICW1_RAM_PART_RESV     0x11    /* Reserved     */
 122 /* ISA Adapter Selection */
 123 # define ICW1_IAS_MASK          0x0c
 124 # define ICW1_IAS_DIS           0x00    /* Both mechanisms disabled (default) */
 125 # define ICW1_IAS_ISA           0x04    /* ISA contention only */
 126 # define ICW1_IAS_PNP           0x08    /* ISA Plug and Play only */
 127 # define ICW1_IAS_BOTH          0x0c    /* Both mechanisms enabled */
 128
 129 #define EEPROM_CHECKSUM_EL3     0x17
 130
 131 /**************************************************************************
 132  *                                                                                *
 133  * These are the registers for the 3Com 3c509 and their bit patterns when *
 134  * applicable.  They have been taken out the the "EtherLink III Parallel  *
 135  * Tasking EISA and ISA Technical Reference" "Beta Draft 10/30/92" manual *
 136  * from 3com.                                                             *
 137  *                                                                                *
 138  **************************************************************************/
 139
 140 #define EP_COMMAND              0x0e    /* Write. BASE+0x0e is always a
 141                                          * command reg. */
 142 #define EP_STATUS               0x0e    /* Read. BASE+0x0e is always status
 143                                          * reg. */
 144 #define EP_WINDOW               0x0f    /* Read. BASE+0x0f is always window
 145                                          * reg. */
 146 /*
 147  * Window 0 registers. Setup.
 148  */
 149 /* Write */
 150 #define EP_W0_EEPROM_DATA       0x0c
 151 #define EP_W0_EEPROM_COMMAND    0x0a
 152 #define EP_W0_RESOURCE_CFG      0x08
 153 #define EP_W0_ADDRESS_CFG       0x06
 154 #define EP_W0_CONFIG_CTRL       0x04
 155 /* Read */
 156 #define EP_W0_PRODUCT_ID        0x02
 157 #define EP_W0_MFG_ID            0x00
 158
 159 /*
 160  * Window 1 registers. Operating Set.
 161  */
 162 /* Write */
 163 #define EP_W1_TX_PIO_WR_2       0x02
 164 #define EP_W1_TX_PIO_WR_1       0x00
 165 /* Read */
 166 #define EP_W1_FREE_TX           0x0c
 167 #define EP_W1_TX_STATUS         0x0b    /* byte */
 168 #define EP_W1_TIMER             0x0a    /* byte */
 169 #define EP_W1_RX_STATUS         0x08
 170 #define EP_W1_RX_PIO_RD_2       0x02
 171 #define EP_W1_RX_PIO_RD_1       0x00
 172
 173 /*
 174  * Window 2 registers. Station Address Setup/Read
 175  */
 176 /* Read/Write */
 177 #define EP_W2_ADDR_5            0x05
 178 #define EP_W2_ADDR_4            0x04
 179 #define EP_W2_ADDR_3            0x03
 180 #define EP_W2_ADDR_2            0x02
 181 #define EP_W2_ADDR_1            0x01
 182 #define EP_W2_ADDR_0            0x00
 183
 184 /*
 185  * Window 3 registers.  FIFO Management.
 186  */
 187 /* Read */
 188 #define EP_W3_FREE_TX           0x0c
 189 #define EP_W3_FREE_RX           0x0a
 190 #define EP_W3_OPTIONS           0x08
 191
 192 /*
 193  * Window 4 registers. Diagnostics.
 194  */
 195 /* Read/Write */
 196 #define EP_W4_MEDIA_TYPE        0x0a
 197 #define EP_W4_CTRLR_STATUS      0x08
 198 #define EP_W4_NET_DIAG          0x06
 199 #define EP_W4_FIFO_DIAG         0x04
 200 #define EP_W4_HOST_DIAG         0x02
 201 #define EP_W4_TX_DIAG           0x00
 202
 203 /*
 204  * Window 5 Registers.  Results and Internal status.
 205  */
 206 /* Read */
 207 #define EP_W5_READ_0_MASK       0x0c
 208 #define EP_W5_INTR_MASK         0x0a
 209 #define EP_W5_RX_FILTER         0x08
 210 #define EP_W5_RX_EARLY_THRESH   0x06
 211 #define EP_W5_TX_AVAIL_THRESH   0x02
 212 #define EP_W5_TX_START_THRESH   0x00
 213
 214 /*
 215  * Window 6 registers. Statistics.
 216  */
 217 /* Read/Write */
 218 #define TX_TOTAL_OK             0x0c
 219 #define RX_TOTAL_OK             0x0a
 220 #define TX_DEFERRALS            0x08
 221 #define RX_FRAMES_OK            0x07
 222 #define TX_FRAMES_OK            0x06
 223 #define RX_OVERRUNS             0x05
 224 #define TX_COLLISIONS           0x04
 225 #define TX_AFTER_1_COLLISION    0x03
 226 #define TX_AFTER_X_COLLISIONS   0x02
 227 #define TX_NO_SQE               0x01
 228 #define TX_CD_LOST              0x00
 229
 230 /****************************************
 231  *
 232  * Register definitions.
 233  *
 234  ****************************************/
 235
 236 /*
 237  * Command parameter that disables threshold interrupts
 238  *   PIO (3c509) cards use 2044.  The fifo word-oriented and 2044--2047 work.
 239  *  "busmastering" cards need 8188.
 240  * The implicit two-bit upshift done by busmastering cards means
 241  * a value of 2047 disables threshold interrupts on both.
 242  */
 243 #define EP_THRESH_DISABLE    2047
 244
 245 /*
 246  * Command register. All windows.
 247  *
 248  * 16 bit register.
 249  *     15-11:  5-bit code for command to be executed.
 250  *     10-0:   11-bit arg if any. For commands with no args;
 251  *            this can be set to anything.
 252  */
 253 #define GLOBAL_RESET            (u_short) 0x0000        /* Wait at least 1ms
 254                                                          * after issuing */
 255 #define WINDOW_SELECT           (u_short) (0x1<<11)
 256 #define START_TRANSCEIVER       (u_short) (0x2<<11)     /* Read ADDR_CFG reg to
 257                                                          * determine whether
 258                                                          * this is needed. If
 259                                                          * so; wait 800 uSec
 260                                                          * before using trans-
 261                                                          * ceiver. */
 262 #define RX_DISABLE              (u_short) (0x3<<11)     /* state disabled on
 263                                                          * power-up */
 264 #define RX_ENABLE               (u_short) (0x4<<11)
 265 #define RX_RESET                (u_short) (0x5<<11)
 266 #define RX_DISCARD_TOP_PACK     (u_short) (0x8<<11)
 267 #define TX_ENABLE               (u_short) (0x9<<11)
 268 #define TX_DISABLE              (u_short) (0xa<<11)
 269 #define TX_RESET                (u_short) (0xb<<11)
 270 #define REQ_INTR                (u_short) (0xc<<11)
 271 #define SET_INTR_MASK           (u_short) (0xe<<11)
 272 #define SET_RD_0_MASK           (u_short) (0xf<<11)
 273 #define SET_RX_FILTER           (u_short) (0x10<<11)
 274 #define FIL_INDIVIDUAL          (u_short) (0x1)
 275 #define FIL_GROUP               (u_short) (0x2)
 276 #define FIL_BRDCST              (u_short) (0x4)
 277 #define FIL_ALL                 (u_short) (0x8)
 278 #define SET_RX_EARLY_THRESH     (u_short) (0x11<<11)
 279 #define SET_TX_AVAIL_THRESH     (u_short) (0x12<<11)
 280 #define SET_TX_START_THRESH     (u_short) (0x13<<11)
 281 #define STATS_ENABLE            (u_short) (0x15<<11)
 282 #define STATS_DISABLE           (u_short) (0x16<<11)
 283 #define STOP_TRANSCEIVER        (u_short) (0x17<<11)
 284 /*
 285  * The following C_* acknowledge the various interrupts. Some of them don't
 286  * do anything.  See the manual.
 287  */
 288 #define ACK_INTR                (u_short) (0x6800)
 289 #define C_INTR_LATCH    (u_short) (ACK_INTR|0x1)
 290 #define C_CARD_FAILURE  (u_short) (ACK_INTR|0x2)
 291 #define C_TX_COMPLETE   (u_short) (ACK_INTR|0x4)
 292 #define C_TX_AVAIL      (u_short) (ACK_INTR|0x8)
 293 #define C_RX_COMPLETE   (u_short) (ACK_INTR|0x10)
 294 #define C_RX_EARLY      (u_short) (ACK_INTR|0x20)
 295 #define C_INT_RQD               (u_short) (ACK_INTR|0x40)
 296 #define C_UPD_STATS     (u_short) (ACK_INTR|0x80)
 297 #define C_MASK  (u_short) 0xFF /* mask of C_* */
 298
 299 /*
 300  * Status register. All windows.
 301  *
 302  *     15-13:  Window number(0-7).
 303  *     12:     Command_in_progress.
 304  *     11:     reserved.
 305  *     10:     reserved.
 306  *     9:      reserved.
 307  *     8:      reserved.
 308  *     7:      Update Statistics.
 309  *     6:      Interrupt Requested.
 310  *     5:      RX Early.
 311  *     4:      RX Complete.
 312  *     3:      TX Available.
 313  *     2:      TX Complete.
 314  *     1:      Adapter Failure.
 315  *     0:      Interrupt Latch.
 316  */
 317 #define S_INTR_LATCH            (u_short) (0x1)
 318 #define S_CARD_FAILURE          (u_short) (0x2)
 319 #define S_TX_COMPLETE           (u_short) (0x4)
 320 #define S_TX_AVAIL              (u_short) (0x8)
 321 #define S_RX_COMPLETE           (u_short) (0x10)
 322 #define S_RX_EARLY              (u_short) (0x20)
 323 #define S_INT_RQD               (u_short) (0x40)
 324 #define S_UPD_STATS             (u_short) (0x80)
 325 #define S_MASK  (u_short) 0xFF /* mask of S_* */
 326 #define S_5_INTS                (S_CARD_FAILURE|S_TX_COMPLETE|\
 327                                  S_TX_AVAIL|S_RX_COMPLETE|S_RX_EARLY)
 328 #define S_COMMAND_IN_PROGRESS   (u_short) (0x1000)
 329
 330 /* Address Config. Register.
 331  * Window 0/Port 06
 332  */
 333
 334 #define ACF_CONNECTOR_BITS      14
 335 #define ACF_CONNECTOR_UTP       0
 336 #define ACF_CONNECTOR_AUI       1
 337 #define ACF_CONNECTOR_BNC       3
 338
 339 /* Resource configuration register.
 340  * Window 0/Port 08
 341  *
 342  */
 343
 344 #define SET_IRQ(base,irq)     outw((base) + EP_W0_RESOURCE_CFG, \
 345                               ((inw((base) + EP_W0_RESOURCE_CFG) & 0x0fff) | \
 346                               ((u_short)(irq)<<12))  ) /* set IRQ i */
 347
 348 /*
 349  * FIFO Registers.
 350  * RX Status. Window 1/Port 08
 351  *
 352  *     15:     Incomplete or FIFO empty.
 353  *     14:     1: Error in RX Packet   0: Incomplete or no error.
 354  *     13-11:  Type of error.
 355  *            1000 = Overrun.
 356  *            1011 = Run Packet Error.
 357  *            1100 = Alignment Error.
 358  *            1101 = CRC Error.
 359  *            1001 = Oversize Packet Error (>1514 bytes)
 360  *            0010 = Dribble Bits.
 361  *            (all other error codes, no errors.)
 362  *
 363  *     10-0:   RX Bytes (0-1514)
 364  */
 365 #define ERR_RX_INCOMPLETE  (u_short) (0x1<<15)
 366 #define ERR_RX             (u_short) (0x1<<14)
 367 #define ERR_RX_OVERRUN     (u_short) (0x8<<11)
 368 #define ERR_RX_RUN_PKT     (u_short) (0xb<<11)
 369 #define ERR_RX_ALIGN       (u_short) (0xc<<11)
 370 #define ERR_RX_CRC         (u_short) (0xd<<11)
 371 #define ERR_RX_OVERSIZE    (u_short) (0x9<<11)
 372 #define ERR_RX_DRIBBLE     (u_short) (0x2<<11)
 373
 374 /*
 375  * FIFO Registers.
 376  * TX Status. Window 1/Port 0B
 377  *
 378  *   Reports the transmit status of a completed transmission. Writing this
 379  *   register pops the transmit completion stack.
 380  *
 381  *   Window 1/Port 0x0b.
 382  *
 383  *     7:      Complete
 384  *     6:      Interrupt on successful transmission requested.
 385  *     5:      Jabber Error (TP Only, TX Reset required. )
 386  *     4:      Underrun (TX Reset required. )
 387  *     3:      Maximum Collisions.
 388  *     2:      TX Status Overflow.
 389  *     1-0:    Undefined.
 390  *
 391  */
 392 #define TXS_COMPLETE            0x80
 393 #define TXS_SUCCES_INTR_REQ             0x40
 394 #define TXS_JABBER              0x20
 395 #define TXS_UNDERRUN            0x10
 396 #define TXS_MAX_COLLISION       0x8
 397 #define TXS_STATUS_OVERFLOW     0x4
 398
 399 /*
 400  * Configuration control register.
 401  * Window 0/Port 04
 402  */
 403 /* Read */
 404 #define IS_AUI                          (1<<13)
 405 #define IS_BNC                          (1<<12)
 406 #define IS_UTP                          (1<<9)
 407 /* Write */
 408 #define ENABLE_DRQ_IRQ                  0x0001
 409 #define W0_P4_CMD_RESET_ADAPTER       0x4
 410 #define W0_P4_CMD_ENABLE_ADAPTER      0x1
 411 /*
 412  * Media type and status.
 413  * Window 4/Port 0A
 414  */
 415 #define ENABLE_UTP                      0xc0
 416 #define DISABLE_UTP                     0x0
 417
 418 /*
 419  * Misc defines for various things.
 420  */
 421 #define ACTIVATE_ADAPTER_TO_CONFIG      0xff /* to the id_port */
 422 #define MFG_ID                          0x6d50 /* in EEPROM and W0 ADDR_CONFIG */
 423 #define PROD_ID                         0x9150
 424
 425 #define AUI                             0x1
 426 #define BNC                             0x2
 427 #define UTP                             0x4
 428
 429 #define RX_BYTES_MASK                   (u_short) (0x07ff)
 430
 431 /*
 432  * Config flags
 433  */
 434 #define EP_FLAGS_100TX                  0x1