sys/dev/ice/ice_type.h

   1 /* SPDX-License-Identifier: BSD-3-Clause */
   2 /*  Copyright (c) 2020, Intel Corporation
   3  *  All rights reserved.
   4  *
   5  *  Redistribution and use in source and binary forms, with or without
   6  *  modification, are permitted provided that the following conditions are met:
   7  *
   8  *   1. Redistributions of source code must retain the above copyright notice,
   9  *      this list of conditions and the following disclaimer.
  10  *
  11  *   2. Redistributions in binary form must reproduce the above copyright
  12  *      notice, this list of conditions and the following disclaimer in the
  13  *      documentation and/or other materials provided with the distribution.
  14  *
  15  *   3. Neither the name of the Intel Corporation nor the names of its
  16  *      contributors may be used to endorse or promote products derived from
  17  *      this software without specific prior written permission.
  18  *
  19  *  THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  20  *  AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  21  *  IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  22  *  ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  23  *  LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  24  *  CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  25  *  SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  26  *  INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  27  *  CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  28  *  ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  29  *  POSSIBILITY OF SUCH DAMAGE.
  30  */
  31 /*$FreeBSD$*/
  32
  33 #ifndef _ICE_TYPE_H_
  34 #define _ICE_TYPE_H_
  35
  36 #define ETH_ALEN        6
  37
  38 #define ETH_HEADER_LEN  14
  39
  40 #define BIT(a) (1UL << (a))
  41 #ifndef BIT_ULL
  42 #define BIT_ULL(a) (1ULL << (a))
  43 #endif /* BIT_ULL */
  44
  45 #define BITS_PER_BYTE   8
  46
  47 #define _FORCE_
  48
  49 #define ICE_BYTES_PER_WORD      2
  50 #define ICE_BYTES_PER_DWORD     4
  51 #define ICE_MAX_TRAFFIC_CLASS   8
  52
  53 #ifndef MIN_T
  54 #define MIN_T(_t, _a, _b)       min((_t)(_a), (_t)(_b))
  55 #endif
  56
  57 #define IS_ASCII(_ch)   ((_ch) < 0x80)
  58
  59 #define STRUCT_HACK_VAR_LEN
  60 /**
  61  * ice_struct_size - size of struct with C99 flexible array member
  62  * @ptr: pointer to structure
  63  * @field: flexible array member (last member of the structure)
  64  * @num: number of elements of that flexible array member
  65  */
  66 #define ice_struct_size(ptr, field, num) \
  67         (sizeof(*(ptr)) + sizeof(*(ptr)->field) * (num))
  68
  69 #include "ice_status.h"
  70 #include "ice_hw_autogen.h"
  71 #include "ice_devids.h"
  72 #include "ice_osdep.h"
  73 #include "ice_bitops.h" /* Must come before ice_controlq.h */
  74 #include "ice_controlq.h"
  75 #include "ice_lan_tx_rx.h"
  76 #include "ice_flex_type.h"
  77 #include "ice_protocol_type.h"
  78
  79 static inline bool ice_is_tc_ena(ice_bitmap_t bitmap, u8 tc)
  80 {
  81         return !!(bitmap & BIT(tc));
  82 }
  83
  84 #define DIV_64BIT(n, d) ((n) / (d))
  85
  86 static inline u64 round_up_64bit(u64 a, u32 b)
  87 {
  88         return DIV_64BIT(((a) + (b) / 2), (b));
  89 }
  90
  91 static inline u32 ice_round_to_num(u32 N, u32 R)
  92 {
  93         return ((((N) % (R)) < ((R) / 2)) ? (((N) / (R)) * (R)) :
  94                 ((((N) + (R) - 1) / (R)) * (R)));
  95 }
  96
  97 /* Driver always calls main vsi_handle first */
  98 #define ICE_MAIN_VSI_HANDLE             0
  99
 100 /* Switch from ms to the 1usec global time (this is the GTIME resolution) */
 101 #define ICE_MS_TO_GTIME(time)           ((time) * 1000)
 102
 103 /* Data type manipulation macros. */
 104 #define ICE_HI_DWORD(x)         ((u32)((((x) >> 16) >> 16) & 0xFFFFFFFF))
 105 #define ICE_LO_DWORD(x)         ((u32)((x) & 0xFFFFFFFF))
 106 #define ICE_HI_WORD(x)          ((u16)(((x) >> 16) & 0xFFFF))
 107 #define ICE_LO_WORD(x)          ((u16)((x) & 0xFFFF))
 108
 109 /* debug masks - set these bits in hw->debug_mask to control output */
 110 #define ICE_DBG_TRACE           BIT_ULL(0) /* for function-trace only */
 111 #define ICE_DBG_INIT            BIT_ULL(1)
 112 #define ICE_DBG_RELEASE         BIT_ULL(2)
 113 #define ICE_DBG_FW_LOG          BIT_ULL(3)
 114 #define ICE_DBG_LINK            BIT_ULL(4)
 115 #define ICE_DBG_PHY             BIT_ULL(5)
 116 #define ICE_DBG_QCTX            BIT_ULL(6)
 117 #define ICE_DBG_NVM             BIT_ULL(7)
 118 #define ICE_DBG_LAN             BIT_ULL(8)
 119 #define ICE_DBG_FLOW            BIT_ULL(9)
 120 #define ICE_DBG_DCB             BIT_ULL(10)
 121 #define ICE_DBG_DIAG            BIT_ULL(11)
 122 #define ICE_DBG_FD              BIT_ULL(12)
 123 #define ICE_DBG_SW              BIT_ULL(13)
 124 #define ICE_DBG_SCHED           BIT_ULL(14)
 125
 126 #define ICE_DBG_PKG             BIT_ULL(16)
 127 #define ICE_DBG_RES             BIT_ULL(17)
 128 #define ICE_DBG_AQ_MSG          BIT_ULL(24)
 129 #define ICE_DBG_AQ_DESC         BIT_ULL(25)
 130 #define ICE_DBG_AQ_DESC_BUF     BIT_ULL(26)
 131 #define ICE_DBG_AQ_CMD          BIT_ULL(27)
 132 #define ICE_DBG_AQ              (ICE_DBG_AQ_MSG         | \
 133                                  ICE_DBG_AQ_DESC        | \
 134                                  ICE_DBG_AQ_DESC_BUF    | \
 135                                  ICE_DBG_AQ_CMD)
 136
 137 #define ICE_DBG_USER            BIT_ULL(31)
 138 #define ICE_DBG_ALL             0xFFFFFFFFFFFFFFFFULL
 139
 140 #define IS_UNICAST_ETHER_ADDR(addr) \
 141         ((bool)((((u8 *)(addr))[0] % ((u8)0x2)) == 0))
 142
 143 #define IS_MULTICAST_ETHER_ADDR(addr) \
 144         ((bool)((((u8 *)(addr))[0] % ((u8)0x2)) == 1))
 145
 146 /* Check whether an address is broadcast. */
 147 #define IS_BROADCAST_ETHER_ADDR(addr)   \
 148         ((bool)((((u16 *)(addr))[0] == ((u16)0xffff))))
 149
 150 #define IS_ZERO_ETHER_ADDR(addr) \
 151         (((bool)((((u16 *)(addr))[0] == ((u16)0x0)))) && \
 152          ((bool)((((u16 *)(addr))[1] == ((u16)0x0)))) && \
 153          ((bool)((((u16 *)(addr))[2] == ((u16)0x0)))))
 154
 155 #ifndef IS_ETHER_ADDR_EQUAL
 156 #define IS_ETHER_ADDR_EQUAL(addr1, addr2) \
 157         (((bool)((((u16 *)(addr1))[0] == ((u16 *)(addr2))[0]))) && \
 158          ((bool)((((u16 *)(addr1))[1] == ((u16 *)(addr2))[1]))) && \
 159          ((bool)((((u16 *)(addr1))[2] == ((u16 *)(addr2))[2]))))
 160 #endif
 161
 162 enum ice_aq_res_ids {
 163         ICE_NVM_RES_ID = 1,
 164         ICE_SPD_RES_ID,
 165         ICE_CHANGE_LOCK_RES_ID,
 166         ICE_GLOBAL_CFG_LOCK_RES_ID
 167 };
 168
 169 /* FW update timeout definitions are in milliseconds */
 170 #define ICE_NVM_TIMEOUT                 180000
 171 #define ICE_CHANGE_LOCK_TIMEOUT         1000
 172 #define ICE_GLOBAL_CFG_LOCK_TIMEOUT     3000
 173
 174 enum ice_aq_res_access_type {
 175         ICE_RES_READ = 1,
 176         ICE_RES_WRITE
 177 };
 178
 179 struct ice_driver_ver {
 180         u8 major_ver;
 181         u8 minor_ver;
 182         u8 build_ver;
 183         u8 subbuild_ver;
 184         u8 driver_string[32];
 185 };
 186
 187 enum ice_fc_mode {
 188         ICE_FC_NONE = 0,
 189         ICE_FC_RX_PAUSE,
 190         ICE_FC_TX_PAUSE,
 191         ICE_FC_FULL,
 192         ICE_FC_AUTO,
 193         ICE_FC_PFC,
 194         ICE_FC_DFLT
 195 };
 196
 197 enum ice_phy_cache_mode {
 198         ICE_FC_MODE = 0,
 199         ICE_SPEED_MODE,
 200         ICE_FEC_MODE
 201 };
 202
 203 enum ice_fec_mode {
 204         ICE_FEC_NONE = 0,
 205         ICE_FEC_RS,
 206         ICE_FEC_BASER,
 207         ICE_FEC_AUTO
 208 };
 209
 210 struct ice_phy_cache_mode_data {
 211         union {
 212                 enum ice_fec_mode curr_user_fec_req;
 213                 enum ice_fc_mode curr_user_fc_req;
 214                 u16 curr_user_speed_req;
 215         } data;
 216 };
 217
 218 enum ice_set_fc_aq_failures {
 219         ICE_SET_FC_AQ_FAIL_NONE = 0,
 220         ICE_SET_FC_AQ_FAIL_GET,
 221         ICE_SET_FC_AQ_FAIL_SET,
 222         ICE_SET_FC_AQ_FAIL_UPDATE
 223 };
 224
 225 /* These are structs for managing the hardware information and the operations */
 226 /* MAC types */
 227 enum ice_mac_type {
 228         ICE_MAC_UNKNOWN = 0,
 229         ICE_MAC_VF,
 230         ICE_MAC_E810,
 231         ICE_MAC_GENERIC,
 232 };
 233
 234 /* Media Types */
 235 enum ice_media_type {
 236         ICE_MEDIA_UNKNOWN = 0,
 237         ICE_MEDIA_FIBER,
 238         ICE_MEDIA_BASET,
 239         ICE_MEDIA_BACKPLANE,
 240         ICE_MEDIA_DA,
 241         ICE_MEDIA_AUI,
 242 };
 243
 244 /* Software VSI types. */
 245 enum ice_vsi_type {
 246         ICE_VSI_PF = 0,
 247         ICE_VSI_VF = 1,
 248         ICE_VSI_LB = 6,
 249 };
 250
 251 struct ice_link_status {
 252         /* Refer to ice_aq_phy_type for bits definition */
 253         u64 phy_type_low;
 254         u64 phy_type_high;
 255         u8 topo_media_conflict;
 256         u16 max_frame_size;
 257         u16 link_speed;
 258         u16 req_speeds;
 259         u8 lse_ena;     /* Link Status Event notification */
 260         u8 link_info;
 261         u8 an_info;
 262         u8 ext_info;
 263         u8 fec_info;
 264         u8 pacing;
 265         /* Refer to #define from module_type[ICE_MODULE_TYPE_TOTAL_BYTE] of
 266          * ice_aqc_get_phy_caps structure
 267          */
 268         u8 module_type[ICE_MODULE_TYPE_TOTAL_BYTE];
 269 };
 270
 271 /* Different data queue types: These are mainly for SW consumption. */
 272 enum ice_q {
 273         ICE_DATA_Q_DOORBELL,
 274         ICE_DATA_Q_CMPL,
 275         ICE_DATA_Q_QUANTA,
 276         ICE_DATA_Q_RX,
 277         ICE_DATA_Q_TX,
 278 };
 279
 280 /* Different reset sources for which a disable queue AQ call has to be made in
 281  * order to clean the Tx scheduler as a part of the reset
 282  */
 283 enum ice_disq_rst_src {
 284         ICE_NO_RESET = 0,
 285         ICE_VM_RESET,
 286         ICE_VF_RESET,
 287 };
 288
 289 /* PHY info such as phy_type, etc... */
 290 struct ice_phy_info {
 291         struct ice_link_status link_info;
 292         struct ice_link_status link_info_old;
 293         u64 phy_type_low;
 294         u64 phy_type_high;
 295         enum ice_media_type media_type;
 296         u8 get_link_info;
 297         /* Please refer to struct ice_aqc_get_link_status_data to get
 298          * detail of enable bit in curr_user_speed_req
 299          */
 300         u16 curr_user_speed_req;
 301         enum ice_fec_mode curr_user_fec_req;
 302         enum ice_fc_mode curr_user_fc_req;
 303         struct ice_aqc_set_phy_cfg_data curr_user_phy_cfg;
 304 };
 305
 306 #define ICE_MAX_NUM_MIRROR_RULES        64
 307
 308 /* Common HW capabilities for SW use */
 309 struct ice_hw_common_caps {
 310         /* Write CSR protection */
 311         u64 wr_csr_prot;
 312         u32 switching_mode;
 313         /* switching mode supported - EVB switching (including cloud) */
 314 #define ICE_NVM_IMAGE_TYPE_EVB          0x0
 315
 316         /* Manageablity mode & supported protocols over MCTP */
 317         u32 mgmt_mode;
 318 #define ICE_MGMT_MODE_PASS_THRU_MODE_M          0xF
 319 #define ICE_MGMT_MODE_CTL_INTERFACE_M           0xF0
 320 #define ICE_MGMT_MODE_REDIR_SB_INTERFACE_M      0xF00
 321
 322         u32 mgmt_protocols_mctp;
 323 #define ICE_MGMT_MODE_PROTO_RSVD        BIT(0)
 324 #define ICE_MGMT_MODE_PROTO_PLDM        BIT(1)
 325 #define ICE_MGMT_MODE_PROTO_OEM         BIT(2)
 326 #define ICE_MGMT_MODE_PROTO_NC_SI       BIT(3)
 327
 328         u32 os2bmc;
 329         u32 valid_functions;
 330         /* DCB capabilities */
 331         u32 active_tc_bitmap;
 332         u32 maxtc;
 333
 334         /* RSS related capabilities */
 335         u32 rss_table_size;             /* 512 for PFs and 64 for VFs */
 336         u32 rss_table_entry_width;      /* RSS Entry width in bits */
 337
 338         /* Tx/Rx queues */
 339         u32 num_rxq;                    /* Number/Total Rx queues */
 340         u32 rxq_first_id;               /* First queue ID for Rx queues */
 341         u32 num_txq;                    /* Number/Total Tx queues */
 342         u32 txq_first_id;               /* First queue ID for Tx queues */
 343
 344         /* MSI-X vectors */
 345         u32 num_msix_vectors;
 346         u32 msix_vector_first_id;
 347
 348         /* Max MTU for function or device */
 349         u32 max_mtu;
 350
 351         /* WOL related */
 352         u32 num_wol_proxy_fltr;
 353         u32 wol_proxy_vsi_seid;
 354
 355         /* LED/SDP pin count */
 356         u32 led_pin_num;
 357         u32 sdp_pin_num;
 358
 359         /* LED/SDP - Supports up to 12 LED pins and 8 SDP signals */
 360 #define ICE_MAX_SUPPORTED_GPIO_LED      12
 361 #define ICE_MAX_SUPPORTED_GPIO_SDP      8
 362         u8 led[ICE_MAX_SUPPORTED_GPIO_LED];
 363         u8 sdp[ICE_MAX_SUPPORTED_GPIO_SDP];
 364
 365         /* SR-IOV virtualization */
 366         u8 sr_iov_1_1;                  /* SR-IOV enabled */
 367
 368         /* EVB capabilities */
 369         u8 evb_802_1_qbg;               /* Edge Virtual Bridging */
 370         u8 evb_802_1_qbh;               /* Bridge Port Extension */
 371
 372         u8 dcb;
 373         u8 iscsi;
 374         u8 mgmt_cem;
 375
 376         /* WoL and APM support */
 377 #define ICE_WOL_SUPPORT_M               BIT(0)
 378 #define ICE_ACPI_PROG_MTHD_M            BIT(1)
 379 #define ICE_PROXY_SUPPORT_M             BIT(2)
 380         u8 apm_wol_support;
 381         u8 acpi_prog_mthd;
 382         u8 proxy_support;
 383         bool nvm_unified_update;
 384 #define ICE_NVM_MGMT_UNIFIED_UPD_SUPPORT        BIT(3)
 385 };
 386
 387 /* Function specific capabilities */
 388 struct ice_hw_func_caps {
 389         struct ice_hw_common_caps common_cap;
 390         u32 num_allocd_vfs;             /* Number of allocated VFs */
 391         u32 vf_base_id;                 /* Logical ID of the first VF */
 392         u32 guar_num_vsi;
 393 };
 394
 395 /* Device wide capabilities */
 396 struct ice_hw_dev_caps {
 397         struct ice_hw_common_caps common_cap;
 398         u32 num_vfs_exposed;            /* Total number of VFs exposed */
 399         u32 num_vsi_allocd_to_host;     /* Excluding EMP VSI */
 400         u32 num_funcs;
 401 };
 402
 403 /* Information about MAC such as address, etc... */
 404 struct ice_mac_info {
 405         u8 lan_addr[ETH_ALEN];
 406         u8 perm_addr[ETH_ALEN];
 407         u8 port_addr[ETH_ALEN];
 408         u8 wol_addr[ETH_ALEN];
 409 };
 410
 411 /* PCI bus types */
 412 enum ice_bus_type {
 413         ice_bus_unknown = 0,
 414         ice_bus_pci_express,
 415         ice_bus_embedded, /* Is device Embedded versus card */
 416         ice_bus_reserved
 417 };
 418
 419 /* PCI bus speeds */
 420 enum ice_pcie_bus_speed {
 421         ice_pcie_speed_unknown  = 0xff,
 422         ice_pcie_speed_2_5GT    = 0x14,
 423         ice_pcie_speed_5_0GT    = 0x15,
 424         ice_pcie_speed_8_0GT    = 0x16,
 425         ice_pcie_speed_16_0GT   = 0x17
 426 };
 427
 428 /* PCI bus widths */
 429 enum ice_pcie_link_width {
 430         ice_pcie_lnk_width_resrv        = 0x00,
 431         ice_pcie_lnk_x1                 = 0x01,
 432         ice_pcie_lnk_x2                 = 0x02,
 433         ice_pcie_lnk_x4                 = 0x04,
 434         ice_pcie_lnk_x8                 = 0x08,
 435         ice_pcie_lnk_x12                = 0x0C,
 436         ice_pcie_lnk_x16                = 0x10,
 437         ice_pcie_lnk_x32                = 0x20,
 438         ice_pcie_lnk_width_unknown      = 0xff,
 439 };
 440
 441 /* Reset types used to determine which kind of reset was requested. These
 442  * defines match what the RESET_TYPE field of the GLGEN_RSTAT register.
 443  * ICE_RESET_PFR does not match any RESET_TYPE field in the GLGEN_RSTAT register
 444  * because its reset source is different than the other types listed.
 445  */
 446 enum ice_reset_req {
 447         ICE_RESET_POR   = 0,
 448         ICE_RESET_INVAL = 0,
 449         ICE_RESET_CORER = 1,
 450         ICE_RESET_GLOBR = 2,
 451         ICE_RESET_EMPR  = 3,
 452         ICE_RESET_PFR   = 4,
 453 };
 454
 455 /* Bus parameters */
 456 struct ice_bus_info {
 457         enum ice_pcie_bus_speed speed;
 458         enum ice_pcie_link_width width;
 459         enum ice_bus_type type;
 460         u16 domain_num;
 461         u16 device;
 462         u8 func;
 463         u8 bus_num;
 464 };
 465
 466 /* Flow control (FC) parameters */
 467 struct ice_fc_info {
 468         enum ice_fc_mode current_mode;  /* FC mode in effect */
 469         enum ice_fc_mode req_mode;      /* FC mode requested by caller */
 470 };
 471
 472 /* Option ROM version information */
 473 struct ice_orom_info {
 474         u8 major;                       /* Major version of OROM */
 475         u8 patch;                       /* Patch version of OROM */
 476         u16 build;                      /* Build version of OROM */
 477 };
 478
 479 /* NVM Information */
 480 struct ice_nvm_info {
 481         struct ice_orom_info orom;      /* Option ROM version info */
 482         u32 eetrack;                    /* NVM data version */
 483         u16 sr_words;                   /* Shadow RAM size in words */
 484         u32 flash_size;                 /* Size of available flash in bytes */
 485         u8 major_ver;                   /* major version of dev starter */
 486         u8 minor_ver;                   /* minor version of dev starter */
 487         u8 blank_nvm_mode;              /* is NVM empty (no FW present) */
 488 };
 489
 490 struct ice_link_default_override_tlv {
 491         u8 options;
 492 #define ICE_LINK_OVERRIDE_OPT_M         0x3F
 493 #define ICE_LINK_OVERRIDE_STRICT_MODE   BIT(0)
 494 #define ICE_LINK_OVERRIDE_EPCT_DIS      BIT(1)
 495 #define ICE_LINK_OVERRIDE_PORT_DIS      BIT(2)
 496 #define ICE_LINK_OVERRIDE_EN            BIT(3)
 497 #define ICE_LINK_OVERRIDE_AUTO_LINK_DIS BIT(4)
 498 #define ICE_LINK_OVERRIDE_EEE_EN        BIT(5)
 499         u8 phy_config;
 500 #define ICE_LINK_OVERRIDE_PHY_CFG_S     8
 501 #define ICE_LINK_OVERRIDE_PHY_CFG_M     (0xC3 << ICE_LINK_OVERRIDE_PHY_CFG_S)
 502 #define ICE_LINK_OVERRIDE_PAUSE_M       0x3
 503 #define ICE_LINK_OVERRIDE_LESM_EN       BIT(6)
 504 #define ICE_LINK_OVERRIDE_AUTO_FEC_EN   BIT(7)
 505         u8 fec_options;
 506 #define ICE_LINK_OVERRIDE_FEC_OPT_M     0xFF
 507         u8 rsvd1;
 508         u64 phy_type_low;
 509         u64 phy_type_high;
 510 };
 511
 512 #define ICE_NVM_VER_LEN 32
 513
 514 /* netlist version information */
 515 struct ice_netlist_ver_info {
 516         u32 major;                      /* major high/low */
 517         u32 minor;                      /* minor high/low */
 518         u32 type;                       /* type high/low */
 519         u32 rev;                        /* revision high/low */
 520         u32 hash;                       /* SHA-1 hash word */
 521         u16 cust_ver;                   /* customer version */
 522 };
 523
 524 /* Max number of port to queue branches w.r.t topology */
 525 #define ICE_TXSCHED_MAX_BRANCHES ICE_MAX_TRAFFIC_CLASS
 526
 527 #define ice_for_each_traffic_class(_i)  \
 528         for ((_i) = 0; (_i) < ICE_MAX_TRAFFIC_CLASS; (_i)++)
 529
 530 /* ICE_DFLT_AGG_ID means that all new VM(s)/VSI node connects
 531  * to driver defined policy for default aggregator
 532  */
 533 #define ICE_INVAL_TEID 0xFFFFFFFF
 534 #define ICE_DFLT_AGG_ID 0
 535
 536 struct ice_sched_node {
 537         struct ice_sched_node *parent;
 538         struct ice_sched_node *sibling; /* next sibling in the same layer */
 539         struct ice_sched_node **children;
 540         struct ice_aqc_txsched_elem_data info;
 541         u32 agg_id;                     /* aggregator group ID */
 542         u16 vsi_handle;
 543         u8 in_use;                      /* suspended or in use */
 544         u8 tx_sched_layer;              /* Logical Layer (1-9) */
 545         u8 num_children;
 546         u8 tc_num;
 547         u8 owner;
 548 #define ICE_SCHED_NODE_OWNER_LAN        0
 549 #define ICE_SCHED_NODE_OWNER_AE         1
 550 #define ICE_SCHED_NODE_OWNER_RDMA       2
 551 };
 552
 553 /* Access Macros for Tx Sched Elements data */
 554 #define ICE_TXSCHED_GET_NODE_TEID(x) LE32_TO_CPU((x)->info.node_teid)
 555 #define ICE_TXSCHED_GET_PARENT_TEID(x) LE32_TO_CPU((x)->info.parent_teid)
 556 #define ICE_TXSCHED_GET_CIR_RL_ID(x)    \
 557         LE16_TO_CPU((x)->info.cir_bw.bw_profile_idx)
 558 #define ICE_TXSCHED_GET_EIR_RL_ID(x)    \
 559         LE16_TO_CPU((x)->info.eir_bw.bw_profile_idx)
 560 #define ICE_TXSCHED_GET_SRL_ID(x) LE16_TO_CPU((x)->info.srl_id)
 561 #define ICE_TXSCHED_GET_CIR_BWALLOC(x)  \
 562         LE16_TO_CPU((x)->info.cir_bw.bw_alloc)
 563 #define ICE_TXSCHED_GET_EIR_BWALLOC(x)  \
 564         LE16_TO_CPU((x)->info.eir_bw.bw_alloc)
 565
 566 struct ice_sched_rl_profile {
 567         u32 rate; /* In Kbps */
 568         struct ice_aqc_rl_profile_elem info;
 569 };
 570
 571 /* The aggregator type determines if identifier is for a VSI group,
 572  * aggregator group, aggregator of queues, or queue group.
 573  */
 574 enum ice_agg_type {
 575         ICE_AGG_TYPE_UNKNOWN = 0,
 576         ICE_AGG_TYPE_TC,
 577         ICE_AGG_TYPE_AGG, /* aggregator */
 578         ICE_AGG_TYPE_VSI,
 579         ICE_AGG_TYPE_QG,
 580         ICE_AGG_TYPE_Q
 581 };
 582
 583 /* Rate limit types */
 584 enum ice_rl_type {
 585         ICE_UNKNOWN_BW = 0,
 586         ICE_MIN_BW,             /* for CIR profile */
 587         ICE_MAX_BW,             /* for EIR profile */
 588         ICE_SHARED_BW           /* for shared profile */
 589 };
 590
 591 #define ICE_SCHED_MIN_BW                500             /* in Kbps */
 592 #define ICE_SCHED_MAX_BW                100000000       /* in Kbps */
 593 #define ICE_SCHED_DFLT_BW               0xFFFFFFFF      /* unlimited */
 594 #define ICE_SCHED_NO_PRIORITY           0
 595 #define ICE_SCHED_NO_BW_WT              0
 596 #define ICE_SCHED_DFLT_RL_PROF_ID       0
 597 #define ICE_SCHED_NO_SHARED_RL_PROF_ID  0xFFFF
 598 #define ICE_SCHED_DFLT_BW_WT            4
 599 #define ICE_SCHED_INVAL_PROF_ID         0xFFFF
 600 #define ICE_SCHED_DFLT_BURST_SIZE       (15 * 1024)     /* in bytes (15k) */
 601
 602 /* Access Macros for Tx Sched RL Profile data */
 603 #define ICE_TXSCHED_GET_RL_PROF_ID(p) LE16_TO_CPU((p)->info.profile_id)
 604 #define ICE_TXSCHED_GET_RL_MBS(p) LE16_TO_CPU((p)->info.max_burst_size)
 605 #define ICE_TXSCHED_GET_RL_MULTIPLIER(p) LE16_TO_CPU((p)->info.rl_multiply)
 606 #define ICE_TXSCHED_GET_RL_WAKEUP_MV(p) LE16_TO_CPU((p)->info.wake_up_calc)
 607 #define ICE_TXSCHED_GET_RL_ENCODE(p) LE16_TO_CPU((p)->info.rl_encode)
 608
 609 /* The following tree example shows the naming conventions followed under
 610  * ice_port_info struct for default scheduler tree topology.
 611  *
 612  *                 A tree on a port
 613  *                       *                ---> root node
 614  *        (TC0)/  /  /  / \  \  \  \(TC7) ---> num_branches (range:1- 8)
 615  *            *  *  *  *   *  *  *  *     |
 616  *           /                            |
 617  *          *                             |
 618  *         /                              |-> num_elements (range:1 - 9)
 619  *        *                               |   implies num_of_layers
 620  *       /                                |
 621  *   (a)*                                 |
 622  *
 623  *  (a) is the last_node_teid(not of type Leaf). A leaf node is created under
 624  *  (a) as child node where queues get added, add Tx/Rx queue admin commands;
 625  *  need TEID of (a) to add queues.
 626  *
 627  *  This tree
 628  *       -> has 8 branches (one for each TC)
 629  *       -> First branch (TC0) has 4 elements
 630  *       -> has 4 layers
 631  *       -> (a) is the topmost layer node created by firmware on branch 0
 632  *
 633  *  Note: Above asterisk tree covers only basic terminology and scenario.
 634  *  Refer to the documentation for more info.
 635  */
 636
 637  /* Data structure for saving BW information */
 638 enum ice_bw_type {
 639         ICE_BW_TYPE_PRIO,
 640         ICE_BW_TYPE_CIR,
 641         ICE_BW_TYPE_CIR_WT,
 642         ICE_BW_TYPE_EIR,
 643         ICE_BW_TYPE_EIR_WT,
 644         ICE_BW_TYPE_SHARED,
 645         ICE_BW_TYPE_CNT         /* This must be last */
 646 };
 647
 648 struct ice_bw {
 649         u32 bw;
 650         u16 bw_alloc;
 651 };
 652
 653 struct ice_bw_type_info {
 654         ice_declare_bitmap(bw_t_bitmap, ICE_BW_TYPE_CNT);
 655         u8 generic;
 656         struct ice_bw cir_bw;
 657         struct ice_bw eir_bw;
 658         u32 shared_bw;
 659 };
 660
 661 /* VSI queue context structure for given TC */
 662 struct ice_q_ctx {
 663         u16  q_handle;
 664         u32  q_teid;
 665         /* bw_t_info saves queue BW information */
 666         struct ice_bw_type_info bw_t_info;
 667 };
 668
 669 /* VSI type list entry to locate corresponding VSI/aggregator nodes */
 670 struct ice_sched_vsi_info {
 671         struct ice_sched_node *vsi_node[ICE_MAX_TRAFFIC_CLASS];
 672         struct ice_sched_node *ag_node[ICE_MAX_TRAFFIC_CLASS];
 673         u16 max_lanq[ICE_MAX_TRAFFIC_CLASS];
 674         /* bw_t_info saves VSI BW information */
 675         struct ice_bw_type_info bw_t_info[ICE_MAX_TRAFFIC_CLASS];
 676 };
 677
 678 /* CEE or IEEE 802.1Qaz ETS Configuration data */
 679 struct ice_dcb_ets_cfg {
 680         u8 willing;
 681         u8 cbs;
 682         u8 maxtcs;
 683         u8 prio_table[ICE_MAX_TRAFFIC_CLASS];
 684         u8 tcbwtable[ICE_MAX_TRAFFIC_CLASS];
 685         u8 tsatable[ICE_MAX_TRAFFIC_CLASS];
 686 };
 687
 688 /* CEE or IEEE 802.1Qaz PFC Configuration data */
 689 struct ice_dcb_pfc_cfg {
 690         u8 willing;
 691         u8 mbc;
 692         u8 pfccap;
 693         u8 pfcena;
 694 };
 695
 696 /* CEE or IEEE 802.1Qaz Application Priority data */
 697 struct ice_dcb_app_priority_table {
 698         u16 prot_id;
 699         u8 priority;
 700         u8 selector;
 701 };
 702
 703 #define ICE_MAX_USER_PRIORITY   8
 704 #define ICE_DCBX_MAX_APPS       32
 705 #define ICE_LLDPDU_SIZE         1500
 706 #define ICE_TLV_STATUS_OPER     0x1
 707 #define ICE_TLV_STATUS_SYNC     0x2
 708 #define ICE_TLV_STATUS_ERR      0x4
 709 #define ICE_APP_PROT_ID_FCOE    0x8906
 710 #define ICE_APP_PROT_ID_ISCSI   0x0cbc
 711 #define ICE_APP_PROT_ID_FIP     0x8914
 712 #define ICE_APP_SEL_ETHTYPE     0x1
 713 #define ICE_APP_SEL_TCPIP       0x2
 714 #define ICE_CEE_APP_SEL_ETHTYPE 0x0
 715 #define ICE_CEE_APP_SEL_TCPIP   0x1
 716
 717 struct ice_dcbx_cfg {
 718         u32 numapps;
 719         u32 tlv_status; /* CEE mode TLV status */
 720         struct ice_dcb_ets_cfg etscfg;
 721         struct ice_dcb_ets_cfg etsrec;
 722         struct ice_dcb_pfc_cfg pfc;
 723         struct ice_dcb_app_priority_table app[ICE_DCBX_MAX_APPS];
 724         u8 dcbx_mode;
 725 #define ICE_DCBX_MODE_CEE       0x1
 726 #define ICE_DCBX_MODE_IEEE      0x2
 727         u8 app_mode;
 728 #define ICE_DCBX_APPS_NON_WILLING       0x1
 729 };
 730
 731 struct ice_qos_cfg {
 732         struct ice_dcbx_cfg local_dcbx_cfg;     /* Oper/Local Cfg */
 733         struct ice_dcbx_cfg desired_dcbx_cfg;   /* CEE Desired Cfg */
 734         struct ice_dcbx_cfg remote_dcbx_cfg;    /* Peer Cfg */
 735         u8 dcbx_status : 3;                     /* see ICE_DCBX_STATUS_DIS */
 736         u8 is_sw_lldp : 1;
 737 };
 738
 739 struct ice_port_info {
 740         struct ice_sched_node *root;    /* Root Node per Port */
 741         struct ice_hw *hw;              /* back pointer to HW instance */
 742         u32 last_node_teid;             /* scheduler last node info */
 743         u16 sw_id;                      /* Initial switch ID belongs to port */
 744         u16 pf_vf_num;
 745         u8 port_state;
 746 #define ICE_SCHED_PORT_STATE_INIT       0x0
 747 #define ICE_SCHED_PORT_STATE_READY      0x1
 748         u8 lport;
 749 #define ICE_LPORT_MASK                  0xff
 750         u16 dflt_tx_vsi_rule_id;
 751         u16 dflt_tx_vsi_num;
 752         u16 dflt_rx_vsi_rule_id;
 753         u16 dflt_rx_vsi_num;
 754         struct ice_fc_info fc;
 755         struct ice_mac_info mac;
 756         struct ice_phy_info phy;
 757         struct ice_lock sched_lock;     /* protect access to TXSched tree */
 758         struct ice_sched_node *
 759                 sib_head[ICE_MAX_TRAFFIC_CLASS][ICE_AQC_TOPO_MAX_LEVEL_NUM];
 760         /* List contain profile ID(s) and other params per layer */
 761         struct LIST_HEAD_TYPE rl_prof_list[ICE_AQC_TOPO_MAX_LEVEL_NUM];
 762         struct ice_bw_type_info root_node_bw_t_info;
 763         struct ice_bw_type_info tc_node_bw_t_info[ICE_MAX_TRAFFIC_CLASS];
 764         struct ice_qos_cfg qos_cfg;
 765         u8 is_vf:1;
 766 };
 767
 768 struct ice_switch_info {
 769         struct LIST_HEAD_TYPE vsi_list_map_head;
 770         struct ice_sw_recipe *recp_list;
 771         u16 prof_res_bm_init;
 772         u16 max_used_prof_index;
 773
 774         ice_declare_bitmap(prof_res_bm[ICE_MAX_NUM_PROFILES], ICE_MAX_FV_WORDS);
 775 };
 776
 777 /* Port hardware description */
 778 struct ice_hw {
 779         u8 *hw_addr;
 780         void *back;
 781         struct ice_aqc_layer_props *layer_info;
 782         struct ice_port_info *port_info;
 783         /* 2D Array for each Tx Sched RL Profile type */
 784         struct ice_sched_rl_profile **cir_profiles;
 785         struct ice_sched_rl_profile **eir_profiles;
 786         struct ice_sched_rl_profile **srl_profiles;
 787         /* PSM clock frequency for calculating RL profile params */
 788         u32 psm_clk_freq;
 789         u64 debug_mask;         /* BITMAP for debug mask */
 790         enum ice_mac_type mac_type;
 791
 792         /* pci info */
 793         u16 device_id;
 794         u16 vendor_id;
 795         u16 subsystem_device_id;
 796         u16 subsystem_vendor_id;
 797         u8 revision_id;
 798
 799         u8 pf_id;               /* device profile info */
 800
 801         u16 max_burst_size;     /* driver sets this value */
 802
 803         /* Tx Scheduler values */
 804         u8 num_tx_sched_layers;
 805         u8 num_tx_sched_phys_layers;
 806         u8 flattened_layers;
 807         u8 max_cgds;
 808         u8 sw_entry_point_layer;
 809         u16 max_children[ICE_AQC_TOPO_MAX_LEVEL_NUM];
 810         struct LIST_HEAD_TYPE agg_list; /* lists all aggregator */
 811         struct ice_vsi_ctx *vsi_ctx[ICE_MAX_VSI];
 812         u8 evb_veb;             /* true for VEB, false for VEPA */
 813         u8 reset_ongoing;       /* true if HW is in reset, false otherwise */
 814         struct ice_bus_info bus;
 815         struct ice_nvm_info nvm;
 816         struct ice_hw_dev_caps dev_caps;        /* device capabilities */
 817         struct ice_hw_func_caps func_caps;      /* function capabilities */
 818         struct ice_netlist_ver_info netlist_ver; /* netlist version info */
 819
 820         struct ice_switch_info *switch_info;    /* switch filter lists */
 821
 822         /* Control Queue info */
 823         struct ice_ctl_q_info adminq;
 824         struct ice_ctl_q_info mailboxq;
 825
 826         u8 api_branch;          /* API branch version */
 827         u8 api_maj_ver;         /* API major version */
 828         u8 api_min_ver;         /* API minor version */
 829         u8 api_patch;           /* API patch version */
 830         u8 fw_branch;           /* firmware branch version */
 831         u8 fw_maj_ver;          /* firmware major version */
 832         u8 fw_min_ver;          /* firmware minor version */
 833         u8 fw_patch;            /* firmware patch version */
 834         u32 fw_build;           /* firmware build number */
 835
 836 /* Device max aggregate bandwidths corresponding to the GL_PWR_MODE_CTL
 837  * register. Used for determining the ITR/INTRL granularity during
 838  * initialization.
 839  */
 840 #define ICE_MAX_AGG_BW_200G     0x0
 841 #define ICE_MAX_AGG_BW_100G     0X1
 842 #define ICE_MAX_AGG_BW_50G      0x2
 843 #define ICE_MAX_AGG_BW_25G      0x3
 844         /* ITR granularity for different speeds */
 845 #define ICE_ITR_GRAN_ABOVE_25   2
 846 #define ICE_ITR_GRAN_MAX_25     4
 847         /* ITR granularity in 1 us */
 848         u8 itr_gran;
 849         /* INTRL granularity for different speeds */
 850 #define ICE_INTRL_GRAN_ABOVE_25 4
 851 #define ICE_INTRL_GRAN_MAX_25   8
 852         /* INTRL granularity in 1 us */
 853         u8 intrl_gran;
 854
 855         u8 ucast_shared;        /* true if VSIs can share unicast addr */
 856
 857 #define ICE_PHY_PER_NAC         1
 858 #define ICE_MAX_QUAD            2
 859 #define ICE_NUM_QUAD_TYPE       2
 860 #define ICE_PORTS_PER_QUAD      4
 861 #define ICE_PHY_0_LAST_QUAD     1
 862 #define ICE_PORTS_PER_PHY       8
 863 #define ICE_NUM_EXTERNAL_PORTS          ICE_PORTS_PER_PHY
 864
 865         /* Active package version (currently active) */
 866         struct ice_pkg_ver active_pkg_ver;
 867         u32 active_track_id;
 868         u8 active_pkg_name[ICE_PKG_NAME_SIZE];
 869         u8 active_pkg_in_nvm;
 870
 871         enum ice_aq_err pkg_dwnld_status;
 872
 873         /* Driver's package ver - (from the Metadata seg) */
 874         struct ice_pkg_ver pkg_ver;
 875         u8 pkg_name[ICE_PKG_NAME_SIZE];
 876
 877         /* Driver's Ice package version (from the Ice seg) */
 878         struct ice_pkg_ver ice_pkg_ver;
 879         u8 ice_pkg_name[ICE_PKG_NAME_SIZE];
 880
 881         /* Pointer to the ice segment */
 882         struct ice_seg *seg;
 883
 884         /* Pointer to allocated copy of pkg memory */
 885         u8 *pkg_copy;
 886         u32 pkg_size;
 887
 888         /* tunneling info */
 889         struct ice_lock tnl_lock;
 890         struct ice_tunnel_table tnl;
 891
 892         /* HW block tables */
 893         struct ice_blk_info blk[ICE_BLK_COUNT];
 894         struct ice_lock fl_profs_locks[ICE_BLK_COUNT];  /* lock fltr profiles */
 895         struct LIST_HEAD_TYPE fl_profs[ICE_BLK_COUNT];
 896         struct ice_lock rss_locks;      /* protect RSS configuration */
 897         struct LIST_HEAD_TYPE rss_list_head;
 898 };
 899
 900 /* Statistics collected by each port, VSI, VEB, and S-channel */
 901 struct ice_eth_stats {
 902         u64 rx_bytes;                   /* gorc */
 903         u64 rx_unicast;                 /* uprc */
 904         u64 rx_multicast;               /* mprc */
 905         u64 rx_broadcast;               /* bprc */
 906         u64 rx_discards;                /* rdpc */
 907         u64 rx_unknown_protocol;        /* rupp */
 908         u64 tx_bytes;                   /* gotc */
 909         u64 tx_unicast;                 /* uptc */
 910         u64 tx_multicast;               /* mptc */
 911         u64 tx_broadcast;               /* bptc */
 912         u64 tx_discards;                /* tdpc */
 913         u64 tx_errors;                  /* tepc */
 914         u64 rx_no_desc;                 /* repc */
 915         u64 rx_errors;                  /* repc */
 916 };
 917
 918 #define ICE_MAX_UP      8
 919
 920 /* Statistics collected per VEB per User Priority (UP) for up to 8 UPs */
 921 struct ice_veb_up_stats {
 922         u64 up_rx_pkts[ICE_MAX_UP];
 923         u64 up_rx_bytes[ICE_MAX_UP];
 924         u64 up_tx_pkts[ICE_MAX_UP];
 925         u64 up_tx_bytes[ICE_MAX_UP];
 926 };
 927
 928 /* Statistics collected by the MAC */
 929 struct ice_hw_port_stats {
 930         /* eth stats collected by the port */
 931         struct ice_eth_stats eth;
 932         /* additional port specific stats */
 933         u64 tx_dropped_link_down;       /* tdold */
 934         u64 crc_errors;                 /* crcerrs */
 935         u64 illegal_bytes;              /* illerrc */
 936         u64 error_bytes;                /* errbc */
 937         u64 mac_local_faults;           /* mlfc */
 938         u64 mac_remote_faults;          /* mrfc */
 939         u64 rx_len_errors;              /* rlec */
 940         u64 link_xon_rx;                /* lxonrxc */
 941         u64 link_xoff_rx;               /* lxoffrxc */
 942         u64 link_xon_tx;                /* lxontxc */
 943         u64 link_xoff_tx;               /* lxofftxc */
 944         u64 priority_xon_rx[8];         /* pxonrxc[8] */
 945         u64 priority_xoff_rx[8];        /* pxoffrxc[8] */
 946         u64 priority_xon_tx[8];         /* pxontxc[8] */
 947         u64 priority_xoff_tx[8];        /* pxofftxc[8] */
 948         u64 priority_xon_2_xoff[8];     /* pxon2offc[8] */
 949         u64 rx_size_64;                 /* prc64 */
 950         u64 rx_size_127;                /* prc127 */
 951         u64 rx_size_255;                /* prc255 */
 952         u64 rx_size_511;                /* prc511 */
 953         u64 rx_size_1023;               /* prc1023 */
 954         u64 rx_size_1522;               /* prc1522 */
 955         u64 rx_size_big;                /* prc9522 */
 956         u64 rx_undersize;               /* ruc */
 957         u64 rx_fragments;               /* rfc */
 958         u64 rx_oversize;                /* roc */
 959         u64 rx_jabber;                  /* rjc */
 960         u64 tx_size_64;                 /* ptc64 */
 961         u64 tx_size_127;                /* ptc127 */
 962         u64 tx_size_255;                /* ptc255 */
 963         u64 tx_size_511;                /* ptc511 */
 964         u64 tx_size_1023;               /* ptc1023 */
 965         u64 tx_size_1522;               /* ptc1522 */
 966         u64 tx_size_big;                /* ptc9522 */
 967         u64 mac_short_pkt_dropped;      /* mspdc */
 968         /* EEE LPI */
 969         u32 tx_lpi_status;
 970         u32 rx_lpi_status;
 971         u64 tx_lpi_count;               /* etlpic */
 972         u64 rx_lpi_count;               /* erlpic */
 973 };
 974
 975 enum ice_sw_fwd_act_type {
 976         ICE_FWD_TO_VSI = 0,
 977         ICE_FWD_TO_VSI_LIST, /* Do not use this when adding filter */
 978         ICE_FWD_TO_Q,
 979         ICE_FWD_TO_QGRP,
 980         ICE_DROP_PACKET,
 981         ICE_INVAL_ACT
 982 };
 983
 984 /* Checksum and Shadow RAM pointers */
 985 #define ICE_SR_NVM_CTRL_WORD                    0x00
 986 #define ICE_SR_PHY_ANALOG_PTR                   0x04
 987 #define ICE_SR_OPTION_ROM_PTR                   0x05
 988 #define ICE_SR_RO_PCIR_REGS_AUTO_LOAD_PTR       0x06
 989 #define ICE_SR_AUTO_GENERATED_POINTERS_PTR      0x07
 990 #define ICE_SR_PCIR_REGS_AUTO_LOAD_PTR          0x08
 991 #define ICE_SR_EMP_GLOBAL_MODULE_PTR            0x09
 992 #define ICE_SR_EMP_IMAGE_PTR                    0x0B
 993 #define ICE_SR_PE_IMAGE_PTR                     0x0C
 994 #define ICE_SR_CSR_PROTECTED_LIST_PTR           0x0D
 995 #define ICE_SR_MNG_CFG_PTR                      0x0E
 996 #define ICE_SR_EMP_MODULE_PTR                   0x0F
 997 #define ICE_SR_PBA_BLOCK_PTR                    0x16
 998 #define ICE_SR_BOOT_CFG_PTR                     0x132
 999 #define ICE_SR_NVM_WOL_CFG                      0x19
1000 #define ICE_NVM_OROM_VER_OFF                    0x02
1001 #define ICE_SR_NVM_DEV_STARTER_VER              0x18
1002 #define ICE_SR_ALTERNATE_SAN_MAC_ADDR_PTR       0x27
1003 #define ICE_SR_PERMANENT_SAN_MAC_ADDR_PTR       0x28
1004 #define ICE_SR_NVM_MAP_VER                      0x29
1005 #define ICE_SR_NVM_IMAGE_VER                    0x2A
1006 #define ICE_SR_NVM_STRUCTURE_VER                0x2B
1007 #define ICE_SR_NVM_EETRACK_LO                   0x2D
1008 #define ICE_SR_NVM_EETRACK_HI                   0x2E
1009 #define ICE_NVM_VER_LO_SHIFT                    0
1010 #define ICE_NVM_VER_LO_MASK                     (0xff << ICE_NVM_VER_LO_SHIFT)
1011 #define ICE_NVM_VER_HI_SHIFT                    12
1012 #define ICE_NVM_VER_HI_MASK                     (0xf << ICE_NVM_VER_HI_SHIFT)
1013 #define ICE_OEM_EETRACK_ID                      0xffffffff
1014 #define ICE_OROM_VER_PATCH_SHIFT                0
1015 #define ICE_OROM_VER_PATCH_MASK         (0xff << ICE_OROM_VER_PATCH_SHIFT)
1016 #define ICE_OROM_VER_BUILD_SHIFT                8
1017 #define ICE_OROM_VER_BUILD_MASK         (0xffff << ICE_OROM_VER_BUILD_SHIFT)
1018 #define ICE_OROM_VER_SHIFT                      24
1019 #define ICE_OROM_VER_MASK                       (0xff << ICE_OROM_VER_SHIFT)
1020 #define ICE_SR_VPD_PTR                          0x2F
1021 #define ICE_SR_PXE_SETUP_PTR                    0x30
1022 #define ICE_SR_PXE_CFG_CUST_OPTIONS_PTR         0x31
1023 #define ICE_SR_NVM_ORIGINAL_EETRACK_LO          0x34
1024 #define ICE_SR_NVM_ORIGINAL_EETRACK_HI          0x35
1025 #define ICE_SR_VLAN_CFG_PTR                     0x37
1026 #define ICE_SR_POR_REGS_AUTO_LOAD_PTR           0x38
1027 #define ICE_SR_EMPR_REGS_AUTO_LOAD_PTR          0x3A
1028 #define ICE_SR_GLOBR_REGS_AUTO_LOAD_PTR         0x3B
1029 #define ICE_SR_CORER_REGS_AUTO_LOAD_PTR         0x3C
1030 #define ICE_SR_PHY_CFG_SCRIPT_PTR               0x3D
1031 #define ICE_SR_PCIE_ALT_AUTO_LOAD_PTR           0x3E
1032 #define ICE_SR_SW_CHECKSUM_WORD                 0x3F
1033 #define ICE_SR_PFA_PTR                          0x40
1034 #define ICE_SR_1ST_SCRATCH_PAD_PTR              0x41
1035 #define ICE_SR_1ST_NVM_BANK_PTR                 0x42
1036 #define ICE_SR_NVM_BANK_SIZE                    0x43
1037 #define ICE_SR_1ST_OROM_BANK_PTR                0x44
1038 #define ICE_SR_OROM_BANK_SIZE                   0x45
1039 #define ICE_SR_NETLIST_BANK_PTR                 0x46
1040 #define ICE_SR_NETLIST_BANK_SIZE                0x47
1041 #define ICE_SR_EMP_SR_SETTINGS_PTR              0x48
1042 #define ICE_SR_CONFIGURATION_METADATA_PTR       0x4D
1043 #define ICE_SR_IMMEDIATE_VALUES_PTR             0x4E
1044 #define ICE_SR_LINK_DEFAULT_OVERRIDE_PTR        0x134
1045 #define ICE_SR_POR_REGISTERS_AUTOLOAD_PTR       0x118
1046
1047 /* Auxiliary field, mask and shift definition for Shadow RAM and NVM Flash */
1048 #define ICE_SR_VPD_SIZE_WORDS           512
1049 #define ICE_SR_PCIE_ALT_SIZE_WORDS      512
1050 #define ICE_SR_CTRL_WORD_1_S            0x06
1051 #define ICE_SR_CTRL_WORD_1_M            (0x03 << ICE_SR_CTRL_WORD_1_S)
1052
1053 /* Shadow RAM related */
1054 #define ICE_SR_SECTOR_SIZE_IN_WORDS     0x800
1055 #define ICE_SR_BUF_ALIGNMENT            4096
1056 #define ICE_SR_WORDS_IN_1KB             512
1057 /* Checksum should be calculated such that after adding all the words,
1058  * including the checksum word itself, the sum should be 0xBABA.
1059  */
1060 #define ICE_SR_SW_CHECKSUM_BASE         0xBABA
1061
1062 /* Link override related */
1063 #define ICE_SR_PFA_LINK_OVERRIDE_WORDS          10
1064 #define ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS      4
1065 #define ICE_SR_PFA_LINK_OVERRIDE_OFFSET         2
1066 #define ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET     1
1067 #define ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET     2
1068 #define ICE_FW_API_LINK_OVERRIDE_MAJ            1
1069 #define ICE_FW_API_LINK_OVERRIDE_MIN            5
1070 #define ICE_FW_API_LINK_OVERRIDE_PATCH          2
1071
1072 #define ICE_PBA_FLAG_DFLT               0xFAFA
1073 /* Hash redirection LUT for VSI - maximum array size */
1074 #define ICE_VSIQF_HLUT_ARRAY_SIZE       ((VSIQF_HLUT_MAX_INDEX + 1) * 4)
1075
1076 /*
1077  * Defines for values in the VF_PE_DB_SIZE bits in the GLPCI_LBARCTRL register.
1078  * This is needed to determine the BAR0 space for the VFs
1079  */
1080 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_0KB 0x0
1081 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_8KB 0x1
1082 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_64KB 0x2
1083
1084 /* AQ API version for LLDP_FILTER_CONTROL */
1085 #define ICE_FW_API_LLDP_FLTR_MAJ        1
1086 #define ICE_FW_API_LLDP_FLTR_MIN        7
1087 #define ICE_FW_API_LLDP_FLTR_PATCH      1
1088 #endif /* _ICE_TYPE_H_ */