sys/dev/ichwd/ichwd.c

   1 /*-
   2  * Copyright (c) 2004 Texas A&M University
   3  * All rights reserved.
   4  *
   5  * Developer: Wm. Daryl Hawkins
   6  *
   7  * Redistribution and use in source and binary forms, with or without
   8  * modification, are permitted provided that the following conditions
   9  * are met:
  10  * 1. Redistributions of source code must retain the above copyright
  11  *    notice, this list of conditions and the following disclaimer.
  12  * 2. Redistributions in binary form must reproduce the above copyright
  13  *    notice, this list of conditions and the following disclaimer in the
  14  *    documentation and/or other materials provided with the distribution.
  15  *
  16  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  17  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  18  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  19  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  20  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  21  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  22  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  23  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  24  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  25  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  26  * SUCH DAMAGE.
  27  */
  28
  29 /*
  30  * Intel ICH Watchdog Timer (WDT) driver
  31  *
  32  * Originally developed by Wm. Daryl Hawkins of Texas A&M
  33  * Heavily modified by <des@FreeBSD.org>
  34  *
  35  * This is a tricky one.  The ICH WDT can't be treated as a regular PCI
  36  * device as it's actually an integrated function of the ICH LPC interface
  37  * bridge.  Detection is also awkward, because we can only infer the
  38  * presence of the watchdog timer from the fact that the machine has an
  39  * ICH chipset, or, on ACPI 2.x systems, by the presence of the 'WDDT'
  40  * ACPI table (although this driver does not support the ACPI detection
  41  * method).
  42  *
  43  * There is one slight problem on non-ACPI or ACPI 1.x systems: we have no
  44  * way of knowing if the WDT is permanently disabled (either by the BIOS
  45  * or in hardware).
  46  *
  47  * The WDT is programmed through I/O registers in the ACPI I/O space.
  48  * Intel swears it's always at offset 0x60, so we use that.
  49  *
  50  * For details about the ICH WDT, see Intel Application Note AP-725
  51  * (document no. 292273-001).  The WDT is also described in the individual
  52  * chipset datasheets, e.g. Intel82801EB ICH5 / 82801ER ICH5R Datasheet
  53  * (document no. 252516-001) sections 9.10 and 9.11.
  54  *
  55  * ICH6/7/8 support by Takeharu KATO <takeharu1219@ybb.ne.jp>
  56  * SoC PMC support by Denir Li <denir.li@cas-well.com>
  57  */
  58
  59 #include <sys/cdefs.h>
  60 __FBSDID("$FreeBSD$");
  61
  62 #include <sys/param.h>
  63 #include <sys/kernel.h>
  64 #include <sys/module.h>
  65 #include <sys/systm.h>
  66 #include <sys/bus.h>
  67 #include <machine/bus.h>
  68 #include <sys/rman.h>
  69 #include <machine/resource.h>
  70 #include <sys/watchdog.h>
  71
  72 #include <isa/isavar.h>
  73 #include <dev/pci/pcivar.h>
  74
  75 #include <dev/ichwd/ichwd.h>
  76
  77 #include <x86/pci_cfgreg.h>
  78 #include <dev/pci/pcivar.h>
  79 #include <dev/pci/pci_private.h>
  80
  81 static struct ichwd_device ichwd_devices[] = {
  82         { DEVICEID_82801AA,  "Intel 82801AA watchdog timer",    1, 1 },
  83         { DEVICEID_82801AB,  "Intel 82801AB watchdog timer",    1, 1 },
  84         { DEVICEID_82801BA,  "Intel 82801BA watchdog timer",    2, 1 },
  85         { DEVICEID_82801BAM, "Intel 82801BAM watchdog timer",   2, 1 },
  86         { DEVICEID_82801CA,  "Intel 82801CA watchdog timer",    3, 1 },
  87         { DEVICEID_82801CAM, "Intel 82801CAM watchdog timer",   3, 1 },
  88         { DEVICEID_82801DB,  "Intel 82801DB watchdog timer",    4, 1 },
  89         { DEVICEID_82801DBM, "Intel 82801DBM watchdog timer",   4, 1 },
  90         { DEVICEID_82801E,   "Intel 82801E watchdog timer",     5, 1 },
  91         { DEVICEID_82801EB,  "Intel 82801EB watchdog timer",    5, 1 },
  92         { DEVICEID_82801EBR, "Intel 82801EB/ER watchdog timer", 5, 1 },
  93         { DEVICEID_6300ESB,  "Intel 6300ESB watchdog timer",    5, 1 },
  94         { DEVICEID_82801FBR, "Intel 82801FB/FR watchdog timer", 6, 2 },
  95         { DEVICEID_ICH6M,    "Intel ICH6M watchdog timer",      6, 2 },
  96         { DEVICEID_ICH6W,    "Intel ICH6W watchdog timer",      6, 2 },
  97         { DEVICEID_ICH7,     "Intel ICH7 watchdog timer",       7, 2 },
  98         { DEVICEID_ICH7DH,   "Intel ICH7DH watchdog timer",     7, 2 },
  99         { DEVICEID_ICH7M,    "Intel ICH7M watchdog timer",      7, 2 },
 100         { DEVICEID_ICH7MDH,  "Intel ICH7MDH watchdog timer",    7, 2 },
 101         { DEVICEID_NM10,     "Intel NM10 watchdog timer",       7, 2 },
 102         { DEVICEID_ICH8,     "Intel ICH8 watchdog timer",       8, 2 },
 103         { DEVICEID_ICH8DH,   "Intel ICH8DH watchdog timer",     8, 2 },
 104         { DEVICEID_ICH8DO,   "Intel ICH8DO watchdog timer",     8, 2 },
 105         { DEVICEID_ICH8M,    "Intel ICH8M watchdog timer",      8, 2 },
 106         { DEVICEID_ICH8ME,   "Intel ICH8M-E watchdog timer",    8, 2 },
 107         { DEVICEID_63XXESB,  "Intel 63XXESB watchdog timer",    8, 2 },
 108         { DEVICEID_ICH9,     "Intel ICH9 watchdog timer",       9, 2 },
 109         { DEVICEID_ICH9DH,   "Intel ICH9DH watchdog timer",     9, 2 },
 110         { DEVICEID_ICH9DO,   "Intel ICH9DO watchdog timer",     9, 2 },
 111         { DEVICEID_ICH9M,    "Intel ICH9M watchdog timer",      9, 2 },
 112         { DEVICEID_ICH9ME,   "Intel ICH9M-E watchdog timer",    9, 2 },
 113         { DEVICEID_ICH9R,    "Intel ICH9R watchdog timer",      9, 2 },
 114         { DEVICEID_ICH10,    "Intel ICH10 watchdog timer",      10, 2 },
 115         { DEVICEID_ICH10D,   "Intel ICH10D watchdog timer",     10, 2 },
 116         { DEVICEID_ICH10DO,  "Intel ICH10DO watchdog timer",    10, 2 },
 117         { DEVICEID_ICH10R,   "Intel ICH10R watchdog timer",     10, 2 },
 118         { DEVICEID_PCH,      "Intel PCH watchdog timer",        10, 2 },
 119         { DEVICEID_PCHM,     "Intel PCH watchdog timer",        10, 2 },
 120         { DEVICEID_P55,      "Intel P55 watchdog timer",        10, 2 },
 121         { DEVICEID_PM55,     "Intel PM55 watchdog timer",       10, 2 },
 122         { DEVICEID_H55,      "Intel H55 watchdog timer",        10, 2 },
 123         { DEVICEID_QM57,     "Intel QM57 watchdog timer",       10, 2 },
 124         { DEVICEID_H57,      "Intel H57 watchdog timer",        10, 2 },
 125         { DEVICEID_HM55,     "Intel HM55 watchdog timer",       10, 2 },
 126         { DEVICEID_Q57,      "Intel Q57 watchdog timer",        10, 2 },
 127         { DEVICEID_HM57,     "Intel HM57 watchdog timer",       10, 2 },
 128         { DEVICEID_PCHMSFF,  "Intel PCHMSFF watchdog timer",    10, 2 },
 129         { DEVICEID_QS57,     "Intel QS57 watchdog timer",       10, 2 },
 130         { DEVICEID_3400,     "Intel 3400 watchdog timer",       10, 2 },
 131         { DEVICEID_3420,     "Intel 3420 watchdog timer",       10, 2 },
 132         { DEVICEID_3450,     "Intel 3450 watchdog timer",       10, 2 },
 133         { DEVICEID_CPT0,     "Intel Cougar Point watchdog timer",       10, 2 },
 134         { DEVICEID_CPT1,     "Intel Cougar Point watchdog timer",       10, 2 },
 135         { DEVICEID_CPT2,     "Intel Cougar Point watchdog timer",       10, 2 },
 136         { DEVICEID_CPT3,     "Intel Cougar Point watchdog timer",       10, 2 },
 137         { DEVICEID_CPT4,     "Intel Cougar Point watchdog timer",       10, 2 },
 138         { DEVICEID_CPT5,     "Intel Cougar Point watchdog timer",       10, 2 },
 139         { DEVICEID_CPT6,     "Intel Cougar Point watchdog timer",       10, 2 },
 140         { DEVICEID_CPT7,     "Intel Cougar Point watchdog timer",       10, 2 },
 141         { DEVICEID_CPT8,     "Intel Cougar Point watchdog timer",       10, 2 },
 142         { DEVICEID_CPT9,     "Intel Cougar Point watchdog timer",       10, 2 },
 143         { DEVICEID_CPT10,    "Intel Cougar Point watchdog timer",       10, 2 },
 144         { DEVICEID_CPT11,    "Intel Cougar Point watchdog timer",       10, 2 },
 145         { DEVICEID_CPT12,    "Intel Cougar Point watchdog timer",       10, 2 },
 146         { DEVICEID_CPT13,    "Intel Cougar Point watchdog timer",       10, 2 },
 147         { DEVICEID_CPT14,    "Intel Cougar Point watchdog timer",       10, 2 },
 148         { DEVICEID_CPT15,    "Intel Cougar Point watchdog timer",       10, 2 },
 149         { DEVICEID_CPT16,    "Intel Cougar Point watchdog timer",       10, 2 },
 150         { DEVICEID_CPT17,    "Intel Cougar Point watchdog timer",       10, 2 },
 151         { DEVICEID_CPT18,    "Intel Cougar Point watchdog timer",       10, 2 },
 152         { DEVICEID_CPT19,    "Intel Cougar Point watchdog timer",       10, 2 },
 153         { DEVICEID_CPT20,    "Intel Cougar Point watchdog timer",       10, 2 },
 154         { DEVICEID_CPT21,    "Intel Cougar Point watchdog timer",       10, 2 },
 155         { DEVICEID_CPT22,    "Intel Cougar Point watchdog timer",       10, 2 },
 156         { DEVICEID_CPT23,    "Intel Cougar Point watchdog timer",       10, 2 },
 157         { DEVICEID_CPT24,    "Intel Cougar Point watchdog timer",       10, 2 },
 158         { DEVICEID_CPT25,    "Intel Cougar Point watchdog timer",       10, 2 },
 159         { DEVICEID_CPT26,    "Intel Cougar Point watchdog timer",       10, 2 },
 160         { DEVICEID_CPT27,    "Intel Cougar Point watchdog timer",       10, 2 },
 161         { DEVICEID_CPT28,    "Intel Cougar Point watchdog timer",       10, 2 },
 162         { DEVICEID_CPT29,    "Intel Cougar Point watchdog timer",       10, 2 },
 163         { DEVICEID_CPT30,    "Intel Cougar Point watchdog timer",       10, 2 },
 164         { DEVICEID_CPT31,    "Intel Cougar Point watchdog timer",       10, 2 },
 165         { DEVICEID_PATSBURG_LPC1, "Intel Patsburg watchdog timer",      10, 2 },
 166         { DEVICEID_PATSBURG_LPC2, "Intel Patsburg watchdog timer",      10, 2 },
 167         { DEVICEID_PPT0,     "Intel Panther Point watchdog timer",      10, 2 },
 168         { DEVICEID_PPT1,     "Intel Panther Point watchdog timer",      10, 2 },
 169         { DEVICEID_PPT2,     "Intel Panther Point watchdog timer",      10, 2 },
 170         { DEVICEID_PPT3,     "Intel Panther Point watchdog timer",      10, 2 },
 171         { DEVICEID_PPT4,     "Intel Panther Point watchdog timer",      10, 2 },
 172         { DEVICEID_PPT5,     "Intel Panther Point watchdog timer",      10, 2 },
 173         { DEVICEID_PPT6,     "Intel Panther Point watchdog timer",      10, 2 },
 174         { DEVICEID_PPT7,     "Intel Panther Point watchdog timer",      10, 2 },
 175         { DEVICEID_PPT8,     "Intel Panther Point watchdog timer",      10, 2 },
 176         { DEVICEID_PPT9,     "Intel Panther Point watchdog timer",      10, 2 },
 177         { DEVICEID_PPT10,    "Intel Panther Point watchdog timer",      10, 2 },
 178         { DEVICEID_PPT11,    "Intel Panther Point watchdog timer",      10, 2 },
 179         { DEVICEID_PPT12,    "Intel Panther Point watchdog timer",      10, 2 },
 180         { DEVICEID_PPT13,    "Intel Panther Point watchdog timer",      10, 2 },
 181         { DEVICEID_PPT14,    "Intel Panther Point watchdog timer",      10, 2 },
 182         { DEVICEID_PPT15,    "Intel Panther Point watchdog timer",      10, 2 },
 183         { DEVICEID_PPT16,    "Intel Panther Point watchdog timer",      10, 2 },
 184         { DEVICEID_PPT17,    "Intel Panther Point watchdog timer",      10, 2 },
 185         { DEVICEID_PPT18,    "Intel Panther Point watchdog timer",      10, 2 },
 186         { DEVICEID_PPT19,    "Intel Panther Point watchdog timer",      10, 2 },
 187         { DEVICEID_PPT20,    "Intel Panther Point watchdog timer",      10, 2 },
 188         { DEVICEID_PPT21,    "Intel Panther Point watchdog timer",      10, 2 },
 189         { DEVICEID_PPT22,    "Intel Panther Point watchdog timer",      10, 2 },
 190         { DEVICEID_PPT23,    "Intel Panther Point watchdog timer",      10, 2 },
 191         { DEVICEID_PPT24,    "Intel Panther Point watchdog timer",      10, 2 },
 192         { DEVICEID_PPT25,    "Intel Panther Point watchdog timer",      10, 2 },
 193         { DEVICEID_PPT26,    "Intel Panther Point watchdog timer",      10, 2 },
 194         { DEVICEID_PPT27,    "Intel Panther Point watchdog timer",      10, 2 },
 195         { DEVICEID_PPT28,    "Intel Panther Point watchdog timer",      10, 2 },
 196         { DEVICEID_PPT29,    "Intel Panther Point watchdog timer",      10, 2 },
 197         { DEVICEID_PPT30,    "Intel Panther Point watchdog timer",      10, 2 },
 198         { DEVICEID_PPT31,    "Intel Panther Point watchdog timer",      10, 2 },
 199         { DEVICEID_LPT0,     "Intel Lynx Point watchdog timer",         10, 2 },
 200         { DEVICEID_LPT1,     "Intel Lynx Point watchdog timer",         10, 2 },
 201         { DEVICEID_LPT2,     "Intel Lynx Point watchdog timer",         10, 2 },
 202         { DEVICEID_LPT3,     "Intel Lynx Point watchdog timer",         10, 2 },
 203         { DEVICEID_LPT4,     "Intel Lynx Point watchdog timer",         10, 2 },
 204         { DEVICEID_LPT5,     "Intel Lynx Point watchdog timer",         10, 2 },
 205         { DEVICEID_LPT6,     "Intel Lynx Point watchdog timer",         10, 2 },
 206         { DEVICEID_LPT7,     "Intel Lynx Point watchdog timer",         10, 2 },
 207         { DEVICEID_LPT8,     "Intel Lynx Point watchdog timer",         10, 2 },
 208         { DEVICEID_LPT9,     "Intel Lynx Point watchdog timer",         10, 2 },
 209         { DEVICEID_LPT10,    "Intel Lynx Point watchdog timer",         10, 2 },
 210         { DEVICEID_LPT11,    "Intel Lynx Point watchdog timer",         10, 2 },
 211         { DEVICEID_LPT12,    "Intel Lynx Point watchdog timer",         10, 2 },
 212         { DEVICEID_LPT13,    "Intel Lynx Point watchdog timer",         10, 2 },
 213         { DEVICEID_LPT14,    "Intel Lynx Point watchdog timer",         10, 2 },
 214         { DEVICEID_LPT15,    "Intel Lynx Point watchdog timer",         10, 2 },
 215         { DEVICEID_LPT16,    "Intel Lynx Point watchdog timer",         10, 2 },
 216         { DEVICEID_LPT17,    "Intel Lynx Point watchdog timer",         10, 2 },
 217         { DEVICEID_LPT18,    "Intel Lynx Point watchdog timer",         10, 2 },
 218         { DEVICEID_LPT19,    "Intel Lynx Point watchdog timer",         10, 2 },
 219         { DEVICEID_LPT20,    "Intel Lynx Point watchdog timer",         10, 2 },
 220         { DEVICEID_LPT21,    "Intel Lynx Point watchdog timer",         10, 2 },
 221         { DEVICEID_LPT22,    "Intel Lynx Point watchdog timer",         10, 2 },
 222         { DEVICEID_LPT23,    "Intel Lynx Point watchdog timer",         10, 2 },
 223         { DEVICEID_LPT24,    "Intel Lynx Point watchdog timer",         10, 2 },
 224         { DEVICEID_LPT25,    "Intel Lynx Point watchdog timer",         10, 2 },
 225         { DEVICEID_LPT26,    "Intel Lynx Point watchdog timer",         10, 2 },
 226         { DEVICEID_LPT27,    "Intel Lynx Point watchdog timer",         10, 2 },
 227         { DEVICEID_LPT28,    "Intel Lynx Point watchdog timer",         10, 2 },
 228         { DEVICEID_LPT29,    "Intel Lynx Point watchdog timer",         10, 2 },
 229         { DEVICEID_LPT30,    "Intel Lynx Point watchdog timer",         10, 2 },
 230         { DEVICEID_LPT31,    "Intel Lynx Point watchdog timer",         10, 2 },
 231         { DEVICEID_WCPT1,    "Intel Wildcat Point watchdog timer",      10, 2 },
 232         { DEVICEID_WCPT2,    "Intel Wildcat Point watchdog timer",      10, 2 },
 233         { DEVICEID_WCPT3,    "Intel Wildcat Point watchdog timer",      10, 2 },
 234         { DEVICEID_WCPT4,    "Intel Wildcat Point watchdog timer",      10, 2 },
 235         { DEVICEID_WCPT6,    "Intel Wildcat Point watchdog timer",      10, 2 },
 236         { DEVICEID_WBG0,     "Intel Wellsburg watchdog timer",          10, 2 },
 237         { DEVICEID_WBG1,     "Intel Wellsburg watchdog timer",          10, 2 },
 238         { DEVICEID_WBG2,     "Intel Wellsburg watchdog timer",          10, 2 },
 239         { DEVICEID_WBG3,     "Intel Wellsburg watchdog timer",          10, 2 },
 240         { DEVICEID_WBG4,     "Intel Wellsburg watchdog timer",          10, 2 },
 241         { DEVICEID_WBG5,     "Intel Wellsburg watchdog timer",          10, 2 },
 242         { DEVICEID_WBG6,     "Intel Wellsburg watchdog timer",          10, 2 },
 243         { DEVICEID_WBG7,     "Intel Wellsburg watchdog timer",          10, 2 },
 244         { DEVICEID_WBG8,     "Intel Wellsburg watchdog timer",          10, 2 },
 245         { DEVICEID_WBG9,     "Intel Wellsburg watchdog timer",          10, 2 },
 246         { DEVICEID_WBG10,    "Intel Wellsburg watchdog timer",          10, 2 },
 247         { DEVICEID_WBG11,    "Intel Wellsburg watchdog timer",          10, 2 },
 248         { DEVICEID_WBG12,    "Intel Wellsburg watchdog timer",          10, 2 },
 249         { DEVICEID_WBG13,    "Intel Wellsburg watchdog timer",          10, 2 },
 250         { DEVICEID_WBG14,    "Intel Wellsburg watchdog timer",          10, 2 },
 251         { DEVICEID_WBG15,    "Intel Wellsburg watchdog timer",          10, 2 },
 252         { DEVICEID_WBG16,    "Intel Wellsburg watchdog timer",          10, 2 },
 253         { DEVICEID_WBG17,    "Intel Wellsburg watchdog timer",          10, 2 },
 254         { DEVICEID_WBG18,    "Intel Wellsburg watchdog timer",          10, 2 },
 255         { DEVICEID_WBG19,    "Intel Wellsburg watchdog timer",          10, 2 },
 256         { DEVICEID_WBG20,    "Intel Wellsburg watchdog timer",          10, 2 },
 257         { DEVICEID_WBG21,    "Intel Wellsburg watchdog timer",          10, 2 },
 258         { DEVICEID_WBG22,    "Intel Wellsburg watchdog timer",          10, 2 },
 259         { DEVICEID_WBG23,    "Intel Wellsburg watchdog timer",          10, 2 },
 260         { DEVICEID_WBG24,    "Intel Wellsburg watchdog timer",          10, 2 },
 261         { DEVICEID_WBG25,    "Intel Wellsburg watchdog timer",          10, 2 },
 262         { DEVICEID_WBG26,    "Intel Wellsburg watchdog timer",          10, 2 },
 263         { DEVICEID_WBG27,    "Intel Wellsburg watchdog timer",          10, 2 },
 264         { DEVICEID_WBG28,    "Intel Wellsburg watchdog timer",          10, 2 },
 265         { DEVICEID_WBG29,    "Intel Wellsburg watchdog timer",          10, 2 },
 266         { DEVICEID_WBG30,    "Intel Wellsburg watchdog timer",          10, 2 },
 267         { DEVICEID_WBG31,    "Intel Wellsburg watchdog timer",          10, 2 },
 268         { DEVICEID_LPT_LP0,  "Intel Lynx Point-LP watchdog timer",      10, 2 },
 269         { DEVICEID_LPT_LP1,  "Intel Lynx Point-LP watchdog timer",      10, 2 },
 270         { DEVICEID_LPT_LP2,  "Intel Lynx Point-LP watchdog timer",      10, 2 },
 271         { DEVICEID_LPT_LP3,  "Intel Lynx Point-LP watchdog timer",      10, 2 },
 272         { DEVICEID_LPT_LP4,  "Intel Lynx Point-LP watchdog timer",      10, 2 },
 273         { DEVICEID_LPT_LP5,  "Intel Lynx Point-LP watchdog timer",      10, 2 },
 274         { DEVICEID_LPT_LP6,  "Intel Lynx Point-LP watchdog timer",      10, 2 },
 275         { DEVICEID_LPT_LP7,  "Intel Lynx Point-LP watchdog timer",      10, 2 },
 276         { DEVICEID_WCPT_LP1, "Intel Wildcat Point-LP watchdog timer",   10, 2 },
 277         { DEVICEID_WCPT_LP2, "Intel Wildcat Point-LP watchdog timer",   10, 2 },
 278         { DEVICEID_WCPT_LP3, "Intel Wildcat Point-LP watchdog timer",   10, 2 },
 279         { DEVICEID_WCPT_LP5, "Intel Wildcat Point-LP watchdog timer",   10, 2 },
 280         { DEVICEID_WCPT_LP6, "Intel Wildcat Point-LP watchdog timer",   10, 2 },
 281         { DEVICEID_WCPT_LP7, "Intel Wildcat Point-LP watchdog timer",   10, 2 },
 282         { DEVICEID_WCPT_LP9, "Intel Wildcat Point-LP watchdog timer",   10, 2 },
 283         { DEVICEID_DH89XXCC_LPC,  "Intel DH89xxCC watchdog timer",      10, 2 },
 284         { DEVICEID_COLETOCRK_LPC, "Intel Coleto Creek watchdog timer",  10, 2 },
 285         { DEVICEID_AVN0,     "Intel Avoton/Rangeley SoC watchdog timer",10, 3 },
 286         { DEVICEID_AVN1,     "Intel Avoton/Rangeley SoC watchdog timer",10, 3 },
 287         { DEVICEID_AVN2,     "Intel Avoton/Rangeley SoC watchdog timer",10, 3 },
 288         { DEVICEID_AVN3,     "Intel Avoton/Rangeley SoC watchdog timer",10, 3 },
 289         { DEVICEID_BAYTRAIL, "Intel Bay Trail SoC watchdog timer",      10, 3 },
 290         { DEVICEID_BRASWELL, "Intel Braswell SoC watchdog timer",       10, 3 },
 291         { 0, NULL, 0, 0 },
 292 };
 293
 294 static struct ichwd_device ichwd_smb_devices[] = {
 295         { DEVICEID_LEWISBURG_SMB, "Lewisburg watchdog timer",           10, 4 },
 296         { DEVICEID_SRPTLP_SMB,    "Sunrise Point-LP watchdog timer",    10, 4 },
 297         { 0, NULL, 0, 0 },
 298 };
 299
 300 static devclass_t ichwd_devclass;
 301
 302 #define ichwd_read_tco_1(sc, off) \
 303         bus_read_1((sc)->tco_res, (off))
 304 #define ichwd_read_tco_2(sc, off) \
 305         bus_read_2((sc)->tco_res, (off))
 306 #define ichwd_read_tco_4(sc, off) \
 307         bus_read_4((sc)->tco_res, (off))
 308 #define ichwd_read_smi_4(sc, off) \
 309         bus_read_4((sc)->smi_res, (off))
 310 #define ichwd_read_gcs_4(sc, off) \
 311         bus_read_4((sc)->gcs_res, (off))
 312 /* NB: TCO version 3 devices use the gcs_res resource for the PMC register. */
 313 #define ichwd_read_pmc_4(sc, off) \
 314         bus_read_4((sc)->gcs_res, (off))
 315 #define ichwd_read_gc_4(sc, off) \
 316         bus_read_4((sc)->gc_res, (off))
 317
 318 #define ichwd_write_tco_1(sc, off, val) \
 319         bus_write_1((sc)->tco_res, (off), (val))
 320 #define ichwd_write_tco_2(sc, off, val) \
 321         bus_write_2((sc)->tco_res, (off), (val))
 322 #define ichwd_write_tco_4(sc, off, val) \
 323         bus_write_4((sc)->tco_res, (off), (val))
 324 #define ichwd_write_smi_4(sc, off, val) \
 325         bus_write_4((sc)->smi_res, (off), (val))
 326 #define ichwd_write_gcs_4(sc, off, val) \
 327         bus_write_4((sc)->gcs_res, (off), (val))
 328 /* NB: TCO version 3 devices use the gcs_res resource for the PMC register. */
 329 #define ichwd_write_pmc_4(sc, off, val) \
 330         bus_write_4((sc)->gcs_res, (off), (val))
 331 #define ichwd_write_gc_4(sc, off, val) \
 332         bus_write_4((sc)->gc_res, (off), (val))
 333
 334 #define ichwd_verbose_printf(dev, ...) \
 335         do {                                            \
 336                 if (bootverbose)                        \
 337                         device_printf(dev, __VA_ARGS__);\
 338         } while (0)
 339
 340 /*
 341  * Disable the watchdog timeout SMI handler.
 342  *
 343  * Apparently, some BIOSes install handlers that reset or disable the
 344  * watchdog timer instead of resetting the system, so we disable the SMI
 345  * (by clearing the SMI_TCO_EN bit of the SMI_EN register) to prevent this
 346  * from happening.
 347  */
 348 static __inline void
 349 ichwd_smi_disable(struct ichwd_softc *sc)
 350 {
 351         ichwd_write_smi_4(sc, SMI_EN, ichwd_read_smi_4(sc, SMI_EN) & ~SMI_TCO_EN);
 352 }
 353
 354 /*
 355  * Enable the watchdog timeout SMI handler.  See above for details.
 356  */
 357 static __inline void
 358 ichwd_smi_enable(struct ichwd_softc *sc)
 359 {
 360         ichwd_write_smi_4(sc, SMI_EN, ichwd_read_smi_4(sc, SMI_EN) | SMI_TCO_EN);
 361 }
 362
 363 /*
 364  * Check if the watchdog SMI triggering is enabled.
 365  */
 366 static __inline int
 367 ichwd_smi_is_enabled(struct ichwd_softc *sc)
 368 {
 369         return ((ichwd_read_smi_4(sc, SMI_EN) & SMI_TCO_EN) != 0);
 370 }
 371
 372 /*
 373  * Reset the watchdog status bits.
 374  */
 375 static __inline void
 376 ichwd_sts_reset(struct ichwd_softc *sc)
 377 {
 378         /*
 379          * The watchdog status bits are set to 1 by the hardware to
 380          * indicate various conditions.  They can be cleared by software
 381          * by writing a 1, not a 0.
 382          */
 383         ichwd_write_tco_2(sc, TCO1_STS, TCO_TIMEOUT);
 384         /*
 385          * According to Intel's docs, clearing SECOND_TO_STS and BOOT_STS must
 386          * be done in two separate operations.
 387          */
 388         ichwd_write_tco_2(sc, TCO2_STS, TCO_SECOND_TO_STS);
 389         if (sc->tco_version < 4)
 390                 ichwd_write_tco_2(sc, TCO2_STS, TCO_BOOT_STS);
 391 }
 392
 393 /*
 394  * Enable the watchdog timer by clearing the TCO_TMR_HALT bit in the
 395  * TCO1_CNT register.  This is complicated by the need to preserve bit 9
 396  * of that same register, and the requirement that all other bits must be
 397  * written back as zero.
 398  */
 399 static __inline void
 400 ichwd_tmr_enable(struct ichwd_softc *sc)
 401 {
 402         uint16_t cnt;
 403
 404         cnt = ichwd_read_tco_2(sc, TCO1_CNT) & TCO_CNT_PRESERVE;
 405         ichwd_write_tco_2(sc, TCO1_CNT, cnt & ~TCO_TMR_HALT);
 406         sc->active = 1;
 407         ichwd_verbose_printf(sc->device, "timer enabled\n");
 408 }
 409
 410 /*
 411  * Disable the watchdog timer.  See above for details.
 412  */
 413 static __inline void
 414 ichwd_tmr_disable(struct ichwd_softc *sc)
 415 {
 416         uint16_t cnt;
 417
 418         cnt = ichwd_read_tco_2(sc, TCO1_CNT) & TCO_CNT_PRESERVE;
 419         ichwd_write_tco_2(sc, TCO1_CNT, cnt | TCO_TMR_HALT);
 420         sc->active = 0;
 421         ichwd_verbose_printf(sc->device, "timer disabled\n");
 422 }
 423
 424 /*
 425  * Reload the watchdog timer: writing anything to any of the lower five
 426  * bits of the TCO_RLD register reloads the timer from the last value
 427  * written to TCO_TMR.
 428  */
 429 static __inline void
 430 ichwd_tmr_reload(struct ichwd_softc *sc)
 431 {
 432         if (sc->tco_version == 1)
 433                 ichwd_write_tco_1(sc, TCO_RLD, 1);
 434         else
 435                 ichwd_write_tco_2(sc, TCO_RLD, 1);
 436 }
 437
 438 /*
 439  * Set the initial timeout value.  Note that this must always be followed
 440  * by a reload.
 441  */
 442 static __inline void
 443 ichwd_tmr_set(struct ichwd_softc *sc, unsigned int timeout)
 444 {
 445
 446         if (timeout < TCO_RLD_TMR_MIN)
 447                 timeout = TCO_RLD_TMR_MIN;
 448
 449         if (sc->tco_version == 1) {
 450                 uint8_t tmr_val8 = ichwd_read_tco_1(sc, TCO_TMR1);
 451
 452                 tmr_val8 &= (~TCO_RLD1_TMR_MAX & 0xff);
 453                 if (timeout > TCO_RLD1_TMR_MAX)
 454                         timeout = TCO_RLD1_TMR_MAX;
 455                 tmr_val8 |= timeout;
 456                 ichwd_write_tco_1(sc, TCO_TMR1, tmr_val8);
 457         } else {
 458                 uint16_t tmr_val16 = ichwd_read_tco_2(sc, TCO_TMR2);
 459
 460                 tmr_val16 &= (~TCO_RLD2_TMR_MAX & 0xffff);
 461                 if (timeout > TCO_RLD2_TMR_MAX)
 462                         timeout = TCO_RLD2_TMR_MAX;
 463                 tmr_val16 |= timeout;
 464                 ichwd_write_tco_2(sc, TCO_TMR2, tmr_val16);
 465         }
 466
 467         sc->timeout = timeout;
 468
 469         ichwd_verbose_printf(sc->device, "timeout set to %u ticks\n", timeout);
 470 }
 471
 472 static __inline int
 473 ichwd_clear_noreboot(struct ichwd_softc *sc)
 474 {
 475         uint32_t status;
 476         int rc = 0;
 477
 478         /* try to clear the NO_REBOOT bit */
 479         switch (sc->tco_version) {
 480         case 1:
 481                 status = pci_read_config(sc->ich, ICH_GEN_STA, 1);
 482                 status &= ~ICH_GEN_STA_NO_REBOOT;
 483                 pci_write_config(sc->ich, ICH_GEN_STA, status, 1);
 484                 status = pci_read_config(sc->ich, ICH_GEN_STA, 1);
 485                 if (status & ICH_GEN_STA_NO_REBOOT)
 486                         rc = EIO;
 487                 break;
 488         case 2:
 489                 status = ichwd_read_gcs_4(sc, 0);
 490                 status &= ~ICH_GCS_NO_REBOOT;
 491                 ichwd_write_gcs_4(sc, 0, status);
 492                 status = ichwd_read_gcs_4(sc, 0);
 493                 if (status & ICH_GCS_NO_REBOOT)
 494                         rc = EIO;
 495                 break;
 496         case 3:
 497                 status = ichwd_read_pmc_4(sc, 0);
 498                 status &= ~ICH_PMC_NO_REBOOT;
 499                 ichwd_write_pmc_4(sc, 0, status);
 500                 status = ichwd_read_pmc_4(sc, 0);
 501                 if (status & ICH_PMC_NO_REBOOT)
 502                         rc = EIO;
 503                 break;
 504         case 4:
 505                 status = ichwd_read_gc_4(sc, 0);
 506                 status &= ~SMB_GC_NO_REBOOT;
 507                 ichwd_write_gc_4(sc, 0, status);
 508                 status = ichwd_read_gc_4(sc, 0);
 509                 if (status & SMB_GC_NO_REBOOT)
 510                         rc = EIO;
 511                 break;
 512         default:
 513                 ichwd_verbose_printf(sc->device,
 514                     "Unknown TCO Version: %d, can't set NO_REBOOT.\n",
 515                     sc->tco_version);
 516                 break;
 517         }
 518
 519         if (rc)
 520                 device_printf(sc->device,
 521                     "ICH WDT present but disabled in BIOS or hardware\n");
 522
 523         return (rc);
 524 }
 525
 526 /*
 527  * Watchdog event handler - called by the framework to enable or disable
 528  * the watchdog or change the initial timeout value.
 529  */
 530 static void
 531 ichwd_event(void *arg, unsigned int cmd, int *error)
 532 {
 533         struct ichwd_softc *sc = arg;
 534         unsigned int timeout;
 535
 536         /* convert from power-of-two-ns to WDT ticks */
 537         cmd &= WD_INTERVAL;
 538
 539         if (sc->tco_version == 3) {
 540                 timeout = ((uint64_t)1 << cmd) / ICHWD_TCO_V3_TICK;
 541         } else {
 542                 timeout = ((uint64_t)1 << cmd) / ICHWD_TICK;
 543         }
 544
 545         if (cmd) {
 546                 if (!sc->active)
 547                         ichwd_tmr_enable(sc);
 548                 if (timeout != sc->timeout)
 549                         ichwd_tmr_set(sc, timeout);
 550                 ichwd_tmr_reload(sc);
 551                 *error = 0;
 552         } else {
 553                 if (sc->active)
 554                         ichwd_tmr_disable(sc);
 555         }
 556 }
 557
 558 static device_t
 559 ichwd_find_ich_lpc_bridge(device_t isa, struct ichwd_device **id_p)
 560 {
 561         struct ichwd_device *id;
 562         device_t isab, pci;
 563         uint16_t devid;
 564
 565         /* Check whether parent ISA bridge looks familiar. */
 566         isab = device_get_parent(isa);
 567         pci = device_get_parent(isab);
 568         if (pci == NULL || device_get_devclass(pci) != devclass_find("pci"))
 569                 return (NULL);
 570         if (pci_get_vendor(isab) != VENDORID_INTEL)
 571                 return (NULL);
 572         devid = pci_get_device(isab);
 573         for (id = ichwd_devices; id->desc != NULL; ++id) {
 574                 if (devid == id->device) {
 575                         if (id_p != NULL)
 576                                 *id_p = id;
 577                         return (isab);
 578                 }
 579         }
 580
 581         return (NULL);
 582 }
 583
 584 static device_t
 585 ichwd_find_smb_dev(device_t isa, struct ichwd_device **id_p)
 586 {
 587         struct ichwd_device *id;
 588         device_t isab, smb;
 589         uint16_t devid;
 590
 591         /*
 592          * Check if SMBus controller provides TCO configuration.
 593          * The controller's device and function are fixed and we expect
 594          * it to be on the same bus as ISA bridge.
 595          */
 596         isab = device_get_parent(isa);
 597         smb = pci_find_dbsf(pci_get_domain(isab), pci_get_bus(isab), 31, 4);
 598         if (smb == NULL)
 599                 return (NULL);
 600         if (pci_get_vendor(smb) != VENDORID_INTEL)
 601                 return (NULL);
 602         devid = pci_get_device(smb);
 603         for (id = ichwd_smb_devices; id->desc != NULL; ++id) {
 604                 if (devid == id->device) {
 605                         if (id_p != NULL)
 606                                 *id_p = id;
 607                         return (smb);
 608                 }
 609         }
 610
 611         return (NULL);
 612 }
 613
 614 /*
 615  * Look for an ICH LPC interface bridge.  If one is found, register an
 616  * ichwd device.  There can be only one.
 617  */
 618 static void
 619 ichwd_identify(driver_t *driver, device_t parent)
 620 {
 621         struct ichwd_device *id_p;
 622         device_t ich, smb;
 623         device_t dev;
 624         uint64_t base_address64;
 625         uint32_t base_address;
 626         uint32_t ctl;
 627         int rc;
 628
 629         ich = ichwd_find_ich_lpc_bridge(parent, &id_p);
 630         if (ich == NULL) {
 631                 smb = ichwd_find_smb_dev(parent, &id_p);
 632                 if (smb == NULL)
 633                         return;
 634         }
 635
 636         KASSERT(id_p->tco_version >= 1,
 637             ("unexpected TCO version %d", id_p->tco_version));
 638         KASSERT(id_p->tco_version != 4 || smb != NULL,
 639             ("could not find PCI SMBus device for TCOv4"));
 640         KASSERT(id_p->tco_version >= 4 || ich != NULL,
 641             ("could not find PCI LPC bridge device for TCOv1-3"));
 642
 643         /* good, add child to bus */
 644         if ((dev = device_find_child(parent, driver->name, 0)) == NULL)
 645                 dev = BUS_ADD_CHILD(parent, 0, driver->name, 0);
 646
 647         if (dev == NULL)
 648                 return;
 649
 650         switch (id_p->tco_version) {
 651         case 1:
 652                 break;
 653         case 2:
 654                 /* get RCBA (root complex base address) */
 655                 base_address = pci_read_config(ich, ICH_RCBA, 4);
 656                 rc = bus_set_resource(ich, SYS_RES_MEMORY, 0,
 657                     (base_address & 0xffffc000) + ICH_GCS_OFFSET,
 658                     ICH_GCS_SIZE);
 659                 if (rc)
 660                         ichwd_verbose_printf(dev,
 661                             "Can not set TCO v%d memory resource for RCBA\n",
 662                             id_p->tco_version);
 663                 break;
 664         case 3:
 665                 /* get PBASE (Power Management Controller base address) */
 666                 base_address = pci_read_config(ich, ICH_PBASE, 4);
 667                 rc = bus_set_resource(ich, SYS_RES_MEMORY, 0,
 668                     (base_address & 0xfffffe00) + ICH_PMC_OFFSET,
 669                     ICH_PMC_SIZE);
 670                 if (rc)
 671                         ichwd_verbose_printf(dev,
 672                             "Can not set TCO v%d memory resource for PBASE\n",
 673                             id_p->tco_version);
 674                 break;
 675         case 4:
 676                 /* Get TCO base address. */
 677                 ctl = pci_read_config(smb, ICH_TCOCTL, 4);
 678                 if ((ctl & ICH_TCOCTL_TCO_BASE_EN) == 0) {
 679                         ichwd_verbose_printf(dev,
 680                             "TCO v%d decoding is not enabled\n",
 681                             id_p->tco_version);
 682                         break;
 683                 }
 684                 base_address = pci_read_config(smb, ICH_TCOBASE, 4);
 685                 rc = bus_set_resource(dev, SYS_RES_IOPORT, 0,
 686                     base_address & ICH_TCOBASE_ADDRMASK, ICH_TCOBASE_SIZE);
 687                 if (rc != 0) {
 688                         ichwd_verbose_printf(dev,
 689                             "Can not set TCO v%d I/O resource (err = %d)\n",
 690                             id_p->tco_version, rc);
 691                 }
 692
 693                 /*
 694                  * Unhide Primary to Sideband Bridge (P2SB) PCI device, so that
 695                  * we can discover the base address of Private Configuration
 696                  * Space via the bridge's BAR.
 697                  * Then hide back the bridge.
 698                  */
 699                 pci_cfgregwrite(0, 31, 1, 0xe1, 0, 1);
 700                 base_address64 = pci_cfgregread(0, 31, 1, SBREG_BAR + 4, 4);
 701                 base_address64 <<= 32;
 702                 base_address64 |= pci_cfgregread(0, 31, 1, SBREG_BAR, 4);
 703                 base_address64 &= ~0xfull;
 704                 pci_cfgregwrite(0, 31, 1, 0xe1, 1, 1);
 705
 706                 /*
 707                  * No Reboot bit is in General Control register, offset 0xc,
 708                  * within the SMBus target port, ID 0xc6.
 709                  */
 710                 base_address64 += PCR_REG_OFF(SMB_PORT_ID, SMB_GC_REG);
 711                 rc = bus_set_resource(dev, SYS_RES_MEMORY, 1, base_address64,
 712                     SMB_GC_SIZE);
 713                 if (rc != 0) {
 714                         ichwd_verbose_printf(dev,
 715                             "Can not set TCO v%d PCR I/O resource (err = %d)\n",
 716                             id_p->tco_version, rc);
 717                 }
 718
 719                 break;
 720         default:
 721                 ichwd_verbose_printf(dev,
 722                     "Can not set unknown TCO v%d memory resource for unknown base address\n",
 723                     id_p->tco_version);
 724                 break;
 725         }
 726 }
 727
 728 static int
 729 ichwd_probe(device_t dev)
 730 {
 731         struct ichwd_device *id_p;
 732
 733         /* Do not claim some ISA PnP device by accident. */
 734         if (isa_get_logicalid(dev) != 0)
 735                 return (ENXIO);
 736
 737         if (ichwd_find_ich_lpc_bridge(device_get_parent(dev), &id_p) == NULL &&
 738             ichwd_find_smb_dev(device_get_parent(dev), &id_p) == NULL)
 739                 return (ENXIO);
 740
 741         device_set_desc_copy(dev, id_p->desc);
 742         return (0);
 743 }
 744
 745 static int
 746 ichwd_smb_attach(device_t dev)
 747 {
 748         struct ichwd_softc *sc;
 749         struct ichwd_device *id_p;
 750         device_t isab, pmdev;
 751         device_t smb;
 752         uint32_t acpi_base;
 753
 754         sc = device_get_softc(dev);
 755         smb = ichwd_find_smb_dev(device_get_parent(dev), &id_p);
 756         if (smb == NULL)
 757                 return (ENXIO);
 758
 759         sc->ich_version = id_p->ich_version;
 760         sc->tco_version = id_p->tco_version;
 761
 762         /* Allocate TCO control I/O register space. */
 763         sc->tco_rid = 0;
 764         sc->tco_res = bus_alloc_resource_any(dev, SYS_RES_IOPORT, &sc->tco_rid,
 765             RF_ACTIVE | RF_SHAREABLE);
 766         if (sc->tco_res == NULL) {
 767                 device_printf(dev, "unable to reserve TCO registers\n");
 768                 return (ENXIO);
 769         }
 770
 771         /*
 772          * Allocate General Control I/O register in PCH
 773          * Private Configuration Space (PCR).
 774          */
 775         sc->gc_rid = 1;
 776         sc->gc_res = bus_alloc_resource_any(dev, SYS_RES_MEMORY, &sc->gc_rid,
 777             RF_ACTIVE | RF_SHAREABLE);
 778         if (sc->gc_res == NULL) {
 779                 device_printf(dev, "unable to reserve hidden P2SB registers\n");
 780                 return (ENXIO);
 781         }
 782
 783         /* Get ACPI base address. */
 784         isab = device_get_parent(device_get_parent(dev));
 785         pmdev = pci_find_dbsf(pci_get_domain(isab), pci_get_bus(isab), 31, 2);
 786         if (pmdev == NULL) {
 787                 device_printf(dev, "unable to find Power Management device\n");
 788                 return (ENXIO);
 789         }
 790         acpi_base = pci_read_config(pmdev, ICH_PMBASE, 4) & 0xffffff00;
 791         if (acpi_base == 0) {
 792                 device_printf(dev, "ACPI base address is not set\n");
 793                 return (ENXIO);
 794         }
 795
 796         /* Allocate SMI control I/O register space. */
 797         sc->smi_rid = 2;
 798         sc->smi_res = bus_alloc_resource(dev, SYS_RES_IOPORT, &sc->smi_rid,
 799             acpi_base + SMI_BASE, acpi_base + SMI_BASE + SMI_LEN - 1, SMI_LEN,
 800             RF_ACTIVE | RF_SHAREABLE);
 801         if (sc->smi_res == NULL) {
 802                 device_printf(dev, "unable to reserve SMI registers\n");
 803                 return (ENXIO);
 804         }
 805
 806         return (0);
 807 }
 808
 809 static int
 810 ichwd_lpc_attach(device_t dev)
 811 {
 812         struct ichwd_softc *sc;
 813         struct ichwd_device *id_p;
 814         device_t ich;
 815         unsigned int pmbase = 0;
 816
 817         sc = device_get_softc(dev);
 818
 819         ich = ichwd_find_ich_lpc_bridge(device_get_parent(dev), &id_p);
 820         if (ich == NULL)
 821                 return (ENXIO);
 822
 823         sc->ich = ich;
 824         sc->ich_version = id_p->ich_version;
 825         sc->tco_version = id_p->tco_version;
 826
 827         /* get ACPI base address */
 828         pmbase = pci_read_config(ich, ICH_PMBASE, 2) & ICH_PMBASE_MASK;
 829         if (pmbase == 0) {
 830                 device_printf(dev, "ICH PMBASE register is empty\n");
 831                 return (ENXIO);
 832         }
 833
 834         /* allocate I/O register space */
 835         sc->smi_rid = 0;
 836         sc->smi_res = bus_alloc_resource(dev, SYS_RES_IOPORT, &sc->smi_rid,
 837             pmbase + SMI_BASE, pmbase + SMI_BASE + SMI_LEN - 1, SMI_LEN,
 838             RF_ACTIVE | RF_SHAREABLE);
 839         if (sc->smi_res == NULL) {
 840                 device_printf(dev, "unable to reserve SMI registers\n");
 841                 return (ENXIO);
 842         }
 843
 844         sc->tco_rid = 1;
 845         sc->tco_res = bus_alloc_resource(dev, SYS_RES_IOPORT, &sc->tco_rid,
 846             pmbase + TCO_BASE, pmbase + TCO_BASE + TCO_LEN - 1, TCO_LEN,
 847             RF_ACTIVE | RF_SHAREABLE);
 848         if (sc->tco_res == NULL) {
 849                 device_printf(dev, "unable to reserve TCO registers\n");
 850                 return (ENXIO);
 851         }
 852
 853         sc->gcs_rid = 0;
 854         if (sc->tco_version >= 2) {
 855                 sc->gcs_res = bus_alloc_resource_any(ich, SYS_RES_MEMORY,
 856                     &sc->gcs_rid, RF_ACTIVE|RF_SHAREABLE);
 857                 if (sc->gcs_res == NULL) {
 858                         device_printf(dev, "unable to reserve GCS registers\n");
 859                         return (ENXIO);
 860                 }
 861         }
 862
 863         return (0);
 864 }
 865
 866 static int
 867 ichwd_attach(device_t dev)
 868 {
 869         struct ichwd_softc *sc;
 870
 871         sc = device_get_softc(dev);
 872         sc->device = dev;
 873
 874         if (ichwd_lpc_attach(dev) != 0 && ichwd_smb_attach(dev) != 0)
 875                 goto fail;
 876
 877         if (ichwd_clear_noreboot(sc) != 0)
 878                 goto fail;
 879
 880         /*
 881          * Determine if we are coming up after a watchdog-induced reset.  Some
 882          * BIOSes may clear this bit at bootup, preventing us from reporting
 883          * this case on such systems.  We clear this bit in ichwd_sts_reset().
 884          */
 885         if ((ichwd_read_tco_2(sc, TCO2_STS) & TCO_SECOND_TO_STS) != 0)
 886                 device_printf(dev,
 887                     "resuming after hardware watchdog timeout\n");
 888
 889         /* reset the watchdog status registers */
 890         ichwd_sts_reset(sc);
 891
 892         /* make sure the WDT starts out inactive */
 893         ichwd_tmr_disable(sc);
 894
 895         /* register the watchdog event handler */
 896         sc->ev_tag = EVENTHANDLER_REGISTER(watchdog_list, ichwd_event, sc, 0);
 897
 898         /* disable the SMI handler */
 899         sc->smi_enabled = ichwd_smi_is_enabled(sc);
 900         ichwd_smi_disable(sc);
 901
 902         return (0);
 903  fail:
 904         sc = device_get_softc(dev);
 905         if (sc->tco_res != NULL)
 906                 bus_release_resource(dev, SYS_RES_IOPORT,
 907                     sc->tco_rid, sc->tco_res);
 908         if (sc->smi_res != NULL)
 909                 bus_release_resource(dev, SYS_RES_IOPORT,
 910                     sc->smi_rid, sc->smi_res);
 911         if (sc->gcs_res != NULL)
 912                 bus_release_resource(sc->ich, SYS_RES_MEMORY,
 913                     sc->gcs_rid, sc->gcs_res);
 914         if (sc->gc_res != NULL)
 915                 bus_release_resource(dev, SYS_RES_MEMORY,
 916                     sc->gc_rid, sc->gc_res);
 917
 918         return (ENXIO);
 919 }
 920
 921 static int
 922 ichwd_detach(device_t dev)
 923 {
 924         struct ichwd_softc *sc;
 925
 926         sc = device_get_softc(dev);
 927
 928         /* halt the watchdog timer */
 929         if (sc->active)
 930                 ichwd_tmr_disable(sc);
 931
 932         /* enable the SMI handler */
 933         if (sc->smi_enabled != 0)
 934                 ichwd_smi_enable(sc);
 935
 936         /* deregister event handler */
 937         if (sc->ev_tag != NULL)
 938                 EVENTHANDLER_DEREGISTER(watchdog_list, sc->ev_tag);
 939         sc->ev_tag = NULL;
 940
 941         /* reset the watchdog status registers */
 942         ichwd_sts_reset(sc);
 943
 944         /* deallocate I/O register space */
 945         bus_release_resource(dev, SYS_RES_IOPORT, sc->tco_rid, sc->tco_res);
 946         bus_release_resource(dev, SYS_RES_IOPORT, sc->smi_rid, sc->smi_res);
 947
 948         /* deallocate memory resource */
 949         if (sc->gcs_res)
 950                 bus_release_resource(sc->ich, SYS_RES_MEMORY, sc->gcs_rid,
 951                     sc->gcs_res);
 952         if (sc->gc_res)
 953                 bus_release_resource(dev, SYS_RES_MEMORY, sc->gc_rid,
 954                     sc->gc_res);
 955
 956         return (0);
 957 }
 958
 959 static device_method_t ichwd_methods[] = {
 960         DEVMETHOD(device_identify, ichwd_identify),
 961         DEVMETHOD(device_probe, ichwd_probe),
 962         DEVMETHOD(device_attach, ichwd_attach),
 963         DEVMETHOD(device_detach, ichwd_detach),
 964         DEVMETHOD(device_shutdown, ichwd_detach),
 965         {0,0}
 966 };
 967
 968 static driver_t ichwd_driver = {
 969         "ichwd",
 970         ichwd_methods,
 971         sizeof(struct ichwd_softc),
 972 };
 973
 974 DRIVER_MODULE(ichwd, isa, ichwd_driver, ichwd_devclass, NULL, NULL);