sys/dev/iwn/if_iwnreg.h

   1 /*      $FreeBSD$       */
   2 /*      $OpenBSD: if_iwnreg.h,v 1.40 2010/05/05 19:41:57 damien Exp $   */
   3
   4 /*-
   5  * Copyright (c) 2007, 2008
   6  *      Damien Bergamini <damien.bergamini@free.fr>
   7  *
   8  * Permission to use, copy, modify, and distribute this software for any
   9  * purpose with or without fee is hereby granted, provided that the above
  10  * copyright notice and this permission notice appear in all copies.
  11  *
  12  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
  13  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  14  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  15  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  16  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  17  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  18  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  19  */
  20 #ifndef __IF_IWNREG_H__
  21 #define __IF_IWNREG_H__
  22
  23 #define IWN_CT_KILL_THRESHOLD           114     /* in Celsius */
  24 #define IWN_CT_KILL_EXIT_THRESHOLD      95      /* in Celsius */
  25
  26 #define IWN_TX_RING_COUNT       256
  27 #define IWN_TX_RING_LOMARK      192
  28 #define IWN_TX_RING_HIMARK      224
  29 #define IWN_RX_RING_COUNT_LOG   6
  30 #define IWN_RX_RING_COUNT       (1 << IWN_RX_RING_COUNT_LOG)
  31
  32 #define IWN4965_NTXQUEUES       16
  33 #define IWN5000_NTXQUEUES       20
  34
  35 #define IWN4965_FIRSTAGGQUEUE   7
  36 #define IWN5000_FIRSTAGGQUEUE   10
  37
  38 #define IWN4965_NDMACHNLS       7
  39 #define IWN5000_NDMACHNLS       8
  40
  41 #define IWN_SRVC_DMACHNL        9
  42
  43 #define IWN_ICT_SIZE            4096
  44 #define IWN_ICT_COUNT           (IWN_ICT_SIZE / sizeof (uint32_t))
  45
  46 /* For cards with PAN command, default is IWN_CMD_QUEUE_NUM */
  47 #define IWN_CMD_QUEUE_NUM               4
  48 #define IWN_PAN_CMD_QUEUE               9
  49
  50 /* Maximum number of DMA segments for TX. */
  51 #define IWN_MAX_SCATTER 20
  52
  53 /* RX buffers must be large enough to hold a full 4K A-MPDU. */
  54 #define IWN_RBUF_SIZE   (4 * 1024)
  55
  56 #if defined(__LP64__)
  57 /* HW supports 36-bit DMA addresses. */
  58 #define IWN_LOADDR(paddr)       ((uint32_t)(paddr))
  59 #define IWN_HIADDR(paddr)       (((paddr) >> 32) & 0xf)
  60 #else
  61 #define IWN_LOADDR(paddr)       (paddr)
  62 #define IWN_HIADDR(paddr)       (0)
  63 #endif
  64
  65 /*
  66  * Control and status registers.
  67  */
  68 #define IWN_HW_IF_CONFIG        0x000
  69 #define IWN_INT_COALESCING      0x004
  70 #define IWN_INT_PERIODIC        0x005   /* use IWN_WRITE_1 */
  71 #define IWN_INT                 0x008
  72 #define IWN_INT_MASK            0x00c
  73 #define IWN_FH_INT              0x010
  74 #define IWN_GPIO_IN             0x018   /* read external chip pins */
  75 #define IWN_RESET               0x020
  76 #define IWN_GP_CNTRL            0x024
  77 #define IWN_HW_REV              0x028
  78 #define IWN_EEPROM              0x02c
  79 #define IWN_EEPROM_GP           0x030
  80 #define IWN_OTP_GP              0x034
  81 #define IWN_GIO                 0x03c
  82 #define IWN_GP_UCODE            0x048
  83 #define IWN_GP_DRIVER           0x050
  84 #define IWN_UCODE_GP1           0x054
  85 #define IWN_UCODE_GP1_SET       0x058
  86 #define IWN_UCODE_GP1_CLR       0x05c
  87 #define IWN_UCODE_GP2           0x060
  88 #define IWN_LED                 0x094
  89 #define IWN_DRAM_INT_TBL        0x0a0
  90 #define IWN_SHADOW_REG_CTRL     0x0a8
  91 #define IWN_GIO_CHICKEN         0x100
  92 #define IWN_ANA_PLL             0x20c
  93 #define IWN_HW_REV_WA           0x22c
  94 #define IWN_DBG_HPET_MEM        0x240
  95 #define IWN_DBG_LINK_PWR_MGMT   0x250
  96 /* Need nic_lock for use above */
  97 #define IWN_MEM_RADDR           0x40c
  98 #define IWN_MEM_WADDR           0x410
  99 #define IWN_MEM_WDATA           0x418
 100 #define IWN_MEM_RDATA           0x41c
 101 #define IWN_TARG_MBX_C          0x430
 102 #define IWN_PRPH_WADDR          0x444
 103 #define IWN_PRPH_RADDR          0x448
 104 #define IWN_PRPH_WDATA          0x44c
 105 #define IWN_PRPH_RDATA          0x450
 106 #define IWN_HBUS_TARG_WRPTR     0x460
 107
 108 /*
 109  * Flow-Handler registers.
 110  */
 111 #define IWN_FH_TFBD_CTRL0(qid)          (0x1900 + (qid) * 8)
 112 #define IWN_FH_TFBD_CTRL1(qid)          (0x1904 + (qid) * 8)
 113 #define IWN_FH_KW_ADDR                  0x197c
 114 #define IWN_FH_SRAM_ADDR(qid)           (0x19a4 + (qid) * 4)
 115 #define IWN_FH_CBBC_QUEUE(qid)          (0x19d0 + (qid) * 4)
 116 #define IWN_FH_STATUS_WPTR              0x1bc0
 117 #define IWN_FH_RX_BASE                  0x1bc4
 118 #define IWN_FH_RX_WPTR                  0x1bc8
 119 #define IWN_FH_RX_CONFIG                0x1c00
 120 #define IWN_FH_RX_STATUS                0x1c44
 121 #define IWN_FH_TX_CONFIG(qid)           (0x1d00 + (qid) * 32)
 122 #define IWN_FH_TXBUF_STATUS(qid)        (0x1d08 + (qid) * 32)
 123 #define IWN_FH_TX_CHICKEN               0x1e98
 124 #define IWN_FH_TX_STATUS                0x1eb0
 125
 126 /*
 127  * TX scheduler registers.
 128  */
 129 #define IWN_SCHED_BASE                  0xa02c00
 130 #define IWN_SCHED_SRAM_ADDR             (IWN_SCHED_BASE + 0x000)
 131 #define IWN5000_SCHED_DRAM_ADDR         (IWN_SCHED_BASE + 0x008)
 132 #define IWN4965_SCHED_DRAM_ADDR         (IWN_SCHED_BASE + 0x010)
 133 #define IWN5000_SCHED_TXFACT            (IWN_SCHED_BASE + 0x010)
 134 #define IWN4965_SCHED_TXFACT            (IWN_SCHED_BASE + 0x01c)
 135 #define IWN4965_SCHED_QUEUE_RDPTR(qid)  (IWN_SCHED_BASE + 0x064 + (qid) * 4)
 136 #define IWN5000_SCHED_QUEUE_RDPTR(qid)  (IWN_SCHED_BASE + 0x068 + (qid) * 4)
 137 #define IWN4965_SCHED_QCHAIN_SEL        (IWN_SCHED_BASE + 0x0d0)
 138 #define IWN4965_SCHED_INTR_MASK         (IWN_SCHED_BASE + 0x0e4)
 139 #define IWN5000_SCHED_QCHAIN_SEL        (IWN_SCHED_BASE + 0x0e8)
 140 #define IWN4965_SCHED_QUEUE_STATUS(qid) (IWN_SCHED_BASE + 0x104 + (qid) * 4)
 141 #define IWN5000_SCHED_INTR_MASK         (IWN_SCHED_BASE + 0x108)
 142 #define IWN5000_SCHED_QUEUE_STATUS(qid) (IWN_SCHED_BASE + 0x10c + (qid) * 4)
 143 #define IWN5000_SCHED_AGGR_SEL          (IWN_SCHED_BASE + 0x248)
 144
 145 /*
 146  * Offsets in TX scheduler's SRAM.
 147  */
 148 #define IWN4965_SCHED_CTX_OFF           0x380
 149 #define IWN4965_SCHED_CTX_LEN           416
 150 #define IWN4965_SCHED_QUEUE_OFFSET(qid) (0x380 + (qid) * 8)
 151 #define IWN4965_SCHED_TRANS_TBL(qid)    (0x500 + (qid) * 2)
 152 #define IWN5000_SCHED_CTX_OFF           0x600
 153 #define IWN5000_SCHED_CTX_LEN           520
 154 #define IWN5000_SCHED_QUEUE_OFFSET(qid) (0x600 + (qid) * 8)
 155 #define IWN5000_SCHED_TRANS_TBL(qid)    (0x7e0 + (qid) * 2)
 156
 157 /*
 158  * NIC internal memory offsets.
 159  */
 160 #define IWN_APMG_CLK_CTRL       0x3000
 161 #define IWN_APMG_CLK_EN         0x3004
 162 #define IWN_APMG_CLK_DIS        0x3008
 163 #define IWN_APMG_PS             0x300c
 164 #define IWN_APMG_DIGITAL_SVR    0x3058
 165 #define IWN_APMG_ANALOG_SVR     0x306c
 166 #define IWN_APMG_PCI_STT        0x3010
 167 #define IWN_BSM_WR_CTRL         0x3400
 168 #define IWN_BSM_WR_MEM_SRC      0x3404
 169 #define IWN_BSM_WR_MEM_DST      0x3408
 170 #define IWN_BSM_WR_DWCOUNT      0x340c
 171 #define IWN_BSM_DRAM_TEXT_ADDR  0x3490
 172 #define IWN_BSM_DRAM_TEXT_SIZE  0x3494
 173 #define IWN_BSM_DRAM_DATA_ADDR  0x3498
 174 #define IWN_BSM_DRAM_DATA_SIZE  0x349c
 175 #define IWN_BSM_SRAM_BASE       0x3800
 176
 177 /* Possible flags for register IWN_HW_IF_CONFIG. */
 178 #define IWN_HW_IF_CONFIG_4965_R         (1 <<  4)
 179 #define IWN_HW_IF_CONFIG_MAC_SI         (1 <<  8)
 180 #define IWN_HW_IF_CONFIG_RADIO_SI       (1 <<  9)
 181 #define IWN_HW_IF_CONFIG_EEPROM_LOCKED  (1 << 21)
 182 #define IWN_HW_IF_CONFIG_NIC_READY      (1 << 22)
 183 #define IWN_HW_IF_CONFIG_HAP_WAKE_L1A   (1 << 23)
 184 #define IWN_HW_IF_CONFIG_PREPARE_DONE   (1 << 25)
 185 #define IWN_HW_IF_CONFIG_PREPARE        (1 << 27)
 186
 187 /* Possible values for register IWN_INT_PERIODIC. */
 188 #define IWN_INT_PERIODIC_DIS    0x00
 189 #define IWN_INT_PERIODIC_ENA    0xff
 190
 191 /* Possible flags for registers IWN_PRPH_RADDR/IWN_PRPH_WADDR. */
 192 #define IWN_PRPH_DWORD  ((sizeof (uint32_t) - 1) << 24)
 193
 194 /* Possible values for IWN_BSM_WR_MEM_DST. */
 195 #define IWN_FW_TEXT_BASE        0x00000000
 196 #define IWN_FW_DATA_BASE        0x00800000
 197
 198 /* Possible flags for register IWN_RESET. */
 199 #define IWN_RESET_NEVO                  (1 << 0)
 200 #define IWN_RESET_SW                    (1 << 7)
 201 #define IWN_RESET_MASTER_DISABLED       (1 << 8)
 202 #define IWN_RESET_STOP_MASTER           (1 << 9)
 203 #define IWN_RESET_LINK_PWR_MGMT_DIS     (1U << 31)
 204
 205 /* Possible flags for register IWN_GP_CNTRL. */
 206 #define IWN_GP_CNTRL_MAC_ACCESS_ENA     (1 << 0)
 207 #define IWN_GP_CNTRL_MAC_CLOCK_READY    (1 << 0)
 208 #define IWN_GP_CNTRL_INIT_DONE          (1 << 2)
 209 #define IWN_GP_CNTRL_MAC_ACCESS_REQ     (1 << 3)
 210 #define IWN_GP_CNTRL_SLEEP              (1 << 4)
 211 #define IWN_GP_CNTRL_RFKILL             (1 << 27)
 212
 213 /* Possible flags for register IWN_GIO_CHICKEN. */
 214 #define IWN_GIO_CHICKEN_L1A_NO_L0S_RX   (1 << 23)
 215 #define IWN_GIO_CHICKEN_DIS_L0S_TIMER   (1 << 29)
 216
 217 /* Possible flags for register IWN_GIO. */
 218 #define IWN_GIO_L0S_ENA         (1 << 1)
 219
 220 /* Possible flags for register IWN_GP_DRIVER. */
 221 #define IWN_GP_DRIVER_RADIO_3X3_HYB     (0 << 0)
 222 #define IWN_GP_DRIVER_RADIO_2X2_HYB     (1 << 0)
 223 #define IWN_GP_DRIVER_RADIO_2X2_IPA     (2 << 0)
 224 #define IWN_GP_DRIVER_CALIB_VER6        (1 << 2)
 225 #define IWN_GP_DRIVER_6050_1X2          (1 << 3)
 226 #define IWN_GP_DRIVER_REG_BIT_RADIO_IQ_INVERT   (1 << 7)
 227 #define IWN_GP_DRIVER_NONE              0
 228
 229 /* Possible flags for register IWN_UCODE_GP1_CLR. */
 230 #define IWN_UCODE_GP1_RFKILL            (1 << 1)
 231 #define IWN_UCODE_GP1_CMD_BLOCKED       (1 << 2)
 232 #define IWN_UCODE_GP1_CTEMP_STOP_RF     (1 << 3)
 233 #define IWN_UCODE_GP1_CFG_COMPLETE      (1 << 5)
 234
 235 /* Possible flags/values for register IWN_LED. */
 236 #define IWN_LED_BSM_CTRL        (1 << 5)
 237 #define IWN_LED_OFF             0x00000038
 238 #define IWN_LED_ON              0x00000078
 239
 240 #define IWN_MAX_BLINK_TBL       10
 241 #define IWN_LED_STATIC_ON       0
 242 #define IWN_LED_STATIC_OFF      1
 243 #define IWN_LED_SLOW_BLINK      2
 244 #define IWN_LED_INT_BLINK       3
 245 #define IWN_LED_UNIT            0x1388  /* 5 ms */
 246
 247 static const struct {
 248         uint16_t        tpt;    /* Mb/s */
 249         uint8_t         on_time;
 250         uint8_t         off_time;
 251 } blink_tbl[] =
 252 {
 253         {300, 5, 5},
 254         {200, 8, 8},
 255         {100, 11, 11},
 256         {70, 13, 13},
 257         {50, 15, 15},
 258         {20, 17, 17},
 259         {10, 19, 19},
 260         {5, 22, 22},
 261         {1, 26, 26},
 262         {0, 33, 33},
 263         /* SOLID_ON */
 264 };
 265
 266 /* Possible flags for register IWN_DRAM_INT_TBL. */
 267 #define IWN_DRAM_INT_TBL_WRAP_CHECK     (1 << 27)
 268 #define IWN_DRAM_INT_TBL_ENABLE         (1U << 31)
 269
 270 /* Possible values for register IWN_ANA_PLL. */
 271 #define IWN_ANA_PLL_INIT        0x00880300
 272
 273 /* Possible flags for register IWN_FH_RX_STATUS. */
 274 #define IWN_FH_RX_STATUS_IDLE   (1 << 24)
 275
 276 /* Possible flags for register IWN_BSM_WR_CTRL. */
 277 #define IWN_BSM_WR_CTRL_START_EN        (1 << 30)
 278 #define IWN_BSM_WR_CTRL_START           (1U << 31)
 279
 280 /* Possible flags for register IWN_INT. */
 281 #define IWN_INT_ALIVE           (1 <<  0)
 282 #define IWN_INT_WAKEUP          (1 <<  1)
 283 #define IWN_INT_SW_RX           (1 <<  3)
 284 #define IWN_INT_CT_REACHED      (1 <<  6)
 285 #define IWN_INT_RF_TOGGLED      (1 <<  7)
 286 #define IWN_INT_SW_ERR          (1 << 25)
 287 #define IWN_INT_SCHED           (1 << 26)
 288 #define IWN_INT_FH_TX           (1 << 27)
 289 #define IWN_INT_RX_PERIODIC     (1 << 28)
 290 #define IWN_INT_HW_ERR          (1 << 29)
 291 #define IWN_INT_FH_RX           (1U << 31)
 292
 293 /* Shortcut. */
 294 #define IWN_INT_MASK_DEF                                                \
 295         (IWN_INT_SW_ERR | IWN_INT_HW_ERR | IWN_INT_FH_TX |              \
 296          IWN_INT_FH_RX | IWN_INT_ALIVE | IWN_INT_WAKEUP |               \
 297          IWN_INT_SW_RX | IWN_INT_CT_REACHED | IWN_INT_RF_TOGGLED)
 298
 299 /* Possible flags for register IWN_FH_INT. */
 300 #define IWN_FH_INT_TX_CHNL(x)   (1 << (x))
 301 #define IWN_FH_INT_RX_CHNL(x)   (1 << ((x) + 16))
 302 #define IWN_FH_INT_HI_PRIOR     (1 << 30)
 303 /* Shortcuts for the above. */
 304 #define IWN_FH_INT_TX                                                   \
 305         (IWN_FH_INT_TX_CHNL(0) | IWN_FH_INT_TX_CHNL(1))
 306 #define IWN_FH_INT_RX                                                   \
 307         (IWN_FH_INT_RX_CHNL(0) | IWN_FH_INT_RX_CHNL(1) | IWN_FH_INT_HI_PRIOR)
 308
 309 /* Possible flags/values for register IWN_FH_TX_CONFIG. */
 310 #define IWN_FH_TX_CONFIG_DMA_PAUSE              0
 311 #define IWN_FH_TX_CONFIG_DMA_ENA                (1U << 31)
 312 #define IWN_FH_TX_CONFIG_CIRQ_HOST_ENDTFD       (1 << 20)
 313
 314 /* Possible flags/values for register IWN_FH_TXBUF_STATUS. */
 315 #define IWN_FH_TXBUF_STATUS_TBNUM(x)    ((x) << 20)
 316 #define IWN_FH_TXBUF_STATUS_TBIDX(x)    ((x) << 12)
 317 #define IWN_FH_TXBUF_STATUS_TFBD_VALID  3
 318
 319 /* Possible flags for register IWN_FH_TX_CHICKEN. */
 320 #define IWN_FH_TX_CHICKEN_SCHED_RETRY   (1 << 1)
 321
 322 /* Possible flags for register IWN_FH_TX_STATUS. */
 323 #define IWN_FH_TX_STATUS_IDLE(chnl)     (1 << ((chnl) + 16))
 324
 325 /* Possible flags for register IWN_FH_RX_CONFIG. */
 326 #define IWN_FH_RX_CONFIG_ENA            (1U << 31)
 327 #define IWN_FH_RX_CONFIG_NRBD(x)        ((x) << 20)
 328 #define IWN_FH_RX_CONFIG_RB_SIZE_8K     (1 << 16)
 329 #define IWN_FH_RX_CONFIG_SINGLE_FRAME   (1 << 15)
 330 #define IWN_FH_RX_CONFIG_IRQ_DST_HOST   (1 << 12)
 331 #define IWN_FH_RX_CONFIG_RB_TIMEOUT(x)  ((x) << 4)
 332 #define IWN_FH_RX_CONFIG_IGN_RXF_EMPTY  (1 <<  2)
 333
 334 /* Possible flags for register IWN_FH_TX_CONFIG. */
 335 #define IWN_FH_TX_CONFIG_DMA_ENA        (1U << 31)
 336 #define IWN_FH_TX_CONFIG_DMA_CREDIT_ENA (1 <<  3)
 337
 338 /* Possible flags for register IWN_EEPROM. */
 339 #define IWN_EEPROM_READ_VALID   (1 << 0)
 340 #define IWN_EEPROM_CMD          (1 << 1)
 341
 342 /* Possible flags for register IWN_EEPROM_GP. */
 343 #define IWN_EEPROM_GP_IF_OWNER  0x00000180
 344
 345 /* Possible flags for register IWN_OTP_GP. */
 346 #define IWN_OTP_GP_DEV_SEL_OTP          (1 << 16)
 347 #define IWN_OTP_GP_RELATIVE_ACCESS      (1 << 17)
 348 #define IWN_OTP_GP_ECC_CORR_STTS        (1 << 20)
 349 #define IWN_OTP_GP_ECC_UNCORR_STTS      (1 << 21)
 350
 351 /* Possible flags for register IWN_SCHED_QUEUE_STATUS. */
 352 #define IWN4965_TXQ_STATUS_ACTIVE       0x0007fc01
 353 #define IWN4965_TXQ_STATUS_INACTIVE     0x0007fc00
 354 #define IWN4965_TXQ_STATUS_AGGR_ENA     (1 << 5 | 1 << 8)
 355 #define IWN4965_TXQ_STATUS_CHGACT       (1 << 10)
 356 #define IWN5000_TXQ_STATUS_ACTIVE       0x00ff0018
 357 #define IWN5000_TXQ_STATUS_INACTIVE     0x00ff0010
 358 #define IWN5000_TXQ_STATUS_CHGACT       (1 << 19)
 359
 360 /* Possible flags for registers IWN_APMG_CLK_*. */
 361 #define IWN_APMG_CLK_CTRL_DMA_CLK_RQT   (1 <<  9)
 362 #define IWN_APMG_CLK_CTRL_BSM_CLK_RQT   (1 << 11)
 363
 364 /* Possible flags for register IWN_APMG_PS. */
 365 #define IWN_APMG_PS_EARLY_PWROFF_DIS    (1 << 22)
 366 #define IWN_APMG_PS_PWR_SRC(x)          ((x) << 24)
 367 #define IWN_APMG_PS_PWR_SRC_VMAIN       0
 368 #define IWN_APMG_PS_PWR_SRC_VAUX        2
 369 #define IWN_APMG_PS_PWR_SRC_MASK        IWN_APMG_PS_PWR_SRC(3)
 370 #define IWN_APMG_PS_RESET_REQ           (1 << 26)
 371
 372 /* Possible flags for register IWN_APMG_DIGITAL_SVR. */
 373 #define IWN_APMG_DIGITAL_SVR_VOLTAGE(x)         (((x) & 0xf) << 5)
 374 #define IWN_APMG_DIGITAL_SVR_VOLTAGE_MASK       \
 375         IWN_APMG_DIGITAL_SVR_VOLTAGE(0xf)
 376 #define IWN_APMG_DIGITAL_SVR_VOLTAGE_1_32       \
 377         IWN_APMG_DIGITAL_SVR_VOLTAGE(3)
 378
 379 /* Possible flags for IWN_APMG_PCI_STT. */
 380 #define IWN_APMG_PCI_STT_L1A_DIS        (1 << 11)
 381
 382 /* Possible flags for register IWN_BSM_DRAM_TEXT_SIZE. */
 383 #define IWN_FW_UPDATED  (1U << 31)
 384
 385 #define IWN_SCHED_WINSZ         64
 386 #define IWN_SCHED_LIMIT         64
 387 #define IWN4965_SCHED_COUNT     512
 388 #define IWN5000_SCHED_COUNT     (IWN_TX_RING_COUNT + IWN_SCHED_WINSZ)
 389 #define IWN4965_SCHEDSZ         (IWN4965_NTXQUEUES * IWN4965_SCHED_COUNT * 2)
 390 #define IWN5000_SCHEDSZ         (IWN5000_NTXQUEUES * IWN5000_SCHED_COUNT * 2)
 391
 392 struct iwn_tx_desc {
 393         uint8_t         reserved1[3];
 394         uint8_t         nsegs;
 395         struct {
 396                 uint32_t        addr;
 397                 uint16_t        len;
 398         } __packed      segs[IWN_MAX_SCATTER];
 399         /* Pad to 128 bytes. */
 400         uint32_t        reserved2;
 401 } __packed;
 402
 403 struct iwn_rx_status {
 404         uint16_t        closed_count;
 405         uint16_t        closed_rx_count;
 406         uint16_t        finished_count;
 407         uint16_t        finished_rx_count;
 408         uint32_t        reserved[2];
 409 } __packed;
 410
 411 struct iwn_rx_desc {
 412         /*
 413          * The first 4 bytes of the RX frame header contain both the RX frame
 414          * size and some flags.
 415          * Bit fields:
 416          * 31:    flag flush RB request
 417          * 30:    flag ignore TC (terminal counter) request
 418          * 29:    flag fast IRQ request
 419          * 28-14: Reserved
 420          * 13-00: RX frame size
 421          */
 422         uint32_t        len;
 423         uint8_t         type;
 424 #define IWN_UC_READY                      1
 425 #define IWN_ADD_NODE_DONE                24
 426 #define IWN_TX_DONE                      28
 427 #define IWN_REPLY_LED_CMD               72
 428 #define IWN5000_CALIBRATION_RESULT      102
 429 #define IWN5000_CALIBRATION_DONE        103
 430 #define IWN_START_SCAN                  130
 431 #define IWN_NOTIF_SCAN_RESULT           131
 432 #define IWN_STOP_SCAN                   132
 433 #define IWN_RX_STATISTICS               156
 434 #define IWN_BEACON_STATISTICS           157
 435 #define IWN_STATE_CHANGED               161
 436 #define IWN_BEACON_MISSED               162
 437 #define IWN_RX_PHY                      192
 438 #define IWN_MPDU_RX_DONE                193
 439 #define IWN_RX_DONE                     195
 440 #define IWN_RX_COMPRESSED_BA            197
 441
 442         uint8_t         flags;  /* 0:5 reserved, 6 abort, 7 internal */
 443         uint8_t         idx;    /* position within TX queue */
 444         uint8_t         qid;
 445         /* 0:4 TX queue id - 5:6 reserved - 7 unsolicited RX
 446          * or uCode-originated notification
 447          */
 448 } __packed;
 449
 450 #define IWN_RX_DESC_QID_MSK             0x1F
 451 #define IWN_UNSOLICITED_RX_NOTIF        0x80
 452
 453 /* CARD_STATE_NOTIFICATION */
 454 #define IWN_STATE_CHANGE_HW_CARD_DISABLED               0x01
 455 #define IWN_STATE_CHANGE_SW_CARD_DISABLED               0x02
 456 #define IWN_STATE_CHANGE_CT_CARD_DISABLED               0x04
 457 #define IWN_STATE_CHANGE_RXON_CARD_DISABLED             0x10
 458
 459 /* Possible RX status flags. */
 460 #define IWN_RX_NO_CRC_ERR       (1 <<  0)
 461 #define IWN_RX_NO_OVFL_ERR      (1 <<  1)
 462 /* Shortcut for the above. */
 463 #define IWN_RX_NOERROR  (IWN_RX_NO_CRC_ERR | IWN_RX_NO_OVFL_ERR)
 464 #define IWN_RX_MPDU_MIC_OK      (1 <<  6)
 465 #define IWN_RX_CIPHER_MASK      (7 <<  8)
 466 #define IWN_RX_CIPHER_CCMP      (2 <<  8)
 467 #define IWN_RX_MPDU_DEC         (1 << 11)
 468 #define IWN_RX_DECRYPT_MASK     (3 << 11)
 469 #define IWN_RX_DECRYPT_OK       (3 << 11)
 470
 471 struct iwn_tx_cmd {
 472         uint8_t code;
 473 #define IWN_CMD_RXON                     16
 474 #define IWN_CMD_RXON_ASSOC               17
 475 #define IWN_CMD_EDCA_PARAMS              19
 476 #define IWN_CMD_TIMING                   20
 477 #define IWN_CMD_ADD_NODE                 24
 478 #define IWN_CMD_TX_DATA                  28
 479 #define IWN_CMD_LINK_QUALITY             78
 480 #define IWN_CMD_SET_LED                  72
 481 #define IWN5000_CMD_WIMAX_COEX           90
 482 #define IWN_TEMP_NOTIFICATION           98
 483 #define IWN5000_CMD_CALIB_CONFIG        101
 484 #define IWN5000_CMD_CALIB_RESULT        102
 485 #define IWN5000_CMD_CALIB_COMPLETE      103
 486 #define IWN_CMD_SET_POWER_MODE          119
 487 #define IWN_CMD_SCAN                    128
 488 #define IWN_CMD_SCAN_RESULTS            131
 489 #define IWN_CMD_TXPOWER_DBM             149
 490 #define IWN_CMD_TXPOWER                 151
 491 #define IWN5000_CMD_TX_ANT_CONFIG       152
 492 #define IWN_CMD_TXPOWER_DBM_V1          152
 493 #define IWN_CMD_BT_COEX                 155
 494 #define IWN_CMD_GET_STATISTICS          156
 495 #define IWN_CMD_SET_CRITICAL_TEMP       164
 496 #define IWN_CMD_SET_SENSITIVITY         168
 497 #define IWN_CMD_PHY_CALIB               176
 498 #define IWN_CMD_BT_COEX_PRIOTABLE       204
 499 #define IWN_CMD_BT_COEX_PROT            205
 500 #define IWN_CMD_BT_COEX_NOTIF           206
 501 /* PAN commands */
 502 #define IWN_CMD_WIPAN_PARAMS                    0xb2
 503 #define IWN_CMD_WIPAN_RXON                      0xb3
 504 #define IWN_CMD_WIPAN_RXON_TIMING               0xb4
 505 #define IWN_CMD_WIPAN_RXON_ASSOC                0xb6
 506 #define IWN_CMD_WIPAN_QOS_PARAM                 0xb7
 507 #define IWN_CMD_WIPAN_WEPKEY                    0xb8
 508 #define IWN_CMD_WIPAN_P2P_CHANNEL_SWITCH        0xb9
 509 #define IWN_CMD_WIPAN_NOA_NOTIFICATION          0xbc
 510 #define IWN_CMD_WIPAN_DEACTIVATION_COMPLETE     0xbd
 511
 512         uint8_t flags;
 513         uint8_t idx;
 514         uint8_t qid;
 515         uint8_t data[136];
 516 } __packed;
 517
 518 /*
 519  * Structure for IWN_CMD_GET_STATISTICS = (0x9c) 156
 520  * all devices identical.
 521  *
 522  * This command triggers an immediate response containing uCode statistics.
 523  * The response is in the same format as IWN_BEACON_STATISTICS (0x9d) 157.
 524  *
 525  * If the CLEAR_STATS configuration flag is set, uCode will clear its
 526  * internal copy of the statistics (counters) after issuing the response.
 527  * This flag does not affect IWN_BEACON_STATISTICS after beacons (see below).
 528  *
 529  * If the DISABLE_NOTIF configuration flag is set, uCode will not issue
 530  * IWN_BEACON_STATISTICS after received beacons.  This flag
 531  * does not affect the response to the IWN_CMD_GET_STATISTICS 0x9c itself.
 532  */
 533 struct iwn_statistics_cmd {
 534         uint32_t        configuration_flags;
 535 #define IWN_STATS_CONF_CLEAR_STATS              htole32(0x1)
 536 #define IWN_STATS_CONF_DISABLE_NOTIF    htole32(0x2)
 537 } __packed;
 538
 539 /* Antenna flags, used in various commands. */
 540 #define IWN_ANT_A       (1 << 0)
 541 #define IWN_ANT_B       (1 << 1)
 542 #define IWN_ANT_C       (1 << 2)
 543 /* Shortcuts. */
 544 #define IWN_ANT_AB      (IWN_ANT_A | IWN_ANT_B)
 545 #define IWN_ANT_BC      (IWN_ANT_B | IWN_ANT_C)
 546 #define IWN_ANT_AC      (IWN_ANT_A | IWN_ANT_C)
 547 #define IWN_ANT_ABC     (IWN_ANT_A | IWN_ANT_B | IWN_ANT_C)
 548
 549 /* Structure for command IWN_CMD_RXON. */
 550 struct iwn_rxon {
 551         uint8_t         myaddr[IEEE80211_ADDR_LEN];
 552         uint16_t        reserved1;
 553         uint8_t         bssid[IEEE80211_ADDR_LEN];
 554         uint16_t        reserved2;
 555         uint8_t         wlap[IEEE80211_ADDR_LEN];
 556         uint16_t        reserved3;
 557         uint8_t         mode;
 558 #define IWN_MODE_HOSTAP         1
 559 #define IWN_MODE_STA            3
 560 #define IWN_MODE_IBSS           4
 561 #define IWN_MODE_MONITOR        6
 562 #define IWN_MODE_2STA           8
 563 #define IWN_MODE_P2P            9
 564
 565         uint8_t         air;
 566         uint16_t        rxchain;
 567 #define IWN_RXCHAIN_DRIVER_FORCE        (1 << 0)
 568 #define IWN_RXCHAIN_VALID(x)            (((x) & IWN_ANT_ABC) << 1)
 569 #define IWN_RXCHAIN_FORCE_SEL(x)        (((x) & IWN_ANT_ABC) << 4)
 570 #define IWN_RXCHAIN_FORCE_MIMO_SEL(x)   (((x) & IWN_ANT_ABC) << 7)
 571 #define IWN_RXCHAIN_IDLE_COUNT(x)       ((x) << 10)
 572 #define IWN_RXCHAIN_MIMO_COUNT(x)       ((x) << 12)
 573 #define IWN_RXCHAIN_MIMO_FORCE          (1 << 14)
 574
 575         uint8_t         ofdm_mask;
 576         uint8_t         cck_mask;
 577         uint16_t        associd;
 578         uint32_t        flags;
 579 #define IWN_RXON_24GHZ          (1 <<  0)
 580 #define IWN_RXON_CCK            (1 <<  1)
 581 #define IWN_RXON_AUTO           (1 <<  2)
 582 #define IWN_RXON_SHSLOT         (1 <<  4)
 583 #define IWN_RXON_SHPREAMBLE     (1 <<  5)
 584 #define IWN_RXON_NODIVERSITY    (1 <<  7)
 585 #define IWN_RXON_ANTENNA_A      (1 <<  8)
 586 #define IWN_RXON_ANTENNA_B      (1 <<  9)
 587 #define IWN_RXON_TSF            (1 << 15)
 588 #define IWN_RXON_HT_HT40MINUS   (1 << 22)
 589
 590 #define IWN_RXON_HT_PROTMODE(x) (x << 23)
 591
 592 /* 0=legacy, 1=pure40, 2=mixed */
 593 #define IWN_RXON_HT_MODEPURE40  (1 << 25)
 594 #define IWN_RXON_HT_MODEMIXED   (2 << 25)
 595
 596 #define IWN_RXON_CTS_TO_SELF    (1 << 30)
 597
 598         uint32_t        filter;
 599 #define IWN_FILTER_PROMISC      (1 << 0)
 600 #define IWN_FILTER_CTL          (1 << 1)
 601 #define IWN_FILTER_MULTICAST    (1 << 2)
 602 #define IWN_FILTER_NODECRYPT    (1 << 3)
 603 #define IWN_FILTER_BSS          (1 << 5)
 604 #define IWN_FILTER_BEACON       (1 << 6)
 605
 606         uint8_t         chan;
 607         uint8_t         reserved4;
 608         uint8_t         ht_single_mask;
 609         uint8_t         ht_dual_mask;
 610         /* The following fields are for >=5000 Series only. */
 611         uint8_t         ht_triple_mask;
 612         uint8_t         reserved5;
 613         uint16_t        acquisition;
 614         uint16_t        reserved6;
 615 } __packed;
 616
 617 #define IWN4965_RXONSZ  (sizeof (struct iwn_rxon) - 6)
 618 #define IWN5000_RXONSZ  (sizeof (struct iwn_rxon))
 619
 620 /* Structure for command IWN_CMD_RXON_ASSOC (4965AGN only.) */
 621 struct iwn4965_rxon_assoc {
 622         uint32_t        flags;
 623         uint32_t        filter;
 624         uint8_t         ofdm_mask;
 625         uint8_t         cck_mask;
 626         uint8_t         ht_single_mask;
 627         uint8_t         ht_dual_mask;
 628         uint16_t        rxchain;
 629         uint16_t        reserved;
 630 } __packed;
 631
 632 /* Structure for command IWN_CMD_RXON_ASSOC (5000 Series only.) */
 633 struct iwn5000_rxon_assoc {
 634         uint32_t        flags;
 635         uint32_t        filter;
 636         uint8_t         ofdm_mask;
 637         uint8_t         cck_mask;
 638         uint16_t        reserved1;
 639         uint8_t         ht_single_mask;
 640         uint8_t         ht_dual_mask;
 641         uint8_t         ht_triple_mask;
 642         uint8_t         reserved2;
 643         uint16_t        rxchain;
 644         uint16_t        acquisition;
 645         uint32_t        reserved3;
 646 } __packed;
 647
 648 /* Structure for command IWN_CMD_ASSOCIATE. */
 649 struct iwn_assoc {
 650         uint32_t        flags;
 651         uint32_t        filter;
 652         uint8_t         ofdm_mask;
 653         uint8_t         cck_mask;
 654         uint16_t        reserved;
 655 } __packed;
 656
 657 /* Structure for command IWN_CMD_EDCA_PARAMS. */
 658 struct iwn_edca_params {
 659         uint32_t        flags;
 660 #define IWN_EDCA_UPDATE (1 << 0)
 661 #define IWN_EDCA_TXOP   (1 << 4)
 662
 663         struct {
 664                 uint16_t        cwmin;
 665                 uint16_t        cwmax;
 666                 uint8_t         aifsn;
 667                 uint8_t         reserved;
 668                 uint16_t        txoplimit;
 669         } __packed      ac[WME_NUM_AC];
 670 } __packed;
 671
 672 /* Structure for command IWN_CMD_TIMING. */
 673 struct iwn_cmd_timing {
 674         uint64_t        tstamp;
 675         uint16_t        bintval;
 676         uint16_t        atim;
 677         uint32_t        binitval;
 678         uint16_t        lintval;
 679         uint8_t         dtim_period;
 680         uint8_t         delta_cp_bss_tbtts;
 681 } __packed;
 682
 683 /* Structure for command IWN_CMD_ADD_NODE. */
 684 struct iwn_node_info {
 685         uint8_t         control;
 686 #define IWN_NODE_UPDATE         (1 << 0)
 687
 688         uint8_t         reserved1[3];
 689
 690         uint8_t         macaddr[IEEE80211_ADDR_LEN];
 691         uint16_t        reserved2;
 692         uint8_t         id;
 693 #define IWN_ID_BSS               0
 694 #define IWN_STA_ID              1
 695
 696 #define IWN_PAN_ID_BCAST                14
 697 #define IWN5000_ID_BROADCAST    15
 698 #define IWN4965_ID_BROADCAST    31
 699
 700         uint8_t         flags;
 701 #define IWN_FLAG_SET_KEY                (1 << 0)
 702 #define IWN_FLAG_SET_DISABLE_TID        (1 << 1)
 703 #define IWN_FLAG_SET_TXRATE             (1 << 2)
 704 #define IWN_FLAG_SET_ADDBA              (1 << 3)
 705 #define IWN_FLAG_SET_DELBA              (1 << 4)
 706
 707         uint16_t        reserved3;
 708         uint16_t        kflags;
 709 #define IWN_KFLAG_CCMP          (1 <<  1)
 710 #define IWN_KFLAG_MAP           (1 <<  3)
 711 #define IWN_KFLAG_KID(kid)      ((kid) << 8)
 712 #define IWN_KFLAG_INVALID       (1 << 11)
 713 #define IWN_KFLAG_GROUP         (1 << 14)
 714
 715         uint8_t         tsc2;   /* TKIP TSC2 */
 716         uint8_t         reserved4;
 717         uint16_t        ttak[5];
 718         uint8_t         kid;
 719         uint8_t         reserved5;
 720         uint8_t         key[16];
 721         /* The following 3 fields are for 5000 Series only. */
 722         uint64_t        tsc;
 723         uint8_t         rxmic[8];
 724         uint8_t         txmic[8];
 725
 726         uint32_t        htflags;
 727 #define IWN_SMPS_MIMO_PROT              (1 << 17)
 728 #define IWN_AMDPU_SIZE_FACTOR(x)        ((x) << 19)
 729 #define IWN_NODE_HT40                   (1 << 21)
 730 #define IWN_SMPS_MIMO_DIS               (1 << 22)
 731 #define IWN_AMDPU_DENSITY(x)            ((x) << 23)
 732
 733         uint32_t        mask;
 734         uint16_t        disable_tid;
 735         uint16_t        reserved6;
 736         uint8_t         addba_tid;
 737         uint8_t         delba_tid;
 738         uint16_t        addba_ssn;
 739         uint32_t        reserved7;
 740 } __packed;
 741
 742 struct iwn4965_node_info {
 743         uint8_t         control;
 744         uint8_t         reserved1[3];
 745         uint8_t         macaddr[IEEE80211_ADDR_LEN];
 746         uint16_t        reserved2;
 747         uint8_t         id;
 748         uint8_t         flags;
 749         uint16_t        reserved3;
 750         uint16_t        kflags;
 751         uint8_t         tsc2;   /* TKIP TSC2 */
 752         uint8_t         reserved4;
 753         uint16_t        ttak[5];
 754         uint8_t         kid;
 755         uint8_t         reserved5;
 756         uint8_t         key[16];
 757         uint32_t        htflags;
 758         uint32_t        mask;
 759         uint16_t        disable_tid;
 760         uint16_t        reserved6;
 761         uint8_t         addba_tid;
 762         uint8_t         delba_tid;
 763         uint16_t        addba_ssn;
 764         uint32_t        reserved7;
 765 } __packed;
 766
 767 #define IWN_RFLAG_RATE          0xff
 768 #define IWN_RFLAG_RATE_MCS      0x1f
 769 #define IWN_RFLAG_HT40_DUP      0x20
 770
 771 #define IWN_RFLAG_MCS           (1 << 8)
 772 #define IWN_RFLAG_CCK           (1 << 9)
 773 #define IWN_RFLAG_GREENFIELD    (1 << 10)
 774 #define IWN_RFLAG_HT40          (1 << 11)
 775 #define IWN_RFLAG_DUPLICATE     (1 << 12)
 776 #define IWN_RFLAG_SGI           (1 << 13)
 777 #define IWN_RFLAG_ANT(x)        ((x) << 14)
 778
 779 /* Structure for command IWN_CMD_TX_DATA. */
 780 struct iwn_cmd_data {
 781         uint16_t        len;
 782         uint16_t        lnext;
 783         uint32_t        flags;
 784 #define IWN_TX_NEED_PROTECTION  (1 <<  0)       /* 5000 only */
 785 #define IWN_TX_NEED_RTS         (1 <<  1)
 786 #define IWN_TX_NEED_CTS         (1 <<  2)
 787 #define IWN_TX_NEED_ACK         (1 <<  3)
 788 #define IWN_TX_LINKQ            (1 <<  4)
 789 #define IWN_TX_IMM_BA           (1 <<  6)
 790 #define IWN_TX_FULL_TXOP        (1 <<  7)
 791 #define IWN_TX_BT_DISABLE       (1 << 12)       /* bluetooth coexistence */
 792 #define IWN_TX_AUTO_SEQ         (1 << 13)
 793 #define IWN_TX_MORE_FRAG        (1 << 14)
 794 #define IWN_TX_INSERT_TSTAMP    (1 << 16)
 795 #define IWN_TX_NEED_PADDING     (1 << 20)
 796
 797         uint32_t        scratch;
 798         uint32_t        rate;
 799
 800         uint8_t         id;
 801         uint8_t         security;
 802 #define IWN_CIPHER_WEP40        1
 803 #define IWN_CIPHER_CCMP         2
 804 #define IWN_CIPHER_TKIP         3
 805 #define IWN_CIPHER_WEP104       9
 806
 807         uint8_t         linkq;
 808         uint8_t         reserved2;
 809         uint8_t         key[16];
 810         uint16_t        fnext;
 811         uint16_t        reserved3;
 812         uint32_t        lifetime;
 813 #define IWN_LIFETIME_INFINITE   0xffffffff
 814
 815         uint32_t        loaddr;
 816         uint8_t         hiaddr;
 817         uint8_t         rts_ntries;
 818         uint8_t         data_ntries;
 819         uint8_t         tid;
 820         uint16_t        timeout;
 821         uint16_t        txop;
 822 } __packed;
 823
 824 /* Structure for command IWN_CMD_LINK_QUALITY. */
 825 #define IWN_MAX_TX_RETRIES      16
 826 struct iwn_cmd_link_quality {
 827         uint8_t         id;
 828         uint8_t         reserved1;
 829         uint16_t        ctl;
 830         uint8_t         flags;
 831         uint8_t         mimo;
 832         uint8_t         antmsk_1stream;
 833         uint8_t         antmsk_2stream;
 834         uint8_t         ridx[WME_NUM_AC];
 835         uint16_t        ampdu_limit;
 836         uint8_t         ampdu_threshold;
 837         uint8_t         ampdu_max;
 838         uint32_t        reserved2;
 839         uint32_t        retry[IWN_MAX_TX_RETRIES];
 840         uint32_t        reserved3;
 841 } __packed;
 842
 843 /* Structure for command IWN_CMD_SET_LED. */
 844 struct iwn_cmd_led {
 845         uint32_t        unit;   /* multiplier (in usecs) */
 846         uint8_t         which;
 847 #define IWN_LED_ACTIVITY        1
 848 #define IWN_LED_LINK            2
 849
 850         uint8_t         off;
 851         uint8_t         on;
 852         uint8_t         reserved;
 853 } __packed;
 854
 855 /* Structure for command IWN5000_CMD_WIMAX_COEX. */
 856 struct iwn5000_wimax_coex {
 857         uint32_t        flags;
 858 #define IWN_WIMAX_COEX_STA_TABLE_VALID          (1 << 0)
 859 #define IWN_WIMAX_COEX_UNASSOC_WA_UNMASK        (1 << 2)
 860 #define IWN_WIMAX_COEX_ASSOC_WA_UNMASK          (1 << 3)
 861 #define IWN_WIMAX_COEX_ENABLE                   (1 << 7)
 862
 863         struct iwn5000_wimax_event {
 864                 uint8_t request;
 865                 uint8_t window;
 866                 uint8_t reserved;
 867                 uint8_t flags;
 868         } __packed      events[16];
 869 } __packed;
 870
 871 /* Structures for command IWN5000_CMD_CALIB_CONFIG. */
 872 struct iwn5000_calib_elem {
 873         uint32_t        enable;
 874         uint32_t        start;
 875 #define IWN5000_CALIB_DC        (1 << 1)
 876
 877         uint32_t        send;
 878         uint32_t        apply;
 879         uint32_t        reserved;
 880 } __packed;
 881
 882 struct iwn5000_calib_status {
 883         struct iwn5000_calib_elem       once;
 884         struct iwn5000_calib_elem       perd;
 885         uint32_t                        flags;
 886 } __packed;
 887
 888 struct iwn5000_calib_config {
 889         struct iwn5000_calib_status     ucode;
 890         struct iwn5000_calib_status     driver;
 891         uint32_t                        reserved;
 892 } __packed;
 893
 894 /* Structure for command IWN_CMD_SET_POWER_MODE. */
 895 struct iwn_pmgt_cmd {
 896         uint16_t        flags;
 897 #define IWN_PS_ALLOW_SLEEP      (1 << 0)
 898 #define IWN_PS_NOTIFY           (1 << 1)
 899 #define IWN_PS_SLEEP_OVER_DTIM  (1 << 2)
 900 #define IWN_PS_PCI_PMGT         (1 << 3)
 901 #define IWN_PS_FAST_PD          (1 << 4)
 902 #define IWN_PS_BEACON_FILTERING (1 << 5)
 903 #define IWN_PS_SHADOW_REG       (1 << 6)
 904 #define IWN_PS_CT_KILL          (1 << 7)
 905 #define IWN_PS_BT_SCD           (1 << 8)
 906 #define IWN_PS_ADVANCED_PM      (1 << 9)
 907
 908         uint8_t         keepalive;
 909         uint8_t         debug;
 910         uint32_t        rxtimeout;
 911         uint32_t        txtimeout;
 912         uint32_t        intval[5];
 913         uint32_t        beacons;
 914 } __packed;
 915
 916 /* Structures for command IWN_CMD_SCAN. */
 917 struct iwn_scan_essid {
 918         uint8_t id;
 919         uint8_t len;
 920         uint8_t data[IEEE80211_NWID_LEN];
 921 } __packed;
 922
 923 struct iwn_scan_hdr {
 924         uint16_t        len;
 925         uint8_t         scan_flags;
 926         uint8_t         nchan;
 927         uint16_t        quiet_time;
 928         uint16_t        quiet_threshold;
 929         uint16_t        crc_threshold;
 930         uint16_t        rxchain;
 931         uint32_t        max_svc;        /* background scans */
 932         uint32_t        pause_svc;      /* background scans */
 933         uint32_t        flags;
 934         uint32_t        filter;
 935
 936         /* Followed by a struct iwn_cmd_data. */
 937         /* Followed by an array of 20 structs iwn_scan_essid. */
 938         /* Followed by probe request body. */
 939         /* Followed by an array of ``nchan'' structs iwn_scan_chan. */
 940 } __packed;
 941
 942 struct iwn_scan_chan {
 943         uint32_t        flags;
 944 #define IWN_CHAN_PASSIVE        (0 << 0)
 945 #define IWN_CHAN_ACTIVE         (1 << 0)
 946 #define IWN_CHAN_NPBREQS(x)     (((1 << (x)) - 1) << 1)
 947
 948         uint16_t        chan;
 949         uint8_t         rf_gain;
 950         uint8_t         dsp_gain;
 951         uint16_t        active;         /* msecs */
 952         uint16_t        passive;        /* msecs */
 953 } __packed;
 954
 955 #define IWN_SCAN_CRC_TH_DISABLED        0
 956 #define IWN_SCAN_CRC_TH_DEFAULT         htole16(1)
 957 #define IWN_SCAN_CRC_TH_NEVER           htole16(0xffff)
 958
 959 /* Maximum size of a scan command. */
 960 #define IWN_SCAN_MAXSZ  (MCLBYTES - 4)
 961
 962 /*
 963  * For active scan, listen ACTIVE_DWELL_TIME (msec) on each channel after
 964  * sending probe req.  This should be set long enough to hear probe responses
 965  * from more than one AP.
 966  */
 967 #define IWN_ACTIVE_DWELL_TIME_2GHZ      (30)    /* all times in msec */
 968 #define IWN_ACTIVE_DWELL_TIME_5GHZ      (20)
 969 #define IWN_ACTIVE_DWELL_FACTOR_2GHZ    (3)
 970 #define IWN_ACTIVE_DWELL_FACTOR_5GHZ    (2)
 971
 972 /*
 973  * For passive scan, listen PASSIVE_DWELL_TIME (msec) on each channel.
 974  * Must be set longer than active dwell time.
 975  * For the most reliable scan, set > AP beacon interval (typically 100msec).
 976  */
 977 #define IWN_PASSIVE_DWELL_TIME_2GHZ     (20)    /* all times in msec */
 978 #define IWN_PASSIVE_DWELL_TIME_5GHZ     (10)
 979 #define IWN_PASSIVE_DWELL_BASE          (100)
 980 #define IWN_CHANNEL_TUNE_TIME           (5)
 981
 982 #define IWN_SCAN_CHAN_TIMEOUT           2
 983 #define IWN_MAX_SCAN_CHANNEL            50
 984
 985 /*
 986  * If active scanning is requested but a certain channel is
 987  * marked passive, we can do active scanning if we detect
 988  * transmissions.
 989  *
 990  * There is an issue with some firmware versions that triggers
 991  * a sysassert on a "good CRC threshold" of zero (== disabled),
 992  * on a radar channel even though this means that we should NOT
 993  * send probes.
 994  *
 995  * The "good CRC threshold" is the number of frames that we
 996  * need to receive during our dwell time on a channel before
 997  * sending out probes -- setting this to a huge value will
 998  * mean we never reach it, but at the same time work around
 999  * the aforementioned issue. Thus use IWL_GOOD_CRC_TH_NEVER
1000  * here instead of IWL_GOOD_CRC_TH_DISABLED.
1001  *
1002  * This was fixed in later versions along with some other
1003  * scan changes, and the threshold behaves as a flag in those
1004  * versions.
1005  */
1006 #define IWN_GOOD_CRC_TH_DISABLED        0
1007 #define IWN_GOOD_CRC_TH_DEFAULT         htole16(1)
1008 #define IWN_GOOD_CRC_TH_NEVER           htole16(0xffff)
1009
1010 /* Structure for command IWN_CMD_TXPOWER (4965AGN only.) */
1011 #define IWN_RIDX_MAX    32
1012 struct iwn4965_cmd_txpower {
1013         uint8_t         band;
1014         uint8_t         reserved1;
1015         uint8_t         chan;
1016         uint8_t         reserved2;
1017         struct {
1018                 uint8_t rf_gain[2];
1019                 uint8_t dsp_gain[2];
1020         } __packed      power[IWN_RIDX_MAX + 1];
1021 } __packed;
1022
1023 /* Structure for command IWN_CMD_TXPOWER_DBM (5000 Series only.) */
1024 struct iwn5000_cmd_txpower {
1025         int8_t  global_limit;   /* in half-dBm */
1026 #define IWN5000_TXPOWER_AUTO            0x7f
1027 #define IWN5000_TXPOWER_MAX_DBM         16
1028
1029         uint8_t flags;
1030 #define IWN5000_TXPOWER_NO_CLOSED       (1 << 6)
1031
1032         int8_t  srv_limit;      /* in half-dBm */
1033         uint8_t reserved;
1034 } __packed;
1035
1036 /* Structures for command IWN_CMD_BLUETOOTH. */
1037 struct iwn_bluetooth {
1038         uint8_t         flags;
1039 #define IWN_BT_COEX_CHAN_ANN    (1 << 0)
1040 #define IWN_BT_COEX_BT_PRIO     (1 << 1)
1041 #define IWN_BT_COEX_2_WIRE      (1 << 2)
1042
1043         uint8_t         lead_time;
1044 #define IWN_BT_LEAD_TIME_DEF    30
1045
1046         uint8_t         max_kill;
1047 #define IWN_BT_MAX_KILL_DEF     5
1048
1049         uint8_t         reserved;
1050         uint32_t        kill_ack;
1051         uint32_t        kill_cts;
1052 } __packed;
1053
1054 struct iwn6000_btcoex_config {
1055         uint8_t         flags;
1056 #define IWN_BT_FLAG_COEX6000_CHAN_INHIBITION    1
1057 #define IWN_BT_FLAG_COEX6000_MODE_MASK          ((1 << 3) | (1 << 4) | (1 << 5 ))
1058 #define IWN_BT_FLAG_COEX6000_MODE_SHIFT                 3
1059 #define IWN_BT_FLAG_COEX6000_MODE_DISABLED              0
1060 #define IWN_BT_FLAG_COEX6000_MODE_LEGACY_2W             1
1061 #define IWN_BT_FLAG_COEX6000_MODE_3W                    2
1062 #define IWN_BT_FLAG_COEX6000_MODE_4W                    3
1063
1064 #define IWN_BT_FLAG_UCODE_DEFAULT               (1 << 6)
1065 #define IWN_BT_FLAG_SYNC_2_BT_DISABLE   (1 << 7)
1066         uint8_t         lead_time;
1067         uint8_t         max_kill;
1068         uint8_t         bt3_t7_timer;
1069         uint32_t        kill_ack;
1070         uint32_t        kill_cts;
1071         uint8_t         sample_time;
1072         uint8_t         bt3_t2_timer;
1073         uint16_t        bt4_reaction;
1074         uint32_t        lookup_table[12];
1075         uint16_t        bt4_decision;
1076         uint16_t        valid;
1077         uint8_t         prio_boost;
1078         uint8_t         tx_prio_boost;
1079         uint16_t        rx_prio_boost;
1080 } __packed;
1081
1082 /* Structure for enhanced command IWN_CMD_BLUETOOTH for 2000 Series. */
1083 struct iwn2000_btcoex_config {
1084         uint8_t         flags;  /* Cf Flags in iwn6000_btcoex_config */
1085         uint8_t         lead_time;
1086         uint8_t         max_kill;
1087         uint8_t         bt3_t7_timer;
1088         uint32_t        kill_ack;
1089         uint32_t        kill_cts;
1090         uint8_t         sample_time;
1091         uint8_t         bt3_t2_timer;
1092         uint16_t        bt4_reaction;
1093         uint32_t        lookup_table[12];
1094         uint16_t        bt4_decision;
1095         uint16_t        valid;
1096
1097         uint32_t        prio_boost;     /* size change prior to iwn6000_btcoex_config */
1098         uint8_t         reserved;       /* added prior to iwn6000_btcoex_config */
1099
1100         uint8_t         tx_prio_boost;
1101         uint16_t        rx_prio_boost;
1102 } __packed;
1103
1104 struct iwn_btcoex_priotable {
1105         uint8_t         calib_init1;
1106         uint8_t         calib_init2;
1107         uint8_t         calib_periodic_low1;
1108         uint8_t         calib_periodic_low2;
1109         uint8_t         calib_periodic_high1;
1110         uint8_t         calib_periodic_high2;
1111         uint8_t         dtim;
1112         uint8_t         scan52;
1113         uint8_t         scan24;
1114         uint8_t         reserved[7];
1115 } __packed;
1116
1117 struct iwn_btcoex_prot {
1118         uint8_t         open;
1119         uint8_t         type;
1120         uint8_t         reserved[2];
1121 } __packed;
1122
1123 /* Structure for command IWN_CMD_SET_CRITICAL_TEMP. */
1124 struct iwn_critical_temp {
1125         uint32_t        reserved;
1126         uint32_t        tempM;
1127         uint32_t        tempR;
1128 /* degK <-> degC conversion macros. */
1129 #define IWN_CTOK(c)     ((c) + 273)
1130 #define IWN_KTOC(k)     ((k) - 273)
1131 #define IWN_CTOMUK(c)   (((c) * 1000000) + 273150000)
1132 } __packed;
1133
1134 /* Structures for command IWN_CMD_SET_SENSITIVITY. */
1135 struct iwn_sensitivity_cmd {
1136         uint16_t        which;
1137 #define IWN_SENSITIVITY_DEFAULTTBL      0
1138 #define IWN_SENSITIVITY_WORKTBL         1
1139
1140         uint16_t        energy_cck;
1141         uint16_t        energy_ofdm;
1142         uint16_t        corr_ofdm_x1;
1143         uint16_t        corr_ofdm_mrc_x1;
1144         uint16_t        corr_cck_mrc_x4;
1145         uint16_t        corr_ofdm_x4;
1146         uint16_t        corr_ofdm_mrc_x4;
1147         uint16_t        corr_barker;
1148         uint16_t        corr_barker_mrc;
1149         uint16_t        corr_cck_x4;
1150         uint16_t        energy_ofdm_th;
1151 } __packed;
1152
1153 struct iwn_enhanced_sensitivity_cmd {
1154         uint16_t        which;
1155         uint16_t        energy_cck;
1156         uint16_t        energy_ofdm;
1157         uint16_t        corr_ofdm_x1;
1158         uint16_t        corr_ofdm_mrc_x1;
1159         uint16_t        corr_cck_mrc_x4;
1160         uint16_t        corr_ofdm_x4;
1161         uint16_t        corr_ofdm_mrc_x4;
1162         uint16_t        corr_barker;
1163         uint16_t        corr_barker_mrc;
1164         uint16_t        corr_cck_x4;
1165         uint16_t        energy_ofdm_th;
1166         /* "Enhanced" part. */
1167         uint16_t        ina_det_ofdm;
1168         uint16_t        ina_det_cck;
1169         uint16_t        corr_11_9_en;
1170         uint16_t        ofdm_det_slope_mrc;
1171         uint16_t        ofdm_det_icept_mrc;
1172         uint16_t        ofdm_det_slope;
1173         uint16_t        ofdm_det_icept;
1174         uint16_t        cck_det_slope_mrc;
1175         uint16_t        cck_det_icept_mrc;
1176         uint16_t        cck_det_slope;
1177         uint16_t        cck_det_icept;
1178         uint16_t        reserved;
1179 } __packed;
1180
1181 /*
1182  * Define maximal number of calib result send to runtime firmware
1183  * PS: TEMP_OFFSET count for 2 (std and v2)
1184  */
1185 #define IWN5000_PHY_CALIB_MAX_RESULT            8
1186
1187 /* Structures for command IWN_CMD_PHY_CALIB. */
1188 struct iwn_phy_calib {
1189         uint8_t code;
1190 #define IWN4965_PHY_CALIB_DIFF_GAIN              7
1191 #define IWN5000_PHY_CALIB_DC                     8
1192 #define IWN5000_PHY_CALIB_LO                     9
1193 #define IWN5000_PHY_CALIB_TX_IQ                 11
1194 #define IWN5000_PHY_CALIB_CRYSTAL               15
1195 #define IWN5000_PHY_CALIB_BASE_BAND             16
1196 #define IWN5000_PHY_CALIB_TX_IQ_PERIODIC        17
1197 #define IWN5000_PHY_CALIB_TEMP_OFFSET           18
1198
1199 #define IWN5000_PHY_CALIB_RESET_NOISE_GAIN      18
1200 #define IWN5000_PHY_CALIB_NOISE_GAIN            19
1201
1202         uint8_t group;
1203         uint8_t ngroups;
1204         uint8_t isvalid;
1205 } __packed;
1206
1207 struct iwn5000_phy_calib_crystal {
1208         uint8_t code;
1209         uint8_t group;
1210         uint8_t ngroups;
1211         uint8_t isvalid;
1212
1213         uint8_t cap_pin[2];
1214         uint8_t reserved[2];
1215 } __packed;
1216
1217 struct iwn5000_phy_calib_temp_offset {
1218         uint8_t         code;
1219         uint8_t         group;
1220         uint8_t         ngroups;
1221         uint8_t         isvalid;
1222         int16_t         offset;
1223 #define IWN_DEFAULT_TEMP_OFFSET 2700
1224
1225         uint16_t        reserved;
1226 } __packed;
1227
1228 struct iwn5000_phy_calib_temp_offsetv2 {
1229         uint8_t         code;
1230         uint8_t         group;
1231         uint8_t         ngroups;
1232         uint8_t         isvalid;
1233         int16_t         offset_high;
1234         int16_t         offset_low;
1235         int16_t         burnt_voltage_ref;
1236         int16_t         reserved;
1237 } __packed;
1238
1239 struct iwn_phy_calib_gain {
1240         uint8_t code;
1241         uint8_t group;
1242         uint8_t ngroups;
1243         uint8_t isvalid;
1244
1245         int8_t  gain[3];
1246         uint8_t reserved;
1247 } __packed;
1248
1249 /* Structure for command IWN_CMD_SPECTRUM_MEASUREMENT. */
1250 struct iwn_spectrum_cmd {
1251         uint16_t        len;
1252         uint8_t         token;
1253         uint8_t         id;
1254         uint8_t         origin;
1255         uint8_t         periodic;
1256         uint16_t        timeout;
1257         uint32_t        start;
1258         uint32_t        reserved1;
1259         uint32_t        flags;
1260         uint32_t        filter;
1261         uint16_t        nchan;
1262         uint16_t        reserved2;
1263         struct {
1264                 uint32_t        duration;
1265                 uint8_t         chan;
1266                 uint8_t         type;
1267 #define IWN_MEASUREMENT_BASIC           (1 << 0)
1268 #define IWN_MEASUREMENT_CCA             (1 << 1)
1269 #define IWN_MEASUREMENT_RPI_HISTOGRAM   (1 << 2)
1270 #define IWN_MEASUREMENT_NOISE_HISTOGRAM (1 << 3)
1271 #define IWN_MEASUREMENT_FRAME           (1 << 4)
1272 #define IWN_MEASUREMENT_IDLE            (1 << 7)
1273
1274                 uint16_t        reserved;
1275         } __packed      chan[10];
1276 } __packed;
1277
1278 /* Structure for IWN_UC_READY notification. */
1279 #define IWN_NATTEN_GROUPS       5
1280 struct iwn_ucode_info {
1281         uint8_t         minor;
1282         uint8_t         major;
1283         uint16_t        reserved1;
1284         uint8_t         revision[8];
1285         uint8_t         type;
1286         uint8_t         subtype;
1287 #define IWN_UCODE_RUNTIME       0
1288 #define IWN_UCODE_INIT          9
1289
1290         uint16_t        reserved2;
1291         uint32_t        logptr;
1292         uint32_t        errptr;
1293         uint32_t        tstamp;
1294         uint32_t        valid;
1295
1296         /* The following fields are for UCODE_INIT only. */
1297         int32_t         volt;
1298         struct {
1299                 int32_t chan20MHz;
1300                 int32_t chan40MHz;
1301         } __packed      temp[4];
1302         int32_t         atten[IWN_NATTEN_GROUPS][2];
1303 } __packed;
1304
1305 /* Structures for IWN_TX_DONE notification. */
1306
1307 /*
1308  * TX command response is sent after *agn* transmission attempts.
1309  *
1310  * both postpone and abort status are expected behavior from uCode. there is
1311  * no special operation required from driver; except for RFKILL_FLUSH,
1312  * which required tx flush host command to flush all the tx frames in queues
1313  */
1314 #define IWN_TX_STATUS_MSK               0x000000ff
1315 #define IWN_TX_STATUS_DELAY_MSK         0x00000040
1316 #define IWN_TX_STATUS_ABORT_MSK         0x00000080
1317 #define IWN_TX_PACKET_MODE_MSK          0x0000ff00
1318 #define IWN_TX_FIFO_NUMBER_MSK          0x00070000
1319 #define IWN_TX_RESERVED                 0x00780000
1320 #define IWN_TX_POWER_PA_DETECT_MSK      0x7f800000
1321 #define IWN_TX_ABORT_REQUIRED_MSK       0x80000000
1322
1323 /* Success status */
1324 #define IWN_TX_STATUS_SUCCESS           0x01
1325 #define IWN_TX_STATUS_DIRECT_DONE       0x02
1326
1327 /* postpone TX */
1328 #define IWN_TX_STATUS_POSTPONE_DELAY            0x40
1329 #define IWN_TX_STATUS_POSTPONE_FEW_BYTES        0x41
1330 #define IWN_TX_STATUS_POSTPONE_BT_PRIO          0x42
1331 #define IWN_TX_STATUS_POSTPONE_QUIET_PERIOD     0x43
1332 #define IWN_TX_STATUS_POSTPONE_CALC_TTAK        0x44
1333
1334 /* Failures */
1335 #define IWN_TX_FAIL                     0x80    /* all failures have 0x80 set */
1336 #define IWN_TX_STATUS_FAIL_INTERNAL_CROSSED_RETRY       0x81
1337 #define IWN_TX_FAIL_SHORT_LIMIT         0x82    /* too many RTS retries */
1338 #define IWN_TX_FAIL_LONG_LIMIT          0x83    /* too many retries */
1339 #define IWN_TX_FAIL_FIFO_UNDERRRUN      0x84    /* tx fifo not kept running */
1340 #define IWN_TX_STATUS_FAIL_DRAIN_FLOW   0x85
1341 #define IWN_TX_STATUS_FAIL_RFKILL_FLUSH 0x86
1342 #define IWN_TX_STATUS_FAIL_LIFE_EXPIRE  0x87
1343 #define IWN_TX_FAIL_DEST_IN_PS          0x88    /* sta found in power save */
1344 #define IWN_TX_STATUS_FAIL_HOST_ABORTED 0x89
1345 #define IWN_TX_STATUS_FAIL_BT_RETRY     0x8a
1346 #define IWN_TX_FAIL_STA_INVALID         0x8b    /* XXX STA invalid (???) */
1347 #define IWN_TX_STATUS_FAIL_FRAG_DROPPED 0x8c
1348 #define IWN_TX_STATUS_FAIL_TID_DISABLE  0x8d
1349 #define IWN_TX_STATUS_FAIL_FIFO_FLUSHED 0x8e
1350 #define IWN_TX_STATUS_FAIL_INSUFFICIENT_CF_POLL 0x8f
1351 #define IWN_TX_FAIL_TX_LOCKED           0x90    /* waiting to see traffic */
1352 #define IWN_TX_STATUS_FAIL_NO_BEACON_ON_RADAR   0x91
1353
1354 /*
1355  * TX command response for A-MPDU packet responses.
1356  *
1357  * The status response is different to the non A-MPDU responses.
1358  * In addition, the sequence number is treated as the sequence
1359  * number of the TX command, NOT the 802.11 sequence number!
1360  */
1361 #define IWN_AGG_TX_STATE_TRANSMITTED            0x00
1362 #define IWN_AGG_TX_STATE_UNDERRUN_MSK           0x01
1363 #define IWN_AGG_TX_STATE_FEW_BYTES_MSK          0x04
1364 #define IWN_AGG_TX_STATE_ABORT_MSK              0x08
1365
1366 #define IWN_AGG_TX_STATE_LAST_SENT_TTL_MSK      0x10
1367 #define IWN_AGG_TX_STATE_LAST_SENT_TRY_CNT_MSK  0x20
1368
1369 #define IWN_AGG_TX_STATE_SCD_QUERY_MSK          0x80
1370
1371 #define IWN_AGG_TX_STATE_TEST_BAD_CRC32_MSK     0x100
1372
1373 #define IWN_AGG_TX_STATE_RESPONSE_MSK           0x1ff
1374 #define IWN_AGG_TX_STATE_DUMP_TX_MSK            0x200
1375 #define IWN_AGG_TX_STATE_DELAY_TX_MSK           0x400
1376
1377 #define IWN_AGG_TX_STATUS_MSK           0x00000fff
1378 #define IWN_AGG_TX_TRY_MSK              0x0000f000
1379
1380 #define IWN_AGG_TX_STATE_LAST_SENT_MSK          \
1381             (IWN_AGG_TX_STATE_LAST_SENT_TTL_MSK | \
1382              IWN_AGG_TX_STATE_LAST_SENT_TRY_CNT_MSK)
1383
1384 /* # tx attempts for first frame in aggregation */
1385 #define IWN_AGG_TX_STATE_TRY_CNT_POS    12
1386 #define IWN_AGG_TX_STATE_TRY_CNT_MSK    0xf000
1387
1388 /* Command ID and sequence number of Tx command for this frame */
1389 #define IWN_AGG_TX_STATE_SEQ_NUM_POS    16
1390 #define IWN_AGG_TX_STATE_SEQ_NUM_MSK    0xffff0000
1391
1392 struct iwn4965_tx_stat {
1393         uint8_t         nframes;
1394         uint8_t         btkillcnt;
1395         uint8_t         rtsfailcnt;
1396         uint8_t         ackfailcnt;
1397         uint32_t        rate;
1398         uint16_t        duration;
1399         uint16_t        reserved;
1400         uint32_t        power[2];
1401         uint32_t        status;
1402 } __packed;
1403
1404 struct iwn5000_tx_stat {
1405         uint8_t         nframes;        /* 1 no aggregation, >1 aggregation */
1406         uint8_t         btkillcnt;
1407         uint8_t         rtsfailcnt;
1408         uint8_t         ackfailcnt;
1409         uint32_t        rate;
1410         uint16_t        duration;
1411         uint16_t        reserved;
1412         uint32_t        power[2];
1413         uint32_t        info;
1414         uint16_t        seq;
1415         uint16_t        len;
1416         uint8_t         tlc;
1417         uint8_t         ratid;  /* tid (0:3), sta_id (4:7) */
1418         uint8_t         fc[2];
1419         uint16_t        status;
1420         uint16_t        sequence;
1421 } __packed;
1422
1423 /* Structure for IWN_BEACON_MISSED notification. */
1424 struct iwn_beacon_missed {
1425         uint32_t        consecutive;
1426         uint32_t        total;
1427         uint32_t        expected;
1428         uint32_t        received;
1429 } __packed;
1430
1431 /* Structure for IWN_MPDU_RX_DONE notification. */
1432 struct iwn_rx_mpdu {
1433         uint16_t        len;
1434         uint16_t        reserved;
1435 } __packed;
1436
1437 /* Structures for IWN_RX_DONE and IWN_MPDU_RX_DONE notifications. */
1438 struct iwn4965_rx_phystat {
1439         uint16_t        antenna;
1440         uint16_t        agc;
1441         uint8_t         rssi[6];
1442 } __packed;
1443
1444 struct iwn5000_rx_phystat {
1445         uint32_t        reserved1;
1446         uint32_t        agc;
1447         uint16_t        rssi[3];
1448 } __packed;
1449
1450 struct iwn_rx_stat {
1451         uint8_t         phy_len;
1452         uint8_t         cfg_phy_len;
1453 #define IWN_STAT_MAXLEN 20
1454
1455         uint8_t         id;
1456         uint8_t         reserved1;
1457         uint64_t        tstamp;
1458         uint32_t        beacon;
1459         uint16_t        flags;
1460 #define IWN_STAT_FLAG_SHPREAMBLE        (1 << 2)
1461
1462         uint16_t        chan;
1463         uint8_t         phybuf[32];
1464         uint32_t        rate;
1465 /*
1466  * rate bit fields
1467  *
1468  * High-throughput (HT) rate format for bits 7:0 (bit 8 must be "1"):
1469  *  2-0:  0)   6 Mbps
1470  *        1)  12 Mbps
1471  *        2)  18 Mbps
1472  *        3)  24 Mbps
1473  *        4)  36 Mbps
1474  *        5)  48 Mbps
1475  *        6)  54 Mbps
1476  *        7)  60 Mbps
1477  *
1478  *  4-3:  0)  Single stream (SISO)
1479  *        1)  Dual stream (MIMO)
1480  *        2)  Triple stream (MIMO)
1481  *
1482  *    5:  Value of 0x20 in bits 7:0 indicates 6 Mbps HT40 duplicate data
1483  *
1484  * Legacy OFDM rate format for bits 7:0 (bit 8 must be "0", bit 9 "0"):
1485  *  3-0:  0xD)   6 Mbps
1486  *        0xF)   9 Mbps
1487  *        0x5)  12 Mbps
1488  *        0x7)  18 Mbps
1489  *        0x9)  24 Mbps
1490  *        0xB)  36 Mbps
1491  *        0x1)  48 Mbps
1492  *        0x3)  54 Mbps
1493  *
1494  * Legacy CCK rate format for bits 7:0 (bit 8 must be "0", bit 9 "1"):
1495  *  6-0:   10)  1 Mbps
1496  *         20)  2 Mbps
1497  *         55)  5.5 Mbps
1498  *        110)  11 Mbps
1499  *
1500  */
1501         uint16_t        len;
1502         uint16_t        reserve3;
1503 } __packed;
1504
1505 #define IWN_RSSI_TO_DBM 44
1506
1507 /* Structure for IWN_RX_COMPRESSED_BA notification. */
1508 struct iwn_compressed_ba {
1509         uint8_t         macaddr[IEEE80211_ADDR_LEN];
1510         uint16_t        reserved;
1511         uint8_t         id;
1512         uint8_t         tid;
1513         uint16_t        seq;
1514         uint64_t        bitmap;
1515         uint16_t        qid;
1516         uint16_t        ssn;
1517         /* extra fields starting with iwn5000 */
1518 #if 0
1519         uint8_t         txed;           /* number of frames sent */
1520         uint8_t         txed_2_done;    /* number of frames acked */
1521         uint16_t        reserved1;
1522 #endif
1523 } __packed;
1524
1525 /* Structure for IWN_START_SCAN notification. */
1526 struct iwn_start_scan {
1527         uint64_t        tstamp;
1528         uint32_t        tbeacon;
1529         uint8_t         chan;
1530         uint8_t         band;
1531         uint16_t        reserved;
1532         uint32_t        status;
1533 } __packed;
1534
1535 /* Structure for IWN_STOP_SCAN notification. */
1536 struct iwn_stop_scan {
1537         uint8_t         nchan;
1538         uint8_t         status;
1539         uint8_t         reserved;
1540         uint8_t         chan;
1541         uint64_t        tsf;
1542 } __packed;
1543
1544 /* Structure for IWN_SPECTRUM_MEASUREMENT notification. */
1545 struct iwn_spectrum_notif {
1546         uint8_t         id;
1547         uint8_t         token;
1548         uint8_t         idx;
1549         uint8_t         state;
1550 #define IWN_MEASUREMENT_START   0
1551 #define IWN_MEASUREMENT_STOP    1
1552
1553         uint32_t        start;
1554         uint8_t         band;
1555         uint8_t         chan;
1556         uint8_t         type;
1557         uint8_t         reserved1;
1558         uint32_t        cca_ofdm;
1559         uint32_t        cca_cck;
1560         uint32_t        cca_time;
1561         uint8_t         basic;
1562         uint8_t         reserved2[3];
1563         uint32_t        ofdm[8];
1564         uint32_t        cck[8];
1565         uint32_t        stop;
1566         uint32_t        status;
1567 #define IWN_MEASUREMENT_OK              0
1568 #define IWN_MEASUREMENT_CONCURRENT      1
1569 #define IWN_MEASUREMENT_CSA_CONFLICT    2
1570 #define IWN_MEASUREMENT_TGH_CONFLICT    3
1571 #define IWN_MEASUREMENT_STOPPED         6
1572 #define IWN_MEASUREMENT_TIMEOUT         7
1573 #define IWN_MEASUREMENT_FAILED          8
1574 } __packed;
1575
1576 /* Structures for IWN_{RX,BEACON}_STATISTICS notification. */
1577 struct iwn_rx_phy_stats {
1578         uint32_t        ina;
1579         uint32_t        fina;
1580         uint32_t        bad_plcp;
1581         uint32_t        bad_crc32;
1582         uint32_t        overrun;
1583         uint32_t        eoverrun;
1584         uint32_t        good_crc32;
1585         uint32_t        fa;
1586         uint32_t        bad_fina_sync;
1587         uint32_t        sfd_timeout;
1588         uint32_t        fina_timeout;
1589         uint32_t        no_rts_ack;
1590         uint32_t        rxe_limit;
1591         uint32_t        ack;
1592         uint32_t        cts;
1593         uint32_t        ba_resp;
1594         uint32_t        dsp_kill;
1595         uint32_t        bad_mh;
1596         uint32_t        rssi_sum;
1597         uint32_t        reserved;
1598 } __packed;
1599
1600 struct iwn_rx_general_stats {
1601         uint32_t        bad_cts;
1602         uint32_t        bad_ack;
1603         uint32_t        not_bss;
1604         uint32_t        filtered;
1605         uint32_t        bad_chan;
1606         uint32_t        beacons;
1607         uint32_t        missed_beacons;
1608         uint32_t        adc_saturated;  /* time in 0.8us */
1609         uint32_t        ina_searched;   /* time in 0.8us */
1610         uint32_t        noise[3];
1611         uint32_t        flags;
1612         uint32_t        load;
1613         uint32_t        fa;
1614         uint32_t        rssi[3];
1615         uint32_t        energy[3];
1616 } __packed;
1617
1618 struct iwn_rx_ht_phy_stats {
1619         uint32_t        bad_plcp;
1620         uint32_t        overrun;
1621         uint32_t        eoverrun;
1622         uint32_t        good_crc32;
1623         uint32_t        bad_crc32;
1624         uint32_t        bad_mh;
1625         uint32_t        good_ampdu_crc32;
1626         uint32_t        ampdu;
1627         uint32_t        fragment;
1628         uint32_t        unsupport_mcs;
1629 } __packed;
1630
1631 struct iwn_rx_stats {
1632         struct iwn_rx_phy_stats         ofdm;
1633         struct iwn_rx_phy_stats         cck;
1634         struct iwn_rx_general_stats     general;
1635         struct iwn_rx_ht_phy_stats      ht;
1636 } __packed;
1637
1638 struct iwn_rx_general_stats_bt {
1639         struct iwn_rx_general_stats common;
1640         /* additional stats for bt */
1641         uint32_t num_bt_kills;
1642         uint32_t reserved[2];
1643 } __packed;
1644
1645 struct iwn_rx_stats_bt {
1646         struct iwn_rx_phy_stats         ofdm;
1647         struct iwn_rx_phy_stats         cck;
1648         struct iwn_rx_general_stats_bt  general_bt;
1649         struct iwn_rx_ht_phy_stats      ht;
1650 } __packed;
1651
1652 struct iwn_tx_stats {
1653         uint32_t        preamble;
1654         uint32_t        rx_detected;
1655         uint32_t        bt_defer;
1656         uint32_t        bt_kill;
1657         uint32_t        short_len;
1658         uint32_t        cts_timeout;
1659         uint32_t        ack_timeout;
1660         uint32_t        exp_ack;
1661         uint32_t        ack;
1662         uint32_t        msdu;
1663         uint32_t        burst_err1;
1664         uint32_t        burst_err2;
1665         uint32_t        cts_collision;
1666         uint32_t        ack_collision;
1667         uint32_t        ba_timeout;
1668         uint32_t        ba_resched;
1669         uint32_t        query_ampdu;
1670         uint32_t        query;
1671         uint32_t        query_ampdu_frag;
1672         uint32_t        query_mismatch;
1673         uint32_t        not_ready;
1674         uint32_t        underrun;
1675         uint32_t        bt_ht_kill;
1676         uint32_t        rx_ba_resp;
1677         /*
1678          * 6000 series only - LSB=ant A, ant B, ant C, MSB=reserved
1679          * TX power on chain in 1/2 dBm.
1680          */
1681         uint32_t        tx_power;
1682         uint32_t        reserved[1];
1683 } __packed;
1684
1685 struct iwn_general_stats {
1686         uint32_t        temp;           /* radio temperature */
1687         uint32_t        temp_m;         /* radio voltage */
1688         uint32_t        burst_check;
1689         uint32_t        burst;
1690         uint32_t        wait_for_silence_timeout_cnt;
1691         uint32_t        reserved1[3];
1692         uint32_t        sleep;
1693         uint32_t        slot_out;
1694         uint32_t        slot_idle;
1695         uint32_t        ttl_tstamp;
1696         uint32_t        tx_ant_a;
1697         uint32_t        tx_ant_b;
1698         uint32_t        exec;
1699         uint32_t        probe;
1700         uint32_t        reserved2[2];
1701         uint32_t        rx_enabled;
1702         /*
1703          * This is the number of times we have to re-tune
1704          * in order to get out of bad PHY status.
1705          */
1706         uint32_t        num_of_sos_states;
1707 } __packed;
1708
1709 struct iwn_stats {
1710         uint32_t                        flags;
1711         struct iwn_rx_stats             rx;
1712         struct iwn_tx_stats             tx;
1713         struct iwn_general_stats        general;
1714         uint32_t                        reserved1[2];
1715 } __packed;
1716
1717 struct iwn_bt_activity_stats {
1718         /* Tx statistics */
1719         uint32_t hi_priority_tx_req_cnt;
1720         uint32_t hi_priority_tx_denied_cnt;
1721         uint32_t lo_priority_tx_req_cnt;
1722         uint32_t lo_priority_tx_denied_cnt;
1723         /* Rx statistics */
1724         uint32_t hi_priority_rx_req_cnt;
1725         uint32_t hi_priority_rx_denied_cnt;
1726         uint32_t lo_priority_rx_req_cnt;
1727         uint32_t lo_priority_rx_denied_cnt;
1728 } __packed;
1729
1730 struct iwn_stats_bt {
1731         uint32_t                        flags;
1732         struct iwn_rx_stats_bt          rx_bt;
1733         struct iwn_tx_stats             tx;
1734         struct iwn_general_stats        general;
1735         struct iwn_bt_activity_stats    activity;
1736         uint32_t                        reserved1[2];
1737 };
1738
1739 /* Firmware error dump. */
1740 struct iwn_fw_dump {
1741         uint32_t        valid;
1742         uint32_t        id;
1743         uint32_t        pc;
1744         uint32_t        branch_link[2];
1745         uint32_t        interrupt_link[2];
1746         uint32_t        error_data[2];
1747         uint32_t        src_line;
1748         uint32_t        tsf;
1749         uint32_t        time[2];
1750 } __packed;
1751
1752 /* TLV firmware header. */
1753 struct iwn_fw_tlv_hdr {
1754         uint32_t        zero;   /* Always 0, to differentiate from legacy. */
1755         uint32_t        signature;
1756 #define IWN_FW_SIGNATURE        0x0a4c5749      /* "IWL\n" */
1757
1758         uint8_t         descr[64];
1759         uint32_t        rev;
1760 #define IWN_FW_API(x)   (((x) >> 8) & 0xff)
1761
1762         uint32_t        build;
1763         uint64_t        altmask;
1764 } __packed;
1765
1766 /* TLV header. */
1767 struct iwn_fw_tlv {
1768         uint16_t        type;
1769 #define IWN_FW_TLV_MAIN_TEXT            1
1770 #define IWN_FW_TLV_MAIN_DATA            2
1771 #define IWN_FW_TLV_INIT_TEXT            3
1772 #define IWN_FW_TLV_INIT_DATA            4
1773 #define IWN_FW_TLV_BOOT_TEXT            5
1774 #define IWN_FW_TLV_PBREQ_MAXLEN         6
1775 #define IWN_FW_TLV_PAN                  7
1776 #define IWN_FW_TLV_RUNT_EVTLOG_PTR      8
1777 #define IWN_FW_TLV_RUNT_EVTLOG_SIZE     9
1778 #define IWN_FW_TLV_RUNT_ERRLOG_PTR      10
1779 #define IWN_FW_TLV_INIT_EVTLOG_PTR      11
1780 #define IWN_FW_TLV_INIT_EVTLOG_SIZE     12
1781 #define IWN_FW_TLV_INIT_ERRLOG_PTR      13
1782 #define IWN_FW_TLV_ENH_SENS             14
1783 #define IWN_FW_TLV_PHY_CALIB            15
1784 #define IWN_FW_TLV_WOWLAN_INST          16
1785 #define IWN_FW_TLV_WOWLAN_DATA          17
1786 #define IWN_FW_TLV_FLAGS                18
1787
1788         uint16_t        alt;
1789         uint32_t        len;
1790 } __packed;
1791
1792 #define IWN4965_FW_TEXT_MAXSZ   ( 96 * 1024)
1793 #define IWN4965_FW_DATA_MAXSZ   ( 40 * 1024)
1794 #define IWN5000_FW_TEXT_MAXSZ   (256 * 1024)
1795 #define IWN5000_FW_DATA_MAXSZ   ( 80 * 1024)
1796 #define IWN_FW_BOOT_TEXT_MAXSZ  1024
1797 #define IWN4965_FWSZ            (IWN4965_FW_TEXT_MAXSZ + IWN4965_FW_DATA_MAXSZ)
1798 #define IWN5000_FWSZ            IWN5000_FW_TEXT_MAXSZ
1799
1800 /*
1801  * Microcode flags TLV (18.)
1802  */
1803
1804 /**
1805  * enum iwn_ucode_tlv_flag - ucode API flags
1806  * @IWN_UCODE_TLV_FLAGS_PAN: This is PAN capable microcode; this previously
1807  *      was a separate TLV but moved here to save space.
1808  * @IWN_UCODE_TLV_FLAGS_NEWSCAN: new uCode scan behaviour on hidden SSID,
1809  *      treats good CRC threshold as a boolean
1810  * @IWN_UCODE_TLV_FLAGS_MFP: This uCode image supports MFP (802.11w).
1811  * @IWN_UCODE_TLV_FLAGS_P2P: This uCode image supports P2P.
1812  * @IWN_UCODE_TLV_FLAGS_DW_BC_TABLE: The SCD byte count table is in DWORDS
1813  * @IWN_UCODE_TLV_FLAGS_UAPSD: This uCode image supports uAPSD
1814  * @IWN_UCODE_TLV_FLAGS_SHORT_BL: 16 entries of black list instead of 64 in scan
1815  *      offload profile config command.
1816  * @IWN_UCODE_TLV_FLAGS_RX_ENERGY_API: supports rx signal strength api
1817  * @IWN_UCODE_TLV_FLAGS_TIME_EVENT_API_V2: using the new time event API.
1818  * @IWN_UCODE_TLV_FLAGS_D3_6_IPV6_ADDRS: D3 image supports up to six
1819  *      (rather than two) IPv6 addresses
1820  * @IWN_UCODE_TLV_FLAGS_BF_UPDATED: new beacon filtering API
1821  * @IWN_UCODE_TLV_FLAGS_NO_BASIC_SSID: not sending a probe with the SSID element
1822  *      from the probe request template.
1823  * @IWN_UCODE_TLV_FLAGS_D3_CONTINUITY_API: modified D3 API to allow keeping
1824  *      connection when going back to D0
1825  * @IWN_UCODE_TLV_FLAGS_NEW_NSOFFL_SMALL: new NS offload (small version)
1826  * @IWN_UCODE_TLV_FLAGS_NEW_NSOFFL_LARGE: new NS offload (large version)
1827  * @IWN_UCODE_TLV_FLAGS_SCHED_SCAN: this uCode image supports scheduled scan.
1828  * @IWN_UCODE_TLV_FLAGS_STA_KEY_CMD: new ADD_STA and ADD_STA_KEY command API
1829  * @IWN_UCODE_TLV_FLAGS_DEVICE_PS_CMD: support device wide power command
1830  *      containing CAM (Continuous Active Mode) indication.
1831  */
1832 enum iwn_ucode_tlv_flag {
1833         IWN_UCODE_TLV_FLAGS_PAN                 = (1 << 0),
1834         IWN_UCODE_TLV_FLAGS_NEWSCAN             = (1 << 1),
1835         IWN_UCODE_TLV_FLAGS_MFP                 = (1 << 2),
1836         IWN_UCODE_TLV_FLAGS_P2P                 = (1 << 3),
1837         IWN_UCODE_TLV_FLAGS_DW_BC_TABLE         = (1 << 4),
1838         IWN_UCODE_TLV_FLAGS_NEWBT_COEX          = (1 << 5),
1839         IWN_UCODE_TLV_FLAGS_UAPSD               = (1 << 6),
1840         IWN_UCODE_TLV_FLAGS_SHORT_BL            = (1 << 7),
1841         IWN_UCODE_TLV_FLAGS_RX_ENERGY_API       = (1 << 8),
1842         IWN_UCODE_TLV_FLAGS_TIME_EVENT_API_V2   = (1 << 9),
1843         IWN_UCODE_TLV_FLAGS_D3_6_IPV6_ADDRS     = (1 << 10),
1844         IWN_UCODE_TLV_FLAGS_BF_UPDATED          = (1 << 11),
1845         IWN_UCODE_TLV_FLAGS_NO_BASIC_SSID       = (1 << 12),
1846         IWN_UCODE_TLV_FLAGS_D3_CONTINUITY_API   = (1 << 14),
1847         IWN_UCODE_TLV_FLAGS_NEW_NSOFFL_SMALL    = (1 << 15),
1848         IWN_UCODE_TLV_FLAGS_NEW_NSOFFL_LARGE    = (1 << 16),
1849         IWN_UCODE_TLV_FLAGS_SCHED_SCAN          = (1 << 17),
1850         IWN_UCODE_TLV_FLAGS_STA_KEY_CMD         = (1 << 19),
1851         IWN_UCODE_TLV_FLAGS_DEVICE_PS_CMD       = (1 << 20),
1852 };
1853
1854 /*
1855  * Offsets into EEPROM.
1856  */
1857 #define IWN_EEPROM_MAC          0x015
1858 #define IWN_EEPROM_SKU_CAP      0x045
1859 #define IWN_EEPROM_RFCFG        0x048
1860 #define IWN4965_EEPROM_DOMAIN   0x060
1861 #define IWN4965_EEPROM_BAND1    0x063
1862 #define IWN5000_EEPROM_REG      0x066
1863 #define IWN5000_EEPROM_CAL      0x067
1864 #define IWN4965_EEPROM_BAND2    0x072
1865 #define IWN4965_EEPROM_BAND3    0x080
1866 #define IWN4965_EEPROM_BAND4    0x08d
1867 #define IWN4965_EEPROM_BAND5    0x099
1868 #define IWN4965_EEPROM_BAND6    0x0a0
1869 #define IWN4965_EEPROM_BAND7    0x0a8
1870 #define IWN4965_EEPROM_MAXPOW   0x0e8
1871 #define IWN4965_EEPROM_VOLTAGE  0x0e9
1872 #define IWN4965_EEPROM_BANDS    0x0ea
1873 /* Indirect offsets. */
1874 #define IWN5000_EEPROM_NO_HT40  0x000
1875 #define IWN5000_EEPROM_DOMAIN   0x001
1876 #define IWN5000_EEPROM_BAND1    0x004
1877 #define IWN5000_EEPROM_BAND2    0x013
1878 #define IWN5000_EEPROM_BAND3    0x021
1879 #define IWN5000_EEPROM_BAND4    0x02e
1880 #define IWN5000_EEPROM_BAND5    0x03a
1881 #define IWN5000_EEPROM_BAND6    0x041
1882 #define IWN6000_EEPROM_BAND6    0x040
1883 #define IWN5000_EEPROM_BAND7    0x049
1884 #define IWN6000_EEPROM_ENHINFO  0x054
1885 #define IWN5000_EEPROM_CRYSTAL  0x128
1886 #define IWN5000_EEPROM_TEMP     0x12a
1887 #define IWN5000_EEPROM_VOLT     0x12b
1888
1889 /* Possible flags for IWN_EEPROM_SKU_CAP. */
1890 #define IWN_EEPROM_SKU_CAP_11N  (1 << 6)
1891 #define IWN_EEPROM_SKU_CAP_AMT  (1 << 7)
1892 #define IWN_EEPROM_SKU_CAP_IPAN (1 << 8)
1893
1894 /* Possible flags for IWN_EEPROM_RFCFG. */
1895 #define IWN_RFCFG_TYPE(x)       (((x) >>  0) & 0x3)
1896 #define IWN_RFCFG_STEP(x)       (((x) >>  2) & 0x3)
1897 #define IWN_RFCFG_DASH(x)       (((x) >>  4) & 0x3)
1898 #define IWN_RFCFG_TXANTMSK(x)   (((x) >>  8) & 0xf)
1899 #define IWN_RFCFG_RXANTMSK(x)   (((x) >> 12) & 0xf)
1900
1901 struct iwn_eeprom_chan {
1902         uint8_t flags;
1903 #define IWN_EEPROM_CHAN_VALID   (1 << 0)
1904 #define IWN_EEPROM_CHAN_IBSS    (1 << 1)
1905 #define IWN_EEPROM_CHAN_ACTIVE  (1 << 3)
1906 #define IWN_EEPROM_CHAN_RADAR   (1 << 4)
1907
1908         int8_t  maxpwr;
1909 } __packed;
1910
1911 struct iwn_eeprom_enhinfo {
1912         uint8_t         flags;
1913 #define IWN_ENHINFO_VALID       0x01
1914 #define IWN_ENHINFO_5GHZ        0x02
1915 #define IWN_ENHINFO_OFDM        0x04
1916 #define IWN_ENHINFO_HT40        0x08
1917 #define IWN_ENHINFO_HTAP        0x10
1918 #define IWN_ENHINFO_RES1        0x20
1919 #define IWN_ENHINFO_RES2        0x40
1920 #define IWN_ENHINFO_COMMON      0x80
1921
1922         uint8_t         chan;
1923         int8_t          chain[3];       /* max power in half-dBm */
1924         uint8_t         reserved;
1925         int8_t          mimo2;          /* max power in half-dBm */
1926         int8_t          mimo3;          /* max power in half-dBm */
1927 } __packed;
1928
1929 struct iwn5000_eeprom_calib_hdr {
1930         uint8_t         version;
1931         uint8_t         pa_type;
1932         uint16_t        volt;
1933 } __packed;
1934
1935 #define IWN_NSAMPLES    3
1936 struct iwn4965_eeprom_chan_samples {
1937         uint8_t num;
1938         struct {
1939                 uint8_t temp;
1940                 uint8_t gain;
1941                 uint8_t power;
1942                 int8_t  pa_det;
1943         }       samples[2][IWN_NSAMPLES];
1944 } __packed;
1945
1946 #define IWN_NBANDS      8
1947 struct iwn4965_eeprom_band {
1948         uint8_t lo;     /* low channel number */
1949         uint8_t hi;     /* high channel number */
1950         struct  iwn4965_eeprom_chan_samples chans[2];
1951 } __packed;
1952
1953 /*
1954  * Offsets of channels descriptions in EEPROM.
1955  */
1956 static const uint32_t iwn4965_regulatory_bands[IWN_NBANDS] = {
1957         IWN4965_EEPROM_BAND1,
1958         IWN4965_EEPROM_BAND2,
1959         IWN4965_EEPROM_BAND3,
1960         IWN4965_EEPROM_BAND4,
1961         IWN4965_EEPROM_BAND5,
1962         IWN4965_EEPROM_BAND6,
1963         IWN4965_EEPROM_BAND7
1964 };
1965
1966 static const uint32_t iwn5000_regulatory_bands[IWN_NBANDS] = {
1967         IWN5000_EEPROM_BAND1,
1968         IWN5000_EEPROM_BAND2,
1969         IWN5000_EEPROM_BAND3,
1970         IWN5000_EEPROM_BAND4,
1971         IWN5000_EEPROM_BAND5,
1972         IWN5000_EEPROM_BAND6,
1973         IWN5000_EEPROM_BAND7
1974 };
1975
1976 static const uint32_t iwn6000_regulatory_bands[IWN_NBANDS] = {
1977         IWN5000_EEPROM_BAND1,
1978         IWN5000_EEPROM_BAND2,
1979         IWN5000_EEPROM_BAND3,
1980         IWN5000_EEPROM_BAND4,
1981         IWN5000_EEPROM_BAND5,
1982         IWN6000_EEPROM_BAND6,
1983         IWN5000_EEPROM_BAND7
1984 };
1985
1986 static const uint32_t iwn1000_regulatory_bands[IWN_NBANDS] = {
1987         IWN5000_EEPROM_BAND1,
1988         IWN5000_EEPROM_BAND2,
1989         IWN5000_EEPROM_BAND3,
1990         IWN5000_EEPROM_BAND4,
1991         IWN5000_EEPROM_BAND5,
1992         IWN5000_EEPROM_BAND6,
1993         IWN5000_EEPROM_NO_HT40,
1994 };
1995
1996 static const uint32_t iwn2030_regulatory_bands[IWN_NBANDS] = {
1997         IWN5000_EEPROM_BAND1,
1998         IWN5000_EEPROM_BAND2,
1999         IWN5000_EEPROM_BAND3,
2000         IWN5000_EEPROM_BAND4,
2001         IWN5000_EEPROM_BAND5,
2002         IWN6000_EEPROM_BAND6,
2003         IWN5000_EEPROM_BAND7
2004 };
2005
2006 #define IWN_CHAN_BANDS_COUNT     7
2007 #define IWN_MAX_CHAN_PER_BAND   14
2008 static const struct iwn_chan_band {
2009         uint8_t nchan;
2010         uint8_t chan[IWN_MAX_CHAN_PER_BAND];
2011 } iwn_bands[] = {
2012         /* 20MHz channels, 2GHz band. */
2013         { 14, { 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14 } },
2014         /* 20MHz channels, 5GHz band. */
2015         { 13, { 183, 184, 185, 187, 188, 189, 192, 196, 7, 8, 11, 12, 16 } },
2016         { 12, { 34, 36, 38, 40, 42, 44, 46, 48, 52, 56, 60, 64 } },
2017         { 11, { 100, 104, 108, 112, 116, 120, 124, 128, 132, 136, 140 } },
2018         {  6, { 145, 149, 153, 157, 161, 165 } },
2019         /* 40MHz channels (primary channels), 2GHz band. */
2020         {  7, { 1, 2, 3, 4, 5, 6, 7 } },
2021         /* 40MHz channels (primary channels), 5GHz band. */
2022         { 11, { 36, 44, 52, 60, 100, 108, 116, 124, 132, 149, 157 } }
2023 };
2024
2025 static const uint8_t iwn_bss_ac_to_queue[] = {
2026         2, 3, 1, 0,
2027 };
2028
2029 static const uint8_t iwn_pan_ac_to_queue[] = {
2030         5, 4, 6, 7,
2031 };
2032 #define IWN1000_OTP_NBLOCKS     3
2033 #define IWN6000_OTP_NBLOCKS     4
2034 #define IWN6050_OTP_NBLOCKS     7
2035
2036 /* HW rate indices. */
2037 #define IWN_RIDX_CCK1   0
2038 #define IWN_RIDX_OFDM6  4
2039
2040 #define IWN4965_MAX_PWR_INDEX   107
2041 #define IWN_POWERSAVE_LVL_NONE                  0
2042 #define IWN_POWERSAVE_LVL_VOIP_COMPATIBLE       1
2043 #define IWN_POWERSAVE_LVL_MAX                   5
2044
2045 #define IWN_POWERSAVE_LVL_DEFAULT       IWN_POWERSAVE_LVL_NONE
2046
2047 /* DTIM value to pass in for IWN_POWERSAVE_LVL_VOIP_COMPATIBLE */
2048 #define IWN_POWERSAVE_DTIM_VOIP_COMPATIBLE      2
2049
2050 /*
2051  * RF Tx gain values from highest to lowest power (values obtained from
2052  * the reference driver.)
2053  */
2054 static const uint8_t iwn4965_rf_gain_2ghz[IWN4965_MAX_PWR_INDEX + 1] = {
2055         0x3f, 0x3f, 0x3f, 0x3e, 0x3e, 0x3e, 0x3d, 0x3d, 0x3d, 0x3c, 0x3c,
2056         0x3c, 0x3b, 0x3b, 0x3b, 0x3a, 0x3a, 0x3a, 0x39, 0x39, 0x39, 0x38,
2057         0x38, 0x38, 0x37, 0x37, 0x37, 0x36, 0x36, 0x36, 0x35, 0x35, 0x35,
2058         0x34, 0x34, 0x34, 0x33, 0x33, 0x33, 0x32, 0x32, 0x32, 0x31, 0x31,
2059         0x31, 0x30, 0x30, 0x30, 0x06, 0x06, 0x06, 0x05, 0x05, 0x05, 0x04,
2060         0x04, 0x04, 0x03, 0x03, 0x03, 0x02, 0x02, 0x02, 0x01, 0x01, 0x01,
2061         0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00,
2062         0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00,
2063         0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00,
2064         0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00
2065 };
2066
2067 static const uint8_t iwn4965_rf_gain_5ghz[IWN4965_MAX_PWR_INDEX + 1] = {
2068         0x3f, 0x3f, 0x3f, 0x3f, 0x3f, 0x3e, 0x3e, 0x3e, 0x3d, 0x3d, 0x3d,
2069         0x3c, 0x3c, 0x3c, 0x3b, 0x3b, 0x3b, 0x3a, 0x3a, 0x3a, 0x39, 0x39,
2070         0x39, 0x38, 0x38, 0x38, 0x37, 0x37, 0x37, 0x36, 0x36, 0x36, 0x35,
2071         0x35, 0x35, 0x34, 0x34, 0x34, 0x33, 0x33, 0x33, 0x32, 0x32, 0x32,
2072         0x31, 0x31, 0x31, 0x30, 0x30, 0x30, 0x25, 0x25, 0x25, 0x24, 0x24,
2073         0x24, 0x23, 0x23, 0x23, 0x22, 0x18, 0x18, 0x17, 0x17, 0x17, 0x16,
2074         0x16, 0x16, 0x15, 0x15, 0x15, 0x14, 0x14, 0x14, 0x13, 0x13, 0x13,
2075         0x12, 0x08, 0x08, 0x07, 0x07, 0x07, 0x06, 0x06, 0x06, 0x05, 0x05,
2076         0x05, 0x04, 0x04, 0x04, 0x03, 0x03, 0x03, 0x02, 0x02, 0x02, 0x01,
2077         0x01, 0x01, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00
2078 };
2079
2080 /*
2081  * DSP pre-DAC gain values from highest to lowest power (values obtained
2082  * from the reference driver.)
2083  */
2084 static const uint8_t iwn4965_dsp_gain_2ghz[IWN4965_MAX_PWR_INDEX + 1] = {
2085         0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68,
2086         0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e,
2087         0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62,
2088         0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68,
2089         0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e,
2090         0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62,
2091         0x6e, 0x68, 0x62, 0x61, 0x60, 0x5f, 0x5e, 0x5d, 0x5c, 0x5b, 0x5a,
2092         0x59, 0x58, 0x57, 0x56, 0x55, 0x54, 0x53, 0x52, 0x51, 0x50, 0x4f,
2093         0x4e, 0x4d, 0x4c, 0x4b, 0x4a, 0x49, 0x48, 0x47, 0x46, 0x45, 0x44,
2094         0x43, 0x42, 0x41, 0x40, 0x3f, 0x3e, 0x3d, 0x3c, 0x3b
2095 };
2096
2097 static const uint8_t iwn4965_dsp_gain_5ghz[IWN4965_MAX_PWR_INDEX + 1] = {
2098         0x7b, 0x75, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62,
2099         0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68,
2100         0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e,
2101         0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62,
2102         0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68,
2103         0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e,
2104         0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62,
2105         0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68,
2106         0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e, 0x68, 0x62, 0x6e,
2107         0x68, 0x62, 0x6e, 0x68, 0x62, 0x5d, 0x58, 0x53, 0x4e
2108 };
2109
2110 /*
2111  * Power saving settings (values obtained from the reference driver.)
2112  */
2113 #define IWN_NDTIMRANGES         3
2114 #define IWN_NPOWERLEVELS        6
2115 static const struct iwn_pmgt {
2116         uint32_t        rxtimeout;
2117         uint32_t        txtimeout;
2118         uint32_t        intval[5];
2119         int             skip_dtim;
2120 } iwn_pmgt[IWN_NDTIMRANGES][IWN_NPOWERLEVELS] = {
2121         /* DTIM <= 2 */
2122         {
2123         {   0,   0, {  0,  0,  0,  0,  0 }, 0 },        /* CAM */
2124         { 200, 500, {  1,  2,  2,  2, -1 }, 0 },        /* PS level 1 */
2125         { 200, 300, {  1,  2,  2,  2, -1 }, 0 },        /* PS level 2 */
2126         {  50, 100, {  2,  2,  2,  2, -1 }, 0 },        /* PS level 3 */
2127         {  50,  25, {  2,  2,  4,  4, -1 }, 1 },        /* PS level 4 */
2128         {  25,  25, {  2,  2,  4,  6, -1 }, 2 }         /* PS level 5 */
2129         },
2130         /* 3 <= DTIM <= 10 */
2131         {
2132         {   0,   0, {  0,  0,  0,  0,  0 }, 0 },        /* CAM */
2133         { 200, 500, {  1,  2,  3,  4,  4 }, 0 },        /* PS level 1 */
2134         { 200, 300, {  1,  2,  3,  4,  7 }, 0 },        /* PS level 2 */
2135         {  50, 100, {  2,  4,  6,  7,  9 }, 0 },        /* PS level 3 */
2136         {  50,  25, {  2,  4,  6,  9, 10 }, 1 },        /* PS level 4 */
2137         {  25,  25, {  2,  4,  7, 10, 10 }, 2 }         /* PS level 5 */
2138         },
2139         /* DTIM >= 11 */
2140         {
2141         {   0,   0, {  0,  0,  0,  0,  0 }, 0 },        /* CAM */
2142         { 200, 500, {  1,  2,  3,  4, -1 }, 0 },        /* PS level 1 */
2143         { 200, 300, {  2,  4,  6,  7, -1 }, 0 },        /* PS level 2 */
2144         {  50, 100, {  2,  7,  9,  9, -1 }, 0 },        /* PS level 3 */
2145         {  50,  25, {  2,  7,  9,  9, -1 }, 0 },        /* PS level 4 */
2146         {  25,  25, {  4,  7, 10, 10, -1 }, 0 }         /* PS level 5 */
2147         }
2148 };
2149
2150 struct iwn_sensitivity_limits {
2151         uint32_t        min_ofdm_x1;
2152         uint32_t        max_ofdm_x1;
2153         uint32_t        min_ofdm_mrc_x1;
2154         uint32_t        max_ofdm_mrc_x1;
2155         uint32_t        min_ofdm_x4;
2156         uint32_t        max_ofdm_x4;
2157         uint32_t        min_ofdm_mrc_x4;
2158         uint32_t        max_ofdm_mrc_x4;
2159         uint32_t        min_cck_x4;
2160         uint32_t        max_cck_x4;
2161         uint32_t        min_cck_mrc_x4;
2162         uint32_t        max_cck_mrc_x4;
2163         uint32_t        min_energy_cck;
2164         uint32_t        energy_cck;
2165         uint32_t        energy_ofdm;
2166         uint32_t        barker_mrc;
2167 };
2168
2169 /*
2170  * RX sensitivity limits (values obtained from the reference driver.)
2171  */
2172 static const struct iwn_sensitivity_limits iwn4965_sensitivity_limits = {
2173         105, 140,
2174         220, 270,
2175          85, 120,
2176         170, 210,
2177         125, 200,
2178         200, 400,
2179          97,
2180         100,
2181         100,
2182         390
2183 };
2184
2185 static const struct iwn_sensitivity_limits iwn5000_sensitivity_limits = {
2186         120, 120,       /* min = max for performance bug in DSP. */
2187         240, 240,       /* min = max for performance bug in DSP. */
2188          90, 120,
2189         170, 210,
2190         125, 200,
2191         170, 400,
2192          95,
2193          95,
2194          95,
2195          390
2196 };
2197
2198 static const struct iwn_sensitivity_limits iwn5150_sensitivity_limits = {
2199         105, 105,       /* min = max for performance bug in DSP. */
2200         220, 220,       /* min = max for performance bug in DSP. */
2201          90, 120,
2202         170, 210,
2203         125, 200,
2204         170, 400,
2205          95,
2206          95,
2207          95,
2208          390,
2209 };
2210
2211 static const struct iwn_sensitivity_limits iwn1000_sensitivity_limits = {
2212         120, 155,
2213         240, 290,
2214          90, 120,
2215         170, 210,
2216         125, 200,
2217         170, 400,
2218          95,
2219          95,
2220          95,
2221          390,
2222 };
2223
2224 static const struct iwn_sensitivity_limits iwn6000_sensitivity_limits = {
2225         105, 110,
2226         192, 232,
2227          80, 145,
2228         128, 232,
2229         125, 175,
2230         160, 310,
2231          97,
2232          97,
2233         100,
2234         390
2235 };
2236
2237 static const struct iwn_sensitivity_limits iwn6235_sensitivity_limits = {
2238         105, 110,
2239         192, 232,
2240          80, 145,
2241         128, 232,
2242         125, 175,
2243         160, 310,
2244         100,
2245         110,
2246         110,
2247         336
2248 };
2249
2250
2251 /* Get value from linux kernel 3.2.+ in Drivers/net/wireless/iwlwifi/iwl-2000.c*/
2252 static const struct iwn_sensitivity_limits iwn2030_sensitivity_limits = {
2253         105,110,
2254         128,232,
2255         80,145,
2256         128,232,
2257         125,175,
2258         160,310,
2259         97,
2260         97,
2261         110
2262 };
2263
2264 /* Map TID to TX scheduler's FIFO. */
2265 static const uint8_t iwn_tid2fifo[] = {
2266         1, 0, 0, 1, 2, 2, 3, 3, 7, 7, 7, 7, 7, 7, 7, 7, 3
2267 };
2268
2269 /* WiFi/WiMAX coexist event priority table for 6050. */
2270 static const struct iwn5000_wimax_event iwn6050_wimax_events[] = {
2271         { 0x04, 0x03, 0x00, 0x00 },
2272         { 0x04, 0x03, 0x00, 0x03 },
2273         { 0x04, 0x03, 0x00, 0x03 },
2274         { 0x04, 0x03, 0x00, 0x03 },
2275         { 0x04, 0x03, 0x00, 0x00 },
2276         { 0x04, 0x03, 0x00, 0x07 },
2277         { 0x04, 0x03, 0x00, 0x00 },
2278         { 0x04, 0x03, 0x00, 0x03 },
2279         { 0x04, 0x03, 0x00, 0x03 },
2280         { 0x04, 0x03, 0x00, 0x00 },
2281         { 0x06, 0x03, 0x00, 0x07 },
2282         { 0x04, 0x03, 0x00, 0x00 },
2283         { 0x06, 0x06, 0x00, 0x03 },
2284         { 0x04, 0x03, 0x00, 0x07 },
2285         { 0x04, 0x03, 0x00, 0x00 },
2286         { 0x04, 0x03, 0x00, 0x00 }
2287 };
2288
2289 /* Firmware errors. */
2290 static const char * const iwn_fw_errmsg[] = {
2291         "OK",
2292         "FAIL",
2293         "BAD_PARAM",
2294         "BAD_CHECKSUM",
2295         "NMI_INTERRUPT_WDG",
2296         "SYSASSERT",
2297         "FATAL_ERROR",
2298         "BAD_COMMAND",
2299         "HW_ERROR_TUNE_LOCK",
2300         "HW_ERROR_TEMPERATURE",
2301         "ILLEGAL_CHAN_FREQ",
2302         "VCC_NOT_STABLE",
2303         "FH_ERROR",
2304         "NMI_INTERRUPT_HOST",
2305         "NMI_INTERRUPT_ACTION_PT",
2306         "NMI_INTERRUPT_UNKNOWN",
2307         "UCODE_VERSION_MISMATCH",
2308         "HW_ERROR_ABS_LOCK",
2309         "HW_ERROR_CAL_LOCK_FAIL",
2310         "NMI_INTERRUPT_INST_ACTION_PT",
2311         "NMI_INTERRUPT_DATA_ACTION_PT",
2312         "NMI_TRM_HW_ER",
2313         "NMI_INTERRUPT_TRM",
2314         "NMI_INTERRUPT_BREAKPOINT",
2315         "DEBUG_0",
2316         "DEBUG_1",
2317         "DEBUG_2",
2318         "DEBUG_3",
2319         "ADVANCED_SYSASSERT"
2320 };
2321
2322 /* Find least significant bit that is set. */
2323 #define IWN_LSB(x)      ((((x) - 1) & (x)) ^ (x))
2324
2325 #define IWN_READ(sc, reg)                                               \
2326         bus_space_read_4((sc)->sc_st, (sc)->sc_sh, (reg))
2327
2328 #define IWN_WRITE(sc, reg, val)                                         \
2329         bus_space_write_4((sc)->sc_st, (sc)->sc_sh, (reg), (val))
2330
2331 #define IWN_WRITE_1(sc, reg, val)                                       \
2332         bus_space_write_1((sc)->sc_st, (sc)->sc_sh, (reg), (val))
2333
2334 #define IWN_SETBITS(sc, reg, mask)                                      \
2335         IWN_WRITE(sc, reg, IWN_READ(sc, reg) | (mask))
2336
2337 #define IWN_CLRBITS(sc, reg, mask)                                      \
2338         IWN_WRITE(sc, reg, IWN_READ(sc, reg) & ~(mask))
2339
2340 #define IWN_BARRIER_WRITE(sc)                                           \
2341         bus_space_barrier((sc)->sc_st, (sc)->sc_sh, 0, (sc)->sc_sz,     \
2342             BUS_SPACE_BARRIER_WRITE)
2343
2344 #define IWN_BARRIER_READ_WRITE(sc)                                      \
2345         bus_space_barrier((sc)->sc_st, (sc)->sc_sh, 0, (sc)->sc_sz,     \
2346             BUS_SPACE_BARRIER_READ | BUS_SPACE_BARRIER_WRITE)
2347
2348 #endif  /* __IF_IWNREG_H__ */