sys/dev/mlx5/driver.h

   1 /*-
   2  * Copyright (c) 2013-2019, Mellanox Technologies, Ltd.  All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  * 1. Redistributions of source code must retain the above copyright
   8  *    notice, this list of conditions and the following disclaimer.
   9  * 2. Redistributions in binary form must reproduce the above copyright
  10  *    notice, this list of conditions and the following disclaimer in the
  11  *    documentation and/or other materials provided with the distribution.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY AUTHOR AND CONTRIBUTORS `AS IS' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD$
  26  */
  27
  28 #ifndef MLX5_DRIVER_H
  29 #define MLX5_DRIVER_H
  30
  31 #include <linux/kernel.h>
  32 #include <linux/completion.h>
  33 #include <linux/pci.h>
  34 #include <linux/cache.h>
  35 #include <linux/rbtree.h>
  36 #include <linux/if_ether.h>
  37 #include <linux/semaphore.h>
  38 #include <linux/slab.h>
  39 #include <linux/vmalloc.h>
  40 #include <linux/radix-tree.h>
  41 #include <linux/idr.h>
  42
  43 #include <dev/mlx5/device.h>
  44 #include <dev/mlx5/doorbell.h>
  45 #include <dev/mlx5/srq.h>
  46
  47 #define MLX5_QCOUNTER_SETS_NETDEV 64
  48 #define MLX5_MAX_NUMBER_OF_VFS 128
  49
  50 enum {
  51         MLX5_BOARD_ID_LEN = 64,
  52         MLX5_MAX_NAME_LEN = 16,
  53 };
  54
  55 enum {
  56         MLX5_CMD_TIMEOUT_MSEC   = 60 * 1000,
  57         MLX5_CMD_WQ_MAX_NAME    = 32,
  58 };
  59
  60 enum {
  61         CMD_OWNER_SW            = 0x0,
  62         CMD_OWNER_HW            = 0x1,
  63         CMD_STATUS_SUCCESS      = 0,
  64 };
  65
  66 enum mlx5_sqp_t {
  67         MLX5_SQP_SMI            = 0,
  68         MLX5_SQP_GSI            = 1,
  69         MLX5_SQP_IEEE_1588      = 2,
  70         MLX5_SQP_SNIFFER        = 3,
  71         MLX5_SQP_SYNC_UMR       = 4,
  72 };
  73
  74 enum {
  75         MLX5_MAX_PORTS  = 2,
  76 };
  77
  78 enum {
  79         MLX5_EQ_VEC_PAGES        = 0,
  80         MLX5_EQ_VEC_CMD          = 1,
  81         MLX5_EQ_VEC_ASYNC        = 2,
  82         MLX5_EQ_VEC_COMP_BASE,
  83 };
  84
  85 enum {
  86         MLX5_MAX_IRQ_NAME       = 32
  87 };
  88
  89 enum {
  90         MLX5_ATOMIC_MODE_OFF            = 16,
  91         MLX5_ATOMIC_MODE_NONE           = 0 << MLX5_ATOMIC_MODE_OFF,
  92         MLX5_ATOMIC_MODE_IB_COMP        = 1 << MLX5_ATOMIC_MODE_OFF,
  93         MLX5_ATOMIC_MODE_CX             = 2 << MLX5_ATOMIC_MODE_OFF,
  94         MLX5_ATOMIC_MODE_8B             = 3 << MLX5_ATOMIC_MODE_OFF,
  95         MLX5_ATOMIC_MODE_16B            = 4 << MLX5_ATOMIC_MODE_OFF,
  96         MLX5_ATOMIC_MODE_32B            = 5 << MLX5_ATOMIC_MODE_OFF,
  97         MLX5_ATOMIC_MODE_64B            = 6 << MLX5_ATOMIC_MODE_OFF,
  98         MLX5_ATOMIC_MODE_128B           = 7 << MLX5_ATOMIC_MODE_OFF,
  99         MLX5_ATOMIC_MODE_256B           = 8 << MLX5_ATOMIC_MODE_OFF,
 100 };
 101
 102 enum {
 103         MLX5_ATOMIC_MODE_DCT_OFF        = 20,
 104         MLX5_ATOMIC_MODE_DCT_NONE       = 0 << MLX5_ATOMIC_MODE_DCT_OFF,
 105         MLX5_ATOMIC_MODE_DCT_IB_COMP    = 1 << MLX5_ATOMIC_MODE_DCT_OFF,
 106         MLX5_ATOMIC_MODE_DCT_CX         = 2 << MLX5_ATOMIC_MODE_DCT_OFF,
 107         MLX5_ATOMIC_MODE_DCT_8B         = 3 << MLX5_ATOMIC_MODE_DCT_OFF,
 108         MLX5_ATOMIC_MODE_DCT_16B        = 4 << MLX5_ATOMIC_MODE_DCT_OFF,
 109         MLX5_ATOMIC_MODE_DCT_32B        = 5 << MLX5_ATOMIC_MODE_DCT_OFF,
 110         MLX5_ATOMIC_MODE_DCT_64B        = 6 << MLX5_ATOMIC_MODE_DCT_OFF,
 111         MLX5_ATOMIC_MODE_DCT_128B       = 7 << MLX5_ATOMIC_MODE_DCT_OFF,
 112         MLX5_ATOMIC_MODE_DCT_256B       = 8 << MLX5_ATOMIC_MODE_DCT_OFF,
 113 };
 114
 115 enum {
 116         MLX5_ATOMIC_OPS_CMP_SWAP                = 1 << 0,
 117         MLX5_ATOMIC_OPS_FETCH_ADD               = 1 << 1,
 118         MLX5_ATOMIC_OPS_MASKED_CMP_SWAP         = 1 << 2,
 119         MLX5_ATOMIC_OPS_MASKED_FETCH_ADD        = 1 << 3,
 120 };
 121
 122 enum {
 123         MLX5_REG_QPTS            = 0x4002,
 124         MLX5_REG_QETCR           = 0x4005,
 125         MLX5_REG_QPDP            = 0x4007,
 126         MLX5_REG_QTCT            = 0x400A,
 127         MLX5_REG_QPDPM           = 0x4013,
 128         MLX5_REG_QHLL            = 0x4016,
 129         MLX5_REG_QCAM            = 0x4019,
 130         MLX5_REG_DCBX_PARAM      = 0x4020,
 131         MLX5_REG_DCBX_APP        = 0x4021,
 132         MLX5_REG_PCAP            = 0x5001,
 133         MLX5_REG_FPGA_CAP        = 0x4022,
 134         MLX5_REG_FPGA_CTRL       = 0x4023,
 135         MLX5_REG_FPGA_ACCESS_REG = 0x4024,
 136         MLX5_REG_FPGA_SHELL_CNTR = 0x4025,
 137         MLX5_REG_PMTU            = 0x5003,
 138         MLX5_REG_PTYS            = 0x5004,
 139         MLX5_REG_PAOS            = 0x5006,
 140         MLX5_REG_PFCC            = 0x5007,
 141         MLX5_REG_PPCNT           = 0x5008,
 142         MLX5_REG_PMAOS           = 0x5012,
 143         MLX5_REG_PUDE            = 0x5009,
 144         MLX5_REG_PPTB            = 0x500B,
 145         MLX5_REG_PBMC            = 0x500C,
 146         MLX5_REG_PMPE            = 0x5010,
 147         MLX5_REG_PELC            = 0x500e,
 148         MLX5_REG_PVLC            = 0x500f,
 149         MLX5_REG_PMLP            = 0x5002,
 150         MLX5_REG_PCAM            = 0x507f,
 151         MLX5_REG_NODE_DESC       = 0x6001,
 152         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 153         MLX5_REG_MTMP            = 0x900a,
 154         MLX5_REG_MCIA            = 0x9014,
 155         MLX5_REG_MFRL            = 0x9028,
 156         MLX5_REG_MPCNT           = 0x9051,
 157         MLX5_REG_MCQI            = 0x9061,
 158         MLX5_REG_MCC             = 0x9062,
 159         MLX5_REG_MCDA            = 0x9063,
 160         MLX5_REG_MCAM            = 0x907f,
 161 };
 162
 163 enum dbg_rsc_type {
 164         MLX5_DBG_RSC_QP,
 165         MLX5_DBG_RSC_EQ,
 166         MLX5_DBG_RSC_CQ,
 167 };
 168
 169 enum {
 170         MLX5_INTERFACE_PROTOCOL_IB  = 0,
 171         MLX5_INTERFACE_PROTOCOL_ETH = 1,
 172         MLX5_INTERFACE_NUMBER       = 2,
 173 };
 174
 175 struct mlx5_field_desc {
 176         struct dentry          *dent;
 177         int                     i;
 178 };
 179
 180 struct mlx5_rsc_debug {
 181         struct mlx5_core_dev   *dev;
 182         void                   *object;
 183         enum dbg_rsc_type       type;
 184         struct dentry          *root;
 185         struct mlx5_field_desc  fields[0];
 186 };
 187
 188 enum mlx5_dev_event {
 189         MLX5_DEV_EVENT_SYS_ERROR,
 190         MLX5_DEV_EVENT_PORT_UP,
 191         MLX5_DEV_EVENT_PORT_DOWN,
 192         MLX5_DEV_EVENT_PORT_INITIALIZED,
 193         MLX5_DEV_EVENT_LID_CHANGE,
 194         MLX5_DEV_EVENT_PKEY_CHANGE,
 195         MLX5_DEV_EVENT_GUID_CHANGE,
 196         MLX5_DEV_EVENT_CLIENT_REREG,
 197         MLX5_DEV_EVENT_VPORT_CHANGE,
 198         MLX5_DEV_EVENT_ERROR_STATE_DCBX,
 199         MLX5_DEV_EVENT_REMOTE_CONFIG_CHANGE,
 200         MLX5_DEV_EVENT_LOCAL_OPER_CHANGE,
 201         MLX5_DEV_EVENT_REMOTE_CONFIG_APPLICATION_PRIORITY_CHANGE,
 202 };
 203
 204 enum mlx5_port_status {
 205         MLX5_PORT_UP        = 1 << 0,
 206         MLX5_PORT_DOWN      = 1 << 1,
 207 };
 208
 209 enum {
 210         MLX5_VSC_SPACE_SUPPORTED = 0x1,
 211         MLX5_VSC_SPACE_OFFSET    = 0x4,
 212         MLX5_VSC_COUNTER_OFFSET  = 0x8,
 213         MLX5_VSC_SEMA_OFFSET     = 0xC,
 214         MLX5_VSC_ADDR_OFFSET     = 0x10,
 215         MLX5_VSC_DATA_OFFSET     = 0x14,
 216         MLX5_VSC_MAX_RETRIES     = 0x1000,
 217 };
 218
 219 #define MLX5_PROT_MASK(link_mode) (1 << link_mode)
 220
 221 struct mlx5_uuar_info {
 222         struct mlx5_uar        *uars;
 223         int                     num_uars;
 224         int                     num_low_latency_uuars;
 225         unsigned long          *bitmap;
 226         unsigned int           *count;
 227         struct mlx5_bf         *bfs;
 228
 229         /*
 230          * protect uuar allocation data structs
 231          */
 232         struct mutex            lock;
 233         u32                     ver;
 234 };
 235
 236 struct mlx5_bf {
 237         void __iomem           *reg;
 238         void __iomem           *regreg;
 239         int                     buf_size;
 240         struct mlx5_uar        *uar;
 241         unsigned long           offset;
 242         int                     need_lock;
 243         /* protect blue flame buffer selection when needed
 244          */
 245         spinlock_t              lock;
 246
 247         /* serialize 64 bit writes when done as two 32 bit accesses
 248          */
 249         spinlock_t              lock32;
 250         int                     uuarn;
 251 };
 252
 253 struct mlx5_cmd_first {
 254         __be32          data[4];
 255 };
 256
 257 struct cache_ent;
 258 struct mlx5_fw_page {
 259         union {
 260                 struct rb_node rb_node;
 261                 struct list_head list;
 262         };
 263         struct mlx5_cmd_first first;
 264         struct mlx5_core_dev *dev;
 265         bus_dmamap_t dma_map;
 266         bus_addr_t dma_addr;
 267         void *virt_addr;
 268         struct cache_ent *cache;
 269         u32 numpages;
 270         u16 load_done;
 271 #define MLX5_LOAD_ST_NONE 0
 272 #define MLX5_LOAD_ST_SUCCESS 1
 273 #define MLX5_LOAD_ST_FAILURE 2
 274         u16 func_id;
 275 };
 276 #define mlx5_cmd_msg mlx5_fw_page
 277
 278 struct mlx5_cmd_debug {
 279         struct dentry          *dbg_root;
 280         struct dentry          *dbg_in;
 281         struct dentry          *dbg_out;
 282         struct dentry          *dbg_outlen;
 283         struct dentry          *dbg_status;
 284         struct dentry          *dbg_run;
 285         void                   *in_msg;
 286         void                   *out_msg;
 287         u8                      status;
 288         u16                     inlen;
 289         u16                     outlen;
 290 };
 291
 292 struct cache_ent {
 293         /* protect block chain allocations
 294          */
 295         spinlock_t              lock;
 296         struct list_head        head;
 297 };
 298
 299 struct cmd_msg_cache {
 300         struct cache_ent        large;
 301         struct cache_ent        med;
 302
 303 };
 304
 305 struct mlx5_traffic_counter {
 306         u64         packets;
 307         u64         octets;
 308 };
 309
 310 enum mlx5_cmd_mode {
 311         MLX5_CMD_MODE_POLLING,
 312         MLX5_CMD_MODE_EVENTS
 313 };
 314
 315 struct mlx5_cmd_stats {
 316         u64             sum;
 317         u64             n;
 318         struct dentry  *root;
 319         struct dentry  *avg;
 320         struct dentry  *count;
 321         /* protect command average calculations */
 322         spinlock_t      lock;
 323 };
 324
 325 struct mlx5_cmd {
 326         struct mlx5_fw_page *cmd_page;
 327         bus_dma_tag_t dma_tag;
 328         struct sx dma_sx;
 329         struct mtx dma_mtx;
 330 #define MLX5_DMA_OWNED(dev) mtx_owned(&(dev)->cmd.dma_mtx)
 331 #define MLX5_DMA_LOCK(dev) mtx_lock(&(dev)->cmd.dma_mtx)
 332 #define MLX5_DMA_UNLOCK(dev) mtx_unlock(&(dev)->cmd.dma_mtx)
 333         struct cv dma_cv;
 334 #define MLX5_DMA_DONE(dev) cv_broadcast(&(dev)->cmd.dma_cv)
 335 #define MLX5_DMA_WAIT(dev) cv_wait(&(dev)->cmd.dma_cv, &(dev)->cmd.dma_mtx)
 336         void           *cmd_buf;
 337         dma_addr_t      dma;
 338         u16             cmdif_rev;
 339         u8              log_sz;
 340         u8              log_stride;
 341         int             max_reg_cmds;
 342         int             events;
 343         u32 __iomem    *vector;
 344
 345         /* protect command queue allocations
 346          */
 347         spinlock_t      alloc_lock;
 348
 349         /* protect token allocations
 350          */
 351         spinlock_t      token_lock;
 352         u8              token;
 353         unsigned long   bitmask;
 354         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 355         struct workqueue_struct *wq;
 356         struct semaphore sem;
 357         struct semaphore pages_sem;
 358         enum mlx5_cmd_mode mode;
 359         struct mlx5_cmd_work_ent * volatile ent_arr[MLX5_MAX_COMMANDS];
 360         volatile enum mlx5_cmd_mode ent_mode[MLX5_MAX_COMMANDS];
 361         struct mlx5_cmd_debug dbg;
 362         struct cmd_msg_cache cache;
 363         int checksum_disabled;
 364         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 365 };
 366
 367 struct mlx5_port_caps {
 368         int     gid_table_len;
 369         int     pkey_table_len;
 370         u8      ext_port_cap;
 371 };
 372
 373 struct mlx5_buf {
 374         bus_dma_tag_t           dma_tag;
 375         bus_dmamap_t            dma_map;
 376         struct mlx5_core_dev   *dev;
 377         struct {
 378                 void           *buf;
 379         } direct;
 380         u64                    *page_list;
 381         int                     npages;
 382         int                     size;
 383         u8                      page_shift;
 384         u8                      load_done;
 385 };
 386
 387 struct mlx5_frag_buf {
 388         struct mlx5_buf_list    *frags;
 389         int                     npages;
 390         int                     size;
 391         u8                      page_shift;
 392 };
 393
 394 struct mlx5_eq {
 395         struct mlx5_core_dev   *dev;
 396         __be32 __iomem         *doorbell;
 397         u32                     cons_index;
 398         struct mlx5_buf         buf;
 399         int                     size;
 400         u8                      irqn;
 401         u8                      eqn;
 402         int                     nent;
 403         u64                     mask;
 404         struct list_head        list;
 405         int                     index;
 406         struct mlx5_rsc_debug   *dbg;
 407 };
 408
 409 struct mlx5_core_psv {
 410         u32     psv_idx;
 411         struct psv_layout {
 412                 u32     pd;
 413                 u16     syndrome;
 414                 u16     reserved;
 415                 u16     bg;
 416                 u16     app_tag;
 417                 u32     ref_tag;
 418         } psv;
 419 };
 420
 421 struct mlx5_core_sig_ctx {
 422         struct mlx5_core_psv    psv_memory;
 423         struct mlx5_core_psv    psv_wire;
 424 #if (__FreeBSD_version >= 1100000)
 425         struct ib_sig_err       err_item;
 426 #endif
 427         bool                    sig_status_checked;
 428         bool                    sig_err_exists;
 429         u32                     sigerr_count;
 430 };
 431
 432 enum {
 433         MLX5_MKEY_MR = 1,
 434         MLX5_MKEY_MW,
 435         MLX5_MKEY_MR_USER,
 436 };
 437
 438 struct mlx5_core_mkey {
 439         u64                     iova;
 440         u64                     size;
 441         u32                     key;
 442         u32                     pd;
 443         u32                     type;
 444 };
 445
 446 struct mlx5_core_mr {
 447         u64                     iova;
 448         u64                     size;
 449         u32                     key;
 450         u32                     pd;
 451 };
 452
 453 enum mlx5_res_type {
 454         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 455         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 456         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 457         MLX5_RES_SRQ    = 3,
 458         MLX5_RES_XSRQ   = 4,
 459         MLX5_RES_DCT    = 5,
 460 };
 461
 462 struct mlx5_core_rsc_common {
 463         enum mlx5_res_type      res;
 464         atomic_t                refcount;
 465         struct completion       free;
 466 };
 467
 468 struct mlx5_core_srq {
 469         struct mlx5_core_rsc_common     common; /* must be first */
 470         u32                             srqn;
 471         int                             max;
 472         size_t                          max_gs;
 473         size_t                          max_avail_gather;
 474         int                             wqe_shift;
 475         void                            (*event)(struct mlx5_core_srq *, int);
 476         atomic_t                        refcount;
 477         struct completion               free;
 478 };
 479
 480 struct mlx5_eq_table {
 481         void __iomem           *update_ci;
 482         void __iomem           *update_arm_ci;
 483         struct list_head        comp_eqs_list;
 484         struct mlx5_eq          pages_eq;
 485         struct mlx5_eq          async_eq;
 486         struct mlx5_eq          cmd_eq;
 487         int                     num_comp_vectors;
 488         /* protect EQs list
 489          */
 490         spinlock_t              lock;
 491 };
 492
 493 struct mlx5_uar {
 494         u32                     index;
 495         void __iomem           *bf_map;
 496         void __iomem           *map;
 497 };
 498
 499
 500 struct mlx5_core_health {
 501         struct mlx5_health_buffer __iomem       *health;
 502         __be32 __iomem                 *health_counter;
 503         struct timer_list               timer;
 504         u32                             prev;
 505         int                             miss_counter;
 506         u32                             fatal_error;
 507         struct workqueue_struct        *wq_watchdog;
 508         struct work_struct              work_watchdog;
 509         /* wq spinlock to synchronize draining */
 510         spinlock_t                      wq_lock;
 511         struct workqueue_struct        *wq;
 512         unsigned long                   flags;
 513         struct work_struct              work;
 514         struct delayed_work             recover_work;
 515         unsigned int                    last_reset_req;
 516         struct work_struct              work_cmd_completion;
 517 };
 518
 519 #define MLX5_CQ_LINEAR_ARRAY_SIZE       1024
 520
 521 struct mlx5_cq_linear_array_entry {
 522         spinlock_t      lock;
 523         struct mlx5_core_cq * volatile cq;
 524 };
 525
 526 struct mlx5_cq_table {
 527         /* protect radix tree
 528          */
 529         spinlock_t              lock;
 530         struct radix_tree_root  tree;
 531         struct mlx5_cq_linear_array_entry linear_array[MLX5_CQ_LINEAR_ARRAY_SIZE];
 532 };
 533
 534 struct mlx5_qp_table {
 535         /* protect radix tree
 536          */
 537         spinlock_t              lock;
 538         struct radix_tree_root  tree;
 539 };
 540
 541 struct mlx5_srq_table {
 542         /* protect radix tree
 543          */
 544         spinlock_t              lock;
 545         struct radix_tree_root  tree;
 546 };
 547
 548 struct mlx5_mr_table {
 549         /* protect radix tree
 550          */
 551         spinlock_t              lock;
 552         struct radix_tree_root  tree;
 553 };
 554
 555 struct mlx5_irq_info {
 556         char name[MLX5_MAX_IRQ_NAME];
 557 };
 558
 559 struct mlx5_priv {
 560         char                    name[MLX5_MAX_NAME_LEN];
 561         struct mlx5_eq_table    eq_table;
 562         struct msix_entry       *msix_arr;
 563         struct mlx5_irq_info    *irq_info;
 564         struct mlx5_uuar_info   uuari;
 565         MLX5_DECLARE_DOORBELL_LOCK(cq_uar_lock);
 566         int                     disable_irqs;
 567
 568         struct io_mapping       *bf_mapping;
 569
 570         /* pages stuff */
 571         struct workqueue_struct *pg_wq;
 572         struct rb_root          page_root;
 573         s64                     fw_pages;
 574         atomic_t                reg_pages;
 575         s64                     pages_per_func[MLX5_MAX_NUMBER_OF_VFS];
 576         struct mlx5_core_health health;
 577
 578         struct mlx5_srq_table   srq_table;
 579
 580         /* start: qp staff */
 581         struct mlx5_qp_table    qp_table;
 582         struct dentry          *qp_debugfs;
 583         struct dentry          *eq_debugfs;
 584         struct dentry          *cq_debugfs;
 585         struct dentry          *cmdif_debugfs;
 586         /* end: qp staff */
 587
 588         /* start: cq staff */
 589         struct mlx5_cq_table    cq_table;
 590         /* end: cq staff */
 591
 592         /* start: mr staff */
 593         struct mlx5_mr_table    mr_table;
 594         /* end: mr staff */
 595
 596         /* start: alloc staff */
 597         int                     numa_node;
 598
 599         struct mutex   pgdir_mutex;
 600         struct list_head        pgdir_list;
 601         /* end: alloc staff */
 602         struct dentry          *dbg_root;
 603
 604         /* protect mkey key part */
 605         spinlock_t              mkey_lock;
 606         u8                      mkey_key;
 607
 608         struct list_head        dev_list;
 609         struct list_head        ctx_list;
 610         spinlock_t              ctx_lock;
 611         unsigned long           pci_dev_data;
 612 };
 613
 614 enum mlx5_device_state {
 615         MLX5_DEVICE_STATE_UP,
 616         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 617 };
 618
 619 enum mlx5_interface_state {
 620         MLX5_INTERFACE_STATE_UP,
 621 };
 622
 623 enum mlx5_pci_status {
 624         MLX5_PCI_STATUS_DISABLED,
 625         MLX5_PCI_STATUS_ENABLED,
 626 };
 627
 628 #define MLX5_MAX_RESERVED_GIDS  8
 629
 630 struct mlx5_rsvd_gids {
 631         unsigned int start;
 632         unsigned int count;
 633         struct ida ida;
 634 };
 635
 636 struct mlx5_special_contexts {
 637         int resd_lkey;
 638 };
 639
 640 struct mlx5_flow_root_namespace;
 641 struct mlx5_core_dev {
 642         struct pci_dev         *pdev;
 643         /* sync pci state */
 644         struct mutex            pci_status_mutex;
 645         enum mlx5_pci_status    pci_status;
 646         char                    board_id[MLX5_BOARD_ID_LEN];
 647         struct mlx5_cmd         cmd;
 648         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
 649         u32 hca_caps_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 650         u32 hca_caps_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 651         struct {
 652                 u32 pcam[MLX5_ST_SZ_DW(pcam_reg)];
 653                 u32 mcam[MLX5_ST_SZ_DW(mcam_reg)];
 654                 u32 qcam[MLX5_ST_SZ_DW(qcam_reg)];
 655                 u32 fpga[MLX5_ST_SZ_DW(fpga_cap)];
 656         } caps;
 657         phys_addr_t             iseg_base;
 658         struct mlx5_init_seg __iomem *iseg;
 659         enum mlx5_device_state  state;
 660         /* sync interface state */
 661         struct mutex            intf_state_mutex;
 662         unsigned long           intf_state;
 663         void                    (*event) (struct mlx5_core_dev *dev,
 664                                           enum mlx5_dev_event event,
 665                                           unsigned long param);
 666         struct mlx5_priv        priv;
 667         struct mlx5_profile     *profile;
 668         atomic_t                num_qps;
 669         u32                     vsc_addr;
 670         u32                     issi;
 671         struct mlx5_special_contexts special_contexts;
 672         unsigned int module_status[MLX5_MAX_PORTS];
 673         struct mlx5_flow_root_namespace *root_ns;
 674         struct mlx5_flow_root_namespace *fdb_root_ns;
 675         struct mlx5_flow_root_namespace *esw_egress_root_ns;
 676         struct mlx5_flow_root_namespace *esw_ingress_root_ns;
 677         struct mlx5_flow_root_namespace *sniffer_rx_root_ns;
 678         struct mlx5_flow_root_namespace *sniffer_tx_root_ns;
 679         u32 num_q_counter_allocated[MLX5_INTERFACE_NUMBER];
 680         const struct mlx5_crspace_regmap *dump_rege;
 681         uint32_t *dump_data;
 682         unsigned dump_size;
 683         bool dump_valid;
 684         bool dump_copyout;
 685         struct mtx dump_lock;
 686
 687         struct sysctl_ctx_list  sysctl_ctx;
 688         int                     msix_eqvec;
 689         int                     pwr_status;
 690         int                     pwr_value;
 691
 692         struct {
 693                 struct mlx5_rsvd_gids   reserved_gids;
 694                 atomic_t                roce_en;
 695         } roce;
 696 #ifdef CONFIG_MLX5_FPGA
 697         struct mlx5_fpga_device *fpga;
 698 #endif
 699 };
 700
 701 enum {
 702         MLX5_WOL_DISABLE       = 0,
 703         MLX5_WOL_SECURED_MAGIC = 1 << 1,
 704         MLX5_WOL_MAGIC         = 1 << 2,
 705         MLX5_WOL_ARP           = 1 << 3,
 706         MLX5_WOL_BROADCAST     = 1 << 4,
 707         MLX5_WOL_MULTICAST     = 1 << 5,
 708         MLX5_WOL_UNICAST       = 1 << 6,
 709         MLX5_WOL_PHY_ACTIVITY  = 1 << 7,
 710 };
 711
 712 struct mlx5_db {
 713         __be32                  *db;
 714         union {
 715                 struct mlx5_db_pgdir            *pgdir;
 716                 struct mlx5_ib_user_db_page     *user_page;
 717         }                       u;
 718         dma_addr_t              dma;
 719         int                     index;
 720 };
 721
 722 struct mlx5_net_counters {
 723         u64     packets;
 724         u64     octets;
 725 };
 726
 727 struct mlx5_ptys_reg {
 728         u8      an_dis_admin;
 729         u8      an_dis_ap;
 730         u8      local_port;
 731         u8      proto_mask;
 732         u32     eth_proto_cap;
 733         u16     ib_link_width_cap;
 734         u16     ib_proto_cap;
 735         u32     eth_proto_admin;
 736         u16     ib_link_width_admin;
 737         u16     ib_proto_admin;
 738         u32     eth_proto_oper;
 739         u16     ib_link_width_oper;
 740         u16     ib_proto_oper;
 741         u32     eth_proto_lp_advertise;
 742 };
 743
 744 struct mlx5_pvlc_reg {
 745         u8      local_port;
 746         u8      vl_hw_cap;
 747         u8      vl_admin;
 748         u8      vl_operational;
 749 };
 750
 751 struct mlx5_pmtu_reg {
 752         u8      local_port;
 753         u16     max_mtu;
 754         u16     admin_mtu;
 755         u16     oper_mtu;
 756 };
 757
 758 struct mlx5_vport_counters {
 759         struct mlx5_net_counters        received_errors;
 760         struct mlx5_net_counters        transmit_errors;
 761         struct mlx5_net_counters        received_ib_unicast;
 762         struct mlx5_net_counters        transmitted_ib_unicast;
 763         struct mlx5_net_counters        received_ib_multicast;
 764         struct mlx5_net_counters        transmitted_ib_multicast;
 765         struct mlx5_net_counters        received_eth_broadcast;
 766         struct mlx5_net_counters        transmitted_eth_broadcast;
 767         struct mlx5_net_counters        received_eth_unicast;
 768         struct mlx5_net_counters        transmitted_eth_unicast;
 769         struct mlx5_net_counters        received_eth_multicast;
 770         struct mlx5_net_counters        transmitted_eth_multicast;
 771 };
 772
 773 enum {
 774         MLX5_DB_PER_PAGE = MLX5_ADAPTER_PAGE_SIZE / L1_CACHE_BYTES,
 775 };
 776
 777 struct mlx5_core_dct {
 778         struct mlx5_core_rsc_common     common; /* must be first */
 779         void (*event)(struct mlx5_core_dct *, int);
 780         int                     dctn;
 781         struct completion       drained;
 782         struct mlx5_rsc_debug   *dbg;
 783         int                     pid;
 784 };
 785
 786 enum {
 787         MLX5_COMP_EQ_SIZE = 1024,
 788 };
 789
 790 enum {
 791         MLX5_PTYS_IB = 1 << 0,
 792         MLX5_PTYS_EN = 1 << 2,
 793 };
 794
 795 struct mlx5_db_pgdir {
 796         struct list_head        list;
 797         DECLARE_BITMAP(bitmap, MLX5_DB_PER_PAGE);
 798         struct mlx5_fw_page    *fw_page;
 799         __be32                 *db_page;
 800         dma_addr_t              db_dma;
 801 };
 802
 803 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 804
 805 struct mlx5_cmd_work_ent {
 806         struct mlx5_cmd_msg    *in;
 807         struct mlx5_cmd_msg    *out;
 808         int                     uin_size;
 809         void                   *uout;
 810         int                     uout_size;
 811         mlx5_cmd_cbk_t          callback;
 812         struct delayed_work     cb_timeout_work;
 813         void                   *context;
 814         int                     idx;
 815         struct completion       done;
 816         struct mlx5_cmd        *cmd;
 817         struct work_struct      work;
 818         struct mlx5_cmd_layout *lay;
 819         int                     ret;
 820         int                     page_queue;
 821         u8                      status;
 822         u8                      token;
 823         u64                     ts1;
 824         u64                     ts2;
 825         u16                     op;
 826         u8                      busy;
 827         bool                    polling;
 828 };
 829
 830 struct mlx5_pas {
 831         u64     pa;
 832         u8      log_sz;
 833 };
 834
 835 enum port_state_policy {
 836         MLX5_POLICY_DOWN        = 0,
 837         MLX5_POLICY_UP          = 1,
 838         MLX5_POLICY_FOLLOW      = 2,
 839         MLX5_POLICY_INVALID     = 0xffffffff
 840 };
 841
 842 static inline void *
 843 mlx5_buf_offset(struct mlx5_buf *buf, int offset)
 844 {
 845         return ((char *)buf->direct.buf + offset);
 846 }
 847
 848
 849 extern struct workqueue_struct *mlx5_core_wq;
 850
 851 #define STRUCT_FIELD(header, field) \
 852         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 853         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 854
 855 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 856 {
 857         return pci_get_drvdata(pdev);
 858 }
 859
 860 extern struct dentry *mlx5_debugfs_root;
 861
 862 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 863 {
 864         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 865 }
 866
 867 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 868 {
 869         return ioread32be(&dev->iseg->fw_rev) >> 16;
 870 }
 871
 872 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 873 {
 874         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 875 }
 876
 877 static inline u16 cmdif_rev_get(struct mlx5_core_dev *dev)
 878 {
 879         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 880 }
 881
 882 static inline int mlx5_get_gid_table_len(u16 param)
 883 {
 884         if (param > 4) {
 885                 printf("M4_CORE_DRV_NAME: WARN: ""gid table length is zero\n");
 886                 return 0;
 887         }
 888
 889         return 8 * (1 << param);
 890 }
 891
 892 static inline void *mlx5_vzalloc(unsigned long size)
 893 {
 894         void *rtn;
 895
 896         rtn = kzalloc(size, GFP_KERNEL | __GFP_NOWARN);
 897         return rtn;
 898 }
 899
 900 static inline void *mlx5_vmalloc(unsigned long size)
 901 {
 902         void *rtn;
 903
 904         rtn = kmalloc(size, GFP_KERNEL | __GFP_NOWARN);
 905         if (!rtn)
 906                 rtn = vmalloc(size);
 907         return rtn;
 908 }
 909
 910 static inline u32 mlx5_base_mkey(const u32 key)
 911 {
 912         return key & 0xffffff00u;
 913 }
 914
 915 int mlx5_cmd_init(struct mlx5_core_dev *dev);
 916 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
 917 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
 918 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
 919 void mlx5_cmd_mbox_status(void *out, u8 *status, u32 *syndrome);
 920 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
 921 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
 922                   int out_size);
 923 int mlx5_cmd_exec_cb(struct mlx5_core_dev *dev, void *in, int in_size,
 924                      void *out, int out_size, mlx5_cmd_cbk_t callback,
 925                      void *context);
 926 int mlx5_cmd_exec_polling(struct mlx5_core_dev *dev, void *in, int in_size,
 927                           void *out, int out_size);
 928 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
 929 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
 930 int mlx5_alloc_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 931 int mlx5_free_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 932 int mlx5_alloc_map_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar);
 933 void mlx5_unmap_free_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar);
 934 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
 935 int mlx5_health_init(struct mlx5_core_dev *dev);
 936 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
 937 void mlx5_stop_health_poll(struct mlx5_core_dev *dev, bool disable_health);
 938 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
 939 void mlx5_drain_health_recovery(struct mlx5_core_dev *dev);
 940 void mlx5_trigger_health_work(struct mlx5_core_dev *dev);
 941 void mlx5_trigger_health_watchdog(struct mlx5_core_dev *dev);
 942
 943 #define mlx5_buf_alloc_node(dev, size, direct, buf, node) \
 944         mlx5_buf_alloc(dev, size, direct, buf)
 945 int mlx5_buf_alloc(struct mlx5_core_dev *dev, int size, int max_direct,
 946                    struct mlx5_buf *buf);
 947 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_buf *buf);
 948 int mlx5_core_create_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 949                          struct mlx5_srq_attr *in);
 950 int mlx5_core_destroy_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq);
 951 int mlx5_core_query_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 952                         struct mlx5_srq_attr *out);
 953 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
 954 int mlx5_core_arm_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 955                       u16 lwm, int is_srq);
 956 void mlx5_init_mr_table(struct mlx5_core_dev *dev);
 957 void mlx5_cleanup_mr_table(struct mlx5_core_dev *dev);
 958 int mlx5_core_create_mkey_cb(struct mlx5_core_dev *dev,
 959                              struct mlx5_core_mr *mkey,
 960                              u32 *in, int inlen,
 961                              u32 *out, int outlen,
 962                              mlx5_cmd_cbk_t callback, void *context);
 963 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
 964                           struct mlx5_core_mr *mr,
 965                           u32 *in, int inlen);
 966 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mr *mkey);
 967 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mr *mkey,
 968                          u32 *out, int outlen);
 969 int mlx5_core_dump_fill_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mr *mr,
 970                              u32 *mkey);
 971 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
 972 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
 973 int mlx5_core_mad_ifc(struct mlx5_core_dev *dev, const void *inb, void *outb,
 974                       u16 opmod, u8 port);
 975 void mlx5_fwp_flush(struct mlx5_fw_page *fwp);
 976 void mlx5_fwp_invalidate(struct mlx5_fw_page *fwp);
 977 struct mlx5_fw_page *mlx5_fwp_alloc(struct mlx5_core_dev *dev, gfp_t flags, unsigned num);
 978 void mlx5_fwp_free(struct mlx5_fw_page *fwp);
 979 u64 mlx5_fwp_get_dma(struct mlx5_fw_page *fwp, size_t offset);
 980 void *mlx5_fwp_get_virt(struct mlx5_fw_page *fwp, size_t offset);
 981 void mlx5_pagealloc_init(struct mlx5_core_dev *dev);
 982 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
 983 int mlx5_pagealloc_start(struct mlx5_core_dev *dev);
 984 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
 985 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
 986                                  s32 npages);
 987 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
 988 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
 989 s64 mlx5_wait_for_reclaim_vfs_pages(struct mlx5_core_dev *dev);
 990 void mlx5_register_debugfs(void);
 991 void mlx5_unregister_debugfs(void);
 992 int mlx5_eq_init(struct mlx5_core_dev *dev);
 993 void mlx5_eq_cleanup(struct mlx5_core_dev *dev);
 994 void mlx5_fill_page_array(struct mlx5_buf *buf, __be64 *pas);
 995 void mlx5_cq_completion(struct mlx5_core_dev *dev, u32 cqn);
 996 void mlx5_rsc_event(struct mlx5_core_dev *dev, u32 rsn, int event_type);
 997 void mlx5_srq_event(struct mlx5_core_dev *dev, u32 srqn, int event_type);
 998 struct mlx5_core_srq *mlx5_core_get_srq(struct mlx5_core_dev *dev, u32 srqn);
 999 void mlx5_cmd_comp_handler(struct mlx5_core_dev *dev, u64 vector, enum mlx5_cmd_mode mode);
1000 void mlx5_cq_event(struct mlx5_core_dev *dev, u32 cqn, int event_type);
1001 int mlx5_create_map_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq, u8 vecidx,
1002                        int nent, u64 mask, const char *name, struct mlx5_uar *uar);
1003 int mlx5_destroy_unmap_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1004 int mlx5_start_eqs(struct mlx5_core_dev *dev);
1005 int mlx5_stop_eqs(struct mlx5_core_dev *dev);
1006 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn, int *irqn);
1007 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1008 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1009 int mlx5_core_set_dc_cnak_trace(struct mlx5_core_dev *dev, int enable,
1010                                 u64 addr);
1011
1012 int mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
1013 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
1014 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
1015                          int size_in, void *data_out, int size_out,
1016                          u16 reg_num, int arg, int write);
1017
1018 void mlx5_toggle_port_link(struct mlx5_core_dev *dev);
1019
1020 int mlx5_debug_eq_add(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1021 void mlx5_debug_eq_remove(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1022 int mlx5_core_eq_query(struct mlx5_core_dev *dev, struct mlx5_eq *eq,
1023                        u32 *out, int outlen);
1024 int mlx5_eq_debugfs_init(struct mlx5_core_dev *dev);
1025 void mlx5_eq_debugfs_cleanup(struct mlx5_core_dev *dev);
1026 int mlx5_cq_debugfs_init(struct mlx5_core_dev *dev);
1027 void mlx5_cq_debugfs_cleanup(struct mlx5_core_dev *dev);
1028 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
1029 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
1030                        int node);
1031 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
1032
1033 const char *mlx5_command_str(int command);
1034 int mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
1035 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
1036 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
1037                          int npsvs, u32 *sig_index);
1038 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
1039 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
1040 u8 mlx5_is_wol_supported(struct mlx5_core_dev *dev);
1041 int mlx5_set_wol(struct mlx5_core_dev *dev, u8 wol_mode);
1042 int mlx5_set_dropless_mode(struct mlx5_core_dev *dev, u16 timeout);
1043 int mlx5_query_dropless_mode(struct mlx5_core_dev *dev, u16 *timeout);
1044 int mlx5_query_wol(struct mlx5_core_dev *dev, u8 *wol_mode);
1045 int mlx5_core_access_pvlc(struct mlx5_core_dev *dev,
1046                           struct mlx5_pvlc_reg *pvlc, int write);
1047 int mlx5_core_access_ptys(struct mlx5_core_dev *dev,
1048                           struct mlx5_ptys_reg *ptys, int write);
1049 int mlx5_core_access_pmtu(struct mlx5_core_dev *dev,
1050                           struct mlx5_pmtu_reg *pmtu, int write);
1051 int mlx5_vxlan_udp_port_add(struct mlx5_core_dev *dev, u16 port);
1052 int mlx5_vxlan_udp_port_delete(struct mlx5_core_dev *dev, u16 port);
1053 int mlx5_query_port_cong_status(struct mlx5_core_dev *mdev, int protocol,
1054                                 int priority, int *is_enable);
1055 int mlx5_modify_port_cong_status(struct mlx5_core_dev *mdev, int protocol,
1056                                  int priority, int enable);
1057 int mlx5_query_port_cong_params(struct mlx5_core_dev *mdev, int protocol,
1058                                 void *out, int out_size);
1059 int mlx5_modify_port_cong_params(struct mlx5_core_dev *mdev,
1060                                  void *in, int in_size);
1061 int mlx5_query_port_cong_statistics(struct mlx5_core_dev *mdev, int clear,
1062                                     void *out, int out_size);
1063 int mlx5_set_diagnostic_params(struct mlx5_core_dev *mdev, void *in,
1064                                int in_size);
1065 int mlx5_query_diagnostic_counters(struct mlx5_core_dev *mdev,
1066                                    u8 num_of_samples, u16 sample_index,
1067                                    void *out, int out_size);
1068 int mlx5_vsc_find_cap(struct mlx5_core_dev *mdev);
1069 int mlx5_vsc_lock(struct mlx5_core_dev *mdev);
1070 void mlx5_vsc_unlock(struct mlx5_core_dev *mdev);
1071 int mlx5_vsc_set_space(struct mlx5_core_dev *mdev, u16 space);
1072 int mlx5_vsc_write(struct mlx5_core_dev *mdev, u32 addr, const u32 *data);
1073 int mlx5_vsc_read(struct mlx5_core_dev *mdev, u32 addr, u32 *data);
1074 int mlx5_vsc_lock_addr_space(struct mlx5_core_dev *mdev, u32 addr);
1075 int mlx5_vsc_unlock_addr_space(struct mlx5_core_dev *mdev, u32 addr);
1076 int mlx5_pci_read_power_status(struct mlx5_core_dev *mdev,
1077                                u16 *p_power, u8 *p_status);
1078
1079 static inline u32 mlx5_mkey_to_idx(u32 mkey)
1080 {
1081         return mkey >> 8;
1082 }
1083
1084 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
1085 {
1086         return mkey_idx << 8;
1087 }
1088
1089 static inline u8 mlx5_mkey_variant(u32 mkey)
1090 {
1091         return mkey & 0xff;
1092 }
1093
1094 enum {
1095         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
1096         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
1097 };
1098
1099 enum {
1100         MAX_MR_CACHE_ENTRIES    = 15,
1101 };
1102
1103 struct mlx5_interface {
1104         void *                  (*add)(struct mlx5_core_dev *dev);
1105         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
1106         void                    (*event)(struct mlx5_core_dev *dev, void *context,
1107                                          enum mlx5_dev_event event, unsigned long param);
1108         void *                  (*get_dev)(void *context);
1109         int                     protocol;
1110         struct list_head        list;
1111 };
1112
1113 void *mlx5_get_protocol_dev(struct mlx5_core_dev *mdev, int protocol);
1114 int mlx5_register_interface(struct mlx5_interface *intf);
1115 void mlx5_unregister_interface(struct mlx5_interface *intf);
1116
1117 unsigned int mlx5_core_reserved_gids_count(struct mlx5_core_dev *dev);
1118 int mlx5_core_roce_gid_set(struct mlx5_core_dev *dev, unsigned int index,
1119     u8 roce_version, u8 roce_l3_type, const u8 *gid,
1120     const u8 *mac, bool vlan, u16 vlan_id);
1121
1122 struct mlx5_profile {
1123         u64     mask;
1124         u8      log_max_qp;
1125         struct {
1126                 int     size;
1127                 int     limit;
1128         } mr_cache[MAX_MR_CACHE_ENTRIES];
1129 };
1130
1131 enum {
1132         MLX5_PCI_DEV_IS_VF              = 1 << 0,
1133 };
1134
1135 enum {
1136         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1137 };
1138
1139 static inline int mlx5_core_is_pf(struct mlx5_core_dev *dev)
1140 {
1141         return !(dev->priv.pci_dev_data & MLX5_PCI_DEV_IS_VF);
1142 }
1143
1144 #endif /* MLX5_DRIVER_H */