sys/dev/mlx5/driver.h

   1 /*-
   2  * Copyright (c) 2013-2017, Mellanox Technologies, Ltd.  All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  * 1. Redistributions of source code must retain the above copyright
   8  *    notice, this list of conditions and the following disclaimer.
   9  * 2. Redistributions in binary form must reproduce the above copyright
  10  *    notice, this list of conditions and the following disclaimer in the
  11  *    documentation and/or other materials provided with the distribution.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY AUTHOR AND CONTRIBUTORS `AS IS' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD$
  26  */
  27
  28 #ifndef MLX5_DRIVER_H
  29 #define MLX5_DRIVER_H
  30
  31 #include <linux/kernel.h>
  32 #include <linux/completion.h>
  33 #include <linux/pci.h>
  34 #include <linux/cache.h>
  35 #include <linux/rbtree.h>
  36 #include <linux/if_ether.h>
  37 #include <linux/semaphore.h>
  38 #include <linux/slab.h>
  39 #include <linux/vmalloc.h>
  40 #include <linux/radix-tree.h>
  41 #include <linux/idr.h>
  42
  43 #include <dev/mlx5/device.h>
  44 #include <dev/mlx5/doorbell.h>
  45 #include <dev/mlx5/srq.h>
  46
  47 #define MLX5_QCOUNTER_SETS_NETDEV 64
  48 #define MLX5_MAX_NUMBER_OF_VFS 128
  49
  50 enum {
  51         MLX5_BOARD_ID_LEN = 64,
  52         MLX5_MAX_NAME_LEN = 16,
  53 };
  54
  55 enum {
  56         MLX5_CMD_TIMEOUT_MSEC   = 8 * 60 * 1000,
  57         MLX5_CMD_WQ_MAX_NAME    = 32,
  58 };
  59
  60 enum {
  61         CMD_OWNER_SW            = 0x0,
  62         CMD_OWNER_HW            = 0x1,
  63         CMD_STATUS_SUCCESS      = 0,
  64 };
  65
  66 enum mlx5_sqp_t {
  67         MLX5_SQP_SMI            = 0,
  68         MLX5_SQP_GSI            = 1,
  69         MLX5_SQP_IEEE_1588      = 2,
  70         MLX5_SQP_SNIFFER        = 3,
  71         MLX5_SQP_SYNC_UMR       = 4,
  72 };
  73
  74 enum {
  75         MLX5_MAX_PORTS  = 2,
  76 };
  77
  78 enum {
  79         MLX5_EQ_VEC_PAGES        = 0,
  80         MLX5_EQ_VEC_CMD          = 1,
  81         MLX5_EQ_VEC_ASYNC        = 2,
  82         MLX5_EQ_VEC_COMP_BASE,
  83 };
  84
  85 enum {
  86         MLX5_MAX_IRQ_NAME       = 32
  87 };
  88
  89 enum {
  90         MLX5_ATOMIC_MODE_OFF            = 16,
  91         MLX5_ATOMIC_MODE_NONE           = 0 << MLX5_ATOMIC_MODE_OFF,
  92         MLX5_ATOMIC_MODE_IB_COMP        = 1 << MLX5_ATOMIC_MODE_OFF,
  93         MLX5_ATOMIC_MODE_CX             = 2 << MLX5_ATOMIC_MODE_OFF,
  94         MLX5_ATOMIC_MODE_8B             = 3 << MLX5_ATOMIC_MODE_OFF,
  95         MLX5_ATOMIC_MODE_16B            = 4 << MLX5_ATOMIC_MODE_OFF,
  96         MLX5_ATOMIC_MODE_32B            = 5 << MLX5_ATOMIC_MODE_OFF,
  97         MLX5_ATOMIC_MODE_64B            = 6 << MLX5_ATOMIC_MODE_OFF,
  98         MLX5_ATOMIC_MODE_128B           = 7 << MLX5_ATOMIC_MODE_OFF,
  99         MLX5_ATOMIC_MODE_256B           = 8 << MLX5_ATOMIC_MODE_OFF,
 100 };
 101
 102 enum {
 103         MLX5_ATOMIC_MODE_DCT_OFF        = 20,
 104         MLX5_ATOMIC_MODE_DCT_NONE       = 0 << MLX5_ATOMIC_MODE_DCT_OFF,
 105         MLX5_ATOMIC_MODE_DCT_IB_COMP    = 1 << MLX5_ATOMIC_MODE_DCT_OFF,
 106         MLX5_ATOMIC_MODE_DCT_CX         = 2 << MLX5_ATOMIC_MODE_DCT_OFF,
 107         MLX5_ATOMIC_MODE_DCT_8B         = 3 << MLX5_ATOMIC_MODE_DCT_OFF,
 108         MLX5_ATOMIC_MODE_DCT_16B        = 4 << MLX5_ATOMIC_MODE_DCT_OFF,
 109         MLX5_ATOMIC_MODE_DCT_32B        = 5 << MLX5_ATOMIC_MODE_DCT_OFF,
 110         MLX5_ATOMIC_MODE_DCT_64B        = 6 << MLX5_ATOMIC_MODE_DCT_OFF,
 111         MLX5_ATOMIC_MODE_DCT_128B       = 7 << MLX5_ATOMIC_MODE_DCT_OFF,
 112         MLX5_ATOMIC_MODE_DCT_256B       = 8 << MLX5_ATOMIC_MODE_DCT_OFF,
 113 };
 114
 115 enum {
 116         MLX5_ATOMIC_OPS_CMP_SWAP                = 1 << 0,
 117         MLX5_ATOMIC_OPS_FETCH_ADD               = 1 << 1,
 118         MLX5_ATOMIC_OPS_MASKED_CMP_SWAP         = 1 << 2,
 119         MLX5_ATOMIC_OPS_MASKED_FETCH_ADD        = 1 << 3,
 120 };
 121
 122 enum {
 123         MLX5_REG_QPTS            = 0x4002,
 124         MLX5_REG_QETCR           = 0x4005,
 125         MLX5_REG_QPDP            = 0x4007,
 126         MLX5_REG_QTCT            = 0x400A,
 127         MLX5_REG_QPDPM           = 0x4013,
 128         MLX5_REG_QHLL            = 0x4016,
 129         MLX5_REG_QCAM            = 0x4019,
 130         MLX5_REG_DCBX_PARAM      = 0x4020,
 131         MLX5_REG_DCBX_APP        = 0x4021,
 132         MLX5_REG_PCAP            = 0x5001,
 133         MLX5_REG_FPGA_CAP        = 0x4022,
 134         MLX5_REG_FPGA_CTRL       = 0x4023,
 135         MLX5_REG_FPGA_ACCESS_REG = 0x4024,
 136         MLX5_REG_FPGA_SHELL_CNTR = 0x4025,
 137         MLX5_REG_PMTU            = 0x5003,
 138         MLX5_REG_PTYS            = 0x5004,
 139         MLX5_REG_PAOS            = 0x5006,
 140         MLX5_REG_PFCC            = 0x5007,
 141         MLX5_REG_PPCNT           = 0x5008,
 142         MLX5_REG_PMAOS           = 0x5012,
 143         MLX5_REG_PUDE            = 0x5009,
 144         MLX5_REG_PPTB            = 0x500B,
 145         MLX5_REG_PBMC            = 0x500C,
 146         MLX5_REG_PMPE            = 0x5010,
 147         MLX5_REG_PELC            = 0x500e,
 148         MLX5_REG_PVLC            = 0x500f,
 149         MLX5_REG_PMLP            = 0x5002,
 150         MLX5_REG_NODE_DESC       = 0x6001,
 151         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 152         MLX5_REG_MTMP            = 0x900a,
 153         MLX5_REG_MCIA            = 0x9014,
 154         MLX5_REG_MPCNT           = 0x9051,
 155 };
 156
 157 enum dbg_rsc_type {
 158         MLX5_DBG_RSC_QP,
 159         MLX5_DBG_RSC_EQ,
 160         MLX5_DBG_RSC_CQ,
 161 };
 162
 163 enum {
 164         MLX5_INTERFACE_PROTOCOL_IB  = 0,
 165         MLX5_INTERFACE_PROTOCOL_ETH = 1,
 166         MLX5_INTERFACE_NUMBER       = 2,
 167 };
 168
 169 struct mlx5_field_desc {
 170         struct dentry          *dent;
 171         int                     i;
 172 };
 173
 174 struct mlx5_rsc_debug {
 175         struct mlx5_core_dev   *dev;
 176         void                   *object;
 177         enum dbg_rsc_type       type;
 178         struct dentry          *root;
 179         struct mlx5_field_desc  fields[0];
 180 };
 181
 182 enum mlx5_dev_event {
 183         MLX5_DEV_EVENT_SYS_ERROR,
 184         MLX5_DEV_EVENT_PORT_UP,
 185         MLX5_DEV_EVENT_PORT_DOWN,
 186         MLX5_DEV_EVENT_PORT_INITIALIZED,
 187         MLX5_DEV_EVENT_LID_CHANGE,
 188         MLX5_DEV_EVENT_PKEY_CHANGE,
 189         MLX5_DEV_EVENT_GUID_CHANGE,
 190         MLX5_DEV_EVENT_CLIENT_REREG,
 191         MLX5_DEV_EVENT_VPORT_CHANGE,
 192         MLX5_DEV_EVENT_ERROR_STATE_DCBX,
 193         MLX5_DEV_EVENT_REMOTE_CONFIG_CHANGE,
 194         MLX5_DEV_EVENT_LOCAL_OPER_CHANGE,
 195         MLX5_DEV_EVENT_REMOTE_CONFIG_APPLICATION_PRIORITY_CHANGE,
 196 };
 197
 198 enum mlx5_port_status {
 199         MLX5_PORT_UP        = 1 << 0,
 200         MLX5_PORT_DOWN      = 1 << 1,
 201 };
 202
 203 enum mlx5_link_mode {
 204         MLX5_1000BASE_CX_SGMII  = 0,
 205         MLX5_1000BASE_KX        = 1,
 206         MLX5_10GBASE_CX4        = 2,
 207         MLX5_10GBASE_KX4        = 3,
 208         MLX5_10GBASE_KR         = 4,
 209         MLX5_20GBASE_KR2        = 5,
 210         MLX5_40GBASE_CR4        = 6,
 211         MLX5_40GBASE_KR4        = 7,
 212         MLX5_56GBASE_R4         = 8,
 213         MLX5_10GBASE_CR         = 12,
 214         MLX5_10GBASE_SR         = 13,
 215         MLX5_10GBASE_ER         = 14,
 216         MLX5_40GBASE_SR4        = 15,
 217         MLX5_40GBASE_LR4        = 16,
 218         MLX5_100GBASE_CR4       = 20,
 219         MLX5_100GBASE_SR4       = 21,
 220         MLX5_100GBASE_KR4       = 22,
 221         MLX5_100GBASE_LR4       = 23,
 222         MLX5_100BASE_TX         = 24,
 223         MLX5_1000BASE_T         = 25,
 224         MLX5_10GBASE_T          = 26,
 225         MLX5_25GBASE_CR         = 27,
 226         MLX5_25GBASE_KR         = 28,
 227         MLX5_25GBASE_SR         = 29,
 228         MLX5_50GBASE_CR2        = 30,
 229         MLX5_50GBASE_KR2        = 31,
 230         MLX5_LINK_MODES_NUMBER,
 231 };
 232
 233 enum {
 234         MLX5_VSC_SPACE_SUPPORTED = 0x1,
 235         MLX5_VSC_SPACE_OFFSET    = 0x4,
 236         MLX5_VSC_COUNTER_OFFSET  = 0x8,
 237         MLX5_VSC_SEMA_OFFSET     = 0xC,
 238         MLX5_VSC_ADDR_OFFSET     = 0x10,
 239         MLX5_VSC_DATA_OFFSET     = 0x14,
 240         MLX5_VSC_MAX_RETRIES     = 0x1000,
 241 };
 242
 243 #define MLX5_PROT_MASK(link_mode) (1 << link_mode)
 244
 245 struct mlx5_uuar_info {
 246         struct mlx5_uar        *uars;
 247         int                     num_uars;
 248         int                     num_low_latency_uuars;
 249         unsigned long          *bitmap;
 250         unsigned int           *count;
 251         struct mlx5_bf         *bfs;
 252
 253         /*
 254          * protect uuar allocation data structs
 255          */
 256         struct mutex            lock;
 257         u32                     ver;
 258 };
 259
 260 struct mlx5_bf {
 261         void __iomem           *reg;
 262         void __iomem           *regreg;
 263         int                     buf_size;
 264         struct mlx5_uar        *uar;
 265         unsigned long           offset;
 266         int                     need_lock;
 267         /* protect blue flame buffer selection when needed
 268          */
 269         spinlock_t              lock;
 270
 271         /* serialize 64 bit writes when done as two 32 bit accesses
 272          */
 273         spinlock_t              lock32;
 274         int                     uuarn;
 275 };
 276
 277 struct mlx5_cmd_first {
 278         __be32          data[4];
 279 };
 280
 281 struct cache_ent;
 282 struct mlx5_fw_page {
 283         union {
 284                 struct rb_node rb_node;
 285                 struct list_head list;
 286         };
 287         struct mlx5_cmd_first first;
 288         struct mlx5_core_dev *dev;
 289         bus_dmamap_t dma_map;
 290         bus_addr_t dma_addr;
 291         void *virt_addr;
 292         struct cache_ent *cache;
 293         u32 numpages;
 294         u16 load_done;
 295 #define MLX5_LOAD_ST_NONE 0
 296 #define MLX5_LOAD_ST_SUCCESS 1
 297 #define MLX5_LOAD_ST_FAILURE 2
 298         u16 func_id;
 299 };
 300 #define mlx5_cmd_msg mlx5_fw_page
 301
 302 struct mlx5_cmd_debug {
 303         struct dentry          *dbg_root;
 304         struct dentry          *dbg_in;
 305         struct dentry          *dbg_out;
 306         struct dentry          *dbg_outlen;
 307         struct dentry          *dbg_status;
 308         struct dentry          *dbg_run;
 309         void                   *in_msg;
 310         void                   *out_msg;
 311         u8                      status;
 312         u16                     inlen;
 313         u16                     outlen;
 314 };
 315
 316 struct cache_ent {
 317         /* protect block chain allocations
 318          */
 319         spinlock_t              lock;
 320         struct list_head        head;
 321 };
 322
 323 struct cmd_msg_cache {
 324         struct cache_ent        large;
 325         struct cache_ent        med;
 326
 327 };
 328
 329 struct mlx5_traffic_counter {
 330         u64         packets;
 331         u64         octets;
 332 };
 333
 334 enum mlx5_cmd_mode {
 335         MLX5_CMD_MODE_POLLING,
 336         MLX5_CMD_MODE_EVENTS
 337 };
 338
 339 struct mlx5_cmd_stats {
 340         u64             sum;
 341         u64             n;
 342         struct dentry  *root;
 343         struct dentry  *avg;
 344         struct dentry  *count;
 345         /* protect command average calculations */
 346         spinlock_t      lock;
 347 };
 348
 349 struct mlx5_cmd {
 350         struct mlx5_fw_page *cmd_page;
 351         bus_dma_tag_t dma_tag;
 352         struct sx dma_sx;
 353         struct mtx dma_mtx;
 354 #define MLX5_DMA_OWNED(dev) mtx_owned(&(dev)->cmd.dma_mtx)
 355 #define MLX5_DMA_LOCK(dev) mtx_lock(&(dev)->cmd.dma_mtx)
 356 #define MLX5_DMA_UNLOCK(dev) mtx_unlock(&(dev)->cmd.dma_mtx)
 357         struct cv dma_cv;
 358 #define MLX5_DMA_DONE(dev) cv_broadcast(&(dev)->cmd.dma_cv)
 359 #define MLX5_DMA_WAIT(dev) cv_wait(&(dev)->cmd.dma_cv, &(dev)->cmd.dma_mtx)
 360         void           *cmd_buf;
 361         dma_addr_t      dma;
 362         u16             cmdif_rev;
 363         u8              log_sz;
 364         u8              log_stride;
 365         int             max_reg_cmds;
 366         int             events;
 367         u32 __iomem    *vector;
 368
 369         /* protect command queue allocations
 370          */
 371         spinlock_t      alloc_lock;
 372
 373         /* protect token allocations
 374          */
 375         spinlock_t      token_lock;
 376         u8              token;
 377         unsigned long   bitmask;
 378         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 379         struct workqueue_struct *wq;
 380         struct semaphore sem;
 381         struct semaphore pages_sem;
 382         enum mlx5_cmd_mode mode;
 383         struct mlx5_cmd_work_ent * volatile ent_arr[MLX5_MAX_COMMANDS];
 384         volatile enum mlx5_cmd_mode ent_mode[MLX5_MAX_COMMANDS];
 385         struct mlx5_cmd_debug dbg;
 386         struct cmd_msg_cache cache;
 387         int checksum_disabled;
 388         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 389 };
 390
 391 struct mlx5_port_caps {
 392         int     gid_table_len;
 393         int     pkey_table_len;
 394         u8      ext_port_cap;
 395 };
 396
 397 struct mlx5_buf {
 398         bus_dma_tag_t           dma_tag;
 399         bus_dmamap_t            dma_map;
 400         struct mlx5_core_dev   *dev;
 401         struct {
 402                 void           *buf;
 403         } direct;
 404         u64                    *page_list;
 405         int                     npages;
 406         int                     size;
 407         u8                      page_shift;
 408         u8                      load_done;
 409 };
 410
 411 struct mlx5_frag_buf {
 412         struct mlx5_buf_list    *frags;
 413         int                     npages;
 414         int                     size;
 415         u8                      page_shift;
 416 };
 417
 418 struct mlx5_eq {
 419         struct mlx5_core_dev   *dev;
 420         __be32 __iomem         *doorbell;
 421         u32                     cons_index;
 422         struct mlx5_buf         buf;
 423         int                     size;
 424         u8                      irqn;
 425         u8                      eqn;
 426         int                     nent;
 427         u64                     mask;
 428         struct list_head        list;
 429         int                     index;
 430         struct mlx5_rsc_debug   *dbg;
 431 };
 432
 433 struct mlx5_core_psv {
 434         u32     psv_idx;
 435         struct psv_layout {
 436                 u32     pd;
 437                 u16     syndrome;
 438                 u16     reserved;
 439                 u16     bg;
 440                 u16     app_tag;
 441                 u32     ref_tag;
 442         } psv;
 443 };
 444
 445 struct mlx5_core_sig_ctx {
 446         struct mlx5_core_psv    psv_memory;
 447         struct mlx5_core_psv    psv_wire;
 448 #if (__FreeBSD_version >= 1100000)
 449         struct ib_sig_err       err_item;
 450 #endif
 451         bool                    sig_status_checked;
 452         bool                    sig_err_exists;
 453         u32                     sigerr_count;
 454 };
 455
 456 enum {
 457         MLX5_MKEY_MR = 1,
 458         MLX5_MKEY_MW,
 459         MLX5_MKEY_MR_USER,
 460 };
 461
 462 struct mlx5_core_mkey {
 463         u64                     iova;
 464         u64                     size;
 465         u32                     key;
 466         u32                     pd;
 467         u32                     type;
 468 };
 469
 470 struct mlx5_core_mr {
 471         u64                     iova;
 472         u64                     size;
 473         u32                     key;
 474         u32                     pd;
 475 };
 476
 477 enum mlx5_res_type {
 478         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 479         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 480         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 481         MLX5_RES_SRQ    = 3,
 482         MLX5_RES_XSRQ   = 4,
 483         MLX5_RES_DCT    = 5,
 484 };
 485
 486 struct mlx5_core_rsc_common {
 487         enum mlx5_res_type      res;
 488         atomic_t                refcount;
 489         struct completion       free;
 490 };
 491
 492 struct mlx5_core_srq {
 493         struct mlx5_core_rsc_common     common; /* must be first */
 494         u32                             srqn;
 495         int                             max;
 496         size_t                          max_gs;
 497         size_t                          max_avail_gather;
 498         int                             wqe_shift;
 499         void                            (*event)(struct mlx5_core_srq *, int);
 500         atomic_t                        refcount;
 501         struct completion               free;
 502 };
 503
 504 struct mlx5_eq_table {
 505         void __iomem           *update_ci;
 506         void __iomem           *update_arm_ci;
 507         struct list_head        comp_eqs_list;
 508         struct mlx5_eq          pages_eq;
 509         struct mlx5_eq          async_eq;
 510         struct mlx5_eq          cmd_eq;
 511         int                     num_comp_vectors;
 512         /* protect EQs list
 513          */
 514         spinlock_t              lock;
 515 };
 516
 517 struct mlx5_uar {
 518         u32                     index;
 519         void __iomem           *bf_map;
 520         void __iomem           *map;
 521 };
 522
 523
 524 struct mlx5_core_health {
 525         struct mlx5_health_buffer __iomem       *health;
 526         __be32 __iomem                 *health_counter;
 527         struct timer_list               timer;
 528         u32                             prev;
 529         int                             miss_counter;
 530         u32                             fatal_error;
 531         /* wq spinlock to synchronize draining */
 532         spinlock_t                      wq_lock;
 533         struct workqueue_struct        *wq;
 534         unsigned long                   flags;
 535         struct work_struct              work;
 536         struct delayed_work             recover_work;
 537 };
 538
 539 #define MLX5_CQ_LINEAR_ARRAY_SIZE       1024
 540
 541 struct mlx5_cq_linear_array_entry {
 542         spinlock_t      lock;
 543         struct mlx5_core_cq * volatile cq;
 544 };
 545
 546 struct mlx5_cq_table {
 547         /* protect radix tree
 548          */
 549         spinlock_t              lock;
 550         struct radix_tree_root  tree;
 551         struct mlx5_cq_linear_array_entry linear_array[MLX5_CQ_LINEAR_ARRAY_SIZE];
 552 };
 553
 554 struct mlx5_qp_table {
 555         /* protect radix tree
 556          */
 557         spinlock_t              lock;
 558         struct radix_tree_root  tree;
 559 };
 560
 561 struct mlx5_srq_table {
 562         /* protect radix tree
 563          */
 564         spinlock_t              lock;
 565         struct radix_tree_root  tree;
 566 };
 567
 568 struct mlx5_mr_table {
 569         /* protect radix tree
 570          */
 571         spinlock_t              lock;
 572         struct radix_tree_root  tree;
 573 };
 574
 575 struct mlx5_irq_info {
 576         char name[MLX5_MAX_IRQ_NAME];
 577 };
 578
 579 struct mlx5_priv {
 580         char                    name[MLX5_MAX_NAME_LEN];
 581         struct mlx5_eq_table    eq_table;
 582         struct msix_entry       *msix_arr;
 583         struct mlx5_irq_info    *irq_info;
 584         struct mlx5_uuar_info   uuari;
 585         MLX5_DECLARE_DOORBELL_LOCK(cq_uar_lock);
 586
 587         struct io_mapping       *bf_mapping;
 588
 589         /* pages stuff */
 590         struct workqueue_struct *pg_wq;
 591         struct rb_root          page_root;
 592         s64                     fw_pages;
 593         atomic_t                reg_pages;
 594         s64                     pages_per_func[MLX5_MAX_NUMBER_OF_VFS];
 595         struct mlx5_core_health health;
 596
 597         struct mlx5_srq_table   srq_table;
 598
 599         /* start: qp staff */
 600         struct mlx5_qp_table    qp_table;
 601         struct dentry          *qp_debugfs;
 602         struct dentry          *eq_debugfs;
 603         struct dentry          *cq_debugfs;
 604         struct dentry          *cmdif_debugfs;
 605         /* end: qp staff */
 606
 607         /* start: cq staff */
 608         struct mlx5_cq_table    cq_table;
 609         /* end: cq staff */
 610
 611         /* start: mr staff */
 612         struct mlx5_mr_table    mr_table;
 613         /* end: mr staff */
 614
 615         /* start: alloc staff */
 616         int                     numa_node;
 617
 618         struct mutex   pgdir_mutex;
 619         struct list_head        pgdir_list;
 620         /* end: alloc staff */
 621         struct dentry          *dbg_root;
 622
 623         /* protect mkey key part */
 624         spinlock_t              mkey_lock;
 625         u8                      mkey_key;
 626
 627         struct list_head        dev_list;
 628         struct list_head        ctx_list;
 629         spinlock_t              ctx_lock;
 630         unsigned long           pci_dev_data;
 631 };
 632
 633 enum mlx5_device_state {
 634         MLX5_DEVICE_STATE_UP,
 635         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 636 };
 637
 638 enum mlx5_interface_state {
 639         MLX5_INTERFACE_STATE_DOWN = BIT(0),
 640         MLX5_INTERFACE_STATE_UP = BIT(1),
 641         MLX5_INTERFACE_STATE_SHUTDOWN = BIT(2),
 642 };
 643
 644 enum mlx5_pci_status {
 645         MLX5_PCI_STATUS_DISABLED,
 646         MLX5_PCI_STATUS_ENABLED,
 647 };
 648
 649 #define MLX5_MAX_RESERVED_GIDS  8
 650
 651 struct mlx5_rsvd_gids {
 652         unsigned int start;
 653         unsigned int count;
 654         struct ida ida;
 655 };
 656
 657 struct mlx5_special_contexts {
 658         int resd_lkey;
 659 };
 660
 661 struct mlx5_flow_root_namespace;
 662 struct mlx5_dump_data;
 663 struct mlx5_core_dev {
 664         struct pci_dev         *pdev;
 665         /* sync pci state */
 666         struct mutex            pci_status_mutex;
 667         enum mlx5_pci_status    pci_status;
 668         char                    board_id[MLX5_BOARD_ID_LEN];
 669         struct mlx5_cmd         cmd;
 670         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
 671         u32 hca_caps_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 672         u32 hca_caps_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 673         struct {
 674                 u32 qcam[MLX5_ST_SZ_DW(qcam_reg)];
 675                 u32 fpga[MLX5_ST_SZ_DW(fpga_cap)];
 676         } caps;
 677         phys_addr_t             iseg_base;
 678         struct mlx5_init_seg __iomem *iseg;
 679         enum mlx5_device_state  state;
 680         /* sync interface state */
 681         struct mutex            intf_state_mutex;
 682         unsigned long           intf_state;
 683         void                    (*event) (struct mlx5_core_dev *dev,
 684                                           enum mlx5_dev_event event,
 685                                           unsigned long param);
 686         struct mlx5_priv        priv;
 687         struct mlx5_profile     *profile;
 688         atomic_t                num_qps;
 689         u32                     vsc_addr;
 690         u32                     issi;
 691         struct mlx5_special_contexts special_contexts;
 692         unsigned int module_status[MLX5_MAX_PORTS];
 693         struct mlx5_flow_root_namespace *root_ns;
 694         struct mlx5_flow_root_namespace *fdb_root_ns;
 695         struct mlx5_flow_root_namespace *esw_egress_root_ns;
 696         struct mlx5_flow_root_namespace *esw_ingress_root_ns;
 697         struct mlx5_flow_root_namespace *sniffer_rx_root_ns;
 698         struct mlx5_flow_root_namespace *sniffer_tx_root_ns;
 699         u32 num_q_counter_allocated[MLX5_INTERFACE_NUMBER];
 700         struct mlx5_dump_data   *dump_data;
 701
 702         struct sysctl_ctx_list  sysctl_ctx;
 703         int                     msix_eqvec;
 704
 705         struct {
 706                 struct mlx5_rsvd_gids   reserved_gids;
 707                 atomic_t                roce_en;
 708         } roce;
 709 #ifdef CONFIG_MLX5_FPGA
 710         struct mlx5_fpga_device *fpga;
 711 #endif
 712 };
 713
 714 enum {
 715         MLX5_WOL_DISABLE       = 0,
 716         MLX5_WOL_SECURED_MAGIC = 1 << 1,
 717         MLX5_WOL_MAGIC         = 1 << 2,
 718         MLX5_WOL_ARP           = 1 << 3,
 719         MLX5_WOL_BROADCAST     = 1 << 4,
 720         MLX5_WOL_MULTICAST     = 1 << 5,
 721         MLX5_WOL_UNICAST       = 1 << 6,
 722         MLX5_WOL_PHY_ACTIVITY  = 1 << 7,
 723 };
 724
 725 struct mlx5_db {
 726         __be32                  *db;
 727         union {
 728                 struct mlx5_db_pgdir            *pgdir;
 729                 struct mlx5_ib_user_db_page     *user_page;
 730         }                       u;
 731         dma_addr_t              dma;
 732         int                     index;
 733 };
 734
 735 struct mlx5_net_counters {
 736         u64     packets;
 737         u64     octets;
 738 };
 739
 740 struct mlx5_ptys_reg {
 741         u8      an_dis_admin;
 742         u8      an_dis_ap;
 743         u8      local_port;
 744         u8      proto_mask;
 745         u32     eth_proto_cap;
 746         u16     ib_link_width_cap;
 747         u16     ib_proto_cap;
 748         u32     eth_proto_admin;
 749         u16     ib_link_width_admin;
 750         u16     ib_proto_admin;
 751         u32     eth_proto_oper;
 752         u16     ib_link_width_oper;
 753         u16     ib_proto_oper;
 754         u32     eth_proto_lp_advertise;
 755 };
 756
 757 struct mlx5_pvlc_reg {
 758         u8      local_port;
 759         u8      vl_hw_cap;
 760         u8      vl_admin;
 761         u8      vl_operational;
 762 };
 763
 764 struct mlx5_pmtu_reg {
 765         u8      local_port;
 766         u16     max_mtu;
 767         u16     admin_mtu;
 768         u16     oper_mtu;
 769 };
 770
 771 struct mlx5_vport_counters {
 772         struct mlx5_net_counters        received_errors;
 773         struct mlx5_net_counters        transmit_errors;
 774         struct mlx5_net_counters        received_ib_unicast;
 775         struct mlx5_net_counters        transmitted_ib_unicast;
 776         struct mlx5_net_counters        received_ib_multicast;
 777         struct mlx5_net_counters        transmitted_ib_multicast;
 778         struct mlx5_net_counters        received_eth_broadcast;
 779         struct mlx5_net_counters        transmitted_eth_broadcast;
 780         struct mlx5_net_counters        received_eth_unicast;
 781         struct mlx5_net_counters        transmitted_eth_unicast;
 782         struct mlx5_net_counters        received_eth_multicast;
 783         struct mlx5_net_counters        transmitted_eth_multicast;
 784 };
 785
 786 enum {
 787         MLX5_DB_PER_PAGE = MLX5_ADAPTER_PAGE_SIZE / L1_CACHE_BYTES,
 788 };
 789
 790 struct mlx5_core_dct {
 791         struct mlx5_core_rsc_common     common; /* must be first */
 792         void (*event)(struct mlx5_core_dct *, int);
 793         int                     dctn;
 794         struct completion       drained;
 795         struct mlx5_rsc_debug   *dbg;
 796         int                     pid;
 797 };
 798
 799 enum {
 800         MLX5_COMP_EQ_SIZE = 1024,
 801 };
 802
 803 enum {
 804         MLX5_PTYS_IB = 1 << 0,
 805         MLX5_PTYS_EN = 1 << 2,
 806 };
 807
 808 struct mlx5_db_pgdir {
 809         struct list_head        list;
 810         DECLARE_BITMAP(bitmap, MLX5_DB_PER_PAGE);
 811         struct mlx5_fw_page    *fw_page;
 812         __be32                 *db_page;
 813         dma_addr_t              db_dma;
 814 };
 815
 816 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 817
 818 struct mlx5_cmd_work_ent {
 819         struct mlx5_cmd_msg    *in;
 820         struct mlx5_cmd_msg    *out;
 821         int                     uin_size;
 822         void                   *uout;
 823         int                     uout_size;
 824         mlx5_cmd_cbk_t          callback;
 825         struct delayed_work     cb_timeout_work;
 826         void                   *context;
 827         int                     idx;
 828         struct completion       done;
 829         struct mlx5_cmd        *cmd;
 830         struct work_struct      work;
 831         struct mlx5_cmd_layout *lay;
 832         int                     ret;
 833         int                     page_queue;
 834         u8                      status;
 835         u8                      token;
 836         u64                     ts1;
 837         u64                     ts2;
 838         u16                     op;
 839         u8                      busy;
 840         bool                    polling;
 841 };
 842
 843 struct mlx5_pas {
 844         u64     pa;
 845         u8      log_sz;
 846 };
 847
 848 enum port_state_policy {
 849         MLX5_POLICY_DOWN        = 0,
 850         MLX5_POLICY_UP          = 1,
 851         MLX5_POLICY_FOLLOW      = 2,
 852         MLX5_POLICY_INVALID     = 0xffffffff
 853 };
 854
 855 static inline void *
 856 mlx5_buf_offset(struct mlx5_buf *buf, int offset)
 857 {
 858         return ((char *)buf->direct.buf + offset);
 859 }
 860
 861
 862 extern struct workqueue_struct *mlx5_core_wq;
 863
 864 #define STRUCT_FIELD(header, field) \
 865         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 866         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 867
 868 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 869 {
 870         return pci_get_drvdata(pdev);
 871 }
 872
 873 extern struct dentry *mlx5_debugfs_root;
 874
 875 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 876 {
 877         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 878 }
 879
 880 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 881 {
 882         return ioread32be(&dev->iseg->fw_rev) >> 16;
 883 }
 884
 885 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 886 {
 887         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 888 }
 889
 890 static inline u16 cmdif_rev_get(struct mlx5_core_dev *dev)
 891 {
 892         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 893 }
 894
 895 static inline int mlx5_get_gid_table_len(u16 param)
 896 {
 897         if (param > 4) {
 898                 printf("M4_CORE_DRV_NAME: WARN: ""gid table length is zero\n");
 899                 return 0;
 900         }
 901
 902         return 8 * (1 << param);
 903 }
 904
 905 static inline void *mlx5_vzalloc(unsigned long size)
 906 {
 907         void *rtn;
 908
 909         rtn = kzalloc(size, GFP_KERNEL | __GFP_NOWARN);
 910         return rtn;
 911 }
 912
 913 static inline void *mlx5_vmalloc(unsigned long size)
 914 {
 915         void *rtn;
 916
 917         rtn = kmalloc(size, GFP_KERNEL | __GFP_NOWARN);
 918         if (!rtn)
 919                 rtn = vmalloc(size);
 920         return rtn;
 921 }
 922
 923 static inline u32 mlx5_base_mkey(const u32 key)
 924 {
 925         return key & 0xffffff00u;
 926 }
 927
 928 int mlx5_cmd_init(struct mlx5_core_dev *dev);
 929 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
 930 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
 931 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
 932 void mlx5_cmd_mbox_status(void *out, u8 *status, u32 *syndrome);
 933 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
 934 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
 935                   int out_size);
 936 int mlx5_cmd_exec_cb(struct mlx5_core_dev *dev, void *in, int in_size,
 937                      void *out, int out_size, mlx5_cmd_cbk_t callback,
 938                      void *context);
 939 int mlx5_cmd_exec_polling(struct mlx5_core_dev *dev, void *in, int in_size,
 940                           void *out, int out_size);
 941 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
 942 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
 943 int mlx5_alloc_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 944 int mlx5_free_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 945 int mlx5_alloc_map_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar);
 946 void mlx5_unmap_free_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar);
 947 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
 948 int mlx5_health_init(struct mlx5_core_dev *dev);
 949 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
 950 void mlx5_stop_health_poll(struct mlx5_core_dev *dev, bool disable_health);
 951 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
 952 void mlx5_drain_health_recovery(struct mlx5_core_dev *dev);
 953 void mlx5_trigger_health_work(struct mlx5_core_dev *dev);
 954
 955 #define mlx5_buf_alloc_node(dev, size, direct, buf, node) \
 956         mlx5_buf_alloc(dev, size, direct, buf)
 957 int mlx5_buf_alloc(struct mlx5_core_dev *dev, int size, int max_direct,
 958                    struct mlx5_buf *buf);
 959 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_buf *buf);
 960 int mlx5_core_create_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 961                          struct mlx5_srq_attr *in);
 962 int mlx5_core_destroy_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq);
 963 int mlx5_core_query_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 964                         struct mlx5_srq_attr *out);
 965 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
 966 int mlx5_core_arm_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 967                       u16 lwm, int is_srq);
 968 void mlx5_init_mr_table(struct mlx5_core_dev *dev);
 969 void mlx5_cleanup_mr_table(struct mlx5_core_dev *dev);
 970 int mlx5_core_create_mkey_cb(struct mlx5_core_dev *dev,
 971                              struct mlx5_core_mr *mkey,
 972                              u32 *in, int inlen,
 973                              u32 *out, int outlen,
 974                              mlx5_cmd_cbk_t callback, void *context);
 975 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
 976                           struct mlx5_core_mr *mr,
 977                           u32 *in, int inlen);
 978 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mr *mkey);
 979 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mr *mkey,
 980                          u32 *out, int outlen);
 981 int mlx5_core_dump_fill_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mr *mr,
 982                              u32 *mkey);
 983 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
 984 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
 985 int mlx5_core_mad_ifc(struct mlx5_core_dev *dev, const void *inb, void *outb,
 986                       u16 opmod, u8 port);
 987 void mlx5_fwp_flush(struct mlx5_fw_page *fwp);
 988 void mlx5_fwp_invalidate(struct mlx5_fw_page *fwp);
 989 struct mlx5_fw_page *mlx5_fwp_alloc(struct mlx5_core_dev *dev, gfp_t flags, unsigned num);
 990 void mlx5_fwp_free(struct mlx5_fw_page *fwp);
 991 u64 mlx5_fwp_get_dma(struct mlx5_fw_page *fwp, size_t offset);
 992 void *mlx5_fwp_get_virt(struct mlx5_fw_page *fwp, size_t offset);
 993 void mlx5_pagealloc_init(struct mlx5_core_dev *dev);
 994 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
 995 int mlx5_pagealloc_start(struct mlx5_core_dev *dev);
 996 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
 997 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
 998                                  s32 npages);
 999 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
1000 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
1001 s64 mlx5_wait_for_reclaim_vfs_pages(struct mlx5_core_dev *dev);
1002 void mlx5_register_debugfs(void);
1003 void mlx5_unregister_debugfs(void);
1004 int mlx5_eq_init(struct mlx5_core_dev *dev);
1005 void mlx5_eq_cleanup(struct mlx5_core_dev *dev);
1006 void mlx5_fill_page_array(struct mlx5_buf *buf, __be64 *pas);
1007 void mlx5_cq_completion(struct mlx5_core_dev *dev, u32 cqn);
1008 void mlx5_rsc_event(struct mlx5_core_dev *dev, u32 rsn, int event_type);
1009 void mlx5_srq_event(struct mlx5_core_dev *dev, u32 srqn, int event_type);
1010 struct mlx5_core_srq *mlx5_core_get_srq(struct mlx5_core_dev *dev, u32 srqn);
1011 void mlx5_cmd_comp_handler(struct mlx5_core_dev *dev, u64 vector, enum mlx5_cmd_mode mode);
1012 void mlx5_cq_event(struct mlx5_core_dev *dev, u32 cqn, int event_type);
1013 int mlx5_create_map_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq, u8 vecidx,
1014                        int nent, u64 mask, const char *name, struct mlx5_uar *uar);
1015 int mlx5_destroy_unmap_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1016 int mlx5_start_eqs(struct mlx5_core_dev *dev);
1017 int mlx5_stop_eqs(struct mlx5_core_dev *dev);
1018 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn, int *irqn);
1019 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1020 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1021 int mlx5_core_set_dc_cnak_trace(struct mlx5_core_dev *dev, int enable,
1022                                 u64 addr);
1023
1024 int mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
1025 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
1026 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
1027                          int size_in, void *data_out, int size_out,
1028                          u16 reg_num, int arg, int write);
1029
1030 void mlx5_toggle_port_link(struct mlx5_core_dev *dev);
1031
1032 int mlx5_debug_eq_add(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1033 void mlx5_debug_eq_remove(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1034 int mlx5_core_eq_query(struct mlx5_core_dev *dev, struct mlx5_eq *eq,
1035                        u32 *out, int outlen);
1036 int mlx5_eq_debugfs_init(struct mlx5_core_dev *dev);
1037 void mlx5_eq_debugfs_cleanup(struct mlx5_core_dev *dev);
1038 int mlx5_cq_debugfs_init(struct mlx5_core_dev *dev);
1039 void mlx5_cq_debugfs_cleanup(struct mlx5_core_dev *dev);
1040 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
1041 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
1042                        int node);
1043 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
1044
1045 const char *mlx5_command_str(int command);
1046 int mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
1047 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
1048 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
1049                          int npsvs, u32 *sig_index);
1050 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
1051 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
1052 u8 mlx5_is_wol_supported(struct mlx5_core_dev *dev);
1053 int mlx5_set_wol(struct mlx5_core_dev *dev, u8 wol_mode);
1054 int mlx5_set_dropless_mode(struct mlx5_core_dev *dev, u16 timeout);
1055 int mlx5_query_dropless_mode(struct mlx5_core_dev *dev, u16 *timeout);
1056 int mlx5_query_wol(struct mlx5_core_dev *dev, u8 *wol_mode);
1057 int mlx5_core_access_pvlc(struct mlx5_core_dev *dev,
1058                           struct mlx5_pvlc_reg *pvlc, int write);
1059 int mlx5_core_access_ptys(struct mlx5_core_dev *dev,
1060                           struct mlx5_ptys_reg *ptys, int write);
1061 int mlx5_core_access_pmtu(struct mlx5_core_dev *dev,
1062                           struct mlx5_pmtu_reg *pmtu, int write);
1063 int mlx5_vxlan_udp_port_add(struct mlx5_core_dev *dev, u16 port);
1064 int mlx5_vxlan_udp_port_delete(struct mlx5_core_dev *dev, u16 port);
1065 int mlx5_query_port_cong_status(struct mlx5_core_dev *mdev, int protocol,
1066                                 int priority, int *is_enable);
1067 int mlx5_modify_port_cong_status(struct mlx5_core_dev *mdev, int protocol,
1068                                  int priority, int enable);
1069 int mlx5_query_port_cong_params(struct mlx5_core_dev *mdev, int protocol,
1070                                 void *out, int out_size);
1071 int mlx5_modify_port_cong_params(struct mlx5_core_dev *mdev,
1072                                  void *in, int in_size);
1073 int mlx5_query_port_cong_statistics(struct mlx5_core_dev *mdev, int clear,
1074                                     void *out, int out_size);
1075 int mlx5_set_diagnostic_params(struct mlx5_core_dev *mdev, void *in,
1076                                int in_size);
1077 int mlx5_query_diagnostic_counters(struct mlx5_core_dev *mdev,
1078                                    u8 num_of_samples, u16 sample_index,
1079                                    void *out, int out_size);
1080 int mlx5_vsc_find_cap(struct mlx5_core_dev *mdev);
1081 int mlx5_vsc_lock(struct mlx5_core_dev *mdev);
1082 void mlx5_vsc_unlock(struct mlx5_core_dev *mdev);
1083 int mlx5_vsc_set_space(struct mlx5_core_dev *mdev, u16 space);
1084 int mlx5_vsc_write(struct mlx5_core_dev *mdev, u32 addr, const u32 *data);
1085 int mlx5_vsc_read(struct mlx5_core_dev *mdev, u32 addr, u32 *data);
1086 int mlx5_vsc_lock_addr_space(struct mlx5_core_dev *mdev, u32 addr);
1087 int mlx5_vsc_unlock_addr_space(struct mlx5_core_dev *mdev, u32 addr);
1088
1089 static inline u32 mlx5_mkey_to_idx(u32 mkey)
1090 {
1091         return mkey >> 8;
1092 }
1093
1094 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
1095 {
1096         return mkey_idx << 8;
1097 }
1098
1099 static inline u8 mlx5_mkey_variant(u32 mkey)
1100 {
1101         return mkey & 0xff;
1102 }
1103
1104 enum {
1105         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
1106         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
1107 };
1108
1109 enum {
1110         MAX_MR_CACHE_ENTRIES    = 15,
1111 };
1112
1113 struct mlx5_interface {
1114         void *                  (*add)(struct mlx5_core_dev *dev);
1115         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
1116         void                    (*event)(struct mlx5_core_dev *dev, void *context,
1117                                          enum mlx5_dev_event event, unsigned long param);
1118         void *                  (*get_dev)(void *context);
1119         int                     protocol;
1120         struct list_head        list;
1121 };
1122
1123 void *mlx5_get_protocol_dev(struct mlx5_core_dev *mdev, int protocol);
1124 int mlx5_register_interface(struct mlx5_interface *intf);
1125 void mlx5_unregister_interface(struct mlx5_interface *intf);
1126
1127 unsigned int mlx5_core_reserved_gids_count(struct mlx5_core_dev *dev);
1128 int mlx5_core_roce_gid_set(struct mlx5_core_dev *dev, unsigned int index,
1129     u8 roce_version, u8 roce_l3_type, const u8 *gid,
1130     const u8 *mac, bool vlan, u16 vlan_id);
1131
1132 struct mlx5_profile {
1133         u64     mask;
1134         u8      log_max_qp;
1135         struct {
1136                 int     size;
1137                 int     limit;
1138         } mr_cache[MAX_MR_CACHE_ENTRIES];
1139 };
1140
1141 enum {
1142         MLX5_PCI_DEV_IS_VF              = 1 << 0,
1143 };
1144
1145 enum {
1146         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1147 };
1148
1149 static inline int mlx5_core_is_pf(struct mlx5_core_dev *dev)
1150 {
1151         return !(dev->priv.pci_dev_data & MLX5_PCI_DEV_IS_VF);
1152 }
1153
1154 #endif /* MLX5_DRIVER_H */