sys/dev/mlx5/driver.h

   1 /*-
   2  * Copyright (c) 2013-2019, Mellanox Technologies, Ltd.  All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  * 1. Redistributions of source code must retain the above copyright
   8  *    notice, this list of conditions and the following disclaimer.
   9  * 2. Redistributions in binary form must reproduce the above copyright
  10  *    notice, this list of conditions and the following disclaimer in the
  11  *    documentation and/or other materials provided with the distribution.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY AUTHOR AND CONTRIBUTORS `AS IS' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD$
  26  */
  27
  28 #ifndef MLX5_DRIVER_H
  29 #define MLX5_DRIVER_H
  30
  31 #include <linux/kernel.h>
  32 #include <linux/completion.h>
  33 #include <linux/pci.h>
  34 #include <linux/cache.h>
  35 #include <linux/rbtree.h>
  36 #include <linux/if_ether.h>
  37 #include <linux/semaphore.h>
  38 #include <linux/slab.h>
  39 #include <linux/vmalloc.h>
  40 #include <linux/radix-tree.h>
  41 #include <linux/idr.h>
  42
  43 #include <dev/mlx5/device.h>
  44 #include <dev/mlx5/doorbell.h>
  45 #include <dev/mlx5/srq.h>
  46
  47 #define MLX5_QCOUNTER_SETS_NETDEV 64
  48 #define MLX5_MAX_NUMBER_OF_VFS 128
  49
  50 enum {
  51         MLX5_BOARD_ID_LEN = 64,
  52         MLX5_MAX_NAME_LEN = 16,
  53 };
  54
  55 enum {
  56         MLX5_CMD_TIMEOUT_MSEC   = 8 * 60 * 1000,
  57         MLX5_CMD_WQ_MAX_NAME    = 32,
  58 };
  59
  60 enum {
  61         CMD_OWNER_SW            = 0x0,
  62         CMD_OWNER_HW            = 0x1,
  63         CMD_STATUS_SUCCESS      = 0,
  64 };
  65
  66 enum mlx5_sqp_t {
  67         MLX5_SQP_SMI            = 0,
  68         MLX5_SQP_GSI            = 1,
  69         MLX5_SQP_IEEE_1588      = 2,
  70         MLX5_SQP_SNIFFER        = 3,
  71         MLX5_SQP_SYNC_UMR       = 4,
  72 };
  73
  74 enum {
  75         MLX5_MAX_PORTS  = 2,
  76 };
  77
  78 enum {
  79         MLX5_EQ_VEC_PAGES        = 0,
  80         MLX5_EQ_VEC_CMD          = 1,
  81         MLX5_EQ_VEC_ASYNC        = 2,
  82         MLX5_EQ_VEC_COMP_BASE,
  83 };
  84
  85 enum {
  86         MLX5_MAX_IRQ_NAME       = 32
  87 };
  88
  89 enum {
  90         MLX5_ATOMIC_MODE_OFF            = 16,
  91         MLX5_ATOMIC_MODE_NONE           = 0 << MLX5_ATOMIC_MODE_OFF,
  92         MLX5_ATOMIC_MODE_IB_COMP        = 1 << MLX5_ATOMIC_MODE_OFF,
  93         MLX5_ATOMIC_MODE_CX             = 2 << MLX5_ATOMIC_MODE_OFF,
  94         MLX5_ATOMIC_MODE_8B             = 3 << MLX5_ATOMIC_MODE_OFF,
  95         MLX5_ATOMIC_MODE_16B            = 4 << MLX5_ATOMIC_MODE_OFF,
  96         MLX5_ATOMIC_MODE_32B            = 5 << MLX5_ATOMIC_MODE_OFF,
  97         MLX5_ATOMIC_MODE_64B            = 6 << MLX5_ATOMIC_MODE_OFF,
  98         MLX5_ATOMIC_MODE_128B           = 7 << MLX5_ATOMIC_MODE_OFF,
  99         MLX5_ATOMIC_MODE_256B           = 8 << MLX5_ATOMIC_MODE_OFF,
 100 };
 101
 102 enum {
 103         MLX5_ATOMIC_MODE_DCT_OFF        = 20,
 104         MLX5_ATOMIC_MODE_DCT_NONE       = 0 << MLX5_ATOMIC_MODE_DCT_OFF,
 105         MLX5_ATOMIC_MODE_DCT_IB_COMP    = 1 << MLX5_ATOMIC_MODE_DCT_OFF,
 106         MLX5_ATOMIC_MODE_DCT_CX         = 2 << MLX5_ATOMIC_MODE_DCT_OFF,
 107         MLX5_ATOMIC_MODE_DCT_8B         = 3 << MLX5_ATOMIC_MODE_DCT_OFF,
 108         MLX5_ATOMIC_MODE_DCT_16B        = 4 << MLX5_ATOMIC_MODE_DCT_OFF,
 109         MLX5_ATOMIC_MODE_DCT_32B        = 5 << MLX5_ATOMIC_MODE_DCT_OFF,
 110         MLX5_ATOMIC_MODE_DCT_64B        = 6 << MLX5_ATOMIC_MODE_DCT_OFF,
 111         MLX5_ATOMIC_MODE_DCT_128B       = 7 << MLX5_ATOMIC_MODE_DCT_OFF,
 112         MLX5_ATOMIC_MODE_DCT_256B       = 8 << MLX5_ATOMIC_MODE_DCT_OFF,
 113 };
 114
 115 enum {
 116         MLX5_ATOMIC_OPS_CMP_SWAP                = 1 << 0,
 117         MLX5_ATOMIC_OPS_FETCH_ADD               = 1 << 1,
 118         MLX5_ATOMIC_OPS_MASKED_CMP_SWAP         = 1 << 2,
 119         MLX5_ATOMIC_OPS_MASKED_FETCH_ADD        = 1 << 3,
 120 };
 121
 122 enum {
 123         MLX5_REG_QPTS            = 0x4002,
 124         MLX5_REG_QETCR           = 0x4005,
 125         MLX5_REG_QPDP            = 0x4007,
 126         MLX5_REG_QTCT            = 0x400A,
 127         MLX5_REG_QPDPM           = 0x4013,
 128         MLX5_REG_QHLL            = 0x4016,
 129         MLX5_REG_QCAM            = 0x4019,
 130         MLX5_REG_DCBX_PARAM      = 0x4020,
 131         MLX5_REG_DCBX_APP        = 0x4021,
 132         MLX5_REG_PCAP            = 0x5001,
 133         MLX5_REG_FPGA_CAP        = 0x4022,
 134         MLX5_REG_FPGA_CTRL       = 0x4023,
 135         MLX5_REG_FPGA_ACCESS_REG = 0x4024,
 136         MLX5_REG_FPGA_SHELL_CNTR = 0x4025,
 137         MLX5_REG_PMTU            = 0x5003,
 138         MLX5_REG_PTYS            = 0x5004,
 139         MLX5_REG_PAOS            = 0x5006,
 140         MLX5_REG_PFCC            = 0x5007,
 141         MLX5_REG_PPCNT           = 0x5008,
 142         MLX5_REG_PMAOS           = 0x5012,
 143         MLX5_REG_PUDE            = 0x5009,
 144         MLX5_REG_PPTB            = 0x500B,
 145         MLX5_REG_PBMC            = 0x500C,
 146         MLX5_REG_PMPE            = 0x5010,
 147         MLX5_REG_PELC            = 0x500e,
 148         MLX5_REG_PVLC            = 0x500f,
 149         MLX5_REG_PMLP            = 0x5002,
 150         MLX5_REG_PCAM            = 0x507f,
 151         MLX5_REG_NODE_DESC       = 0x6001,
 152         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 153         MLX5_REG_MTMP            = 0x900a,
 154         MLX5_REG_MCIA            = 0x9014,
 155         MLX5_REG_MPCNT           = 0x9051,
 156         MLX5_REG_MCQI            = 0x9061,
 157         MLX5_REG_MCC             = 0x9062,
 158         MLX5_REG_MCDA            = 0x9063,
 159         MLX5_REG_MCAM            = 0x907f,
 160 };
 161
 162 enum dbg_rsc_type {
 163         MLX5_DBG_RSC_QP,
 164         MLX5_DBG_RSC_EQ,
 165         MLX5_DBG_RSC_CQ,
 166 };
 167
 168 enum {
 169         MLX5_INTERFACE_PROTOCOL_IB  = 0,
 170         MLX5_INTERFACE_PROTOCOL_ETH = 1,
 171         MLX5_INTERFACE_NUMBER       = 2,
 172 };
 173
 174 struct mlx5_field_desc {
 175         struct dentry          *dent;
 176         int                     i;
 177 };
 178
 179 struct mlx5_rsc_debug {
 180         struct mlx5_core_dev   *dev;
 181         void                   *object;
 182         enum dbg_rsc_type       type;
 183         struct dentry          *root;
 184         struct mlx5_field_desc  fields[0];
 185 };
 186
 187 enum mlx5_dev_event {
 188         MLX5_DEV_EVENT_SYS_ERROR,
 189         MLX5_DEV_EVENT_PORT_UP,
 190         MLX5_DEV_EVENT_PORT_DOWN,
 191         MLX5_DEV_EVENT_PORT_INITIALIZED,
 192         MLX5_DEV_EVENT_LID_CHANGE,
 193         MLX5_DEV_EVENT_PKEY_CHANGE,
 194         MLX5_DEV_EVENT_GUID_CHANGE,
 195         MLX5_DEV_EVENT_CLIENT_REREG,
 196         MLX5_DEV_EVENT_VPORT_CHANGE,
 197         MLX5_DEV_EVENT_ERROR_STATE_DCBX,
 198         MLX5_DEV_EVENT_REMOTE_CONFIG_CHANGE,
 199         MLX5_DEV_EVENT_LOCAL_OPER_CHANGE,
 200         MLX5_DEV_EVENT_REMOTE_CONFIG_APPLICATION_PRIORITY_CHANGE,
 201 };
 202
 203 enum mlx5_port_status {
 204         MLX5_PORT_UP        = 1 << 0,
 205         MLX5_PORT_DOWN      = 1 << 1,
 206 };
 207
 208 enum {
 209         MLX5_VSC_SPACE_SUPPORTED = 0x1,
 210         MLX5_VSC_SPACE_OFFSET    = 0x4,
 211         MLX5_VSC_COUNTER_OFFSET  = 0x8,
 212         MLX5_VSC_SEMA_OFFSET     = 0xC,
 213         MLX5_VSC_ADDR_OFFSET     = 0x10,
 214         MLX5_VSC_DATA_OFFSET     = 0x14,
 215         MLX5_VSC_MAX_RETRIES     = 0x1000,
 216 };
 217
 218 #define MLX5_PROT_MASK(link_mode) (1 << link_mode)
 219
 220 struct mlx5_uuar_info {
 221         struct mlx5_uar        *uars;
 222         int                     num_uars;
 223         int                     num_low_latency_uuars;
 224         unsigned long          *bitmap;
 225         unsigned int           *count;
 226         struct mlx5_bf         *bfs;
 227
 228         /*
 229          * protect uuar allocation data structs
 230          */
 231         struct mutex            lock;
 232         u32                     ver;
 233 };
 234
 235 struct mlx5_bf {
 236         void __iomem           *reg;
 237         void __iomem           *regreg;
 238         int                     buf_size;
 239         struct mlx5_uar        *uar;
 240         unsigned long           offset;
 241         int                     need_lock;
 242         /* protect blue flame buffer selection when needed
 243          */
 244         spinlock_t              lock;
 245
 246         /* serialize 64 bit writes when done as two 32 bit accesses
 247          */
 248         spinlock_t              lock32;
 249         int                     uuarn;
 250 };
 251
 252 struct mlx5_cmd_first {
 253         __be32          data[4];
 254 };
 255
 256 struct cache_ent;
 257 struct mlx5_fw_page {
 258         union {
 259                 struct rb_node rb_node;
 260                 struct list_head list;
 261         };
 262         struct mlx5_cmd_first first;
 263         struct mlx5_core_dev *dev;
 264         bus_dmamap_t dma_map;
 265         bus_addr_t dma_addr;
 266         void *virt_addr;
 267         struct cache_ent *cache;
 268         u32 numpages;
 269         u16 load_done;
 270 #define MLX5_LOAD_ST_NONE 0
 271 #define MLX5_LOAD_ST_SUCCESS 1
 272 #define MLX5_LOAD_ST_FAILURE 2
 273         u16 func_id;
 274 };
 275 #define mlx5_cmd_msg mlx5_fw_page
 276
 277 struct mlx5_cmd_debug {
 278         struct dentry          *dbg_root;
 279         struct dentry          *dbg_in;
 280         struct dentry          *dbg_out;
 281         struct dentry          *dbg_outlen;
 282         struct dentry          *dbg_status;
 283         struct dentry          *dbg_run;
 284         void                   *in_msg;
 285         void                   *out_msg;
 286         u8                      status;
 287         u16                     inlen;
 288         u16                     outlen;
 289 };
 290
 291 struct cache_ent {
 292         /* protect block chain allocations
 293          */
 294         spinlock_t              lock;
 295         struct list_head        head;
 296 };
 297
 298 struct cmd_msg_cache {
 299         struct cache_ent        large;
 300         struct cache_ent        med;
 301
 302 };
 303
 304 struct mlx5_traffic_counter {
 305         u64         packets;
 306         u64         octets;
 307 };
 308
 309 enum mlx5_cmd_mode {
 310         MLX5_CMD_MODE_POLLING,
 311         MLX5_CMD_MODE_EVENTS
 312 };
 313
 314 struct mlx5_cmd_stats {
 315         u64             sum;
 316         u64             n;
 317         struct dentry  *root;
 318         struct dentry  *avg;
 319         struct dentry  *count;
 320         /* protect command average calculations */
 321         spinlock_t      lock;
 322 };
 323
 324 struct mlx5_cmd {
 325         struct mlx5_fw_page *cmd_page;
 326         bus_dma_tag_t dma_tag;
 327         struct sx dma_sx;
 328         struct mtx dma_mtx;
 329 #define MLX5_DMA_OWNED(dev) mtx_owned(&(dev)->cmd.dma_mtx)
 330 #define MLX5_DMA_LOCK(dev) mtx_lock(&(dev)->cmd.dma_mtx)
 331 #define MLX5_DMA_UNLOCK(dev) mtx_unlock(&(dev)->cmd.dma_mtx)
 332         struct cv dma_cv;
 333 #define MLX5_DMA_DONE(dev) cv_broadcast(&(dev)->cmd.dma_cv)
 334 #define MLX5_DMA_WAIT(dev) cv_wait(&(dev)->cmd.dma_cv, &(dev)->cmd.dma_mtx)
 335         void           *cmd_buf;
 336         dma_addr_t      dma;
 337         u16             cmdif_rev;
 338         u8              log_sz;
 339         u8              log_stride;
 340         int             max_reg_cmds;
 341         int             events;
 342         u32 __iomem    *vector;
 343
 344         /* protect command queue allocations
 345          */
 346         spinlock_t      alloc_lock;
 347
 348         /* protect token allocations
 349          */
 350         spinlock_t      token_lock;
 351         u8              token;
 352         unsigned long   bitmask;
 353         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 354         struct workqueue_struct *wq;
 355         struct semaphore sem;
 356         struct semaphore pages_sem;
 357         enum mlx5_cmd_mode mode;
 358         struct mlx5_cmd_work_ent * volatile ent_arr[MLX5_MAX_COMMANDS];
 359         volatile enum mlx5_cmd_mode ent_mode[MLX5_MAX_COMMANDS];
 360         struct mlx5_cmd_debug dbg;
 361         struct cmd_msg_cache cache;
 362         int checksum_disabled;
 363         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 364 };
 365
 366 struct mlx5_port_caps {
 367         int     gid_table_len;
 368         int     pkey_table_len;
 369         u8      ext_port_cap;
 370 };
 371
 372 struct mlx5_buf {
 373         bus_dma_tag_t           dma_tag;
 374         bus_dmamap_t            dma_map;
 375         struct mlx5_core_dev   *dev;
 376         struct {
 377                 void           *buf;
 378         } direct;
 379         u64                    *page_list;
 380         int                     npages;
 381         int                     size;
 382         u8                      page_shift;
 383         u8                      load_done;
 384 };
 385
 386 struct mlx5_frag_buf {
 387         struct mlx5_buf_list    *frags;
 388         int                     npages;
 389         int                     size;
 390         u8                      page_shift;
 391 };
 392
 393 struct mlx5_eq {
 394         struct mlx5_core_dev   *dev;
 395         __be32 __iomem         *doorbell;
 396         u32                     cons_index;
 397         struct mlx5_buf         buf;
 398         int                     size;
 399         u8                      irqn;
 400         u8                      eqn;
 401         int                     nent;
 402         u64                     mask;
 403         struct list_head        list;
 404         int                     index;
 405         struct mlx5_rsc_debug   *dbg;
 406 };
 407
 408 struct mlx5_core_psv {
 409         u32     psv_idx;
 410         struct psv_layout {
 411                 u32     pd;
 412                 u16     syndrome;
 413                 u16     reserved;
 414                 u16     bg;
 415                 u16     app_tag;
 416                 u32     ref_tag;
 417         } psv;
 418 };
 419
 420 struct mlx5_core_sig_ctx {
 421         struct mlx5_core_psv    psv_memory;
 422         struct mlx5_core_psv    psv_wire;
 423 #if (__FreeBSD_version >= 1100000)
 424         struct ib_sig_err       err_item;
 425 #endif
 426         bool                    sig_status_checked;
 427         bool                    sig_err_exists;
 428         u32                     sigerr_count;
 429 };
 430
 431 enum {
 432         MLX5_MKEY_MR = 1,
 433         MLX5_MKEY_MW,
 434         MLX5_MKEY_MR_USER,
 435 };
 436
 437 struct mlx5_core_mkey {
 438         u64                     iova;
 439         u64                     size;
 440         u32                     key;
 441         u32                     pd;
 442         u32                     type;
 443 };
 444
 445 struct mlx5_core_mr {
 446         u64                     iova;
 447         u64                     size;
 448         u32                     key;
 449         u32                     pd;
 450 };
 451
 452 enum mlx5_res_type {
 453         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 454         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 455         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 456         MLX5_RES_SRQ    = 3,
 457         MLX5_RES_XSRQ   = 4,
 458         MLX5_RES_DCT    = 5,
 459 };
 460
 461 struct mlx5_core_rsc_common {
 462         enum mlx5_res_type      res;
 463         atomic_t                refcount;
 464         struct completion       free;
 465 };
 466
 467 struct mlx5_core_srq {
 468         struct mlx5_core_rsc_common     common; /* must be first */
 469         u32                             srqn;
 470         int                             max;
 471         size_t                          max_gs;
 472         size_t                          max_avail_gather;
 473         int                             wqe_shift;
 474         void                            (*event)(struct mlx5_core_srq *, int);
 475         atomic_t                        refcount;
 476         struct completion               free;
 477 };
 478
 479 struct mlx5_eq_table {
 480         void __iomem           *update_ci;
 481         void __iomem           *update_arm_ci;
 482         struct list_head        comp_eqs_list;
 483         struct mlx5_eq          pages_eq;
 484         struct mlx5_eq          async_eq;
 485         struct mlx5_eq          cmd_eq;
 486         int                     num_comp_vectors;
 487         /* protect EQs list
 488          */
 489         spinlock_t              lock;
 490 };
 491
 492 struct mlx5_uar {
 493         u32                     index;
 494         void __iomem           *bf_map;
 495         void __iomem           *map;
 496 };
 497
 498
 499 struct mlx5_core_health {
 500         struct mlx5_health_buffer __iomem       *health;
 501         __be32 __iomem                 *health_counter;
 502         struct timer_list               timer;
 503         u32                             prev;
 504         int                             miss_counter;
 505         u32                             fatal_error;
 506         struct workqueue_struct        *wq_watchdog;
 507         struct work_struct              work_watchdog;
 508         /* wq spinlock to synchronize draining */
 509         spinlock_t                      wq_lock;
 510         struct workqueue_struct        *wq;
 511         unsigned long                   flags;
 512         struct work_struct              work;
 513         struct delayed_work             recover_work;
 514         unsigned int                    last_reset_req;
 515 };
 516
 517 #define MLX5_CQ_LINEAR_ARRAY_SIZE       1024
 518
 519 struct mlx5_cq_linear_array_entry {
 520         spinlock_t      lock;
 521         struct mlx5_core_cq * volatile cq;
 522 };
 523
 524 struct mlx5_cq_table {
 525         /* protect radix tree
 526          */
 527         spinlock_t              lock;
 528         struct radix_tree_root  tree;
 529         struct mlx5_cq_linear_array_entry linear_array[MLX5_CQ_LINEAR_ARRAY_SIZE];
 530 };
 531
 532 struct mlx5_qp_table {
 533         /* protect radix tree
 534          */
 535         spinlock_t              lock;
 536         struct radix_tree_root  tree;
 537 };
 538
 539 struct mlx5_srq_table {
 540         /* protect radix tree
 541          */
 542         spinlock_t              lock;
 543         struct radix_tree_root  tree;
 544 };
 545
 546 struct mlx5_mr_table {
 547         /* protect radix tree
 548          */
 549         spinlock_t              lock;
 550         struct radix_tree_root  tree;
 551 };
 552
 553 struct mlx5_irq_info {
 554         char name[MLX5_MAX_IRQ_NAME];
 555 };
 556
 557 struct mlx5_priv {
 558         char                    name[MLX5_MAX_NAME_LEN];
 559         struct mlx5_eq_table    eq_table;
 560         struct msix_entry       *msix_arr;
 561         struct mlx5_irq_info    *irq_info;
 562         struct mlx5_uuar_info   uuari;
 563         MLX5_DECLARE_DOORBELL_LOCK(cq_uar_lock);
 564         int                     disable_irqs;
 565
 566         struct io_mapping       *bf_mapping;
 567
 568         /* pages stuff */
 569         struct workqueue_struct *pg_wq;
 570         struct rb_root          page_root;
 571         s64                     fw_pages;
 572         atomic_t                reg_pages;
 573         s64                     pages_per_func[MLX5_MAX_NUMBER_OF_VFS];
 574         struct mlx5_core_health health;
 575
 576         struct mlx5_srq_table   srq_table;
 577
 578         /* start: qp staff */
 579         struct mlx5_qp_table    qp_table;
 580         struct dentry          *qp_debugfs;
 581         struct dentry          *eq_debugfs;
 582         struct dentry          *cq_debugfs;
 583         struct dentry          *cmdif_debugfs;
 584         /* end: qp staff */
 585
 586         /* start: cq staff */
 587         struct mlx5_cq_table    cq_table;
 588         /* end: cq staff */
 589
 590         /* start: mr staff */
 591         struct mlx5_mr_table    mr_table;
 592         /* end: mr staff */
 593
 594         /* start: alloc staff */
 595         int                     numa_node;
 596
 597         struct mutex   pgdir_mutex;
 598         struct list_head        pgdir_list;
 599         /* end: alloc staff */
 600         struct dentry          *dbg_root;
 601
 602         /* protect mkey key part */
 603         spinlock_t              mkey_lock;
 604         u8                      mkey_key;
 605
 606         struct list_head        dev_list;
 607         struct list_head        ctx_list;
 608         spinlock_t              ctx_lock;
 609         unsigned long           pci_dev_data;
 610 };
 611
 612 enum mlx5_device_state {
 613         MLX5_DEVICE_STATE_UP,
 614         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 615 };
 616
 617 enum mlx5_interface_state {
 618         MLX5_INTERFACE_STATE_UP,
 619 };
 620
 621 enum mlx5_pci_status {
 622         MLX5_PCI_STATUS_DISABLED,
 623         MLX5_PCI_STATUS_ENABLED,
 624 };
 625
 626 #define MLX5_MAX_RESERVED_GIDS  8
 627
 628 struct mlx5_rsvd_gids {
 629         unsigned int start;
 630         unsigned int count;
 631         struct ida ida;
 632 };
 633
 634 struct mlx5_special_contexts {
 635         int resd_lkey;
 636 };
 637
 638 struct mlx5_flow_root_namespace;
 639 struct mlx5_dump_data;
 640 struct mlx5_core_dev {
 641         struct pci_dev         *pdev;
 642         /* sync pci state */
 643         struct mutex            pci_status_mutex;
 644         enum mlx5_pci_status    pci_status;
 645         char                    board_id[MLX5_BOARD_ID_LEN];
 646         struct mlx5_cmd         cmd;
 647         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
 648         u32 hca_caps_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 649         u32 hca_caps_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 650         struct {
 651                 u32 pcam[MLX5_ST_SZ_DW(pcam_reg)];
 652                 u32 mcam[MLX5_ST_SZ_DW(mcam_reg)];
 653                 u32 qcam[MLX5_ST_SZ_DW(qcam_reg)];
 654                 u32 fpga[MLX5_ST_SZ_DW(fpga_cap)];
 655         } caps;
 656         phys_addr_t             iseg_base;
 657         struct mlx5_init_seg __iomem *iseg;
 658         enum mlx5_device_state  state;
 659         /* sync interface state */
 660         struct mutex            intf_state_mutex;
 661         unsigned long           intf_state;
 662         void                    (*event) (struct mlx5_core_dev *dev,
 663                                           enum mlx5_dev_event event,
 664                                           unsigned long param);
 665         struct mlx5_priv        priv;
 666         struct mlx5_profile     *profile;
 667         atomic_t                num_qps;
 668         u32                     vsc_addr;
 669         u32                     issi;
 670         struct mlx5_special_contexts special_contexts;
 671         unsigned int module_status[MLX5_MAX_PORTS];
 672         struct mlx5_flow_root_namespace *root_ns;
 673         struct mlx5_flow_root_namespace *fdb_root_ns;
 674         struct mlx5_flow_root_namespace *esw_egress_root_ns;
 675         struct mlx5_flow_root_namespace *esw_ingress_root_ns;
 676         struct mlx5_flow_root_namespace *sniffer_rx_root_ns;
 677         struct mlx5_flow_root_namespace *sniffer_tx_root_ns;
 678         u32 num_q_counter_allocated[MLX5_INTERFACE_NUMBER];
 679         struct mlx5_dump_data   *dump_data;
 680
 681         struct sysctl_ctx_list  sysctl_ctx;
 682         int                     msix_eqvec;
 683         int                     pwr_status;
 684         int                     pwr_value;
 685
 686         struct {
 687                 struct mlx5_rsvd_gids   reserved_gids;
 688                 atomic_t                roce_en;
 689         } roce;
 690 #ifdef CONFIG_MLX5_FPGA
 691         struct mlx5_fpga_device *fpga;
 692 #endif
 693 };
 694
 695 enum {
 696         MLX5_WOL_DISABLE       = 0,
 697         MLX5_WOL_SECURED_MAGIC = 1 << 1,
 698         MLX5_WOL_MAGIC         = 1 << 2,
 699         MLX5_WOL_ARP           = 1 << 3,
 700         MLX5_WOL_BROADCAST     = 1 << 4,
 701         MLX5_WOL_MULTICAST     = 1 << 5,
 702         MLX5_WOL_UNICAST       = 1 << 6,
 703         MLX5_WOL_PHY_ACTIVITY  = 1 << 7,
 704 };
 705
 706 struct mlx5_db {
 707         __be32                  *db;
 708         union {
 709                 struct mlx5_db_pgdir            *pgdir;
 710                 struct mlx5_ib_user_db_page     *user_page;
 711         }                       u;
 712         dma_addr_t              dma;
 713         int                     index;
 714 };
 715
 716 struct mlx5_net_counters {
 717         u64     packets;
 718         u64     octets;
 719 };
 720
 721 struct mlx5_ptys_reg {
 722         u8      an_dis_admin;
 723         u8      an_dis_ap;
 724         u8      local_port;
 725         u8      proto_mask;
 726         u32     eth_proto_cap;
 727         u16     ib_link_width_cap;
 728         u16     ib_proto_cap;
 729         u32     eth_proto_admin;
 730         u16     ib_link_width_admin;
 731         u16     ib_proto_admin;
 732         u32     eth_proto_oper;
 733         u16     ib_link_width_oper;
 734         u16     ib_proto_oper;
 735         u32     eth_proto_lp_advertise;
 736 };
 737
 738 struct mlx5_pvlc_reg {
 739         u8      local_port;
 740         u8      vl_hw_cap;
 741         u8      vl_admin;
 742         u8      vl_operational;
 743 };
 744
 745 struct mlx5_pmtu_reg {
 746         u8      local_port;
 747         u16     max_mtu;
 748         u16     admin_mtu;
 749         u16     oper_mtu;
 750 };
 751
 752 struct mlx5_vport_counters {
 753         struct mlx5_net_counters        received_errors;
 754         struct mlx5_net_counters        transmit_errors;
 755         struct mlx5_net_counters        received_ib_unicast;
 756         struct mlx5_net_counters        transmitted_ib_unicast;
 757         struct mlx5_net_counters        received_ib_multicast;
 758         struct mlx5_net_counters        transmitted_ib_multicast;
 759         struct mlx5_net_counters        received_eth_broadcast;
 760         struct mlx5_net_counters        transmitted_eth_broadcast;
 761         struct mlx5_net_counters        received_eth_unicast;
 762         struct mlx5_net_counters        transmitted_eth_unicast;
 763         struct mlx5_net_counters        received_eth_multicast;
 764         struct mlx5_net_counters        transmitted_eth_multicast;
 765 };
 766
 767 enum {
 768         MLX5_DB_PER_PAGE = MLX5_ADAPTER_PAGE_SIZE / L1_CACHE_BYTES,
 769 };
 770
 771 struct mlx5_core_dct {
 772         struct mlx5_core_rsc_common     common; /* must be first */
 773         void (*event)(struct mlx5_core_dct *, int);
 774         int                     dctn;
 775         struct completion       drained;
 776         struct mlx5_rsc_debug   *dbg;
 777         int                     pid;
 778 };
 779
 780 enum {
 781         MLX5_COMP_EQ_SIZE = 1024,
 782 };
 783
 784 enum {
 785         MLX5_PTYS_IB = 1 << 0,
 786         MLX5_PTYS_EN = 1 << 2,
 787 };
 788
 789 struct mlx5_db_pgdir {
 790         struct list_head        list;
 791         DECLARE_BITMAP(bitmap, MLX5_DB_PER_PAGE);
 792         struct mlx5_fw_page    *fw_page;
 793         __be32                 *db_page;
 794         dma_addr_t              db_dma;
 795 };
 796
 797 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 798
 799 struct mlx5_cmd_work_ent {
 800         struct mlx5_cmd_msg    *in;
 801         struct mlx5_cmd_msg    *out;
 802         int                     uin_size;
 803         void                   *uout;
 804         int                     uout_size;
 805         mlx5_cmd_cbk_t          callback;
 806         struct delayed_work     cb_timeout_work;
 807         void                   *context;
 808         int                     idx;
 809         struct completion       done;
 810         struct mlx5_cmd        *cmd;
 811         struct work_struct      work;
 812         struct mlx5_cmd_layout *lay;
 813         int                     ret;
 814         int                     page_queue;
 815         u8                      status;
 816         u8                      token;
 817         u64                     ts1;
 818         u64                     ts2;
 819         u16                     op;
 820         u8                      busy;
 821         bool                    polling;
 822 };
 823
 824 struct mlx5_pas {
 825         u64     pa;
 826         u8      log_sz;
 827 };
 828
 829 enum port_state_policy {
 830         MLX5_POLICY_DOWN        = 0,
 831         MLX5_POLICY_UP          = 1,
 832         MLX5_POLICY_FOLLOW      = 2,
 833         MLX5_POLICY_INVALID     = 0xffffffff
 834 };
 835
 836 static inline void *
 837 mlx5_buf_offset(struct mlx5_buf *buf, int offset)
 838 {
 839         return ((char *)buf->direct.buf + offset);
 840 }
 841
 842
 843 extern struct workqueue_struct *mlx5_core_wq;
 844
 845 #define STRUCT_FIELD(header, field) \
 846         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 847         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 848
 849 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 850 {
 851         return pci_get_drvdata(pdev);
 852 }
 853
 854 extern struct dentry *mlx5_debugfs_root;
 855
 856 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 857 {
 858         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 859 }
 860
 861 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 862 {
 863         return ioread32be(&dev->iseg->fw_rev) >> 16;
 864 }
 865
 866 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 867 {
 868         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 869 }
 870
 871 static inline u16 cmdif_rev_get(struct mlx5_core_dev *dev)
 872 {
 873         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 874 }
 875
 876 static inline int mlx5_get_gid_table_len(u16 param)
 877 {
 878         if (param > 4) {
 879                 printf("M4_CORE_DRV_NAME: WARN: ""gid table length is zero\n");
 880                 return 0;
 881         }
 882
 883         return 8 * (1 << param);
 884 }
 885
 886 static inline void *mlx5_vzalloc(unsigned long size)
 887 {
 888         void *rtn;
 889
 890         rtn = kzalloc(size, GFP_KERNEL | __GFP_NOWARN);
 891         return rtn;
 892 }
 893
 894 static inline void *mlx5_vmalloc(unsigned long size)
 895 {
 896         void *rtn;
 897
 898         rtn = kmalloc(size, GFP_KERNEL | __GFP_NOWARN);
 899         if (!rtn)
 900                 rtn = vmalloc(size);
 901         return rtn;
 902 }
 903
 904 static inline u32 mlx5_base_mkey(const u32 key)
 905 {
 906         return key & 0xffffff00u;
 907 }
 908
 909 int mlx5_cmd_init(struct mlx5_core_dev *dev);
 910 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
 911 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
 912 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
 913 void mlx5_cmd_mbox_status(void *out, u8 *status, u32 *syndrome);
 914 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
 915 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
 916                   int out_size);
 917 int mlx5_cmd_exec_cb(struct mlx5_core_dev *dev, void *in, int in_size,
 918                      void *out, int out_size, mlx5_cmd_cbk_t callback,
 919                      void *context);
 920 int mlx5_cmd_exec_polling(struct mlx5_core_dev *dev, void *in, int in_size,
 921                           void *out, int out_size);
 922 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
 923 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
 924 int mlx5_alloc_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 925 int mlx5_free_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 926 int mlx5_alloc_map_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar);
 927 void mlx5_unmap_free_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar);
 928 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
 929 int mlx5_health_init(struct mlx5_core_dev *dev);
 930 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
 931 void mlx5_stop_health_poll(struct mlx5_core_dev *dev, bool disable_health);
 932 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
 933 void mlx5_drain_health_recovery(struct mlx5_core_dev *dev);
 934 void mlx5_trigger_health_work(struct mlx5_core_dev *dev);
 935 void mlx5_trigger_health_watchdog(struct mlx5_core_dev *dev);
 936
 937 #define mlx5_buf_alloc_node(dev, size, direct, buf, node) \
 938         mlx5_buf_alloc(dev, size, direct, buf)
 939 int mlx5_buf_alloc(struct mlx5_core_dev *dev, int size, int max_direct,
 940                    struct mlx5_buf *buf);
 941 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_buf *buf);
 942 int mlx5_core_create_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 943                          struct mlx5_srq_attr *in);
 944 int mlx5_core_destroy_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq);
 945 int mlx5_core_query_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 946                         struct mlx5_srq_attr *out);
 947 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
 948 int mlx5_core_arm_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 949                       u16 lwm, int is_srq);
 950 void mlx5_init_mr_table(struct mlx5_core_dev *dev);
 951 void mlx5_cleanup_mr_table(struct mlx5_core_dev *dev);
 952 int mlx5_core_create_mkey_cb(struct mlx5_core_dev *dev,
 953                              struct mlx5_core_mr *mkey,
 954                              u32 *in, int inlen,
 955                              u32 *out, int outlen,
 956                              mlx5_cmd_cbk_t callback, void *context);
 957 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
 958                           struct mlx5_core_mr *mr,
 959                           u32 *in, int inlen);
 960 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mr *mkey);
 961 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mr *mkey,
 962                          u32 *out, int outlen);
 963 int mlx5_core_dump_fill_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mr *mr,
 964                              u32 *mkey);
 965 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
 966 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
 967 int mlx5_core_mad_ifc(struct mlx5_core_dev *dev, const void *inb, void *outb,
 968                       u16 opmod, u8 port);
 969 void mlx5_fwp_flush(struct mlx5_fw_page *fwp);
 970 void mlx5_fwp_invalidate(struct mlx5_fw_page *fwp);
 971 struct mlx5_fw_page *mlx5_fwp_alloc(struct mlx5_core_dev *dev, gfp_t flags, unsigned num);
 972 void mlx5_fwp_free(struct mlx5_fw_page *fwp);
 973 u64 mlx5_fwp_get_dma(struct mlx5_fw_page *fwp, size_t offset);
 974 void *mlx5_fwp_get_virt(struct mlx5_fw_page *fwp, size_t offset);
 975 void mlx5_pagealloc_init(struct mlx5_core_dev *dev);
 976 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
 977 int mlx5_pagealloc_start(struct mlx5_core_dev *dev);
 978 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
 979 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
 980                                  s32 npages);
 981 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
 982 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
 983 s64 mlx5_wait_for_reclaim_vfs_pages(struct mlx5_core_dev *dev);
 984 void mlx5_register_debugfs(void);
 985 void mlx5_unregister_debugfs(void);
 986 int mlx5_eq_init(struct mlx5_core_dev *dev);
 987 void mlx5_eq_cleanup(struct mlx5_core_dev *dev);
 988 void mlx5_fill_page_array(struct mlx5_buf *buf, __be64 *pas);
 989 void mlx5_cq_completion(struct mlx5_core_dev *dev, u32 cqn);
 990 void mlx5_rsc_event(struct mlx5_core_dev *dev, u32 rsn, int event_type);
 991 void mlx5_srq_event(struct mlx5_core_dev *dev, u32 srqn, int event_type);
 992 struct mlx5_core_srq *mlx5_core_get_srq(struct mlx5_core_dev *dev, u32 srqn);
 993 void mlx5_cmd_comp_handler(struct mlx5_core_dev *dev, u64 vector, enum mlx5_cmd_mode mode);
 994 void mlx5_cq_event(struct mlx5_core_dev *dev, u32 cqn, int event_type);
 995 int mlx5_create_map_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq, u8 vecidx,
 996                        int nent, u64 mask, const char *name, struct mlx5_uar *uar);
 997 int mlx5_destroy_unmap_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 998 int mlx5_start_eqs(struct mlx5_core_dev *dev);
 999 int mlx5_stop_eqs(struct mlx5_core_dev *dev);
1000 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn, int *irqn);
1001 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1002 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1003 int mlx5_core_set_dc_cnak_trace(struct mlx5_core_dev *dev, int enable,
1004                                 u64 addr);
1005
1006 int mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
1007 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
1008 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
1009                          int size_in, void *data_out, int size_out,
1010                          u16 reg_num, int arg, int write);
1011
1012 void mlx5_toggle_port_link(struct mlx5_core_dev *dev);
1013
1014 int mlx5_debug_eq_add(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1015 void mlx5_debug_eq_remove(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1016 int mlx5_core_eq_query(struct mlx5_core_dev *dev, struct mlx5_eq *eq,
1017                        u32 *out, int outlen);
1018 int mlx5_eq_debugfs_init(struct mlx5_core_dev *dev);
1019 void mlx5_eq_debugfs_cleanup(struct mlx5_core_dev *dev);
1020 int mlx5_cq_debugfs_init(struct mlx5_core_dev *dev);
1021 void mlx5_cq_debugfs_cleanup(struct mlx5_core_dev *dev);
1022 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
1023 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
1024                        int node);
1025 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
1026
1027 const char *mlx5_command_str(int command);
1028 int mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
1029 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
1030 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
1031                          int npsvs, u32 *sig_index);
1032 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
1033 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
1034 u8 mlx5_is_wol_supported(struct mlx5_core_dev *dev);
1035 int mlx5_set_wol(struct mlx5_core_dev *dev, u8 wol_mode);
1036 int mlx5_set_dropless_mode(struct mlx5_core_dev *dev, u16 timeout);
1037 int mlx5_query_dropless_mode(struct mlx5_core_dev *dev, u16 *timeout);
1038 int mlx5_query_wol(struct mlx5_core_dev *dev, u8 *wol_mode);
1039 int mlx5_core_access_pvlc(struct mlx5_core_dev *dev,
1040                           struct mlx5_pvlc_reg *pvlc, int write);
1041 int mlx5_core_access_ptys(struct mlx5_core_dev *dev,
1042                           struct mlx5_ptys_reg *ptys, int write);
1043 int mlx5_core_access_pmtu(struct mlx5_core_dev *dev,
1044                           struct mlx5_pmtu_reg *pmtu, int write);
1045 int mlx5_vxlan_udp_port_add(struct mlx5_core_dev *dev, u16 port);
1046 int mlx5_vxlan_udp_port_delete(struct mlx5_core_dev *dev, u16 port);
1047 int mlx5_query_port_cong_status(struct mlx5_core_dev *mdev, int protocol,
1048                                 int priority, int *is_enable);
1049 int mlx5_modify_port_cong_status(struct mlx5_core_dev *mdev, int protocol,
1050                                  int priority, int enable);
1051 int mlx5_query_port_cong_params(struct mlx5_core_dev *mdev, int protocol,
1052                                 void *out, int out_size);
1053 int mlx5_modify_port_cong_params(struct mlx5_core_dev *mdev,
1054                                  void *in, int in_size);
1055 int mlx5_query_port_cong_statistics(struct mlx5_core_dev *mdev, int clear,
1056                                     void *out, int out_size);
1057 int mlx5_set_diagnostic_params(struct mlx5_core_dev *mdev, void *in,
1058                                int in_size);
1059 int mlx5_query_diagnostic_counters(struct mlx5_core_dev *mdev,
1060                                    u8 num_of_samples, u16 sample_index,
1061                                    void *out, int out_size);
1062 int mlx5_vsc_find_cap(struct mlx5_core_dev *mdev);
1063 int mlx5_vsc_lock(struct mlx5_core_dev *mdev);
1064 void mlx5_vsc_unlock(struct mlx5_core_dev *mdev);
1065 int mlx5_vsc_set_space(struct mlx5_core_dev *mdev, u16 space);
1066 int mlx5_vsc_write(struct mlx5_core_dev *mdev, u32 addr, const u32 *data);
1067 int mlx5_vsc_read(struct mlx5_core_dev *mdev, u32 addr, u32 *data);
1068 int mlx5_vsc_lock_addr_space(struct mlx5_core_dev *mdev, u32 addr);
1069 int mlx5_vsc_unlock_addr_space(struct mlx5_core_dev *mdev, u32 addr);
1070 int mlx5_pci_read_power_status(struct mlx5_core_dev *mdev,
1071                                u16 *p_power, u8 *p_status);
1072
1073 static inline u32 mlx5_mkey_to_idx(u32 mkey)
1074 {
1075         return mkey >> 8;
1076 }
1077
1078 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
1079 {
1080         return mkey_idx << 8;
1081 }
1082
1083 static inline u8 mlx5_mkey_variant(u32 mkey)
1084 {
1085         return mkey & 0xff;
1086 }
1087
1088 enum {
1089         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
1090         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
1091 };
1092
1093 enum {
1094         MAX_MR_CACHE_ENTRIES    = 15,
1095 };
1096
1097 struct mlx5_interface {
1098         void *                  (*add)(struct mlx5_core_dev *dev);
1099         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
1100         void                    (*event)(struct mlx5_core_dev *dev, void *context,
1101                                          enum mlx5_dev_event event, unsigned long param);
1102         void *                  (*get_dev)(void *context);
1103         int                     protocol;
1104         struct list_head        list;
1105 };
1106
1107 void *mlx5_get_protocol_dev(struct mlx5_core_dev *mdev, int protocol);
1108 int mlx5_register_interface(struct mlx5_interface *intf);
1109 void mlx5_unregister_interface(struct mlx5_interface *intf);
1110
1111 unsigned int mlx5_core_reserved_gids_count(struct mlx5_core_dev *dev);
1112 int mlx5_core_roce_gid_set(struct mlx5_core_dev *dev, unsigned int index,
1113     u8 roce_version, u8 roce_l3_type, const u8 *gid,
1114     const u8 *mac, bool vlan, u16 vlan_id);
1115
1116 struct mlx5_profile {
1117         u64     mask;
1118         u8      log_max_qp;
1119         struct {
1120                 int     size;
1121                 int     limit;
1122         } mr_cache[MAX_MR_CACHE_ENTRIES];
1123 };
1124
1125 enum {
1126         MLX5_PCI_DEV_IS_VF              = 1 << 0,
1127 };
1128
1129 enum {
1130         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1131 };
1132
1133 static inline int mlx5_core_is_pf(struct mlx5_core_dev *dev)
1134 {
1135         return !(dev->priv.pci_dev_data & MLX5_PCI_DEV_IS_VF);
1136 }
1137
1138 #endif /* MLX5_DRIVER_H */