sys/dev/mlx5/driver.h

   1 /*-
   2  * Copyright (c) 2013-2019, Mellanox Technologies, Ltd.  All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  * 1. Redistributions of source code must retain the above copyright
   8  *    notice, this list of conditions and the following disclaimer.
   9  * 2. Redistributions in binary form must reproduce the above copyright
  10  *    notice, this list of conditions and the following disclaimer in the
  11  *    documentation and/or other materials provided with the distribution.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY AUTHOR AND CONTRIBUTORS `AS IS' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD$
  26  */
  27
  28 #ifndef MLX5_DRIVER_H
  29 #define MLX5_DRIVER_H
  30
  31 #include "opt_ratelimit.h"
  32
  33 #include <linux/kernel.h>
  34 #include <linux/completion.h>
  35 #include <linux/pci.h>
  36 #include <linux/cache.h>
  37 #include <linux/rbtree.h>
  38 #include <linux/if_ether.h>
  39 #include <linux/semaphore.h>
  40 #include <linux/slab.h>
  41 #include <linux/vmalloc.h>
  42 #include <linux/radix-tree.h>
  43 #include <linux/idr.h>
  44
  45 #include <dev/mlx5/device.h>
  46 #include <dev/mlx5/doorbell.h>
  47 #include <dev/mlx5/srq.h>
  48
  49 #define MLX5_QCOUNTER_SETS_NETDEV 64
  50 #define MLX5_MAX_NUMBER_OF_VFS 128
  51
  52 enum {
  53         MLX5_BOARD_ID_LEN = 64,
  54         MLX5_MAX_NAME_LEN = 16,
  55 };
  56
  57 enum {
  58         MLX5_CMD_TIMEOUT_MSEC   = 60 * 1000,
  59 };
  60
  61 enum {
  62         CMD_OWNER_SW            = 0x0,
  63         CMD_OWNER_HW            = 0x1,
  64         CMD_STATUS_SUCCESS      = 0,
  65 };
  66
  67 enum mlx5_sqp_t {
  68         MLX5_SQP_SMI            = 0,
  69         MLX5_SQP_GSI            = 1,
  70         MLX5_SQP_IEEE_1588      = 2,
  71         MLX5_SQP_SNIFFER        = 3,
  72         MLX5_SQP_SYNC_UMR       = 4,
  73 };
  74
  75 enum {
  76         MLX5_MAX_PORTS  = 2,
  77 };
  78
  79 enum {
  80         MLX5_EQ_VEC_PAGES        = 0,
  81         MLX5_EQ_VEC_CMD          = 1,
  82         MLX5_EQ_VEC_ASYNC        = 2,
  83         MLX5_EQ_VEC_COMP_BASE,
  84 };
  85
  86 enum {
  87         MLX5_ATOMIC_MODE_OFF            = 16,
  88         MLX5_ATOMIC_MODE_NONE           = 0 << MLX5_ATOMIC_MODE_OFF,
  89         MLX5_ATOMIC_MODE_IB_COMP        = 1 << MLX5_ATOMIC_MODE_OFF,
  90         MLX5_ATOMIC_MODE_CX             = 2 << MLX5_ATOMIC_MODE_OFF,
  91         MLX5_ATOMIC_MODE_8B             = 3 << MLX5_ATOMIC_MODE_OFF,
  92         MLX5_ATOMIC_MODE_16B            = 4 << MLX5_ATOMIC_MODE_OFF,
  93         MLX5_ATOMIC_MODE_32B            = 5 << MLX5_ATOMIC_MODE_OFF,
  94         MLX5_ATOMIC_MODE_64B            = 6 << MLX5_ATOMIC_MODE_OFF,
  95         MLX5_ATOMIC_MODE_128B           = 7 << MLX5_ATOMIC_MODE_OFF,
  96         MLX5_ATOMIC_MODE_256B           = 8 << MLX5_ATOMIC_MODE_OFF,
  97 };
  98
  99 enum {
 100         MLX5_ATOMIC_MODE_DCT_OFF        = 20,
 101         MLX5_ATOMIC_MODE_DCT_NONE       = 0 << MLX5_ATOMIC_MODE_DCT_OFF,
 102         MLX5_ATOMIC_MODE_DCT_IB_COMP    = 1 << MLX5_ATOMIC_MODE_DCT_OFF,
 103         MLX5_ATOMIC_MODE_DCT_CX         = 2 << MLX5_ATOMIC_MODE_DCT_OFF,
 104         MLX5_ATOMIC_MODE_DCT_8B         = 3 << MLX5_ATOMIC_MODE_DCT_OFF,
 105         MLX5_ATOMIC_MODE_DCT_16B        = 4 << MLX5_ATOMIC_MODE_DCT_OFF,
 106         MLX5_ATOMIC_MODE_DCT_32B        = 5 << MLX5_ATOMIC_MODE_DCT_OFF,
 107         MLX5_ATOMIC_MODE_DCT_64B        = 6 << MLX5_ATOMIC_MODE_DCT_OFF,
 108         MLX5_ATOMIC_MODE_DCT_128B       = 7 << MLX5_ATOMIC_MODE_DCT_OFF,
 109         MLX5_ATOMIC_MODE_DCT_256B       = 8 << MLX5_ATOMIC_MODE_DCT_OFF,
 110 };
 111
 112 enum {
 113         MLX5_ATOMIC_OPS_CMP_SWAP                = 1 << 0,
 114         MLX5_ATOMIC_OPS_FETCH_ADD               = 1 << 1,
 115         MLX5_ATOMIC_OPS_MASKED_CMP_SWAP         = 1 << 2,
 116         MLX5_ATOMIC_OPS_MASKED_FETCH_ADD        = 1 << 3,
 117 };
 118
 119 enum {
 120         MLX5_REG_QPTS            = 0x4002,
 121         MLX5_REG_QETCR           = 0x4005,
 122         MLX5_REG_QPDP            = 0x4007,
 123         MLX5_REG_QTCT            = 0x400A,
 124         MLX5_REG_QPDPM           = 0x4013,
 125         MLX5_REG_QHLL            = 0x4016,
 126         MLX5_REG_QCAM            = 0x4019,
 127         MLX5_REG_DCBX_PARAM      = 0x4020,
 128         MLX5_REG_DCBX_APP        = 0x4021,
 129         MLX5_REG_FPGA_CAP        = 0x4022,
 130         MLX5_REG_FPGA_CTRL       = 0x4023,
 131         MLX5_REG_FPGA_ACCESS_REG = 0x4024,
 132         MLX5_REG_FPGA_SHELL_CNTR = 0x4025,
 133         MLX5_REG_PCAP            = 0x5001,
 134         MLX5_REG_PMLP            = 0x5002,
 135         MLX5_REG_PMTU            = 0x5003,
 136         MLX5_REG_PTYS            = 0x5004,
 137         MLX5_REG_PAOS            = 0x5006,
 138         MLX5_REG_PFCC            = 0x5007,
 139         MLX5_REG_PPCNT           = 0x5008,
 140         MLX5_REG_PUDE            = 0x5009,
 141         MLX5_REG_PPTB            = 0x500B,
 142         MLX5_REG_PBMC            = 0x500C,
 143         MLX5_REG_PELC            = 0x500E,
 144         MLX5_REG_PVLC            = 0x500F,
 145         MLX5_REG_PMPE            = 0x5010,
 146         MLX5_REG_PMAOS           = 0x5012,
 147         MLX5_REG_PPLM            = 0x5023,
 148         MLX5_REG_PBSR            = 0x5038,
 149         MLX5_REG_PCAM            = 0x507f,
 150         MLX5_REG_NODE_DESC       = 0x6001,
 151         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 152         MLX5_REG_MTMP            = 0x900a,
 153         MLX5_REG_MCIA            = 0x9014,
 154         MLX5_REG_MFRL            = 0x9028,
 155         MLX5_REG_MPCNT           = 0x9051,
 156         MLX5_REG_MCQI            = 0x9061,
 157         MLX5_REG_MCC             = 0x9062,
 158         MLX5_REG_MCDA            = 0x9063,
 159         MLX5_REG_MCAM            = 0x907f,
 160 };
 161
 162 enum dbg_rsc_type {
 163         MLX5_DBG_RSC_QP,
 164         MLX5_DBG_RSC_EQ,
 165         MLX5_DBG_RSC_CQ,
 166 };
 167
 168 enum {
 169         MLX5_INTERFACE_PROTOCOL_IB  = 0,
 170         MLX5_INTERFACE_PROTOCOL_ETH = 1,
 171         MLX5_INTERFACE_NUMBER       = 2,
 172 };
 173
 174 struct mlx5_field_desc {
 175         struct dentry          *dent;
 176         int                     i;
 177 };
 178
 179 struct mlx5_rsc_debug {
 180         struct mlx5_core_dev   *dev;
 181         void                   *object;
 182         enum dbg_rsc_type       type;
 183         struct dentry          *root;
 184         struct mlx5_field_desc  fields[0];
 185 };
 186
 187 enum mlx5_dev_event {
 188         MLX5_DEV_EVENT_SYS_ERROR,
 189         MLX5_DEV_EVENT_PORT_UP,
 190         MLX5_DEV_EVENT_PORT_DOWN,
 191         MLX5_DEV_EVENT_PORT_INITIALIZED,
 192         MLX5_DEV_EVENT_LID_CHANGE,
 193         MLX5_DEV_EVENT_PKEY_CHANGE,
 194         MLX5_DEV_EVENT_GUID_CHANGE,
 195         MLX5_DEV_EVENT_CLIENT_REREG,
 196         MLX5_DEV_EVENT_VPORT_CHANGE,
 197         MLX5_DEV_EVENT_ERROR_STATE_DCBX,
 198         MLX5_DEV_EVENT_REMOTE_CONFIG_CHANGE,
 199         MLX5_DEV_EVENT_LOCAL_OPER_CHANGE,
 200         MLX5_DEV_EVENT_REMOTE_CONFIG_APPLICATION_PRIORITY_CHANGE,
 201 };
 202
 203 enum mlx5_port_status {
 204         MLX5_PORT_UP        = 1 << 0,
 205         MLX5_PORT_DOWN      = 1 << 1,
 206 };
 207
 208 enum {
 209         MLX5_VSC_SPACE_SUPPORTED = 0x1,
 210         MLX5_VSC_SPACE_OFFSET    = 0x4,
 211         MLX5_VSC_COUNTER_OFFSET  = 0x8,
 212         MLX5_VSC_SEMA_OFFSET     = 0xC,
 213         MLX5_VSC_ADDR_OFFSET     = 0x10,
 214         MLX5_VSC_DATA_OFFSET     = 0x14,
 215         MLX5_VSC_MAX_RETRIES     = 0x1000,
 216 };
 217
 218 #define MLX5_PROT_MASK(link_mode) (1 << link_mode)
 219
 220 struct mlx5_uuar_info {
 221         struct mlx5_uar        *uars;
 222         int                     num_uars;
 223         int                     num_low_latency_uuars;
 224         unsigned long          *bitmap;
 225         unsigned int           *count;
 226         struct mlx5_bf         *bfs;
 227
 228         /*
 229          * protect uuar allocation data structs
 230          */
 231         struct mutex            lock;
 232         u32                     ver;
 233 };
 234
 235 struct mlx5_bf {
 236         void __iomem           *reg;
 237         void __iomem           *regreg;
 238         int                     buf_size;
 239         struct mlx5_uar        *uar;
 240         unsigned long           offset;
 241         int                     need_lock;
 242         /* protect blue flame buffer selection when needed
 243          */
 244         spinlock_t              lock;
 245
 246         /* serialize 64 bit writes when done as two 32 bit accesses
 247          */
 248         spinlock_t              lock32;
 249         int                     uuarn;
 250 };
 251
 252 struct mlx5_cmd_first {
 253         __be32          data[4];
 254 };
 255
 256 struct cache_ent;
 257 struct mlx5_fw_page {
 258         union {
 259                 struct rb_node rb_node;
 260                 struct list_head list;
 261         };
 262         struct mlx5_cmd_first first;
 263         struct mlx5_core_dev *dev;
 264         bus_dmamap_t dma_map;
 265         bus_addr_t dma_addr;
 266         void *virt_addr;
 267         struct cache_ent *cache;
 268         u32 numpages;
 269         u16 load_done;
 270 #define MLX5_LOAD_ST_NONE 0
 271 #define MLX5_LOAD_ST_SUCCESS 1
 272 #define MLX5_LOAD_ST_FAILURE 2
 273         u16 func_id;
 274 };
 275 #define mlx5_cmd_msg mlx5_fw_page
 276
 277 struct mlx5_cmd_debug {
 278         struct dentry          *dbg_root;
 279         struct dentry          *dbg_in;
 280         struct dentry          *dbg_out;
 281         struct dentry          *dbg_outlen;
 282         struct dentry          *dbg_status;
 283         struct dentry          *dbg_run;
 284         void                   *in_msg;
 285         void                   *out_msg;
 286         u8                      status;
 287         u16                     inlen;
 288         u16                     outlen;
 289 };
 290
 291 struct cache_ent {
 292         /* protect block chain allocations
 293          */
 294         spinlock_t              lock;
 295         struct list_head        head;
 296 };
 297
 298 struct cmd_msg_cache {
 299         struct cache_ent        large;
 300         struct cache_ent        med;
 301
 302 };
 303
 304 struct mlx5_traffic_counter {
 305         u64         packets;
 306         u64         octets;
 307 };
 308
 309 enum mlx5_cmd_mode {
 310         MLX5_CMD_MODE_POLLING,
 311         MLX5_CMD_MODE_EVENTS
 312 };
 313
 314 struct mlx5_cmd_stats {
 315         u64             sum;
 316         u64             n;
 317         struct dentry  *root;
 318         struct dentry  *avg;
 319         struct dentry  *count;
 320         /* protect command average calculations */
 321         spinlock_t      lock;
 322 };
 323
 324 struct mlx5_cmd {
 325         struct mlx5_fw_page *cmd_page;
 326         bus_dma_tag_t dma_tag;
 327         struct sx dma_sx;
 328         struct mtx dma_mtx;
 329 #define MLX5_DMA_OWNED(dev) mtx_owned(&(dev)->cmd.dma_mtx)
 330 #define MLX5_DMA_LOCK(dev) mtx_lock(&(dev)->cmd.dma_mtx)
 331 #define MLX5_DMA_UNLOCK(dev) mtx_unlock(&(dev)->cmd.dma_mtx)
 332         struct cv dma_cv;
 333 #define MLX5_DMA_DONE(dev) cv_broadcast(&(dev)->cmd.dma_cv)
 334 #define MLX5_DMA_WAIT(dev) cv_wait(&(dev)->cmd.dma_cv, &(dev)->cmd.dma_mtx)
 335         void           *cmd_buf;
 336         dma_addr_t      dma;
 337         u16             cmdif_rev;
 338         u8              log_sz;
 339         u8              log_stride;
 340         int             max_reg_cmds;
 341         int             events;
 342         u32 __iomem    *vector;
 343
 344         /* protect command queue allocations
 345          */
 346         spinlock_t      alloc_lock;
 347
 348         /* protect token allocations
 349          */
 350         spinlock_t      token_lock;
 351         u8              token;
 352         unsigned long   bitmask;
 353         struct semaphore sem;
 354         struct semaphore pages_sem;
 355         enum mlx5_cmd_mode mode;
 356         struct mlx5_cmd_work_ent * volatile ent_arr[MLX5_MAX_COMMANDS];
 357         volatile enum mlx5_cmd_mode ent_mode[MLX5_MAX_COMMANDS];
 358         struct mlx5_cmd_debug dbg;
 359         struct cmd_msg_cache cache;
 360         int checksum_disabled;
 361         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 362 };
 363
 364 struct mlx5_port_caps {
 365         int     gid_table_len;
 366         int     pkey_table_len;
 367         u8      ext_port_cap;
 368 };
 369
 370 struct mlx5_buf {
 371         bus_dma_tag_t           dma_tag;
 372         bus_dmamap_t            dma_map;
 373         struct mlx5_core_dev   *dev;
 374         struct {
 375                 void           *buf;
 376         } direct;
 377         u64                    *page_list;
 378         int                     npages;
 379         int                     size;
 380         u8                      page_shift;
 381         u8                      load_done;
 382 };
 383
 384 struct mlx5_frag_buf {
 385         struct mlx5_buf_list    *frags;
 386         int                     npages;
 387         int                     size;
 388         u8                      page_shift;
 389 };
 390
 391 struct mlx5_eq {
 392         struct mlx5_core_dev   *dev;
 393         __be32 __iomem         *doorbell;
 394         u32                     cons_index;
 395         struct mlx5_buf         buf;
 396         int                     size;
 397         u8                      irqn;
 398         u8                      eqn;
 399         int                     nent;
 400         u64                     mask;
 401         struct list_head        list;
 402         int                     index;
 403         struct mlx5_rsc_debug   *dbg;
 404 };
 405
 406 struct mlx5_core_psv {
 407         u32     psv_idx;
 408         struct psv_layout {
 409                 u32     pd;
 410                 u16     syndrome;
 411                 u16     reserved;
 412                 u16     bg;
 413                 u16     app_tag;
 414                 u32     ref_tag;
 415         } psv;
 416 };
 417
 418 struct mlx5_core_sig_ctx {
 419         struct mlx5_core_psv    psv_memory;
 420         struct mlx5_core_psv    psv_wire;
 421 #if (__FreeBSD_version >= 1100000)
 422         struct ib_sig_err       err_item;
 423 #endif
 424         bool                    sig_status_checked;
 425         bool                    sig_err_exists;
 426         u32                     sigerr_count;
 427 };
 428
 429 enum {
 430         MLX5_MKEY_MR = 1,
 431         MLX5_MKEY_MW,
 432         MLX5_MKEY_MR_USER,
 433 };
 434
 435 struct mlx5_core_mkey {
 436         u64                     iova;
 437         u64                     size;
 438         u32                     key;
 439         u32                     pd;
 440         u32                     type;
 441 };
 442
 443 struct mlx5_core_mr {
 444         u64                     iova;
 445         u64                     size;
 446         u32                     key;
 447         u32                     pd;
 448 };
 449
 450 enum mlx5_res_type {
 451         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 452         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 453         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 454         MLX5_RES_SRQ    = 3,
 455         MLX5_RES_XSRQ   = 4,
 456         MLX5_RES_DCT    = 5,
 457 };
 458
 459 struct mlx5_core_rsc_common {
 460         enum mlx5_res_type      res;
 461         atomic_t                refcount;
 462         struct completion       free;
 463 };
 464
 465 struct mlx5_core_srq {
 466         struct mlx5_core_rsc_common     common; /* must be first */
 467         u32                             srqn;
 468         int                             max;
 469         size_t                          max_gs;
 470         size_t                          max_avail_gather;
 471         int                             wqe_shift;
 472         void                            (*event)(struct mlx5_core_srq *, int);
 473         atomic_t                        refcount;
 474         struct completion               free;
 475 };
 476
 477 struct mlx5_eq_table {
 478         void __iomem           *update_ci;
 479         void __iomem           *update_arm_ci;
 480         struct list_head        comp_eqs_list;
 481         struct mlx5_eq          pages_eq;
 482         struct mlx5_eq          async_eq;
 483         struct mlx5_eq          cmd_eq;
 484         int                     num_comp_vectors;
 485         /* protect EQs list
 486          */
 487         spinlock_t              lock;
 488 };
 489
 490 struct mlx5_uar {
 491         u32                     index;
 492         void __iomem           *bf_map;
 493         void __iomem           *map;
 494 };
 495
 496
 497 struct mlx5_core_health {
 498         struct mlx5_health_buffer __iomem       *health;
 499         __be32 __iomem                 *health_counter;
 500         struct timer_list               timer;
 501         u32                             prev;
 502         int                             miss_counter;
 503         u32                             fatal_error;
 504         struct workqueue_struct        *wq_watchdog;
 505         struct work_struct              work_watchdog;
 506         /* wq spinlock to synchronize draining */
 507         spinlock_t                      wq_lock;
 508         struct workqueue_struct        *wq;
 509         unsigned long                   flags;
 510         struct work_struct              work;
 511         struct delayed_work             recover_work;
 512         unsigned int                    last_reset_req;
 513         struct work_struct              work_cmd_completion;
 514         struct workqueue_struct        *wq_cmd;
 515 };
 516
 517 #define MLX5_CQ_LINEAR_ARRAY_SIZE       1024
 518
 519 struct mlx5_cq_linear_array_entry {
 520         struct mlx5_core_cq * volatile cq;
 521 };
 522
 523 struct mlx5_cq_table {
 524         /* protect radix tree
 525          */
 526         spinlock_t              writerlock;
 527         atomic_t                writercount;
 528         struct radix_tree_root  tree;
 529         struct mlx5_cq_linear_array_entry linear_array[MLX5_CQ_LINEAR_ARRAY_SIZE];
 530 };
 531
 532 struct mlx5_qp_table {
 533         /* protect radix tree
 534          */
 535         spinlock_t              lock;
 536         struct radix_tree_root  tree;
 537 };
 538
 539 struct mlx5_srq_table {
 540         /* protect radix tree
 541          */
 542         spinlock_t              lock;
 543         struct radix_tree_root  tree;
 544 };
 545
 546 struct mlx5_mr_table {
 547         /* protect radix tree
 548          */
 549         spinlock_t              lock;
 550         struct radix_tree_root  tree;
 551 };
 552
 553 #ifdef RATELIMIT
 554 struct mlx5_rl_entry {
 555         u32                     rate;
 556         u16                     burst;
 557         u16                     index;
 558         u32                     refcount;
 559 };
 560
 561 struct mlx5_rl_table {
 562         struct mutex            rl_lock;
 563         u16                     max_size;
 564         u32                     max_rate;
 565         u32                     min_rate;
 566         struct mlx5_rl_entry   *rl_entry;
 567 };
 568 #endif
 569
 570 struct mlx5_pme_stats {
 571         u64                     status_counters[MLX5_MODULE_STATUS_NUM];
 572         u64                     error_counters[MLX5_MODULE_EVENT_ERROR_NUM];
 573 };
 574
 575 struct mlx5_priv {
 576         char                    name[MLX5_MAX_NAME_LEN];
 577         struct mlx5_eq_table    eq_table;
 578         struct msix_entry       *msix_arr;
 579         struct mlx5_uuar_info   uuari;
 580         MLX5_DECLARE_DOORBELL_LOCK(cq_uar_lock);
 581         int                     disable_irqs;
 582
 583         struct io_mapping       *bf_mapping;
 584
 585         /* pages stuff */
 586         struct workqueue_struct *pg_wq;
 587         struct rb_root          page_root;
 588         s64                     fw_pages;
 589         atomic_t                reg_pages;
 590         s64                     pages_per_func[MLX5_MAX_NUMBER_OF_VFS];
 591         struct mlx5_core_health health;
 592
 593         struct mlx5_srq_table   srq_table;
 594
 595         /* start: qp staff */
 596         struct mlx5_qp_table    qp_table;
 597         struct dentry          *qp_debugfs;
 598         struct dentry          *eq_debugfs;
 599         struct dentry          *cq_debugfs;
 600         struct dentry          *cmdif_debugfs;
 601         /* end: qp staff */
 602
 603         /* start: cq staff */
 604         struct mlx5_cq_table    cq_table;
 605         /* end: cq staff */
 606
 607         /* start: mr staff */
 608         struct mlx5_mr_table    mr_table;
 609         /* end: mr staff */
 610
 611         /* start: alloc staff */
 612         int                     numa_node;
 613
 614         struct mutex   pgdir_mutex;
 615         struct list_head        pgdir_list;
 616         /* end: alloc staff */
 617         struct dentry          *dbg_root;
 618
 619         /* protect mkey key part */
 620         spinlock_t              mkey_lock;
 621         u8                      mkey_key;
 622
 623         struct list_head        dev_list;
 624         struct list_head        ctx_list;
 625         spinlock_t              ctx_lock;
 626         unsigned long           pci_dev_data;
 627 #ifdef RATELIMIT
 628         struct mlx5_rl_table    rl_table;
 629 #endif
 630         struct mlx5_pme_stats pme_stats;
 631 };
 632
 633 enum mlx5_device_state {
 634         MLX5_DEVICE_STATE_UP,
 635         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 636 };
 637
 638 enum mlx5_interface_state {
 639         MLX5_INTERFACE_STATE_UP = 0x1,
 640         MLX5_INTERFACE_STATE_TEARDOWN = 0x2,
 641 };
 642
 643 enum mlx5_pci_status {
 644         MLX5_PCI_STATUS_DISABLED,
 645         MLX5_PCI_STATUS_ENABLED,
 646 };
 647
 648 #define MLX5_MAX_RESERVED_GIDS  8
 649
 650 struct mlx5_rsvd_gids {
 651         unsigned int start;
 652         unsigned int count;
 653         struct ida ida;
 654 };
 655
 656 struct mlx5_special_contexts {
 657         int resd_lkey;
 658 };
 659
 660 struct mlx5_flow_root_namespace;
 661 struct mlx5_core_dev {
 662         struct pci_dev         *pdev;
 663         /* sync pci state */
 664         struct mutex            pci_status_mutex;
 665         enum mlx5_pci_status    pci_status;
 666         char                    board_id[MLX5_BOARD_ID_LEN];
 667         struct mlx5_cmd         cmd;
 668         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
 669         u32 hca_caps_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 670         u32 hca_caps_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 671         struct {
 672                 u32 pcam[MLX5_ST_SZ_DW(pcam_reg)];
 673                 u32 mcam[MLX5_ST_SZ_DW(mcam_reg)];
 674                 u32 qcam[MLX5_ST_SZ_DW(qcam_reg)];
 675                 u32 fpga[MLX5_ST_SZ_DW(fpga_cap)];
 676         } caps;
 677         phys_addr_t             iseg_base;
 678         struct mlx5_init_seg __iomem *iseg;
 679         enum mlx5_device_state  state;
 680         /* sync interface state */
 681         struct mutex            intf_state_mutex;
 682         unsigned long           intf_state;
 683         void                    (*event) (struct mlx5_core_dev *dev,
 684                                           enum mlx5_dev_event event,
 685                                           unsigned long param);
 686         struct mlx5_priv        priv;
 687         struct mlx5_profile     *profile;
 688         atomic_t                num_qps;
 689         u32                     vsc_addr;
 690         u32                     issi;
 691         struct mlx5_special_contexts special_contexts;
 692         unsigned int module_status[MLX5_MAX_PORTS];
 693         struct mlx5_flow_root_namespace *root_ns;
 694         struct mlx5_flow_root_namespace *fdb_root_ns;
 695         struct mlx5_flow_root_namespace *esw_egress_root_ns;
 696         struct mlx5_flow_root_namespace *esw_ingress_root_ns;
 697         struct mlx5_flow_root_namespace *sniffer_rx_root_ns;
 698         struct mlx5_flow_root_namespace *sniffer_tx_root_ns;
 699         u32 num_q_counter_allocated[MLX5_INTERFACE_NUMBER];
 700         struct mlx5_crspace_regmap *dump_rege;
 701         uint32_t *dump_data;
 702         unsigned dump_size;
 703         bool dump_valid;
 704         bool dump_copyout;
 705         struct mtx dump_lock;
 706
 707         struct sysctl_ctx_list  sysctl_ctx;
 708         int                     msix_eqvec;
 709         int                     pwr_status;
 710         int                     pwr_value;
 711
 712         struct {
 713                 struct mlx5_rsvd_gids   reserved_gids;
 714                 atomic_t                roce_en;
 715         } roce;
 716
 717         struct {
 718                 spinlock_t      spinlock;
 719 #define MLX5_MPFS_TABLE_MAX 32
 720                 long            bitmap[BITS_TO_LONGS(MLX5_MPFS_TABLE_MAX)];
 721         } mpfs;
 722 #ifdef CONFIG_MLX5_FPGA
 723         struct mlx5_fpga_device *fpga;
 724 #endif
 725 };
 726
 727 enum {
 728         MLX5_WOL_DISABLE       = 0,
 729         MLX5_WOL_SECURED_MAGIC = 1 << 1,
 730         MLX5_WOL_MAGIC         = 1 << 2,
 731         MLX5_WOL_ARP           = 1 << 3,
 732         MLX5_WOL_BROADCAST     = 1 << 4,
 733         MLX5_WOL_MULTICAST     = 1 << 5,
 734         MLX5_WOL_UNICAST       = 1 << 6,
 735         MLX5_WOL_PHY_ACTIVITY  = 1 << 7,
 736 };
 737
 738 struct mlx5_db {
 739         __be32                  *db;
 740         union {
 741                 struct mlx5_db_pgdir            *pgdir;
 742                 struct mlx5_ib_user_db_page     *user_page;
 743         }                       u;
 744         dma_addr_t              dma;
 745         int                     index;
 746 };
 747
 748 struct mlx5_net_counters {
 749         u64     packets;
 750         u64     octets;
 751 };
 752
 753 struct mlx5_ptys_reg {
 754         u8      an_dis_admin;
 755         u8      an_dis_ap;
 756         u8      local_port;
 757         u8      proto_mask;
 758         u32     eth_proto_cap;
 759         u16     ib_link_width_cap;
 760         u16     ib_proto_cap;
 761         u32     eth_proto_admin;
 762         u16     ib_link_width_admin;
 763         u16     ib_proto_admin;
 764         u32     eth_proto_oper;
 765         u16     ib_link_width_oper;
 766         u16     ib_proto_oper;
 767         u32     eth_proto_lp_advertise;
 768 };
 769
 770 struct mlx5_pvlc_reg {
 771         u8      local_port;
 772         u8      vl_hw_cap;
 773         u8      vl_admin;
 774         u8      vl_operational;
 775 };
 776
 777 struct mlx5_pmtu_reg {
 778         u8      local_port;
 779         u16     max_mtu;
 780         u16     admin_mtu;
 781         u16     oper_mtu;
 782 };
 783
 784 struct mlx5_vport_counters {
 785         struct mlx5_net_counters        received_errors;
 786         struct mlx5_net_counters        transmit_errors;
 787         struct mlx5_net_counters        received_ib_unicast;
 788         struct mlx5_net_counters        transmitted_ib_unicast;
 789         struct mlx5_net_counters        received_ib_multicast;
 790         struct mlx5_net_counters        transmitted_ib_multicast;
 791         struct mlx5_net_counters        received_eth_broadcast;
 792         struct mlx5_net_counters        transmitted_eth_broadcast;
 793         struct mlx5_net_counters        received_eth_unicast;
 794         struct mlx5_net_counters        transmitted_eth_unicast;
 795         struct mlx5_net_counters        received_eth_multicast;
 796         struct mlx5_net_counters        transmitted_eth_multicast;
 797 };
 798
 799 enum {
 800         MLX5_DB_PER_PAGE = MLX5_ADAPTER_PAGE_SIZE / L1_CACHE_BYTES,
 801 };
 802
 803 struct mlx5_core_dct {
 804         struct mlx5_core_rsc_common     common; /* must be first */
 805         void (*event)(struct mlx5_core_dct *, int);
 806         int                     dctn;
 807         struct completion       drained;
 808         struct mlx5_rsc_debug   *dbg;
 809         int                     pid;
 810 };
 811
 812 enum {
 813         MLX5_COMP_EQ_SIZE = 1024,
 814 };
 815
 816 enum {
 817         MLX5_PTYS_IB = 1 << 0,
 818         MLX5_PTYS_EN = 1 << 2,
 819 };
 820
 821 struct mlx5_db_pgdir {
 822         struct list_head        list;
 823         DECLARE_BITMAP(bitmap, MLX5_DB_PER_PAGE);
 824         struct mlx5_fw_page    *fw_page;
 825         __be32                 *db_page;
 826         dma_addr_t              db_dma;
 827 };
 828
 829 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 830
 831 struct mlx5_cmd_work_ent {
 832         struct mlx5_cmd_msg    *in;
 833         struct mlx5_cmd_msg    *out;
 834         int                     uin_size;
 835         void                   *uout;
 836         int                     uout_size;
 837         mlx5_cmd_cbk_t          callback;
 838         struct delayed_work     cb_timeout_work;
 839         void                   *context;
 840         int                     idx;
 841         struct completion       done;
 842         struct mlx5_cmd        *cmd;
 843         struct work_struct      work;
 844         struct mlx5_cmd_layout *lay;
 845         int                     ret;
 846         int                     page_queue;
 847         u8                      status;
 848         u8                      token;
 849         u64                     ts1;
 850         u64                     ts2;
 851         u16                     op;
 852         u8                      busy;
 853         bool                    polling;
 854 };
 855
 856 struct mlx5_pas {
 857         u64     pa;
 858         u8      log_sz;
 859 };
 860
 861 enum port_state_policy {
 862         MLX5_POLICY_DOWN        = 0,
 863         MLX5_POLICY_UP          = 1,
 864         MLX5_POLICY_FOLLOW      = 2,
 865         MLX5_POLICY_INVALID     = 0xffffffff
 866 };
 867
 868 static inline void *
 869 mlx5_buf_offset(struct mlx5_buf *buf, int offset)
 870 {
 871         return ((char *)buf->direct.buf + offset);
 872 }
 873
 874
 875 extern struct workqueue_struct *mlx5_core_wq;
 876
 877 #define STRUCT_FIELD(header, field) \
 878         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 879         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 880
 881 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 882 {
 883         return pci_get_drvdata(pdev);
 884 }
 885
 886 extern struct dentry *mlx5_debugfs_root;
 887
 888 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 889 {
 890         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 891 }
 892
 893 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 894 {
 895         return ioread32be(&dev->iseg->fw_rev) >> 16;
 896 }
 897
 898 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 899 {
 900         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 901 }
 902
 903 static inline u16 cmdif_rev_get(struct mlx5_core_dev *dev)
 904 {
 905         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 906 }
 907
 908 static inline int mlx5_get_gid_table_len(u16 param)
 909 {
 910         if (param > 4) {
 911                 printf("M4_CORE_DRV_NAME: WARN: ""gid table length is zero\n");
 912                 return 0;
 913         }
 914
 915         return 8 * (1 << param);
 916 }
 917
 918 static inline void *mlx5_vzalloc(unsigned long size)
 919 {
 920         void *rtn;
 921
 922         rtn = kzalloc(size, GFP_KERNEL | __GFP_NOWARN);
 923         return rtn;
 924 }
 925
 926 static inline void *mlx5_vmalloc(unsigned long size)
 927 {
 928         void *rtn;
 929
 930         rtn = kmalloc(size, GFP_KERNEL | __GFP_NOWARN);
 931         if (!rtn)
 932                 rtn = vmalloc(size);
 933         return rtn;
 934 }
 935
 936 static inline u32 mlx5_base_mkey(const u32 key)
 937 {
 938         return key & 0xffffff00u;
 939 }
 940
 941 int mlx5_cmd_init(struct mlx5_core_dev *dev);
 942 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
 943 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
 944 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
 945 void mlx5_cmd_mbox_status(void *out, u8 *status, u32 *syndrome);
 946 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
 947 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
 948                   int out_size);
 949 int mlx5_cmd_exec_cb(struct mlx5_core_dev *dev, void *in, int in_size,
 950                      void *out, int out_size, mlx5_cmd_cbk_t callback,
 951                      void *context);
 952 int mlx5_cmd_exec_polling(struct mlx5_core_dev *dev, void *in, int in_size,
 953                           void *out, int out_size);
 954 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
 955 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
 956 int mlx5_alloc_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 957 int mlx5_free_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 958 int mlx5_alloc_map_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar);
 959 void mlx5_unmap_free_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar);
 960 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
 961 int mlx5_health_init(struct mlx5_core_dev *dev);
 962 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
 963 void mlx5_stop_health_poll(struct mlx5_core_dev *dev, bool disable_health);
 964 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
 965 void mlx5_drain_health_recovery(struct mlx5_core_dev *dev);
 966 void mlx5_trigger_health_work(struct mlx5_core_dev *dev);
 967 void mlx5_trigger_health_watchdog(struct mlx5_core_dev *dev);
 968
 969 #define mlx5_buf_alloc_node(dev, size, direct, buf, node) \
 970         mlx5_buf_alloc(dev, size, direct, buf)
 971 int mlx5_buf_alloc(struct mlx5_core_dev *dev, int size, int max_direct,
 972                    struct mlx5_buf *buf);
 973 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_buf *buf);
 974 int mlx5_core_create_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 975                          struct mlx5_srq_attr *in);
 976 int mlx5_core_destroy_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq);
 977 int mlx5_core_query_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 978                         struct mlx5_srq_attr *out);
 979 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
 980 int mlx5_core_arm_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 981                       u16 lwm, int is_srq);
 982 void mlx5_init_mr_table(struct mlx5_core_dev *dev);
 983 void mlx5_cleanup_mr_table(struct mlx5_core_dev *dev);
 984 int mlx5_core_create_mkey_cb(struct mlx5_core_dev *dev,
 985                              struct mlx5_core_mr *mkey,
 986                              u32 *in, int inlen,
 987                              u32 *out, int outlen,
 988                              mlx5_cmd_cbk_t callback, void *context);
 989 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
 990                           struct mlx5_core_mr *mr,
 991                           u32 *in, int inlen);
 992 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mr *mkey);
 993 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mr *mkey,
 994                          u32 *out, int outlen);
 995 int mlx5_core_dump_fill_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mr *mr,
 996                              u32 *mkey);
 997 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
 998 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
 999 int mlx5_core_mad_ifc(struct mlx5_core_dev *dev, const void *inb, void *outb,
1000                       u16 opmod, u8 port);
1001 void mlx5_fwp_flush(struct mlx5_fw_page *fwp);
1002 void mlx5_fwp_invalidate(struct mlx5_fw_page *fwp);
1003 struct mlx5_fw_page *mlx5_fwp_alloc(struct mlx5_core_dev *dev, gfp_t flags, unsigned num);
1004 void mlx5_fwp_free(struct mlx5_fw_page *fwp);
1005 u64 mlx5_fwp_get_dma(struct mlx5_fw_page *fwp, size_t offset);
1006 void *mlx5_fwp_get_virt(struct mlx5_fw_page *fwp, size_t offset);
1007 void mlx5_pagealloc_init(struct mlx5_core_dev *dev);
1008 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
1009 int mlx5_pagealloc_start(struct mlx5_core_dev *dev);
1010 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
1011 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
1012                                  s32 npages);
1013 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
1014 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
1015 s64 mlx5_wait_for_reclaim_vfs_pages(struct mlx5_core_dev *dev);
1016 void mlx5_register_debugfs(void);
1017 void mlx5_unregister_debugfs(void);
1018 int mlx5_eq_init(struct mlx5_core_dev *dev);
1019 void mlx5_eq_cleanup(struct mlx5_core_dev *dev);
1020 void mlx5_fill_page_array(struct mlx5_buf *buf, __be64 *pas);
1021 void mlx5_cq_completion(struct mlx5_core_dev *dev, u32 cqn);
1022 void mlx5_rsc_event(struct mlx5_core_dev *dev, u32 rsn, int event_type);
1023 void mlx5_srq_event(struct mlx5_core_dev *dev, u32 srqn, int event_type);
1024 struct mlx5_core_srq *mlx5_core_get_srq(struct mlx5_core_dev *dev, u32 srqn);
1025 void mlx5_cmd_comp_handler(struct mlx5_core_dev *dev, u64 vector, enum mlx5_cmd_mode mode);
1026 void mlx5_cq_event(struct mlx5_core_dev *dev, u32 cqn, int event_type);
1027 int mlx5_create_map_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq, u8 vecidx,
1028                        int nent, u64 mask, struct mlx5_uar *uar);
1029 int mlx5_destroy_unmap_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1030 int mlx5_start_eqs(struct mlx5_core_dev *dev);
1031 int mlx5_stop_eqs(struct mlx5_core_dev *dev);
1032 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn, int *irqn);
1033 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1034 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1035 int mlx5_core_set_dc_cnak_trace(struct mlx5_core_dev *dev, int enable,
1036                                 u64 addr);
1037
1038 int mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
1039 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
1040 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
1041                          int size_in, void *data_out, int size_out,
1042                          u16 reg_num, int arg, int write);
1043
1044 void mlx5_toggle_port_link(struct mlx5_core_dev *dev);
1045
1046 int mlx5_debug_eq_add(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1047 void mlx5_debug_eq_remove(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1048 int mlx5_core_eq_query(struct mlx5_core_dev *dev, struct mlx5_eq *eq,
1049                        u32 *out, int outlen);
1050 int mlx5_eq_debugfs_init(struct mlx5_core_dev *dev);
1051 void mlx5_eq_debugfs_cleanup(struct mlx5_core_dev *dev);
1052 int mlx5_cq_debugfs_init(struct mlx5_core_dev *dev);
1053 void mlx5_cq_debugfs_cleanup(struct mlx5_core_dev *dev);
1054 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
1055 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
1056                        int node);
1057 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
1058
1059 const char *mlx5_command_str(int command);
1060 int mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
1061 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
1062 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
1063                          int npsvs, u32 *sig_index);
1064 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
1065 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
1066 u8 mlx5_is_wol_supported(struct mlx5_core_dev *dev);
1067 int mlx5_set_wol(struct mlx5_core_dev *dev, u8 wol_mode);
1068 int mlx5_set_dropless_mode(struct mlx5_core_dev *dev, u16 timeout);
1069 int mlx5_query_dropless_mode(struct mlx5_core_dev *dev, u16 *timeout);
1070 int mlx5_query_wol(struct mlx5_core_dev *dev, u8 *wol_mode);
1071 int mlx5_core_access_pvlc(struct mlx5_core_dev *dev,
1072                           struct mlx5_pvlc_reg *pvlc, int write);
1073 int mlx5_core_access_ptys(struct mlx5_core_dev *dev,
1074                           struct mlx5_ptys_reg *ptys, int write);
1075 int mlx5_core_access_pmtu(struct mlx5_core_dev *dev,
1076                           struct mlx5_pmtu_reg *pmtu, int write);
1077 int mlx5_vxlan_udp_port_add(struct mlx5_core_dev *dev, u16 port);
1078 int mlx5_vxlan_udp_port_delete(struct mlx5_core_dev *dev, u16 port);
1079 int mlx5_query_port_cong_status(struct mlx5_core_dev *mdev, int protocol,
1080                                 int priority, int *is_enable);
1081 int mlx5_modify_port_cong_status(struct mlx5_core_dev *mdev, int protocol,
1082                                  int priority, int enable);
1083 int mlx5_query_port_cong_params(struct mlx5_core_dev *mdev, int protocol,
1084                                 void *out, int out_size);
1085 int mlx5_modify_port_cong_params(struct mlx5_core_dev *mdev,
1086                                  void *in, int in_size);
1087 int mlx5_query_port_cong_statistics(struct mlx5_core_dev *mdev, int clear,
1088                                     void *out, int out_size);
1089 int mlx5_set_diagnostic_params(struct mlx5_core_dev *mdev, void *in,
1090                                int in_size);
1091 int mlx5_query_diagnostic_counters(struct mlx5_core_dev *mdev,
1092                                    u8 num_of_samples, u16 sample_index,
1093                                    void *out, int out_size);
1094 int mlx5_vsc_find_cap(struct mlx5_core_dev *mdev);
1095 int mlx5_vsc_lock(struct mlx5_core_dev *mdev);
1096 void mlx5_vsc_unlock(struct mlx5_core_dev *mdev);
1097 int mlx5_vsc_set_space(struct mlx5_core_dev *mdev, u16 space);
1098 int mlx5_vsc_wait_on_flag(struct mlx5_core_dev *mdev, u32 expected);
1099 int mlx5_vsc_write(struct mlx5_core_dev *mdev, u32 addr, const u32 *data);
1100 int mlx5_vsc_read(struct mlx5_core_dev *mdev, u32 addr, u32 *data);
1101 int mlx5_vsc_lock_addr_space(struct mlx5_core_dev *mdev, u32 addr);
1102 int mlx5_vsc_unlock_addr_space(struct mlx5_core_dev *mdev, u32 addr);
1103 int mlx5_pci_read_power_status(struct mlx5_core_dev *mdev,
1104                                u16 *p_power, u8 *p_status);
1105
1106 static inline u32 mlx5_mkey_to_idx(u32 mkey)
1107 {
1108         return mkey >> 8;
1109 }
1110
1111 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
1112 {
1113         return mkey_idx << 8;
1114 }
1115
1116 static inline u8 mlx5_mkey_variant(u32 mkey)
1117 {
1118         return mkey & 0xff;
1119 }
1120
1121 enum {
1122         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
1123         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
1124 };
1125
1126 enum {
1127         MAX_MR_CACHE_ENTRIES    = 15,
1128 };
1129
1130 struct mlx5_interface {
1131         void *                  (*add)(struct mlx5_core_dev *dev);
1132         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
1133         void                    (*event)(struct mlx5_core_dev *dev, void *context,
1134                                          enum mlx5_dev_event event, unsigned long param);
1135         void *                  (*get_dev)(void *context);
1136         int                     protocol;
1137         struct list_head        list;
1138 };
1139
1140 void *mlx5_get_protocol_dev(struct mlx5_core_dev *mdev, int protocol);
1141 int mlx5_register_interface(struct mlx5_interface *intf);
1142 void mlx5_unregister_interface(struct mlx5_interface *intf);
1143
1144 unsigned int mlx5_core_reserved_gids_count(struct mlx5_core_dev *dev);
1145 int mlx5_core_roce_gid_set(struct mlx5_core_dev *dev, unsigned int index,
1146     u8 roce_version, u8 roce_l3_type, const u8 *gid,
1147     const u8 *mac, bool vlan, u16 vlan_id);
1148
1149 struct mlx5_profile {
1150         u64     mask;
1151         u8      log_max_qp;
1152         struct {
1153                 int     size;
1154                 int     limit;
1155         } mr_cache[MAX_MR_CACHE_ENTRIES];
1156 };
1157
1158 enum {
1159         MLX5_PCI_DEV_IS_VF              = 1 << 0,
1160 };
1161
1162 enum {
1163         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1164 };
1165
1166 static inline int mlx5_core_is_pf(struct mlx5_core_dev *dev)
1167 {
1168         return !(dev->priv.pci_dev_data & MLX5_PCI_DEV_IS_VF);
1169 }
1170 #ifdef RATELIMIT
1171 int mlx5_init_rl_table(struct mlx5_core_dev *dev);
1172 void mlx5_cleanup_rl_table(struct mlx5_core_dev *dev);
1173 int mlx5_rl_add_rate(struct mlx5_core_dev *dev, u32 rate, u32 burst, u16 *index);
1174 void mlx5_rl_remove_rate(struct mlx5_core_dev *dev, u32 rate, u32 burst);
1175 bool mlx5_rl_is_in_range(const struct mlx5_core_dev *dev, u32 rate, u32 burst);
1176
1177 static inline bool mlx5_rl_is_supported(struct mlx5_core_dev *dev)
1178 {
1179         return !!(dev->priv.rl_table.max_size);
1180 }
1181 #endif
1182
1183 void mlx5_disable_interrupts(struct mlx5_core_dev *);
1184 void mlx5_poll_interrupts(struct mlx5_core_dev *);
1185
1186 #endif /* MLX5_DRIVER_H */