sys/dev/mlx5/mlx5_en/en.h

   1 /*-
   2  * Copyright (c) 2015-2019 Mellanox Technologies. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  * 1. Redistributions of source code must retain the above copyright
   8  *    notice, this list of conditions and the following disclaimer.
   9  * 2. Redistributions in binary form must reproduce the above copyright
  10  *    notice, this list of conditions and the following disclaimer in the
  11  *    documentation and/or other materials provided with the distribution.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY AUTHOR AND CONTRIBUTORS `AS IS' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD$
  26  */
  27
  28 #ifndef _MLX5_EN_H_
  29 #define _MLX5_EN_H_
  30
  31 #include <linux/kmod.h>
  32 #include <linux/page.h>
  33 #include <linux/slab.h>
  34 #include <linux/if_vlan.h>
  35 #include <linux/if_ether.h>
  36 #include <linux/vmalloc.h>
  37 #include <linux/moduleparam.h>
  38 #include <linux/delay.h>
  39 #include <linux/netdevice.h>
  40 #include <linux/etherdevice.h>
  41 #include <linux/ktime.h>
  42 #include <linux/net_dim.h>
  43
  44 #include <netinet/in_systm.h>
  45 #include <netinet/in.h>
  46 #include <netinet/if_ether.h>
  47 #include <netinet/ip.h>
  48 #include <netinet/ip6.h>
  49 #include <netinet/tcp.h>
  50 #include <netinet/tcp_lro.h>
  51 #include <netinet/udp.h>
  52 #include <net/ethernet.h>
  53 #include <net/pfil.h>
  54 #include <sys/buf_ring.h>
  55 #include <sys/kthread.h>
  56
  57 #include "opt_rss.h"
  58
  59 #ifdef  RSS
  60 #include <net/rss_config.h>
  61 #include <netinet/in_rss.h>
  62 #endif
  63
  64 #include <machine/bus.h>
  65
  66 #include <dev/mlx5/driver.h>
  67 #include <dev/mlx5/qp.h>
  68 #include <dev/mlx5/cq.h>
  69 #include <dev/mlx5/port.h>
  70 #include <dev/mlx5/vport.h>
  71 #include <dev/mlx5/diagnostics.h>
  72
  73 #include <dev/mlx5/mlx5_core/wq.h>
  74 #include <dev/mlx5/mlx5_core/transobj.h>
  75 #include <dev/mlx5/mlx5_core/mlx5_core.h>
  76
  77 #define MLX5E_MAX_PRIORITY 8
  78
  79 /* IEEE 802.1Qaz standard supported values */
  80 #define IEEE_8021QAZ_MAX_TCS    8
  81
  82 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x7
  83 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
  84 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xe
  85
  86 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x7
  87 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
  88 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE                0xe
  89
  90 #define MLX5E_MAX_BUSDMA_RX_SEGS 15
  91
  92 #ifndef MLX5E_MAX_RX_BYTES
  93 #define MLX5E_MAX_RX_BYTES MCLBYTES
  94 #endif
  95
  96 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ \
  97     MIN(65535, 7 * MLX5E_MAX_RX_BYTES)
  98
  99 #define MLX5E_DIM_DEFAULT_PROFILE 3
 100 #define MLX5E_DIM_MAX_RX_CQ_MODERATION_PKTS_WITH_LRO    16
 101 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
 102 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE     0x3
 103 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
 104 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
 105 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
 106 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
 107 #define MLX5E_PARAMS_DEFAULT_RX_HASH_LOG_TBL_SZ         0x7
 108 #define MLX5E_CACHELINE_SIZE CACHE_LINE_SIZE
 109 #define MLX5E_HW2SW_MTU(hwmtu) \
 110     ((hwmtu) - (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN + ETHER_CRC_LEN))
 111 #define MLX5E_SW2HW_MTU(swmtu) \
 112     ((swmtu) + (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN + ETHER_CRC_LEN))
 113 #define MLX5E_SW2MB_MTU(swmtu) \
 114     (MLX5E_SW2HW_MTU(swmtu) + MLX5E_NET_IP_ALIGN)
 115 #define MLX5E_MTU_MIN           72      /* Min MTU allowed by the kernel */
 116 #define MLX5E_MTU_MAX           MIN(ETHERMTU_JUMBO, MJUM16BYTES)        /* Max MTU of Ethernet
 117                                                                          * jumbo frames */
 118
 119 #define MLX5E_BUDGET_MAX        8192    /* RX and TX */
 120 #define MLX5E_RX_BUDGET_MAX     256
 121 #define MLX5E_SQ_BF_BUDGET      16
 122 #define MLX5E_SQ_TX_QUEUE_SIZE  4096    /* SQ drbr queue size */
 123
 124 #define MLX5E_MAX_TX_NUM_TC     8       /* units */
 125 #define MLX5E_MAX_TX_HEADER     128     /* bytes */
 126 #define MLX5E_MAX_TX_PAYLOAD_SIZE       65536   /* bytes */
 127 #define MLX5E_MAX_TX_MBUF_SIZE  65536   /* bytes */
 128 #define MLX5E_MAX_TX_MBUF_FRAGS \
 129     ((MLX5_SEND_WQE_MAX_WQEBBS * MLX5_SEND_WQEBB_NUM_DS) - \
 130     (MLX5E_MAX_TX_HEADER / MLX5_SEND_WQE_DS) - \
 131     1 /* the maximum value of the DS counter is 0x3F and not 0x40 */)   /* units */
 132 #define MLX5E_MAX_TX_INLINE \
 133   (MLX5E_MAX_TX_HEADER - sizeof(struct mlx5e_tx_wqe) + \
 134   sizeof(((struct mlx5e_tx_wqe *)0)->eth.inline_hdr_start))     /* bytes */
 135
 136 #define MLX5E_100MB (100000)
 137 #define MLX5E_1GB   (1000000)
 138
 139 MALLOC_DECLARE(M_MLX5EN);
 140
 141 struct mlx5_core_dev;
 142 struct mlx5e_cq;
 143
 144 typedef void (mlx5e_cq_comp_t)(struct mlx5_core_cq *);
 145
 146 #define MLX5E_STATS_COUNT(a, ...) a
 147 #define MLX5E_STATS_VAR(a, b, c, ...) b c;
 148 #define MLX5E_STATS_DESC(a, b, c, d, e, ...) d, e,
 149
 150 #define MLX5E_VPORT_STATS(m)                                            \
 151   /* HW counters */                                                     \
 152   m(+1, u64, rx_packets, "rx_packets", "Received packets")              \
 153   m(+1, u64, rx_bytes, "rx_bytes", "Received bytes")                    \
 154   m(+1, u64, tx_packets, "tx_packets", "Transmitted packets")           \
 155   m(+1, u64, tx_bytes, "tx_bytes", "Transmitted bytes")                 \
 156   m(+1, u64, rx_error_packets, "rx_error_packets", "Received error packets") \
 157   m(+1, u64, rx_error_bytes, "rx_error_bytes", "Received error bytes")  \
 158   m(+1, u64, tx_error_packets, "tx_error_packets", "Transmitted error packets") \
 159   m(+1, u64, tx_error_bytes, "tx_error_bytes", "Transmitted error bytes") \
 160   m(+1, u64, rx_unicast_packets, "rx_unicast_packets", "Received unicast packets") \
 161   m(+1, u64, rx_unicast_bytes, "rx_unicast_bytes", "Received unicast bytes") \
 162   m(+1, u64, tx_unicast_packets, "tx_unicast_packets", "Transmitted unicast packets") \
 163   m(+1, u64, tx_unicast_bytes, "tx_unicast_bytes", "Transmitted unicast bytes") \
 164   m(+1, u64, rx_multicast_packets, "rx_multicast_packets", "Received multicast packets") \
 165   m(+1, u64, rx_multicast_bytes, "rx_multicast_bytes", "Received multicast bytes") \
 166   m(+1, u64, tx_multicast_packets, "tx_multicast_packets", "Transmitted multicast packets") \
 167   m(+1, u64, tx_multicast_bytes, "tx_multicast_bytes", "Transmitted multicast bytes") \
 168   m(+1, u64, rx_broadcast_packets, "rx_broadcast_packets", "Received broadcast packets") \
 169   m(+1, u64, rx_broadcast_bytes, "rx_broadcast_bytes", "Received broadcast bytes") \
 170   m(+1, u64, tx_broadcast_packets, "tx_broadcast_packets", "Transmitted broadcast packets") \
 171   m(+1, u64, tx_broadcast_bytes, "tx_broadcast_bytes", "Transmitted broadcast bytes") \
 172   m(+1, u64, rx_out_of_buffer, "rx_out_of_buffer", "Receive out of buffer, no recv wqes events") \
 173   /* SW counters */                                                     \
 174   m(+1, u64, tso_packets, "tso_packets", "Transmitted TSO packets")     \
 175   m(+1, u64, tso_bytes, "tso_bytes", "Transmitted TSO bytes")           \
 176   m(+1, u64, lro_packets, "lro_packets", "Received LRO packets")                \
 177   m(+1, u64, lro_bytes, "lro_bytes", "Received LRO bytes")              \
 178   m(+1, u64, sw_lro_queued, "sw_lro_queued", "Packets queued for SW LRO")       \
 179   m(+1, u64, sw_lro_flushed, "sw_lro_flushed", "Packets flushed from SW LRO")   \
 180   m(+1, u64, rx_csum_good, "rx_csum_good", "Received checksum valid packets") \
 181   m(+1, u64, rx_csum_none, "rx_csum_none", "Received no checksum packets") \
 182   m(+1, u64, tx_csum_offload, "tx_csum_offload", "Transmit checksum offload packets") \
 183   m(+1, u64, tx_queue_dropped, "tx_queue_dropped", "Transmit queue dropped") \
 184   m(+1, u64, tx_defragged, "tx_defragged", "Transmit queue defragged") \
 185   m(+1, u64, rx_wqe_err, "rx_wqe_err", "Receive WQE errors") \
 186   m(+1, u64, tx_jumbo_packets, "tx_jumbo_packets", "TX packets greater than 1518 octets") \
 187   m(+1, u64, rx_steer_missed_packets, "rx_steer_missed_packets", "RX packets dropped by steering rule(s)")
 188
 189 #define MLX5E_VPORT_STATS_NUM (0 MLX5E_VPORT_STATS(MLX5E_STATS_COUNT))
 190
 191 struct mlx5e_vport_stats {
 192         struct  sysctl_ctx_list ctx;
 193         u64     arg [0];
 194         MLX5E_VPORT_STATS(MLX5E_STATS_VAR)
 195 };
 196
 197 #define MLX5E_PPORT_IEEE802_3_STATS(m)                                  \
 198   m(+1, u64, frames_tx, "frames_tx", "Frames transmitted")              \
 199   m(+1, u64, frames_rx, "frames_rx", "Frames received")                 \
 200   m(+1, u64, check_seq_err, "check_seq_err", "Sequence errors")         \
 201   m(+1, u64, alignment_err, "alignment_err", "Alignment errors")        \
 202   m(+1, u64, octets_tx, "octets_tx", "Bytes transmitted")               \
 203   m(+1, u64, octets_received, "octets_received", "Bytes received")      \
 204   m(+1, u64, multicast_xmitted, "multicast_xmitted", "Multicast transmitted") \
 205   m(+1, u64, broadcast_xmitted, "broadcast_xmitted", "Broadcast transmitted") \
 206   m(+1, u64, multicast_rx, "multicast_rx", "Multicast received")        \
 207   m(+1, u64, broadcast_rx, "broadcast_rx", "Broadcast received")        \
 208   m(+1, u64, in_range_len_errors, "in_range_len_errors", "In range length errors") \
 209   m(+1, u64, out_of_range_len, "out_of_range_len", "Out of range length errors") \
 210   m(+1, u64, too_long_errors, "too_long_errors", "Too long errors")     \
 211   m(+1, u64, symbol_err, "symbol_err", "Symbol errors")                 \
 212   m(+1, u64, mac_control_tx, "mac_control_tx", "MAC control transmitted") \
 213   m(+1, u64, mac_control_rx, "mac_control_rx", "MAC control received")  \
 214   m(+1, u64, unsupported_op_rx, "unsupported_op_rx", "Unsupported operation received") \
 215   m(+1, u64, pause_ctrl_rx, "pause_ctrl_rx", "Pause control received")  \
 216   m(+1, u64, pause_ctrl_tx, "pause_ctrl_tx", "Pause control transmitted")
 217
 218 #define MLX5E_PPORT_RFC2819_STATS(m)                                    \
 219   m(+1, u64, drop_events, "drop_events", "Dropped events")              \
 220   m(+1, u64, octets, "octets", "Octets")                                        \
 221   m(+1, u64, pkts, "pkts", "Packets")                                   \
 222   m(+1, u64, broadcast_pkts, "broadcast_pkts", "Broadcast packets")     \
 223   m(+1, u64, multicast_pkts, "multicast_pkts", "Multicast packets")     \
 224   m(+1, u64, crc_align_errors, "crc_align_errors", "CRC alignment errors") \
 225   m(+1, u64, undersize_pkts, "undersize_pkts", "Undersized packets")    \
 226   m(+1, u64, oversize_pkts, "oversize_pkts", "Oversized packets")       \
 227   m(+1, u64, fragments, "fragments", "Fragments")                       \
 228   m(+1, u64, jabbers, "jabbers", "Jabbers")                             \
 229   m(+1, u64, collisions, "collisions", "Collisions")
 230
 231 #define MLX5E_PPORT_RFC2819_STATS_DEBUG(m)                              \
 232   m(+1, u64, p64octets, "p64octets", "Bytes")                           \
 233   m(+1, u64, p65to127octets, "p65to127octets", "Bytes")                 \
 234   m(+1, u64, p128to255octets, "p128to255octets", "Bytes")               \
 235   m(+1, u64, p256to511octets, "p256to511octets", "Bytes")               \
 236   m(+1, u64, p512to1023octets, "p512to1023octets", "Bytes")             \
 237   m(+1, u64, p1024to1518octets, "p1024to1518octets", "Bytes")           \
 238   m(+1, u64, p1519to2047octets, "p1519to2047octets", "Bytes")           \
 239   m(+1, u64, p2048to4095octets, "p2048to4095octets", "Bytes")           \
 240   m(+1, u64, p4096to8191octets, "p4096to8191octets", "Bytes")           \
 241   m(+1, u64, p8192to10239octets, "p8192to10239octets", "Bytes")
 242
 243 #define MLX5E_PPORT_RFC2863_STATS_DEBUG(m)                              \
 244   m(+1, u64, in_octets, "in_octets", "In octets")                       \
 245   m(+1, u64, in_ucast_pkts, "in_ucast_pkts", "In unicast packets")      \
 246   m(+1, u64, in_discards, "in_discards", "In discards")                 \
 247   m(+1, u64, in_errors, "in_errors", "In errors")                       \
 248   m(+1, u64, in_unknown_protos, "in_unknown_protos", "In unknown protocols") \
 249   m(+1, u64, out_octets, "out_octets", "Out octets")                    \
 250   m(+1, u64, out_ucast_pkts, "out_ucast_pkts", "Out unicast packets")   \
 251   m(+1, u64, out_discards, "out_discards", "Out discards")              \
 252   m(+1, u64, out_errors, "out_errors", "Out errors")                    \
 253   m(+1, u64, in_multicast_pkts, "in_multicast_pkts", "In multicast packets") \
 254   m(+1, u64, in_broadcast_pkts, "in_broadcast_pkts", "In broadcast packets") \
 255   m(+1, u64, out_multicast_pkts, "out_multicast_pkts", "Out multicast packets") \
 256   m(+1, u64, out_broadcast_pkts, "out_broadcast_pkts", "Out broadcast packets")
 257
 258 #define MLX5E_PPORT_ETHERNET_EXTENDED_STATS_DEBUG(m)                            \
 259   m(+1, u64, port_transmit_wait_high, "port_transmit_wait_high", "Port transmit wait high") \
 260   m(+1, u64, ecn_marked, "ecn_marked", "ECN marked")                    \
 261   m(+1, u64, no_buffer_discard_mc, "no_buffer_discard_mc", "No buffer discard mc") \
 262   m(+1, u64, rx_ebp, "rx_ebp", "RX EBP")                                        \
 263   m(+1, u64, tx_ebp, "tx_ebp", "TX EBP")                                        \
 264   m(+1, u64, rx_buffer_almost_full, "rx_buffer_almost_full", "RX buffer almost full") \
 265   m(+1, u64, rx_buffer_full, "rx_buffer_full", "RX buffer full")        \
 266   m(+1, u64, rx_icrc_encapsulated, "rx_icrc_encapsulated", "RX ICRC encapsulated") \
 267   m(+1, u64, ex_reserved_0, "ex_reserved_0", "Reserved") \
 268   m(+1, u64, ex_reserved_1, "ex_reserved_1", "Reserved") \
 269   m(+1, u64, tx_stat_p64octets, "tx_stat_p64octets", "Bytes")                   \
 270   m(+1, u64, tx_stat_p65to127octets, "tx_stat_p65to127octets", "Bytes")         \
 271   m(+1, u64, tx_stat_p128to255octets, "tx_stat_p128to255octets", "Bytes")       \
 272   m(+1, u64, tx_stat_p256to511octets, "tx_stat_p256to511octets", "Bytes")       \
 273   m(+1, u64, tx_stat_p512to1023octets, "tx_stat_p512to1023octets", "Bytes")     \
 274   m(+1, u64, tx_stat_p1024to1518octets, "tx_stat_p1024to1518octets", "Bytes")   \
 275   m(+1, u64, tx_stat_p1519to2047octets, "tx_stat_p1519to2047octets", "Bytes")   \
 276   m(+1, u64, tx_stat_p2048to4095octets, "tx_stat_p2048to4095octets", "Bytes")   \
 277   m(+1, u64, tx_stat_p4096to8191octets, "tx_stat_p4096to8191octets", "Bytes")   \
 278   m(+1, u64, tx_stat_p8192to10239octets, "tx_stat_p8192to10239octets", "Bytes")
 279
 280 #define MLX5E_PPORT_STATISTICAL_DEBUG(m)                                \
 281   m(+1, u64, phy_time_since_last_clear, "phy_time_since_last_clear",    \
 282     "Time since last clear in milliseconds")                            \
 283   m(+1, u64, phy_received_bits, "phy_received_bits",                    \
 284     "Total amount of traffic received in bits before error correction") \
 285   m(+1, u64, phy_symbol_errors, "phy_symbol_errors",                    \
 286     "Total number of symbol errors before error correction")            \
 287   m(+1, u64, phy_corrected_bits, "phy_corrected_bits",                  \
 288     "Total number of corrected bits ")                                  \
 289   m(+1, u64, phy_corrected_bits_lane0, "phy_corrected_bits_lane0",      \
 290     "Total number of corrected bits for lane 0")                        \
 291   m(+1, u64, phy_corrected_bits_lane1, "phy_corrected_bits_lane1",      \
 292     "Total number of corrected bits for lane 1")                        \
 293   m(+1, u64, phy_corrected_bits_lane2, "phy_corrected_bits_lane2",      \
 294     "Total number of corrected bits for lane 2")                        \
 295   m(+1, u64, phy_corrected_bits_lane3, "phy_corrected_bits_lane3",      \
 296     "Total number of corrected bits for lane 3")
 297
 298 #define MLX5E_PPORT_PHYSICAL_LAYER_STATS_DEBUG(m)                       \
 299   m(+1, u64, time_since_last_clear, "time_since_last_clear",            \
 300     "Time since the last counters clear event (msec)")                  \
 301   m(+1, u64, symbol_errors, "symbol_errors", "Symbol errors")           \
 302   m(+1, u64, sync_headers_errors, "sync_headers_errors",                \
 303     "Sync header error counter")                                        \
 304   m(+1, u64, bip_errors_lane0, "edpl_bip_errors_lane0",                 \
 305     "Indicates the number of PRBS errors on lane 0")                    \
 306   m(+1, u64, bip_errors_lane1, "edpl_bip_errors_lane1",                 \
 307     "Indicates the number of PRBS errors on lane 1")                    \
 308   m(+1, u64, bip_errors_lane2, "edpl_bip_errors_lane2",                 \
 309     "Indicates the number of PRBS errors on lane 2")                    \
 310   m(+1, u64, bip_errors_lane3, "edpl_bip_errors_lane3",                 \
 311     "Indicates the number of PRBS errors on lane 3")                    \
 312   m(+1, u64, fc_corrected_blocks_lane0, "fc_corrected_blocks_lane0",    \
 313     "FEC correctable block counter lane 0")                             \
 314   m(+1, u64, fc_corrected_blocks_lane1, "fc_corrected_blocks_lane1",    \
 315     "FEC correctable block counter lane 1")                             \
 316   m(+1, u64, fc_corrected_blocks_lane2, "fc_corrected_blocks_lane2",    \
 317     "FEC correctable block counter lane 2")                             \
 318   m(+1, u64, fc_corrected_blocks_lane3, "fc_corrected_blocks_lane3",    \
 319     "FEC correctable block counter lane 3")                             \
 320   m(+1, u64, rs_corrected_blocks, "rs_corrected_blocks",                \
 321     "FEC correcable block counter")                                     \
 322   m(+1, u64, rs_uncorrectable_blocks, "rs_uncorrectable_blocks",        \
 323     "FEC uncorrecable block counter")                                   \
 324   m(+1, u64, rs_no_errors_blocks, "rs_no_errors_blocks",                \
 325     "The number of RS-FEC blocks received that had no errors")          \
 326   m(+1, u64, rs_single_error_blocks, "rs_single_error_blocks",          \
 327     "The number of corrected RS-FEC blocks received that had"           \
 328     "exactly 1 error symbol")                                           \
 329   m(+1, u64, rs_corrected_symbols_total, "rs_corrected_symbols_total",  \
 330     "Port FEC corrected symbol counter")                                \
 331   m(+1, u64, rs_corrected_symbols_lane0, "rs_corrected_symbols_lane0",  \
 332     "FEC corrected symbol counter lane 0")                              \
 333   m(+1, u64, rs_corrected_symbols_lane1, "rs_corrected_symbols_lane1",  \
 334     "FEC corrected symbol counter lane 1")                              \
 335   m(+1, u64, rs_corrected_symbols_lane2, "rs_corrected_symbols_lane2",  \
 336     "FEC corrected symbol counter lane 2")                              \
 337   m(+1, u64, rs_corrected_symbols_lane3, "rs_corrected_symbols_lane3",  \
 338     "FEC corrected symbol counter lane 3")
 339
 340 /* Per priority statistics for PFC */
 341 #define MLX5E_PPORT_PER_PRIO_STATS_SUB(m,n,p)                   \
 342   m(n, p, +1, u64, rx_octets, "rx_octets", "Received octets")           \
 343   m(n, p, +1, u64, reserved_0, "reserved_0", "Reserved")                \
 344   m(n, p, +1, u64, reserved_1, "reserved_1", "Reserved")                \
 345   m(n, p, +1, u64, reserved_2, "reserved_2", "Reserved")                \
 346   m(n, p, +1, u64, rx_frames, "rx_frames", "Received frames")           \
 347   m(n, p, +1, u64, tx_octets, "tx_octets", "Transmitted octets")        \
 348   m(n, p, +1, u64, reserved_3, "reserved_3", "Reserved")                \
 349   m(n, p, +1, u64, reserved_4, "reserved_4", "Reserved")                \
 350   m(n, p, +1, u64, reserved_5, "reserved_5", "Reserved")                \
 351   m(n, p, +1, u64, tx_frames, "tx_frames", "Transmitted frames")        \
 352   m(n, p, +1, u64, rx_pause, "rx_pause", "Received pause frames")       \
 353   m(n, p, +1, u64, rx_pause_duration, "rx_pause_duration",              \
 354         "Received pause duration")                                      \
 355   m(n, p, +1, u64, tx_pause, "tx_pause", "Transmitted pause frames")    \
 356   m(n, p, +1, u64, tx_pause_duration, "tx_pause_duration",              \
 357         "Transmitted pause duration")                                   \
 358   m(n, p, +1, u64, rx_pause_transition, "rx_pause_transition",          \
 359         "Received pause transitions")                                   \
 360   m(n, p, +1, u64, rx_discards, "rx_discards", "Discarded received frames") \
 361   m(n, p, +1, u64, device_stall_minor_watermark,                        \
 362         "device_stall_minor_watermark", "Device stall minor watermark") \
 363   m(n, p, +1, u64, device_stall_critical_watermark,                     \
 364         "device_stall_critical_watermark", "Device stall critical watermark")
 365
 366 #define MLX5E_PPORT_PER_PRIO_STATS_PREFIX(m,p,c,t,f,s,d) \
 367   m(c, t, pri_##p##_##f, "prio" #p "_" s, "Priority " #p " - " d)
 368
 369 #define MLX5E_PPORT_PER_PRIO_STATS_NUM_PRIO 8
 370
 371 #define MLX5E_PPORT_PER_PRIO_STATS(m) \
 372   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,0) \
 373   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,1) \
 374   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,2) \
 375   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,3) \
 376   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,4) \
 377   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,5) \
 378   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,6) \
 379   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,7)
 380
 381 #define MLX5E_PCIE_PERFORMANCE_COUNTERS_64(m)                           \
 382   m(+1, u64, life_time_counter_high, "life_time_counter",               \
 383     "Life time counter.", pcie_perf_counters)                           \
 384   m(+1, u64, tx_overflow_buffer_pkt, "tx_overflow_buffer_pkt",          \
 385     "The number of packets dropped due to lack of PCIe buffers "        \
 386     "in receive path from NIC port toward the hosts.",                  \
 387     pcie_perf_counters)                                                 \
 388   m(+1, u64, tx_overflow_buffer_marked_pkt,                             \
 389     "tx_overflow_buffer_marked_pkt",                                    \
 390     "The number of packets marked due to lack of PCIe buffers "         \
 391     "in receive path from NIC port toward the hosts.",                  \
 392     pcie_perf_counters)
 393
 394 #define MLX5E_PCIE_PERFORMANCE_COUNTERS_32(m)                           \
 395   m(+1, u64, rx_errors, "rx_errors",                                    \
 396     "Number of transitions to recovery due to Framing "                 \
 397     "errors and CRC errors.", pcie_perf_counters)                       \
 398   m(+1, u64, tx_errors, "tx_errors", "Number of transitions "           \
 399     "to recovery due to EIEOS and TS errors.", pcie_perf_counters)      \
 400   m(+1, u64, l0_to_recovery_eieos, "l0_to_recovery_eieos", "Number of " \
 401     "transitions to recovery due to getting EIEOS.", pcie_perf_counters)\
 402   m(+1, u64, l0_to_recovery_ts, "l0_to_recovery_ts", "Number of "       \
 403     "transitions to recovery due to getting TS.", pcie_perf_counters)   \
 404   m(+1, u64, l0_to_recovery_framing, "l0_to_recovery_framing", "Number "\
 405     "of transitions to recovery due to identifying framing "            \
 406     "errors at gen3/4.", pcie_perf_counters)                            \
 407   m(+1, u64, l0_to_recovery_retrain, "l0_to_recovery_retrain",          \
 408     "Number of transitions to recovery due to link retrain request "    \
 409     "from data link.", pcie_perf_counters)                              \
 410   m(+1, u64, crc_error_dllp, "crc_error_dllp", "Number of transitions " \
 411     "to recovery due to identifying CRC DLLP errors.",                  \
 412     pcie_perf_counters)                                                 \
 413   m(+1, u64, crc_error_tlp, "crc_error_tlp", "Number of transitions to "\
 414     "recovery due to identifying CRC TLP errors.", pcie_perf_counters)  \
 415   m(+1, u64, outbound_stalled_reads, "outbound_stalled_reads",          \
 416     "The percentage of time within the last second that the NIC had "   \
 417     "outbound non-posted read requests but could not perform the "      \
 418     "operation due to insufficient non-posted credits.",                \
 419     pcie_perf_counters)                                                 \
 420   m(+1, u64, outbound_stalled_writes, "outbound_stalled_writes",        \
 421     "The percentage of time within the last second that the NIC had "   \
 422     "outbound posted writes requests but could not perform the "        \
 423     "operation due to insufficient posted credits.",                    \
 424     pcie_perf_counters)                                                 \
 425   m(+1, u64, outbound_stalled_reads_events,                             \
 426     "outbound_stalled_reads_events", "The number of events where "      \
 427     "outbound_stalled_reads was above a threshold.",                    \
 428     pcie_perf_counters)                                                 \
 429   m(+1, u64, outbound_stalled_writes_events,                            \
 430     "outbound_stalled_writes_events",                                   \
 431     "The number of events where outbound_stalled_writes was above "     \
 432     "a threshold.", pcie_perf_counters)
 433
 434 #define MLX5E_PCIE_TIMERS_AND_STATES_COUNTERS_32(m)                     \
 435   m(+1, u64, time_to_boot_image_start, "time_to_boot_image_start",      \
 436     "Time from start until FW boot image starts running in usec.",      \
 437     pcie_timers_states)                                                 \
 438   m(+1, u64, time_to_link_image, "time_to_link_image",                  \
 439     "Time from start until FW pci_link image starts running in usec.",  \
 440     pcie_timers_states)                                                 \
 441   m(+1, u64, calibration_time, "calibration_time",                      \
 442     "Time it took FW to do calibration in usec.",                       \
 443     pcie_timers_states)                                                 \
 444   m(+1, u64, time_to_first_perst, "time_to_first_perst",                \
 445     "Time form start until FW handle first perst. in usec.",            \
 446     pcie_timers_states)                                                 \
 447   m(+1, u64, time_to_detect_state, "time_to_detect_state",              \
 448     "Time from start until first transition to LTSSM.Detect_Q in usec", \
 449     pcie_timers_states)                                                 \
 450   m(+1, u64, time_to_l0, "time_to_l0",                                  \
 451     "Time from start until first transition to LTSSM.L0 in usec",       \
 452     pcie_timers_states)                                                 \
 453   m(+1, u64, time_to_crs_en, "time_to_crs_en",                          \
 454     "Time from start until crs is enabled in usec",                     \
 455     pcie_timers_states)                                                 \
 456   m(+1, u64, time_to_plastic_image_start, "time_to_plastic_image_start",\
 457     "Time form start until FW plastic image starts running in usec.",   \
 458     pcie_timers_states)                                                 \
 459   m(+1, u64, time_to_iron_image_start, "time_to_iron_image_start",      \
 460     "Time form start until FW iron image starts running in usec.",      \
 461     pcie_timers_states)                                                 \
 462   m(+1, u64, perst_handler, "perst_handler",                            \
 463     "Number of persts arrived.", pcie_timers_states)                    \
 464   m(+1, u64, times_in_l1, "times_in_l1",                                \
 465     "Number of times LTSSM entered L1 flow.", pcie_timers_states)       \
 466   m(+1, u64, times_in_l23, "times_in_l23",                              \
 467     "Number of times LTSSM entered L23 flow.", pcie_timers_states)      \
 468   m(+1, u64, dl_down, "dl_down",                                        \
 469     "Number of moves for DL_active to DL_down.", pcie_timers_states)    \
 470   m(+1, u64, config_cycle1usec, "config_cycle1usec",                    \
 471     "Number of configuration requests that firmware "                   \
 472     "handled in less than 1 usec.", pcie_timers_states)                 \
 473   m(+1, u64, config_cycle2to7usec, "config_cycle2to7usec",              \
 474     "Number of configuration requests that firmware "                   \
 475     "handled within 2 to 7 usec.", pcie_timers_states)                  \
 476   m(+1, u64, config_cycle8to15usec, "config_cycle8to15usec",            \
 477     "Number of configuration requests that firmware "                   \
 478     "handled within 8 to 15 usec.", pcie_timers_states)                 \
 479   m(+1, u64, config_cycle16to63usec, "config_cycle16to63usec",          \
 480     "Number of configuration requests that firmware "                   \
 481     "handled within 16 to 63 usec.", pcie_timers_states)                \
 482   m(+1, u64, config_cycle64usec, "config_cycle64usec",                  \
 483     "Number of configuration requests that firmware "                   \
 484     "handled took more than 64 usec.", pcie_timers_states)              \
 485   m(+1, u64, correctable_err_msg_sent, "correctable_err_msg_sent",      \
 486     "Number of correctable error messages sent.", pcie_timers_states)   \
 487   m(+1, u64, non_fatal_err_msg_sent, "non_fatal_err_msg_sent",          \
 488     "Number of non-Fatal error msg sent.", pcie_timers_states)          \
 489   m(+1, u64, fatal_err_msg_sent, "fatal_err_msg_sent",                  \
 490     "Number of fatal error msg sent.", pcie_timers_states)
 491
 492 #define MLX5E_PCIE_LANE_COUNTERS_32(m)                          \
 493   m(+1, u64, error_counter_lane0, "error_counter_lane0",        \
 494     "Error counter for PCI lane 0", pcie_lanes_counters)        \
 495   m(+1, u64, error_counter_lane1, "error_counter_lane1",        \
 496     "Error counter for PCI lane 1", pcie_lanes_counters)        \
 497   m(+1, u64, error_counter_lane2, "error_counter_lane2",        \
 498     "Error counter for PCI lane 2", pcie_lanes_counters)        \
 499   m(+1, u64, error_counter_lane3, "error_counter_lane3",        \
 500     "Error counter for PCI lane 3", pcie_lanes_counters)        \
 501   m(+1, u64, error_counter_lane4, "error_counter_lane4",        \
 502     "Error counter for PCI lane 4", pcie_lanes_counters)        \
 503   m(+1, u64, error_counter_lane5, "error_counter_lane5",        \
 504     "Error counter for PCI lane 5", pcie_lanes_counters)        \
 505   m(+1, u64, error_counter_lane6, "error_counter_lane6",        \
 506     "Error counter for PCI lane 6", pcie_lanes_counters)        \
 507   m(+1, u64, error_counter_lane7, "error_counter_lane7",        \
 508     "Error counter for PCI lane 7", pcie_lanes_counters)        \
 509   m(+1, u64, error_counter_lane8, "error_counter_lane8",        \
 510     "Error counter for PCI lane 8", pcie_lanes_counters)        \
 511   m(+1, u64, error_counter_lane9, "error_counter_lane9",        \
 512     "Error counter for PCI lane 9", pcie_lanes_counters)        \
 513   m(+1, u64, error_counter_lane10, "error_counter_lane10",      \
 514     "Error counter for PCI lane 10", pcie_lanes_counters)       \
 515   m(+1, u64, error_counter_lane11, "error_counter_lane11",      \
 516     "Error counter for PCI lane 11", pcie_lanes_counters)       \
 517   m(+1, u64, error_counter_lane12, "error_counter_lane12",      \
 518     "Error counter for PCI lane 12", pcie_lanes_counters)       \
 519   m(+1, u64, error_counter_lane13, "error_counter_lane13",      \
 520     "Error counter for PCI lane 13", pcie_lanes_counters)       \
 521   m(+1, u64, error_counter_lane14, "error_counter_lane14",      \
 522     "Error counter for PCI lane 14", pcie_lanes_counters)       \
 523   m(+1, u64, error_counter_lane15, "error_counter_lane15",      \
 524     "Error counter for PCI lane 15", pcie_lanes_counters)
 525
 526 /*
 527  * Make sure to update mlx5e_update_pport_counters()
 528  * when adding a new MLX5E_PPORT_STATS block
 529  */
 530 #define MLX5E_PPORT_STATS(m)                    \
 531   MLX5E_PPORT_PER_PRIO_STATS(m)         \
 532   MLX5E_PPORT_IEEE802_3_STATS(m)                \
 533   MLX5E_PPORT_RFC2819_STATS(m)
 534
 535 #define MLX5E_PORT_STATS_DEBUG(m)               \
 536   MLX5E_PPORT_RFC2819_STATS_DEBUG(m)            \
 537   MLX5E_PPORT_RFC2863_STATS_DEBUG(m)            \
 538   MLX5E_PPORT_PHYSICAL_LAYER_STATS_DEBUG(m)     \
 539   MLX5E_PPORT_ETHERNET_EXTENDED_STATS_DEBUG(m)  \
 540   MLX5E_PPORT_STATISTICAL_DEBUG(m)              \
 541   MLX5E_PCIE_PERFORMANCE_COUNTERS_64(m) \
 542   MLX5E_PCIE_PERFORMANCE_COUNTERS_32(m) \
 543   MLX5E_PCIE_TIMERS_AND_STATES_COUNTERS_32(m) \
 544   MLX5E_PCIE_LANE_COUNTERS_32(m)
 545
 546 #define MLX5E_PPORT_IEEE802_3_STATS_NUM \
 547   (0 MLX5E_PPORT_IEEE802_3_STATS(MLX5E_STATS_COUNT))
 548 #define MLX5E_PPORT_RFC2819_STATS_NUM \
 549   (0 MLX5E_PPORT_RFC2819_STATS(MLX5E_STATS_COUNT))
 550 #define MLX5E_PPORT_STATS_NUM \
 551   (0 MLX5E_PPORT_STATS(MLX5E_STATS_COUNT))
 552
 553 #define MLX5E_PPORT_PER_PRIO_STATS_NUM \
 554   (0 MLX5E_PPORT_PER_PRIO_STATS(MLX5E_STATS_COUNT))
 555 #define MLX5E_PPORT_RFC2819_STATS_DEBUG_NUM \
 556   (0 MLX5E_PPORT_RFC2819_STATS_DEBUG(MLX5E_STATS_COUNT))
 557 #define MLX5E_PPORT_RFC2863_STATS_DEBUG_NUM \
 558   (0 MLX5E_PPORT_RFC2863_STATS_DEBUG(MLX5E_STATS_COUNT))
 559 #define MLX5E_PPORT_PHYSICAL_LAYER_STATS_DEBUG_NUM \
 560   (0 MLX5E_PPORT_PHYSICAL_LAYER_STATS_DEBUG(MLX5E_STATS_COUNT))
 561 #define MLX5E_PPORT_ETHERNET_EXTENDED_STATS_DEBUG_NUM \
 562   (0 MLX5E_PPORT_ETHERNET_EXTENDED_STATS_DEBUG(MLX5E_STATS_COUNT))
 563 #define MLX5E_PPORT_STATISTICAL_DEBUG_NUM \
 564   (0 MLX5E_PPORT_STATISTICAL_DEBUG(MLX5E_STATS_COUNT))
 565 #define MLX5E_PORT_STATS_DEBUG_NUM \
 566   (0 MLX5E_PORT_STATS_DEBUG(MLX5E_STATS_COUNT))
 567
 568 struct mlx5e_pport_stats {
 569         struct  sysctl_ctx_list ctx;
 570         u64     arg [0];
 571         MLX5E_PPORT_STATS(MLX5E_STATS_VAR)
 572 };
 573
 574 struct mlx5e_port_stats_debug {
 575         struct  sysctl_ctx_list ctx;
 576         u64     arg [0];
 577         MLX5E_PORT_STATS_DEBUG(MLX5E_STATS_VAR)
 578 };
 579
 580 #define MLX5E_RQ_STATS(m)                                       \
 581   m(+1, u64, packets, "packets", "Received packets")            \
 582   m(+1, u64, bytes, "bytes", "Received bytes")                  \
 583   m(+1, u64, csum_none, "csum_none", "Received packets")                \
 584   m(+1, u64, lro_packets, "lro_packets", "Received LRO packets")        \
 585   m(+1, u64, lro_bytes, "lro_bytes", "Received LRO bytes")      \
 586   m(+1, u64, sw_lro_queued, "sw_lro_queued", "Packets queued for SW LRO")       \
 587   m(+1, u64, sw_lro_flushed, "sw_lro_flushed", "Packets flushed from SW LRO")   \
 588   m(+1, u64, wqe_err, "wqe_err", "Received packets")
 589
 590 #define MLX5E_RQ_STATS_NUM (0 MLX5E_RQ_STATS(MLX5E_STATS_COUNT))
 591
 592 struct mlx5e_rq_stats {
 593         struct  sysctl_ctx_list ctx;
 594         u64     arg [0];
 595         MLX5E_RQ_STATS(MLX5E_STATS_VAR)
 596 };
 597
 598 #define MLX5E_SQ_STATS(m)                                               \
 599   m(+1, u64, packets, "packets", "Transmitted packets")                 \
 600   m(+1, u64, bytes, "bytes", "Transmitted bytes")                       \
 601   m(+1, u64, tso_packets, "tso_packets", "Transmitted packets")         \
 602   m(+1, u64, tso_bytes, "tso_bytes", "Transmitted bytes")               \
 603   m(+1, u64, csum_offload_none, "csum_offload_none", "Transmitted packets")     \
 604   m(+1, u64, defragged, "defragged", "Transmitted packets")             \
 605   m(+1, u64, dropped, "dropped", "Transmitted packets")                 \
 606   m(+1, u64, nop, "nop", "Transmitted packets")
 607
 608 #define MLX5E_SQ_STATS_NUM (0 MLX5E_SQ_STATS(MLX5E_STATS_COUNT))
 609
 610 struct mlx5e_sq_stats {
 611         struct  sysctl_ctx_list ctx;
 612         u64     arg [0];
 613         MLX5E_SQ_STATS(MLX5E_STATS_VAR)
 614 };
 615
 616 struct mlx5e_stats {
 617         struct mlx5e_vport_stats vport;
 618         struct mlx5e_pport_stats pport;
 619         struct mlx5e_port_stats_debug port_stats_debug;
 620 };
 621
 622 struct mlx5e_rq_param {
 623         u32     rqc [MLX5_ST_SZ_DW(rqc)];
 624         struct mlx5_wq_param wq;
 625 };
 626
 627 struct mlx5e_sq_param {
 628         u32     sqc [MLX5_ST_SZ_DW(sqc)];
 629         struct mlx5_wq_param wq;
 630 };
 631
 632 struct mlx5e_cq_param {
 633         u32     cqc [MLX5_ST_SZ_DW(cqc)];
 634         struct mlx5_wq_param wq;
 635 };
 636
 637 struct mlx5e_params {
 638         u8      log_sq_size;
 639         u8      log_rq_size;
 640         u16     num_channels;
 641         u8      default_vlan_prio;
 642         u8      num_tc;
 643         u8      rx_cq_moderation_mode;
 644         u8      tx_cq_moderation_mode;
 645         u16     rx_cq_moderation_usec;
 646         u16     rx_cq_moderation_pkts;
 647         u16     tx_cq_moderation_usec;
 648         u16     tx_cq_moderation_pkts;
 649         u16     min_rx_wqes;
 650         bool    hw_lro_en;
 651         bool    cqe_zipping_en;
 652         u32     lro_wqe_sz;
 653         u16     rx_hash_log_tbl_sz;
 654         u32     tx_pauseframe_control __aligned(4);
 655         u32     rx_pauseframe_control __aligned(4);
 656         u16     tx_max_inline;
 657         u8      tx_min_inline_mode;
 658         u8      tx_priority_flow_control;
 659         u8      rx_priority_flow_control;
 660         u8      channels_rsss;
 661 };
 662
 663 #define MLX5E_PARAMS(m)                                                 \
 664   m(+1, u64, tx_queue_size_max, "tx_queue_size_max", "Max send queue size") \
 665   m(+1, u64, rx_queue_size_max, "rx_queue_size_max", "Max receive queue size") \
 666   m(+1, u64, tx_queue_size, "tx_queue_size", "Default send queue size") \
 667   m(+1, u64, rx_queue_size, "rx_queue_size", "Default receive queue size") \
 668   m(+1, u64, channels, "channels", "Default number of channels")                \
 669   m(+1, u64, channels_rsss, "channels_rsss", "Default channels receive side scaling stride") \
 670   m(+1, u64, coalesce_usecs_max, "coalesce_usecs_max", "Maximum usecs for joining packets") \
 671   m(+1, u64, coalesce_pkts_max, "coalesce_pkts_max", "Maximum packets to join") \
 672   m(+1, u64, rx_coalesce_usecs, "rx_coalesce_usecs", "Limit in usec for joining rx packets") \
 673   m(+1, u64, rx_coalesce_pkts, "rx_coalesce_pkts", "Maximum number of rx packets to join") \
 674   m(+1, u64, rx_coalesce_mode, "rx_coalesce_mode", "0: EQE fixed mode 1: CQE fixed mode 2: EQE auto mode 3: CQE auto mode") \
 675   m(+1, u64, tx_coalesce_usecs, "tx_coalesce_usecs", "Limit in usec for joining tx packets") \
 676   m(+1, u64, tx_coalesce_pkts, "tx_coalesce_pkts", "Maximum number of tx packets to join") \
 677   m(+1, u64, tx_coalesce_mode, "tx_coalesce_mode", "0: EQE mode 1: CQE mode") \
 678   m(+1, u64, tx_completion_fact, "tx_completion_fact", "1..MAX: Completion event ratio") \
 679   m(+1, u64, tx_completion_fact_max, "tx_completion_fact_max", "Maximum completion event ratio") \
 680   m(+1, u64, hw_lro, "hw_lro", "set to enable hw_lro") \
 681   m(+1, u64, cqe_zipping, "cqe_zipping", "0 : CQE zipping disabled") \
 682   m(+1, u64, modify_tx_dma, "modify_tx_dma", "0: Enable TX 1: Disable TX") \
 683   m(+1, u64, modify_rx_dma, "modify_rx_dma", "0: Enable RX 1: Disable RX") \
 684   m(+1, u64, diag_pci_enable, "diag_pci_enable", "0: Disabled 1: Enabled") \
 685   m(+1, u64, diag_general_enable, "diag_general_enable", "0: Disabled 1: Enabled") \
 686   m(+1, u64, hw_mtu, "hw_mtu", "Current hardware MTU value") \
 687   m(+1, u64, mc_local_lb, "mc_local_lb", "0: Local multicast loopback enabled 1: Disabled") \
 688   m(+1, u64, uc_local_lb, "uc_local_lb", "0: Local unicast loopback enabled 1: Disabled")
 689
 690 #define MLX5E_PARAMS_NUM (0 MLX5E_PARAMS(MLX5E_STATS_COUNT))
 691
 692 struct mlx5e_params_ethtool {
 693         u64     arg [0];
 694         MLX5E_PARAMS(MLX5E_STATS_VAR)
 695         u64     max_bw_value[IEEE_8021QAZ_MAX_TCS];
 696         u8      max_bw_share[IEEE_8021QAZ_MAX_TCS];
 697         u8      prio_tc[MLX5E_MAX_PRIORITY];
 698         u8      dscp2prio[MLX5_MAX_SUPPORTED_DSCP];
 699         u8      trust_state;
 700 };
 701
 702 /* EEPROM Standards for plug in modules */
 703 #ifndef MLX5E_ETH_MODULE_SFF_8472
 704 #define MLX5E_ETH_MODULE_SFF_8472       0x1
 705 #define MLX5E_ETH_MODULE_SFF_8472_LEN   128
 706 #endif
 707
 708 #ifndef MLX5E_ETH_MODULE_SFF_8636
 709 #define MLX5E_ETH_MODULE_SFF_8636       0x2
 710 #define MLX5E_ETH_MODULE_SFF_8636_LEN   256
 711 #endif
 712
 713 #ifndef MLX5E_ETH_MODULE_SFF_8436
 714 #define MLX5E_ETH_MODULE_SFF_8436       0x3
 715 #define MLX5E_ETH_MODULE_SFF_8436_LEN   256
 716 #endif
 717
 718 /* EEPROM I2C Addresses */
 719 #define MLX5E_I2C_ADDR_LOW              0x50
 720 #define MLX5E_I2C_ADDR_HIGH             0x51
 721
 722 #define MLX5E_EEPROM_LOW_PAGE           0x0
 723 #define MLX5E_EEPROM_HIGH_PAGE          0x3
 724
 725 #define MLX5E_EEPROM_HIGH_PAGE_OFFSET   128
 726 #define MLX5E_EEPROM_PAGE_LENGTH        256
 727
 728 #define MLX5E_EEPROM_INFO_BYTES         0x3
 729
 730 struct mlx5e_cq {
 731         /* data path - accessed per cqe */
 732         struct mlx5_cqwq wq;
 733
 734         /* data path - accessed per HW polling */
 735         struct mlx5_core_cq mcq;
 736
 737         /* control */
 738         struct mlx5e_priv *priv;
 739         struct mlx5_wq_ctrl wq_ctrl;
 740 } __aligned(MLX5E_CACHELINE_SIZE);
 741
 742 struct mlx5e_rq_mbuf {
 743         bus_dmamap_t    dma_map;
 744         caddr_t         data;
 745         struct mbuf     *mbuf;
 746 };
 747
 748 struct mlx5e_rq {
 749         /* data path */
 750         struct mlx5_wq_ll wq;
 751         struct mtx mtx;
 752         bus_dma_tag_t dma_tag;
 753         u32     wqe_sz;
 754         u32     nsegs;
 755         struct mlx5e_rq_mbuf *mbuf;
 756         struct ifnet *ifp;
 757         struct mlx5e_rq_stats stats;
 758         struct mlx5e_cq cq;
 759         struct lro_ctrl lro;
 760         volatile int enabled;
 761         int     ix;
 762
 763         /* Dynamic Interrupt Moderation */
 764         struct net_dim dim;
 765
 766         /* control */
 767         struct mlx5_wq_ctrl wq_ctrl;
 768         u32     rqn;
 769         struct mlx5e_channel *channel;
 770         struct callout watchdog;
 771 } __aligned(MLX5E_CACHELINE_SIZE);
 772
 773 struct mlx5e_sq_mbuf {
 774         bus_dmamap_t dma_map;
 775         struct mbuf *mbuf;
 776         u32     num_bytes;
 777         u32     num_wqebbs;
 778 };
 779
 780 enum {
 781         MLX5E_SQ_READY,
 782         MLX5E_SQ_FULL
 783 };
 784
 785 struct mlx5e_snd_tag {
 786         struct m_snd_tag m_snd_tag;     /* send tag */
 787         u32     type;   /* tag type */
 788 };
 789
 790 struct mlx5e_sq {
 791         /* data path */
 792         struct  mtx lock;
 793         bus_dma_tag_t dma_tag;
 794         struct  mtx comp_lock;
 795
 796         /* dirtied @completion */
 797         u16     cc;
 798
 799         /* dirtied @xmit */
 800         u16     pc __aligned(MLX5E_CACHELINE_SIZE);
 801         u16     bf_offset;
 802         u16     cev_counter;            /* completion event counter */
 803         u16     cev_factor;             /* completion event factor */
 804         u16     cev_next_state;         /* next completion event state */
 805 #define MLX5E_CEV_STATE_INITIAL 0       /* timer not started */
 806 #define MLX5E_CEV_STATE_SEND_NOPS 1     /* send NOPs */
 807 #define MLX5E_CEV_STATE_HOLD_NOPS 2     /* don't send NOPs yet */
 808         u16     running;                /* set if SQ is running */
 809         struct callout cev_callout;
 810         union {
 811                 u32     d32[2];
 812                 u64     d64;
 813         } doorbell;
 814         struct  mlx5e_sq_stats stats;
 815
 816         struct  mlx5e_cq cq;
 817
 818         /* pointers to per packet info: write@xmit, read@completion */
 819         struct  mlx5e_sq_mbuf *mbuf;
 820         struct  buf_ring *br;
 821
 822         /* read only */
 823         struct  mlx5_wq_cyc wq;
 824         struct  mlx5_uar uar;
 825         struct  ifnet *ifp;
 826         u32     sqn;
 827         u32     bf_buf_size;
 828         u32     mkey_be;
 829         u16     max_inline;
 830         u8      min_inline_mode;
 831         u8      min_insert_caps;
 832 #define MLX5E_INSERT_VLAN 1
 833 #define MLX5E_INSERT_NON_VLAN 2
 834
 835         /* control path */
 836         struct  mlx5_wq_ctrl wq_ctrl;
 837         struct  mlx5e_priv *priv;
 838         int     tc;
 839 } __aligned(MLX5E_CACHELINE_SIZE);
 840
 841 static inline bool
 842 mlx5e_sq_has_room_for(struct mlx5e_sq *sq, u16 n)
 843 {
 844         u16 cc = sq->cc;
 845         u16 pc = sq->pc;
 846
 847         return ((sq->wq.sz_m1 & (cc - pc)) >= n || cc == pc);
 848 }
 849
 850 static inline u32
 851 mlx5e_sq_queue_level(struct mlx5e_sq *sq)
 852 {
 853         u16 cc;
 854         u16 pc;
 855
 856         if (sq == NULL)
 857                 return (0);
 858
 859         cc = sq->cc;
 860         pc = sq->pc;
 861
 862         return (((sq->wq.sz_m1 & (pc - cc)) *
 863             IF_SND_QUEUE_LEVEL_MAX) / sq->wq.sz_m1);
 864 }
 865
 866 struct mlx5e_channel {
 867         /* data path */
 868         struct mlx5e_rq rq;
 869         struct mlx5e_snd_tag tag;
 870         struct mlx5e_sq sq[MLX5E_MAX_TX_NUM_TC];
 871         u32     mkey_be;
 872         u8      num_tc;
 873
 874         /* control */
 875         struct mlx5e_priv *priv;
 876         int     ix;
 877         int     cpu;
 878 } __aligned(MLX5E_CACHELINE_SIZE);
 879
 880 enum mlx5e_traffic_types {
 881         MLX5E_TT_IPV4_TCP,
 882         MLX5E_TT_IPV6_TCP,
 883         MLX5E_TT_IPV4_UDP,
 884         MLX5E_TT_IPV6_UDP,
 885         MLX5E_TT_IPV4_IPSEC_AH,
 886         MLX5E_TT_IPV6_IPSEC_AH,
 887         MLX5E_TT_IPV4_IPSEC_ESP,
 888         MLX5E_TT_IPV6_IPSEC_ESP,
 889         MLX5E_TT_IPV4,
 890         MLX5E_TT_IPV6,
 891         MLX5E_TT_ANY,
 892         MLX5E_NUM_TT,
 893 };
 894
 895 enum {
 896         MLX5E_RQT_SPREADING = 0,
 897         MLX5E_RQT_DEFAULT_RQ = 1,
 898         MLX5E_NUM_RQT = 2,
 899 };
 900
 901 struct mlx5_flow_rule;
 902
 903 struct mlx5e_eth_addr_info {
 904         u8      addr [ETH_ALEN + 2];
 905         u32     tt_vec;
 906         /* flow table rule per traffic type */
 907         struct mlx5_flow_rule   *ft_rule[MLX5E_NUM_TT];
 908 };
 909
 910 #define MLX5E_ETH_ADDR_HASH_SIZE (1 << BITS_PER_BYTE)
 911
 912 struct mlx5e_eth_addr_hash_node;
 913
 914 struct mlx5e_eth_addr_hash_head {
 915         struct mlx5e_eth_addr_hash_node *lh_first;
 916 };
 917
 918 struct mlx5e_eth_addr_db {
 919         struct mlx5e_eth_addr_hash_head if_uc[MLX5E_ETH_ADDR_HASH_SIZE];
 920         struct mlx5e_eth_addr_hash_head if_mc[MLX5E_ETH_ADDR_HASH_SIZE];
 921         struct mlx5e_eth_addr_info broadcast;
 922         struct mlx5e_eth_addr_info allmulti;
 923         struct mlx5e_eth_addr_info promisc;
 924         bool    broadcast_enabled;
 925         bool    allmulti_enabled;
 926         bool    promisc_enabled;
 927 };
 928
 929 enum {
 930         MLX5E_STATE_ASYNC_EVENTS_ENABLE,
 931         MLX5E_STATE_OPENED,
 932 };
 933
 934 enum {
 935         MLX5_BW_NO_LIMIT   = 0,
 936         MLX5_100_MBPS_UNIT = 3,
 937         MLX5_GBPS_UNIT     = 4,
 938 };
 939
 940 struct mlx5e_vlan_db {
 941         unsigned long active_vlans[BITS_TO_LONGS(VLAN_N_VID)];
 942         struct mlx5_flow_rule   *active_vlans_ft_rule[VLAN_N_VID];
 943         struct mlx5_flow_rule   *untagged_ft_rule;
 944         struct mlx5_flow_rule   *any_cvlan_ft_rule;
 945         struct mlx5_flow_rule   *any_svlan_ft_rule;
 946         bool    filter_disabled;
 947 };
 948
 949 struct mlx5e_flow_table {
 950         int num_groups;
 951         struct mlx5_flow_table *t;
 952         struct mlx5_flow_group **g;
 953 };
 954
 955 struct mlx5e_flow_tables {
 956         struct mlx5_flow_namespace *ns;
 957         struct mlx5e_flow_table vlan;
 958         struct mlx5e_flow_table main;
 959         struct mlx5e_flow_table inner_rss;
 960 };
 961
 962 #ifdef RATELIMIT
 963 #include "en_rl.h"
 964 #endif
 965
 966 #define MLX5E_TSTMP_PREC 10
 967
 968 struct mlx5e_clbr_point {
 969         uint64_t base_curr;
 970         uint64_t base_prev;
 971         uint64_t clbr_hw_prev;
 972         uint64_t clbr_hw_curr;
 973         u_int clbr_gen;
 974 };
 975
 976 struct mlx5e_priv {
 977         struct mlx5_core_dev *mdev;     /* must be first */
 978
 979         /* priv data path fields - start */
 980         int     order_base_2_num_channels;
 981         int     queue_mapping_channel_mask;
 982         int     num_tc;
 983         int     default_vlan_prio;
 984         /* priv data path fields - end */
 985
 986         unsigned long state;
 987         int     gone;
 988 #define PRIV_LOCK(priv) sx_xlock(&(priv)->state_lock)
 989 #define PRIV_UNLOCK(priv) sx_xunlock(&(priv)->state_lock)
 990 #define PRIV_LOCKED(priv) sx_xlocked(&(priv)->state_lock)
 991         struct sx state_lock;           /* Protects Interface state */
 992         struct mlx5_uar cq_uar;
 993         u32     pdn;
 994         u32     tdn;
 995         struct mlx5_core_mr mr;
 996         volatile unsigned int channel_refs;
 997
 998         u32     tisn[MLX5E_MAX_TX_NUM_TC];
 999         u32     rqtn;
1000         u32     tirn[MLX5E_NUM_TT];
1001
1002         struct mlx5e_flow_tables fts;
1003         struct mlx5e_eth_addr_db eth_addr;
1004         struct mlx5e_vlan_db vlan;
1005
1006         struct mlx5e_params params;
1007         struct mlx5e_params_ethtool params_ethtool;
1008         union mlx5_core_pci_diagnostics params_pci;
1009         union mlx5_core_general_diagnostics params_general;
1010         struct mtx async_events_mtx;    /* sync hw events */
1011         struct work_struct update_stats_work;
1012         struct work_struct update_carrier_work;
1013         struct work_struct set_rx_mode_work;
1014         MLX5_DECLARE_DOORBELL_LOCK(doorbell_lock)
1015
1016         struct ifnet *ifp;
1017         struct sysctl_ctx_list sysctl_ctx;
1018         struct sysctl_oid *sysctl_ifnet;
1019         struct sysctl_oid *sysctl_hw;
1020         int     sysctl_debug;
1021         struct mlx5e_stats stats;
1022         int     counter_set_id;
1023
1024         struct workqueue_struct *wq;
1025
1026         eventhandler_tag vlan_detach;
1027         eventhandler_tag vlan_attach;
1028         struct ifmedia media;
1029         int     media_status_last;
1030         int     media_active_last;
1031
1032         struct callout watchdog;
1033 #ifdef RATELIMIT
1034         struct mlx5e_rl_priv_data rl;
1035 #endif
1036
1037         struct callout tstmp_clbr;
1038         int     clbr_done;
1039         int     clbr_curr;
1040         struct mlx5e_clbr_point clbr_points[2];
1041         u_int   clbr_gen;
1042
1043         struct pfil_head *pfil;
1044         struct mlx5e_channel channel[];
1045 };
1046
1047 #define MLX5E_NET_IP_ALIGN 2
1048
1049 struct mlx5e_tx_wqe {
1050         struct mlx5_wqe_ctrl_seg ctrl;
1051         struct mlx5_wqe_eth_seg eth;
1052 };
1053
1054 struct mlx5e_rx_wqe {
1055         struct mlx5_wqe_srq_next_seg next;
1056         struct mlx5_wqe_data_seg data[];
1057 };
1058
1059 /* the size of the structure above must be power of two */
1060 CTASSERT(powerof2(sizeof(struct mlx5e_rx_wqe)));
1061
1062 struct mlx5e_eeprom {
1063         int     lock_bit;
1064         int     i2c_addr;
1065         int     page_num;
1066         int     device_addr;
1067         int     module_num;
1068         int     len;
1069         int     type;
1070         int     page_valid;
1071         u32     *data;
1072 };
1073
1074 #define MLX5E_FLD_MAX(typ, fld) ((1ULL << __mlx5_bit_sz(typ, fld)) - 1ULL)
1075
1076 int     mlx5e_xmit(struct ifnet *, struct mbuf *);
1077
1078 int     mlx5e_open_locked(struct ifnet *);
1079 int     mlx5e_close_locked(struct ifnet *);
1080
1081 void    mlx5e_cq_error_event(struct mlx5_core_cq *mcq, int event);
1082 void    mlx5e_rx_cq_comp(struct mlx5_core_cq *);
1083 void    mlx5e_tx_cq_comp(struct mlx5_core_cq *);
1084 struct mlx5_cqe64 *mlx5e_get_cqe(struct mlx5e_cq *cq);
1085
1086 void    mlx5e_dim_work(struct work_struct *);
1087 void    mlx5e_dim_build_cq_param(struct mlx5e_priv *, struct mlx5e_cq_param *);
1088
1089 int     mlx5e_open_flow_table(struct mlx5e_priv *priv);
1090 void    mlx5e_close_flow_table(struct mlx5e_priv *priv);
1091 void    mlx5e_set_rx_mode_core(struct mlx5e_priv *priv);
1092 void    mlx5e_set_rx_mode_work(struct work_struct *work);
1093
1094 void    mlx5e_vlan_rx_add_vid(void *, struct ifnet *, u16);
1095 void    mlx5e_vlan_rx_kill_vid(void *, struct ifnet *, u16);
1096 void    mlx5e_enable_vlan_filter(struct mlx5e_priv *priv);
1097 void    mlx5e_disable_vlan_filter(struct mlx5e_priv *priv);
1098 int     mlx5e_add_all_vlan_rules(struct mlx5e_priv *priv);
1099 void    mlx5e_del_all_vlan_rules(struct mlx5e_priv *priv);
1100
1101 static inline void
1102 mlx5e_tx_notify_hw(struct mlx5e_sq *sq, u32 *wqe, int bf_sz)
1103 {
1104         u16 ofst = MLX5_BF_OFFSET + sq->bf_offset;
1105
1106         /* ensure wqe is visible to device before updating doorbell record */
1107         wmb();
1108
1109         *sq->wq.db = cpu_to_be32(sq->pc);
1110
1111         /*
1112          * Ensure the doorbell record is visible to device before ringing
1113          * the doorbell:
1114          */
1115         wmb();
1116
1117         if (bf_sz) {
1118                 __iowrite64_copy(sq->uar.bf_map + ofst, wqe, bf_sz);
1119
1120                 /* flush the write-combining mapped buffer */
1121                 wmb();
1122
1123         } else {
1124                 mlx5_write64(wqe, sq->uar.map + ofst,
1125                     MLX5_GET_DOORBELL_LOCK(&sq->priv->doorbell_lock));
1126         }
1127
1128         sq->bf_offset ^= sq->bf_buf_size;
1129 }
1130
1131 static inline void
1132 mlx5e_cq_arm(struct mlx5e_cq *cq, spinlock_t *dblock)
1133 {
1134         struct mlx5_core_cq *mcq;
1135
1136         mcq = &cq->mcq;
1137         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, dblock, cq->wq.cc);
1138 }
1139
1140 static inline void
1141 mlx5e_ref_channel(struct mlx5e_priv *priv)
1142 {
1143
1144         KASSERT(priv->channel_refs < INT_MAX,
1145             ("Channel refs will overflow"));
1146         atomic_fetchadd_int(&priv->channel_refs, 1);
1147 }
1148
1149 static inline void
1150 mlx5e_unref_channel(struct mlx5e_priv *priv)
1151 {
1152
1153         KASSERT(priv->channel_refs > 0,
1154             ("Channel refs is not greater than zero"));
1155         atomic_fetchadd_int(&priv->channel_refs, -1);
1156 }
1157
1158 extern const struct ethtool_ops mlx5e_ethtool_ops;
1159 void    mlx5e_create_ethtool(struct mlx5e_priv *);
1160 void    mlx5e_create_stats(struct sysctl_ctx_list *,
1161     struct sysctl_oid_list *, const char *,
1162     const char **, unsigned, u64 *);
1163 void    mlx5e_send_nop(struct mlx5e_sq *, u32);
1164 void    mlx5e_sq_cev_timeout(void *);
1165 int     mlx5e_refresh_channel_params(struct mlx5e_priv *);
1166 int     mlx5e_open_cq(struct mlx5e_priv *, struct mlx5e_cq_param *,
1167     struct mlx5e_cq *, mlx5e_cq_comp_t *, int eq_ix);
1168 void    mlx5e_close_cq(struct mlx5e_cq *);
1169 void    mlx5e_free_sq_db(struct mlx5e_sq *);
1170 int     mlx5e_alloc_sq_db(struct mlx5e_sq *);
1171 int     mlx5e_enable_sq(struct mlx5e_sq *, struct mlx5e_sq_param *, int tis_num);
1172 int     mlx5e_modify_sq(struct mlx5e_sq *, int curr_state, int next_state);
1173 void    mlx5e_disable_sq(struct mlx5e_sq *);
1174 void    mlx5e_drain_sq(struct mlx5e_sq *);
1175 void    mlx5e_modify_tx_dma(struct mlx5e_priv *priv, uint8_t value);
1176 void    mlx5e_modify_rx_dma(struct mlx5e_priv *priv, uint8_t value);
1177 void    mlx5e_resume_sq(struct mlx5e_sq *sq);
1178 void    mlx5e_update_sq_inline(struct mlx5e_sq *sq);
1179 void    mlx5e_refresh_sq_inline(struct mlx5e_priv *priv);
1180
1181 #endif                                  /* _MLX5_EN_H_ */