sys/dev/mlx5/mlx5_en/en.h

   1 /*-
   2  * Copyright (c) 2015-2019 Mellanox Technologies. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  * 1. Redistributions of source code must retain the above copyright
   8  *    notice, this list of conditions and the following disclaimer.
   9  * 2. Redistributions in binary form must reproduce the above copyright
  10  *    notice, this list of conditions and the following disclaimer in the
  11  *    documentation and/or other materials provided with the distribution.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY AUTHOR AND CONTRIBUTORS `AS IS' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD$
  26  */
  27
  28 #ifndef _MLX5_EN_H_
  29 #define _MLX5_EN_H_
  30
  31 #include <linux/kmod.h>
  32 #include <linux/page.h>
  33 #include <linux/slab.h>
  34 #include <linux/if_vlan.h>
  35 #include <linux/if_ether.h>
  36 #include <linux/vmalloc.h>
  37 #include <linux/moduleparam.h>
  38 #include <linux/delay.h>
  39 #include <linux/netdevice.h>
  40 #include <linux/etherdevice.h>
  41 #include <linux/ktime.h>
  42 #include <linux/net_dim.h>
  43
  44 #include <netinet/in_systm.h>
  45 #include <netinet/in.h>
  46 #include <netinet/if_ether.h>
  47 #include <netinet/ip.h>
  48 #include <netinet/ip6.h>
  49 #include <netinet/tcp.h>
  50 #include <netinet/tcp_lro.h>
  51 #include <netinet/udp.h>
  52 #include <net/ethernet.h>
  53 #include <sys/buf_ring.h>
  54 #include <sys/kthread.h>
  55
  56 #include "opt_rss.h"
  57
  58 #ifdef  RSS
  59 #include <net/rss_config.h>
  60 #include <netinet/in_rss.h>
  61 #endif
  62
  63 #include <machine/bus.h>
  64
  65 #include <dev/mlx5/driver.h>
  66 #include <dev/mlx5/qp.h>
  67 #include <dev/mlx5/cq.h>
  68 #include <dev/mlx5/port.h>
  69 #include <dev/mlx5/vport.h>
  70 #include <dev/mlx5/diagnostics.h>
  71
  72 #include <dev/mlx5/mlx5_core/wq.h>
  73 #include <dev/mlx5/mlx5_core/transobj.h>
  74 #include <dev/mlx5/mlx5_core/mlx5_core.h>
  75
  76 #define MLX5E_MAX_PRIORITY 8
  77
  78 /* IEEE 802.1Qaz standard supported values */
  79 #define IEEE_8021QAZ_MAX_TCS    8
  80
  81 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x7
  82 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
  83 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xe
  84
  85 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x7
  86 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
  87 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE                0xe
  88
  89 #define MLX5E_MAX_BUSDMA_RX_SEGS 15
  90
  91 #define MLX5E_MAX_RX_SEGS 7
  92
  93 #ifndef MLX5E_MAX_RX_BYTES
  94 #define MLX5E_MAX_RX_BYTES MCLBYTES
  95 #endif
  96
  97 #if (MLX5E_MAX_RX_SEGS == 1)
  98 /* FreeBSD HW LRO is limited by 16KB - the size of max mbuf */
  99 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 MJUM16BYTES
 100 #else
 101 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ \
 102     MIN(65535, MLX5E_MAX_RX_SEGS * MLX5E_MAX_RX_BYTES)
 103 #endif
 104 #define MLX5E_DIM_DEFAULT_PROFILE 3
 105 #define MLX5E_DIM_MAX_RX_CQ_MODERATION_PKTS_WITH_LRO    16
 106 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
 107 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE     0x3
 108 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
 109 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
 110 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
 111 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
 112 #define MLX5E_PARAMS_DEFAULT_RX_HASH_LOG_TBL_SZ         0x7
 113 #define MLX5E_CACHELINE_SIZE CACHE_LINE_SIZE
 114 #define MLX5E_HW2SW_MTU(hwmtu) \
 115     ((hwmtu) - (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN + ETHER_CRC_LEN))
 116 #define MLX5E_SW2HW_MTU(swmtu) \
 117     ((swmtu) + (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN + ETHER_CRC_LEN))
 118 #define MLX5E_SW2MB_MTU(swmtu) \
 119     (MLX5E_SW2HW_MTU(swmtu) + MLX5E_NET_IP_ALIGN)
 120 #define MLX5E_MTU_MIN           72      /* Min MTU allowed by the kernel */
 121 #define MLX5E_MTU_MAX           MIN(ETHERMTU_JUMBO, MJUM16BYTES)        /* Max MTU of Ethernet
 122                                                                          * jumbo frames */
 123
 124 #define MLX5E_BUDGET_MAX        8192    /* RX and TX */
 125 #define MLX5E_RX_BUDGET_MAX     256
 126 #define MLX5E_SQ_BF_BUDGET      16
 127 #define MLX5E_SQ_TX_QUEUE_SIZE  4096    /* SQ drbr queue size */
 128
 129 #define MLX5E_MAX_TX_NUM_TC     8       /* units */
 130 #define MLX5E_MAX_TX_HEADER     128     /* bytes */
 131 #define MLX5E_MAX_TX_PAYLOAD_SIZE       65536   /* bytes */
 132 #define MLX5E_MAX_TX_MBUF_SIZE  65536   /* bytes */
 133 #define MLX5E_MAX_TX_MBUF_FRAGS \
 134     ((MLX5_SEND_WQE_MAX_WQEBBS * MLX5_SEND_WQEBB_NUM_DS) - \
 135     (MLX5E_MAX_TX_HEADER / MLX5_SEND_WQE_DS) - \
 136     1 /* the maximum value of the DS counter is 0x3F and not 0x40 */)   /* units */
 137 #define MLX5E_MAX_TX_INLINE \
 138   (MLX5E_MAX_TX_HEADER - sizeof(struct mlx5e_tx_wqe) + \
 139   sizeof(((struct mlx5e_tx_wqe *)0)->eth.inline_hdr_start))     /* bytes */
 140
 141 #define MLX5E_100MB (100000)
 142 #define MLX5E_1GB   (1000000)
 143
 144 MALLOC_DECLARE(M_MLX5EN);
 145
 146 struct mlx5_core_dev;
 147 struct mlx5e_cq;
 148
 149 typedef void (mlx5e_cq_comp_t)(struct mlx5_core_cq *);
 150
 151 #define MLX5E_STATS_COUNT(a, ...) a
 152 #define MLX5E_STATS_VAR(a, b, c, ...) b c;
 153 #define MLX5E_STATS_DESC(a, b, c, d, e, ...) d, e,
 154
 155 #define MLX5E_VPORT_STATS(m)                                            \
 156   /* HW counters */                                                     \
 157   m(+1, u64, rx_packets, "rx_packets", "Received packets")              \
 158   m(+1, u64, rx_bytes, "rx_bytes", "Received bytes")                    \
 159   m(+1, u64, tx_packets, "tx_packets", "Transmitted packets")           \
 160   m(+1, u64, tx_bytes, "tx_bytes", "Transmitted bytes")                 \
 161   m(+1, u64, rx_error_packets, "rx_error_packets", "Received error packets") \
 162   m(+1, u64, rx_error_bytes, "rx_error_bytes", "Received error bytes")  \
 163   m(+1, u64, tx_error_packets, "tx_error_packets", "Transmitted error packets") \
 164   m(+1, u64, tx_error_bytes, "tx_error_bytes", "Transmitted error bytes") \
 165   m(+1, u64, rx_unicast_packets, "rx_unicast_packets", "Received unicast packets") \
 166   m(+1, u64, rx_unicast_bytes, "rx_unicast_bytes", "Received unicast bytes") \
 167   m(+1, u64, tx_unicast_packets, "tx_unicast_packets", "Transmitted unicast packets") \
 168   m(+1, u64, tx_unicast_bytes, "tx_unicast_bytes", "Transmitted unicast bytes") \
 169   m(+1, u64, rx_multicast_packets, "rx_multicast_packets", "Received multicast packets") \
 170   m(+1, u64, rx_multicast_bytes, "rx_multicast_bytes", "Received multicast bytes") \
 171   m(+1, u64, tx_multicast_packets, "tx_multicast_packets", "Transmitted multicast packets") \
 172   m(+1, u64, tx_multicast_bytes, "tx_multicast_bytes", "Transmitted multicast bytes") \
 173   m(+1, u64, rx_broadcast_packets, "rx_broadcast_packets", "Received broadcast packets") \
 174   m(+1, u64, rx_broadcast_bytes, "rx_broadcast_bytes", "Received broadcast bytes") \
 175   m(+1, u64, tx_broadcast_packets, "tx_broadcast_packets", "Transmitted broadcast packets") \
 176   m(+1, u64, tx_broadcast_bytes, "tx_broadcast_bytes", "Transmitted broadcast bytes") \
 177   m(+1, u64, rx_out_of_buffer, "rx_out_of_buffer", "Receive out of buffer, no recv wqes events") \
 178   /* SW counters */                                                     \
 179   m(+1, u64, tso_packets, "tso_packets", "Transmitted TSO packets")     \
 180   m(+1, u64, tso_bytes, "tso_bytes", "Transmitted TSO bytes")           \
 181   m(+1, u64, lro_packets, "lro_packets", "Received LRO packets")                \
 182   m(+1, u64, lro_bytes, "lro_bytes", "Received LRO bytes")              \
 183   m(+1, u64, sw_lro_queued, "sw_lro_queued", "Packets queued for SW LRO")       \
 184   m(+1, u64, sw_lro_flushed, "sw_lro_flushed", "Packets flushed from SW LRO")   \
 185   m(+1, u64, rx_csum_good, "rx_csum_good", "Received checksum valid packets") \
 186   m(+1, u64, rx_csum_none, "rx_csum_none", "Received no checksum packets") \
 187   m(+1, u64, tx_csum_offload, "tx_csum_offload", "Transmit checksum offload packets") \
 188   m(+1, u64, tx_queue_dropped, "tx_queue_dropped", "Transmit queue dropped") \
 189   m(+1, u64, tx_defragged, "tx_defragged", "Transmit queue defragged") \
 190   m(+1, u64, rx_wqe_err, "rx_wqe_err", "Receive WQE errors") \
 191   m(+1, u64, tx_jumbo_packets, "tx_jumbo_packets", "TX packets greater than 1518 octets") \
 192   m(+1, u64, rx_steer_missed_packets, "rx_steer_missed_packets", "RX packets dropped by steering rule(s)")
 193
 194 #define MLX5E_VPORT_STATS_NUM (0 MLX5E_VPORT_STATS(MLX5E_STATS_COUNT))
 195
 196 struct mlx5e_vport_stats {
 197         struct  sysctl_ctx_list ctx;
 198         u64     arg [0];
 199         MLX5E_VPORT_STATS(MLX5E_STATS_VAR)
 200 };
 201
 202 #define MLX5E_PPORT_IEEE802_3_STATS(m)                                  \
 203   m(+1, u64, frames_tx, "frames_tx", "Frames transmitted")              \
 204   m(+1, u64, frames_rx, "frames_rx", "Frames received")                 \
 205   m(+1, u64, check_seq_err, "check_seq_err", "Sequence errors")         \
 206   m(+1, u64, alignment_err, "alignment_err", "Alignment errors")        \
 207   m(+1, u64, octets_tx, "octets_tx", "Bytes transmitted")               \
 208   m(+1, u64, octets_received, "octets_received", "Bytes received")      \
 209   m(+1, u64, multicast_xmitted, "multicast_xmitted", "Multicast transmitted") \
 210   m(+1, u64, broadcast_xmitted, "broadcast_xmitted", "Broadcast transmitted") \
 211   m(+1, u64, multicast_rx, "multicast_rx", "Multicast received")        \
 212   m(+1, u64, broadcast_rx, "broadcast_rx", "Broadcast received")        \
 213   m(+1, u64, in_range_len_errors, "in_range_len_errors", "In range length errors") \
 214   m(+1, u64, out_of_range_len, "out_of_range_len", "Out of range length errors") \
 215   m(+1, u64, too_long_errors, "too_long_errors", "Too long errors")     \
 216   m(+1, u64, symbol_err, "symbol_err", "Symbol errors")                 \
 217   m(+1, u64, mac_control_tx, "mac_control_tx", "MAC control transmitted") \
 218   m(+1, u64, mac_control_rx, "mac_control_rx", "MAC control received")  \
 219   m(+1, u64, unsupported_op_rx, "unsupported_op_rx", "Unsupported operation received") \
 220   m(+1, u64, pause_ctrl_rx, "pause_ctrl_rx", "Pause control received")  \
 221   m(+1, u64, pause_ctrl_tx, "pause_ctrl_tx", "Pause control transmitted")
 222
 223 #define MLX5E_PPORT_RFC2819_STATS(m)                                    \
 224   m(+1, u64, drop_events, "drop_events", "Dropped events")              \
 225   m(+1, u64, octets, "octets", "Octets")                                        \
 226   m(+1, u64, pkts, "pkts", "Packets")                                   \
 227   m(+1, u64, broadcast_pkts, "broadcast_pkts", "Broadcast packets")     \
 228   m(+1, u64, multicast_pkts, "multicast_pkts", "Multicast packets")     \
 229   m(+1, u64, crc_align_errors, "crc_align_errors", "CRC alignment errors") \
 230   m(+1, u64, undersize_pkts, "undersize_pkts", "Undersized packets")    \
 231   m(+1, u64, oversize_pkts, "oversize_pkts", "Oversized packets")       \
 232   m(+1, u64, fragments, "fragments", "Fragments")                       \
 233   m(+1, u64, jabbers, "jabbers", "Jabbers")                             \
 234   m(+1, u64, collisions, "collisions", "Collisions")
 235
 236 #define MLX5E_PPORT_RFC2819_STATS_DEBUG(m)                              \
 237   m(+1, u64, p64octets, "p64octets", "Bytes")                           \
 238   m(+1, u64, p65to127octets, "p65to127octets", "Bytes")                 \
 239   m(+1, u64, p128to255octets, "p128to255octets", "Bytes")               \
 240   m(+1, u64, p256to511octets, "p256to511octets", "Bytes")               \
 241   m(+1, u64, p512to1023octets, "p512to1023octets", "Bytes")             \
 242   m(+1, u64, p1024to1518octets, "p1024to1518octets", "Bytes")           \
 243   m(+1, u64, p1519to2047octets, "p1519to2047octets", "Bytes")           \
 244   m(+1, u64, p2048to4095octets, "p2048to4095octets", "Bytes")           \
 245   m(+1, u64, p4096to8191octets, "p4096to8191octets", "Bytes")           \
 246   m(+1, u64, p8192to10239octets, "p8192to10239octets", "Bytes")
 247
 248 #define MLX5E_PPORT_RFC2863_STATS_DEBUG(m)                              \
 249   m(+1, u64, in_octets, "in_octets", "In octets")                       \
 250   m(+1, u64, in_ucast_pkts, "in_ucast_pkts", "In unicast packets")      \
 251   m(+1, u64, in_discards, "in_discards", "In discards")                 \
 252   m(+1, u64, in_errors, "in_errors", "In errors")                       \
 253   m(+1, u64, in_unknown_protos, "in_unknown_protos", "In unknown protocols") \
 254   m(+1, u64, out_octets, "out_octets", "Out octets")                    \
 255   m(+1, u64, out_ucast_pkts, "out_ucast_pkts", "Out unicast packets")   \
 256   m(+1, u64, out_discards, "out_discards", "Out discards")              \
 257   m(+1, u64, out_errors, "out_errors", "Out errors")                    \
 258   m(+1, u64, in_multicast_pkts, "in_multicast_pkts", "In multicast packets") \
 259   m(+1, u64, in_broadcast_pkts, "in_broadcast_pkts", "In broadcast packets") \
 260   m(+1, u64, out_multicast_pkts, "out_multicast_pkts", "Out multicast packets") \
 261   m(+1, u64, out_broadcast_pkts, "out_broadcast_pkts", "Out broadcast packets")
 262
 263 #define MLX5E_PPORT_ETHERNET_EXTENDED_STATS_DEBUG(m)                            \
 264   m(+1, u64, port_transmit_wait_high, "port_transmit_wait_high", "Port transmit wait high") \
 265   m(+1, u64, ecn_marked, "ecn_marked", "ECN marked")                    \
 266   m(+1, u64, no_buffer_discard_mc, "no_buffer_discard_mc", "No buffer discard mc") \
 267   m(+1, u64, rx_ebp, "rx_ebp", "RX EBP")                                        \
 268   m(+1, u64, tx_ebp, "tx_ebp", "TX EBP")                                        \
 269   m(+1, u64, rx_buffer_almost_full, "rx_buffer_almost_full", "RX buffer almost full") \
 270   m(+1, u64, rx_buffer_full, "rx_buffer_full", "RX buffer full")        \
 271   m(+1, u64, rx_icrc_encapsulated, "rx_icrc_encapsulated", "RX ICRC encapsulated") \
 272   m(+1, u64, ex_reserved_0, "ex_reserved_0", "Reserved") \
 273   m(+1, u64, ex_reserved_1, "ex_reserved_1", "Reserved") \
 274   m(+1, u64, tx_stat_p64octets, "tx_stat_p64octets", "Bytes")                   \
 275   m(+1, u64, tx_stat_p65to127octets, "tx_stat_p65to127octets", "Bytes")         \
 276   m(+1, u64, tx_stat_p128to255octets, "tx_stat_p128to255octets", "Bytes")       \
 277   m(+1, u64, tx_stat_p256to511octets, "tx_stat_p256to511octets", "Bytes")       \
 278   m(+1, u64, tx_stat_p512to1023octets, "tx_stat_p512to1023octets", "Bytes")     \
 279   m(+1, u64, tx_stat_p1024to1518octets, "tx_stat_p1024to1518octets", "Bytes")   \
 280   m(+1, u64, tx_stat_p1519to2047octets, "tx_stat_p1519to2047octets", "Bytes")   \
 281   m(+1, u64, tx_stat_p2048to4095octets, "tx_stat_p2048to4095octets", "Bytes")   \
 282   m(+1, u64, tx_stat_p4096to8191octets, "tx_stat_p4096to8191octets", "Bytes")   \
 283   m(+1, u64, tx_stat_p8192to10239octets, "tx_stat_p8192to10239octets", "Bytes")
 284
 285 #define MLX5E_PPORT_STATISTICAL_DEBUG(m)                                \
 286   m(+1, u64, phy_time_since_last_clear, "phy_time_since_last_clear",    \
 287     "Time since last clear in milliseconds")                            \
 288   m(+1, u64, phy_received_bits, "phy_received_bits",                    \
 289     "Total amount of traffic received in bits before error correction") \
 290   m(+1, u64, phy_symbol_errors, "phy_symbol_errors",                    \
 291     "Total number of symbol errors before error correction")            \
 292   m(+1, u64, phy_corrected_bits, "phy_corrected_bits",                  \
 293     "Total number of corrected bits ")                                  \
 294   m(+1, u64, phy_corrected_bits_lane0, "phy_corrected_bits_lane0",      \
 295     "Total number of corrected bits for lane 0")                        \
 296   m(+1, u64, phy_corrected_bits_lane1, "phy_corrected_bits_lane1",      \
 297     "Total number of corrected bits for lane 1")                        \
 298   m(+1, u64, phy_corrected_bits_lane2, "phy_corrected_bits_lane2",      \
 299     "Total number of corrected bits for lane 2")                        \
 300   m(+1, u64, phy_corrected_bits_lane3, "phy_corrected_bits_lane3",      \
 301     "Total number of corrected bits for lane 3")
 302
 303 #define MLX5E_PPORT_PHYSICAL_LAYER_STATS_DEBUG(m)                       \
 304   m(+1, u64, time_since_last_clear, "time_since_last_clear",            \
 305     "Time since the last counters clear event (msec)")                  \
 306   m(+1, u64, symbol_errors, "symbol_errors", "Symbol errors")           \
 307   m(+1, u64, sync_headers_errors, "sync_headers_errors",                \
 308     "Sync header error counter")                                        \
 309   m(+1, u64, bip_errors_lane0, "edpl_bip_errors_lane0",                 \
 310     "Indicates the number of PRBS errors on lane 0")                    \
 311   m(+1, u64, bip_errors_lane1, "edpl_bip_errors_lane1",                 \
 312     "Indicates the number of PRBS errors on lane 1")                    \
 313   m(+1, u64, bip_errors_lane2, "edpl_bip_errors_lane2",                 \
 314     "Indicates the number of PRBS errors on lane 2")                    \
 315   m(+1, u64, bip_errors_lane3, "edpl_bip_errors_lane3",                 \
 316     "Indicates the number of PRBS errors on lane 3")                    \
 317   m(+1, u64, fc_corrected_blocks_lane0, "fc_corrected_blocks_lane0",    \
 318     "FEC correctable block counter lane 0")                             \
 319   m(+1, u64, fc_corrected_blocks_lane1, "fc_corrected_blocks_lane1",    \
 320     "FEC correctable block counter lane 1")                             \
 321   m(+1, u64, fc_corrected_blocks_lane2, "fc_corrected_blocks_lane2",    \
 322     "FEC correctable block counter lane 2")                             \
 323   m(+1, u64, fc_corrected_blocks_lane3, "fc_corrected_blocks_lane3",    \
 324     "FEC correctable block counter lane 3")                             \
 325   m(+1, u64, rs_corrected_blocks, "rs_corrected_blocks",                \
 326     "FEC correcable block counter")                                     \
 327   m(+1, u64, rs_uncorrectable_blocks, "rs_uncorrectable_blocks",        \
 328     "FEC uncorrecable block counter")                                   \
 329   m(+1, u64, rs_no_errors_blocks, "rs_no_errors_blocks",                \
 330     "The number of RS-FEC blocks received that had no errors")          \
 331   m(+1, u64, rs_single_error_blocks, "rs_single_error_blocks",          \
 332     "The number of corrected RS-FEC blocks received that had"           \
 333     "exactly 1 error symbol")                                           \
 334   m(+1, u64, rs_corrected_symbols_total, "rs_corrected_symbols_total",  \
 335     "Port FEC corrected symbol counter")                                \
 336   m(+1, u64, rs_corrected_symbols_lane0, "rs_corrected_symbols_lane0",  \
 337     "FEC corrected symbol counter lane 0")                              \
 338   m(+1, u64, rs_corrected_symbols_lane1, "rs_corrected_symbols_lane1",  \
 339     "FEC corrected symbol counter lane 1")                              \
 340   m(+1, u64, rs_corrected_symbols_lane2, "rs_corrected_symbols_lane2",  \
 341     "FEC corrected symbol counter lane 2")                              \
 342   m(+1, u64, rs_corrected_symbols_lane3, "rs_corrected_symbols_lane3",  \
 343     "FEC corrected symbol counter lane 3")
 344
 345 /* Per priority statistics for PFC */
 346 #define MLX5E_PPORT_PER_PRIO_STATS_SUB(m,n,p)                   \
 347   m(n, p, +1, u64, rx_octets, "rx_octets", "Received octets")           \
 348   m(n, p, +1, u64, reserved_0, "reserved_0", "Reserved")                \
 349   m(n, p, +1, u64, reserved_1, "reserved_1", "Reserved")                \
 350   m(n, p, +1, u64, reserved_2, "reserved_2", "Reserved")                \
 351   m(n, p, +1, u64, rx_frames, "rx_frames", "Received frames")           \
 352   m(n, p, +1, u64, tx_octets, "tx_octets", "Transmitted octets")        \
 353   m(n, p, +1, u64, reserved_3, "reserved_3", "Reserved")                \
 354   m(n, p, +1, u64, reserved_4, "reserved_4", "Reserved")                \
 355   m(n, p, +1, u64, reserved_5, "reserved_5", "Reserved")                \
 356   m(n, p, +1, u64, tx_frames, "tx_frames", "Transmitted frames")        \
 357   m(n, p, +1, u64, rx_pause, "rx_pause", "Received pause frames")       \
 358   m(n, p, +1, u64, rx_pause_duration, "rx_pause_duration",              \
 359         "Received pause duration")                                      \
 360   m(n, p, +1, u64, tx_pause, "tx_pause", "Transmitted pause frames")    \
 361   m(n, p, +1, u64, tx_pause_duration, "tx_pause_duration",              \
 362         "Transmitted pause duration")                                   \
 363   m(n, p, +1, u64, rx_pause_transition, "rx_pause_transition",          \
 364         "Received pause transitions")                                   \
 365   m(n, p, +1, u64, rx_discards, "rx_discards", "Discarded received frames") \
 366   m(n, p, +1, u64, device_stall_minor_watermark,                        \
 367         "device_stall_minor_watermark", "Device stall minor watermark") \
 368   m(n, p, +1, u64, device_stall_critical_watermark,                     \
 369         "device_stall_critical_watermark", "Device stall critical watermark")
 370
 371 #define MLX5E_PPORT_PER_PRIO_STATS_PREFIX(m,p,c,t,f,s,d) \
 372   m(c, t, pri_##p##_##f, "prio" #p "_" s, "Priority " #p " - " d)
 373
 374 #define MLX5E_PPORT_PER_PRIO_STATS_NUM_PRIO 8
 375
 376 #define MLX5E_PPORT_PER_PRIO_STATS(m) \
 377   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,0) \
 378   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,1) \
 379   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,2) \
 380   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,3) \
 381   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,4) \
 382   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,5) \
 383   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,6) \
 384   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,7)
 385
 386 #define MLX5E_PCIE_PERFORMANCE_COUNTERS_64(m)                           \
 387   m(+1, u64, life_time_counter_high, "life_time_counter",               \
 388     "Life time counter.", pcie_perf_counters)                           \
 389   m(+1, u64, tx_overflow_buffer_pkt, "tx_overflow_buffer_pkt",          \
 390     "The number of packets dropped due to lack of PCIe buffers "        \
 391     "in receive path from NIC port toward the hosts.",                  \
 392     pcie_perf_counters)                                                 \
 393   m(+1, u64, tx_overflow_buffer_marked_pkt,                             \
 394     "tx_overflow_buffer_marked_pkt",                                    \
 395     "The number of packets marked due to lack of PCIe buffers "         \
 396     "in receive path from NIC port toward the hosts.",                  \
 397     pcie_perf_counters)
 398
 399 #define MLX5E_PCIE_PERFORMANCE_COUNTERS_32(m)                           \
 400   m(+1, u64, rx_errors, "rx_errors",                                    \
 401     "Number of transitions to recovery due to Framing "                 \
 402     "errors and CRC errors.", pcie_perf_counters)                       \
 403   m(+1, u64, tx_errors, "tx_errors", "Number of transitions "           \
 404     "to recovery due to EIEOS and TS errors.", pcie_perf_counters)      \
 405   m(+1, u64, l0_to_recovery_eieos, "l0_to_recovery_eieos", "Number of " \
 406     "transitions to recovery due to getting EIEOS.", pcie_perf_counters)\
 407   m(+1, u64, l0_to_recovery_ts, "l0_to_recovery_ts", "Number of "       \
 408     "transitions to recovery due to getting TS.", pcie_perf_counters)   \
 409   m(+1, u64, l0_to_recovery_framing, "l0_to_recovery_framing", "Number "\
 410     "of transitions to recovery due to identifying framing "            \
 411     "errors at gen3/4.", pcie_perf_counters)                            \
 412   m(+1, u64, l0_to_recovery_retrain, "l0_to_recovery_retrain",          \
 413     "Number of transitions to recovery due to link retrain request "    \
 414     "from data link.", pcie_perf_counters)                              \
 415   m(+1, u64, crc_error_dllp, "crc_error_dllp", "Number of transitions " \
 416     "to recovery due to identifying CRC DLLP errors.",                  \
 417     pcie_perf_counters)                                                 \
 418   m(+1, u64, crc_error_tlp, "crc_error_tlp", "Number of transitions to "\
 419     "recovery due to identifying CRC TLP errors.", pcie_perf_counters)  \
 420   m(+1, u64, outbound_stalled_reads, "outbound_stalled_reads",          \
 421     "The percentage of time within the last second that the NIC had "   \
 422     "outbound non-posted read requests but could not perform the "      \
 423     "operation due to insufficient non-posted credits.",                \
 424     pcie_perf_counters)                                                 \
 425   m(+1, u64, outbound_stalled_writes, "outbound_stalled_writes",        \
 426     "The percentage of time within the last second that the NIC had "   \
 427     "outbound posted writes requests but could not perform the "        \
 428     "operation due to insufficient posted credits.",                    \
 429     pcie_perf_counters)                                                 \
 430   m(+1, u64, outbound_stalled_reads_events,                             \
 431     "outbound_stalled_reads_events", "The number of events where "      \
 432     "outbound_stalled_reads was above a threshold.",                    \
 433     pcie_perf_counters)                                                 \
 434   m(+1, u64, outbound_stalled_writes_events,                            \
 435     "outbound_stalled_writes_events",                                   \
 436     "The number of events where outbound_stalled_writes was above "     \
 437     "a threshold.", pcie_perf_counters)
 438
 439 #define MLX5E_PCIE_TIMERS_AND_STATES_COUNTERS_32(m)                     \
 440   m(+1, u64, time_to_boot_image_start, "time_to_boot_image_start",      \
 441     "Time from start until FW boot image starts running in usec.",      \
 442     pcie_timers_states)                                                 \
 443   m(+1, u64, time_to_link_image, "time_to_link_image",                  \
 444     "Time from start until FW pci_link image starts running in usec.",  \
 445     pcie_timers_states)                                                 \
 446   m(+1, u64, calibration_time, "calibration_time",                      \
 447     "Time it took FW to do calibration in usec.",                       \
 448     pcie_timers_states)                                                 \
 449   m(+1, u64, time_to_first_perst, "time_to_first_perst",                \
 450     "Time form start until FW handle first perst. in usec.",            \
 451     pcie_timers_states)                                                 \
 452   m(+1, u64, time_to_detect_state, "time_to_detect_state",              \
 453     "Time from start until first transition to LTSSM.Detect_Q in usec", \
 454     pcie_timers_states)                                                 \
 455   m(+1, u64, time_to_l0, "time_to_l0",                                  \
 456     "Time from start until first transition to LTSSM.L0 in usec",       \
 457     pcie_timers_states)                                                 \
 458   m(+1, u64, time_to_crs_en, "time_to_crs_en",                          \
 459     "Time from start until crs is enabled in usec",                     \
 460     pcie_timers_states)                                                 \
 461   m(+1, u64, time_to_plastic_image_start, "time_to_plastic_image_start",\
 462     "Time form start until FW plastic image starts running in usec.",   \
 463     pcie_timers_states)                                                 \
 464   m(+1, u64, time_to_iron_image_start, "time_to_iron_image_start",      \
 465     "Time form start until FW iron image starts running in usec.",      \
 466     pcie_timers_states)                                                 \
 467   m(+1, u64, perst_handler, "perst_handler",                            \
 468     "Number of persts arrived.", pcie_timers_states)                    \
 469   m(+1, u64, times_in_l1, "times_in_l1",                                \
 470     "Number of times LTSSM entered L1 flow.", pcie_timers_states)       \
 471   m(+1, u64, times_in_l23, "times_in_l23",                              \
 472     "Number of times LTSSM entered L23 flow.", pcie_timers_states)      \
 473   m(+1, u64, dl_down, "dl_down",                                        \
 474     "Number of moves for DL_active to DL_down.", pcie_timers_states)    \
 475   m(+1, u64, config_cycle1usec, "config_cycle1usec",                    \
 476     "Number of configuration requests that firmware "                   \
 477     "handled in less than 1 usec.", pcie_timers_states)                 \
 478   m(+1, u64, config_cycle2to7usec, "config_cycle2to7usec",              \
 479     "Number of configuration requests that firmware "                   \
 480     "handled within 2 to 7 usec.", pcie_timers_states)                  \
 481   m(+1, u64, config_cycle8to15usec, "config_cycle8to15usec",            \
 482     "Number of configuration requests that firmware "                   \
 483     "handled within 8 to 15 usec.", pcie_timers_states)                 \
 484   m(+1, u64, config_cycle16to63usec, "config_cycle16to63usec",          \
 485     "Number of configuration requests that firmware "                   \
 486     "handled within 16 to 63 usec.", pcie_timers_states)                \
 487   m(+1, u64, config_cycle64usec, "config_cycle64usec",                  \
 488     "Number of configuration requests that firmware "                   \
 489     "handled took more than 64 usec.", pcie_timers_states)              \
 490   m(+1, u64, correctable_err_msg_sent, "correctable_err_msg_sent",      \
 491     "Number of correctable error messages sent.", pcie_timers_states)   \
 492   m(+1, u64, non_fatal_err_msg_sent, "non_fatal_err_msg_sent",          \
 493     "Number of non-Fatal error msg sent.", pcie_timers_states)          \
 494   m(+1, u64, fatal_err_msg_sent, "fatal_err_msg_sent",                  \
 495     "Number of fatal error msg sent.", pcie_timers_states)
 496
 497 #define MLX5E_PCIE_LANE_COUNTERS_32(m)                          \
 498   m(+1, u64, error_counter_lane0, "error_counter_lane0",        \
 499     "Error counter for PCI lane 0", pcie_lanes_counters)        \
 500   m(+1, u64, error_counter_lane1, "error_counter_lane1",        \
 501     "Error counter for PCI lane 1", pcie_lanes_counters)        \
 502   m(+1, u64, error_counter_lane2, "error_counter_lane2",        \
 503     "Error counter for PCI lane 2", pcie_lanes_counters)        \
 504   m(+1, u64, error_counter_lane3, "error_counter_lane3",        \
 505     "Error counter for PCI lane 3", pcie_lanes_counters)        \
 506   m(+1, u64, error_counter_lane4, "error_counter_lane4",        \
 507     "Error counter for PCI lane 4", pcie_lanes_counters)        \
 508   m(+1, u64, error_counter_lane5, "error_counter_lane5",        \
 509     "Error counter for PCI lane 5", pcie_lanes_counters)        \
 510   m(+1, u64, error_counter_lane6, "error_counter_lane6",        \
 511     "Error counter for PCI lane 6", pcie_lanes_counters)        \
 512   m(+1, u64, error_counter_lane7, "error_counter_lane7",        \
 513     "Error counter for PCI lane 7", pcie_lanes_counters)        \
 514   m(+1, u64, error_counter_lane8, "error_counter_lane8",        \
 515     "Error counter for PCI lane 8", pcie_lanes_counters)        \
 516   m(+1, u64, error_counter_lane9, "error_counter_lane9",        \
 517     "Error counter for PCI lane 9", pcie_lanes_counters)        \
 518   m(+1, u64, error_counter_lane10, "error_counter_lane10",      \
 519     "Error counter for PCI lane 10", pcie_lanes_counters)       \
 520   m(+1, u64, error_counter_lane11, "error_counter_lane11",      \
 521     "Error counter for PCI lane 11", pcie_lanes_counters)       \
 522   m(+1, u64, error_counter_lane12, "error_counter_lane12",      \
 523     "Error counter for PCI lane 12", pcie_lanes_counters)       \
 524   m(+1, u64, error_counter_lane13, "error_counter_lane13",      \
 525     "Error counter for PCI lane 13", pcie_lanes_counters)       \
 526   m(+1, u64, error_counter_lane14, "error_counter_lane14",      \
 527     "Error counter for PCI lane 14", pcie_lanes_counters)       \
 528   m(+1, u64, error_counter_lane15, "error_counter_lane15",      \
 529     "Error counter for PCI lane 15", pcie_lanes_counters)
 530
 531 /*
 532  * Make sure to update mlx5e_update_pport_counters()
 533  * when adding a new MLX5E_PPORT_STATS block
 534  */
 535 #define MLX5E_PPORT_STATS(m)                    \
 536   MLX5E_PPORT_PER_PRIO_STATS(m)         \
 537   MLX5E_PPORT_IEEE802_3_STATS(m)                \
 538   MLX5E_PPORT_RFC2819_STATS(m)
 539
 540 #define MLX5E_PORT_STATS_DEBUG(m)               \
 541   MLX5E_PPORT_RFC2819_STATS_DEBUG(m)            \
 542   MLX5E_PPORT_RFC2863_STATS_DEBUG(m)            \
 543   MLX5E_PPORT_PHYSICAL_LAYER_STATS_DEBUG(m)     \
 544   MLX5E_PPORT_ETHERNET_EXTENDED_STATS_DEBUG(m)  \
 545   MLX5E_PPORT_STATISTICAL_DEBUG(m)              \
 546   MLX5E_PCIE_PERFORMANCE_COUNTERS_64(m) \
 547   MLX5E_PCIE_PERFORMANCE_COUNTERS_32(m) \
 548   MLX5E_PCIE_TIMERS_AND_STATES_COUNTERS_32(m) \
 549   MLX5E_PCIE_LANE_COUNTERS_32(m)
 550
 551 #define MLX5E_PPORT_IEEE802_3_STATS_NUM \
 552   (0 MLX5E_PPORT_IEEE802_3_STATS(MLX5E_STATS_COUNT))
 553 #define MLX5E_PPORT_RFC2819_STATS_NUM \
 554   (0 MLX5E_PPORT_RFC2819_STATS(MLX5E_STATS_COUNT))
 555 #define MLX5E_PPORT_STATS_NUM \
 556   (0 MLX5E_PPORT_STATS(MLX5E_STATS_COUNT))
 557
 558 #define MLX5E_PPORT_PER_PRIO_STATS_NUM \
 559   (0 MLX5E_PPORT_PER_PRIO_STATS(MLX5E_STATS_COUNT))
 560 #define MLX5E_PPORT_RFC2819_STATS_DEBUG_NUM \
 561   (0 MLX5E_PPORT_RFC2819_STATS_DEBUG(MLX5E_STATS_COUNT))
 562 #define MLX5E_PPORT_RFC2863_STATS_DEBUG_NUM \
 563   (0 MLX5E_PPORT_RFC2863_STATS_DEBUG(MLX5E_STATS_COUNT))
 564 #define MLX5E_PPORT_PHYSICAL_LAYER_STATS_DEBUG_NUM \
 565   (0 MLX5E_PPORT_PHYSICAL_LAYER_STATS_DEBUG(MLX5E_STATS_COUNT))
 566 #define MLX5E_PPORT_ETHERNET_EXTENDED_STATS_DEBUG_NUM \
 567   (0 MLX5E_PPORT_ETHERNET_EXTENDED_STATS_DEBUG(MLX5E_STATS_COUNT))
 568 #define MLX5E_PPORT_STATISTICAL_DEBUG_NUM \
 569   (0 MLX5E_PPORT_STATISTICAL_DEBUG(MLX5E_STATS_COUNT))
 570 #define MLX5E_PORT_STATS_DEBUG_NUM \
 571   (0 MLX5E_PORT_STATS_DEBUG(MLX5E_STATS_COUNT))
 572
 573 struct mlx5e_pport_stats {
 574         struct  sysctl_ctx_list ctx;
 575         u64     arg [0];
 576         MLX5E_PPORT_STATS(MLX5E_STATS_VAR)
 577 };
 578
 579 struct mlx5e_port_stats_debug {
 580         struct  sysctl_ctx_list ctx;
 581         u64     arg [0];
 582         MLX5E_PORT_STATS_DEBUG(MLX5E_STATS_VAR)
 583 };
 584
 585 #define MLX5E_RQ_STATS(m)                                       \
 586   m(+1, u64, packets, "packets", "Received packets")            \
 587   m(+1, u64, bytes, "bytes", "Received bytes")                  \
 588   m(+1, u64, csum_none, "csum_none", "Received packets")                \
 589   m(+1, u64, lro_packets, "lro_packets", "Received LRO packets")        \
 590   m(+1, u64, lro_bytes, "lro_bytes", "Received LRO bytes")      \
 591   m(+1, u64, sw_lro_queued, "sw_lro_queued", "Packets queued for SW LRO")       \
 592   m(+1, u64, sw_lro_flushed, "sw_lro_flushed", "Packets flushed from SW LRO")   \
 593   m(+1, u64, wqe_err, "wqe_err", "Received packets")
 594
 595 #define MLX5E_RQ_STATS_NUM (0 MLX5E_RQ_STATS(MLX5E_STATS_COUNT))
 596
 597 struct mlx5e_rq_stats {
 598         struct  sysctl_ctx_list ctx;
 599         u64     arg [0];
 600         MLX5E_RQ_STATS(MLX5E_STATS_VAR)
 601 };
 602
 603 #define MLX5E_SQ_STATS(m)                                               \
 604   m(+1, u64, packets, "packets", "Transmitted packets")                 \
 605   m(+1, u64, bytes, "bytes", "Transmitted bytes")                       \
 606   m(+1, u64, tso_packets, "tso_packets", "Transmitted packets")         \
 607   m(+1, u64, tso_bytes, "tso_bytes", "Transmitted bytes")               \
 608   m(+1, u64, csum_offload_none, "csum_offload_none", "Transmitted packets")     \
 609   m(+1, u64, defragged, "defragged", "Transmitted packets")             \
 610   m(+1, u64, dropped, "dropped", "Transmitted packets")                 \
 611   m(+1, u64, nop, "nop", "Transmitted packets")
 612
 613 #define MLX5E_SQ_STATS_NUM (0 MLX5E_SQ_STATS(MLX5E_STATS_COUNT))
 614
 615 struct mlx5e_sq_stats {
 616         struct  sysctl_ctx_list ctx;
 617         u64     arg [0];
 618         MLX5E_SQ_STATS(MLX5E_STATS_VAR)
 619 };
 620
 621 struct mlx5e_stats {
 622         struct mlx5e_vport_stats vport;
 623         struct mlx5e_pport_stats pport;
 624         struct mlx5e_port_stats_debug port_stats_debug;
 625 };
 626
 627 struct mlx5e_rq_param {
 628         u32     rqc [MLX5_ST_SZ_DW(rqc)];
 629         struct mlx5_wq_param wq;
 630 };
 631
 632 struct mlx5e_sq_param {
 633         u32     sqc [MLX5_ST_SZ_DW(sqc)];
 634         struct mlx5_wq_param wq;
 635 };
 636
 637 struct mlx5e_cq_param {
 638         u32     cqc [MLX5_ST_SZ_DW(cqc)];
 639         struct mlx5_wq_param wq;
 640 };
 641
 642 struct mlx5e_params {
 643         u8      log_sq_size;
 644         u8      log_rq_size;
 645         u16     num_channels;
 646         u8      default_vlan_prio;
 647         u8      num_tc;
 648         u8      rx_cq_moderation_mode;
 649         u8      tx_cq_moderation_mode;
 650         u16     rx_cq_moderation_usec;
 651         u16     rx_cq_moderation_pkts;
 652         u16     tx_cq_moderation_usec;
 653         u16     tx_cq_moderation_pkts;
 654         u16     min_rx_wqes;
 655         bool    hw_lro_en;
 656         bool    cqe_zipping_en;
 657         u32     lro_wqe_sz;
 658         u16     rx_hash_log_tbl_sz;
 659         u32     tx_pauseframe_control __aligned(4);
 660         u32     rx_pauseframe_control __aligned(4);
 661         u16     tx_max_inline;
 662         u8      tx_min_inline_mode;
 663         u8      tx_priority_flow_control;
 664         u8      rx_priority_flow_control;
 665         u8      channels_rsss;
 666 };
 667
 668 #define MLX5E_PARAMS(m)                                                 \
 669   m(+1, u64, tx_queue_size_max, "tx_queue_size_max", "Max send queue size") \
 670   m(+1, u64, rx_queue_size_max, "rx_queue_size_max", "Max receive queue size") \
 671   m(+1, u64, tx_queue_size, "tx_queue_size", "Default send queue size") \
 672   m(+1, u64, rx_queue_size, "rx_queue_size", "Default receive queue size") \
 673   m(+1, u64, channels, "channels", "Default number of channels")                \
 674   m(+1, u64, channels_rsss, "channels_rsss", "Default channels receive side scaling stride") \
 675   m(+1, u64, coalesce_usecs_max, "coalesce_usecs_max", "Maximum usecs for joining packets") \
 676   m(+1, u64, coalesce_pkts_max, "coalesce_pkts_max", "Maximum packets to join") \
 677   m(+1, u64, rx_coalesce_usecs, "rx_coalesce_usecs", "Limit in usec for joining rx packets") \
 678   m(+1, u64, rx_coalesce_pkts, "rx_coalesce_pkts", "Maximum number of rx packets to join") \
 679   m(+1, u64, rx_coalesce_mode, "rx_coalesce_mode", "0: EQE fixed mode 1: CQE fixed mode 2: EQE auto mode 3: CQE auto mode") \
 680   m(+1, u64, tx_coalesce_usecs, "tx_coalesce_usecs", "Limit in usec for joining tx packets") \
 681   m(+1, u64, tx_coalesce_pkts, "tx_coalesce_pkts", "Maximum number of tx packets to join") \
 682   m(+1, u64, tx_coalesce_mode, "tx_coalesce_mode", "0: EQE mode 1: CQE mode") \
 683   m(+1, u64, tx_completion_fact, "tx_completion_fact", "1..MAX: Completion event ratio") \
 684   m(+1, u64, tx_completion_fact_max, "tx_completion_fact_max", "Maximum completion event ratio") \
 685   m(+1, u64, hw_lro, "hw_lro", "set to enable hw_lro") \
 686   m(+1, u64, cqe_zipping, "cqe_zipping", "0 : CQE zipping disabled") \
 687   m(+1, u64, modify_tx_dma, "modify_tx_dma", "0: Enable TX 1: Disable TX") \
 688   m(+1, u64, modify_rx_dma, "modify_rx_dma", "0: Enable RX 1: Disable RX") \
 689   m(+1, u64, diag_pci_enable, "diag_pci_enable", "0: Disabled 1: Enabled") \
 690   m(+1, u64, diag_general_enable, "diag_general_enable", "0: Disabled 1: Enabled") \
 691   m(+1, u64, hw_mtu, "hw_mtu", "Current hardware MTU value") \
 692   m(+1, u64, mc_local_lb, "mc_local_lb", "0: Local multicast loopback enabled 1: Disabled") \
 693   m(+1, u64, uc_local_lb, "uc_local_lb", "0: Local unicast loopback enabled 1: Disabled")
 694
 695 #define MLX5E_PARAMS_NUM (0 MLX5E_PARAMS(MLX5E_STATS_COUNT))
 696
 697 struct mlx5e_params_ethtool {
 698         u64     arg [0];
 699         MLX5E_PARAMS(MLX5E_STATS_VAR)
 700         u64     max_bw_value[IEEE_8021QAZ_MAX_TCS];
 701         u8      max_bw_share[IEEE_8021QAZ_MAX_TCS];
 702         u8      prio_tc[MLX5E_MAX_PRIORITY];
 703         u8      dscp2prio[MLX5_MAX_SUPPORTED_DSCP];
 704         u8      trust_state;
 705 };
 706
 707 /* EEPROM Standards for plug in modules */
 708 #ifndef MLX5E_ETH_MODULE_SFF_8472
 709 #define MLX5E_ETH_MODULE_SFF_8472       0x1
 710 #define MLX5E_ETH_MODULE_SFF_8472_LEN   128
 711 #endif
 712
 713 #ifndef MLX5E_ETH_MODULE_SFF_8636
 714 #define MLX5E_ETH_MODULE_SFF_8636       0x2
 715 #define MLX5E_ETH_MODULE_SFF_8636_LEN   256
 716 #endif
 717
 718 #ifndef MLX5E_ETH_MODULE_SFF_8436
 719 #define MLX5E_ETH_MODULE_SFF_8436       0x3
 720 #define MLX5E_ETH_MODULE_SFF_8436_LEN   256
 721 #endif
 722
 723 /* EEPROM I2C Addresses */
 724 #define MLX5E_I2C_ADDR_LOW              0x50
 725 #define MLX5E_I2C_ADDR_HIGH             0x51
 726
 727 #define MLX5E_EEPROM_LOW_PAGE           0x0
 728 #define MLX5E_EEPROM_HIGH_PAGE          0x3
 729
 730 #define MLX5E_EEPROM_HIGH_PAGE_OFFSET   128
 731 #define MLX5E_EEPROM_PAGE_LENGTH        256
 732
 733 #define MLX5E_EEPROM_INFO_BYTES         0x3
 734
 735 struct mlx5e_cq {
 736         /* data path - accessed per cqe */
 737         struct mlx5_cqwq wq;
 738
 739         /* data path - accessed per HW polling */
 740         struct mlx5_core_cq mcq;
 741
 742         /* control */
 743         struct mlx5e_priv *priv;
 744         struct mlx5_wq_ctrl wq_ctrl;
 745 } __aligned(MLX5E_CACHELINE_SIZE);
 746
 747 struct mlx5e_rq_mbuf {
 748         bus_dmamap_t    dma_map;
 749         caddr_t         data;
 750         struct mbuf     *mbuf;
 751 };
 752
 753 struct mlx5e_rq {
 754         /* data path */
 755         struct mlx5_wq_ll wq;
 756         struct mtx mtx;
 757         bus_dma_tag_t dma_tag;
 758         u32     wqe_sz;
 759         u32     nsegs;
 760         struct mlx5e_rq_mbuf *mbuf;
 761         struct ifnet *ifp;
 762         struct mlx5e_rq_stats stats;
 763         struct mlx5e_cq cq;
 764         struct lro_ctrl lro;
 765         volatile int enabled;
 766         int     ix;
 767
 768         /* Dynamic Interrupt Moderation */
 769         struct net_dim dim;
 770
 771         /* control */
 772         struct mlx5_wq_ctrl wq_ctrl;
 773         u32     rqn;
 774         struct mlx5e_channel *channel;
 775         struct callout watchdog;
 776 } __aligned(MLX5E_CACHELINE_SIZE);
 777
 778 struct mlx5e_sq_mbuf {
 779         bus_dmamap_t dma_map;
 780         struct mbuf *mbuf;
 781         u32     num_bytes;
 782         u32     num_wqebbs;
 783 };
 784
 785 enum {
 786         MLX5E_SQ_READY,
 787         MLX5E_SQ_FULL
 788 };
 789
 790 struct mlx5e_snd_tag {
 791         struct m_snd_tag m_snd_tag;     /* send tag */
 792         u32     type;   /* tag type */
 793 };
 794
 795 struct mlx5e_sq {
 796         /* data path */
 797         struct  mtx lock;
 798         bus_dma_tag_t dma_tag;
 799         struct  mtx comp_lock;
 800
 801         /* dirtied @completion */
 802         u16     cc;
 803
 804         /* dirtied @xmit */
 805         u16     pc __aligned(MLX5E_CACHELINE_SIZE);
 806         u16     bf_offset;
 807         u16     cev_counter;            /* completion event counter */
 808         u16     cev_factor;             /* completion event factor */
 809         u16     cev_next_state;         /* next completion event state */
 810 #define MLX5E_CEV_STATE_INITIAL 0       /* timer not started */
 811 #define MLX5E_CEV_STATE_SEND_NOPS 1     /* send NOPs */
 812 #define MLX5E_CEV_STATE_HOLD_NOPS 2     /* don't send NOPs yet */
 813         u16     running;                /* set if SQ is running */
 814         struct callout cev_callout;
 815         union {
 816                 u32     d32[2];
 817                 u64     d64;
 818         } doorbell;
 819         struct  mlx5e_sq_stats stats;
 820
 821         struct  mlx5e_cq cq;
 822
 823         /* pointers to per packet info: write@xmit, read@completion */
 824         struct  mlx5e_sq_mbuf *mbuf;
 825         struct  buf_ring *br;
 826
 827         /* read only */
 828         struct  mlx5_wq_cyc wq;
 829         struct  mlx5_uar uar;
 830         struct  ifnet *ifp;
 831         u32     sqn;
 832         u32     bf_buf_size;
 833         u32     mkey_be;
 834         u16     max_inline;
 835         u8      min_inline_mode;
 836         u8      min_insert_caps;
 837 #define MLX5E_INSERT_VLAN 1
 838 #define MLX5E_INSERT_NON_VLAN 2
 839
 840         /* control path */
 841         struct  mlx5_wq_ctrl wq_ctrl;
 842         struct  mlx5e_priv *priv;
 843         int     tc;
 844 } __aligned(MLX5E_CACHELINE_SIZE);
 845
 846 static inline bool
 847 mlx5e_sq_has_room_for(struct mlx5e_sq *sq, u16 n)
 848 {
 849         u16 cc = sq->cc;
 850         u16 pc = sq->pc;
 851
 852         return ((sq->wq.sz_m1 & (cc - pc)) >= n || cc == pc);
 853 }
 854
 855 static inline u32
 856 mlx5e_sq_queue_level(struct mlx5e_sq *sq)
 857 {
 858         u16 cc;
 859         u16 pc;
 860
 861         if (sq == NULL)
 862                 return (0);
 863
 864         cc = sq->cc;
 865         pc = sq->pc;
 866
 867         return (((sq->wq.sz_m1 & (pc - cc)) *
 868             IF_SND_QUEUE_LEVEL_MAX) / sq->wq.sz_m1);
 869 }
 870
 871 struct mlx5e_channel {
 872         /* data path */
 873         struct mlx5e_rq rq;
 874         struct mlx5e_snd_tag tag;
 875         struct mlx5e_sq sq[MLX5E_MAX_TX_NUM_TC];
 876         u32     mkey_be;
 877         u8      num_tc;
 878
 879         /* control */
 880         struct mlx5e_priv *priv;
 881         int     ix;
 882         int     cpu;
 883 } __aligned(MLX5E_CACHELINE_SIZE);
 884
 885 enum mlx5e_traffic_types {
 886         MLX5E_TT_IPV4_TCP,
 887         MLX5E_TT_IPV6_TCP,
 888         MLX5E_TT_IPV4_UDP,
 889         MLX5E_TT_IPV6_UDP,
 890         MLX5E_TT_IPV4_IPSEC_AH,
 891         MLX5E_TT_IPV6_IPSEC_AH,
 892         MLX5E_TT_IPV4_IPSEC_ESP,
 893         MLX5E_TT_IPV6_IPSEC_ESP,
 894         MLX5E_TT_IPV4,
 895         MLX5E_TT_IPV6,
 896         MLX5E_TT_ANY,
 897         MLX5E_NUM_TT,
 898 };
 899
 900 enum {
 901         MLX5E_RQT_SPREADING = 0,
 902         MLX5E_RQT_DEFAULT_RQ = 1,
 903         MLX5E_NUM_RQT = 2,
 904 };
 905
 906 struct mlx5_flow_rule;
 907
 908 struct mlx5e_eth_addr_info {
 909         u8      addr [ETH_ALEN + 2];
 910         u32     tt_vec;
 911         /* flow table rule per traffic type */
 912         struct mlx5_flow_rule   *ft_rule[MLX5E_NUM_TT];
 913 };
 914
 915 #define MLX5E_ETH_ADDR_HASH_SIZE (1 << BITS_PER_BYTE)
 916
 917 struct mlx5e_eth_addr_hash_node;
 918
 919 struct mlx5e_eth_addr_hash_head {
 920         struct mlx5e_eth_addr_hash_node *lh_first;
 921 };
 922
 923 struct mlx5e_eth_addr_db {
 924         struct mlx5e_eth_addr_hash_head if_uc[MLX5E_ETH_ADDR_HASH_SIZE];
 925         struct mlx5e_eth_addr_hash_head if_mc[MLX5E_ETH_ADDR_HASH_SIZE];
 926         struct mlx5e_eth_addr_info broadcast;
 927         struct mlx5e_eth_addr_info allmulti;
 928         struct mlx5e_eth_addr_info promisc;
 929         bool    broadcast_enabled;
 930         bool    allmulti_enabled;
 931         bool    promisc_enabled;
 932 };
 933
 934 enum {
 935         MLX5E_STATE_ASYNC_EVENTS_ENABLE,
 936         MLX5E_STATE_OPENED,
 937 };
 938
 939 enum {
 940         MLX5_BW_NO_LIMIT   = 0,
 941         MLX5_100_MBPS_UNIT = 3,
 942         MLX5_GBPS_UNIT     = 4,
 943 };
 944
 945 struct mlx5e_vlan_db {
 946         unsigned long active_vlans[BITS_TO_LONGS(VLAN_N_VID)];
 947         struct mlx5_flow_rule   *active_vlans_ft_rule[VLAN_N_VID];
 948         struct mlx5_flow_rule   *untagged_ft_rule;
 949         struct mlx5_flow_rule   *any_cvlan_ft_rule;
 950         struct mlx5_flow_rule   *any_svlan_ft_rule;
 951         bool    filter_disabled;
 952 };
 953
 954 struct mlx5e_flow_table {
 955         int num_groups;
 956         struct mlx5_flow_table *t;
 957         struct mlx5_flow_group **g;
 958 };
 959
 960 struct mlx5e_flow_tables {
 961         struct mlx5_flow_namespace *ns;
 962         struct mlx5e_flow_table vlan;
 963         struct mlx5e_flow_table main;
 964         struct mlx5e_flow_table inner_rss;
 965 };
 966
 967 #ifdef RATELIMIT
 968 #include "en_rl.h"
 969 #endif
 970
 971 #define MLX5E_TSTMP_PREC 10
 972
 973 struct mlx5e_clbr_point {
 974         uint64_t base_curr;
 975         uint64_t base_prev;
 976         uint64_t clbr_hw_prev;
 977         uint64_t clbr_hw_curr;
 978         u_int clbr_gen;
 979 };
 980
 981 struct mlx5e_priv {
 982         struct mlx5_core_dev *mdev;     /* must be first */
 983
 984         /* priv data path fields - start */
 985         int     order_base_2_num_channels;
 986         int     queue_mapping_channel_mask;
 987         int     num_tc;
 988         int     default_vlan_prio;
 989         /* priv data path fields - end */
 990
 991         unsigned long state;
 992         int     gone;
 993 #define PRIV_LOCK(priv) sx_xlock(&(priv)->state_lock)
 994 #define PRIV_UNLOCK(priv) sx_xunlock(&(priv)->state_lock)
 995 #define PRIV_LOCKED(priv) sx_xlocked(&(priv)->state_lock)
 996         struct sx state_lock;           /* Protects Interface state */
 997         struct mlx5_uar cq_uar;
 998         u32     pdn;
 999         u32     tdn;
1000         struct mlx5_core_mr mr;
1001         volatile unsigned int channel_refs;
1002
1003         u32     tisn[MLX5E_MAX_TX_NUM_TC];
1004         u32     rqtn;
1005         u32     tirn[MLX5E_NUM_TT];
1006
1007         struct mlx5e_flow_tables fts;
1008         struct mlx5e_eth_addr_db eth_addr;
1009         struct mlx5e_vlan_db vlan;
1010
1011         struct mlx5e_params params;
1012         struct mlx5e_params_ethtool params_ethtool;
1013         union mlx5_core_pci_diagnostics params_pci;
1014         union mlx5_core_general_diagnostics params_general;
1015         struct mtx async_events_mtx;    /* sync hw events */
1016         struct work_struct update_stats_work;
1017         struct work_struct update_carrier_work;
1018         struct work_struct set_rx_mode_work;
1019         MLX5_DECLARE_DOORBELL_LOCK(doorbell_lock)
1020
1021         struct ifnet *ifp;
1022         struct sysctl_ctx_list sysctl_ctx;
1023         struct sysctl_oid *sysctl_ifnet;
1024         struct sysctl_oid *sysctl_hw;
1025         int     sysctl_debug;
1026         struct mlx5e_stats stats;
1027         int     counter_set_id;
1028
1029         struct workqueue_struct *wq;
1030
1031         eventhandler_tag vlan_detach;
1032         eventhandler_tag vlan_attach;
1033         struct ifmedia media;
1034         int     media_status_last;
1035         int     media_active_last;
1036
1037         struct callout watchdog;
1038 #ifdef RATELIMIT
1039         struct mlx5e_rl_priv_data rl;
1040 #endif
1041
1042         struct callout tstmp_clbr;
1043         int     clbr_done;
1044         int     clbr_curr;
1045         struct mlx5e_clbr_point clbr_points[2];
1046         u_int   clbr_gen;
1047
1048         struct mlx5e_channel channel[];
1049 };
1050
1051 #define MLX5E_NET_IP_ALIGN 2
1052
1053 struct mlx5e_tx_wqe {
1054         struct mlx5_wqe_ctrl_seg ctrl;
1055         struct mlx5_wqe_eth_seg eth;
1056 };
1057
1058 struct mlx5e_rx_wqe {
1059         struct mlx5_wqe_srq_next_seg next;
1060         struct mlx5_wqe_data_seg data[];
1061 };
1062
1063 /* the size of the structure above must be power of two */
1064 CTASSERT(powerof2(sizeof(struct mlx5e_rx_wqe)));
1065
1066 struct mlx5e_eeprom {
1067         int     lock_bit;
1068         int     i2c_addr;
1069         int     page_num;
1070         int     device_addr;
1071         int     module_num;
1072         int     len;
1073         int     type;
1074         int     page_valid;
1075         u32     *data;
1076 };
1077
1078 #define MLX5E_FLD_MAX(typ, fld) ((1ULL << __mlx5_bit_sz(typ, fld)) - 1ULL)
1079
1080 int     mlx5e_xmit(struct ifnet *, struct mbuf *);
1081
1082 int     mlx5e_open_locked(struct ifnet *);
1083 int     mlx5e_close_locked(struct ifnet *);
1084
1085 void    mlx5e_cq_error_event(struct mlx5_core_cq *mcq, int event);
1086 void    mlx5e_rx_cq_comp(struct mlx5_core_cq *);
1087 void    mlx5e_tx_cq_comp(struct mlx5_core_cq *);
1088 struct mlx5_cqe64 *mlx5e_get_cqe(struct mlx5e_cq *cq);
1089
1090 void    mlx5e_dim_work(struct work_struct *);
1091 void    mlx5e_dim_build_cq_param(struct mlx5e_priv *, struct mlx5e_cq_param *);
1092
1093 int     mlx5e_open_flow_table(struct mlx5e_priv *priv);
1094 void    mlx5e_close_flow_table(struct mlx5e_priv *priv);
1095 void    mlx5e_set_rx_mode_core(struct mlx5e_priv *priv);
1096 void    mlx5e_set_rx_mode_work(struct work_struct *work);
1097
1098 void    mlx5e_vlan_rx_add_vid(void *, struct ifnet *, u16);
1099 void    mlx5e_vlan_rx_kill_vid(void *, struct ifnet *, u16);
1100 void    mlx5e_enable_vlan_filter(struct mlx5e_priv *priv);
1101 void    mlx5e_disable_vlan_filter(struct mlx5e_priv *priv);
1102 int     mlx5e_add_all_vlan_rules(struct mlx5e_priv *priv);
1103 void    mlx5e_del_all_vlan_rules(struct mlx5e_priv *priv);
1104
1105 static inline void
1106 mlx5e_tx_notify_hw(struct mlx5e_sq *sq, u32 *wqe, int bf_sz)
1107 {
1108         u16 ofst = MLX5_BF_OFFSET + sq->bf_offset;
1109
1110         /* ensure wqe is visible to device before updating doorbell record */
1111         wmb();
1112
1113         *sq->wq.db = cpu_to_be32(sq->pc);
1114
1115         /*
1116          * Ensure the doorbell record is visible to device before ringing
1117          * the doorbell:
1118          */
1119         wmb();
1120
1121         if (bf_sz) {
1122                 __iowrite64_copy(sq->uar.bf_map + ofst, wqe, bf_sz);
1123
1124                 /* flush the write-combining mapped buffer */
1125                 wmb();
1126
1127         } else {
1128                 mlx5_write64(wqe, sq->uar.map + ofst,
1129                     MLX5_GET_DOORBELL_LOCK(&sq->priv->doorbell_lock));
1130         }
1131
1132         sq->bf_offset ^= sq->bf_buf_size;
1133 }
1134
1135 static inline void
1136 mlx5e_cq_arm(struct mlx5e_cq *cq, spinlock_t *dblock)
1137 {
1138         struct mlx5_core_cq *mcq;
1139
1140         mcq = &cq->mcq;
1141         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, dblock, cq->wq.cc);
1142 }
1143
1144 static inline void
1145 mlx5e_ref_channel(struct mlx5e_priv *priv)
1146 {
1147
1148         KASSERT(priv->channel_refs < INT_MAX,
1149             ("Channel refs will overflow"));
1150         atomic_fetchadd_int(&priv->channel_refs, 1);
1151 }
1152
1153 static inline void
1154 mlx5e_unref_channel(struct mlx5e_priv *priv)
1155 {
1156
1157         KASSERT(priv->channel_refs > 0,
1158             ("Channel refs is not greater than zero"));
1159         atomic_fetchadd_int(&priv->channel_refs, -1);
1160 }
1161
1162 extern const struct ethtool_ops mlx5e_ethtool_ops;
1163 void    mlx5e_create_ethtool(struct mlx5e_priv *);
1164 void    mlx5e_create_stats(struct sysctl_ctx_list *,
1165     struct sysctl_oid_list *, const char *,
1166     const char **, unsigned, u64 *);
1167 void    mlx5e_send_nop(struct mlx5e_sq *, u32);
1168 void    mlx5e_sq_cev_timeout(void *);
1169 int     mlx5e_refresh_channel_params(struct mlx5e_priv *);
1170 int     mlx5e_open_cq(struct mlx5e_priv *, struct mlx5e_cq_param *,
1171     struct mlx5e_cq *, mlx5e_cq_comp_t *, int eq_ix);
1172 void    mlx5e_close_cq(struct mlx5e_cq *);
1173 void    mlx5e_free_sq_db(struct mlx5e_sq *);
1174 int     mlx5e_alloc_sq_db(struct mlx5e_sq *);
1175 int     mlx5e_enable_sq(struct mlx5e_sq *, struct mlx5e_sq_param *, int tis_num);
1176 int     mlx5e_modify_sq(struct mlx5e_sq *, int curr_state, int next_state);
1177 void    mlx5e_disable_sq(struct mlx5e_sq *);
1178 void    mlx5e_drain_sq(struct mlx5e_sq *);
1179 void    mlx5e_modify_tx_dma(struct mlx5e_priv *priv, uint8_t value);
1180 void    mlx5e_modify_rx_dma(struct mlx5e_priv *priv, uint8_t value);
1181 void    mlx5e_resume_sq(struct mlx5e_sq *sq);
1182 void    mlx5e_update_sq_inline(struct mlx5e_sq *sq);
1183 void    mlx5e_refresh_sq_inline(struct mlx5e_priv *priv);
1184
1185 #endif                                  /* _MLX5_EN_H_ */