sys/i386/include/specialreg.h

   1 /*-
   2  * Copyright (c) 1991 The Regents of the University of California.
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  * 4. Neither the name of the University nor the names of its contributors
  14  *    may be used to endorse or promote products derived from this software
  15  *    without specific prior written permission.
  16  *
  17  * THIS SOFTWARE IS PROVIDED BY THE REGENTS AND CONTRIBUTORS ``AS IS'' AND
  18  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  19  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  20  * ARE DISCLAIMED.  IN NO EVENT SHALL THE REGENTS OR CONTRIBUTORS BE LIABLE
  21  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  22  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  23  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  24  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  25  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  26  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  27  * SUCH DAMAGE.
  28  *
  29  *      from: @(#)specialreg.h  7.1 (Berkeley) 5/9/91
  30  * $FreeBSD$
  31  */
  32
  33 #ifndef _MACHINE_SPECIALREG_H_
  34 #define _MACHINE_SPECIALREG_H_
  35
  36 /*
  37  * Bits in 386 special registers:
  38  */
  39 #define CR0_PE  0x00000001      /* Protected mode Enable */
  40 #define CR0_MP  0x00000002      /* "Math" (fpu) Present */
  41 #define CR0_EM  0x00000004      /* EMulate FPU instructions. (trap ESC only) */
  42 #define CR0_TS  0x00000008      /* Task Switched (if MP, trap ESC and WAIT) */
  43 #define CR0_PG  0x80000000      /* PaGing enable */
  44
  45 /*
  46  * Bits in 486 special registers:
  47  */
  48 #define CR0_NE  0x00000020      /* Numeric Error enable (EX16 vs IRQ13) */
  49 #define CR0_WP  0x00010000      /* Write Protect (honor page protect in
  50                                                            all modes) */
  51 #define CR0_AM  0x00040000      /* Alignment Mask (set to enable AC flag) */
  52 #define CR0_NW  0x20000000      /* Not Write-through */
  53 #define CR0_CD  0x40000000      /* Cache Disable */
  54
  55 /*
  56  * Bits in PPro special registers
  57  */
  58 #define CR4_VME 0x00000001      /* Virtual 8086 mode extensions */
  59 #define CR4_PVI 0x00000002      /* Protected-mode virtual interrupts */
  60 #define CR4_TSD 0x00000004      /* Time stamp disable */
  61 #define CR4_DE  0x00000008      /* Debugging extensions */
  62 #define CR4_PSE 0x00000010      /* Page size extensions */
  63 #define CR4_PAE 0x00000020      /* Physical address extension */
  64 #define CR4_MCE 0x00000040      /* Machine check enable */
  65 #define CR4_PGE 0x00000080      /* Page global enable */
  66 #define CR4_PCE 0x00000100      /* Performance monitoring counter enable */
  67 #define CR4_FXSR 0x00000200     /* Fast FPU save/restore used by OS */
  68 #define CR4_XMM 0x00000400      /* enable SIMD/MMX2 to use except 16 */
  69
  70 /*
  71  * Bits in AMD64 special registers.  EFER is 64 bits wide.
  72  */
  73 #define EFER_NXE 0x000000800    /* PTE No-Execute bit enable (R/W) */
  74
  75 /*
  76  * CPUID instruction features register
  77  */
  78 #define CPUID_FPU       0x00000001
  79 #define CPUID_VME       0x00000002
  80 #define CPUID_DE        0x00000004
  81 #define CPUID_PSE       0x00000008
  82 #define CPUID_TSC       0x00000010
  83 #define CPUID_MSR       0x00000020
  84 #define CPUID_PAE       0x00000040
  85 #define CPUID_MCE       0x00000080
  86 #define CPUID_CX8       0x00000100
  87 #define CPUID_APIC      0x00000200
  88 #define CPUID_B10       0x00000400
  89 #define CPUID_SEP       0x00000800
  90 #define CPUID_MTRR      0x00001000
  91 #define CPUID_PGE       0x00002000
  92 #define CPUID_MCA       0x00004000
  93 #define CPUID_CMOV      0x00008000
  94 #define CPUID_PAT       0x00010000
  95 #define CPUID_PSE36     0x00020000
  96 #define CPUID_PSN       0x00040000
  97 #define CPUID_CLFSH     0x00080000
  98 #define CPUID_B20       0x00100000
  99 #define CPUID_DS        0x00200000
 100 #define CPUID_ACPI      0x00400000
 101 #define CPUID_MMX       0x00800000
 102 #define CPUID_FXSR      0x01000000
 103 #define CPUID_SSE       0x02000000
 104 #define CPUID_XMM       0x02000000
 105 #define CPUID_SSE2      0x04000000
 106 #define CPUID_SS        0x08000000
 107 #define CPUID_HTT       0x10000000
 108 #define CPUID_TM        0x20000000
 109 #define CPUID_IA64      0x40000000
 110 #define CPUID_PBE       0x80000000
 111
 112 #define CPUID2_SSE3     0x00000001
 113 #define CPUID2_MON      0x00000008
 114 #define CPUID2_DS_CPL   0x00000010
 115 #define CPUID2_VMX      0x00000020
 116 #define CPUID2_SMX      0x00000040
 117 #define CPUID2_EST      0x00000080
 118 #define CPUID2_TM2      0x00000100
 119 #define CPUID2_SSSE3    0x00000200
 120 #define CPUID2_CNXTID   0x00000400
 121 #define CPUID2_CX16     0x00002000
 122 #define CPUID2_XTPR     0x00004000
 123 #define CPUID2_PDCM     0x00008000
 124 #define CPUID2_DCA      0x00040000
 125
 126 /*
 127  * Important bits in the AMD extended cpuid flags
 128  */
 129 #define AMDID_SYSCALL   0x00000800
 130 #define AMDID_MP        0x00080000
 131 #define AMDID_NX        0x00100000
 132 #define AMDID_EXT_MMX   0x00400000
 133 #define AMDID_FFXSR     0x01000000
 134 #define AMDID_RDTSCP    0x08000000
 135 #define AMDID_LM        0x20000000
 136 #define AMDID_EXT_3DNOW 0x40000000
 137 #define AMDID_3DNOW     0x80000000
 138
 139 #define AMDID2_LAHF     0x00000001
 140 #define AMDID2_CMP      0x00000002
 141 #define AMDID2_SVM      0x00000004
 142 #define AMDID2_EXT_APIC 0x00000008
 143 #define AMDID2_CR8      0x00000010
 144 #define AMDID2_PREFETCH 0x00000100
 145
 146 /*
 147  * CPUID instruction 1 ebx info
 148  */
 149 #define CPUID_BRAND_INDEX       0x000000ff
 150 #define CPUID_CLFUSH_SIZE       0x0000ff00
 151 #define CPUID_HTT_CORES         0x00ff0000
 152 #define CPUID_LOCAL_APIC_ID     0xff000000
 153
 154 /*
 155  * AMD extended function 8000_0008h ecx info
 156  */
 157 #define AMDID_CMP_CORES         0x000000ff
 158
 159 /*
 160  * Model-specific registers for the i386 family
 161  */
 162 #define MSR_P5_MC_ADDR          0x000
 163 #define MSR_P5_MC_TYPE          0x001
 164 #define MSR_TSC                 0x010
 165 #define MSR_P5_CESR             0x011
 166 #define MSR_P5_CTR0             0x012
 167 #define MSR_P5_CTR1             0x013
 168 #define MSR_IA32_PLATFORM_ID    0x017
 169 #define MSR_APICBASE            0x01b
 170 #define MSR_EBL_CR_POWERON      0x02a
 171 #define MSR_TEST_CTL            0x033
 172 #define MSR_BIOS_UPDT_TRIG      0x079
 173 #define MSR_BBL_CR_D0           0x088
 174 #define MSR_BBL_CR_D1           0x089
 175 #define MSR_BBL_CR_D2           0x08a
 176 #define MSR_BIOS_SIGN           0x08b
 177 #define MSR_PERFCTR0            0x0c1
 178 #define MSR_PERFCTR1            0x0c2
 179 #define MSR_IA32_EXT_CONFIG     0x0ee   /* Undocumented. Core Solo/Duo only */
 180 #define MSR_MTRRcap             0x0fe
 181 #define MSR_BBL_CR_ADDR         0x116
 182 #define MSR_BBL_CR_DECC         0x118
 183 #define MSR_BBL_CR_CTL          0x119
 184 #define MSR_BBL_CR_TRIG         0x11a
 185 #define MSR_BBL_CR_BUSY         0x11b
 186 #define MSR_BBL_CR_CTL3         0x11e
 187 #define MSR_SYSENTER_CS_MSR     0x174
 188 #define MSR_SYSENTER_ESP_MSR    0x175
 189 #define MSR_SYSENTER_EIP_MSR    0x176
 190 #define MSR_MCG_CAP             0x179
 191 #define MSR_MCG_STATUS          0x17a
 192 #define MSR_MCG_CTL             0x17b
 193 #define MSR_EVNTSEL0            0x186
 194 #define MSR_EVNTSEL1            0x187
 195 #define MSR_THERM_CONTROL       0x19a
 196 #define MSR_THERM_INTERRUPT     0x19b
 197 #define MSR_THERM_STATUS        0x19c
 198 #define MSR_IA32_MISC_ENABLE    0x1a0
 199 #define MSR_DEBUGCTLMSR         0x1d9
 200 #define MSR_LASTBRANCHFROMIP    0x1db
 201 #define MSR_LASTBRANCHTOIP      0x1dc
 202 #define MSR_LASTINTFROMIP       0x1dd
 203 #define MSR_LASTINTTOIP         0x1de
 204 #define MSR_ROB_CR_BKUPTMPDR6   0x1e0
 205 #define MSR_MTRRVarBase         0x200
 206 #define MSR_MTRR64kBase         0x250
 207 #define MSR_MTRR16kBase         0x258
 208 #define MSR_MTRR4kBase          0x268
 209 #define MSR_PAT                 0x277
 210 #define MSR_MTRRdefType         0x2ff
 211 #define MSR_MC0_CTL             0x400
 212 #define MSR_MC0_STATUS          0x401
 213 #define MSR_MC0_ADDR            0x402
 214 #define MSR_MC0_MISC            0x403
 215 #define MSR_MC1_CTL             0x404
 216 #define MSR_MC1_STATUS          0x405
 217 #define MSR_MC1_ADDR            0x406
 218 #define MSR_MC1_MISC            0x407
 219 #define MSR_MC2_CTL             0x408
 220 #define MSR_MC2_STATUS          0x409
 221 #define MSR_MC2_ADDR            0x40a
 222 #define MSR_MC2_MISC            0x40b
 223 #define MSR_MC3_CTL             0x40c
 224 #define MSR_MC3_STATUS          0x40d
 225 #define MSR_MC3_ADDR            0x40e
 226 #define MSR_MC3_MISC            0x40f
 227 #define MSR_MC4_CTL             0x410
 228 #define MSR_MC4_STATUS          0x411
 229 #define MSR_MC4_ADDR            0x412
 230 #define MSR_MC4_MISC            0x413
 231
 232 /*
 233  * Constants related to MSR's.
 234  */
 235 #define APICBASE_RESERVED       0x000006ff
 236 #define APICBASE_BSP            0x00000100
 237 #define APICBASE_ENABLED        0x00000800
 238 #define APICBASE_ADDRESS        0xfffff000
 239
 240 /*
 241  * PAT modes.
 242  */
 243 #define PAT_UNCACHEABLE         0x00
 244 #define PAT_WRITE_COMBINING     0x01
 245 #define PAT_WRITE_THROUGH       0x04
 246 #define PAT_WRITE_PROTECTED     0x05
 247 #define PAT_WRITE_BACK          0x06
 248 #define PAT_UNCACHED            0x07
 249 #define PAT_VALUE(i, m)         ((long long)(m) << (8 * (i)))
 250 #define PAT_MASK(i)             PAT_VALUE(i, 0xff)
 251
 252 /*
 253  * Constants related to MTRRs
 254  */
 255 #define MTRR_UNCACHEABLE        0x00
 256 #define MTRR_WRITE_COMBINING    0x01
 257 #define MTRR_WRITE_THROUGH      0x04
 258 #define MTRR_WRITE_PROTECTED    0x05
 259 #define MTRR_WRITE_BACK         0x06
 260 #define MTRR_N64K               8       /* numbers of fixed-size entries */
 261 #define MTRR_N16K               16
 262 #define MTRR_N4K                64
 263 #define MTRR_CAP_WC             0x0000000000000400ULL
 264 #define MTRR_CAP_FIXED          0x0000000000000100ULL
 265 #define MTRR_CAP_VCNT           0x00000000000000ffULL
 266 #define MTRR_DEF_ENABLE         0x0000000000000800ULL
 267 #define MTRR_DEF_FIXED_ENABLE   0x0000000000000400ULL
 268 #define MTRR_DEF_TYPE           0x00000000000000ffULL
 269 #define MTRR_PHYSBASE_PHYSBASE  0x000ffffffffff000ULL
 270 #define MTRR_PHYSBASE_TYPE      0x00000000000000ffULL
 271 #define MTRR_PHYSMASK_PHYSMASK  0x000ffffffffff000ULL
 272 #define MTRR_PHYSMASK_VALID     0x0000000000000800ULL
 273
 274 /*
 275  * Cyrix configuration registers, accessible as IO ports.
 276  */
 277 #define CCR0                    0xc0    /* Configuration control register 0 */
 278 #define CCR0_NC0                0x01    /* First 64K of each 1M memory region is
 279                                                                    non-cacheable */
 280 #define CCR0_NC1                0x02    /* 640K-1M region is non-cacheable */
 281 #define CCR0_A20M               0x04    /* Enables A20M# input pin */
 282 #define CCR0_KEN                0x08    /* Enables KEN# input pin */
 283 #define CCR0_FLUSH              0x10    /* Enables FLUSH# input pin */
 284 #define CCR0_BARB               0x20    /* Flushes internal cache when entering hold
 285                                                                    state */
 286 #define CCR0_CO                 0x40    /* Cache org: 1=direct mapped, 0=2x set
 287                                                                    assoc */
 288 #define CCR0_SUSPEND    0x80    /* Enables SUSP# and SUSPA# pins */
 289
 290 #define CCR1                    0xc1    /* Configuration control register 1 */
 291 #define CCR1_RPL                0x01    /* Enables RPLSET and RPLVAL# pins */
 292 #define CCR1_SMI                0x02    /* Enables SMM pins */
 293 #define CCR1_SMAC               0x04    /* System management memory access */
 294 #define CCR1_MMAC               0x08    /* Main memory access */
 295 #define CCR1_NO_LOCK    0x10    /* Negate LOCK# */
 296 #define CCR1_SM3                0x80    /* SMM address space address region 3 */
 297
 298 #define CCR2                    0xc2
 299 #define CCR2_WB                 0x02    /* Enables WB cache interface pins */
 300 #define CCR2_SADS               0x02    /* Slow ADS */
 301 #define CCR2_LOCK_NW    0x04    /* LOCK NW Bit */
 302 #define CCR2_SUSP_HLT   0x08    /* Suspend on HALT */
 303 #define CCR2_WT1                0x10    /* WT region 1 */
 304 #define CCR2_WPR1               0x10    /* Write-protect region 1 */
 305 #define CCR2_BARB               0x20    /* Flushes write-back cache when entering
 306                                                                    hold state. */
 307 #define CCR2_BWRT               0x40    /* Enables burst write cycles */
 308 #define CCR2_USE_SUSP   0x80    /* Enables suspend pins */
 309
 310 #define CCR3                    0xc3
 311 #define CCR3_SMILOCK    0x01    /* SMM register lock */
 312 #define CCR3_NMI                0x02    /* Enables NMI during SMM */
 313 #define CCR3_LINBRST    0x04    /* Linear address burst cycles */
 314 #define CCR3_SMMMODE    0x08    /* SMM Mode */
 315 #define CCR3_MAPEN0             0x10    /* Enables Map0 */
 316 #define CCR3_MAPEN1             0x20    /* Enables Map1 */
 317 #define CCR3_MAPEN2             0x40    /* Enables Map2 */
 318 #define CCR3_MAPEN3             0x80    /* Enables Map3 */
 319
 320 #define CCR4                    0xe8
 321 #define CCR4_IOMASK             0x07
 322 #define CCR4_MEM                0x08    /* Enables momory bypassing */
 323 #define CCR4_DTE                0x10    /* Enables directory table entry cache */
 324 #define CCR4_FASTFPE    0x20    /* Fast FPU exception */
 325 #define CCR4_CPUID              0x80    /* Enables CPUID instruction */
 326
 327 #define CCR5                    0xe9
 328 #define CCR5_WT_ALLOC   0x01    /* Write-through allocate */
 329 #define CCR5_SLOP               0x02    /* LOOP instruction slowed down */
 330 #define CCR5_LBR1               0x10    /* Local bus region 1 */
 331 #define CCR5_ARREN              0x20    /* Enables ARR region */
 332
 333 #define CCR6                    0xea
 334
 335 #define CCR7                    0xeb
 336
 337 /* Performance Control Register (5x86 only). */
 338 #define PCR0                    0x20
 339 #define PCR0_RSTK               0x01    /* Enables return stack */
 340 #define PCR0_BTB                0x02    /* Enables branch target buffer */
 341 #define PCR0_LOOP               0x04    /* Enables loop */
 342 #define PCR0_AIS                0x08    /* Enables all instrcutions stalled to
 343                                                                    serialize pipe. */
 344 #define PCR0_MLR                0x10    /* Enables reordering of misaligned loads */
 345 #define PCR0_BTBRT              0x40    /* Enables BTB test register. */
 346 #define PCR0_LSSER              0x80    /* Disable reorder */
 347
 348 /* Device Identification Registers */
 349 #define DIR0                    0xfe
 350 #define DIR1                    0xff
 351
 352 /*
 353  * The following four 3-byte registers control the non-cacheable regions.
 354  * These registers must be written as three separate bytes.
 355  *
 356  * NCRx+0: A31-A24 of starting address
 357  * NCRx+1: A23-A16 of starting address
 358  * NCRx+2: A15-A12 of starting address | NCR_SIZE_xx.
 359  *
 360  * The non-cacheable region's starting address must be aligned to the
 361  * size indicated by the NCR_SIZE_xx field.
 362  */
 363 #define NCR1    0xc4
 364 #define NCR2    0xc7
 365 #define NCR3    0xca
 366 #define NCR4    0xcd
 367
 368 #define NCR_SIZE_0K     0
 369 #define NCR_SIZE_4K     1
 370 #define NCR_SIZE_8K     2
 371 #define NCR_SIZE_16K    3
 372 #define NCR_SIZE_32K    4
 373 #define NCR_SIZE_64K    5
 374 #define NCR_SIZE_128K   6
 375 #define NCR_SIZE_256K   7
 376 #define NCR_SIZE_512K   8
 377 #define NCR_SIZE_1M     9
 378 #define NCR_SIZE_2M     10
 379 #define NCR_SIZE_4M     11
 380 #define NCR_SIZE_8M     12
 381 #define NCR_SIZE_16M    13
 382 #define NCR_SIZE_32M    14
 383 #define NCR_SIZE_4G     15
 384
 385 /*
 386  * The address region registers are used to specify the location and
 387  * size for the eight address regions.
 388  *
 389  * ARRx + 0: A31-A24 of start address
 390  * ARRx + 1: A23-A16 of start address
 391  * ARRx + 2: A15-A12 of start address | ARR_SIZE_xx
 392  */
 393 #define ARR0    0xc4
 394 #define ARR1    0xc7
 395 #define ARR2    0xca
 396 #define ARR3    0xcd
 397 #define ARR4    0xd0
 398 #define ARR5    0xd3
 399 #define ARR6    0xd6
 400 #define ARR7    0xd9
 401
 402 #define ARR_SIZE_0K             0
 403 #define ARR_SIZE_4K             1
 404 #define ARR_SIZE_8K             2
 405 #define ARR_SIZE_16K    3
 406 #define ARR_SIZE_32K    4
 407 #define ARR_SIZE_64K    5
 408 #define ARR_SIZE_128K   6
 409 #define ARR_SIZE_256K   7
 410 #define ARR_SIZE_512K   8
 411 #define ARR_SIZE_1M             9
 412 #define ARR_SIZE_2M             10
 413 #define ARR_SIZE_4M             11
 414 #define ARR_SIZE_8M             12
 415 #define ARR_SIZE_16M    13
 416 #define ARR_SIZE_32M    14
 417 #define ARR_SIZE_4G             15
 418
 419 /*
 420  * The region control registers specify the attributes associated with
 421  * the ARRx addres regions.
 422  */
 423 #define RCR0    0xdc
 424 #define RCR1    0xdd
 425 #define RCR2    0xde
 426 #define RCR3    0xdf
 427 #define RCR4    0xe0
 428 #define RCR5    0xe1
 429 #define RCR6    0xe2
 430 #define RCR7    0xe3
 431
 432 #define RCR_RCD 0x01    /* Disables caching for ARRx (x = 0-6). */
 433 #define RCR_RCE 0x01    /* Enables caching for ARR7. */
 434 #define RCR_WWO 0x02    /* Weak write ordering. */
 435 #define RCR_WL  0x04    /* Weak locking. */
 436 #define RCR_WG  0x08    /* Write gathering. */
 437 #define RCR_WT  0x10    /* Write-through. */
 438 #define RCR_NLB 0x20    /* LBA# pin is not asserted. */
 439
 440 /* AMD Write Allocate Top-Of-Memory and Control Register */
 441 #define AMD_WT_ALLOC_TME        0x40000 /* top-of-memory enable */
 442 #define AMD_WT_ALLOC_PRE        0x20000 /* programmable range enable */
 443 #define AMD_WT_ALLOC_FRE        0x10000 /* fixed (A0000-FFFFF) range enable */
 444
 445 /* AMD64 MSR's */
 446 #define MSR_EFER        0xc0000080      /* extended features */
 447
 448 /* VIA ACE crypto featureset: for via_feature_rng */
 449 #define VIA_HAS_RNG             1       /* cpu has RNG */
 450
 451 /* VIA ACE crypto featureset: for via_feature_xcrypt */
 452 #define VIA_HAS_AES             1       /* cpu has AES */
 453 #define VIA_HAS_SHA             2       /* cpu has SHA1 & SHA256 */
 454 #define VIA_HAS_MM              4       /* cpu has RSA instructions */
 455 #define VIA_HAS_AESCTR          8       /* cpu has AES-CTR instructions */
 456
 457 /* Centaur Extended Feature flags */
 458 #define VIA_CPUID_HAS_RNG       0x000004
 459 #define VIA_CPUID_DO_RNG        0x000008
 460 #define VIA_CPUID_HAS_ACE       0x000040
 461 #define VIA_CPUID_DO_ACE        0x000080
 462 #define VIA_CPUID_HAS_ACE2      0x000100
 463 #define VIA_CPUID_DO_ACE2       0x000200
 464 #define VIA_CPUID_HAS_PHE       0x000400
 465 #define VIA_CPUID_DO_PHE        0x000800
 466 #define VIA_CPUID_HAS_PMM       0x001000
 467 #define VIA_CPUID_DO_PMM        0x002000
 468
 469 /* VIA ACE xcrypt-* instruction context control options */
 470 #define VIA_CRYPT_CWLO_ROUND_M          0x0000000f
 471 #define VIA_CRYPT_CWLO_ALG_M            0x00000070
 472 #define VIA_CRYPT_CWLO_ALG_AES          0x00000000
 473 #define VIA_CRYPT_CWLO_KEYGEN_M         0x00000080
 474 #define VIA_CRYPT_CWLO_KEYGEN_HW        0x00000000
 475 #define VIA_CRYPT_CWLO_KEYGEN_SW        0x00000080
 476 #define VIA_CRYPT_CWLO_NORMAL           0x00000000
 477 #define VIA_CRYPT_CWLO_INTERMEDIATE     0x00000100
 478 #define VIA_CRYPT_CWLO_ENCRYPT          0x00000000
 479 #define VIA_CRYPT_CWLO_DECRYPT          0x00000200
 480 #define VIA_CRYPT_CWLO_KEY128           0x0000000a      /* 128bit, 10 rds */
 481 #define VIA_CRYPT_CWLO_KEY192           0x0000040c      /* 192bit, 12 rds */
 482 #define VIA_CRYPT_CWLO_KEY256           0x0000080e      /* 256bit, 15 rds */
 483
 484 #ifndef LOCORE
 485 static __inline u_char
 486 read_cyrix_reg(u_char reg)
 487 {
 488         outb(0x22, reg);
 489         return inb(0x23);
 490 }
 491
 492 static __inline void
 493 write_cyrix_reg(u_char reg, u_char data)
 494 {
 495         outb(0x22, reg);
 496         outb(0x23, data);
 497 }
 498 #endif
 499
 500 #endif /* !_MACHINE_SPECIALREG_H_ */