sys/mips/cavium/octopcireg.h

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  39  ***********************license end**************************************/
  40 /* $FreeBSD$ */
  41
  42 #ifndef _CAVIUM_OCTOPCIREG_H_
  43 #define _CAVIUM_OCTOPCIREG_H_
  44
  45 /**
  46  * This is the bit decoding used for the Octeon PCI controller addresses for config space
  47  */
  48 typedef union
  49 {
  50     uint64_t    u64;
  51     uint64_t *  u64_ptr;
  52     uint32_t *  u32_ptr;
  53     uint16_t *  u16_ptr;
  54     uint8_t *   u8_ptr;
  55     struct
  56     {
  57         uint64_t    upper       : 2;
  58         uint64_t    reserved    : 13;
  59         uint64_t    io          : 1;
  60         uint64_t    did         : 5;
  61         uint64_t    subdid      : 3;
  62         uint64_t    reserved2   : 4;
  63         uint64_t    endian_swap : 2;
  64         uint64_t    reserved3   : 10;
  65         uint64_t    bus         : 8;
  66         uint64_t    dev         : 5;
  67         uint64_t    func        : 3;
  68         uint64_t    reg         : 8;
  69     } s;
  70 } octeon_pci_config_space_address_t;
  71
  72 typedef union
  73 {
  74     uint64_t    u64;
  75     uint32_t *  u32_ptr;
  76     uint16_t *  u16_ptr;
  77     uint8_t *   u8_ptr;
  78     struct
  79     {
  80         uint64_t    upper       : 2;
  81         uint64_t    reserved    : 13;
  82         uint64_t    io          : 1;
  83         uint64_t    did         : 5;
  84         uint64_t    subdid      : 3;
  85         uint64_t    reserved2   : 4;
  86         uint64_t    endian_swap : 2;
  87         uint64_t    res1        : 1;
  88         uint64_t    port        : 1;
  89         uint64_t    addr        : 32;
  90     } s;
  91 } octeon_pci_io_space_address_t;
  92
  93
  94 #define CVMX_OCT_SUBDID_PCI_CFG     1
  95 #define CVMX_OCT_SUBDID_PCI_IO      2
  96 #define CVMX_OCT_SUBDID_PCI_MEM1    3
  97 #define CVMX_OCT_SUBDID_PCI_MEM2    4
  98 #define CVMX_OCT_SUBDID_PCI_MEM3    5
  99 #define CVMX_OCT_SUBDID_PCI_MEM4    6
 100
 101 #define CVMX_OCT_PCI_IO_BASE    0x00004000
 102 #define CVMX_OCT_PCI_IO_SIZE    0x08000000
 103
 104 #define CVMX_OCT_PCI_MEM1_BASE  0xf0000000
 105 #define CVMX_OCT_PCI_MEM1_SIZE  0x0f000000
 106
 107 #endif /* !_CAVIUM_OCTOPCIREG_H_ */