sys/mips/include/cpuregs.h

   1 /*      $NetBSD: cpuregs.h,v 1.70 2006/05/15 02:26:54 simonb Exp $      */
   2
   3 /*
   4  * SPDX-License-Identifier: BSD-3-Clause
   5  *
   6  * Copyright (c) 1992, 1993
   7  *      The Regents of the University of California.  All rights reserved.
   8  *
   9  * This code is derived from software contributed to Berkeley by
  10  * Ralph Campbell and Rick Macklem.
  11  *
  12  * Redistribution and use in source and binary forms, with or without
  13  * modification, are permitted provided that the following conditions
  14  * are met:
  15  * 1. Redistributions of source code must retain the above copyright
  16  *    notice, this list of conditions and the following disclaimer.
  17  * 2. Redistributions in binary form must reproduce the above copyright
  18  *    notice, this list of conditions and the following disclaimer in the
  19  *    documentation and/or other materials provided with the distribution.
  20  * 3. Neither the name of the University nor the names of its contributors
  21  *    may be used to endorse or promote products derived from this software
  22  *    without specific prior written permission.
  23  *
  24  * THIS SOFTWARE IS PROVIDED BY THE REGENTS AND CONTRIBUTORS ``AS IS'' AND
  25  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  26  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  27  * ARE DISCLAIMED.  IN NO EVENT SHALL THE REGENTS OR CONTRIBUTORS BE LIABLE
  28  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  29  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  30  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  31  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  32  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  33  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  34  * SUCH DAMAGE.
  35  *
  36  *      @(#)machConst.h 8.1 (Berkeley) 6/10/93
  37  *
  38  * machConst.h --
  39  *
  40  *      Machine dependent constants.
  41  *
  42  *      Copyright (C) 1989 Digital Equipment Corporation.
  43  *      Permission to use, copy, modify, and distribute this software and
  44  *      its documentation for any purpose and without fee is hereby granted,
  45  *      provided that the above copyright notice appears in all copies.
  46  *      Digital Equipment Corporation makes no representations about the
  47  *      suitability of this software for any purpose.  It is provided "as is"
  48  *      without express or implied warranty.
  49  *
  50  * from: Header: /sprite/src/kernel/mach/ds3100.md/RCS/machConst.h,
  51  *      v 9.2 89/10/21 15:55:22 jhh Exp  SPRITE (DECWRL)
  52  * from: Header: /sprite/src/kernel/mach/ds3100.md/RCS/machAddrs.h,
  53  *      v 1.2 89/08/15 18:28:21 rab Exp  SPRITE (DECWRL)
  54  * from: Header: /sprite/src/kernel/vm/ds3100.md/RCS/vmPmaxConst.h,
  55  *      v 9.1 89/09/18 17:33:00 shirriff Exp  SPRITE (DECWRL)
  56  *
  57  * $FreeBSD$
  58  */
  59
  60 #ifndef _MIPS_CPUREGS_H_
  61 #define _MIPS_CPUREGS_H_
  62
  63 /*
  64  * Address space.
  65  * 32-bit mips CPUS partition their 32-bit address space into four segments:
  66  *
  67  * kuseg   0x00000000 - 0x7fffffff  User virtual mem,  mapped
  68  * kseg0   0x80000000 - 0x9fffffff  Physical memory, cached, unmapped
  69  * kseg1   0xa0000000 - 0xbfffffff  Physical memory, uncached, unmapped
  70  * kseg2   0xc0000000 - 0xffffffff  kernel-virtual,  mapped
  71  *
  72  * Caching of mapped addresses is controlled by bits in the TLB entry.
  73  */
  74
  75 #define MIPS_KSEG0_LARGEST_PHYS         (0x20000000)
  76 #define MIPS_KSEG0_PHYS_MASK            (0x1fffffff)
  77 #define MIPS_XKPHYS_LARGEST_PHYS        (0x10000000000)  /* 40 bit PA */
  78 #define MIPS_XKPHYS_PHYS_MASK           (0x0ffffffffff)
  79
  80 #ifndef LOCORE
  81 #define MIPS_KUSEG_START                0x00000000
  82 #define MIPS_KSEG0_START                ((intptr_t)(int32_t)0x80000000)
  83 #define MIPS_KSEG0_END                  ((intptr_t)(int32_t)0x9fffffff)
  84 #define MIPS_KSEG1_START                ((intptr_t)(int32_t)0xa0000000)
  85 #define MIPS_KSEG1_END                  ((intptr_t)(int32_t)0xbfffffff)
  86 #define MIPS_KSSEG_START                ((intptr_t)(int32_t)0xc0000000)
  87 #define MIPS_KSSEG_END                  ((intptr_t)(int32_t)0xdfffffff)
  88 #define MIPS_KSEG3_START                ((intptr_t)(int32_t)0xe0000000)
  89 #define MIPS_KSEG3_END                  ((intptr_t)(int32_t)0xffffffff)
  90 #define MIPS_KSEG2_START                MIPS_KSSEG_START
  91 #define MIPS_KSEG2_END                  MIPS_KSSEG_END
  92 #endif
  93
  94 #define MIPS_PHYS_TO_KSEG0(x)           ((uintptr_t)(x) | MIPS_KSEG0_START)
  95 #define MIPS_PHYS_TO_KSEG1(x)           ((uintptr_t)(x) | MIPS_KSEG1_START)
  96 #define MIPS_KSEG0_TO_PHYS(x)           ((uintptr_t)(x) & MIPS_KSEG0_PHYS_MASK)
  97 #define MIPS_KSEG1_TO_PHYS(x)           ((uintptr_t)(x) & MIPS_KSEG0_PHYS_MASK)
  98
  99 #define MIPS_IS_KSEG0_ADDR(x)                                   \
 100         (((vm_offset_t)(x) >= MIPS_KSEG0_START) &&              \
 101             ((vm_offset_t)(x) <= MIPS_KSEG0_END))
 102 #define MIPS_IS_KSEG1_ADDR(x)                                   \
 103         (((vm_offset_t)(x) >= MIPS_KSEG1_START) &&              \
 104             ((vm_offset_t)(x) <= MIPS_KSEG1_END))
 105 #define MIPS_IS_VALID_PTR(x)            (MIPS_IS_KSEG0_ADDR(x) || \
 106                                             MIPS_IS_KSEG1_ADDR(x))
 107
 108 /*
 109  * Cache Coherency Attributes:
 110  *      UC:     Uncached.
 111  *      UA:     Uncached accelerated.
 112  *      C:      Cacheable, coherency unspecified.
 113  *      CNC:    Cacheable non-coherent.
 114  *      CC:     Cacheable coherent.
 115  *      CCS:    Cacheable coherent, shared read.
 116  *      CCE:    Cacheable coherent, exclusive read.
 117  *      CCEW:   Cacheable coherent, exclusive write.
 118  *      CCUOW:  Cacheable coherent, update on write.
 119  *
 120  * Note that some bits vary in meaning across implementations (and that the
 121  * listing here is no doubt incomplete) and that the optimal cached mode varies
 122  * between implementations.  0x02 is required to be UC and 0x03 is required to
 123  * be a least C.
 124  *
 125  * We define the following logical bits:
 126  *      UNCACHED:
 127  *              The optimal uncached mode for the target CPU type.  This must
 128  *              be suitable for use in accessing memory-mapped devices.
 129  *      CACHED: The optional cached mode for the target CPU type.
 130  */
 131
 132 #define MIPS_CCA_UC             0x02    /* Uncached. */
 133 #define MIPS_CCA_C              0x03    /* Cacheable, coherency unspecified. */
 134
 135 #if defined(CPU_R4000) || defined(CPU_R10000)
 136 #define MIPS_CCA_CNC    0x03
 137 #define MIPS_CCA_CCE    0x04
 138 #define MIPS_CCA_CCEW   0x05
 139
 140 #ifdef CPU_R4000
 141 #define MIPS_CCA_CCUOW  0x06
 142 #endif
 143
 144 #ifdef CPU_R10000
 145 #define MIPS_CCA_UA     0x07
 146 #endif
 147
 148 #define MIPS_CCA_CACHED MIPS_CCA_CCEW
 149 #endif /* defined(CPU_R4000) || defined(CPU_R10000) */
 150
 151 #if defined(CPU_SB1)
 152 #define MIPS_CCA_CC     0x05    /* Cacheable Coherent. */
 153 #endif
 154
 155 #if defined(CPU_MIPS74K)
 156 #define MIPS_CCA_UNCACHED       0x02
 157 #define MIPS_CCA_CACHED         0x03
 158 #endif
 159
 160 /*
 161  * 1004K and 1074K cores, as well as interAptiv and proAptiv cores, support
 162  * Cacheable Coherent CCAs 0x04 and 0x05, as well as Cacheable non-Coherent
 163  * CCA 0x03 and Uncached Accelerated CCA 0x07
 164  */
 165 #if defined(CPU_MIPS1004K) || defined(CPU_MIPS1074K) || \
 166     defined(CPU_INTERAPTIV) || defined(CPU_PROAPTIV)
 167 #define MIPS_CCA_CNC            0x03
 168 #define MIPS_CCA_CCE            0x04
 169 #define MIPS_CCA_CCS            0x05
 170 #define MIPS_CCA_UA             0x07
 171
 172 /* We use shared read CCA for CACHED CCA */
 173 #define MIPS_CCA_CACHED         MIPS_CCA_CCS
 174 #endif
 175
 176 #if defined(CPU_XBURST)
 177 #define MIPS_CCA_UA             0x01
 178 #define MIPS_CCA_WC             MIPS_CCA_UA
 179 #endif
 180
 181 #ifndef MIPS_CCA_UNCACHED
 182 #define MIPS_CCA_UNCACHED       MIPS_CCA_UC
 183 #endif
 184
 185 /*
 186  * If we don't know which cached mode to use and there is a cache coherent
 187  * mode, use it.  If there is not a cache coherent mode, use the required
 188  * cacheable mode.
 189  */
 190 #ifndef MIPS_CCA_CACHED
 191 #ifdef MIPS_CCA_CC
 192 #define MIPS_CCA_CACHED MIPS_CCA_CC
 193 #else
 194 #define MIPS_CCA_CACHED MIPS_CCA_C
 195 #endif
 196 #endif
 197
 198 #define MIPS_PHYS_TO_XKPHYS(cca,x) \
 199         ((0x2ULL << 62) | ((unsigned long long)(cca) << 59) | (x))
 200 #define MIPS_PHYS_TO_XKPHYS_CACHED(x) \
 201         ((0x2ULL << 62) | ((unsigned long long)(MIPS_CCA_CACHED) << 59) | (x))
 202 #define MIPS_PHYS_TO_XKPHYS_UNCACHED(x) \
 203         ((0x2ULL << 62) | ((unsigned long long)(MIPS_CCA_UNCACHED) << 59) | (x))
 204
 205 #define MIPS_XKPHYS_TO_PHYS(x)          ((uintptr_t)(x) & MIPS_XKPHYS_PHYS_MASK)
 206
 207 #define MIPS_XKPHYS_START               0x8000000000000000
 208 #define MIPS_XKPHYS_END                 0xbfffffffffffffff
 209 #define MIPS_XUSEG_START                0x0000000000000000
 210 #define MIPS_XUSEG_END                  0x0000010000000000
 211 #define MIPS_XKSEG_START                0xc000000000000000
 212 #define MIPS_XKSEG_END                  0xc00000ff80000000
 213 #define MIPS_XKSEG_COMPAT32_START       0xffffffff80000000
 214 #define MIPS_XKSEG_COMPAT32_END         0xffffffffffffffff
 215 #define MIPS_XKSEG_TO_COMPAT32(va)      ((va) & 0xffffffff)
 216
 217 #ifdef __mips_n64
 218 #define MIPS_DIRECT_MAPPABLE(pa)        1
 219 #define MIPS_PHYS_TO_DIRECT(pa)         MIPS_PHYS_TO_XKPHYS_CACHED(pa)
 220 #define MIPS_PHYS_TO_DIRECT_UNCACHED(pa)        MIPS_PHYS_TO_XKPHYS_UNCACHED(pa)
 221 #define MIPS_DIRECT_TO_PHYS(va)         MIPS_XKPHYS_TO_PHYS(va)
 222 #else
 223 #define MIPS_DIRECT_MAPPABLE(pa)        ((pa) < MIPS_KSEG0_LARGEST_PHYS)
 224 #define MIPS_PHYS_TO_DIRECT(pa)         MIPS_PHYS_TO_KSEG0(pa)
 225 #define MIPS_PHYS_TO_DIRECT_UNCACHED(pa)        MIPS_PHYS_TO_KSEG1(pa)
 226 #define MIPS_DIRECT_TO_PHYS(va)         MIPS_KSEG0_TO_PHYS(va)
 227 #endif
 228
 229 /* CPU dependent mtc0 hazard hook */
 230 #if defined(CPU_CNMIPS) || defined(CPU_RMI)
 231 #define COP0_SYNC
 232 #elif defined(CPU_NLM)
 233 #define COP0_SYNC       .word 0xc0      /* ehb */
 234 #elif defined(CPU_SB1)
 235 #define COP0_SYNC  ssnop; ssnop; ssnop; ssnop; ssnop; ssnop; ssnop; ssnop; ssnop
 236 #elif defined(CPU_MIPS24K) || defined(CPU_MIPS34K) ||           \
 237       defined(CPU_MIPS74K) || defined(CPU_MIPS1004K)  ||        \
 238       defined(CPU_MIPS1074K) || defined(CPU_INTERAPTIV) ||      \
 239       defined(CPU_PROAPTIV)
 240 /*
 241  * According to MIPS32tm Architecture for Programmers, Vol.II, rev. 2.00:
 242  * "As EHB becomes standard in MIPS implementations, the previous SSNOPs can be
 243  *  removed, leaving only the EHB".
 244  * Also, all MIPS32 Release 2 implementations have the EHB instruction, which
 245  * resolves all execution hazards. The same goes for MIPS32 Release 3.
 246  */
 247 #define COP0_SYNC       .word 0xc0      /* ehb */
 248 #else
 249 /*
 250  * Pick a reasonable default based on the "typical" spacing described in the
 251  * "CP0 Hazards" chapter of MIPS Architecture Book Vol III.
 252  */
 253 #define COP0_SYNC  ssnop; ssnop; ssnop; ssnop; .word 0xc0;
 254 #endif
 255 #define COP0_HAZARD_FPUENABLE   nop; nop; nop; nop;
 256
 257 /*
 258  * The bits in the cause register.
 259  *
 260  * Bits common to r3000 and r4000:
 261  *
 262  *      MIPS_CR_BR_DELAY        Exception happened in branch delay slot.
 263  *      MIPS_CR_COP_ERR         Coprocessor error.
 264  *      MIPS_CR_IP              Interrupt pending bits defined below.
 265  *                              (same meaning as in CAUSE register).
 266  *      MIPS_CR_EXC_CODE        The exception type (see exception codes below).
 267  *
 268  * Differences:
 269  *  r3k has 4 bits of execption type, r4k has 5 bits.
 270  */
 271 #define MIPS_CR_BR_DELAY        0x80000000
 272 #define MIPS_CR_COP_ERR         0x30000000
 273 #define MIPS_CR_EXC_CODE        0x0000007C      /* five bits */
 274 #define MIPS_CR_IP              0x0000FF00
 275 #define MIPS_CR_EXC_CODE_SHIFT  2
 276 #define MIPS_CR_COP_ERR_SHIFT   28
 277
 278 /*
 279  * The bits in the status register.  All bits are active when set to 1.
 280  *
 281  *      R3000 status register fields:
 282  *      MIPS_SR_COP_USABILITY   Control the usability of the four coprocessors.
 283  *      MIPS_SR_TS              TLB shutdown.
 284  *
 285  *      MIPS_SR_INT_IE          Master (current) interrupt enable bit.
 286  *
 287  * Differences:
 288  *      r3k has cache control is via frobbing SR register bits, whereas the
 289  *      r4k cache control is via explicit instructions.
 290  *      r3k has a 3-entry stack of kernel/user bits, whereas the
 291  *      r4k has kernel/supervisor/user.
 292  */
 293 #define MIPS_SR_COP_USABILITY   0xf0000000
 294 #define MIPS_SR_COP_0_BIT       0x10000000
 295 #define MIPS_SR_COP_1_BIT       0x20000000
 296 #define MIPS_SR_COP_2_BIT       0x40000000
 297
 298         /* r4k and r3k differences, see below */
 299
 300 #define MIPS_SR_MX              0x01000000      /* MIPS64 */
 301 #define MIPS_SR_PX              0x00800000      /* MIPS64 */
 302 #define MIPS_SR_BEV             0x00400000      /* Use boot exception vector */
 303 #define MIPS_SR_TS              0x00200000
 304 #define MIPS_SR_DE              0x00010000
 305
 306 #define MIPS_SR_INT_IE          0x00000001
 307 /*#define MIPS_SR_MBZ           0x0f8000c0*/    /* Never used, true for r3k */
 308 #define MIPS_SR_INT_MASK        0x0000ff00
 309
 310 /*
 311  * R4000 status register bit definitons,
 312  * where different from r2000/r3000.
 313  */
 314 #define MIPS_SR_XX              0x80000000
 315 #define MIPS_SR_RP              0x08000000
 316 #define MIPS_SR_FR              0x04000000
 317 #define MIPS_SR_RE              0x02000000
 318
 319 #define MIPS_SR_DIAG_DL 0x01000000              /* QED 52xx */
 320 #define MIPS_SR_DIAG_IL 0x00800000              /* QED 52xx */
 321 #define MIPS_SR_SR              0x00100000
 322 #define MIPS_SR_NMI             0x00080000              /* MIPS32/64 */
 323 #define MIPS_SR_DIAG_CH 0x00040000
 324 #define MIPS_SR_DIAG_CE 0x00020000
 325 #define MIPS_SR_DIAG_PE 0x00010000
 326 #define MIPS_SR_EIE             0x00010000              /* TX79/R5900 */
 327 #define MIPS_SR_KX              0x00000080
 328 #define MIPS_SR_SX              0x00000040
 329 #define MIPS_SR_UX              0x00000020
 330 #define MIPS_SR_KSU_MASK        0x00000018
 331 #define MIPS_SR_KSU_USER        0x00000010
 332 #define MIPS_SR_KSU_SUPER       0x00000008
 333 #define MIPS_SR_KSU_KERNEL      0x00000000
 334 #define MIPS_SR_ERL             0x00000004
 335 #define MIPS_SR_EXL             0x00000002
 336
 337 /*
 338  * The interrupt masks.
 339  * If a bit in the mask is 1 then the interrupt is enabled (or pending).
 340  */
 341 #define MIPS_INT_MASK           0xff00
 342 #define MIPS_INT_MASK_5         0x8000
 343 #define MIPS_INT_MASK_4         0x4000
 344 #define MIPS_INT_MASK_3         0x2000
 345 #define MIPS_INT_MASK_2         0x1000
 346 #define MIPS_INT_MASK_1         0x0800
 347 #define MIPS_INT_MASK_0         0x0400
 348 #define MIPS_HARD_INT_MASK      0xfc00
 349 #define MIPS_SOFT_INT_MASK_1    0x0200
 350 #define MIPS_SOFT_INT_MASK_0    0x0100
 351
 352 /*
 353  * The bits in the MIPS3 config register.
 354  *
 355  *      bit 0..5: R/W, Bit 6..31: R/O
 356  */
 357
 358 /* kseg0 coherency algorithm - see MIPS3_TLB_ATTR values */
 359 #define MIPS_CONFIG_K0_MASK     0x00000007
 360
 361 /*
 362  * R/W Update on Store Conditional
 363  *      0: Store Conditional uses coherency algorithm specified by TLB
 364  *      1: Store Conditional uses cacheable coherent update on write
 365  */
 366 #define MIPS_CONFIG_CU          0x00000008
 367
 368 #define MIPS_CONFIG_DB          0x00000010      /* Primary D-cache line size */
 369 #define MIPS_CONFIG_IB          0x00000020      /* Primary I-cache line size */
 370 #define MIPS_CONFIG_CACHE_L1_LSIZE(config, bit) \
 371         (((config) & (bit)) ? 32 : 16)
 372
 373 #define MIPS_CONFIG_DC_MASK     0x000001c0      /* Primary D-cache size */
 374 #define MIPS_CONFIG_DC_SHIFT    6
 375 #define MIPS_CONFIG_IC_MASK     0x00000e00      /* Primary I-cache size */
 376 #define MIPS_CONFIG_IC_SHIFT    9
 377 #define MIPS_CONFIG_C_DEFBASE   0x1000          /* default base 2^12 */
 378
 379 /* Cache size mode indication: available only on Vr41xx CPUs */
 380 #define MIPS_CONFIG_CS          0x00001000
 381 #define MIPS_CONFIG_C_4100BASE  0x0400          /* base is 2^10 if CS=1 */
 382 #define MIPS_CONFIG_CACHE_SIZE(config, mask, base, shift) \
 383         ((base) << (((config) & (mask)) >> (shift)))
 384
 385 /* External cache enable: Controls L2 for R5000/Rm527x and L3 for Rm7000 */
 386 #define MIPS_CONFIG_SE          0x00001000
 387
 388 /* Block ordering: 0: sequential, 1: sub-block */
 389 #define MIPS_CONFIG_EB          0x00002000
 390
 391 /* ECC mode - 0: ECC mode, 1: parity mode */
 392 #define MIPS_CONFIG_EM          0x00004000
 393
 394 /* BigEndianMem - 0: kernel and memory are little endian, 1: big endian */
 395 #define MIPS_CONFIG_BE          0x00008000
 396
 397 /* Dirty Shared coherency state - 0: enabled, 1: disabled */
 398 #define MIPS_CONFIG_SM          0x00010000
 399
 400 /* Secondary Cache - 0: present, 1: not present */
 401 #define MIPS_CONFIG_SC          0x00020000
 402
 403 /* System Port width - 0: 64-bit, 1: 32-bit (QED RM523x), 2,3: reserved */
 404 #define MIPS_CONFIG_EW_MASK     0x000c0000
 405 #define MIPS_CONFIG_EW_SHIFT    18
 406
 407 /* Secondary Cache port width - 0: 128-bit data path to S-cache, 1: reserved */
 408 #define MIPS_CONFIG_SW          0x00100000
 409
 410 /* Split Secondary Cache Mode - 0: I/D mixed, 1: I/D separated by SCAddr(17) */
 411 #define MIPS_CONFIG_SS          0x00200000
 412
 413 /* Secondary Cache line size */
 414 #define MIPS_CONFIG_SB_MASK     0x00c00000
 415 #define MIPS_CONFIG_SB_SHIFT    22
 416 #define MIPS_CONFIG_CACHE_L2_LSIZE(config) \
 417         (0x10 << (((config) & MIPS_CONFIG_SB_MASK) >> MIPS_CONFIG_SB_SHIFT))
 418
 419 /* Write back data rate */
 420 #define MIPS_CONFIG_EP_MASK     0x0f000000
 421 #define MIPS_CONFIG_EP_SHIFT    24
 422
 423 /* System clock ratio - this value is CPU dependent */
 424 #define MIPS_CONFIG_EC_MASK     0x70000000
 425 #define MIPS_CONFIG_EC_SHIFT    28
 426
 427 /* Master-Checker Mode - 1: enabled */
 428 #define MIPS_CONFIG_CM          0x80000000
 429
 430 /*
 431  * The bits in the MIPS4 config register.
 432  */
 433
 434 /*
 435  * Location of exception vectors.
 436  *
 437  * Common vectors:  reset and UTLB miss.
 438  */
 439 #define MIPS_RESET_EXC_VEC      ((intptr_t)(int32_t)0xBFC00000)
 440 #define MIPS_UTLB_MISS_EXC_VEC  ((intptr_t)(int32_t)0x80000000)
 441
 442 /*
 443  * MIPS-III exception vectors
 444  */
 445 #define MIPS_XTLB_MISS_EXC_VEC ((intptr_t)(int32_t)0x80000080)
 446 #define MIPS_CACHE_ERR_EXC_VEC ((intptr_t)(int32_t)0x80000100)
 447 #define MIPS_GEN_EXC_VEC        ((intptr_t)(int32_t)0x80000180)
 448
 449 /*
 450  * MIPS32/MIPS64 (and some MIPS3) dedicated interrupt vector.
 451  */
 452 #define MIPS_INTR_EXC_VEC       0x80000200
 453
 454 /*
 455  * Coprocessor 0 registers:
 456  *
 457  *                              v--- width for mips I,III,32,64
 458  *                                   (3=32bit, 6=64bit, i=impl dep)
 459  *  0   MIPS_COP_0_TLB_INDEX    3333 TLB Index.
 460  *  1   MIPS_COP_0_TLB_RANDOM   3333 TLB Random.
 461  *  2   MIPS_COP_0_TLB_LO0      .636 r4k TLB entry low.
 462  *  3   MIPS_COP_0_TLB_LO1      .636 r4k TLB entry low, extended.
 463  *  4   MIPS_COP_0_TLB_CONTEXT  3636 TLB Context.
 464  *  4/2 MIPS_COP_0_USERLOCAL    ..36 UserLocal.
 465  *  5   MIPS_COP_0_TLB_PG_MASK  .333 TLB Page Mask register.
 466  *  6   MIPS_COP_0_TLB_WIRED    .333 Wired TLB number.
 467  *  7   MIPS_COP_0_HWRENA       ..33 rdHWR Enable.
 468  *  8   MIPS_COP_0_BAD_VADDR    3636 Bad virtual address.
 469  *  9   MIPS_COP_0_COUNT        .333 Count register.
 470  * 10   MIPS_COP_0_TLB_HI       3636 TLB entry high.
 471  * 11   MIPS_COP_0_COMPARE      .333 Compare (against Count).
 472  * 12   MIPS_COP_0_STATUS       3333 Status register.
 473  * 12/1 MIPS_COP_0_INTCTL       ..33 Interrupt setup (MIPS32/64 r2).
 474  * 13   MIPS_COP_0_CAUSE        3333 Exception cause register.
 475  * 14   MIPS_COP_0_EXC_PC       3636 Exception PC.
 476  * 15   MIPS_COP_0_PRID         3333 Processor revision identifier.
 477  * 16   MIPS_COP_0_CONFIG       3333 Configuration register.
 478  * 16/1 MIPS_COP_0_CONFIG1      ..33 Configuration register 1.
 479  * 16/2 MIPS_COP_0_CONFIG2      ..33 Configuration register 2.
 480  * 16/3 MIPS_COP_0_CONFIG3      ..33 Configuration register 3.
 481  * 16/4 MIPS_COP_0_CONFIG4      ..33 Configuration register 4.
 482  * 17   MIPS_COP_0_LLADDR       .336 Load Linked Address.
 483  * 18   MIPS_COP_0_WATCH_LO     .336 WatchLo register.
 484  * 19   MIPS_COP_0_WATCH_HI     .333 WatchHi register.
 485  * 20   MIPS_COP_0_TLB_XCONTEXT .6.6 TLB XContext register.
 486  * 23   MIPS_COP_0_DEBUG        .... Debug JTAG register.
 487  * 24   MIPS_COP_0_DEPC         .... DEPC JTAG register.
 488  * 25   MIPS_COP_0_PERFCNT      ..36 Performance Counter register.
 489  * 26   MIPS_COP_0_ECC          .3ii ECC / Error Control register.
 490  * 27   MIPS_COP_0_CACHE_ERR    .3ii Cache Error register.
 491  * 28/0 MIPS_COP_0_TAG_LO       .3ii Cache TagLo register (instr).
 492  * 28/1 MIPS_COP_0_DATA_LO      ..ii Cache DataLo register (instr).
 493  * 28/2 MIPS_COP_0_TAG_LO       ..ii Cache TagLo register (data).
 494  * 28/3 MIPS_COP_0_DATA_LO      ..ii Cache DataLo register (data).
 495  * 29/0 MIPS_COP_0_TAG_HI       .3ii Cache TagHi register (instr).
 496  * 29/1 MIPS_COP_0_DATA_HI      ..ii Cache DataHi register (instr).
 497  * 29/2 MIPS_COP_0_TAG_HI       ..ii Cache TagHi register (data).
 498  * 29/3 MIPS_COP_0_DATA_HI      ..ii Cache DataHi register (data).
 499  * 30   MIPS_COP_0_ERROR_PC     .636 Error EPC register.
 500  * 31   MIPS_COP_0_DESAVE       .... DESAVE JTAG register.
 501  */
 502
 503 /* Deal with inclusion from an assembly file. */
 504 #if defined(_LOCORE) || defined(LOCORE)
 505 #define _(n)    $n
 506 #else
 507 #define _(n)    n
 508 #endif
 509
 510
 511 #define MIPS_COP_0_TLB_INDEX    _(0)
 512 #define MIPS_COP_0_TLB_RANDOM   _(1)
 513         /* Name and meaning of  TLB bits for $2 differ on r3k and r4k. */
 514
 515 #define MIPS_COP_0_TLB_CONTEXT  _(4)
 516                                         /* $5 and $6 new with MIPS-III */
 517 #define MIPS_COP_0_BAD_VADDR    _(8)
 518 #define MIPS_COP_0_TLB_HI       _(10)
 519 #define MIPS_COP_0_STATUS       _(12)
 520 #define MIPS_COP_0_CAUSE        _(13)
 521 #define MIPS_COP_0_EXC_PC       _(14)
 522 #define MIPS_COP_0_PRID         _(15)
 523
 524 /* MIPS-III */
 525 #define MIPS_COP_0_TLB_LO0      _(2)
 526 #define MIPS_COP_0_TLB_LO1      _(3)
 527
 528 #define MIPS_COP_0_TLB_PG_MASK  _(5)
 529 #define MIPS_COP_0_TLB_WIRED    _(6)
 530
 531 #define MIPS_COP_0_COUNT        _(9)
 532 #define MIPS_COP_0_COMPARE      _(11)
 533 #ifdef CPU_XBURST
 534 #define MIPS_COP_0_XBURST_C12   _(12)
 535 #endif
 536 #define MIPS_COP_0_CONFIG       _(16)
 537 #define MIPS_COP_0_LLADDR       _(17)
 538 #define MIPS_COP_0_WATCH_LO     _(18)
 539 #define MIPS_COP_0_WATCH_HI     _(19)
 540 #define MIPS_COP_0_TLB_XCONTEXT _(20)
 541 #ifdef CPU_XBURST
 542 #define MIPS_COP_0_XBURST_MBOX  _(20)
 543 #endif
 544
 545 #define MIPS_COP_0_ECC          _(26)
 546 #define MIPS_COP_0_CACHE_ERR    _(27)
 547 #define MIPS_COP_0_TAG_LO       _(28)
 548 #define MIPS_COP_0_TAG_HI       _(29)
 549 #define MIPS_COP_0_ERROR_PC     _(30)
 550
 551 /* MIPS32/64 */
 552 #define MIPS_COP_0_USERLOCAL    _(4)    /* sel 2 is userlevel register */
 553 #define MIPS_COP_0_HWRENA       _(7)
 554 #define MIPS_COP_0_INTCTL       _(12)
 555 #define MIPS_COP_0_DEBUG        _(23)
 556 #define MIPS_COP_0_DEPC         _(24)
 557 #define MIPS_COP_0_PERFCNT      _(25)
 558 #define MIPS_COP_0_DATA_LO      _(28)
 559 #define MIPS_COP_0_DATA_HI      _(29)
 560 #define MIPS_COP_0_DESAVE       _(31)
 561
 562 /* MIPS32 Config register definitions */
 563 #define MIPS_MMU_NONE                   0x00            /* No MMU present */
 564 #define MIPS_MMU_TLB                    0x01            /* Standard TLB */
 565 #define MIPS_MMU_BAT                    0x02            /* Standard BAT */
 566 #define MIPS_MMU_FIXED                  0x03            /* Standard fixed mapping */
 567
 568 /*
 569  * IntCtl Register Fields
 570  */
 571 #define MIPS_INTCTL_IPTI_MASK   0xE0000000      /* bits 31..29 timer intr # */
 572 #define MIPS_INTCTL_IPTI_SHIFT  29
 573 #define MIPS_INTCTL_IPPCI_MASK  0x1C000000      /* bits 26..29 perf counter intr # */
 574 #define MIPS_INTCTL_IPPCI_SHIFT 26
 575 #define MIPS_INTCTL_VS_MASK     0x000001F0      /* bits 5..9 vector spacing */
 576 #define MIPS_INTCTL_VS_SHIFT    4
 577
 578 /*
 579  * Config Register Fields
 580  * (See "MIPS Architecture for Programmers Volume III", MD00091, Table 9.39)
 581  */
 582 #define MIPS_CONFIG0_M          0x80000000      /* Flag: Config1 is present. */
 583 #define MIPS_CONFIG0_MT_MASK    0x00000380      /* bits 9..7 MMU Type */
 584 #define MIPS_CONFIG0_MT_SHIFT   7
 585 #define MIPS_CONFIG0_BE         0x00008000      /* data is big-endian */
 586 #define MIPS_CONFIG0_VI         0x00000008      /* inst cache is virtual */
 587
 588 /*
 589  * Config1 Register Fields
 590  * (See "MIPS Architecture for Programmers Volume III", MD00091, Table 9-1)
 591  */
 592 #define MIPS_CONFIG1_M          0x80000000      /* Flag: Config2 is present. */
 593 #define MIPS_CONFIG1_TLBSZ_MASK         0x7E000000      /* bits 30..25 # tlb entries minus one */
 594 #define MIPS_CONFIG1_TLBSZ_SHIFT        25
 595
 596 #define MIPS_CONFIG1_IS_MASK            0x01C00000      /* bits 24..22 icache sets per way */
 597 #define MIPS_CONFIG1_IS_SHIFT           22
 598 #define MIPS_CONFIG1_IL_MASK            0x00380000      /* bits 21..19 icache line size */
 599 #define MIPS_CONFIG1_IL_SHIFT           19
 600 #define MIPS_CONFIG1_IA_MASK            0x00070000      /* bits 18..16 icache associativity */
 601 #define MIPS_CONFIG1_IA_SHIFT           16
 602 #define MIPS_CONFIG1_DS_MASK            0x0000E000      /* bits 15..13 dcache sets per way */
 603 #define MIPS_CONFIG1_DS_SHIFT           13
 604 #define MIPS_CONFIG1_DL_MASK            0x00001C00      /* bits 12..10 dcache line size */
 605 #define MIPS_CONFIG1_DL_SHIFT           10
 606 #define MIPS_CONFIG1_DA_MASK            0x00000380      /* bits  9.. 7 dcache associativity */
 607 #define MIPS_CONFIG1_DA_SHIFT           7
 608 #define MIPS_CONFIG1_LOWBITS            0x0000007F
 609 #define MIPS_CONFIG1_C2                 0x00000040      /* Coprocessor 2 implemented */
 610 #define MIPS_CONFIG1_MD                 0x00000020      /* MDMX ASE implemented (MIPS64) */
 611 #define MIPS_CONFIG1_PC                 0x00000010      /* Performance counters implemented */
 612 #define MIPS_CONFIG1_WR                 0x00000008      /* Watch registers implemented */
 613 #define MIPS_CONFIG1_CA                 0x00000004      /* MIPS16e ISA implemented */
 614 #define MIPS_CONFIG1_EP                 0x00000002      /* EJTAG implemented */
 615 #define MIPS_CONFIG1_FP                 0x00000001      /* FPU implemented */
 616
 617 #define MIPS_CONFIG2_SA_SHIFT           0               /* Secondary cache associativity */
 618 #define MIPS_CONFIG2_SA_MASK            0xf
 619 #define MIPS_CONFIG2_SL_SHIFT           4               /* Secondary cache line size */
 620 #define MIPS_CONFIG2_SL_MASK            0xf
 621 #define MIPS_CONFIG2_SS_SHIFT           8               /* Secondary cache sets per way */
 622 #define MIPS_CONFIG2_SS_MASK            0xf
 623
 624 #define MIPS_CONFIG3_CMGCR_MASK         (1 << 29)       /* Coherence manager present */
 625
 626 /*
 627  * Config2 Register Fields
 628  * (See "MIPS Architecture for Programmers Volume III", MD00091, Table 9.40)
 629  */
 630 #define MIPS_CONFIG2_M          0x80000000      /* Flag: Config3 is present. */
 631
 632 /*
 633  * Config3 Register Fields
 634  * (See "MIPS Architecture for Programmers Volume III", MD00091, Table 9.41)
 635  */
 636 #define MIPS_CONFIG3_M          0x80000000      /* Flag: Config4 is present */
 637 #define MIPS_CONFIG3_ULR        0x00002000      /* UserLocal reg implemented */
 638
 639 #define MIPS_CONFIG4_MMUSIZEEXT         0x000000FF      /* bits 7.. 0 MMU Size Extension */
 640 #define MIPS_CONFIG4_MMUEXTDEF          0x0000C000      /* bits 15.14 MMU Extension Definition */
 641 #define MIPS_CONFIG4_MMUEXTDEF_MMUSIZEEXT       0x00004000 /* This values denotes CONFIG4 bits  */
 642
 643 /*
 644  * Values for the code field in a break instruction.
 645  */
 646 #define MIPS_BREAK_INSTR        0x0000000d
 647 #define MIPS_BREAK_VAL_MASK     0x03ff0000
 648 #define MIPS_BREAK_VAL_SHIFT    16
 649 #define MIPS_BREAK_KDB_VAL      512
 650 #define MIPS_BREAK_SSTEP_VAL    513
 651 #define MIPS_BREAK_BRKPT_VAL    514
 652 #define MIPS_BREAK_SOVER_VAL    515
 653 #define MIPS_BREAK_DDB_VAL      516
 654 #define MIPS_BREAK_KDB          (MIPS_BREAK_INSTR | \
 655                                 (MIPS_BREAK_KDB_VAL << MIPS_BREAK_VAL_SHIFT))
 656 #define MIPS_BREAK_SSTEP        (MIPS_BREAK_INSTR | \
 657                                 (MIPS_BREAK_SSTEP_VAL << MIPS_BREAK_VAL_SHIFT))
 658 #define MIPS_BREAK_BRKPT        (MIPS_BREAK_INSTR | \
 659                                 (MIPS_BREAK_BRKPT_VAL << MIPS_BREAK_VAL_SHIFT))
 660 #define MIPS_BREAK_SOVER        (MIPS_BREAK_INSTR | \
 661                                 (MIPS_BREAK_SOVER_VAL << MIPS_BREAK_VAL_SHIFT))
 662 #define MIPS_BREAK_DDB          (MIPS_BREAK_INSTR | \
 663                                 (MIPS_BREAK_DDB_VAL << MIPS_BREAK_VAL_SHIFT))
 664
 665 /*
 666  * Mininum and maximum cache sizes.
 667  */
 668 #define MIPS_MIN_CACHE_SIZE     (16 * 1024)
 669 #define MIPS_MAX_CACHE_SIZE     (256 * 1024)
 670 #define MIPS_MAX_PCACHE_SIZE    (32 * 1024)     /* max. primary cache size */
 671
 672 /*
 673  * The floating point version and status registers.
 674  */
 675 #define MIPS_FPU_ID     $0
 676 #define MIPS_FPU_CSR    $31
 677
 678 /*
 679  * The floating point coprocessor status register bits.
 680  */
 681 #define MIPS_FPU_ROUNDING_BITS          0x00000003
 682 #define MIPS_FPU_ROUND_RN               0x00000000
 683 #define MIPS_FPU_ROUND_RZ               0x00000001
 684 #define MIPS_FPU_ROUND_RP               0x00000002
 685 #define MIPS_FPU_ROUND_RM               0x00000003
 686 #define MIPS_FPU_STICKY_BITS            0x0000007c
 687 #define MIPS_FPU_STICKY_INEXACT         0x00000004
 688 #define MIPS_FPU_STICKY_UNDERFLOW       0x00000008
 689 #define MIPS_FPU_STICKY_OVERFLOW        0x00000010
 690 #define MIPS_FPU_STICKY_DIV0            0x00000020
 691 #define MIPS_FPU_STICKY_INVALID         0x00000040
 692 #define MIPS_FPU_ENABLE_BITS            0x00000f80
 693 #define MIPS_FPU_ENABLE_INEXACT         0x00000080
 694 #define MIPS_FPU_ENABLE_UNDERFLOW       0x00000100
 695 #define MIPS_FPU_ENABLE_OVERFLOW        0x00000200
 696 #define MIPS_FPU_ENABLE_DIV0            0x00000400
 697 #define MIPS_FPU_ENABLE_INVALID         0x00000800
 698 #define MIPS_FPU_EXCEPTION_BITS         0x0003f000
 699 #define MIPS_FPU_EXCEPTION_INEXACT      0x00001000
 700 #define MIPS_FPU_EXCEPTION_UNDERFLOW    0x00002000
 701 #define MIPS_FPU_EXCEPTION_OVERFLOW     0x00004000
 702 #define MIPS_FPU_EXCEPTION_DIV0         0x00008000
 703 #define MIPS_FPU_EXCEPTION_INVALID      0x00010000
 704 #define MIPS_FPU_EXCEPTION_UNIMPL       0x00020000
 705 #define MIPS_FPU_COND_BIT               0x00800000
 706 #define MIPS_FPU_FLUSH_BIT              0x01000000      /* r4k,  MBZ on r3k */
 707 #define MIPS_FPC_MBZ_BITS               0xfe7c0000
 708
 709
 710 /*
 711  * Constants to determine if have a floating point instruction.
 712  */
 713 #define MIPS_OPCODE_SHIFT       26
 714 #define MIPS_OPCODE_C1          0x11
 715
 716 /* Coherence manager constants */
 717 #define MIPS_CMGCRB_BASE        11
 718 #define MIPS_CMGCRF_BASE        (~((1 << MIPS_CMGCRB_BASE) - 1))
 719
 720 /*
 721  * Bits defined for for the HWREna (CP0 register 7, select 0).
 722  */
 723 #define MIPS_HWRENA_CPUNUM      (1<<0)  /* CPU number program is running on */
 724 #define MIPS_HWRENA_SYNCI_STEP  (1<<1)  /* Address step sized used with SYNCI */
 725 #define MIPS_HWRENA_CC          (1<<2)  /* Hi Res cycle counter */
 726 #define MIPS_HWRENA_CCRES       (1<<3)  /* Cycle counter resolution */
 727 #define MIPS_HWRENA_UL          (1<<29) /* UserLocal Register */
 728 #define MIPS_HWRENA_IMPL30      (1<<30) /* Implementation-dependent 30 */
 729 #define MIPS_HWRENA_IMPL31      (1<<31) /* Implementation-dependent 31 */
 730
 731 #endif /* _MIPS_CPUREGS_H_ */