sys/mips/ingenic/jz4780_mpboot.S

   1 /*-
   2  * Copyright (c) 2015 Alexander Kabaev
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  15  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  18  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  19  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  20  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  21  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  22  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  23  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  24  * SUCH DAMAGE.
  25  *
  26  * $FreeBSD$
  27  */
  28
  29 #include <machine/asm.h>
  30 #include <machine/cpu.h>
  31 #include <machine/cpuregs.h>
  32 #include <machine/cache_r4k.h>
  33
  34 #include "assym.s"
  35
  36 #define CACHE_SIZE (32 * 1024)
  37 #define CACHE_LINESIZE 32
  38
  39         .text
  40         .set    noat
  41         .set    noreorder
  42         .section .text.mpentry_jz4780
  43         .balign 0x10000
  44
  45 GLOBAL(jz4780_mpentry)
  46
  47         /* Initialize caches */
  48         li      t0, MIPS_KSEG0_START
  49         ori     t1, t0, CACHE_SIZE
  50         mtc0    zero, MIPS_COP_0_TAG_LO
  51         COP0_SYNC
  52 1:      cache   CACHEOP_R4K_INDEX_STORE_TAG | CACHE_R4K_I, 0(t0)
  53         cache   CACHEOP_R4K_INDEX_STORE_TAG | CACHE_R4K_D, 0(t0)
  54         bne     t0, t1, 1b
  55         addiu   t0, t0, CACHE_LINESIZE
  56
  57         /* Set TLB page mask */
  58         mtc0    zero, MIPS_COP_0_TLB_PG_MASK
  59         COP0_SYNC
  60
  61         j       mpentry
  62         nop