sys/pci/if_rl.c

   1 /*-
   2  * Copyright (c) 1997, 1998
   3  *      Bill Paul <wpaul@ctr.columbia.edu>.  All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  * 3. All advertising materials mentioning features or use of this software
  14  *    must display the following acknowledgement:
  15  *      This product includes software developed by Bill Paul.
  16  * 4. Neither the name of the author nor the names of any co-contributors
  17  *    may be used to endorse or promote products derived from this software
  18  *    without specific prior written permission.
  19  *
  20  * THIS SOFTWARE IS PROVIDED BY Bill Paul AND CONTRIBUTORS ``AS IS'' AND
  21  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23  * ARE DISCLAIMED.  IN NO EVENT SHALL Bill Paul OR THE VOICES IN HIS HEAD
  24  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  30  * THE POSSIBILITY OF SUCH DAMAGE.
  31  */
  32
  33 #include <sys/cdefs.h>
  34 __FBSDID("$FreeBSD$");
  35
  36 /*
  37  * RealTek 8129/8139 PCI NIC driver
  38  *
  39  * Supports several extremely cheap PCI 10/100 adapters based on
  40  * the RealTek chipset. Datasheets can be obtained from
  41  * www.realtek.com.tw.
  42  *
  43  * Written by Bill Paul <wpaul@ctr.columbia.edu>
  44  * Electrical Engineering Department
  45  * Columbia University, New York City
  46  */
  47 /*
  48  * The RealTek 8139 PCI NIC redefines the meaning of 'low end.' This is
  49  * probably the worst PCI ethernet controller ever made, with the possible
  50  * exception of the FEAST chip made by SMC. The 8139 supports bus-master
  51  * DMA, but it has a terrible interface that nullifies any performance
  52  * gains that bus-master DMA usually offers.
  53  *
  54  * For transmission, the chip offers a series of four TX descriptor
  55  * registers. Each transmit frame must be in a contiguous buffer, aligned
  56  * on a longword (32-bit) boundary. This means we almost always have to
  57  * do mbuf copies in order to transmit a frame, except in the unlikely
  58  * case where a) the packet fits into a single mbuf, and b) the packet
  59  * is 32-bit aligned within the mbuf's data area. The presence of only
  60  * four descriptor registers means that we can never have more than four
  61  * packets queued for transmission at any one time.
  62  *
  63  * Reception is not much better. The driver has to allocate a single large
  64  * buffer area (up to 64K in size) into which the chip will DMA received
  65  * frames. Because we don't know where within this region received packets
  66  * will begin or end, we have no choice but to copy data from the buffer
  67  * area into mbufs in order to pass the packets up to the higher protocol
  68  * levels.
  69  *
  70  * It's impossible given this rotten design to really achieve decent
  71  * performance at 100Mbps, unless you happen to have a 400Mhz PII or
  72  * some equally overmuscled CPU to drive it.
  73  *
  74  * On the bright side, the 8139 does have a built-in PHY, although
  75  * rather than using an MDIO serial interface like most other NICs, the
  76  * PHY registers are directly accessible through the 8139's register
  77  * space. The 8139 supports autonegotiation, as well as a 64-bit multicast
  78  * filter.
  79  *
  80  * The 8129 chip is an older version of the 8139 that uses an external PHY
  81  * chip. The 8129 has a serial MDIO interface for accessing the MII where
  82  * the 8139 lets you directly access the on-board PHY registers. We need
  83  * to select which interface to use depending on the chip type.
  84  */
  85
  86 #ifdef HAVE_KERNEL_OPTION_HEADERS
  87 #include "opt_device_polling.h"
  88 #endif
  89
  90 #include <sys/param.h>
  91 #include <sys/endian.h>
  92 #include <sys/systm.h>
  93 #include <sys/sockio.h>
  94 #include <sys/mbuf.h>
  95 #include <sys/malloc.h>
  96 #include <sys/kernel.h>
  97 #include <sys/module.h>
  98 #include <sys/socket.h>
  99
 100 #include <net/if.h>
 101 #include <net/if_arp.h>
 102 #include <net/ethernet.h>
 103 #include <net/if_dl.h>
 104 #include <net/if_media.h>
 105 #include <net/if_types.h>
 106
 107 #include <net/bpf.h>
 108
 109 #include <machine/bus.h>
 110 #include <machine/resource.h>
 111 #include <sys/bus.h>
 112 #include <sys/rman.h>
 113
 114 #include <dev/mii/mii.h>
 115 #include <dev/mii/miivar.h>
 116
 117 #include <dev/pci/pcireg.h>
 118 #include <dev/pci/pcivar.h>
 119
 120 MODULE_DEPEND(rl, pci, 1, 1, 1);
 121 MODULE_DEPEND(rl, ether, 1, 1, 1);
 122 MODULE_DEPEND(rl, miibus, 1, 1, 1);
 123
 124 /* "device miibus" required.  See GENERIC if you get errors here. */
 125 #include "miibus_if.h"
 126
 127 /*
 128  * Default to using PIO access for this driver. On SMP systems,
 129  * there appear to be problems with memory mapped mode: it looks like
 130  * doing too many memory mapped access back to back in rapid succession
 131  * can hang the bus. I'm inclined to blame this on crummy design/construction
 132  * on the part of RealTek. Memory mapped mode does appear to work on
 133  * uniprocessor systems though.
 134  */
 135 #define RL_USEIOSPACE
 136
 137 #include <pci/if_rlreg.h>
 138
 139 /*
 140  * Various supported device vendors/types and their names.
 141  */
 142 static struct rl_type rl_devs[] = {
 143         { RT_VENDORID, RT_DEVICEID_8129, RL_8129,
 144                 "RealTek 8129 10/100BaseTX" },
 145         { RT_VENDORID, RT_DEVICEID_8139, RL_8139,
 146                 "RealTek 8139 10/100BaseTX" },
 147         { RT_VENDORID, RT_DEVICEID_8138, RL_8139,
 148                 "RealTek 8139 10/100BaseTX CardBus" },
 149         { RT_VENDORID, RT_DEVICEID_8100, RL_8139,
 150                 "RealTek 8100 10/100BaseTX" },
 151         { ACCTON_VENDORID, ACCTON_DEVICEID_5030, RL_8139,
 152                 "Accton MPX 5030/5038 10/100BaseTX" },
 153         { DELTA_VENDORID, DELTA_DEVICEID_8139, RL_8139,
 154                 "Delta Electronics 8139 10/100BaseTX" },
 155         { ADDTRON_VENDORID, ADDTRON_DEVICEID_8139, RL_8139,
 156                 "Addtron Technolgy 8139 10/100BaseTX" },
 157         { DLINK_VENDORID, DLINK_DEVICEID_530TXPLUS, RL_8139,
 158                 "D-Link DFE-530TX+ 10/100BaseTX" },
 159         { DLINK_VENDORID, DLINK_DEVICEID_690TXD, RL_8139,
 160                 "D-Link DFE-690TXD 10/100BaseTX" },
 161         { NORTEL_VENDORID, ACCTON_DEVICEID_5030, RL_8139,
 162                 "Nortel Networks 10/100BaseTX" },
 163         { COREGA_VENDORID, COREGA_DEVICEID_FETHERCBTXD, RL_8139,
 164                 "Corega FEther CB-TXD" },
 165         { COREGA_VENDORID, COREGA_DEVICEID_FETHERIICBTXD, RL_8139,
 166                 "Corega FEtherII CB-TXD" },
 167         { PEPPERCON_VENDORID, PEPPERCON_DEVICEID_ROLF, RL_8139,
 168                 "Peppercon AG ROL-F" },
 169         { PLANEX_VENDORID, PLANEX_DEVICEID_FNW3800TX, RL_8139,
 170                 "Planex FNW-3800-TX" },
 171         { CP_VENDORID, RT_DEVICEID_8139, RL_8139,
 172                 "Compaq HNE-300" },
 173         { LEVEL1_VENDORID, LEVEL1_DEVICEID_FPC0106TX, RL_8139,
 174                 "LevelOne FPC-0106TX" },
 175         { EDIMAX_VENDORID, EDIMAX_DEVICEID_EP4103DL, RL_8139,
 176                 "Edimax EP-4103DL CardBus" },
 177         { 0, 0, 0, NULL }
 178 };
 179
 180 static int rl_attach(device_t);
 181 static int rl_detach(device_t);
 182 static void rl_dma_map_rxbuf(void *, bus_dma_segment_t *, int, int);
 183 static void rl_dma_map_txbuf(void *, bus_dma_segment_t *, int, int);
 184 static void rl_eeprom_putbyte(struct rl_softc *, int);
 185 static void rl_eeprom_getword(struct rl_softc *, int, uint16_t *);
 186 static int rl_encap(struct rl_softc *, struct mbuf * );
 187 static int rl_list_tx_init(struct rl_softc *);
 188 static int rl_ifmedia_upd(struct ifnet *);
 189 static void rl_ifmedia_sts(struct ifnet *, struct ifmediareq *);
 190 static int rl_ioctl(struct ifnet *, u_long, caddr_t);
 191 static void rl_intr(void *);
 192 static void rl_init(void *);
 193 static void rl_init_locked(struct rl_softc *sc);
 194 static void rl_mii_send(struct rl_softc *, uint32_t, int);
 195 static void rl_mii_sync(struct rl_softc *);
 196 static int rl_mii_readreg(struct rl_softc *, struct rl_mii_frame *);
 197 static int rl_mii_writereg(struct rl_softc *, struct rl_mii_frame *);
 198 static int rl_miibus_readreg(device_t, int, int);
 199 static void rl_miibus_statchg(device_t);
 200 static int rl_miibus_writereg(device_t, int, int, int);
 201 #ifdef DEVICE_POLLING
 202 static void rl_poll(struct ifnet *ifp, enum poll_cmd cmd, int count);
 203 static void rl_poll_locked(struct ifnet *ifp, enum poll_cmd cmd, int count);
 204 #endif
 205 static int rl_probe(device_t);
 206 static void rl_read_eeprom(struct rl_softc *, uint8_t *, int, int, int);
 207 static void rl_reset(struct rl_softc *);
 208 static int rl_resume(device_t);
 209 static void rl_rxeof(struct rl_softc *);
 210 static void rl_setmulti(struct rl_softc *);
 211 static void rl_shutdown(device_t);
 212 static void rl_start(struct ifnet *);
 213 static void rl_start_locked(struct ifnet *);
 214 static void rl_stop(struct rl_softc *);
 215 static int rl_suspend(device_t);
 216 static void rl_tick(void *);
 217 static void rl_txeof(struct rl_softc *);
 218 static void rl_watchdog(struct rl_softc *);
 219
 220 #ifdef RL_USEIOSPACE
 221 #define RL_RES                  SYS_RES_IOPORT
 222 #define RL_RID                  RL_PCI_LOIO
 223 #else
 224 #define RL_RES                  SYS_RES_MEMORY
 225 #define RL_RID                  RL_PCI_LOMEM
 226 #endif
 227
 228 static device_method_t rl_methods[] = {
 229         /* Device interface */
 230         DEVMETHOD(device_probe,         rl_probe),
 231         DEVMETHOD(device_attach,        rl_attach),
 232         DEVMETHOD(device_detach,        rl_detach),
 233         DEVMETHOD(device_suspend,       rl_suspend),
 234         DEVMETHOD(device_resume,        rl_resume),
 235         DEVMETHOD(device_shutdown,      rl_shutdown),
 236
 237         /* bus interface */
 238         DEVMETHOD(bus_print_child,      bus_generic_print_child),
 239         DEVMETHOD(bus_driver_added,     bus_generic_driver_added),
 240
 241         /* MII interface */
 242         DEVMETHOD(miibus_readreg,       rl_miibus_readreg),
 243         DEVMETHOD(miibus_writereg,      rl_miibus_writereg),
 244         DEVMETHOD(miibus_statchg,       rl_miibus_statchg),
 245
 246         { 0, 0 }
 247 };
 248
 249 static driver_t rl_driver = {
 250         "rl",
 251         rl_methods,
 252         sizeof(struct rl_softc)
 253 };
 254
 255 static devclass_t rl_devclass;
 256
 257 DRIVER_MODULE(rl, pci, rl_driver, rl_devclass, 0, 0);
 258 DRIVER_MODULE(rl, cardbus, rl_driver, rl_devclass, 0, 0);
 259 DRIVER_MODULE(miibus, rl, miibus_driver, miibus_devclass, 0, 0);
 260
 261 #define EE_SET(x)                                       \
 262         CSR_WRITE_1(sc, RL_EECMD,                       \
 263                 CSR_READ_1(sc, RL_EECMD) | x)
 264
 265 #define EE_CLR(x)                                       \
 266         CSR_WRITE_1(sc, RL_EECMD,                       \
 267                 CSR_READ_1(sc, RL_EECMD) & ~x)
 268
 269 static void
 270 rl_dma_map_rxbuf(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 271 {
 272         struct rl_softc *sc = arg;
 273
 274         CSR_WRITE_4(sc, RL_RXADDR, segs->ds_addr & 0xFFFFFFFF);
 275 }
 276
 277 static void
 278 rl_dma_map_txbuf(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 279 {
 280         struct rl_softc *sc = arg;
 281
 282         CSR_WRITE_4(sc, RL_CUR_TXADDR(sc), segs->ds_addr & 0xFFFFFFFF);
 283 }
 284
 285 /*
 286  * Send a read command and address to the EEPROM, check for ACK.
 287  */
 288 static void
 289 rl_eeprom_putbyte(struct rl_softc *sc, int addr)
 290 {
 291         register int            d, i;
 292
 293         d = addr | sc->rl_eecmd_read;
 294
 295         /*
 296          * Feed in each bit and strobe the clock.
 297          */
 298         for (i = 0x400; i; i >>= 1) {
 299                 if (d & i) {
 300                         EE_SET(RL_EE_DATAIN);
 301                 } else {
 302                         EE_CLR(RL_EE_DATAIN);
 303                 }
 304                 DELAY(100);
 305                 EE_SET(RL_EE_CLK);
 306                 DELAY(150);
 307                 EE_CLR(RL_EE_CLK);
 308                 DELAY(100);
 309         }
 310 }
 311
 312 /*
 313  * Read a word of data stored in the EEPROM at address 'addr.'
 314  */
 315 static void
 316 rl_eeprom_getword(struct rl_softc *sc, int addr, uint16_t *dest)
 317 {
 318         register int            i;
 319         uint16_t                word = 0;
 320
 321         /* Enter EEPROM access mode. */
 322         CSR_WRITE_1(sc, RL_EECMD, RL_EEMODE_PROGRAM|RL_EE_SEL);
 323
 324         /*
 325          * Send address of word we want to read.
 326          */
 327         rl_eeprom_putbyte(sc, addr);
 328
 329         CSR_WRITE_1(sc, RL_EECMD, RL_EEMODE_PROGRAM|RL_EE_SEL);
 330
 331         /*
 332          * Start reading bits from EEPROM.
 333          */
 334         for (i = 0x8000; i; i >>= 1) {
 335                 EE_SET(RL_EE_CLK);
 336                 DELAY(100);
 337                 if (CSR_READ_1(sc, RL_EECMD) & RL_EE_DATAOUT)
 338                         word |= i;
 339                 EE_CLR(RL_EE_CLK);
 340                 DELAY(100);
 341         }
 342
 343         /* Turn off EEPROM access mode. */
 344         CSR_WRITE_1(sc, RL_EECMD, RL_EEMODE_OFF);
 345
 346         *dest = word;
 347 }
 348
 349 /*
 350  * Read a sequence of words from the EEPROM.
 351  */
 352 static void
 353 rl_read_eeprom(struct rl_softc *sc, uint8_t *dest, int off, int cnt, int swap)
 354 {
 355         int                     i;
 356         uint16_t                word = 0, *ptr;
 357
 358         for (i = 0; i < cnt; i++) {
 359                 rl_eeprom_getword(sc, off + i, &word);
 360                 ptr = (uint16_t *)(dest + (i * 2));
 361                 if (swap)
 362                         *ptr = ntohs(word);
 363                 else
 364                         *ptr = word;
 365         }
 366 }
 367
 368 /*
 369  * MII access routines are provided for the 8129, which
 370  * doesn't have a built-in PHY. For the 8139, we fake things
 371  * up by diverting rl_phy_readreg()/rl_phy_writereg() to the
 372  * direct access PHY registers.
 373  */
 374 #define MII_SET(x)                                      \
 375         CSR_WRITE_1(sc, RL_MII,                         \
 376                 CSR_READ_1(sc, RL_MII) | (x))
 377
 378 #define MII_CLR(x)                                      \
 379         CSR_WRITE_1(sc, RL_MII,                         \
 380                 CSR_READ_1(sc, RL_MII) & ~(x))
 381
 382 /*
 383  * Sync the PHYs by setting data bit and strobing the clock 32 times.
 384  */
 385 static void
 386 rl_mii_sync(struct rl_softc *sc)
 387 {
 388         register int            i;
 389
 390         MII_SET(RL_MII_DIR|RL_MII_DATAOUT);
 391
 392         for (i = 0; i < 32; i++) {
 393                 MII_SET(RL_MII_CLK);
 394                 DELAY(1);
 395                 MII_CLR(RL_MII_CLK);
 396                 DELAY(1);
 397         }
 398 }
 399
 400 /*
 401  * Clock a series of bits through the MII.
 402  */
 403 static void
 404 rl_mii_send(struct rl_softc *sc, uint32_t bits, int cnt)
 405 {
 406         int                     i;
 407
 408         MII_CLR(RL_MII_CLK);
 409
 410         for (i = (0x1 << (cnt - 1)); i; i >>= 1) {
 411                 if (bits & i) {
 412                         MII_SET(RL_MII_DATAOUT);
 413                 } else {
 414                         MII_CLR(RL_MII_DATAOUT);
 415                 }
 416                 DELAY(1);
 417                 MII_CLR(RL_MII_CLK);
 418                 DELAY(1);
 419                 MII_SET(RL_MII_CLK);
 420         }
 421 }
 422
 423 /*
 424  * Read an PHY register through the MII.
 425  */
 426 static int
 427 rl_mii_readreg(struct rl_softc *sc, struct rl_mii_frame *frame)
 428 {
 429         int                     i, ack;
 430
 431         /* Set up frame for RX. */
 432         frame->mii_stdelim = RL_MII_STARTDELIM;
 433         frame->mii_opcode = RL_MII_READOP;
 434         frame->mii_turnaround = 0;
 435         frame->mii_data = 0;
 436
 437         CSR_WRITE_2(sc, RL_MII, 0);
 438
 439         /* Turn on data xmit. */
 440         MII_SET(RL_MII_DIR);
 441
 442         rl_mii_sync(sc);
 443
 444         /* Send command/address info. */
 445         rl_mii_send(sc, frame->mii_stdelim, 2);
 446         rl_mii_send(sc, frame->mii_opcode, 2);
 447         rl_mii_send(sc, frame->mii_phyaddr, 5);
 448         rl_mii_send(sc, frame->mii_regaddr, 5);
 449
 450         /* Idle bit */
 451         MII_CLR((RL_MII_CLK|RL_MII_DATAOUT));
 452         DELAY(1);
 453         MII_SET(RL_MII_CLK);
 454         DELAY(1);
 455
 456         /* Turn off xmit. */
 457         MII_CLR(RL_MII_DIR);
 458
 459         /* Check for ack */
 460         MII_CLR(RL_MII_CLK);
 461         DELAY(1);
 462         ack = CSR_READ_2(sc, RL_MII) & RL_MII_DATAIN;
 463         MII_SET(RL_MII_CLK);
 464         DELAY(1);
 465
 466         /*
 467          * Now try reading data bits. If the ack failed, we still
 468          * need to clock through 16 cycles to keep the PHY(s) in sync.
 469          */
 470         if (ack) {
 471                 for(i = 0; i < 16; i++) {
 472                         MII_CLR(RL_MII_CLK);
 473                         DELAY(1);
 474                         MII_SET(RL_MII_CLK);
 475                         DELAY(1);
 476                 }
 477                 goto fail;
 478         }
 479
 480         for (i = 0x8000; i; i >>= 1) {
 481                 MII_CLR(RL_MII_CLK);
 482                 DELAY(1);
 483                 if (!ack) {
 484                         if (CSR_READ_2(sc, RL_MII) & RL_MII_DATAIN)
 485                                 frame->mii_data |= i;
 486                         DELAY(1);
 487                 }
 488                 MII_SET(RL_MII_CLK);
 489                 DELAY(1);
 490         }
 491
 492 fail:
 493         MII_CLR(RL_MII_CLK);
 494         DELAY(1);
 495         MII_SET(RL_MII_CLK);
 496         DELAY(1);
 497
 498         return (ack ? 1 : 0);
 499 }
 500
 501 /*
 502  * Write to a PHY register through the MII.
 503  */
 504 static int
 505 rl_mii_writereg(struct rl_softc *sc, struct rl_mii_frame *frame)
 506 {
 507
 508         /* Set up frame for TX. */
 509         frame->mii_stdelim = RL_MII_STARTDELIM;
 510         frame->mii_opcode = RL_MII_WRITEOP;
 511         frame->mii_turnaround = RL_MII_TURNAROUND;
 512
 513         /* Turn on data output. */
 514         MII_SET(RL_MII_DIR);
 515
 516         rl_mii_sync(sc);
 517
 518         rl_mii_send(sc, frame->mii_stdelim, 2);
 519         rl_mii_send(sc, frame->mii_opcode, 2);
 520         rl_mii_send(sc, frame->mii_phyaddr, 5);
 521         rl_mii_send(sc, frame->mii_regaddr, 5);
 522         rl_mii_send(sc, frame->mii_turnaround, 2);
 523         rl_mii_send(sc, frame->mii_data, 16);
 524
 525         /* Idle bit. */
 526         MII_SET(RL_MII_CLK);
 527         DELAY(1);
 528         MII_CLR(RL_MII_CLK);
 529         DELAY(1);
 530
 531         /* Turn off xmit. */
 532         MII_CLR(RL_MII_DIR);
 533
 534         return (0);
 535 }
 536
 537 static int
 538 rl_miibus_readreg(device_t dev, int phy, int reg)
 539 {
 540         struct rl_softc         *sc;
 541         struct rl_mii_frame     frame;
 542         uint16_t                rval = 0;
 543         uint16_t                rl8139_reg = 0;
 544
 545         sc = device_get_softc(dev);
 546
 547         if (sc->rl_type == RL_8139) {
 548                 /* Pretend the internal PHY is only at address 0 */
 549                 if (phy) {
 550                         return (0);
 551                 }
 552                 switch (reg) {
 553                 case MII_BMCR:
 554                         rl8139_reg = RL_BMCR;
 555                         break;
 556                 case MII_BMSR:
 557                         rl8139_reg = RL_BMSR;
 558                         break;
 559                 case MII_ANAR:
 560                         rl8139_reg = RL_ANAR;
 561                         break;
 562                 case MII_ANER:
 563                         rl8139_reg = RL_ANER;
 564                         break;
 565                 case MII_ANLPAR:
 566                         rl8139_reg = RL_LPAR;
 567                         break;
 568                 case MII_PHYIDR1:
 569                 case MII_PHYIDR2:
 570                         return (0);
 571                 /*
 572                  * Allow the rlphy driver to read the media status
 573                  * register. If we have a link partner which does not
 574                  * support NWAY, this is the register which will tell
 575                  * us the results of parallel detection.
 576                  */
 577                 case RL_MEDIASTAT:
 578                         rval = CSR_READ_1(sc, RL_MEDIASTAT);
 579                         return (rval);
 580                 default:
 581                         device_printf(sc->rl_dev, "bad phy register\n");
 582                         return (0);
 583                 }
 584                 rval = CSR_READ_2(sc, rl8139_reg);
 585                 return (rval);
 586         }
 587
 588         bzero((char *)&frame, sizeof(frame));
 589         frame.mii_phyaddr = phy;
 590         frame.mii_regaddr = reg;
 591         rl_mii_readreg(sc, &frame);
 592
 593         return (frame.mii_data);
 594 }
 595
 596 static int
 597 rl_miibus_writereg(device_t dev, int phy, int reg, int data)
 598 {
 599         struct rl_softc         *sc;
 600         struct rl_mii_frame     frame;
 601         uint16_t                rl8139_reg = 0;
 602
 603         sc = device_get_softc(dev);
 604
 605         if (sc->rl_type == RL_8139) {
 606                 /* Pretend the internal PHY is only at address 0 */
 607                 if (phy) {
 608                         return (0);
 609                 }
 610                 switch (reg) {
 611                 case MII_BMCR:
 612                         rl8139_reg = RL_BMCR;
 613                         break;
 614                 case MII_BMSR:
 615                         rl8139_reg = RL_BMSR;
 616                         break;
 617                 case MII_ANAR:
 618                         rl8139_reg = RL_ANAR;
 619                         break;
 620                 case MII_ANER:
 621                         rl8139_reg = RL_ANER;
 622                         break;
 623                 case MII_ANLPAR:
 624                         rl8139_reg = RL_LPAR;
 625                         break;
 626                 case MII_PHYIDR1:
 627                 case MII_PHYIDR2:
 628                         return (0);
 629                         break;
 630                 default:
 631                         device_printf(sc->rl_dev, "bad phy register\n");
 632                         return (0);
 633                 }
 634                 CSR_WRITE_2(sc, rl8139_reg, data);
 635                 return (0);
 636         }
 637
 638         bzero((char *)&frame, sizeof(frame));
 639         frame.mii_phyaddr = phy;
 640         frame.mii_regaddr = reg;
 641         frame.mii_data = data;
 642         rl_mii_writereg(sc, &frame);
 643
 644         return (0);
 645 }
 646
 647 static void
 648 rl_miibus_statchg(device_t dev)
 649 {
 650 }
 651
 652 /*
 653  * Program the 64-bit multicast hash filter.
 654  */
 655 static void
 656 rl_setmulti(struct rl_softc *sc)
 657 {
 658         struct ifnet            *ifp = sc->rl_ifp;
 659         int                     h = 0;
 660         uint32_t                hashes[2] = { 0, 0 };
 661         struct ifmultiaddr      *ifma;
 662         uint32_t                rxfilt;
 663         int                     mcnt = 0;
 664
 665         RL_LOCK_ASSERT(sc);
 666
 667         rxfilt = CSR_READ_4(sc, RL_RXCFG);
 668
 669         if (ifp->if_flags & IFF_ALLMULTI || ifp->if_flags & IFF_PROMISC) {
 670                 rxfilt |= RL_RXCFG_RX_MULTI;
 671                 CSR_WRITE_4(sc, RL_RXCFG, rxfilt);
 672                 CSR_WRITE_4(sc, RL_MAR0, 0xFFFFFFFF);
 673                 CSR_WRITE_4(sc, RL_MAR4, 0xFFFFFFFF);
 674                 return;
 675         }
 676
 677         /* first, zot all the existing hash bits */
 678         CSR_WRITE_4(sc, RL_MAR0, 0);
 679         CSR_WRITE_4(sc, RL_MAR4, 0);
 680
 681         /* now program new ones */
 682         IF_ADDR_LOCK(ifp);
 683         TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
 684                 if (ifma->ifma_addr->sa_family != AF_LINK)
 685                         continue;
 686                 h = ether_crc32_be(LLADDR((struct sockaddr_dl *)
 687                     ifma->ifma_addr), ETHER_ADDR_LEN) >> 26;
 688                 if (h < 32)
 689                         hashes[0] |= (1 << h);
 690                 else
 691                         hashes[1] |= (1 << (h - 32));
 692                 mcnt++;
 693         }
 694         IF_ADDR_UNLOCK(ifp);
 695
 696         if (mcnt)
 697                 rxfilt |= RL_RXCFG_RX_MULTI;
 698         else
 699                 rxfilt &= ~RL_RXCFG_RX_MULTI;
 700
 701         CSR_WRITE_4(sc, RL_RXCFG, rxfilt);
 702         CSR_WRITE_4(sc, RL_MAR0, hashes[0]);
 703         CSR_WRITE_4(sc, RL_MAR4, hashes[1]);
 704 }
 705
 706 static void
 707 rl_reset(struct rl_softc *sc)
 708 {
 709         register int            i;
 710
 711         RL_LOCK_ASSERT(sc);
 712
 713         CSR_WRITE_1(sc, RL_COMMAND, RL_CMD_RESET);
 714
 715         for (i = 0; i < RL_TIMEOUT; i++) {
 716                 DELAY(10);
 717                 if (!(CSR_READ_1(sc, RL_COMMAND) & RL_CMD_RESET))
 718                         break;
 719         }
 720         if (i == RL_TIMEOUT)
 721                 device_printf(sc->rl_dev, "reset never completed!\n");
 722 }
 723
 724 /*
 725  * Probe for a RealTek 8129/8139 chip. Check the PCI vendor and device
 726  * IDs against our list and return a device name if we find a match.
 727  */
 728 static int
 729 rl_probe(device_t dev)
 730 {
 731         struct rl_softc         *sc;
 732         struct rl_type          *t = rl_devs;
 733         int                     rid;
 734         uint32_t                hwrev;
 735
 736         sc = device_get_softc(dev);
 737
 738         while (t->rl_name != NULL) {
 739                 if ((pci_get_vendor(dev) == t->rl_vid) &&
 740                     (pci_get_device(dev) == t->rl_did)) {
 741                         /*
 742                          * Temporarily map the I/O space
 743                          * so we can read the chip ID register.
 744                          */
 745                         rid = RL_RID;
 746                         sc->rl_res = bus_alloc_resource_any(dev, RL_RES, &rid,
 747                             RF_ACTIVE);
 748                         if (sc->rl_res == NULL) {
 749                                 device_printf(dev,
 750                                     "couldn't map ports/memory\n");
 751                                 return (ENXIO);
 752                         }
 753                         sc->rl_btag = rman_get_bustag(sc->rl_res);
 754                         sc->rl_bhandle = rman_get_bushandle(sc->rl_res);
 755
 756                         hwrev = CSR_READ_4(sc, RL_TXCFG) & RL_TXCFG_HWREV;
 757                         bus_release_resource(dev, RL_RES, RL_RID, sc->rl_res);
 758
 759                         /* Don't attach to 8139C+ or 8169/8110 chips. */
 760                         if (hwrev == RL_HWREV_8139CPLUS ||
 761                             (hwrev == RL_HWREV_8169 &&
 762                             t->rl_did == RT_DEVICEID_8169) ||
 763                             hwrev == RL_HWREV_8169S ||
 764                             hwrev == RL_HWREV_8110S) {
 765                                 t++;
 766                                 continue;
 767                         }
 768
 769                         device_set_desc(dev, t->rl_name);
 770                         return (BUS_PROBE_DEFAULT);
 771                 }
 772                 t++;
 773         }
 774
 775         return (ENXIO);
 776 }
 777
 778 /*
 779  * Attach the interface. Allocate softc structures, do ifmedia
 780  * setup and ethernet/BPF attach.
 781  */
 782 static int
 783 rl_attach(device_t dev)
 784 {
 785         uint8_t                 eaddr[ETHER_ADDR_LEN];
 786         uint16_t                as[3];
 787         struct ifnet            *ifp;
 788         struct rl_softc         *sc;
 789         struct rl_type          *t;
 790         int                     error = 0, i, rid;
 791         int                     unit;
 792         uint16_t                rl_did = 0;
 793
 794         sc = device_get_softc(dev);
 795         unit = device_get_unit(dev);
 796         sc->rl_dev = dev;
 797
 798         mtx_init(&sc->rl_mtx, device_get_nameunit(dev), MTX_NETWORK_LOCK,
 799             MTX_DEF);
 800         callout_init_mtx(&sc->rl_stat_callout, &sc->rl_mtx, 0);
 801
 802         pci_enable_busmaster(dev);
 803
 804         /* Map control/status registers. */
 805         rid = RL_RID;
 806         sc->rl_res = bus_alloc_resource_any(dev, RL_RES, &rid, RF_ACTIVE);
 807
 808         if (sc->rl_res == NULL) {
 809                 device_printf(dev, "couldn't map ports/memory\n");
 810                 error = ENXIO;
 811                 goto fail;
 812         }
 813
 814 #ifdef notdef
 815         /*
 816          * Detect the Realtek 8139B. For some reason, this chip is very
 817          * unstable when left to autoselect the media
 818          * The best workaround is to set the device to the required
 819          * media type or to set it to the 10 Meg speed.
 820          */
 821         if ((rman_get_end(sc->rl_res) - rman_get_start(sc->rl_res)) == 0xFF)
 822                 device_printf(dev,
 823 "Realtek 8139B detected. Warning, this may be unstable in autoselect mode\n");
 824 #endif
 825
 826         sc->rl_btag = rman_get_bustag(sc->rl_res);
 827         sc->rl_bhandle = rman_get_bushandle(sc->rl_res);
 828
 829         /* Allocate interrupt */
 830         rid = 0;
 831         sc->rl_irq = bus_alloc_resource_any(dev, SYS_RES_IRQ, &rid,
 832             RF_SHAREABLE | RF_ACTIVE);
 833
 834         if (sc->rl_irq == NULL) {
 835                 device_printf(dev, "couldn't map interrupt\n");
 836                 error = ENXIO;
 837                 goto fail;
 838         }
 839
 840         /*
 841          * Reset the adapter. Only take the lock here as it's needed in
 842          * order to call rl_reset().
 843          */
 844         RL_LOCK(sc);
 845         rl_reset(sc);
 846         RL_UNLOCK(sc);
 847
 848         sc->rl_eecmd_read = RL_EECMD_READ_6BIT;
 849         rl_read_eeprom(sc, (uint8_t *)&rl_did, 0, 1, 0);
 850         if (rl_did != 0x8129)
 851                 sc->rl_eecmd_read = RL_EECMD_READ_8BIT;
 852
 853         /*
 854          * Get station address from the EEPROM.
 855          */
 856         rl_read_eeprom(sc, (uint8_t *)as, RL_EE_EADDR, 3, 0);
 857         for (i = 0; i < 3; i++) {
 858                 eaddr[(i * 2) + 0] = as[i] & 0xff;
 859                 eaddr[(i * 2) + 1] = as[i] >> 8;
 860         }
 861
 862         /*
 863          * Now read the exact device type from the EEPROM to find
 864          * out if it's an 8129 or 8139.
 865          */
 866         rl_read_eeprom(sc, (uint8_t *)&rl_did, RL_EE_PCI_DID, 1, 0);
 867
 868         t = rl_devs;
 869         sc->rl_type = 0;
 870         while(t->rl_name != NULL) {
 871                 if (rl_did == t->rl_did) {
 872                         sc->rl_type = t->rl_basetype;
 873                         break;
 874                 }
 875                 t++;
 876         }
 877
 878         if (sc->rl_type == 0) {
 879                 device_printf(dev, "unknown device ID: %x\n", rl_did);
 880                 error = ENXIO;
 881                 goto fail;
 882         }
 883
 884         /*
 885          * Allocate the parent bus DMA tag appropriate for PCI.
 886          */
 887 #define RL_NSEG_NEW 32
 888         error = bus_dma_tag_create(bus_get_dma_tag(dev),        /* parent */
 889                         1, 0,                   /* alignment, boundary */
 890                         BUS_SPACE_MAXADDR_32BIT,/* lowaddr */
 891                         BUS_SPACE_MAXADDR,      /* highaddr */
 892                         NULL, NULL,             /* filter, filterarg */
 893                         MAXBSIZE, RL_NSEG_NEW,  /* maxsize, nsegments */
 894                         BUS_SPACE_MAXSIZE_32BIT,/* maxsegsize */
 895                         BUS_DMA_ALLOCNOW,       /* flags */
 896                         NULL, NULL,             /* lockfunc, lockarg */
 897                         &sc->rl_parent_tag);
 898         if (error)
 899                 goto fail;
 900
 901         /*
 902          * Now allocate a tag for the DMA descriptor lists.
 903          * All of our lists are allocated as a contiguous block
 904          * of memory.
 905          */
 906         error = bus_dma_tag_create(sc->rl_parent_tag,   /* parent */
 907                         1, 0,                   /* alignment, boundary */
 908                         BUS_SPACE_MAXADDR,      /* lowaddr */
 909                         BUS_SPACE_MAXADDR,      /* highaddr */
 910                         NULL, NULL,             /* filter, filterarg */
 911                         RL_RXBUFLEN + 1518, 1,  /* maxsize,nsegments */
 912                         BUS_SPACE_MAXSIZE_32BIT,/* maxsegsize */
 913                         BUS_DMA_ALLOCNOW,               /* flags */
 914                         NULL, NULL,             /* lockfunc, lockarg */
 915                         &sc->rl_tag);
 916         if (error)
 917                 goto fail;
 918
 919         /*
 920          * Now allocate a chunk of DMA-able memory based on the
 921          * tag we just created.
 922          */
 923         error = bus_dmamem_alloc(sc->rl_tag,
 924             (void **)&sc->rl_cdata.rl_rx_buf, BUS_DMA_NOWAIT | BUS_DMA_ZERO,
 925             &sc->rl_cdata.rl_rx_dmamap);
 926         if (error) {
 927                 device_printf(dev, "no memory for list buffers!\n");
 928                 bus_dma_tag_destroy(sc->rl_tag);
 929                 sc->rl_tag = NULL;
 930                 goto fail;
 931         }
 932
 933         /* Leave a few bytes before the start of the RX ring buffer. */
 934         sc->rl_cdata.rl_rx_buf_ptr = sc->rl_cdata.rl_rx_buf;
 935         sc->rl_cdata.rl_rx_buf += sizeof(uint64_t);
 936
 937         ifp = sc->rl_ifp = if_alloc(IFT_ETHER);
 938         if (ifp == NULL) {
 939                 device_printf(dev, "can not if_alloc()\n");
 940                 error = ENOSPC;
 941                 goto fail;
 942         }
 943
 944         /* Do MII setup */
 945         if (mii_phy_probe(dev, &sc->rl_miibus,
 946             rl_ifmedia_upd, rl_ifmedia_sts)) {
 947                 device_printf(dev, "MII without any phy!\n");
 948                 error = ENXIO;
 949                 goto fail;
 950         }
 951
 952         ifp->if_softc = sc;
 953         if_initname(ifp, device_get_name(dev), device_get_unit(dev));
 954         ifp->if_mtu = ETHERMTU;
 955         ifp->if_flags = IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST;
 956         ifp->if_ioctl = rl_ioctl;
 957         ifp->if_start = rl_start;
 958         ifp->if_init = rl_init;
 959         ifp->if_capabilities = IFCAP_VLAN_MTU;
 960         ifp->if_capenable = ifp->if_capabilities;
 961 #ifdef DEVICE_POLLING
 962         ifp->if_capabilities |= IFCAP_POLLING;
 963 #endif
 964         IFQ_SET_MAXLEN(&ifp->if_snd, IFQ_MAXLEN);
 965         ifp->if_snd.ifq_drv_maxlen = IFQ_MAXLEN;
 966         IFQ_SET_READY(&ifp->if_snd);
 967
 968         /*
 969          * Call MI attach routine.
 970          */
 971         ether_ifattach(ifp, eaddr);
 972
 973         /* Hook interrupt last to avoid having to lock softc */
 974         error = bus_setup_intr(dev, sc->rl_irq, INTR_TYPE_NET | INTR_MPSAFE,
 975             NULL, rl_intr, sc, &sc->rl_intrhand);
 976         if (error) {
 977                 device_printf(sc->rl_dev, "couldn't set up irq\n");
 978                 ether_ifdetach(ifp);
 979         }
 980
 981 fail:
 982         if (error)
 983                 rl_detach(dev);
 984
 985         return (error);
 986 }
 987
 988 /*
 989  * Shutdown hardware and free up resources. This can be called any
 990  * time after the mutex has been initialized. It is called in both
 991  * the error case in attach and the normal detach case so it needs
 992  * to be careful about only freeing resources that have actually been
 993  * allocated.
 994  */
 995 static int
 996 rl_detach(device_t dev)
 997 {
 998         struct rl_softc         *sc;
 999         struct ifnet            *ifp;
1000
1001         sc = device_get_softc(dev);
1002         ifp = sc->rl_ifp;
1003
1004         KASSERT(mtx_initialized(&sc->rl_mtx), ("rl mutex not initialized"));
1005
1006 #ifdef DEVICE_POLLING
1007         if (ifp->if_capenable & IFCAP_POLLING)
1008                 ether_poll_deregister(ifp);
1009 #endif
1010         /* These should only be active if attach succeeded */
1011         if (device_is_attached(dev)) {
1012                 RL_LOCK(sc);
1013                 rl_stop(sc);
1014                 RL_UNLOCK(sc);
1015                 callout_drain(&sc->rl_stat_callout);
1016                 ether_ifdetach(ifp);
1017         }
1018 #if 0
1019         sc->suspended = 1;
1020 #endif
1021         if (sc->rl_miibus)
1022                 device_delete_child(dev, sc->rl_miibus);
1023         bus_generic_detach(dev);
1024
1025         if (sc->rl_intrhand)
1026                 bus_teardown_intr(dev, sc->rl_irq, sc->rl_intrhand);
1027         if (sc->rl_irq)
1028                 bus_release_resource(dev, SYS_RES_IRQ, 0, sc->rl_irq);
1029         if (sc->rl_res)
1030                 bus_release_resource(dev, RL_RES, RL_RID, sc->rl_res);
1031
1032         if (ifp)
1033                 if_free(ifp);
1034
1035         if (sc->rl_tag) {
1036                 bus_dmamap_unload(sc->rl_tag, sc->rl_cdata.rl_rx_dmamap);
1037                 bus_dmamem_free(sc->rl_tag, sc->rl_cdata.rl_rx_buf,
1038                     sc->rl_cdata.rl_rx_dmamap);
1039                 bus_dma_tag_destroy(sc->rl_tag);
1040         }
1041         if (sc->rl_parent_tag)
1042                 bus_dma_tag_destroy(sc->rl_parent_tag);
1043
1044         mtx_destroy(&sc->rl_mtx);
1045
1046         return (0);
1047 }
1048
1049 /*
1050  * Initialize the transmit descriptors.
1051  */
1052 static int
1053 rl_list_tx_init(struct rl_softc *sc)
1054 {
1055         struct rl_chain_data    *cd;
1056         int                     i;
1057
1058         RL_LOCK_ASSERT(sc);
1059
1060         cd = &sc->rl_cdata;
1061         for (i = 0; i < RL_TX_LIST_CNT; i++) {
1062                 cd->rl_tx_chain[i] = NULL;
1063                 CSR_WRITE_4(sc,
1064                     RL_TXADDR0 + (i * sizeof(uint32_t)), 0x0000000);
1065         }
1066
1067         sc->rl_cdata.cur_tx = 0;
1068         sc->rl_cdata.last_tx = 0;
1069
1070         return (0);
1071 }
1072
1073 /*
1074  * A frame has been uploaded: pass the resulting mbuf chain up to
1075  * the higher level protocols.
1076  *
1077  * You know there's something wrong with a PCI bus-master chip design
1078  * when you have to use m_devget().
1079  *
1080  * The receive operation is badly documented in the datasheet, so I'll
1081  * attempt to document it here. The driver provides a buffer area and
1082  * places its base address in the RX buffer start address register.
1083  * The chip then begins copying frames into the RX buffer. Each frame
1084  * is preceded by a 32-bit RX status word which specifies the length
1085  * of the frame and certain other status bits. Each frame (starting with
1086  * the status word) is also 32-bit aligned. The frame length is in the
1087  * first 16 bits of the status word; the lower 15 bits correspond with
1088  * the 'rx status register' mentioned in the datasheet.
1089  *
1090  * Note: to make the Alpha happy, the frame payload needs to be aligned
1091  * on a 32-bit boundary. To achieve this, we pass RL_ETHER_ALIGN (2 bytes)
1092  * as the offset argument to m_devget().
1093  */
1094 static void
1095 rl_rxeof(struct rl_softc *sc)
1096 {
1097         struct mbuf             *m;
1098         struct ifnet            *ifp = sc->rl_ifp;
1099         uint8_t                 *rxbufpos;
1100         int                     total_len = 0;
1101         int                     wrap = 0;
1102         uint32_t                rxstat;
1103         uint16_t                cur_rx;
1104         uint16_t                limit;
1105         uint16_t                max_bytes, rx_bytes = 0;
1106
1107         RL_LOCK_ASSERT(sc);
1108
1109         bus_dmamap_sync(sc->rl_tag, sc->rl_cdata.rl_rx_dmamap,
1110             BUS_DMASYNC_POSTREAD);
1111
1112         cur_rx = (CSR_READ_2(sc, RL_CURRXADDR) + 16) % RL_RXBUFLEN;
1113
1114         /* Do not try to read past this point. */
1115         limit = CSR_READ_2(sc, RL_CURRXBUF) % RL_RXBUFLEN;
1116
1117         if (limit < cur_rx)
1118                 max_bytes = (RL_RXBUFLEN - cur_rx) + limit;
1119         else
1120                 max_bytes = limit - cur_rx;
1121
1122         while((CSR_READ_1(sc, RL_COMMAND) & RL_CMD_EMPTY_RXBUF) == 0) {
1123 #ifdef DEVICE_POLLING
1124                 if (ifp->if_capenable & IFCAP_POLLING) {
1125                         if (sc->rxcycles <= 0)
1126                                 break;
1127                         sc->rxcycles--;
1128                 }
1129 #endif
1130                 rxbufpos = sc->rl_cdata.rl_rx_buf + cur_rx;
1131                 rxstat = le32toh(*(uint32_t *)rxbufpos);
1132
1133                 /*
1134                  * Here's a totally undocumented fact for you. When the
1135                  * RealTek chip is in the process of copying a packet into
1136                  * RAM for you, the length will be 0xfff0. If you spot a
1137                  * packet header with this value, you need to stop. The
1138                  * datasheet makes absolutely no mention of this and
1139                  * RealTek should be shot for this.
1140                  */
1141                 if ((uint16_t)(rxstat >> 16) == RL_RXSTAT_UNFINISHED)
1142                         break;
1143
1144                 if (!(rxstat & RL_RXSTAT_RXOK)) {
1145                         ifp->if_ierrors++;
1146                         rl_init_locked(sc);
1147                         return;
1148                 }
1149
1150                 /* No errors; receive the packet. */
1151                 total_len = rxstat >> 16;
1152                 rx_bytes += total_len + 4;
1153
1154                 /*
1155                  * XXX The RealTek chip includes the CRC with every
1156                  * received frame, and there's no way to turn this
1157                  * behavior off (at least, I can't find anything in
1158                  * the manual that explains how to do it) so we have
1159                  * to trim off the CRC manually.
1160                  */
1161                 total_len -= ETHER_CRC_LEN;
1162
1163                 /*
1164                  * Avoid trying to read more bytes than we know
1165                  * the chip has prepared for us.
1166                  */
1167                 if (rx_bytes > max_bytes)
1168                         break;
1169
1170                 rxbufpos = sc->rl_cdata.rl_rx_buf +
1171                         ((cur_rx + sizeof(uint32_t)) % RL_RXBUFLEN);
1172                 if (rxbufpos == (sc->rl_cdata.rl_rx_buf + RL_RXBUFLEN))
1173                         rxbufpos = sc->rl_cdata.rl_rx_buf;
1174
1175                 wrap = (sc->rl_cdata.rl_rx_buf + RL_RXBUFLEN) - rxbufpos;
1176                 if (total_len > wrap) {
1177                         m = m_devget(rxbufpos, total_len, RL_ETHER_ALIGN, ifp,
1178                             NULL);
1179                         if (m == NULL) {
1180                                 ifp->if_ierrors++;
1181                         } else {
1182                                 m_copyback(m, wrap, total_len - wrap,
1183                                         sc->rl_cdata.rl_rx_buf);
1184                         }
1185                         cur_rx = (total_len - wrap + ETHER_CRC_LEN);
1186                 } else {
1187                         m = m_devget(rxbufpos, total_len, RL_ETHER_ALIGN, ifp,
1188                             NULL);
1189                         if (m == NULL)
1190                                 ifp->if_ierrors++;
1191                         cur_rx += total_len + 4 + ETHER_CRC_LEN;
1192                 }
1193
1194                 /* Round up to 32-bit boundary. */
1195                 cur_rx = (cur_rx + 3) & ~3;
1196                 CSR_WRITE_2(sc, RL_CURRXADDR, cur_rx - 16);
1197
1198                 if (m == NULL)
1199                         continue;
1200
1201                 ifp->if_ipackets++;
1202                 RL_UNLOCK(sc);
1203                 (*ifp->if_input)(ifp, m);
1204                 RL_LOCK(sc);
1205         }
1206 }
1207
1208 /*
1209  * A frame was downloaded to the chip. It's safe for us to clean up
1210  * the list buffers.
1211  */
1212 static void
1213 rl_txeof(struct rl_softc *sc)
1214 {
1215         struct ifnet            *ifp = sc->rl_ifp;
1216         uint32_t                txstat;
1217
1218         RL_LOCK_ASSERT(sc);
1219
1220         /*
1221          * Go through our tx list and free mbufs for those
1222          * frames that have been uploaded.
1223          */
1224         do {
1225                 if (RL_LAST_TXMBUF(sc) == NULL)
1226                         break;
1227                 txstat = CSR_READ_4(sc, RL_LAST_TXSTAT(sc));
1228                 if (!(txstat & (RL_TXSTAT_TX_OK|
1229                     RL_TXSTAT_TX_UNDERRUN|RL_TXSTAT_TXABRT)))
1230                         break;
1231
1232                 ifp->if_collisions += (txstat & RL_TXSTAT_COLLCNT) >> 24;
1233
1234                 bus_dmamap_unload(sc->rl_tag, RL_LAST_DMAMAP(sc));
1235                 bus_dmamap_destroy(sc->rl_tag, RL_LAST_DMAMAP(sc));
1236                 m_freem(RL_LAST_TXMBUF(sc));
1237                 RL_LAST_TXMBUF(sc) = NULL;
1238                 /*
1239                  * If there was a transmit underrun, bump the TX threshold.
1240                  * Make sure not to overflow the 63 * 32byte we can address
1241                  * with the 6 available bit.
1242                  */
1243                 if ((txstat & RL_TXSTAT_TX_UNDERRUN) &&
1244                     (sc->rl_txthresh < 2016))
1245                         sc->rl_txthresh += 32;
1246                 if (txstat & RL_TXSTAT_TX_OK)
1247                         ifp->if_opackets++;
1248                 else {
1249                         int                     oldthresh;
1250                         ifp->if_oerrors++;
1251                         if ((txstat & RL_TXSTAT_TXABRT) ||
1252                             (txstat & RL_TXSTAT_OUTOFWIN))
1253                                 CSR_WRITE_4(sc, RL_TXCFG, RL_TXCFG_CONFIG);
1254                         oldthresh = sc->rl_txthresh;
1255                         /* error recovery */
1256                         rl_reset(sc);
1257                         rl_init_locked(sc);
1258                         /* restore original threshold */
1259                         sc->rl_txthresh = oldthresh;
1260                         return;
1261                 }
1262                 RL_INC(sc->rl_cdata.last_tx);
1263                 ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
1264         } while (sc->rl_cdata.last_tx != sc->rl_cdata.cur_tx);
1265
1266         if (RL_LAST_TXMBUF(sc) == NULL)
1267                 sc->rl_watchdog_timer = 0;
1268         else if (sc->rl_watchdog_timer == 0)
1269                 sc->rl_watchdog_timer = 5;
1270 }
1271
1272 static void
1273 rl_tick(void *xsc)
1274 {
1275         struct rl_softc         *sc = xsc;
1276         struct mii_data         *mii;
1277
1278         RL_LOCK_ASSERT(sc);
1279         mii = device_get_softc(sc->rl_miibus);
1280         mii_tick(mii);
1281
1282         rl_watchdog(sc);
1283
1284         callout_reset(&sc->rl_stat_callout, hz, rl_tick, sc);
1285 }
1286
1287 #ifdef DEVICE_POLLING
1288 static void
1289 rl_poll(struct ifnet *ifp, enum poll_cmd cmd, int count)
1290 {
1291         struct rl_softc *sc = ifp->if_softc;
1292
1293         RL_LOCK(sc);
1294         if (ifp->if_drv_flags & IFF_DRV_RUNNING)
1295                 rl_poll_locked(ifp, cmd, count);
1296         RL_UNLOCK(sc);
1297 }
1298
1299 static void
1300 rl_poll_locked(struct ifnet *ifp, enum poll_cmd cmd, int count)
1301 {
1302         struct rl_softc *sc = ifp->if_softc;
1303
1304         RL_LOCK_ASSERT(sc);
1305
1306         sc->rxcycles = count;
1307         rl_rxeof(sc);
1308         rl_txeof(sc);
1309
1310         if (!IFQ_DRV_IS_EMPTY(&ifp->if_snd))
1311                 rl_start_locked(ifp);
1312
1313         if (cmd == POLL_AND_CHECK_STATUS) {
1314                 uint16_t        status;
1315
1316                 /* We should also check the status register. */
1317                 status = CSR_READ_2(sc, RL_ISR);
1318                 if (status == 0xffff)
1319                         return;
1320                 if (status != 0)
1321                         CSR_WRITE_2(sc, RL_ISR, status);
1322
1323                 /* XXX We should check behaviour on receiver stalls. */
1324
1325                 if (status & RL_ISR_SYSTEM_ERR) {
1326                         rl_reset(sc);
1327                         rl_init_locked(sc);
1328                 }
1329         }
1330 }
1331 #endif /* DEVICE_POLLING */
1332
1333 static void
1334 rl_intr(void *arg)
1335 {
1336         struct rl_softc         *sc = arg;
1337         struct ifnet            *ifp = sc->rl_ifp;
1338         uint16_t                status;
1339
1340         RL_LOCK(sc);
1341
1342         if (sc->suspended)
1343                 goto done_locked;
1344
1345 #ifdef DEVICE_POLLING
1346         if  (ifp->if_capenable & IFCAP_POLLING)
1347                 goto done_locked;
1348 #endif
1349
1350         for (;;) {
1351                 status = CSR_READ_2(sc, RL_ISR);
1352                 /* If the card has gone away, the read returns 0xffff. */
1353                 if (status == 0xffff)
1354                         break;
1355                 if (status != 0)
1356                         CSR_WRITE_2(sc, RL_ISR, status);
1357                 if ((status & RL_INTRS) == 0)
1358                         break;
1359                 if (status & RL_ISR_RX_OK)
1360                         rl_rxeof(sc);
1361                 if (status & RL_ISR_RX_ERR)
1362                         rl_rxeof(sc);
1363                 if ((status & RL_ISR_TX_OK) || (status & RL_ISR_TX_ERR))
1364                         rl_txeof(sc);
1365                 if (status & RL_ISR_SYSTEM_ERR) {
1366                         rl_reset(sc);
1367                         rl_init_locked(sc);
1368                 }
1369         }
1370
1371         if (!IFQ_DRV_IS_EMPTY(&ifp->if_snd))
1372                 rl_start_locked(ifp);
1373
1374 done_locked:
1375         RL_UNLOCK(sc);
1376 }
1377
1378 /*
1379  * Encapsulate an mbuf chain in a descriptor by coupling the mbuf data
1380  * pointers to the fragment pointers.
1381  */
1382 static int
1383 rl_encap(struct rl_softc *sc, struct mbuf *m_head)
1384 {
1385         struct mbuf             *m_new = NULL;
1386
1387         RL_LOCK_ASSERT(sc);
1388
1389         /*
1390          * The RealTek is brain damaged and wants longword-aligned
1391          * TX buffers, plus we can only have one fragment buffer
1392          * per packet. We have to copy pretty much all the time.
1393          */
1394         m_new = m_defrag(m_head, M_DONTWAIT);
1395
1396         if (m_new == NULL) {
1397                 m_freem(m_head);
1398                 return (1);
1399         }
1400         m_head = m_new;
1401
1402         /* Pad frames to at least 60 bytes. */
1403         if (m_head->m_pkthdr.len < RL_MIN_FRAMELEN) {
1404                 /*
1405                  * Make security concious people happy: zero out the
1406                  * bytes in the pad area, since we don't know what
1407                  * this mbuf cluster buffer's previous user might
1408                  * have left in it.
1409                  */
1410                 bzero(mtod(m_head, char *) + m_head->m_pkthdr.len,
1411                      RL_MIN_FRAMELEN - m_head->m_pkthdr.len);
1412                 m_head->m_pkthdr.len +=
1413                     (RL_MIN_FRAMELEN - m_head->m_pkthdr.len);
1414                 m_head->m_len = m_head->m_pkthdr.len;
1415         }
1416
1417         RL_CUR_TXMBUF(sc) = m_head;
1418
1419         return (0);
1420 }
1421
1422 /*
1423  * Main transmit routine.
1424  */
1425 static void
1426 rl_start(struct ifnet *ifp)
1427 {
1428         struct rl_softc         *sc = ifp->if_softc;
1429
1430         RL_LOCK(sc);
1431         rl_start_locked(ifp);
1432         RL_UNLOCK(sc);
1433 }
1434
1435 static void
1436 rl_start_locked(struct ifnet *ifp)
1437 {
1438         struct rl_softc         *sc = ifp->if_softc;
1439         struct mbuf             *m_head = NULL;
1440
1441         RL_LOCK_ASSERT(sc);
1442
1443         while (RL_CUR_TXMBUF(sc) == NULL) {
1444
1445                 IFQ_DRV_DEQUEUE(&ifp->if_snd, m_head);
1446
1447                 if (m_head == NULL)
1448                         break;
1449
1450                 if (rl_encap(sc, m_head))
1451                         break;
1452
1453                 /* Pass a copy of this mbuf chain to the bpf subsystem. */
1454                 BPF_MTAP(ifp, RL_CUR_TXMBUF(sc));
1455
1456                 /* Transmit the frame. */
1457                 bus_dmamap_create(sc->rl_tag, 0, &RL_CUR_DMAMAP(sc));
1458                 bus_dmamap_load(sc->rl_tag, RL_CUR_DMAMAP(sc),
1459                     mtod(RL_CUR_TXMBUF(sc), void *),
1460                     RL_CUR_TXMBUF(sc)->m_pkthdr.len, rl_dma_map_txbuf, sc, 0);
1461                 bus_dmamap_sync(sc->rl_tag, RL_CUR_DMAMAP(sc),
1462                     BUS_DMASYNC_PREREAD);
1463                 CSR_WRITE_4(sc, RL_CUR_TXSTAT(sc),
1464                     RL_TXTHRESH(sc->rl_txthresh) |
1465                     RL_CUR_TXMBUF(sc)->m_pkthdr.len);
1466
1467                 RL_INC(sc->rl_cdata.cur_tx);
1468
1469                 /* Set a timeout in case the chip goes out to lunch. */
1470                 sc->rl_watchdog_timer = 5;
1471         }
1472
1473         /*
1474          * We broke out of the loop because all our TX slots are
1475          * full. Mark the NIC as busy until it drains some of the
1476          * packets from the queue.
1477          */
1478         if (RL_CUR_TXMBUF(sc) != NULL)
1479                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
1480 }
1481
1482 static void
1483 rl_init(void *xsc)
1484 {
1485         struct rl_softc         *sc = xsc;
1486
1487         RL_LOCK(sc);
1488         rl_init_locked(sc);
1489         RL_UNLOCK(sc);
1490 }
1491
1492 static void
1493 rl_init_locked(struct rl_softc *sc)
1494 {
1495         struct ifnet            *ifp = sc->rl_ifp;
1496         struct mii_data         *mii;
1497         uint32_t                rxcfg = 0;
1498         uint32_t                eaddr[2];
1499
1500         RL_LOCK_ASSERT(sc);
1501
1502         mii = device_get_softc(sc->rl_miibus);
1503
1504         /*
1505          * Cancel pending I/O and free all RX/TX buffers.
1506          */
1507         rl_stop(sc);
1508
1509         /*
1510          * Init our MAC address.  Even though the chipset
1511          * documentation doesn't mention it, we need to enter "Config
1512          * register write enable" mode to modify the ID registers.
1513          */
1514         CSR_WRITE_1(sc, RL_EECMD, RL_EEMODE_WRITECFG);
1515         bzero(eaddr, sizeof(eaddr));
1516         bcopy(IF_LLADDR(sc->rl_ifp), eaddr, ETHER_ADDR_LEN);
1517         CSR_WRITE_STREAM_4(sc, RL_IDR0, eaddr[0]);
1518         CSR_WRITE_STREAM_4(sc, RL_IDR4, eaddr[1]);
1519         CSR_WRITE_1(sc, RL_EECMD, RL_EEMODE_OFF);
1520
1521         /* Init the RX buffer pointer register. */
1522         bus_dmamap_load(sc->rl_tag, sc->rl_cdata.rl_rx_dmamap,
1523             sc->rl_cdata.rl_rx_buf, RL_RXBUFLEN, rl_dma_map_rxbuf, sc, 0);
1524         bus_dmamap_sync(sc->rl_tag, sc->rl_cdata.rl_rx_dmamap,
1525             BUS_DMASYNC_PREWRITE);
1526
1527         /* Init TX descriptors. */
1528         rl_list_tx_init(sc);
1529
1530         /*
1531          * Enable transmit and receive.
1532          */
1533         CSR_WRITE_1(sc, RL_COMMAND, RL_CMD_TX_ENB|RL_CMD_RX_ENB);
1534
1535         /*
1536          * Set the initial TX and RX configuration.
1537          */
1538         CSR_WRITE_4(sc, RL_TXCFG, RL_TXCFG_CONFIG);
1539         CSR_WRITE_4(sc, RL_RXCFG, RL_RXCFG_CONFIG);
1540
1541         /* Set the individual bit to receive frames for this host only. */
1542         rxcfg = CSR_READ_4(sc, RL_RXCFG);
1543         rxcfg |= RL_RXCFG_RX_INDIV;
1544
1545         /* If we want promiscuous mode, set the allframes bit. */
1546         if (ifp->if_flags & IFF_PROMISC) {
1547                 rxcfg |= RL_RXCFG_RX_ALLPHYS;
1548                 CSR_WRITE_4(sc, RL_RXCFG, rxcfg);
1549         } else {
1550                 rxcfg &= ~RL_RXCFG_RX_ALLPHYS;
1551                 CSR_WRITE_4(sc, RL_RXCFG, rxcfg);
1552         }
1553
1554         /* Set capture broadcast bit to capture broadcast frames. */
1555         if (ifp->if_flags & IFF_BROADCAST) {
1556                 rxcfg |= RL_RXCFG_RX_BROAD;
1557                 CSR_WRITE_4(sc, RL_RXCFG, rxcfg);
1558         } else {
1559                 rxcfg &= ~RL_RXCFG_RX_BROAD;
1560                 CSR_WRITE_4(sc, RL_RXCFG, rxcfg);
1561         }
1562
1563         /* Program the multicast filter, if necessary. */
1564         rl_setmulti(sc);
1565
1566 #ifdef DEVICE_POLLING
1567         /* Disable interrupts if we are polling. */
1568         if (ifp->if_capenable & IFCAP_POLLING)
1569                 CSR_WRITE_2(sc, RL_IMR, 0);
1570         else
1571 #endif
1572         /* Enable interrupts. */
1573         CSR_WRITE_2(sc, RL_IMR, RL_INTRS);
1574
1575         /* Set initial TX threshold */
1576         sc->rl_txthresh = RL_TX_THRESH_INIT;
1577
1578         /* Start RX/TX process. */
1579         CSR_WRITE_4(sc, RL_MISSEDPKT, 0);
1580
1581         /* Enable receiver and transmitter. */
1582         CSR_WRITE_1(sc, RL_COMMAND, RL_CMD_TX_ENB|RL_CMD_RX_ENB);
1583
1584         mii_mediachg(mii);
1585
1586         CSR_WRITE_1(sc, RL_CFG1, RL_CFG1_DRVLOAD|RL_CFG1_FULLDUPLEX);
1587
1588         ifp->if_drv_flags |= IFF_DRV_RUNNING;
1589         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
1590
1591         callout_reset(&sc->rl_stat_callout, hz, rl_tick, sc);
1592 }
1593
1594 /*
1595  * Set media options.
1596  */
1597 static int
1598 rl_ifmedia_upd(struct ifnet *ifp)
1599 {
1600         struct rl_softc         *sc = ifp->if_softc;
1601         struct mii_data         *mii;
1602
1603         mii = device_get_softc(sc->rl_miibus);
1604
1605         RL_LOCK(sc);
1606         mii_mediachg(mii);
1607         RL_UNLOCK(sc);
1608
1609         return (0);
1610 }
1611
1612 /*
1613  * Report current media status.
1614  */
1615 static void
1616 rl_ifmedia_sts(struct ifnet *ifp, struct ifmediareq *ifmr)
1617 {
1618         struct rl_softc         *sc = ifp->if_softc;
1619         struct mii_data         *mii;
1620
1621         mii = device_get_softc(sc->rl_miibus);
1622
1623         RL_LOCK(sc);
1624         mii_pollstat(mii);
1625         RL_UNLOCK(sc);
1626         ifmr->ifm_active = mii->mii_media_active;
1627         ifmr->ifm_status = mii->mii_media_status;
1628 }
1629
1630 static int
1631 rl_ioctl(struct ifnet *ifp, u_long command, caddr_t data)
1632 {
1633         struct ifreq            *ifr = (struct ifreq *)data;
1634         struct mii_data         *mii;
1635         struct rl_softc         *sc = ifp->if_softc;
1636         int                     error = 0;
1637
1638         switch (command) {
1639         case SIOCSIFFLAGS:
1640                 RL_LOCK(sc);
1641                 if (ifp->if_flags & IFF_UP) {
1642                         rl_init_locked(sc);
1643                 } else {
1644                         if (ifp->if_drv_flags & IFF_DRV_RUNNING)
1645                                 rl_stop(sc);
1646                 }
1647                 RL_UNLOCK(sc);
1648                 error = 0;
1649                 break;
1650         case SIOCADDMULTI:
1651         case SIOCDELMULTI:
1652                 RL_LOCK(sc);
1653                 rl_setmulti(sc);
1654                 RL_UNLOCK(sc);
1655                 error = 0;
1656                 break;
1657         case SIOCGIFMEDIA:
1658         case SIOCSIFMEDIA:
1659                 mii = device_get_softc(sc->rl_miibus);
1660                 error = ifmedia_ioctl(ifp, ifr, &mii->mii_media, command);
1661                 break;
1662         case SIOCSIFCAP:
1663 #ifdef DEVICE_POLLING
1664                 if (ifr->ifr_reqcap & IFCAP_POLLING &&
1665                     !(ifp->if_capenable & IFCAP_POLLING)) {
1666                         error = ether_poll_register(rl_poll, ifp);
1667                         if (error)
1668                                 return(error);
1669                         RL_LOCK(sc);
1670                         /* Disable interrupts */
1671                         CSR_WRITE_2(sc, RL_IMR, 0x0000);
1672                         ifp->if_capenable |= IFCAP_POLLING;
1673                         RL_UNLOCK(sc);
1674                         return (error);
1675
1676                 }
1677                 if (!(ifr->ifr_reqcap & IFCAP_POLLING) &&
1678                     ifp->if_capenable & IFCAP_POLLING) {
1679                         error = ether_poll_deregister(ifp);
1680                         /* Enable interrupts. */
1681                         RL_LOCK(sc);
1682                         CSR_WRITE_2(sc, RL_IMR, RL_INTRS);
1683                         ifp->if_capenable &= ~IFCAP_POLLING;
1684                         RL_UNLOCK(sc);
1685                         return (error);
1686                 }
1687 #endif /* DEVICE_POLLING */
1688                 break;
1689         default:
1690                 error = ether_ioctl(ifp, command, data);
1691                 break;
1692         }
1693
1694         return (error);
1695 }
1696
1697 static void
1698 rl_watchdog(struct rl_softc *sc)
1699 {
1700
1701         RL_LOCK_ASSERT(sc);
1702
1703         if (sc->rl_watchdog_timer == 0 || --sc->rl_watchdog_timer >0)
1704                 return;
1705
1706         device_printf(sc->rl_dev, "watchdog timeout\n");
1707         sc->rl_ifp->if_oerrors++;
1708
1709         rl_txeof(sc);
1710         rl_rxeof(sc);
1711         rl_init_locked(sc);
1712 }
1713
1714 /*
1715  * Stop the adapter and free any mbufs allocated to the
1716  * RX and TX lists.
1717  */
1718 static void
1719 rl_stop(struct rl_softc *sc)
1720 {
1721         register int            i;
1722         struct ifnet            *ifp = sc->rl_ifp;
1723
1724         RL_LOCK_ASSERT(sc);
1725
1726         sc->rl_watchdog_timer = 0;
1727         callout_stop(&sc->rl_stat_callout);
1728         ifp->if_drv_flags &= ~(IFF_DRV_RUNNING | IFF_DRV_OACTIVE);
1729
1730         CSR_WRITE_1(sc, RL_COMMAND, 0x00);
1731         CSR_WRITE_2(sc, RL_IMR, 0x0000);
1732         bus_dmamap_unload(sc->rl_tag, sc->rl_cdata.rl_rx_dmamap);
1733
1734         /*
1735          * Free the TX list buffers.
1736          */
1737         for (i = 0; i < RL_TX_LIST_CNT; i++) {
1738                 if (sc->rl_cdata.rl_tx_chain[i] != NULL) {
1739                         bus_dmamap_unload(sc->rl_tag,
1740                             sc->rl_cdata.rl_tx_dmamap[i]);
1741                         bus_dmamap_destroy(sc->rl_tag,
1742                             sc->rl_cdata.rl_tx_dmamap[i]);
1743                         m_freem(sc->rl_cdata.rl_tx_chain[i]);
1744                         sc->rl_cdata.rl_tx_chain[i] = NULL;
1745                         CSR_WRITE_4(sc, RL_TXADDR0 + (i * sizeof(uint32_t)),
1746                             0x0000000);
1747                 }
1748         }
1749 }
1750
1751 /*
1752  * Device suspend routine.  Stop the interface and save some PCI
1753  * settings in case the BIOS doesn't restore them properly on
1754  * resume.
1755  */
1756 static int
1757 rl_suspend(device_t dev)
1758 {
1759         struct rl_softc         *sc;
1760
1761         sc = device_get_softc(dev);
1762
1763         RL_LOCK(sc);
1764         rl_stop(sc);
1765         sc->suspended = 1;
1766         RL_UNLOCK(sc);
1767
1768         return (0);
1769 }
1770
1771 /*
1772  * Device resume routine.  Restore some PCI settings in case the BIOS
1773  * doesn't, re-enable busmastering, and restart the interface if
1774  * appropriate.
1775  */
1776 static int
1777 rl_resume(device_t dev)
1778 {
1779         struct rl_softc         *sc;
1780         struct ifnet            *ifp;
1781
1782         sc = device_get_softc(dev);
1783         ifp = sc->rl_ifp;
1784
1785         RL_LOCK(sc);
1786
1787         /* reinitialize interface if necessary */
1788         if (ifp->if_flags & IFF_UP)
1789                 rl_init_locked(sc);
1790
1791         sc->suspended = 0;
1792
1793         RL_UNLOCK(sc);
1794
1795         return (0);
1796 }
1797
1798 /*
1799  * Stop all chip I/O so that the kernel's probe routines don't
1800  * get confused by errant DMAs when rebooting.
1801  */
1802 static void
1803 rl_shutdown(device_t dev)
1804 {
1805         struct rl_softc         *sc;
1806
1807         sc = device_get_softc(dev);
1808
1809         RL_LOCK(sc);
1810         rl_stop(sc);
1811         RL_UNLOCK(sc);
1812 }