sys/pci/if_vrreg.h

   1 /*
   2  * Copyright (c) 1997, 1998
   3  *      Bill Paul <wpaul@ctr.columbia.edu>.  All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  * 3. All advertising materials mentioning features or use of this software
  14  *    must display the following acknowledgement:
  15  *      This product includes software developed by Bill Paul.
  16  * 4. Neither the name of the author nor the names of any co-contributors
  17  *    may be used to endorse or promote products derived from this software
  18  *    without specific prior written permission.
  19  *
  20  * THIS SOFTWARE IS PROVIDED BY Bill Paul AND CONTRIBUTORS ``AS IS'' AND
  21  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23  * ARE DISCLAIMED.  IN NO EVENT SHALL Bill Paul OR THE VOICES IN HIS HEAD
  24  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  30  * THE POSSIBILITY OF SUCH DAMAGE.
  31  *
  32  * $FreeBSD$
  33  */
  34
  35 /*
  36  * Rhine register definitions.
  37  */
  38
  39 #define VR_PAR0                 0x00    /* node address 0 to 4 */
  40 #define VR_PAR1                 0x04    /* node address 2 to 6 */
  41 #define VR_RXCFG                0x06    /* receiver config register */
  42 #define VR_TXCFG                0x07    /* transmit config register */
  43 #define VR_COMMAND              0x08    /* command register */
  44 #define VR_ISR                  0x0C    /* interrupt/status register */
  45 #define VR_IMR                  0x0E    /* interrupt mask register */
  46 #define VR_MAR0                 0x10    /* multicast hash 0 */
  47 #define VR_MAR1                 0x14    /* multicast hash 1 */
  48 #define VR_RXADDR               0x18    /* rx descriptor list start addr */
  49 #define VR_TXADDR               0x1C    /* tx descriptor list start addr */
  50 #define VR_CURRXDESC0           0x20
  51 #define VR_CURRXDESC1           0x24
  52 #define VR_CURRXDESC2           0x28
  53 #define VR_CURRXDESC3           0x2C
  54 #define VR_NEXTRXDESC0          0x30
  55 #define VR_NEXTRXDESC1          0x34
  56 #define VR_NEXTRXDESC2          0x38
  57 #define VR_NEXTRXDESC3          0x3C
  58 #define VR_CURTXDESC0           0x40
  59 #define VR_CURTXDESC1           0x44
  60 #define VR_CURTXDESC2           0x48
  61 #define VR_CURTXDESC3           0x4C
  62 #define VR_NEXTTXDESC0          0x50
  63 #define VR_NEXTTXDESC1          0x54
  64 #define VR_NEXTTXDESC2          0x58
  65 #define VR_NEXTTXDESC3          0x5C
  66 #define VR_CURRXDMA             0x60    /* current RX DMA address */
  67 #define VR_CURTXDMA             0x64    /* current TX DMA address */
  68 #define VR_TALLYCNT             0x68    /* tally counter test register */
  69 #define VR_PHYADDR              0x6C
  70 #define VR_MIISTAT              0x6D
  71 #define VR_BCR0                 0x6E
  72 #define VR_BCR1                 0x6F
  73 #define VR_MIICMD               0x70
  74 #define VR_MIIADDR              0x71
  75 #define VR_MIIDATA              0x72
  76 #define VR_EECSR                0x74
  77 #define VR_TEST                 0x75
  78 #define VR_GPIO                 0x76
  79 #define VR_CONFIG               0x78
  80 #define VR_MPA_CNT              0x7C
  81 #define VR_CRC_CNT              0x7E
  82 #define VR_STICKHW              0x83
  83
  84 /*
  85  * RX config bits.
  86  */
  87 #define VR_RXCFG_RX_ERRPKTS     0x01
  88 #define VR_RXCFG_RX_RUNT        0x02
  89 #define VR_RXCFG_RX_MULTI       0x04
  90 #define VR_RXCFG_RX_BROAD       0x08
  91 #define VR_RXCFG_RX_PROMISC     0x10
  92 #define VR_RXCFG_RX_THRESH      0xE0
  93
  94 #define VR_RXTHRESH_32BYTES     0x00
  95 #define VR_RXTHRESH_64BYTES     0x20
  96 #define VR_RXTHRESH_128BYTES    0x40
  97 #define VR_RXTHRESH_256BYTES    0x60
  98 #define VR_RXTHRESH_512BYTES    0x80
  99 #define VR_RXTHRESH_768BYTES    0xA0
 100 #define VR_RXTHRESH_1024BYTES   0xC0
 101 #define VR_RXTHRESH_STORENFWD   0xE0
 102
 103 /*
 104  * TX config bits.
 105  */
 106 #define VR_TXCFG_RSVD0          0x01
 107 #define VR_TXCFG_LOOPBKMODE     0x06
 108 #define VR_TXCFG_BACKOFF        0x08
 109 #define VR_TXCFG_RSVD1          0x10
 110 #define VR_TXCFG_TX_THRESH      0xE0
 111
 112 #define VR_TXTHRESH_32BYTES     0x00
 113 #define VR_TXTHRESH_64BYTES     0x20
 114 #define VR_TXTHRESH_128BYTES    0x40
 115 #define VR_TXTHRESH_256BYTES    0x60
 116 #define VR_TXTHRESH_512BYTES    0x80
 117 #define VR_TXTHRESH_768BYTES    0xA0
 118 #define VR_TXTHRESH_1024BYTES   0xC0
 119 #define VR_TXTHRESH_STORENFWD   0xE0
 120
 121 /*
 122  * Command register bits.
 123  */
 124 #define VR_CMD_INIT             0x0001
 125 #define VR_CMD_START            0x0002
 126 #define VR_CMD_STOP             0x0004
 127 #define VR_CMD_RX_ON            0x0008
 128 #define VR_CMD_TX_ON            0x0010
 129 #define VR_CMD_TX_GO            0x0020
 130 #define VR_CMD_RX_GO            0x0040
 131 #define VR_CMD_RSVD             0x0080
 132 #define VR_CMD_RX_EARLY         0x0100
 133 #define VR_CMD_TX_EARLY         0x0200
 134 #define VR_CMD_FULLDUPLEX       0x0400
 135 #define VR_CMD_TX_NOPOLL        0x0800
 136
 137 #define VR_CMD_RESET            0x8000
 138
 139 /*
 140  * Interrupt status bits.
 141  */
 142 #define VR_ISR_RX_OK            0x0001  /* packet rx ok */
 143 #define VR_ISR_TX_OK            0x0002  /* packet tx ok */
 144 #define VR_ISR_RX_ERR           0x0004  /* packet rx with err */
 145 #define VR_ISR_TX_ABRT          0x0008  /* tx aborted due to excess colls */
 146 #define VR_ISR_TX_UNDERRUN      0x0010  /* tx buffer underflow */
 147 #define VR_ISR_RX_NOBUF         0x0020  /* no rx buffer available */
 148 #define VR_ISR_BUSERR           0x0040  /* PCI bus error */
 149 #define VR_ISR_STATSOFLOW       0x0080  /* stats counter oflow */
 150 #define VR_ISR_RX_EARLY         0x0100  /* rx early */
 151 #define VR_ISR_LINKSTAT         0x0200  /* MII status change */
 152 #define VR_ISR_RX_OFLOW         0x0400  /* rx FIFO overflow */
 153 #define VR_ISR_RX_DROPPED       0x0800
 154 #define VR_ISR_RX_NOBUF2        0x1000
 155 #define VR_ISR_TX_ABRT2         0x2000
 156 #define VR_ISR_LINKSTAT2        0x4000
 157 #define VR_ISR_MAGICPACKET      0x8000
 158
 159 /*
 160  * Interrupt mask bits.
 161  */
 162 #define VR_IMR_RX_OK            0x0001  /* packet rx ok */
 163 #define VR_IMR_TX_OK            0x0002  /* packet tx ok */
 164 #define VR_IMR_RX_ERR           0x0004  /* packet rx with err */
 165 #define VR_IMR_TX_ABRT          0x0008  /* tx aborted due to excess colls */
 166 #define VR_IMR_TX_UNDERRUN      0x0010  /* tx buffer underflow */
 167 #define VR_IMR_RX_NOBUF         0x0020  /* no rx buffer available */
 168 #define VR_IMR_BUSERR           0x0040  /* PCI bus error */
 169 #define VR_IMR_STATSOFLOW       0x0080  /* stats counter oflow */
 170 #define VR_IMR_RX_EARLY         0x0100  /* rx early */
 171 #define VR_IMR_LINKSTAT         0x0200  /* MII status change */
 172 #define VR_IMR_RX_OFLOW         0x0400  /* rx FIFO overflow */
 173 #define VR_IMR_RX_DROPPED       0x0800
 174 #define VR_IMR_RX_NOBUF2        0x1000
 175 #define VR_IMR_TX_ABRT2         0x2000
 176 #define VR_IMR_LINKSTAT2        0x4000
 177 #define VR_IMR_MAGICPACKET      0x8000
 178
 179 #define VR_INTRS                                                        \
 180         (VR_IMR_RX_OK|VR_IMR_TX_OK|VR_IMR_RX_NOBUF|                     \
 181         VR_IMR_TX_ABRT|VR_IMR_TX_UNDERRUN|VR_IMR_BUSERR|                \
 182         VR_IMR_RX_ERR|VR_ISR_RX_DROPPED)
 183
 184 /*
 185  * MII status register.
 186  */
 187
 188 #define VR_MIISTAT_SPEED        0x01
 189 #define VR_MIISTAT_LINKFAULT    0x02
 190 #define VR_MIISTAT_MGTREADERR   0x04
 191 #define VR_MIISTAT_MIIERR       0x08
 192 #define VR_MIISTAT_PHYOPT       0x10
 193 #define VR_MIISTAT_MDC_SPEED    0x20
 194 #define VR_MIISTAT_RSVD         0x40
 195 #define VR_MIISTAT_GPIO1POLL    0x80
 196
 197 /*
 198  * MII command register bits.
 199  */
 200 #define VR_MIICMD_CLK           0x01
 201 #define VR_MIICMD_DATAOUT       0x02
 202 #define VR_MIICMD_DATAIN        0x04
 203 #define VR_MIICMD_DIR           0x08
 204 #define VR_MIICMD_DIRECTPGM     0x10
 205 #define VR_MIICMD_WRITE_ENB     0x20
 206 #define VR_MIICMD_READ_ENB      0x40
 207 #define VR_MIICMD_AUTOPOLL      0x80
 208
 209 /*
 210  * EEPROM control bits.
 211  */
 212 #define VR_EECSR_DATAIN         0x01    /* data out */
 213 #define VR_EECSR_DATAOUT        0x02    /* data in */
 214 #define VR_EECSR_CLK            0x04    /* clock */
 215 #define VR_EECSR_CS             0x08    /* chip select */
 216 #define VR_EECSR_DPM            0x10
 217 #define VR_EECSR_LOAD           0x20
 218 #define VR_EECSR_EMBP           0x40
 219 #define VR_EECSR_EEPR           0x80
 220
 221 #define VR_EECMD_WRITE          0x140
 222 #define VR_EECMD_READ           0x180
 223 #define VR_EECMD_ERASE          0x1c0
 224
 225 /*
 226  * Test register bits.
 227  */
 228 #define VR_TEST_TEST0           0x01
 229 #define VR_TEST_TEST1           0x02
 230 #define VR_TEST_TEST2           0x04
 231 #define VR_TEST_TSTUD           0x08
 232 #define VR_TEST_TSTOV           0x10
 233 #define VR_TEST_BKOFF           0x20
 234 #define VR_TEST_FCOL            0x40
 235 #define VR_TEST_HBDES           0x80
 236
 237 /*
 238  * Config register bits.
 239  */
 240 #define VR_CFG_GPIO2OUTENB      0x00000001
 241 #define VR_CFG_GPIO2OUT         0x00000002      /* gen. purp. pin */
 242 #define VR_CFG_GPIO2IN          0x00000004      /* gen. purp. pin */
 243 #define VR_CFG_AUTOOPT          0x00000008      /* enable rx/tx autopoll */
 244 #define VR_CFG_MIIOPT           0x00000010
 245 #define VR_CFG_MMIENB           0x00000020      /* memory mapped mode enb */
 246 #define VR_CFG_JUMPER           0x00000040      /* PHY and oper. mode select */
 247 #define VR_CFG_EELOAD           0x00000080      /* enable EEPROM programming */
 248 #define VR_CFG_LATMENB          0x00000100      /* larency timer effect enb. */
 249 #define VR_CFG_MRREADWAIT       0x00000200
 250 #define VR_CFG_MRWRITEWAIT      0x00000400
 251 #define VR_CFG_RX_ARB           0x00000800
 252 #define VR_CFG_TX_ARB           0x00001000
 253 #define VR_CFG_READMULTI        0x00002000
 254 #define VR_CFG_TX_PACE          0x00004000
 255 #define VR_CFG_TX_QDIS          0x00008000
 256 #define VR_CFG_ROMSEL0          0x00010000
 257 #define VR_CFG_ROMSEL1          0x00020000
 258 #define VR_CFG_ROMSEL2          0x00040000
 259 #define VR_CFG_ROMTIMESEL       0x00080000
 260 #define VR_CFG_RSVD0            0x00100000
 261 #define VR_CFG_ROMDLY           0x00200000
 262 #define VR_CFG_ROMOPT           0x00400000
 263 #define VR_CFG_RSVD1            0x00800000
 264 #define VR_CFG_BACKOFFOPT       0x01000000
 265 #define VR_CFG_BACKOFFMOD       0x02000000
 266 #define VR_CFG_CAPEFFECT        0x04000000
 267 #define VR_CFG_BACKOFFRAND      0x08000000
 268 #define VR_CFG_MAGICKPACKET     0x10000000
 269 #define VR_CFG_PCIREADLINE      0x20000000
 270 #define VR_CFG_DIAG             0x40000000
 271 #define VR_CFG_GPIOEN           0x80000000
 272
 273 /* Sticky HW bits */
 274 #define VR_STICKHW_DS0          0x01
 275 #define VR_STICKHW_DS1          0x02
 276 #define VR_STICKHW_WOL_ENB      0x04
 277 #define VR_STICKHW_WOL_STS      0x08
 278 #define VR_STICKHW_LEGWOL_ENB   0x80
 279
 280 /*
 281  * Rhine TX/RX list structure.
 282  */
 283
 284 struct vr_desc {
 285         u_int32_t               vr_status;
 286         u_int32_t               vr_ctl;
 287         u_int32_t               vr_ptr1;
 288         u_int32_t               vr_ptr2;
 289 };
 290
 291 #define vr_data         vr_ptr1
 292 #define vr_next         vr_ptr2
 293
 294
 295 #define VR_RXSTAT_RXERR         0x00000001
 296 #define VR_RXSTAT_CRCERR        0x00000002
 297 #define VR_RXSTAT_FRAMEALIGNERR 0x00000004
 298 #define VR_RXSTAT_FIFOOFLOW     0x00000008
 299 #define VR_RXSTAT_GIANT         0x00000010
 300 #define VR_RXSTAT_RUNT          0x00000020
 301 #define VR_RXSTAT_BUSERR        0x00000040
 302 #define VR_RXSTAT_BUFFERR       0x00000080
 303 #define VR_RXSTAT_LASTFRAG      0x00000100
 304 #define VR_RXSTAT_FIRSTFRAG     0x00000200
 305 #define VR_RXSTAT_RLINK         0x00000400
 306 #define VR_RXSTAT_RX_PHYS       0x00000800
 307 #define VR_RXSTAT_RX_BROAD      0x00001000
 308 #define VR_RXSTAT_RX_MULTI      0x00002000
 309 #define VR_RXSTAT_RX_OK         0x00004000
 310 #define VR_RXSTAT_RXLEN         0x07FF0000
 311 #define VR_RXSTAT_RXLEN_EXT     0x78000000
 312 #define VR_RXSTAT_OWN           0x80000000
 313
 314 #define VR_RXBYTES(x)           ((x & VR_RXSTAT_RXLEN) >> 16)
 315 #define VR_RXSTAT (VR_RXSTAT_FIRSTFRAG|VR_RXSTAT_LASTFRAG|VR_RXSTAT_OWN)
 316
 317 #define VR_RXCTL_BUFLEN         0x000007FF
 318 #define VR_RXCTL_BUFLEN_EXT     0x00007800
 319 #define VR_RXCTL_CHAIN          0x00008000
 320 #define VR_RXCTL_RX_INTR        0x00800000
 321
 322 #define VR_RXCTL (VR_RXCTL_CHAIN|VR_RXCTL_RX_INTR)
 323
 324 #define VR_TXSTAT_DEFER         0x00000001
 325 #define VR_TXSTAT_UNDERRUN      0x00000002
 326 #define VR_TXSTAT_COLLCNT       0x00000078
 327 #define VR_TXSTAT_SQE           0x00000080
 328 #define VR_TXSTAT_ABRT          0x00000100
 329 #define VR_TXSTAT_LATECOLL      0x00000200
 330 #define VR_TXSTAT_CARRLOST      0x00000400
 331 #define VR_TXSTAT_BUSERR        0x00002000
 332 #define VR_TXSTAT_JABTIMEO      0x00004000
 333 #define VR_TXSTAT_ERRSUM        0x00008000
 334 #define VR_TXSTAT_OWN           0x80000000
 335
 336 #define VR_TXCTL_BUFLEN         0x000007FF
 337 #define VR_TXCTL_BUFLEN_EXT     0x00007800
 338 #define VR_TXCTL_TLINK          0x00008000
 339 #define VR_TXCTL_FIRSTFRAG      0x00200000
 340 #define VR_TXCTL_LASTFRAG       0x00400000
 341 #define VR_TXCTL_FINT           0x00800000
 342
 343
 344 #define VR_MAXFRAGS             16
 345 #define VR_RX_LIST_CNT          64
 346 #define VR_TX_LIST_CNT          128
 347 #define VR_MIN_FRAMELEN         60
 348 #define VR_FRAMELEN             1536
 349 #define VR_RXLEN                1520
 350
 351 #define VR_TXOWN(x)             x->vr_ptr->vr_status
 352
 353 struct vr_list_data {
 354         struct vr_desc          vr_rx_list[VR_RX_LIST_CNT];
 355         struct vr_desc          vr_tx_list[VR_TX_LIST_CNT];
 356 };
 357
 358 struct vr_chain {
 359         struct vr_desc          *vr_ptr;
 360         struct mbuf             *vr_mbuf;
 361         struct vr_chain         *vr_nextdesc;
 362 };
 363
 364 struct vr_chain_onefrag {
 365         struct vr_desc          *vr_ptr;
 366         struct mbuf             *vr_mbuf;
 367         struct vr_chain_onefrag *vr_nextdesc;
 368 };
 369
 370 struct vr_chain_data {
 371         struct vr_chain_onefrag vr_rx_chain[VR_RX_LIST_CNT];
 372         struct vr_chain         vr_tx_chain[VR_TX_LIST_CNT];
 373
 374         struct vr_chain_onefrag *vr_rx_head;
 375
 376         struct vr_chain         *vr_tx_head;
 377         struct vr_chain         *vr_tx_tail;
 378         struct vr_chain         *vr_tx_free;
 379 };
 380
 381 struct vr_type {
 382         u_int16_t               vr_vid;
 383         u_int16_t               vr_did;
 384         char                    *vr_name;
 385 };
 386
 387 struct vr_mii_frame {
 388         u_int8_t                mii_stdelim;
 389         u_int8_t                mii_opcode;
 390         u_int8_t                mii_phyaddr;
 391         u_int8_t                mii_regaddr;
 392         u_int8_t                mii_turnaround;
 393         u_int16_t               mii_data;
 394 };
 395
 396 /*
 397  * MII constants
 398  */
 399 #define VR_MII_STARTDELIM       0x01
 400 #define VR_MII_READOP           0x02
 401 #define VR_MII_WRITEOP          0x01
 402 #define VR_MII_TURNAROUND       0x02
 403
 404 #define VR_FLAG_FORCEDELAY      1
 405 #define VR_FLAG_SCHEDDELAY      2
 406 #define VR_FLAG_DELAYTIMEO      3
 407
 408 struct vr_softc {
 409         struct arpcom           arpcom;         /* interface info */
 410         bus_space_handle_t      vr_bhandle;     /* bus space handle */
 411         bus_space_tag_t         vr_btag;        /* bus space tag */
 412         struct resource         *vr_res;
 413         struct resource         *vr_irq;
 414         void                    *vr_intrhand;
 415         device_t                vr_miibus;
 416         struct vr_type          *vr_info;       /* Rhine adapter info */
 417         u_int8_t                vr_unit;        /* interface number */
 418         u_int8_t                vr_type;
 419         struct vr_list_data     *vr_ldata;
 420         struct vr_chain_data    vr_cdata;
 421         struct callout_handle   vr_stat_ch;
 422         struct mtx              vr_mtx;
 423 };
 424
 425 #define VR_LOCK(_sc)            mtx_lock(&(_sc)->vr_mtx)
 426 #define VR_UNLOCK(_sc)          mtx_unlock(&(_sc)->vr_mtx)
 427
 428 /*
 429  * register space access macros
 430  */
 431 #define CSR_WRITE_4(sc, reg, val)       \
 432         bus_space_write_4(sc->vr_btag, sc->vr_bhandle, reg, val)
 433 #define CSR_WRITE_2(sc, reg, val)       \
 434         bus_space_write_2(sc->vr_btag, sc->vr_bhandle, reg, val)
 435 #define CSR_WRITE_1(sc, reg, val)       \
 436         bus_space_write_1(sc->vr_btag, sc->vr_bhandle, reg, val)
 437
 438 #define CSR_READ_4(sc, reg)             \
 439         bus_space_read_4(sc->vr_btag, sc->vr_bhandle, reg)
 440 #define CSR_READ_2(sc, reg)             \
 441         bus_space_read_2(sc->vr_btag, sc->vr_bhandle, reg)
 442 #define CSR_READ_1(sc, reg)             \
 443         bus_space_read_1(sc->vr_btag, sc->vr_bhandle, reg)
 444
 445 #define VR_TIMEOUT              1000
 446 #define ETHER_ALIGN             2
 447
 448 /*
 449  * General constants that are fun to know.
 450  *
 451  * VIA vendor ID
 452  */
 453 #define VIA_VENDORID                    0x1106
 454
 455 /*
 456  * VIA Rhine device IDs.
 457  */
 458 #define VIA_DEVICEID_RHINE              0x3043
 459 #define VIA_DEVICEID_RHINE_II           0x6100
 460 #define VIA_DEVICEID_RHINE_II_2         0x3065
 461
 462 /*
 463  * Delta Electronics device ID.
 464  */
 465 #define DELTA_VENDORID                  0x1500
 466
 467 /*
 468  * Delta device IDs.
 469  */
 470 #define DELTA_DEVICEID_RHINE_II         0x1320
 471
 472 /*
 473  * Addtron vendor ID.
 474  */
 475 #define ADDTRON_VENDORID                0x4033
 476
 477 /*
 478  * Addtron device IDs.
 479  */
 480 #define ADDTRON_DEVICEID_RHINE_II       0x1320
 481
 482
 483 /*
 484  * PCI low memory base and low I/O base register, and
 485  * other PCI registers.
 486  */
 487
 488 #define VR_PCI_VENDOR_ID        0x00
 489 #define VR_PCI_DEVICE_ID        0x02
 490 #define VR_PCI_COMMAND          0x04
 491 #define VR_PCI_STATUS           0x06
 492 #define VR_PCI_CLASSCODE        0x09
 493 #define VR_PCI_LATENCY_TIMER    0x0D
 494 #define VR_PCI_HEADER_TYPE      0x0E
 495 #define VR_PCI_LOIO             0x10
 496 #define VR_PCI_LOMEM            0x14
 497 #define VR_PCI_BIOSROM          0x30
 498 #define VR_PCI_INTLINE          0x3C
 499 #define VR_PCI_INTPIN           0x3D
 500 #define VR_PCI_MINGNT           0x3E
 501 #define VR_PCI_MINLAT           0x0F
 502 #define VR_PCI_RESETOPT         0x48
 503 #define VR_PCI_EEPROM_DATA      0x4C
 504
 505 /* power management registers */
 506 #define VR_PCI_CAPID            0xDC /* 8 bits */
 507 #define VR_PCI_NEXTPTR          0xDD /* 8 bits */
 508 #define VR_PCI_PWRMGMTCAP       0xDE /* 16 bits */
 509 #define VR_PCI_PWRMGMTCTRL      0xE0 /* 16 bits */
 510
 511 #define VR_PSTATE_MASK          0x0003
 512 #define VR_PSTATE_D0            0x0000
 513 #define VR_PSTATE_D1            0x0002
 514 #define VR_PSTATE_D2            0x0002
 515 #define VR_PSTATE_D3            0x0003
 516 #define VR_PME_EN               0x0010
 517 #define VR_PME_STATUS           0x8000
 518
 519
 520 #ifdef __alpha__
 521 #undef vtophys
 522 #define vtophys(va)             alpha_XXX_dmamap((vm_offset_t)va)
 523 #endif