sys/powerpc/aim/moea64_native.c

   1 /*-
   2  * SPDX-License-Identifier: BSD-2-Clause-FreeBSD AND 4-Clause-BSD
   3  *
   4  * Copyright (c) 2001 The NetBSD Foundation, Inc.
   5  * All rights reserved.
   6  *
   7  * This code is derived from software contributed to The NetBSD Foundation
   8  * by Matt Thomas <matt@3am-software.com> of Allegro Networks, Inc.
   9  *
  10  * Redistribution and use in source and binary forms, with or without
  11  * modification, are permitted provided that the following conditions
  12  * are met:
  13  * 1. Redistributions of source code must retain the above copyright
  14  *    notice, this list of conditions and the following disclaimer.
  15  * 2. Redistributions in binary form must reproduce the above copyright
  16  *    notice, this list of conditions and the following disclaimer in the
  17  *    documentation and/or other materials provided with the distribution.
  18  *
  19  * THIS SOFTWARE IS PROVIDED BY THE NETBSD FOUNDATION, INC. AND CONTRIBUTORS
  20  * ``AS IS'' AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED
  21  * TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR
  22  * PURPOSE ARE DISCLAIMED.  IN NO EVENT SHALL THE FOUNDATION OR CONTRIBUTORS
  23  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  24  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  25  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  26  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  27  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  28  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  29  * POSSIBILITY OF SUCH DAMAGE.
  30  */
  31 /*-
  32  * Copyright (C) 1995, 1996 Wolfgang Solfrank.
  33  * Copyright (C) 1995, 1996 TooLs GmbH.
  34  * All rights reserved.
  35  *
  36  * Redistribution and use in source and binary forms, with or without
  37  * modification, are permitted provided that the following conditions
  38  * are met:
  39  * 1. Redistributions of source code must retain the above copyright
  40  *    notice, this list of conditions and the following disclaimer.
  41  * 2. Redistributions in binary form must reproduce the above copyright
  42  *    notice, this list of conditions and the following disclaimer in the
  43  *    documentation and/or other materials provided with the distribution.
  44  * 3. All advertising materials mentioning features or use of this software
  45  *    must display the following acknowledgement:
  46  *      This product includes software developed by TooLs GmbH.
  47  * 4. The name of TooLs GmbH may not be used to endorse or promote products
  48  *    derived from this software without specific prior written permission.
  49  *
  50  * THIS SOFTWARE IS PROVIDED BY TOOLS GMBH ``AS IS'' AND ANY EXPRESS OR
  51  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
  52  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.
  53  * IN NO EVENT SHALL TOOLS GMBH BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  54  * SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO,
  55  * PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS;
  56  * OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY,
  57  * WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR
  58  * OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF
  59  * ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  60  *
  61  * $NetBSD: pmap.c,v 1.28 2000/03/26 20:42:36 kleink Exp $
  62  */
  63 /*-
  64  * Copyright (C) 2001 Benno Rice.
  65  * All rights reserved.
  66  *
  67  * Redistribution and use in source and binary forms, with or without
  68  * modification, are permitted provided that the following conditions
  69  * are met:
  70  * 1. Redistributions of source code must retain the above copyright
  71  *    notice, this list of conditions and the following disclaimer.
  72  * 2. Redistributions in binary form must reproduce the above copyright
  73  *    notice, this list of conditions and the following disclaimer in the
  74  *    documentation and/or other materials provided with the distribution.
  75  *
  76  * THIS SOFTWARE IS PROVIDED BY Benno Rice ``AS IS'' AND ANY EXPRESS OR
  77  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
  78  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.
  79  * IN NO EVENT SHALL TOOLS GMBH BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  80  * SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO,
  81  * PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS;
  82  * OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY,
  83  * WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR
  84  * OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF
  85  * ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  86  */
  87
  88 #include <sys/cdefs.h>
  89 __FBSDID("$FreeBSD$");
  90
  91 /*
  92  * Native 64-bit page table operations for running without a hypervisor.
  93  */
  94
  95 #include <sys/param.h>
  96 #include <sys/kernel.h>
  97 #include <sys/ktr.h>
  98 #include <sys/lock.h>
  99 #include <sys/mutex.h>
 100 #include <sys/proc.h>
 101 #include <sys/sched.h>
 102 #include <sys/sysctl.h>
 103 #include <sys/systm.h>
 104 #include <sys/rwlock.h>
 105 #include <sys/endian.h>
 106
 107 #include <sys/kdb.h>
 108
 109 #include <vm/vm.h>
 110 #include <vm/vm_param.h>
 111 #include <vm/vm_kern.h>
 112 #include <vm/vm_page.h>
 113 #include <vm/vm_map.h>
 114 #include <vm/vm_object.h>
 115 #include <vm/vm_extern.h>
 116 #include <vm/vm_pageout.h>
 117
 118 #include <machine/cpu.h>
 119 #include <machine/hid.h>
 120 #include <machine/md_var.h>
 121 #include <machine/mmuvar.h>
 122
 123 #include "mmu_oea64.h"
 124 #include "mmu_if.h"
 125 #include "moea64_if.h"
 126
 127 #define PTESYNC()       __asm __volatile("ptesync");
 128 #define TLBSYNC()       __asm __volatile("tlbsync; ptesync");
 129 #define SYNC()          __asm __volatile("sync");
 130 #define EIEIO()         __asm __volatile("eieio");
 131
 132 #define VSID_HASH_MASK  0x0000007fffffffffULL
 133
 134 /* POWER9 only permits a 64k partition table size. */
 135 #define PART_SIZE       0x10000
 136
 137 static bool moea64_crop_tlbie;
 138 static bool moea64_need_lock;
 139
 140 static __inline void
 141 TLBIE(uint64_t vpn) {
 142 #ifndef __powerpc64__
 143         register_t vpn_hi, vpn_lo;
 144         register_t msr;
 145         register_t scratch, intr;
 146 #endif
 147
 148         static volatile u_int tlbie_lock = 0;
 149         bool need_lock = moea64_need_lock;
 150
 151         vpn <<= ADDR_PIDX_SHFT;
 152
 153         /* Hobo spinlock: we need stronger guarantees than mutexes provide */
 154         if (need_lock) {
 155                 while (!atomic_cmpset_int(&tlbie_lock, 0, 1));
 156                 isync(); /* Flush instruction queue once lock acquired */
 157
 158                 if (moea64_crop_tlbie)
 159                         vpn &= ~(0xffffULL << 48);
 160         }
 161
 162 #ifdef __powerpc64__
 163         /*
 164          * Explicitly clobber r0.  The tlbie instruction has two forms: an old
 165          * one used by PowerISA 2.03 and prior, and a newer one used by PowerISA
 166          * 2.06 (maybe 2.05?) and later.  We need to support both, and it just
 167          * so happens that since we use 4k pages we can simply zero out r0, and
 168          * clobber it, and the assembler will interpret the single-operand form
 169          * of tlbie as having RB set, and everything else as 0.  The RS operand
 170          * in the newer form is in the same position as the L(page size) bit of
 171          * the old form, so a slong as RS is 0, we're good on both sides.
 172          */
 173         __asm __volatile("li 0, 0 \n tlbie %0" :: "r"(vpn) : "r0", "memory");
 174         __asm __volatile("eieio; tlbsync; ptesync" ::: "memory");
 175 #else
 176         vpn_hi = (uint32_t)(vpn >> 32);
 177         vpn_lo = (uint32_t)vpn;
 178
 179         intr = intr_disable();
 180         __asm __volatile("\
 181             mfmsr %0; \
 182             mr %1, %0; \
 183             insrdi %1,%5,1,0; \
 184             mtmsrd %1; isync; \
 185             \
 186             sld %1,%2,%4; \
 187             or %1,%1,%3; \
 188             tlbie %1; \
 189             \
 190             mtmsrd %0; isync; \
 191             eieio; \
 192             tlbsync; \
 193             ptesync;"
 194         : "=r"(msr), "=r"(scratch) : "r"(vpn_hi), "r"(vpn_lo), "r"(32), "r"(1)
 195             : "memory");
 196         intr_restore(intr);
 197 #endif
 198
 199         /* No barriers or special ops -- taken care of by ptesync above */
 200         if (need_lock)
 201                 tlbie_lock = 0;
 202 }
 203
 204 #define DISABLE_TRANS(msr)      msr = mfmsr(); mtmsr(msr & ~PSL_DR)
 205 #define ENABLE_TRANS(msr)       mtmsr(msr)
 206
 207 /*
 208  * PTEG data.
 209  */
 210 static volatile struct lpte *moea64_pteg_table;
 211 static struct rwlock moea64_eviction_lock;
 212
 213 static volatile struct pate *moea64_part_table;
 214
 215 /*
 216  * PTE calls.
 217  */
 218 static int      moea64_pte_insert_native(mmu_t, struct pvo_entry *);
 219 static int64_t  moea64_pte_synch_native(mmu_t, struct pvo_entry *);
 220 static int64_t  moea64_pte_clear_native(mmu_t, struct pvo_entry *, uint64_t);
 221 static int64_t  moea64_pte_replace_native(mmu_t, struct pvo_entry *, int);
 222 static int64_t  moea64_pte_unset_native(mmu_t mmu, struct pvo_entry *);
 223
 224 /*
 225  * Utility routines.
 226  */
 227 static void     moea64_bootstrap_native(mmu_t mmup,
 228                     vm_offset_t kernelstart, vm_offset_t kernelend);
 229 static void     moea64_cpu_bootstrap_native(mmu_t, int ap);
 230 static void     tlbia(void);
 231
 232 static mmu_method_t moea64_native_methods[] = {
 233         /* Internal interfaces */
 234         MMUMETHOD(mmu_bootstrap,        moea64_bootstrap_native),
 235         MMUMETHOD(mmu_cpu_bootstrap,    moea64_cpu_bootstrap_native),
 236
 237         MMUMETHOD(moea64_pte_synch,     moea64_pte_synch_native),
 238         MMUMETHOD(moea64_pte_clear,     moea64_pte_clear_native),
 239         MMUMETHOD(moea64_pte_unset,     moea64_pte_unset_native),
 240         MMUMETHOD(moea64_pte_replace,   moea64_pte_replace_native),
 241         MMUMETHOD(moea64_pte_insert,    moea64_pte_insert_native),
 242
 243         { 0, 0 }
 244 };
 245
 246 MMU_DEF_INHERIT(oea64_mmu_native, MMU_TYPE_G5, moea64_native_methods,
 247     0, oea64_mmu);
 248
 249 static int64_t
 250 moea64_pte_synch_native(mmu_t mmu, struct pvo_entry *pvo)
 251 {
 252         volatile struct lpte *pt = moea64_pteg_table + pvo->pvo_pte.slot;
 253         struct lpte properpt;
 254         uint64_t ptelo;
 255
 256         PMAP_LOCK_ASSERT(pvo->pvo_pmap, MA_OWNED);
 257
 258         moea64_pte_from_pvo(pvo, &properpt);
 259
 260         rw_rlock(&moea64_eviction_lock);
 261         if ((be64toh(pt->pte_hi) & LPTE_AVPN_MASK) !=
 262             (properpt.pte_hi & LPTE_AVPN_MASK)) {
 263                 /* Evicted */
 264                 rw_runlock(&moea64_eviction_lock);
 265                 return (-1);
 266         }
 267
 268         PTESYNC();
 269         ptelo = be64toh(pt->pte_lo);
 270
 271         rw_runlock(&moea64_eviction_lock);
 272
 273         return (ptelo & (LPTE_REF | LPTE_CHG));
 274 }
 275
 276 static int64_t
 277 moea64_pte_clear_native(mmu_t mmu, struct pvo_entry *pvo, uint64_t ptebit)
 278 {
 279         volatile struct lpte *pt = moea64_pteg_table + pvo->pvo_pte.slot;
 280         struct lpte properpt;
 281         uint64_t ptelo;
 282
 283         PMAP_LOCK_ASSERT(pvo->pvo_pmap, MA_OWNED);
 284
 285         moea64_pte_from_pvo(pvo, &properpt);
 286
 287         rw_rlock(&moea64_eviction_lock);
 288         if ((be64toh(pt->pte_hi) & LPTE_AVPN_MASK) !=
 289             (properpt.pte_hi & LPTE_AVPN_MASK)) {
 290                 /* Evicted */
 291                 rw_runlock(&moea64_eviction_lock);
 292                 return (-1);
 293         }
 294
 295         if (ptebit == LPTE_REF) {
 296                 /* See "Resetting the Reference Bit" in arch manual */
 297                 PTESYNC();
 298                 /* 2-step here safe: precision is not guaranteed */
 299                 ptelo = be64toh(pt->pte_lo);
 300
 301                 /* One-byte store to avoid touching the C bit */
 302                 ((volatile uint8_t *)(&pt->pte_lo))[6] =
 303 #if BYTE_ORDER == BIG_ENDIAN
 304                     ((uint8_t *)(&properpt.pte_lo))[6];
 305 #else
 306                     ((uint8_t *)(&properpt.pte_lo))[1];
 307 #endif
 308                 rw_runlock(&moea64_eviction_lock);
 309
 310                 critical_enter();
 311                 TLBIE(pvo->pvo_vpn);
 312                 critical_exit();
 313         } else {
 314                 rw_runlock(&moea64_eviction_lock);
 315                 ptelo = moea64_pte_unset_native(mmu, pvo);
 316                 moea64_pte_insert_native(mmu, pvo);
 317         }
 318
 319         return (ptelo & (LPTE_REF | LPTE_CHG));
 320 }
 321
 322 static int64_t
 323 moea64_pte_unset_native(mmu_t mmu, struct pvo_entry *pvo)
 324 {
 325         volatile struct lpte *pt = moea64_pteg_table + pvo->pvo_pte.slot;
 326         struct lpte properpt;
 327         uint64_t ptelo;
 328
 329         moea64_pte_from_pvo(pvo, &properpt);
 330
 331         rw_rlock(&moea64_eviction_lock);
 332         if ((be64toh(pt->pte_hi & LPTE_AVPN_MASK)) !=
 333             (properpt.pte_hi & LPTE_AVPN_MASK)) {
 334                 /* Evicted */
 335                 moea64_pte_overflow--;
 336                 rw_runlock(&moea64_eviction_lock);
 337                 return (-1);
 338         }
 339
 340         /*
 341          * Invalidate the pte, briefly locking it to collect RC bits. No
 342          * atomics needed since this is protected against eviction by the lock.
 343          */
 344         isync();
 345         critical_enter();
 346         pt->pte_hi = be64toh((pt->pte_hi & ~LPTE_VALID) | LPTE_LOCKED);
 347         PTESYNC();
 348         TLBIE(pvo->pvo_vpn);
 349         ptelo = be64toh(pt->pte_lo);
 350         *((volatile int32_t *)(&pt->pte_hi) + 1) = 0; /* Release lock */
 351         critical_exit();
 352         rw_runlock(&moea64_eviction_lock);
 353
 354         /* Keep statistics */
 355         moea64_pte_valid--;
 356
 357         return (ptelo & (LPTE_CHG | LPTE_REF));
 358 }
 359
 360 static int64_t
 361 moea64_pte_replace_native(mmu_t mmu, struct pvo_entry *pvo, int flags)
 362 {
 363         volatile struct lpte *pt = moea64_pteg_table + pvo->pvo_pte.slot;
 364         struct lpte properpt;
 365         int64_t ptelo;
 366
 367         if (flags == 0) {
 368                 /* Just some software bits changing. */
 369                 moea64_pte_from_pvo(pvo, &properpt);
 370
 371                 rw_rlock(&moea64_eviction_lock);
 372                 if ((be64toh(pt->pte_hi) & LPTE_AVPN_MASK) !=
 373                     (properpt.pte_hi & LPTE_AVPN_MASK)) {
 374                         rw_runlock(&moea64_eviction_lock);
 375                         return (-1);
 376                 }
 377                 pt->pte_hi = htobe64(properpt.pte_hi);
 378                 ptelo = be64toh(pt->pte_lo);
 379                 rw_runlock(&moea64_eviction_lock);
 380         } else {
 381                 /* Otherwise, need reinsertion and deletion */
 382                 ptelo = moea64_pte_unset_native(mmu, pvo);
 383                 moea64_pte_insert_native(mmu, pvo);
 384         }
 385
 386         return (ptelo);
 387 }
 388
 389 static void
 390 moea64_cpu_bootstrap_native(mmu_t mmup, int ap)
 391 {
 392         int i = 0;
 393         #ifdef __powerpc64__
 394         struct slb *slb = PCPU_GET(aim.slb);
 395         register_t seg0;
 396         #endif
 397
 398         /*
 399          * Initialize segment registers and MMU
 400          */
 401
 402         mtmsr(mfmsr() & ~PSL_DR & ~PSL_IR);
 403
 404         /*
 405          * Install kernel SLB entries
 406          */
 407
 408         #ifdef __powerpc64__
 409                 __asm __volatile ("slbia");
 410                 __asm __volatile ("slbmfee %0,%1; slbie %0;" : "=r"(seg0) :
 411                     "r"(0));
 412
 413                 for (i = 0; i < n_slbs; i++) {
 414                         if (!(slb[i].slbe & SLBE_VALID))
 415                                 continue;
 416
 417                         __asm __volatile ("slbmte %0, %1" ::
 418                             "r"(slb[i].slbv), "r"(slb[i].slbe));
 419                 }
 420         #else
 421                 for (i = 0; i < 16; i++)
 422                         mtsrin(i << ADDR_SR_SHFT, kernel_pmap->pm_sr[i]);
 423         #endif
 424
 425         /*
 426          * Install page table
 427          */
 428
 429         if (cpu_features2 & PPC_FEATURE2_ARCH_3_00)
 430                 mtspr(SPR_PTCR,
 431                     ((uintptr_t)moea64_part_table & ~DMAP_BASE_ADDRESS) |
 432                      flsl((PART_SIZE >> 12) - 1));
 433         else
 434                 __asm __volatile ("ptesync; mtsdr1 %0; isync"
 435                     :: "r"(((uintptr_t)moea64_pteg_table & ~DMAP_BASE_ADDRESS)
 436                              | (uintptr_t)(flsl(moea64_pteg_mask >> 11))));
 437         tlbia();
 438 }
 439
 440 static void
 441 moea64_bootstrap_native(mmu_t mmup, vm_offset_t kernelstart,
 442     vm_offset_t kernelend)
 443 {
 444         vm_size_t       size;
 445         vm_offset_t     off;
 446         vm_paddr_t      pa;
 447         register_t      msr;
 448
 449         moea64_early_bootstrap(mmup, kernelstart, kernelend);
 450
 451         switch (mfpvr() >> 16) {
 452         case IBMPOWER9:
 453                 moea64_need_lock = false;
 454                 break;
 455         case IBMPOWER4:
 456         case IBMPOWER4PLUS:
 457         case IBM970:
 458         case IBM970FX:
 459         case IBM970GX:
 460         case IBM970MP:
 461                 moea64_crop_tlbie = true;
 462         default:
 463                 moea64_need_lock = true;
 464         }
 465         /*
 466          * Allocate PTEG table.
 467          */
 468
 469         size = moea64_pteg_count * sizeof(struct lpteg);
 470         CTR2(KTR_PMAP, "moea64_bootstrap: %lu PTEGs, %lu bytes",
 471             moea64_pteg_count, size);
 472         rw_init(&moea64_eviction_lock, "pte eviction");
 473
 474         /*
 475          * We now need to allocate memory. This memory, to be allocated,
 476          * has to reside in a page table. The page table we are about to
 477          * allocate. We don't have BAT. So drop to data real mode for a minute
 478          * as a measure of last resort. We do this a couple times.
 479          */
 480         /*
 481          * PTEG table must be aligned on a 256k boundary, but can be placed
 482          * anywhere with that alignment on POWER ISA 3+ systems. On earlier
 483          * systems, offset addition is done by the CPU with bitwise OR rather
 484          * than addition, so the table must also be aligned on a boundary of
 485          * its own size. Pick the larger of the two, which works on all
 486          * systems.
 487          */
 488         moea64_pteg_table = (struct lpte *)moea64_bootstrap_alloc(size,
 489             MAX(256*1024, size));
 490         if (hw_direct_map)
 491                 moea64_pteg_table =
 492                     (struct lpte *)PHYS_TO_DMAP((vm_offset_t)moea64_pteg_table);
 493         /* Allocate partition table (ISA 3.0). */
 494         if (cpu_features2 & PPC_FEATURE2_ARCH_3_00) {
 495                 moea64_part_table =
 496                     (struct pate *)moea64_bootstrap_alloc(PART_SIZE, PART_SIZE);
 497                 if (hw_direct_map)
 498                         moea64_part_table =
 499                             (struct pate *)PHYS_TO_DMAP((vm_offset_t)moea64_part_table);
 500         }
 501         DISABLE_TRANS(msr);
 502         bzero(__DEVOLATILE(void *, moea64_pteg_table), moea64_pteg_count *
 503             sizeof(struct lpteg));
 504         if (cpu_features2 & PPC_FEATURE2_ARCH_3_00) {
 505                 bzero(__DEVOLATILE(void *, moea64_part_table), PART_SIZE);
 506                 moea64_part_table[0].pagetab =
 507                         (DMAP_TO_PHYS((vm_offset_t)moea64_pteg_table)) |
 508                         (uintptr_t)(flsl((moea64_pteg_count - 1) >> 11));
 509         }
 510         ENABLE_TRANS(msr);
 511
 512         CTR1(KTR_PMAP, "moea64_bootstrap: PTEG table at %p", moea64_pteg_table);
 513
 514         moea64_mid_bootstrap(mmup, kernelstart, kernelend);
 515
 516         /*
 517          * Add a mapping for the page table itself if there is no direct map.
 518          */
 519         if (!hw_direct_map) {
 520                 size = moea64_pteg_count * sizeof(struct lpteg);
 521                 off = (vm_offset_t)(moea64_pteg_table);
 522                 DISABLE_TRANS(msr);
 523                 for (pa = off; pa < off + size; pa += PAGE_SIZE)
 524                         pmap_kenter(pa, pa);
 525                 ENABLE_TRANS(msr);
 526         }
 527
 528         /* Bring up virtual memory */
 529         moea64_late_bootstrap(mmup, kernelstart, kernelend);
 530 }
 531
 532 static void
 533 tlbia(void)
 534 {
 535         vm_offset_t i;
 536         #ifndef __powerpc64__
 537         register_t msr, scratch;
 538         #endif
 539
 540         i = 0xc00; /* IS = 11 */
 541         switch (mfpvr() >> 16) {
 542         case IBM970:
 543         case IBM970FX:
 544         case IBM970MP:
 545         case IBM970GX:
 546         case IBMPOWER4:
 547         case IBMPOWER4PLUS:
 548         case IBMPOWER5:
 549         case IBMPOWER5PLUS:
 550                 i = 0; /* IS not supported */
 551                 break;
 552         }
 553
 554         TLBSYNC();
 555
 556         for (; i < 0x400000; i += 0x00001000) {
 557                 #ifdef __powerpc64__
 558                 __asm __volatile("tlbiel %0" :: "r"(i));
 559                 #else
 560                 __asm __volatile("\
 561                     mfmsr %0; \
 562                     mr %1, %0; \
 563                     insrdi %1,%3,1,0; \
 564                     mtmsrd %1; \
 565                     isync; \
 566                     \
 567                     tlbiel %2; \
 568                     \
 569                     mtmsrd %0; \
 570                     isync;"
 571                 : "=r"(msr), "=r"(scratch) : "r"(i), "r"(1));
 572                 #endif
 573         }
 574
 575         EIEIO();
 576         TLBSYNC();
 577 }
 578
 579 static int
 580 atomic_pte_lock(volatile struct lpte *pte, uint64_t bitmask, uint64_t *oldhi)
 581 {
 582         int     ret;
 583         uint32_t oldhihalf;
 584
 585         /*
 586          * Note: in principle, if just the locked bit were set here, we
 587          * could avoid needing the eviction lock. However, eviction occurs
 588          * so rarely that it isn't worth bothering about in practice.
 589          */
 590
 591         __asm __volatile (
 592                 "1:\tlwarx %1, 0, %3\n\t"       /* load old value */
 593                 "and. %0,%1,%4\n\t"             /* check if any bits set */
 594                 "bne 2f\n\t"                    /* exit if any set */
 595                 "stwcx. %5, 0, %3\n\t"          /* attempt to store */
 596                 "bne- 1b\n\t"                   /* spin if failed */
 597                 "li %0, 1\n\t"                  /* success - retval = 1 */
 598                 "b 3f\n\t"                      /* we've succeeded */
 599                 "2:\n\t"
 600                 "stwcx. %1, 0, %3\n\t"          /* clear reservation (74xx) */
 601                 "li %0, 0\n\t"                  /* failure - retval = 0 */
 602                 "3:\n\t"
 603                 : "=&r" (ret), "=&r"(oldhihalf), "=m" (pte->pte_hi)
 604                 : "r" ((volatile char *)&pte->pte_hi + 4),
 605                   "r" ((uint32_t)bitmask), "r" ((uint32_t)LPTE_LOCKED),
 606                   "m" (pte->pte_hi)
 607                 : "cr0", "cr1", "cr2", "memory");
 608
 609         *oldhi = (pte->pte_hi & 0xffffffff00000000ULL) | oldhihalf;
 610
 611         return (ret);
 612 }
 613
 614 static uintptr_t
 615 moea64_insert_to_pteg_native(struct lpte *pvo_pt, uintptr_t slotbase,
 616     uint64_t mask)
 617 {
 618         volatile struct lpte *pt;
 619         uint64_t oldptehi, va;
 620         uintptr_t k;
 621         int i, j;
 622
 623         /* Start at a random slot */
 624         i = mftb() % 8;
 625         for (j = 0; j < 8; j++) {
 626                 k = slotbase + (i + j) % 8;
 627                 pt = &moea64_pteg_table[k];
 628                 /* Invalidate and seize lock only if no bits in mask set */
 629                 if (atomic_pte_lock(pt, mask, &oldptehi)) /* Lock obtained */
 630                         break;
 631         }
 632
 633         if (j == 8)
 634                 return (-1);
 635
 636         if (oldptehi & LPTE_VALID) {
 637                 KASSERT(!(oldptehi & LPTE_WIRED), ("Unmapped wired entry"));
 638                 /*
 639                  * Need to invalidate old entry completely: see
 640                  * "Modifying a Page Table Entry". Need to reconstruct
 641                  * the virtual address for the outgoing entry to do that.
 642                  */
 643                 if (oldptehi & LPTE_BIG)
 644                         va = oldptehi >> moea64_large_page_shift;
 645                 else
 646                         va = oldptehi >> ADDR_PIDX_SHFT;
 647                 if (oldptehi & LPTE_HID)
 648                         va = (((k >> 3) ^ moea64_pteg_mask) ^ va) &
 649                             VSID_HASH_MASK;
 650                 else
 651                         va = ((k >> 3) ^ va) & VSID_HASH_MASK;
 652                 va |= (oldptehi & LPTE_AVPN_MASK) <<
 653                     (ADDR_API_SHFT64 - ADDR_PIDX_SHFT);
 654                 PTESYNC();
 655                 TLBIE(va);
 656                 moea64_pte_valid--;
 657                 moea64_pte_overflow++;
 658         }
 659
 660         /*
 661          * Update the PTE as per "Adding a Page Table Entry". Lock is released
 662          * by setting the high doubleworld.
 663          */
 664         pt->pte_lo = htobe64(pvo_pt->pte_lo);
 665         EIEIO();
 666         pt->pte_hi = htobe64(pvo_pt->pte_hi);
 667         PTESYNC();
 668
 669         /* Keep statistics */
 670         moea64_pte_valid++;
 671
 672         return (k);
 673 }
 674
 675 static int
 676 moea64_pte_insert_native(mmu_t mmu, struct pvo_entry *pvo)
 677 {
 678         struct lpte insertpt;
 679         uintptr_t slot;
 680
 681         /* Initialize PTE */
 682         moea64_pte_from_pvo(pvo, &insertpt);
 683
 684         /* Make sure further insertion is locked out during evictions */
 685         rw_rlock(&moea64_eviction_lock);
 686
 687         /*
 688          * First try primary hash.
 689          */
 690         pvo->pvo_pte.slot &= ~7ULL; /* Base slot address */
 691         slot = moea64_insert_to_pteg_native(&insertpt, pvo->pvo_pte.slot,
 692             LPTE_VALID | LPTE_WIRED | LPTE_LOCKED);
 693         if (slot != -1) {
 694                 rw_runlock(&moea64_eviction_lock);
 695                 pvo->pvo_pte.slot = slot;
 696                 return (0);
 697         }
 698
 699         /*
 700          * Now try secondary hash.
 701          */
 702         pvo->pvo_vaddr ^= PVO_HID;
 703         insertpt.pte_hi ^= LPTE_HID;
 704         pvo->pvo_pte.slot ^= (moea64_pteg_mask << 3);
 705         slot = moea64_insert_to_pteg_native(&insertpt, pvo->pvo_pte.slot,
 706             LPTE_VALID | LPTE_WIRED | LPTE_LOCKED);
 707         if (slot != -1) {
 708                 rw_runlock(&moea64_eviction_lock);
 709                 pvo->pvo_pte.slot = slot;
 710                 return (0);
 711         }
 712
 713         /*
 714          * Out of luck. Find a PTE to sacrifice.
 715          */
 716
 717         /* Lock out all insertions for a bit */
 718         if (!rw_try_upgrade(&moea64_eviction_lock)) {
 719                 rw_runlock(&moea64_eviction_lock);
 720                 rw_wlock(&moea64_eviction_lock);
 721         }
 722
 723         slot = moea64_insert_to_pteg_native(&insertpt, pvo->pvo_pte.slot,
 724             LPTE_WIRED | LPTE_LOCKED);
 725         if (slot != -1) {
 726                 rw_wunlock(&moea64_eviction_lock);
 727                 pvo->pvo_pte.slot = slot;
 728                 return (0);
 729         }
 730
 731         /* Try other hash table. Now we're getting desperate... */
 732         pvo->pvo_vaddr ^= PVO_HID;
 733         insertpt.pte_hi ^= LPTE_HID;
 734         pvo->pvo_pte.slot ^= (moea64_pteg_mask << 3);
 735         slot = moea64_insert_to_pteg_native(&insertpt, pvo->pvo_pte.slot,
 736             LPTE_WIRED | LPTE_LOCKED);
 737         if (slot != -1) {
 738                 rw_wunlock(&moea64_eviction_lock);
 739                 pvo->pvo_pte.slot = slot;
 740                 return (0);
 741         }
 742
 743         /* No freeable slots in either PTEG? We're hosed. */
 744         rw_wunlock(&moea64_eviction_lock);
 745         panic("moea64_pte_insert: overflow");
 746         return (-1);
 747 }
 748