]> CyberLeo.Net >> Repos - FreeBSD/FreeBSD.git/blob - sys/x86/x86/cpu_machdep.c
MFC r366712:
[FreeBSD/FreeBSD.git] / sys / x86 / x86 / cpu_machdep.c
1 /*-
2  * Copyright (c) 2003 Peter Wemm.
3  * Copyright (c) 1992 Terrence R. Lambert.
4  * Copyright (c) 1982, 1987, 1990 The Regents of the University of California.
5  * All rights reserved.
6  *
7  * This code is derived from software contributed to Berkeley by
8  * William Jolitz.
9  *
10  * Redistribution and use in source and binary forms, with or without
11  * modification, are permitted provided that the following conditions
12  * are met:
13  * 1. Redistributions of source code must retain the above copyright
14  *    notice, this list of conditions and the following disclaimer.
15  * 2. Redistributions in binary form must reproduce the above copyright
16  *    notice, this list of conditions and the following disclaimer in the
17  *    documentation and/or other materials provided with the distribution.
18  * 3. All advertising materials mentioning features or use of this software
19  *    must display the following acknowledgement:
20  *      This product includes software developed by the University of
21  *      California, Berkeley and its contributors.
22  * 4. Neither the name of the University nor the names of its contributors
23  *    may be used to endorse or promote products derived from this software
24  *    without specific prior written permission.
25  *
26  * THIS SOFTWARE IS PROVIDED BY THE REGENTS AND CONTRIBUTORS ``AS IS'' AND
27  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
28  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
29  * ARE DISCLAIMED.  IN NO EVENT SHALL THE REGENTS OR CONTRIBUTORS BE LIABLE
30  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
31  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
32  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
33  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
34  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
35  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
36  * SUCH DAMAGE.
37  *
38  *      from: @(#)machdep.c     7.4 (Berkeley) 6/3/91
39  */
40
41 #include <sys/cdefs.h>
42 __FBSDID("$FreeBSD$");
43
44 #include "opt_acpi.h"
45 #include "opt_atpic.h"
46 #include "opt_cpu.h"
47 #include "opt_ddb.h"
48 #include "opt_inet.h"
49 #include "opt_isa.h"
50 #include "opt_kdb.h"
51 #include "opt_kstack_pages.h"
52 #include "opt_maxmem.h"
53 #include "opt_mp_watchdog.h"
54 #include "opt_platform.h"
55 #ifdef __i386__
56 #include "opt_apic.h"
57 #endif
58
59 #include <sys/param.h>
60 #include <sys/proc.h>
61 #include <sys/systm.h>
62 #include <sys/bus.h>
63 #include <sys/cpu.h>
64 #include <sys/domainset.h>
65 #include <sys/kdb.h>
66 #include <sys/kernel.h>
67 #include <sys/ktr.h>
68 #include <sys/lock.h>
69 #include <sys/malloc.h>
70 #include <sys/mutex.h>
71 #include <sys/pcpu.h>
72 #include <sys/rwlock.h>
73 #include <sys/sched.h>
74 #include <sys/smp.h>
75 #include <sys/sysctl.h>
76
77 #include <machine/clock.h>
78 #include <machine/cpu.h>
79 #include <machine/cputypes.h>
80 #include <machine/specialreg.h>
81 #include <machine/md_var.h>
82 #include <machine/mp_watchdog.h>
83 #include <machine/tss.h>
84 #ifdef SMP
85 #include <machine/smp.h>
86 #endif
87 #ifdef CPU_ELAN
88 #include <machine/elan_mmcr.h>
89 #endif
90 #include <x86/acpica_machdep.h>
91
92 #include <vm/vm.h>
93 #include <vm/vm_extern.h>
94 #include <vm/vm_kern.h>
95 #include <vm/vm_page.h>
96 #include <vm/vm_map.h>
97 #include <vm/vm_object.h>
98 #include <vm/vm_pager.h>
99 #include <vm/vm_param.h>
100
101 #include <isa/isareg.h>
102
103 #include <contrib/dev/acpica/include/acpi.h>
104
105 #define STATE_RUNNING   0x0
106 #define STATE_MWAIT     0x1
107 #define STATE_SLEEPING  0x2
108
109 #ifdef SMP
110 static u_int    cpu_reset_proxyid;
111 static volatile u_int   cpu_reset_proxy_active;
112 #endif
113
114 struct msr_op_arg {
115         u_int msr;
116         int op;
117         uint64_t arg1;
118 };
119
120 static void
121 x86_msr_op_one(void *argp)
122 {
123         struct msr_op_arg *a;
124         uint64_t v;
125
126         a = argp;
127         switch (a->op) {
128         case MSR_OP_ANDNOT:
129                 v = rdmsr(a->msr);
130                 v &= ~a->arg1;
131                 wrmsr(a->msr, v);
132                 break;
133         case MSR_OP_OR:
134                 v = rdmsr(a->msr);
135                 v |= a->arg1;
136                 wrmsr(a->msr, v);
137                 break;
138         case MSR_OP_WRITE:
139                 wrmsr(a->msr, a->arg1);
140                 break;
141         }
142 }
143
144 #define MSR_OP_EXMODE_MASK      0xf0000000
145 #define MSR_OP_OP_MASK          0x000000ff
146
147 void
148 x86_msr_op(u_int msr, u_int op, uint64_t arg1)
149 {
150         struct thread *td;
151         struct msr_op_arg a;
152         u_int exmode;
153         int bound_cpu, i, is_bound;
154
155         a.op = op & MSR_OP_OP_MASK;
156         MPASS(a.op == MSR_OP_ANDNOT || a.op == MSR_OP_OR ||
157             a.op == MSR_OP_WRITE);
158         exmode = op & MSR_OP_EXMODE_MASK;
159         MPASS(exmode == MSR_OP_LOCAL || exmode == MSR_OP_SCHED ||
160             exmode == MSR_OP_RENDEZVOUS);
161         a.msr = msr;
162         a.arg1 = arg1;
163         switch (exmode) {
164         case MSR_OP_LOCAL:
165                 x86_msr_op_one(&a);
166                 break;
167         case MSR_OP_SCHED:
168                 td = curthread;
169                 thread_lock(td);
170                 is_bound = sched_is_bound(td);
171                 bound_cpu = td->td_oncpu;
172                 CPU_FOREACH(i) {
173                         sched_bind(td, i);
174                         x86_msr_op_one(&a);
175                 }
176                 if (is_bound)
177                         sched_bind(td, bound_cpu);
178                 else
179                         sched_unbind(td);
180                 thread_unlock(td);
181                 break;
182         case MSR_OP_RENDEZVOUS:
183                 smp_rendezvous(NULL, x86_msr_op_one, NULL, &a);
184                 break;
185         }
186 }
187
188 /*
189  * Machine dependent boot() routine
190  *
191  * I haven't seen anything to put here yet
192  * Possibly some stuff might be grafted back here from boot()
193  */
194 void
195 cpu_boot(int howto)
196 {
197 }
198
199 /*
200  * Flush the D-cache for non-DMA I/O so that the I-cache can
201  * be made coherent later.
202  */
203 void
204 cpu_flush_dcache(void *ptr, size_t len)
205 {
206         /* Not applicable */
207 }
208
209 void
210 acpi_cpu_c1(void)
211 {
212
213         __asm __volatile("sti; hlt");
214 }
215
216 /*
217  * Use mwait to pause execution while waiting for an interrupt or
218  * another thread to signal that there is more work.
219  *
220  * NOTE: Interrupts will cause a wakeup; however, this function does
221  * not enable interrupt handling. The caller is responsible to enable
222  * interrupts.
223  */
224 void
225 acpi_cpu_idle_mwait(uint32_t mwait_hint)
226 {
227         int *state;
228         uint64_t v;
229
230         /*
231          * A comment in Linux patch claims that 'CPUs run faster with
232          * speculation protection disabled. All CPU threads in a core
233          * must disable speculation protection for it to be
234          * disabled. Disable it while we are idle so the other
235          * hyperthread can run fast.'
236          *
237          * XXXKIB.  Software coordination mode should be supported,
238          * but all Intel CPUs provide hardware coordination.
239          */
240
241         state = (int *)PCPU_PTR(monitorbuf);
242         KASSERT(atomic_load_int(state) == STATE_SLEEPING,
243             ("cpu_mwait_cx: wrong monitorbuf state"));
244         atomic_store_int(state, STATE_MWAIT);
245         if (PCPU_GET(ibpb_set) || hw_ssb_active) {
246                 v = rdmsr(MSR_IA32_SPEC_CTRL);
247                 wrmsr(MSR_IA32_SPEC_CTRL, v & ~(IA32_SPEC_CTRL_IBRS |
248                     IA32_SPEC_CTRL_STIBP | IA32_SPEC_CTRL_SSBD));
249         } else {
250                 v = 0;
251         }
252         cpu_monitor(state, 0, 0);
253         if (atomic_load_int(state) == STATE_MWAIT)
254                 cpu_mwait(MWAIT_INTRBREAK, mwait_hint);
255
256         /*
257          * SSB cannot be disabled while we sleep, or rather, if it was
258          * disabled, the sysctl thread will bind to our cpu to tweak
259          * MSR.
260          */
261         if (v != 0)
262                 wrmsr(MSR_IA32_SPEC_CTRL, v);
263
264         /*
265          * We should exit on any event that interrupts mwait, because
266          * that event might be a wanted interrupt.
267          */
268         atomic_store_int(state, STATE_RUNNING);
269 }
270
271 /* Get current clock frequency for the given cpu id. */
272 int
273 cpu_est_clockrate(int cpu_id, uint64_t *rate)
274 {
275         uint64_t tsc1, tsc2;
276         uint64_t acnt, mcnt, perf;
277         register_t reg;
278
279         if (pcpu_find(cpu_id) == NULL || rate == NULL)
280                 return (EINVAL);
281 #ifdef __i386__
282         if ((cpu_feature & CPUID_TSC) == 0)
283                 return (EOPNOTSUPP);
284 #endif
285
286         /*
287          * If TSC is P-state invariant and APERF/MPERF MSRs do not exist,
288          * DELAY(9) based logic fails.
289          */
290         if (tsc_is_invariant && !tsc_perf_stat)
291                 return (EOPNOTSUPP);
292
293 #ifdef SMP
294         if (smp_cpus > 1) {
295                 /* Schedule ourselves on the indicated cpu. */
296                 thread_lock(curthread);
297                 sched_bind(curthread, cpu_id);
298                 thread_unlock(curthread);
299         }
300 #endif
301
302         /* Calibrate by measuring a short delay. */
303         reg = intr_disable();
304         if (tsc_is_invariant) {
305                 wrmsr(MSR_MPERF, 0);
306                 wrmsr(MSR_APERF, 0);
307                 tsc1 = rdtsc();
308                 DELAY(1000);
309                 mcnt = rdmsr(MSR_MPERF);
310                 acnt = rdmsr(MSR_APERF);
311                 tsc2 = rdtsc();
312                 intr_restore(reg);
313                 perf = 1000 * acnt / mcnt;
314                 *rate = (tsc2 - tsc1) * perf;
315         } else {
316                 tsc1 = rdtsc();
317                 DELAY(1000);
318                 tsc2 = rdtsc();
319                 intr_restore(reg);
320                 *rate = (tsc2 - tsc1) * 1000;
321         }
322
323 #ifdef SMP
324         if (smp_cpus > 1) {
325                 thread_lock(curthread);
326                 sched_unbind(curthread);
327                 thread_unlock(curthread);
328         }
329 #endif
330
331         return (0);
332 }
333
334 /*
335  * Shutdown the CPU as much as possible
336  */
337 void
338 cpu_halt(void)
339 {
340         for (;;)
341                 halt();
342 }
343
344 static void
345 cpu_reset_real(void)
346 {
347         struct region_descriptor null_idt;
348         int b;
349
350         disable_intr();
351 #ifdef CPU_ELAN
352         if (elan_mmcr != NULL)
353                 elan_mmcr->RESCFG = 1;
354 #endif
355 #ifdef __i386__
356         if (cpu == CPU_GEODE1100) {
357                 /* Attempt Geode's own reset */
358                 outl(0xcf8, 0x80009044ul);
359                 outl(0xcfc, 0xf);
360         }
361 #endif
362 #if !defined(BROKEN_KEYBOARD_RESET)
363         /*
364          * Attempt to do a CPU reset via the keyboard controller,
365          * do not turn off GateA20, as any machine that fails
366          * to do the reset here would then end up in no man's land.
367          */
368         outb(IO_KBD + 4, 0xFE);
369         DELAY(500000);  /* wait 0.5 sec to see if that did it */
370 #endif
371
372         /*
373          * Attempt to force a reset via the Reset Control register at
374          * I/O port 0xcf9.  Bit 2 forces a system reset when it
375          * transitions from 0 to 1.  Bit 1 selects the type of reset
376          * to attempt: 0 selects a "soft" reset, and 1 selects a
377          * "hard" reset.  We try a "hard" reset.  The first write sets
378          * bit 1 to select a "hard" reset and clears bit 2.  The
379          * second write forces a 0 -> 1 transition in bit 2 to trigger
380          * a reset.
381          */
382         outb(0xcf9, 0x2);
383         outb(0xcf9, 0x6);
384         DELAY(500000);  /* wait 0.5 sec to see if that did it */
385
386         /*
387          * Attempt to force a reset via the Fast A20 and Init register
388          * at I/O port 0x92.  Bit 1 serves as an alternate A20 gate.
389          * Bit 0 asserts INIT# when set to 1.  We are careful to only
390          * preserve bit 1 while setting bit 0.  We also must clear bit
391          * 0 before setting it if it isn't already clear.
392          */
393         b = inb(0x92);
394         if (b != 0xff) {
395                 if ((b & 0x1) != 0)
396                         outb(0x92, b & 0xfe);
397                 outb(0x92, b | 0x1);
398                 DELAY(500000);  /* wait 0.5 sec to see if that did it */
399         }
400
401         printf("No known reset method worked, attempting CPU shutdown\n");
402         DELAY(1000000); /* wait 1 sec for printf to complete */
403
404         /* Wipe the IDT. */
405         null_idt.rd_limit = 0;
406         null_idt.rd_base = 0;
407         lidt(&null_idt);
408
409         /* "good night, sweet prince .... <THUNK!>" */
410         breakpoint();
411
412         /* NOTREACHED */
413         while(1);
414 }
415
416 #ifdef SMP
417 static void
418 cpu_reset_proxy(void)
419 {
420
421         cpu_reset_proxy_active = 1;
422         while (cpu_reset_proxy_active == 1)
423                 ia32_pause(); /* Wait for other cpu to see that we've started */
424
425         printf("cpu_reset_proxy: Stopped CPU %d\n", cpu_reset_proxyid);
426         DELAY(1000000);
427         cpu_reset_real();
428 }
429 #endif
430
431 void
432 cpu_reset(void)
433 {
434 #ifdef SMP
435         cpuset_t map;
436         u_int cnt;
437
438         if (smp_started) {
439                 map = all_cpus;
440                 CPU_CLR(PCPU_GET(cpuid), &map);
441                 CPU_NAND(&map, &stopped_cpus);
442                 if (!CPU_EMPTY(&map)) {
443                         printf("cpu_reset: Stopping other CPUs\n");
444                         stop_cpus(map);
445                 }
446
447                 if (PCPU_GET(cpuid) != 0) {
448                         cpu_reset_proxyid = PCPU_GET(cpuid);
449                         cpustop_restartfunc = cpu_reset_proxy;
450                         cpu_reset_proxy_active = 0;
451                         printf("cpu_reset: Restarting BSP\n");
452
453                         /* Restart CPU #0. */
454                         CPU_SETOF(0, &started_cpus);
455
456                         cnt = 0;
457                         while (cpu_reset_proxy_active == 0 && cnt < 10000000) {
458                                 ia32_pause();
459                                 cnt++;  /* Wait for BSP to announce restart */
460                         }
461                         if (cpu_reset_proxy_active == 0) {
462                                 printf("cpu_reset: Failed to restart BSP\n");
463                         } else {
464                                 cpu_reset_proxy_active = 2;
465                                 while (1)
466                                         ia32_pause();
467                                 /* NOTREACHED */
468                         }
469                 }
470
471                 DELAY(1000000);
472         }
473 #endif
474         cpu_reset_real();
475         /* NOTREACHED */
476 }
477
478 bool
479 cpu_mwait_usable(void)
480 {
481
482         return ((cpu_feature2 & CPUID2_MON) != 0 && ((cpu_mon_mwait_flags &
483             (CPUID5_MON_MWAIT_EXT | CPUID5_MWAIT_INTRBREAK)) ==
484             (CPUID5_MON_MWAIT_EXT | CPUID5_MWAIT_INTRBREAK)));
485 }
486
487 void (*cpu_idle_hook)(sbintime_t) = NULL;       /* ACPI idle hook. */
488
489 int cpu_amdc1e_bug = 0;                 /* AMD C1E APIC workaround required. */
490
491 static int      idle_mwait = 1;         /* Use MONITOR/MWAIT for short idle. */
492 SYSCTL_INT(_machdep, OID_AUTO, idle_mwait, CTLFLAG_RWTUN, &idle_mwait,
493     0, "Use MONITOR/MWAIT for short idle");
494
495 static void
496 cpu_idle_acpi(sbintime_t sbt)
497 {
498         int *state;
499
500         state = (int *)PCPU_PTR(monitorbuf);
501         atomic_store_int(state, STATE_SLEEPING);
502
503         /* See comments in cpu_idle_hlt(). */
504         disable_intr();
505         if (sched_runnable())
506                 enable_intr();
507         else if (cpu_idle_hook)
508                 cpu_idle_hook(sbt);
509         else
510                 acpi_cpu_c1();
511         atomic_store_int(state, STATE_RUNNING);
512 }
513
514 static void
515 cpu_idle_hlt(sbintime_t sbt)
516 {
517         int *state;
518
519         state = (int *)PCPU_PTR(monitorbuf);
520         atomic_store_int(state, STATE_SLEEPING);
521
522         /*
523          * Since we may be in a critical section from cpu_idle(), if
524          * an interrupt fires during that critical section we may have
525          * a pending preemption.  If the CPU halts, then that thread
526          * may not execute until a later interrupt awakens the CPU.
527          * To handle this race, check for a runnable thread after
528          * disabling interrupts and immediately return if one is
529          * found.  Also, we must absolutely guarentee that hlt is
530          * the next instruction after sti.  This ensures that any
531          * interrupt that fires after the call to disable_intr() will
532          * immediately awaken the CPU from hlt.  Finally, please note
533          * that on x86 this works fine because of interrupts enabled only
534          * after the instruction following sti takes place, while IF is set
535          * to 1 immediately, allowing hlt instruction to acknowledge the
536          * interrupt.
537          */
538         disable_intr();
539         if (sched_runnable())
540                 enable_intr();
541         else
542                 acpi_cpu_c1();
543         atomic_store_int(state, STATE_RUNNING);
544 }
545
546 static void
547 cpu_idle_mwait(sbintime_t sbt)
548 {
549         int *state;
550
551         state = (int *)PCPU_PTR(monitorbuf);
552         atomic_store_int(state, STATE_MWAIT);
553
554         /* See comments in cpu_idle_hlt(). */
555         disable_intr();
556         if (sched_runnable()) {
557                 atomic_store_int(state, STATE_RUNNING);
558                 enable_intr();
559                 return;
560         }
561
562         cpu_monitor(state, 0, 0);
563         if (atomic_load_int(state) == STATE_MWAIT)
564                 __asm __volatile("sti; mwait" : : "a" (MWAIT_C1), "c" (0));
565         else
566                 enable_intr();
567         atomic_store_int(state, STATE_RUNNING);
568 }
569
570 static void
571 cpu_idle_spin(sbintime_t sbt)
572 {
573         int *state;
574         int i;
575
576         state = (int *)PCPU_PTR(monitorbuf);
577         atomic_store_int(state, STATE_RUNNING);
578
579         /*
580          * The sched_runnable() call is racy but as long as there is
581          * a loop missing it one time will have just a little impact if any 
582          * (and it is much better than missing the check at all).
583          */
584         for (i = 0; i < 1000; i++) {
585                 if (sched_runnable())
586                         return;
587                 cpu_spinwait();
588         }
589 }
590
591 void (*cpu_idle_fn)(sbintime_t) = cpu_idle_acpi;
592
593 void
594 cpu_idle(int busy)
595 {
596         uint64_t msr;
597         sbintime_t sbt = -1;
598
599         CTR2(KTR_SPARE2, "cpu_idle(%d) at %d",
600             busy, curcpu);
601 #ifdef MP_WATCHDOG
602         ap_watchdog(PCPU_GET(cpuid));
603 #endif
604
605         /* If we are busy - try to use fast methods. */
606         if (busy) {
607                 if ((cpu_feature2 & CPUID2_MON) && idle_mwait) {
608                         cpu_idle_mwait(busy);
609                         goto out;
610                 }
611         }
612
613         /* If we have time - switch timers into idle mode. */
614         if (!busy) {
615                 critical_enter();
616                 sbt = cpu_idleclock();
617         }
618
619         /* Apply AMD APIC timer C1E workaround. */
620         if (cpu_amdc1e_bug && cpu_disable_c3_sleep) {
621                 msr = rdmsr(MSR_AMDK8_IPM);
622                 if ((msr & (AMDK8_SMIONCMPHALT | AMDK8_C1EONCMPHALT)) != 0)
623                         wrmsr(MSR_AMDK8_IPM, msr & ~(AMDK8_SMIONCMPHALT |
624                             AMDK8_C1EONCMPHALT));
625         }
626
627         /* Call main idle method. */
628         cpu_idle_fn(sbt);
629
630         /* Switch timers back into active mode. */
631         if (!busy) {
632                 cpu_activeclock();
633                 critical_exit();
634         }
635 out:
636         CTR2(KTR_SPARE2, "cpu_idle(%d) at %d done",
637             busy, curcpu);
638 }
639
640 static int cpu_idle_apl31_workaround;
641 SYSCTL_INT(_machdep, OID_AUTO, idle_apl31, CTLFLAG_RW,
642     &cpu_idle_apl31_workaround, 0,
643     "Apollo Lake APL31 MWAIT bug workaround");
644
645 int
646 cpu_idle_wakeup(int cpu)
647 {
648         int *state;
649
650         state = (int *)pcpu_find(cpu)->pc_monitorbuf;
651         switch (atomic_load_int(state)) {
652         case STATE_SLEEPING:
653                 return (0);
654         case STATE_MWAIT:
655                 atomic_store_int(state, STATE_RUNNING);
656                 return (cpu_idle_apl31_workaround ? 0 : 1);
657         case STATE_RUNNING:
658                 return (1);
659         default:
660                 panic("bad monitor state");
661                 return (1);
662         }
663 }
664
665 /*
666  * Ordered by speed/power consumption.
667  */
668 static struct {
669         void    *id_fn;
670         char    *id_name;
671         int     id_cpuid2_flag;
672 } idle_tbl[] = {
673         { .id_fn = cpu_idle_spin, .id_name = "spin" },
674         { .id_fn = cpu_idle_mwait, .id_name = "mwait",
675             .id_cpuid2_flag = CPUID2_MON },
676         { .id_fn = cpu_idle_hlt, .id_name = "hlt" },
677         { .id_fn = cpu_idle_acpi, .id_name = "acpi" },
678 };
679
680 static int
681 idle_sysctl_available(SYSCTL_HANDLER_ARGS)
682 {
683         char *avail, *p;
684         int error;
685         int i;
686
687         avail = malloc(256, M_TEMP, M_WAITOK);
688         p = avail;
689         for (i = 0; i < nitems(idle_tbl); i++) {
690                 if (idle_tbl[i].id_cpuid2_flag != 0 &&
691                     (cpu_feature2 & idle_tbl[i].id_cpuid2_flag) == 0)
692                         continue;
693                 if (strcmp(idle_tbl[i].id_name, "acpi") == 0 &&
694                     cpu_idle_hook == NULL)
695                         continue;
696                 p += sprintf(p, "%s%s", p != avail ? ", " : "",
697                     idle_tbl[i].id_name);
698         }
699         error = sysctl_handle_string(oidp, avail, 0, req);
700         free(avail, M_TEMP);
701         return (error);
702 }
703
704 SYSCTL_PROC(_machdep, OID_AUTO, idle_available, CTLTYPE_STRING | CTLFLAG_RD,
705     0, 0, idle_sysctl_available, "A", "list of available idle functions");
706
707 static bool
708 cpu_idle_selector(const char *new_idle_name)
709 {
710         int i;
711
712         for (i = 0; i < nitems(idle_tbl); i++) {
713                 if (idle_tbl[i].id_cpuid2_flag != 0 &&
714                     (cpu_feature2 & idle_tbl[i].id_cpuid2_flag) == 0)
715                         continue;
716                 if (strcmp(idle_tbl[i].id_name, "acpi") == 0 &&
717                     cpu_idle_hook == NULL)
718                         continue;
719                 if (strcmp(idle_tbl[i].id_name, new_idle_name))
720                         continue;
721                 cpu_idle_fn = idle_tbl[i].id_fn;
722                 if (bootverbose)
723                         printf("CPU idle set to %s\n", idle_tbl[i].id_name);
724                 return (true);
725         }
726         return (false);
727 }
728
729 static int
730 cpu_idle_sysctl(SYSCTL_HANDLER_ARGS)
731 {
732         char buf[16], *p;
733         int error, i;
734
735         p = "unknown";
736         for (i = 0; i < nitems(idle_tbl); i++) {
737                 if (idle_tbl[i].id_fn == cpu_idle_fn) {
738                         p = idle_tbl[i].id_name;
739                         break;
740                 }
741         }
742         strncpy(buf, p, sizeof(buf));
743         error = sysctl_handle_string(oidp, buf, sizeof(buf), req);
744         if (error != 0 || req->newptr == NULL)
745                 return (error);
746         return (cpu_idle_selector(buf) ? 0 : EINVAL);
747 }
748
749 SYSCTL_PROC(_machdep, OID_AUTO, idle, CTLTYPE_STRING | CTLFLAG_RW, 0, 0,
750     cpu_idle_sysctl, "A", "currently selected idle function");
751
752 static void
753 cpu_idle_tun(void *unused __unused)
754 {
755         char tunvar[16];
756
757         if (TUNABLE_STR_FETCH("machdep.idle", tunvar, sizeof(tunvar)))
758                 cpu_idle_selector(tunvar);
759         else if (cpu_vendor_id == CPU_VENDOR_AMD &&
760             CPUID_TO_FAMILY(cpu_id) == 0x17 && CPUID_TO_MODEL(cpu_id) == 0x1) {
761                 /* Ryzen erratas 1057, 1109. */
762                 cpu_idle_selector("hlt");
763                 idle_mwait = 0;
764         }
765
766         if (cpu_vendor_id == CPU_VENDOR_INTEL && cpu_id == 0x506c9) {
767                 /*
768                  * Apollo Lake errata APL31 (public errata APL30).
769                  * Stores to the armed address range may not trigger
770                  * MWAIT to resume execution.  OS needs to use
771                  * interrupts to wake processors from MWAIT-induced
772                  * sleep states.
773                  */
774                 cpu_idle_apl31_workaround = 1;
775         }
776         TUNABLE_INT_FETCH("machdep.idle_apl31", &cpu_idle_apl31_workaround);
777 }
778 SYSINIT(cpu_idle_tun, SI_SUB_CPU, SI_ORDER_MIDDLE, cpu_idle_tun, NULL);
779
780 static int panic_on_nmi = 0xff;
781 SYSCTL_INT(_machdep, OID_AUTO, panic_on_nmi, CTLFLAG_RWTUN,
782     &panic_on_nmi, 0,
783     "Panic on NMI: 1 = H/W failure; 2 = unknown; 0xff = all");
784 int nmi_is_broadcast = 1;
785 SYSCTL_INT(_machdep, OID_AUTO, nmi_is_broadcast, CTLFLAG_RWTUN,
786     &nmi_is_broadcast, 0,
787     "Chipset NMI is broadcast");
788 int (*apei_nmi)(void);
789
790 void
791 nmi_call_kdb(u_int cpu, u_int type, struct trapframe *frame)
792 {
793         bool claimed = false;
794
795 #ifdef DEV_ISA
796         /* machine/parity/power fail/"kitchen sink" faults */
797         if (isa_nmi(frame->tf_err)) {
798                 claimed = true;
799                 if ((panic_on_nmi & 1) != 0)
800                         panic("NMI indicates hardware failure");
801         }
802 #endif /* DEV_ISA */
803
804         /* ACPI Platform Error Interfaces callback. */
805         if (apei_nmi != NULL && (*apei_nmi)())
806                 claimed = true;
807
808         /*
809          * NMIs can be useful for debugging.  They can be hooked up to a
810          * pushbutton, usually on an ISA, PCI, or PCIe card.  They can also be
811          * generated by an IPMI BMC, either manually or in response to a
812          * watchdog timeout.  For example, see the "power diag" command in
813          * ports/sysutils/ipmitool.  They can also be generated by a
814          * hypervisor; see "bhyvectl --inject-nmi".
815          */
816
817 #ifdef KDB
818         if (!claimed && (panic_on_nmi & 2) != 0) {
819                 if (debugger_on_panic) {
820                         printf("NMI/cpu%d ... going to debugger\n", cpu);
821                         claimed = kdb_trap(type, 0, frame);
822                 }
823         }
824 #endif /* KDB */
825
826         if (!claimed && panic_on_nmi != 0)
827                 panic("NMI");
828 }
829
830 void
831 nmi_handle_intr(u_int type, struct trapframe *frame)
832 {
833
834 #ifdef SMP
835         if (nmi_is_broadcast) {
836                 nmi_call_kdb_smp(type, frame);
837                 return;
838         }
839 #endif
840         nmi_call_kdb(PCPU_GET(cpuid), type, frame);
841 }
842
843 static int hw_ibrs_active;
844 int hw_ibrs_ibpb_active;
845 int hw_ibrs_disable = 1;
846
847 SYSCTL_INT(_hw, OID_AUTO, ibrs_active, CTLFLAG_RD, &hw_ibrs_active, 0,
848     "Indirect Branch Restricted Speculation active");
849
850 void
851 hw_ibrs_recalculate(bool for_all_cpus)
852 {
853         if ((cpu_ia32_arch_caps & IA32_ARCH_CAP_IBRS_ALL) != 0) {
854                 x86_msr_op(MSR_IA32_SPEC_CTRL, (for_all_cpus ?
855                     MSR_OP_RENDEZVOUS : MSR_OP_LOCAL) |
856                     (hw_ibrs_disable != 0 ? MSR_OP_ANDNOT : MSR_OP_OR),
857                     IA32_SPEC_CTRL_IBRS);
858                 hw_ibrs_active = hw_ibrs_disable == 0;
859                 hw_ibrs_ibpb_active = 0;
860         } else {
861                 hw_ibrs_active = hw_ibrs_ibpb_active = (cpu_stdext_feature3 &
862                     CPUID_STDEXT3_IBPB) != 0 && !hw_ibrs_disable;
863         }
864 }
865
866 static int
867 hw_ibrs_disable_handler(SYSCTL_HANDLER_ARGS)
868 {
869         int error, val;
870
871         val = hw_ibrs_disable;
872         error = sysctl_handle_int(oidp, &val, 0, req);
873         if (error != 0 || req->newptr == NULL)
874                 return (error);
875         hw_ibrs_disable = val != 0;
876         hw_ibrs_recalculate(true);
877         return (0);
878 }
879 SYSCTL_PROC(_hw, OID_AUTO, ibrs_disable, CTLTYPE_INT | CTLFLAG_RWTUN |
880     CTLFLAG_NOFETCH | CTLFLAG_MPSAFE, NULL, 0, hw_ibrs_disable_handler, "I",
881     "Disable Indirect Branch Restricted Speculation");
882
883 int hw_ssb_active;
884 int hw_ssb_disable;
885
886 SYSCTL_INT(_hw, OID_AUTO, spec_store_bypass_disable_active, CTLFLAG_RD,
887     &hw_ssb_active, 0,
888     "Speculative Store Bypass Disable active");
889
890 static void
891 hw_ssb_set(bool enable, bool for_all_cpus)
892 {
893
894         if ((cpu_stdext_feature3 & CPUID_STDEXT3_SSBD) == 0) {
895                 hw_ssb_active = 0;
896                 return;
897         }
898         hw_ssb_active = enable;
899         x86_msr_op(MSR_IA32_SPEC_CTRL,
900             (enable ? MSR_OP_OR : MSR_OP_ANDNOT) |
901             (for_all_cpus ? MSR_OP_SCHED : MSR_OP_LOCAL), IA32_SPEC_CTRL_SSBD);
902 }
903
904 void
905 hw_ssb_recalculate(bool all_cpus)
906 {
907
908         switch (hw_ssb_disable) {
909         default:
910                 hw_ssb_disable = 0;
911                 /* FALLTHROUGH */
912         case 0: /* off */
913                 hw_ssb_set(false, all_cpus);
914                 break;
915         case 1: /* on */
916                 hw_ssb_set(true, all_cpus);
917                 break;
918         case 2: /* auto */
919                 hw_ssb_set((cpu_ia32_arch_caps & IA32_ARCH_CAP_SSB_NO) != 0 ?
920                     false : true, all_cpus);
921                 break;
922         }
923 }
924
925 static int
926 hw_ssb_disable_handler(SYSCTL_HANDLER_ARGS)
927 {
928         int error, val;
929
930         val = hw_ssb_disable;
931         error = sysctl_handle_int(oidp, &val, 0, req);
932         if (error != 0 || req->newptr == NULL)
933                 return (error);
934         hw_ssb_disable = val;
935         hw_ssb_recalculate(true);
936         return (0);
937 }
938 SYSCTL_PROC(_hw, OID_AUTO, spec_store_bypass_disable, CTLTYPE_INT |
939     CTLFLAG_RWTUN | CTLFLAG_NOFETCH | CTLFLAG_MPSAFE, NULL, 0,
940     hw_ssb_disable_handler, "I",
941     "Speculative Store Bypass Disable (0 - off, 1 - on, 2 - auto");
942
943 int hw_mds_disable;
944
945 /*
946  * Handler for Microarchitectural Data Sampling issues.  Really not a
947  * pointer to C function: on amd64 the code must not change any CPU
948  * architectural state except possibly %rflags. Also, it is always
949  * called with interrupts disabled.
950  */
951 void mds_handler_void(void);
952 void mds_handler_verw(void);
953 void mds_handler_ivb(void);
954 void mds_handler_bdw(void);
955 void mds_handler_skl_sse(void);
956 void mds_handler_skl_avx(void);
957 void mds_handler_skl_avx512(void);
958 void mds_handler_silvermont(void);
959 void (*mds_handler)(void) = mds_handler_void;
960
961 static int
962 sysctl_hw_mds_disable_state_handler(SYSCTL_HANDLER_ARGS)
963 {
964         const char *state;
965
966         if (mds_handler == mds_handler_void)
967                 state = "inactive";
968         else if (mds_handler == mds_handler_verw)
969                 state = "VERW";
970         else if (mds_handler == mds_handler_ivb)
971                 state = "software IvyBridge";
972         else if (mds_handler == mds_handler_bdw)
973                 state = "software Broadwell";
974         else if (mds_handler == mds_handler_skl_sse)
975                 state = "software Skylake SSE";
976         else if (mds_handler == mds_handler_skl_avx)
977                 state = "software Skylake AVX";
978         else if (mds_handler == mds_handler_skl_avx512)
979                 state = "software Skylake AVX512";
980         else if (mds_handler == mds_handler_silvermont)
981                 state = "software Silvermont";
982         else
983                 state = "unknown";
984         return (SYSCTL_OUT(req, state, strlen(state)));
985 }
986
987 SYSCTL_PROC(_hw, OID_AUTO, mds_disable_state,
988     CTLTYPE_STRING | CTLFLAG_RD | CTLFLAG_MPSAFE, NULL, 0,
989     sysctl_hw_mds_disable_state_handler, "A",
990     "Microarchitectural Data Sampling Mitigation state");
991
992 _Static_assert(__offsetof(struct pcpu, pc_mds_tmp) % 64 == 0, "MDS AVX512");
993
994 void
995 hw_mds_recalculate(void)
996 {
997         struct pcpu *pc;
998         vm_offset_t b64;
999         u_long xcr0;
1000         int i;
1001
1002         /*
1003          * Allow user to force VERW variant even if MD_CLEAR is not
1004          * reported.  For instance, hypervisor might unknowingly
1005          * filter the cap out.
1006          * For the similar reasons, and for testing, allow to enable
1007          * mitigation even when MDS_NO cap is set.
1008          */
1009         if (cpu_vendor_id != CPU_VENDOR_INTEL || hw_mds_disable == 0 ||
1010             ((cpu_ia32_arch_caps & IA32_ARCH_CAP_MDS_NO) != 0 &&
1011             hw_mds_disable == 3)) {
1012                 mds_handler = mds_handler_void;
1013         } else if (((cpu_stdext_feature3 & CPUID_STDEXT3_MD_CLEAR) != 0 &&
1014             hw_mds_disable == 3) || hw_mds_disable == 1) {
1015                 mds_handler = mds_handler_verw;
1016         } else if (CPUID_TO_FAMILY(cpu_id) == 0x6 &&
1017             (CPUID_TO_MODEL(cpu_id) == 0x2e || CPUID_TO_MODEL(cpu_id) == 0x1e ||
1018             CPUID_TO_MODEL(cpu_id) == 0x1f || CPUID_TO_MODEL(cpu_id) == 0x1a ||
1019             CPUID_TO_MODEL(cpu_id) == 0x2f || CPUID_TO_MODEL(cpu_id) == 0x25 ||
1020             CPUID_TO_MODEL(cpu_id) == 0x2c || CPUID_TO_MODEL(cpu_id) == 0x2d ||
1021             CPUID_TO_MODEL(cpu_id) == 0x2a || CPUID_TO_MODEL(cpu_id) == 0x3e ||
1022             CPUID_TO_MODEL(cpu_id) == 0x3a) &&
1023             (hw_mds_disable == 2 || hw_mds_disable == 3)) {
1024                 /*
1025                  * Nehalem, SandyBridge, IvyBridge
1026                  */
1027                 CPU_FOREACH(i) {
1028                         pc = pcpu_find(i);
1029                         if (pc->pc_mds_buf == NULL) {
1030                                 pc->pc_mds_buf = malloc_domainset(672, M_TEMP,
1031                                     DOMAINSET_PREF(pc->pc_domain), M_WAITOK);
1032                                 bzero(pc->pc_mds_buf, 16);
1033                         }
1034                 }
1035                 mds_handler = mds_handler_ivb;
1036         } else if (CPUID_TO_FAMILY(cpu_id) == 0x6 &&
1037             (CPUID_TO_MODEL(cpu_id) == 0x3f || CPUID_TO_MODEL(cpu_id) == 0x3c ||
1038             CPUID_TO_MODEL(cpu_id) == 0x45 || CPUID_TO_MODEL(cpu_id) == 0x46 ||
1039             CPUID_TO_MODEL(cpu_id) == 0x56 || CPUID_TO_MODEL(cpu_id) == 0x4f ||
1040             CPUID_TO_MODEL(cpu_id) == 0x47 || CPUID_TO_MODEL(cpu_id) == 0x3d) &&
1041             (hw_mds_disable == 2 || hw_mds_disable == 3)) {
1042                 /*
1043                  * Haswell, Broadwell
1044                  */
1045                 CPU_FOREACH(i) {
1046                         pc = pcpu_find(i);
1047                         if (pc->pc_mds_buf == NULL) {
1048                                 pc->pc_mds_buf = malloc_domainset(1536, M_TEMP,
1049                                     DOMAINSET_PREF(pc->pc_domain), M_WAITOK);
1050                                 bzero(pc->pc_mds_buf, 16);
1051                         }
1052                 }
1053                 mds_handler = mds_handler_bdw;
1054         } else if (CPUID_TO_FAMILY(cpu_id) == 0x6 &&
1055             ((CPUID_TO_MODEL(cpu_id) == 0x55 && (cpu_id &
1056             CPUID_STEPPING) <= 5) ||
1057             CPUID_TO_MODEL(cpu_id) == 0x4e || CPUID_TO_MODEL(cpu_id) == 0x5e ||
1058             (CPUID_TO_MODEL(cpu_id) == 0x8e && (cpu_id &
1059             CPUID_STEPPING) <= 0xb) ||
1060             (CPUID_TO_MODEL(cpu_id) == 0x9e && (cpu_id &
1061             CPUID_STEPPING) <= 0xc)) &&
1062             (hw_mds_disable == 2 || hw_mds_disable == 3)) {
1063                 /*
1064                  * Skylake, KabyLake, CoffeeLake, WhiskeyLake,
1065                  * CascadeLake
1066                  */
1067                 CPU_FOREACH(i) {
1068                         pc = pcpu_find(i);
1069                         if (pc->pc_mds_buf == NULL) {
1070                                 pc->pc_mds_buf = malloc_domainset(6 * 1024,
1071                                     M_TEMP, DOMAINSET_PREF(pc->pc_domain),
1072                                     M_WAITOK);
1073                                 b64 = (vm_offset_t)malloc_domainset(64 + 63,
1074                                     M_TEMP, DOMAINSET_PREF(pc->pc_domain),
1075                                     M_WAITOK);
1076                                 pc->pc_mds_buf64 = (void *)roundup2(b64, 64);
1077                                 bzero(pc->pc_mds_buf64, 64);
1078                         }
1079                 }
1080                 xcr0 = rxcr(0);
1081                 if ((xcr0 & XFEATURE_ENABLED_ZMM_HI256) != 0 &&
1082                     (cpu_stdext_feature2 & CPUID_STDEXT_AVX512DQ) != 0)
1083                         mds_handler = mds_handler_skl_avx512;
1084                 else if ((xcr0 & XFEATURE_ENABLED_AVX) != 0 &&
1085                     (cpu_feature2 & CPUID2_AVX) != 0)
1086                         mds_handler = mds_handler_skl_avx;
1087                 else
1088                         mds_handler = mds_handler_skl_sse;
1089         } else if (CPUID_TO_FAMILY(cpu_id) == 0x6 &&
1090             ((CPUID_TO_MODEL(cpu_id) == 0x37 ||
1091             CPUID_TO_MODEL(cpu_id) == 0x4a ||
1092             CPUID_TO_MODEL(cpu_id) == 0x4c ||
1093             CPUID_TO_MODEL(cpu_id) == 0x4d ||
1094             CPUID_TO_MODEL(cpu_id) == 0x5a ||
1095             CPUID_TO_MODEL(cpu_id) == 0x5d ||
1096             CPUID_TO_MODEL(cpu_id) == 0x6e ||
1097             CPUID_TO_MODEL(cpu_id) == 0x65 ||
1098             CPUID_TO_MODEL(cpu_id) == 0x75 ||
1099             CPUID_TO_MODEL(cpu_id) == 0x1c ||
1100             CPUID_TO_MODEL(cpu_id) == 0x26 ||
1101             CPUID_TO_MODEL(cpu_id) == 0x27 ||
1102             CPUID_TO_MODEL(cpu_id) == 0x35 ||
1103             CPUID_TO_MODEL(cpu_id) == 0x36 ||
1104             CPUID_TO_MODEL(cpu_id) == 0x7a))) {
1105                 /* Silvermont, Airmont */
1106                 CPU_FOREACH(i) {
1107                         pc = pcpu_find(i);
1108                         if (pc->pc_mds_buf == NULL)
1109                                 pc->pc_mds_buf = malloc(256, M_TEMP, M_WAITOK);
1110                 }
1111                 mds_handler = mds_handler_silvermont;
1112         } else {
1113                 hw_mds_disable = 0;
1114                 mds_handler = mds_handler_void;
1115         }
1116 }
1117
1118 static void
1119 hw_mds_recalculate_boot(void *arg __unused)
1120 {
1121
1122         hw_mds_recalculate();
1123 }
1124 SYSINIT(mds_recalc, SI_SUB_SMP, SI_ORDER_ANY, hw_mds_recalculate_boot, NULL);
1125
1126 static int
1127 sysctl_mds_disable_handler(SYSCTL_HANDLER_ARGS)
1128 {
1129         int error, val;
1130
1131         val = hw_mds_disable;
1132         error = sysctl_handle_int(oidp, &val, 0, req);
1133         if (error != 0 || req->newptr == NULL)
1134                 return (error);
1135         if (val < 0 || val > 3)
1136                 return (EINVAL);
1137         hw_mds_disable = val;
1138         hw_mds_recalculate();
1139         return (0);
1140 }
1141
1142 SYSCTL_PROC(_hw, OID_AUTO, mds_disable, CTLTYPE_INT |
1143     CTLFLAG_RWTUN | CTLFLAG_NOFETCH | CTLFLAG_MPSAFE, NULL, 0,
1144     sysctl_mds_disable_handler, "I",
1145     "Microarchitectural Data Sampling Mitigation "
1146     "(0 - off, 1 - on VERW, 2 - on SW, 3 - on AUTO");
1147
1148
1149 /*
1150  * Intel Transactional Memory Asynchronous Abort Mitigation
1151  * CVE-2019-11135
1152  */
1153 int x86_taa_enable;
1154 int x86_taa_state;
1155 enum {
1156         TAA_NONE        = 0,    /* No mitigation enabled */
1157         TAA_TSX_DISABLE = 1,    /* Disable TSX via MSR */
1158         TAA_VERW        = 2,    /* Use VERW mitigation */
1159         TAA_AUTO        = 3,    /* Automatically select the mitigation */
1160
1161         /* The states below are not selectable by the operator */
1162
1163         TAA_TAA_UC      = 4,    /* Mitigation present in microcode */
1164         TAA_NOT_PRESENT = 5     /* TSX is not present */
1165 };
1166
1167 static void
1168 taa_set(bool enable, bool all)
1169 {
1170
1171         x86_msr_op(MSR_IA32_TSX_CTRL,
1172             (enable ? MSR_OP_OR : MSR_OP_ANDNOT) |
1173             (all ? MSR_OP_RENDEZVOUS : MSR_OP_LOCAL),
1174             IA32_TSX_CTRL_RTM_DISABLE | IA32_TSX_CTRL_TSX_CPUID_CLEAR);
1175 }
1176
1177 void
1178 x86_taa_recalculate(void)
1179 {
1180         static int taa_saved_mds_disable = 0;
1181         int taa_need = 0, taa_state = 0;
1182         int mds_disable = 0, need_mds_recalc = 0;
1183
1184         /* Check CPUID.07h.EBX.HLE and RTM for the presence of TSX */
1185         if ((cpu_stdext_feature & CPUID_STDEXT_HLE) == 0 ||
1186             (cpu_stdext_feature & CPUID_STDEXT_RTM) == 0) {
1187                 /* TSX is not present */
1188                 x86_taa_state = TAA_NOT_PRESENT;
1189                 return;
1190         }
1191
1192         /* Check to see what mitigation options the CPU gives us */
1193         if (cpu_ia32_arch_caps & IA32_ARCH_CAP_TAA_NO) {
1194                 /* CPU is not suseptible to TAA */
1195                 taa_need = TAA_TAA_UC;
1196         } else if (cpu_ia32_arch_caps & IA32_ARCH_CAP_TSX_CTRL) {
1197                 /*
1198                  * CPU can turn off TSX.  This is the next best option
1199                  * if TAA_NO hardware mitigation isn't present
1200                  */
1201                 taa_need = TAA_TSX_DISABLE;
1202         } else {
1203                 /* No TSX/TAA specific remedies are available. */
1204                 if (x86_taa_enable == TAA_TSX_DISABLE) {
1205                         if (bootverbose)
1206                                 printf("TSX control not available\n");
1207                         return;
1208                 } else
1209                         taa_need = TAA_VERW;
1210         }
1211
1212         /* Can we automatically take action, or are we being forced? */
1213         if (x86_taa_enable == TAA_AUTO)
1214                 taa_state = taa_need;
1215         else
1216                 taa_state = x86_taa_enable;
1217
1218         /* No state change, nothing to do */
1219         if (taa_state == x86_taa_state) {
1220                 if (bootverbose)
1221                         printf("No TSX change made\n");
1222                 return;
1223         }
1224
1225         /* Does the MSR need to be turned on or off? */
1226         if (taa_state == TAA_TSX_DISABLE)
1227                 taa_set(true, true);
1228         else if (x86_taa_state == TAA_TSX_DISABLE)
1229                 taa_set(false, true);
1230
1231         /* Does MDS need to be set to turn on VERW? */
1232         if (taa_state == TAA_VERW) {
1233                 taa_saved_mds_disable = hw_mds_disable;
1234                 mds_disable = hw_mds_disable = 1;
1235                 need_mds_recalc = 1;
1236         } else if (x86_taa_state == TAA_VERW) {
1237                 mds_disable = hw_mds_disable = taa_saved_mds_disable;
1238                 need_mds_recalc = 1;
1239         }
1240         if (need_mds_recalc) {
1241                 hw_mds_recalculate();
1242                 if (mds_disable != hw_mds_disable) {
1243                         if (bootverbose)
1244                                 printf("Cannot change MDS state for TAA\n");
1245                         /* Don't update our state */
1246                         return;
1247                 }
1248         }
1249
1250         x86_taa_state = taa_state;
1251         return;
1252 }
1253
1254 static void
1255 taa_recalculate_boot(void * arg __unused)
1256 {
1257
1258         x86_taa_recalculate();
1259 }
1260 SYSINIT(taa_recalc, SI_SUB_SMP, SI_ORDER_ANY, taa_recalculate_boot, NULL);
1261
1262 SYSCTL_NODE(_machdep_mitigations, OID_AUTO, taa, CTLFLAG_RW, 0,
1263         "TSX Asynchronous Abort Mitigation");
1264
1265 static int
1266 sysctl_taa_handler(SYSCTL_HANDLER_ARGS)
1267 {
1268         int error, val;
1269
1270         val = x86_taa_enable;
1271         error = sysctl_handle_int(oidp, &val, 0, req);
1272         if (error != 0 || req->newptr == NULL)
1273                 return (error);
1274         if (val < TAA_NONE || val > TAA_AUTO)
1275                 return (EINVAL);
1276         x86_taa_enable = val;
1277         x86_taa_recalculate();
1278         return (0);
1279 }
1280
1281 SYSCTL_PROC(_machdep_mitigations_taa, OID_AUTO, enable, CTLTYPE_INT |
1282     CTLFLAG_RWTUN | CTLFLAG_NOFETCH | CTLFLAG_MPSAFE, NULL, 0,
1283     sysctl_taa_handler, "I",
1284     "TAA Mitigation enablement control "
1285     "(0 - off, 1 - disable TSX, 2 - VERW, 3 - on AUTO");
1286
1287 static int
1288 sysctl_taa_state_handler(SYSCTL_HANDLER_ARGS)
1289 {
1290         const char *state;
1291
1292         switch (x86_taa_state) {
1293         case TAA_NONE:
1294                 state = "inactive";
1295                 break;
1296         case TAA_TSX_DISABLE:
1297                 state = "TSX disabled";
1298                 break;
1299         case TAA_VERW:
1300                 state = "VERW";
1301                 break;
1302         case TAA_TAA_UC:
1303                 state = "Mitigated in microcode";
1304                 break;
1305         case TAA_NOT_PRESENT:
1306                 state = "TSX not present";
1307                 break;
1308         default:
1309                 state = "unknown";
1310         }
1311
1312         return (SYSCTL_OUT(req, state, strlen(state)));
1313 }
1314
1315 SYSCTL_PROC(_machdep_mitigations_taa, OID_AUTO, state,
1316     CTLTYPE_STRING | CTLFLAG_RD | CTLFLAG_MPSAFE, NULL, 0,
1317     sysctl_taa_state_handler, "A",
1318     "TAA Mitigation state");
1319
1320 int __read_frequently cpu_flush_rsb_ctxsw;
1321 SYSCTL_INT(_machdep_mitigations, OID_AUTO, flush_rsb_ctxsw,
1322     CTLFLAG_RW | CTLFLAG_NOFETCH, &cpu_flush_rsb_ctxsw, 0,
1323     "Flush Return Stack Buffer on context switch");
1324
1325 SYSCTL_NODE(_machdep_mitigations, OID_AUTO, rngds,
1326     CTLFLAG_RW | CTLFLAG_MPSAFE, 0,
1327     "MCU Optimization, disable RDSEED mitigation");
1328
1329 int x86_rngds_mitg_enable = 1;
1330 void
1331 x86_rngds_mitg_recalculate(bool all_cpus)
1332 {
1333         if ((cpu_stdext_feature3 & CPUID_STDEXT3_MCUOPT) == 0)
1334                 return;
1335         x86_msr_op(MSR_IA32_MCU_OPT_CTRL,
1336             (x86_rngds_mitg_enable ? MSR_OP_OR : MSR_OP_ANDNOT) |
1337             (all_cpus ? MSR_OP_RENDEZVOUS : MSR_OP_LOCAL),
1338             IA32_RNGDS_MITG_DIS);
1339 }
1340
1341 static int
1342 sysctl_rngds_mitg_enable_handler(SYSCTL_HANDLER_ARGS)
1343 {
1344         int error, val;
1345
1346         val = x86_rngds_mitg_enable;
1347         error = sysctl_handle_int(oidp, &val, 0, req);
1348         if (error != 0 || req->newptr == NULL)
1349                 return (error);
1350         x86_rngds_mitg_enable = val;
1351         x86_rngds_mitg_recalculate(true);
1352         return (0);
1353 }
1354 SYSCTL_PROC(_machdep_mitigations_rngds, OID_AUTO, enable, CTLTYPE_INT |
1355     CTLFLAG_RWTUN | CTLFLAG_NOFETCH | CTLFLAG_MPSAFE, NULL, 0,
1356     sysctl_rngds_mitg_enable_handler, "I",
1357     "MCU Optimization, disabling RDSEED mitigation control "
1358     "(0 - mitigation disabled (RDSEED optimized), 1 - mitigation enabled");
1359
1360 static int
1361 sysctl_rngds_state_handler(SYSCTL_HANDLER_ARGS)
1362 {
1363         const char *state;
1364
1365         if ((cpu_stdext_feature3 & CPUID_STDEXT3_MCUOPT) == 0) {
1366                 state = "Not applicable";
1367         } else if (x86_rngds_mitg_enable == 0) {
1368                 state = "RDSEED not serialized";
1369         } else {
1370                 state = "Mitigated";
1371         }
1372         return (SYSCTL_OUT(req, state, strlen(state)));
1373 }
1374 SYSCTL_PROC(_machdep_mitigations_rngds, OID_AUTO, state,
1375     CTLTYPE_STRING | CTLFLAG_RD | CTLFLAG_MPSAFE, NULL, 0,
1376     sysctl_rngds_state_handler, "A",
1377     "MCU Optimization state");
1378
1379 /*
1380  * Enable and restore kernel text write permissions.
1381  * Callers must ensure that disable_wp()/restore_wp() are executed
1382  * without rescheduling on the same core.
1383  */
1384 bool
1385 disable_wp(void)
1386 {
1387         u_int cr0;
1388
1389         cr0 = rcr0();
1390         if ((cr0 & CR0_WP) == 0)
1391                 return (false);
1392         load_cr0(cr0 & ~CR0_WP);
1393         return (true);
1394 }
1395
1396 void
1397 restore_wp(bool old_wp)
1398 {
1399
1400         if (old_wp)
1401                 load_cr0(rcr0() | CR0_WP);
1402 }
1403
1404 bool
1405 acpi_get_fadt_bootflags(uint16_t *flagsp)
1406 {
1407 #ifdef DEV_ACPI
1408         ACPI_TABLE_FADT *fadt;
1409         vm_paddr_t physaddr;
1410
1411         physaddr = acpi_find_table(ACPI_SIG_FADT);
1412         if (physaddr == 0)
1413                 return (false);
1414         fadt = acpi_map_table(physaddr, ACPI_SIG_FADT);
1415         if (fadt == NULL)
1416                 return (false);
1417         *flagsp = fadt->BootFlags;
1418         acpi_unmap_table(fadt);
1419         return (true);
1420 #else
1421         return (false);
1422 #endif
1423 }