sys/x86/x86/mp_x86.c

   1 /*-
   2  * Copyright (c) 1996, by Steve Passe
   3  * Copyright (c) 2003, by Peter Wemm
   4  * All rights reserved.
   5  *
   6  * Redistribution and use in source and binary forms, with or without
   7  * modification, are permitted provided that the following conditions
   8  * are met:
   9  * 1. Redistributions of source code must retain the above copyright
  10  *    notice, this list of conditions and the following disclaimer.
  11  * 2. The name of the developer may NOT be used to endorse or promote products
  12  *    derived from this software without specific prior written permission.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  15  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  18  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  19  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  20  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  21  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  22  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  23  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  24  * SUCH DAMAGE.
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #ifdef __i386__
  31 #include "opt_apic.h"
  32 #endif
  33 #include "opt_cpu.h"
  34 #include "opt_kstack_pages.h"
  35 #include "opt_pmap.h"
  36 #include "opt_sched.h"
  37 #include "opt_smp.h"
  38
  39 #include <sys/param.h>
  40 #include <sys/systm.h>
  41 #include <sys/bus.h>
  42 #include <sys/cons.h>   /* cngetc() */
  43 #include <sys/cpuset.h>
  44 #ifdef GPROF
  45 #include <sys/gmon.h>
  46 #endif
  47 #include <sys/kdb.h>
  48 #include <sys/kernel.h>
  49 #include <sys/ktr.h>
  50 #include <sys/lock.h>
  51 #include <sys/malloc.h>
  52 #include <sys/memrange.h>
  53 #include <sys/mutex.h>
  54 #include <sys/pcpu.h>
  55 #include <sys/proc.h>
  56 #include <sys/sched.h>
  57 #include <sys/smp.h>
  58 #include <sys/sysctl.h>
  59
  60 #include <vm/vm.h>
  61 #include <vm/vm_param.h>
  62 #include <vm/pmap.h>
  63 #include <vm/vm_kern.h>
  64 #include <vm/vm_extern.h>
  65 #include <vm/vm_map.h>
  66
  67 #include <x86/apicreg.h>
  68 #include <machine/clock.h>
  69 #include <machine/cpu.h>
  70 #include <machine/cputypes.h>
  71 #include <x86/mca.h>
  72 #include <machine/md_var.h>
  73 #include <machine/pcb.h>
  74 #include <machine/psl.h>
  75 #include <machine/smp.h>
  76 #include <machine/specialreg.h>
  77 #include <x86/ucode.h>
  78
  79 static MALLOC_DEFINE(M_CPUS, "cpus", "CPU items");
  80
  81 /* lock region used by kernel profiling */
  82 int     mcount_lock;
  83
  84 int     mp_naps;                /* # of Applications processors */
  85 int     boot_cpu_id = -1;       /* designated BSP */
  86
  87 /* AP uses this during bootstrap.  Do not staticize.  */
  88 char *bootSTK;
  89 int bootAP;
  90
  91 /* Free these after use */
  92 void *bootstacks[MAXCPU];
  93 void *dpcpu;
  94
  95 struct pcb stoppcbs[MAXCPU];
  96 struct susppcb **susppcbs;
  97
  98 #ifdef COUNT_IPIS
  99 /* Interrupt counts. */
 100 static u_long *ipi_preempt_counts[MAXCPU];
 101 static u_long *ipi_ast_counts[MAXCPU];
 102 u_long *ipi_invltlb_counts[MAXCPU];
 103 u_long *ipi_invlrng_counts[MAXCPU];
 104 u_long *ipi_invlpg_counts[MAXCPU];
 105 u_long *ipi_invlcache_counts[MAXCPU];
 106 u_long *ipi_rendezvous_counts[MAXCPU];
 107 static u_long *ipi_hardclock_counts[MAXCPU];
 108 #endif
 109
 110 /* Default cpu_ops implementation. */
 111 struct cpu_ops cpu_ops;
 112
 113 /*
 114  * Local data and functions.
 115  */
 116
 117 static volatile cpuset_t ipi_stop_nmi_pending;
 118
 119 volatile cpuset_t resuming_cpus;
 120 volatile cpuset_t toresume_cpus;
 121
 122 /* used to hold the AP's until we are ready to release them */
 123 struct mtx ap_boot_mtx;
 124
 125 /* Set to 1 once we're ready to let the APs out of the pen. */
 126 volatile int aps_ready = 0;
 127
 128 /*
 129  * Store data from cpu_add() until later in the boot when we actually setup
 130  * the APs.
 131  */
 132 struct cpu_info *cpu_info;
 133 int *apic_cpuids;
 134 int cpu_apic_ids[MAXCPU];
 135 _Static_assert(MAXCPU <= MAX_APIC_ID,
 136     "MAXCPU cannot be larger that MAX_APIC_ID");
 137 _Static_assert(xAPIC_MAX_APIC_ID <= MAX_APIC_ID,
 138     "xAPIC_MAX_APIC_ID cannot be larger that MAX_APIC_ID");
 139
 140 /* Holds pending bitmap based IPIs per CPU */
 141 volatile u_int cpu_ipi_pending[MAXCPU];
 142
 143 static void     release_aps(void *dummy);
 144 static void     cpustop_handler_post(u_int cpu);
 145
 146 static int      hyperthreading_allowed = 1;
 147 SYSCTL_INT(_machdep, OID_AUTO, hyperthreading_allowed, CTLFLAG_RDTUN,
 148         &hyperthreading_allowed, 0, "Use Intel HTT logical CPUs");
 149
 150 static struct topo_node topo_root;
 151
 152 static int pkg_id_shift;
 153 static int node_id_shift;
 154 static int core_id_shift;
 155 static int disabled_cpus;
 156
 157 struct cache_info {
 158         int     id_shift;
 159         int     present;
 160 } static caches[MAX_CACHE_LEVELS];
 161
 162 unsigned int boot_address;
 163
 164 #define MiB(v)  (v ## ULL << 20)
 165
 166 void
 167 mem_range_AP_init(void)
 168 {
 169
 170         if (mem_range_softc.mr_op && mem_range_softc.mr_op->initAP)
 171                 mem_range_softc.mr_op->initAP(&mem_range_softc);
 172 }
 173
 174 /*
 175  * Round up to the next power of two, if necessary, and then
 176  * take log2.
 177  * Returns -1 if argument is zero.
 178  */
 179 static __inline int
 180 mask_width(u_int x)
 181 {
 182
 183         return (fls(x << (1 - powerof2(x))) - 1);
 184 }
 185
 186 /*
 187  * Add a cache level to the cache topology description.
 188  */
 189 static int
 190 add_deterministic_cache(int type, int level, int share_count)
 191 {
 192
 193         if (type == 0)
 194                 return (0);
 195         if (type > 3) {
 196                 printf("unexpected cache type %d\n", type);
 197                 return (1);
 198         }
 199         if (type == 2) /* ignore instruction cache */
 200                 return (1);
 201         if (level == 0 || level > MAX_CACHE_LEVELS) {
 202                 printf("unexpected cache level %d\n", type);
 203                 return (1);
 204         }
 205
 206         if (caches[level - 1].present) {
 207                 printf("WARNING: multiple entries for L%u data cache\n", level);
 208                 printf("%u => %u\n", caches[level - 1].id_shift,
 209                     mask_width(share_count));
 210         }
 211         caches[level - 1].id_shift = mask_width(share_count);
 212         caches[level - 1].present = 1;
 213
 214         if (caches[level - 1].id_shift > pkg_id_shift) {
 215                 printf("WARNING: L%u data cache covers more "
 216                     "APIC IDs than a package (%u > %u)\n", level,
 217                     caches[level - 1].id_shift, pkg_id_shift);
 218                 caches[level - 1].id_shift = pkg_id_shift;
 219         }
 220         if (caches[level - 1].id_shift < core_id_shift) {
 221                 printf("WARNING: L%u data cache covers fewer "
 222                     "APIC IDs than a core (%u < %u)\n", level,
 223                     caches[level - 1].id_shift, core_id_shift);
 224                 caches[level - 1].id_shift = core_id_shift;
 225         }
 226
 227         return (1);
 228 }
 229
 230 /*
 231  * Determine topology of processing units and caches for AMD CPUs.
 232  * See:
 233  *  - AMD CPUID Specification (Publication # 25481)
 234  *  - BKDG for AMD NPT Family 0Fh Processors (Publication # 32559)
 235  *  - BKDG For AMD Family 10h Processors (Publication # 31116)
 236  *  - BKDG For AMD Family 15h Models 00h-0Fh Processors (Publication # 42301)
 237  *  - BKDG For AMD Family 16h Models 00h-0Fh Processors (Publication # 48751)
 238  *  - PPR For AMD Family 17h Models 00h-0Fh Processors (Publication # 54945)
 239  */
 240 static void
 241 topo_probe_amd(void)
 242 {
 243         u_int p[4];
 244         uint64_t v;
 245         int level;
 246         int nodes_per_socket;
 247         int share_count;
 248         int type;
 249         int i;
 250
 251         /* No multi-core capability. */
 252         if ((amd_feature2 & AMDID2_CMP) == 0)
 253                 return;
 254
 255         /* For families 10h and newer. */
 256         pkg_id_shift = (cpu_procinfo2 & AMDID_COREID_SIZE) >>
 257             AMDID_COREID_SIZE_SHIFT;
 258
 259         /* For 0Fh family. */
 260         if (pkg_id_shift == 0)
 261                 pkg_id_shift =
 262                     mask_width((cpu_procinfo2 & AMDID_CMP_CORES) + 1);
 263
 264         /*
 265          * Families prior to 16h define the following value as
 266          * cores per compute unit and we don't really care about the AMD
 267          * compute units at the moment.  Perhaps we should treat them as
 268          * cores and cores within the compute units as hardware threads,
 269          * but that's up for debate.
 270          * Later families define the value as threads per compute unit,
 271          * so we are following AMD's nomenclature here.
 272          */
 273         if ((amd_feature2 & AMDID2_TOPOLOGY) != 0 &&
 274             CPUID_TO_FAMILY(cpu_id) >= 0x16) {
 275                 cpuid_count(0x8000001e, 0, p);
 276                 share_count = ((p[1] >> 8) & 0xff) + 1;
 277                 core_id_shift = mask_width(share_count);
 278
 279                 /*
 280                  * For Zen (17h), gather Nodes per Processor.  Each node is a
 281                  * Zeppelin die; TR and EPYC CPUs will have multiple dies per
 282                  * package.  Communication latency between dies is higher than
 283                  * within them.
 284                  */
 285                 nodes_per_socket = ((p[2] >> 8) & 0x7) + 1;
 286                 node_id_shift = pkg_id_shift - mask_width(nodes_per_socket);
 287         }
 288
 289         if ((amd_feature2 & AMDID2_TOPOLOGY) != 0) {
 290                 for (i = 0; ; i++) {
 291                         cpuid_count(0x8000001d, i, p);
 292                         type = p[0] & 0x1f;
 293                         level = (p[0] >> 5) & 0x7;
 294                         share_count = 1 + ((p[0] >> 14) & 0xfff);
 295
 296                         if (!add_deterministic_cache(type, level, share_count))
 297                                 break;
 298                 }
 299         } else {
 300                 if (cpu_exthigh >= 0x80000005) {
 301                         cpuid_count(0x80000005, 0, p);
 302                         if (((p[2] >> 24) & 0xff) != 0) {
 303                                 caches[0].id_shift = 0;
 304                                 caches[0].present = 1;
 305                         }
 306                 }
 307                 if (cpu_exthigh >= 0x80000006) {
 308                         cpuid_count(0x80000006, 0, p);
 309                         if (((p[2] >> 16) & 0xffff) != 0) {
 310                                 caches[1].id_shift = 0;
 311                                 caches[1].present = 1;
 312                         }
 313                         if (((p[3] >> 18) & 0x3fff) != 0) {
 314                                 nodes_per_socket = 1;
 315                                 if ((amd_feature2 & AMDID2_NODE_ID) != 0) {
 316                                         /*
 317                                          * Handle multi-node processors that
 318                                          * have multiple chips, each with its
 319                                          * own L3 cache, on the same die.
 320                                          */
 321                                         v = rdmsr(0xc001100c);
 322                                         nodes_per_socket = 1 + ((v >> 3) & 0x7);
 323                                 }
 324                                 caches[2].id_shift =
 325                                     pkg_id_shift - mask_width(nodes_per_socket);
 326                                 caches[2].present = 1;
 327                         }
 328                 }
 329         }
 330 }
 331
 332 /*
 333  * Determine topology of processing units for Intel CPUs
 334  * using CPUID Leaf 1 and Leaf 4, if supported.
 335  * See:
 336  *  - Intel 64 Architecture Processor Topology Enumeration
 337  *  - Intel 64 and IA-32 ArchitecturesSoftware Developer’s Manual,
 338  *    Volume 3A: System Programming Guide, PROGRAMMING CONSIDERATIONS
 339  *    FOR HARDWARE MULTI-THREADING CAPABLE PROCESSORS
 340  */
 341 static void
 342 topo_probe_intel_0x4(void)
 343 {
 344         u_int p[4];
 345         int max_cores;
 346         int max_logical;
 347
 348         /* Both zero and one here mean one logical processor per package. */
 349         max_logical = (cpu_feature & CPUID_HTT) != 0 ?
 350             (cpu_procinfo & CPUID_HTT_CORES) >> 16 : 1;
 351         if (max_logical <= 1)
 352                 return;
 353
 354         if (cpu_high >= 0x4) {
 355                 cpuid_count(0x04, 0, p);
 356                 max_cores = ((p[0] >> 26) & 0x3f) + 1;
 357         } else
 358                 max_cores = 1;
 359
 360         core_id_shift = mask_width(max_logical/max_cores);
 361         KASSERT(core_id_shift >= 0,
 362             ("intel topo: max_cores > max_logical\n"));
 363         pkg_id_shift = core_id_shift + mask_width(max_cores);
 364 }
 365
 366 /*
 367  * Determine topology of processing units for Intel CPUs
 368  * using CPUID Leaf 11, if supported.
 369  * See:
 370  *  - Intel 64 Architecture Processor Topology Enumeration
 371  *  - Intel 64 and IA-32 ArchitecturesSoftware Developer’s Manual,
 372  *    Volume 3A: System Programming Guide, PROGRAMMING CONSIDERATIONS
 373  *    FOR HARDWARE MULTI-THREADING CAPABLE PROCESSORS
 374  */
 375 static void
 376 topo_probe_intel_0xb(void)
 377 {
 378         u_int p[4];
 379         int bits;
 380         int type;
 381         int i;
 382
 383         /* Fall back if CPU leaf 11 doesn't really exist. */
 384         cpuid_count(0x0b, 0, p);
 385         if (p[1] == 0) {
 386                 topo_probe_intel_0x4();
 387                 return;
 388         }
 389
 390         /* We only support three levels for now. */
 391         for (i = 0; ; i++) {
 392                 cpuid_count(0x0b, i, p);
 393
 394                 bits = p[0] & 0x1f;
 395                 type = (p[2] >> 8) & 0xff;
 396
 397                 if (type == 0)
 398                         break;
 399
 400                 /* TODO: check for duplicate (re-)assignment */
 401                 if (type == CPUID_TYPE_SMT)
 402                         core_id_shift = bits;
 403                 else if (type == CPUID_TYPE_CORE)
 404                         pkg_id_shift = bits;
 405                 else
 406                         printf("unknown CPU level type %d\n", type);
 407         }
 408
 409         if (pkg_id_shift < core_id_shift) {
 410                 printf("WARNING: core covers more APIC IDs than a package\n");
 411                 core_id_shift = pkg_id_shift;
 412         }
 413 }
 414
 415 /*
 416  * Determine topology of caches for Intel CPUs.
 417  * See:
 418  *  - Intel 64 Architecture Processor Topology Enumeration
 419  *  - Intel 64 and IA-32 Architectures Software Developer’s Manual
 420  *    Volume 2A: Instruction Set Reference, A-M,
 421  *    CPUID instruction
 422  */
 423 static void
 424 topo_probe_intel_caches(void)
 425 {
 426         u_int p[4];
 427         int level;
 428         int share_count;
 429         int type;
 430         int i;
 431
 432         if (cpu_high < 0x4) {
 433                 /*
 434                  * Available cache level and sizes can be determined
 435                  * via CPUID leaf 2, but that requires a huge table of hardcoded
 436                  * values, so for now just assume L1 and L2 caches potentially
 437                  * shared only by HTT processing units, if HTT is present.
 438                  */
 439                 caches[0].id_shift = pkg_id_shift;
 440                 caches[0].present = 1;
 441                 caches[1].id_shift = pkg_id_shift;
 442                 caches[1].present = 1;
 443                 return;
 444         }
 445
 446         for (i = 0; ; i++) {
 447                 cpuid_count(0x4, i, p);
 448                 type = p[0] & 0x1f;
 449                 level = (p[0] >> 5) & 0x7;
 450                 share_count = 1 + ((p[0] >> 14) & 0xfff);
 451
 452                 if (!add_deterministic_cache(type, level, share_count))
 453                         break;
 454         }
 455 }
 456
 457 /*
 458  * Determine topology of processing units and caches for Intel CPUs.
 459  * See:
 460  *  - Intel 64 Architecture Processor Topology Enumeration
 461  */
 462 static void
 463 topo_probe_intel(void)
 464 {
 465
 466         /*
 467          * Note that 0x1 <= cpu_high < 4 case should be
 468          * compatible with topo_probe_intel_0x4() logic when
 469          * CPUID.1:EBX[23:16] > 0 (cpu_cores will be 1)
 470          * or it should trigger the fallback otherwise.
 471          */
 472         if (cpu_high >= 0xb)
 473                 topo_probe_intel_0xb();
 474         else if (cpu_high >= 0x1)
 475                 topo_probe_intel_0x4();
 476
 477         topo_probe_intel_caches();
 478 }
 479
 480 /*
 481  * Topology information is queried only on BSP, on which this
 482  * code runs and for which it can query CPUID information.
 483  * Then topology is extrapolated on all packages using an
 484  * assumption that APIC ID to hardware component ID mapping is
 485  * homogenious.
 486  * That doesn't necesserily imply that the topology is uniform.
 487  */
 488 void
 489 topo_probe(void)
 490 {
 491         static int cpu_topo_probed = 0;
 492         struct x86_topo_layer {
 493                 int type;
 494                 int subtype;
 495                 int id_shift;
 496         } topo_layers[MAX_CACHE_LEVELS + 4];
 497         struct topo_node *parent;
 498         struct topo_node *node;
 499         int layer;
 500         int nlayers;
 501         int node_id;
 502         int i;
 503
 504         if (cpu_topo_probed)
 505                 return;
 506
 507         CPU_ZERO(&logical_cpus_mask);
 508
 509         if (mp_ncpus <= 1)
 510                 ; /* nothing */
 511         else if (cpu_vendor_id == CPU_VENDOR_AMD ||
 512             cpu_vendor_id == CPU_VENDOR_HYGON)
 513                 topo_probe_amd();
 514         else if (cpu_vendor_id == CPU_VENDOR_INTEL)
 515                 topo_probe_intel();
 516
 517         KASSERT(pkg_id_shift >= core_id_shift,
 518             ("bug in APIC topology discovery"));
 519
 520         nlayers = 0;
 521         bzero(topo_layers, sizeof(topo_layers));
 522
 523         topo_layers[nlayers].type = TOPO_TYPE_PKG;
 524         topo_layers[nlayers].id_shift = pkg_id_shift;
 525         if (bootverbose)
 526                 printf("Package ID shift: %u\n", topo_layers[nlayers].id_shift);
 527         nlayers++;
 528
 529         if (pkg_id_shift > node_id_shift && node_id_shift != 0) {
 530                 topo_layers[nlayers].type = TOPO_TYPE_GROUP;
 531                 topo_layers[nlayers].id_shift = node_id_shift;
 532                 if (bootverbose)
 533                         printf("Node ID shift: %u\n",
 534                             topo_layers[nlayers].id_shift);
 535                 nlayers++;
 536         }
 537
 538         /*
 539          * Consider all caches to be within a package/chip
 540          * and "in front" of all sub-components like
 541          * cores and hardware threads.
 542          */
 543         for (i = MAX_CACHE_LEVELS - 1; i >= 0; --i) {
 544                 if (caches[i].present) {
 545                         if (node_id_shift != 0)
 546                                 KASSERT(caches[i].id_shift <= node_id_shift,
 547                                         ("bug in APIC topology discovery"));
 548                         KASSERT(caches[i].id_shift <= pkg_id_shift,
 549                                 ("bug in APIC topology discovery"));
 550                         KASSERT(caches[i].id_shift >= core_id_shift,
 551                                 ("bug in APIC topology discovery"));
 552
 553                         topo_layers[nlayers].type = TOPO_TYPE_CACHE;
 554                         topo_layers[nlayers].subtype = i + 1;
 555                         topo_layers[nlayers].id_shift = caches[i].id_shift;
 556                         if (bootverbose)
 557                                 printf("L%u cache ID shift: %u\n",
 558                                     topo_layers[nlayers].subtype,
 559                                     topo_layers[nlayers].id_shift);
 560                         nlayers++;
 561                 }
 562         }
 563
 564         if (pkg_id_shift > core_id_shift) {
 565                 topo_layers[nlayers].type = TOPO_TYPE_CORE;
 566                 topo_layers[nlayers].id_shift = core_id_shift;
 567                 if (bootverbose)
 568                         printf("Core ID shift: %u\n",
 569                             topo_layers[nlayers].id_shift);
 570                 nlayers++;
 571         }
 572
 573         topo_layers[nlayers].type = TOPO_TYPE_PU;
 574         topo_layers[nlayers].id_shift = 0;
 575         nlayers++;
 576
 577         topo_init_root(&topo_root);
 578         for (i = 0; i <= max_apic_id; ++i) {
 579                 if (!cpu_info[i].cpu_present)
 580                         continue;
 581
 582                 parent = &topo_root;
 583                 for (layer = 0; layer < nlayers; ++layer) {
 584                         node_id = i >> topo_layers[layer].id_shift;
 585                         parent = topo_add_node_by_hwid(parent, node_id,
 586                             topo_layers[layer].type,
 587                             topo_layers[layer].subtype);
 588                 }
 589         }
 590
 591         parent = &topo_root;
 592         for (layer = 0; layer < nlayers; ++layer) {
 593                 node_id = boot_cpu_id >> topo_layers[layer].id_shift;
 594                 node = topo_find_node_by_hwid(parent, node_id,
 595                     topo_layers[layer].type,
 596                     topo_layers[layer].subtype);
 597                 topo_promote_child(node);
 598                 parent = node;
 599         }
 600
 601         cpu_topo_probed = 1;
 602 }
 603
 604 /*
 605  * Assign logical CPU IDs to local APICs.
 606  */
 607 void
 608 assign_cpu_ids(void)
 609 {
 610         struct topo_node *node;
 611         u_int smt_mask;
 612         int nhyper;
 613
 614         smt_mask = (1u << core_id_shift) - 1;
 615
 616         /*
 617          * Assign CPU IDs to local APIC IDs and disable any CPUs
 618          * beyond MAXCPU.  CPU 0 is always assigned to the BSP.
 619          */
 620         mp_ncpus = 0;
 621         nhyper = 0;
 622         TOPO_FOREACH(node, &topo_root) {
 623                 if (node->type != TOPO_TYPE_PU)
 624                         continue;
 625
 626                 if ((node->hwid & smt_mask) != (boot_cpu_id & smt_mask))
 627                         cpu_info[node->hwid].cpu_hyperthread = 1;
 628
 629                 if (resource_disabled("lapic", node->hwid)) {
 630                         if (node->hwid != boot_cpu_id)
 631                                 cpu_info[node->hwid].cpu_disabled = 1;
 632                         else
 633                                 printf("Cannot disable BSP, APIC ID = %d\n",
 634                                     node->hwid);
 635                 }
 636
 637                 if (!hyperthreading_allowed &&
 638                     cpu_info[node->hwid].cpu_hyperthread)
 639                         cpu_info[node->hwid].cpu_disabled = 1;
 640
 641                 if (mp_ncpus >= MAXCPU)
 642                         cpu_info[node->hwid].cpu_disabled = 1;
 643
 644                 if (cpu_info[node->hwid].cpu_disabled) {
 645                         disabled_cpus++;
 646                         continue;
 647                 }
 648
 649                 if (cpu_info[node->hwid].cpu_hyperthread)
 650                         nhyper++;
 651
 652                 cpu_apic_ids[mp_ncpus] = node->hwid;
 653                 apic_cpuids[node->hwid] = mp_ncpus;
 654                 topo_set_pu_id(node, mp_ncpus);
 655                 mp_ncpus++;
 656         }
 657
 658         KASSERT(mp_maxid >= mp_ncpus - 1,
 659             ("%s: counters out of sync: max %d, count %d", __func__, mp_maxid,
 660             mp_ncpus));
 661
 662         mp_ncores = mp_ncpus - nhyper;
 663         smp_threads_per_core = mp_ncpus / mp_ncores;
 664 }
 665
 666 /*
 667  * Print various information about the SMP system hardware and setup.
 668  */
 669 void
 670 cpu_mp_announce(void)
 671 {
 672         struct topo_node *node;
 673         const char *hyperthread;
 674         struct topo_analysis topology;
 675
 676         printf("FreeBSD/SMP: ");
 677         if (topo_analyze(&topo_root, 1, &topology)) {
 678                 printf("%d package(s)", topology.entities[TOPO_LEVEL_PKG]);
 679                 if (topology.entities[TOPO_LEVEL_GROUP] > 1)
 680                         printf(" x %d groups",
 681                             topology.entities[TOPO_LEVEL_GROUP]);
 682                 if (topology.entities[TOPO_LEVEL_CACHEGROUP] > 1)
 683                         printf(" x %d cache groups",
 684                             topology.entities[TOPO_LEVEL_CACHEGROUP]);
 685                 if (topology.entities[TOPO_LEVEL_CORE] > 0)
 686                         printf(" x %d core(s)",
 687                             topology.entities[TOPO_LEVEL_CORE]);
 688                 if (topology.entities[TOPO_LEVEL_THREAD] > 1)
 689                         printf(" x %d hardware threads",
 690                             topology.entities[TOPO_LEVEL_THREAD]);
 691         } else {
 692                 printf("Non-uniform topology");
 693         }
 694         printf("\n");
 695
 696         if (disabled_cpus) {
 697                 printf("FreeBSD/SMP Online: ");
 698                 if (topo_analyze(&topo_root, 0, &topology)) {
 699                         printf("%d package(s)",
 700                             topology.entities[TOPO_LEVEL_PKG]);
 701                         if (topology.entities[TOPO_LEVEL_GROUP] > 1)
 702                                 printf(" x %d groups",
 703                                     topology.entities[TOPO_LEVEL_GROUP]);
 704                         if (topology.entities[TOPO_LEVEL_CACHEGROUP] > 1)
 705                                 printf(" x %d cache groups",
 706                                     topology.entities[TOPO_LEVEL_CACHEGROUP]);
 707                         if (topology.entities[TOPO_LEVEL_CORE] > 0)
 708                                 printf(" x %d core(s)",
 709                                     topology.entities[TOPO_LEVEL_CORE]);
 710                         if (topology.entities[TOPO_LEVEL_THREAD] > 1)
 711                                 printf(" x %d hardware threads",
 712                                     topology.entities[TOPO_LEVEL_THREAD]);
 713                 } else {
 714                         printf("Non-uniform topology");
 715                 }
 716                 printf("\n");
 717         }
 718
 719         if (!bootverbose)
 720                 return;
 721
 722         TOPO_FOREACH(node, &topo_root) {
 723                 switch (node->type) {
 724                 case TOPO_TYPE_PKG:
 725                         printf("Package HW ID = %u\n", node->hwid);
 726                         break;
 727                 case TOPO_TYPE_CORE:
 728                         printf("\tCore HW ID = %u\n", node->hwid);
 729                         break;
 730                 case TOPO_TYPE_PU:
 731                         if (cpu_info[node->hwid].cpu_hyperthread)
 732                                 hyperthread = "/HT";
 733                         else
 734                                 hyperthread = "";
 735
 736                         if (node->subtype == 0)
 737                                 printf("\t\tCPU (AP%s): APIC ID: %u"
 738                                     "(disabled)\n", hyperthread, node->hwid);
 739                         else if (node->id == 0)
 740                                 printf("\t\tCPU0 (BSP): APIC ID: %u\n",
 741                                     node->hwid);
 742                         else
 743                                 printf("\t\tCPU%u (AP%s): APIC ID: %u\n",
 744                                     node->id, hyperthread, node->hwid);
 745                         break;
 746                 default:
 747                         /* ignored */
 748                         break;
 749                 }
 750         }
 751 }
 752
 753 /*
 754  * Add a scheduling group, a group of logical processors sharing
 755  * a particular cache (and, thus having an affinity), to the scheduling
 756  * topology.
 757  * This function recursively works on lower level caches.
 758  */
 759 static void
 760 x86topo_add_sched_group(struct topo_node *root, struct cpu_group *cg_root)
 761 {
 762         struct topo_node *node;
 763         int nchildren;
 764         int ncores;
 765         int i;
 766
 767         KASSERT(root->type == TOPO_TYPE_SYSTEM || root->type == TOPO_TYPE_CACHE ||
 768             root->type == TOPO_TYPE_GROUP,
 769             ("x86topo_add_sched_group: bad type: %u", root->type));
 770         CPU_COPY(&root->cpuset, &cg_root->cg_mask);
 771         cg_root->cg_count = root->cpu_count;
 772         if (root->type == TOPO_TYPE_SYSTEM)
 773                 cg_root->cg_level = CG_SHARE_NONE;
 774         else
 775                 cg_root->cg_level = root->subtype;
 776
 777         /*
 778          * Check how many core nodes we have under the given root node.
 779          * If we have multiple logical processors, but not multiple
 780          * cores, then those processors must be hardware threads.
 781          */
 782         ncores = 0;
 783         node = root;
 784         while (node != NULL) {
 785                 if (node->type != TOPO_TYPE_CORE) {
 786                         node = topo_next_node(root, node);
 787                         continue;
 788                 }
 789
 790                 ncores++;
 791                 node = topo_next_nonchild_node(root, node);
 792         }
 793
 794         if (cg_root->cg_level != CG_SHARE_NONE &&
 795             root->cpu_count > 1 && ncores < 2)
 796                 cg_root->cg_flags = CG_FLAG_SMT;
 797
 798         /*
 799          * Find out how many cache nodes we have under the given root node.
 800          * We ignore cache nodes that cover all the same processors as the
 801          * root node.  Also, we do not descend below found cache nodes.
 802          * That is, we count top-level "non-redundant" caches under the root
 803          * node.
 804          */
 805         nchildren = 0;
 806         node = root;
 807         while (node != NULL) {
 808                 if ((node->type != TOPO_TYPE_GROUP &&
 809                     node->type != TOPO_TYPE_CACHE) ||
 810                     (root->type != TOPO_TYPE_SYSTEM &&
 811                     CPU_CMP(&node->cpuset, &root->cpuset) == 0)) {
 812                         node = topo_next_node(root, node);
 813                         continue;
 814                 }
 815                 nchildren++;
 816                 node = topo_next_nonchild_node(root, node);
 817         }
 818
 819         cg_root->cg_child = smp_topo_alloc(nchildren);
 820         cg_root->cg_children = nchildren;
 821
 822         /*
 823          * Now find again the same cache nodes as above and recursively
 824          * build scheduling topologies for them.
 825          */
 826         node = root;
 827         i = 0;
 828         while (node != NULL) {
 829                 if ((node->type != TOPO_TYPE_GROUP &&
 830                     node->type != TOPO_TYPE_CACHE) ||
 831                     (root->type != TOPO_TYPE_SYSTEM &&
 832                     CPU_CMP(&node->cpuset, &root->cpuset) == 0)) {
 833                         node = topo_next_node(root, node);
 834                         continue;
 835                 }
 836                 cg_root->cg_child[i].cg_parent = cg_root;
 837                 x86topo_add_sched_group(node, &cg_root->cg_child[i]);
 838                 i++;
 839                 node = topo_next_nonchild_node(root, node);
 840         }
 841 }
 842
 843 /*
 844  * Build the MI scheduling topology from the discovered hardware topology.
 845  */
 846 struct cpu_group *
 847 cpu_topo(void)
 848 {
 849         struct cpu_group *cg_root;
 850
 851         if (mp_ncpus <= 1)
 852                 return (smp_topo_none());
 853
 854         cg_root = smp_topo_alloc(1);
 855         x86topo_add_sched_group(&topo_root, cg_root);
 856         return (cg_root);
 857 }
 858
 859 static void
 860 cpu_alloc(void *dummy __unused)
 861 {
 862         /*
 863          * Dynamically allocate the arrays that depend on the
 864          * maximum APIC ID.
 865          */
 866         cpu_info = malloc(sizeof(*cpu_info) * (max_apic_id + 1), M_CPUS,
 867             M_WAITOK | M_ZERO);
 868         apic_cpuids = malloc(sizeof(*apic_cpuids) * (max_apic_id + 1), M_CPUS,
 869             M_WAITOK | M_ZERO);
 870 }
 871 SYSINIT(cpu_alloc, SI_SUB_CPU, SI_ORDER_FIRST, cpu_alloc, NULL);
 872
 873 /*
 874  * Add a logical CPU to the topology.
 875  */
 876 void
 877 cpu_add(u_int apic_id, char boot_cpu)
 878 {
 879
 880         if (apic_id > max_apic_id) {
 881                 panic("SMP: APIC ID %d too high", apic_id);
 882                 return;
 883         }
 884         KASSERT(cpu_info[apic_id].cpu_present == 0, ("CPU %u added twice",
 885             apic_id));
 886         cpu_info[apic_id].cpu_present = 1;
 887         if (boot_cpu) {
 888                 KASSERT(boot_cpu_id == -1,
 889                     ("CPU %u claims to be BSP, but CPU %u already is", apic_id,
 890                     boot_cpu_id));
 891                 boot_cpu_id = apic_id;
 892                 cpu_info[apic_id].cpu_bsp = 1;
 893         }
 894         if (bootverbose)
 895                 printf("SMP: Added CPU %u (%s)\n", apic_id, boot_cpu ? "BSP" :
 896                     "AP");
 897 }
 898
 899 void
 900 cpu_mp_setmaxid(void)
 901 {
 902
 903         /*
 904          * mp_ncpus and mp_maxid should be already set by calls to cpu_add().
 905          * If there were no calls to cpu_add() assume this is a UP system.
 906          */
 907         if (mp_ncpus == 0)
 908                 mp_ncpus = 1;
 909 }
 910
 911 int
 912 cpu_mp_probe(void)
 913 {
 914
 915         /*
 916          * Always record BSP in CPU map so that the mbuf init code works
 917          * correctly.
 918          */
 919         CPU_SETOF(0, &all_cpus);
 920         return (mp_ncpus > 1);
 921 }
 922
 923 /* Allocate memory for the AP trampoline. */
 924 void
 925 alloc_ap_trampoline(vm_paddr_t *physmap, unsigned int *physmap_idx)
 926 {
 927         unsigned int i;
 928         bool allocated;
 929
 930         allocated = false;
 931         for (i = *physmap_idx; i <= *physmap_idx; i -= 2) {
 932                 /*
 933                  * Find a memory region big enough and below the 1MB boundary
 934                  * for the trampoline code.
 935                  * NB: needs to be page aligned.
 936                  */
 937                 if (physmap[i] >= MiB(1) ||
 938                     (trunc_page(physmap[i + 1]) - round_page(physmap[i])) <
 939                     round_page(bootMP_size))
 940                         continue;
 941
 942                 allocated = true;
 943                 /*
 944                  * Try to steal from the end of the region to mimic previous
 945                  * behaviour, else fallback to steal from the start.
 946                  */
 947                 if (physmap[i + 1] < MiB(1)) {
 948                         boot_address = trunc_page(physmap[i + 1]);
 949                         if ((physmap[i + 1] - boot_address) < bootMP_size)
 950                                 boot_address -= round_page(bootMP_size);
 951                         physmap[i + 1] = boot_address;
 952                 } else {
 953                         boot_address = round_page(physmap[i]);
 954                         physmap[i] = boot_address + round_page(bootMP_size);
 955                 }
 956                 if (physmap[i] == physmap[i + 1] && *physmap_idx != 0) {
 957                         memmove(&physmap[i], &physmap[i + 2],
 958                             sizeof(*physmap) * (*physmap_idx - i + 2));
 959                         *physmap_idx -= 2;
 960                 }
 961                 break;
 962         }
 963
 964         if (!allocated) {
 965                 boot_address = basemem * 1024 - bootMP_size;
 966                 if (bootverbose)
 967                         printf(
 968 "Cannot find enough space for the boot trampoline, placing it at %#x",
 969                             boot_address);
 970         }
 971 }
 972
 973 /*
 974  * AP CPU's call this to initialize themselves.
 975  */
 976 void
 977 init_secondary_tail(void)
 978 {
 979         u_int cpuid;
 980
 981         pmap_activate_boot(vmspace_pmap(proc0.p_vmspace));
 982
 983         /*
 984          * On real hardware, switch to x2apic mode if possible.  Do it
 985          * after aps_ready was signalled, to avoid manipulating the
 986          * mode while BSP might still want to send some IPI to us
 987          * (second startup IPI is ignored on modern hardware etc).
 988          */
 989         lapic_xapic_mode();
 990
 991         /* Initialize the PAT MSR. */
 992         pmap_init_pat();
 993
 994         /* set up CPU registers and state */
 995         cpu_setregs();
 996
 997         /* set up SSE/NX */
 998         initializecpu();
 999
1000         /* set up FPU state on the AP */
1001 #ifdef __amd64__
1002         fpuinit();
1003 #else
1004         npxinit(false);
1005 #endif
1006
1007         if (cpu_ops.cpu_init)
1008                 cpu_ops.cpu_init();
1009
1010         /* A quick check from sanity claus */
1011         cpuid = PCPU_GET(cpuid);
1012         if (PCPU_GET(apic_id) != lapic_id()) {
1013                 printf("SMP: cpuid = %d\n", cpuid);
1014                 printf("SMP: actual apic_id = %d\n", lapic_id());
1015                 printf("SMP: correct apic_id = %d\n", PCPU_GET(apic_id));
1016                 panic("cpuid mismatch! boom!!");
1017         }
1018
1019         /* Initialize curthread. */
1020         KASSERT(PCPU_GET(idlethread) != NULL, ("no idle thread"));
1021         PCPU_SET(curthread, PCPU_GET(idlethread));
1022
1023         mtx_lock_spin(&ap_boot_mtx);
1024
1025         mca_init();
1026
1027         /* Init local apic for irq's */
1028         lapic_setup(1);
1029
1030         /* Set memory range attributes for this CPU to match the BSP */
1031         mem_range_AP_init();
1032
1033         smp_cpus++;
1034
1035         CTR1(KTR_SMP, "SMP: AP CPU #%d Launched", cpuid);
1036         if (bootverbose)
1037                 printf("SMP: AP CPU #%d Launched!\n", cpuid);
1038         else
1039                 printf("%s%d%s", smp_cpus == 2 ? "Launching APs: " : "",
1040                     cpuid, smp_cpus == mp_ncpus ? "\n" : " ");
1041
1042         /* Determine if we are a logical CPU. */
1043         if (cpu_info[PCPU_GET(apic_id)].cpu_hyperthread)
1044                 CPU_SET(cpuid, &logical_cpus_mask);
1045
1046         if (bootverbose)
1047                 lapic_dump("AP");
1048
1049         if (smp_cpus == mp_ncpus) {
1050                 /* enable IPI's, tlb shootdown, freezes etc */
1051                 atomic_store_rel_int(&smp_started, 1);
1052         }
1053
1054 #ifdef __amd64__
1055         /*
1056          * Enable global pages TLB extension
1057          * This also implicitly flushes the TLB
1058          */
1059         load_cr4(rcr4() | CR4_PGE);
1060         if (pmap_pcid_enabled)
1061                 load_cr4(rcr4() | CR4_PCIDE);
1062         load_ds(_udatasel);
1063         load_es(_udatasel);
1064         load_fs(_ufssel);
1065 #endif
1066
1067         mtx_unlock_spin(&ap_boot_mtx);
1068
1069         /* Wait until all the AP's are up. */
1070         while (atomic_load_acq_int(&smp_started) == 0)
1071                 ia32_pause();
1072
1073 #ifndef EARLY_AP_STARTUP
1074         /* Start per-CPU event timers. */
1075         cpu_initclocks_ap();
1076 #endif
1077
1078         /*
1079          * Assert that smp_after_idle_runnable condition is reasonable.
1080          */
1081         MPASS(PCPU_GET(curpcb) == NULL);
1082
1083         sched_throw(NULL);
1084
1085         panic("scheduler returned us to %s", __func__);
1086         /* NOTREACHED */
1087 }
1088
1089 static void
1090 smp_after_idle_runnable(void *arg __unused)
1091 {
1092         struct pcpu *pc;
1093         int cpu;
1094
1095         for (cpu = 1; cpu < mp_ncpus; cpu++) {
1096                 pc = pcpu_find(cpu);
1097                 while (atomic_load_ptr(&pc->pc_curpcb) == (uintptr_t)NULL)
1098                         cpu_spinwait();
1099                 kmem_free((vm_offset_t)bootstacks[cpu], kstack_pages *
1100                     PAGE_SIZE);
1101         }
1102 }
1103 SYSINIT(smp_after_idle_runnable, SI_SUB_SMP, SI_ORDER_ANY,
1104     smp_after_idle_runnable, NULL);
1105
1106 /*
1107  * We tell the I/O APIC code about all the CPUs we want to receive
1108  * interrupts.  If we don't want certain CPUs to receive IRQs we
1109  * can simply not tell the I/O APIC code about them in this function.
1110  * We also do not tell it about the BSP since it tells itself about
1111  * the BSP internally to work with UP kernels and on UP machines.
1112  */
1113 void
1114 set_interrupt_apic_ids(void)
1115 {
1116         u_int i, apic_id;
1117
1118         for (i = 0; i < MAXCPU; i++) {
1119                 apic_id = cpu_apic_ids[i];
1120                 if (apic_id == -1)
1121                         continue;
1122                 if (cpu_info[apic_id].cpu_bsp)
1123                         continue;
1124                 if (cpu_info[apic_id].cpu_disabled)
1125                         continue;
1126
1127                 /* Don't let hyperthreads service interrupts. */
1128                 if (cpu_info[apic_id].cpu_hyperthread)
1129                         continue;
1130
1131                 intr_add_cpu(i);
1132         }
1133 }
1134
1135
1136 #ifdef COUNT_XINVLTLB_HITS
1137 u_int xhits_gbl[MAXCPU];
1138 u_int xhits_pg[MAXCPU];
1139 u_int xhits_rng[MAXCPU];
1140 static SYSCTL_NODE(_debug, OID_AUTO, xhits, CTLFLAG_RW, 0, "");
1141 SYSCTL_OPAQUE(_debug_xhits, OID_AUTO, global, CTLFLAG_RW, &xhits_gbl,
1142     sizeof(xhits_gbl), "IU", "");
1143 SYSCTL_OPAQUE(_debug_xhits, OID_AUTO, page, CTLFLAG_RW, &xhits_pg,
1144     sizeof(xhits_pg), "IU", "");
1145 SYSCTL_OPAQUE(_debug_xhits, OID_AUTO, range, CTLFLAG_RW, &xhits_rng,
1146     sizeof(xhits_rng), "IU", "");
1147
1148 u_int ipi_global;
1149 u_int ipi_page;
1150 u_int ipi_range;
1151 u_int ipi_range_size;
1152 SYSCTL_INT(_debug_xhits, OID_AUTO, ipi_global, CTLFLAG_RW, &ipi_global, 0, "");
1153 SYSCTL_INT(_debug_xhits, OID_AUTO, ipi_page, CTLFLAG_RW, &ipi_page, 0, "");
1154 SYSCTL_INT(_debug_xhits, OID_AUTO, ipi_range, CTLFLAG_RW, &ipi_range, 0, "");
1155 SYSCTL_INT(_debug_xhits, OID_AUTO, ipi_range_size, CTLFLAG_RW, &ipi_range_size,
1156     0, "");
1157 #endif /* COUNT_XINVLTLB_HITS */
1158
1159 /*
1160  * Init and startup IPI.
1161  */
1162 void
1163 ipi_startup(int apic_id, int vector)
1164 {
1165
1166         /*
1167          * This attempts to follow the algorithm described in the
1168          * Intel Multiprocessor Specification v1.4 in section B.4.
1169          * For each IPI, we allow the local APIC ~20us to deliver the
1170          * IPI.  If that times out, we panic.
1171          */
1172
1173         /*
1174          * first we do an INIT IPI: this INIT IPI might be run, resetting
1175          * and running the target CPU. OR this INIT IPI might be latched (P5
1176          * bug), CPU waiting for STARTUP IPI. OR this INIT IPI might be
1177          * ignored.
1178          */
1179         lapic_ipi_raw(APIC_DEST_DESTFLD | APIC_TRIGMOD_LEVEL |
1180             APIC_LEVEL_ASSERT | APIC_DESTMODE_PHY | APIC_DELMODE_INIT, apic_id);
1181         lapic_ipi_wait(100);
1182
1183         /* Explicitly deassert the INIT IPI. */
1184         lapic_ipi_raw(APIC_DEST_DESTFLD | APIC_TRIGMOD_LEVEL |
1185             APIC_LEVEL_DEASSERT | APIC_DESTMODE_PHY | APIC_DELMODE_INIT,
1186             apic_id);
1187
1188         DELAY(10000);           /* wait ~10mS */
1189
1190         /*
1191          * next we do a STARTUP IPI: the previous INIT IPI might still be
1192          * latched, (P5 bug) this 1st STARTUP would then terminate
1193          * immediately, and the previously started INIT IPI would continue. OR
1194          * the previous INIT IPI has already run. and this STARTUP IPI will
1195          * run. OR the previous INIT IPI was ignored. and this STARTUP IPI
1196          * will run.
1197          */
1198         lapic_ipi_raw(APIC_DEST_DESTFLD | APIC_TRIGMOD_EDGE |
1199             APIC_LEVEL_ASSERT | APIC_DESTMODE_PHY | APIC_DELMODE_STARTUP |
1200             vector, apic_id);
1201         if (!lapic_ipi_wait(100))
1202                 panic("Failed to deliver first STARTUP IPI to APIC %d",
1203                     apic_id);
1204         DELAY(200);             /* wait ~200uS */
1205
1206         /*
1207          * finally we do a 2nd STARTUP IPI: this 2nd STARTUP IPI should run IF
1208          * the previous STARTUP IPI was cancelled by a latched INIT IPI. OR
1209          * this STARTUP IPI will be ignored, as only ONE STARTUP IPI is
1210          * recognized after hardware RESET or INIT IPI.
1211          */
1212         lapic_ipi_raw(APIC_DEST_DESTFLD | APIC_TRIGMOD_EDGE |
1213             APIC_LEVEL_ASSERT | APIC_DESTMODE_PHY | APIC_DELMODE_STARTUP |
1214             vector, apic_id);
1215         if (!lapic_ipi_wait(100))
1216                 panic("Failed to deliver second STARTUP IPI to APIC %d",
1217                     apic_id);
1218
1219         DELAY(200);             /* wait ~200uS */
1220 }
1221
1222 /*
1223  * Send an IPI to specified CPU handling the bitmap logic.
1224  */
1225 void
1226 ipi_send_cpu(int cpu, u_int ipi)
1227 {
1228         u_int bitmap, old_pending, new_pending;
1229
1230         KASSERT(cpu_apic_ids[cpu] != -1, ("IPI to non-existent CPU %d", cpu));
1231
1232         if (IPI_IS_BITMAPED(ipi)) {
1233                 bitmap = 1 << ipi;
1234                 ipi = IPI_BITMAP_VECTOR;
1235                 do {
1236                         old_pending = cpu_ipi_pending[cpu];
1237                         new_pending = old_pending | bitmap;
1238                 } while  (!atomic_cmpset_int(&cpu_ipi_pending[cpu],
1239                     old_pending, new_pending));
1240                 if (old_pending)
1241                         return;
1242         }
1243         lapic_ipi_vectored(ipi, cpu_apic_ids[cpu]);
1244 }
1245
1246 void
1247 ipi_bitmap_handler(struct trapframe frame)
1248 {
1249         struct trapframe *oldframe;
1250         struct thread *td;
1251         int cpu = PCPU_GET(cpuid);
1252         u_int ipi_bitmap;
1253
1254         critical_enter();
1255         td = curthread;
1256         td->td_intr_nesting_level++;
1257         oldframe = td->td_intr_frame;
1258         td->td_intr_frame = &frame;
1259         ipi_bitmap = atomic_readandclear_int(&cpu_ipi_pending[cpu]);
1260         if (ipi_bitmap & (1 << IPI_PREEMPT)) {
1261 #ifdef COUNT_IPIS
1262                 (*ipi_preempt_counts[cpu])++;
1263 #endif
1264                 sched_preempt(td);
1265         }
1266         if (ipi_bitmap & (1 << IPI_AST)) {
1267 #ifdef COUNT_IPIS
1268                 (*ipi_ast_counts[cpu])++;
1269 #endif
1270                 /* Nothing to do for AST */
1271         }
1272         if (ipi_bitmap & (1 << IPI_HARDCLOCK)) {
1273 #ifdef COUNT_IPIS
1274                 (*ipi_hardclock_counts[cpu])++;
1275 #endif
1276                 hardclockintr();
1277         }
1278         td->td_intr_frame = oldframe;
1279         td->td_intr_nesting_level--;
1280         critical_exit();
1281 }
1282
1283 /*
1284  * send an IPI to a set of cpus.
1285  */
1286 void
1287 ipi_selected(cpuset_t cpus, u_int ipi)
1288 {
1289         int cpu;
1290
1291         /*
1292          * IPI_STOP_HARD maps to a NMI and the trap handler needs a bit
1293          * of help in order to understand what is the source.
1294          * Set the mask of receiving CPUs for this purpose.
1295          */
1296         if (ipi == IPI_STOP_HARD)
1297                 CPU_OR_ATOMIC(&ipi_stop_nmi_pending, &cpus);
1298
1299         while ((cpu = CPU_FFS(&cpus)) != 0) {
1300                 cpu--;
1301                 CPU_CLR(cpu, &cpus);
1302                 CTR3(KTR_SMP, "%s: cpu: %d ipi: %x", __func__, cpu, ipi);
1303                 ipi_send_cpu(cpu, ipi);
1304         }
1305 }
1306
1307 /*
1308  * send an IPI to a specific CPU.
1309  */
1310 void
1311 ipi_cpu(int cpu, u_int ipi)
1312 {
1313
1314         /*
1315          * IPI_STOP_HARD maps to a NMI and the trap handler needs a bit
1316          * of help in order to understand what is the source.
1317          * Set the mask of receiving CPUs for this purpose.
1318          */
1319         if (ipi == IPI_STOP_HARD)
1320                 CPU_SET_ATOMIC(cpu, &ipi_stop_nmi_pending);
1321
1322         CTR3(KTR_SMP, "%s: cpu: %d ipi: %x", __func__, cpu, ipi);
1323         ipi_send_cpu(cpu, ipi);
1324 }
1325
1326 /*
1327  * send an IPI to all CPUs EXCEPT myself
1328  */
1329 void
1330 ipi_all_but_self(u_int ipi)
1331 {
1332         cpuset_t other_cpus;
1333
1334         other_cpus = all_cpus;
1335         CPU_CLR(PCPU_GET(cpuid), &other_cpus);
1336         if (IPI_IS_BITMAPED(ipi)) {
1337                 ipi_selected(other_cpus, ipi);
1338                 return;
1339         }
1340
1341         /*
1342          * IPI_STOP_HARD maps to a NMI and the trap handler needs a bit
1343          * of help in order to understand what is the source.
1344          * Set the mask of receiving CPUs for this purpose.
1345          */
1346         if (ipi == IPI_STOP_HARD)
1347                 CPU_OR_ATOMIC(&ipi_stop_nmi_pending, &other_cpus);
1348
1349         CTR2(KTR_SMP, "%s: ipi: %x", __func__, ipi);
1350         lapic_ipi_vectored(ipi, APIC_IPI_DEST_OTHERS);
1351 }
1352
1353 int
1354 ipi_nmi_handler(void)
1355 {
1356         u_int cpuid;
1357
1358         /*
1359          * As long as there is not a simple way to know about a NMI's
1360          * source, if the bitmask for the current CPU is present in
1361          * the global pending bitword an IPI_STOP_HARD has been issued
1362          * and should be handled.
1363          */
1364         cpuid = PCPU_GET(cpuid);
1365         if (!CPU_ISSET(cpuid, &ipi_stop_nmi_pending))
1366                 return (1);
1367
1368         CPU_CLR_ATOMIC(cpuid, &ipi_stop_nmi_pending);
1369         cpustop_handler();
1370         return (0);
1371 }
1372
1373 int nmi_kdb_lock;
1374
1375 void
1376 nmi_call_kdb_smp(u_int type, struct trapframe *frame)
1377 {
1378         int cpu;
1379         bool call_post;
1380
1381         cpu = PCPU_GET(cpuid);
1382         if (atomic_cmpset_acq_int(&nmi_kdb_lock, 0, 1)) {
1383                 nmi_call_kdb(cpu, type, frame);
1384                 call_post = false;
1385         } else {
1386                 savectx(&stoppcbs[cpu]);
1387                 CPU_SET_ATOMIC(cpu, &stopped_cpus);
1388                 while (!atomic_cmpset_acq_int(&nmi_kdb_lock, 0, 1))
1389                         ia32_pause();
1390                 call_post = true;
1391         }
1392         atomic_store_rel_int(&nmi_kdb_lock, 0);
1393         if (call_post)
1394                 cpustop_handler_post(cpu);
1395 }
1396
1397 /*
1398  * Handle an IPI_STOP by saving our current context and spinning until we
1399  * are resumed.
1400  */
1401 void
1402 cpustop_handler(void)
1403 {
1404         u_int cpu;
1405
1406         cpu = PCPU_GET(cpuid);
1407
1408         savectx(&stoppcbs[cpu]);
1409
1410         /* Indicate that we are stopped */
1411         CPU_SET_ATOMIC(cpu, &stopped_cpus);
1412
1413         /* Wait for restart */
1414         while (!CPU_ISSET(cpu, &started_cpus))
1415             ia32_pause();
1416
1417         cpustop_handler_post(cpu);
1418 }
1419
1420 static void
1421 cpustop_handler_post(u_int cpu)
1422 {
1423
1424         CPU_CLR_ATOMIC(cpu, &started_cpus);
1425         CPU_CLR_ATOMIC(cpu, &stopped_cpus);
1426
1427         /*
1428          * We don't broadcast TLB invalidations to other CPUs when they are
1429          * stopped. Hence, we clear the TLB before resuming.
1430          */
1431         invltlb_glob();
1432
1433 #if defined(__amd64__) && defined(DDB)
1434         amd64_db_resume_dbreg();
1435 #endif
1436
1437         if (cpu == 0 && cpustop_restartfunc != NULL) {
1438                 cpustop_restartfunc();
1439                 cpustop_restartfunc = NULL;
1440         }
1441 }
1442
1443 /*
1444  * Handle an IPI_SUSPEND by saving our current context and spinning until we
1445  * are resumed.
1446  */
1447 void
1448 cpususpend_handler(void)
1449 {
1450         u_int cpu;
1451
1452         mtx_assert(&smp_ipi_mtx, MA_NOTOWNED);
1453
1454         cpu = PCPU_GET(cpuid);
1455         if (savectx(&susppcbs[cpu]->sp_pcb)) {
1456 #ifdef __amd64__
1457                 fpususpend(susppcbs[cpu]->sp_fpususpend);
1458 #else
1459                 npxsuspend(susppcbs[cpu]->sp_fpususpend);
1460 #endif
1461                 /*
1462                  * suspended_cpus is cleared shortly after each AP is restarted
1463                  * by a Startup IPI, so that the BSP can proceed to restarting
1464                  * the next AP.
1465                  *
1466                  * resuming_cpus gets cleared when the AP completes
1467                  * initialization after having been released by the BSP.
1468                  * resuming_cpus is probably not the best name for the
1469                  * variable, because it is actually a set of processors that
1470                  * haven't resumed yet and haven't necessarily started resuming.
1471                  *
1472                  * Note that suspended_cpus is meaningful only for ACPI suspend
1473                  * as it's not really used for Xen suspend since the APs are
1474                  * automatically restored to the running state and the correct
1475                  * context.  For the same reason resumectx is never called in
1476                  * that case.
1477                  */
1478                 CPU_SET_ATOMIC(cpu, &suspended_cpus);
1479                 CPU_SET_ATOMIC(cpu, &resuming_cpus);
1480
1481                 /*
1482                  * Invalidate the cache after setting the global status bits.
1483                  * The last AP to set its bit may end up being an Owner of the
1484                  * corresponding cache line in MOESI protocol.  The AP may be
1485                  * stopped before the cache line is written to the main memory.
1486                  */
1487                 wbinvd();
1488         } else {
1489 #ifdef __amd64__
1490                 fpuresume(susppcbs[cpu]->sp_fpususpend);
1491 #else
1492                 npxresume(susppcbs[cpu]->sp_fpususpend);
1493 #endif
1494                 pmap_init_pat();
1495                 initializecpu();
1496                 PCPU_SET(switchtime, 0);
1497                 PCPU_SET(switchticks, ticks);
1498
1499                 /* Indicate that we have restarted and restored the context. */
1500                 CPU_CLR_ATOMIC(cpu, &suspended_cpus);
1501         }
1502
1503         /* Wait for resume directive */
1504         while (!CPU_ISSET(cpu, &toresume_cpus))
1505                 ia32_pause();
1506
1507         /* Re-apply microcode updates. */
1508         ucode_reload();
1509
1510 #ifdef __i386__
1511         /* Finish removing the identity mapping of low memory for this AP. */
1512         invltlb_glob();
1513 #endif
1514
1515         if (cpu_ops.cpu_resume)
1516                 cpu_ops.cpu_resume();
1517 #ifdef __amd64__
1518         if (vmm_resume_p)
1519                 vmm_resume_p();
1520 #endif
1521
1522         /* Resume MCA and local APIC */
1523         lapic_xapic_mode();
1524         mca_resume();
1525         lapic_setup(0);
1526
1527         /* Indicate that we are resumed */
1528         CPU_CLR_ATOMIC(cpu, &resuming_cpus);
1529         CPU_CLR_ATOMIC(cpu, &suspended_cpus);
1530         CPU_CLR_ATOMIC(cpu, &toresume_cpus);
1531 }
1532
1533
1534 void
1535 invlcache_handler(void)
1536 {
1537         uint32_t generation;
1538
1539 #ifdef COUNT_IPIS
1540         (*ipi_invlcache_counts[PCPU_GET(cpuid)])++;
1541 #endif /* COUNT_IPIS */
1542
1543         /*
1544          * Reading the generation here allows greater parallelism
1545          * since wbinvd is a serializing instruction.  Without the
1546          * temporary, we'd wait for wbinvd to complete, then the read
1547          * would execute, then the dependent write, which must then
1548          * complete before return from interrupt.
1549          */
1550         generation = smp_tlb_generation;
1551         wbinvd();
1552         PCPU_SET(smp_tlb_done, generation);
1553 }
1554
1555 /*
1556  * This is called once the rest of the system is up and running and we're
1557  * ready to let the AP's out of the pen.
1558  */
1559 static void
1560 release_aps(void *dummy __unused)
1561 {
1562
1563         if (mp_ncpus == 1)
1564                 return;
1565         atomic_store_rel_int(&aps_ready, 1);
1566         while (smp_started == 0)
1567                 ia32_pause();
1568 }
1569 SYSINIT(start_aps, SI_SUB_SMP, SI_ORDER_FIRST, release_aps, NULL);
1570
1571 #ifdef COUNT_IPIS
1572 /*
1573  * Setup interrupt counters for IPI handlers.
1574  */
1575 static void
1576 mp_ipi_intrcnt(void *dummy)
1577 {
1578         char buf[64];
1579         int i;
1580
1581         CPU_FOREACH(i) {
1582                 snprintf(buf, sizeof(buf), "cpu%d:invltlb", i);
1583                 intrcnt_add(buf, &ipi_invltlb_counts[i]);
1584                 snprintf(buf, sizeof(buf), "cpu%d:invlrng", i);
1585                 intrcnt_add(buf, &ipi_invlrng_counts[i]);
1586                 snprintf(buf, sizeof(buf), "cpu%d:invlpg", i);
1587                 intrcnt_add(buf, &ipi_invlpg_counts[i]);
1588                 snprintf(buf, sizeof(buf), "cpu%d:invlcache", i);
1589                 intrcnt_add(buf, &ipi_invlcache_counts[i]);
1590                 snprintf(buf, sizeof(buf), "cpu%d:preempt", i);
1591                 intrcnt_add(buf, &ipi_preempt_counts[i]);
1592                 snprintf(buf, sizeof(buf), "cpu%d:ast", i);
1593                 intrcnt_add(buf, &ipi_ast_counts[i]);
1594                 snprintf(buf, sizeof(buf), "cpu%d:rendezvous", i);
1595                 intrcnt_add(buf, &ipi_rendezvous_counts[i]);
1596                 snprintf(buf, sizeof(buf), "cpu%d:hardclock", i);
1597                 intrcnt_add(buf, &ipi_hardclock_counts[i]);
1598         }
1599 }
1600 SYSINIT(mp_ipi_intrcnt, SI_SUB_INTR, SI_ORDER_MIDDLE, mp_ipi_intrcnt, NULL);
1601 #endif
1602
1603 /*
1604  * Flush the TLB on other CPU's
1605  */
1606
1607 /* Variables needed for SMP tlb shootdown. */
1608 vm_offset_t smp_tlb_addr1, smp_tlb_addr2;
1609 pmap_t smp_tlb_pmap;
1610 volatile uint32_t smp_tlb_generation;
1611
1612 #ifdef __amd64__
1613 #define read_eflags() read_rflags()
1614 #endif
1615
1616 /*
1617  * Used by pmap to request invalidation of TLB or cache on local and
1618  * remote processors.  Mask provides the set of remote CPUs which are
1619  * to be signalled with the IPI specified by vector.  The curcpu_cb
1620  * callback is invoked on the calling CPU while waiting for remote
1621  * CPUs to complete the operation.
1622  *
1623  * The callback function is called unconditionally on the caller's
1624  * underlying processor, even when this processor is not set in the
1625  * mask.  So, the callback function must be prepared to handle such
1626  * spurious invocations.
1627  */
1628 static void
1629 smp_targeted_tlb_shootdown(cpuset_t mask, u_int vector, pmap_t pmap,
1630     vm_offset_t addr1, vm_offset_t addr2, smp_invl_cb_t curcpu_cb)
1631 {
1632         cpuset_t other_cpus;
1633         volatile uint32_t *p_cpudone;
1634         uint32_t generation;
1635         int cpu;
1636
1637         /*
1638          * It is not necessary to signal other CPUs while booting or
1639          * when in the debugger.
1640          */
1641         if (kdb_active || panicstr != NULL || !smp_started) {
1642                 curcpu_cb(pmap, addr1, addr2);
1643                 return;
1644         }
1645
1646         sched_pin();
1647
1648         /*
1649          * Check for other cpus.  Return if none.
1650          */
1651         if (CPU_ISFULLSET(&mask)) {
1652                 if (mp_ncpus <= 1)
1653                         goto nospinexit;
1654         } else {
1655                 CPU_CLR(PCPU_GET(cpuid), &mask);
1656                 if (CPU_EMPTY(&mask))
1657                         goto nospinexit;
1658         }
1659
1660         if (!(read_eflags() & PSL_I))
1661                 panic("%s: interrupts disabled", __func__);
1662         mtx_lock_spin(&smp_ipi_mtx);
1663         smp_tlb_addr1 = addr1;
1664         smp_tlb_addr2 = addr2;
1665         smp_tlb_pmap = pmap;
1666         generation = ++smp_tlb_generation;
1667         if (CPU_ISFULLSET(&mask)) {
1668                 ipi_all_but_self(vector);
1669                 other_cpus = all_cpus;
1670                 CPU_CLR(PCPU_GET(cpuid), &other_cpus);
1671         } else {
1672                 other_cpus = mask;
1673                 while ((cpu = CPU_FFS(&mask)) != 0) {
1674                         cpu--;
1675                         CPU_CLR(cpu, &mask);
1676                         CTR3(KTR_SMP, "%s: cpu: %d ipi: %x", __func__,
1677                             cpu, vector);
1678                         ipi_send_cpu(cpu, vector);
1679                 }
1680         }
1681         curcpu_cb(pmap, addr1, addr2);
1682         while ((cpu = CPU_FFS(&other_cpus)) != 0) {
1683                 cpu--;
1684                 CPU_CLR(cpu, &other_cpus);
1685                 p_cpudone = &cpuid_to_pcpu[cpu]->pc_smp_tlb_done;
1686                 while (*p_cpudone != generation)
1687                         ia32_pause();
1688         }
1689         mtx_unlock_spin(&smp_ipi_mtx);
1690         sched_unpin();
1691         return;
1692
1693 nospinexit:
1694         curcpu_cb(pmap, addr1, addr2);
1695         sched_unpin();
1696 }
1697
1698 void
1699 smp_masked_invltlb(cpuset_t mask, pmap_t pmap, smp_invl_cb_t curcpu_cb)
1700 {
1701
1702         smp_targeted_tlb_shootdown(mask, IPI_INVLTLB, pmap, 0, 0, curcpu_cb);
1703 #ifdef COUNT_XINVLTLB_HITS
1704         ipi_global++;
1705 #endif
1706 }
1707
1708 void
1709 smp_masked_invlpg(cpuset_t mask, vm_offset_t addr, pmap_t pmap,
1710     smp_invl_cb_t curcpu_cb)
1711 {
1712
1713         smp_targeted_tlb_shootdown(mask, IPI_INVLPG, pmap, addr, 0, curcpu_cb);
1714 #ifdef COUNT_XINVLTLB_HITS
1715         ipi_page++;
1716 #endif
1717 }
1718
1719 void
1720 smp_masked_invlpg_range(cpuset_t mask, vm_offset_t addr1, vm_offset_t addr2,
1721     pmap_t pmap, smp_invl_cb_t curcpu_cb)
1722 {
1723
1724         smp_targeted_tlb_shootdown(mask, IPI_INVLRNG, pmap, addr1, addr2,
1725             curcpu_cb);
1726 #ifdef COUNT_XINVLTLB_HITS
1727         ipi_range++;
1728         ipi_range_size += (addr2 - addr1) / PAGE_SIZE;
1729 #endif
1730 }
1731
1732 void
1733 smp_cache_flush(smp_invl_cb_t curcpu_cb)
1734 {
1735
1736         smp_targeted_tlb_shootdown(all_cpus, IPI_INVLCACHE, NULL, 0, 0,
1737             curcpu_cb);
1738 }
1739
1740 /*
1741  * Handlers for TLB related IPIs
1742  */
1743 void
1744 invltlb_handler(void)
1745 {
1746         uint32_t generation;
1747
1748 #ifdef COUNT_XINVLTLB_HITS
1749         xhits_gbl[PCPU_GET(cpuid)]++;
1750 #endif /* COUNT_XINVLTLB_HITS */
1751 #ifdef COUNT_IPIS
1752         (*ipi_invltlb_counts[PCPU_GET(cpuid)])++;
1753 #endif /* COUNT_IPIS */
1754
1755         /*
1756          * Reading the generation here allows greater parallelism
1757          * since invalidating the TLB is a serializing operation.
1758          */
1759         generation = smp_tlb_generation;
1760         if (smp_tlb_pmap == kernel_pmap)
1761                 invltlb_glob();
1762 #ifdef __amd64__
1763         else
1764                 invltlb();
1765 #endif
1766         PCPU_SET(smp_tlb_done, generation);
1767 }
1768
1769 void
1770 invlpg_handler(void)
1771 {
1772         uint32_t generation;
1773
1774 #ifdef COUNT_XINVLTLB_HITS
1775         xhits_pg[PCPU_GET(cpuid)]++;
1776 #endif /* COUNT_XINVLTLB_HITS */
1777 #ifdef COUNT_IPIS
1778         (*ipi_invlpg_counts[PCPU_GET(cpuid)])++;
1779 #endif /* COUNT_IPIS */
1780
1781         generation = smp_tlb_generation;        /* Overlap with serialization */
1782 #ifdef __i386__
1783         if (smp_tlb_pmap == kernel_pmap)
1784 #endif
1785                 invlpg(smp_tlb_addr1);
1786         PCPU_SET(smp_tlb_done, generation);
1787 }
1788
1789 void
1790 invlrng_handler(void)
1791 {
1792         vm_offset_t addr, addr2;
1793         uint32_t generation;
1794
1795 #ifdef COUNT_XINVLTLB_HITS
1796         xhits_rng[PCPU_GET(cpuid)]++;
1797 #endif /* COUNT_XINVLTLB_HITS */
1798 #ifdef COUNT_IPIS
1799         (*ipi_invlrng_counts[PCPU_GET(cpuid)])++;
1800 #endif /* COUNT_IPIS */
1801
1802         addr = smp_tlb_addr1;
1803         addr2 = smp_tlb_addr2;
1804         generation = smp_tlb_generation;        /* Overlap with serialization */
1805 #ifdef __i386__
1806         if (smp_tlb_pmap == kernel_pmap)
1807 #endif
1808                 do {
1809                         invlpg(addr);
1810                         addr += PAGE_SIZE;
1811                 } while (addr < addr2);
1812
1813         PCPU_SET(smp_tlb_done, generation);
1814 }