test/CodeGen/AArch64/neon-saturating-add-sub.ll

   1 ; RUN: llc -mtriple=aarch64-none-linux-gnu -mattr=+neon < %s | FileCheck %s
   2
   3 declare <8 x i8> @llvm.arm.neon.vqaddu.v8i8(<8 x i8>, <8 x i8>)
   4 declare <8 x i8> @llvm.arm.neon.vqadds.v8i8(<8 x i8>, <8 x i8>)
   5
   6 define <8 x i8> @test_uqadd_v8i8(<8 x i8> %lhs, <8 x i8> %rhs) {
   7 ; CHECK: test_uqadd_v8i8:
   8   %tmp1 = call <8 x i8> @llvm.arm.neon.vqaddu.v8i8(<8 x i8> %lhs, <8 x i8> %rhs)
   9 ; CHECK: uqadd v0.8b, v0.8b, v1.8b
  10   ret <8 x i8> %tmp1
  11 }
  12
  13 define <8 x i8> @test_sqadd_v8i8(<8 x i8> %lhs, <8 x i8> %rhs) {
  14 ; CHECK: test_sqadd_v8i8:
  15   %tmp1 = call <8 x i8> @llvm.arm.neon.vqadds.v8i8(<8 x i8> %lhs, <8 x i8> %rhs)
  16 ; CHECK: sqadd v0.8b, v0.8b, v1.8b
  17   ret <8 x i8> %tmp1
  18 }
  19
  20 declare <16 x i8> @llvm.arm.neon.vqaddu.v16i8(<16 x i8>, <16 x i8>)
  21 declare <16 x i8> @llvm.arm.neon.vqadds.v16i8(<16 x i8>, <16 x i8>)
  22
  23 define <16 x i8> @test_uqadd_v16i8(<16 x i8> %lhs, <16 x i8> %rhs) {
  24 ; CHECK: test_uqadd_v16i8:
  25   %tmp1 = call <16 x i8> @llvm.arm.neon.vqaddu.v16i8(<16 x i8> %lhs, <16 x i8> %rhs)
  26 ; CHECK: uqadd v0.16b, v0.16b, v1.16b
  27   ret <16 x i8> %tmp1
  28 }
  29
  30 define <16 x i8> @test_sqadd_v16i8(<16 x i8> %lhs, <16 x i8> %rhs) {
  31 ; CHECK: test_sqadd_v16i8:
  32   %tmp1 = call <16 x i8> @llvm.arm.neon.vqadds.v16i8(<16 x i8> %lhs, <16 x i8> %rhs)
  33 ; CHECK: sqadd v0.16b, v0.16b, v1.16b
  34   ret <16 x i8> %tmp1
  35 }
  36
  37 declare <4 x i16> @llvm.arm.neon.vqaddu.v4i16(<4 x i16>, <4 x i16>)
  38 declare <4 x i16> @llvm.arm.neon.vqadds.v4i16(<4 x i16>, <4 x i16>)
  39
  40 define <4 x i16> @test_uqadd_v4i16(<4 x i16> %lhs, <4 x i16> %rhs) {
  41 ; CHECK: test_uqadd_v4i16:
  42   %tmp1 = call <4 x i16> @llvm.arm.neon.vqaddu.v4i16(<4 x i16> %lhs, <4 x i16> %rhs)
  43 ; CHECK: uqadd v0.4h, v0.4h, v1.4h
  44   ret <4 x i16> %tmp1
  45 }
  46
  47 define <4 x i16> @test_sqadd_v4i16(<4 x i16> %lhs, <4 x i16> %rhs) {
  48 ; CHECK: test_sqadd_v4i16:
  49   %tmp1 = call <4 x i16> @llvm.arm.neon.vqadds.v4i16(<4 x i16> %lhs, <4 x i16> %rhs)
  50 ; CHECK: sqadd v0.4h, v0.4h, v1.4h
  51   ret <4 x i16> %tmp1
  52 }
  53
  54 declare <8 x i16> @llvm.arm.neon.vqaddu.v8i16(<8 x i16>, <8 x i16>)
  55 declare <8 x i16> @llvm.arm.neon.vqadds.v8i16(<8 x i16>, <8 x i16>)
  56
  57 define <8 x i16> @test_uqadd_v8i16(<8 x i16> %lhs, <8 x i16> %rhs) {
  58 ; CHECK: test_uqadd_v8i16:
  59   %tmp1 = call <8 x i16> @llvm.arm.neon.vqaddu.v8i16(<8 x i16> %lhs, <8 x i16> %rhs)
  60 ; CHECK: uqadd v0.8h, v0.8h, v1.8h
  61   ret <8 x i16> %tmp1
  62 }
  63
  64 define <8 x i16> @test_sqadd_v8i16(<8 x i16> %lhs, <8 x i16> %rhs) {
  65 ; CHECK: test_sqadd_v8i16:
  66   %tmp1 = call <8 x i16> @llvm.arm.neon.vqadds.v8i16(<8 x i16> %lhs, <8 x i16> %rhs)
  67 ; CHECK: sqadd v0.8h, v0.8h, v1.8h
  68   ret <8 x i16> %tmp1
  69 }
  70
  71 declare <2 x i32> @llvm.arm.neon.vqaddu.v2i32(<2 x i32>, <2 x i32>)
  72 declare <2 x i32> @llvm.arm.neon.vqadds.v2i32(<2 x i32>, <2 x i32>)
  73
  74 define <2 x i32> @test_uqadd_v2i32(<2 x i32> %lhs, <2 x i32> %rhs) {
  75 ; CHECK: test_uqadd_v2i32:
  76   %tmp1 = call <2 x i32> @llvm.arm.neon.vqaddu.v2i32(<2 x i32> %lhs, <2 x i32> %rhs)
  77 ; CHECK: uqadd v0.2s, v0.2s, v1.2s
  78   ret <2 x i32> %tmp1
  79 }
  80
  81 define <2 x i32> @test_sqadd_v2i32(<2 x i32> %lhs, <2 x i32> %rhs) {
  82 ; CHECK: test_sqadd_v2i32:
  83   %tmp1 = call <2 x i32> @llvm.arm.neon.vqadds.v2i32(<2 x i32> %lhs, <2 x i32> %rhs)
  84 ; CHECK: sqadd v0.2s, v0.2s, v1.2s
  85   ret <2 x i32> %tmp1
  86 }
  87
  88 declare <4 x i32> @llvm.arm.neon.vqaddu.v4i32(<4 x i32>, <4 x i32>)
  89 declare <4 x i32> @llvm.arm.neon.vqadds.v4i32(<4 x i32>, <4 x i32>)
  90
  91 define <4 x i32> @test_uqadd_v4i32(<4 x i32> %lhs, <4 x i32> %rhs) {
  92 ; CHECK: test_uqadd_v4i32:
  93   %tmp1 = call <4 x i32> @llvm.arm.neon.vqaddu.v4i32(<4 x i32> %lhs, <4 x i32> %rhs)
  94 ; CHECK: uqadd v0.4s, v0.4s, v1.4s
  95   ret <4 x i32> %tmp1
  96 }
  97
  98 define <4 x i32> @test_sqadd_v4i32(<4 x i32> %lhs, <4 x i32> %rhs) {
  99 ; CHECK: test_sqadd_v4i32:
 100   %tmp1 = call <4 x i32> @llvm.arm.neon.vqadds.v4i32(<4 x i32> %lhs, <4 x i32> %rhs)
 101 ; CHECK: sqadd v0.4s, v0.4s, v1.4s
 102   ret <4 x i32> %tmp1
 103 }
 104
 105
 106
 107 declare <2 x i64> @llvm.arm.neon.vqaddu.v2i64(<2 x i64>, <2 x i64>)
 108 declare <2 x i64> @llvm.arm.neon.vqadds.v2i64(<2 x i64>, <2 x i64>)
 109
 110 define <2 x i64> @test_uqadd_v2i64(<2 x i64> %lhs, <2 x i64> %rhs) {
 111 ; CHECK: test_uqadd_v2i64:
 112   %tmp1 = call <2 x i64> @llvm.arm.neon.vqaddu.v2i64(<2 x i64> %lhs, <2 x i64> %rhs)
 113 ; CHECK: uqadd v0.2d, v0.2d, v1.2d
 114   ret <2 x i64> %tmp1
 115 }
 116
 117 define <2 x i64> @test_sqadd_v2i64(<2 x i64> %lhs, <2 x i64> %rhs) {
 118 ; CHECK: test_sqadd_v2i64:
 119   %tmp1 = call <2 x i64> @llvm.arm.neon.vqadds.v2i64(<2 x i64> %lhs, <2 x i64> %rhs)
 120 ; CHECK: sqadd v0.2d, v0.2d, v1.2d
 121   ret <2 x i64> %tmp1
 122 }
 123
 124 declare <8 x i8> @llvm.arm.neon.vqsubu.v8i8(<8 x i8>, <8 x i8>)
 125 declare <8 x i8> @llvm.arm.neon.vqsubs.v8i8(<8 x i8>, <8 x i8>)
 126
 127 define <8 x i8> @test_uqsub_v8i8(<8 x i8> %lhs, <8 x i8> %rhs) {
 128 ; CHECK: test_uqsub_v8i8:
 129   %tmp1 = call <8 x i8> @llvm.arm.neon.vqsubu.v8i8(<8 x i8> %lhs, <8 x i8> %rhs)
 130 ; CHECK: uqsub v0.8b, v0.8b, v1.8b
 131   ret <8 x i8> %tmp1
 132 }
 133
 134 define <8 x i8> @test_sqsub_v8i8(<8 x i8> %lhs, <8 x i8> %rhs) {
 135 ; CHECK: test_sqsub_v8i8:
 136   %tmp1 = call <8 x i8> @llvm.arm.neon.vqsubs.v8i8(<8 x i8> %lhs, <8 x i8> %rhs)
 137 ; CHECK: sqsub v0.8b, v0.8b, v1.8b
 138   ret <8 x i8> %tmp1
 139 }
 140
 141 declare <16 x i8> @llvm.arm.neon.vqsubu.v16i8(<16 x i8>, <16 x i8>)
 142 declare <16 x i8> @llvm.arm.neon.vqsubs.v16i8(<16 x i8>, <16 x i8>)
 143
 144 define <16 x i8> @test_uqsub_v16i8(<16 x i8> %lhs, <16 x i8> %rhs) {
 145 ; CHECK: test_uqsub_v16i8:
 146   %tmp1 = call <16 x i8> @llvm.arm.neon.vqsubu.v16i8(<16 x i8> %lhs, <16 x i8> %rhs)
 147 ; CHECK: uqsub v0.16b, v0.16b, v1.16b
 148   ret <16 x i8> %tmp1
 149 }
 150
 151 define <16 x i8> @test_sqsub_v16i8(<16 x i8> %lhs, <16 x i8> %rhs) {
 152 ; CHECK: test_sqsub_v16i8:
 153   %tmp1 = call <16 x i8> @llvm.arm.neon.vqsubs.v16i8(<16 x i8> %lhs, <16 x i8> %rhs)
 154 ; CHECK: sqsub v0.16b, v0.16b, v1.16b
 155   ret <16 x i8> %tmp1
 156 }
 157
 158 declare <4 x i16> @llvm.arm.neon.vqsubu.v4i16(<4 x i16>, <4 x i16>)
 159 declare <4 x i16> @llvm.arm.neon.vqsubs.v4i16(<4 x i16>, <4 x i16>)
 160
 161 define <4 x i16> @test_uqsub_v4i16(<4 x i16> %lhs, <4 x i16> %rhs) {
 162 ; CHECK: test_uqsub_v4i16:
 163   %tmp1 = call <4 x i16> @llvm.arm.neon.vqsubu.v4i16(<4 x i16> %lhs, <4 x i16> %rhs)
 164 ; CHECK: uqsub v0.4h, v0.4h, v1.4h
 165   ret <4 x i16> %tmp1
 166 }
 167
 168 define <4 x i16> @test_sqsub_v4i16(<4 x i16> %lhs, <4 x i16> %rhs) {
 169 ; CHECK: test_sqsub_v4i16:
 170   %tmp1 = call <4 x i16> @llvm.arm.neon.vqsubs.v4i16(<4 x i16> %lhs, <4 x i16> %rhs)
 171 ; CHECK: sqsub v0.4h, v0.4h, v1.4h
 172   ret <4 x i16> %tmp1
 173 }
 174
 175 declare <8 x i16> @llvm.arm.neon.vqsubu.v8i16(<8 x i16>, <8 x i16>)
 176 declare <8 x i16> @llvm.arm.neon.vqsubs.v8i16(<8 x i16>, <8 x i16>)
 177
 178 define <8 x i16> @test_uqsub_v8i16(<8 x i16> %lhs, <8 x i16> %rhs) {
 179 ; CHECK: test_uqsub_v8i16:
 180   %tmp1 = call <8 x i16> @llvm.arm.neon.vqsubu.v8i16(<8 x i16> %lhs, <8 x i16> %rhs)
 181 ; CHECK: uqsub v0.8h, v0.8h, v1.8h
 182   ret <8 x i16> %tmp1
 183 }
 184
 185 define <8 x i16> @test_sqsub_v8i16(<8 x i16> %lhs, <8 x i16> %rhs) {
 186 ; CHECK: test_sqsub_v8i16:
 187   %tmp1 = call <8 x i16> @llvm.arm.neon.vqsubs.v8i16(<8 x i16> %lhs, <8 x i16> %rhs)
 188 ; CHECK: sqsub v0.8h, v0.8h, v1.8h
 189   ret <8 x i16> %tmp1
 190 }
 191
 192 declare <2 x i32> @llvm.arm.neon.vqsubu.v2i32(<2 x i32>, <2 x i32>)
 193 declare <2 x i32> @llvm.arm.neon.vqsubs.v2i32(<2 x i32>, <2 x i32>)
 194
 195 define <2 x i32> @test_uqsub_v2i32(<2 x i32> %lhs, <2 x i32> %rhs) {
 196 ; CHECK: test_uqsub_v2i32:
 197   %tmp1 = call <2 x i32> @llvm.arm.neon.vqsubu.v2i32(<2 x i32> %lhs, <2 x i32> %rhs)
 198 ; CHECK: uqsub v0.2s, v0.2s, v1.2s
 199   ret <2 x i32> %tmp1
 200 }
 201
 202 define <2 x i32> @test_sqsub_v2i32(<2 x i32> %lhs, <2 x i32> %rhs) {
 203 ; CHECK: test_sqsub_v2i32:
 204   %tmp1 = call <2 x i32> @llvm.arm.neon.vqsubs.v2i32(<2 x i32> %lhs, <2 x i32> %rhs)
 205 ; CHECK: sqsub v0.2s, v0.2s, v1.2s
 206   ret <2 x i32> %tmp1
 207 }
 208
 209 declare <4 x i32> @llvm.arm.neon.vqsubu.v4i32(<4 x i32>, <4 x i32>)
 210 declare <4 x i32> @llvm.arm.neon.vqsubs.v4i32(<4 x i32>, <4 x i32>)
 211
 212 define <4 x i32> @test_uqsub_v4i32(<4 x i32> %lhs, <4 x i32> %rhs) {
 213 ; CHECK: test_uqsub_v4i32:
 214   %tmp1 = call <4 x i32> @llvm.arm.neon.vqsubu.v4i32(<4 x i32> %lhs, <4 x i32> %rhs)
 215 ; CHECK: uqsub v0.4s, v0.4s, v1.4s
 216   ret <4 x i32> %tmp1
 217 }
 218
 219 define <4 x i32> @test_sqsub_v4i32(<4 x i32> %lhs, <4 x i32> %rhs) {
 220 ; CHECK: test_sqsub_v4i32:
 221   %tmp1 = call <4 x i32> @llvm.arm.neon.vqsubs.v4i32(<4 x i32> %lhs, <4 x i32> %rhs)
 222 ; CHECK: sqsub v0.4s, v0.4s, v1.4s
 223   ret <4 x i32> %tmp1
 224 }
 225
 226 declare <2 x i64> @llvm.arm.neon.vqsubu.v2i64(<2 x i64>, <2 x i64>)
 227 declare <2 x i64> @llvm.arm.neon.vqsubs.v2i64(<2 x i64>, <2 x i64>)
 228
 229 define <2 x i64> @test_uqsub_v2i64(<2 x i64> %lhs, <2 x i64> %rhs) {
 230 ; CHECK: test_uqsub_v2i64:
 231   %tmp1 = call <2 x i64> @llvm.arm.neon.vqsubu.v2i64(<2 x i64> %lhs, <2 x i64> %rhs)
 232 ; CHECK: uqsub v0.2d, v0.2d, v1.2d
 233   ret <2 x i64> %tmp1
 234 }
 235
 236 define <2 x i64> @test_sqsub_v2i64(<2 x i64> %lhs, <2 x i64> %rhs) {
 237 ; CHECK: test_sqsub_v2i64:
 238   %tmp1 = call <2 x i64> @llvm.arm.neon.vqsubs.v2i64(<2 x i64> %lhs, <2 x i64> %rhs)
 239 ; CHECK: sqsub v0.2d, v0.2d, v1.2d
 240   ret <2 x i64> %tmp1
 241 }