usr.sbin/bhyve/pci_e82545.c

   1 /*
   2  * SPDX-License-Identifier: BSD-2-Clause-FreeBSD
   3  *
   4  * Copyright (c) 2016 Alexander Motin <mav@FreeBSD.org>
   5  * Copyright (c) 2015 Peter Grehan <grehan@freebsd.org>
   6  * Copyright (c) 2013 Jeremiah Lott, Avere Systems
   7  * All rights reserved.
   8  *
   9  * Redistribution and use in source and binary forms, with or without
  10  * modification, are permitted provided that the following conditions
  11  * are met:
  12  * 1. Redistributions of source code must retain the above copyright
  13  *    notice, this list of conditions and the following disclaimer
  14  *    in this position and unchanged.
  15  * 2. Redistributions in binary form must reproduce the above copyright
  16  *    notice, this list of conditions and the following disclaimer in the
  17  *    documentation and/or other materials provided with the distribution.
  18  *
  19  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  20  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  21  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  22  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  23  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  24  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  25  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  26  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  27  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  28  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  29  * SUCH DAMAGE.
  30  */
  31
  32 #include <sys/cdefs.h>
  33 __FBSDID("$FreeBSD$");
  34
  35 #include <sys/types.h>
  36 #ifndef WITHOUT_CAPSICUM
  37 #include <sys/capsicum.h>
  38 #endif
  39 #include <sys/limits.h>
  40 #include <sys/ioctl.h>
  41 #include <sys/uio.h>
  42 #include <net/ethernet.h>
  43 #include <netinet/in.h>
  44 #include <netinet/tcp.h>
  45
  46 #ifndef WITHOUT_CAPSICUM
  47 #include <capsicum_helpers.h>
  48 #endif
  49 #include <machine/vmm_snapshot.h>
  50
  51 #include <err.h>
  52 #include <errno.h>
  53 #include <fcntl.h>
  54 #include <md5.h>
  55 #include <stdio.h>
  56 #include <stdlib.h>
  57 #include <string.h>
  58 #include <sysexits.h>
  59 #include <unistd.h>
  60 #include <pthread.h>
  61 #include <pthread_np.h>
  62
  63 #include "e1000_regs.h"
  64 #include "e1000_defines.h"
  65 #include "mii.h"
  66
  67 #include "bhyverun.h"
  68 #include "config.h"
  69 #include "debug.h"
  70 #include "pci_emul.h"
  71 #include "mevent.h"
  72 #include "net_utils.h"
  73 #include "net_backends.h"
  74
  75 /* Hardware/register definitions XXX: move some to common code. */
  76 #define E82545_VENDOR_ID_INTEL                  0x8086
  77 #define E82545_DEV_ID_82545EM_COPPER            0x100F
  78 #define E82545_SUBDEV_ID                        0x1008
  79
  80 #define E82545_REVISION_4                       4
  81
  82 #define E82545_MDIC_DATA_MASK                   0x0000FFFF
  83 #define E82545_MDIC_OP_MASK                     0x0c000000
  84 #define E82545_MDIC_IE                          0x20000000
  85
  86 #define E82545_EECD_FWE_DIS     0x00000010 /* Flash writes disabled */
  87 #define E82545_EECD_FWE_EN      0x00000020 /* Flash writes enabled */
  88 #define E82545_EECD_FWE_MASK    0x00000030 /* Flash writes mask */
  89
  90 #define E82545_BAR_REGISTER                     0
  91 #define E82545_BAR_REGISTER_LEN                 (128*1024)
  92 #define E82545_BAR_FLASH                        1
  93 #define E82545_BAR_FLASH_LEN                    (64*1024)
  94 #define E82545_BAR_IO                           2
  95 #define E82545_BAR_IO_LEN                       8
  96
  97 #define E82545_IOADDR                           0x00000000
  98 #define E82545_IODATA                           0x00000004
  99 #define E82545_IO_REGISTER_MAX                  0x0001FFFF
 100 #define E82545_IO_FLASH_BASE                    0x00080000
 101 #define E82545_IO_FLASH_MAX                     0x000FFFFF
 102
 103 #define E82545_ARRAY_ENTRY(reg, offset)         (reg + (offset<<2))
 104 #define E82545_RAR_MAX                          15
 105 #define E82545_MTA_MAX                          127
 106 #define E82545_VFTA_MAX                         127
 107
 108 /* Slightly modified from the driver versions, hardcoded for 3 opcode bits,
 109  * followed by 6 address bits.
 110  * TODO: make opcode bits and addr bits configurable?
 111  * NVM Commands - Microwire */
 112 #define E82545_NVM_OPCODE_BITS  3
 113 #define E82545_NVM_ADDR_BITS    6
 114 #define E82545_NVM_DATA_BITS    16
 115 #define E82545_NVM_OPADDR_BITS  (E82545_NVM_OPCODE_BITS + E82545_NVM_ADDR_BITS)
 116 #define E82545_NVM_ADDR_MASK    ((1 << E82545_NVM_ADDR_BITS)-1)
 117 #define E82545_NVM_OPCODE_MASK  \
 118     (((1 << E82545_NVM_OPCODE_BITS) - 1) << E82545_NVM_ADDR_BITS)
 119 #define E82545_NVM_OPCODE_READ  (0x6 << E82545_NVM_ADDR_BITS)   /* read */
 120 #define E82545_NVM_OPCODE_WRITE (0x5 << E82545_NVM_ADDR_BITS)   /* write */
 121 #define E82545_NVM_OPCODE_ERASE (0x7 << E82545_NVM_ADDR_BITS)   /* erase */
 122 #define E82545_NVM_OPCODE_EWEN  (0x4 << E82545_NVM_ADDR_BITS)   /* wr-enable */
 123
 124 #define E82545_NVM_EEPROM_SIZE  64 /* 64 * 16-bit values == 128K */
 125
 126 #define E1000_ICR_SRPD          0x00010000
 127
 128 /* This is an arbitrary number.  There is no hard limit on the chip. */
 129 #define I82545_MAX_TXSEGS       64
 130
 131 /* Legacy receive descriptor */
 132 struct e1000_rx_desc {
 133         uint64_t buffer_addr;   /* Address of the descriptor's data buffer */
 134         uint16_t length;        /* Length of data DMAed into data buffer */
 135         uint16_t csum;          /* Packet checksum */
 136         uint8_t  status;        /* Descriptor status */
 137         uint8_t  errors;        /* Descriptor Errors */
 138         uint16_t special;
 139 };
 140
 141 /* Transmit descriptor types */
 142 #define E1000_TXD_MASK          (E1000_TXD_CMD_DEXT | 0x00F00000)
 143 #define E1000_TXD_TYP_L         (0)
 144 #define E1000_TXD_TYP_C         (E1000_TXD_CMD_DEXT | E1000_TXD_DTYP_C)
 145 #define E1000_TXD_TYP_D         (E1000_TXD_CMD_DEXT | E1000_TXD_DTYP_D)
 146
 147 /* Legacy transmit descriptor */
 148 struct e1000_tx_desc {
 149         uint64_t buffer_addr;   /* Address of the descriptor's data buffer */
 150         union {
 151                 uint32_t data;
 152                 struct {
 153                         uint16_t length;  /* Data buffer length */
 154                         uint8_t  cso;  /* Checksum offset */
 155                         uint8_t  cmd;  /* Descriptor control */
 156                 } flags;
 157         } lower;
 158         union {
 159                 uint32_t data;
 160                 struct {
 161                         uint8_t status; /* Descriptor status */
 162                         uint8_t css;  /* Checksum start */
 163                         uint16_t special;
 164                 } fields;
 165         } upper;
 166 };
 167
 168 /* Context descriptor */
 169 struct e1000_context_desc {
 170         union {
 171                 uint32_t ip_config;
 172                 struct {
 173                         uint8_t ipcss;  /* IP checksum start */
 174                         uint8_t ipcso;  /* IP checksum offset */
 175                         uint16_t ipcse;  /* IP checksum end */
 176                 } ip_fields;
 177         } lower_setup;
 178         union {
 179                 uint32_t tcp_config;
 180                 struct {
 181                         uint8_t tucss;  /* TCP checksum start */
 182                         uint8_t tucso;  /* TCP checksum offset */
 183                         uint16_t tucse;  /* TCP checksum end */
 184                 } tcp_fields;
 185         } upper_setup;
 186         uint32_t cmd_and_length;
 187         union {
 188                 uint32_t data;
 189                 struct {
 190                         uint8_t status;  /* Descriptor status */
 191                         uint8_t hdr_len;  /* Header length */
 192                         uint16_t mss;  /* Maximum segment size */
 193                 } fields;
 194         } tcp_seg_setup;
 195 };
 196
 197 /* Data descriptor */
 198 struct e1000_data_desc {
 199         uint64_t buffer_addr;  /* Address of the descriptor's buffer address */
 200         union {
 201                 uint32_t data;
 202                 struct {
 203                         uint16_t length;  /* Data buffer length */
 204                         uint8_t typ_len_ext;
 205                         uint8_t cmd;
 206                 } flags;
 207         } lower;
 208         union {
 209                 uint32_t data;
 210                 struct {
 211                         uint8_t status;  /* Descriptor status */
 212                         uint8_t popts;  /* Packet Options */
 213                         uint16_t special;
 214                 } fields;
 215         } upper;
 216 };
 217
 218 union e1000_tx_udesc {
 219         struct e1000_tx_desc td;
 220         struct e1000_context_desc cd;
 221         struct e1000_data_desc dd;
 222 };
 223
 224 /* Tx checksum info for a packet. */
 225 struct ck_info {
 226         int     ck_valid;       /* ck_info is valid */
 227         uint8_t ck_start;       /* start byte of cksum calcuation */
 228         uint8_t ck_off;         /* offset of cksum insertion */
 229         uint16_t ck_len;        /* length of cksum calc: 0 is to packet-end */
 230 };
 231
 232 /*
 233  * Debug printf
 234  */
 235 static int e82545_debug = 0;
 236 #define WPRINTF(msg,params...) PRINTLN("e82545: " msg, ##params)
 237 #define DPRINTF(msg,params...) if (e82545_debug) WPRINTF(msg, params)
 238
 239 #define MIN(a,b) (((a)<(b))?(a):(b))
 240 #define MAX(a,b) (((a)>(b))?(a):(b))
 241
 242 /* s/w representation of the RAL/RAH regs */
 243 struct  eth_uni {
 244         int             eu_valid;
 245         int             eu_addrsel;
 246         struct ether_addr eu_eth;
 247 };
 248
 249
 250 struct e82545_softc {
 251         struct pci_devinst *esc_pi;
 252         struct vmctx    *esc_ctx;
 253         struct mevent   *esc_mevpitr;
 254         pthread_mutex_t esc_mtx;
 255         struct ether_addr esc_mac;
 256         net_backend_t   *esc_be;
 257
 258         /* General */
 259         uint32_t        esc_CTRL;       /* x0000 device ctl */
 260         uint32_t        esc_FCAL;       /* x0028 flow ctl addr lo */
 261         uint32_t        esc_FCAH;       /* x002C flow ctl addr hi */
 262         uint32_t        esc_FCT;        /* x0030 flow ctl type */
 263         uint32_t        esc_VET;        /* x0038 VLAN eth type */
 264         uint32_t        esc_FCTTV;      /* x0170 flow ctl tx timer */
 265         uint32_t        esc_LEDCTL;     /* x0E00 LED control */
 266         uint32_t        esc_PBA;        /* x1000 pkt buffer allocation */
 267
 268         /* Interrupt control */
 269         int             esc_irq_asserted;
 270         uint32_t        esc_ICR;        /* x00C0 cause read/clear */
 271         uint32_t        esc_ITR;        /* x00C4 intr throttling */
 272         uint32_t        esc_ICS;        /* x00C8 cause set */
 273         uint32_t        esc_IMS;        /* x00D0 mask set/read */
 274         uint32_t        esc_IMC;        /* x00D8 mask clear */
 275
 276         /* Transmit */
 277         union e1000_tx_udesc *esc_txdesc;
 278         struct e1000_context_desc esc_txctx;
 279         pthread_t       esc_tx_tid;
 280         pthread_cond_t  esc_tx_cond;
 281         int             esc_tx_enabled;
 282         int             esc_tx_active;
 283         uint32_t        esc_TXCW;       /* x0178 transmit config */
 284         uint32_t        esc_TCTL;       /* x0400 transmit ctl */
 285         uint32_t        esc_TIPG;       /* x0410 inter-packet gap */
 286         uint16_t        esc_AIT;        /* x0458 Adaptive Interframe Throttle */
 287         uint64_t        esc_tdba;       /* verified 64-bit desc table addr */
 288         uint32_t        esc_TDBAL;      /* x3800 desc table addr, low bits */
 289         uint32_t        esc_TDBAH;      /* x3804 desc table addr, hi 32-bits */
 290         uint32_t        esc_TDLEN;      /* x3808 # descriptors in bytes */
 291         uint16_t        esc_TDH;        /* x3810 desc table head idx */
 292         uint16_t        esc_TDHr;       /* internal read version of TDH */
 293         uint16_t        esc_TDT;        /* x3818 desc table tail idx */
 294         uint32_t        esc_TIDV;       /* x3820 intr delay */
 295         uint32_t        esc_TXDCTL;     /* x3828 desc control */
 296         uint32_t        esc_TADV;       /* x382C intr absolute delay */
 297
 298         /* L2 frame acceptance */
 299         struct eth_uni  esc_uni[16];    /* 16 x unicast MAC addresses */
 300         uint32_t        esc_fmcast[128]; /* Multicast filter bit-match */
 301         uint32_t        esc_fvlan[128]; /* VLAN 4096-bit filter */
 302
 303         /* Receive */
 304         struct e1000_rx_desc *esc_rxdesc;
 305         pthread_cond_t  esc_rx_cond;
 306         int             esc_rx_enabled;
 307         int             esc_rx_active;
 308         int             esc_rx_loopback;
 309         uint32_t        esc_RCTL;       /* x0100 receive ctl */
 310         uint32_t        esc_FCRTL;      /* x2160 flow cntl thresh, low */
 311         uint32_t        esc_FCRTH;      /* x2168 flow cntl thresh, hi */
 312         uint64_t        esc_rdba;       /* verified 64-bit desc table addr */
 313         uint32_t        esc_RDBAL;      /* x2800 desc table addr, low bits */
 314         uint32_t        esc_RDBAH;      /* x2804 desc table addr, hi 32-bits*/
 315         uint32_t        esc_RDLEN;      /* x2808 #descriptors */
 316         uint16_t        esc_RDH;        /* x2810 desc table head idx */
 317         uint16_t        esc_RDT;        /* x2818 desc table tail idx */
 318         uint32_t        esc_RDTR;       /* x2820 intr delay */
 319         uint32_t        esc_RXDCTL;     /* x2828 desc control */
 320         uint32_t        esc_RADV;       /* x282C intr absolute delay */
 321         uint32_t        esc_RSRPD;      /* x2C00 recv small packet detect */
 322         uint32_t        esc_RXCSUM;     /* x5000 receive cksum ctl */
 323
 324         /* IO Port register access */
 325         uint32_t io_addr;
 326
 327         /* Shadow copy of MDIC */
 328         uint32_t mdi_control;
 329         /* Shadow copy of EECD */
 330         uint32_t eeprom_control;
 331         /* Latest NVM in/out */
 332         uint16_t nvm_data;
 333         uint16_t nvm_opaddr;
 334         /* stats */
 335         uint32_t missed_pkt_count; /* dropped for no room in rx queue */
 336         uint32_t pkt_rx_by_size[6];
 337         uint32_t pkt_tx_by_size[6];
 338         uint32_t good_pkt_rx_count;
 339         uint32_t bcast_pkt_rx_count;
 340         uint32_t mcast_pkt_rx_count;
 341         uint32_t good_pkt_tx_count;
 342         uint32_t bcast_pkt_tx_count;
 343         uint32_t mcast_pkt_tx_count;
 344         uint32_t oversize_rx_count;
 345         uint32_t tso_tx_count;
 346         uint64_t good_octets_rx;
 347         uint64_t good_octets_tx;
 348         uint64_t missed_octets; /* counts missed and oversized */
 349
 350         uint8_t nvm_bits:6; /* number of bits remaining in/out */
 351         uint8_t nvm_mode:2;
 352 #define E82545_NVM_MODE_OPADDR  0x0
 353 #define E82545_NVM_MODE_DATAIN  0x1
 354 #define E82545_NVM_MODE_DATAOUT 0x2
 355         /* EEPROM data */
 356         uint16_t eeprom_data[E82545_NVM_EEPROM_SIZE];
 357 };
 358
 359 static void e82545_reset(struct e82545_softc *sc, int dev);
 360 static void e82545_rx_enable(struct e82545_softc *sc);
 361 static void e82545_rx_disable(struct e82545_softc *sc);
 362 static void e82545_rx_callback(int fd, enum ev_type type, void *param);
 363 static void e82545_tx_start(struct e82545_softc *sc);
 364 static void e82545_tx_enable(struct e82545_softc *sc);
 365 static void e82545_tx_disable(struct e82545_softc *sc);
 366
 367 static inline int
 368 e82545_size_stat_index(uint32_t size)
 369 {
 370         if (size <= 64) {
 371                 return 0;
 372         } else if (size >= 1024) {
 373                 return 5;
 374         } else {
 375                 /* should be 1-4 */
 376                 return (ffs(size) - 6);
 377         }
 378 }
 379
 380 static void
 381 e82545_init_eeprom(struct e82545_softc *sc)
 382 {
 383         uint16_t checksum, i;
 384
 385         /* mac addr */
 386         sc->eeprom_data[NVM_MAC_ADDR] = ((uint16_t)sc->esc_mac.octet[0]) |
 387                 (((uint16_t)sc->esc_mac.octet[1]) << 8);
 388         sc->eeprom_data[NVM_MAC_ADDR+1] = ((uint16_t)sc->esc_mac.octet[2]) |
 389                 (((uint16_t)sc->esc_mac.octet[3]) << 8);
 390         sc->eeprom_data[NVM_MAC_ADDR+2] = ((uint16_t)sc->esc_mac.octet[4]) |
 391                 (((uint16_t)sc->esc_mac.octet[5]) << 8);
 392
 393         /* pci ids */
 394         sc->eeprom_data[NVM_SUB_DEV_ID] = E82545_SUBDEV_ID;
 395         sc->eeprom_data[NVM_SUB_VEN_ID] = E82545_VENDOR_ID_INTEL;
 396         sc->eeprom_data[NVM_DEV_ID] = E82545_DEV_ID_82545EM_COPPER;
 397         sc->eeprom_data[NVM_VEN_ID] = E82545_VENDOR_ID_INTEL;
 398
 399         /* fill in the checksum */
 400         checksum = 0;
 401         for (i = 0; i < NVM_CHECKSUM_REG; i++) {
 402                 checksum += sc->eeprom_data[i];
 403         }
 404         checksum = NVM_SUM - checksum;
 405         sc->eeprom_data[NVM_CHECKSUM_REG] = checksum;
 406         DPRINTF("eeprom checksum: 0x%x", checksum);
 407 }
 408
 409 static void
 410 e82545_write_mdi(struct e82545_softc *sc, uint8_t reg_addr,
 411                         uint8_t phy_addr, uint32_t data)
 412 {
 413         DPRINTF("Write mdi reg:0x%x phy:0x%x data: 0x%x", reg_addr, phy_addr, data);
 414 }
 415
 416 static uint32_t
 417 e82545_read_mdi(struct e82545_softc *sc, uint8_t reg_addr,
 418                         uint8_t phy_addr)
 419 {
 420         //DPRINTF("Read mdi reg:0x%x phy:0x%x", reg_addr, phy_addr);
 421         switch (reg_addr) {
 422         case PHY_STATUS:
 423                 return (MII_SR_LINK_STATUS | MII_SR_AUTONEG_CAPS |
 424                         MII_SR_AUTONEG_COMPLETE);
 425         case PHY_AUTONEG_ADV:
 426                 return NWAY_AR_SELECTOR_FIELD;
 427         case PHY_LP_ABILITY:
 428                 return 0;
 429         case PHY_1000T_STATUS:
 430                 return (SR_1000T_LP_FD_CAPS | SR_1000T_REMOTE_RX_STATUS |
 431                         SR_1000T_LOCAL_RX_STATUS);
 432         case PHY_ID1:
 433                 return (M88E1011_I_PHY_ID >> 16) & 0xFFFF;
 434         case PHY_ID2:
 435                 return (M88E1011_I_PHY_ID | E82545_REVISION_4) & 0xFFFF;
 436         default:
 437                 DPRINTF("Unknown mdi read reg:0x%x phy:0x%x", reg_addr, phy_addr);
 438                 return 0;
 439         }
 440         /* not reached */
 441 }
 442
 443 static void
 444 e82545_eecd_strobe(struct e82545_softc *sc)
 445 {
 446         /* Microwire state machine */
 447         /*
 448         DPRINTF("eeprom state machine srtobe "
 449                 "0x%x 0x%x 0x%x 0x%x",
 450                 sc->nvm_mode, sc->nvm_bits,
 451                 sc->nvm_opaddr, sc->nvm_data);*/
 452
 453         if (sc->nvm_bits == 0) {
 454                 DPRINTF("eeprom state machine not expecting data! "
 455                         "0x%x 0x%x 0x%x 0x%x",
 456                         sc->nvm_mode, sc->nvm_bits,
 457                         sc->nvm_opaddr, sc->nvm_data);
 458                 return;
 459         }
 460         sc->nvm_bits--;
 461         if (sc->nvm_mode == E82545_NVM_MODE_DATAOUT) {
 462                 /* shifting out */
 463                 if (sc->nvm_data & 0x8000) {
 464                         sc->eeprom_control |= E1000_EECD_DO;
 465                 } else {
 466                         sc->eeprom_control &= ~E1000_EECD_DO;
 467                 }
 468                 sc->nvm_data <<= 1;
 469                 if (sc->nvm_bits == 0) {
 470                         /* read done, back to opcode mode. */
 471                         sc->nvm_opaddr = 0;
 472                         sc->nvm_mode = E82545_NVM_MODE_OPADDR;
 473                         sc->nvm_bits = E82545_NVM_OPADDR_BITS;
 474                 }
 475         } else if (sc->nvm_mode == E82545_NVM_MODE_DATAIN) {
 476                 /* shifting in */
 477                 sc->nvm_data <<= 1;
 478                 if (sc->eeprom_control & E1000_EECD_DI) {
 479                         sc->nvm_data |= 1;
 480                 }
 481                 if (sc->nvm_bits == 0) {
 482                         /* eeprom write */
 483                         uint16_t op = sc->nvm_opaddr & E82545_NVM_OPCODE_MASK;
 484                         uint16_t addr = sc->nvm_opaddr & E82545_NVM_ADDR_MASK;
 485                         if (op != E82545_NVM_OPCODE_WRITE) {
 486                                 DPRINTF("Illegal eeprom write op 0x%x",
 487                                         sc->nvm_opaddr);
 488                         } else if (addr >= E82545_NVM_EEPROM_SIZE) {
 489                                 DPRINTF("Illegal eeprom write addr 0x%x",
 490                                         sc->nvm_opaddr);
 491                         } else {
 492                                 DPRINTF("eeprom write eeprom[0x%x] = 0x%x",
 493                                 addr, sc->nvm_data);
 494                                 sc->eeprom_data[addr] = sc->nvm_data;
 495                         }
 496                         /* back to opcode mode */
 497                         sc->nvm_opaddr = 0;
 498                         sc->nvm_mode = E82545_NVM_MODE_OPADDR;
 499                         sc->nvm_bits = E82545_NVM_OPADDR_BITS;
 500                 }
 501         } else if (sc->nvm_mode == E82545_NVM_MODE_OPADDR) {
 502                 sc->nvm_opaddr <<= 1;
 503                 if (sc->eeprom_control & E1000_EECD_DI) {
 504                         sc->nvm_opaddr |= 1;
 505                 }
 506                 if (sc->nvm_bits == 0) {
 507                         uint16_t op = sc->nvm_opaddr & E82545_NVM_OPCODE_MASK;
 508                         switch (op) {
 509                         case E82545_NVM_OPCODE_EWEN:
 510                                 DPRINTF("eeprom write enable: 0x%x",
 511                                         sc->nvm_opaddr);
 512                                 /* back to opcode mode */
 513                                 sc->nvm_opaddr = 0;
 514                                 sc->nvm_mode = E82545_NVM_MODE_OPADDR;
 515                                 sc->nvm_bits = E82545_NVM_OPADDR_BITS;
 516                                 break;
 517                         case E82545_NVM_OPCODE_READ:
 518                         {
 519                                 uint16_t addr = sc->nvm_opaddr &
 520                                         E82545_NVM_ADDR_MASK;
 521                                 sc->nvm_mode = E82545_NVM_MODE_DATAOUT;
 522                                 sc->nvm_bits = E82545_NVM_DATA_BITS;
 523                                 if (addr < E82545_NVM_EEPROM_SIZE) {
 524                                         sc->nvm_data = sc->eeprom_data[addr];
 525                                         DPRINTF("eeprom read: eeprom[0x%x] = 0x%x",
 526                                                 addr, sc->nvm_data);
 527                                 } else {
 528                                         DPRINTF("eeprom illegal read: 0x%x",
 529                                                 sc->nvm_opaddr);
 530                                         sc->nvm_data = 0;
 531                                 }
 532                                 break;
 533                         }
 534                         case E82545_NVM_OPCODE_WRITE:
 535                                 sc->nvm_mode = E82545_NVM_MODE_DATAIN;
 536                                 sc->nvm_bits = E82545_NVM_DATA_BITS;
 537                                 sc->nvm_data = 0;
 538                                 break;
 539                         default:
 540                                 DPRINTF("eeprom unknown op: 0x%x",
 541                                         sc->nvm_opaddr);
 542                                 /* back to opcode mode */
 543                                 sc->nvm_opaddr = 0;
 544                                 sc->nvm_mode = E82545_NVM_MODE_OPADDR;
 545                                 sc->nvm_bits = E82545_NVM_OPADDR_BITS;
 546                         }
 547                 }
 548         } else {
 549                 DPRINTF("eeprom state machine wrong state! "
 550                         "0x%x 0x%x 0x%x 0x%x",
 551                         sc->nvm_mode, sc->nvm_bits,
 552                         sc->nvm_opaddr, sc->nvm_data);
 553         }
 554 }
 555
 556 static void
 557 e82545_itr_callback(int fd, enum ev_type type, void *param)
 558 {
 559         uint32_t new;
 560         struct e82545_softc *sc = param;
 561
 562         pthread_mutex_lock(&sc->esc_mtx);
 563         new = sc->esc_ICR & sc->esc_IMS;
 564         if (new && !sc->esc_irq_asserted) {
 565                 DPRINTF("itr callback: lintr assert %x", new);
 566                 sc->esc_irq_asserted = 1;
 567                 pci_lintr_assert(sc->esc_pi);
 568         } else {
 569                 mevent_delete(sc->esc_mevpitr);
 570                 sc->esc_mevpitr = NULL;
 571         }
 572         pthread_mutex_unlock(&sc->esc_mtx);
 573 }
 574
 575 static void
 576 e82545_icr_assert(struct e82545_softc *sc, uint32_t bits)
 577 {
 578         uint32_t new;
 579
 580         DPRINTF("icr assert: 0x%x", bits);
 581
 582         /*
 583          * An interrupt is only generated if bits are set that
 584          * aren't already in the ICR, these bits are unmasked,
 585          * and there isn't an interrupt already pending.
 586          */
 587         new = bits & ~sc->esc_ICR & sc->esc_IMS;
 588         sc->esc_ICR |= bits;
 589
 590         if (new == 0) {
 591                 DPRINTF("icr assert: masked %x, ims %x", new, sc->esc_IMS);
 592         } else if (sc->esc_mevpitr != NULL) {
 593                 DPRINTF("icr assert: throttled %x, ims %x", new, sc->esc_IMS);
 594         } else if (!sc->esc_irq_asserted) {
 595                 DPRINTF("icr assert: lintr assert %x", new);
 596                 sc->esc_irq_asserted = 1;
 597                 pci_lintr_assert(sc->esc_pi);
 598                 if (sc->esc_ITR != 0) {
 599                         sc->esc_mevpitr = mevent_add(
 600                             (sc->esc_ITR + 3905) / 3906,  /* 256ns -> 1ms */
 601                             EVF_TIMER, e82545_itr_callback, sc);
 602                 }
 603         }
 604 }
 605
 606 static void
 607 e82545_ims_change(struct e82545_softc *sc, uint32_t bits)
 608 {
 609         uint32_t new;
 610
 611         /*
 612          * Changing the mask may allow previously asserted
 613          * but masked interrupt requests to generate an interrupt.
 614          */
 615         new = bits & sc->esc_ICR & ~sc->esc_IMS;
 616         sc->esc_IMS |= bits;
 617
 618         if (new == 0) {
 619                 DPRINTF("ims change: masked %x, ims %x", new, sc->esc_IMS);
 620         } else if (sc->esc_mevpitr != NULL) {
 621                 DPRINTF("ims change: throttled %x, ims %x", new, sc->esc_IMS);
 622         } else if (!sc->esc_irq_asserted) {
 623                 DPRINTF("ims change: lintr assert %x", new);
 624                 sc->esc_irq_asserted = 1;
 625                 pci_lintr_assert(sc->esc_pi);
 626                 if (sc->esc_ITR != 0) {
 627                         sc->esc_mevpitr = mevent_add(
 628                             (sc->esc_ITR + 3905) / 3906,  /* 256ns -> 1ms */
 629                             EVF_TIMER, e82545_itr_callback, sc);
 630                 }
 631         }
 632 }
 633
 634 static void
 635 e82545_icr_deassert(struct e82545_softc *sc, uint32_t bits)
 636 {
 637
 638         DPRINTF("icr deassert: 0x%x", bits);
 639         sc->esc_ICR &= ~bits;
 640
 641         /*
 642          * If there are no longer any interrupt sources and there
 643          * was an asserted interrupt, clear it
 644          */
 645         if (sc->esc_irq_asserted && !(sc->esc_ICR & sc->esc_IMS)) {
 646                 DPRINTF("icr deassert: lintr deassert %x", bits);
 647                 pci_lintr_deassert(sc->esc_pi);
 648                 sc->esc_irq_asserted = 0;
 649         }
 650 }
 651
 652 static void
 653 e82545_intr_write(struct e82545_softc *sc, uint32_t offset, uint32_t value)
 654 {
 655
 656         DPRINTF("intr_write: off %x, val %x", offset, value);
 657
 658         switch (offset) {
 659         case E1000_ICR:
 660                 e82545_icr_deassert(sc, value);
 661                 break;
 662         case E1000_ITR:
 663                 sc->esc_ITR = value;
 664                 break;
 665         case E1000_ICS:
 666                 sc->esc_ICS = value;    /* not used: store for debug */
 667                 e82545_icr_assert(sc, value);
 668                 break;
 669         case E1000_IMS:
 670                 e82545_ims_change(sc, value);
 671                 break;
 672         case E1000_IMC:
 673                 sc->esc_IMC = value;    /* for debug */
 674                 sc->esc_IMS &= ~value;
 675                 // XXX clear interrupts if all ICR bits now masked
 676                 // and interrupt was pending ?
 677                 break;
 678         default:
 679                 break;
 680         }
 681 }
 682
 683 static uint32_t
 684 e82545_intr_read(struct e82545_softc *sc, uint32_t offset)
 685 {
 686         uint32_t retval;
 687
 688         retval = 0;
 689
 690         DPRINTF("intr_read: off %x", offset);
 691
 692         switch (offset) {
 693         case E1000_ICR:
 694                 retval = sc->esc_ICR;
 695                 sc->esc_ICR = 0;
 696                 e82545_icr_deassert(sc, ~0);
 697                 break;
 698         case E1000_ITR:
 699                 retval = sc->esc_ITR;
 700                 break;
 701         case E1000_ICS:
 702                 /* write-only register */
 703                 break;
 704         case E1000_IMS:
 705                 retval = sc->esc_IMS;
 706                 break;
 707         case E1000_IMC:
 708                 /* write-only register */
 709                 break;
 710         default:
 711                 break;
 712         }
 713
 714         return (retval);
 715 }
 716
 717 static void
 718 e82545_devctl(struct e82545_softc *sc, uint32_t val)
 719 {
 720
 721         sc->esc_CTRL = val & ~E1000_CTRL_RST;
 722
 723         if (val & E1000_CTRL_RST) {
 724                 DPRINTF("e1k: s/w reset, ctl %x", val);
 725                 e82545_reset(sc, 1);
 726         }
 727         /* XXX check for phy reset ? */
 728 }
 729
 730 static void
 731 e82545_rx_update_rdba(struct e82545_softc *sc)
 732 {
 733
 734         /* XXX verify desc base/len within phys mem range */
 735         sc->esc_rdba = (uint64_t)sc->esc_RDBAH << 32 |
 736             sc->esc_RDBAL;
 737
 738         /* Cache host mapping of guest descriptor array */
 739         sc->esc_rxdesc = paddr_guest2host(sc->esc_ctx,
 740             sc->esc_rdba, sc->esc_RDLEN);
 741 }
 742
 743 static void
 744 e82545_rx_ctl(struct e82545_softc *sc, uint32_t val)
 745 {
 746         int on;
 747
 748         on = ((val & E1000_RCTL_EN) == E1000_RCTL_EN);
 749
 750         /* Save RCTL after stripping reserved bits 31:27,24,21,14,11:10,0 */
 751         sc->esc_RCTL = val & ~0xF9204c01;
 752
 753         DPRINTF("rx_ctl - %s RCTL %x, val %x",
 754                 on ? "on" : "off", sc->esc_RCTL, val);
 755
 756         /* state change requested */
 757         if (on != sc->esc_rx_enabled) {
 758                 if (on) {
 759                         /* Catch disallowed/unimplemented settings */
 760                         //assert(!(val & E1000_RCTL_LBM_TCVR));
 761
 762                         if (sc->esc_RCTL & E1000_RCTL_LBM_TCVR) {
 763                                 sc->esc_rx_loopback = 1;
 764                         } else {
 765                                 sc->esc_rx_loopback = 0;
 766                         }
 767
 768                         e82545_rx_update_rdba(sc);
 769                         e82545_rx_enable(sc);
 770                 } else {
 771                         e82545_rx_disable(sc);
 772                         sc->esc_rx_loopback = 0;
 773                         sc->esc_rdba = 0;
 774                         sc->esc_rxdesc = NULL;
 775                 }
 776         }
 777 }
 778
 779 static void
 780 e82545_tx_update_tdba(struct e82545_softc *sc)
 781 {
 782
 783         /* XXX verify desc base/len within phys mem range */
 784         sc->esc_tdba = (uint64_t)sc->esc_TDBAH << 32 | sc->esc_TDBAL;
 785
 786         /* Cache host mapping of guest descriptor array */
 787         sc->esc_txdesc = paddr_guest2host(sc->esc_ctx, sc->esc_tdba,
 788             sc->esc_TDLEN);
 789 }
 790
 791 static void
 792 e82545_tx_ctl(struct e82545_softc *sc, uint32_t val)
 793 {
 794         int on;
 795
 796         on = ((val & E1000_TCTL_EN) == E1000_TCTL_EN);
 797
 798         /* ignore TCTL_EN settings that don't change state */
 799         if (on == sc->esc_tx_enabled)
 800                 return;
 801
 802         if (on) {
 803                 e82545_tx_update_tdba(sc);
 804                 e82545_tx_enable(sc);
 805         } else {
 806                 e82545_tx_disable(sc);
 807                 sc->esc_tdba = 0;
 808                 sc->esc_txdesc = NULL;
 809         }
 810
 811         /* Save TCTL value after stripping reserved bits 31:25,23,2,0 */
 812         sc->esc_TCTL = val & ~0xFE800005;
 813 }
 814
 815 static int
 816 e82545_bufsz(uint32_t rctl)
 817 {
 818
 819         switch (rctl & (E1000_RCTL_BSEX | E1000_RCTL_SZ_256)) {
 820         case (E1000_RCTL_SZ_2048): return (2048);
 821         case (E1000_RCTL_SZ_1024): return (1024);
 822         case (E1000_RCTL_SZ_512): return (512);
 823         case (E1000_RCTL_SZ_256): return (256);
 824         case (E1000_RCTL_BSEX|E1000_RCTL_SZ_16384): return (16384);
 825         case (E1000_RCTL_BSEX|E1000_RCTL_SZ_8192): return (8192);
 826         case (E1000_RCTL_BSEX|E1000_RCTL_SZ_4096): return (4096);
 827         }
 828         return (256);   /* Forbidden value. */
 829 }
 830
 831 /* XXX one packet at a time until this is debugged */
 832 static void
 833 e82545_rx_callback(int fd, enum ev_type type, void *param)
 834 {
 835         struct e82545_softc *sc = param;
 836         struct e1000_rx_desc *rxd;
 837         struct iovec vec[64];
 838         int left, len, lim, maxpktsz, maxpktdesc, bufsz, i, n, size;
 839         uint32_t cause = 0;
 840         uint16_t *tp, tag, head;
 841
 842         pthread_mutex_lock(&sc->esc_mtx);
 843         DPRINTF("rx_run: head %x, tail %x", sc->esc_RDH, sc->esc_RDT);
 844
 845         if (!sc->esc_rx_enabled || sc->esc_rx_loopback) {
 846                 DPRINTF("rx disabled (!%d || %d) -- packet(s) dropped",
 847                     sc->esc_rx_enabled, sc->esc_rx_loopback);
 848                 while (netbe_rx_discard(sc->esc_be) > 0) {
 849                 }
 850                 goto done1;
 851         }
 852         bufsz = e82545_bufsz(sc->esc_RCTL);
 853         maxpktsz = (sc->esc_RCTL & E1000_RCTL_LPE) ? 16384 : 1522;
 854         maxpktdesc = (maxpktsz + bufsz - 1) / bufsz;
 855         size = sc->esc_RDLEN / 16;
 856         head = sc->esc_RDH;
 857         left = (size + sc->esc_RDT - head) % size;
 858         if (left < maxpktdesc) {
 859                 DPRINTF("rx overflow (%d < %d) -- packet(s) dropped",
 860                     left, maxpktdesc);
 861                 while (netbe_rx_discard(sc->esc_be) > 0) {
 862                 }
 863                 goto done1;
 864         }
 865
 866         sc->esc_rx_active = 1;
 867         pthread_mutex_unlock(&sc->esc_mtx);
 868
 869         for (lim = size / 4; lim > 0 && left >= maxpktdesc; lim -= n) {
 870
 871                 /* Grab rx descriptor pointed to by the head pointer */
 872                 for (i = 0; i < maxpktdesc; i++) {
 873                         rxd = &sc->esc_rxdesc[(head + i) % size];
 874                         vec[i].iov_base = paddr_guest2host(sc->esc_ctx,
 875                             rxd->buffer_addr, bufsz);
 876                         vec[i].iov_len = bufsz;
 877                 }
 878                 len = netbe_recv(sc->esc_be, vec, maxpktdesc);
 879                 if (len <= 0) {
 880                         DPRINTF("netbe_recv() returned %d", len);
 881                         goto done;
 882                 }
 883
 884                 /*
 885                  * Adjust the packet length based on whether the CRC needs
 886                  * to be stripped or if the packet is less than the minimum
 887                  * eth packet size.
 888                  */
 889                 if (len < ETHER_MIN_LEN - ETHER_CRC_LEN)
 890                         len = ETHER_MIN_LEN - ETHER_CRC_LEN;
 891                 if (!(sc->esc_RCTL & E1000_RCTL_SECRC))
 892                         len += ETHER_CRC_LEN;
 893                 n = (len + bufsz - 1) / bufsz;
 894
 895                 DPRINTF("packet read %d bytes, %d segs, head %d",
 896                     len, n, head);
 897
 898                 /* Apply VLAN filter. */
 899                 tp = (uint16_t *)vec[0].iov_base + 6;
 900                 if ((sc->esc_RCTL & E1000_RCTL_VFE) &&
 901                     (ntohs(tp[0]) == sc->esc_VET)) {
 902                         tag = ntohs(tp[1]) & 0x0fff;
 903                         if ((sc->esc_fvlan[tag >> 5] &
 904                             (1 << (tag & 0x1f))) != 0) {
 905                                 DPRINTF("known VLAN %d", tag);
 906                         } else {
 907                                 DPRINTF("unknown VLAN %d", tag);
 908                                 n = 0;
 909                                 continue;
 910                         }
 911                 }
 912
 913                 /* Update all consumed descriptors. */
 914                 for (i = 0; i < n - 1; i++) {
 915                         rxd = &sc->esc_rxdesc[(head + i) % size];
 916                         rxd->length = bufsz;
 917                         rxd->csum = 0;
 918                         rxd->errors = 0;
 919                         rxd->special = 0;
 920                         rxd->status = E1000_RXD_STAT_DD;
 921                 }
 922                 rxd = &sc->esc_rxdesc[(head + i) % size];
 923                 rxd->length = len % bufsz;
 924                 rxd->csum = 0;
 925                 rxd->errors = 0;
 926                 rxd->special = 0;
 927                 /* XXX signal no checksum for now */
 928                 rxd->status = E1000_RXD_STAT_PIF | E1000_RXD_STAT_IXSM |
 929                     E1000_RXD_STAT_EOP | E1000_RXD_STAT_DD;
 930
 931                 /* Schedule receive interrupts. */
 932                 if (len <= sc->esc_RSRPD) {
 933                         cause |= E1000_ICR_SRPD | E1000_ICR_RXT0;
 934                 } else {
 935                         /* XXX: RDRT and RADV timers should be here. */
 936                         cause |= E1000_ICR_RXT0;
 937                 }
 938
 939                 head = (head + n) % size;
 940                 left -= n;
 941         }
 942
 943 done:
 944         pthread_mutex_lock(&sc->esc_mtx);
 945         sc->esc_rx_active = 0;
 946         if (sc->esc_rx_enabled == 0)
 947                 pthread_cond_signal(&sc->esc_rx_cond);
 948
 949         sc->esc_RDH = head;
 950         /* Respect E1000_RCTL_RDMTS */
 951         left = (size + sc->esc_RDT - head) % size;
 952         if (left < (size >> (((sc->esc_RCTL >> 8) & 3) + 1)))
 953                 cause |= E1000_ICR_RXDMT0;
 954         /* Assert all accumulated interrupts. */
 955         if (cause != 0)
 956                 e82545_icr_assert(sc, cause);
 957 done1:
 958         DPRINTF("rx_run done: head %x, tail %x", sc->esc_RDH, sc->esc_RDT);
 959         pthread_mutex_unlock(&sc->esc_mtx);
 960 }
 961
 962 static uint16_t
 963 e82545_carry(uint32_t sum)
 964 {
 965
 966         sum = (sum & 0xFFFF) + (sum >> 16);
 967         if (sum > 0xFFFF)
 968                 sum -= 0xFFFF;
 969         return (sum);
 970 }
 971
 972 static uint16_t
 973 e82545_buf_checksum(uint8_t *buf, int len)
 974 {
 975         int i;
 976         uint32_t sum = 0;
 977
 978         /* Checksum all the pairs of bytes first... */
 979         for (i = 0; i < (len & ~1U); i += 2)
 980                 sum += *((u_int16_t *)(buf + i));
 981
 982         /*
 983          * If there's a single byte left over, checksum it, too.
 984          * Network byte order is big-endian, so the remaining byte is
 985          * the high byte.
 986          */
 987         if (i < len)
 988                 sum += htons(buf[i] << 8);
 989
 990         return (e82545_carry(sum));
 991 }
 992
 993 static uint16_t
 994 e82545_iov_checksum(struct iovec *iov, int iovcnt, int off, int len)
 995 {
 996         int now, odd;
 997         uint32_t sum = 0, s;
 998
 999         /* Skip completely unneeded vectors. */
1000         while (iovcnt > 0 && iov->iov_len <= off && off > 0) {
1001                 off -= iov->iov_len;
1002                 iov++;
1003                 iovcnt--;
1004         }
1005
1006         /* Calculate checksum of requested range. */
1007         odd = 0;
1008         while (len > 0 && iovcnt > 0) {
1009                 now = MIN(len, iov->iov_len - off);
1010                 s = e82545_buf_checksum(iov->iov_base + off, now);
1011                 sum += odd ? (s << 8) : s;
1012                 odd ^= (now & 1);
1013                 len -= now;
1014                 off = 0;
1015                 iov++;
1016                 iovcnt--;
1017         }
1018
1019         return (e82545_carry(sum));
1020 }
1021
1022 /*
1023  * Return the transmit descriptor type.
1024  */
1025 static int
1026 e82545_txdesc_type(uint32_t lower)
1027 {
1028         int type;
1029
1030         type = 0;
1031
1032         if (lower & E1000_TXD_CMD_DEXT)
1033                 type = lower & E1000_TXD_MASK;
1034
1035         return (type);
1036 }
1037
1038 static void
1039 e82545_transmit_checksum(struct iovec *iov, int iovcnt, struct ck_info *ck)
1040 {
1041         uint16_t cksum;
1042         int cklen;
1043
1044         DPRINTF("tx cksum: iovcnt/s/off/len %d/%d/%d/%d",
1045             iovcnt, ck->ck_start, ck->ck_off, ck->ck_len);
1046         cklen = ck->ck_len ? ck->ck_len - ck->ck_start + 1 : INT_MAX;
1047         cksum = e82545_iov_checksum(iov, iovcnt, ck->ck_start, cklen);
1048         *(uint16_t *)((uint8_t *)iov[0].iov_base + ck->ck_off) = ~cksum;
1049 }
1050
1051 static void
1052 e82545_transmit_backend(struct e82545_softc *sc, struct iovec *iov, int iovcnt)
1053 {
1054
1055         if (sc->esc_be == NULL)
1056                 return;
1057
1058         (void) netbe_send(sc->esc_be, iov, iovcnt);
1059 }
1060
1061 static void
1062 e82545_transmit_done(struct e82545_softc *sc, uint16_t head, uint16_t tail,
1063     uint16_t dsize, int *tdwb)
1064 {
1065         union e1000_tx_udesc *dsc;
1066
1067         for ( ; head != tail; head = (head + 1) % dsize) {
1068                 dsc = &sc->esc_txdesc[head];
1069                 if (dsc->td.lower.data & E1000_TXD_CMD_RS) {
1070                         dsc->td.upper.data |= E1000_TXD_STAT_DD;
1071                         *tdwb = 1;
1072                 }
1073         }
1074 }
1075
1076 static int
1077 e82545_transmit(struct e82545_softc *sc, uint16_t head, uint16_t tail,
1078     uint16_t dsize, uint16_t *rhead, int *tdwb)
1079 {
1080         uint8_t *hdr, *hdrp;
1081         struct iovec iovb[I82545_MAX_TXSEGS + 2];
1082         struct iovec tiov[I82545_MAX_TXSEGS + 2];
1083         struct e1000_context_desc *cd;
1084         struct ck_info ckinfo[2];
1085         struct iovec *iov;
1086         union  e1000_tx_udesc *dsc;
1087         int desc, dtype, len, ntype, iovcnt, tcp, tso;
1088         int mss, paylen, seg, tiovcnt, left, now, nleft, nnow, pv, pvoff;
1089         unsigned hdrlen, vlen, pktlen;
1090         uint32_t tcpsum, tcpseq;
1091         uint16_t ipcs, tcpcs, ipid, ohead;
1092         bool invalid;
1093
1094         ckinfo[0].ck_valid = ckinfo[1].ck_valid = 0;
1095         iovcnt = 0;
1096         ntype = 0;
1097         tso = 0;
1098         pktlen = 0;
1099         ohead = head;
1100         invalid = false;
1101
1102         /* iovb[0/1] may be used for writable copy of headers. */
1103         iov = &iovb[2];
1104
1105         for (desc = 0; ; desc++, head = (head + 1) % dsize) {
1106                 if (head == tail) {
1107                         *rhead = head;
1108                         return (0);
1109                 }
1110                 dsc = &sc->esc_txdesc[head];
1111                 dtype = e82545_txdesc_type(dsc->td.lower.data);
1112
1113                 if (desc == 0) {
1114                         switch (dtype) {
1115                         case E1000_TXD_TYP_C:
1116                                 DPRINTF("tx ctxt desc idx %d: %016jx "
1117                                     "%08x%08x",
1118                                     head, dsc->td.buffer_addr,
1119                                     dsc->td.upper.data, dsc->td.lower.data);
1120                                 /* Save context and return */
1121                                 sc->esc_txctx = dsc->cd;
1122                                 goto done;
1123                         case E1000_TXD_TYP_L:
1124                                 DPRINTF("tx legacy desc idx %d: %08x%08x",
1125                                     head, dsc->td.upper.data, dsc->td.lower.data);
1126                                 /*
1127                                  * legacy cksum start valid in first descriptor
1128                                  */
1129                                 ntype = dtype;
1130                                 ckinfo[0].ck_start = dsc->td.upper.fields.css;
1131                                 break;
1132                         case E1000_TXD_TYP_D:
1133                                 DPRINTF("tx data desc idx %d: %08x%08x",
1134                                     head, dsc->td.upper.data, dsc->td.lower.data);
1135                                 ntype = dtype;
1136                                 break;
1137                         default:
1138                                 break;
1139                         }
1140                 } else {
1141                         /* Descriptor type must be consistent */
1142                         assert(dtype == ntype);
1143                         DPRINTF("tx next desc idx %d: %08x%08x",
1144                             head, dsc->td.upper.data, dsc->td.lower.data);
1145                 }
1146
1147                 len = (dtype == E1000_TXD_TYP_L) ? dsc->td.lower.flags.length :
1148                     dsc->dd.lower.data & 0xFFFFF;
1149
1150                 /* Strip checksum supplied by guest. */
1151                 if ((dsc->td.lower.data & E1000_TXD_CMD_EOP) != 0 &&
1152                     (dsc->td.lower.data & E1000_TXD_CMD_IFCS) == 0) {
1153                         if (len <= 2) {
1154                                 WPRINTF("final descriptor too short (%d) -- dropped",
1155                                     len);
1156                                 invalid = true;
1157                         } else
1158                                 len -= 2;
1159                 }
1160
1161                 if (len > 0 && iovcnt < I82545_MAX_TXSEGS) {
1162                         iov[iovcnt].iov_base = paddr_guest2host(sc->esc_ctx,
1163                             dsc->td.buffer_addr, len);
1164                         iov[iovcnt].iov_len = len;
1165                         iovcnt++;
1166                         pktlen += len;
1167                 }
1168
1169                 /*
1170                  * Pull out info that is valid in the final descriptor
1171                  * and exit descriptor loop.
1172                  */
1173                 if (dsc->td.lower.data & E1000_TXD_CMD_EOP) {
1174                         if (dtype == E1000_TXD_TYP_L) {
1175                                 if (dsc->td.lower.data & E1000_TXD_CMD_IC) {
1176                                         ckinfo[0].ck_valid = 1;
1177                                         ckinfo[0].ck_off =
1178                                             dsc->td.lower.flags.cso;
1179                                         ckinfo[0].ck_len = 0;
1180                                 }
1181                         } else {
1182                                 cd = &sc->esc_txctx;
1183                                 if (dsc->dd.lower.data & E1000_TXD_CMD_TSE)
1184                                         tso = 1;
1185                                 if (dsc->dd.upper.fields.popts &
1186                                     E1000_TXD_POPTS_IXSM)
1187                                         ckinfo[0].ck_valid = 1;
1188                                 if (dsc->dd.upper.fields.popts &
1189                                     E1000_TXD_POPTS_IXSM || tso) {
1190                                         ckinfo[0].ck_start =
1191                                             cd->lower_setup.ip_fields.ipcss;
1192                                         ckinfo[0].ck_off =
1193                                             cd->lower_setup.ip_fields.ipcso;
1194                                         ckinfo[0].ck_len =
1195                                             cd->lower_setup.ip_fields.ipcse;
1196                                 }
1197                                 if (dsc->dd.upper.fields.popts &
1198                                     E1000_TXD_POPTS_TXSM)
1199                                         ckinfo[1].ck_valid = 1;
1200                                 if (dsc->dd.upper.fields.popts &
1201                                     E1000_TXD_POPTS_TXSM || tso) {
1202                                         ckinfo[1].ck_start =
1203                                             cd->upper_setup.tcp_fields.tucss;
1204                                         ckinfo[1].ck_off =
1205                                             cd->upper_setup.tcp_fields.tucso;
1206                                         ckinfo[1].ck_len =
1207                                             cd->upper_setup.tcp_fields.tucse;
1208                                 }
1209                         }
1210                         break;
1211                 }
1212         }
1213
1214         if (invalid)
1215                 goto done;
1216
1217         if (iovcnt > I82545_MAX_TXSEGS) {
1218                 WPRINTF("tx too many descriptors (%d > %d) -- dropped",
1219                     iovcnt, I82545_MAX_TXSEGS);
1220                 goto done;
1221         }
1222
1223         hdrlen = vlen = 0;
1224         /* Estimate writable space for VLAN header insertion. */
1225         if ((sc->esc_CTRL & E1000_CTRL_VME) &&
1226             (dsc->td.lower.data & E1000_TXD_CMD_VLE)) {
1227                 hdrlen = ETHER_ADDR_LEN*2;
1228                 vlen = ETHER_VLAN_ENCAP_LEN;
1229         }
1230         if (!tso) {
1231                 /* Estimate required writable space for checksums. */
1232                 if (ckinfo[0].ck_valid)
1233                         hdrlen = MAX(hdrlen, ckinfo[0].ck_off + 2);
1234                 if (ckinfo[1].ck_valid)
1235                         hdrlen = MAX(hdrlen, ckinfo[1].ck_off + 2);
1236                 /* Round up writable space to the first vector. */
1237                 if (hdrlen != 0 && iov[0].iov_len > hdrlen &&
1238                     iov[0].iov_len < hdrlen + 100)
1239                         hdrlen = iov[0].iov_len;
1240         } else {
1241                 /* In case of TSO header length provided by software. */
1242                 hdrlen = sc->esc_txctx.tcp_seg_setup.fields.hdr_len;
1243
1244                 /*
1245                  * Cap the header length at 240 based on 7.2.4.5 of
1246                  * the Intel 82576EB (Rev 2.63) datasheet.
1247                  */
1248                 if (hdrlen > 240) {
1249                         WPRINTF("TSO hdrlen too large: %d", hdrlen);
1250                         goto done;
1251                 }
1252
1253                 /*
1254                  * If VLAN insertion is requested, ensure the header
1255                  * at least holds the amount of data copied during
1256                  * VLAN insertion below.
1257                  *
1258                  * XXX: Realistic packets will include a full Ethernet
1259                  * header before the IP header at ckinfo[0].ck_start,
1260                  * but this check is sufficient to prevent
1261                  * out-of-bounds access below.
1262                  */
1263                 if (vlen != 0 && hdrlen < ETHER_ADDR_LEN*2) {
1264                         WPRINTF("TSO hdrlen too small for vlan insertion "
1265                             "(%d vs %d) -- dropped", hdrlen,
1266                             ETHER_ADDR_LEN*2);
1267                         goto done;
1268                 }
1269
1270                 /*
1271                  * Ensure that the header length covers the used fields
1272                  * in the IP and TCP headers as well as the IP and TCP
1273                  * checksums.  The following fields are accessed below:
1274                  *
1275                  * Header | Field | Offset | Length
1276                  * -------+-------+--------+-------
1277                  * IPv4   | len   | 2      | 2
1278                  * IPv4   | ID    | 4      | 2
1279                  * IPv6   | len   | 4      | 2
1280                  * TCP    | seq # | 4      | 4
1281                  * TCP    | flags | 13     | 1
1282                  * UDP    | len   | 4      | 4
1283                  */
1284                 if (hdrlen < ckinfo[0].ck_start + 6 ||
1285                     hdrlen < ckinfo[0].ck_off + 2) {
1286                         WPRINTF("TSO hdrlen too small for IP fields (%d) "
1287                             "-- dropped", hdrlen);
1288                         goto done;
1289                 }
1290                 if (sc->esc_txctx.cmd_and_length & E1000_TXD_CMD_TCP) {
1291                         if (hdrlen < ckinfo[1].ck_start + 14) {
1292                                 WPRINTF("TSO hdrlen too small for TCP fields "
1293                                     "(%d) -- dropped", hdrlen);
1294                                 goto done;
1295                         }
1296                 } else {
1297                         if (hdrlen < ckinfo[1].ck_start + 8) {
1298                                 WPRINTF("TSO hdrlen too small for UDP fields "
1299                                     "(%d) -- dropped", hdrlen);
1300                                 goto done;
1301                         }
1302                 }
1303                 if (ckinfo[1].ck_valid && hdrlen < ckinfo[1].ck_off + 2) {
1304                         WPRINTF("TSO hdrlen too small for TCP/UDP fields "
1305                             "(%d) -- dropped", hdrlen);
1306                         goto done;
1307                 }
1308         }
1309
1310         if (pktlen < hdrlen + vlen) {
1311                 WPRINTF("packet too small for writable header");
1312                 goto done;
1313         }
1314
1315         /* Allocate, fill and prepend writable header vector. */
1316         if (hdrlen + vlen != 0) {
1317                 hdr = __builtin_alloca(hdrlen + vlen);
1318                 hdr += vlen;
1319                 for (left = hdrlen, hdrp = hdr; left > 0;
1320                     left -= now, hdrp += now) {
1321                         now = MIN(left, iov->iov_len);
1322                         memcpy(hdrp, iov->iov_base, now);
1323                         iov->iov_base += now;
1324                         iov->iov_len -= now;
1325                         if (iov->iov_len == 0) {
1326                                 iov++;
1327                                 iovcnt--;
1328                         }
1329                 }
1330                 iov--;
1331                 iovcnt++;
1332                 iov->iov_base = hdr;
1333                 iov->iov_len = hdrlen;
1334         } else
1335                 hdr = NULL;
1336
1337         /* Insert VLAN tag. */
1338         if (vlen != 0) {
1339                 hdr -= ETHER_VLAN_ENCAP_LEN;
1340                 memmove(hdr, hdr + ETHER_VLAN_ENCAP_LEN, ETHER_ADDR_LEN*2);
1341                 hdrlen += ETHER_VLAN_ENCAP_LEN;
1342                 hdr[ETHER_ADDR_LEN*2 + 0] = sc->esc_VET >> 8;
1343                 hdr[ETHER_ADDR_LEN*2 + 1] = sc->esc_VET & 0xff;
1344                 hdr[ETHER_ADDR_LEN*2 + 2] = dsc->td.upper.fields.special >> 8;
1345                 hdr[ETHER_ADDR_LEN*2 + 3] = dsc->td.upper.fields.special & 0xff;
1346                 iov->iov_base = hdr;
1347                 iov->iov_len += ETHER_VLAN_ENCAP_LEN;
1348                 /* Correct checksum offsets after VLAN tag insertion. */
1349                 ckinfo[0].ck_start += ETHER_VLAN_ENCAP_LEN;
1350                 ckinfo[0].ck_off += ETHER_VLAN_ENCAP_LEN;
1351                 if (ckinfo[0].ck_len != 0)
1352                         ckinfo[0].ck_len += ETHER_VLAN_ENCAP_LEN;
1353                 ckinfo[1].ck_start += ETHER_VLAN_ENCAP_LEN;
1354                 ckinfo[1].ck_off += ETHER_VLAN_ENCAP_LEN;
1355                 if (ckinfo[1].ck_len != 0)
1356                         ckinfo[1].ck_len += ETHER_VLAN_ENCAP_LEN;
1357         }
1358
1359         /* Simple non-TSO case. */
1360         if (!tso) {
1361                 /* Calculate checksums and transmit. */
1362                 if (ckinfo[0].ck_valid)
1363                         e82545_transmit_checksum(iov, iovcnt, &ckinfo[0]);
1364                 if (ckinfo[1].ck_valid)
1365                         e82545_transmit_checksum(iov, iovcnt, &ckinfo[1]);
1366                 e82545_transmit_backend(sc, iov, iovcnt);
1367                 goto done;
1368         }
1369
1370         /* Doing TSO. */
1371         tcp = (sc->esc_txctx.cmd_and_length & E1000_TXD_CMD_TCP) != 0;
1372         mss = sc->esc_txctx.tcp_seg_setup.fields.mss;
1373         paylen = (sc->esc_txctx.cmd_and_length & 0x000fffff);
1374         DPRINTF("tx %s segmentation offload %d+%d/%d bytes %d iovs",
1375             tcp ? "TCP" : "UDP", hdrlen, paylen, mss, iovcnt);
1376         ipid = ntohs(*(uint16_t *)&hdr[ckinfo[0].ck_start + 4]);
1377         tcpseq = 0;
1378         if (tcp)
1379                 tcpseq = ntohl(*(uint32_t *)&hdr[ckinfo[1].ck_start + 4]);
1380         ipcs = *(uint16_t *)&hdr[ckinfo[0].ck_off];
1381         tcpcs = 0;
1382         if (ckinfo[1].ck_valid) /* Save partial pseudo-header checksum. */
1383                 tcpcs = *(uint16_t *)&hdr[ckinfo[1].ck_off];
1384         pv = 1;
1385         pvoff = 0;
1386         for (seg = 0, left = paylen; left > 0; seg++, left -= now) {
1387                 now = MIN(left, mss);
1388
1389                 /* Construct IOVs for the segment. */
1390                 /* Include whole original header. */
1391                 tiov[0].iov_base = hdr;
1392                 tiov[0].iov_len = hdrlen;
1393                 tiovcnt = 1;
1394                 /* Include respective part of payload IOV. */
1395                 for (nleft = now; pv < iovcnt && nleft > 0; nleft -= nnow) {
1396                         nnow = MIN(nleft, iov[pv].iov_len - pvoff);
1397                         tiov[tiovcnt].iov_base = iov[pv].iov_base + pvoff;
1398                         tiov[tiovcnt++].iov_len = nnow;
1399                         if (pvoff + nnow == iov[pv].iov_len) {
1400                                 pv++;
1401                                 pvoff = 0;
1402                         } else
1403                                 pvoff += nnow;
1404                 }
1405                 DPRINTF("tx segment %d %d+%d bytes %d iovs",
1406                     seg, hdrlen, now, tiovcnt);
1407
1408                 /* Update IP header. */
1409                 if (sc->esc_txctx.cmd_and_length & E1000_TXD_CMD_IP) {
1410                         /* IPv4 -- set length and ID */
1411                         *(uint16_t *)&hdr[ckinfo[0].ck_start + 2] =
1412                             htons(hdrlen - ckinfo[0].ck_start + now);
1413                         *(uint16_t *)&hdr[ckinfo[0].ck_start + 4] =
1414                             htons(ipid + seg);
1415                 } else {
1416                         /* IPv6 -- set length */
1417                         *(uint16_t *)&hdr[ckinfo[0].ck_start + 4] =
1418                             htons(hdrlen - ckinfo[0].ck_start - 40 +
1419                                   now);
1420                 }
1421
1422                 /* Update pseudo-header checksum. */
1423                 tcpsum = tcpcs;
1424                 tcpsum += htons(hdrlen - ckinfo[1].ck_start + now);
1425
1426                 /* Update TCP/UDP headers. */
1427                 if (tcp) {
1428                         /* Update sequence number and FIN/PUSH flags. */
1429                         *(uint32_t *)&hdr[ckinfo[1].ck_start + 4] =
1430                             htonl(tcpseq + paylen - left);
1431                         if (now < left) {
1432                                 hdr[ckinfo[1].ck_start + 13] &=
1433                                     ~(TH_FIN | TH_PUSH);
1434                         }
1435                 } else {
1436                         /* Update payload length. */
1437                         *(uint32_t *)&hdr[ckinfo[1].ck_start + 4] =
1438                             hdrlen - ckinfo[1].ck_start + now;
1439                 }
1440
1441                 /* Calculate checksums and transmit. */
1442                 if (ckinfo[0].ck_valid) {
1443                         *(uint16_t *)&hdr[ckinfo[0].ck_off] = ipcs;
1444                         e82545_transmit_checksum(tiov, tiovcnt, &ckinfo[0]);
1445                 }
1446                 if (ckinfo[1].ck_valid) {
1447                         *(uint16_t *)&hdr[ckinfo[1].ck_off] =
1448                             e82545_carry(tcpsum);
1449                         e82545_transmit_checksum(tiov, tiovcnt, &ckinfo[1]);
1450                 }
1451                 e82545_transmit_backend(sc, tiov, tiovcnt);
1452         }
1453
1454 done:
1455         head = (head + 1) % dsize;
1456         e82545_transmit_done(sc, ohead, head, dsize, tdwb);
1457
1458         *rhead = head;
1459         return (desc + 1);
1460 }
1461
1462 static void
1463 e82545_tx_run(struct e82545_softc *sc)
1464 {
1465         uint32_t cause;
1466         uint16_t head, rhead, tail, size;
1467         int lim, tdwb, sent;
1468
1469         head = sc->esc_TDH;
1470         tail = sc->esc_TDT;
1471         size = sc->esc_TDLEN / 16;
1472         DPRINTF("tx_run: head %x, rhead %x, tail %x",
1473             sc->esc_TDH, sc->esc_TDHr, sc->esc_TDT);
1474
1475         pthread_mutex_unlock(&sc->esc_mtx);
1476         rhead = head;
1477         tdwb = 0;
1478         for (lim = size / 4; sc->esc_tx_enabled && lim > 0; lim -= sent) {
1479                 sent = e82545_transmit(sc, head, tail, size, &rhead, &tdwb);
1480                 if (sent == 0)
1481                         break;
1482                 head = rhead;
1483         }
1484         pthread_mutex_lock(&sc->esc_mtx);
1485
1486         sc->esc_TDH = head;
1487         sc->esc_TDHr = rhead;
1488         cause = 0;
1489         if (tdwb)
1490                 cause |= E1000_ICR_TXDW;
1491         if (lim != size / 4 && sc->esc_TDH == sc->esc_TDT)
1492                 cause |= E1000_ICR_TXQE;
1493         if (cause)
1494                 e82545_icr_assert(sc, cause);
1495
1496         DPRINTF("tx_run done: head %x, rhead %x, tail %x",
1497             sc->esc_TDH, sc->esc_TDHr, sc->esc_TDT);
1498 }
1499
1500 static _Noreturn void *
1501 e82545_tx_thread(void *param)
1502 {
1503         struct e82545_softc *sc = param;
1504
1505         pthread_mutex_lock(&sc->esc_mtx);
1506         for (;;) {
1507                 while (!sc->esc_tx_enabled || sc->esc_TDHr == sc->esc_TDT) {
1508                         if (sc->esc_tx_enabled && sc->esc_TDHr != sc->esc_TDT)
1509                                 break;
1510                         sc->esc_tx_active = 0;
1511                         if (sc->esc_tx_enabled == 0)
1512                                 pthread_cond_signal(&sc->esc_tx_cond);
1513                         pthread_cond_wait(&sc->esc_tx_cond, &sc->esc_mtx);
1514                 }
1515                 sc->esc_tx_active = 1;
1516
1517                 /* Process some tx descriptors.  Lock dropped inside. */
1518                 e82545_tx_run(sc);
1519         }
1520 }
1521
1522 static void
1523 e82545_tx_start(struct e82545_softc *sc)
1524 {
1525
1526         if (sc->esc_tx_active == 0)
1527                 pthread_cond_signal(&sc->esc_tx_cond);
1528 }
1529
1530 static void
1531 e82545_tx_enable(struct e82545_softc *sc)
1532 {
1533
1534         sc->esc_tx_enabled = 1;
1535 }
1536
1537 static void
1538 e82545_tx_disable(struct e82545_softc *sc)
1539 {
1540
1541         sc->esc_tx_enabled = 0;
1542         while (sc->esc_tx_active)
1543                 pthread_cond_wait(&sc->esc_tx_cond, &sc->esc_mtx);
1544 }
1545
1546 static void
1547 e82545_rx_enable(struct e82545_softc *sc)
1548 {
1549
1550         sc->esc_rx_enabled = 1;
1551 }
1552
1553 static void
1554 e82545_rx_disable(struct e82545_softc *sc)
1555 {
1556
1557         sc->esc_rx_enabled = 0;
1558         while (sc->esc_rx_active)
1559                 pthread_cond_wait(&sc->esc_rx_cond, &sc->esc_mtx);
1560 }
1561
1562 static void
1563 e82545_write_ra(struct e82545_softc *sc, int reg, uint32_t wval)
1564 {
1565         struct eth_uni *eu;
1566         int idx;
1567
1568         idx = reg >> 1;
1569         assert(idx < 15);
1570
1571         eu = &sc->esc_uni[idx];
1572
1573         if (reg & 0x1) {
1574                 /* RAH */
1575                 eu->eu_valid = ((wval & E1000_RAH_AV) == E1000_RAH_AV);
1576                 eu->eu_addrsel = (wval >> 16) & 0x3;
1577                 eu->eu_eth.octet[5] = wval >> 8;
1578                 eu->eu_eth.octet[4] = wval;
1579         } else {
1580                 /* RAL */
1581                 eu->eu_eth.octet[3] = wval >> 24;
1582                 eu->eu_eth.octet[2] = wval >> 16;
1583                 eu->eu_eth.octet[1] = wval >> 8;
1584                 eu->eu_eth.octet[0] = wval;
1585         }
1586 }
1587
1588 static uint32_t
1589 e82545_read_ra(struct e82545_softc *sc, int reg)
1590 {
1591         struct eth_uni *eu;
1592         uint32_t retval;
1593         int idx;
1594
1595         idx = reg >> 1;
1596         assert(idx < 15);
1597
1598         eu = &sc->esc_uni[idx];
1599
1600         if (reg & 0x1) {
1601                 /* RAH */
1602                 retval = (eu->eu_valid << 31) |
1603                          (eu->eu_addrsel << 16) |
1604                          (eu->eu_eth.octet[5] << 8) |
1605                          eu->eu_eth.octet[4];
1606         } else {
1607                 /* RAL */
1608                 retval = (eu->eu_eth.octet[3] << 24) |
1609                          (eu->eu_eth.octet[2] << 16) |
1610                          (eu->eu_eth.octet[1] << 8) |
1611                          eu->eu_eth.octet[0];
1612         }
1613
1614         return (retval);
1615 }
1616
1617 static void
1618 e82545_write_register(struct e82545_softc *sc, uint32_t offset, uint32_t value)
1619 {
1620         int ridx;
1621
1622         if (offset & 0x3) {
1623                 DPRINTF("Unaligned register write offset:0x%x value:0x%x", offset, value);
1624                 return;
1625         }
1626         DPRINTF("Register write: 0x%x value: 0x%x", offset, value);
1627
1628         switch (offset) {
1629         case E1000_CTRL:
1630         case E1000_CTRL_DUP:
1631                 e82545_devctl(sc, value);
1632                 break;
1633         case E1000_FCAL:
1634                 sc->esc_FCAL = value;
1635                 break;
1636         case E1000_FCAH:
1637                 sc->esc_FCAH = value & ~0xFFFF0000;
1638                 break;
1639         case E1000_FCT:
1640                 sc->esc_FCT = value & ~0xFFFF0000;
1641                 break;
1642         case E1000_VET:
1643                 sc->esc_VET = value & ~0xFFFF0000;
1644                 break;
1645         case E1000_FCTTV:
1646                 sc->esc_FCTTV = value & ~0xFFFF0000;
1647                 break;
1648         case E1000_LEDCTL:
1649                 sc->esc_LEDCTL = value & ~0x30303000;
1650                 break;
1651         case E1000_PBA:
1652                 sc->esc_PBA = value & 0x0000FF80;
1653                 break;
1654         case E1000_ICR:
1655         case E1000_ITR:
1656         case E1000_ICS:
1657         case E1000_IMS:
1658         case E1000_IMC:
1659                 e82545_intr_write(sc, offset, value);
1660                 break;
1661         case E1000_RCTL:
1662                 e82545_rx_ctl(sc, value);
1663                 break;
1664         case E1000_FCRTL:
1665                 sc->esc_FCRTL = value & ~0xFFFF0007;
1666                 break;
1667         case E1000_FCRTH:
1668                 sc->esc_FCRTH = value & ~0xFFFF0007;
1669                 break;
1670         case E1000_RDBAL(0):
1671                 sc->esc_RDBAL = value & ~0xF;
1672                 if (sc->esc_rx_enabled) {
1673                         /* Apparently legal: update cached address */
1674                         e82545_rx_update_rdba(sc);
1675                 }
1676                 break;
1677         case E1000_RDBAH(0):
1678                 assert(!sc->esc_rx_enabled);
1679                 sc->esc_RDBAH = value;
1680                 break;
1681         case E1000_RDLEN(0):
1682                 assert(!sc->esc_rx_enabled);
1683                 sc->esc_RDLEN = value & ~0xFFF0007F;
1684                 break;
1685         case E1000_RDH(0):
1686                 /* XXX should only ever be zero ? Range check ? */
1687                 sc->esc_RDH = value;
1688                 break;
1689         case E1000_RDT(0):
1690                 /* XXX if this opens up the rx ring, do something ? */
1691                 sc->esc_RDT = value;
1692                 break;
1693         case E1000_RDTR:
1694                 /* ignore FPD bit 31 */
1695                 sc->esc_RDTR = value & ~0xFFFF0000;
1696                 break;
1697         case E1000_RXDCTL(0):
1698                 sc->esc_RXDCTL = value & ~0xFEC0C0C0;
1699                 break;
1700         case E1000_RADV:
1701                 sc->esc_RADV = value & ~0xFFFF0000;
1702                 break;
1703         case E1000_RSRPD:
1704                 sc->esc_RSRPD = value & ~0xFFFFF000;
1705                 break;
1706         case E1000_RXCSUM:
1707                 sc->esc_RXCSUM = value & ~0xFFFFF800;
1708                 break;
1709         case E1000_TXCW:
1710                 sc->esc_TXCW = value & ~0x3FFF0000;
1711                 break;
1712         case E1000_TCTL:
1713                 e82545_tx_ctl(sc, value);
1714                 break;
1715         case E1000_TIPG:
1716                 sc->esc_TIPG = value;
1717                 break;
1718         case E1000_AIT:
1719                 sc->esc_AIT = value;
1720                 break;
1721         case E1000_TDBAL(0):
1722                 sc->esc_TDBAL = value & ~0xF;
1723                 if (sc->esc_tx_enabled)
1724                         e82545_tx_update_tdba(sc);
1725                 break;
1726         case E1000_TDBAH(0):
1727                 sc->esc_TDBAH = value;
1728                 if (sc->esc_tx_enabled)
1729                         e82545_tx_update_tdba(sc);
1730                 break;
1731         case E1000_TDLEN(0):
1732                 sc->esc_TDLEN = value & ~0xFFF0007F;
1733                 if (sc->esc_tx_enabled)
1734                         e82545_tx_update_tdba(sc);
1735                 break;
1736         case E1000_TDH(0):
1737                 //assert(!sc->esc_tx_enabled);
1738                 /* XXX should only ever be zero ? Range check ? */
1739                 sc->esc_TDHr = sc->esc_TDH = value;
1740                 break;
1741         case E1000_TDT(0):
1742                 /* XXX range check ? */
1743                 sc->esc_TDT = value;
1744                 if (sc->esc_tx_enabled)
1745                         e82545_tx_start(sc);
1746                 break;
1747         case E1000_TIDV:
1748                 sc->esc_TIDV = value & ~0xFFFF0000;
1749                 break;
1750         case E1000_TXDCTL(0):
1751                 //assert(!sc->esc_tx_enabled);
1752                 sc->esc_TXDCTL = value & ~0xC0C0C0;
1753                 break;
1754         case E1000_TADV:
1755                 sc->esc_TADV = value & ~0xFFFF0000;
1756                 break;
1757         case E1000_RAL(0) ... E1000_RAH(15):
1758                 /* convert to u32 offset */
1759                 ridx = (offset - E1000_RAL(0)) >> 2;
1760                 e82545_write_ra(sc, ridx, value);
1761                 break;
1762         case E1000_MTA ... (E1000_MTA + (127*4)):
1763                 sc->esc_fmcast[(offset - E1000_MTA) >> 2] = value;
1764                 break;
1765         case E1000_VFTA ... (E1000_VFTA + (127*4)):
1766                 sc->esc_fvlan[(offset - E1000_VFTA) >> 2] = value;
1767                 break;
1768         case E1000_EECD:
1769         {
1770                 //DPRINTF("EECD write 0x%x -> 0x%x", sc->eeprom_control, value);
1771                 /* edge triggered low->high */
1772                 uint32_t eecd_strobe = ((sc->eeprom_control & E1000_EECD_SK) ?
1773                         0 : (value & E1000_EECD_SK));
1774                 uint32_t eecd_mask = (E1000_EECD_SK|E1000_EECD_CS|
1775                                         E1000_EECD_DI|E1000_EECD_REQ);
1776                 sc->eeprom_control &= ~eecd_mask;
1777                 sc->eeprom_control |= (value & eecd_mask);
1778                 /* grant/revoke immediately */
1779                 if (value & E1000_EECD_REQ) {
1780                         sc->eeprom_control |= E1000_EECD_GNT;
1781                 } else {
1782                         sc->eeprom_control &= ~E1000_EECD_GNT;
1783                 }
1784                 if (eecd_strobe && (sc->eeprom_control & E1000_EECD_CS)) {
1785                         e82545_eecd_strobe(sc);
1786                 }
1787                 return;
1788         }
1789         case E1000_MDIC:
1790         {
1791                 uint8_t reg_addr = (uint8_t)((value & E1000_MDIC_REG_MASK) >>
1792                                                 E1000_MDIC_REG_SHIFT);
1793                 uint8_t phy_addr = (uint8_t)((value & E1000_MDIC_PHY_MASK) >>
1794                                                 E1000_MDIC_PHY_SHIFT);
1795                 sc->mdi_control =
1796                         (value & ~(E1000_MDIC_ERROR|E1000_MDIC_DEST));
1797                 if ((value & E1000_MDIC_READY) != 0) {
1798                         DPRINTF("Incorrect MDIC ready bit: 0x%x", value);
1799                         return;
1800                 }
1801                 switch (value & E82545_MDIC_OP_MASK) {
1802                 case E1000_MDIC_OP_READ:
1803                         sc->mdi_control &= ~E82545_MDIC_DATA_MASK;
1804                         sc->mdi_control |= e82545_read_mdi(sc, reg_addr, phy_addr);
1805                         break;
1806                 case E1000_MDIC_OP_WRITE:
1807                         e82545_write_mdi(sc, reg_addr, phy_addr,
1808                                 value & E82545_MDIC_DATA_MASK);
1809                         break;
1810                 default:
1811                         DPRINTF("Unknown MDIC op: 0x%x", value);
1812                         return;
1813                 }
1814                 /* TODO: barrier? */
1815                 sc->mdi_control |= E1000_MDIC_READY;
1816                 if (value & E82545_MDIC_IE) {
1817                         // TODO: generate interrupt
1818                 }
1819                 return;
1820         }
1821         case E1000_MANC:
1822         case E1000_STATUS:
1823                 return;
1824         default:
1825                 DPRINTF("Unknown write register: 0x%x value:%x", offset, value);
1826                 return;
1827         }
1828 }
1829
1830 static uint32_t
1831 e82545_read_register(struct e82545_softc *sc, uint32_t offset)
1832 {
1833         uint32_t retval;
1834         int ridx;
1835
1836         if (offset & 0x3) {
1837                 DPRINTF("Unaligned register read offset:0x%x", offset);
1838                 return 0;
1839         }
1840
1841         DPRINTF("Register read: 0x%x", offset);
1842
1843         switch (offset) {
1844         case E1000_CTRL:
1845                 retval = sc->esc_CTRL;
1846                 break;
1847         case E1000_STATUS:
1848                 retval = E1000_STATUS_FD | E1000_STATUS_LU |
1849                     E1000_STATUS_SPEED_1000;
1850                 break;
1851         case E1000_FCAL:
1852                 retval = sc->esc_FCAL;
1853                 break;
1854         case E1000_FCAH:
1855                 retval = sc->esc_FCAH;
1856                 break;
1857         case E1000_FCT:
1858                 retval = sc->esc_FCT;
1859                 break;
1860         case E1000_VET:
1861                 retval = sc->esc_VET;
1862                 break;
1863         case E1000_FCTTV:
1864                 retval = sc->esc_FCTTV;
1865                 break;
1866         case E1000_LEDCTL:
1867                 retval = sc->esc_LEDCTL;
1868                 break;
1869         case E1000_PBA:
1870                 retval = sc->esc_PBA;
1871                 break;
1872         case E1000_ICR:
1873         case E1000_ITR:
1874         case E1000_ICS:
1875         case E1000_IMS:
1876         case E1000_IMC:
1877                 retval = e82545_intr_read(sc, offset);
1878                 break;
1879         case E1000_RCTL:
1880                 retval = sc->esc_RCTL;
1881                 break;
1882         case E1000_FCRTL:
1883                 retval = sc->esc_FCRTL;
1884                 break;
1885         case E1000_FCRTH:
1886                 retval = sc->esc_FCRTH;
1887                 break;
1888         case E1000_RDBAL(0):
1889                 retval = sc->esc_RDBAL;
1890                 break;
1891         case E1000_RDBAH(0):
1892                 retval = sc->esc_RDBAH;
1893                 break;
1894         case E1000_RDLEN(0):
1895                 retval = sc->esc_RDLEN;
1896                 break;
1897         case E1000_RDH(0):
1898                 retval = sc->esc_RDH;
1899                 break;
1900         case E1000_RDT(0):
1901                 retval = sc->esc_RDT;
1902                 break;
1903         case E1000_RDTR:
1904                 retval = sc->esc_RDTR;
1905                 break;
1906         case E1000_RXDCTL(0):
1907                 retval = sc->esc_RXDCTL;
1908                 break;
1909         case E1000_RADV:
1910                 retval = sc->esc_RADV;
1911                 break;
1912         case E1000_RSRPD:
1913                 retval = sc->esc_RSRPD;
1914                 break;
1915         case E1000_RXCSUM:
1916                 retval = sc->esc_RXCSUM;
1917                 break;
1918         case E1000_TXCW:
1919                 retval = sc->esc_TXCW;
1920                 break;
1921         case E1000_TCTL:
1922                 retval = sc->esc_TCTL;
1923                 break;
1924         case E1000_TIPG:
1925                 retval = sc->esc_TIPG;
1926                 break;
1927         case E1000_AIT:
1928                 retval = sc->esc_AIT;
1929                 break;
1930         case E1000_TDBAL(0):
1931                 retval = sc->esc_TDBAL;
1932                 break;
1933         case E1000_TDBAH(0):
1934                 retval = sc->esc_TDBAH;
1935                 break;
1936         case E1000_TDLEN(0):
1937                 retval = sc->esc_TDLEN;
1938                 break;
1939         case E1000_TDH(0):
1940                 retval = sc->esc_TDH;
1941                 break;
1942         case E1000_TDT(0):
1943                 retval = sc->esc_TDT;
1944                 break;
1945         case E1000_TIDV:
1946                 retval = sc->esc_TIDV;
1947                 break;
1948         case E1000_TXDCTL(0):
1949                 retval = sc->esc_TXDCTL;
1950                 break;
1951         case E1000_TADV:
1952                 retval = sc->esc_TADV;
1953                 break;
1954         case E1000_RAL(0) ... E1000_RAH(15):
1955                 /* convert to u32 offset */
1956                 ridx = (offset - E1000_RAL(0)) >> 2;
1957                 retval = e82545_read_ra(sc, ridx);
1958                 break;
1959         case E1000_MTA ... (E1000_MTA + (127*4)):
1960                 retval = sc->esc_fmcast[(offset - E1000_MTA) >> 2];
1961                 break;
1962         case E1000_VFTA ... (E1000_VFTA + (127*4)):
1963                 retval = sc->esc_fvlan[(offset - E1000_VFTA) >> 2];
1964                 break;
1965         case E1000_EECD:
1966                 //DPRINTF("EECD read %x", sc->eeprom_control);
1967                 retval = sc->eeprom_control;
1968                 break;
1969         case E1000_MDIC:
1970                 retval = sc->mdi_control;
1971                 break;
1972         case E1000_MANC:
1973                 retval = 0;
1974                 break;
1975         /* stats that we emulate. */
1976         case E1000_MPC:
1977                 retval = sc->missed_pkt_count;
1978                 break;
1979         case E1000_PRC64:
1980                 retval = sc->pkt_rx_by_size[0];
1981                 break;
1982         case E1000_PRC127:
1983                 retval = sc->pkt_rx_by_size[1];
1984                 break;
1985         case E1000_PRC255:
1986                 retval = sc->pkt_rx_by_size[2];
1987                 break;
1988         case E1000_PRC511:
1989                 retval = sc->pkt_rx_by_size[3];
1990                 break;
1991         case E1000_PRC1023:
1992                 retval = sc->pkt_rx_by_size[4];
1993                 break;
1994         case E1000_PRC1522:
1995                 retval = sc->pkt_rx_by_size[5];
1996                 break;
1997         case E1000_GPRC:
1998                 retval = sc->good_pkt_rx_count;
1999                 break;
2000         case E1000_BPRC:
2001                 retval = sc->bcast_pkt_rx_count;
2002                 break;
2003         case E1000_MPRC:
2004                 retval = sc->mcast_pkt_rx_count;
2005                 break;
2006         case E1000_GPTC:
2007         case E1000_TPT:
2008                 retval = sc->good_pkt_tx_count;
2009                 break;
2010         case E1000_GORCL:
2011                 retval = (uint32_t)sc->good_octets_rx;
2012                 break;
2013         case E1000_GORCH:
2014                 retval = (uint32_t)(sc->good_octets_rx >> 32);
2015                 break;
2016         case E1000_TOTL:
2017         case E1000_GOTCL:
2018                 retval = (uint32_t)sc->good_octets_tx;
2019                 break;
2020         case E1000_TOTH:
2021         case E1000_GOTCH:
2022                 retval = (uint32_t)(sc->good_octets_tx >> 32);
2023                 break;
2024         case E1000_ROC:
2025                 retval = sc->oversize_rx_count;
2026                 break;
2027         case E1000_TORL:
2028                 retval = (uint32_t)(sc->good_octets_rx + sc->missed_octets);
2029                 break;
2030         case E1000_TORH:
2031                 retval = (uint32_t)((sc->good_octets_rx +
2032                     sc->missed_octets) >> 32);
2033                 break;
2034         case E1000_TPR:
2035                 retval = sc->good_pkt_rx_count + sc->missed_pkt_count +
2036                     sc->oversize_rx_count;
2037                 break;
2038         case E1000_PTC64:
2039                 retval = sc->pkt_tx_by_size[0];
2040                 break;
2041         case E1000_PTC127:
2042                 retval = sc->pkt_tx_by_size[1];
2043                 break;
2044         case E1000_PTC255:
2045                 retval = sc->pkt_tx_by_size[2];
2046                 break;
2047         case E1000_PTC511:
2048                 retval = sc->pkt_tx_by_size[3];
2049                 break;
2050         case E1000_PTC1023:
2051                 retval = sc->pkt_tx_by_size[4];
2052                 break;
2053         case E1000_PTC1522:
2054                 retval = sc->pkt_tx_by_size[5];
2055                 break;
2056         case E1000_MPTC:
2057                 retval = sc->mcast_pkt_tx_count;
2058                 break;
2059         case E1000_BPTC:
2060                 retval = sc->bcast_pkt_tx_count;
2061                 break;
2062         case E1000_TSCTC:
2063                 retval = sc->tso_tx_count;
2064                 break;
2065         /* stats that are always 0. */
2066         case E1000_CRCERRS:
2067         case E1000_ALGNERRC:
2068         case E1000_SYMERRS:
2069         case E1000_RXERRC:
2070         case E1000_SCC:
2071         case E1000_ECOL:
2072         case E1000_MCC:
2073         case E1000_LATECOL:
2074         case E1000_COLC:
2075         case E1000_DC:
2076         case E1000_TNCRS:
2077         case E1000_SEC:
2078         case E1000_CEXTERR:
2079         case E1000_RLEC:
2080         case E1000_XONRXC:
2081         case E1000_XONTXC:
2082         case E1000_XOFFRXC:
2083         case E1000_XOFFTXC:
2084         case E1000_FCRUC:
2085         case E1000_RNBC:
2086         case E1000_RUC:
2087         case E1000_RFC:
2088         case E1000_RJC:
2089         case E1000_MGTPRC:
2090         case E1000_MGTPDC:
2091         case E1000_MGTPTC:
2092         case E1000_TSCTFC:
2093                 retval = 0;
2094                 break;
2095         default:
2096                 DPRINTF("Unknown read register: 0x%x", offset);
2097                 retval = 0;
2098                 break;
2099         }
2100
2101         return (retval);
2102 }
2103
2104 static void
2105 e82545_write(struct vmctx *ctx, int vcpu, struct pci_devinst *pi, int baridx,
2106              uint64_t offset, int size, uint64_t value)
2107 {
2108         struct e82545_softc *sc;
2109
2110         //DPRINTF("Write bar:%d offset:0x%lx value:0x%lx size:%d", baridx, offset, value, size);
2111
2112         sc = pi->pi_arg;
2113
2114         pthread_mutex_lock(&sc->esc_mtx);
2115
2116         switch (baridx) {
2117         case E82545_BAR_IO:
2118                 switch (offset) {
2119                 case E82545_IOADDR:
2120                         if (size != 4) {
2121                                 DPRINTF("Wrong io addr write sz:%d value:0x%lx", size, value);
2122                         } else
2123                                 sc->io_addr = (uint32_t)value;
2124                         break;
2125                 case E82545_IODATA:
2126                         if (size != 4) {
2127                                 DPRINTF("Wrong io data write size:%d value:0x%lx", size, value);
2128                         } else if (sc->io_addr > E82545_IO_REGISTER_MAX) {
2129                                 DPRINTF("Non-register io write addr:0x%x value:0x%lx", sc->io_addr, value);
2130                         } else
2131                                 e82545_write_register(sc, sc->io_addr,
2132                                                       (uint32_t)value);
2133                         break;
2134                 default:
2135                         DPRINTF("Unknown io bar write offset:0x%lx value:0x%lx size:%d", offset, value, size);
2136                         break;
2137                 }
2138                 break;
2139         case E82545_BAR_REGISTER:
2140                 if (size != 4) {
2141                         DPRINTF("Wrong register write size:%d offset:0x%lx value:0x%lx", size, offset, value);
2142                 } else
2143                         e82545_write_register(sc, (uint32_t)offset,
2144                                               (uint32_t)value);
2145                 break;
2146         default:
2147                 DPRINTF("Unknown write bar:%d off:0x%lx val:0x%lx size:%d",
2148                         baridx, offset, value, size);
2149         }
2150
2151         pthread_mutex_unlock(&sc->esc_mtx);
2152 }
2153
2154 static uint64_t
2155 e82545_read(struct vmctx *ctx, int vcpu, struct pci_devinst *pi, int baridx,
2156             uint64_t offset, int size)
2157 {
2158         struct e82545_softc *sc;
2159         uint64_t retval;
2160
2161         //DPRINTF("Read  bar:%d offset:0x%lx size:%d", baridx, offset, size);
2162         sc = pi->pi_arg;
2163         retval = 0;
2164
2165         pthread_mutex_lock(&sc->esc_mtx);
2166
2167         switch (baridx) {
2168         case E82545_BAR_IO:
2169                 switch (offset) {
2170                 case E82545_IOADDR:
2171                         if (size != 4) {
2172                                 DPRINTF("Wrong io addr read sz:%d", size);
2173                         } else
2174                                 retval = sc->io_addr;
2175                         break;
2176                 case E82545_IODATA:
2177                         if (size != 4) {
2178                                 DPRINTF("Wrong io data read sz:%d", size);
2179                         }
2180                         if (sc->io_addr > E82545_IO_REGISTER_MAX) {
2181                                 DPRINTF("Non-register io read addr:0x%x",
2182                                         sc->io_addr);
2183                         } else
2184                                 retval = e82545_read_register(sc, sc->io_addr);
2185                         break;
2186                 default:
2187                         DPRINTF("Unknown io bar read offset:0x%lx size:%d",
2188                                 offset, size);
2189                         break;
2190                 }
2191                 break;
2192         case E82545_BAR_REGISTER:
2193                 if (size != 4) {
2194                         DPRINTF("Wrong register read size:%d offset:0x%lx",
2195                                 size, offset);
2196                 } else
2197                         retval = e82545_read_register(sc, (uint32_t)offset);
2198                 break;
2199         default:
2200                 DPRINTF("Unknown read bar:%d offset:0x%lx size:%d",
2201                         baridx, offset, size);
2202                 break;
2203         }
2204
2205         pthread_mutex_unlock(&sc->esc_mtx);
2206
2207         return (retval);
2208 }
2209
2210 static void
2211 e82545_reset(struct e82545_softc *sc, int drvr)
2212 {
2213         int i;
2214
2215         e82545_rx_disable(sc);
2216         e82545_tx_disable(sc);
2217
2218         /* clear outstanding interrupts */
2219         if (sc->esc_irq_asserted)
2220                 pci_lintr_deassert(sc->esc_pi);
2221
2222         /* misc */
2223         if (!drvr) {
2224                 sc->esc_FCAL = 0;
2225                 sc->esc_FCAH = 0;
2226                 sc->esc_FCT = 0;
2227                 sc->esc_VET = 0;
2228                 sc->esc_FCTTV = 0;
2229         }
2230         sc->esc_LEDCTL = 0x07061302;
2231         sc->esc_PBA = 0x00100030;
2232
2233         /* start nvm in opcode mode. */
2234         sc->nvm_opaddr = 0;
2235         sc->nvm_mode = E82545_NVM_MODE_OPADDR;
2236         sc->nvm_bits = E82545_NVM_OPADDR_BITS;
2237         sc->eeprom_control = E1000_EECD_PRES | E82545_EECD_FWE_EN;
2238         e82545_init_eeprom(sc);
2239
2240         /* interrupt */
2241         sc->esc_ICR = 0;
2242         sc->esc_ITR = 250;
2243         sc->esc_ICS = 0;
2244         sc->esc_IMS = 0;
2245         sc->esc_IMC = 0;
2246
2247         /* L2 filters */
2248         if (!drvr) {
2249                 memset(sc->esc_fvlan, 0, sizeof(sc->esc_fvlan));
2250                 memset(sc->esc_fmcast, 0, sizeof(sc->esc_fmcast));
2251                 memset(sc->esc_uni, 0, sizeof(sc->esc_uni));
2252
2253                 /* XXX not necessary on 82545 ?? */
2254                 sc->esc_uni[0].eu_valid = 1;
2255                 memcpy(sc->esc_uni[0].eu_eth.octet, sc->esc_mac.octet,
2256                     ETHER_ADDR_LEN);
2257         } else {
2258                 /* Clear RAH valid bits */
2259                 for (i = 0; i < 16; i++)
2260                         sc->esc_uni[i].eu_valid = 0;
2261         }
2262
2263         /* receive */
2264         if (!drvr) {
2265                 sc->esc_RDBAL = 0;
2266                 sc->esc_RDBAH = 0;
2267         }
2268         sc->esc_RCTL = 0;
2269         sc->esc_FCRTL = 0;
2270         sc->esc_FCRTH = 0;
2271         sc->esc_RDLEN = 0;
2272         sc->esc_RDH = 0;
2273         sc->esc_RDT = 0;
2274         sc->esc_RDTR = 0;
2275         sc->esc_RXDCTL = (1 << 24) | (1 << 16); /* default GRAN/WTHRESH */
2276         sc->esc_RADV = 0;
2277         sc->esc_RXCSUM = 0;
2278
2279         /* transmit */
2280         if (!drvr) {
2281                 sc->esc_TDBAL = 0;
2282                 sc->esc_TDBAH = 0;
2283                 sc->esc_TIPG = 0;
2284                 sc->esc_AIT = 0;
2285                 sc->esc_TIDV = 0;
2286                 sc->esc_TADV = 0;
2287         }
2288         sc->esc_tdba = 0;
2289         sc->esc_txdesc = NULL;
2290         sc->esc_TXCW = 0;
2291         sc->esc_TCTL = 0;
2292         sc->esc_TDLEN = 0;
2293         sc->esc_TDT = 0;
2294         sc->esc_TDHr = sc->esc_TDH = 0;
2295         sc->esc_TXDCTL = 0;
2296 }
2297
2298 static int
2299 e82545_init(struct vmctx *ctx, struct pci_devinst *pi, nvlist_t *nvl)
2300 {
2301         char nstr[80];
2302         struct e82545_softc *sc;
2303         const char *mac;
2304         int err;
2305
2306         /* Setup our softc */
2307         sc = calloc(1, sizeof(*sc));
2308
2309         pi->pi_arg = sc;
2310         sc->esc_pi = pi;
2311         sc->esc_ctx = ctx;
2312
2313         pthread_mutex_init(&sc->esc_mtx, NULL);
2314         pthread_cond_init(&sc->esc_rx_cond, NULL);
2315         pthread_cond_init(&sc->esc_tx_cond, NULL);
2316         pthread_create(&sc->esc_tx_tid, NULL, e82545_tx_thread, sc);
2317         snprintf(nstr, sizeof(nstr), "e82545-%d:%d tx", pi->pi_slot,
2318             pi->pi_func);
2319         pthread_set_name_np(sc->esc_tx_tid, nstr);
2320
2321         pci_set_cfgdata16(pi, PCIR_DEVICE, E82545_DEV_ID_82545EM_COPPER);
2322         pci_set_cfgdata16(pi, PCIR_VENDOR, E82545_VENDOR_ID_INTEL);
2323         pci_set_cfgdata8(pi,  PCIR_CLASS, PCIC_NETWORK);
2324         pci_set_cfgdata8(pi, PCIR_SUBCLASS, PCIS_NETWORK_ETHERNET);
2325         pci_set_cfgdata16(pi, PCIR_SUBDEV_0, E82545_SUBDEV_ID);
2326         pci_set_cfgdata16(pi, PCIR_SUBVEND_0, E82545_VENDOR_ID_INTEL);
2327
2328         pci_set_cfgdata8(pi,  PCIR_HDRTYPE, PCIM_HDRTYPE_NORMAL);
2329         pci_set_cfgdata8(pi,  PCIR_INTPIN, 0x1);
2330
2331         /* TODO: this card also supports msi, but the freebsd driver for it
2332          * does not, so I have not implemented it. */
2333         pci_lintr_request(pi);
2334
2335         pci_emul_alloc_bar(pi, E82545_BAR_REGISTER, PCIBAR_MEM32,
2336                 E82545_BAR_REGISTER_LEN);
2337         pci_emul_alloc_bar(pi, E82545_BAR_FLASH, PCIBAR_MEM32,
2338                 E82545_BAR_FLASH_LEN);
2339         pci_emul_alloc_bar(pi, E82545_BAR_IO, PCIBAR_IO,
2340                 E82545_BAR_IO_LEN);
2341
2342         mac = get_config_value_node(nvl, "mac");
2343         if (mac != NULL) {
2344                 err = net_parsemac(mac, sc->esc_mac.octet);
2345                 if (err) {
2346                         free(sc);
2347                         return (err);
2348                 }
2349         } else
2350                 net_genmac(pi, sc->esc_mac.octet);
2351
2352         err = netbe_init(&sc->esc_be, nvl, e82545_rx_callback, sc);
2353         if (err) {
2354                 free(sc);
2355                 return (err);
2356         }
2357
2358         netbe_rx_enable(sc->esc_be);
2359
2360         /* H/w initiated reset */
2361         e82545_reset(sc, 0);
2362
2363         return (0);
2364 }
2365
2366 #ifdef BHYVE_SNAPSHOT
2367 static int
2368 e82545_snapshot(struct vm_snapshot_meta *meta)
2369 {
2370         int i;
2371         int ret;
2372         struct e82545_softc *sc;
2373         struct pci_devinst *pi;
2374         uint64_t bitmap_value;
2375
2376         pi = meta->dev_data;
2377         sc = pi->pi_arg;
2378
2379         /* esc_mevp and esc_mevpitr should be reinitiated at init. */
2380         SNAPSHOT_VAR_OR_LEAVE(sc->esc_mac, meta, ret, done);
2381
2382         /* General */
2383         SNAPSHOT_VAR_OR_LEAVE(sc->esc_CTRL, meta, ret, done);
2384         SNAPSHOT_VAR_OR_LEAVE(sc->esc_FCAL, meta, ret, done);
2385         SNAPSHOT_VAR_OR_LEAVE(sc->esc_FCAH, meta, ret, done);
2386         SNAPSHOT_VAR_OR_LEAVE(sc->esc_FCT, meta, ret, done);
2387         SNAPSHOT_VAR_OR_LEAVE(sc->esc_VET, meta, ret, done);
2388         SNAPSHOT_VAR_OR_LEAVE(sc->esc_FCTTV, meta, ret, done);
2389         SNAPSHOT_VAR_OR_LEAVE(sc->esc_LEDCTL, meta, ret, done);
2390         SNAPSHOT_VAR_OR_LEAVE(sc->esc_PBA, meta, ret, done);
2391
2392         /* Interrupt control */
2393         SNAPSHOT_VAR_OR_LEAVE(sc->esc_irq_asserted, meta, ret, done);
2394         SNAPSHOT_VAR_OR_LEAVE(sc->esc_ICR, meta, ret, done);
2395         SNAPSHOT_VAR_OR_LEAVE(sc->esc_ITR, meta, ret, done);
2396         SNAPSHOT_VAR_OR_LEAVE(sc->esc_ICS, meta, ret, done);
2397         SNAPSHOT_VAR_OR_LEAVE(sc->esc_IMS, meta, ret, done);
2398         SNAPSHOT_VAR_OR_LEAVE(sc->esc_IMC, meta, ret, done);
2399
2400         /*
2401          * Transmit
2402          *
2403          * The fields in the unions are in superposition to access certain
2404          * bytes in the larger uint variables.
2405          * e.g., ip_config = [ipcss|ipcso|ipcse0|ipcse1]
2406          */
2407         SNAPSHOT_VAR_OR_LEAVE(sc->esc_txctx.lower_setup.ip_config, meta, ret, done);
2408         SNAPSHOT_VAR_OR_LEAVE(sc->esc_txctx.upper_setup.tcp_config, meta, ret, done);
2409         SNAPSHOT_VAR_OR_LEAVE(sc->esc_txctx.cmd_and_length, meta, ret, done);
2410         SNAPSHOT_VAR_OR_LEAVE(sc->esc_txctx.tcp_seg_setup.data, meta, ret, done);
2411
2412         SNAPSHOT_VAR_OR_LEAVE(sc->esc_tx_enabled, meta, ret, done);
2413         SNAPSHOT_VAR_OR_LEAVE(sc->esc_tx_active, meta, ret, done);
2414         SNAPSHOT_VAR_OR_LEAVE(sc->esc_TXCW, meta, ret, done);
2415         SNAPSHOT_VAR_OR_LEAVE(sc->esc_TCTL, meta, ret, done);
2416         SNAPSHOT_VAR_OR_LEAVE(sc->esc_TIPG, meta, ret, done);
2417         SNAPSHOT_VAR_OR_LEAVE(sc->esc_AIT, meta, ret, done);
2418         SNAPSHOT_VAR_OR_LEAVE(sc->esc_tdba, meta, ret, done);
2419         SNAPSHOT_VAR_OR_LEAVE(sc->esc_TDBAL, meta, ret, done);
2420         SNAPSHOT_VAR_OR_LEAVE(sc->esc_TDBAH, meta, ret, done);
2421         SNAPSHOT_VAR_OR_LEAVE(sc->esc_TDLEN, meta, ret, done);
2422         SNAPSHOT_VAR_OR_LEAVE(sc->esc_TDH, meta, ret, done);
2423         SNAPSHOT_VAR_OR_LEAVE(sc->esc_TDHr, meta, ret, done);
2424         SNAPSHOT_VAR_OR_LEAVE(sc->esc_TDT, meta, ret, done);
2425         SNAPSHOT_VAR_OR_LEAVE(sc->esc_TIDV, meta, ret, done);
2426         SNAPSHOT_VAR_OR_LEAVE(sc->esc_TXDCTL, meta, ret, done);
2427         SNAPSHOT_VAR_OR_LEAVE(sc->esc_TADV, meta, ret, done);
2428
2429         /* Has dependency on esc_TDLEN; reoreder of fields from struct. */
2430         SNAPSHOT_GUEST2HOST_ADDR_OR_LEAVE(sc->esc_txdesc, sc->esc_TDLEN,
2431                 true, meta, ret, done);
2432
2433         /* L2 frame acceptance */
2434         for (i = 0; i < nitems(sc->esc_uni); i++) {
2435                 SNAPSHOT_VAR_OR_LEAVE(sc->esc_uni[i].eu_valid, meta, ret, done);
2436                 SNAPSHOT_VAR_OR_LEAVE(sc->esc_uni[i].eu_addrsel, meta, ret, done);
2437                 SNAPSHOT_VAR_OR_LEAVE(sc->esc_uni[i].eu_eth, meta, ret, done);
2438         }
2439
2440         SNAPSHOT_BUF_OR_LEAVE(sc->esc_fmcast, sizeof(sc->esc_fmcast),
2441                               meta, ret, done);
2442         SNAPSHOT_BUF_OR_LEAVE(sc->esc_fvlan, sizeof(sc->esc_fvlan),
2443                               meta, ret, done);
2444
2445         /* Receive */
2446         SNAPSHOT_VAR_OR_LEAVE(sc->esc_rx_enabled, meta, ret, done);
2447         SNAPSHOT_VAR_OR_LEAVE(sc->esc_rx_active, meta, ret, done);
2448         SNAPSHOT_VAR_OR_LEAVE(sc->esc_rx_loopback, meta, ret, done);
2449         SNAPSHOT_VAR_OR_LEAVE(sc->esc_RCTL, meta, ret, done);
2450         SNAPSHOT_VAR_OR_LEAVE(sc->esc_FCRTL, meta, ret, done);
2451         SNAPSHOT_VAR_OR_LEAVE(sc->esc_FCRTH, meta, ret, done);
2452         SNAPSHOT_VAR_OR_LEAVE(sc->esc_rdba, meta, ret, done);
2453         SNAPSHOT_VAR_OR_LEAVE(sc->esc_RDBAL, meta, ret, done);
2454         SNAPSHOT_VAR_OR_LEAVE(sc->esc_RDBAH, meta, ret, done);
2455         SNAPSHOT_VAR_OR_LEAVE(sc->esc_RDLEN, meta, ret, done);
2456         SNAPSHOT_VAR_OR_LEAVE(sc->esc_RDH, meta, ret, done);
2457         SNAPSHOT_VAR_OR_LEAVE(sc->esc_RDT, meta, ret, done);
2458         SNAPSHOT_VAR_OR_LEAVE(sc->esc_RDTR, meta, ret, done);
2459         SNAPSHOT_VAR_OR_LEAVE(sc->esc_RXDCTL, meta, ret, done);
2460         SNAPSHOT_VAR_OR_LEAVE(sc->esc_RADV, meta, ret, done);
2461         SNAPSHOT_VAR_OR_LEAVE(sc->esc_RSRPD, meta, ret, done);
2462         SNAPSHOT_VAR_OR_LEAVE(sc->esc_RXCSUM, meta, ret, done);
2463
2464         /* Has dependency on esc_RDLEN; reoreder of fields from struct. */
2465         SNAPSHOT_GUEST2HOST_ADDR_OR_LEAVE(sc->esc_rxdesc, sc->esc_TDLEN,
2466                 true, meta, ret, done);
2467
2468         /* IO Port register access */
2469         SNAPSHOT_VAR_OR_LEAVE(sc->io_addr, meta, ret, done);
2470
2471         /* Shadow copy of MDIC */
2472         SNAPSHOT_VAR_OR_LEAVE(sc->mdi_control, meta, ret, done);
2473
2474         /* Shadow copy of EECD */
2475         SNAPSHOT_VAR_OR_LEAVE(sc->eeprom_control, meta, ret, done);
2476
2477         /* Latest NVM in/out */
2478         SNAPSHOT_VAR_OR_LEAVE(sc->nvm_data, meta, ret, done);
2479         SNAPSHOT_VAR_OR_LEAVE(sc->nvm_opaddr, meta, ret, done);
2480
2481         /* Stats */
2482         SNAPSHOT_VAR_OR_LEAVE(sc->missed_pkt_count, meta, ret, done);
2483         SNAPSHOT_BUF_OR_LEAVE(sc->pkt_rx_by_size, sizeof(sc->pkt_rx_by_size),
2484                               meta, ret, done);
2485         SNAPSHOT_BUF_OR_LEAVE(sc->pkt_tx_by_size, sizeof(sc->pkt_tx_by_size),
2486                               meta, ret, done);
2487         SNAPSHOT_VAR_OR_LEAVE(sc->good_pkt_rx_count, meta, ret, done);
2488         SNAPSHOT_VAR_OR_LEAVE(sc->bcast_pkt_rx_count, meta, ret, done);
2489         SNAPSHOT_VAR_OR_LEAVE(sc->mcast_pkt_rx_count, meta, ret, done);
2490         SNAPSHOT_VAR_OR_LEAVE(sc->good_pkt_tx_count, meta, ret, done);
2491         SNAPSHOT_VAR_OR_LEAVE(sc->bcast_pkt_tx_count, meta, ret, done);
2492         SNAPSHOT_VAR_OR_LEAVE(sc->mcast_pkt_tx_count, meta, ret, done);
2493         SNAPSHOT_VAR_OR_LEAVE(sc->oversize_rx_count, meta, ret, done);
2494         SNAPSHOT_VAR_OR_LEAVE(sc->tso_tx_count, meta, ret, done);
2495         SNAPSHOT_VAR_OR_LEAVE(sc->good_octets_rx, meta, ret, done);
2496         SNAPSHOT_VAR_OR_LEAVE(sc->good_octets_tx, meta, ret, done);
2497         SNAPSHOT_VAR_OR_LEAVE(sc->missed_octets, meta, ret, done);
2498
2499         if (meta->op == VM_SNAPSHOT_SAVE)
2500                 bitmap_value = sc->nvm_bits;
2501         SNAPSHOT_VAR_OR_LEAVE(bitmap_value, meta, ret, done);
2502         if (meta->op == VM_SNAPSHOT_RESTORE)
2503                 sc->nvm_bits = bitmap_value;
2504
2505         if (meta->op == VM_SNAPSHOT_SAVE)
2506                 bitmap_value = sc->nvm_bits;
2507         SNAPSHOT_VAR_OR_LEAVE(bitmap_value, meta, ret, done);
2508         if (meta->op == VM_SNAPSHOT_RESTORE)
2509                 sc->nvm_bits = bitmap_value;
2510
2511         /* EEPROM data */
2512         SNAPSHOT_BUF_OR_LEAVE(sc->eeprom_data, sizeof(sc->eeprom_data),
2513                               meta, ret, done);
2514
2515 done:
2516         return (ret);
2517 }
2518 #endif
2519
2520 static const struct pci_devemu pci_de_e82545 = {
2521         .pe_emu =       "e1000",
2522         .pe_init =      e82545_init,
2523         .pe_legacy_config = netbe_legacy_config,
2524         .pe_barwrite =  e82545_write,
2525         .pe_barread =   e82545_read,
2526 #ifdef BHYVE_SNAPSHOT
2527         .pe_snapshot =  e82545_snapshot,
2528 #endif
2529 };
2530 PCI_EMUL_SET(pci_de_e82545);