usr.sbin/bhyve/pci_emul.c

   1 /*-
   2  * SPDX-License-Identifier: BSD-2-Clause-FreeBSD
   3  *
   4  * Copyright (c) 2011 NetApp, Inc.
   5  * All rights reserved.
   6  *
   7  * Redistribution and use in source and binary forms, with or without
   8  * modification, are permitted provided that the following conditions
   9  * are met:
  10  * 1. Redistributions of source code must retain the above copyright
  11  *    notice, this list of conditions and the following disclaimer.
  12  * 2. Redistributions in binary form must reproduce the above copyright
  13  *    notice, this list of conditions and the following disclaimer in the
  14  *    documentation and/or other materials provided with the distribution.
  15  *
  16  * THIS SOFTWARE IS PROVIDED BY NETAPP, INC ``AS IS'' AND
  17  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  18  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  19  * ARE DISCLAIMED.  IN NO EVENT SHALL NETAPP, INC OR CONTRIBUTORS BE LIABLE
  20  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  21  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  22  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  23  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  24  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  25  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  26  * SUCH DAMAGE.
  27  *
  28  * $FreeBSD$
  29  */
  30
  31 #include <sys/cdefs.h>
  32 __FBSDID("$FreeBSD$");
  33
  34 #include <sys/param.h>
  35 #include <sys/linker_set.h>
  36
  37 #include <ctype.h>
  38 #include <errno.h>
  39 #include <pthread.h>
  40 #include <stdio.h>
  41 #include <stdlib.h>
  42 #include <string.h>
  43 #include <strings.h>
  44 #include <assert.h>
  45 #include <stdbool.h>
  46
  47 #include <machine/vmm.h>
  48 #include <vmmapi.h>
  49
  50 #include "acpi.h"
  51 #include "bhyverun.h"
  52 #include "inout.h"
  53 #include "ioapic.h"
  54 #include "mem.h"
  55 #include "pci_emul.h"
  56 #include "pci_irq.h"
  57 #include "pci_lpc.h"
  58
  59 #define CONF1_ADDR_PORT    0x0cf8
  60 #define CONF1_DATA_PORT    0x0cfc
  61
  62 #define CONF1_ENABLE       0x80000000ul
  63
  64 #define MAXBUSES        (PCI_BUSMAX + 1)
  65 #define MAXSLOTS        (PCI_SLOTMAX + 1)
  66 #define MAXFUNCS        (PCI_FUNCMAX + 1)
  67
  68 struct funcinfo {
  69         char    *fi_name;
  70         char    *fi_param;
  71         struct pci_devinst *fi_devi;
  72 };
  73
  74 struct intxinfo {
  75         int     ii_count;
  76         int     ii_pirq_pin;
  77         int     ii_ioapic_irq;
  78 };
  79
  80 struct slotinfo {
  81         struct intxinfo si_intpins[4];
  82         struct funcinfo si_funcs[MAXFUNCS];
  83 };
  84
  85 struct businfo {
  86         uint16_t iobase, iolimit;               /* I/O window */
  87         uint32_t membase32, memlimit32;         /* mmio window below 4GB */
  88         uint64_t membase64, memlimit64;         /* mmio window above 4GB */
  89         struct slotinfo slotinfo[MAXSLOTS];
  90 };
  91
  92 static struct businfo *pci_businfo[MAXBUSES];
  93
  94 SET_DECLARE(pci_devemu_set, struct pci_devemu);
  95
  96 static uint64_t pci_emul_iobase;
  97 static uint64_t pci_emul_membase32;
  98 static uint64_t pci_emul_membase64;
  99
 100 #define PCI_EMUL_IOBASE         0x2000
 101 #define PCI_EMUL_IOLIMIT        0x10000
 102
 103 #define PCI_EMUL_ECFG_BASE      0xE0000000                  /* 3.5GB */
 104 #define PCI_EMUL_ECFG_SIZE      (MAXBUSES * 1024 * 1024)    /* 1MB per bus */
 105 SYSRES_MEM(PCI_EMUL_ECFG_BASE, PCI_EMUL_ECFG_SIZE);
 106
 107 #define PCI_EMUL_MEMLIMIT32     PCI_EMUL_ECFG_BASE
 108
 109 #define PCI_EMUL_MEMBASE64      0xD000000000UL
 110 #define PCI_EMUL_MEMLIMIT64     0xFD00000000UL
 111
 112 static struct pci_devemu *pci_emul_finddev(char *name);
 113 static void pci_lintr_route(struct pci_devinst *pi);
 114 static void pci_lintr_update(struct pci_devinst *pi);
 115 static void pci_cfgrw(struct vmctx *ctx, int vcpu, int in, int bus, int slot,
 116     int func, int coff, int bytes, uint32_t *val);
 117
 118 static __inline void
 119 CFGWRITE(struct pci_devinst *pi, int coff, uint32_t val, int bytes)
 120 {
 121
 122         if (bytes == 1)
 123                 pci_set_cfgdata8(pi, coff, val);
 124         else if (bytes == 2)
 125                 pci_set_cfgdata16(pi, coff, val);
 126         else
 127                 pci_set_cfgdata32(pi, coff, val);
 128 }
 129
 130 static __inline uint32_t
 131 CFGREAD(struct pci_devinst *pi, int coff, int bytes)
 132 {
 133
 134         if (bytes == 1)
 135                 return (pci_get_cfgdata8(pi, coff));
 136         else if (bytes == 2)
 137                 return (pci_get_cfgdata16(pi, coff));
 138         else
 139                 return (pci_get_cfgdata32(pi, coff));
 140 }
 141
 142 /*
 143  * I/O access
 144  */
 145
 146 /*
 147  * Slot options are in the form:
 148  *
 149  *  <bus>:<slot>:<func>,<emul>[,<config>]
 150  *  <slot>[:<func>],<emul>[,<config>]
 151  *
 152  *  slot is 0..31
 153  *  func is 0..7
 154  *  emul is a string describing the type of PCI device e.g. virtio-net
 155  *  config is an optional string, depending on the device, that can be
 156  *  used for configuration.
 157  *   Examples are:
 158  *     1,virtio-net,tap0
 159  *     3:0,dummy
 160  */
 161 static void
 162 pci_parse_slot_usage(char *aopt)
 163 {
 164
 165         fprintf(stderr, "Invalid PCI slot info field \"%s\"\n", aopt);
 166 }
 167
 168 int
 169 pci_parse_slot(char *opt)
 170 {
 171         struct businfo *bi;
 172         struct slotinfo *si;
 173         char *emul, *config, *str, *cp;
 174         int error, bnum, snum, fnum;
 175
 176         error = -1;
 177         str = strdup(opt);
 178
 179         emul = config = NULL;
 180         if ((cp = strchr(str, ',')) != NULL) {
 181                 *cp = '\0';
 182                 emul = cp + 1;
 183                 if ((cp = strchr(emul, ',')) != NULL) {
 184                         *cp = '\0';
 185                         config = cp + 1;
 186                 }
 187         } else {
 188                 pci_parse_slot_usage(opt);
 189                 goto done;
 190         }
 191
 192         /* <bus>:<slot>:<func> */
 193         if (sscanf(str, "%d:%d:%d", &bnum, &snum, &fnum) != 3) {
 194                 bnum = 0;
 195                 /* <slot>:<func> */
 196                 if (sscanf(str, "%d:%d", &snum, &fnum) != 2) {
 197                         fnum = 0;
 198                         /* <slot> */
 199                         if (sscanf(str, "%d", &snum) != 1) {
 200                                 snum = -1;
 201                         }
 202                 }
 203         }
 204
 205         if (bnum < 0 || bnum >= MAXBUSES || snum < 0 || snum >= MAXSLOTS ||
 206             fnum < 0 || fnum >= MAXFUNCS) {
 207                 pci_parse_slot_usage(opt);
 208                 goto done;
 209         }
 210
 211         if (pci_businfo[bnum] == NULL)
 212                 pci_businfo[bnum] = calloc(1, sizeof(struct businfo));
 213
 214         bi = pci_businfo[bnum];
 215         si = &bi->slotinfo[snum];
 216
 217         if (si->si_funcs[fnum].fi_name != NULL) {
 218                 fprintf(stderr, "pci slot %d:%d already occupied!\n",
 219                         snum, fnum);
 220                 goto done;
 221         }
 222
 223         if (pci_emul_finddev(emul) == NULL) {
 224                 fprintf(stderr, "pci slot %d:%d: unknown device \"%s\"\n",
 225                         snum, fnum, emul);
 226                 goto done;
 227         }
 228
 229         error = 0;
 230         si->si_funcs[fnum].fi_name = emul;
 231         si->si_funcs[fnum].fi_param = config;
 232
 233 done:
 234         if (error)
 235                 free(str);
 236
 237         return (error);
 238 }
 239
 240 void
 241 pci_print_supported_devices()
 242 {
 243         struct pci_devemu **pdpp, *pdp;
 244
 245         SET_FOREACH(pdpp, pci_devemu_set) {
 246                 pdp = *pdpp;
 247                 printf("%s\n", pdp->pe_emu);
 248         }
 249 }
 250
 251 static int
 252 pci_valid_pba_offset(struct pci_devinst *pi, uint64_t offset)
 253 {
 254
 255         if (offset < pi->pi_msix.pba_offset)
 256                 return (0);
 257
 258         if (offset >= pi->pi_msix.pba_offset + pi->pi_msix.pba_size) {
 259                 return (0);
 260         }
 261
 262         return (1);
 263 }
 264
 265 int
 266 pci_emul_msix_twrite(struct pci_devinst *pi, uint64_t offset, int size,
 267                      uint64_t value)
 268 {
 269         int msix_entry_offset;
 270         int tab_index;
 271         char *dest;
 272
 273         /* support only 4 or 8 byte writes */
 274         if (size != 4 && size != 8)
 275                 return (-1);
 276
 277         /*
 278          * Return if table index is beyond what device supports
 279          */
 280         tab_index = offset / MSIX_TABLE_ENTRY_SIZE;
 281         if (tab_index >= pi->pi_msix.table_count)
 282                 return (-1);
 283
 284         msix_entry_offset = offset % MSIX_TABLE_ENTRY_SIZE;
 285
 286         /* support only aligned writes */
 287         if ((msix_entry_offset % size) != 0)
 288                 return (-1);
 289
 290         dest = (char *)(pi->pi_msix.table + tab_index);
 291         dest += msix_entry_offset;
 292
 293         if (size == 4)
 294                 *((uint32_t *)dest) = value;
 295         else
 296                 *((uint64_t *)dest) = value;
 297
 298         return (0);
 299 }
 300
 301 uint64_t
 302 pci_emul_msix_tread(struct pci_devinst *pi, uint64_t offset, int size)
 303 {
 304         char *dest;
 305         int msix_entry_offset;
 306         int tab_index;
 307         uint64_t retval = ~0;
 308
 309         /*
 310          * The PCI standard only allows 4 and 8 byte accesses to the MSI-X
 311          * table but we also allow 1 byte access to accommodate reads from
 312          * ddb.
 313          */
 314         if (size != 1 && size != 4 && size != 8)
 315                 return (retval);
 316
 317         msix_entry_offset = offset % MSIX_TABLE_ENTRY_SIZE;
 318
 319         /* support only aligned reads */
 320         if ((msix_entry_offset % size) != 0) {
 321                 return (retval);
 322         }
 323
 324         tab_index = offset / MSIX_TABLE_ENTRY_SIZE;
 325
 326         if (tab_index < pi->pi_msix.table_count) {
 327                 /* valid MSI-X Table access */
 328                 dest = (char *)(pi->pi_msix.table + tab_index);
 329                 dest += msix_entry_offset;
 330
 331                 if (size == 1)
 332                         retval = *((uint8_t *)dest);
 333                 else if (size == 4)
 334                         retval = *((uint32_t *)dest);
 335                 else
 336                         retval = *((uint64_t *)dest);
 337         } else if (pci_valid_pba_offset(pi, offset)) {
 338                 /* return 0 for PBA access */
 339                 retval = 0;
 340         }
 341
 342         return (retval);
 343 }
 344
 345 int
 346 pci_msix_table_bar(struct pci_devinst *pi)
 347 {
 348
 349         if (pi->pi_msix.table != NULL)
 350                 return (pi->pi_msix.table_bar);
 351         else
 352                 return (-1);
 353 }
 354
 355 int
 356 pci_msix_pba_bar(struct pci_devinst *pi)
 357 {
 358
 359         if (pi->pi_msix.table != NULL)
 360                 return (pi->pi_msix.pba_bar);
 361         else
 362                 return (-1);
 363 }
 364
 365 static int
 366 pci_emul_io_handler(struct vmctx *ctx, int vcpu, int in, int port, int bytes,
 367                     uint32_t *eax, void *arg)
 368 {
 369         struct pci_devinst *pdi = arg;
 370         struct pci_devemu *pe = pdi->pi_d;
 371         uint64_t offset;
 372         int i;
 373
 374         for (i = 0; i <= PCI_BARMAX; i++) {
 375                 if (pdi->pi_bar[i].type == PCIBAR_IO &&
 376                     port >= pdi->pi_bar[i].addr &&
 377                     port + bytes <= pdi->pi_bar[i].addr + pdi->pi_bar[i].size) {
 378                         offset = port - pdi->pi_bar[i].addr;
 379                         if (in)
 380                                 *eax = (*pe->pe_barread)(ctx, vcpu, pdi, i,
 381                                                          offset, bytes);
 382                         else
 383                                 (*pe->pe_barwrite)(ctx, vcpu, pdi, i, offset,
 384                                                    bytes, *eax);
 385                         return (0);
 386                 }
 387         }
 388         return (-1);
 389 }
 390
 391 static int
 392 pci_emul_mem_handler(struct vmctx *ctx, int vcpu, int dir, uint64_t addr,
 393                      int size, uint64_t *val, void *arg1, long arg2)
 394 {
 395         struct pci_devinst *pdi = arg1;
 396         struct pci_devemu *pe = pdi->pi_d;
 397         uint64_t offset;
 398         int bidx = (int) arg2;
 399
 400         assert(bidx <= PCI_BARMAX);
 401         assert(pdi->pi_bar[bidx].type == PCIBAR_MEM32 ||
 402                pdi->pi_bar[bidx].type == PCIBAR_MEM64);
 403         assert(addr >= pdi->pi_bar[bidx].addr &&
 404                addr + size <= pdi->pi_bar[bidx].addr + pdi->pi_bar[bidx].size);
 405
 406         offset = addr - pdi->pi_bar[bidx].addr;
 407
 408         if (dir == MEM_F_WRITE) {
 409                 if (size == 8) {
 410                         (*pe->pe_barwrite)(ctx, vcpu, pdi, bidx, offset,
 411                                            4, *val & 0xffffffff);
 412                         (*pe->pe_barwrite)(ctx, vcpu, pdi, bidx, offset + 4,
 413                                            4, *val >> 32);
 414                 } else {
 415                         (*pe->pe_barwrite)(ctx, vcpu, pdi, bidx, offset,
 416                                            size, *val);
 417                 }
 418         } else {
 419                 if (size == 8) {
 420                         *val = (*pe->pe_barread)(ctx, vcpu, pdi, bidx,
 421                                                  offset, 4);
 422                         *val |= (*pe->pe_barread)(ctx, vcpu, pdi, bidx,
 423                                                   offset + 4, 4) << 32;
 424                 } else {
 425                         *val = (*pe->pe_barread)(ctx, vcpu, pdi, bidx,
 426                                                  offset, size);
 427                 }
 428         }
 429
 430         return (0);
 431 }
 432
 433
 434 static int
 435 pci_emul_alloc_resource(uint64_t *baseptr, uint64_t limit, uint64_t size,
 436                         uint64_t *addr)
 437 {
 438         uint64_t base;
 439
 440         assert((size & (size - 1)) == 0);       /* must be a power of 2 */
 441
 442         base = roundup2(*baseptr, size);
 443
 444         if (base + size <= limit) {
 445                 *addr = base;
 446                 *baseptr = base + size;
 447                 return (0);
 448         } else
 449                 return (-1);
 450 }
 451
 452 int
 453 pci_emul_alloc_bar(struct pci_devinst *pdi, int idx, enum pcibar_type type,
 454                    uint64_t size)
 455 {
 456
 457         return (pci_emul_alloc_pbar(pdi, idx, 0, type, size));
 458 }
 459
 460 /*
 461  * Register (or unregister) the MMIO or I/O region associated with the BAR
 462  * register 'idx' of an emulated pci device.
 463  */
 464 static void
 465 modify_bar_registration(struct pci_devinst *pi, int idx, int registration)
 466 {
 467         int error;
 468         struct inout_port iop;
 469         struct mem_range mr;
 470
 471         switch (pi->pi_bar[idx].type) {
 472         case PCIBAR_IO:
 473                 bzero(&iop, sizeof(struct inout_port));
 474                 iop.name = pi->pi_name;
 475                 iop.port = pi->pi_bar[idx].addr;
 476                 iop.size = pi->pi_bar[idx].size;
 477                 if (registration) {
 478                         iop.flags = IOPORT_F_INOUT;
 479                         iop.handler = pci_emul_io_handler;
 480                         iop.arg = pi;
 481                         error = register_inout(&iop);
 482                 } else
 483                         error = unregister_inout(&iop);
 484                 break;
 485         case PCIBAR_MEM32:
 486         case PCIBAR_MEM64:
 487                 bzero(&mr, sizeof(struct mem_range));
 488                 mr.name = pi->pi_name;
 489                 mr.base = pi->pi_bar[idx].addr;
 490                 mr.size = pi->pi_bar[idx].size;
 491                 if (registration) {
 492                         mr.flags = MEM_F_RW;
 493                         mr.handler = pci_emul_mem_handler;
 494                         mr.arg1 = pi;
 495                         mr.arg2 = idx;
 496                         error = register_mem(&mr);
 497                 } else
 498                         error = unregister_mem(&mr);
 499                 break;
 500         default:
 501                 error = EINVAL;
 502                 break;
 503         }
 504         assert(error == 0);
 505 }
 506
 507 static void
 508 unregister_bar(struct pci_devinst *pi, int idx)
 509 {
 510
 511         modify_bar_registration(pi, idx, 0);
 512 }
 513
 514 static void
 515 register_bar(struct pci_devinst *pi, int idx)
 516 {
 517
 518         modify_bar_registration(pi, idx, 1);
 519 }
 520
 521 /* Are we decoding i/o port accesses for the emulated pci device? */
 522 static int
 523 porten(struct pci_devinst *pi)
 524 {
 525         uint16_t cmd;
 526
 527         cmd = pci_get_cfgdata16(pi, PCIR_COMMAND);
 528
 529         return (cmd & PCIM_CMD_PORTEN);
 530 }
 531
 532 /* Are we decoding memory accesses for the emulated pci device? */
 533 static int
 534 memen(struct pci_devinst *pi)
 535 {
 536         uint16_t cmd;
 537
 538         cmd = pci_get_cfgdata16(pi, PCIR_COMMAND);
 539
 540         return (cmd & PCIM_CMD_MEMEN);
 541 }
 542
 543 /*
 544  * Update the MMIO or I/O address that is decoded by the BAR register.
 545  *
 546  * If the pci device has enabled the address space decoding then intercept
 547  * the address range decoded by the BAR register.
 548  */
 549 static void
 550 update_bar_address(struct pci_devinst *pi, uint64_t addr, int idx, int type)
 551 {
 552         int decode;
 553
 554         if (pi->pi_bar[idx].type == PCIBAR_IO)
 555                 decode = porten(pi);
 556         else
 557                 decode = memen(pi);
 558
 559         if (decode)
 560                 unregister_bar(pi, idx);
 561
 562         switch (type) {
 563         case PCIBAR_IO:
 564         case PCIBAR_MEM32:
 565                 pi->pi_bar[idx].addr = addr;
 566                 break;
 567         case PCIBAR_MEM64:
 568                 pi->pi_bar[idx].addr &= ~0xffffffffUL;
 569                 pi->pi_bar[idx].addr |= addr;
 570                 break;
 571         case PCIBAR_MEMHI64:
 572                 pi->pi_bar[idx].addr &= 0xffffffff;
 573                 pi->pi_bar[idx].addr |= addr;
 574                 break;
 575         default:
 576                 assert(0);
 577         }
 578
 579         if (decode)
 580                 register_bar(pi, idx);
 581 }
 582
 583 int
 584 pci_emul_alloc_pbar(struct pci_devinst *pdi, int idx, uint64_t hostbase,
 585                     enum pcibar_type type, uint64_t size)
 586 {
 587         int error;
 588         uint64_t *baseptr, limit, addr, mask, lobits, bar;
 589         uint16_t cmd, enbit;
 590
 591         assert(idx >= 0 && idx <= PCI_BARMAX);
 592
 593         if ((size & (size - 1)) != 0)
 594                 size = 1UL << flsl(size);       /* round up to a power of 2 */
 595
 596         /* Enforce minimum BAR sizes required by the PCI standard */
 597         if (type == PCIBAR_IO) {
 598                 if (size < 4)
 599                         size = 4;
 600         } else {
 601                 if (size < 16)
 602                         size = 16;
 603         }
 604
 605         switch (type) {
 606         case PCIBAR_NONE:
 607                 baseptr = NULL;
 608                 addr = mask = lobits = enbit = 0;
 609                 break;
 610         case PCIBAR_IO:
 611                 baseptr = &pci_emul_iobase;
 612                 limit = PCI_EMUL_IOLIMIT;
 613                 mask = PCIM_BAR_IO_BASE;
 614                 lobits = PCIM_BAR_IO_SPACE;
 615                 enbit = PCIM_CMD_PORTEN;
 616                 break;
 617         case PCIBAR_MEM64:
 618                 /*
 619                  * XXX
 620                  * Some drivers do not work well if the 64-bit BAR is allocated
 621                  * above 4GB. Allow for this by allocating small requests under
 622                  * 4GB unless then allocation size is larger than some arbitrary
 623                  * number (32MB currently).
 624                  */
 625                 if (size > 32 * 1024 * 1024) {
 626                         /*
 627                          * XXX special case for device requiring peer-peer DMA
 628                          */
 629                         if (size == 0x100000000UL)
 630                                 baseptr = &hostbase;
 631                         else
 632                                 baseptr = &pci_emul_membase64;
 633                         limit = PCI_EMUL_MEMLIMIT64;
 634                         mask = PCIM_BAR_MEM_BASE;
 635                         lobits = PCIM_BAR_MEM_SPACE | PCIM_BAR_MEM_64 |
 636                                  PCIM_BAR_MEM_PREFETCH;
 637                         break;
 638                 } else {
 639                         baseptr = &pci_emul_membase32;
 640                         limit = PCI_EMUL_MEMLIMIT32;
 641                         mask = PCIM_BAR_MEM_BASE;
 642                         lobits = PCIM_BAR_MEM_SPACE | PCIM_BAR_MEM_64;
 643                 }
 644                 enbit = PCIM_CMD_MEMEN;
 645                 break;
 646         case PCIBAR_MEM32:
 647                 baseptr = &pci_emul_membase32;
 648                 limit = PCI_EMUL_MEMLIMIT32;
 649                 mask = PCIM_BAR_MEM_BASE;
 650                 lobits = PCIM_BAR_MEM_SPACE | PCIM_BAR_MEM_32;
 651                 enbit = PCIM_CMD_MEMEN;
 652                 break;
 653         default:
 654                 printf("pci_emul_alloc_base: invalid bar type %d\n", type);
 655                 assert(0);
 656         }
 657
 658         if (baseptr != NULL) {
 659                 error = pci_emul_alloc_resource(baseptr, limit, size, &addr);
 660                 if (error != 0)
 661                         return (error);
 662         }
 663
 664         pdi->pi_bar[idx].type = type;
 665         pdi->pi_bar[idx].addr = addr;
 666         pdi->pi_bar[idx].size = size;
 667
 668         /* Initialize the BAR register in config space */
 669         bar = (addr & mask) | lobits;
 670         pci_set_cfgdata32(pdi, PCIR_BAR(idx), bar);
 671
 672         if (type == PCIBAR_MEM64) {
 673                 assert(idx + 1 <= PCI_BARMAX);
 674                 pdi->pi_bar[idx + 1].type = PCIBAR_MEMHI64;
 675                 pci_set_cfgdata32(pdi, PCIR_BAR(idx + 1), bar >> 32);
 676         }
 677
 678         cmd = pci_get_cfgdata16(pdi, PCIR_COMMAND);
 679         if ((cmd & enbit) != enbit)
 680                 pci_set_cfgdata16(pdi, PCIR_COMMAND, cmd | enbit);
 681         register_bar(pdi, idx);
 682
 683         return (0);
 684 }
 685
 686 #define CAP_START_OFFSET        0x40
 687 static int
 688 pci_emul_add_capability(struct pci_devinst *pi, u_char *capdata, int caplen)
 689 {
 690         int i, capoff, reallen;
 691         uint16_t sts;
 692
 693         assert(caplen > 0);
 694
 695         reallen = roundup2(caplen, 4);          /* dword aligned */
 696
 697         sts = pci_get_cfgdata16(pi, PCIR_STATUS);
 698         if ((sts & PCIM_STATUS_CAPPRESENT) == 0)
 699                 capoff = CAP_START_OFFSET;
 700         else
 701                 capoff = pi->pi_capend + 1;
 702
 703         /* Check if we have enough space */
 704         if (capoff + reallen > PCI_REGMAX + 1)
 705                 return (-1);
 706
 707         /* Set the previous capability pointer */
 708         if ((sts & PCIM_STATUS_CAPPRESENT) == 0) {
 709                 pci_set_cfgdata8(pi, PCIR_CAP_PTR, capoff);
 710                 pci_set_cfgdata16(pi, PCIR_STATUS, sts|PCIM_STATUS_CAPPRESENT);
 711         } else
 712                 pci_set_cfgdata8(pi, pi->pi_prevcap + 1, capoff);
 713
 714         /* Copy the capability */
 715         for (i = 0; i < caplen; i++)
 716                 pci_set_cfgdata8(pi, capoff + i, capdata[i]);
 717
 718         /* Set the next capability pointer */
 719         pci_set_cfgdata8(pi, capoff + 1, 0);
 720
 721         pi->pi_prevcap = capoff;
 722         pi->pi_capend = capoff + reallen - 1;
 723         return (0);
 724 }
 725
 726 static struct pci_devemu *
 727 pci_emul_finddev(char *name)
 728 {
 729         struct pci_devemu **pdpp, *pdp;
 730
 731         SET_FOREACH(pdpp, pci_devemu_set) {
 732                 pdp = *pdpp;
 733                 if (!strcmp(pdp->pe_emu, name)) {
 734                         return (pdp);
 735                 }
 736         }
 737
 738         return (NULL);
 739 }
 740
 741 static int
 742 pci_emul_init(struct vmctx *ctx, struct pci_devemu *pde, int bus, int slot,
 743     int func, struct funcinfo *fi)
 744 {
 745         struct pci_devinst *pdi;
 746         int err;
 747
 748         pdi = calloc(1, sizeof(struct pci_devinst));
 749
 750         pdi->pi_vmctx = ctx;
 751         pdi->pi_bus = bus;
 752         pdi->pi_slot = slot;
 753         pdi->pi_func = func;
 754         pthread_mutex_init(&pdi->pi_lintr.lock, NULL);
 755         pdi->pi_lintr.pin = 0;
 756         pdi->pi_lintr.state = IDLE;
 757         pdi->pi_lintr.pirq_pin = 0;
 758         pdi->pi_lintr.ioapic_irq = 0;
 759         pdi->pi_d = pde;
 760         snprintf(pdi->pi_name, PI_NAMESZ, "%s-pci-%d", pde->pe_emu, slot);
 761
 762         /* Disable legacy interrupts */
 763         pci_set_cfgdata8(pdi, PCIR_INTLINE, 255);
 764         pci_set_cfgdata8(pdi, PCIR_INTPIN, 0);
 765
 766         pci_set_cfgdata8(pdi, PCIR_COMMAND, PCIM_CMD_BUSMASTEREN);
 767
 768         err = (*pde->pe_init)(ctx, pdi, fi->fi_param);
 769         if (err == 0)
 770                 fi->fi_devi = pdi;
 771         else
 772                 free(pdi);
 773
 774         return (err);
 775 }
 776
 777 void
 778 pci_populate_msicap(struct msicap *msicap, int msgnum, int nextptr)
 779 {
 780         int mmc;
 781
 782         /* Number of msi messages must be a power of 2 between 1 and 32 */
 783         assert((msgnum & (msgnum - 1)) == 0 && msgnum >= 1 && msgnum <= 32);
 784         mmc = ffs(msgnum) - 1;
 785
 786         bzero(msicap, sizeof(struct msicap));
 787         msicap->capid = PCIY_MSI;
 788         msicap->nextptr = nextptr;
 789         msicap->msgctrl = PCIM_MSICTRL_64BIT | (mmc << 1);
 790 }
 791
 792 int
 793 pci_emul_add_msicap(struct pci_devinst *pi, int msgnum)
 794 {
 795         struct msicap msicap;
 796
 797         pci_populate_msicap(&msicap, msgnum, 0);
 798
 799         return (pci_emul_add_capability(pi, (u_char *)&msicap, sizeof(msicap)));
 800 }
 801
 802 static void
 803 pci_populate_msixcap(struct msixcap *msixcap, int msgnum, int barnum,
 804                      uint32_t msix_tab_size)
 805 {
 806
 807         assert(msix_tab_size % 4096 == 0);
 808
 809         bzero(msixcap, sizeof(struct msixcap));
 810         msixcap->capid = PCIY_MSIX;
 811
 812         /*
 813          * Message Control Register, all fields set to
 814          * zero except for the Table Size.
 815          * Note: Table size N is encoded as N-1
 816          */
 817         msixcap->msgctrl = msgnum - 1;
 818
 819         /*
 820          * MSI-X BAR setup:
 821          * - MSI-X table start at offset 0
 822          * - PBA table starts at a 4K aligned offset after the MSI-X table
 823          */
 824         msixcap->table_info = barnum & PCIM_MSIX_BIR_MASK;
 825         msixcap->pba_info = msix_tab_size | (barnum & PCIM_MSIX_BIR_MASK);
 826 }
 827
 828 static void
 829 pci_msix_table_init(struct pci_devinst *pi, int table_entries)
 830 {
 831         int i, table_size;
 832
 833         assert(table_entries > 0);
 834         assert(table_entries <= MAX_MSIX_TABLE_ENTRIES);
 835
 836         table_size = table_entries * MSIX_TABLE_ENTRY_SIZE;
 837         pi->pi_msix.table = calloc(1, table_size);
 838
 839         /* set mask bit of vector control register */
 840         for (i = 0; i < table_entries; i++)
 841                 pi->pi_msix.table[i].vector_control |= PCIM_MSIX_VCTRL_MASK;
 842 }
 843
 844 int
 845 pci_emul_add_msixcap(struct pci_devinst *pi, int msgnum, int barnum)
 846 {
 847         uint32_t tab_size;
 848         struct msixcap msixcap;
 849
 850         assert(msgnum >= 1 && msgnum <= MAX_MSIX_TABLE_ENTRIES);
 851         assert(barnum >= 0 && barnum <= PCIR_MAX_BAR_0);
 852
 853         tab_size = msgnum * MSIX_TABLE_ENTRY_SIZE;
 854
 855         /* Align table size to nearest 4K */
 856         tab_size = roundup2(tab_size, 4096);
 857
 858         pi->pi_msix.table_bar = barnum;
 859         pi->pi_msix.pba_bar   = barnum;
 860         pi->pi_msix.table_offset = 0;
 861         pi->pi_msix.table_count = msgnum;
 862         pi->pi_msix.pba_offset = tab_size;
 863         pi->pi_msix.pba_size = PBA_SIZE(msgnum);
 864
 865         pci_msix_table_init(pi, msgnum);
 866
 867         pci_populate_msixcap(&msixcap, msgnum, barnum, tab_size);
 868
 869         /* allocate memory for MSI-X Table and PBA */
 870         pci_emul_alloc_bar(pi, barnum, PCIBAR_MEM32,
 871                                 tab_size + pi->pi_msix.pba_size);
 872
 873         return (pci_emul_add_capability(pi, (u_char *)&msixcap,
 874                                         sizeof(msixcap)));
 875 }
 876
 877 void
 878 msixcap_cfgwrite(struct pci_devinst *pi, int capoff, int offset,
 879                  int bytes, uint32_t val)
 880 {
 881         uint16_t msgctrl, rwmask;
 882         int off;
 883
 884         off = offset - capoff;
 885         /* Message Control Register */
 886         if (off == 2 && bytes == 2) {
 887                 rwmask = PCIM_MSIXCTRL_MSIX_ENABLE | PCIM_MSIXCTRL_FUNCTION_MASK;
 888                 msgctrl = pci_get_cfgdata16(pi, offset);
 889                 msgctrl &= ~rwmask;
 890                 msgctrl |= val & rwmask;
 891                 val = msgctrl;
 892
 893                 pi->pi_msix.enabled = val & PCIM_MSIXCTRL_MSIX_ENABLE;
 894                 pi->pi_msix.function_mask = val & PCIM_MSIXCTRL_FUNCTION_MASK;
 895                 pci_lintr_update(pi);
 896         }
 897
 898         CFGWRITE(pi, offset, val, bytes);
 899 }
 900
 901 void
 902 msicap_cfgwrite(struct pci_devinst *pi, int capoff, int offset,
 903                 int bytes, uint32_t val)
 904 {
 905         uint16_t msgctrl, rwmask, msgdata, mme;
 906         uint32_t addrlo;
 907
 908         /*
 909          * If guest is writing to the message control register make sure
 910          * we do not overwrite read-only fields.
 911          */
 912         if ((offset - capoff) == 2 && bytes == 2) {
 913                 rwmask = PCIM_MSICTRL_MME_MASK | PCIM_MSICTRL_MSI_ENABLE;
 914                 msgctrl = pci_get_cfgdata16(pi, offset);
 915                 msgctrl &= ~rwmask;
 916                 msgctrl |= val & rwmask;
 917                 val = msgctrl;
 918
 919                 addrlo = pci_get_cfgdata32(pi, capoff + 4);
 920                 if (msgctrl & PCIM_MSICTRL_64BIT)
 921                         msgdata = pci_get_cfgdata16(pi, capoff + 12);
 922                 else
 923                         msgdata = pci_get_cfgdata16(pi, capoff + 8);
 924
 925                 mme = msgctrl & PCIM_MSICTRL_MME_MASK;
 926                 pi->pi_msi.enabled = msgctrl & PCIM_MSICTRL_MSI_ENABLE ? 1 : 0;
 927                 if (pi->pi_msi.enabled) {
 928                         pi->pi_msi.addr = addrlo;
 929                         pi->pi_msi.msg_data = msgdata;
 930                         pi->pi_msi.maxmsgnum = 1 << (mme >> 4);
 931                 } else {
 932                         pi->pi_msi.maxmsgnum = 0;
 933                 }
 934                 pci_lintr_update(pi);
 935         }
 936
 937         CFGWRITE(pi, offset, val, bytes);
 938 }
 939
 940 void
 941 pciecap_cfgwrite(struct pci_devinst *pi, int capoff, int offset,
 942                  int bytes, uint32_t val)
 943 {
 944
 945         /* XXX don't write to the readonly parts */
 946         CFGWRITE(pi, offset, val, bytes);
 947 }
 948
 949 #define PCIECAP_VERSION 0x2
 950 int
 951 pci_emul_add_pciecap(struct pci_devinst *pi, int type)
 952 {
 953         int err;
 954         struct pciecap pciecap;
 955
 956         if (type != PCIEM_TYPE_ROOT_PORT)
 957                 return (-1);
 958
 959         bzero(&pciecap, sizeof(pciecap));
 960
 961         pciecap.capid = PCIY_EXPRESS;
 962         pciecap.pcie_capabilities = PCIECAP_VERSION | PCIEM_TYPE_ROOT_PORT;
 963         pciecap.link_capabilities = 0x411;      /* gen1, x1 */
 964         pciecap.link_status = 0x11;             /* gen1, x1 */
 965
 966         err = pci_emul_add_capability(pi, (u_char *)&pciecap, sizeof(pciecap));
 967         return (err);
 968 }
 969
 970 /*
 971  * This function assumes that 'coff' is in the capabilities region of the
 972  * config space.
 973  */
 974 static void
 975 pci_emul_capwrite(struct pci_devinst *pi, int offset, int bytes, uint32_t val)
 976 {
 977         int capid;
 978         uint8_t capoff, nextoff;
 979
 980         /* Do not allow un-aligned writes */
 981         if ((offset & (bytes - 1)) != 0)
 982                 return;
 983
 984         /* Find the capability that we want to update */
 985         capoff = CAP_START_OFFSET;
 986         while (1) {
 987                 nextoff = pci_get_cfgdata8(pi, capoff + 1);
 988                 if (nextoff == 0)
 989                         break;
 990                 if (offset >= capoff && offset < nextoff)
 991                         break;
 992
 993                 capoff = nextoff;
 994         }
 995         assert(offset >= capoff);
 996
 997         /*
 998          * Capability ID and Next Capability Pointer are readonly.
 999          * However, some o/s's do 4-byte writes that include these.
1000          * For this case, trim the write back to 2 bytes and adjust
1001          * the data.
1002          */
1003         if (offset == capoff || offset == capoff + 1) {
1004                 if (offset == capoff && bytes == 4) {
1005                         bytes = 2;
1006                         offset += 2;
1007                         val >>= 16;
1008                 } else
1009                         return;
1010         }
1011
1012         capid = pci_get_cfgdata8(pi, capoff);
1013         switch (capid) {
1014         case PCIY_MSI:
1015                 msicap_cfgwrite(pi, capoff, offset, bytes, val);
1016                 break;
1017         case PCIY_MSIX:
1018                 msixcap_cfgwrite(pi, capoff, offset, bytes, val);
1019                 break;
1020         case PCIY_EXPRESS:
1021                 pciecap_cfgwrite(pi, capoff, offset, bytes, val);
1022                 break;
1023         default:
1024                 break;
1025         }
1026 }
1027
1028 static int
1029 pci_emul_iscap(struct pci_devinst *pi, int offset)
1030 {
1031         uint16_t sts;
1032
1033         sts = pci_get_cfgdata16(pi, PCIR_STATUS);
1034         if ((sts & PCIM_STATUS_CAPPRESENT) != 0) {
1035                 if (offset >= CAP_START_OFFSET && offset <= pi->pi_capend)
1036                         return (1);
1037         }
1038         return (0);
1039 }
1040
1041 static int
1042 pci_emul_fallback_handler(struct vmctx *ctx, int vcpu, int dir, uint64_t addr,
1043                           int size, uint64_t *val, void *arg1, long arg2)
1044 {
1045         /*
1046          * Ignore writes; return 0xff's for reads. The mem read code
1047          * will take care of truncating to the correct size.
1048          */
1049         if (dir == MEM_F_READ) {
1050                 *val = 0xffffffffffffffff;
1051         }
1052
1053         return (0);
1054 }
1055
1056 static int
1057 pci_emul_ecfg_handler(struct vmctx *ctx, int vcpu, int dir, uint64_t addr,
1058     int bytes, uint64_t *val, void *arg1, long arg2)
1059 {
1060         int bus, slot, func, coff, in;
1061
1062         coff = addr & 0xfff;
1063         func = (addr >> 12) & 0x7;
1064         slot = (addr >> 15) & 0x1f;
1065         bus = (addr >> 20) & 0xff;
1066         in = (dir == MEM_F_READ);
1067         if (in)
1068                 *val = ~0UL;
1069         pci_cfgrw(ctx, vcpu, in, bus, slot, func, coff, bytes, (uint32_t *)val);
1070         return (0);
1071 }
1072
1073 uint64_t
1074 pci_ecfg_base(void)
1075 {
1076
1077         return (PCI_EMUL_ECFG_BASE);
1078 }
1079
1080 #define BUSIO_ROUNDUP           32
1081 #define BUSMEM_ROUNDUP          (1024 * 1024)
1082
1083 int
1084 init_pci(struct vmctx *ctx)
1085 {
1086         struct mem_range mr;
1087         struct pci_devemu *pde;
1088         struct businfo *bi;
1089         struct slotinfo *si;
1090         struct funcinfo *fi;
1091         size_t lowmem;
1092         int bus, slot, func;
1093         int error;
1094
1095         pci_emul_iobase = PCI_EMUL_IOBASE;
1096         pci_emul_membase32 = vm_get_lowmem_limit(ctx);
1097         pci_emul_membase64 = PCI_EMUL_MEMBASE64;
1098
1099         for (bus = 0; bus < MAXBUSES; bus++) {
1100                 if ((bi = pci_businfo[bus]) == NULL)
1101                         continue;
1102                 /*
1103                  * Keep track of the i/o and memory resources allocated to
1104                  * this bus.
1105                  */
1106                 bi->iobase = pci_emul_iobase;
1107                 bi->membase32 = pci_emul_membase32;
1108                 bi->membase64 = pci_emul_membase64;
1109
1110                 for (slot = 0; slot < MAXSLOTS; slot++) {
1111                         si = &bi->slotinfo[slot];
1112                         for (func = 0; func < MAXFUNCS; func++) {
1113                                 fi = &si->si_funcs[func];
1114                                 if (fi->fi_name == NULL)
1115                                         continue;
1116                                 pde = pci_emul_finddev(fi->fi_name);
1117                                 assert(pde != NULL);
1118                                 error = pci_emul_init(ctx, pde, bus, slot,
1119                                     func, fi);
1120                                 if (error)
1121                                         return (error);
1122                         }
1123                 }
1124
1125                 /*
1126                  * Add some slop to the I/O and memory resources decoded by
1127                  * this bus to give a guest some flexibility if it wants to
1128                  * reprogram the BARs.
1129                  */
1130                 pci_emul_iobase += BUSIO_ROUNDUP;
1131                 pci_emul_iobase = roundup2(pci_emul_iobase, BUSIO_ROUNDUP);
1132                 bi->iolimit = pci_emul_iobase;
1133
1134                 pci_emul_membase32 += BUSMEM_ROUNDUP;
1135                 pci_emul_membase32 = roundup2(pci_emul_membase32,
1136                     BUSMEM_ROUNDUP);
1137                 bi->memlimit32 = pci_emul_membase32;
1138
1139                 pci_emul_membase64 += BUSMEM_ROUNDUP;
1140                 pci_emul_membase64 = roundup2(pci_emul_membase64,
1141                     BUSMEM_ROUNDUP);
1142                 bi->memlimit64 = pci_emul_membase64;
1143         }
1144
1145         /*
1146          * PCI backends are initialized before routing INTx interrupts
1147          * so that LPC devices are able to reserve ISA IRQs before
1148          * routing PIRQ pins.
1149          */
1150         for (bus = 0; bus < MAXBUSES; bus++) {
1151                 if ((bi = pci_businfo[bus]) == NULL)
1152                         continue;
1153
1154                 for (slot = 0; slot < MAXSLOTS; slot++) {
1155                         si = &bi->slotinfo[slot];
1156                         for (func = 0; func < MAXFUNCS; func++) {
1157                                 fi = &si->si_funcs[func];
1158                                 if (fi->fi_devi == NULL)
1159                                         continue;
1160                                 pci_lintr_route(fi->fi_devi);
1161                         }
1162                 }
1163         }
1164         lpc_pirq_routed();
1165
1166         /*
1167          * The guest physical memory map looks like the following:
1168          * [0,              lowmem)             guest system memory
1169          * [lowmem,         lowmem_limit)       memory hole (may be absent)
1170          * [lowmem_limit,   0xE0000000)         PCI hole (32-bit BAR allocation)
1171          * [0xE0000000,     0xF0000000)         PCI extended config window
1172          * [0xF0000000,     4GB)                LAPIC, IOAPIC, HPET, firmware
1173          * [4GB,            4GB + highmem)
1174          */
1175
1176         /*
1177          * Accesses to memory addresses that are not allocated to system
1178          * memory or PCI devices return 0xff's.
1179          */
1180         lowmem = vm_get_lowmem_size(ctx);
1181         bzero(&mr, sizeof(struct mem_range));
1182         mr.name = "PCI hole";
1183         mr.flags = MEM_F_RW | MEM_F_IMMUTABLE;
1184         mr.base = lowmem;
1185         mr.size = (4ULL * 1024 * 1024 * 1024) - lowmem;
1186         mr.handler = pci_emul_fallback_handler;
1187         error = register_mem_fallback(&mr);
1188         assert(error == 0);
1189
1190         /* PCI extended config space */
1191         bzero(&mr, sizeof(struct mem_range));
1192         mr.name = "PCI ECFG";
1193         mr.flags = MEM_F_RW | MEM_F_IMMUTABLE;
1194         mr.base = PCI_EMUL_ECFG_BASE;
1195         mr.size = PCI_EMUL_ECFG_SIZE;
1196         mr.handler = pci_emul_ecfg_handler;
1197         error = register_mem(&mr);
1198         assert(error == 0);
1199
1200         return (0);
1201 }
1202
1203 static void
1204 pci_apic_prt_entry(int bus, int slot, int pin, int pirq_pin, int ioapic_irq,
1205     void *arg)
1206 {
1207
1208         dsdt_line("  Package ()");
1209         dsdt_line("  {");
1210         dsdt_line("    0x%X,", slot << 16 | 0xffff);
1211         dsdt_line("    0x%02X,", pin - 1);
1212         dsdt_line("    Zero,");
1213         dsdt_line("    0x%X", ioapic_irq);
1214         dsdt_line("  },");
1215 }
1216
1217 static void
1218 pci_pirq_prt_entry(int bus, int slot, int pin, int pirq_pin, int ioapic_irq,
1219     void *arg)
1220 {
1221         char *name;
1222
1223         name = lpc_pirq_name(pirq_pin);
1224         if (name == NULL)
1225                 return;
1226         dsdt_line("  Package ()");
1227         dsdt_line("  {");
1228         dsdt_line("    0x%X,", slot << 16 | 0xffff);
1229         dsdt_line("    0x%02X,", pin - 1);
1230         dsdt_line("    %s,", name);
1231         dsdt_line("    0x00");
1232         dsdt_line("  },");
1233         free(name);
1234 }
1235
1236 /*
1237  * A bhyve virtual machine has a flat PCI hierarchy with a root port
1238  * corresponding to each PCI bus.
1239  */
1240 static void
1241 pci_bus_write_dsdt(int bus)
1242 {
1243         struct businfo *bi;
1244         struct slotinfo *si;
1245         struct pci_devinst *pi;
1246         int count, func, slot;
1247
1248         /*
1249          * If there are no devices on this 'bus' then just return.
1250          */
1251         if ((bi = pci_businfo[bus]) == NULL) {
1252                 /*
1253                  * Bus 0 is special because it decodes the I/O ports used
1254                  * for PCI config space access even if there are no devices
1255                  * on it.
1256                  */
1257                 if (bus != 0)
1258                         return;
1259         }
1260
1261         dsdt_line("  Device (PC%02X)", bus);
1262         dsdt_line("  {");
1263         dsdt_line("    Name (_HID, EisaId (\"PNP0A03\"))");
1264         dsdt_line("    Name (_ADR, Zero)");
1265
1266         dsdt_line("    Method (_BBN, 0, NotSerialized)");
1267         dsdt_line("    {");
1268         dsdt_line("        Return (0x%08X)", bus);
1269         dsdt_line("    }");
1270         dsdt_line("    Name (_CRS, ResourceTemplate ()");
1271         dsdt_line("    {");
1272         dsdt_line("      WordBusNumber (ResourceProducer, MinFixed, "
1273             "MaxFixed, PosDecode,");
1274         dsdt_line("        0x0000,             // Granularity");
1275         dsdt_line("        0x%04X,             // Range Minimum", bus);
1276         dsdt_line("        0x%04X,             // Range Maximum", bus);
1277         dsdt_line("        0x0000,             // Translation Offset");
1278         dsdt_line("        0x0001,             // Length");
1279         dsdt_line("        ,, )");
1280
1281         if (bus == 0) {
1282                 dsdt_indent(3);
1283                 dsdt_fixed_ioport(0xCF8, 8);
1284                 dsdt_unindent(3);
1285
1286                 dsdt_line("      WordIO (ResourceProducer, MinFixed, MaxFixed, "
1287                     "PosDecode, EntireRange,");
1288                 dsdt_line("        0x0000,             // Granularity");
1289                 dsdt_line("        0x0000,             // Range Minimum");
1290                 dsdt_line("        0x0CF7,             // Range Maximum");
1291                 dsdt_line("        0x0000,             // Translation Offset");
1292                 dsdt_line("        0x0CF8,             // Length");
1293                 dsdt_line("        ,, , TypeStatic)");
1294
1295                 dsdt_line("      WordIO (ResourceProducer, MinFixed, MaxFixed, "
1296                     "PosDecode, EntireRange,");
1297                 dsdt_line("        0x0000,             // Granularity");
1298                 dsdt_line("        0x0D00,             // Range Minimum");
1299                 dsdt_line("        0x%04X,             // Range Maximum",
1300                     PCI_EMUL_IOBASE - 1);
1301                 dsdt_line("        0x0000,             // Translation Offset");
1302                 dsdt_line("        0x%04X,             // Length",
1303                     PCI_EMUL_IOBASE - 0x0D00);
1304                 dsdt_line("        ,, , TypeStatic)");
1305
1306                 if (bi == NULL) {
1307                         dsdt_line("    })");
1308                         goto done;
1309                 }
1310         }
1311         assert(bi != NULL);
1312
1313         /* i/o window */
1314         dsdt_line("      WordIO (ResourceProducer, MinFixed, MaxFixed, "
1315             "PosDecode, EntireRange,");
1316         dsdt_line("        0x0000,             // Granularity");
1317         dsdt_line("        0x%04X,             // Range Minimum", bi->iobase);
1318         dsdt_line("        0x%04X,             // Range Maximum",
1319             bi->iolimit - 1);
1320         dsdt_line("        0x0000,             // Translation Offset");
1321         dsdt_line("        0x%04X,             // Length",
1322             bi->iolimit - bi->iobase);
1323         dsdt_line("        ,, , TypeStatic)");
1324
1325         /* mmio window (32-bit) */
1326         dsdt_line("      DWordMemory (ResourceProducer, PosDecode, "
1327             "MinFixed, MaxFixed, NonCacheable, ReadWrite,");
1328         dsdt_line("        0x00000000,         // Granularity");
1329         dsdt_line("        0x%08X,         // Range Minimum\n", bi->membase32);
1330         dsdt_line("        0x%08X,         // Range Maximum\n",
1331             bi->memlimit32 - 1);
1332         dsdt_line("        0x00000000,         // Translation Offset");
1333         dsdt_line("        0x%08X,         // Length\n",
1334             bi->memlimit32 - bi->membase32);
1335         dsdt_line("        ,, , AddressRangeMemory, TypeStatic)");
1336
1337         /* mmio window (64-bit) */
1338         dsdt_line("      QWordMemory (ResourceProducer, PosDecode, "
1339             "MinFixed, MaxFixed, NonCacheable, ReadWrite,");
1340         dsdt_line("        0x0000000000000000, // Granularity");
1341         dsdt_line("        0x%016lX, // Range Minimum\n", bi->membase64);
1342         dsdt_line("        0x%016lX, // Range Maximum\n",
1343             bi->memlimit64 - 1);
1344         dsdt_line("        0x0000000000000000, // Translation Offset");
1345         dsdt_line("        0x%016lX, // Length\n",
1346             bi->memlimit64 - bi->membase64);
1347         dsdt_line("        ,, , AddressRangeMemory, TypeStatic)");
1348         dsdt_line("    })");
1349
1350         count = pci_count_lintr(bus);
1351         if (count != 0) {
1352                 dsdt_indent(2);
1353                 dsdt_line("Name (PPRT, Package ()");
1354                 dsdt_line("{");
1355                 pci_walk_lintr(bus, pci_pirq_prt_entry, NULL);
1356                 dsdt_line("})");
1357                 dsdt_line("Name (APRT, Package ()");
1358                 dsdt_line("{");
1359                 pci_walk_lintr(bus, pci_apic_prt_entry, NULL);
1360                 dsdt_line("})");
1361                 dsdt_line("Method (_PRT, 0, NotSerialized)");
1362                 dsdt_line("{");
1363                 dsdt_line("  If (PICM)");
1364                 dsdt_line("  {");
1365                 dsdt_line("    Return (APRT)");
1366                 dsdt_line("  }");
1367                 dsdt_line("  Else");
1368                 dsdt_line("  {");
1369                 dsdt_line("    Return (PPRT)");
1370                 dsdt_line("  }");
1371                 dsdt_line("}");
1372                 dsdt_unindent(2);
1373         }
1374
1375         dsdt_indent(2);
1376         for (slot = 0; slot < MAXSLOTS; slot++) {
1377                 si = &bi->slotinfo[slot];
1378                 for (func = 0; func < MAXFUNCS; func++) {
1379                         pi = si->si_funcs[func].fi_devi;
1380                         if (pi != NULL && pi->pi_d->pe_write_dsdt != NULL)
1381                                 pi->pi_d->pe_write_dsdt(pi);
1382                 }
1383         }
1384         dsdt_unindent(2);
1385 done:
1386         dsdt_line("  }");
1387 }
1388
1389 void
1390 pci_write_dsdt(void)
1391 {
1392         int bus;
1393
1394         dsdt_indent(1);
1395         dsdt_line("Name (PICM, 0x00)");
1396         dsdt_line("Method (_PIC, 1, NotSerialized)");
1397         dsdt_line("{");
1398         dsdt_line("  Store (Arg0, PICM)");
1399         dsdt_line("}");
1400         dsdt_line("");
1401         dsdt_line("Scope (_SB)");
1402         dsdt_line("{");
1403         for (bus = 0; bus < MAXBUSES; bus++)
1404                 pci_bus_write_dsdt(bus);
1405         dsdt_line("}");
1406         dsdt_unindent(1);
1407 }
1408
1409 int
1410 pci_bus_configured(int bus)
1411 {
1412         assert(bus >= 0 && bus < MAXBUSES);
1413         return (pci_businfo[bus] != NULL);
1414 }
1415
1416 int
1417 pci_msi_enabled(struct pci_devinst *pi)
1418 {
1419         return (pi->pi_msi.enabled);
1420 }
1421
1422 int
1423 pci_msi_maxmsgnum(struct pci_devinst *pi)
1424 {
1425         if (pi->pi_msi.enabled)
1426                 return (pi->pi_msi.maxmsgnum);
1427         else
1428                 return (0);
1429 }
1430
1431 int
1432 pci_msix_enabled(struct pci_devinst *pi)
1433 {
1434
1435         return (pi->pi_msix.enabled && !pi->pi_msi.enabled);
1436 }
1437
1438 void
1439 pci_generate_msix(struct pci_devinst *pi, int index)
1440 {
1441         struct msix_table_entry *mte;
1442
1443         if (!pci_msix_enabled(pi))
1444                 return;
1445
1446         if (pi->pi_msix.function_mask)
1447                 return;
1448
1449         if (index >= pi->pi_msix.table_count)
1450                 return;
1451
1452         mte = &pi->pi_msix.table[index];
1453         if ((mte->vector_control & PCIM_MSIX_VCTRL_MASK) == 0) {
1454                 /* XXX Set PBA bit if interrupt is disabled */
1455                 vm_lapic_msi(pi->pi_vmctx, mte->addr, mte->msg_data);
1456         }
1457 }
1458
1459 void
1460 pci_generate_msi(struct pci_devinst *pi, int index)
1461 {
1462
1463         if (pci_msi_enabled(pi) && index < pci_msi_maxmsgnum(pi)) {
1464                 vm_lapic_msi(pi->pi_vmctx, pi->pi_msi.addr,
1465                              pi->pi_msi.msg_data + index);
1466         }
1467 }
1468
1469 static bool
1470 pci_lintr_permitted(struct pci_devinst *pi)
1471 {
1472         uint16_t cmd;
1473
1474         cmd = pci_get_cfgdata16(pi, PCIR_COMMAND);
1475         return (!(pi->pi_msi.enabled || pi->pi_msix.enabled ||
1476                 (cmd & PCIM_CMD_INTxDIS)));
1477 }
1478
1479 void
1480 pci_lintr_request(struct pci_devinst *pi)
1481 {
1482         struct businfo *bi;
1483         struct slotinfo *si;
1484         int bestpin, bestcount, pin;
1485
1486         bi = pci_businfo[pi->pi_bus];
1487         assert(bi != NULL);
1488
1489         /*
1490          * Just allocate a pin from our slot.  The pin will be
1491          * assigned IRQs later when interrupts are routed.
1492          */
1493         si = &bi->slotinfo[pi->pi_slot];
1494         bestpin = 0;
1495         bestcount = si->si_intpins[0].ii_count;
1496         for (pin = 1; pin < 4; pin++) {
1497                 if (si->si_intpins[pin].ii_count < bestcount) {
1498                         bestpin = pin;
1499                         bestcount = si->si_intpins[pin].ii_count;
1500                 }
1501         }
1502
1503         si->si_intpins[bestpin].ii_count++;
1504         pi->pi_lintr.pin = bestpin + 1;
1505         pci_set_cfgdata8(pi, PCIR_INTPIN, bestpin + 1);
1506 }
1507
1508 static void
1509 pci_lintr_route(struct pci_devinst *pi)
1510 {
1511         struct businfo *bi;
1512         struct intxinfo *ii;
1513
1514         if (pi->pi_lintr.pin == 0)
1515                 return;
1516
1517         bi = pci_businfo[pi->pi_bus];
1518         assert(bi != NULL);
1519         ii = &bi->slotinfo[pi->pi_slot].si_intpins[pi->pi_lintr.pin - 1];
1520
1521         /*
1522          * Attempt to allocate an I/O APIC pin for this intpin if one
1523          * is not yet assigned.
1524          */
1525         if (ii->ii_ioapic_irq == 0)
1526                 ii->ii_ioapic_irq = ioapic_pci_alloc_irq(pi);
1527         assert(ii->ii_ioapic_irq > 0);
1528
1529         /*
1530          * Attempt to allocate a PIRQ pin for this intpin if one is
1531          * not yet assigned.
1532          */
1533         if (ii->ii_pirq_pin == 0)
1534                 ii->ii_pirq_pin = pirq_alloc_pin(pi);
1535         assert(ii->ii_pirq_pin > 0);
1536
1537         pi->pi_lintr.ioapic_irq = ii->ii_ioapic_irq;
1538         pi->pi_lintr.pirq_pin = ii->ii_pirq_pin;
1539         pci_set_cfgdata8(pi, PCIR_INTLINE, pirq_irq(ii->ii_pirq_pin));
1540 }
1541
1542 void
1543 pci_lintr_assert(struct pci_devinst *pi)
1544 {
1545
1546         assert(pi->pi_lintr.pin > 0);
1547
1548         pthread_mutex_lock(&pi->pi_lintr.lock);
1549         if (pi->pi_lintr.state == IDLE) {
1550                 if (pci_lintr_permitted(pi)) {
1551                         pi->pi_lintr.state = ASSERTED;
1552                         pci_irq_assert(pi);
1553                 } else
1554                         pi->pi_lintr.state = PENDING;
1555         }
1556         pthread_mutex_unlock(&pi->pi_lintr.lock);
1557 }
1558
1559 void
1560 pci_lintr_deassert(struct pci_devinst *pi)
1561 {
1562
1563         assert(pi->pi_lintr.pin > 0);
1564
1565         pthread_mutex_lock(&pi->pi_lintr.lock);
1566         if (pi->pi_lintr.state == ASSERTED) {
1567                 pi->pi_lintr.state = IDLE;
1568                 pci_irq_deassert(pi);
1569         } else if (pi->pi_lintr.state == PENDING)
1570                 pi->pi_lintr.state = IDLE;
1571         pthread_mutex_unlock(&pi->pi_lintr.lock);
1572 }
1573
1574 static void
1575 pci_lintr_update(struct pci_devinst *pi)
1576 {
1577
1578         pthread_mutex_lock(&pi->pi_lintr.lock);
1579         if (pi->pi_lintr.state == ASSERTED && !pci_lintr_permitted(pi)) {
1580                 pci_irq_deassert(pi);
1581                 pi->pi_lintr.state = PENDING;
1582         } else if (pi->pi_lintr.state == PENDING && pci_lintr_permitted(pi)) {
1583                 pi->pi_lintr.state = ASSERTED;
1584                 pci_irq_assert(pi);
1585         }
1586         pthread_mutex_unlock(&pi->pi_lintr.lock);
1587 }
1588
1589 int
1590 pci_count_lintr(int bus)
1591 {
1592         int count, slot, pin;
1593         struct slotinfo *slotinfo;
1594
1595         count = 0;
1596         if (pci_businfo[bus] != NULL) {
1597                 for (slot = 0; slot < MAXSLOTS; slot++) {
1598                         slotinfo = &pci_businfo[bus]->slotinfo[slot];
1599                         for (pin = 0; pin < 4; pin++) {
1600                                 if (slotinfo->si_intpins[pin].ii_count != 0)
1601                                         count++;
1602                         }
1603                 }
1604         }
1605         return (count);
1606 }
1607
1608 void
1609 pci_walk_lintr(int bus, pci_lintr_cb cb, void *arg)
1610 {
1611         struct businfo *bi;
1612         struct slotinfo *si;
1613         struct intxinfo *ii;
1614         int slot, pin;
1615
1616         if ((bi = pci_businfo[bus]) == NULL)
1617                 return;
1618
1619         for (slot = 0; slot < MAXSLOTS; slot++) {
1620                 si = &bi->slotinfo[slot];
1621                 for (pin = 0; pin < 4; pin++) {
1622                         ii = &si->si_intpins[pin];
1623                         if (ii->ii_count != 0)
1624                                 cb(bus, slot, pin + 1, ii->ii_pirq_pin,
1625                                     ii->ii_ioapic_irq, arg);
1626                 }
1627         }
1628 }
1629
1630 /*
1631  * Return 1 if the emulated device in 'slot' is a multi-function device.
1632  * Return 0 otherwise.
1633  */
1634 static int
1635 pci_emul_is_mfdev(int bus, int slot)
1636 {
1637         struct businfo *bi;
1638         struct slotinfo *si;
1639         int f, numfuncs;
1640
1641         numfuncs = 0;
1642         if ((bi = pci_businfo[bus]) != NULL) {
1643                 si = &bi->slotinfo[slot];
1644                 for (f = 0; f < MAXFUNCS; f++) {
1645                         if (si->si_funcs[f].fi_devi != NULL) {
1646                                 numfuncs++;
1647                         }
1648                 }
1649         }
1650         return (numfuncs > 1);
1651 }
1652
1653 /*
1654  * Ensure that the PCIM_MFDEV bit is properly set (or unset) depending on
1655  * whether or not is a multi-function being emulated in the pci 'slot'.
1656  */
1657 static void
1658 pci_emul_hdrtype_fixup(int bus, int slot, int off, int bytes, uint32_t *rv)
1659 {
1660         int mfdev;
1661
1662         if (off <= PCIR_HDRTYPE && off + bytes > PCIR_HDRTYPE) {
1663                 mfdev = pci_emul_is_mfdev(bus, slot);
1664                 switch (bytes) {
1665                 case 1:
1666                 case 2:
1667                         *rv &= ~PCIM_MFDEV;
1668                         if (mfdev) {
1669                                 *rv |= PCIM_MFDEV;
1670                         }
1671                         break;
1672                 case 4:
1673                         *rv &= ~(PCIM_MFDEV << 16);
1674                         if (mfdev) {
1675                                 *rv |= (PCIM_MFDEV << 16);
1676                         }
1677                         break;
1678                 }
1679         }
1680 }
1681
1682 /*
1683  * Update device state in response to changes to the PCI command
1684  * register.
1685  */
1686 void
1687 pci_emul_cmd_changed(struct pci_devinst *pi, uint16_t old)
1688 {
1689         int i;
1690         uint16_t changed, new;
1691
1692         new = pci_get_cfgdata16(pi, PCIR_COMMAND);
1693         changed = old ^ new;
1694
1695         /*
1696          * If the MMIO or I/O address space decoding has changed then
1697          * register/unregister all BARs that decode that address space.
1698          */
1699         for (i = 0; i <= PCI_BARMAX; i++) {
1700                 switch (pi->pi_bar[i].type) {
1701                         case PCIBAR_NONE:
1702                         case PCIBAR_MEMHI64:
1703                                 break;
1704                         case PCIBAR_IO:
1705                                 /* I/O address space decoding changed? */
1706                                 if (changed & PCIM_CMD_PORTEN) {
1707                                         if (new & PCIM_CMD_PORTEN)
1708                                                 register_bar(pi, i);
1709                                         else
1710                                                 unregister_bar(pi, i);
1711                                 }
1712                                 break;
1713                         case PCIBAR_MEM32:
1714                         case PCIBAR_MEM64:
1715                                 /* MMIO address space decoding changed? */
1716                                 if (changed & PCIM_CMD_MEMEN) {
1717                                         if (new & PCIM_CMD_MEMEN)
1718                                                 register_bar(pi, i);
1719                                         else
1720                                                 unregister_bar(pi, i);
1721                                 }
1722                                 break;
1723                         default:
1724                                 assert(0);
1725                 }
1726         }
1727
1728         /*
1729          * If INTx has been unmasked and is pending, assert the
1730          * interrupt.
1731          */
1732         pci_lintr_update(pi);
1733 }
1734
1735 static void
1736 pci_emul_cmdsts_write(struct pci_devinst *pi, int coff, uint32_t new, int bytes)
1737 {
1738         int rshift;
1739         uint32_t cmd, old, readonly;
1740
1741         cmd = pci_get_cfgdata16(pi, PCIR_COMMAND);      /* stash old value */
1742
1743         /*
1744          * From PCI Local Bus Specification 3.0 sections 6.2.2 and 6.2.3.
1745          *
1746          * XXX Bits 8, 11, 12, 13, 14 and 15 in the status register are
1747          * 'write 1 to clear'. However these bits are not set to '1' by
1748          * any device emulation so it is simpler to treat them as readonly.
1749          */
1750         rshift = (coff & 0x3) * 8;
1751         readonly = 0xFFFFF880 >> rshift;
1752
1753         old = CFGREAD(pi, coff, bytes);
1754         new &= ~readonly;
1755         new |= (old & readonly);
1756         CFGWRITE(pi, coff, new, bytes);                 /* update config */
1757
1758         pci_emul_cmd_changed(pi, cmd);
1759 }
1760
1761 static void
1762 pci_cfgrw(struct vmctx *ctx, int vcpu, int in, int bus, int slot, int func,
1763     int coff, int bytes, uint32_t *eax)
1764 {
1765         struct businfo *bi;
1766         struct slotinfo *si;
1767         struct pci_devinst *pi;
1768         struct pci_devemu *pe;
1769         int idx, needcfg;
1770         uint64_t addr, bar, mask;
1771
1772         if ((bi = pci_businfo[bus]) != NULL) {
1773                 si = &bi->slotinfo[slot];
1774                 pi = si->si_funcs[func].fi_devi;
1775         } else
1776                 pi = NULL;
1777
1778         /*
1779          * Just return if there is no device at this slot:func or if the
1780          * the guest is doing an un-aligned access.
1781          */
1782         if (pi == NULL || (bytes != 1 && bytes != 2 && bytes != 4) ||
1783             (coff & (bytes - 1)) != 0) {
1784                 if (in)
1785                         *eax = 0xffffffff;
1786                 return;
1787         }
1788
1789         /*
1790          * Ignore all writes beyond the standard config space and return all
1791          * ones on reads.
1792          */
1793         if (coff >= PCI_REGMAX + 1) {
1794                 if (in) {
1795                         *eax = 0xffffffff;
1796                         /*
1797                          * Extended capabilities begin at offset 256 in config
1798                          * space. Absence of extended capabilities is signaled
1799                          * with all 0s in the extended capability header at
1800                          * offset 256.
1801                          */
1802                         if (coff <= PCI_REGMAX + 4)
1803                                 *eax = 0x00000000;
1804                 }
1805                 return;
1806         }
1807
1808         pe = pi->pi_d;
1809
1810         /*
1811          * Config read
1812          */
1813         if (in) {
1814                 /* Let the device emulation override the default handler */
1815                 if (pe->pe_cfgread != NULL) {
1816                         needcfg = pe->pe_cfgread(ctx, vcpu, pi, coff, bytes,
1817                             eax);
1818                 } else {
1819                         needcfg = 1;
1820                 }
1821
1822                 if (needcfg)
1823                         *eax = CFGREAD(pi, coff, bytes);
1824
1825                 pci_emul_hdrtype_fixup(bus, slot, coff, bytes, eax);
1826         } else {
1827                 /* Let the device emulation override the default handler */
1828                 if (pe->pe_cfgwrite != NULL &&
1829                     (*pe->pe_cfgwrite)(ctx, vcpu, pi, coff, bytes, *eax) == 0)
1830                         return;
1831
1832                 /*
1833                  * Special handling for write to BAR registers
1834                  */
1835                 if (coff >= PCIR_BAR(0) && coff < PCIR_BAR(PCI_BARMAX + 1)) {
1836                         /*
1837                          * Ignore writes to BAR registers that are not
1838                          * 4-byte aligned.
1839                          */
1840                         if (bytes != 4 || (coff & 0x3) != 0)
1841                                 return;
1842                         idx = (coff - PCIR_BAR(0)) / 4;
1843                         mask = ~(pi->pi_bar[idx].size - 1);
1844                         switch (pi->pi_bar[idx].type) {
1845                         case PCIBAR_NONE:
1846                                 pi->pi_bar[idx].addr = bar = 0;
1847                                 break;
1848                         case PCIBAR_IO:
1849                                 addr = *eax & mask;
1850                                 addr &= 0xffff;
1851                                 bar = addr | PCIM_BAR_IO_SPACE;
1852                                 /*
1853                                  * Register the new BAR value for interception
1854                                  */
1855                                 if (addr != pi->pi_bar[idx].addr) {
1856                                         update_bar_address(pi, addr, idx,
1857                                                            PCIBAR_IO);
1858                                 }
1859                                 break;
1860                         case PCIBAR_MEM32:
1861                                 addr = bar = *eax & mask;
1862                                 bar |= PCIM_BAR_MEM_SPACE | PCIM_BAR_MEM_32;
1863                                 if (addr != pi->pi_bar[idx].addr) {
1864                                         update_bar_address(pi, addr, idx,
1865                                                            PCIBAR_MEM32);
1866                                 }
1867                                 break;
1868                         case PCIBAR_MEM64:
1869                                 addr = bar = *eax & mask;
1870                                 bar |= PCIM_BAR_MEM_SPACE | PCIM_BAR_MEM_64 |
1871                                        PCIM_BAR_MEM_PREFETCH;
1872                                 if (addr != (uint32_t)pi->pi_bar[idx].addr) {
1873                                         update_bar_address(pi, addr, idx,
1874                                                            PCIBAR_MEM64);
1875                                 }
1876                                 break;
1877                         case PCIBAR_MEMHI64:
1878                                 mask = ~(pi->pi_bar[idx - 1].size - 1);
1879                                 addr = ((uint64_t)*eax << 32) & mask;
1880                                 bar = addr >> 32;
1881                                 if (bar != pi->pi_bar[idx - 1].addr >> 32) {
1882                                         update_bar_address(pi, addr, idx - 1,
1883                                                            PCIBAR_MEMHI64);
1884                                 }
1885                                 break;
1886                         default:
1887                                 assert(0);
1888                         }
1889                         pci_set_cfgdata32(pi, coff, bar);
1890
1891                 } else if (pci_emul_iscap(pi, coff)) {
1892                         pci_emul_capwrite(pi, coff, bytes, *eax);
1893                 } else if (coff >= PCIR_COMMAND && coff < PCIR_REVID) {
1894                         pci_emul_cmdsts_write(pi, coff, *eax, bytes);
1895                 } else {
1896                         CFGWRITE(pi, coff, *eax, bytes);
1897                 }
1898         }
1899 }
1900
1901 static int cfgenable, cfgbus, cfgslot, cfgfunc, cfgoff;
1902
1903 static int
1904 pci_emul_cfgaddr(struct vmctx *ctx, int vcpu, int in, int port, int bytes,
1905                  uint32_t *eax, void *arg)
1906 {
1907         uint32_t x;
1908
1909         if (bytes != 4) {
1910                 if (in)
1911                         *eax = (bytes == 2) ? 0xffff : 0xff;
1912                 return (0);
1913         }
1914
1915         if (in) {
1916                 x = (cfgbus << 16) | (cfgslot << 11) | (cfgfunc << 8) | cfgoff;
1917                 if (cfgenable)
1918                         x |= CONF1_ENABLE;
1919                 *eax = x;
1920         } else {
1921                 x = *eax;
1922                 cfgenable = (x & CONF1_ENABLE) == CONF1_ENABLE;
1923                 cfgoff = x & PCI_REGMAX;
1924                 cfgfunc = (x >> 8) & PCI_FUNCMAX;
1925                 cfgslot = (x >> 11) & PCI_SLOTMAX;
1926                 cfgbus = (x >> 16) & PCI_BUSMAX;
1927         }
1928
1929         return (0);
1930 }
1931 INOUT_PORT(pci_cfgaddr, CONF1_ADDR_PORT, IOPORT_F_INOUT, pci_emul_cfgaddr);
1932
1933 static int
1934 pci_emul_cfgdata(struct vmctx *ctx, int vcpu, int in, int port, int bytes,
1935                  uint32_t *eax, void *arg)
1936 {
1937         int coff;
1938
1939         assert(bytes == 1 || bytes == 2 || bytes == 4);
1940
1941         coff = cfgoff + (port - CONF1_DATA_PORT);
1942         if (cfgenable) {
1943                 pci_cfgrw(ctx, vcpu, in, cfgbus, cfgslot, cfgfunc, coff, bytes,
1944                     eax);
1945         } else {
1946                 /* Ignore accesses to cfgdata if not enabled by cfgaddr */
1947                 if (in)
1948                         *eax = 0xffffffff;
1949         }
1950         return (0);
1951 }
1952
1953 INOUT_PORT(pci_cfgdata, CONF1_DATA_PORT+0, IOPORT_F_INOUT, pci_emul_cfgdata);
1954 INOUT_PORT(pci_cfgdata, CONF1_DATA_PORT+1, IOPORT_F_INOUT, pci_emul_cfgdata);
1955 INOUT_PORT(pci_cfgdata, CONF1_DATA_PORT+2, IOPORT_F_INOUT, pci_emul_cfgdata);
1956 INOUT_PORT(pci_cfgdata, CONF1_DATA_PORT+3, IOPORT_F_INOUT, pci_emul_cfgdata);
1957
1958 #define PCI_EMUL_TEST
1959 #ifdef PCI_EMUL_TEST
1960 /*
1961  * Define a dummy test device
1962  */
1963 #define DIOSZ   8
1964 #define DMEMSZ  4096
1965 struct pci_emul_dsoftc {
1966         uint8_t   ioregs[DIOSZ];
1967         uint8_t   memregs[2][DMEMSZ];
1968 };
1969
1970 #define PCI_EMUL_MSI_MSGS        4
1971 #define PCI_EMUL_MSIX_MSGS      16
1972
1973 static int
1974 pci_emul_dinit(struct vmctx *ctx, struct pci_devinst *pi, char *opts)
1975 {
1976         int error;
1977         struct pci_emul_dsoftc *sc;
1978
1979         sc = calloc(1, sizeof(struct pci_emul_dsoftc));
1980
1981         pi->pi_arg = sc;
1982
1983         pci_set_cfgdata16(pi, PCIR_DEVICE, 0x0001);
1984         pci_set_cfgdata16(pi, PCIR_VENDOR, 0x10DD);
1985         pci_set_cfgdata8(pi, PCIR_CLASS, 0x02);
1986
1987         error = pci_emul_add_msicap(pi, PCI_EMUL_MSI_MSGS);
1988         assert(error == 0);
1989
1990         error = pci_emul_alloc_bar(pi, 0, PCIBAR_IO, DIOSZ);
1991         assert(error == 0);
1992
1993         error = pci_emul_alloc_bar(pi, 1, PCIBAR_MEM32, DMEMSZ);
1994         assert(error == 0);
1995
1996         error = pci_emul_alloc_bar(pi, 2, PCIBAR_MEM32, DMEMSZ);
1997         assert(error == 0);
1998
1999         return (0);
2000 }
2001
2002 static void
2003 pci_emul_diow(struct vmctx *ctx, int vcpu, struct pci_devinst *pi, int baridx,
2004               uint64_t offset, int size, uint64_t value)
2005 {
2006         int i;
2007         struct pci_emul_dsoftc *sc = pi->pi_arg;
2008
2009         if (baridx == 0) {
2010                 if (offset + size > DIOSZ) {
2011                         printf("diow: iow too large, offset %ld size %d\n",
2012                                offset, size);
2013                         return;
2014                 }
2015
2016                 if (size == 1) {
2017                         sc->ioregs[offset] = value & 0xff;
2018                 } else if (size == 2) {
2019                         *(uint16_t *)&sc->ioregs[offset] = value & 0xffff;
2020                 } else if (size == 4) {
2021                         *(uint32_t *)&sc->ioregs[offset] = value;
2022                 } else {
2023                         printf("diow: iow unknown size %d\n", size);
2024                 }
2025
2026                 /*
2027                  * Special magic value to generate an interrupt
2028                  */
2029                 if (offset == 4 && size == 4 && pci_msi_enabled(pi))
2030                         pci_generate_msi(pi, value % pci_msi_maxmsgnum(pi));
2031
2032                 if (value == 0xabcdef) {
2033                         for (i = 0; i < pci_msi_maxmsgnum(pi); i++)
2034                                 pci_generate_msi(pi, i);
2035                 }
2036         }
2037
2038         if (baridx == 1 || baridx == 2) {
2039                 if (offset + size > DMEMSZ) {
2040                         printf("diow: memw too large, offset %ld size %d\n",
2041                                offset, size);
2042                         return;
2043                 }
2044
2045                 i = baridx - 1;         /* 'memregs' index */
2046
2047                 if (size == 1) {
2048                         sc->memregs[i][offset] = value;
2049                 } else if (size == 2) {
2050                         *(uint16_t *)&sc->memregs[i][offset] = value;
2051                 } else if (size == 4) {
2052                         *(uint32_t *)&sc->memregs[i][offset] = value;
2053                 } else if (size == 8) {
2054                         *(uint64_t *)&sc->memregs[i][offset] = value;
2055                 } else {
2056                         printf("diow: memw unknown size %d\n", size);
2057                 }
2058
2059                 /*
2060                  * magic interrupt ??
2061                  */
2062         }
2063
2064         if (baridx > 2 || baridx < 0) {
2065                 printf("diow: unknown bar idx %d\n", baridx);
2066         }
2067 }
2068
2069 static uint64_t
2070 pci_emul_dior(struct vmctx *ctx, int vcpu, struct pci_devinst *pi, int baridx,
2071               uint64_t offset, int size)
2072 {
2073         struct pci_emul_dsoftc *sc = pi->pi_arg;
2074         uint32_t value;
2075         int i;
2076
2077         if (baridx == 0) {
2078                 if (offset + size > DIOSZ) {
2079                         printf("dior: ior too large, offset %ld size %d\n",
2080                                offset, size);
2081                         return (0);
2082                 }
2083
2084                 value = 0;
2085                 if (size == 1) {
2086                         value = sc->ioregs[offset];
2087                 } else if (size == 2) {
2088                         value = *(uint16_t *) &sc->ioregs[offset];
2089                 } else if (size == 4) {
2090                         value = *(uint32_t *) &sc->ioregs[offset];
2091                 } else {
2092                         printf("dior: ior unknown size %d\n", size);
2093                 }
2094         }
2095
2096         if (baridx == 1 || baridx == 2) {
2097                 if (offset + size > DMEMSZ) {
2098                         printf("dior: memr too large, offset %ld size %d\n",
2099                                offset, size);
2100                         return (0);
2101                 }
2102
2103                 i = baridx - 1;         /* 'memregs' index */
2104
2105                 if (size == 1) {
2106                         value = sc->memregs[i][offset];
2107                 } else if (size == 2) {
2108                         value = *(uint16_t *) &sc->memregs[i][offset];
2109                 } else if (size == 4) {
2110                         value = *(uint32_t *) &sc->memregs[i][offset];
2111                 } else if (size == 8) {
2112                         value = *(uint64_t *) &sc->memregs[i][offset];
2113                 } else {
2114                         printf("dior: ior unknown size %d\n", size);
2115                 }
2116         }
2117
2118
2119         if (baridx > 2 || baridx < 0) {
2120                 printf("dior: unknown bar idx %d\n", baridx);
2121                 return (0);
2122         }
2123
2124         return (value);
2125 }
2126
2127 struct pci_devemu pci_dummy = {
2128         .pe_emu = "dummy",
2129         .pe_init = pci_emul_dinit,
2130         .pe_barwrite = pci_emul_diow,
2131         .pe_barread = pci_emul_dior
2132 };
2133 PCI_EMUL_SET(pci_dummy);
2134
2135 #endif /* PCI_EMUL_TEST */