contrib/llvm/lib/Target/X86/X86RegisterInfo.cpp

   1 //===-- X86RegisterInfo.cpp - X86 Register Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86RegisterInfo.h"
  17 #include "X86.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/ADT/BitVector.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineFunctionPass.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineModuleInfo.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/ValueTypes.h"
  31 #include "llvm/IR/Constants.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/Type.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Target/TargetFrameLowering.h"
  38 #include "llvm/Target/TargetInstrInfo.h"
  39 #include "llvm/Target/TargetMachine.h"
  40 #include "llvm/Target/TargetOptions.h"
  41
  42 #define GET_REGINFO_TARGET_DESC
  43 #include "X86GenRegisterInfo.inc"
  44
  45 using namespace llvm;
  46
  47 cl::opt<bool>
  48 ForceStackAlign("force-align-stack",
  49                  cl::desc("Force align the stack to the minimum alignment"
  50                            " needed for the function."),
  51                  cl::init(false), cl::Hidden);
  52
  53 static cl::opt<bool>
  54 EnableBasePointer("x86-use-base-pointer", cl::Hidden, cl::init(true),
  55           cl::desc("Enable use of a base pointer for complex stack frames"));
  56
  57 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm)
  58   : X86GenRegisterInfo((tm.getSubtarget<X86Subtarget>().is64Bit()
  59                          ? X86::RIP : X86::EIP),
  60                        X86_MC::getDwarfRegFlavour(tm.getTargetTriple(), false),
  61                        X86_MC::getDwarfRegFlavour(tm.getTargetTriple(), true),
  62                        (tm.getSubtarget<X86Subtarget>().is64Bit()
  63                          ? X86::RIP : X86::EIP)),
  64                        TM(tm) {
  65   X86_MC::InitLLVM2SEHRegisterMapping(this);
  66
  67   // Cache some information.
  68   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  69   Is64Bit = Subtarget->is64Bit();
  70   IsWin64 = Subtarget->isTargetWin64();
  71
  72   if (Is64Bit) {
  73     SlotSize = 8;
  74     StackPtr = X86::RSP;
  75     FramePtr = X86::RBP;
  76   } else {
  77     SlotSize = 4;
  78     StackPtr = X86::ESP;
  79     FramePtr = X86::EBP;
  80   }
  81   // Use a callee-saved register as the base pointer.  These registers must
  82   // not conflict with any ABI requirements.  For example, in 32-bit mode PIC
  83   // requires GOT in the EBX register before function calls via PLT GOT pointer.
  84   BasePtr = Is64Bit ? X86::RBX : X86::ESI;
  85 }
  86
  87 /// getCompactUnwindRegNum - This function maps the register to the number for
  88 /// compact unwind encoding. Return -1 if the register isn't valid.
  89 int X86RegisterInfo::getCompactUnwindRegNum(unsigned RegNum, bool isEH) const {
  90   switch (getLLVMRegNum(RegNum, isEH)) {
  91   case X86::EBX: case X86::RBX: return 1;
  92   case X86::ECX: case X86::R12: return 2;
  93   case X86::EDX: case X86::R13: return 3;
  94   case X86::EDI: case X86::R14: return 4;
  95   case X86::ESI: case X86::R15: return 5;
  96   case X86::EBP: case X86::RBP: return 6;
  97   }
  98
  99   return -1;
 100 }
 101
 102 bool
 103 X86RegisterInfo::trackLivenessAfterRegAlloc(const MachineFunction &MF) const {
 104   // ExeDepsFixer and PostRAScheduler require liveness.
 105   return true;
 106 }
 107
 108 int
 109 X86RegisterInfo::getSEHRegNum(unsigned i) const {
 110   return getEncodingValue(i);
 111 }
 112
 113 const TargetRegisterClass *
 114 X86RegisterInfo::getSubClassWithSubReg(const TargetRegisterClass *RC,
 115                                        unsigned Idx) const {
 116   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 117   // It behaves just like the sub_8bit_hi index.
 118   if (!Is64Bit && Idx == X86::sub_8bit)
 119     Idx = X86::sub_8bit_hi;
 120
 121   // Forward to TableGen's default version.
 122   return X86GenRegisterInfo::getSubClassWithSubReg(RC, Idx);
 123 }
 124
 125 const TargetRegisterClass *
 126 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 127                                           const TargetRegisterClass *B,
 128                                           unsigned SubIdx) const {
 129   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 130   if (!Is64Bit && SubIdx == X86::sub_8bit) {
 131     A = X86GenRegisterInfo::getSubClassWithSubReg(A, X86::sub_8bit_hi);
 132     if (!A)
 133       return 0;
 134   }
 135   return X86GenRegisterInfo::getMatchingSuperRegClass(A, B, SubIdx);
 136 }
 137
 138 const TargetRegisterClass*
 139 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC) const{
 140   // Don't allow super-classes of GR8_NOREX.  This class is only used after
 141   // extrating sub_8bit_hi sub-registers.  The H sub-registers cannot be copied
 142   // to the full GR8 register class in 64-bit mode, so we cannot allow the
 143   // reigster class inflation.
 144   //
 145   // The GR8_NOREX class is always used in a way that won't be constrained to a
 146   // sub-class, so sub-classes like GR8_ABCD_L are allowed to expand to the
 147   // full GR8 class.
 148   if (RC == &X86::GR8_NOREXRegClass)
 149     return RC;
 150
 151   const TargetRegisterClass *Super = RC;
 152   TargetRegisterClass::sc_iterator I = RC->getSuperClasses();
 153   do {
 154     switch (Super->getID()) {
 155     case X86::GR8RegClassID:
 156     case X86::GR16RegClassID:
 157     case X86::GR32RegClassID:
 158     case X86::GR64RegClassID:
 159     case X86::FR32RegClassID:
 160     case X86::FR64RegClassID:
 161     case X86::RFP32RegClassID:
 162     case X86::RFP64RegClassID:
 163     case X86::RFP80RegClassID:
 164     case X86::VR128RegClassID:
 165     case X86::VR256RegClassID:
 166       // Don't return a super-class that would shrink the spill size.
 167       // That can happen with the vector and float classes.
 168       if (Super->getSize() == RC->getSize())
 169         return Super;
 170     }
 171     Super = *I++;
 172   } while (Super);
 173   return RC;
 174 }
 175
 176 const TargetRegisterClass *
 177 X86RegisterInfo::getPointerRegClass(const MachineFunction &MF, unsigned Kind)
 178                                                                          const {
 179   const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
 180   switch (Kind) {
 181   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 182   case 0: // Normal GPRs.
 183     if (Subtarget.isTarget64BitLP64())
 184       return &X86::GR64RegClass;
 185     return &X86::GR32RegClass;
 186   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 187     if (Subtarget.isTarget64BitLP64())
 188       return &X86::GR64_NOSPRegClass;
 189     return &X86::GR32_NOSPRegClass;
 190   case 2: // Available for tailcall (not callee-saved GPRs).
 191     if (Subtarget.isTargetWin64())
 192       return &X86::GR64_TCW64RegClass;
 193     else if (Subtarget.is64Bit())
 194       return &X86::GR64_TCRegClass;
 195
 196     const Function *F = MF.getFunction();
 197     bool hasHipeCC = (F ? F->getCallingConv() == CallingConv::HiPE : false);
 198     if (hasHipeCC)
 199       return &X86::GR32RegClass;
 200     return &X86::GR32_TCRegClass;
 201   }
 202 }
 203
 204 const TargetRegisterClass *
 205 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 206   if (RC == &X86::CCRRegClass) {
 207     if (Is64Bit)
 208       return &X86::GR64RegClass;
 209     else
 210       return &X86::GR32RegClass;
 211   }
 212   return RC;
 213 }
 214
 215 unsigned
 216 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 217                                      MachineFunction &MF) const {
 218   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 219
 220   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 221   switch (RC->getID()) {
 222   default:
 223     return 0;
 224   case X86::GR32RegClassID:
 225     return 4 - FPDiff;
 226   case X86::GR64RegClassID:
 227     return 12 - FPDiff;
 228   case X86::VR128RegClassID:
 229     return TM.getSubtarget<X86Subtarget>().is64Bit() ? 10 : 4;
 230   case X86::VR64RegClassID:
 231     return 4;
 232   }
 233 }
 234
 235 const uint16_t *
 236 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 237   switch (MF->getFunction()->getCallingConv()) {
 238   case CallingConv::GHC:
 239   case CallingConv::HiPE:
 240     return CSR_NoRegs_SaveList;
 241
 242   case CallingConv::WebKit_JS:
 243     return CSR_64_SaveList;
 244   case CallingConv::AnyReg:
 245     return CSR_MostRegs_64_SaveList;
 246
 247   case CallingConv::Intel_OCL_BI: {
 248     bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
 249     bool HasAVX512 = TM.getSubtarget<X86Subtarget>().hasAVX512();
 250     if (HasAVX512 && IsWin64)
 251       return CSR_Win64_Intel_OCL_BI_AVX512_SaveList;
 252     if (HasAVX512 && Is64Bit)
 253       return CSR_64_Intel_OCL_BI_AVX512_SaveList;
 254     if (HasAVX && IsWin64)
 255       return CSR_Win64_Intel_OCL_BI_AVX_SaveList;
 256     if (HasAVX && Is64Bit)
 257       return CSR_64_Intel_OCL_BI_AVX_SaveList;
 258     if (!HasAVX && !IsWin64 && Is64Bit)
 259       return CSR_64_Intel_OCL_BI_SaveList;
 260     break;
 261   }
 262
 263   case CallingConv::Cold:
 264     if (Is64Bit)
 265       return CSR_MostRegs_64_SaveList;
 266     break;
 267
 268   default:
 269     break;
 270   }
 271
 272   bool CallsEHReturn = MF->getMMI().callsEHReturn();
 273   if (Is64Bit) {
 274     if (IsWin64)
 275       return CSR_Win64_SaveList;
 276     if (CallsEHReturn)
 277       return CSR_64EHRet_SaveList;
 278     return CSR_64_SaveList;
 279   }
 280   if (CallsEHReturn)
 281     return CSR_32EHRet_SaveList;
 282   return CSR_32_SaveList;
 283 }
 284
 285 const uint32_t*
 286 X86RegisterInfo::getCallPreservedMask(CallingConv::ID CC) const {
 287   bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
 288   bool HasAVX512 = TM.getSubtarget<X86Subtarget>().hasAVX512();
 289
 290   if (CC == CallingConv::Intel_OCL_BI) {
 291     if (IsWin64 && HasAVX512)
 292       return CSR_Win64_Intel_OCL_BI_AVX512_RegMask;
 293     if (Is64Bit && HasAVX512)
 294       return CSR_64_Intel_OCL_BI_AVX512_RegMask;
 295     if (IsWin64 && HasAVX)
 296       return CSR_Win64_Intel_OCL_BI_AVX_RegMask;
 297     if (Is64Bit && HasAVX)
 298       return CSR_64_Intel_OCL_BI_AVX_RegMask;
 299     if (!HasAVX && !IsWin64 && Is64Bit)
 300       return CSR_64_Intel_OCL_BI_RegMask;
 301   }
 302   if (CC == CallingConv::GHC || CC == CallingConv::HiPE)
 303     return CSR_NoRegs_RegMask;
 304   if (CC == CallingConv::WebKit_JS || CC == CallingConv::AnyReg)
 305     return CSR_MostRegs_64_RegMask;
 306   if (!Is64Bit)
 307     return CSR_32_RegMask;
 308   if (CC == CallingConv::Cold)
 309     return CSR_MostRegs_64_RegMask;
 310   if (IsWin64)
 311     return CSR_Win64_RegMask;
 312   return CSR_64_RegMask;
 313 }
 314
 315 const uint32_t*
 316 X86RegisterInfo::getNoPreservedMask() const {
 317   return CSR_NoRegs_RegMask;
 318 }
 319
 320 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 321   BitVector Reserved(getNumRegs());
 322   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 323
 324   // Set the stack-pointer register and its aliases as reserved.
 325   for (MCSubRegIterator I(X86::RSP, this, /*IncludeSelf=*/true); I.isValid();
 326        ++I)
 327     Reserved.set(*I);
 328
 329   // Set the instruction pointer register and its aliases as reserved.
 330   for (MCSubRegIterator I(X86::RIP, this, /*IncludeSelf=*/true); I.isValid();
 331        ++I)
 332     Reserved.set(*I);
 333
 334   // Set the frame-pointer register and its aliases as reserved if needed.
 335   if (TFI->hasFP(MF)) {
 336     for (MCSubRegIterator I(X86::RBP, this, /*IncludeSelf=*/true); I.isValid();
 337          ++I)
 338       Reserved.set(*I);
 339   }
 340
 341   // Set the base-pointer register and its aliases as reserved if needed.
 342   if (hasBasePointer(MF)) {
 343     CallingConv::ID CC = MF.getFunction()->getCallingConv();
 344     const uint32_t* RegMask = getCallPreservedMask(CC);
 345     if (MachineOperand::clobbersPhysReg(RegMask, getBaseRegister()))
 346       report_fatal_error(
 347         "Stack realignment in presence of dynamic allocas is not supported with"
 348         "this calling convention.");
 349
 350     for (MCSubRegIterator I(getBaseRegister(), this, /*IncludeSelf=*/true);
 351          I.isValid(); ++I)
 352       Reserved.set(*I);
 353   }
 354
 355   // Mark the segment registers as reserved.
 356   Reserved.set(X86::CS);
 357   Reserved.set(X86::SS);
 358   Reserved.set(X86::DS);
 359   Reserved.set(X86::ES);
 360   Reserved.set(X86::FS);
 361   Reserved.set(X86::GS);
 362
 363   // Mark the floating point stack registers as reserved.
 364   for (unsigned n = 0; n != 8; ++n)
 365     Reserved.set(X86::ST0 + n);
 366
 367   // Reserve the registers that only exist in 64-bit mode.
 368   if (!Is64Bit) {
 369     // These 8-bit registers are part of the x86-64 extension even though their
 370     // super-registers are old 32-bits.
 371     Reserved.set(X86::SIL);
 372     Reserved.set(X86::DIL);
 373     Reserved.set(X86::BPL);
 374     Reserved.set(X86::SPL);
 375
 376     for (unsigned n = 0; n != 8; ++n) {
 377       // R8, R9, ...
 378       for (MCRegAliasIterator AI(X86::R8 + n, this, true); AI.isValid(); ++AI)
 379         Reserved.set(*AI);
 380
 381       // XMM8, XMM9, ...
 382       for (MCRegAliasIterator AI(X86::XMM8 + n, this, true); AI.isValid(); ++AI)
 383         Reserved.set(*AI);
 384     }
 385   }
 386   if (!Is64Bit || !TM.getSubtarget<X86Subtarget>().hasAVX512()) {
 387     for (unsigned n = 16; n != 32; ++n) {
 388       for (MCRegAliasIterator AI(X86::XMM0 + n, this, true); AI.isValid(); ++AI)
 389         Reserved.set(*AI);
 390     }
 391   }
 392
 393   return Reserved;
 394 }
 395
 396 //===----------------------------------------------------------------------===//
 397 // Stack Frame Processing methods
 398 //===----------------------------------------------------------------------===//
 399
 400 bool X86RegisterInfo::hasBasePointer(const MachineFunction &MF) const {
 401    const MachineFrameInfo *MFI = MF.getFrameInfo();
 402
 403    if (!EnableBasePointer)
 404      return false;
 405
 406    // When we need stack realignment, we can't address the stack from the frame
 407    // pointer.  When we have dynamic allocas or stack-adjusting inline asm, we
 408    // can't address variables from the stack pointer.  MS inline asm can
 409    // reference locals while also adjusting the stack pointer.  When we can't
 410    // use both the SP and the FP, we need a separate base pointer register.
 411    bool CantUseFP = needsStackRealignment(MF);
 412    bool CantUseSP =
 413        MFI->hasVarSizedObjects() || MFI->hasInlineAsmWithSPAdjust();
 414    return CantUseFP && CantUseSP;
 415 }
 416
 417 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 418   if (MF.getFunction()->hasFnAttribute("no-realign-stack"))
 419     return false;
 420
 421   const MachineFrameInfo *MFI = MF.getFrameInfo();
 422   const MachineRegisterInfo *MRI = &MF.getRegInfo();
 423
 424   // Stack realignment requires a frame pointer.  If we already started
 425   // register allocation with frame pointer elimination, it is too late now.
 426   if (!MRI->canReserveReg(FramePtr))
 427     return false;
 428
 429   // If a base pointer is necessary.  Check that it isn't too late to reserve
 430   // it.
 431   if (MFI->hasVarSizedObjects())
 432     return MRI->canReserveReg(BasePtr);
 433   return true;
 434 }
 435
 436 bool X86RegisterInfo::needsStackRealignment(const MachineFunction &MF) const {
 437   const MachineFrameInfo *MFI = MF.getFrameInfo();
 438   const Function *F = MF.getFunction();
 439   unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 440   bool requiresRealignment =
 441     ((MFI->getMaxAlignment() > StackAlign) ||
 442      F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
 443                                      Attribute::StackAlignment));
 444
 445   // If we've requested that we force align the stack do so now.
 446   if (ForceStackAlign)
 447     return canRealignStack(MF);
 448
 449   return requiresRealignment && canRealignStack(MF);
 450 }
 451
 452 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 453                                            unsigned Reg, int &FrameIdx) const {
 454   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 455
 456   if (Reg == FramePtr && TFI->hasFP(MF)) {
 457     FrameIdx = MF.getFrameInfo()->getObjectIndexBegin();
 458     return true;
 459   }
 460   return false;
 461 }
 462
 463 void
 464 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 465                                      int SPAdj, unsigned FIOperandNum,
 466                                      RegScavenger *RS) const {
 467   assert(SPAdj == 0 && "Unexpected");
 468
 469   MachineInstr &MI = *II;
 470   MachineFunction &MF = *MI.getParent()->getParent();
 471   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 472   int FrameIndex = MI.getOperand(FIOperandNum).getIndex();
 473   unsigned BasePtr;
 474
 475   unsigned Opc = MI.getOpcode();
 476   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm;
 477   if (hasBasePointer(MF))
 478     BasePtr = (FrameIndex < 0 ? FramePtr : getBaseRegister());
 479   else if (needsStackRealignment(MF))
 480     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 481   else if (AfterFPPop)
 482     BasePtr = StackPtr;
 483   else
 484     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 485
 486   // This must be part of a four operand memory reference.  Replace the
 487   // FrameIndex with base register with EBP.  Add an offset to the offset.
 488   MI.getOperand(FIOperandNum).ChangeToRegister(BasePtr, false);
 489
 490   // Now add the frame object offset to the offset from EBP.
 491   int FIOffset;
 492   if (AfterFPPop) {
 493     // Tail call jmp happens after FP is popped.
 494     const MachineFrameInfo *MFI = MF.getFrameInfo();
 495     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 496   } else
 497     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 498
 499   if (MI.getOperand(FIOperandNum+3).isImm()) {
 500     // Offset is a 32-bit integer.
 501     int Imm = (int)(MI.getOperand(FIOperandNum + 3).getImm());
 502     int Offset = FIOffset + Imm;
 503     assert((!Is64Bit || isInt<32>((long long)FIOffset + Imm)) &&
 504            "Requesting 64-bit offset in 32-bit immediate!");
 505     MI.getOperand(FIOperandNum + 3).ChangeToImmediate(Offset);
 506   } else {
 507     // Offset is symbolic. This is extremely rare.
 508     uint64_t Offset = FIOffset +
 509       (uint64_t)MI.getOperand(FIOperandNum+3).getOffset();
 510     MI.getOperand(FIOperandNum + 3).setOffset(Offset);
 511   }
 512 }
 513
 514 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 515   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 516   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 517 }
 518
 519 namespace llvm {
 520 unsigned getX86SubSuperRegister(unsigned Reg, MVT::SimpleValueType VT,
 521                                 bool High) {
 522   switch (VT) {
 523   default: llvm_unreachable("Unexpected VT");
 524   case MVT::i8:
 525     if (High) {
 526       switch (Reg) {
 527       default: return getX86SubSuperRegister(Reg, MVT::i64);
 528       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 529         return X86::SI;
 530       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 531         return X86::DI;
 532       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 533         return X86::BP;
 534       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 535         return X86::SP;
 536       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 537         return X86::AH;
 538       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 539         return X86::DH;
 540       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 541         return X86::CH;
 542       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 543         return X86::BH;
 544       }
 545     } else {
 546       switch (Reg) {
 547       default: llvm_unreachable("Unexpected register");
 548       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 549         return X86::AL;
 550       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 551         return X86::DL;
 552       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 553         return X86::CL;
 554       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 555         return X86::BL;
 556       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 557         return X86::SIL;
 558       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 559         return X86::DIL;
 560       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 561         return X86::BPL;
 562       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 563         return X86::SPL;
 564       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 565         return X86::R8B;
 566       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 567         return X86::R9B;
 568       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 569         return X86::R10B;
 570       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 571         return X86::R11B;
 572       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 573         return X86::R12B;
 574       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 575         return X86::R13B;
 576       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 577         return X86::R14B;
 578       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 579         return X86::R15B;
 580       }
 581     }
 582   case MVT::i16:
 583     switch (Reg) {
 584     default: llvm_unreachable("Unexpected register");
 585     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 586       return X86::AX;
 587     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 588       return X86::DX;
 589     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 590       return X86::CX;
 591     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 592       return X86::BX;
 593     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 594       return X86::SI;
 595     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 596       return X86::DI;
 597     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 598       return X86::BP;
 599     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 600       return X86::SP;
 601     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 602       return X86::R8W;
 603     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 604       return X86::R9W;
 605     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 606       return X86::R10W;
 607     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 608       return X86::R11W;
 609     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 610       return X86::R12W;
 611     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 612       return X86::R13W;
 613     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 614       return X86::R14W;
 615     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 616       return X86::R15W;
 617     }
 618   case MVT::i32:
 619     switch (Reg) {
 620     default: llvm_unreachable("Unexpected register");
 621     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 622       return X86::EAX;
 623     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 624       return X86::EDX;
 625     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 626       return X86::ECX;
 627     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 628       return X86::EBX;
 629     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 630       return X86::ESI;
 631     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 632       return X86::EDI;
 633     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 634       return X86::EBP;
 635     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 636       return X86::ESP;
 637     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 638       return X86::R8D;
 639     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 640       return X86::R9D;
 641     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 642       return X86::R10D;
 643     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 644       return X86::R11D;
 645     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 646       return X86::R12D;
 647     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 648       return X86::R13D;
 649     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 650       return X86::R14D;
 651     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 652       return X86::R15D;
 653     }
 654   case MVT::i64:
 655     switch (Reg) {
 656     default: llvm_unreachable("Unexpected register");
 657     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 658       return X86::RAX;
 659     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 660       return X86::RDX;
 661     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 662       return X86::RCX;
 663     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 664       return X86::RBX;
 665     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 666       return X86::RSI;
 667     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 668       return X86::RDI;
 669     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 670       return X86::RBP;
 671     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 672       return X86::RSP;
 673     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 674       return X86::R8;
 675     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 676       return X86::R9;
 677     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 678       return X86::R10;
 679     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 680       return X86::R11;
 681     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 682       return X86::R12;
 683     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 684       return X86::R13;
 685     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 686       return X86::R14;
 687     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 688       return X86::R15;
 689     }
 690   }
 691 }
 692
 693 unsigned get512BitSuperRegister(unsigned Reg) {
 694   if (Reg >= X86::XMM0 && Reg <= X86::XMM31)
 695     return X86::ZMM0 + (Reg - X86::XMM0);
 696   if (Reg >= X86::YMM0 && Reg <= X86::YMM31)
 697     return X86::ZMM0 + (Reg - X86::YMM0);
 698   if (Reg >= X86::ZMM0 && Reg <= X86::ZMM31)
 699     return Reg;
 700   llvm_unreachable("Unexpected SIMD register");
 701 }
 702
 703 }