lib/libpmc/pmc.atomsilvermont.3

   1 .\" Copyright (c) 2014 Hiren Panchasara <hiren@FreeBSD.org>
   2 .\" All rights reserved.
   3 .\"
   4 .\" Redistribution and use in source and binary forms, with or without
   5 .\" modification, are permitted provided that the following conditions
   6 .\" are met:
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  10 .\"    notice, this list of conditions and the following disclaimer in the
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  12 .\"
  13 .\" THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
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  16 .\" ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17 .\" FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18 .\" DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19 .\" OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20 .\" HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21 .\" LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22 .\" OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23 .\" SUCH DAMAGE.
  24 .\"
  25 .\" $FreeBSD$
  26 .\"
  27 .Dd March 20, 2014
  28 .Dt PMC.ATOMSILVERMONT 3
  29 .Os
  30 .Sh NAME
  31 .Nm pmc.atomsilvermont
  32 .Nd measurement events for
  33 .Tn Intel
  34 .Tn Atom Silvermont
  35 family CPUs
  36 .Sh LIBRARY
  37 .Lb libpmc
  38 .Sh SYNOPSIS
  39 .In pmc.h
  40 .Sh DESCRIPTION
  41 .Tn Intel
  42 .Tn Atom Silvermont
  43 CPUs contain PMCs conforming to version 3 of the
  44 .Tn Intel
  45 performance measurement architecture.
  46 These CPUs contains two classes of PMCs:
  47 .Bl -tag -width "Li PMC_CLASS_IAP"
  48 .It Li PMC_CLASS_IAF
  49 Fixed-function counters that count only one hardware event per counter.
  50 .It Li PMC_CLASS_IAP
  51 Programmable counters that may be configured to count one of a defined
  52 set of hardware events.
  53 .El
  54 .Pp
  55 The number of PMCs available in each class and their widths need to be
  56 determined at run time by calling
  57 .Xr pmc_cpuinfo 3 .
  58 .Pp
  59 Intel Atom Silvermont PMCs are documented in
  60 .Rs
  61 .%B "Intel 64 and IA-32 Intel(R) Architecture Software Developer's Manual"
  62 .%T "Combined Volumes"
  63 .%N "Order Number 325462-050US"
  64 .%D February 2014
  65 .%Q "Intel Corporation"
  66 .Re
  67 .Ss ATOM SILVERMONT FIXED FUNCTION PMCS
  68 These PMCs and their supported events are documented in
  69 .Xr pmc.iaf 3 .
  70 .Ss ATOM SILVERMONT PROGRAMMABLE PMCS
  71 The programmable PMCs support the following capabilities:
  72 .Bl -column "PMC_CAP_INTERRUPT" "Support"
  73 .It Em Capability Ta Em Support
  74 .It PMC_CAP_CASCADE Ta \&No
  75 .It PMC_CAP_EDGE Ta Yes
  76 .It PMC_CAP_INTERRUPT Ta Yes
  77 .It PMC_CAP_INVERT Ta Yes
  78 .It PMC_CAP_READ Ta Yes
  79 .It PMC_CAP_PRECISE Ta \&No
  80 .It PMC_CAP_SYSTEM Ta Yes
  81 .It PMC_CAP_TAGGING Ta \&No
  82 .It PMC_CAP_THRESHOLD Ta Yes
  83 .It PMC_CAP_USER Ta Yes
  84 .It PMC_CAP_WRITE Ta Yes
  85 .El
  86 .Ss Event Qualifiers
  87 Event specifiers for these PMCs support the following common
  88 qualifiers:
  89 .Bl -tag -width indent
  90 .It Li any
  91 Count matching events seen on any logical processor in a package.
  92 .It Li cmask= Ns Ar value
  93 Configure the PMC to increment only if the number of configured
  94 events measured in a cycle is greater than or equal to
  95 .Ar value .
  96 .It Li edge
  97 Configure the PMC to count the number of de-asserted to asserted
  98 transitions of the conditions expressed by the other qualifiers.
  99 If specified, the counter will increment only once whenever a
 100 condition becomes true, irrespective of the number of clocks during
 101 which the condition remains true.
 102 .It Li inv
 103 Invert the sense of comparison when the
 104 .Dq Li cmask
 105 qualifier is present, making the counter increment when the number of
 106 events per cycle is less than the value specified by the
 107 .Dq Li cmask
 108 qualifier.
 109 .It Li os
 110 Configure the PMC to count events happening at processor privilege
 111 level 0.
 112 .It Li usr
 113 Configure the PMC to count events occurring at privilege levels 1, 2
 114 or 3.
 115 .El
 116 .Pp
 117 If neither of the
 118 .Dq Li os
 119 or
 120 .Dq Li usr
 121 qualifiers are specified, the default is to enable both.
 122 .Pp
 123 Events that require core-specificity to be specified use a
 124 additional qualifier
 125 .Dq Li core= Ns Ar core ,
 126 where argument
 127 .Ar core
 128 is one of:
 129 .Bl -tag -width indent
 130 .It Li all
 131 Measure event conditions on all cores.
 132 .It Li this
 133 Measure event conditions on this core.
 134 .El
 135 .Pp
 136 The default is
 137 .Dq Li this .
 138 .Pp
 139 Events that require an agent qualifier to be specified use an
 140 additional qualifier
 141 .Dq Li agent= Ns agent ,
 142 where argument
 143 .Ar agent
 144 is one of:
 145 .Bl -tag -width indent
 146 .It Li this
 147 Measure events associated with this bus agent.
 148 .It Li any
 149 Measure events caused by any bus agent.
 150 .El
 151 .Pp
 152 The default is
 153 .Dq Li this .
 154 .Pp
 155 Events that require a hardware prefetch qualifier to be specified use an
 156 additional qualifier
 157 .Dq Li prefetch= Ns Ar prefetch ,
 158 where argument
 159 .Ar prefetch
 160 is one of:
 161 .Bl -tag -width "exclude"
 162 .It Li both
 163 Include all prefetches.
 164 .It Li only
 165 Only count hardware prefetches.
 166 .It Li exclude
 167 Exclude hardware prefetches.
 168 .El
 169 .Pp
 170 The default is
 171 .Dq Li both .
 172 .Pp
 173 Events that require a cache coherence qualifier to be specified use an
 174 additional qualifier
 175 .Dq Li cachestate= Ns Ar state ,
 176 where argument
 177 .Ar state
 178 contains one or more of the following letters:
 179 .Bl -tag -width indent
 180 .It Li e
 181 Count cache lines in the exclusive state.
 182 .It Li i
 183 Count cache lines in the invalid state.
 184 .It Li m
 185 Count cache lines in the modified state.
 186 .It Li s
 187 Count cache lines in the shared state.
 188 .El
 189 .Pp
 190 The default is
 191 .Dq Li eims .
 192 .Pp
 193 Events that require a snoop response qualifier to be specified use an
 194 additional qualifier
 195 .Dq Li snoopresponse= Ns Ar response ,
 196 where argument
 197 .Ar response
 198 comprises of the following keywords separated by
 199 .Dq +
 200 signs:
 201 .Bl -tag -width indent
 202 .It Li clean
 203 Measure CLEAN responses.
 204 .It Li hit
 205 Measure HIT responses.
 206 .It Li hitm
 207 Measure HITM responses.
 208 .El
 209 .Pp
 210 The default is to measure all the above responses.
 211 .Pp
 212 Events that require a snoop type qualifier use an additional qualifier
 213 .Dq Li snooptype= Ns Ar type ,
 214 where argument
 215 .Ar type
 216 comprises the one of the following keywords:
 217 .Bl -tag -width indent
 218 .It Li cmp2i
 219 Measure CMP2I snoops.
 220 .It Li cmp2s
 221 Measure CMP2S snoops.
 222 .El
 223 .Pp
 224 The default is to measure both snoops.
 225 .Ss Event Specifiers (Programmable PMCs)
 226 Atom Silvermont programmable PMCs support the following events:
 227 .Bl -tag -width indent
 228 .It Li REHABQ.LD_BLOCK_ST_FORWARD
 229 .Pq Event 03H , Umask 01H
 230 The number of retired loads that were
 231 prohibited from receiving forwarded data from the store
 232 because of address mismatch.
 233 .It Li REHABQ.LD_BLOCK_STD_NOTREADY
 234 .Pq Event 03H , Umask 02H
 235 The cases where a forward was technically possible,
 236 but did not occur because the store data was not available
 237 at the right time.
 238 .It Li REHABQ.ST_SPLITS
 239 .Pq Event 03H , Umask 04H
 240 The number of retire stores that experienced.
 241 cache line boundary splits.
 242 .It Li REHABQ.LD_SPLITS
 243 .Pq Event 03H , Umask 08H
 244 The number of retire loads that experienced.
 245 cache line boundary splits.
 246 .It Li REHABQ.LOCK
 247 .Pq Event 03H , Umask 10H
 248 The number of retired memory operations with lock semantics.
 249 These are either implicit locked instructions such as the
 250 XCHG instruction or instructions with an explicit LOCK
 251 prefix (0xF0).
 252 .It Li REHABQ.STA_FULL
 253 .Pq Event 03H , Umask 20H
 254 The number of retired stores that are delayed
 255 because there is not a store address buffer available.
 256 .It Li REHABQ.ANY_LD
 257 .Pq Event 03H , Umask 40H
 258 The number of load uops reissued from Rehabq.
 259 .It Li REHABQ.ANY_ST
 260 .Pq Event 03H , Umask 80H
 261 The number of store uops reissued from Rehabq.
 262 .It Li MEM_UOPS_RETIRED.L1_MISS_LOADS
 263 .Pq Event 04H , Umask 01H
 264 The number of load ops retired that miss in L1
 265 Data cache. Note that prefetch misses will not be counted.
 266 .It Li MEM_UOPS_RETIRED.L2_HIT_LOADS
 267 .Pq Event 04H , Umask 02H
 268 The number of load micro-ops retired that hit L2.
 269 .It Li MEM_UOPS_RETIRED.L2_MISS_LOADS
 270 .Pq Event 04H , Umask 04H
 271 The number of load micro-ops retired that missed L2.
 272 .It Li MEM_UOPS_RETIRED.DTLB_MISS_LOADS
 273 .Pq Event 04H , Umask 08H
 274 The number of load ops retired that had DTLB miss.
 275 .It Li MEM_UOPS_RETIRED.UTLB_MISS
 276 .Pq Event 04H , Umask 10H
 277 The number of load ops retired that had UTLB miss.
 278 .It Li MEM_UOPS_RETIRED.HITM
 279 .Pq Event 04H , Umask 20H
 280 The number of load ops retired that got data
 281 from the other core or from the other module.
 282 .It Li MEM_UOPS_RETIRED.ALL_LOADS
 283 .Pq Event 04H , Umask 40H
 284 The number of load ops retired.
 285 .It Li MEM_UOP_RETIRED.ALL_STORES
 286 .Pq Event 04H , Umask 80H
 287 The number of store ops retired.
 288 .It Li PAGE_WALKS.D_SIDE_CYCLES
 289 .Pq Event 05H , Umask 01H
 290 Every cycle when a D-side (walks due to a load) page walk
 291 is in progress. Page walk duration divided by
 292 number of page walks is the average duration of page-walks.
 293 Edge trigger bit must be cleared. Set Edge to count the number
 294 of page walks.
 295 .It Li PAGE_WALKS.I_SIDE_CYCLES
 296 .Pq Event 05H , Umask 02H
 297 Every cycle when a I-side (walks due to an instruction fetch)
 298 page walk is in progress. Page walk duration divided by number
 299 of page walks is the average duration of page-walks.
 300 .It Li PAGE_WALKS.WALKS
 301 .Pq Event 05H , Umask 03H
 302 The number of times a data (D) page walk or an instruction (I)
 303 page walk is completed or started. Since a page walk implies a
 304 TLB miss, the number of TLB misses can be counted by counting
 305 the number of pagewalks.
 306 .It Li LONGEST_LAT_CACHE.MISS
 307 .Pq Event 2EH , Umask 41H
 308 the total number of L2 cache references and
 309 The number of L2 cache misses respectively.
 310 L3 is not supported in Silvermont microarchitecture.
 311 .It Li LONGEST_LAT_CACHE.REFERENCE
 312 .Pq Event 2EH , Umask 4FH
 313 The number of requests originating from the core that
 314 references a cache line in the L2 cache.
 315 L3 is not supported in Silvermont microarchitecture.
 316 .It Li L2_REJECT_XQ.ALL
 317 .Pq Event 30H , Umask 00H
 318 The number of demand and prefetch
 319 transactions that the L2 XQ rejects due to a full or near full
 320 condition which likely indicates back pressure from the IDI link.
 321 The XQ may reject transactions from the L2Q (non-cacheable
 322 requests), BBS (L2 misses) and WOB (L2 write-back victims)
 323 .It Li CORE_REJECT_L2Q.ALL
 324 .Pq Event 31H , Umask 00H
 325 The number of demand and L1 prefetcher
 326 requests rejected by the L2Q due to a full or nearly full
 327 condition which likely indicates back pressure from L2Q.
 328 It also counts requests that would have gone directly to
 329 the XQ, but are rejected due to a full or nearly full condition,
 330 indicating back pressure from the IDI link. The L2Q may also
 331 reject transactions from a core to insure fairness between
 332 cores, or to delay a core's dirty eviction when the address
 333 conflicts incoming external snoops. (Note that L2 prefetcher
 334 requests that are dropped are not counted by this event.).
 335 .It Li CPU_CLK_UNHALTED.CORE_P
 336 .Pq Event 3CH , Umask 00H
 337 The number of core cycles while the core is not in a halt
 338 state. The core enters the halt state when it is running
 339 the HLT instruction. In mobile systems the core frequency
 340 may change from time to time. For this reason this event
 341 may have a changing ratio with regards to time.
 342 .It Li CPU_CLK_UNHALTED.REF_P
 343 .Pq Event 3CH , Umask 01H
 344 The number of reference cycles that the core is not in a halt
 345 state. The core enters the halt state when it is running
 346 the HLT instruction.
 347 In mobile systems the core frequency may change from time.
 348 This event is not affected by core frequency changes but counts
 349 as if the core is running at the maximum frequency all the time.
 350 .It Li ICACHE.HIT
 351 .Pq Event 80H , Umask 01H
 352 The number of instruction fetches from the instruction cache.
 353 .It Li ICACHE.MISSES
 354 .Pq Event 80H , Umask 02H
 355 The number of instruction fetches that miss the
 356 Instruction cache or produce memory requests. This includes
 357 uncacheable fetches. An instruction fetch miss is counted only
 358 once and not once for every cycle it is outstanding.
 359 .It Li ICACHE.ACCESSES
 360 .Pq Event 80H , Umask 03H
 361 The number of instruction fetches, including uncacheable fetches.
 362 .It Li NIP_STALL.ICACHE_MISS
 363 .Pq Event B6H , Umask 04H
 364 The number of cycles the NIP stalls because of an icache miss.
 365 This is a cumulative count of cycles the NIP stalled for all
 366 icache misses.
 367 .It Li OFFCORE_RESPONSE_0
 368 .Pq Event B7H , Umask 01H
 369 Requires MSR_OFFCORE_RESP0 to specify request type and response.
 370 .It Li OFFCORE_RESPONSE_1
 371 .Pq Event B7H , Umask 02H
 372 Requires MSR_OFFCORE_RESP  to specify request type and response.
 373 .It Li INST_RETIRED.ANY_P
 374 .Pq Event C0H , Umask 00H
 375 The number of instructions that retire execution. For instructions
 376 that consist of multiple micro-ops, this event counts the
 377 retirement of the last micro-op of the instruction. The counter
 378 continues counting during hardware interrupts, traps, and inside
 379 interrupt handlers.
 380 .It Li UOPS_RETIRED.MS
 381 .Pq Event C2H , Umask 01H
 382 The number of micro-ops retired that were supplied from MSROM.
 383 .It Li UOPS_RETIRED.ALL
 384 .Pq Event C2H , Umask 10H
 385 The number of micro-ops retired.
 386 .It Li MACHINE_CLEARS.SMC
 387 .Pq Event C3H , Umask 01H
 388 The number of times that a program writes to a code section.
 389 Self-modifying code causes a severe penalty in all Intel
 390 architecture processors.
 391 .It Li MACHINE_CLEARS.MEMORY_ORDERING
 392 .Pq Event C3H , Umask 02H
 393 The number of times that pipeline was cleared due to memory
 394 ordering issues.
 395 .It Li MACHINE_CLEARS.FP_ASSIST
 396 .Pq Event C3H , Umask 04H
 397 The number of times that pipeline stalled due to FP operations
 398 needing assists.
 399 .It Li MACHINE_CLEARS.ALL
 400 .Pq Event C3H , Umask 08H
 401 The number of times that pipeline stalled due to due to any causes
 402 (including SMC, MO, FP assist, etc).
 403 .It Li BR_INST_RETIRED.ALL_BRANCHES
 404 .Pq Event C4H , Umask 00H
 405 The number of branch instructions retired.
 406 .It Li BR_INST_RETIRED.JCC
 407 .Pq Event C4H , Umask 7EH
 408 The number of branch instructions retired that were conditional
 409 jumps.
 410 .It Li BR_INST_RETIRED.FAR_BRANCH
 411 .Pq Event C4H , Umask BFH
 412 The number of far branch instructions retired.
 413 .It Li BR_INST_RETIRED.NON_RETURN_IND
 414 .Pq Event C4H , Umask EBH
 415 The number of branch instructions retired that were near indirect
 416 call or near indirect jmp.
 417 .It Li BR_INST_RETIRED.RETURN
 418 .Pq Event C4H , Umask F7H
 419 The number of near RET branch instructions retired.
 420 .It Li BR_INST_RETIRED.CALL
 421 .Pq Event C4H , Umask F9H
 422 The number of near CALL branch instructions retired.
 423 .It Li BR_INST_RETIRED.IND_CALL
 424 .Pq Event C4H , Umask FBH
 425 The number of near indirect CALL branch instructions retired.
 426 .It Li BR_INST_RETIRED.REL_CALL
 427 .Pq Event C4H , Umask FDH
 428 The number of near relative CALL branch instructions retired.
 429 .It Li BR_INST_RETIRED.TAKEN_JCC
 430 .Pq Event C4H , Umask FEH
 431 The number of branch instructions retired that were conditional
 432 jumps and predicted taken.
 433 .It Li BR_MISP_RETIRED.ALL_BRANCHES
 434 .Pq Event C5H , Umask 00H
 435 The number of mispredicted branch instructions retired.
 436 .It Li BR_MISP_RETIRED.JCC
 437 .Pq Event C5H , Umask 7EH
 438 The number of mispredicted branch instructions retired that were
 439 conditional jumps.
 440 .It Li BR_MISP_RETIRED.FAR
 441 .Pq Event C5H , Umask BFH
 442 The number of mispredicted far branch instructions retired.
 443 .It Li BR_MISP_RETIRED.NON_RETURN_IND
 444 .Pq Event C5H , Umask EBH
 445 The number of mispredicted branch instructions retired that were
 446 near indirect call or near indirect jmp.
 447 .It Li BR_MISP_RETIRED.RETURN
 448 .Pq Event C5H , Umask F7H
 449 The number of mispredicted near RET branch instructions retired.
 450 .It Li BR_MISP_RETIRED.CALL
 451 .Pq Event C5H , Umask F9H
 452 The number of mispredicted near CALL branch instructions retired.
 453 .It Li BR_MISP_RETIRED.IND_CALL
 454 .Pq Event C5H , Umask FBH
 455 The number of mispredicted near indirect CALL branch instructions
 456 retired.
 457 .It Li BR_MISP_RETIRED.REL_CALL
 458 .Pq Event C5H , Umask FDH
 459 The number of mispredicted near relative CALL branch instructions
 460 retired.
 461 .It Li BR_MISP_RETIRED.TAKEN_JCC
 462 .Pq Event C5H , Umask FEH
 463 The number of mispredicted branch instructions retired that were
 464 conditional jumps and predicted taken.
 465 .It Li NO_ALLOC_CYCLES.ROB_FULL
 466 .Pq Event CAH , Umask 01H
 467 The number of cycles when no uops are allocated and the ROB is full
 468 (less than 2 entries available).
 469 .It Li NO_ALLOC_CYCLES.RAT_STALL
 470 .Pq Event CAH , Umask 20H
 471 The number of cycles when no uops are allocated and a RATstall is
 472 asserted.
 473 .It Li NO_ALLOC_CYCLES.ALL
 474 .Pq Event CAH , Umask 3FH
 475 The number of cycles when the front-end does not provide any
 476 instructions to be allocated for any reason.
 477 .It Li NO_ALLOC_CYCLES.NOT_DELIVERED
 478 .Pq Event CAH , Umask 50H
 479 The number of cycles when the front-end does not provide any
 480 instructions to be allocated but the back end is not stalled.
 481 .It Li RS_FULL_STALL.MEC
 482 .Pq Event CBH , Umask 01H
 483 The number of cycles the allocation pipe line stalled due to
 484 the RS for the MEC cluster is full.
 485 .It Li RS_FULL_STALL.ALL
 486 .Pq Event CBH , Umask 1FH
 487 The number of cycles that the allocation pipe line stalled due
 488 to any one of the RS is full.
 489 .It Li CYCLES_DIV_BUSY.ANY
 490 .Pq Event CDH , Umask 01H
 491 The number of cycles the divider is busy.
 492 .It Li BACLEARS.ALL
 493 .Pq Event E6H , Umask 01H
 494 The number of baclears for any type of branch.
 495 .It Li BACLEARS.RETURN
 496 .Pq Event E6H , Umask 08H
 497 The number of baclears for return branches.
 498 .It Li BACLEARS.COND
 499 .Pq Event E6H , Umask 10H
 500 The number of baclears for conditional branches.
 501 .It Li MS_DECODED.MS_ENTRY
 502 .Pq Event E7H , Umask 01H)
 503 The number of times the MSROM starts a flow of UOPS.
 504 .El
 505 .Sh SEE ALSO
 506 .Xr pmc 3 ,
 507 .Xr pmc.atom 3 ,
 508 .Xr pmc.core 3 ,
 509 .Xr pmc.core2 3 ,
 510 .Xr pmc.iaf 3 ,
 511 .Xr pmc.k7 3 ,
 512 .Xr pmc.k8 3 ,
 513 .Xr pmc.p4 3 ,
 514 .Xr pmc.p5 3 ,
 515 .Xr pmc.p6 3 ,
 516 .Xr pmc.soft 3 ,
 517 .Xr pmc.tsc 3 ,
 518 .Xr pmc_cpuinfo 3 ,
 519 .Xr pmclog 3 ,
 520 .Xr hwpmc 4
 521 .Sh HISTORY
 522 The
 523 .Nm pmc
 524 library first appeared in
 525 .Fx 6.0 .
 526 .Sh AUTHORS
 527 The
 528 .Lb libpmc
 529 library was written by
 530 .An "Joseph Koshy"
 531 .Aq jkoshy@FreeBSD.org .
 532 The support for the Atom Silvermont
 533 microarchitecture was written by
 534 .An "Hiren Panchasara"
 535 .Aq hiren@FreeBSD.org .