sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  *
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  24  * THE POSSIBILITY OF SUCH DAMAGE.
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #define BXE_DRIVER_VERSION "1.78.79"
  31
  32 #include "bxe.h"
  33 #include "ecore_sp.h"
  34 #include "ecore_init.h"
  35 #include "ecore_init_ops.h"
  36
  37 #include "57710_int_offsets.h"
  38 #include "57711_int_offsets.h"
  39 #include "57712_int_offsets.h"
  40
  41 /*
  42  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  43  * explicitly here for older kernels that don't include this changeset.
  44  */
  45 #ifndef CTLTYPE_U64
  46 #define CTLTYPE_U64      CTLTYPE_QUAD
  47 #define sysctl_handle_64 sysctl_handle_quad
  48 #endif
  49
  50 /*
  51  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  52  * here as zero(0) for older kernels that don't include this changeset
  53  * thereby masking the functionality.
  54  */
  55 #ifndef CSUM_TCP_IPV6
  56 #define CSUM_TCP_IPV6 0
  57 #define CSUM_UDP_IPV6 0
  58 #endif
  59
  60 /*
  61  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  62  * for older kernels that don't include this changeset.
  63  */
  64 #if __FreeBSD_version < 900035
  65 #define pci_find_cap pci_find_extcap
  66 #endif
  67
  68 #define BXE_DEF_SB_ATT_IDX 0x0001
  69 #define BXE_DEF_SB_IDX     0x0002
  70
  71 /*
  72  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  73  * function HW initialization.
  74  */
  75 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  76 #define FLR_WAIT_INTERVAL 50    /* usecs */
  77 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  78
  79 struct pbf_pN_buf_regs {
  80     int pN;
  81     uint32_t init_crd;
  82     uint32_t crd;
  83     uint32_t crd_freed;
  84 };
  85
  86 struct pbf_pN_cmd_regs {
  87     int pN;
  88     uint32_t lines_occup;
  89     uint32_t lines_freed;
  90 };
  91
  92 /*
  93  * PCI Device ID Table used by bxe_probe().
  94  */
  95 #define BXE_DEVDESC_MAX 64
  96 static struct bxe_device_type bxe_devs[] = {
  97     {
  98         BRCM_VENDORID,
  99         CHIP_NUM_57710,
 100         PCI_ANY_ID, PCI_ANY_ID,
 101         "QLogic NetXtreme II BCM57710 10GbE"
 102     },
 103     {
 104         BRCM_VENDORID,
 105         CHIP_NUM_57711,
 106         PCI_ANY_ID, PCI_ANY_ID,
 107         "QLogic NetXtreme II BCM57711 10GbE"
 108     },
 109     {
 110         BRCM_VENDORID,
 111         CHIP_NUM_57711E,
 112         PCI_ANY_ID, PCI_ANY_ID,
 113         "QLogic NetXtreme II BCM57711E 10GbE"
 114     },
 115     {
 116         BRCM_VENDORID,
 117         CHIP_NUM_57712,
 118         PCI_ANY_ID, PCI_ANY_ID,
 119         "QLogic NetXtreme II BCM57712 10GbE"
 120     },
 121     {
 122         BRCM_VENDORID,
 123         CHIP_NUM_57712_MF,
 124         PCI_ANY_ID, PCI_ANY_ID,
 125         "QLogic NetXtreme II BCM57712 MF 10GbE"
 126     },
 127 #if 0
 128     {
 129         BRCM_VENDORID,
 130         CHIP_NUM_57712_VF,
 131         PCI_ANY_ID, PCI_ANY_ID,
 132         "QLogic NetXtreme II BCM57712 VF 10GbE"
 133     },
 134 #endif
 135     {
 136         BRCM_VENDORID,
 137         CHIP_NUM_57800,
 138         PCI_ANY_ID, PCI_ANY_ID,
 139         "QLogic NetXtreme II BCM57800 10GbE"
 140     },
 141     {
 142         BRCM_VENDORID,
 143         CHIP_NUM_57800_MF,
 144         PCI_ANY_ID, PCI_ANY_ID,
 145         "QLogic NetXtreme II BCM57800 MF 10GbE"
 146     },
 147 #if 0
 148     {
 149         BRCM_VENDORID,
 150         CHIP_NUM_57800_VF,
 151         PCI_ANY_ID, PCI_ANY_ID,
 152         "QLogic NetXtreme II BCM57800 VF 10GbE"
 153     },
 154 #endif
 155     {
 156         BRCM_VENDORID,
 157         CHIP_NUM_57810,
 158         PCI_ANY_ID, PCI_ANY_ID,
 159         "QLogic NetXtreme II BCM57810 10GbE"
 160     },
 161     {
 162         BRCM_VENDORID,
 163         CHIP_NUM_57810_MF,
 164         PCI_ANY_ID, PCI_ANY_ID,
 165         "QLogic NetXtreme II BCM57810 MF 10GbE"
 166     },
 167 #if 0
 168     {
 169         BRCM_VENDORID,
 170         CHIP_NUM_57810_VF,
 171         PCI_ANY_ID, PCI_ANY_ID,
 172         "QLogic NetXtreme II BCM57810 VF 10GbE"
 173     },
 174 #endif
 175     {
 176         BRCM_VENDORID,
 177         CHIP_NUM_57811,
 178         PCI_ANY_ID, PCI_ANY_ID,
 179         "QLogic NetXtreme II BCM57811 10GbE"
 180     },
 181     {
 182         BRCM_VENDORID,
 183         CHIP_NUM_57811_MF,
 184         PCI_ANY_ID, PCI_ANY_ID,
 185         "QLogic NetXtreme II BCM57811 MF 10GbE"
 186     },
 187 #if 0
 188     {
 189         BRCM_VENDORID,
 190         CHIP_NUM_57811_VF,
 191         PCI_ANY_ID, PCI_ANY_ID,
 192         "QLogic NetXtreme II BCM57811 VF 10GbE"
 193     },
 194 #endif
 195     {
 196         BRCM_VENDORID,
 197         CHIP_NUM_57840_4_10,
 198         PCI_ANY_ID, PCI_ANY_ID,
 199         "QLogic NetXtreme II BCM57840 4x10GbE"
 200     },
 201 #if 0
 202     {
 203         BRCM_VENDORID,
 204         CHIP_NUM_57840_2_20,
 205         PCI_ANY_ID, PCI_ANY_ID,
 206         "QLogic NetXtreme II BCM57840 2x20GbE"
 207     },
 208 #endif
 209     {
 210         BRCM_VENDORID,
 211         CHIP_NUM_57840_MF,
 212         PCI_ANY_ID, PCI_ANY_ID,
 213         "QLogic NetXtreme II BCM57840 MF 10GbE"
 214     },
 215 #if 0
 216     {
 217         BRCM_VENDORID,
 218         CHIP_NUM_57840_VF,
 219         PCI_ANY_ID, PCI_ANY_ID,
 220         "QLogic NetXtreme II BCM57840 VF 10GbE"
 221     },
 222 #endif
 223     {
 224         0, 0, 0, 0, NULL
 225     }
 226 };
 227
 228 MALLOC_DECLARE(M_BXE_ILT);
 229 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 230
 231 /*
 232  * FreeBSD device entry points.
 233  */
 234 static int bxe_probe(device_t);
 235 static int bxe_attach(device_t);
 236 static int bxe_detach(device_t);
 237 static int bxe_shutdown(device_t);
 238
 239 /*
 240  * FreeBSD KLD module/device interface event handler method.
 241  */
 242 static device_method_t bxe_methods[] = {
 243     /* Device interface (device_if.h) */
 244     DEVMETHOD(device_probe,     bxe_probe),
 245     DEVMETHOD(device_attach,    bxe_attach),
 246     DEVMETHOD(device_detach,    bxe_detach),
 247     DEVMETHOD(device_shutdown,  bxe_shutdown),
 248 #if 0
 249     DEVMETHOD(device_suspend,   bxe_suspend),
 250     DEVMETHOD(device_resume,    bxe_resume),
 251 #endif
 252     /* Bus interface (bus_if.h) */
 253     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 254     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 255     KOBJMETHOD_END
 256 };
 257
 258 /*
 259  * FreeBSD KLD Module data declaration
 260  */
 261 static driver_t bxe_driver = {
 262     "bxe",                   /* module name */
 263     bxe_methods,             /* event handler */
 264     sizeof(struct bxe_softc) /* extra data */
 265 };
 266
 267 /*
 268  * FreeBSD dev class is needed to manage dev instances and
 269  * to associate with a bus type
 270  */
 271 static devclass_t bxe_devclass;
 272
 273 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 274 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 275 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 276
 277 /* resources needed for unloading a previously loaded device */
 278
 279 #define BXE_PREV_WAIT_NEEDED 1
 280 struct mtx bxe_prev_mtx;
 281 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 282 struct bxe_prev_list_node {
 283     LIST_ENTRY(bxe_prev_list_node) node;
 284     uint8_t bus;
 285     uint8_t slot;
 286     uint8_t path;
 287     uint8_t aer; /* XXX automatic error recovery */
 288     uint8_t undi;
 289 };
 290 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 291
 292 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 293
 294 /* Tunable device values... */
 295
 296 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 297
 298 /* Debug */
 299 unsigned long bxe_debug = 0;
 300 TUNABLE_ULONG("hw.bxe.debug", &bxe_debug);
 301 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, (CTLFLAG_RDTUN),
 302              &bxe_debug, 0, "Debug logging mode");
 303
 304 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 305 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 306 TUNABLE_INT("hw.bxe.interrupt_mode", &bxe_interrupt_mode);
 307 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 308            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 309
 310 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 311 static int bxe_queue_count = 4;
 312 TUNABLE_INT("hw.bxe.queue_count", &bxe_queue_count);
 313 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 314            &bxe_queue_count, 0, "Multi-Queue queue count");
 315
 316 /* max number of buffers per queue (default RX_BD_USABLE) */
 317 static int bxe_max_rx_bufs = 0;
 318 TUNABLE_INT("hw.bxe.max_rx_bufs", &bxe_max_rx_bufs);
 319 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 320            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 321
 322 /* Host interrupt coalescing RX tick timer (usecs) */
 323 static int bxe_hc_rx_ticks = 25;
 324 TUNABLE_INT("hw.bxe.hc_rx_ticks", &bxe_hc_rx_ticks);
 325 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 326            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 327
 328 /* Host interrupt coalescing TX tick timer (usecs) */
 329 static int bxe_hc_tx_ticks = 50;
 330 TUNABLE_INT("hw.bxe.hc_tx_ticks", &bxe_hc_tx_ticks);
 331 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 332            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 333
 334 /* Maximum number of Rx packets to process at a time */
 335 static int bxe_rx_budget = 0xffffffff;
 336 TUNABLE_INT("hw.bxe.rx_budget", &bxe_rx_budget);
 337 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 338            &bxe_rx_budget, 0, "Rx processing budget");
 339
 340 /* Maximum LRO aggregation size */
 341 static int bxe_max_aggregation_size = 0;
 342 TUNABLE_INT("hw.bxe.max_aggregation_size", &bxe_max_aggregation_size);
 343 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 344            &bxe_max_aggregation_size, 0, "max aggregation size");
 345
 346 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 347 static int bxe_mrrs = -1;
 348 TUNABLE_INT("hw.bxe.mrrs", &bxe_mrrs);
 349 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 350            &bxe_mrrs, 0, "PCIe maximum read request size");
 351
 352 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 353 static int bxe_autogreeen = 0;
 354 TUNABLE_INT("hw.bxe.autogreeen", &bxe_autogreeen);
 355 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 356            &bxe_autogreeen, 0, "AutoGrEEEn support");
 357
 358 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 359 static int bxe_udp_rss = 0;
 360 TUNABLE_INT("hw.bxe.udp_rss", &bxe_udp_rss);
 361 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 362            &bxe_udp_rss, 0, "UDP RSS support");
 363
 364
 365 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 366
 367 #define STATS_OFFSET32(stat_name)                   \
 368     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 369
 370 #define Q_STATS_OFFSET32(stat_name)                   \
 371     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 372
 373 static const struct {
 374     uint32_t offset;
 375     uint32_t size;
 376     uint32_t flags;
 377 #define STATS_FLAGS_PORT  1
 378 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 379 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 380     char string[STAT_NAME_LEN];
 381 } bxe_eth_stats_arr[] = {
 382     { STATS_OFFSET32(total_bytes_received_hi),
 383                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 384     { STATS_OFFSET32(error_bytes_received_hi),
 385                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 386     { STATS_OFFSET32(total_unicast_packets_received_hi),
 387                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 388     { STATS_OFFSET32(total_multicast_packets_received_hi),
 389                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 390     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 391                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 392     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 393                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 394     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 395                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 396     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 397                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 398     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 399                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 400     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 401                 8, STATS_FLAGS_PORT, "rx_fragments" },
 402     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 403                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 404     { STATS_OFFSET32(no_buff_discard_hi),
 405                 8, STATS_FLAGS_BOTH, "rx_discards" },
 406     { STATS_OFFSET32(mac_filter_discard),
 407                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 408     { STATS_OFFSET32(mf_tag_discard),
 409                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 410     { STATS_OFFSET32(pfc_frames_received_hi),
 411                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 412     { STATS_OFFSET32(pfc_frames_sent_hi),
 413                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 414     { STATS_OFFSET32(brb_drop_hi),
 415                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 416     { STATS_OFFSET32(brb_truncate_hi),
 417                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 418     { STATS_OFFSET32(pause_frames_received_hi),
 419                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 420     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 421                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 422     { STATS_OFFSET32(nig_timer_max),
 423                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 424     { STATS_OFFSET32(total_bytes_transmitted_hi),
 425                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 426     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 427                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 428     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 429                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 430     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 431                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 432     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 433                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 434     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 435                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 436     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 437                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 438     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 439                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 440     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 441                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 442     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 443                 8, STATS_FLAGS_PORT, "tx_deferred" },
 444     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 445                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 446     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 447                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 448     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 449                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 450     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 451                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 452     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 453                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 454     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 455                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 456     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 457                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 458     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 459                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 460     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 461                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 462     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 463                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 464     { STATS_OFFSET32(pause_frames_sent_hi),
 465                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 466     { STATS_OFFSET32(total_tpa_aggregations_hi),
 467                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 468     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 469                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 470     { STATS_OFFSET32(total_tpa_bytes_hi),
 471                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 472 #if 0
 473     { STATS_OFFSET32(recoverable_error),
 474                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
 475     { STATS_OFFSET32(unrecoverable_error),
 476                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
 477 #endif
 478     { STATS_OFFSET32(eee_tx_lpi),
 479                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 480     { STATS_OFFSET32(rx_calls),
 481                 4, STATS_FLAGS_FUNC, "rx_calls"},
 482     { STATS_OFFSET32(rx_pkts),
 483                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 484     { STATS_OFFSET32(rx_tpa_pkts),
 485                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 486     { STATS_OFFSET32(rx_jumbo_sge_pkts),
 487                 4, STATS_FLAGS_FUNC, "rx_jumbo_sge_pkts"},
 488     { STATS_OFFSET32(rx_soft_errors),
 489                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 490     { STATS_OFFSET32(rx_hw_csum_errors),
 491                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 492     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 493                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 494     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 495                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 496     { STATS_OFFSET32(rx_budget_reached),
 497                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 498     { STATS_OFFSET32(tx_pkts),
 499                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 500     { STATS_OFFSET32(tx_soft_errors),
 501                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 502     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 503                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 504     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 505                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 506     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 507                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 508     { STATS_OFFSET32(tx_ofld_frames_lso),
 509                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 510     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 511                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 512     { STATS_OFFSET32(tx_encap_failures),
 513                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 514     { STATS_OFFSET32(tx_hw_queue_full),
 515                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 516     { STATS_OFFSET32(tx_hw_max_queue_depth),
 517                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 518     { STATS_OFFSET32(tx_dma_mapping_failure),
 519                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 520     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 521                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 522     { STATS_OFFSET32(tx_window_violation_std),
 523                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 524     { STATS_OFFSET32(tx_window_violation_tso),
 525                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 526 #if 0
 527     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 528                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
 529     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 530                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
 531 #endif
 532     { STATS_OFFSET32(tx_chain_lost_mbuf),
 533                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 534     { STATS_OFFSET32(tx_frames_deferred),
 535                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 536     { STATS_OFFSET32(tx_queue_xoff),
 537                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 538     { STATS_OFFSET32(mbuf_defrag_attempts),
 539                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 540     { STATS_OFFSET32(mbuf_defrag_failures),
 541                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 542     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 543                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 544     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 545                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 546     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 547                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 548     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 549                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 550     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 551                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 552     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 553                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 554     { STATS_OFFSET32(mbuf_alloc_tx),
 555                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 556     { STATS_OFFSET32(mbuf_alloc_rx),
 557                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 558     { STATS_OFFSET32(mbuf_alloc_sge),
 559                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 560     { STATS_OFFSET32(mbuf_alloc_tpa),
 561                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
 562 };
 563
 564 static const struct {
 565     uint32_t offset;
 566     uint32_t size;
 567     char string[STAT_NAME_LEN];
 568 } bxe_eth_q_stats_arr[] = {
 569     { Q_STATS_OFFSET32(total_bytes_received_hi),
 570                 8, "rx_bytes" },
 571     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 572                 8, "rx_ucast_packets" },
 573     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 574                 8, "rx_mcast_packets" },
 575     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 576                 8, "rx_bcast_packets" },
 577     { Q_STATS_OFFSET32(no_buff_discard_hi),
 578                 8, "rx_discards" },
 579     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 580                 8, "tx_bytes" },
 581     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 582                 8, "tx_ucast_packets" },
 583     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 584                 8, "tx_mcast_packets" },
 585     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 586                 8, "tx_bcast_packets" },
 587     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 588                 8, "tpa_aggregations" },
 589     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 590                 8, "tpa_aggregated_frames"},
 591     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 592                 8, "tpa_bytes"},
 593     { Q_STATS_OFFSET32(rx_calls),
 594                 4, "rx_calls"},
 595     { Q_STATS_OFFSET32(rx_pkts),
 596                 4, "rx_pkts"},
 597     { Q_STATS_OFFSET32(rx_tpa_pkts),
 598                 4, "rx_tpa_pkts"},
 599     { Q_STATS_OFFSET32(rx_jumbo_sge_pkts),
 600                 4, "rx_jumbo_sge_pkts"},
 601     { Q_STATS_OFFSET32(rx_soft_errors),
 602                 4, "rx_soft_errors"},
 603     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 604                 4, "rx_hw_csum_errors"},
 605     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 606                 4, "rx_ofld_frames_csum_ip"},
 607     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 608                 4, "rx_ofld_frames_csum_tcp_udp"},
 609     { Q_STATS_OFFSET32(rx_budget_reached),
 610                 4, "rx_budget_reached"},
 611     { Q_STATS_OFFSET32(tx_pkts),
 612                 4, "tx_pkts"},
 613     { Q_STATS_OFFSET32(tx_soft_errors),
 614                 4, "tx_soft_errors"},
 615     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 616                 4, "tx_ofld_frames_csum_ip"},
 617     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 618                 4, "tx_ofld_frames_csum_tcp"},
 619     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 620                 4, "tx_ofld_frames_csum_udp"},
 621     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 622                 4, "tx_ofld_frames_lso"},
 623     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 624                 4, "tx_ofld_frames_lso_hdr_splits"},
 625     { Q_STATS_OFFSET32(tx_encap_failures),
 626                 4, "tx_encap_failures"},
 627     { Q_STATS_OFFSET32(tx_hw_queue_full),
 628                 4, "tx_hw_queue_full"},
 629     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 630                 4, "tx_hw_max_queue_depth"},
 631     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 632                 4, "tx_dma_mapping_failure"},
 633     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 634                 4, "tx_max_drbr_queue_depth"},
 635     { Q_STATS_OFFSET32(tx_window_violation_std),
 636                 4, "tx_window_violation_std"},
 637     { Q_STATS_OFFSET32(tx_window_violation_tso),
 638                 4, "tx_window_violation_tso"},
 639 #if 0
 640     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 641                 4, "tx_unsupported_tso_request_ipv6"},
 642     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 643                 4, "tx_unsupported_tso_request_not_tcp"},
 644 #endif
 645     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 646                 4, "tx_chain_lost_mbuf"},
 647     { Q_STATS_OFFSET32(tx_frames_deferred),
 648                 4, "tx_frames_deferred"},
 649     { Q_STATS_OFFSET32(tx_queue_xoff),
 650                 4, "tx_queue_xoff"},
 651     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 652                 4, "mbuf_defrag_attempts"},
 653     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 654                 4, "mbuf_defrag_failures"},
 655     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 656                 4, "mbuf_rx_bd_alloc_failed"},
 657     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 658                 4, "mbuf_rx_bd_mapping_failed"},
 659     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 660                 4, "mbuf_rx_tpa_alloc_failed"},
 661     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 662                 4, "mbuf_rx_tpa_mapping_failed"},
 663     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 664                 4, "mbuf_rx_sge_alloc_failed"},
 665     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 666                 4, "mbuf_rx_sge_mapping_failed"},
 667     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 668                 4, "mbuf_alloc_tx"},
 669     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 670                 4, "mbuf_alloc_rx"},
 671     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 672                 4, "mbuf_alloc_sge"},
 673     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 674                 4, "mbuf_alloc_tpa"}
 675 };
 676
 677 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 678 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 679
 680
 681 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 682                                  uint8_t          read_cfg,
 683                                  uint8_t          cmng_type);
 684 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 685 static void    storm_memset_cmng(struct bxe_softc *sc,
 686                                  struct cmng_init *cmng,
 687                                  uint8_t          port);
 688 static void    bxe_set_reset_global(struct bxe_softc *sc);
 689 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 690 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 691                                  int              engine);
 692 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 693 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 694                                    uint8_t          *global,
 695                                    uint8_t          print);
 696 static void    bxe_int_disable(struct bxe_softc *sc);
 697 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 698 static void    bxe_pf_disable(struct bxe_softc *sc);
 699 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 700 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 701                                       struct bxe_fastpath *fp,
 702                                       uint16_t            rx_bd_prod,
 703                                       uint16_t            rx_cq_prod,
 704                                       uint16_t            rx_sge_prod);
 705 static void    bxe_link_report_locked(struct bxe_softc *sc);
 706 static void    bxe_link_report(struct bxe_softc *sc);
 707 static void    bxe_link_status_update(struct bxe_softc *sc);
 708 static void    bxe_periodic_callout_func(void *xsc);
 709 static void    bxe_periodic_start(struct bxe_softc *sc);
 710 static void    bxe_periodic_stop(struct bxe_softc *sc);
 711 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 712                                     uint16_t prev_index,
 713                                     uint16_t index);
 714 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 715                                      int                 queue);
 716 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 717                                      uint16_t            index);
 718 static uint8_t bxe_txeof(struct bxe_softc *sc,
 719                          struct bxe_fastpath *fp);
 720 static void    bxe_task_fp(struct bxe_fastpath *fp);
 721 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 722                                      struct mbuf      *m,
 723                                      uint8_t          contents);
 724 static int     bxe_alloc_mem(struct bxe_softc *sc);
 725 static void    bxe_free_mem(struct bxe_softc *sc);
 726 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 727 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 728 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 729 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 730 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 731 static int     bxe_init_locked(struct bxe_softc *sc);
 732 static int     bxe_stop_locked(struct bxe_softc *sc);
 733 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 734                                    int              load_mode);
 735 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 736                                      uint32_t         unload_mode,
 737                                      uint8_t          keep_link);
 738
 739 static void bxe_handle_sp_tq(void *context, int pending);
 740 static void bxe_handle_fp_tq(void *context, int pending);
 741
 742
 743 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 744 uint32_t
 745 calc_crc32(uint8_t  *crc32_packet,
 746            uint32_t crc32_length,
 747            uint32_t crc32_seed,
 748            uint8_t  complement)
 749 {
 750    uint32_t byte         = 0;
 751    uint32_t bit          = 0;
 752    uint8_t  msb          = 0;
 753    uint32_t temp         = 0;
 754    uint32_t shft         = 0;
 755    uint8_t  current_byte = 0;
 756    uint32_t crc32_result = crc32_seed;
 757    const uint32_t CRC32_POLY = 0x1edc6f41;
 758
 759    if ((crc32_packet == NULL) ||
 760        (crc32_length == 0) ||
 761        ((crc32_length % 8) != 0))
 762     {
 763         return (crc32_result);
 764     }
 765
 766     for (byte = 0; byte < crc32_length; byte = byte + 1)
 767     {
 768         current_byte = crc32_packet[byte];
 769         for (bit = 0; bit < 8; bit = bit + 1)
 770         {
 771             /* msb = crc32_result[31]; */
 772             msb = (uint8_t)(crc32_result >> 31);
 773
 774             crc32_result = crc32_result << 1;
 775
 776             /* it (msb != current_byte[bit]) */
 777             if (msb != (0x1 & (current_byte >> bit)))
 778             {
 779                 crc32_result = crc32_result ^ CRC32_POLY;
 780                 /* crc32_result[0] = 1 */
 781                 crc32_result |= 1;
 782             }
 783         }
 784     }
 785
 786     /* Last step is to:
 787      * 1. "mirror" every bit
 788      * 2. swap the 4 bytes
 789      * 3. complement each bit
 790      */
 791
 792     /* Mirror */
 793     temp = crc32_result;
 794     shft = sizeof(crc32_result) * 8 - 1;
 795
 796     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 797     {
 798         temp <<= 1;
 799         temp |= crc32_result & 1;
 800         shft-- ;
 801     }
 802
 803     /* temp[31-bit] = crc32_result[bit] */
 804     temp <<= shft;
 805
 806     /* Swap */
 807     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 808     {
 809         uint32_t t0, t1, t2, t3;
 810         t0 = (0x000000ff & (temp >> 24));
 811         t1 = (0x0000ff00 & (temp >> 8));
 812         t2 = (0x00ff0000 & (temp << 8));
 813         t3 = (0xff000000 & (temp << 24));
 814         crc32_result = t0 | t1 | t2 | t3;
 815     }
 816
 817     /* Complement */
 818     if (complement)
 819     {
 820         crc32_result = ~crc32_result;
 821     }
 822
 823     return (crc32_result);
 824 }
 825
 826 int
 827 bxe_test_bit(int                    nr,
 828              volatile unsigned long *addr)
 829 {
 830     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 831 }
 832
 833 void
 834 bxe_set_bit(unsigned int           nr,
 835             volatile unsigned long *addr)
 836 {
 837     atomic_set_acq_long(addr, (1 << nr));
 838 }
 839
 840 void
 841 bxe_clear_bit(int                    nr,
 842               volatile unsigned long *addr)
 843 {
 844     atomic_clear_acq_long(addr, (1 << nr));
 845 }
 846
 847 int
 848 bxe_test_and_set_bit(int                    nr,
 849                        volatile unsigned long *addr)
 850 {
 851     unsigned long x;
 852     nr = (1 << nr);
 853     do {
 854         x = *addr;
 855     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 856     // if (x & nr) bit_was_set; else bit_was_not_set;
 857     return (x & nr);
 858 }
 859
 860 int
 861 bxe_test_and_clear_bit(int                    nr,
 862                        volatile unsigned long *addr)
 863 {
 864     unsigned long x;
 865     nr = (1 << nr);
 866     do {
 867         x = *addr;
 868     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 869     // if (x & nr) bit_was_set; else bit_was_not_set;
 870     return (x & nr);
 871 }
 872
 873 int
 874 bxe_cmpxchg(volatile int *addr,
 875             int          old,
 876             int          new)
 877 {
 878     int x;
 879     do {
 880         x = *addr;
 881     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 882     return (x);
 883 }
 884
 885 /*
 886  * Get DMA memory from the OS.
 887  *
 888  * Validates that the OS has provided DMA buffers in response to a
 889  * bus_dmamap_load call and saves the physical address of those buffers.
 890  * When the callback is used the OS will return 0 for the mapping function
 891  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 892  * failures back to the caller.
 893  *
 894  * Returns:
 895  *   Nothing.
 896  */
 897 static void
 898 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 899 {
 900     struct bxe_dma *dma = arg;
 901
 902     if (error) {
 903         dma->paddr = 0;
 904         dma->nseg  = 0;
 905         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 906     } else {
 907         dma->paddr = segs->ds_addr;
 908         dma->nseg  = nseg;
 909 #if 0
 910         BLOGD(dma->sc, DBG_LOAD,
 911               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 912               dma->msg, dma->vaddr, (void *)dma->paddr,
 913               dma->nseg, dma->size);
 914 #endif
 915     }
 916 }
 917
 918 /*
 919  * Allocate a block of memory and map it for DMA. No partial completions
 920  * allowed and release any resources acquired if we can't acquire all
 921  * resources.
 922  *
 923  * Returns:
 924  *   0 = Success, !0 = Failure
 925  */
 926 int
 927 bxe_dma_alloc(struct bxe_softc *sc,
 928               bus_size_t       size,
 929               struct bxe_dma   *dma,
 930               const char       *msg)
 931 {
 932     int rc;
 933
 934     if (dma->size > 0) {
 935         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 936               (unsigned long)dma->size);
 937         return (1);
 938     }
 939
 940     memset(dma, 0, sizeof(*dma)); /* sanity */
 941     dma->sc   = sc;
 942     dma->size = size;
 943     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 944
 945     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 946                             BCM_PAGE_SIZE,      /* alignment */
 947                             0,                  /* boundary limit */
 948                             BUS_SPACE_MAXADDR,  /* restricted low */
 949                             BUS_SPACE_MAXADDR,  /* restricted hi */
 950                             NULL,               /* addr filter() */
 951                             NULL,               /* addr filter() arg */
 952                             size,               /* max map size */
 953                             1,                  /* num discontinuous */
 954                             size,               /* max seg size */
 955                             BUS_DMA_ALLOCNOW,   /* flags */
 956                             NULL,               /* lock() */
 957                             NULL,               /* lock() arg */
 958                             &dma->tag);         /* returned dma tag */
 959     if (rc != 0) {
 960         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 961         memset(dma, 0, sizeof(*dma));
 962         return (1);
 963     }
 964
 965     rc = bus_dmamem_alloc(dma->tag,
 966                           (void **)&dma->vaddr,
 967                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 968                           &dma->map);
 969     if (rc != 0) {
 970         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 971         bus_dma_tag_destroy(dma->tag);
 972         memset(dma, 0, sizeof(*dma));
 973         return (1);
 974     }
 975
 976     rc = bus_dmamap_load(dma->tag,
 977                          dma->map,
 978                          dma->vaddr,
 979                          size,
 980                          bxe_dma_map_addr, /* BLOGD in here */
 981                          dma,
 982                          BUS_DMA_NOWAIT);
 983     if (rc != 0) {
 984         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 985         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 986         bus_dma_tag_destroy(dma->tag);
 987         memset(dma, 0, sizeof(*dma));
 988         return (1);
 989     }
 990
 991     return (0);
 992 }
 993
 994 void
 995 bxe_dma_free(struct bxe_softc *sc,
 996              struct bxe_dma   *dma)
 997 {
 998     if (dma->size > 0) {
 999 #if 0
1000         BLOGD(sc, DBG_LOAD,
1001               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
1002               dma->msg, dma->vaddr, (void *)dma->paddr,
1003               dma->nseg, dma->size);
1004 #endif
1005
1006         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
1007
1008         bus_dmamap_sync(dma->tag, dma->map,
1009                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
1010         bus_dmamap_unload(dma->tag, dma->map);
1011         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
1012         bus_dma_tag_destroy(dma->tag);
1013     }
1014
1015     memset(dma, 0, sizeof(*dma));
1016 }
1017
1018 /*
1019  * These indirect read and write routines are only during init.
1020  * The locking is handled by the MCP.
1021  */
1022
1023 void
1024 bxe_reg_wr_ind(struct bxe_softc *sc,
1025                uint32_t         addr,
1026                uint32_t         val)
1027 {
1028     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1029     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
1030     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1031 }
1032
1033 uint32_t
1034 bxe_reg_rd_ind(struct bxe_softc *sc,
1035                uint32_t         addr)
1036 {
1037     uint32_t val;
1038
1039     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1040     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
1041     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1042
1043     return (val);
1044 }
1045
1046 #if 0
1047 void bxe_dp_dmae(struct bxe_softc *sc, struct dmae_command *dmae, int msglvl)
1048 {
1049     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
1050
1051     switch (dmae->opcode & DMAE_COMMAND_DST) {
1052     case DMAE_CMD_DST_PCI:
1053         if (src_type == DMAE_CMD_SRC_PCI)
1054             DP(msglvl, "DMAE: opcode 0x%08x\n"
1055                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
1056                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1057                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1058                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1059                dmae->comp_addr_hi, dmae->comp_addr_lo,
1060                dmae->comp_val);
1061         else
1062             DP(msglvl, "DMAE: opcode 0x%08x\n"
1063                "src [%08x], len [%d*4], dst [%x:%08x]\n"
1064                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1065                dmae->opcode, dmae->src_addr_lo >> 2,
1066                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1067                dmae->comp_addr_hi, dmae->comp_addr_lo,
1068                dmae->comp_val);
1069         break;
1070     case DMAE_CMD_DST_GRC:
1071         if (src_type == DMAE_CMD_SRC_PCI)
1072             DP(msglvl, "DMAE: opcode 0x%08x\n"
1073                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
1074                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1075                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1076                dmae->len, dmae->dst_addr_lo >> 2,
1077                dmae->comp_addr_hi, dmae->comp_addr_lo,
1078                dmae->comp_val);
1079         else
1080             DP(msglvl, "DMAE: opcode 0x%08x\n"
1081                "src [%08x], len [%d*4], dst [%08x]\n"
1082                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1083                dmae->opcode, dmae->src_addr_lo >> 2,
1084                dmae->len, dmae->dst_addr_lo >> 2,
1085                dmae->comp_addr_hi, dmae->comp_addr_lo,
1086                dmae->comp_val);
1087         break;
1088     default:
1089         if (src_type == DMAE_CMD_SRC_PCI)
1090             DP(msglvl, "DMAE: opcode 0x%08x\n"
1091                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
1092                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1093                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1094                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1095                dmae->comp_val);
1096         else
1097             DP(msglvl, "DMAE: opcode 0x%08x\n"
1098                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1099                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1100                dmae->opcode, dmae->src_addr_lo >> 2,
1101                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1102                dmae->comp_val);
1103         break;
1104     }
1105
1106 }
1107 #endif
1108
1109 static int
1110 bxe_acquire_hw_lock(struct bxe_softc *sc,
1111                     uint32_t         resource)
1112 {
1113     uint32_t lock_status;
1114     uint32_t resource_bit = (1 << resource);
1115     int func = SC_FUNC(sc);
1116     uint32_t hw_lock_control_reg;
1117     int cnt;
1118
1119     /* validate the resource is within range */
1120     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1121         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1122         return (-1);
1123     }
1124
1125     if (func <= 5) {
1126         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1127     } else {
1128         hw_lock_control_reg =
1129                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1130     }
1131
1132     /* validate the resource is not already taken */
1133     lock_status = REG_RD(sc, hw_lock_control_reg);
1134     if (lock_status & resource_bit) {
1135         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1136               lock_status, resource_bit);
1137         return (-1);
1138     }
1139
1140     /* try every 5ms for 5 seconds */
1141     for (cnt = 0; cnt < 1000; cnt++) {
1142         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1143         lock_status = REG_RD(sc, hw_lock_control_reg);
1144         if (lock_status & resource_bit) {
1145             return (0);
1146         }
1147         DELAY(5000);
1148     }
1149
1150     BLOGE(sc, "Resource lock timeout!\n");
1151     return (-1);
1152 }
1153
1154 static int
1155 bxe_release_hw_lock(struct bxe_softc *sc,
1156                     uint32_t         resource)
1157 {
1158     uint32_t lock_status;
1159     uint32_t resource_bit = (1 << resource);
1160     int func = SC_FUNC(sc);
1161     uint32_t hw_lock_control_reg;
1162
1163     /* validate the resource is within range */
1164     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1165         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1166         return (-1);
1167     }
1168
1169     if (func <= 5) {
1170         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1171     } else {
1172         hw_lock_control_reg =
1173                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1174     }
1175
1176     /* validate the resource is currently taken */
1177     lock_status = REG_RD(sc, hw_lock_control_reg);
1178     if (!(lock_status & resource_bit)) {
1179         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1180               lock_status, resource_bit);
1181         return (-1);
1182     }
1183
1184     REG_WR(sc, hw_lock_control_reg, resource_bit);
1185     return (0);
1186 }
1187 static void bxe_acquire_phy_lock(struct bxe_softc *sc)
1188 {
1189         BXE_PHY_LOCK(sc);
1190         bxe_acquire_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1191 }
1192
1193 static void bxe_release_phy_lock(struct bxe_softc *sc)
1194 {
1195         bxe_release_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1196         BXE_PHY_UNLOCK(sc);
1197 }
1198 /*
1199  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1200  * had we done things the other way around, if two pfs from the same port
1201  * would attempt to access nvram at the same time, we could run into a
1202  * scenario such as:
1203  * pf A takes the port lock.
1204  * pf B succeeds in taking the same lock since they are from the same port.
1205  * pf A takes the per pf misc lock. Performs eeprom access.
1206  * pf A finishes. Unlocks the per pf misc lock.
1207  * Pf B takes the lock and proceeds to perform it's own access.
1208  * pf A unlocks the per port lock, while pf B is still working (!).
1209  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1210  * access corrupted by pf B).*
1211  */
1212 static int
1213 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1214 {
1215     int port = SC_PORT(sc);
1216     int count, i;
1217     uint32_t val = 0;
1218
1219     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1220     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1221
1222     /* adjust timeout for emulation/FPGA */
1223     count = NVRAM_TIMEOUT_COUNT;
1224     if (CHIP_REV_IS_SLOW(sc)) {
1225         count *= 100;
1226     }
1227
1228     /* request access to nvram interface */
1229     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1230            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1231
1232     for (i = 0; i < count*10; i++) {
1233         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1234         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1235             break;
1236         }
1237
1238         DELAY(5);
1239     }
1240
1241     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1242         BLOGE(sc, "Cannot get access to nvram interface\n");
1243         return (-1);
1244     }
1245
1246     return (0);
1247 }
1248
1249 static int
1250 bxe_release_nvram_lock(struct bxe_softc *sc)
1251 {
1252     int port = SC_PORT(sc);
1253     int count, i;
1254     uint32_t val = 0;
1255
1256     /* adjust timeout for emulation/FPGA */
1257     count = NVRAM_TIMEOUT_COUNT;
1258     if (CHIP_REV_IS_SLOW(sc)) {
1259         count *= 100;
1260     }
1261
1262     /* relinquish nvram interface */
1263     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1264            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1265
1266     for (i = 0; i < count*10; i++) {
1267         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1268         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1269             break;
1270         }
1271
1272         DELAY(5);
1273     }
1274
1275     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1276         BLOGE(sc, "Cannot free access to nvram interface\n");
1277         return (-1);
1278     }
1279
1280     /* release HW lock: protect against other PFs in PF Direct Assignment */
1281     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1282
1283     return (0);
1284 }
1285
1286 static void
1287 bxe_enable_nvram_access(struct bxe_softc *sc)
1288 {
1289     uint32_t val;
1290
1291     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1292
1293     /* enable both bits, even on read */
1294     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1295            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1296 }
1297
1298 static void
1299 bxe_disable_nvram_access(struct bxe_softc *sc)
1300 {
1301     uint32_t val;
1302
1303     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1304
1305     /* disable both bits, even after read */
1306     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1307            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1308                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1309 }
1310
1311 static int
1312 bxe_nvram_read_dword(struct bxe_softc *sc,
1313                      uint32_t         offset,
1314                      uint32_t         *ret_val,
1315                      uint32_t         cmd_flags)
1316 {
1317     int count, i, rc;
1318     uint32_t val;
1319
1320     /* build the command word */
1321     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1322
1323     /* need to clear DONE bit separately */
1324     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1325
1326     /* address of the NVRAM to read from */
1327     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1328            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1329
1330     /* issue a read command */
1331     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1332
1333     /* adjust timeout for emulation/FPGA */
1334     count = NVRAM_TIMEOUT_COUNT;
1335     if (CHIP_REV_IS_SLOW(sc)) {
1336         count *= 100;
1337     }
1338
1339     /* wait for completion */
1340     *ret_val = 0;
1341     rc = -1;
1342     for (i = 0; i < count; i++) {
1343         DELAY(5);
1344         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1345
1346         if (val & MCPR_NVM_COMMAND_DONE) {
1347             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1348             /* we read nvram data in cpu order
1349              * but ethtool sees it as an array of bytes
1350              * converting to big-endian will do the work
1351              */
1352             *ret_val = htobe32(val);
1353             rc = 0;
1354             break;
1355         }
1356     }
1357
1358     if (rc == -1) {
1359         BLOGE(sc, "nvram read timeout expired\n");
1360     }
1361
1362     return (rc);
1363 }
1364
1365 static int
1366 bxe_nvram_read(struct bxe_softc *sc,
1367                uint32_t         offset,
1368                uint8_t          *ret_buf,
1369                int              buf_size)
1370 {
1371     uint32_t cmd_flags;
1372     uint32_t val;
1373     int rc;
1374
1375     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1376         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1377               offset, buf_size);
1378         return (-1);
1379     }
1380
1381     if ((offset + buf_size) > sc->devinfo.flash_size) {
1382         BLOGE(sc, "Invalid parameter, "
1383                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1384               offset, buf_size, sc->devinfo.flash_size);
1385         return (-1);
1386     }
1387
1388     /* request access to nvram interface */
1389     rc = bxe_acquire_nvram_lock(sc);
1390     if (rc) {
1391         return (rc);
1392     }
1393
1394     /* enable access to nvram interface */
1395     bxe_enable_nvram_access(sc);
1396
1397     /* read the first word(s) */
1398     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1399     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1400         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1401         memcpy(ret_buf, &val, 4);
1402
1403         /* advance to the next dword */
1404         offset += sizeof(uint32_t);
1405         ret_buf += sizeof(uint32_t);
1406         buf_size -= sizeof(uint32_t);
1407         cmd_flags = 0;
1408     }
1409
1410     if (rc == 0) {
1411         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1412         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1413         memcpy(ret_buf, &val, 4);
1414     }
1415
1416     /* disable access to nvram interface */
1417     bxe_disable_nvram_access(sc);
1418     bxe_release_nvram_lock(sc);
1419
1420     return (rc);
1421 }
1422
1423 static int
1424 bxe_nvram_write_dword(struct bxe_softc *sc,
1425                       uint32_t         offset,
1426                       uint32_t         val,
1427                       uint32_t         cmd_flags)
1428 {
1429     int count, i, rc;
1430
1431     /* build the command word */
1432     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1433
1434     /* need to clear DONE bit separately */
1435     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1436
1437     /* write the data */
1438     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1439
1440     /* address of the NVRAM to write to */
1441     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1442            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1443
1444     /* issue the write command */
1445     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1446
1447     /* adjust timeout for emulation/FPGA */
1448     count = NVRAM_TIMEOUT_COUNT;
1449     if (CHIP_REV_IS_SLOW(sc)) {
1450         count *= 100;
1451     }
1452
1453     /* wait for completion */
1454     rc = -1;
1455     for (i = 0; i < count; i++) {
1456         DELAY(5);
1457         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1458         if (val & MCPR_NVM_COMMAND_DONE) {
1459             rc = 0;
1460             break;
1461         }
1462     }
1463
1464     if (rc == -1) {
1465         BLOGE(sc, "nvram write timeout expired\n");
1466     }
1467
1468     return (rc);
1469 }
1470
1471 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1472
1473 static int
1474 bxe_nvram_write1(struct bxe_softc *sc,
1475                  uint32_t         offset,
1476                  uint8_t          *data_buf,
1477                  int              buf_size)
1478 {
1479     uint32_t cmd_flags;
1480     uint32_t align_offset;
1481     uint32_t val;
1482     int rc;
1483
1484     if ((offset + buf_size) > sc->devinfo.flash_size) {
1485         BLOGE(sc, "Invalid parameter, "
1486                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1487               offset, buf_size, sc->devinfo.flash_size);
1488         return (-1);
1489     }
1490
1491     /* request access to nvram interface */
1492     rc = bxe_acquire_nvram_lock(sc);
1493     if (rc) {
1494         return (rc);
1495     }
1496
1497     /* enable access to nvram interface */
1498     bxe_enable_nvram_access(sc);
1499
1500     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1501     align_offset = (offset & ~0x03);
1502     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1503
1504     if (rc == 0) {
1505         val &= ~(0xff << BYTE_OFFSET(offset));
1506         val |= (*data_buf << BYTE_OFFSET(offset));
1507
1508         /* nvram data is returned as an array of bytes
1509          * convert it back to cpu order
1510          */
1511         val = be32toh(val);
1512
1513         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1514     }
1515
1516     /* disable access to nvram interface */
1517     bxe_disable_nvram_access(sc);
1518     bxe_release_nvram_lock(sc);
1519
1520     return (rc);
1521 }
1522
1523 static int
1524 bxe_nvram_write(struct bxe_softc *sc,
1525                 uint32_t         offset,
1526                 uint8_t          *data_buf,
1527                 int              buf_size)
1528 {
1529     uint32_t cmd_flags;
1530     uint32_t val;
1531     uint32_t written_so_far;
1532     int rc;
1533
1534     if (buf_size == 1) {
1535         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1536     }
1537
1538     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1539         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1540               offset, buf_size);
1541         return (-1);
1542     }
1543
1544     if (buf_size == 0) {
1545         return (0); /* nothing to do */
1546     }
1547
1548     if ((offset + buf_size) > sc->devinfo.flash_size) {
1549         BLOGE(sc, "Invalid parameter, "
1550                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1551               offset, buf_size, sc->devinfo.flash_size);
1552         return (-1);
1553     }
1554
1555     /* request access to nvram interface */
1556     rc = bxe_acquire_nvram_lock(sc);
1557     if (rc) {
1558         return (rc);
1559     }
1560
1561     /* enable access to nvram interface */
1562     bxe_enable_nvram_access(sc);
1563
1564     written_so_far = 0;
1565     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1566     while ((written_so_far < buf_size) && (rc == 0)) {
1567         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1568             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1569         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1570             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1571         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1572             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1573         }
1574
1575         memcpy(&val, data_buf, 4);
1576
1577         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1578
1579         /* advance to the next dword */
1580         offset += sizeof(uint32_t);
1581         data_buf += sizeof(uint32_t);
1582         written_so_far += sizeof(uint32_t);
1583         cmd_flags = 0;
1584     }
1585
1586     /* disable access to nvram interface */
1587     bxe_disable_nvram_access(sc);
1588     bxe_release_nvram_lock(sc);
1589
1590     return (rc);
1591 }
1592
1593 /* copy command into DMAE command memory and set DMAE command Go */
1594 void
1595 bxe_post_dmae(struct bxe_softc    *sc,
1596               struct dmae_command *dmae,
1597               int                 idx)
1598 {
1599     uint32_t cmd_offset;
1600     int i;
1601
1602     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1603     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1604         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1605     }
1606
1607     REG_WR(sc, dmae_reg_go_c[idx], 1);
1608 }
1609
1610 uint32_t
1611 bxe_dmae_opcode_add_comp(uint32_t opcode,
1612                          uint8_t  comp_type)
1613 {
1614     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1615                       DMAE_COMMAND_C_TYPE_ENABLE));
1616 }
1617
1618 uint32_t
1619 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1620 {
1621     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1622 }
1623
1624 uint32_t
1625 bxe_dmae_opcode(struct bxe_softc *sc,
1626                 uint8_t          src_type,
1627                 uint8_t          dst_type,
1628                 uint8_t          with_comp,
1629                 uint8_t          comp_type)
1630 {
1631     uint32_t opcode = 0;
1632
1633     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1634                (dst_type << DMAE_COMMAND_DST_SHIFT));
1635
1636     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1637
1638     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1639
1640     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1641                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1642
1643     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1644
1645 #ifdef __BIG_ENDIAN
1646     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1647 #else
1648     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1649 #endif
1650
1651     if (with_comp) {
1652         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1653     }
1654
1655     return (opcode);
1656 }
1657
1658 static void
1659 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1660                         struct dmae_command *dmae,
1661                         uint8_t             src_type,
1662                         uint8_t             dst_type)
1663 {
1664     memset(dmae, 0, sizeof(struct dmae_command));
1665
1666     /* set the opcode */
1667     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1668                                    TRUE, DMAE_COMP_PCI);
1669
1670     /* fill in the completion parameters */
1671     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1672     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1673     dmae->comp_val     = DMAE_COMP_VAL;
1674 }
1675
1676 /* issue a DMAE command over the init channel and wait for completion */
1677 static int
1678 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1679                          struct dmae_command *dmae)
1680 {
1681     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1682     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1683
1684     BXE_DMAE_LOCK(sc);
1685
1686     /* reset completion */
1687     *wb_comp = 0;
1688
1689     /* post the command on the channel used for initializations */
1690     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1691
1692     /* wait for completion */
1693     DELAY(5);
1694
1695     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1696         if (!timeout ||
1697             (sc->recovery_state != BXE_RECOVERY_DONE &&
1698              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1699             BLOGE(sc, "DMAE timeout!\n");
1700             BXE_DMAE_UNLOCK(sc);
1701             return (DMAE_TIMEOUT);
1702         }
1703
1704         timeout--;
1705         DELAY(50);
1706     }
1707
1708     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1709         BLOGE(sc, "DMAE PCI error!\n");
1710         BXE_DMAE_UNLOCK(sc);
1711         return (DMAE_PCI_ERROR);
1712     }
1713
1714     BXE_DMAE_UNLOCK(sc);
1715     return (0);
1716 }
1717
1718 void
1719 bxe_read_dmae(struct bxe_softc *sc,
1720               uint32_t         src_addr,
1721               uint32_t         len32)
1722 {
1723     struct dmae_command dmae;
1724     uint32_t *data;
1725     int i, rc;
1726
1727     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1728
1729     if (!sc->dmae_ready) {
1730         data = BXE_SP(sc, wb_data[0]);
1731
1732         for (i = 0; i < len32; i++) {
1733             data[i] = (CHIP_IS_E1(sc)) ?
1734                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1735                           REG_RD(sc, (src_addr + (i * 4)));
1736         }
1737
1738         return;
1739     }
1740
1741     /* set opcode and fixed command fields */
1742     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1743
1744     /* fill in addresses and len */
1745     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1746     dmae.src_addr_hi = 0;
1747     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1748     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1749     dmae.len         = len32;
1750
1751     /* issue the command and wait for completion */
1752     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1753         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1754     };
1755 }
1756
1757 void
1758 bxe_write_dmae(struct bxe_softc *sc,
1759                bus_addr_t       dma_addr,
1760                uint32_t         dst_addr,
1761                uint32_t         len32)
1762 {
1763     struct dmae_command dmae;
1764     int rc;
1765
1766     if (!sc->dmae_ready) {
1767         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1768
1769         if (CHIP_IS_E1(sc)) {
1770             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1771         } else {
1772             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1773         }
1774
1775         return;
1776     }
1777
1778     /* set opcode and fixed command fields */
1779     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1780
1781     /* fill in addresses and len */
1782     dmae.src_addr_lo = U64_LO(dma_addr);
1783     dmae.src_addr_hi = U64_HI(dma_addr);
1784     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1785     dmae.dst_addr_hi = 0;
1786     dmae.len         = len32;
1787
1788     /* issue the command and wait for completion */
1789     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1790         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1791     }
1792 }
1793
1794 void
1795 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1796                         bus_addr_t       phys_addr,
1797                         uint32_t         addr,
1798                         uint32_t         len)
1799 {
1800     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1801     int offset = 0;
1802
1803     while (len > dmae_wr_max) {
1804         bxe_write_dmae(sc,
1805                        (phys_addr + offset), /* src DMA address */
1806                        (addr + offset),      /* dst GRC address */
1807                        dmae_wr_max);
1808         offset += (dmae_wr_max * 4);
1809         len -= dmae_wr_max;
1810     }
1811
1812     bxe_write_dmae(sc,
1813                    (phys_addr + offset), /* src DMA address */
1814                    (addr + offset),      /* dst GRC address */
1815                    len);
1816 }
1817
1818 void
1819 bxe_set_ctx_validation(struct bxe_softc   *sc,
1820                        struct eth_context *cxt,
1821                        uint32_t           cid)
1822 {
1823     /* ustorm cxt validation */
1824     cxt->ustorm_ag_context.cdu_usage =
1825         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1826             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1827     /* xcontext validation */
1828     cxt->xstorm_ag_context.cdu_reserved =
1829         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1830             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1831 }
1832
1833 static void
1834 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1835                             uint8_t          port,
1836                             uint8_t          fw_sb_id,
1837                             uint8_t          sb_index,
1838                             uint8_t          ticks)
1839 {
1840     uint32_t addr =
1841         (BAR_CSTRORM_INTMEM +
1842          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1843
1844     REG_WR8(sc, addr, ticks);
1845
1846     BLOGD(sc, DBG_LOAD,
1847           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1848           port, fw_sb_id, sb_index, ticks);
1849 }
1850
1851 static void
1852 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1853                             uint8_t          port,
1854                             uint16_t         fw_sb_id,
1855                             uint8_t          sb_index,
1856                             uint8_t          disable)
1857 {
1858     uint32_t enable_flag =
1859         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1860     uint32_t addr =
1861         (BAR_CSTRORM_INTMEM +
1862          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1863     uint8_t flags;
1864
1865     /* clear and set */
1866     flags = REG_RD8(sc, addr);
1867     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1868     flags |= enable_flag;
1869     REG_WR8(sc, addr, flags);
1870
1871     BLOGD(sc, DBG_LOAD,
1872           "port %d fw_sb_id %d sb_index %d disable %d\n",
1873           port, fw_sb_id, sb_index, disable);
1874 }
1875
1876 void
1877 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1878                              uint8_t          fw_sb_id,
1879                              uint8_t          sb_index,
1880                              uint8_t          disable,
1881                              uint16_t         usec)
1882 {
1883     int port = SC_PORT(sc);
1884     uint8_t ticks = (usec / 4); /* XXX ??? */
1885
1886     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1887
1888     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1889     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1890 }
1891
1892 void
1893 elink_cb_udelay(struct bxe_softc *sc,
1894                 uint32_t         usecs)
1895 {
1896     DELAY(usecs);
1897 }
1898
1899 uint32_t
1900 elink_cb_reg_read(struct bxe_softc *sc,
1901                   uint32_t         reg_addr)
1902 {
1903     return (REG_RD(sc, reg_addr));
1904 }
1905
1906 void
1907 elink_cb_reg_write(struct bxe_softc *sc,
1908                    uint32_t         reg_addr,
1909                    uint32_t         val)
1910 {
1911     REG_WR(sc, reg_addr, val);
1912 }
1913
1914 void
1915 elink_cb_reg_wb_write(struct bxe_softc *sc,
1916                       uint32_t         offset,
1917                       uint32_t         *wb_write,
1918                       uint16_t         len)
1919 {
1920     REG_WR_DMAE(sc, offset, wb_write, len);
1921 }
1922
1923 void
1924 elink_cb_reg_wb_read(struct bxe_softc *sc,
1925                      uint32_t         offset,
1926                      uint32_t         *wb_write,
1927                      uint16_t         len)
1928 {
1929     REG_RD_DMAE(sc, offset, wb_write, len);
1930 }
1931
1932 uint8_t
1933 elink_cb_path_id(struct bxe_softc *sc)
1934 {
1935     return (SC_PATH(sc));
1936 }
1937
1938 void
1939 elink_cb_event_log(struct bxe_softc     *sc,
1940                    const elink_log_id_t elink_log_id,
1941                    ...)
1942 {
1943     /* XXX */
1944 #if 0
1945     //va_list ap;
1946     va_start(ap, elink_log_id);
1947     _XXX_(sc, lm_log_id, ap);
1948     va_end(ap);
1949 #endif
1950     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1951 }
1952
1953 static int
1954 bxe_set_spio(struct bxe_softc *sc,
1955              int              spio,
1956              uint32_t         mode)
1957 {
1958     uint32_t spio_reg;
1959
1960     /* Only 2 SPIOs are configurable */
1961     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1962         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1963         return (-1);
1964     }
1965
1966     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1967
1968     /* read SPIO and mask except the float bits */
1969     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1970
1971     switch (mode) {
1972     case MISC_SPIO_OUTPUT_LOW:
1973         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1974         /* clear FLOAT and set CLR */
1975         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1976         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1977         break;
1978
1979     case MISC_SPIO_OUTPUT_HIGH:
1980         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1981         /* clear FLOAT and set SET */
1982         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1983         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1984         break;
1985
1986     case MISC_SPIO_INPUT_HI_Z:
1987         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1988         /* set FLOAT */
1989         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1990         break;
1991
1992     default:
1993         break;
1994     }
1995
1996     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1997     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1998
1999     return (0);
2000 }
2001
2002 static int
2003 bxe_gpio_read(struct bxe_softc *sc,
2004               int              gpio_num,
2005               uint8_t          port)
2006 {
2007     /* The GPIO should be swapped if swap register is set and active */
2008     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2009                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2010     int gpio_shift = (gpio_num +
2011                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2012     uint32_t gpio_mask = (1 << gpio_shift);
2013     uint32_t gpio_reg;
2014
2015     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2016         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2017         return (-1);
2018     }
2019
2020     /* read GPIO value */
2021     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2022
2023     /* get the requested pin value */
2024     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
2025 }
2026
2027 static int
2028 bxe_gpio_write(struct bxe_softc *sc,
2029                int              gpio_num,
2030                uint32_t         mode,
2031                uint8_t          port)
2032 {
2033     /* The GPIO should be swapped if swap register is set and active */
2034     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2035                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2036     int gpio_shift = (gpio_num +
2037                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2038     uint32_t gpio_mask = (1 << gpio_shift);
2039     uint32_t gpio_reg;
2040
2041     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2042         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2043         return (-1);
2044     }
2045
2046     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2047
2048     /* read GPIO and mask except the float bits */
2049     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
2050
2051     switch (mode) {
2052     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2053         BLOGD(sc, DBG_PHY,
2054               "Set GPIO %d (shift %d) -> output low\n",
2055               gpio_num, gpio_shift);
2056         /* clear FLOAT and set CLR */
2057         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2058         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
2059         break;
2060
2061     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2062         BLOGD(sc, DBG_PHY,
2063               "Set GPIO %d (shift %d) -> output high\n",
2064               gpio_num, gpio_shift);
2065         /* clear FLOAT and set SET */
2066         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2067         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
2068         break;
2069
2070     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2071         BLOGD(sc, DBG_PHY,
2072               "Set GPIO %d (shift %d) -> input\n",
2073               gpio_num, gpio_shift);
2074         /* set FLOAT */
2075         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2076         break;
2077
2078     default:
2079         break;
2080     }
2081
2082     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2083     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2084
2085     return (0);
2086 }
2087
2088 static int
2089 bxe_gpio_mult_write(struct bxe_softc *sc,
2090                     uint8_t          pins,
2091                     uint32_t         mode)
2092 {
2093     uint32_t gpio_reg;
2094
2095     /* any port swapping should be handled by caller */
2096
2097     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2098
2099     /* read GPIO and mask except the float bits */
2100     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2101     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2102     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
2103     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
2104
2105     switch (mode) {
2106     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2107         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2108         /* set CLR */
2109         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2110         break;
2111
2112     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2113         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2114         /* set SET */
2115         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2116         break;
2117
2118     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2119         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2120         /* set FLOAT */
2121         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2122         break;
2123
2124     default:
2125         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2126         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2127         return (-1);
2128     }
2129
2130     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2131     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2132
2133     return (0);
2134 }
2135
2136 static int
2137 bxe_gpio_int_write(struct bxe_softc *sc,
2138                    int              gpio_num,
2139                    uint32_t         mode,
2140                    uint8_t          port)
2141 {
2142     /* The GPIO should be swapped if swap register is set and active */
2143     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2144                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2145     int gpio_shift = (gpio_num +
2146                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2147     uint32_t gpio_mask = (1 << gpio_shift);
2148     uint32_t gpio_reg;
2149
2150     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2151         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2152         return (-1);
2153     }
2154
2155     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2156
2157     /* read GPIO int */
2158     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2159
2160     switch (mode) {
2161     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2162         BLOGD(sc, DBG_PHY,
2163               "Clear GPIO INT %d (shift %d) -> output low\n",
2164               gpio_num, gpio_shift);
2165         /* clear SET and set CLR */
2166         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2167         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2168         break;
2169
2170     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2171         BLOGD(sc, DBG_PHY,
2172               "Set GPIO INT %d (shift %d) -> output high\n",
2173               gpio_num, gpio_shift);
2174         /* clear CLR and set SET */
2175         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2176         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2177         break;
2178
2179     default:
2180         break;
2181     }
2182
2183     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2184     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2185
2186     return (0);
2187 }
2188
2189 uint32_t
2190 elink_cb_gpio_read(struct bxe_softc *sc,
2191                    uint16_t         gpio_num,
2192                    uint8_t          port)
2193 {
2194     return (bxe_gpio_read(sc, gpio_num, port));
2195 }
2196
2197 uint8_t
2198 elink_cb_gpio_write(struct bxe_softc *sc,
2199                     uint16_t         gpio_num,
2200                     uint8_t          mode, /* 0=low 1=high */
2201                     uint8_t          port)
2202 {
2203     return (bxe_gpio_write(sc, gpio_num, mode, port));
2204 }
2205
2206 uint8_t
2207 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2208                          uint8_t          pins,
2209                          uint8_t          mode) /* 0=low 1=high */
2210 {
2211     return (bxe_gpio_mult_write(sc, pins, mode));
2212 }
2213
2214 uint8_t
2215 elink_cb_gpio_int_write(struct bxe_softc *sc,
2216                         uint16_t         gpio_num,
2217                         uint8_t          mode, /* 0=low 1=high */
2218                         uint8_t          port)
2219 {
2220     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2221 }
2222
2223 void
2224 elink_cb_notify_link_changed(struct bxe_softc *sc)
2225 {
2226     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2227                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2228 }
2229
2230 /* send the MCP a request, block until there is a reply */
2231 uint32_t
2232 elink_cb_fw_command(struct bxe_softc *sc,
2233                     uint32_t         command,
2234                     uint32_t         param)
2235 {
2236     int mb_idx = SC_FW_MB_IDX(sc);
2237     uint32_t seq;
2238     uint32_t rc = 0;
2239     uint32_t cnt = 1;
2240     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2241
2242     BXE_FWMB_LOCK(sc);
2243
2244     seq = ++sc->fw_seq;
2245     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2246     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2247
2248     BLOGD(sc, DBG_PHY,
2249           "wrote command 0x%08x to FW MB param 0x%08x\n",
2250           (command | seq), param);
2251
2252     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2253     do {
2254         DELAY(delay * 1000);
2255         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2256     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2257
2258     BLOGD(sc, DBG_PHY,
2259           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2260           cnt*delay, rc, seq);
2261
2262     /* is this a reply to our command? */
2263     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2264         rc &= FW_MSG_CODE_MASK;
2265     } else {
2266         /* Ruh-roh! */
2267         BLOGE(sc, "FW failed to respond!\n");
2268         // XXX bxe_fw_dump(sc);
2269         rc = 0;
2270     }
2271
2272     BXE_FWMB_UNLOCK(sc);
2273     return (rc);
2274 }
2275
2276 static uint32_t
2277 bxe_fw_command(struct bxe_softc *sc,
2278                uint32_t         command,
2279                uint32_t         param)
2280 {
2281     return (elink_cb_fw_command(sc, command, param));
2282 }
2283
2284 static void
2285 __storm_memset_dma_mapping(struct bxe_softc *sc,
2286                            uint32_t         addr,
2287                            bus_addr_t       mapping)
2288 {
2289     REG_WR(sc, addr, U64_LO(mapping));
2290     REG_WR(sc, (addr + 4), U64_HI(mapping));
2291 }
2292
2293 static void
2294 storm_memset_spq_addr(struct bxe_softc *sc,
2295                       bus_addr_t       mapping,
2296                       uint16_t         abs_fid)
2297 {
2298     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2299                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2300     __storm_memset_dma_mapping(sc, addr, mapping);
2301 }
2302
2303 static void
2304 storm_memset_vf_to_pf(struct bxe_softc *sc,
2305                       uint16_t         abs_fid,
2306                       uint16_t         pf_id)
2307 {
2308     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2309     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2310     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2311     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2312 }
2313
2314 static void
2315 storm_memset_func_en(struct bxe_softc *sc,
2316                      uint16_t         abs_fid,
2317                      uint8_t          enable)
2318 {
2319     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2320     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2321     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2322     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2323 }
2324
2325 static void
2326 storm_memset_eq_data(struct bxe_softc       *sc,
2327                      struct event_ring_data *eq_data,
2328                      uint16_t               pfid)
2329 {
2330     uint32_t addr;
2331     size_t size;
2332
2333     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2334     size = sizeof(struct event_ring_data);
2335     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2336 }
2337
2338 static void
2339 storm_memset_eq_prod(struct bxe_softc *sc,
2340                      uint16_t         eq_prod,
2341                      uint16_t         pfid)
2342 {
2343     uint32_t addr = (BAR_CSTRORM_INTMEM +
2344                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2345     REG_WR16(sc, addr, eq_prod);
2346 }
2347
2348 /*
2349  * Post a slowpath command.
2350  *
2351  * A slowpath command is used to propogate a configuration change through
2352  * the controller in a controlled manner, allowing each STORM processor and
2353  * other H/W blocks to phase in the change.  The commands sent on the
2354  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2355  * completion of the ramrod will occur in different ways.  Here's a
2356  * breakdown of ramrods and how they complete:
2357  *
2358  * RAMROD_CMD_ID_ETH_PORT_SETUP
2359  *   Used to setup the leading connection on a port.  Completes on the
2360  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2361  *
2362  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2363  *   Used to setup an additional connection on a port.  Completes on the
2364  *   RCQ of the multi-queue/RSS connection being initialized.
2365  *
2366  * RAMROD_CMD_ID_ETH_STAT_QUERY
2367  *   Used to force the storm processors to update the statistics database
2368  *   in host memory.  This ramrod is send on the leading connection CID and
2369  *   completes as an index increment of the CSTORM on the default status
2370  *   block.
2371  *
2372  * RAMROD_CMD_ID_ETH_UPDATE
2373  *   Used to update the state of the leading connection, usually to udpate
2374  *   the RSS indirection table.  Completes on the RCQ of the leading
2375  *   connection. (Not currently used under FreeBSD until OS support becomes
2376  *   available.)
2377  *
2378  * RAMROD_CMD_ID_ETH_HALT
2379  *   Used when tearing down a connection prior to driver unload.  Completes
2380  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2381  *   use this on the leading connection.
2382  *
2383  * RAMROD_CMD_ID_ETH_SET_MAC
2384  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2385  *   the RCQ of the leading connection.
2386  *
2387  * RAMROD_CMD_ID_ETH_CFC_DEL
2388  *   Used when tearing down a conneciton prior to driver unload.  Completes
2389  *   on the RCQ of the leading connection (since the current connection
2390  *   has been completely removed from controller memory).
2391  *
2392  * RAMROD_CMD_ID_ETH_PORT_DEL
2393  *   Used to tear down the leading connection prior to driver unload,
2394  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2395  *   default status block.
2396  *
2397  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2398  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2399  *   RSS connection that is being offloaded.  (Not currently used under
2400  *   FreeBSD.)
2401  *
2402  * There can only be one command pending per function.
2403  *
2404  * Returns:
2405  *   0 = Success, !0 = Failure.
2406  */
2407
2408 /* must be called under the spq lock */
2409 static inline
2410 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2411 {
2412     struct eth_spe *next_spe = sc->spq_prod_bd;
2413
2414     if (sc->spq_prod_bd == sc->spq_last_bd) {
2415         /* wrap back to the first eth_spq */
2416         sc->spq_prod_bd = sc->spq;
2417         sc->spq_prod_idx = 0;
2418     } else {
2419         sc->spq_prod_bd++;
2420         sc->spq_prod_idx++;
2421     }
2422
2423     return (next_spe);
2424 }
2425
2426 /* must be called under the spq lock */
2427 static inline
2428 void bxe_sp_prod_update(struct bxe_softc *sc)
2429 {
2430     int func = SC_FUNC(sc);
2431
2432     /*
2433      * Make sure that BD data is updated before writing the producer.
2434      * BD data is written to the memory, the producer is read from the
2435      * memory, thus we need a full memory barrier to ensure the ordering.
2436      */
2437     mb();
2438
2439     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2440              sc->spq_prod_idx);
2441
2442     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2443                       BUS_SPACE_BARRIER_WRITE);
2444 }
2445
2446 /**
2447  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2448  *
2449  * @cmd:      command to check
2450  * @cmd_type: command type
2451  */
2452 static inline
2453 int bxe_is_contextless_ramrod(int cmd,
2454                               int cmd_type)
2455 {
2456     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2457         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2458         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2459         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2460         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2461         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2462         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2463         return (TRUE);
2464     } else {
2465         return (FALSE);
2466     }
2467 }
2468
2469 /**
2470  * bxe_sp_post - place a single command on an SP ring
2471  *
2472  * @sc:         driver handle
2473  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2474  * @cid:        SW CID the command is related to
2475  * @data_hi:    command private data address (high 32 bits)
2476  * @data_lo:    command private data address (low 32 bits)
2477  * @cmd_type:   command type (e.g. NONE, ETH)
2478  *
2479  * SP data is handled as if it's always an address pair, thus data fields are
2480  * not swapped to little endian in upper functions. Instead this function swaps
2481  * data as if it's two uint32 fields.
2482  */
2483 int
2484 bxe_sp_post(struct bxe_softc *sc,
2485             int              command,
2486             int              cid,
2487             uint32_t         data_hi,
2488             uint32_t         data_lo,
2489             int              cmd_type)
2490 {
2491     struct eth_spe *spe;
2492     uint16_t type;
2493     int common;
2494
2495     common = bxe_is_contextless_ramrod(command, cmd_type);
2496
2497     BXE_SP_LOCK(sc);
2498
2499     if (common) {
2500         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2501             BLOGE(sc, "EQ ring is full!\n");
2502             BXE_SP_UNLOCK(sc);
2503             return (-1);
2504         }
2505     } else {
2506         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2507             BLOGE(sc, "SPQ ring is full!\n");
2508             BXE_SP_UNLOCK(sc);
2509             return (-1);
2510         }
2511     }
2512
2513     spe = bxe_sp_get_next(sc);
2514
2515     /* CID needs port number to be encoded int it */
2516     spe->hdr.conn_and_cmd_data =
2517         htole32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2518
2519     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2520
2521     /* TBD: Check if it works for VFs */
2522     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2523              SPE_HDR_FUNCTION_ID);
2524
2525     spe->hdr.type = htole16(type);
2526
2527     spe->data.update_data_addr.hi = htole32(data_hi);
2528     spe->data.update_data_addr.lo = htole32(data_lo);
2529
2530     /*
2531      * It's ok if the actual decrement is issued towards the memory
2532      * somewhere between the lock and unlock. Thus no more explict
2533      * memory barrier is needed.
2534      */
2535     if (common) {
2536         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2537     } else {
2538         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2539     }
2540
2541     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2542     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2543           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2544     BLOGD(sc, DBG_SP,
2545           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2546           sc->spq_prod_idx,
2547           (uint32_t)U64_HI(sc->spq_dma.paddr),
2548           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2549           command,
2550           common,
2551           HW_CID(sc, cid),
2552           data_hi,
2553           data_lo,
2554           type,
2555           atomic_load_acq_long(&sc->cq_spq_left),
2556           atomic_load_acq_long(&sc->eq_spq_left));
2557
2558     bxe_sp_prod_update(sc);
2559
2560     BXE_SP_UNLOCK(sc);
2561     return (0);
2562 }
2563
2564 /**
2565  * bxe_debug_print_ind_table - prints the indirection table configuration.
2566  *
2567  * @sc: driver hanlde
2568  * @p:  pointer to rss configuration
2569  */
2570 #if 0
2571 static void
2572 bxe_debug_print_ind_table(struct bxe_softc               *sc,
2573                           struct ecore_config_rss_params *p)
2574 {
2575     int i;
2576
2577     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2578     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2579     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2580         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2581
2582         /* Print 4 bytes in a line */
2583         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2584             (((i + 1) & 0x3) == 0)) {
2585             BLOGD(sc, DBG_LOAD, "\n");
2586             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2587         }
2588     }
2589
2590     BLOGD(sc, DBG_LOAD, "\n");
2591 }
2592 #endif
2593
2594 /*
2595  * FreeBSD Device probe function.
2596  *
2597  * Compares the device found to the driver's list of supported devices and
2598  * reports back to the bsd loader whether this is the right driver for the device.
2599  * This is the driver entry function called from the "kldload" command.
2600  *
2601  * Returns:
2602  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2603  */
2604 static int
2605 bxe_probe(device_t dev)
2606 {
2607     struct bxe_softc *sc;
2608     struct bxe_device_type *t;
2609     char *descbuf;
2610     uint16_t did, sdid, svid, vid;
2611
2612     /* Find our device structure */
2613     sc = device_get_softc(dev);
2614     sc->dev = dev;
2615     t = bxe_devs;
2616
2617     /* Get the data for the device to be probed. */
2618     vid  = pci_get_vendor(dev);
2619     did  = pci_get_device(dev);
2620     svid = pci_get_subvendor(dev);
2621     sdid = pci_get_subdevice(dev);
2622
2623     BLOGD(sc, DBG_LOAD,
2624           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2625           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2626
2627     /* Look through the list of known devices for a match. */
2628     while (t->bxe_name != NULL) {
2629         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2630             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2631             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2632             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2633             if (descbuf == NULL)
2634                 return (ENOMEM);
2635
2636             /* Print out the device identity. */
2637             snprintf(descbuf, BXE_DEVDESC_MAX,
2638                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2639                      (((pci_read_config(dev, PCIR_REVID, 4) &
2640                         0xf0) >> 4) + 'A'),
2641                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2642                      BXE_DRIVER_VERSION);
2643
2644             device_set_desc_copy(dev, descbuf);
2645             free(descbuf, M_TEMP);
2646             return (BUS_PROBE_DEFAULT);
2647         }
2648         t++;
2649     }
2650
2651     return (ENXIO);
2652 }
2653
2654 static void
2655 bxe_init_mutexes(struct bxe_softc *sc)
2656 {
2657 #ifdef BXE_CORE_LOCK_SX
2658     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2659              "bxe%d_core_lock", sc->unit);
2660     sx_init(&sc->core_sx, sc->core_sx_name);
2661 #else
2662     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2663              "bxe%d_core_lock", sc->unit);
2664     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2665 #endif
2666
2667     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2668              "bxe%d_sp_lock", sc->unit);
2669     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2670
2671     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2672              "bxe%d_dmae_lock", sc->unit);
2673     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2674
2675     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2676              "bxe%d_phy_lock", sc->unit);
2677     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2678
2679     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2680              "bxe%d_fwmb_lock", sc->unit);
2681     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2682
2683     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2684              "bxe%d_print_lock", sc->unit);
2685     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2686
2687     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2688              "bxe%d_stats_lock", sc->unit);
2689     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2690
2691     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2692              "bxe%d_mcast_lock", sc->unit);
2693     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2694 }
2695
2696 static void
2697 bxe_release_mutexes(struct bxe_softc *sc)
2698 {
2699 #ifdef BXE_CORE_LOCK_SX
2700     sx_destroy(&sc->core_sx);
2701 #else
2702     if (mtx_initialized(&sc->core_mtx)) {
2703         mtx_destroy(&sc->core_mtx);
2704     }
2705 #endif
2706
2707     if (mtx_initialized(&sc->sp_mtx)) {
2708         mtx_destroy(&sc->sp_mtx);
2709     }
2710
2711     if (mtx_initialized(&sc->dmae_mtx)) {
2712         mtx_destroy(&sc->dmae_mtx);
2713     }
2714
2715     if (mtx_initialized(&sc->port.phy_mtx)) {
2716         mtx_destroy(&sc->port.phy_mtx);
2717     }
2718
2719     if (mtx_initialized(&sc->fwmb_mtx)) {
2720         mtx_destroy(&sc->fwmb_mtx);
2721     }
2722
2723     if (mtx_initialized(&sc->print_mtx)) {
2724         mtx_destroy(&sc->print_mtx);
2725     }
2726
2727     if (mtx_initialized(&sc->stats_mtx)) {
2728         mtx_destroy(&sc->stats_mtx);
2729     }
2730
2731     if (mtx_initialized(&sc->mcast_mtx)) {
2732         mtx_destroy(&sc->mcast_mtx);
2733     }
2734 }
2735
2736 static void
2737 bxe_tx_disable(struct bxe_softc* sc)
2738 {
2739     struct ifnet *ifp = sc->ifnet;
2740
2741     /* tell the stack the driver is stopped and TX queue is full */
2742     if (ifp != NULL) {
2743         ifp->if_drv_flags = 0;
2744     }
2745 }
2746
2747 static void
2748 bxe_drv_pulse(struct bxe_softc *sc)
2749 {
2750     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2751              sc->fw_drv_pulse_wr_seq);
2752 }
2753
2754 static inline uint16_t
2755 bxe_tx_avail(struct bxe_softc *sc,
2756              struct bxe_fastpath *fp)
2757 {
2758     int16_t  used;
2759     uint16_t prod;
2760     uint16_t cons;
2761
2762     prod = fp->tx_bd_prod;
2763     cons = fp->tx_bd_cons;
2764
2765     used = SUB_S16(prod, cons);
2766
2767 #if 0
2768     KASSERT((used < 0), ("used tx bds < 0"));
2769     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2770     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2771             ("invalid number of tx bds used"));
2772 #endif
2773
2774     return (int16_t)(sc->tx_ring_size) - used;
2775 }
2776
2777 static inline int
2778 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2779 {
2780     uint16_t hw_cons;
2781
2782     mb(); /* status block fields can change */
2783     hw_cons = le16toh(*fp->tx_cons_sb);
2784     return (hw_cons != fp->tx_pkt_cons);
2785 }
2786
2787 static inline uint8_t
2788 bxe_has_tx_work(struct bxe_fastpath *fp)
2789 {
2790     /* expand this for multi-cos if ever supported */
2791     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2792 }
2793
2794 static inline int
2795 bxe_has_rx_work(struct bxe_fastpath *fp)
2796 {
2797     uint16_t rx_cq_cons_sb;
2798
2799     mb(); /* status block fields can change */
2800     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2801     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2802         rx_cq_cons_sb++;
2803     return (fp->rx_cq_cons != rx_cq_cons_sb);
2804 }
2805
2806 static void
2807 bxe_sp_event(struct bxe_softc    *sc,
2808              struct bxe_fastpath *fp,
2809              union eth_rx_cqe    *rr_cqe)
2810 {
2811     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2812     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2813     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2814     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2815
2816     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2817           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2818
2819 #if 0
2820     /*
2821      * If cid is within VF range, replace the slowpath object with the
2822      * one corresponding to this VF
2823      */
2824     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2825         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2826     }
2827 #endif
2828
2829     switch (command) {
2830     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2831         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2832         drv_cmd = ECORE_Q_CMD_UPDATE;
2833         break;
2834
2835     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2836         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2837         drv_cmd = ECORE_Q_CMD_SETUP;
2838         break;
2839
2840     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2841         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2842         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2843         break;
2844
2845     case (RAMROD_CMD_ID_ETH_HALT):
2846         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2847         drv_cmd = ECORE_Q_CMD_HALT;
2848         break;
2849
2850     case (RAMROD_CMD_ID_ETH_TERMINATE):
2851         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2852         drv_cmd = ECORE_Q_CMD_TERMINATE;
2853         break;
2854
2855     case (RAMROD_CMD_ID_ETH_EMPTY):
2856         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2857         drv_cmd = ECORE_Q_CMD_EMPTY;
2858         break;
2859
2860     default:
2861         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2862               command, fp->index);
2863         return;
2864     }
2865
2866     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2867         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2868         /*
2869          * q_obj->complete_cmd() failure means that this was
2870          * an unexpected completion.
2871          *
2872          * In this case we don't want to increase the sc->spq_left
2873          * because apparently we haven't sent this command the first
2874          * place.
2875          */
2876         // bxe_panic(sc, ("Unexpected SP completion\n"));
2877         return;
2878     }
2879
2880 #if 0
2881     /* SRIOV: reschedule any 'in_progress' operations */
2882     bxe_iov_sp_event(sc, cid, TRUE);
2883 #endif
2884
2885     atomic_add_acq_long(&sc->cq_spq_left, 1);
2886
2887     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2888           atomic_load_acq_long(&sc->cq_spq_left));
2889
2890 #if 0
2891     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2892         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2893         /*
2894          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2895          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2896          * prevent case that both bits are cleared. At the end of load/unload
2897          * driver checks that sp_state is cleared and this order prevents
2898          * races.
2899          */
2900         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2901         wmb();
2902         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2903
2904         /* schedule the sp task as MCP ack is required */
2905         bxe_schedule_sp_task(sc);
2906     }
2907 #endif
2908 }
2909
2910 /*
2911  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2912  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2913  * the current aggregation queue as in-progress.
2914  */
2915 static void
2916 bxe_tpa_start(struct bxe_softc            *sc,
2917               struct bxe_fastpath         *fp,
2918               uint16_t                    queue,
2919               uint16_t                    cons,
2920               uint16_t                    prod,
2921               struct eth_fast_path_rx_cqe *cqe)
2922 {
2923     struct bxe_sw_rx_bd tmp_bd;
2924     struct bxe_sw_rx_bd *rx_buf;
2925     struct eth_rx_bd *rx_bd;
2926     int max_agg_queues;
2927     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2928     uint16_t index;
2929
2930     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2931                        "cons=%d prod=%d\n",
2932           fp->index, queue, cons, prod);
2933
2934     max_agg_queues = MAX_AGG_QS(sc);
2935
2936     KASSERT((queue < max_agg_queues),
2937             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2938              fp->index, queue, max_agg_queues));
2939
2940     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2941             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2942              fp->index, queue));
2943
2944     /* copy the existing mbuf and mapping from the TPA pool */
2945     tmp_bd = tpa_info->bd;
2946
2947     if (tmp_bd.m == NULL) {
2948         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2949               fp->index, queue);
2950         /* XXX Error handling? */
2951         return;
2952     }
2953
2954     /* change the TPA queue to the start state */
2955     tpa_info->state            = BXE_TPA_STATE_START;
2956     tpa_info->placement_offset = cqe->placement_offset;
2957     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2958     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2959     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2960
2961     fp->rx_tpa_queue_used |= (1 << queue);
2962
2963     /*
2964      * If all the buffer descriptors are filled with mbufs then fill in
2965      * the current consumer index with a new BD. Else if a maximum Rx
2966      * buffer limit is imposed then fill in the next producer index.
2967      */
2968     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2969                 prod : cons;
2970
2971     /* move the received mbuf and mapping to TPA pool */
2972     tpa_info->bd = fp->rx_mbuf_chain[cons];
2973
2974     /* release any existing RX BD mbuf mappings */
2975     if (cons != index) {
2976         rx_buf = &fp->rx_mbuf_chain[cons];
2977
2978         if (rx_buf->m_map != NULL) {
2979             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2980                             BUS_DMASYNC_POSTREAD);
2981             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2982         }
2983
2984         /*
2985          * We get here when the maximum number of rx buffers is less than
2986          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2987          * it out here without concern of a memory leak.
2988          */
2989         fp->rx_mbuf_chain[cons].m = NULL;
2990     }
2991
2992     /* update the Rx SW BD with the mbuf info from the TPA pool */
2993     fp->rx_mbuf_chain[index] = tmp_bd;
2994
2995     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2996     rx_bd = &fp->rx_chain[index];
2997     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
2998     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
2999 }
3000
3001 /*
3002  * When a TPA aggregation is completed, loop through the individual mbufs
3003  * of the aggregation, combining them into a single mbuf which will be sent
3004  * up the stack. Refill all freed SGEs with mbufs as we go along.
3005  */
3006 static int
3007 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
3008                    struct bxe_fastpath       *fp,
3009                    struct bxe_sw_tpa_info    *tpa_info,
3010                    uint16_t                  queue,
3011                    uint16_t                  pages,
3012                    struct mbuf               *m,
3013                                struct eth_end_agg_rx_cqe *cqe,
3014                    uint16_t                  cqe_idx)
3015 {
3016     struct mbuf *m_frag;
3017     uint32_t frag_len, frag_size, i;
3018     uint16_t sge_idx;
3019     int rc = 0;
3020     int j;
3021
3022     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
3023
3024     BLOGD(sc, DBG_LRO,
3025           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
3026           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
3027
3028     /* make sure the aggregated frame is not too big to handle */
3029     if (pages > 8 * PAGES_PER_SGE) {
3030         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
3031                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
3032               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
3033               tpa_info->len_on_bd, frag_size);
3034         bxe_panic(sc, ("sge page count error\n"));
3035         return (EINVAL);
3036     }
3037
3038     /*
3039      * Scan through the scatter gather list pulling individual mbufs into a
3040      * single mbuf for the host stack.
3041      */
3042     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
3043         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
3044
3045         /*
3046          * Firmware gives the indices of the SGE as if the ring is an array
3047          * (meaning that the "next" element will consume 2 indices).
3048          */
3049         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
3050
3051         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
3052                            "sge_idx=%d frag_size=%d frag_len=%d\n",
3053               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
3054
3055         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3056
3057         /* allocate a new mbuf for the SGE */
3058         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3059         if (rc) {
3060             /* Leave all remaining SGEs in the ring! */
3061             return (rc);
3062         }
3063
3064         /* update the fragment length */
3065         m_frag->m_len = frag_len;
3066
3067         /* concatenate the fragment to the head mbuf */
3068         m_cat(m, m_frag);
3069         fp->eth_q_stats.mbuf_alloc_sge--;
3070
3071         /* update the TPA mbuf size and remaining fragment size */
3072         m->m_pkthdr.len += frag_len;
3073         frag_size -= frag_len;
3074     }
3075
3076     BLOGD(sc, DBG_LRO,
3077           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
3078           fp->index, queue, frag_size);
3079
3080     return (rc);
3081 }
3082
3083 static inline void
3084 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
3085 {
3086     int i, j;
3087
3088     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
3089         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
3090
3091         for (j = 0; j < 2; j++) {
3092             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
3093             idx--;
3094         }
3095     }
3096 }
3097
3098 static inline void
3099 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3100 {
3101     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3102     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3103
3104     /*
3105      * Clear the two last indices in the page to 1. These are the indices that
3106      * correspond to the "next" element, hence will never be indicated and
3107      * should be removed from the calculations.
3108      */
3109     bxe_clear_sge_mask_next_elems(fp);
3110 }
3111
3112 static inline void
3113 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3114                         uint16_t            idx)
3115 {
3116     uint16_t last_max = fp->last_max_sge;
3117
3118     if (SUB_S16(idx, last_max) > 0) {
3119         fp->last_max_sge = idx;
3120     }
3121 }
3122
3123 static inline void
3124 bxe_update_sge_prod(struct bxe_softc          *sc,
3125                     struct bxe_fastpath       *fp,
3126                     uint16_t                  sge_len,
3127                     union eth_sgl_or_raw_data *cqe)
3128 {
3129     uint16_t last_max, last_elem, first_elem;
3130     uint16_t delta = 0;
3131     uint16_t i;
3132
3133     if (!sge_len) {
3134         return;
3135     }
3136
3137     /* first mark all used pages */
3138     for (i = 0; i < sge_len; i++) {
3139         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3140                             RX_SGE(le16toh(cqe->sgl[i])));
3141     }
3142
3143     BLOGD(sc, DBG_LRO,
3144           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3145           fp->index, sge_len - 1,
3146           le16toh(cqe->sgl[sge_len - 1]));
3147
3148     /* assume that the last SGE index is the biggest */
3149     bxe_update_last_max_sge(fp,
3150                             le16toh(cqe->sgl[sge_len - 1]));
3151
3152     last_max = RX_SGE(fp->last_max_sge);
3153     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3154     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3155
3156     /* if ring is not full */
3157     if (last_elem + 1 != first_elem) {
3158         last_elem++;
3159     }
3160
3161     /* now update the prod */
3162     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3163         if (__predict_true(fp->sge_mask[i])) {
3164             break;
3165         }
3166
3167         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3168         delta += BIT_VEC64_ELEM_SZ;
3169     }
3170
3171     if (delta > 0) {
3172         fp->rx_sge_prod += delta;
3173         /* clear page-end entries */
3174         bxe_clear_sge_mask_next_elems(fp);
3175     }
3176
3177     BLOGD(sc, DBG_LRO,
3178           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3179           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3180 }
3181
3182 /*
3183  * The aggregation on the current TPA queue has completed. Pull the individual
3184  * mbuf fragments together into a single mbuf, perform all necessary checksum
3185  * calculations, and send the resuting mbuf to the stack.
3186  */
3187 static void
3188 bxe_tpa_stop(struct bxe_softc          *sc,
3189              struct bxe_fastpath       *fp,
3190              struct bxe_sw_tpa_info    *tpa_info,
3191              uint16_t                  queue,
3192              uint16_t                  pages,
3193                          struct eth_end_agg_rx_cqe *cqe,
3194              uint16_t                  cqe_idx)
3195 {
3196     struct ifnet *ifp = sc->ifnet;
3197     struct mbuf *m;
3198     int rc = 0;
3199
3200     BLOGD(sc, DBG_LRO,
3201           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3202           fp->index, queue, tpa_info->placement_offset,
3203           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3204
3205     m = tpa_info->bd.m;
3206
3207     /* allocate a replacement before modifying existing mbuf */
3208     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3209     if (rc) {
3210         /* drop the frame and log an error */
3211         fp->eth_q_stats.rx_soft_errors++;
3212         goto bxe_tpa_stop_exit;
3213     }
3214
3215     /* we have a replacement, fixup the current mbuf */
3216     m_adj(m, tpa_info->placement_offset);
3217     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3218
3219     /* mark the checksums valid (taken care of by the firmware) */
3220     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3221     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3222     m->m_pkthdr.csum_data = 0xffff;
3223     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3224                                CSUM_IP_VALID   |
3225                                CSUM_DATA_VALID |
3226                                CSUM_PSEUDO_HDR);
3227
3228     /* aggregate all of the SGEs into a single mbuf */
3229     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3230     if (rc) {
3231         /* drop the packet and log an error */
3232         fp->eth_q_stats.rx_soft_errors++;
3233         m_freem(m);
3234     } else {
3235         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3236             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3237             m->m_flags |= M_VLANTAG;
3238         }
3239
3240         /* assign packet to this interface interface */
3241         m->m_pkthdr.rcvif = ifp;
3242
3243 #if __FreeBSD_version >= 800000
3244         /* specify what RSS queue was used for this flow */
3245         m->m_pkthdr.flowid = fp->index;
3246         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3247 #endif
3248
3249         ifp->if_ipackets++;
3250         fp->eth_q_stats.rx_tpa_pkts++;
3251
3252         /* pass the frame to the stack */
3253         (*ifp->if_input)(ifp, m);
3254     }
3255
3256     /* we passed an mbuf up the stack or dropped the frame */
3257     fp->eth_q_stats.mbuf_alloc_tpa--;
3258
3259 bxe_tpa_stop_exit:
3260
3261     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3262     fp->rx_tpa_queue_used &= ~(1 << queue);
3263 }
3264
3265 static uint8_t
3266 bxe_service_rxsgl(
3267                  struct bxe_fastpath *fp,
3268                  uint16_t len,
3269                  uint16_t lenonbd,
3270                  struct mbuf *m,
3271                  struct eth_fast_path_rx_cqe *cqe_fp)
3272 {
3273     struct mbuf *m_frag;
3274     uint16_t frags, frag_len;
3275     uint16_t sge_idx = 0;
3276     uint16_t j;
3277     uint8_t i, rc = 0;
3278     uint32_t frag_size;
3279
3280     /* adjust the mbuf */
3281     m->m_len = lenonbd;
3282
3283     frag_size =  len - lenonbd;
3284     frags = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3285
3286     for (i = 0, j = 0; i < frags; i += PAGES_PER_SGE, j++) {
3287         sge_idx = RX_SGE(le16toh(cqe_fp->sgl_or_raw_data.sgl[j]));
3288
3289         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3290         frag_len = min(frag_size, (uint32_t)(SGE_PAGE_SIZE));
3291         m_frag->m_len = frag_len;
3292
3293        /* allocate a new mbuf for the SGE */
3294         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3295         if (rc) {
3296             /* Leave all remaining SGEs in the ring! */
3297             return (rc);
3298         }
3299         fp->eth_q_stats.mbuf_alloc_sge--;
3300
3301         /* concatenate the fragment to the head mbuf */
3302         m_cat(m, m_frag);
3303
3304         frag_size -= frag_len;
3305     }
3306
3307     bxe_update_sge_prod(fp->sc, fp, frags, &cqe_fp->sgl_or_raw_data);
3308
3309     return rc;
3310 }
3311
3312 static uint8_t
3313 bxe_rxeof(struct bxe_softc    *sc,
3314           struct bxe_fastpath *fp)
3315 {
3316     struct ifnet *ifp = sc->ifnet;
3317     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3318     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3319     int rx_pkts = 0;
3320     int rc = 0;
3321
3322     BXE_FP_RX_LOCK(fp);
3323
3324     /* CQ "next element" is of the size of the regular element */
3325     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3326     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3327         hw_cq_cons++;
3328     }
3329
3330     bd_cons = fp->rx_bd_cons;
3331     bd_prod = fp->rx_bd_prod;
3332     bd_prod_fw = bd_prod;
3333     sw_cq_cons = fp->rx_cq_cons;
3334     sw_cq_prod = fp->rx_cq_prod;
3335
3336     /*
3337      * Memory barrier necessary as speculative reads of the rx
3338      * buffer can be ahead of the index in the status block
3339      */
3340     rmb();
3341
3342     BLOGD(sc, DBG_RX,
3343           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3344           fp->index, hw_cq_cons, sw_cq_cons);
3345
3346     while (sw_cq_cons != hw_cq_cons) {
3347         struct bxe_sw_rx_bd *rx_buf = NULL;
3348         union eth_rx_cqe *cqe;
3349         struct eth_fast_path_rx_cqe *cqe_fp;
3350         uint8_t cqe_fp_flags;
3351         enum eth_rx_cqe_type cqe_fp_type;
3352         uint16_t len, lenonbd,  pad;
3353         struct mbuf *m = NULL;
3354
3355         comp_ring_cons = RCQ(sw_cq_cons);
3356         bd_prod = RX_BD(bd_prod);
3357         bd_cons = RX_BD(bd_cons);
3358
3359         cqe          = &fp->rcq_chain[comp_ring_cons];
3360         cqe_fp       = &cqe->fast_path_cqe;
3361         cqe_fp_flags = cqe_fp->type_error_flags;
3362         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3363
3364         BLOGD(sc, DBG_RX,
3365               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3366               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3367               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u lenonbd=%u\n",
3368               fp->index,
3369               hw_cq_cons,
3370               sw_cq_cons,
3371               bd_prod,
3372               bd_cons,
3373               CQE_TYPE(cqe_fp_flags),
3374               cqe_fp_flags,
3375               cqe_fp->status_flags,
3376               le32toh(cqe_fp->rss_hash_result),
3377               le16toh(cqe_fp->vlan_tag),
3378               le16toh(cqe_fp->pkt_len_or_gro_seg_len),
3379               le16toh(cqe_fp->len_on_bd));
3380
3381         /* is this a slowpath msg? */
3382         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3383             bxe_sp_event(sc, fp, cqe);
3384             goto next_cqe;
3385         }
3386
3387         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3388
3389         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3390             struct bxe_sw_tpa_info *tpa_info;
3391             uint16_t frag_size, pages;
3392             uint8_t queue;
3393
3394 #if 0
3395             /* sanity check */
3396             if (!fp->tpa_enable &&
3397                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3398                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3399                       CQE_TYPE(cqe_fp_type));
3400             }
3401 #endif
3402
3403             if (CQE_TYPE_START(cqe_fp_type)) {
3404                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3405                               bd_cons, bd_prod, cqe_fp);
3406                 m = NULL; /* packet not ready yet */
3407                 goto next_rx;
3408             }
3409
3410             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3411                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3412
3413             queue = cqe->end_agg_cqe.queue_index;
3414             tpa_info = &fp->rx_tpa_info[queue];
3415
3416             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3417                   fp->index, queue);
3418
3419             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3420                          tpa_info->len_on_bd);
3421             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3422
3423             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3424                          &cqe->end_agg_cqe, comp_ring_cons);
3425
3426             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe.sgl_or_raw_data);
3427
3428             goto next_cqe;
3429         }
3430
3431         /* non TPA */
3432
3433         /* is this an error packet? */
3434         if (__predict_false(cqe_fp_flags &
3435                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3436             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3437             fp->eth_q_stats.rx_soft_errors++;
3438             goto next_rx;
3439         }
3440
3441         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3442         lenonbd = le16toh(cqe_fp->len_on_bd);
3443         pad = cqe_fp->placement_offset;
3444
3445         m = rx_buf->m;
3446
3447         if (__predict_false(m == NULL)) {
3448             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3449                   bd_cons, fp->index);
3450             goto next_rx;
3451         }
3452
3453         /* XXX double copy if packet length under a threshold */
3454
3455         /*
3456          * If all the buffer descriptors are filled with mbufs then fill in
3457          * the current consumer index with a new BD. Else if a maximum Rx
3458          * buffer limit is imposed then fill in the next producer index.
3459          */
3460         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3461                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3462                                       bd_prod : bd_cons);
3463         if (rc != 0) {
3464
3465             /* we simply reuse the received mbuf and don't post it to the stack */
3466             m = NULL;
3467
3468             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3469                   fp->index, rc);
3470             fp->eth_q_stats.rx_soft_errors++;
3471
3472             if (sc->max_rx_bufs != RX_BD_USABLE) {
3473                 /* copy this consumer index to the producer index */
3474                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3475                        sizeof(struct bxe_sw_rx_bd));
3476                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3477             }
3478
3479             goto next_rx;
3480         }
3481
3482         /* current mbuf was detached from the bd */
3483         fp->eth_q_stats.mbuf_alloc_rx--;
3484
3485         /* we allocated a replacement mbuf, fixup the current one */
3486         m_adj(m, pad);
3487         m->m_pkthdr.len = m->m_len = len;
3488
3489         if (len != lenonbd){
3490             rc = bxe_service_rxsgl(fp, len, lenonbd, m, cqe_fp);
3491             if (rc)
3492                 break;
3493             fp->eth_q_stats.rx_jumbo_sge_pkts++;
3494         }
3495
3496         /* assign packet to this interface interface */
3497         m->m_pkthdr.rcvif = ifp;
3498
3499         /* assume no hardware checksum has complated */
3500         m->m_pkthdr.csum_flags = 0;
3501
3502         /* validate checksum if offload enabled */
3503         if (ifp->if_capenable & IFCAP_RXCSUM) {
3504             /* check for a valid IP frame */
3505             if (!(cqe->fast_path_cqe.status_flags &
3506                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3507                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3508                 if (__predict_false(cqe_fp_flags &
3509                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3510                     fp->eth_q_stats.rx_hw_csum_errors++;
3511                 } else {
3512                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3513                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3514                 }
3515             }
3516
3517             /* check for a valid TCP/UDP frame */
3518             if (!(cqe->fast_path_cqe.status_flags &
3519                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3520                 if (__predict_false(cqe_fp_flags &
3521                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3522                     fp->eth_q_stats.rx_hw_csum_errors++;
3523                 } else {
3524                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3525                     m->m_pkthdr.csum_data = 0xFFFF;
3526                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3527                                                CSUM_PSEUDO_HDR);
3528                 }
3529             }
3530         }
3531
3532         /* if there is a VLAN tag then flag that info */
3533         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3534             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3535             m->m_flags |= M_VLANTAG;
3536         }
3537
3538 #if __FreeBSD_version >= 800000
3539         /* specify what RSS queue was used for this flow */
3540         m->m_pkthdr.flowid = fp->index;
3541         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3542 #endif
3543
3544 next_rx:
3545
3546         bd_cons    = RX_BD_NEXT(bd_cons);
3547         bd_prod    = RX_BD_NEXT(bd_prod);
3548         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3549
3550         /* pass the frame to the stack */
3551         if (__predict_true(m != NULL)) {
3552             ifp->if_ipackets++;
3553             rx_pkts++;
3554             (*ifp->if_input)(ifp, m);
3555         }
3556
3557 next_cqe:
3558
3559         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3560         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3561
3562         /* limit spinning on the queue */
3563         if (rc != 0)
3564             break;
3565
3566         if (rx_pkts == sc->rx_budget) {
3567             fp->eth_q_stats.rx_budget_reached++;
3568             break;
3569         }
3570     } /* while work to do */
3571
3572     fp->rx_bd_cons = bd_cons;
3573     fp->rx_bd_prod = bd_prod_fw;
3574     fp->rx_cq_cons = sw_cq_cons;
3575     fp->rx_cq_prod = sw_cq_prod;
3576
3577     /* Update producers */
3578     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3579
3580     fp->eth_q_stats.rx_pkts += rx_pkts;
3581     fp->eth_q_stats.rx_calls++;
3582
3583     BXE_FP_RX_UNLOCK(fp);
3584
3585     return (sw_cq_cons != hw_cq_cons);
3586 }
3587
3588 static uint16_t
3589 bxe_free_tx_pkt(struct bxe_softc    *sc,
3590                 struct bxe_fastpath *fp,
3591                 uint16_t            idx)
3592 {
3593     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3594     struct eth_tx_start_bd *tx_start_bd;
3595     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3596     uint16_t new_cons;
3597     int nbd;
3598
3599     /* unmap the mbuf from non-paged memory */
3600     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3601
3602     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3603     nbd = le16toh(tx_start_bd->nbd) - 1;
3604
3605 #if 0
3606     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3607         bxe_panic(sc, ("BAD nbd!\n"));
3608     }
3609 #endif
3610
3611     new_cons = (tx_buf->first_bd + nbd);
3612
3613 #if 0
3614     struct eth_tx_bd *tx_data_bd;
3615
3616     /*
3617      * The following code doesn't do anything but is left here
3618      * for clarity on what the new value of new_cons skipped.
3619      */
3620
3621     /* get the next bd */
3622     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3623
3624     /* skip the parse bd */
3625     --nbd;
3626     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3627
3628     /* skip the TSO split header bd since they have no mapping */
3629     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3630         --nbd;
3631         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3632     }
3633
3634     /* now free frags */
3635     while (nbd > 0) {
3636         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3637         if (--nbd) {
3638             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3639         }
3640     }
3641 #endif
3642
3643     /* free the mbuf */
3644     if (__predict_true(tx_buf->m != NULL)) {
3645         m_freem(tx_buf->m);
3646         fp->eth_q_stats.mbuf_alloc_tx--;
3647     } else {
3648         fp->eth_q_stats.tx_chain_lost_mbuf++;
3649     }
3650
3651     tx_buf->m = NULL;
3652     tx_buf->first_bd = 0;
3653
3654     return (new_cons);
3655 }
3656
3657 /* transmit timeout watchdog */
3658 static int
3659 bxe_watchdog(struct bxe_softc    *sc,
3660              struct bxe_fastpath *fp)
3661 {
3662     BXE_FP_TX_LOCK(fp);
3663
3664     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3665         BXE_FP_TX_UNLOCK(fp);
3666         return (0);
3667     }
3668
3669     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3670
3671     BXE_FP_TX_UNLOCK(fp);
3672
3673     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3674     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3675
3676     return (-1);
3677 }
3678
3679 /* processes transmit completions */
3680 static uint8_t
3681 bxe_txeof(struct bxe_softc    *sc,
3682           struct bxe_fastpath *fp)
3683 {
3684     struct ifnet *ifp = sc->ifnet;
3685     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3686     uint16_t tx_bd_avail;
3687
3688     BXE_FP_TX_LOCK_ASSERT(fp);
3689
3690     bd_cons = fp->tx_bd_cons;
3691     hw_cons = le16toh(*fp->tx_cons_sb);
3692     sw_cons = fp->tx_pkt_cons;
3693
3694     while (sw_cons != hw_cons) {
3695         pkt_cons = TX_BD(sw_cons);
3696
3697         BLOGD(sc, DBG_TX,
3698               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3699               fp->index, hw_cons, sw_cons, pkt_cons);
3700
3701         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3702
3703         sw_cons++;
3704     }
3705
3706     fp->tx_pkt_cons = sw_cons;
3707     fp->tx_bd_cons  = bd_cons;
3708
3709     BLOGD(sc, DBG_TX,
3710           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3711           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3712
3713     mb();
3714
3715     tx_bd_avail = bxe_tx_avail(sc, fp);
3716
3717     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3718         ifp->if_drv_flags |= IFF_DRV_OACTIVE;
3719     } else {
3720         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
3721     }
3722
3723     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3724         /* reset the watchdog timer if there are pending transmits */
3725         fp->watchdog_timer = BXE_TX_TIMEOUT;
3726         return (TRUE);
3727     } else {
3728         /* clear watchdog when there are no pending transmits */
3729         fp->watchdog_timer = 0;
3730         return (FALSE);
3731     }
3732 }
3733
3734 static void
3735 bxe_drain_tx_queues(struct bxe_softc *sc)
3736 {
3737     struct bxe_fastpath *fp;
3738     int i, count;
3739
3740     /* wait until all TX fastpath tasks have completed */
3741     for (i = 0; i < sc->num_queues; i++) {
3742         fp = &sc->fp[i];
3743
3744         count = 1000;
3745
3746         while (bxe_has_tx_work(fp)) {
3747
3748             BXE_FP_TX_LOCK(fp);
3749             bxe_txeof(sc, fp);
3750             BXE_FP_TX_UNLOCK(fp);
3751
3752             if (count == 0) {
3753                 BLOGE(sc, "Timeout waiting for fp[%d] "
3754                           "transmits to complete!\n", i);
3755                 bxe_panic(sc, ("tx drain failure\n"));
3756                 return;
3757             }
3758
3759             count--;
3760             DELAY(1000);
3761             rmb();
3762         }
3763     }
3764
3765     return;
3766 }
3767
3768 static int
3769 bxe_del_all_macs(struct bxe_softc          *sc,
3770                  struct ecore_vlan_mac_obj *mac_obj,
3771                  int                       mac_type,
3772                  uint8_t                   wait_for_comp)
3773 {
3774     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3775     int rc;
3776
3777     /* wait for completion of requested */
3778     if (wait_for_comp) {
3779         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3780     }
3781
3782     /* Set the mac type of addresses we want to clear */
3783     bxe_set_bit(mac_type, &vlan_mac_flags);
3784
3785     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3786     if (rc < 0) {
3787         BLOGE(sc, "Failed to delete MACs (%d)\n", rc);
3788     }
3789
3790     return (rc);
3791 }
3792
3793 static int
3794 bxe_fill_accept_flags(struct bxe_softc *sc,
3795                       uint32_t         rx_mode,
3796                       unsigned long    *rx_accept_flags,
3797                       unsigned long    *tx_accept_flags)
3798 {
3799     /* Clear the flags first */
3800     *rx_accept_flags = 0;
3801     *tx_accept_flags = 0;
3802
3803     switch (rx_mode) {
3804     case BXE_RX_MODE_NONE:
3805         /*
3806          * 'drop all' supersedes any accept flags that may have been
3807          * passed to the function.
3808          */
3809         break;
3810
3811     case BXE_RX_MODE_NORMAL:
3812         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3813         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3814         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3815
3816         /* internal switching mode */
3817         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3818         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3819         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3820
3821         break;
3822
3823     case BXE_RX_MODE_ALLMULTI:
3824         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3825         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3826         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3827
3828         /* internal switching mode */
3829         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3830         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3831         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3832
3833         break;
3834
3835     case BXE_RX_MODE_PROMISC:
3836         /*
3837          * According to deffinition of SI mode, iface in promisc mode
3838          * should receive matched and unmatched (in resolution of port)
3839          * unicast packets.
3840          */
3841         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3842         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3843         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3844         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3845
3846         /* internal switching mode */
3847         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3848         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3849
3850         if (IS_MF_SI(sc)) {
3851             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3852         } else {
3853             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3854         }
3855
3856         break;
3857
3858     default:
3859         BLOGE(sc, "Unknown rx_mode (%d)\n", rx_mode);
3860         return (-1);
3861     }
3862
3863     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3864     if (rx_mode != BXE_RX_MODE_NONE) {
3865         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3866         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3867     }
3868
3869     return (0);
3870 }
3871
3872 static int
3873 bxe_set_q_rx_mode(struct bxe_softc *sc,
3874                   uint8_t          cl_id,
3875                   unsigned long    rx_mode_flags,
3876                   unsigned long    rx_accept_flags,
3877                   unsigned long    tx_accept_flags,
3878                   unsigned long    ramrod_flags)
3879 {
3880     struct ecore_rx_mode_ramrod_params ramrod_param;
3881     int rc;
3882
3883     memset(&ramrod_param, 0, sizeof(ramrod_param));
3884
3885     /* Prepare ramrod parameters */
3886     ramrod_param.cid = 0;
3887     ramrod_param.cl_id = cl_id;
3888     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3889     ramrod_param.func_id = SC_FUNC(sc);
3890
3891     ramrod_param.pstate = &sc->sp_state;
3892     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3893
3894     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3895     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3896
3897     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3898
3899     ramrod_param.ramrod_flags = ramrod_flags;
3900     ramrod_param.rx_mode_flags = rx_mode_flags;
3901
3902     ramrod_param.rx_accept_flags = rx_accept_flags;
3903     ramrod_param.tx_accept_flags = tx_accept_flags;
3904
3905     rc = ecore_config_rx_mode(sc, &ramrod_param);
3906     if (rc < 0) {
3907         BLOGE(sc, "Set rx_mode %d failed\n", sc->rx_mode);
3908         return (rc);
3909     }
3910
3911     return (0);
3912 }
3913
3914 static int
3915 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3916 {
3917     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3918     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3919     int rc;
3920
3921     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3922                                &tx_accept_flags);
3923     if (rc) {
3924         return (rc);
3925     }
3926
3927     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3928     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3929
3930     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3931     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3932                               rx_accept_flags, tx_accept_flags,
3933                               ramrod_flags));
3934 }
3935
3936 /* returns the "mcp load_code" according to global load_count array */
3937 static int
3938 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3939 {
3940     int path = SC_PATH(sc);
3941     int port = SC_PORT(sc);
3942
3943     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3944           path, load_count[path][0], load_count[path][1],
3945           load_count[path][2]);
3946     load_count[path][0]++;
3947     load_count[path][1 + port]++;
3948     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3949           path, load_count[path][0], load_count[path][1],
3950           load_count[path][2]);
3951     if (load_count[path][0] == 1) {
3952         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3953     } else if (load_count[path][1 + port] == 1) {
3954         return (FW_MSG_CODE_DRV_LOAD_PORT);
3955     } else {
3956         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3957     }
3958 }
3959
3960 /* returns the "mcp load_code" according to global load_count array */
3961 static int
3962 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3963 {
3964     int port = SC_PORT(sc);
3965     int path = SC_PATH(sc);
3966
3967     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3968           path, load_count[path][0], load_count[path][1],
3969           load_count[path][2]);
3970     load_count[path][0]--;
3971     load_count[path][1 + port]--;
3972     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3973           path, load_count[path][0], load_count[path][1],
3974           load_count[path][2]);
3975     if (load_count[path][0] == 0) {
3976         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3977     } else if (load_count[path][1 + port] == 0) {
3978         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3979     } else {
3980         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3981     }
3982 }
3983
3984 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3985 static uint32_t
3986 bxe_send_unload_req(struct bxe_softc *sc,
3987                     int              unload_mode)
3988 {
3989     uint32_t reset_code = 0;
3990 #if 0
3991     int port = SC_PORT(sc);
3992     int path = SC_PATH(sc);
3993 #endif
3994
3995     /* Select the UNLOAD request mode */
3996     if (unload_mode == UNLOAD_NORMAL) {
3997         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3998     }
3999 #if 0
4000     else if (sc->flags & BXE_NO_WOL_FLAG) {
4001         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
4002     } else if (sc->wol) {
4003         uint32_t emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
4004         uint8_t *mac_addr = sc->dev->dev_addr;
4005         uint32_t val;
4006         uint16_t pmc;
4007
4008         /*
4009          * The mac address is written to entries 1-4 to
4010          * preserve entry 0 which is used by the PMF
4011          */
4012         uint8_t entry = (SC_VN(sc) + 1)*8;
4013
4014         val = (mac_addr[0] << 8) | mac_addr[1];
4015         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry, val);
4016
4017         val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
4018               (mac_addr[4] << 8) | mac_addr[5];
4019         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
4020
4021         /* Enable the PME and clear the status */
4022         pmc = pci_read_config(sc->dev,
4023                               (sc->devinfo.pcie_pm_cap_reg +
4024                                PCIR_POWER_STATUS),
4025                               2);
4026         pmc |= PCIM_PSTAT_PMEENABLE | PCIM_PSTAT_PME;
4027         pci_write_config(sc->dev,
4028                          (sc->devinfo.pcie_pm_cap_reg +
4029                           PCIR_POWER_STATUS),
4030                          pmc, 4);
4031
4032         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
4033     }
4034 #endif
4035     else {
4036         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
4037     }
4038
4039     /* Send the request to the MCP */
4040     if (!BXE_NOMCP(sc)) {
4041         reset_code = bxe_fw_command(sc, reset_code, 0);
4042     } else {
4043         reset_code = bxe_nic_unload_no_mcp(sc);
4044     }
4045
4046     return (reset_code);
4047 }
4048
4049 /* send UNLOAD_DONE command to the MCP */
4050 static void
4051 bxe_send_unload_done(struct bxe_softc *sc,
4052                      uint8_t          keep_link)
4053 {
4054     uint32_t reset_param =
4055         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
4056
4057     /* Report UNLOAD_DONE to MCP */
4058     if (!BXE_NOMCP(sc)) {
4059         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
4060     }
4061 }
4062
4063 static int
4064 bxe_func_wait_started(struct bxe_softc *sc)
4065 {
4066     int tout = 50;
4067
4068     if (!sc->port.pmf) {
4069         return (0);
4070     }
4071
4072     /*
4073      * (assumption: No Attention from MCP at this stage)
4074      * PMF probably in the middle of TX disable/enable transaction
4075      * 1. Sync IRS for default SB
4076      * 2. Sync SP queue - this guarantees us that attention handling started
4077      * 3. Wait, that TX disable/enable transaction completes
4078      *
4079      * 1+2 guarantee that if DCBX attention was scheduled it already changed
4080      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
4081      * received completion for the transaction the state is TX_STOPPED.
4082      * State will return to STARTED after completion of TX_STOPPED-->STARTED
4083      * transaction.
4084      */
4085
4086     /* XXX make sure default SB ISR is done */
4087     /* need a way to synchronize an irq (intr_mtx?) */
4088
4089     /* XXX flush any work queues */
4090
4091     while (ecore_func_get_state(sc, &sc->func_obj) !=
4092            ECORE_F_STATE_STARTED && tout--) {
4093         DELAY(20000);
4094     }
4095
4096     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
4097         /*
4098          * Failed to complete the transaction in a "good way"
4099          * Force both transactions with CLR bit.
4100          */
4101         struct ecore_func_state_params func_params = { NULL };
4102
4103         BLOGE(sc, "Unexpected function state! "
4104                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
4105
4106         func_params.f_obj = &sc->func_obj;
4107         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4108
4109         /* STARTED-->TX_STOPPED */
4110         func_params.cmd = ECORE_F_CMD_TX_STOP;
4111         ecore_func_state_change(sc, &func_params);
4112
4113         /* TX_STOPPED-->STARTED */
4114         func_params.cmd = ECORE_F_CMD_TX_START;
4115         return (ecore_func_state_change(sc, &func_params));
4116     }
4117
4118     return (0);
4119 }
4120
4121 static int
4122 bxe_stop_queue(struct bxe_softc *sc,
4123                int              index)
4124 {
4125     struct bxe_fastpath *fp = &sc->fp[index];
4126     struct ecore_queue_state_params q_params = { NULL };
4127     int rc;
4128
4129     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
4130
4131     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
4132     /* We want to wait for completion in this context */
4133     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
4134
4135     /* Stop the primary connection: */
4136
4137     /* ...halt the connection */
4138     q_params.cmd = ECORE_Q_CMD_HALT;
4139     rc = ecore_queue_state_change(sc, &q_params);
4140     if (rc) {
4141         return (rc);
4142     }
4143
4144     /* ...terminate the connection */
4145     q_params.cmd = ECORE_Q_CMD_TERMINATE;
4146     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
4147     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
4148     rc = ecore_queue_state_change(sc, &q_params);
4149     if (rc) {
4150         return (rc);
4151     }
4152
4153     /* ...delete cfc entry */
4154     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
4155     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
4156     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
4157     return (ecore_queue_state_change(sc, &q_params));
4158 }
4159
4160 /* wait for the outstanding SP commands */
4161 static inline uint8_t
4162 bxe_wait_sp_comp(struct bxe_softc *sc,
4163                  unsigned long    mask)
4164 {
4165     unsigned long tmp;
4166     int tout = 5000; /* wait for 5 secs tops */
4167
4168     while (tout--) {
4169         mb();
4170         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
4171             return (TRUE);
4172         }
4173
4174         DELAY(1000);
4175     }
4176
4177     mb();
4178
4179     tmp = atomic_load_acq_long(&sc->sp_state);
4180     if (tmp & mask) {
4181         BLOGE(sc, "Filtering completion timed out: "
4182                   "sp_state 0x%lx, mask 0x%lx\n",
4183               tmp, mask);
4184         return (FALSE);
4185     }
4186
4187     return (FALSE);
4188 }
4189
4190 static int
4191 bxe_func_stop(struct bxe_softc *sc)
4192 {
4193     struct ecore_func_state_params func_params = { NULL };
4194     int rc;
4195
4196     /* prepare parameters for function state transitions */
4197     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4198     func_params.f_obj = &sc->func_obj;
4199     func_params.cmd = ECORE_F_CMD_STOP;
4200
4201     /*
4202      * Try to stop the function the 'good way'. If it fails (in case
4203      * of a parity error during bxe_chip_cleanup()) and we are
4204      * not in a debug mode, perform a state transaction in order to
4205      * enable further HW_RESET transaction.
4206      */
4207     rc = ecore_func_state_change(sc, &func_params);
4208     if (rc) {
4209         BLOGE(sc, "FUNC_STOP ramrod failed. "
4210                   "Running a dry transaction\n");
4211         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4212         return (ecore_func_state_change(sc, &func_params));
4213     }
4214
4215     return (0);
4216 }
4217
4218 static int
4219 bxe_reset_hw(struct bxe_softc *sc,
4220              uint32_t         load_code)
4221 {
4222     struct ecore_func_state_params func_params = { NULL };
4223
4224     /* Prepare parameters for function state transitions */
4225     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4226
4227     func_params.f_obj = &sc->func_obj;
4228     func_params.cmd = ECORE_F_CMD_HW_RESET;
4229
4230     func_params.params.hw_init.load_phase = load_code;
4231
4232     return (ecore_func_state_change(sc, &func_params));
4233 }
4234
4235 static void
4236 bxe_int_disable_sync(struct bxe_softc *sc,
4237                      int              disable_hw)
4238 {
4239     if (disable_hw) {
4240         /* prevent the HW from sending interrupts */
4241         bxe_int_disable(sc);
4242     }
4243
4244     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4245     /* make sure all ISRs are done */
4246
4247     /* XXX make sure sp_task is not running */
4248     /* cancel and flush work queues */
4249 }
4250
4251 static void
4252 bxe_chip_cleanup(struct bxe_softc *sc,
4253                  uint32_t         unload_mode,
4254                  uint8_t          keep_link)
4255 {
4256     int port = SC_PORT(sc);
4257     struct ecore_mcast_ramrod_params rparam = { NULL };
4258     uint32_t reset_code;
4259     int i, rc = 0;
4260
4261     bxe_drain_tx_queues(sc);
4262
4263     /* give HW time to discard old tx messages */
4264     DELAY(1000);
4265
4266     /* Clean all ETH MACs */
4267     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4268     if (rc < 0) {
4269         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4270     }
4271
4272     /* Clean up UC list  */
4273     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4274     if (rc < 0) {
4275         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4276     }
4277
4278     /* Disable LLH */
4279     if (!CHIP_IS_E1(sc)) {
4280         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4281     }
4282
4283     /* Set "drop all" to stop Rx */
4284
4285     /*
4286      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4287      * a race between the completion code and this code.
4288      */
4289     BXE_MCAST_LOCK(sc);
4290
4291     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4292         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4293     } else {
4294         bxe_set_storm_rx_mode(sc);
4295     }
4296
4297     /* Clean up multicast configuration */
4298     rparam.mcast_obj = &sc->mcast_obj;
4299     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4300     if (rc < 0) {
4301         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4302     }
4303
4304     BXE_MCAST_UNLOCK(sc);
4305
4306     // XXX bxe_iov_chip_cleanup(sc);
4307
4308     /*
4309      * Send the UNLOAD_REQUEST to the MCP. This will return if
4310      * this function should perform FUNCTION, PORT, or COMMON HW
4311      * reset.
4312      */
4313     reset_code = bxe_send_unload_req(sc, unload_mode);
4314
4315     /*
4316      * (assumption: No Attention from MCP at this stage)
4317      * PMF probably in the middle of TX disable/enable transaction
4318      */
4319     rc = bxe_func_wait_started(sc);
4320     if (rc) {
4321         BLOGE(sc, "bxe_func_wait_started failed\n");
4322     }
4323
4324     /*
4325      * Close multi and leading connections
4326      * Completions for ramrods are collected in a synchronous way
4327      */
4328     for (i = 0; i < sc->num_queues; i++) {
4329         if (bxe_stop_queue(sc, i)) {
4330             goto unload_error;
4331         }
4332     }
4333
4334     /*
4335      * If SP settings didn't get completed so far - something
4336      * very wrong has happen.
4337      */
4338     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4339         BLOGE(sc, "Common slow path ramrods got stuck!\n");
4340     }
4341
4342 unload_error:
4343
4344     rc = bxe_func_stop(sc);
4345     if (rc) {
4346         BLOGE(sc, "Function stop failed!\n");
4347     }
4348
4349     /* disable HW interrupts */
4350     bxe_int_disable_sync(sc, TRUE);
4351
4352     /* detach interrupts */
4353     bxe_interrupt_detach(sc);
4354
4355     /* Reset the chip */
4356     rc = bxe_reset_hw(sc, reset_code);
4357     if (rc) {
4358         BLOGE(sc, "Hardware reset failed\n");
4359     }
4360
4361     /* Report UNLOAD_DONE to MCP */
4362     bxe_send_unload_done(sc, keep_link);
4363 }
4364
4365 static void
4366 bxe_disable_close_the_gate(struct bxe_softc *sc)
4367 {
4368     uint32_t val;
4369     int port = SC_PORT(sc);
4370
4371     BLOGD(sc, DBG_LOAD,
4372           "Disabling 'close the gates'\n");
4373
4374     if (CHIP_IS_E1(sc)) {
4375         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4376                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4377         val = REG_RD(sc, addr);
4378         val &= ~(0x300);
4379         REG_WR(sc, addr, val);
4380     } else {
4381         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4382         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4383                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4384         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4385     }
4386 }
4387
4388 /*
4389  * Cleans the object that have internal lists without sending
4390  * ramrods. Should be run when interrutps are disabled.
4391  */
4392 static void
4393 bxe_squeeze_objects(struct bxe_softc *sc)
4394 {
4395     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4396     struct ecore_mcast_ramrod_params rparam = { NULL };
4397     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4398     int rc;
4399
4400     /* Cleanup MACs' object first... */
4401
4402     /* Wait for completion of requested */
4403     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4404     /* Perform a dry cleanup */
4405     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4406
4407     /* Clean ETH primary MAC */
4408     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4409     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4410                              &ramrod_flags);
4411     if (rc != 0) {
4412         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4413     }
4414
4415     /* Cleanup UC list */
4416     vlan_mac_flags = 0;
4417     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4418     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4419                              &ramrod_flags);
4420     if (rc != 0) {
4421         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4422     }
4423
4424     /* Now clean mcast object... */
4425
4426     rparam.mcast_obj = &sc->mcast_obj;
4427     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4428
4429     /* Add a DEL command... */
4430     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4431     if (rc < 0) {
4432         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4433     }
4434
4435     /* now wait until all pending commands are cleared */
4436
4437     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4438     while (rc != 0) {
4439         if (rc < 0) {
4440             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4441             return;
4442         }
4443
4444         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4445     }
4446 }
4447
4448 /* stop the controller */
4449 static __noinline int
4450 bxe_nic_unload(struct bxe_softc *sc,
4451                uint32_t         unload_mode,
4452                uint8_t          keep_link)
4453 {
4454     uint8_t global = FALSE;
4455     uint32_t val;
4456
4457     BXE_CORE_LOCK_ASSERT(sc);
4458
4459     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4460
4461     /* mark driver as unloaded in shmem2 */
4462     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4463         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4464         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4465                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4466     }
4467
4468     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4469         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4470         /*
4471          * We can get here if the driver has been unloaded
4472          * during parity error recovery and is either waiting for a
4473          * leader to complete or for other functions to unload and
4474          * then ifconfig down has been issued. In this case we want to
4475          * unload and let other functions to complete a recovery
4476          * process.
4477          */
4478         sc->recovery_state = BXE_RECOVERY_DONE;
4479         sc->is_leader = 0;
4480         bxe_release_leader_lock(sc);
4481         mb();
4482
4483         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4484         BLOGE(sc, "Can't unload in closed or error state\n");
4485         return (-1);
4486     }
4487
4488     /*
4489      * Nothing to do during unload if previous bxe_nic_load()
4490      * did not completed succesfully - all resourses are released.
4491      */
4492     if ((sc->state == BXE_STATE_CLOSED) ||
4493         (sc->state == BXE_STATE_ERROR)) {
4494         return (0);
4495     }
4496
4497     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4498     mb();
4499
4500     /* stop tx */
4501     bxe_tx_disable(sc);
4502
4503     sc->rx_mode = BXE_RX_MODE_NONE;
4504     /* XXX set rx mode ??? */
4505
4506     if (IS_PF(sc)) {
4507         /* set ALWAYS_ALIVE bit in shmem */
4508         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4509
4510         bxe_drv_pulse(sc);
4511
4512         bxe_stats_handle(sc, STATS_EVENT_STOP);
4513         bxe_save_statistics(sc);
4514     }
4515
4516     /* wait till consumers catch up with producers in all queues */
4517     bxe_drain_tx_queues(sc);
4518
4519     /* if VF indicate to PF this function is going down (PF will delete sp
4520      * elements and clear initializations
4521      */
4522     if (IS_VF(sc)) {
4523         ; /* bxe_vfpf_close_vf(sc); */
4524     } else if (unload_mode != UNLOAD_RECOVERY) {
4525         /* if this is a normal/close unload need to clean up chip */
4526         bxe_chip_cleanup(sc, unload_mode, keep_link);
4527     } else {
4528         /* Send the UNLOAD_REQUEST to the MCP */
4529         bxe_send_unload_req(sc, unload_mode);
4530
4531         /*
4532          * Prevent transactions to host from the functions on the
4533          * engine that doesn't reset global blocks in case of global
4534          * attention once gloabl blocks are reset and gates are opened
4535          * (the engine which leader will perform the recovery
4536          * last).
4537          */
4538         if (!CHIP_IS_E1x(sc)) {
4539             bxe_pf_disable(sc);
4540         }
4541
4542         /* disable HW interrupts */
4543         bxe_int_disable_sync(sc, TRUE);
4544
4545         /* detach interrupts */
4546         bxe_interrupt_detach(sc);
4547
4548         /* Report UNLOAD_DONE to MCP */
4549         bxe_send_unload_done(sc, FALSE);
4550     }
4551
4552     /*
4553      * At this stage no more interrupts will arrive so we may safely clean
4554      * the queue'able objects here in case they failed to get cleaned so far.
4555      */
4556     if (IS_PF(sc)) {
4557         bxe_squeeze_objects(sc);
4558     }
4559
4560     /* There should be no more pending SP commands at this stage */
4561     sc->sp_state = 0;
4562
4563     sc->port.pmf = 0;
4564
4565     bxe_free_fp_buffers(sc);
4566
4567     if (IS_PF(sc)) {
4568         bxe_free_mem(sc);
4569     }
4570
4571     bxe_free_fw_stats_mem(sc);
4572
4573     sc->state = BXE_STATE_CLOSED;
4574
4575     /*
4576      * Check if there are pending parity attentions. If there are - set
4577      * RECOVERY_IN_PROGRESS.
4578      */
4579     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4580         bxe_set_reset_in_progress(sc);
4581
4582         /* Set RESET_IS_GLOBAL if needed */
4583         if (global) {
4584             bxe_set_reset_global(sc);
4585         }
4586     }
4587
4588     /*
4589      * The last driver must disable a "close the gate" if there is no
4590      * parity attention or "process kill" pending.
4591      */
4592     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4593         bxe_reset_is_done(sc, SC_PATH(sc))) {
4594         bxe_disable_close_the_gate(sc);
4595     }
4596
4597     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4598
4599     return (0);
4600 }
4601
4602 /*
4603  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4604  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4605  */
4606 static int
4607 bxe_ifmedia_update(struct ifnet *ifp)
4608 {
4609     struct bxe_softc *sc = (struct bxe_softc *)ifp->if_softc;
4610     struct ifmedia *ifm;
4611
4612     ifm = &sc->ifmedia;
4613
4614     /* We only support Ethernet media type. */
4615     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4616         return (EINVAL);
4617     }
4618
4619     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4620     case IFM_AUTO:
4621          break;
4622     case IFM_10G_CX4:
4623     case IFM_10G_SR:
4624     case IFM_10G_T:
4625     case IFM_10G_TWINAX:
4626     default:
4627         /* We don't support changing the media type. */
4628         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4629               IFM_SUBTYPE(ifm->ifm_media));
4630         return (EINVAL);
4631     }
4632
4633     return (0);
4634 }
4635
4636 /*
4637  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4638  */
4639 static void
4640 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4641 {
4642     struct bxe_softc *sc = ifp->if_softc;
4643
4644     /* Report link down if the driver isn't running. */
4645     if ((ifp->if_drv_flags & IFF_DRV_RUNNING) == 0) {
4646         ifmr->ifm_active |= IFM_NONE;
4647         return;
4648     }
4649
4650     /* Setup the default interface info. */
4651     ifmr->ifm_status = IFM_AVALID;
4652     ifmr->ifm_active = IFM_ETHER;
4653
4654     if (sc->link_vars.link_up) {
4655         ifmr->ifm_status |= IFM_ACTIVE;
4656     } else {
4657         ifmr->ifm_active |= IFM_NONE;
4658         return;
4659     }
4660
4661     ifmr->ifm_active |= sc->media;
4662
4663     if (sc->link_vars.duplex == DUPLEX_FULL) {
4664         ifmr->ifm_active |= IFM_FDX;
4665     } else {
4666         ifmr->ifm_active |= IFM_HDX;
4667     }
4668 }
4669
4670 static int
4671 bxe_ioctl_nvram(struct bxe_softc *sc,
4672                 uint32_t         priv_op,
4673                 struct ifreq     *ifr)
4674 {
4675     struct bxe_nvram_data nvdata_base;
4676     struct bxe_nvram_data *nvdata;
4677     int len;
4678     int error = 0;
4679
4680     copyin(ifr->ifr_data, &nvdata_base, sizeof(nvdata_base));
4681
4682     len = (sizeof(struct bxe_nvram_data) +
4683            nvdata_base.len -
4684            sizeof(uint32_t));
4685
4686     if (len > sizeof(struct bxe_nvram_data)) {
4687         if ((nvdata = (struct bxe_nvram_data *)
4688                  malloc(len, M_DEVBUF,
4689                         (M_NOWAIT | M_ZERO))) == NULL) {
4690             BLOGE(sc, "BXE_IOC_RD_NVRAM malloc failed\n");
4691             return (1);
4692         }
4693         memcpy(nvdata, &nvdata_base, sizeof(struct bxe_nvram_data));
4694     } else {
4695         nvdata = &nvdata_base;
4696     }
4697
4698     if (priv_op == BXE_IOC_RD_NVRAM) {
4699         BLOGD(sc, DBG_IOCTL, "IOC_RD_NVRAM 0x%x %d\n",
4700               nvdata->offset, nvdata->len);
4701         error = bxe_nvram_read(sc,
4702                                nvdata->offset,
4703                                (uint8_t *)nvdata->value,
4704                                nvdata->len);
4705         copyout(nvdata, ifr->ifr_data, len);
4706     } else { /* BXE_IOC_WR_NVRAM */
4707         BLOGD(sc, DBG_IOCTL, "IOC_WR_NVRAM 0x%x %d\n",
4708               nvdata->offset, nvdata->len);
4709         copyin(ifr->ifr_data, nvdata, len);
4710         error = bxe_nvram_write(sc,
4711                                 nvdata->offset,
4712                                 (uint8_t *)nvdata->value,
4713                                 nvdata->len);
4714     }
4715
4716     if (len > sizeof(struct bxe_nvram_data)) {
4717         free(nvdata, M_DEVBUF);
4718     }
4719
4720     return (error);
4721 }
4722
4723 static int
4724 bxe_ioctl_stats_show(struct bxe_softc *sc,
4725                      uint32_t         priv_op,
4726                      struct ifreq     *ifr)
4727 {
4728     const size_t str_size   = (BXE_NUM_ETH_STATS * STAT_NAME_LEN);
4729     const size_t stats_size = (BXE_NUM_ETH_STATS * sizeof(uint64_t));
4730     caddr_t p_tmp;
4731     uint32_t *offset;
4732     int i;
4733
4734     switch (priv_op)
4735     {
4736     case BXE_IOC_STATS_SHOW_NUM:
4737         memset(ifr->ifr_data, 0, sizeof(union bxe_stats_show_data));
4738         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.num =
4739             BXE_NUM_ETH_STATS;
4740         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.len =
4741             STAT_NAME_LEN;
4742         return (0);
4743
4744     case BXE_IOC_STATS_SHOW_STR:
4745         memset(ifr->ifr_data, 0, str_size);
4746         p_tmp = ifr->ifr_data;
4747         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4748             strcpy(p_tmp, bxe_eth_stats_arr[i].string);
4749             p_tmp += STAT_NAME_LEN;
4750         }
4751         return (0);
4752
4753     case BXE_IOC_STATS_SHOW_CNT:
4754         memset(ifr->ifr_data, 0, stats_size);
4755         p_tmp = ifr->ifr_data;
4756         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4757             offset = ((uint32_t *)&sc->eth_stats +
4758                       bxe_eth_stats_arr[i].offset);
4759             switch (bxe_eth_stats_arr[i].size) {
4760             case 4:
4761                 *((uint64_t *)p_tmp) = (uint64_t)*offset;
4762                 break;
4763             case 8:
4764                 *((uint64_t *)p_tmp) = HILO_U64(*offset, *(offset + 1));
4765                 break;
4766             default:
4767                 *((uint64_t *)p_tmp) = 0;
4768             }
4769             p_tmp += sizeof(uint64_t);
4770         }
4771         return (0);
4772
4773     default:
4774         return (-1);
4775     }
4776 }
4777
4778 static void
4779 bxe_handle_chip_tq(void *context,
4780                    int  pending)
4781 {
4782     struct bxe_softc *sc = (struct bxe_softc *)context;
4783     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4784
4785     switch (work)
4786     {
4787     case CHIP_TQ_REINIT:
4788         if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
4789             /* restart the interface */
4790             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4791             bxe_periodic_stop(sc);
4792             BXE_CORE_LOCK(sc);
4793             bxe_stop_locked(sc);
4794             bxe_init_locked(sc);
4795             BXE_CORE_UNLOCK(sc);
4796         }
4797         break;
4798
4799     default:
4800         break;
4801     }
4802 }
4803
4804 /*
4805  * Handles any IOCTL calls from the operating system.
4806  *
4807  * Returns:
4808  *   0 = Success, >0 Failure
4809  */
4810 static int
4811 bxe_ioctl(struct ifnet *ifp,
4812           u_long       command,
4813           caddr_t      data)
4814 {
4815     struct bxe_softc *sc = ifp->if_softc;
4816     struct ifreq *ifr = (struct ifreq *)data;
4817     struct bxe_nvram_data *nvdata;
4818     uint32_t priv_op;
4819     int mask = 0;
4820     int reinit = 0;
4821     int error = 0;
4822
4823     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4824     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4825
4826     switch (command)
4827     {
4828     case SIOCSIFMTU:
4829         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4830               ifr->ifr_mtu);
4831
4832         if (sc->mtu == ifr->ifr_mtu) {
4833             /* nothing to change */
4834             break;
4835         }
4836
4837         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4838             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4839                   ifr->ifr_mtu, mtu_min, mtu_max);
4840             error = EINVAL;
4841             break;
4842         }
4843
4844         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4845                              (unsigned long)ifr->ifr_mtu);
4846         atomic_store_rel_long((volatile unsigned long *)&ifp->if_mtu,
4847                               (unsigned long)ifr->ifr_mtu);
4848
4849         reinit = 1;
4850         break;
4851
4852     case SIOCSIFFLAGS:
4853         /* toggle the interface state up or down */
4854         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4855
4856         BXE_CORE_LOCK(sc);
4857         /* check if the interface is up */
4858         if (ifp->if_flags & IFF_UP) {
4859             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4860                 /* set the receive mode flags */
4861                 bxe_set_rx_mode(sc);
4862             } else {
4863                 bxe_init_locked(sc);
4864             }
4865         } else {
4866             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4867                 bxe_periodic_stop(sc);
4868                 bxe_stop_locked(sc);
4869             }
4870         }
4871         BXE_CORE_UNLOCK(sc);
4872
4873         break;
4874
4875     case SIOCADDMULTI:
4876     case SIOCDELMULTI:
4877         /* add/delete multicast addresses */
4878         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4879
4880         /* check if the interface is up */
4881         if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4882             /* set the receive mode flags */
4883             BXE_CORE_LOCK(sc);
4884             bxe_set_rx_mode(sc);
4885             BXE_CORE_UNLOCK(sc);
4886         }
4887
4888         break;
4889
4890     case SIOCSIFCAP:
4891         /* find out which capabilities have changed */
4892         mask = (ifr->ifr_reqcap ^ ifp->if_capenable);
4893
4894         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4895               mask);
4896
4897         /* toggle the LRO capabilites enable flag */
4898         if (mask & IFCAP_LRO) {
4899             ifp->if_capenable ^= IFCAP_LRO;
4900             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4901                   (ifp->if_capenable & IFCAP_LRO) ? "ON" : "OFF");
4902             reinit = 1;
4903         }
4904
4905         /* toggle the TXCSUM checksum capabilites enable flag */
4906         if (mask & IFCAP_TXCSUM) {
4907             ifp->if_capenable ^= IFCAP_TXCSUM;
4908             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4909                   (ifp->if_capenable & IFCAP_TXCSUM) ? "ON" : "OFF");
4910             if (ifp->if_capenable & IFCAP_TXCSUM) {
4911                 ifp->if_hwassist = (CSUM_IP       |
4912                                     CSUM_TCP      |
4913                                     CSUM_UDP      |
4914                                     CSUM_TSO      |
4915                                     CSUM_TCP_IPV6 |
4916                                     CSUM_UDP_IPV6);
4917             } else {
4918                 ifp->if_hwassist = 0;
4919             }
4920         }
4921
4922         /* toggle the RXCSUM checksum capabilities enable flag */
4923         if (mask & IFCAP_RXCSUM) {
4924             ifp->if_capenable ^= IFCAP_RXCSUM;
4925             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4926                   (ifp->if_capenable & IFCAP_RXCSUM) ? "ON" : "OFF");
4927             if (ifp->if_capenable & IFCAP_RXCSUM) {
4928                 ifp->if_hwassist = (CSUM_IP       |
4929                                     CSUM_TCP      |
4930                                     CSUM_UDP      |
4931                                     CSUM_TSO      |
4932                                     CSUM_TCP_IPV6 |
4933                                     CSUM_UDP_IPV6);
4934             } else {
4935                 ifp->if_hwassist = 0;
4936             }
4937         }
4938
4939         /* toggle TSO4 capabilities enabled flag */
4940         if (mask & IFCAP_TSO4) {
4941             ifp->if_capenable ^= IFCAP_TSO4;
4942             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4943                   (ifp->if_capenable & IFCAP_TSO4) ? "ON" : "OFF");
4944         }
4945
4946         /* toggle TSO6 capabilities enabled flag */
4947         if (mask & IFCAP_TSO6) {
4948             ifp->if_capenable ^= IFCAP_TSO6;
4949             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4950                   (ifp->if_capenable & IFCAP_TSO6) ? "ON" : "OFF");
4951         }
4952
4953         /* toggle VLAN_HWTSO capabilities enabled flag */
4954         if (mask & IFCAP_VLAN_HWTSO) {
4955             ifp->if_capenable ^= IFCAP_VLAN_HWTSO;
4956             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4957                   (ifp->if_capenable & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4958         }
4959
4960         /* toggle VLAN_HWCSUM capabilities enabled flag */
4961         if (mask & IFCAP_VLAN_HWCSUM) {
4962             /* XXX investigate this... */
4963             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4964             error = EINVAL;
4965         }
4966
4967         /* toggle VLAN_MTU capabilities enable flag */
4968         if (mask & IFCAP_VLAN_MTU) {
4969             /* XXX investigate this... */
4970             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4971             error = EINVAL;
4972         }
4973
4974         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4975         if (mask & IFCAP_VLAN_HWTAGGING) {
4976             /* XXX investigate this... */
4977             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4978             error = EINVAL;
4979         }
4980
4981         /* toggle VLAN_HWFILTER capabilities enabled flag */
4982         if (mask & IFCAP_VLAN_HWFILTER) {
4983             /* XXX investigate this... */
4984             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4985             error = EINVAL;
4986         }
4987
4988         /* XXX not yet...
4989          * IFCAP_WOL_MAGIC
4990          */
4991
4992         break;
4993
4994     case SIOCSIFMEDIA:
4995     case SIOCGIFMEDIA:
4996         /* set/get interface media */
4997         BLOGD(sc, DBG_IOCTL,
4998               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
4999               (command & 0xff));
5000         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
5001         break;
5002
5003     case SIOCGPRIVATE_0:
5004         copyin(ifr->ifr_data, &priv_op, sizeof(priv_op));
5005
5006         switch (priv_op)
5007         {
5008         case BXE_IOC_RD_NVRAM:
5009         case BXE_IOC_WR_NVRAM:
5010             nvdata = (struct bxe_nvram_data *)ifr->ifr_data;
5011             BLOGD(sc, DBG_IOCTL,
5012                   "Received Private NVRAM ioctl addr=0x%x size=%u\n",
5013                   nvdata->offset, nvdata->len);
5014             error = bxe_ioctl_nvram(sc, priv_op, ifr);
5015             break;
5016
5017         case BXE_IOC_STATS_SHOW_NUM:
5018         case BXE_IOC_STATS_SHOW_STR:
5019         case BXE_IOC_STATS_SHOW_CNT:
5020             BLOGD(sc, DBG_IOCTL, "Received Private Stats ioctl (%d)\n",
5021                   priv_op);
5022             error = bxe_ioctl_stats_show(sc, priv_op, ifr);
5023             break;
5024
5025         default:
5026             BLOGW(sc, "Received Private Unknown ioctl (%d)\n", priv_op);
5027             error = EINVAL;
5028             break;
5029         }
5030
5031         break;
5032
5033     default:
5034         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
5035               (command & 0xff));
5036         error = ether_ioctl(ifp, command, data);
5037         break;
5038     }
5039
5040     if (reinit && (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
5041         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
5042               "Re-initializing hardware from IOCTL change\n");
5043         bxe_periodic_stop(sc);
5044         BXE_CORE_LOCK(sc);
5045         bxe_stop_locked(sc);
5046         bxe_init_locked(sc);
5047         BXE_CORE_UNLOCK(sc);
5048     }
5049
5050     return (error);
5051 }
5052
5053 static __noinline void
5054 bxe_dump_mbuf(struct bxe_softc *sc,
5055               struct mbuf      *m,
5056               uint8_t          contents)
5057 {
5058     char * type;
5059     int i = 0;
5060
5061     if (!(sc->debug & DBG_MBUF)) {
5062         return;
5063     }
5064
5065     if (m == NULL) {
5066         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
5067         return;
5068     }
5069
5070     while (m) {
5071         BLOGD(sc, DBG_MBUF,
5072               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
5073               i, m, m->m_len, m->m_flags, M_FLAG_BITS, m->m_data);
5074
5075         if (m->m_flags & M_PKTHDR) {
5076              BLOGD(sc, DBG_MBUF,
5077                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
5078                    i, m->m_pkthdr.len, m->m_flags, M_FLAG_BITS,
5079                    (int)m->m_pkthdr.csum_flags, CSUM_BITS);
5080         }
5081
5082         if (m->m_flags & M_EXT) {
5083             switch (m->m_ext.ext_type) {
5084             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
5085             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
5086             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
5087             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
5088             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
5089             case EXT_PACKET:     type = "EXT_PACKET";     break;
5090             case EXT_MBUF:       type = "EXT_MBUF";       break;
5091             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
5092             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
5093             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
5094             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
5095             default:             type = "UNKNOWN";        break;
5096             }
5097
5098             BLOGD(sc, DBG_MBUF,
5099                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
5100                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
5101         }
5102
5103         if (contents) {
5104             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
5105         }
5106
5107         m = m->m_next;
5108         i++;
5109     }
5110 }
5111
5112 /*
5113  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
5114  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
5115  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
5116  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
5117  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
5118  */
5119 static int
5120 bxe_chktso_window(struct bxe_softc  *sc,
5121                   int               nsegs,
5122                   bus_dma_segment_t *segs,
5123                   struct mbuf       *m)
5124 {
5125     uint32_t num_wnds, wnd_size, wnd_sum;
5126     int32_t frag_idx, wnd_idx;
5127     unsigned short lso_mss;
5128     int defrag;
5129
5130     defrag = 0;
5131     wnd_sum = 0;
5132     wnd_size = 10;
5133     num_wnds = nsegs - wnd_size;
5134     lso_mss = htole16(m->m_pkthdr.tso_segsz);
5135
5136     /*
5137      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
5138      * first window sum of data while skipping the first assuming it is the
5139      * header in FreeBSD.
5140      */
5141     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
5142         wnd_sum += htole16(segs[frag_idx].ds_len);
5143     }
5144
5145     /* check the first 10 bd window size */
5146     if (wnd_sum < lso_mss) {
5147         return (1);
5148     }
5149
5150     /* run through the windows */
5151     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
5152         /* subtract the first mbuf->m_len of the last wndw(-header) */
5153         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
5154         /* add the next mbuf len to the len of our new window */
5155         wnd_sum += htole16(segs[frag_idx].ds_len);
5156         if (wnd_sum < lso_mss) {
5157             return (1);
5158         }
5159     }
5160
5161     return (0);
5162 }
5163
5164 static uint8_t
5165 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
5166                     struct mbuf         *m,
5167                     uint32_t            *parsing_data)
5168 {
5169     struct ether_vlan_header *eh = NULL;
5170     struct ip *ip4 = NULL;
5171     struct ip6_hdr *ip6 = NULL;
5172     caddr_t ip = NULL;
5173     struct tcphdr *th = NULL;
5174     int e_hlen, ip_hlen, l4_off;
5175     uint16_t proto;
5176
5177     if (m->m_pkthdr.csum_flags == CSUM_IP) {
5178         /* no L4 checksum offload needed */
5179         return (0);
5180     }
5181
5182     /* get the Ethernet header */
5183     eh = mtod(m, struct ether_vlan_header *);
5184
5185     /* handle VLAN encapsulation if present */
5186     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5187         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5188         proto  = ntohs(eh->evl_proto);
5189     } else {
5190         e_hlen = ETHER_HDR_LEN;
5191         proto  = ntohs(eh->evl_encap_proto);
5192     }
5193
5194     switch (proto) {
5195     case ETHERTYPE_IP:
5196         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5197         ip4 = (m->m_len < sizeof(struct ip)) ?
5198                   (struct ip *)m->m_next->m_data :
5199                   (struct ip *)(m->m_data + e_hlen);
5200         /* ip_hl is number of 32-bit words */
5201         ip_hlen = (ip4->ip_hl << 2);
5202         ip = (caddr_t)ip4;
5203         break;
5204     case ETHERTYPE_IPV6:
5205         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5206         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5207                   (struct ip6_hdr *)m->m_next->m_data :
5208                   (struct ip6_hdr *)(m->m_data + e_hlen);
5209         /* XXX cannot support offload with IPv6 extensions */
5210         ip_hlen = sizeof(struct ip6_hdr);
5211         ip = (caddr_t)ip6;
5212         break;
5213     default:
5214         /* We can't offload in this case... */
5215         /* XXX error stat ??? */
5216         return (0);
5217     }
5218
5219     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5220     l4_off = (e_hlen + ip_hlen);
5221
5222     *parsing_data |=
5223         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
5224          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
5225
5226     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5227                                   CSUM_TSO |
5228                                   CSUM_TCP_IPV6)) {
5229         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5230         th = (struct tcphdr *)(ip + ip_hlen);
5231         /* th_off is number of 32-bit words */
5232         *parsing_data |= ((th->th_off <<
5233                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
5234                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
5235         return (l4_off + (th->th_off << 2)); /* entire header length */
5236     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5237                                          CSUM_UDP_IPV6)) {
5238         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5239         return (l4_off + sizeof(struct udphdr)); /* entire header length */
5240     } else {
5241         /* XXX error stat ??? */
5242         return (0);
5243     }
5244 }
5245
5246 static uint8_t
5247 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
5248                  struct mbuf                *m,
5249                  struct eth_tx_parse_bd_e1x *pbd)
5250 {
5251     struct ether_vlan_header *eh = NULL;
5252     struct ip *ip4 = NULL;
5253     struct ip6_hdr *ip6 = NULL;
5254     caddr_t ip = NULL;
5255     struct tcphdr *th = NULL;
5256     struct udphdr *uh = NULL;
5257     int e_hlen, ip_hlen;
5258     uint16_t proto;
5259     uint8_t hlen;
5260     uint16_t tmp_csum;
5261     uint32_t *tmp_uh;
5262
5263     /* get the Ethernet header */
5264     eh = mtod(m, struct ether_vlan_header *);
5265
5266     /* handle VLAN encapsulation if present */
5267     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5268         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5269         proto  = ntohs(eh->evl_proto);
5270     } else {
5271         e_hlen = ETHER_HDR_LEN;
5272         proto  = ntohs(eh->evl_encap_proto);
5273     }
5274
5275     switch (proto) {
5276     case ETHERTYPE_IP:
5277         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5278         ip4 = (m->m_len < sizeof(struct ip)) ?
5279                   (struct ip *)m->m_next->m_data :
5280                   (struct ip *)(m->m_data + e_hlen);
5281         /* ip_hl is number of 32-bit words */
5282         ip_hlen = (ip4->ip_hl << 1);
5283         ip = (caddr_t)ip4;
5284         break;
5285     case ETHERTYPE_IPV6:
5286         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5287         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5288                   (struct ip6_hdr *)m->m_next->m_data :
5289                   (struct ip6_hdr *)(m->m_data + e_hlen);
5290         /* XXX cannot support offload with IPv6 extensions */
5291         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
5292         ip = (caddr_t)ip6;
5293         break;
5294     default:
5295         /* We can't offload in this case... */
5296         /* XXX error stat ??? */
5297         return (0);
5298     }
5299
5300     hlen = (e_hlen >> 1);
5301
5302     /* note that rest of global_data is indirectly zeroed here */
5303     if (m->m_flags & M_VLANTAG) {
5304         pbd->global_data =
5305             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
5306     } else {
5307         pbd->global_data = htole16(hlen);
5308     }
5309
5310     pbd->ip_hlen_w = ip_hlen;
5311
5312     hlen += pbd->ip_hlen_w;
5313
5314     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5315
5316     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5317                                   CSUM_TSO |
5318                                   CSUM_TCP_IPV6)) {
5319         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5320         /* th_off is number of 32-bit words */
5321         hlen += (uint16_t)(th->th_off << 1);
5322     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5323                                          CSUM_UDP_IPV6)) {
5324         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5325         hlen += (sizeof(struct udphdr) / 2);
5326     } else {
5327         /* valid case as only CSUM_IP was set */
5328         return (0);
5329     }
5330
5331     pbd->total_hlen_w = htole16(hlen);
5332
5333     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5334                                   CSUM_TSO |
5335                                   CSUM_TCP_IPV6)) {
5336         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5337         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5338     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5339                                          CSUM_UDP_IPV6)) {
5340         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5341
5342         /*
5343          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5344          * checksums and does not know anything about the UDP header and where
5345          * the checksum field is located. It only knows about TCP. Therefore
5346          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5347          * offload. Since the checksum field offset for TCP is 16 bytes and
5348          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5349          * bytes less than the start of the UDP header. This allows the
5350          * hardware to write the checksum in the correct spot. But the
5351          * hardware will compute a checksum which includes the last 10 bytes
5352          * of the IP header. To correct this we tweak the stack computed
5353          * pseudo checksum by folding in the calculation of the inverse
5354          * checksum for those final 10 bytes of the IP header. This allows
5355          * the correct checksum to be computed by the hardware.
5356          */
5357
5358         /* set pointer 10 bytes before UDP header */
5359         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5360
5361         /* calculate a pseudo header checksum over the first 10 bytes */
5362         tmp_csum = in_pseudo(*tmp_uh,
5363                              *(tmp_uh + 1),
5364                              *(uint16_t *)(tmp_uh + 2));
5365
5366         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5367     }
5368
5369     return (hlen * 2); /* entire header length, number of bytes */
5370 }
5371
5372 static void
5373 bxe_set_pbd_lso_e2(struct mbuf *m,
5374                    uint32_t    *parsing_data)
5375 {
5376     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5377                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5378                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5379
5380     /* XXX test for IPv6 with extension header... */
5381 #if 0
5382     struct ip6_hdr *ip6;
5383     if (ip6 && ip6->ip6_nxt == 'some ipv6 extension header')
5384         *parsing_data |= ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR;
5385 #endif
5386 }
5387
5388 static void
5389 bxe_set_pbd_lso(struct mbuf                *m,
5390                 struct eth_tx_parse_bd_e1x *pbd)
5391 {
5392     struct ether_vlan_header *eh = NULL;
5393     struct ip *ip = NULL;
5394     struct tcphdr *th = NULL;
5395     int e_hlen;
5396
5397     /* get the Ethernet header */
5398     eh = mtod(m, struct ether_vlan_header *);
5399
5400     /* handle VLAN encapsulation if present */
5401     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5402                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5403
5404     /* get the IP and TCP header, with LSO entire header in first mbuf */
5405     /* XXX assuming IPv4 */
5406     ip = (struct ip *)(m->m_data + e_hlen);
5407     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5408
5409     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5410     pbd->tcp_send_seq = ntohl(th->th_seq);
5411     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5412
5413 #if 1
5414         /* XXX IPv4 */
5415         pbd->ip_id = ntohs(ip->ip_id);
5416         pbd->tcp_pseudo_csum =
5417             ntohs(in_pseudo(ip->ip_src.s_addr,
5418                             ip->ip_dst.s_addr,
5419                             htons(IPPROTO_TCP)));
5420 #else
5421         /* XXX IPv6 */
5422         pbd->tcp_pseudo_csum =
5423             ntohs(in_pseudo(&ip6->ip6_src,
5424                             &ip6->ip6_dst,
5425                             htons(IPPROTO_TCP)));
5426 #endif
5427
5428     pbd->global_data |=
5429         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5430 }
5431
5432 /*
5433  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5434  * visible to the controller.
5435  *
5436  * If an mbuf is submitted to this routine and cannot be given to the
5437  * controller (e.g. it has too many fragments) then the function may free
5438  * the mbuf and return to the caller.
5439  *
5440  * Returns:
5441  *   0 = Success, !0 = Failure
5442  *   Note the side effect that an mbuf may be freed if it causes a problem.
5443  */
5444 static int
5445 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5446 {
5447     bus_dma_segment_t segs[32];
5448     struct mbuf *m0;
5449     struct bxe_sw_tx_bd *tx_buf;
5450     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5451     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5452     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5453     struct eth_tx_bd *tx_data_bd;
5454     struct eth_tx_bd *tx_total_pkt_size_bd;
5455     struct eth_tx_start_bd *tx_start_bd;
5456     uint16_t bd_prod, pkt_prod, total_pkt_size;
5457     uint8_t mac_type;
5458     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5459     struct bxe_softc *sc;
5460     uint16_t tx_bd_avail;
5461     struct ether_vlan_header *eh;
5462     uint32_t pbd_e2_parsing_data = 0;
5463     uint8_t hlen = 0;
5464     int tmp_bd;
5465     int i;
5466
5467     sc = fp->sc;
5468
5469     M_ASSERTPKTHDR(*m_head);
5470
5471     m0 = *m_head;
5472     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5473     tx_start_bd = NULL;
5474     tx_data_bd = NULL;
5475     tx_total_pkt_size_bd = NULL;
5476
5477     /* get the H/W pointer for packets and BDs */
5478     pkt_prod = fp->tx_pkt_prod;
5479     bd_prod = fp->tx_bd_prod;
5480
5481     mac_type = UNICAST_ADDRESS;
5482
5483     /* map the mbuf into the next open DMAable memory */
5484     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5485     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5486                                     tx_buf->m_map, m0,
5487                                     segs, &nsegs, BUS_DMA_NOWAIT);
5488
5489     /* mapping errors */
5490     if(__predict_false(error != 0)) {
5491         fp->eth_q_stats.tx_dma_mapping_failure++;
5492         if (error == ENOMEM) {
5493             /* resource issue, try again later */
5494             rc = ENOMEM;
5495         } else if (error == EFBIG) {
5496             /* possibly recoverable with defragmentation */
5497             fp->eth_q_stats.mbuf_defrag_attempts++;
5498             m0 = m_defrag(*m_head, M_DONTWAIT);
5499             if (m0 == NULL) {
5500                 fp->eth_q_stats.mbuf_defrag_failures++;
5501                 rc = ENOBUFS;
5502             } else {
5503                 /* defrag successful, try mapping again */
5504                 *m_head = m0;
5505                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5506                                                 tx_buf->m_map, m0,
5507                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5508                 if (error) {
5509                     fp->eth_q_stats.tx_dma_mapping_failure++;
5510                     rc = error;
5511                 }
5512             }
5513         } else {
5514             /* unknown, unrecoverable mapping error */
5515             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5516             bxe_dump_mbuf(sc, m0, FALSE);
5517             rc = error;
5518         }
5519
5520         goto bxe_tx_encap_continue;
5521     }
5522
5523     tx_bd_avail = bxe_tx_avail(sc, fp);
5524
5525     /* make sure there is enough room in the send queue */
5526     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5527         /* Recoverable, try again later. */
5528         fp->eth_q_stats.tx_hw_queue_full++;
5529         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5530         rc = ENOMEM;
5531         goto bxe_tx_encap_continue;
5532     }
5533
5534     /* capture the current H/W TX chain high watermark */
5535     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5536                         (TX_BD_USABLE - tx_bd_avail))) {
5537         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5538     }
5539
5540     /* make sure it fits in the packet window */
5541     if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5542         /*
5543          * The mbuf may be to big for the controller to handle. If the frame
5544          * is a TSO frame we'll need to do an additional check.
5545          */
5546         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5547             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5548                 goto bxe_tx_encap_continue; /* OK to send */
5549             } else {
5550                 fp->eth_q_stats.tx_window_violation_tso++;
5551             }
5552         } else {
5553             fp->eth_q_stats.tx_window_violation_std++;
5554         }
5555
5556         /* lets try to defragment this mbuf and remap it */
5557         fp->eth_q_stats.mbuf_defrag_attempts++;
5558         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5559
5560         m0 = m_defrag(*m_head, M_DONTWAIT);
5561         if (m0 == NULL) {
5562             fp->eth_q_stats.mbuf_defrag_failures++;
5563             /* Ugh, just drop the frame... :( */
5564             rc = ENOBUFS;
5565         } else {
5566             /* defrag successful, try mapping again */
5567             *m_head = m0;
5568             error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5569                                             tx_buf->m_map, m0,
5570                                             segs, &nsegs, BUS_DMA_NOWAIT);
5571             if (error) {
5572                 fp->eth_q_stats.tx_dma_mapping_failure++;
5573                 /* No sense in trying to defrag/copy chain, drop it. :( */
5574                 rc = error;
5575             }
5576             else {
5577                 /* if the chain is still too long then drop it */
5578                 if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5579                     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5580                     rc = ENODEV;
5581                 }
5582             }
5583         }
5584     }
5585
5586 bxe_tx_encap_continue:
5587
5588     /* Check for errors */
5589     if (rc) {
5590         if (rc == ENOMEM) {
5591             /* recoverable try again later  */
5592         } else {
5593             fp->eth_q_stats.tx_soft_errors++;
5594             fp->eth_q_stats.mbuf_alloc_tx--;
5595             m_freem(*m_head);
5596             *m_head = NULL;
5597         }
5598
5599         return (rc);
5600     }
5601
5602     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5603     if (m0->m_flags & M_BCAST) {
5604         mac_type = BROADCAST_ADDRESS;
5605     } else if (m0->m_flags & M_MCAST) {
5606         mac_type = MULTICAST_ADDRESS;
5607     }
5608
5609     /* store the mbuf into the mbuf ring */
5610     tx_buf->m        = m0;
5611     tx_buf->first_bd = fp->tx_bd_prod;
5612     tx_buf->flags    = 0;
5613
5614     /* prepare the first transmit (start) BD for the mbuf */
5615     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5616
5617     BLOGD(sc, DBG_TX,
5618           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5619           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5620
5621     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5622     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5623     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5624     total_pkt_size += tx_start_bd->nbytes;
5625     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5626
5627     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5628
5629     /* all frames have at least Start BD + Parsing BD */
5630     nbds = nsegs + 1;
5631     tx_start_bd->nbd = htole16(nbds);
5632
5633     if (m0->m_flags & M_VLANTAG) {
5634         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5635         tx_start_bd->bd_flags.as_bitfield |=
5636             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5637     } else {
5638         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5639         if (IS_VF(sc)) {
5640             /* map ethernet header to find type and header length */
5641             eh = mtod(m0, struct ether_vlan_header *);
5642             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5643         } else {
5644             /* used by FW for packet accounting */
5645             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5646 #if 0
5647             /*
5648              * If NPAR-SD is active then FW should do the tagging regardless
5649              * of value of priority. Otherwise, if priority indicates this is
5650              * a control packet we need to indicate to FW to avoid tagging.
5651              */
5652             if (!IS_MF_AFEX(sc) && (mbuf priority == PRIO_CONTROL)) {
5653                 SET_FLAG(tx_start_bd->general_data,
5654                          ETH_TX_START_BD_FORCE_VLAN_MODE, 1);
5655             }
5656 #endif
5657         }
5658     }
5659
5660     /*
5661      * add a parsing BD from the chain. The parsing BD is always added
5662      * though it is only used for TSO and chksum
5663      */
5664     bd_prod = TX_BD_NEXT(bd_prod);
5665
5666     if (m0->m_pkthdr.csum_flags) {
5667         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5668             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5669             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5670         }
5671
5672         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5673             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5674                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5675         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5676             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5677                                                   ETH_TX_BD_FLAGS_IS_UDP |
5678                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5679         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5680                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5681             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5682         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5683             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5684                                                   ETH_TX_BD_FLAGS_IS_UDP);
5685         }
5686     }
5687
5688     if (!CHIP_IS_E1x(sc)) {
5689         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5690         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5691
5692         if (m0->m_pkthdr.csum_flags) {
5693             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5694         }
5695
5696 #if 0
5697         /*
5698          * Add the MACs to the parsing BD if the module param was
5699          * explicitly set, if this is a vf, or in switch independent
5700          * mode.
5701          */
5702         if (sc->flags & BXE_TX_SWITCHING || IS_VF(sc) || IS_MF_SI(sc)) {
5703             eh = mtod(m0, struct ether_vlan_header *);
5704             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.src_hi,
5705                                 &pbd_e2->data.mac_addr.src_mid,
5706                                 &pbd_e2->data.mac_addr.src_lo,
5707                                 eh->evl_shost);
5708             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.dst_hi,
5709                                 &pbd_e2->data.mac_addr.dst_mid,
5710                                 &pbd_e2->data.mac_addr.dst_lo,
5711                                 eh->evl_dhost);
5712         }
5713 #endif
5714
5715         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5716                  mac_type);
5717     } else {
5718         uint16_t global_data = 0;
5719
5720         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5721         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5722
5723         if (m0->m_pkthdr.csum_flags) {
5724             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5725         }
5726
5727         SET_FLAG(global_data,
5728                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5729         pbd_e1x->global_data |= htole16(global_data);
5730     }
5731
5732     /* setup the parsing BD with TSO specific info */
5733     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5734         fp->eth_q_stats.tx_ofld_frames_lso++;
5735         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5736
5737         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5738             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5739
5740             /* split the first BD into header/data making the fw job easy */
5741             nbds++;
5742             tx_start_bd->nbd = htole16(nbds);
5743             tx_start_bd->nbytes = htole16(hlen);
5744
5745             bd_prod = TX_BD_NEXT(bd_prod);
5746
5747             /* new transmit BD after the tx_parse_bd */
5748             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5749             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5750             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5751             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5752             if (tx_total_pkt_size_bd == NULL) {
5753                 tx_total_pkt_size_bd = tx_data_bd;
5754             }
5755
5756             BLOGD(sc, DBG_TX,
5757                   "TSO split header size is %d (%x:%x) nbds %d\n",
5758                   le16toh(tx_start_bd->nbytes),
5759                   le32toh(tx_start_bd->addr_hi),
5760                   le32toh(tx_start_bd->addr_lo),
5761                   nbds);
5762         }
5763
5764         if (!CHIP_IS_E1x(sc)) {
5765             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5766         } else {
5767             bxe_set_pbd_lso(m0, pbd_e1x);
5768         }
5769     }
5770
5771     if (pbd_e2_parsing_data) {
5772         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5773     }
5774
5775     /* prepare remaining BDs, start tx bd contains first seg/frag */
5776     for (i = 1; i < nsegs ; i++) {
5777         bd_prod = TX_BD_NEXT(bd_prod);
5778         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5779         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5780         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5781         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5782         if (tx_total_pkt_size_bd == NULL) {
5783             tx_total_pkt_size_bd = tx_data_bd;
5784         }
5785         total_pkt_size += tx_data_bd->nbytes;
5786     }
5787
5788     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5789
5790     if (tx_total_pkt_size_bd != NULL) {
5791         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5792     }
5793
5794     if (__predict_false(sc->debug & DBG_TX)) {
5795         tmp_bd = tx_buf->first_bd;
5796         for (i = 0; i < nbds; i++)
5797         {
5798             if (i == 0) {
5799                 BLOGD(sc, DBG_TX,
5800                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5801                       "bd_flags=0x%x hdr_nbds=%d\n",
5802                       tx_start_bd,
5803                       tmp_bd,
5804                       le16toh(tx_start_bd->nbd),
5805                       le16toh(tx_start_bd->vlan_or_ethertype),
5806                       tx_start_bd->bd_flags.as_bitfield,
5807                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5808             } else if (i == 1) {
5809                 if (pbd_e1x) {
5810                     BLOGD(sc, DBG_TX,
5811                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5812                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5813                           "tcp_seq=%u total_hlen_w=%u\n",
5814                           pbd_e1x,
5815                           tmp_bd,
5816                           pbd_e1x->global_data,
5817                           pbd_e1x->ip_hlen_w,
5818                           pbd_e1x->ip_id,
5819                           pbd_e1x->lso_mss,
5820                           pbd_e1x->tcp_flags,
5821                           pbd_e1x->tcp_pseudo_csum,
5822                           pbd_e1x->tcp_send_seq,
5823                           le16toh(pbd_e1x->total_hlen_w));
5824                 } else { /* if (pbd_e2) */
5825                     BLOGD(sc, DBG_TX,
5826                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5827                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5828                           pbd_e2,
5829                           tmp_bd,
5830                           pbd_e2->data.mac_addr.dst_hi,
5831                           pbd_e2->data.mac_addr.dst_mid,
5832                           pbd_e2->data.mac_addr.dst_lo,
5833                           pbd_e2->data.mac_addr.src_hi,
5834                           pbd_e2->data.mac_addr.src_mid,
5835                           pbd_e2->data.mac_addr.src_lo,
5836                           pbd_e2->parsing_data);
5837                 }
5838             }
5839
5840             if (i != 1) { /* skip parse db as it doesn't hold data */
5841                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5842                 BLOGD(sc, DBG_TX,
5843                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5844                       tx_data_bd,
5845                       tmp_bd,
5846                       le16toh(tx_data_bd->nbytes),
5847                       le32toh(tx_data_bd->addr_hi),
5848                       le32toh(tx_data_bd->addr_lo));
5849             }
5850
5851             tmp_bd = TX_BD_NEXT(tmp_bd);
5852         }
5853     }
5854
5855     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5856
5857     /* update TX BD producer index value for next TX */
5858     bd_prod = TX_BD_NEXT(bd_prod);
5859
5860     /*
5861      * If the chain of tx_bd's describing this frame is adjacent to or spans
5862      * an eth_tx_next_bd element then we need to increment the nbds value.
5863      */
5864     if (TX_BD_IDX(bd_prod) < nbds) {
5865         nbds++;
5866     }
5867
5868     /* don't allow reordering of writes for nbd and packets */
5869     mb();
5870
5871     fp->tx_db.data.prod += nbds;
5872
5873     /* producer points to the next free tx_bd at this point */
5874     fp->tx_pkt_prod++;
5875     fp->tx_bd_prod = bd_prod;
5876
5877     DOORBELL(sc, fp->index, fp->tx_db.raw);
5878
5879     fp->eth_q_stats.tx_pkts++;
5880
5881     /* Prevent speculative reads from getting ahead of the status block. */
5882     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5883                       0, 0, BUS_SPACE_BARRIER_READ);
5884
5885     /* Prevent speculative reads from getting ahead of the doorbell. */
5886     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5887                       0, 0, BUS_SPACE_BARRIER_READ);
5888
5889     return (0);
5890 }
5891
5892 static void
5893 bxe_tx_start_locked(struct bxe_softc    *sc,
5894                     struct ifnet        *ifp,
5895                     struct bxe_fastpath *fp)
5896 {
5897     struct mbuf *m = NULL;
5898     int tx_count = 0;
5899     uint16_t tx_bd_avail;
5900
5901     BXE_FP_TX_LOCK_ASSERT(fp);
5902
5903     /* keep adding entries while there are frames to send */
5904     while (!IFQ_DRV_IS_EMPTY(&ifp->if_snd)) {
5905
5906         /*
5907          * check for any frames to send
5908          * dequeue can still be NULL even if queue is not empty
5909          */
5910         IFQ_DRV_DEQUEUE(&ifp->if_snd, m);
5911         if (__predict_false(m == NULL)) {
5912             break;
5913         }
5914
5915         /* the mbuf now belongs to us */
5916         fp->eth_q_stats.mbuf_alloc_tx++;
5917
5918         /*
5919          * Put the frame into the transmit ring. If we don't have room,
5920          * place the mbuf back at the head of the TX queue, set the
5921          * OACTIVE flag, and wait for the NIC to drain the chain.
5922          */
5923         if (__predict_false(bxe_tx_encap(fp, &m))) {
5924             fp->eth_q_stats.tx_encap_failures++;
5925             if (m != NULL) {
5926                 /* mark the TX queue as full and return the frame */
5927                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5928                 IFQ_DRV_PREPEND(&ifp->if_snd, m);
5929                 fp->eth_q_stats.mbuf_alloc_tx--;
5930                 fp->eth_q_stats.tx_queue_xoff++;
5931             }
5932
5933             /* stop looking for more work */
5934             break;
5935         }
5936
5937         /* the frame was enqueued successfully */
5938         tx_count++;
5939
5940         /* send a copy of the frame to any BPF listeners. */
5941         BPF_MTAP(ifp, m);
5942
5943         tx_bd_avail = bxe_tx_avail(sc, fp);
5944
5945         /* handle any completions if we're running low */
5946         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5947             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5948             bxe_txeof(sc, fp);
5949             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5950                 break;
5951             }
5952         }
5953     }
5954
5955     /* all TX packets were dequeued and/or the tx ring is full */
5956     if (tx_count > 0) {
5957         /* reset the TX watchdog timeout timer */
5958         fp->watchdog_timer = BXE_TX_TIMEOUT;
5959     }
5960 }
5961
5962 /* Legacy (non-RSS) dispatch routine */
5963 static void
5964 bxe_tx_start(struct ifnet *ifp)
5965 {
5966     struct bxe_softc *sc;
5967     struct bxe_fastpath *fp;
5968
5969     sc = ifp->if_softc;
5970
5971     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
5972         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5973         return;
5974     }
5975
5976     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5977         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
5978         return;
5979     }
5980
5981     if (!sc->link_vars.link_up) {
5982         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
5983         return;
5984     }
5985
5986     fp = &sc->fp[0];
5987
5988     BXE_FP_TX_LOCK(fp);
5989     bxe_tx_start_locked(sc, ifp, fp);
5990     BXE_FP_TX_UNLOCK(fp);
5991 }
5992
5993 #if __FreeBSD_version >= 800000
5994
5995 static int
5996 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
5997                        struct ifnet        *ifp,
5998                        struct bxe_fastpath *fp,
5999                        struct mbuf         *m)
6000 {
6001     struct buf_ring *tx_br = fp->tx_br;
6002     struct mbuf *next;
6003     int depth, rc, tx_count;
6004     uint16_t tx_bd_avail;
6005
6006     rc = tx_count = 0;
6007
6008     if (!tx_br) {
6009         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
6010         return (EINVAL);
6011     }
6012
6013     /* fetch the depth of the driver queue */
6014     depth = drbr_inuse(ifp, tx_br);
6015     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
6016         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
6017     }
6018
6019     BXE_FP_TX_LOCK_ASSERT(fp);
6020
6021     if (m == NULL) {
6022         /* no new work, check for pending frames */
6023         next = drbr_dequeue(ifp, tx_br);
6024     } else if (drbr_needs_enqueue(ifp, tx_br)) {
6025         /* have both new and pending work, maintain packet order */
6026         rc = drbr_enqueue(ifp, tx_br, m);
6027         if (rc != 0) {
6028             fp->eth_q_stats.tx_soft_errors++;
6029             goto bxe_tx_mq_start_locked_exit;
6030         }
6031         next = drbr_dequeue(ifp, tx_br);
6032     } else {
6033         /* new work only and nothing pending */
6034         next = m;
6035     }
6036
6037     /* keep adding entries while there are frames to send */
6038     while (next != NULL) {
6039
6040         /* the mbuf now belongs to us */
6041         fp->eth_q_stats.mbuf_alloc_tx++;
6042
6043         /*
6044          * Put the frame into the transmit ring. If we don't have room,
6045          * place the mbuf back at the head of the TX queue, set the
6046          * OACTIVE flag, and wait for the NIC to drain the chain.
6047          */
6048         rc = bxe_tx_encap(fp, &next);
6049         if (__predict_false(rc != 0)) {
6050             fp->eth_q_stats.tx_encap_failures++;
6051             if (next != NULL) {
6052                 /* mark the TX queue as full and save the frame */
6053                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
6054                 /* XXX this may reorder the frame */
6055                 rc = drbr_enqueue(ifp, tx_br, next);
6056                 fp->eth_q_stats.mbuf_alloc_tx--;
6057                 fp->eth_q_stats.tx_frames_deferred++;
6058             }
6059
6060             /* stop looking for more work */
6061             break;
6062         }
6063
6064         /* the transmit frame was enqueued successfully */
6065         tx_count++;
6066
6067         /* send a copy of the frame to any BPF listeners */
6068         BPF_MTAP(ifp, next);
6069
6070         tx_bd_avail = bxe_tx_avail(sc, fp);
6071
6072         /* handle any completions if we're running low */
6073         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
6074             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
6075             bxe_txeof(sc, fp);
6076             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6077                 break;
6078             }
6079         }
6080
6081         next = drbr_dequeue(ifp, tx_br);
6082     }
6083
6084     /* all TX packets were dequeued and/or the tx ring is full */
6085     if (tx_count > 0) {
6086         /* reset the TX watchdog timeout timer */
6087         fp->watchdog_timer = BXE_TX_TIMEOUT;
6088     }
6089
6090 bxe_tx_mq_start_locked_exit:
6091
6092     return (rc);
6093 }
6094
6095 /* Multiqueue (TSS) dispatch routine. */
6096 static int
6097 bxe_tx_mq_start(struct ifnet *ifp,
6098                 struct mbuf  *m)
6099 {
6100     struct bxe_softc *sc = ifp->if_softc;
6101     struct bxe_fastpath *fp;
6102     int fp_index, rc;
6103
6104     fp_index = 0; /* default is the first queue */
6105
6106     /* check if flowid is set */
6107     if (M_HASHTYPE_GET(m) != M_HASHTYPE_NONE)
6108         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
6109
6110     fp = &sc->fp[fp_index];
6111
6112     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
6113         BLOGW(sc, "Interface not running, ignoring transmit request\n");
6114         return (ENETDOWN);
6115     }
6116
6117     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6118         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
6119         return (EBUSY);
6120     }
6121
6122     if (!sc->link_vars.link_up) {
6123         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
6124         return (ENETDOWN);
6125     }
6126
6127     /* XXX change to TRYLOCK here and if failed then schedule taskqueue */
6128
6129     BXE_FP_TX_LOCK(fp);
6130     rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
6131     BXE_FP_TX_UNLOCK(fp);
6132
6133     return (rc);
6134 }
6135
6136 static void
6137 bxe_mq_flush(struct ifnet *ifp)
6138 {
6139     struct bxe_softc *sc = ifp->if_softc;
6140     struct bxe_fastpath *fp;
6141     struct mbuf *m;
6142     int i;
6143
6144     for (i = 0; i < sc->num_queues; i++) {
6145         fp = &sc->fp[i];
6146
6147         if (fp->state != BXE_FP_STATE_OPEN) {
6148             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
6149                   fp->index, fp->state);
6150             continue;
6151         }
6152
6153         if (fp->tx_br != NULL) {
6154             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
6155             BXE_FP_TX_LOCK(fp);
6156             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6157                 m_freem(m);
6158             }
6159             BXE_FP_TX_UNLOCK(fp);
6160         }
6161     }
6162
6163     if_qflush(ifp);
6164 }
6165
6166 #endif /* FreeBSD_version >= 800000 */
6167
6168 static uint16_t
6169 bxe_cid_ilt_lines(struct bxe_softc *sc)
6170 {
6171     if (IS_SRIOV(sc)) {
6172         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
6173     }
6174     return (L2_ILT_LINES(sc));
6175 }
6176
6177 static void
6178 bxe_ilt_set_info(struct bxe_softc *sc)
6179 {
6180     struct ilt_client_info *ilt_client;
6181     struct ecore_ilt *ilt = sc->ilt;
6182     uint16_t line = 0;
6183
6184     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
6185     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
6186
6187     /* CDU */
6188     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6189     ilt_client->client_num = ILT_CLIENT_CDU;
6190     ilt_client->page_size = CDU_ILT_PAGE_SZ;
6191     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6192     ilt_client->start = line;
6193     line += bxe_cid_ilt_lines(sc);
6194
6195     if (CNIC_SUPPORT(sc)) {
6196         line += CNIC_ILT_LINES;
6197     }
6198
6199     ilt_client->end = (line - 1);
6200
6201     BLOGD(sc, DBG_LOAD,
6202           "ilt client[CDU]: start %d, end %d, "
6203           "psz 0x%x, flags 0x%x, hw psz %d\n",
6204           ilt_client->start, ilt_client->end,
6205           ilt_client->page_size,
6206           ilt_client->flags,
6207           ilog2(ilt_client->page_size >> 12));
6208
6209     /* QM */
6210     if (QM_INIT(sc->qm_cid_count)) {
6211         ilt_client = &ilt->clients[ILT_CLIENT_QM];
6212         ilt_client->client_num = ILT_CLIENT_QM;
6213         ilt_client->page_size = QM_ILT_PAGE_SZ;
6214         ilt_client->flags = 0;
6215         ilt_client->start = line;
6216
6217         /* 4 bytes for each cid */
6218         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
6219                              QM_ILT_PAGE_SZ);
6220
6221         ilt_client->end = (line - 1);
6222
6223         BLOGD(sc, DBG_LOAD,
6224               "ilt client[QM]: start %d, end %d, "
6225               "psz 0x%x, flags 0x%x, hw psz %d\n",
6226               ilt_client->start, ilt_client->end,
6227               ilt_client->page_size, ilt_client->flags,
6228               ilog2(ilt_client->page_size >> 12));
6229     }
6230
6231     if (CNIC_SUPPORT(sc)) {
6232         /* SRC */
6233         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
6234         ilt_client->client_num = ILT_CLIENT_SRC;
6235         ilt_client->page_size = SRC_ILT_PAGE_SZ;
6236         ilt_client->flags = 0;
6237         ilt_client->start = line;
6238         line += SRC_ILT_LINES;
6239         ilt_client->end = (line - 1);
6240
6241         BLOGD(sc, DBG_LOAD,
6242               "ilt client[SRC]: start %d, end %d, "
6243               "psz 0x%x, flags 0x%x, hw psz %d\n",
6244               ilt_client->start, ilt_client->end,
6245               ilt_client->page_size, ilt_client->flags,
6246               ilog2(ilt_client->page_size >> 12));
6247
6248         /* TM */
6249         ilt_client = &ilt->clients[ILT_CLIENT_TM];
6250         ilt_client->client_num = ILT_CLIENT_TM;
6251         ilt_client->page_size = TM_ILT_PAGE_SZ;
6252         ilt_client->flags = 0;
6253         ilt_client->start = line;
6254         line += TM_ILT_LINES;
6255         ilt_client->end = (line - 1);
6256
6257         BLOGD(sc, DBG_LOAD,
6258               "ilt client[TM]: start %d, end %d, "
6259               "psz 0x%x, flags 0x%x, hw psz %d\n",
6260               ilt_client->start, ilt_client->end,
6261               ilt_client->page_size, ilt_client->flags,
6262               ilog2(ilt_client->page_size >> 12));
6263     }
6264
6265     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
6266 }
6267
6268 static void
6269 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
6270 {
6271     int i;
6272     uint32_t rx_buf_size;
6273
6274     rx_buf_size = (IP_HEADER_ALIGNMENT_PADDING + ETH_OVERHEAD + sc->mtu);
6275
6276     for (i = 0; i < sc->num_queues; i++) {
6277         if(rx_buf_size <= MCLBYTES){
6278             sc->fp[i].rx_buf_size = rx_buf_size;
6279             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6280         }else if (rx_buf_size <= MJUMPAGESIZE){
6281             sc->fp[i].rx_buf_size = rx_buf_size;
6282             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6283         }else if (rx_buf_size <= (MJUMPAGESIZE + MCLBYTES)){
6284             sc->fp[i].rx_buf_size = MCLBYTES;
6285             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6286         }else if (rx_buf_size <= (2 * MJUMPAGESIZE)){
6287             sc->fp[i].rx_buf_size = MJUMPAGESIZE;
6288             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6289         }else {
6290             sc->fp[i].rx_buf_size = MCLBYTES;
6291             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6292         }
6293     }
6294 }
6295
6296 static int
6297 bxe_alloc_ilt_mem(struct bxe_softc *sc)
6298 {
6299     int rc = 0;
6300
6301     if ((sc->ilt =
6302          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
6303                                     M_BXE_ILT,
6304                                     (M_NOWAIT | M_ZERO))) == NULL) {
6305         rc = 1;
6306     }
6307
6308     return (rc);
6309 }
6310
6311 static int
6312 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6313 {
6314     int rc = 0;
6315
6316     if ((sc->ilt->lines =
6317          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6318                                     M_BXE_ILT,
6319                                     (M_NOWAIT | M_ZERO))) == NULL) {
6320         rc = 1;
6321     }
6322
6323     return (rc);
6324 }
6325
6326 static void
6327 bxe_free_ilt_mem(struct bxe_softc *sc)
6328 {
6329     if (sc->ilt != NULL) {
6330         free(sc->ilt, M_BXE_ILT);
6331         sc->ilt = NULL;
6332     }
6333 }
6334
6335 static void
6336 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6337 {
6338     if (sc->ilt->lines != NULL) {
6339         free(sc->ilt->lines, M_BXE_ILT);
6340         sc->ilt->lines = NULL;
6341     }
6342 }
6343
6344 static void
6345 bxe_free_mem(struct bxe_softc *sc)
6346 {
6347     int i;
6348
6349 #if 0
6350     if (!CONFIGURE_NIC_MODE(sc)) {
6351         /* free searcher T2 table */
6352         bxe_dma_free(sc, &sc->t2);
6353     }
6354 #endif
6355
6356     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6357         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6358         sc->context[i].vcxt = NULL;
6359         sc->context[i].size = 0;
6360     }
6361
6362     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6363
6364     bxe_free_ilt_lines_mem(sc);
6365
6366 #if 0
6367     bxe_iov_free_mem(sc);
6368 #endif
6369 }
6370
6371 static int
6372 bxe_alloc_mem(struct bxe_softc *sc)
6373 {
6374     int context_size;
6375     int allocated;
6376     int i;
6377
6378 #if 0
6379     if (!CONFIGURE_NIC_MODE(sc)) {
6380         /* allocate searcher T2 table */
6381         if (bxe_dma_alloc(sc, SRC_T2_SZ,
6382                           &sc->t2, "searcher t2 table") != 0) {
6383             return (-1);
6384         }
6385     }
6386 #endif
6387
6388     /*
6389      * Allocate memory for CDU context:
6390      * This memory is allocated separately and not in the generic ILT
6391      * functions because CDU differs in few aspects:
6392      * 1. There can be multiple entities allocating memory for context -
6393      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6394      * its own ILT lines.
6395      * 2. Since CDU page-size is not a single 4KB page (which is the case
6396      * for the other ILT clients), to be efficient we want to support
6397      * allocation of sub-page-size in the last entry.
6398      * 3. Context pointers are used by the driver to pass to FW / update
6399      * the context (for the other ILT clients the pointers are used just to
6400      * free the memory during unload).
6401      */
6402     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6403     for (i = 0, allocated = 0; allocated < context_size; i++) {
6404         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6405                                   (context_size - allocated));
6406
6407         if (bxe_dma_alloc(sc, sc->context[i].size,
6408                           &sc->context[i].vcxt_dma,
6409                           "cdu context") != 0) {
6410             bxe_free_mem(sc);
6411             return (-1);
6412         }
6413
6414         sc->context[i].vcxt =
6415             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6416
6417         allocated += sc->context[i].size;
6418     }
6419
6420     bxe_alloc_ilt_lines_mem(sc);
6421
6422     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6423           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6424     {
6425         for (i = 0; i < 4; i++) {
6426             BLOGD(sc, DBG_LOAD,
6427                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6428                   i,
6429                   sc->ilt->clients[i].page_size,
6430                   sc->ilt->clients[i].start,
6431                   sc->ilt->clients[i].end,
6432                   sc->ilt->clients[i].client_num,
6433                   sc->ilt->clients[i].flags);
6434         }
6435     }
6436     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6437         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6438         bxe_free_mem(sc);
6439         return (-1);
6440     }
6441
6442 #if 0
6443     if (bxe_iov_alloc_mem(sc)) {
6444         BLOGE(sc, "Failed to allocate memory for SRIOV\n");
6445         bxe_free_mem(sc);
6446         return (-1);
6447     }
6448 #endif
6449
6450     return (0);
6451 }
6452
6453 static void
6454 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6455 {
6456     struct bxe_softc *sc;
6457     int i;
6458
6459     sc = fp->sc;
6460
6461     if (fp->rx_mbuf_tag == NULL) {
6462         return;
6463     }
6464
6465     /* free all mbufs and unload all maps */
6466     for (i = 0; i < RX_BD_TOTAL; i++) {
6467         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6468             bus_dmamap_sync(fp->rx_mbuf_tag,
6469                             fp->rx_mbuf_chain[i].m_map,
6470                             BUS_DMASYNC_POSTREAD);
6471             bus_dmamap_unload(fp->rx_mbuf_tag,
6472                               fp->rx_mbuf_chain[i].m_map);
6473         }
6474
6475         if (fp->rx_mbuf_chain[i].m != NULL) {
6476             m_freem(fp->rx_mbuf_chain[i].m);
6477             fp->rx_mbuf_chain[i].m = NULL;
6478             fp->eth_q_stats.mbuf_alloc_rx--;
6479         }
6480     }
6481 }
6482
6483 static void
6484 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6485 {
6486     struct bxe_softc *sc;
6487     int i, max_agg_queues;
6488
6489     sc = fp->sc;
6490
6491     if (fp->rx_mbuf_tag == NULL) {
6492         return;
6493     }
6494
6495     max_agg_queues = MAX_AGG_QS(sc);
6496
6497     /* release all mbufs and unload all DMA maps in the TPA pool */
6498     for (i = 0; i < max_agg_queues; i++) {
6499         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6500             bus_dmamap_sync(fp->rx_mbuf_tag,
6501                             fp->rx_tpa_info[i].bd.m_map,
6502                             BUS_DMASYNC_POSTREAD);
6503             bus_dmamap_unload(fp->rx_mbuf_tag,
6504                               fp->rx_tpa_info[i].bd.m_map);
6505         }
6506
6507         if (fp->rx_tpa_info[i].bd.m != NULL) {
6508             m_freem(fp->rx_tpa_info[i].bd.m);
6509             fp->rx_tpa_info[i].bd.m = NULL;
6510             fp->eth_q_stats.mbuf_alloc_tpa--;
6511         }
6512     }
6513 }
6514
6515 static void
6516 bxe_free_sge_chain(struct bxe_fastpath *fp)
6517 {
6518     struct bxe_softc *sc;
6519     int i;
6520
6521     sc = fp->sc;
6522
6523     if (fp->rx_sge_mbuf_tag == NULL) {
6524         return;
6525     }
6526
6527     /* rree all mbufs and unload all maps */
6528     for (i = 0; i < RX_SGE_TOTAL; i++) {
6529         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6530             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6531                             fp->rx_sge_mbuf_chain[i].m_map,
6532                             BUS_DMASYNC_POSTREAD);
6533             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6534                               fp->rx_sge_mbuf_chain[i].m_map);
6535         }
6536
6537         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6538             m_freem(fp->rx_sge_mbuf_chain[i].m);
6539             fp->rx_sge_mbuf_chain[i].m = NULL;
6540             fp->eth_q_stats.mbuf_alloc_sge--;
6541         }
6542     }
6543 }
6544
6545 static void
6546 bxe_free_fp_buffers(struct bxe_softc *sc)
6547 {
6548     struct bxe_fastpath *fp;
6549     int i;
6550
6551     for (i = 0; i < sc->num_queues; i++) {
6552         fp = &sc->fp[i];
6553
6554 #if __FreeBSD_version >= 800000
6555         if (fp->tx_br != NULL) {
6556             /* just in case bxe_mq_flush() wasn't called */
6557             if (mtx_initialized(&fp->tx_mtx)) {
6558                 struct mbuf *m;
6559
6560                 BXE_FP_TX_LOCK(fp);
6561                 while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL)
6562                     m_freem(m);
6563                 BXE_FP_TX_UNLOCK(fp);
6564             }
6565             buf_ring_free(fp->tx_br, M_DEVBUF);
6566             fp->tx_br = NULL;
6567         }
6568 #endif
6569
6570         /* free all RX buffers */
6571         bxe_free_rx_bd_chain(fp);
6572         bxe_free_tpa_pool(fp);
6573         bxe_free_sge_chain(fp);
6574
6575         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6576             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6577                   fp->eth_q_stats.mbuf_alloc_rx);
6578         }
6579
6580         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6581             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6582                   fp->eth_q_stats.mbuf_alloc_sge);
6583         }
6584
6585         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6586             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6587                   fp->eth_q_stats.mbuf_alloc_tpa);
6588         }
6589
6590         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6591             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6592                   fp->eth_q_stats.mbuf_alloc_tx);
6593         }
6594
6595         /* XXX verify all mbufs were reclaimed */
6596
6597         if (mtx_initialized(&fp->tx_mtx)) {
6598             mtx_destroy(&fp->tx_mtx);
6599         }
6600
6601         if (mtx_initialized(&fp->rx_mtx)) {
6602             mtx_destroy(&fp->rx_mtx);
6603         }
6604     }
6605 }
6606
6607 static int
6608 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6609                      uint16_t            prev_index,
6610                      uint16_t            index)
6611 {
6612     struct bxe_sw_rx_bd *rx_buf;
6613     struct eth_rx_bd *rx_bd;
6614     bus_dma_segment_t segs[1];
6615     bus_dmamap_t map;
6616     struct mbuf *m;
6617     int nsegs, rc;
6618
6619     rc = 0;
6620
6621     /* allocate the new RX BD mbuf */
6622     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6623     if (__predict_false(m == NULL)) {
6624         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6625         return (ENOBUFS);
6626     }
6627
6628     fp->eth_q_stats.mbuf_alloc_rx++;
6629
6630     /* initialize the mbuf buffer length */
6631     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6632
6633     /* map the mbuf into non-paged pool */
6634     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6635                                  fp->rx_mbuf_spare_map,
6636                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6637     if (__predict_false(rc != 0)) {
6638         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6639         m_freem(m);
6640         fp->eth_q_stats.mbuf_alloc_rx--;
6641         return (rc);
6642     }
6643
6644     /* all mbufs must map to a single segment */
6645     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6646
6647     /* release any existing RX BD mbuf mappings */
6648
6649     if (prev_index != index) {
6650         rx_buf = &fp->rx_mbuf_chain[prev_index];
6651
6652         if (rx_buf->m_map != NULL) {
6653             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6654                             BUS_DMASYNC_POSTREAD);
6655             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6656         }
6657
6658         /*
6659          * We only get here from bxe_rxeof() when the maximum number
6660          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6661          * holds the mbuf in the prev_index so it's OK to NULL it out
6662          * here without concern of a memory leak.
6663          */
6664         fp->rx_mbuf_chain[prev_index].m = NULL;
6665     }
6666
6667     rx_buf = &fp->rx_mbuf_chain[index];
6668
6669     if (rx_buf->m_map != NULL) {
6670         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6671                         BUS_DMASYNC_POSTREAD);
6672         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6673     }
6674
6675     /* save the mbuf and mapping info for a future packet */
6676     map = (prev_index != index) ?
6677               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6678     rx_buf->m_map = fp->rx_mbuf_spare_map;
6679     fp->rx_mbuf_spare_map = map;
6680     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6681                     BUS_DMASYNC_PREREAD);
6682     rx_buf->m = m;
6683
6684     rx_bd = &fp->rx_chain[index];
6685     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6686     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6687
6688     return (rc);
6689 }
6690
6691 static int
6692 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6693                       int                 queue)
6694 {
6695     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6696     bus_dma_segment_t segs[1];
6697     bus_dmamap_t map;
6698     struct mbuf *m;
6699     int nsegs;
6700     int rc = 0;
6701
6702     /* allocate the new TPA mbuf */
6703     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6704     if (__predict_false(m == NULL)) {
6705         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6706         return (ENOBUFS);
6707     }
6708
6709     fp->eth_q_stats.mbuf_alloc_tpa++;
6710
6711     /* initialize the mbuf buffer length */
6712     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6713
6714     /* map the mbuf into non-paged pool */
6715     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6716                                  fp->rx_tpa_info_mbuf_spare_map,
6717                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6718     if (__predict_false(rc != 0)) {
6719         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6720         m_free(m);
6721         fp->eth_q_stats.mbuf_alloc_tpa--;
6722         return (rc);
6723     }
6724
6725     /* all mbufs must map to a single segment */
6726     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6727
6728     /* release any existing TPA mbuf mapping */
6729     if (tpa_info->bd.m_map != NULL) {
6730         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6731                         BUS_DMASYNC_POSTREAD);
6732         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6733     }
6734
6735     /* save the mbuf and mapping info for the TPA mbuf */
6736     map = tpa_info->bd.m_map;
6737     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6738     fp->rx_tpa_info_mbuf_spare_map = map;
6739     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6740                     BUS_DMASYNC_PREREAD);
6741     tpa_info->bd.m = m;
6742     tpa_info->seg = segs[0];
6743
6744     return (rc);
6745 }
6746
6747 /*
6748  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6749  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6750  * chain.
6751  */
6752 static int
6753 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6754                       uint16_t            index)
6755 {
6756     struct bxe_sw_rx_bd *sge_buf;
6757     struct eth_rx_sge *sge;
6758     bus_dma_segment_t segs[1];
6759     bus_dmamap_t map;
6760     struct mbuf *m;
6761     int nsegs;
6762     int rc = 0;
6763
6764     /* allocate a new SGE mbuf */
6765     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6766     if (__predict_false(m == NULL)) {
6767         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6768         return (ENOMEM);
6769     }
6770
6771     fp->eth_q_stats.mbuf_alloc_sge++;
6772
6773     /* initialize the mbuf buffer length */
6774     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6775
6776     /* map the SGE mbuf into non-paged pool */
6777     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6778                                  fp->rx_sge_mbuf_spare_map,
6779                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6780     if (__predict_false(rc != 0)) {
6781         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6782         m_freem(m);
6783         fp->eth_q_stats.mbuf_alloc_sge--;
6784         return (rc);
6785     }
6786
6787     /* all mbufs must map to a single segment */
6788     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6789
6790     sge_buf = &fp->rx_sge_mbuf_chain[index];
6791
6792     /* release any existing SGE mbuf mapping */
6793     if (sge_buf->m_map != NULL) {
6794         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6795                         BUS_DMASYNC_POSTREAD);
6796         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6797     }
6798
6799     /* save the mbuf and mapping info for a future packet */
6800     map = sge_buf->m_map;
6801     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6802     fp->rx_sge_mbuf_spare_map = map;
6803     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6804                     BUS_DMASYNC_PREREAD);
6805     sge_buf->m = m;
6806
6807     sge = &fp->rx_sge_chain[index];
6808     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6809     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6810
6811     return (rc);
6812 }
6813
6814 static __noinline int
6815 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6816 {
6817     struct bxe_fastpath *fp;
6818     int i, j, rc = 0;
6819     int ring_prod, cqe_ring_prod;
6820     int max_agg_queues;
6821
6822     for (i = 0; i < sc->num_queues; i++) {
6823         fp = &sc->fp[i];
6824
6825 #if __FreeBSD_version >= 800000
6826         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
6827                                    M_DONTWAIT, &fp->tx_mtx);
6828         if (fp->tx_br == NULL) {
6829             BLOGE(sc, "buf_ring alloc fail for fp[%02d]\n", i);
6830             goto bxe_alloc_fp_buffers_error;
6831         }
6832 #endif
6833
6834         ring_prod = cqe_ring_prod = 0;
6835         fp->rx_bd_cons = 0;
6836         fp->rx_cq_cons = 0;
6837
6838         /* allocate buffers for the RX BDs in RX BD chain */
6839         for (j = 0; j < sc->max_rx_bufs; j++) {
6840             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6841             if (rc != 0) {
6842                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6843                       i, rc);
6844                 goto bxe_alloc_fp_buffers_error;
6845             }
6846
6847             ring_prod     = RX_BD_NEXT(ring_prod);
6848             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6849         }
6850
6851         fp->rx_bd_prod = ring_prod;
6852         fp->rx_cq_prod = cqe_ring_prod;
6853         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6854
6855         max_agg_queues = MAX_AGG_QS(sc);
6856
6857         fp->tpa_enable = TRUE;
6858
6859         /* fill the TPA pool */
6860         for (j = 0; j < max_agg_queues; j++) {
6861             rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6862             if (rc != 0) {
6863                 BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6864                           i, j);
6865                 fp->tpa_enable = FALSE;
6866                 goto bxe_alloc_fp_buffers_error;
6867             }
6868
6869             fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6870         }
6871
6872         if (fp->tpa_enable) {
6873             /* fill the RX SGE chain */
6874             ring_prod = 0;
6875             for (j = 0; j < RX_SGE_USABLE; j++) {
6876                 rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6877                 if (rc != 0) {
6878                     BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6879                               i, ring_prod);
6880                     fp->tpa_enable = FALSE;
6881                     ring_prod = 0;
6882                     goto bxe_alloc_fp_buffers_error;
6883                 }
6884
6885                 ring_prod = RX_SGE_NEXT(ring_prod);
6886             }
6887
6888             fp->rx_sge_prod = ring_prod;
6889         }
6890     }
6891
6892     return (0);
6893
6894 bxe_alloc_fp_buffers_error:
6895
6896     /* unwind what was already allocated */
6897     bxe_free_rx_bd_chain(fp);
6898     bxe_free_tpa_pool(fp);
6899     bxe_free_sge_chain(fp);
6900
6901     return (ENOBUFS);
6902 }
6903
6904 static void
6905 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6906 {
6907     bxe_dma_free(sc, &sc->fw_stats_dma);
6908
6909     sc->fw_stats_num = 0;
6910
6911     sc->fw_stats_req_size = 0;
6912     sc->fw_stats_req = NULL;
6913     sc->fw_stats_req_mapping = 0;
6914
6915     sc->fw_stats_data_size = 0;
6916     sc->fw_stats_data = NULL;
6917     sc->fw_stats_data_mapping = 0;
6918 }
6919
6920 static int
6921 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6922 {
6923     uint8_t num_queue_stats;
6924     int num_groups;
6925
6926     /* number of queues for statistics is number of eth queues */
6927     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6928
6929     /*
6930      * Total number of FW statistics requests =
6931      *   1 for port stats + 1 for PF stats + num of queues
6932      */
6933     sc->fw_stats_num = (2 + num_queue_stats);
6934
6935     /*
6936      * Request is built from stats_query_header and an array of
6937      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6938      * rules. The real number or requests is configured in the
6939      * stats_query_header.
6940      */
6941     num_groups =
6942         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6943          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6944
6945     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6946           sc->fw_stats_num, num_groups);
6947
6948     sc->fw_stats_req_size =
6949         (sizeof(struct stats_query_header) +
6950          (num_groups * sizeof(struct stats_query_cmd_group)));
6951
6952     /*
6953      * Data for statistics requests + stats_counter.
6954      * stats_counter holds per-STORM counters that are incremented when
6955      * STORM has finished with the current request. Memory for FCoE
6956      * offloaded statistics are counted anyway, even if they will not be sent.
6957      * VF stats are not accounted for here as the data of VF stats is stored
6958      * in memory allocated by the VF, not here.
6959      */
6960     sc->fw_stats_data_size =
6961         (sizeof(struct stats_counter) +
6962          sizeof(struct per_port_stats) +
6963          sizeof(struct per_pf_stats) +
6964          /* sizeof(struct fcoe_statistics_params) + */
6965          (sizeof(struct per_queue_stats) * num_queue_stats));
6966
6967     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6968                       &sc->fw_stats_dma, "fw stats") != 0) {
6969         bxe_free_fw_stats_mem(sc);
6970         return (-1);
6971     }
6972
6973     /* set up the shortcuts */
6974
6975     sc->fw_stats_req =
6976         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6977     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6978
6979     sc->fw_stats_data =
6980         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6981                                      sc->fw_stats_req_size);
6982     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6983                                  sc->fw_stats_req_size);
6984
6985     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
6986           (uintmax_t)sc->fw_stats_req_mapping);
6987
6988     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
6989           (uintmax_t)sc->fw_stats_data_mapping);
6990
6991     return (0);
6992 }
6993
6994 /*
6995  * Bits map:
6996  * 0-7  - Engine0 load counter.
6997  * 8-15 - Engine1 load counter.
6998  * 16   - Engine0 RESET_IN_PROGRESS bit.
6999  * 17   - Engine1 RESET_IN_PROGRESS bit.
7000  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
7001  *        function on the engine
7002  * 19   - Engine1 ONE_IS_LOADED.
7003  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
7004  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
7005  *        for just the one belonging to its engine).
7006  */
7007 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
7008 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
7009 #define BXE_PATH0_LOAD_CNT_SHIFT  0
7010 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
7011 #define BXE_PATH1_LOAD_CNT_SHIFT  8
7012 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
7013 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
7014 #define BXE_GLOBAL_RESET_BIT      0x00040000
7015
7016 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
7017 static void
7018 bxe_set_reset_global(struct bxe_softc *sc)
7019 {
7020     uint32_t val;
7021     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7022     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7023     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
7024     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7025 }
7026
7027 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
7028 static void
7029 bxe_clear_reset_global(struct bxe_softc *sc)
7030 {
7031     uint32_t val;
7032     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7033     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7034     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
7035     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7036 }
7037
7038 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
7039 static uint8_t
7040 bxe_reset_is_global(struct bxe_softc *sc)
7041 {
7042     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7043     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
7044     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
7045 }
7046
7047 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
7048 static void
7049 bxe_set_reset_done(struct bxe_softc *sc)
7050 {
7051     uint32_t val;
7052     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7053                                  BXE_PATH0_RST_IN_PROG_BIT;
7054
7055     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7056
7057     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7058     /* Clear the bit */
7059     val &= ~bit;
7060     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7061
7062     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7063 }
7064
7065 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
7066 static void
7067 bxe_set_reset_in_progress(struct bxe_softc *sc)
7068 {
7069     uint32_t val;
7070     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7071                                  BXE_PATH0_RST_IN_PROG_BIT;
7072
7073     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7074
7075     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7076     /* Set the bit */
7077     val |= bit;
7078     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7079
7080     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7081 }
7082
7083 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
7084 static uint8_t
7085 bxe_reset_is_done(struct bxe_softc *sc,
7086                   int              engine)
7087 {
7088     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7089     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
7090                             BXE_PATH0_RST_IN_PROG_BIT;
7091
7092     /* return false if bit is set */
7093     return (val & bit) ? FALSE : TRUE;
7094 }
7095
7096 /* get the load status for an engine, should be run under rtnl lock */
7097 static uint8_t
7098 bxe_get_load_status(struct bxe_softc *sc,
7099                     int              engine)
7100 {
7101     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
7102                              BXE_PATH0_LOAD_CNT_MASK;
7103     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
7104                               BXE_PATH0_LOAD_CNT_SHIFT;
7105     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7106
7107     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7108
7109     val = ((val & mask) >> shift);
7110
7111     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
7112
7113     return (val != 0);
7114 }
7115
7116 /* set pf load mark */
7117 /* XXX needs to be under rtnl lock */
7118 static void
7119 bxe_set_pf_load(struct bxe_softc *sc)
7120 {
7121     uint32_t val;
7122     uint32_t val1;
7123     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7124                                   BXE_PATH0_LOAD_CNT_MASK;
7125     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7126                                    BXE_PATH0_LOAD_CNT_SHIFT;
7127
7128     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7129
7130     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7131     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7132
7133     /* get the current counter value */
7134     val1 = ((val & mask) >> shift);
7135
7136     /* set bit of this PF */
7137     val1 |= (1 << SC_ABS_FUNC(sc));
7138
7139     /* clear the old value */
7140     val &= ~mask;
7141
7142     /* set the new one */
7143     val |= ((val1 << shift) & mask);
7144
7145     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7146
7147     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7148 }
7149
7150 /* clear pf load mark */
7151 /* XXX needs to be under rtnl lock */
7152 static uint8_t
7153 bxe_clear_pf_load(struct bxe_softc *sc)
7154 {
7155     uint32_t val1, val;
7156     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7157                                   BXE_PATH0_LOAD_CNT_MASK;
7158     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7159                                    BXE_PATH0_LOAD_CNT_SHIFT;
7160
7161     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7162     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7163     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
7164
7165     /* get the current counter value */
7166     val1 = (val & mask) >> shift;
7167
7168     /* clear bit of that PF */
7169     val1 &= ~(1 << SC_ABS_FUNC(sc));
7170
7171     /* clear the old value */
7172     val &= ~mask;
7173
7174     /* set the new one */
7175     val |= ((val1 << shift) & mask);
7176
7177     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7178     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7179     return (val1 != 0);
7180 }
7181
7182 /* send load requrest to mcp and analyze response */
7183 static int
7184 bxe_nic_load_request(struct bxe_softc *sc,
7185                      uint32_t         *load_code)
7186 {
7187     /* init fw_seq */
7188     sc->fw_seq =
7189         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
7190          DRV_MSG_SEQ_NUMBER_MASK);
7191
7192     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
7193
7194     /* get the current FW pulse sequence */
7195     sc->fw_drv_pulse_wr_seq =
7196         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
7197          DRV_PULSE_SEQ_MASK);
7198
7199     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
7200           sc->fw_drv_pulse_wr_seq);
7201
7202     /* load request */
7203     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
7204                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
7205
7206     /* if the MCP fails to respond we must abort */
7207     if (!(*load_code)) {
7208         BLOGE(sc, "MCP response failure!\n");
7209         return (-1);
7210     }
7211
7212     /* if MCP refused then must abort */
7213     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
7214         BLOGE(sc, "MCP refused load request\n");
7215         return (-1);
7216     }
7217
7218     return (0);
7219 }
7220
7221 /*
7222  * Check whether another PF has already loaded FW to chip. In virtualized
7223  * environments a pf from anoth VM may have already initialized the device
7224  * including loading FW.
7225  */
7226 static int
7227 bxe_nic_load_analyze_req(struct bxe_softc *sc,
7228                          uint32_t         load_code)
7229 {
7230     uint32_t my_fw, loaded_fw;
7231
7232     /* is another pf loaded on this engine? */
7233     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
7234         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
7235         /* build my FW version dword */
7236         my_fw = (BCM_5710_FW_MAJOR_VERSION +
7237                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
7238                  (BCM_5710_FW_REVISION_VERSION << 16) +
7239                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
7240
7241         /* read loaded FW from chip */
7242         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
7243         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
7244               loaded_fw, my_fw);
7245
7246         /* abort nic load if version mismatch */
7247         if (my_fw != loaded_fw) {
7248             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
7249                   loaded_fw, my_fw);
7250             return (-1);
7251         }
7252     }
7253
7254     return (0);
7255 }
7256
7257 /* mark PMF if applicable */
7258 static void
7259 bxe_nic_load_pmf(struct bxe_softc *sc,
7260                  uint32_t         load_code)
7261 {
7262     uint32_t ncsi_oem_data_addr;
7263
7264     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
7265         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
7266         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
7267         /*
7268          * Barrier here for ordering between the writing to sc->port.pmf here
7269          * and reading it from the periodic task.
7270          */
7271         sc->port.pmf = 1;
7272         mb();
7273     } else {
7274         sc->port.pmf = 0;
7275     }
7276
7277     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
7278
7279     /* XXX needed? */
7280     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
7281         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
7282             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
7283             if (ncsi_oem_data_addr) {
7284                 REG_WR(sc,
7285                        (ncsi_oem_data_addr +
7286                         offsetof(struct glob_ncsi_oem_data, driver_version)),
7287                        0);
7288             }
7289         }
7290     }
7291 }
7292
7293 static void
7294 bxe_read_mf_cfg(struct bxe_softc *sc)
7295 {
7296     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
7297     int abs_func;
7298     int vn;
7299
7300     if (BXE_NOMCP(sc)) {
7301         return; /* what should be the default bvalue in this case */
7302     }
7303
7304     /*
7305      * The formula for computing the absolute function number is...
7306      * For 2 port configuration (4 functions per port):
7307      *   abs_func = 2 * vn + SC_PORT + SC_PATH
7308      * For 4 port configuration (2 functions per port):
7309      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
7310      */
7311     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
7312         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
7313         if (abs_func >= E1H_FUNC_MAX) {
7314             break;
7315         }
7316         sc->devinfo.mf_info.mf_config[vn] =
7317             MFCFG_RD(sc, func_mf_config[abs_func].config);
7318     }
7319
7320     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
7321         FUNC_MF_CFG_FUNC_DISABLED) {
7322         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
7323         sc->flags |= BXE_MF_FUNC_DIS;
7324     } else {
7325         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
7326         sc->flags &= ~BXE_MF_FUNC_DIS;
7327     }
7328 }
7329
7330 /* acquire split MCP access lock register */
7331 static int bxe_acquire_alr(struct bxe_softc *sc)
7332 {
7333     uint32_t j, val;
7334
7335     for (j = 0; j < 1000; j++) {
7336         val = (1UL << 31);
7337         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
7338         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
7339         if (val & (1L << 31))
7340             break;
7341
7342         DELAY(5000);
7343     }
7344
7345     if (!(val & (1L << 31))) {
7346         BLOGE(sc, "Cannot acquire MCP access lock register\n");
7347         return (-1);
7348     }
7349
7350     return (0);
7351 }
7352
7353 /* release split MCP access lock register */
7354 static void bxe_release_alr(struct bxe_softc *sc)
7355 {
7356     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
7357 }
7358
7359 static void
7360 bxe_fan_failure(struct bxe_softc *sc)
7361 {
7362     int port = SC_PORT(sc);
7363     uint32_t ext_phy_config;
7364
7365     /* mark the failure */
7366     ext_phy_config =
7367         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7368
7369     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7370     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7371     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7372              ext_phy_config);
7373
7374     /* log the failure */
7375     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7376               "the card to prevent permanent damage. "
7377               "Please contact OEM Support for assistance\n");
7378
7379     /* XXX */
7380 #if 1
7381     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7382 #else
7383     /*
7384      * Schedule device reset (unload)
7385      * This is due to some boards consuming sufficient power when driver is
7386      * up to overheat if fan fails.
7387      */
7388     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7389     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7390 #endif
7391 }
7392
7393 /* this function is called upon a link interrupt */
7394 static void
7395 bxe_link_attn(struct bxe_softc *sc)
7396 {
7397     uint32_t pause_enabled = 0;
7398     struct host_port_stats *pstats;
7399     int cmng_fns;
7400
7401     /* Make sure that we are synced with the current statistics */
7402     bxe_stats_handle(sc, STATS_EVENT_STOP);
7403
7404     elink_link_update(&sc->link_params, &sc->link_vars);
7405
7406     if (sc->link_vars.link_up) {
7407
7408         /* dropless flow control */
7409         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7410             pause_enabled = 0;
7411
7412             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7413                 pause_enabled = 1;
7414             }
7415
7416             REG_WR(sc,
7417                    (BAR_USTRORM_INTMEM +
7418                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7419                    pause_enabled);
7420         }
7421
7422         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7423             pstats = BXE_SP(sc, port_stats);
7424             /* reset old mac stats */
7425             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7426         }
7427
7428         if (sc->state == BXE_STATE_OPEN) {
7429             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7430         }
7431     }
7432
7433     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7434         cmng_fns = bxe_get_cmng_fns_mode(sc);
7435
7436         if (cmng_fns != CMNG_FNS_NONE) {
7437             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7438             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7439         } else {
7440             /* rate shaping and fairness are disabled */
7441             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7442         }
7443     }
7444
7445     bxe_link_report_locked(sc);
7446
7447     if (IS_MF(sc)) {
7448         ; // XXX bxe_link_sync_notify(sc);
7449     }
7450 }
7451
7452 static void
7453 bxe_attn_int_asserted(struct bxe_softc *sc,
7454                       uint32_t         asserted)
7455 {
7456     int port = SC_PORT(sc);
7457     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7458                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7459     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7460                                         NIG_REG_MASK_INTERRUPT_PORT0;
7461     uint32_t aeu_mask;
7462     uint32_t nig_mask = 0;
7463     uint32_t reg_addr;
7464     uint32_t igu_acked;
7465     uint32_t cnt;
7466
7467     if (sc->attn_state & asserted) {
7468         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7469     }
7470
7471     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7472
7473     aeu_mask = REG_RD(sc, aeu_addr);
7474
7475     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7476           aeu_mask, asserted);
7477
7478     aeu_mask &= ~(asserted & 0x3ff);
7479
7480     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7481
7482     REG_WR(sc, aeu_addr, aeu_mask);
7483
7484     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7485
7486     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7487     sc->attn_state |= asserted;
7488     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7489
7490     if (asserted & ATTN_HARD_WIRED_MASK) {
7491         if (asserted & ATTN_NIG_FOR_FUNC) {
7492
7493             bxe_acquire_phy_lock(sc);
7494             /* save nig interrupt mask */
7495             nig_mask = REG_RD(sc, nig_int_mask_addr);
7496
7497             /* If nig_mask is not set, no need to call the update function */
7498             if (nig_mask) {
7499                 REG_WR(sc, nig_int_mask_addr, 0);
7500
7501                 bxe_link_attn(sc);
7502             }
7503
7504             /* handle unicore attn? */
7505         }
7506
7507         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7508             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7509         }
7510
7511         if (asserted & GPIO_2_FUNC) {
7512             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7513         }
7514
7515         if (asserted & GPIO_3_FUNC) {
7516             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7517         }
7518
7519         if (asserted & GPIO_4_FUNC) {
7520             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7521         }
7522
7523         if (port == 0) {
7524             if (asserted & ATTN_GENERAL_ATTN_1) {
7525                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7526                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7527             }
7528             if (asserted & ATTN_GENERAL_ATTN_2) {
7529                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7530                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7531             }
7532             if (asserted & ATTN_GENERAL_ATTN_3) {
7533                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7534                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7535             }
7536         } else {
7537             if (asserted & ATTN_GENERAL_ATTN_4) {
7538                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7539                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7540             }
7541             if (asserted & ATTN_GENERAL_ATTN_5) {
7542                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7543                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7544             }
7545             if (asserted & ATTN_GENERAL_ATTN_6) {
7546                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7547                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7548             }
7549         }
7550     } /* hardwired */
7551
7552     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7553         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7554     } else {
7555         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7556     }
7557
7558     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7559           asserted,
7560           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7561     REG_WR(sc, reg_addr, asserted);
7562
7563     /* now set back the mask */
7564     if (asserted & ATTN_NIG_FOR_FUNC) {
7565         /*
7566          * Verify that IGU ack through BAR was written before restoring
7567          * NIG mask. This loop should exit after 2-3 iterations max.
7568          */
7569         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7570             cnt = 0;
7571
7572             do {
7573                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7574             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7575                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7576
7577             if (!igu_acked) {
7578                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7579             }
7580
7581             mb();
7582         }
7583
7584         REG_WR(sc, nig_int_mask_addr, nig_mask);
7585
7586         bxe_release_phy_lock(sc);
7587     }
7588 }
7589
7590 static void
7591 bxe_print_next_block(struct bxe_softc *sc,
7592                      int              idx,
7593                      const char       *blk)
7594 {
7595     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7596 }
7597
7598 static int
7599 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7600                               uint32_t         sig,
7601                               int              par_num,
7602                               uint8_t          print)
7603 {
7604     uint32_t cur_bit = 0;
7605     int i = 0;
7606
7607     for (i = 0; sig; i++) {
7608         cur_bit = ((uint32_t)0x1 << i);
7609         if (sig & cur_bit) {
7610             switch (cur_bit) {
7611             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7612                 if (print)
7613                     bxe_print_next_block(sc, par_num++, "BRB");
7614                 break;
7615             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7616                 if (print)
7617                     bxe_print_next_block(sc, par_num++, "PARSER");
7618                 break;
7619             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7620                 if (print)
7621                     bxe_print_next_block(sc, par_num++, "TSDM");
7622                 break;
7623             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7624                 if (print)
7625                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7626                 break;
7627             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7628                 if (print)
7629                     bxe_print_next_block(sc, par_num++, "TCM");
7630                 break;
7631             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7632                 if (print)
7633                     bxe_print_next_block(sc, par_num++, "TSEMI");
7634                 break;
7635             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7636                 if (print)
7637                     bxe_print_next_block(sc, par_num++, "XPB");
7638                 break;
7639             }
7640
7641             /* Clear the bit */
7642             sig &= ~cur_bit;
7643         }
7644     }
7645
7646     return (par_num);
7647 }
7648
7649 static int
7650 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7651                               uint32_t         sig,
7652                               int              par_num,
7653                               uint8_t          *global,
7654                               uint8_t          print)
7655 {
7656     int i = 0;
7657     uint32_t cur_bit = 0;
7658     for (i = 0; sig; i++) {
7659         cur_bit = ((uint32_t)0x1 << i);
7660         if (sig & cur_bit) {
7661             switch (cur_bit) {
7662             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7663                 if (print)
7664                     bxe_print_next_block(sc, par_num++, "PBF");
7665                 break;
7666             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7667                 if (print)
7668                     bxe_print_next_block(sc, par_num++, "QM");
7669                 break;
7670             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7671                 if (print)
7672                     bxe_print_next_block(sc, par_num++, "TM");
7673                 break;
7674             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7675                 if (print)
7676                     bxe_print_next_block(sc, par_num++, "XSDM");
7677                 break;
7678             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7679                 if (print)
7680                     bxe_print_next_block(sc, par_num++, "XCM");
7681                 break;
7682             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7683                 if (print)
7684                     bxe_print_next_block(sc, par_num++, "XSEMI");
7685                 break;
7686             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7687                 if (print)
7688                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7689                 break;
7690             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7691                 if (print)
7692                     bxe_print_next_block(sc, par_num++, "NIG");
7693                 break;
7694             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7695                 if (print)
7696                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7697                 *global = TRUE;
7698                 break;
7699             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7700                 if (print)
7701                     bxe_print_next_block(sc, par_num++, "DEBUG");
7702                 break;
7703             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7704                 if (print)
7705                     bxe_print_next_block(sc, par_num++, "USDM");
7706                 break;
7707             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7708                 if (print)
7709                     bxe_print_next_block(sc, par_num++, "UCM");
7710                 break;
7711             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7712                 if (print)
7713                     bxe_print_next_block(sc, par_num++, "USEMI");
7714                 break;
7715             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7716                 if (print)
7717                     bxe_print_next_block(sc, par_num++, "UPB");
7718                 break;
7719             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7720                 if (print)
7721                     bxe_print_next_block(sc, par_num++, "CSDM");
7722                 break;
7723             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7724                 if (print)
7725                     bxe_print_next_block(sc, par_num++, "CCM");
7726                 break;
7727             }
7728
7729             /* Clear the bit */
7730             sig &= ~cur_bit;
7731         }
7732     }
7733
7734     return (par_num);
7735 }
7736
7737 static int
7738 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7739                               uint32_t         sig,
7740                               int              par_num,
7741                               uint8_t          print)
7742 {
7743     uint32_t cur_bit = 0;
7744     int i = 0;
7745
7746     for (i = 0; sig; i++) {
7747         cur_bit = ((uint32_t)0x1 << i);
7748         if (sig & cur_bit) {
7749             switch (cur_bit) {
7750             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7751                 if (print)
7752                     bxe_print_next_block(sc, par_num++, "CSEMI");
7753                 break;
7754             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7755                 if (print)
7756                     bxe_print_next_block(sc, par_num++, "PXP");
7757                 break;
7758             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7759                 if (print)
7760                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7761                 break;
7762             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7763                 if (print)
7764                     bxe_print_next_block(sc, par_num++, "CFC");
7765                 break;
7766             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7767                 if (print)
7768                     bxe_print_next_block(sc, par_num++, "CDU");
7769                 break;
7770             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7771                 if (print)
7772                     bxe_print_next_block(sc, par_num++, "DMAE");
7773                 break;
7774             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7775                 if (print)
7776                     bxe_print_next_block(sc, par_num++, "IGU");
7777                 break;
7778             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7779                 if (print)
7780                     bxe_print_next_block(sc, par_num++, "MISC");
7781                 break;
7782             }
7783
7784             /* Clear the bit */
7785             sig &= ~cur_bit;
7786         }
7787     }
7788
7789     return (par_num);
7790 }
7791
7792 static int
7793 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7794                               uint32_t         sig,
7795                               int              par_num,
7796                               uint8_t          *global,
7797                               uint8_t          print)
7798 {
7799     uint32_t cur_bit = 0;
7800     int i = 0;
7801
7802     for (i = 0; sig; i++) {
7803         cur_bit = ((uint32_t)0x1 << i);
7804         if (sig & cur_bit) {
7805             switch (cur_bit) {
7806             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7807                 if (print)
7808                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7809                 *global = TRUE;
7810                 break;
7811             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7812                 if (print)
7813                     bxe_print_next_block(sc, par_num++,
7814                               "MCP UMP RX");
7815                 *global = TRUE;
7816                 break;
7817             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7818                 if (print)
7819                     bxe_print_next_block(sc, par_num++,
7820                               "MCP UMP TX");
7821                 *global = TRUE;
7822                 break;
7823             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7824                 if (print)
7825                     bxe_print_next_block(sc, par_num++,
7826                               "MCP SCPAD");
7827                 *global = TRUE;
7828                 break;
7829             }
7830
7831             /* Clear the bit */
7832             sig &= ~cur_bit;
7833         }
7834     }
7835
7836     return (par_num);
7837 }
7838
7839 static int
7840 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7841                               uint32_t         sig,
7842                               int              par_num,
7843                               uint8_t          print)
7844 {
7845     uint32_t cur_bit = 0;
7846     int i = 0;
7847
7848     for (i = 0; sig; i++) {
7849         cur_bit = ((uint32_t)0x1 << i);
7850         if (sig & cur_bit) {
7851             switch (cur_bit) {
7852             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7853                 if (print)
7854                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7855                 break;
7856             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7857                 if (print)
7858                     bxe_print_next_block(sc, par_num++, "ATC");
7859                 break;
7860             }
7861
7862             /* Clear the bit */
7863             sig &= ~cur_bit;
7864         }
7865     }
7866
7867     return (par_num);
7868 }
7869
7870 static uint8_t
7871 bxe_parity_attn(struct bxe_softc *sc,
7872                 uint8_t          *global,
7873                 uint8_t          print,
7874                 uint32_t         *sig)
7875 {
7876     int par_num = 0;
7877
7878     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7879         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7880         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7881         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7882         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7883         BLOGE(sc, "Parity error: HW block parity attention:\n"
7884                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7885               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7886               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7887               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7888               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7889               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7890
7891         if (print)
7892             BLOGI(sc, "Parity errors detected in blocks: ");
7893
7894         par_num =
7895             bxe_check_blocks_with_parity0(sc, sig[0] &
7896                                           HW_PRTY_ASSERT_SET_0,
7897                                           par_num, print);
7898         par_num =
7899             bxe_check_blocks_with_parity1(sc, sig[1] &
7900                                           HW_PRTY_ASSERT_SET_1,
7901                                           par_num, global, print);
7902         par_num =
7903             bxe_check_blocks_with_parity2(sc, sig[2] &
7904                                           HW_PRTY_ASSERT_SET_2,
7905                                           par_num, print);
7906         par_num =
7907             bxe_check_blocks_with_parity3(sc, sig[3] &
7908                                           HW_PRTY_ASSERT_SET_3,
7909                                           par_num, global, print);
7910         par_num =
7911             bxe_check_blocks_with_parity4(sc, sig[4] &
7912                                           HW_PRTY_ASSERT_SET_4,
7913                                           par_num, print);
7914
7915         if (print)
7916             BLOGI(sc, "\n");
7917
7918         return (TRUE);
7919     }
7920
7921     return (FALSE);
7922 }
7923
7924 static uint8_t
7925 bxe_chk_parity_attn(struct bxe_softc *sc,
7926                     uint8_t          *global,
7927                     uint8_t          print)
7928 {
7929     struct attn_route attn = { {0} };
7930     int port = SC_PORT(sc);
7931
7932     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7933     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7934     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7935     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7936
7937     if (!CHIP_IS_E1x(sc))
7938         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7939
7940     return (bxe_parity_attn(sc, global, print, attn.sig));
7941 }
7942
7943 static void
7944 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7945                          uint32_t         attn)
7946 {
7947     uint32_t val;
7948
7949     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7950         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7951         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7952         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7953             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7954         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7955             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7956         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7957             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7958         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7959             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7960         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7961             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7962         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7963             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7964         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7965             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7966         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7967             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7968         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7969             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7970     }
7971
7972     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7973         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7974         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7975         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7976             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7977         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7978             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7979         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7980             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7981         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7982             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7983         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7984             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
7985         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
7986             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
7987     }
7988
7989     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7990                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
7991         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
7992               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7993                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
7994     }
7995 }
7996
7997 static void
7998 bxe_e1h_disable(struct bxe_softc *sc)
7999 {
8000     int port = SC_PORT(sc);
8001
8002     bxe_tx_disable(sc);
8003
8004     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
8005 }
8006
8007 static void
8008 bxe_e1h_enable(struct bxe_softc *sc)
8009 {
8010     int port = SC_PORT(sc);
8011
8012     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
8013
8014     // XXX bxe_tx_enable(sc);
8015 }
8016
8017 /*
8018  * called due to MCP event (on pmf):
8019  *   reread new bandwidth configuration
8020  *   configure FW
8021  *   notify others function about the change
8022  */
8023 static void
8024 bxe_config_mf_bw(struct bxe_softc *sc)
8025 {
8026     if (sc->link_vars.link_up) {
8027         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
8028         // XXX bxe_link_sync_notify(sc);
8029     }
8030
8031     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
8032 }
8033
8034 static void
8035 bxe_set_mf_bw(struct bxe_softc *sc)
8036 {
8037     bxe_config_mf_bw(sc);
8038     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
8039 }
8040
8041 static void
8042 bxe_handle_eee_event(struct bxe_softc *sc)
8043 {
8044     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
8045     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
8046 }
8047
8048 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
8049
8050 static void
8051 bxe_drv_info_ether_stat(struct bxe_softc *sc)
8052 {
8053     struct eth_stats_info *ether_stat =
8054         &sc->sp->drv_info_to_mcp.ether_stat;
8055
8056     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
8057             ETH_STAT_INFO_VERSION_LEN);
8058
8059     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
8060     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
8061                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
8062                                           ether_stat->mac_local + MAC_PAD,
8063                                           MAC_PAD, ETH_ALEN);
8064
8065     ether_stat->mtu_size = sc->mtu;
8066
8067     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
8068     if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
8069         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
8070     }
8071
8072     // XXX ether_stat->feature_flags |= ???;
8073
8074     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
8075
8076     ether_stat->txq_size = sc->tx_ring_size;
8077     ether_stat->rxq_size = sc->rx_ring_size;
8078 }
8079
8080 static void
8081 bxe_handle_drv_info_req(struct bxe_softc *sc)
8082 {
8083     enum drv_info_opcode op_code;
8084     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
8085
8086     /* if drv_info version supported by MFW doesn't match - send NACK */
8087     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
8088         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8089         return;
8090     }
8091
8092     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
8093                DRV_INFO_CONTROL_OP_CODE_SHIFT);
8094
8095     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
8096
8097     switch (op_code) {
8098     case ETH_STATS_OPCODE:
8099         bxe_drv_info_ether_stat(sc);
8100         break;
8101     case FCOE_STATS_OPCODE:
8102     case ISCSI_STATS_OPCODE:
8103     default:
8104         /* if op code isn't supported - send NACK */
8105         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8106         return;
8107     }
8108
8109     /*
8110      * If we got drv_info attn from MFW then these fields are defined in
8111      * shmem2 for sure
8112      */
8113     SHMEM2_WR(sc, drv_info_host_addr_lo,
8114               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8115     SHMEM2_WR(sc, drv_info_host_addr_hi,
8116               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8117
8118     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
8119 }
8120
8121 static void
8122 bxe_dcc_event(struct bxe_softc *sc,
8123               uint32_t         dcc_event)
8124 {
8125     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
8126
8127     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
8128         /*
8129          * This is the only place besides the function initialization
8130          * where the sc->flags can change so it is done without any
8131          * locks
8132          */
8133         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
8134             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
8135             sc->flags |= BXE_MF_FUNC_DIS;
8136             bxe_e1h_disable(sc);
8137         } else {
8138             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
8139             sc->flags &= ~BXE_MF_FUNC_DIS;
8140             bxe_e1h_enable(sc);
8141         }
8142         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
8143     }
8144
8145     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
8146         bxe_config_mf_bw(sc);
8147         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
8148     }
8149
8150     /* Report results to MCP */
8151     if (dcc_event)
8152         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
8153     else
8154         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
8155 }
8156
8157 static void
8158 bxe_pmf_update(struct bxe_softc *sc)
8159 {
8160     int port = SC_PORT(sc);
8161     uint32_t val;
8162
8163     sc->port.pmf = 1;
8164     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
8165
8166     /*
8167      * We need the mb() to ensure the ordering between the writing to
8168      * sc->port.pmf here and reading it from the bxe_periodic_task().
8169      */
8170     mb();
8171
8172     /* queue a periodic task */
8173     // XXX schedule task...
8174
8175     // XXX bxe_dcbx_pmf_update(sc);
8176
8177     /* enable nig attention */
8178     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
8179     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8180         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
8181         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
8182     } else if (!CHIP_IS_E1x(sc)) {
8183         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
8184         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
8185     }
8186
8187     bxe_stats_handle(sc, STATS_EVENT_PMF);
8188 }
8189
8190 static int
8191 bxe_mc_assert(struct bxe_softc *sc)
8192 {
8193     char last_idx;
8194     int i, rc = 0;
8195     uint32_t row0, row1, row2, row3;
8196
8197     /* XSTORM */
8198     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
8199     if (last_idx)
8200         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8201
8202     /* print the asserts */
8203     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8204
8205         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
8206         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
8207         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
8208         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
8209
8210         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8211             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8212                   i, row3, row2, row1, row0);
8213             rc++;
8214         } else {
8215             break;
8216         }
8217     }
8218
8219     /* TSTORM */
8220     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
8221     if (last_idx) {
8222         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8223     }
8224
8225     /* print the asserts */
8226     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8227
8228         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
8229         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
8230         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
8231         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
8232
8233         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8234             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8235                   i, row3, row2, row1, row0);
8236             rc++;
8237         } else {
8238             break;
8239         }
8240     }
8241
8242     /* CSTORM */
8243     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
8244     if (last_idx) {
8245         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8246     }
8247
8248     /* print the asserts */
8249     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8250
8251         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
8252         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
8253         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
8254         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
8255
8256         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8257             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8258                   i, row3, row2, row1, row0);
8259             rc++;
8260         } else {
8261             break;
8262         }
8263     }
8264
8265     /* USTORM */
8266     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
8267     if (last_idx) {
8268         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8269     }
8270
8271     /* print the asserts */
8272     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8273
8274         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
8275         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
8276         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
8277         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
8278
8279         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8280             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8281                   i, row3, row2, row1, row0);
8282             rc++;
8283         } else {
8284             break;
8285         }
8286     }
8287
8288     return (rc);
8289 }
8290
8291 static void
8292 bxe_attn_int_deasserted3(struct bxe_softc *sc,
8293                          uint32_t         attn)
8294 {
8295     int func = SC_FUNC(sc);
8296     uint32_t val;
8297
8298     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
8299
8300         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
8301
8302             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
8303             bxe_read_mf_cfg(sc);
8304             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
8305                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
8306             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
8307
8308             if (val & DRV_STATUS_DCC_EVENT_MASK)
8309                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
8310
8311             if (val & DRV_STATUS_SET_MF_BW)
8312                 bxe_set_mf_bw(sc);
8313
8314             if (val & DRV_STATUS_DRV_INFO_REQ)
8315                 bxe_handle_drv_info_req(sc);
8316
8317 #if 0
8318             if (val & DRV_STATUS_VF_DISABLED)
8319                 bxe_vf_handle_flr_event(sc);
8320 #endif
8321
8322             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
8323                 bxe_pmf_update(sc);
8324
8325 #if 0
8326             if (sc->port.pmf &&
8327                 (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
8328                 (sc->dcbx_enabled > 0))
8329                 /* start dcbx state machine */
8330                 bxe_dcbx_set_params(sc, BXE_DCBX_STATE_NEG_RECEIVED);
8331 #endif
8332
8333 #if 0
8334             if (val & DRV_STATUS_AFEX_EVENT_MASK)
8335                 bxe_handle_afex_cmd(sc, val & DRV_STATUS_AFEX_EVENT_MASK);
8336 #endif
8337
8338             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
8339                 bxe_handle_eee_event(sc);
8340
8341             if (sc->link_vars.periodic_flags &
8342                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
8343                 /* sync with link */
8344                 bxe_acquire_phy_lock(sc);
8345                 sc->link_vars.periodic_flags &=
8346                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
8347                 bxe_release_phy_lock(sc);
8348                 if (IS_MF(sc))
8349                     ; // XXX bxe_link_sync_notify(sc);
8350                 bxe_link_report(sc);
8351             }
8352
8353             /*
8354              * Always call it here: bxe_link_report() will
8355              * prevent the link indication duplication.
8356              */
8357             bxe_link_status_update(sc);
8358
8359         } else if (attn & BXE_MC_ASSERT_BITS) {
8360
8361             BLOGE(sc, "MC assert!\n");
8362             bxe_mc_assert(sc);
8363             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8364             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8365             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8366             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8367             bxe_panic(sc, ("MC assert!\n"));
8368
8369         } else if (attn & BXE_MCP_ASSERT) {
8370
8371             BLOGE(sc, "MCP assert!\n");
8372             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8373             // XXX bxe_fw_dump(sc);
8374
8375         } else {
8376             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8377         }
8378     }
8379
8380     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8381         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8382         if (attn & BXE_GRC_TIMEOUT) {
8383             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8384             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8385         }
8386         if (attn & BXE_GRC_RSV) {
8387             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8388             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8389         }
8390         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8391     }
8392 }
8393
8394 static void
8395 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8396                          uint32_t         attn)
8397 {
8398     int port = SC_PORT(sc);
8399     int reg_offset;
8400     uint32_t val0, mask0, val1, mask1;
8401     uint32_t val;
8402
8403     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8404         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8405         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8406         /* CFC error attention */
8407         if (val & 0x2) {
8408             BLOGE(sc, "FATAL error from CFC\n");
8409         }
8410     }
8411
8412     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8413         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8414         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8415         /* RQ_USDMDP_FIFO_OVERFLOW */
8416         if (val & 0x18000) {
8417             BLOGE(sc, "FATAL error from PXP\n");
8418         }
8419
8420         if (!CHIP_IS_E1x(sc)) {
8421             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8422             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8423         }
8424     }
8425
8426 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8427 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8428
8429     if (attn & AEU_PXP2_HW_INT_BIT) {
8430         /*  CQ47854 workaround do not panic on
8431          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8432          */
8433         if (!CHIP_IS_E1x(sc)) {
8434             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8435             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8436             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8437             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8438             /*
8439              * If the olny PXP2_EOP_ERROR_BIT is set in
8440              * STS0 and STS1 - clear it
8441              *
8442              * probably we lose additional attentions between
8443              * STS0 and STS_CLR0, in this case user will not
8444              * be notified about them
8445              */
8446             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8447                 !(val1 & mask1))
8448                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8449
8450             /* print the register, since no one can restore it */
8451             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8452
8453             /*
8454              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8455              * then notify
8456              */
8457             if (val0 & PXP2_EOP_ERROR_BIT) {
8458                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8459
8460                 /*
8461                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8462                  * set then clear attention from PXP2 block without panic
8463                  */
8464                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8465                     ((val1 & mask1) == 0))
8466                     attn &= ~AEU_PXP2_HW_INT_BIT;
8467             }
8468         }
8469     }
8470
8471     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8472         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8473                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8474
8475         val = REG_RD(sc, reg_offset);
8476         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8477         REG_WR(sc, reg_offset, val);
8478
8479         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8480               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8481         bxe_panic(sc, ("HW block attention set2\n"));
8482     }
8483 }
8484
8485 static void
8486 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8487                          uint32_t         attn)
8488 {
8489     int port = SC_PORT(sc);
8490     int reg_offset;
8491     uint32_t val;
8492
8493     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8494         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8495         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8496         /* DORQ discard attention */
8497         if (val & 0x2) {
8498             BLOGE(sc, "FATAL error from DORQ\n");
8499         }
8500     }
8501
8502     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8503         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8504                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8505
8506         val = REG_RD(sc, reg_offset);
8507         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8508         REG_WR(sc, reg_offset, val);
8509
8510         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8511               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8512         bxe_panic(sc, ("HW block attention set1\n"));
8513     }
8514 }
8515
8516 static void
8517 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8518                          uint32_t         attn)
8519 {
8520     int port = SC_PORT(sc);
8521     int reg_offset;
8522     uint32_t val;
8523
8524     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8525                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8526
8527     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8528         val = REG_RD(sc, reg_offset);
8529         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8530         REG_WR(sc, reg_offset, val);
8531
8532         BLOGW(sc, "SPIO5 hw attention\n");
8533
8534         /* Fan failure attention */
8535         elink_hw_reset_phy(&sc->link_params);
8536         bxe_fan_failure(sc);
8537     }
8538
8539     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8540         bxe_acquire_phy_lock(sc);
8541         elink_handle_module_detect_int(&sc->link_params);
8542         bxe_release_phy_lock(sc);
8543     }
8544
8545     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8546         val = REG_RD(sc, reg_offset);
8547         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8548         REG_WR(sc, reg_offset, val);
8549
8550         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8551                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8552     }
8553 }
8554
8555 static void
8556 bxe_attn_int_deasserted(struct bxe_softc *sc,
8557                         uint32_t         deasserted)
8558 {
8559     struct attn_route attn;
8560     struct attn_route *group_mask;
8561     int port = SC_PORT(sc);
8562     int index;
8563     uint32_t reg_addr;
8564     uint32_t val;
8565     uint32_t aeu_mask;
8566     uint8_t global = FALSE;
8567
8568     /*
8569      * Need to take HW lock because MCP or other port might also
8570      * try to handle this event.
8571      */
8572     bxe_acquire_alr(sc);
8573
8574     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8575         /* XXX
8576          * In case of parity errors don't handle attentions so that
8577          * other function would "see" parity errors.
8578          */
8579         sc->recovery_state = BXE_RECOVERY_INIT;
8580         // XXX schedule a recovery task...
8581         /* disable HW interrupts */
8582         bxe_int_disable(sc);
8583         bxe_release_alr(sc);
8584         return;
8585     }
8586
8587     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8588     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8589     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8590     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8591     if (!CHIP_IS_E1x(sc)) {
8592         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8593     } else {
8594         attn.sig[4] = 0;
8595     }
8596
8597     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8598           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8599
8600     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8601         if (deasserted & (1 << index)) {
8602             group_mask = &sc->attn_group[index];
8603
8604             BLOGD(sc, DBG_INTR,
8605                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8606                   group_mask->sig[0], group_mask->sig[1],
8607                   group_mask->sig[2], group_mask->sig[3],
8608                   group_mask->sig[4]);
8609
8610             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8611             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8612             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8613             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8614             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8615         }
8616     }
8617
8618     bxe_release_alr(sc);
8619
8620     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8621         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8622                     COMMAND_REG_ATTN_BITS_CLR);
8623     } else {
8624         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8625     }
8626
8627     val = ~deasserted;
8628     BLOGD(sc, DBG_INTR,
8629           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8630           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8631     REG_WR(sc, reg_addr, val);
8632
8633     if (~sc->attn_state & deasserted) {
8634         BLOGE(sc, "IGU error\n");
8635     }
8636
8637     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8638                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8639
8640     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8641
8642     aeu_mask = REG_RD(sc, reg_addr);
8643
8644     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8645           aeu_mask, deasserted);
8646     aeu_mask |= (deasserted & 0x3ff);
8647     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8648
8649     REG_WR(sc, reg_addr, aeu_mask);
8650     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8651
8652     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8653     sc->attn_state &= ~deasserted;
8654     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8655 }
8656
8657 static void
8658 bxe_attn_int(struct bxe_softc *sc)
8659 {
8660     /* read local copy of bits */
8661     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8662     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8663     uint32_t attn_state = sc->attn_state;
8664
8665     /* look for changed bits */
8666     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8667     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8668
8669     BLOGD(sc, DBG_INTR,
8670           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8671           attn_bits, attn_ack, asserted, deasserted);
8672
8673     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8674         BLOGE(sc, "BAD attention state\n");
8675     }
8676
8677     /* handle bits that were raised */
8678     if (asserted) {
8679         bxe_attn_int_asserted(sc, asserted);
8680     }
8681
8682     if (deasserted) {
8683         bxe_attn_int_deasserted(sc, deasserted);
8684     }
8685 }
8686
8687 static uint16_t
8688 bxe_update_dsb_idx(struct bxe_softc *sc)
8689 {
8690     struct host_sp_status_block *def_sb = sc->def_sb;
8691     uint16_t rc = 0;
8692
8693     mb(); /* status block is written to by the chip */
8694
8695     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8696         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8697         rc |= BXE_DEF_SB_ATT_IDX;
8698     }
8699
8700     if (sc->def_idx != def_sb->sp_sb.running_index) {
8701         sc->def_idx = def_sb->sp_sb.running_index;
8702         rc |= BXE_DEF_SB_IDX;
8703     }
8704
8705     mb();
8706
8707     return (rc);
8708 }
8709
8710 static inline struct ecore_queue_sp_obj *
8711 bxe_cid_to_q_obj(struct bxe_softc *sc,
8712                  uint32_t         cid)
8713 {
8714     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8715     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8716 }
8717
8718 static void
8719 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8720 {
8721     struct ecore_mcast_ramrod_params rparam;
8722     int rc;
8723
8724     memset(&rparam, 0, sizeof(rparam));
8725
8726     rparam.mcast_obj = &sc->mcast_obj;
8727
8728     BXE_MCAST_LOCK(sc);
8729
8730     /* clear pending state for the last command */
8731     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8732
8733     /* if there are pending mcast commands - send them */
8734     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8735         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8736         if (rc < 0) {
8737             BLOGD(sc, DBG_SP,
8738                   "ERROR: Failed to send pending mcast commands (%d)\n",
8739                   rc);
8740         }
8741     }
8742
8743     BXE_MCAST_UNLOCK(sc);
8744 }
8745
8746 static void
8747 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8748                               union event_ring_elem *elem)
8749 {
8750     unsigned long ramrod_flags = 0;
8751     int rc = 0;
8752     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8753     struct ecore_vlan_mac_obj *vlan_mac_obj;
8754
8755     /* always push next commands out, don't wait here */
8756     bit_set(&ramrod_flags, RAMROD_CONT);
8757
8758     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8759     case ECORE_FILTER_MAC_PENDING:
8760         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8761         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8762         break;
8763
8764     case ECORE_FILTER_MCAST_PENDING:
8765         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8766         /*
8767          * This is only relevant for 57710 where multicast MACs are
8768          * configured as unicast MACs using the same ramrod.
8769          */
8770         bxe_handle_mcast_eqe(sc);
8771         return;
8772
8773     default:
8774         BLOGE(sc, "Unsupported classification command: %d\n",
8775               elem->message.data.eth_event.echo);
8776         return;
8777     }
8778
8779     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8780
8781     if (rc < 0) {
8782         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8783     } else if (rc > 0) {
8784         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8785     }
8786 }
8787
8788 static void
8789 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8790                        union event_ring_elem *elem)
8791 {
8792     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8793
8794     /* send rx_mode command again if was requested */
8795     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8796                                &sc->sp_state)) {
8797         bxe_set_storm_rx_mode(sc);
8798     }
8799 #if 0
8800     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_START_SCHED,
8801                                     &sc->sp_state)) {
8802         bxe_set_iscsi_eth_rx_mode(sc, TRUE);
8803     }
8804     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_STOP_SCHED,
8805                                     &sc->sp_state)) {
8806         bxe_set_iscsi_eth_rx_mode(sc, FALSE);
8807     }
8808 #endif
8809 }
8810
8811 static void
8812 bxe_update_eq_prod(struct bxe_softc *sc,
8813                    uint16_t         prod)
8814 {
8815     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8816     wmb(); /* keep prod updates ordered */
8817 }
8818
8819 static void
8820 bxe_eq_int(struct bxe_softc *sc)
8821 {
8822     uint16_t hw_cons, sw_cons, sw_prod;
8823     union event_ring_elem *elem;
8824     uint8_t echo;
8825     uint32_t cid;
8826     uint8_t opcode;
8827     int spqe_cnt = 0;
8828     struct ecore_queue_sp_obj *q_obj;
8829     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8830     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8831
8832     hw_cons = le16toh(*sc->eq_cons_sb);
8833
8834     /*
8835      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8836      * when we get to the next-page we need to adjust so the loop
8837      * condition below will be met. The next element is the size of a
8838      * regular element and hence incrementing by 1
8839      */
8840     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8841         hw_cons++;
8842     }
8843
8844     /*
8845      * This function may never run in parallel with itself for a
8846      * specific sc and no need for a read memory barrier here.
8847      */
8848     sw_cons = sc->eq_cons;
8849     sw_prod = sc->eq_prod;
8850
8851     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8852           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8853
8854     for (;
8855          sw_cons != hw_cons;
8856          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8857
8858         elem = &sc->eq[EQ_DESC(sw_cons)];
8859
8860 #if 0
8861         int rc;
8862         rc = bxe_iov_eq_sp_event(sc, elem);
8863         if (!rc) {
8864             BLOGE(sc, "bxe_iov_eq_sp_event returned %d\n", rc);
8865             goto next_spqe;
8866         }
8867 #endif
8868
8869         /* elem CID originates from FW, actually LE */
8870         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8871         opcode = elem->message.opcode;
8872
8873         /* handle eq element */
8874         switch (opcode) {
8875 #if 0
8876         case EVENT_RING_OPCODE_VF_PF_CHANNEL:
8877             BLOGD(sc, DBG_SP, "vf/pf channel element on eq\n");
8878             bxe_vf_mbx(sc, &elem->message.data.vf_pf_event);
8879             continue;
8880 #endif
8881
8882         case EVENT_RING_OPCODE_STAT_QUERY:
8883             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8884                   sc->stats_comp++);
8885             /* nothing to do with stats comp */
8886             goto next_spqe;
8887
8888         case EVENT_RING_OPCODE_CFC_DEL:
8889             /* handle according to cid range */
8890             /* we may want to verify here that the sc state is HALTING */
8891             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8892             q_obj = bxe_cid_to_q_obj(sc, cid);
8893             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8894                 break;
8895             }
8896             goto next_spqe;
8897
8898         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8899             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8900             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8901                 break;
8902             }
8903             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8904             goto next_spqe;
8905
8906         case EVENT_RING_OPCODE_START_TRAFFIC:
8907             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8908             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8909                 break;
8910             }
8911             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8912             goto next_spqe;
8913
8914         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8915             echo = elem->message.data.function_update_event.echo;
8916             if (echo == SWITCH_UPDATE) {
8917                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8918                 if (f_obj->complete_cmd(sc, f_obj,
8919                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8920                     break;
8921                 }
8922             }
8923             else {
8924                 BLOGD(sc, DBG_SP,
8925                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8926 #if 0
8927                 f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_UPDATE);
8928                 /*
8929                  * We will perform the queues update from the sp_core_task as
8930                  * all queue SP operations should run with CORE_LOCK.
8931                  */
8932                 bxe_set_bit(BXE_SP_CORE_AFEX_F_UPDATE, &sc->sp_core_state);
8933                 taskqueue_enqueue(sc->sp_tq, &sc->sp_tq_task);
8934 #endif
8935             }
8936             goto next_spqe;
8937
8938 #if 0
8939         case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
8940             f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_VIFLISTS);
8941             bxe_after_afex_vif_lists(sc, elem);
8942             goto next_spqe;
8943 #endif
8944
8945         case EVENT_RING_OPCODE_FORWARD_SETUP:
8946             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8947             if (q_obj->complete_cmd(sc, q_obj,
8948                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8949                 break;
8950             }
8951             goto next_spqe;
8952
8953         case EVENT_RING_OPCODE_FUNCTION_START:
8954             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8955             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8956                 break;
8957             }
8958             goto next_spqe;
8959
8960         case EVENT_RING_OPCODE_FUNCTION_STOP:
8961             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8962             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8963                 break;
8964             }
8965             goto next_spqe;
8966         }
8967
8968         switch (opcode | sc->state) {
8969         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8970         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8971             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8972             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8973             rss_raw->clear_pending(rss_raw);
8974             break;
8975
8976         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8977         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8978         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8979         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8980         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8981         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8982             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8983             bxe_handle_classification_eqe(sc, elem);
8984             break;
8985
8986         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
8987         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
8988         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8989             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
8990             bxe_handle_mcast_eqe(sc);
8991             break;
8992
8993         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
8994         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
8995         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8996             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
8997             bxe_handle_rx_mode_eqe(sc, elem);
8998             break;
8999
9000         default:
9001             /* unknown event log error and continue */
9002             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
9003                   elem->message.opcode, sc->state);
9004         }
9005
9006 next_spqe:
9007         spqe_cnt++;
9008     } /* for */
9009
9010     mb();
9011     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
9012
9013     sc->eq_cons = sw_cons;
9014     sc->eq_prod = sw_prod;
9015
9016     /* make sure that above mem writes were issued towards the memory */
9017     wmb();
9018
9019     /* update producer */
9020     bxe_update_eq_prod(sc, sc->eq_prod);
9021 }
9022
9023 static void
9024 bxe_handle_sp_tq(void *context,
9025                  int  pending)
9026 {
9027     struct bxe_softc *sc = (struct bxe_softc *)context;
9028     uint16_t status;
9029
9030     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
9031
9032     /* what work needs to be performed? */
9033     status = bxe_update_dsb_idx(sc);
9034
9035     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
9036
9037     /* HW attentions */
9038     if (status & BXE_DEF_SB_ATT_IDX) {
9039         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
9040         bxe_attn_int(sc);
9041         status &= ~BXE_DEF_SB_ATT_IDX;
9042     }
9043
9044     /* SP events: STAT_QUERY and others */
9045     if (status & BXE_DEF_SB_IDX) {
9046         /* handle EQ completions */
9047         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
9048         bxe_eq_int(sc);
9049         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
9050                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
9051         status &= ~BXE_DEF_SB_IDX;
9052     }
9053
9054     /* if status is non zero then something went wrong */
9055     if (__predict_false(status)) {
9056         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
9057     }
9058
9059     /* ack status block only if something was actually handled */
9060     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
9061                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
9062
9063     /*
9064      * Must be called after the EQ processing (since eq leads to sriov
9065      * ramrod completion flows).
9066      * This flow may have been scheduled by the arrival of a ramrod
9067      * completion, or by the sriov code rescheduling itself.
9068      */
9069     // XXX bxe_iov_sp_task(sc);
9070
9071 #if 0
9072     /* AFEX - poll to check if VIFSET_ACK should be sent to MFW */
9073     if (bxe_test_and_clear_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK,
9074                                &sc->sp_state)) {
9075         bxe_link_report(sc);
9076         bxe_fw_command(sc, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
9077     }
9078 #endif
9079 }
9080
9081 static void
9082 bxe_handle_fp_tq(void *context,
9083                  int  pending)
9084 {
9085     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
9086     struct bxe_softc *sc = fp->sc;
9087     uint8_t more_tx = FALSE;
9088     uint8_t more_rx = FALSE;
9089
9090     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
9091
9092     /* XXX
9093      * IFF_DRV_RUNNING state can't be checked here since we process
9094      * slowpath events on a client queue during setup. Instead
9095      * we need to add a "process/continue" flag here that the driver
9096      * can use to tell the task here not to do anything.
9097      */
9098 #if 0
9099     if (!(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
9100         return;
9101     }
9102 #endif
9103
9104     /* update the fastpath index */
9105     bxe_update_fp_sb_idx(fp);
9106
9107     /* XXX add loop here if ever support multiple tx CoS */
9108     /* fp->txdata[cos] */
9109     if (bxe_has_tx_work(fp)) {
9110         BXE_FP_TX_LOCK(fp);
9111         more_tx = bxe_txeof(sc, fp);
9112         BXE_FP_TX_UNLOCK(fp);
9113     }
9114
9115     if (bxe_has_rx_work(fp)) {
9116         more_rx = bxe_rxeof(sc, fp);
9117     }
9118
9119     if (more_rx /*|| more_tx*/) {
9120         /* still more work to do */
9121         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9122         return;
9123     }
9124
9125     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9126                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9127 }
9128
9129 static void
9130 bxe_task_fp(struct bxe_fastpath *fp)
9131 {
9132     struct bxe_softc *sc = fp->sc;
9133     uint8_t more_tx = FALSE;
9134     uint8_t more_rx = FALSE;
9135
9136     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
9137
9138     /* update the fastpath index */
9139     bxe_update_fp_sb_idx(fp);
9140
9141     /* XXX add loop here if ever support multiple tx CoS */
9142     /* fp->txdata[cos] */
9143     if (bxe_has_tx_work(fp)) {
9144         BXE_FP_TX_LOCK(fp);
9145         more_tx = bxe_txeof(sc, fp);
9146         BXE_FP_TX_UNLOCK(fp);
9147     }
9148
9149     if (bxe_has_rx_work(fp)) {
9150         more_rx = bxe_rxeof(sc, fp);
9151     }
9152
9153     if (more_rx /*|| more_tx*/) {
9154         /* still more work to do, bail out if this ISR and process later */
9155         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9156         return;
9157     }
9158
9159     /*
9160      * Here we write the fastpath index taken before doing any tx or rx work.
9161      * It is very well possible other hw events occurred up to this point and
9162      * they were actually processed accordingly above. Since we're going to
9163      * write an older fastpath index, an interrupt is coming which we might
9164      * not do any work in.
9165      */
9166     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9167                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9168 }
9169
9170 /*
9171  * Legacy interrupt entry point.
9172  *
9173  * Verifies that the controller generated the interrupt and
9174  * then calls a separate routine to handle the various
9175  * interrupt causes: link, RX, and TX.
9176  */
9177 static void
9178 bxe_intr_legacy(void *xsc)
9179 {
9180     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9181     struct bxe_fastpath *fp;
9182     uint16_t status, mask;
9183     int i;
9184
9185     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
9186
9187 #if 0
9188     /* Don't handle any interrupts if we're not ready. */
9189     if (__predict_false(sc->intr_sem != 0)) {
9190         return;
9191     }
9192 #endif
9193
9194     /*
9195      * 0 for ustorm, 1 for cstorm
9196      * the bits returned from ack_int() are 0-15
9197      * bit 0 = attention status block
9198      * bit 1 = fast path status block
9199      * a mask of 0x2 or more = tx/rx event
9200      * a mask of 1 = slow path event
9201      */
9202
9203     status = bxe_ack_int(sc);
9204
9205     /* the interrupt is not for us */
9206     if (__predict_false(status == 0)) {
9207         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
9208         return;
9209     }
9210
9211     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
9212
9213     FOR_EACH_ETH_QUEUE(sc, i) {
9214         fp = &sc->fp[i];
9215         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
9216         if (status & mask) {
9217             /* acknowledge and disable further fastpath interrupts */
9218             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9219             bxe_task_fp(fp);
9220             status &= ~mask;
9221         }
9222     }
9223
9224 #if 0
9225     if (CNIC_SUPPORT(sc)) {
9226         mask = 0x2;
9227         if (status & (mask | 0x1)) {
9228             ...
9229             status &= ~mask;
9230         }
9231     }
9232 #endif
9233
9234     if (__predict_false(status & 0x1)) {
9235         /* acknowledge and disable further slowpath interrupts */
9236         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9237
9238         /* schedule slowpath handler */
9239         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9240
9241         status &= ~0x1;
9242     }
9243
9244     if (__predict_false(status)) {
9245         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
9246     }
9247 }
9248
9249 /* slowpath interrupt entry point */
9250 static void
9251 bxe_intr_sp(void *xsc)
9252 {
9253     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9254
9255     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
9256
9257     /* acknowledge and disable further slowpath interrupts */
9258     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9259
9260     /* schedule slowpath handler */
9261     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9262 }
9263
9264 /* fastpath interrupt entry point */
9265 static void
9266 bxe_intr_fp(void *xfp)
9267 {
9268     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
9269     struct bxe_softc *sc = fp->sc;
9270
9271     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
9272
9273     BLOGD(sc, DBG_INTR,
9274           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
9275           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
9276
9277 #if 0
9278     /* Don't handle any interrupts if we're not ready. */
9279     if (__predict_false(sc->intr_sem != 0)) {
9280         return;
9281     }
9282 #endif
9283
9284     /* acknowledge and disable further fastpath interrupts */
9285     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9286
9287     bxe_task_fp(fp);
9288 }
9289
9290 /* Release all interrupts allocated by the driver. */
9291 static void
9292 bxe_interrupt_free(struct bxe_softc *sc)
9293 {
9294     int i;
9295
9296     switch (sc->interrupt_mode) {
9297     case INTR_MODE_INTX:
9298         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
9299         if (sc->intr[0].resource != NULL) {
9300             bus_release_resource(sc->dev,
9301                                  SYS_RES_IRQ,
9302                                  sc->intr[0].rid,
9303                                  sc->intr[0].resource);
9304         }
9305         break;
9306     case INTR_MODE_MSI:
9307         for (i = 0; i < sc->intr_count; i++) {
9308             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
9309             if (sc->intr[i].resource && sc->intr[i].rid) {
9310                 bus_release_resource(sc->dev,
9311                                      SYS_RES_IRQ,
9312                                      sc->intr[i].rid,
9313                                      sc->intr[i].resource);
9314             }
9315         }
9316         pci_release_msi(sc->dev);
9317         break;
9318     case INTR_MODE_MSIX:
9319         for (i = 0; i < sc->intr_count; i++) {
9320             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
9321             if (sc->intr[i].resource && sc->intr[i].rid) {
9322                 bus_release_resource(sc->dev,
9323                                      SYS_RES_IRQ,
9324                                      sc->intr[i].rid,
9325                                      sc->intr[i].resource);
9326             }
9327         }
9328         pci_release_msi(sc->dev);
9329         break;
9330     default:
9331         /* nothing to do as initial allocation failed */
9332         break;
9333     }
9334 }
9335
9336 /*
9337  * This function determines and allocates the appropriate
9338  * interrupt based on system capabilites and user request.
9339  *
9340  * The user may force a particular interrupt mode, specify
9341  * the number of receive queues, specify the method for
9342  * distribuitng received frames to receive queues, or use
9343  * the default settings which will automatically select the
9344  * best supported combination.  In addition, the OS may or
9345  * may not support certain combinations of these settings.
9346  * This routine attempts to reconcile the settings requested
9347  * by the user with the capabilites available from the system
9348  * to select the optimal combination of features.
9349  *
9350  * Returns:
9351  *   0 = Success, !0 = Failure.
9352  */
9353 static int
9354 bxe_interrupt_alloc(struct bxe_softc *sc)
9355 {
9356     int msix_count = 0;
9357     int msi_count = 0;
9358     int num_requested = 0;
9359     int num_allocated = 0;
9360     int rid, i, j;
9361     int rc;
9362
9363     /* get the number of available MSI/MSI-X interrupts from the OS */
9364     if (sc->interrupt_mode > 0) {
9365         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
9366             msix_count = pci_msix_count(sc->dev);
9367         }
9368
9369         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
9370             msi_count = pci_msi_count(sc->dev);
9371         }
9372
9373         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
9374               msi_count, msix_count);
9375     }
9376
9377     do { /* try allocating MSI-X interrupt resources (at least 2) */
9378         if (sc->interrupt_mode != INTR_MODE_MSIX) {
9379             break;
9380         }
9381
9382         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
9383             (msix_count < 2)) {
9384             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9385             break;
9386         }
9387
9388         /* ask for the necessary number of MSI-X vectors */
9389         num_requested = min((sc->num_queues + 1), msix_count);
9390
9391         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
9392
9393         num_allocated = num_requested;
9394         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
9395             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
9396             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9397             break;
9398         }
9399
9400         if (num_allocated < 2) { /* possible? */
9401             BLOGE(sc, "MSI-X allocation less than 2!\n");
9402             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9403             pci_release_msi(sc->dev);
9404             break;
9405         }
9406
9407         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
9408               num_requested, num_allocated);
9409
9410         /* best effort so use the number of vectors allocated to us */
9411         sc->intr_count = num_allocated;
9412         sc->num_queues = num_allocated - 1;
9413
9414         rid = 1; /* initial resource identifier */
9415
9416         /* allocate the MSI-X vectors */
9417         for (i = 0; i < num_allocated; i++) {
9418             sc->intr[i].rid = (rid + i);
9419
9420             if ((sc->intr[i].resource =
9421                  bus_alloc_resource_any(sc->dev,
9422                                         SYS_RES_IRQ,
9423                                         &sc->intr[i].rid,
9424                                         RF_ACTIVE)) == NULL) {
9425                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
9426                       i, (rid + i));
9427
9428                 for (j = (i - 1); j >= 0; j--) {
9429                     bus_release_resource(sc->dev,
9430                                          SYS_RES_IRQ,
9431                                          sc->intr[j].rid,
9432                                          sc->intr[j].resource);
9433                 }
9434
9435                 sc->intr_count = 0;
9436                 sc->num_queues = 0;
9437                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9438                 pci_release_msi(sc->dev);
9439                 break;
9440             }
9441
9442             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9443         }
9444     } while (0);
9445
9446     do { /* try allocating MSI vector resources (at least 2) */
9447         if (sc->interrupt_mode != INTR_MODE_MSI) {
9448             break;
9449         }
9450
9451         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9452             (msi_count < 1)) {
9453             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9454             break;
9455         }
9456
9457         /* ask for a single MSI vector */
9458         num_requested = 1;
9459
9460         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9461
9462         num_allocated = num_requested;
9463         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9464             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9465             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9466             break;
9467         }
9468
9469         if (num_allocated != 1) { /* possible? */
9470             BLOGE(sc, "MSI allocation is not 1!\n");
9471             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9472             pci_release_msi(sc->dev);
9473             break;
9474         }
9475
9476         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9477               num_requested, num_allocated);
9478
9479         /* best effort so use the number of vectors allocated to us */
9480         sc->intr_count = num_allocated;
9481         sc->num_queues = num_allocated;
9482
9483         rid = 1; /* initial resource identifier */
9484
9485         sc->intr[0].rid = rid;
9486
9487         if ((sc->intr[0].resource =
9488              bus_alloc_resource_any(sc->dev,
9489                                     SYS_RES_IRQ,
9490                                     &sc->intr[0].rid,
9491                                     RF_ACTIVE)) == NULL) {
9492             BLOGE(sc, "Failed to map MSI[0] (rid=%d)!\n", rid);
9493             sc->intr_count = 0;
9494             sc->num_queues = 0;
9495             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9496             pci_release_msi(sc->dev);
9497             break;
9498         }
9499
9500         BLOGD(sc, DBG_LOAD, "Mapped MSI[0] (rid=%d)\n", rid);
9501     } while (0);
9502
9503     do { /* try allocating INTx vector resources */
9504         if (sc->interrupt_mode != INTR_MODE_INTX) {
9505             break;
9506         }
9507
9508         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9509
9510         /* only one vector for INTx */
9511         sc->intr_count = 1;
9512         sc->num_queues = 1;
9513
9514         rid = 0; /* initial resource identifier */
9515
9516         sc->intr[0].rid = rid;
9517
9518         if ((sc->intr[0].resource =
9519              bus_alloc_resource_any(sc->dev,
9520                                     SYS_RES_IRQ,
9521                                     &sc->intr[0].rid,
9522                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9523             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9524             sc->intr_count = 0;
9525             sc->num_queues = 0;
9526             sc->interrupt_mode = -1; /* Failed! */
9527             break;
9528         }
9529
9530         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9531     } while (0);
9532
9533     if (sc->interrupt_mode == -1) {
9534         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9535         rc = 1;
9536     } else {
9537         BLOGD(sc, DBG_LOAD,
9538               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9539               sc->interrupt_mode, sc->num_queues);
9540         rc = 0;
9541     }
9542
9543     return (rc);
9544 }
9545
9546 static void
9547 bxe_interrupt_detach(struct bxe_softc *sc)
9548 {
9549     struct bxe_fastpath *fp;
9550     int i;
9551
9552     /* release interrupt resources */
9553     for (i = 0; i < sc->intr_count; i++) {
9554         if (sc->intr[i].resource && sc->intr[i].tag) {
9555             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9556             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9557         }
9558     }
9559
9560     for (i = 0; i < sc->num_queues; i++) {
9561         fp = &sc->fp[i];
9562         if (fp->tq) {
9563             taskqueue_drain(fp->tq, &fp->tq_task);
9564             taskqueue_free(fp->tq);
9565             fp->tq = NULL;
9566         }
9567     }
9568
9569
9570     if (sc->sp_tq) {
9571         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9572         taskqueue_free(sc->sp_tq);
9573         sc->sp_tq = NULL;
9574     }
9575 }
9576
9577 /*
9578  * Enables interrupts and attach to the ISR.
9579  *
9580  * When using multiple MSI/MSI-X vectors the first vector
9581  * is used for slowpath operations while all remaining
9582  * vectors are used for fastpath operations.  If only a
9583  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9584  * ISR must look for both slowpath and fastpath completions.
9585  */
9586 static int
9587 bxe_interrupt_attach(struct bxe_softc *sc)
9588 {
9589     struct bxe_fastpath *fp;
9590     int rc = 0;
9591     int i;
9592
9593     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9594              "bxe%d_sp_tq", sc->unit);
9595     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9596     sc->sp_tq = taskqueue_create_fast(sc->sp_tq_name, M_NOWAIT,
9597                                       taskqueue_thread_enqueue,
9598                                       &sc->sp_tq);
9599     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9600                             "%s", sc->sp_tq_name);
9601
9602
9603     for (i = 0; i < sc->num_queues; i++) {
9604         fp = &sc->fp[i];
9605         snprintf(fp->tq_name, sizeof(fp->tq_name),
9606                  "bxe%d_fp%d_tq", sc->unit, i);
9607         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9608         fp->tq = taskqueue_create_fast(fp->tq_name, M_NOWAIT,
9609                                        taskqueue_thread_enqueue,
9610                                        &fp->tq);
9611         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9612                                 "%s", fp->tq_name);
9613     }
9614
9615     /* setup interrupt handlers */
9616     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9617         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9618
9619         /*
9620          * Setup the interrupt handler. Note that we pass the driver instance
9621          * to the interrupt handler for the slowpath.
9622          */
9623         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9624                                  (INTR_TYPE_NET | INTR_MPSAFE),
9625                                  NULL, bxe_intr_sp, sc,
9626                                  &sc->intr[0].tag)) != 0) {
9627             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9628             goto bxe_interrupt_attach_exit;
9629         }
9630
9631         bus_describe_intr(sc->dev, sc->intr[0].resource,
9632                           sc->intr[0].tag, "sp");
9633
9634         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9635
9636         /* initialize the fastpath vectors (note the first was used for sp) */
9637         for (i = 0; i < sc->num_queues; i++) {
9638             fp = &sc->fp[i];
9639             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9640
9641             /*
9642              * Setup the interrupt handler. Note that we pass the
9643              * fastpath context to the interrupt handler in this
9644              * case.
9645              */
9646             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9647                                      (INTR_TYPE_NET | INTR_MPSAFE),
9648                                      NULL, bxe_intr_fp, fp,
9649                                      &sc->intr[i + 1].tag)) != 0) {
9650                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9651                       (i + 1), rc);
9652                 goto bxe_interrupt_attach_exit;
9653             }
9654
9655             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9656                               sc->intr[i + 1].tag, "fp%02d", i);
9657
9658             /* bind the fastpath instance to a cpu */
9659             if (sc->num_queues > 1) {
9660                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9661             }
9662
9663             fp->state = BXE_FP_STATE_IRQ;
9664         }
9665     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9666         BLOGD(sc, DBG_LOAD, "Enabling MSI[0] vector\n");
9667
9668         /*
9669          * Setup the interrupt handler. Note that we pass the
9670          * driver instance to the interrupt handler which
9671          * will handle both the slowpath and fastpath.
9672          */
9673         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9674                                  (INTR_TYPE_NET | INTR_MPSAFE),
9675                                  NULL, bxe_intr_legacy, sc,
9676                                  &sc->intr[0].tag)) != 0) {
9677             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9678             goto bxe_interrupt_attach_exit;
9679         }
9680
9681     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9682         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9683
9684         /*
9685          * Setup the interrupt handler. Note that we pass the
9686          * driver instance to the interrupt handler which
9687          * will handle both the slowpath and fastpath.
9688          */
9689         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9690                                  (INTR_TYPE_NET | INTR_MPSAFE),
9691                                  NULL, bxe_intr_legacy, sc,
9692                                  &sc->intr[0].tag)) != 0) {
9693             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9694             goto bxe_interrupt_attach_exit;
9695         }
9696     }
9697
9698 bxe_interrupt_attach_exit:
9699
9700     return (rc);
9701 }
9702
9703 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9704 static int  bxe_init_hw_common(struct bxe_softc *sc);
9705 static int  bxe_init_hw_port(struct bxe_softc *sc);
9706 static int  bxe_init_hw_func(struct bxe_softc *sc);
9707 static void bxe_reset_common(struct bxe_softc *sc);
9708 static void bxe_reset_port(struct bxe_softc *sc);
9709 static void bxe_reset_func(struct bxe_softc *sc);
9710 static int  bxe_gunzip_init(struct bxe_softc *sc);
9711 static void bxe_gunzip_end(struct bxe_softc *sc);
9712 static int  bxe_init_firmware(struct bxe_softc *sc);
9713 static void bxe_release_firmware(struct bxe_softc *sc);
9714
9715 static struct
9716 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9717     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9718     .init_hw_cmn      = bxe_init_hw_common,
9719     .init_hw_port     = bxe_init_hw_port,
9720     .init_hw_func     = bxe_init_hw_func,
9721
9722     .reset_hw_cmn     = bxe_reset_common,
9723     .reset_hw_port    = bxe_reset_port,
9724     .reset_hw_func    = bxe_reset_func,
9725
9726     .gunzip_init      = bxe_gunzip_init,
9727     .gunzip_end       = bxe_gunzip_end,
9728
9729     .init_fw          = bxe_init_firmware,
9730     .release_fw       = bxe_release_firmware,
9731 };
9732
9733 static void
9734 bxe_init_func_obj(struct bxe_softc *sc)
9735 {
9736     sc->dmae_ready = 0;
9737
9738     ecore_init_func_obj(sc,
9739                         &sc->func_obj,
9740                         BXE_SP(sc, func_rdata),
9741                         BXE_SP_MAPPING(sc, func_rdata),
9742                         BXE_SP(sc, func_afex_rdata),
9743                         BXE_SP_MAPPING(sc, func_afex_rdata),
9744                         &bxe_func_sp_drv);
9745 }
9746
9747 static int
9748 bxe_init_hw(struct bxe_softc *sc,
9749             uint32_t         load_code)
9750 {
9751     struct ecore_func_state_params func_params = { NULL };
9752     int rc;
9753
9754     /* prepare the parameters for function state transitions */
9755     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9756
9757     func_params.f_obj = &sc->func_obj;
9758     func_params.cmd = ECORE_F_CMD_HW_INIT;
9759
9760     func_params.params.hw_init.load_phase = load_code;
9761
9762     /*
9763      * Via a plethora of function pointers, we will eventually reach
9764      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9765      */
9766     rc = ecore_func_state_change(sc, &func_params);
9767
9768     return (rc);
9769 }
9770
9771 static void
9772 bxe_fill(struct bxe_softc *sc,
9773          uint32_t         addr,
9774          int              fill,
9775          uint32_t         len)
9776 {
9777     uint32_t i;
9778
9779     if (!(len % 4) && !(addr % 4)) {
9780         for (i = 0; i < len; i += 4) {
9781             REG_WR(sc, (addr + i), fill);
9782         }
9783     } else {
9784         for (i = 0; i < len; i++) {
9785             REG_WR8(sc, (addr + i), fill);
9786         }
9787     }
9788 }
9789
9790 /* writes FP SP data to FW - data_size in dwords */
9791 static void
9792 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9793                   int              fw_sb_id,
9794                   uint32_t         *sb_data_p,
9795                   uint32_t         data_size)
9796 {
9797     int index;
9798
9799     for (index = 0; index < data_size; index++) {
9800         REG_WR(sc,
9801                (BAR_CSTRORM_INTMEM +
9802                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9803                 (sizeof(uint32_t) * index)),
9804                *(sb_data_p + index));
9805     }
9806 }
9807
9808 static void
9809 bxe_zero_fp_sb(struct bxe_softc *sc,
9810                int              fw_sb_id)
9811 {
9812     struct hc_status_block_data_e2 sb_data_e2;
9813     struct hc_status_block_data_e1x sb_data_e1x;
9814     uint32_t *sb_data_p;
9815     uint32_t data_size = 0;
9816
9817     if (!CHIP_IS_E1x(sc)) {
9818         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9819         sb_data_e2.common.state = SB_DISABLED;
9820         sb_data_e2.common.p_func.vf_valid = FALSE;
9821         sb_data_p = (uint32_t *)&sb_data_e2;
9822         data_size = (sizeof(struct hc_status_block_data_e2) /
9823                      sizeof(uint32_t));
9824     } else {
9825         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9826         sb_data_e1x.common.state = SB_DISABLED;
9827         sb_data_e1x.common.p_func.vf_valid = FALSE;
9828         sb_data_p = (uint32_t *)&sb_data_e1x;
9829         data_size = (sizeof(struct hc_status_block_data_e1x) /
9830                      sizeof(uint32_t));
9831     }
9832
9833     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9834
9835     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9836              0, CSTORM_STATUS_BLOCK_SIZE);
9837     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9838              0, CSTORM_SYNC_BLOCK_SIZE);
9839 }
9840
9841 static void
9842 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9843                   struct hc_sp_status_block_data *sp_sb_data)
9844 {
9845     int i;
9846
9847     for (i = 0;
9848          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9849          i++) {
9850         REG_WR(sc,
9851                (BAR_CSTRORM_INTMEM +
9852                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9853                 (i * sizeof(uint32_t))),
9854                *((uint32_t *)sp_sb_data + i));
9855     }
9856 }
9857
9858 static void
9859 bxe_zero_sp_sb(struct bxe_softc *sc)
9860 {
9861     struct hc_sp_status_block_data sp_sb_data;
9862
9863     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9864
9865     sp_sb_data.state           = SB_DISABLED;
9866     sp_sb_data.p_func.vf_valid = FALSE;
9867
9868     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9869
9870     bxe_fill(sc,
9871              (BAR_CSTRORM_INTMEM +
9872               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9873               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9874     bxe_fill(sc,
9875              (BAR_CSTRORM_INTMEM +
9876               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9877               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9878 }
9879
9880 static void
9881 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9882                              int                       igu_sb_id,
9883                              int                       igu_seg_id)
9884 {
9885     hc_sm->igu_sb_id      = igu_sb_id;
9886     hc_sm->igu_seg_id     = igu_seg_id;
9887     hc_sm->timer_value    = 0xFF;
9888     hc_sm->time_to_expire = 0xFFFFFFFF;
9889 }
9890
9891 static void
9892 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9893 {
9894     /* zero out state machine indices */
9895
9896     /* rx indices */
9897     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9898
9899     /* tx indices */
9900     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9901     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9902     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9903     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9904
9905     /* map indices */
9906
9907     /* rx indices */
9908     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9909         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9910
9911     /* tx indices */
9912     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9913         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9914     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9915         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9916     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9917         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9918     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9919         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9920 }
9921
9922 static void
9923 bxe_init_sb(struct bxe_softc *sc,
9924             bus_addr_t       busaddr,
9925             int              vfid,
9926             uint8_t          vf_valid,
9927             int              fw_sb_id,
9928             int              igu_sb_id)
9929 {
9930     struct hc_status_block_data_e2  sb_data_e2;
9931     struct hc_status_block_data_e1x sb_data_e1x;
9932     struct hc_status_block_sm       *hc_sm_p;
9933     uint32_t *sb_data_p;
9934     int igu_seg_id;
9935     int data_size;
9936
9937     if (CHIP_INT_MODE_IS_BC(sc)) {
9938         igu_seg_id = HC_SEG_ACCESS_NORM;
9939     } else {
9940         igu_seg_id = IGU_SEG_ACCESS_NORM;
9941     }
9942
9943     bxe_zero_fp_sb(sc, fw_sb_id);
9944
9945     if (!CHIP_IS_E1x(sc)) {
9946         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9947         sb_data_e2.common.state = SB_ENABLED;
9948         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9949         sb_data_e2.common.p_func.vf_id = vfid;
9950         sb_data_e2.common.p_func.vf_valid = vf_valid;
9951         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9952         sb_data_e2.common.same_igu_sb_1b = TRUE;
9953         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9954         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9955         hc_sm_p = sb_data_e2.common.state_machine;
9956         sb_data_p = (uint32_t *)&sb_data_e2;
9957         data_size = (sizeof(struct hc_status_block_data_e2) /
9958                      sizeof(uint32_t));
9959         bxe_map_sb_state_machines(sb_data_e2.index_data);
9960     } else {
9961         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9962         sb_data_e1x.common.state = SB_ENABLED;
9963         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9964         sb_data_e1x.common.p_func.vf_id = 0xff;
9965         sb_data_e1x.common.p_func.vf_valid = FALSE;
9966         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9967         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9968         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9969         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9970         hc_sm_p = sb_data_e1x.common.state_machine;
9971         sb_data_p = (uint32_t *)&sb_data_e1x;
9972         data_size = (sizeof(struct hc_status_block_data_e1x) /
9973                      sizeof(uint32_t));
9974         bxe_map_sb_state_machines(sb_data_e1x.index_data);
9975     }
9976
9977     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
9978     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
9979
9980     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
9981
9982     /* write indices to HW - PCI guarantees endianity of regpairs */
9983     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9984 }
9985
9986 static inline uint8_t
9987 bxe_fp_qzone_id(struct bxe_fastpath *fp)
9988 {
9989     if (CHIP_IS_E1x(fp->sc)) {
9990         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
9991     } else {
9992         return (fp->cl_id);
9993     }
9994 }
9995
9996 static inline uint32_t
9997 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
9998                            struct bxe_fastpath *fp)
9999 {
10000     uint32_t offset = BAR_USTRORM_INTMEM;
10001
10002 #if 0
10003     if (IS_VF(sc)) {
10004         return (PXP_VF_ADDR_USDM_QUEUES_START +
10005                 (sc->acquire_resp.resc.hw_qid[fp->index] *
10006                  sizeof(struct ustorm_queue_zone_data)));
10007     } else
10008 #endif
10009     if (!CHIP_IS_E1x(sc)) {
10010         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
10011     } else {
10012         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
10013     }
10014
10015     return (offset);
10016 }
10017
10018 static void
10019 bxe_init_eth_fp(struct bxe_softc *sc,
10020                 int              idx)
10021 {
10022     struct bxe_fastpath *fp = &sc->fp[idx];
10023     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
10024     unsigned long q_type = 0;
10025     int cos;
10026
10027     fp->sc    = sc;
10028     fp->index = idx;
10029
10030     snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
10031              "bxe%d_fp%d_tx_lock", sc->unit, idx);
10032     mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
10033
10034     snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
10035              "bxe%d_fp%d_rx_lock", sc->unit, idx);
10036     mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
10037
10038     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
10039     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
10040
10041     fp->cl_id = (CHIP_IS_E1x(sc)) ?
10042                     (SC_L_ID(sc) + idx) :
10043                     /* want client ID same as IGU SB ID for non-E1 */
10044                     fp->igu_sb_id;
10045     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
10046
10047     /* setup sb indices */
10048     if (!CHIP_IS_E1x(sc)) {
10049         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
10050         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
10051     } else {
10052         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
10053         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
10054     }
10055
10056     /* init shortcut */
10057     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
10058
10059     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
10060
10061     /*
10062      * XXX If multiple CoS is ever supported then each fastpath structure
10063      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
10064      */
10065     for (cos = 0; cos < sc->max_cos; cos++) {
10066         cids[cos] = idx;
10067     }
10068     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
10069
10070     /* nothing more for a VF to do */
10071     if (IS_VF(sc)) {
10072         return;
10073     }
10074
10075     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
10076                 fp->fw_sb_id, fp->igu_sb_id);
10077
10078     bxe_update_fp_sb_idx(fp);
10079
10080     /* Configure Queue State object */
10081     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
10082     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
10083
10084     ecore_init_queue_obj(sc,
10085                          &sc->sp_objs[idx].q_obj,
10086                          fp->cl_id,
10087                          cids,
10088                          sc->max_cos,
10089                          SC_FUNC(sc),
10090                          BXE_SP(sc, q_rdata),
10091                          BXE_SP_MAPPING(sc, q_rdata),
10092                          q_type);
10093
10094     /* configure classification DBs */
10095     ecore_init_mac_obj(sc,
10096                        &sc->sp_objs[idx].mac_obj,
10097                        fp->cl_id,
10098                        idx,
10099                        SC_FUNC(sc),
10100                        BXE_SP(sc, mac_rdata),
10101                        BXE_SP_MAPPING(sc, mac_rdata),
10102                        ECORE_FILTER_MAC_PENDING,
10103                        &sc->sp_state,
10104                        ECORE_OBJ_TYPE_RX_TX,
10105                        &sc->macs_pool);
10106
10107     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
10108           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
10109 }
10110
10111 static inline void
10112 bxe_update_rx_prod(struct bxe_softc    *sc,
10113                    struct bxe_fastpath *fp,
10114                    uint16_t            rx_bd_prod,
10115                    uint16_t            rx_cq_prod,
10116                    uint16_t            rx_sge_prod)
10117 {
10118     struct ustorm_eth_rx_producers rx_prods = { 0 };
10119     uint32_t i;
10120
10121     /* update producers */
10122     rx_prods.bd_prod  = rx_bd_prod;
10123     rx_prods.cqe_prod = rx_cq_prod;
10124     rx_prods.sge_prod = rx_sge_prod;
10125
10126     /*
10127      * Make sure that the BD and SGE data is updated before updating the
10128      * producers since FW might read the BD/SGE right after the producer
10129      * is updated.
10130      * This is only applicable for weak-ordered memory model archs such
10131      * as IA-64. The following barrier is also mandatory since FW will
10132      * assumes BDs must have buffers.
10133      */
10134     wmb();
10135
10136     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
10137         REG_WR(sc,
10138                (fp->ustorm_rx_prods_offset + (i * 4)),
10139                ((uint32_t *)&rx_prods)[i]);
10140     }
10141
10142     wmb(); /* keep prod updates ordered */
10143
10144     BLOGD(sc, DBG_RX,
10145           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
10146           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
10147 }
10148
10149 static void
10150 bxe_init_rx_rings(struct bxe_softc *sc)
10151 {
10152     struct bxe_fastpath *fp;
10153     int i;
10154
10155     for (i = 0; i < sc->num_queues; i++) {
10156         fp = &sc->fp[i];
10157
10158         fp->rx_bd_cons = 0;
10159
10160         /*
10161          * Activate the BD ring...
10162          * Warning, this will generate an interrupt (to the TSTORM)
10163          * so this can only be done after the chip is initialized
10164          */
10165         bxe_update_rx_prod(sc, fp,
10166                            fp->rx_bd_prod,
10167                            fp->rx_cq_prod,
10168                            fp->rx_sge_prod);
10169
10170         if (i != 0) {
10171             continue;
10172         }
10173
10174         if (CHIP_IS_E1(sc)) {
10175             REG_WR(sc,
10176                    (BAR_USTRORM_INTMEM +
10177                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
10178                    U64_LO(fp->rcq_dma.paddr));
10179             REG_WR(sc,
10180                    (BAR_USTRORM_INTMEM +
10181                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
10182                    U64_HI(fp->rcq_dma.paddr));
10183         }
10184     }
10185 }
10186
10187 static void
10188 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
10189 {
10190     SET_FLAG(fp->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
10191     fp->tx_db.data.zero_fill1 = 0;
10192     fp->tx_db.data.prod = 0;
10193
10194     fp->tx_pkt_prod = 0;
10195     fp->tx_pkt_cons = 0;
10196     fp->tx_bd_prod = 0;
10197     fp->tx_bd_cons = 0;
10198     fp->eth_q_stats.tx_pkts = 0;
10199 }
10200
10201 static inline void
10202 bxe_init_tx_rings(struct bxe_softc *sc)
10203 {
10204     int i;
10205
10206     for (i = 0; i < sc->num_queues; i++) {
10207 #if 0
10208         uint8_t cos;
10209         for (cos = 0; cos < sc->max_cos; cos++) {
10210             bxe_init_tx_ring_one(&sc->fp[i].txdata[cos]);
10211         }
10212 #else
10213         bxe_init_tx_ring_one(&sc->fp[i]);
10214 #endif
10215     }
10216 }
10217
10218 static void
10219 bxe_init_def_sb(struct bxe_softc *sc)
10220 {
10221     struct host_sp_status_block *def_sb = sc->def_sb;
10222     bus_addr_t mapping = sc->def_sb_dma.paddr;
10223     int igu_sp_sb_index;
10224     int igu_seg_id;
10225     int port = SC_PORT(sc);
10226     int func = SC_FUNC(sc);
10227     int reg_offset, reg_offset_en5;
10228     uint64_t section;
10229     int index, sindex;
10230     struct hc_sp_status_block_data sp_sb_data;
10231
10232     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
10233
10234     if (CHIP_INT_MODE_IS_BC(sc)) {
10235         igu_sp_sb_index = DEF_SB_IGU_ID;
10236         igu_seg_id = HC_SEG_ACCESS_DEF;
10237     } else {
10238         igu_sp_sb_index = sc->igu_dsb_id;
10239         igu_seg_id = IGU_SEG_ACCESS_DEF;
10240     }
10241
10242     /* attentions */
10243     section = ((uint64_t)mapping +
10244                offsetof(struct host_sp_status_block, atten_status_block));
10245     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
10246     sc->attn_state = 0;
10247
10248     reg_offset = (port) ?
10249                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
10250                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
10251     reg_offset_en5 = (port) ?
10252                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
10253                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
10254
10255     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
10256         /* take care of sig[0]..sig[4] */
10257         for (sindex = 0; sindex < 4; sindex++) {
10258             sc->attn_group[index].sig[sindex] =
10259                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
10260         }
10261
10262         if (!CHIP_IS_E1x(sc)) {
10263             /*
10264              * enable5 is separate from the rest of the registers,
10265              * and the address skip is 4 and not 16 between the
10266              * different groups
10267              */
10268             sc->attn_group[index].sig[4] =
10269                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
10270         } else {
10271             sc->attn_group[index].sig[4] = 0;
10272         }
10273     }
10274
10275     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10276         reg_offset = (port) ?
10277                          HC_REG_ATTN_MSG1_ADDR_L :
10278                          HC_REG_ATTN_MSG0_ADDR_L;
10279         REG_WR(sc, reg_offset, U64_LO(section));
10280         REG_WR(sc, (reg_offset + 4), U64_HI(section));
10281     } else if (!CHIP_IS_E1x(sc)) {
10282         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
10283         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
10284     }
10285
10286     section = ((uint64_t)mapping +
10287                offsetof(struct host_sp_status_block, sp_sb));
10288
10289     bxe_zero_sp_sb(sc);
10290
10291     /* PCI guarantees endianity of regpair */
10292     sp_sb_data.state           = SB_ENABLED;
10293     sp_sb_data.host_sb_addr.lo = U64_LO(section);
10294     sp_sb_data.host_sb_addr.hi = U64_HI(section);
10295     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
10296     sp_sb_data.igu_seg_id      = igu_seg_id;
10297     sp_sb_data.p_func.pf_id    = func;
10298     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
10299     sp_sb_data.p_func.vf_id    = 0xff;
10300
10301     bxe_wr_sp_sb_data(sc, &sp_sb_data);
10302
10303     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
10304 }
10305
10306 static void
10307 bxe_init_sp_ring(struct bxe_softc *sc)
10308 {
10309     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
10310     sc->spq_prod_idx = 0;
10311     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
10312     sc->spq_prod_bd = sc->spq;
10313     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
10314 }
10315
10316 static void
10317 bxe_init_eq_ring(struct bxe_softc *sc)
10318 {
10319     union event_ring_elem *elem;
10320     int i;
10321
10322     for (i = 1; i <= NUM_EQ_PAGES; i++) {
10323         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
10324
10325         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
10326                                                  BCM_PAGE_SIZE *
10327                                                  (i % NUM_EQ_PAGES)));
10328         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
10329                                                  BCM_PAGE_SIZE *
10330                                                  (i % NUM_EQ_PAGES)));
10331     }
10332
10333     sc->eq_cons    = 0;
10334     sc->eq_prod    = NUM_EQ_DESC;
10335     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
10336
10337     atomic_store_rel_long(&sc->eq_spq_left,
10338                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
10339                                NUM_EQ_DESC) - 1));
10340 }
10341
10342 static void
10343 bxe_init_internal_common(struct bxe_softc *sc)
10344 {
10345     int i;
10346
10347     if (IS_MF_SI(sc)) {
10348         /*
10349          * In switch independent mode, the TSTORM needs to accept
10350          * packets that failed classification, since approximate match
10351          * mac addresses aren't written to NIG LLH.
10352          */
10353         REG_WR8(sc,
10354                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10355                 2);
10356     } else if (!CHIP_IS_E1(sc)) { /* 57710 doesn't support MF */
10357         REG_WR8(sc,
10358                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10359                 0);
10360     }
10361
10362     /*
10363      * Zero this manually as its initialization is currently missing
10364      * in the initTool.
10365      */
10366     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
10367         REG_WR(sc,
10368                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
10369                0);
10370     }
10371
10372     if (!CHIP_IS_E1x(sc)) {
10373         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
10374                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
10375     }
10376 }
10377
10378 static void
10379 bxe_init_internal(struct bxe_softc *sc,
10380                   uint32_t         load_code)
10381 {
10382     switch (load_code) {
10383     case FW_MSG_CODE_DRV_LOAD_COMMON:
10384     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
10385         bxe_init_internal_common(sc);
10386         /* no break */
10387
10388     case FW_MSG_CODE_DRV_LOAD_PORT:
10389         /* nothing to do */
10390         /* no break */
10391
10392     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
10393         /* internal memory per function is initialized inside bxe_pf_init */
10394         break;
10395
10396     default:
10397         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
10398         break;
10399     }
10400 }
10401
10402 static void
10403 storm_memset_func_cfg(struct bxe_softc                         *sc,
10404                       struct tstorm_eth_function_common_config *tcfg,
10405                       uint16_t                                  abs_fid)
10406 {
10407     uint32_t addr;
10408     size_t size;
10409
10410     addr = (BAR_TSTRORM_INTMEM +
10411             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
10412     size = sizeof(struct tstorm_eth_function_common_config);
10413     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
10414 }
10415
10416 static void
10417 bxe_func_init(struct bxe_softc            *sc,
10418               struct bxe_func_init_params *p)
10419 {
10420     struct tstorm_eth_function_common_config tcfg = { 0 };
10421
10422     if (CHIP_IS_E1x(sc)) {
10423         storm_memset_func_cfg(sc, &tcfg, p->func_id);
10424     }
10425
10426     /* Enable the function in the FW */
10427     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
10428     storm_memset_func_en(sc, p->func_id, 1);
10429
10430     /* spq */
10431     if (p->func_flgs & FUNC_FLG_SPQ) {
10432         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
10433         REG_WR(sc,
10434                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
10435                p->spq_prod);
10436     }
10437 }
10438
10439 /*
10440  * Calculates the sum of vn_min_rates.
10441  * It's needed for further normalizing of the min_rates.
10442  * Returns:
10443  *   sum of vn_min_rates.
10444  *     or
10445  *   0 - if all the min_rates are 0.
10446  * In the later case fainess algorithm should be deactivated.
10447  * If all min rates are not zero then those that are zeroes will be set to 1.
10448  */
10449 static void
10450 bxe_calc_vn_min(struct bxe_softc       *sc,
10451                 struct cmng_init_input *input)
10452 {
10453     uint32_t vn_cfg;
10454     uint32_t vn_min_rate;
10455     int all_zero = 1;
10456     int vn;
10457
10458     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10459         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10460         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
10461                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
10462
10463         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10464             /* skip hidden VNs */
10465             vn_min_rate = 0;
10466         } else if (!vn_min_rate) {
10467             /* If min rate is zero - set it to 100 */
10468             vn_min_rate = DEF_MIN_RATE;
10469         } else {
10470             all_zero = 0;
10471         }
10472
10473         input->vnic_min_rate[vn] = vn_min_rate;
10474     }
10475
10476     /* if ETS or all min rates are zeros - disable fairness */
10477     if (BXE_IS_ETS_ENABLED(sc)) {
10478         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10479         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10480     } else if (all_zero) {
10481         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10482         BLOGD(sc, DBG_LOAD,
10483               "Fariness disabled (all MIN values are zeroes)\n");
10484     } else {
10485         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10486     }
10487 }
10488
10489 static inline uint16_t
10490 bxe_extract_max_cfg(struct bxe_softc *sc,
10491                     uint32_t         mf_cfg)
10492 {
10493     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10494                         FUNC_MF_CFG_MAX_BW_SHIFT);
10495
10496     if (!max_cfg) {
10497         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10498         max_cfg = 100;
10499     }
10500
10501     return (max_cfg);
10502 }
10503
10504 static void
10505 bxe_calc_vn_max(struct bxe_softc       *sc,
10506                 int                    vn,
10507                 struct cmng_init_input *input)
10508 {
10509     uint16_t vn_max_rate;
10510     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10511     uint32_t max_cfg;
10512
10513     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10514         vn_max_rate = 0;
10515     } else {
10516         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10517
10518         if (IS_MF_SI(sc)) {
10519             /* max_cfg in percents of linkspeed */
10520             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10521         } else { /* SD modes */
10522             /* max_cfg is absolute in 100Mb units */
10523             vn_max_rate = (max_cfg * 100);
10524         }
10525     }
10526
10527     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10528
10529     input->vnic_max_rate[vn] = vn_max_rate;
10530 }
10531
10532 static void
10533 bxe_cmng_fns_init(struct bxe_softc *sc,
10534                   uint8_t          read_cfg,
10535                   uint8_t          cmng_type)
10536 {
10537     struct cmng_init_input input;
10538     int vn;
10539
10540     memset(&input, 0, sizeof(struct cmng_init_input));
10541
10542     input.port_rate = sc->link_vars.line_speed;
10543
10544     if (cmng_type == CMNG_FNS_MINMAX) {
10545         /* read mf conf from shmem */
10546         if (read_cfg) {
10547             bxe_read_mf_cfg(sc);
10548         }
10549
10550         /* get VN min rate and enable fairness if not 0 */
10551         bxe_calc_vn_min(sc, &input);
10552
10553         /* get VN max rate */
10554         if (sc->port.pmf) {
10555             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10556                 bxe_calc_vn_max(sc, vn, &input);
10557             }
10558         }
10559
10560         /* always enable rate shaping and fairness */
10561         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10562
10563         ecore_init_cmng(&input, &sc->cmng);
10564         return;
10565     }
10566
10567     /* rate shaping and fairness are disabled */
10568     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10569 }
10570
10571 static int
10572 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10573 {
10574     if (CHIP_REV_IS_SLOW(sc)) {
10575         return (CMNG_FNS_NONE);
10576     }
10577
10578     if (IS_MF(sc)) {
10579         return (CMNG_FNS_MINMAX);
10580     }
10581
10582     return (CMNG_FNS_NONE);
10583 }
10584
10585 static void
10586 storm_memset_cmng(struct bxe_softc *sc,
10587                   struct cmng_init *cmng,
10588                   uint8_t          port)
10589 {
10590     int vn;
10591     int func;
10592     uint32_t addr;
10593     size_t size;
10594
10595     addr = (BAR_XSTRORM_INTMEM +
10596             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10597     size = sizeof(struct cmng_struct_per_port);
10598     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10599
10600     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10601         func = func_by_vn(sc, vn);
10602
10603         addr = (BAR_XSTRORM_INTMEM +
10604                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10605         size = sizeof(struct rate_shaping_vars_per_vn);
10606         ecore_storm_memset_struct(sc, addr, size,
10607                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10608
10609         addr = (BAR_XSTRORM_INTMEM +
10610                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10611         size = sizeof(struct fairness_vars_per_vn);
10612         ecore_storm_memset_struct(sc, addr, size,
10613                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10614     }
10615 }
10616
10617 static void
10618 bxe_pf_init(struct bxe_softc *sc)
10619 {
10620     struct bxe_func_init_params func_init = { 0 };
10621     struct event_ring_data eq_data = { { 0 } };
10622     uint16_t flags;
10623
10624     if (!CHIP_IS_E1x(sc)) {
10625         /* reset IGU PF statistics: MSIX + ATTN */
10626         /* PF */
10627         REG_WR(sc,
10628                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10629                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10630                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10631                0);
10632         /* ATTN */
10633         REG_WR(sc,
10634                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10635                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10636                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10637                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10638                0);
10639     }
10640
10641     /* function setup flags */
10642     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10643
10644     /*
10645      * This flag is relevant for E1x only.
10646      * E2 doesn't have a TPA configuration in a function level.
10647      */
10648     flags |= (sc->ifnet->if_capenable & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10649
10650     func_init.func_flgs = flags;
10651     func_init.pf_id     = SC_FUNC(sc);
10652     func_init.func_id   = SC_FUNC(sc);
10653     func_init.spq_map   = sc->spq_dma.paddr;
10654     func_init.spq_prod  = sc->spq_prod_idx;
10655
10656     bxe_func_init(sc, &func_init);
10657
10658     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10659
10660     /*
10661      * Congestion management values depend on the link rate.
10662      * There is no active link so initial link rate is set to 10Gbps.
10663      * When the link comes up the congestion management values are
10664      * re-calculated according to the actual link rate.
10665      */
10666     sc->link_vars.line_speed = SPEED_10000;
10667     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10668
10669     /* Only the PMF sets the HW */
10670     if (sc->port.pmf) {
10671         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10672     }
10673
10674     /* init Event Queue - PCI bus guarantees correct endainity */
10675     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10676     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10677     eq_data.producer     = sc->eq_prod;
10678     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10679     eq_data.sb_id        = DEF_SB_ID;
10680     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10681 }
10682
10683 static void
10684 bxe_hc_int_enable(struct bxe_softc *sc)
10685 {
10686     int port = SC_PORT(sc);
10687     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10688     uint32_t val = REG_RD(sc, addr);
10689     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10690     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10691                            (sc->intr_count == 1)) ? TRUE : FALSE;
10692     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10693
10694     if (msix) {
10695         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10696                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10697         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10698                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10699         if (single_msix) {
10700             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10701         }
10702     } else if (msi) {
10703         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10704         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10705                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10706                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10707     } else {
10708         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10709                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10710                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10711                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10712
10713         if (!CHIP_IS_E1(sc)) {
10714             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10715                   val, port, addr);
10716
10717             REG_WR(sc, addr, val);
10718
10719             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10720         }
10721     }
10722
10723     if (CHIP_IS_E1(sc)) {
10724         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10725     }
10726
10727     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10728           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10729
10730     REG_WR(sc, addr, val);
10731
10732     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10733     mb();
10734
10735     if (!CHIP_IS_E1(sc)) {
10736         /* init leading/trailing edge */
10737         if (IS_MF(sc)) {
10738             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10739             if (sc->port.pmf) {
10740                 /* enable nig and gpio3 attention */
10741                 val |= 0x1100;
10742             }
10743         } else {
10744             val = 0xffff;
10745         }
10746
10747         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10748         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10749     }
10750
10751     /* make sure that interrupts are indeed enabled from here on */
10752     mb();
10753 }
10754
10755 static void
10756 bxe_igu_int_enable(struct bxe_softc *sc)
10757 {
10758     uint32_t val;
10759     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10760     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10761                            (sc->intr_count == 1)) ? TRUE : FALSE;
10762     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10763
10764     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10765
10766     if (msix) {
10767         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10768                  IGU_PF_CONF_SINGLE_ISR_EN);
10769         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10770                 IGU_PF_CONF_ATTN_BIT_EN);
10771         if (single_msix) {
10772             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10773         }
10774     } else if (msi) {
10775         val &= ~IGU_PF_CONF_INT_LINE_EN;
10776         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10777                 IGU_PF_CONF_ATTN_BIT_EN |
10778                 IGU_PF_CONF_SINGLE_ISR_EN);
10779     } else {
10780         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10781         val |= (IGU_PF_CONF_INT_LINE_EN |
10782                 IGU_PF_CONF_ATTN_BIT_EN |
10783                 IGU_PF_CONF_SINGLE_ISR_EN);
10784     }
10785
10786     /* clean previous status - need to configure igu prior to ack*/
10787     if ((!msix) || single_msix) {
10788         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10789         bxe_ack_int(sc);
10790     }
10791
10792     val |= IGU_PF_CONF_FUNC_EN;
10793
10794     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10795           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10796
10797     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10798
10799     mb();
10800
10801     /* init leading/trailing edge */
10802     if (IS_MF(sc)) {
10803         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10804         if (sc->port.pmf) {
10805             /* enable nig and gpio3 attention */
10806             val |= 0x1100;
10807         }
10808     } else {
10809         val = 0xffff;
10810     }
10811
10812     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10813     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10814
10815     /* make sure that interrupts are indeed enabled from here on */
10816     mb();
10817 }
10818
10819 static void
10820 bxe_int_enable(struct bxe_softc *sc)
10821 {
10822     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10823         bxe_hc_int_enable(sc);
10824     } else {
10825         bxe_igu_int_enable(sc);
10826     }
10827 }
10828
10829 static void
10830 bxe_hc_int_disable(struct bxe_softc *sc)
10831 {
10832     int port = SC_PORT(sc);
10833     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10834     uint32_t val = REG_RD(sc, addr);
10835
10836     /*
10837      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10838      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10839      * block
10840      */
10841     if (CHIP_IS_E1(sc)) {
10842         /*
10843          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10844          * to prevent from HC sending interrupts after we exit the function
10845          */
10846         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10847
10848         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10849                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10850                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10851     } else {
10852         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10853                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10854                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10855                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10856     }
10857
10858     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10859
10860     /* flush all outstanding writes */
10861     mb();
10862
10863     REG_WR(sc, addr, val);
10864     if (REG_RD(sc, addr) != val) {
10865         BLOGE(sc, "proper val not read from HC IGU!\n");
10866     }
10867 }
10868
10869 static void
10870 bxe_igu_int_disable(struct bxe_softc *sc)
10871 {
10872     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10873
10874     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10875              IGU_PF_CONF_INT_LINE_EN |
10876              IGU_PF_CONF_ATTN_BIT_EN);
10877
10878     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10879
10880     /* flush all outstanding writes */
10881     mb();
10882
10883     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10884     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10885         BLOGE(sc, "proper val not read from IGU!\n");
10886     }
10887 }
10888
10889 static void
10890 bxe_int_disable(struct bxe_softc *sc)
10891 {
10892     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10893         bxe_hc_int_disable(sc);
10894     } else {
10895         bxe_igu_int_disable(sc);
10896     }
10897 }
10898
10899 static void
10900 bxe_nic_init(struct bxe_softc *sc,
10901              int              load_code)
10902 {
10903     int i;
10904
10905     for (i = 0; i < sc->num_queues; i++) {
10906         bxe_init_eth_fp(sc, i);
10907     }
10908
10909     rmb(); /* ensure status block indices were read */
10910
10911     bxe_init_rx_rings(sc);
10912     bxe_init_tx_rings(sc);
10913
10914     if (IS_VF(sc)) {
10915         return;
10916     }
10917
10918     /* initialize MOD_ABS interrupts */
10919     elink_init_mod_abs_int(sc, &sc->link_vars,
10920                            sc->devinfo.chip_id,
10921                            sc->devinfo.shmem_base,
10922                            sc->devinfo.shmem2_base,
10923                            SC_PORT(sc));
10924
10925     bxe_init_def_sb(sc);
10926     bxe_update_dsb_idx(sc);
10927     bxe_init_sp_ring(sc);
10928     bxe_init_eq_ring(sc);
10929     bxe_init_internal(sc, load_code);
10930     bxe_pf_init(sc);
10931     bxe_stats_init(sc);
10932
10933     /* flush all before enabling interrupts */
10934     mb();
10935
10936     bxe_int_enable(sc);
10937
10938     /* check for SPIO5 */
10939     bxe_attn_int_deasserted0(sc,
10940                              REG_RD(sc,
10941                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10942                                      SC_PORT(sc)*4)) &
10943                              AEU_INPUTS_ATTN_BITS_SPIO5);
10944 }
10945
10946 static inline void
10947 bxe_init_objs(struct bxe_softc *sc)
10948 {
10949     /* mcast rules must be added to tx if tx switching is enabled */
10950     ecore_obj_type o_type =
10951         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10952                                          ECORE_OBJ_TYPE_RX;
10953
10954     /* RX_MODE controlling object */
10955     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10956
10957     /* multicast configuration controlling object */
10958     ecore_init_mcast_obj(sc,
10959                          &sc->mcast_obj,
10960                          sc->fp[0].cl_id,
10961                          sc->fp[0].index,
10962                          SC_FUNC(sc),
10963                          SC_FUNC(sc),
10964                          BXE_SP(sc, mcast_rdata),
10965                          BXE_SP_MAPPING(sc, mcast_rdata),
10966                          ECORE_FILTER_MCAST_PENDING,
10967                          &sc->sp_state,
10968                          o_type);
10969
10970     /* Setup CAM credit pools */
10971     ecore_init_mac_credit_pool(sc,
10972                                &sc->macs_pool,
10973                                SC_FUNC(sc),
10974                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10975                                                  VNICS_PER_PATH(sc));
10976
10977     ecore_init_vlan_credit_pool(sc,
10978                                 &sc->vlans_pool,
10979                                 SC_ABS_FUNC(sc) >> 1,
10980                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10981                                                   VNICS_PER_PATH(sc));
10982
10983     /* RSS configuration object */
10984     ecore_init_rss_config_obj(sc,
10985                               &sc->rss_conf_obj,
10986                               sc->fp[0].cl_id,
10987                               sc->fp[0].index,
10988                               SC_FUNC(sc),
10989                               SC_FUNC(sc),
10990                               BXE_SP(sc, rss_rdata),
10991                               BXE_SP_MAPPING(sc, rss_rdata),
10992                               ECORE_FILTER_RSS_CONF_PENDING,
10993                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
10994 }
10995
10996 /*
10997  * Initialize the function. This must be called before sending CLIENT_SETUP
10998  * for the first client.
10999  */
11000 static inline int
11001 bxe_func_start(struct bxe_softc *sc)
11002 {
11003     struct ecore_func_state_params func_params = { NULL };
11004     struct ecore_func_start_params *start_params = &func_params.params.start;
11005
11006     /* Prepare parameters for function state transitions */
11007     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
11008
11009     func_params.f_obj = &sc->func_obj;
11010     func_params.cmd = ECORE_F_CMD_START;
11011
11012     /* Function parameters */
11013     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
11014     start_params->sd_vlan_tag = OVLAN(sc);
11015
11016     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
11017         start_params->network_cos_mode = STATIC_COS;
11018     } else { /* CHIP_IS_E1X */
11019         start_params->network_cos_mode = FW_WRR;
11020     }
11021
11022     start_params->gre_tunnel_mode = 0;
11023     start_params->gre_tunnel_rss  = 0;
11024
11025     return (ecore_func_state_change(sc, &func_params));
11026 }
11027
11028 static int
11029 bxe_set_power_state(struct bxe_softc *sc,
11030                     uint8_t          state)
11031 {
11032     uint16_t pmcsr;
11033
11034     /* If there is no power capability, silently succeed */
11035     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
11036         BLOGW(sc, "No power capability\n");
11037         return (0);
11038     }
11039
11040     pmcsr = pci_read_config(sc->dev,
11041                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11042                             2);
11043
11044     switch (state) {
11045     case PCI_PM_D0:
11046         pci_write_config(sc->dev,
11047                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11048                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
11049
11050         if (pmcsr & PCIM_PSTAT_DMASK) {
11051             /* delay required during transition out of D3hot */
11052             DELAY(20000);
11053         }
11054
11055         break;
11056
11057     case PCI_PM_D3hot:
11058         /* XXX if there are other clients above don't shut down the power */
11059
11060         /* don't shut down the power for emulation and FPGA */
11061         if (CHIP_REV_IS_SLOW(sc)) {
11062             return (0);
11063         }
11064
11065         pmcsr &= ~PCIM_PSTAT_DMASK;
11066         pmcsr |= PCIM_PSTAT_D3;
11067
11068         if (sc->wol) {
11069             pmcsr |= PCIM_PSTAT_PMEENABLE;
11070         }
11071
11072         pci_write_config(sc->dev,
11073                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11074                          pmcsr, 4);
11075
11076         /*
11077          * No more memory access after this point until device is brought back
11078          * to D0 state.
11079          */
11080         break;
11081
11082     default:
11083         BLOGE(sc, "Can't support PCI power state = %d\n", state);
11084         return (-1);
11085     }
11086
11087     return (0);
11088 }
11089
11090
11091 /* return true if succeeded to acquire the lock */
11092 static uint8_t
11093 bxe_trylock_hw_lock(struct bxe_softc *sc,
11094                     uint32_t         resource)
11095 {
11096     uint32_t lock_status;
11097     uint32_t resource_bit = (1 << resource);
11098     int func = SC_FUNC(sc);
11099     uint32_t hw_lock_control_reg;
11100
11101     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
11102
11103     /* Validating that the resource is within range */
11104     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
11105         BLOGD(sc, DBG_LOAD,
11106               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
11107               resource, HW_LOCK_MAX_RESOURCE_VALUE);
11108         return (FALSE);
11109     }
11110
11111     if (func <= 5) {
11112         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
11113     } else {
11114         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
11115     }
11116
11117     /* try to acquire the lock */
11118     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
11119     lock_status = REG_RD(sc, hw_lock_control_reg);
11120     if (lock_status & resource_bit) {
11121         return (TRUE);
11122     }
11123
11124     BLOGE(sc, "Failed to get a resource lock 0x%x\n", resource);
11125
11126     return (FALSE);
11127 }
11128
11129 /*
11130  * Get the recovery leader resource id according to the engine this function
11131  * belongs to. Currently only only 2 engines is supported.
11132  */
11133 static int
11134 bxe_get_leader_lock_resource(struct bxe_softc *sc)
11135 {
11136     if (SC_PATH(sc)) {
11137         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
11138     } else {
11139         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
11140     }
11141 }
11142
11143 /* try to acquire a leader lock for current engine */
11144 static uint8_t
11145 bxe_trylock_leader_lock(struct bxe_softc *sc)
11146 {
11147     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11148 }
11149
11150 static int
11151 bxe_release_leader_lock(struct bxe_softc *sc)
11152 {
11153     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11154 }
11155
11156 /* close gates #2, #3 and #4 */
11157 static void
11158 bxe_set_234_gates(struct bxe_softc *sc,
11159                   uint8_t          close)
11160 {
11161     uint32_t val;
11162
11163     /* gates #2 and #4a are closed/opened for "not E1" only */
11164     if (!CHIP_IS_E1(sc)) {
11165         /* #4 */
11166         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
11167         /* #2 */
11168         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
11169     }
11170
11171     /* #3 */
11172     if (CHIP_IS_E1x(sc)) {
11173         /* prevent interrupts from HC on both ports */
11174         val = REG_RD(sc, HC_REG_CONFIG_1);
11175         REG_WR(sc, HC_REG_CONFIG_1,
11176                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
11177                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
11178
11179         val = REG_RD(sc, HC_REG_CONFIG_0);
11180         REG_WR(sc, HC_REG_CONFIG_0,
11181                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
11182                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
11183     } else {
11184         /* Prevent incomming interrupts in IGU */
11185         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
11186
11187         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
11188                (!close) ?
11189                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
11190                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
11191     }
11192
11193     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
11194           close ? "closing" : "opening");
11195
11196     wmb();
11197 }
11198
11199 /* poll for pending writes bit, it should get cleared in no more than 1s */
11200 static int
11201 bxe_er_poll_igu_vq(struct bxe_softc *sc)
11202 {
11203     uint32_t cnt = 1000;
11204     uint32_t pend_bits = 0;
11205
11206     do {
11207         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
11208
11209         if (pend_bits == 0) {
11210             break;
11211         }
11212
11213         DELAY(1000);
11214     } while (--cnt > 0);
11215
11216     if (cnt == 0) {
11217         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
11218         return (-1);
11219     }
11220
11221     return (0);
11222 }
11223
11224 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
11225
11226 static void
11227 bxe_clp_reset_prep(struct bxe_softc *sc,
11228                    uint32_t         *magic_val)
11229 {
11230     /* Do some magic... */
11231     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11232     *magic_val = val & SHARED_MF_CLP_MAGIC;
11233     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
11234 }
11235
11236 /* restore the value of the 'magic' bit */
11237 static void
11238 bxe_clp_reset_done(struct bxe_softc *sc,
11239                    uint32_t         magic_val)
11240 {
11241     /* Restore the 'magic' bit value... */
11242     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11243     MFCFG_WR(sc, shared_mf_config.clp_mb,
11244               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
11245 }
11246
11247 /* prepare for MCP reset, takes care of CLP configurations */
11248 static void
11249 bxe_reset_mcp_prep(struct bxe_softc *sc,
11250                    uint32_t         *magic_val)
11251 {
11252     uint32_t shmem;
11253     uint32_t validity_offset;
11254
11255     /* set `magic' bit in order to save MF config */
11256     if (!CHIP_IS_E1(sc)) {
11257         bxe_clp_reset_prep(sc, magic_val);
11258     }
11259
11260     /* get shmem offset */
11261     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11262     validity_offset =
11263         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
11264
11265     /* Clear validity map flags */
11266     if (shmem > 0) {
11267         REG_WR(sc, shmem + validity_offset, 0);
11268     }
11269 }
11270
11271 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
11272 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
11273
11274 static void
11275 bxe_mcp_wait_one(struct bxe_softc *sc)
11276 {
11277     /* special handling for emulation and FPGA (10 times longer) */
11278     if (CHIP_REV_IS_SLOW(sc)) {
11279         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
11280     } else {
11281         DELAY((MCP_ONE_TIMEOUT) * 1000);
11282     }
11283 }
11284
11285 /* initialize shmem_base and waits for validity signature to appear */
11286 static int
11287 bxe_init_shmem(struct bxe_softc *sc)
11288 {
11289     int cnt = 0;
11290     uint32_t val = 0;
11291
11292     do {
11293         sc->devinfo.shmem_base     =
11294         sc->link_params.shmem_base =
11295             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11296
11297         if (sc->devinfo.shmem_base) {
11298             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
11299             if (val & SHR_MEM_VALIDITY_MB)
11300                 return (0);
11301         }
11302
11303         bxe_mcp_wait_one(sc);
11304
11305     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
11306
11307     BLOGE(sc, "BAD MCP validity signature\n");
11308
11309     return (-1);
11310 }
11311
11312 static int
11313 bxe_reset_mcp_comp(struct bxe_softc *sc,
11314                    uint32_t         magic_val)
11315 {
11316     int rc = bxe_init_shmem(sc);
11317
11318     /* Restore the `magic' bit value */
11319     if (!CHIP_IS_E1(sc)) {
11320         bxe_clp_reset_done(sc, magic_val);
11321     }
11322
11323     return (rc);
11324 }
11325
11326 static void
11327 bxe_pxp_prep(struct bxe_softc *sc)
11328 {
11329     if (!CHIP_IS_E1(sc)) {
11330         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
11331         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
11332         wmb();
11333     }
11334 }
11335
11336 /*
11337  * Reset the whole chip except for:
11338  *      - PCIE core
11339  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
11340  *      - IGU
11341  *      - MISC (including AEU)
11342  *      - GRC
11343  *      - RBCN, RBCP
11344  */
11345 static void
11346 bxe_process_kill_chip_reset(struct bxe_softc *sc,
11347                             uint8_t          global)
11348 {
11349     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
11350     uint32_t global_bits2, stay_reset2;
11351
11352     /*
11353      * Bits that have to be set in reset_mask2 if we want to reset 'global'
11354      * (per chip) blocks.
11355      */
11356     global_bits2 =
11357         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
11358         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
11359
11360     /*
11361      * Don't reset the following blocks.
11362      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
11363      *            reset, as in 4 port device they might still be owned
11364      *            by the MCP (there is only one leader per path).
11365      */
11366     not_reset_mask1 =
11367         MISC_REGISTERS_RESET_REG_1_RST_HC |
11368         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
11369         MISC_REGISTERS_RESET_REG_1_RST_PXP;
11370
11371     not_reset_mask2 =
11372         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
11373         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
11374         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
11375         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
11376         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
11377         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
11378         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
11379         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
11380         MISC_REGISTERS_RESET_REG_2_RST_ATC |
11381         MISC_REGISTERS_RESET_REG_2_PGLC |
11382         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
11383         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
11384         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
11385         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
11386         MISC_REGISTERS_RESET_REG_2_UMAC0 |
11387         MISC_REGISTERS_RESET_REG_2_UMAC1;
11388
11389     /*
11390      * Keep the following blocks in reset:
11391      *  - all xxMACs are handled by the elink code.
11392      */
11393     stay_reset2 =
11394         MISC_REGISTERS_RESET_REG_2_XMAC |
11395         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
11396
11397     /* Full reset masks according to the chip */
11398     reset_mask1 = 0xffffffff;
11399
11400     if (CHIP_IS_E1(sc))
11401         reset_mask2 = 0xffff;
11402     else if (CHIP_IS_E1H(sc))
11403         reset_mask2 = 0x1ffff;
11404     else if (CHIP_IS_E2(sc))
11405         reset_mask2 = 0xfffff;
11406     else /* CHIP_IS_E3 */
11407         reset_mask2 = 0x3ffffff;
11408
11409     /* Don't reset global blocks unless we need to */
11410     if (!global)
11411         reset_mask2 &= ~global_bits2;
11412
11413     /*
11414      * In case of attention in the QM, we need to reset PXP
11415      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
11416      * because otherwise QM reset would release 'close the gates' shortly
11417      * before resetting the PXP, then the PSWRQ would send a write
11418      * request to PGLUE. Then when PXP is reset, PGLUE would try to
11419      * read the payload data from PSWWR, but PSWWR would not
11420      * respond. The write queue in PGLUE would stuck, dmae commands
11421      * would not return. Therefore it's important to reset the second
11422      * reset register (containing the
11423      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
11424      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
11425      * bit).
11426      */
11427     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
11428            reset_mask2 & (~not_reset_mask2));
11429
11430     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
11431            reset_mask1 & (~not_reset_mask1));
11432
11433     mb();
11434     wmb();
11435
11436     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
11437            reset_mask2 & (~stay_reset2));
11438
11439     mb();
11440     wmb();
11441
11442     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
11443     wmb();
11444 }
11445
11446 static int
11447 bxe_process_kill(struct bxe_softc *sc,
11448                  uint8_t          global)
11449 {
11450     int cnt = 1000;
11451     uint32_t val = 0;
11452     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
11453     uint32_t tags_63_32 = 0;
11454
11455     /* Empty the Tetris buffer, wait for 1s */
11456     do {
11457         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
11458         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
11459         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11460         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11461         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11462         if (CHIP_IS_E3(sc)) {
11463             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11464         }
11465
11466         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11467             ((port_is_idle_0 & 0x1) == 0x1) &&
11468             ((port_is_idle_1 & 0x1) == 0x1) &&
11469             (pgl_exp_rom2 == 0xffffffff) &&
11470             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11471             break;
11472         DELAY(1000);
11473     } while (cnt-- > 0);
11474
11475     if (cnt <= 0) {
11476         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11477                   "are still outstanding read requests after 1s! "
11478                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11479                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11480               sr_cnt, blk_cnt, port_is_idle_0,
11481               port_is_idle_1, pgl_exp_rom2);
11482         return (-1);
11483     }
11484
11485     mb();
11486
11487     /* Close gates #2, #3 and #4 */
11488     bxe_set_234_gates(sc, TRUE);
11489
11490     /* Poll for IGU VQs for 57712 and newer chips */
11491     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11492         return (-1);
11493     }
11494
11495     /* XXX indicate that "process kill" is in progress to MCP */
11496
11497     /* clear "unprepared" bit */
11498     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11499     mb();
11500
11501     /* Make sure all is written to the chip before the reset */
11502     wmb();
11503
11504     /*
11505      * Wait for 1ms to empty GLUE and PCI-E core queues,
11506      * PSWHST, GRC and PSWRD Tetris buffer.
11507      */
11508     DELAY(1000);
11509
11510     /* Prepare to chip reset: */
11511     /* MCP */
11512     if (global) {
11513         bxe_reset_mcp_prep(sc, &val);
11514     }
11515
11516     /* PXP */
11517     bxe_pxp_prep(sc);
11518     mb();
11519
11520     /* reset the chip */
11521     bxe_process_kill_chip_reset(sc, global);
11522     mb();
11523
11524     /* clear errors in PGB */
11525     if (!CHIP_IS_E1(sc))
11526         REG_WR(sc, PGLUE_B_REG_LATCHED_ERRORS_CLR, 0x7f);
11527
11528     /* Recover after reset: */
11529     /* MCP */
11530     if (global && bxe_reset_mcp_comp(sc, val)) {
11531         return (-1);
11532     }
11533
11534     /* XXX add resetting the NO_MCP mode DB here */
11535
11536     /* Open the gates #2, #3 and #4 */
11537     bxe_set_234_gates(sc, FALSE);
11538
11539     /* XXX
11540      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11541      * re-enable attentions
11542      */
11543
11544     return (0);
11545 }
11546
11547 static int
11548 bxe_leader_reset(struct bxe_softc *sc)
11549 {
11550     int rc = 0;
11551     uint8_t global = bxe_reset_is_global(sc);
11552     uint32_t load_code;
11553
11554     /*
11555      * If not going to reset MCP, load "fake" driver to reset HW while
11556      * driver is owner of the HW.
11557      */
11558     if (!global && !BXE_NOMCP(sc)) {
11559         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11560                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11561         if (!load_code) {
11562             BLOGE(sc, "MCP response failure, aborting\n");
11563             rc = -1;
11564             goto exit_leader_reset;
11565         }
11566
11567         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11568             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11569             BLOGE(sc, "MCP unexpected response, aborting\n");
11570             rc = -1;
11571             goto exit_leader_reset2;
11572         }
11573
11574         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11575         if (!load_code) {
11576             BLOGE(sc, "MCP response failure, aborting\n");
11577             rc = -1;
11578             goto exit_leader_reset2;
11579         }
11580     }
11581
11582     /* try to recover after the failure */
11583     if (bxe_process_kill(sc, global)) {
11584         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11585         rc = -1;
11586         goto exit_leader_reset2;
11587     }
11588
11589     /*
11590      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11591      * state.
11592      */
11593     bxe_set_reset_done(sc);
11594     if (global) {
11595         bxe_clear_reset_global(sc);
11596     }
11597
11598 exit_leader_reset2:
11599
11600     /* unload "fake driver" if it was loaded */
11601     if (!global && !BXE_NOMCP(sc)) {
11602         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11603         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11604     }
11605
11606 exit_leader_reset:
11607
11608     sc->is_leader = 0;
11609     bxe_release_leader_lock(sc);
11610
11611     mb();
11612     return (rc);
11613 }
11614
11615 /*
11616  * prepare INIT transition, parameters configured:
11617  *   - HC configuration
11618  *   - Queue's CDU context
11619  */
11620 static void
11621 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11622                    struct bxe_fastpath            *fp,
11623                    struct ecore_queue_init_params *init_params)
11624 {
11625     uint8_t cos;
11626     int cxt_index, cxt_offset;
11627
11628     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11629     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11630
11631     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11632     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11633
11634     /* HC rate */
11635     init_params->rx.hc_rate =
11636         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11637     init_params->tx.hc_rate =
11638         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11639
11640     /* FW SB ID */
11641     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11642
11643     /* CQ index among the SB indices */
11644     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11645     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11646
11647     /* set maximum number of COSs supported by this queue */
11648     init_params->max_cos = sc->max_cos;
11649
11650     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11651           fp->index, init_params->max_cos);
11652
11653     /* set the context pointers queue object */
11654     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11655         /* XXX change index/cid here if ever support multiple tx CoS */
11656         /* fp->txdata[cos]->cid */
11657         cxt_index = fp->index / ILT_PAGE_CIDS;
11658         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11659         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11660     }
11661 }
11662
11663 /* set flags that are common for the Tx-only and not normal connections */
11664 static unsigned long
11665 bxe_get_common_flags(struct bxe_softc    *sc,
11666                      struct bxe_fastpath *fp,
11667                      uint8_t             zero_stats)
11668 {
11669     unsigned long flags = 0;
11670
11671     /* PF driver will always initialize the Queue to an ACTIVE state */
11672     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11673
11674     /*
11675      * tx only connections collect statistics (on the same index as the
11676      * parent connection). The statistics are zeroed when the parent
11677      * connection is initialized.
11678      */
11679
11680     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11681     if (zero_stats) {
11682         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11683     }
11684
11685     /*
11686      * tx only connections can support tx-switching, though their
11687      * CoS-ness doesn't survive the loopback
11688      */
11689     if (sc->flags & BXE_TX_SWITCHING) {
11690         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11691     }
11692
11693     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11694
11695     return (flags);
11696 }
11697
11698 static unsigned long
11699 bxe_get_q_flags(struct bxe_softc    *sc,
11700                 struct bxe_fastpath *fp,
11701                 uint8_t             leading)
11702 {
11703     unsigned long flags = 0;
11704
11705     if (IS_MF_SD(sc)) {
11706         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11707     }
11708
11709     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11710         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11711         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11712 #if 0
11713         if (fp->mode == TPA_MODE_GRO)
11714             __set_bit(ECORE_Q_FLG_TPA_GRO, &flags);
11715 #endif
11716     }
11717
11718     if (leading) {
11719         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11720         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11721     }
11722
11723     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11724
11725 #if 0
11726     /* configure silent vlan removal */
11727     if (IS_MF_AFEX(sc)) {
11728         bxe_set_bit(ECORE_Q_FLG_SILENT_VLAN_REM, &flags);
11729     }
11730 #endif
11731
11732     /* merge with common flags */
11733     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11734 }
11735
11736 static void
11737 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11738                       struct bxe_fastpath               *fp,
11739                       struct ecore_general_setup_params *gen_init,
11740                       uint8_t                           cos)
11741 {
11742     gen_init->stat_id = bxe_stats_id(fp);
11743     gen_init->spcl_id = fp->cl_id;
11744     gen_init->mtu = sc->mtu;
11745     gen_init->cos = cos;
11746 }
11747
11748 static void
11749 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11750                  struct bxe_fastpath           *fp,
11751                  struct rxq_pause_params       *pause,
11752                  struct ecore_rxq_setup_params *rxq_init)
11753 {
11754     uint8_t max_sge = 0;
11755     uint16_t sge_sz = 0;
11756     uint16_t tpa_agg_size = 0;
11757
11758     pause->sge_th_lo = SGE_TH_LO(sc);
11759     pause->sge_th_hi = SGE_TH_HI(sc);
11760
11761     /* validate SGE ring has enough to cross high threshold */
11762     if (sc->dropless_fc &&
11763             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11764             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11765         BLOGW(sc, "sge ring threshold limit\n");
11766     }
11767
11768     /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11769     tpa_agg_size = (2 * sc->mtu);
11770     if (tpa_agg_size < sc->max_aggregation_size) {
11771         tpa_agg_size = sc->max_aggregation_size;
11772     }
11773
11774     max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11775     max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11776                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11777     sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11778
11779     /* pause - not for e1 */
11780     if (!CHIP_IS_E1(sc)) {
11781         pause->bd_th_lo = BD_TH_LO(sc);
11782         pause->bd_th_hi = BD_TH_HI(sc);
11783
11784         pause->rcq_th_lo = RCQ_TH_LO(sc);
11785         pause->rcq_th_hi = RCQ_TH_HI(sc);
11786
11787         /* validate rings have enough entries to cross high thresholds */
11788         if (sc->dropless_fc &&
11789             pause->bd_th_hi + FW_PREFETCH_CNT >
11790             sc->rx_ring_size) {
11791             BLOGW(sc, "rx bd ring threshold limit\n");
11792         }
11793
11794         if (sc->dropless_fc &&
11795             pause->rcq_th_hi + FW_PREFETCH_CNT >
11796             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11797             BLOGW(sc, "rcq ring threshold limit\n");
11798         }
11799
11800         pause->pri_map = 1;
11801     }
11802
11803     /* rxq setup */
11804     rxq_init->dscr_map   = fp->rx_dma.paddr;
11805     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11806     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11807     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11808
11809     /*
11810      * This should be a maximum number of data bytes that may be
11811      * placed on the BD (not including paddings).
11812      */
11813     rxq_init->buf_sz = (fp->rx_buf_size -
11814                         IP_HEADER_ALIGNMENT_PADDING);
11815
11816     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11817     rxq_init->tpa_agg_sz      = tpa_agg_size;
11818     rxq_init->sge_buf_sz      = sge_sz;
11819     rxq_init->max_sges_pkt    = max_sge;
11820     rxq_init->rss_engine_id   = SC_FUNC(sc);
11821     rxq_init->mcast_engine_id = SC_FUNC(sc);
11822
11823     /*
11824      * Maximum number or simultaneous TPA aggregation for this Queue.
11825      * For PF Clients it should be the maximum available number.
11826      * VF driver(s) may want to define it to a smaller value.
11827      */
11828     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11829
11830     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11831     rxq_init->fw_sb_id = fp->fw_sb_id;
11832
11833     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11834
11835     /*
11836      * configure silent vlan removal
11837      * if multi function mode is afex, then mask default vlan
11838      */
11839     if (IS_MF_AFEX(sc)) {
11840         rxq_init->silent_removal_value =
11841             sc->devinfo.mf_info.afex_def_vlan_tag;
11842         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11843     }
11844 }
11845
11846 static void
11847 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11848                  struct bxe_fastpath           *fp,
11849                  struct ecore_txq_setup_params *txq_init,
11850                  uint8_t                       cos)
11851 {
11852     /*
11853      * XXX If multiple CoS is ever supported then each fastpath structure
11854      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11855      * fp->txdata[cos]->tx_dma.paddr;
11856      */
11857     txq_init->dscr_map     = fp->tx_dma.paddr;
11858     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11859     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11860     txq_init->fw_sb_id     = fp->fw_sb_id;
11861
11862     /*
11863      * set the TSS leading client id for TX classfication to the
11864      * leading RSS client id
11865      */
11866     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11867 }
11868
11869 /*
11870  * This function performs 2 steps in a queue state machine:
11871  *   1) RESET->INIT
11872  *   2) INIT->SETUP
11873  */
11874 static int
11875 bxe_setup_queue(struct bxe_softc    *sc,
11876                 struct bxe_fastpath *fp,
11877                 uint8_t             leading)
11878 {
11879     struct ecore_queue_state_params q_params = { NULL };
11880     struct ecore_queue_setup_params *setup_params =
11881                         &q_params.params.setup;
11882 #if 0
11883     struct ecore_queue_setup_tx_only_params *tx_only_params =
11884                         &q_params.params.tx_only;
11885     uint8_t tx_index;
11886 #endif
11887     int rc;
11888
11889     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11890
11891     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11892
11893     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11894
11895     /* we want to wait for completion in this context */
11896     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11897
11898     /* prepare the INIT parameters */
11899     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11900
11901     /* Set the command */
11902     q_params.cmd = ECORE_Q_CMD_INIT;
11903
11904     /* Change the state to INIT */
11905     rc = ecore_queue_state_change(sc, &q_params);
11906     if (rc) {
11907         BLOGE(sc, "Queue(%d) INIT failed\n", fp->index);
11908         return (rc);
11909     }
11910
11911     BLOGD(sc, DBG_LOAD, "init complete\n");
11912
11913     /* now move the Queue to the SETUP state */
11914     memset(setup_params, 0, sizeof(*setup_params));
11915
11916     /* set Queue flags */
11917     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11918
11919     /* set general SETUP parameters */
11920     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11921                           FIRST_TX_COS_INDEX);
11922
11923     bxe_pf_rx_q_prep(sc, fp,
11924                      &setup_params->pause_params,
11925                      &setup_params->rxq_params);
11926
11927     bxe_pf_tx_q_prep(sc, fp,
11928                      &setup_params->txq_params,
11929                      FIRST_TX_COS_INDEX);
11930
11931     /* Set the command */
11932     q_params.cmd = ECORE_Q_CMD_SETUP;
11933
11934     /* change the state to SETUP */
11935     rc = ecore_queue_state_change(sc, &q_params);
11936     if (rc) {
11937         BLOGE(sc, "Queue(%d) SETUP failed\n", fp->index);
11938         return (rc);
11939     }
11940
11941 #if 0
11942     /* loop through the relevant tx-only indices */
11943     for (tx_index = FIRST_TX_ONLY_COS_INDEX;
11944          tx_index < sc->max_cos;
11945          tx_index++) {
11946         /* prepare and send tx-only ramrod*/
11947         rc = bxe_setup_tx_only(sc, fp, &q_params,
11948                                tx_only_params, tx_index, leading);
11949         if (rc) {
11950             BLOGE(sc, "Queue(%d.%d) TX_ONLY_SETUP failed\n",
11951                   fp->index, tx_index);
11952             return (rc);
11953         }
11954     }
11955 #endif
11956
11957     return (rc);
11958 }
11959
11960 static int
11961 bxe_setup_leading(struct bxe_softc *sc)
11962 {
11963     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11964 }
11965
11966 static int
11967 bxe_config_rss_pf(struct bxe_softc            *sc,
11968                   struct ecore_rss_config_obj *rss_obj,
11969                   uint8_t                     config_hash)
11970 {
11971     struct ecore_config_rss_params params = { NULL };
11972     int i;
11973
11974     /*
11975      * Although RSS is meaningless when there is a single HW queue we
11976      * still need it enabled in order to have HW Rx hash generated.
11977      */
11978
11979     params.rss_obj = rss_obj;
11980
11981     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
11982
11983     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
11984
11985     /* RSS configuration */
11986     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
11987     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
11988     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
11989     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
11990     if (rss_obj->udp_rss_v4) {
11991         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
11992     }
11993     if (rss_obj->udp_rss_v6) {
11994         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
11995     }
11996
11997     /* Hash bits */
11998     params.rss_result_mask = MULTI_MASK;
11999
12000     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
12001
12002     if (config_hash) {
12003         /* RSS keys */
12004         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
12005             params.rss_key[i] = arc4random();
12006         }
12007
12008         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
12009     }
12010
12011     return (ecore_config_rss(sc, &params));
12012 }
12013
12014 static int
12015 bxe_config_rss_eth(struct bxe_softc *sc,
12016                    uint8_t          config_hash)
12017 {
12018     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
12019 }
12020
12021 static int
12022 bxe_init_rss_pf(struct bxe_softc *sc)
12023 {
12024     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
12025     int i;
12026
12027     /*
12028      * Prepare the initial contents of the indirection table if
12029      * RSS is enabled
12030      */
12031     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
12032         sc->rss_conf_obj.ind_table[i] =
12033             (sc->fp->cl_id + (i % num_eth_queues));
12034     }
12035
12036     if (sc->udp_rss) {
12037         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
12038     }
12039
12040     /*
12041      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
12042      * per-port, so if explicit configuration is needed, do it only
12043      * for a PMF.
12044      *
12045      * For 57712 and newer it's a per-function configuration.
12046      */
12047     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
12048 }
12049
12050 static int
12051 bxe_set_mac_one(struct bxe_softc          *sc,
12052                 uint8_t                   *mac,
12053                 struct ecore_vlan_mac_obj *obj,
12054                 uint8_t                   set,
12055                 int                       mac_type,
12056                 unsigned long             *ramrod_flags)
12057 {
12058     struct ecore_vlan_mac_ramrod_params ramrod_param;
12059     int rc;
12060
12061     memset(&ramrod_param, 0, sizeof(ramrod_param));
12062
12063     /* fill in general parameters */
12064     ramrod_param.vlan_mac_obj = obj;
12065     ramrod_param.ramrod_flags = *ramrod_flags;
12066
12067     /* fill a user request section if needed */
12068     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
12069         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
12070
12071         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
12072
12073         /* Set the command: ADD or DEL */
12074         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
12075                                             ECORE_VLAN_MAC_DEL;
12076     }
12077
12078     rc = ecore_config_vlan_mac(sc, &ramrod_param);
12079
12080     if (rc == ECORE_EXISTS) {
12081         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12082         /* do not treat adding same MAC as error */
12083         rc = 0;
12084     } else if (rc < 0) {
12085         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
12086     }
12087
12088     return (rc);
12089 }
12090
12091 static int
12092 bxe_set_eth_mac(struct bxe_softc *sc,
12093                 uint8_t          set)
12094 {
12095     unsigned long ramrod_flags = 0;
12096
12097     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
12098
12099     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
12100
12101     /* Eth MAC is set on RSS leading client (fp[0]) */
12102     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
12103                             &sc->sp_objs->mac_obj,
12104                             set, ECORE_ETH_MAC, &ramrod_flags));
12105 }
12106
12107 #if 0
12108 static void
12109 bxe_update_max_mf_config(struct bxe_softc *sc,
12110                          uint32_t         value)
12111 {
12112     /* load old values */
12113     uint32_t mf_cfg = sc->devinfo.mf_info.mf_config[SC_VN(sc)];
12114
12115     if (value != bxe_extract_max_cfg(sc, mf_cfg)) {
12116         /* leave all but MAX value */
12117         mf_cfg &= ~FUNC_MF_CFG_MAX_BW_MASK;
12118
12119         /* set new MAX value */
12120         mf_cfg |= ((value << FUNC_MF_CFG_MAX_BW_SHIFT) &
12121                    FUNC_MF_CFG_MAX_BW_MASK);
12122
12123         bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW, mf_cfg);
12124     }
12125 }
12126 #endif
12127
12128 static int
12129 bxe_get_cur_phy_idx(struct bxe_softc *sc)
12130 {
12131     uint32_t sel_phy_idx = 0;
12132
12133     if (sc->link_params.num_phys <= 1) {
12134         return (ELINK_INT_PHY);
12135     }
12136
12137     if (sc->link_vars.link_up) {
12138         sel_phy_idx = ELINK_EXT_PHY1;
12139         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
12140         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
12141             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
12142              ELINK_SUPPORTED_FIBRE))
12143             sel_phy_idx = ELINK_EXT_PHY2;
12144     } else {
12145         switch (elink_phy_selection(&sc->link_params)) {
12146         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
12147         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
12148         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
12149                sel_phy_idx = ELINK_EXT_PHY1;
12150                break;
12151         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
12152         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
12153                sel_phy_idx = ELINK_EXT_PHY2;
12154                break;
12155         }
12156     }
12157
12158     return (sel_phy_idx);
12159 }
12160
12161 static int
12162 bxe_get_link_cfg_idx(struct bxe_softc *sc)
12163 {
12164     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
12165
12166     /*
12167      * The selected activated PHY is always after swapping (in case PHY
12168      * swapping is enabled). So when swapping is enabled, we need to reverse
12169      * the configuration
12170      */
12171
12172     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
12173         if (sel_phy_idx == ELINK_EXT_PHY1)
12174             sel_phy_idx = ELINK_EXT_PHY2;
12175         else if (sel_phy_idx == ELINK_EXT_PHY2)
12176             sel_phy_idx = ELINK_EXT_PHY1;
12177     }
12178
12179     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
12180 }
12181
12182 static void
12183 bxe_set_requested_fc(struct bxe_softc *sc)
12184 {
12185     /*
12186      * Initialize link parameters structure variables
12187      * It is recommended to turn off RX FC for jumbo frames
12188      * for better performance
12189      */
12190     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
12191         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
12192     } else {
12193         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
12194     }
12195 }
12196
12197 static void
12198 bxe_calc_fc_adv(struct bxe_softc *sc)
12199 {
12200     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
12201     switch (sc->link_vars.ieee_fc &
12202             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
12203     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
12204     default:
12205         sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
12206                                            ADVERTISED_Pause);
12207         break;
12208
12209     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
12210         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
12211                                           ADVERTISED_Pause);
12212         break;
12213
12214     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
12215         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
12216         break;
12217     }
12218 }
12219
12220 static uint16_t
12221 bxe_get_mf_speed(struct bxe_softc *sc)
12222 {
12223     uint16_t line_speed = sc->link_vars.line_speed;
12224     if (IS_MF(sc)) {
12225         uint16_t maxCfg =
12226             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
12227
12228         /* calculate the current MAX line speed limit for the MF devices */
12229         if (IS_MF_SI(sc)) {
12230             line_speed = (line_speed * maxCfg) / 100;
12231         } else { /* SD mode */
12232             uint16_t vn_max_rate = maxCfg * 100;
12233
12234             if (vn_max_rate < line_speed) {
12235                 line_speed = vn_max_rate;
12236             }
12237         }
12238     }
12239
12240     return (line_speed);
12241 }
12242
12243 static void
12244 bxe_fill_report_data(struct bxe_softc            *sc,
12245                      struct bxe_link_report_data *data)
12246 {
12247     uint16_t line_speed = bxe_get_mf_speed(sc);
12248
12249     memset(data, 0, sizeof(*data));
12250
12251     /* fill the report data with the effective line speed */
12252     data->line_speed = line_speed;
12253
12254     /* Link is down */
12255     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
12256         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
12257     }
12258
12259     /* Full DUPLEX */
12260     if (sc->link_vars.duplex == DUPLEX_FULL) {
12261         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
12262     }
12263
12264     /* Rx Flow Control is ON */
12265     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
12266         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
12267     }
12268
12269     /* Tx Flow Control is ON */
12270     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
12271         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
12272     }
12273 }
12274
12275 /* report link status to OS, should be called under phy_lock */
12276 static void
12277 bxe_link_report_locked(struct bxe_softc *sc)
12278 {
12279     struct bxe_link_report_data cur_data;
12280
12281     /* reread mf_cfg */
12282     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
12283         bxe_read_mf_cfg(sc);
12284     }
12285
12286     /* Read the current link report info */
12287     bxe_fill_report_data(sc, &cur_data);
12288
12289     /* Don't report link down or exactly the same link status twice */
12290     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
12291         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12292                       &sc->last_reported_link.link_report_flags) &&
12293          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12294                       &cur_data.link_report_flags))) {
12295         return;
12296     }
12297
12298     sc->link_cnt++;
12299
12300     /* report new link params and remember the state for the next time */
12301     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
12302
12303     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12304                      &cur_data.link_report_flags)) {
12305         if_link_state_change(sc->ifnet, LINK_STATE_DOWN);
12306         BLOGI(sc, "NIC Link is Down\n");
12307     } else {
12308         const char *duplex;
12309         const char *flow;
12310
12311         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
12312                                    &cur_data.link_report_flags)) {
12313             duplex = "full";
12314         } else {
12315             duplex = "half";
12316         }
12317
12318         /*
12319          * Handle the FC at the end so that only these flags would be
12320          * possibly set. This way we may easily check if there is no FC
12321          * enabled.
12322          */
12323         if (cur_data.link_report_flags) {
12324             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12325                              &cur_data.link_report_flags) &&
12326                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12327                              &cur_data.link_report_flags)) {
12328                 flow = "ON - receive & transmit";
12329             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12330                                     &cur_data.link_report_flags) &&
12331                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12332                                      &cur_data.link_report_flags)) {
12333                 flow = "ON - receive";
12334             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12335                                      &cur_data.link_report_flags) &&
12336                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12337                                     &cur_data.link_report_flags)) {
12338                 flow = "ON - transmit";
12339             } else {
12340                 flow = "none"; /* possible? */
12341             }
12342         } else {
12343             flow = "none";
12344         }
12345
12346         if_link_state_change(sc->ifnet, LINK_STATE_UP);
12347         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
12348               cur_data.line_speed, duplex, flow);
12349     }
12350 }
12351
12352 static void
12353 bxe_link_report(struct bxe_softc *sc)
12354 {
12355     bxe_acquire_phy_lock(sc);
12356     bxe_link_report_locked(sc);
12357     bxe_release_phy_lock(sc);
12358 }
12359
12360 static void
12361 bxe_link_status_update(struct bxe_softc *sc)
12362 {
12363     if (sc->state != BXE_STATE_OPEN) {
12364         return;
12365     }
12366
12367 #if 0
12368     /* read updated dcb configuration */
12369     if (IS_PF(sc))
12370         bxe_dcbx_pmf_update(sc);
12371 #endif
12372
12373     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
12374         elink_link_status_update(&sc->link_params, &sc->link_vars);
12375     } else {
12376         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
12377                                   ELINK_SUPPORTED_10baseT_Full |
12378                                   ELINK_SUPPORTED_100baseT_Half |
12379                                   ELINK_SUPPORTED_100baseT_Full |
12380                                   ELINK_SUPPORTED_1000baseT_Full |
12381                                   ELINK_SUPPORTED_2500baseX_Full |
12382                                   ELINK_SUPPORTED_10000baseT_Full |
12383                                   ELINK_SUPPORTED_TP |
12384                                   ELINK_SUPPORTED_FIBRE |
12385                                   ELINK_SUPPORTED_Autoneg |
12386                                   ELINK_SUPPORTED_Pause |
12387                                   ELINK_SUPPORTED_Asym_Pause);
12388         sc->port.advertising[0] = sc->port.supported[0];
12389
12390         sc->link_params.sc                = sc;
12391         sc->link_params.port              = SC_PORT(sc);
12392         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
12393         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
12394         sc->link_params.req_line_speed[0] = SPEED_10000;
12395         sc->link_params.speed_cap_mask[0] = 0x7f0000;
12396         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
12397
12398         if (CHIP_REV_IS_FPGA(sc)) {
12399             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
12400             sc->link_vars.line_speed  = ELINK_SPEED_1000;
12401             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12402                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
12403         } else {
12404             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
12405             sc->link_vars.line_speed  = ELINK_SPEED_10000;
12406             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12407                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
12408         }
12409
12410         sc->link_vars.link_up = 1;
12411
12412         sc->link_vars.duplex    = DUPLEX_FULL;
12413         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
12414
12415         if (IS_PF(sc)) {
12416             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
12417             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12418             bxe_link_report(sc);
12419         }
12420     }
12421
12422     if (IS_PF(sc)) {
12423         if (sc->link_vars.link_up) {
12424             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12425         } else {
12426             bxe_stats_handle(sc, STATS_EVENT_STOP);
12427         }
12428         bxe_link_report(sc);
12429     } else {
12430         bxe_link_report(sc);
12431         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12432     }
12433 }
12434
12435 static int
12436 bxe_initial_phy_init(struct bxe_softc *sc,
12437                      int              load_mode)
12438 {
12439     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
12440     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
12441     struct elink_params *lp = &sc->link_params;
12442
12443     bxe_set_requested_fc(sc);
12444
12445     if (CHIP_REV_IS_SLOW(sc)) {
12446         uint32_t bond = CHIP_BOND_ID(sc);
12447         uint32_t feat = 0;
12448
12449         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
12450             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12451         } else if (bond & 0x4) {
12452             if (CHIP_IS_E3(sc)) {
12453                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
12454             } else {
12455                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12456             }
12457         } else if (bond & 0x8) {
12458             if (CHIP_IS_E3(sc)) {
12459                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
12460             } else {
12461                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12462             }
12463         }
12464
12465         /* disable EMAC for E3 and above */
12466         if (bond & 0x2) {
12467             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12468         }
12469
12470         sc->link_params.feature_config_flags |= feat;
12471     }
12472
12473     bxe_acquire_phy_lock(sc);
12474
12475     if (load_mode == LOAD_DIAG) {
12476         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
12477         /* Prefer doing PHY loopback at 10G speed, if possible */
12478         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
12479             if (lp->speed_cap_mask[cfg_idx] &
12480                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
12481                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
12482             } else {
12483                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
12484             }
12485         }
12486     }
12487
12488     if (load_mode == LOAD_LOOPBACK_EXT) {
12489         lp->loopback_mode = ELINK_LOOPBACK_EXT;
12490     }
12491
12492     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
12493
12494     bxe_release_phy_lock(sc);
12495
12496     bxe_calc_fc_adv(sc);
12497
12498     if (sc->link_vars.link_up) {
12499         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12500         bxe_link_report(sc);
12501     }
12502
12503     if (!CHIP_REV_IS_SLOW(sc)) {
12504         bxe_periodic_start(sc);
12505     }
12506
12507     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
12508     return (rc);
12509 }
12510
12511 /* must be called under IF_ADDR_LOCK */
12512 static int
12513 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12514                          struct ecore_mcast_ramrod_params *p)
12515 {
12516     struct ifnet *ifp = sc->ifnet;
12517     int mc_count = 0;
12518     struct ifmultiaddr *ifma;
12519     struct ecore_mcast_list_elem *mc_mac;
12520
12521     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12522         if (ifma->ifma_addr->sa_family != AF_LINK) {
12523             continue;
12524         }
12525
12526         mc_count++;
12527     }
12528
12529     ECORE_LIST_INIT(&p->mcast_list);
12530     p->mcast_list_len = 0;
12531
12532     if (!mc_count) {
12533         return (0);
12534     }
12535
12536     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12537                     (M_NOWAIT | M_ZERO));
12538     if (!mc_mac) {
12539         BLOGE(sc, "Failed to allocate temp mcast list\n");
12540         return (-1);
12541     }
12542     bzero(mc_mac, (sizeof(*mc_mac) * mc_count));
12543
12544     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12545         if (ifma->ifma_addr->sa_family != AF_LINK) {
12546             continue;
12547         }
12548
12549         mc_mac->mac = (uint8_t *)LLADDR((struct sockaddr_dl *)ifma->ifma_addr);
12550         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12551
12552         BLOGD(sc, DBG_LOAD,
12553               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12554               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12555               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12556
12557         mc_mac++;
12558     }
12559
12560     p->mcast_list_len = mc_count;
12561
12562     return (0);
12563 }
12564
12565 static void
12566 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12567 {
12568     struct ecore_mcast_list_elem *mc_mac =
12569         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12570                                struct ecore_mcast_list_elem,
12571                                link);
12572
12573     if (mc_mac) {
12574         /* only a single free as all mc_macs are in the same heap array */
12575         free(mc_mac, M_DEVBUF);
12576     }
12577 }
12578
12579 static int
12580 bxe_set_mc_list(struct bxe_softc *sc)
12581 {
12582     struct ecore_mcast_ramrod_params rparam = { NULL };
12583     int rc = 0;
12584
12585     rparam.mcast_obj = &sc->mcast_obj;
12586
12587     BXE_MCAST_LOCK(sc);
12588
12589     /* first, clear all configured multicast MACs */
12590     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12591     if (rc < 0) {
12592         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12593         BXE_MCAST_UNLOCK(sc);
12594         return (rc);
12595     }
12596
12597     /* configure a new MACs list */
12598     rc = bxe_init_mcast_macs_list(sc, &rparam);
12599     if (rc) {
12600         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12601         BXE_MCAST_UNLOCK(sc);
12602         return (rc);
12603     }
12604
12605     /* Now add the new MACs */
12606     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12607     if (rc < 0) {
12608         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12609     }
12610
12611     bxe_free_mcast_macs_list(&rparam);
12612
12613     BXE_MCAST_UNLOCK(sc);
12614
12615     return (rc);
12616 }
12617
12618 static int
12619 bxe_set_uc_list(struct bxe_softc *sc)
12620 {
12621     struct ifnet *ifp = sc->ifnet;
12622     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12623     struct ifaddr *ifa;
12624     unsigned long ramrod_flags = 0;
12625     int rc;
12626
12627 #if __FreeBSD_version < 800000
12628     IF_ADDR_LOCK(ifp);
12629 #else
12630     if_addr_rlock(ifp);
12631 #endif
12632
12633     /* first schedule a cleanup up of old configuration */
12634     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12635     if (rc < 0) {
12636         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12637 #if __FreeBSD_version < 800000
12638         IF_ADDR_UNLOCK(ifp);
12639 #else
12640         if_addr_runlock(ifp);
12641 #endif
12642         return (rc);
12643     }
12644
12645     ifa = ifp->if_addr;
12646     while (ifa) {
12647         if (ifa->ifa_addr->sa_family != AF_LINK) {
12648             ifa = TAILQ_NEXT(ifa, ifa_link);
12649             continue;
12650         }
12651
12652         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12653                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12654         if (rc == -EEXIST) {
12655             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12656             /* do not treat adding same MAC as an error */
12657             rc = 0;
12658         } else if (rc < 0) {
12659             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12660 #if __FreeBSD_version < 800000
12661             IF_ADDR_UNLOCK(ifp);
12662 #else
12663             if_addr_runlock(ifp);
12664 #endif
12665             return (rc);
12666         }
12667
12668         ifa = TAILQ_NEXT(ifa, ifa_link);
12669     }
12670
12671 #if __FreeBSD_version < 800000
12672     IF_ADDR_UNLOCK(ifp);
12673 #else
12674     if_addr_runlock(ifp);
12675 #endif
12676
12677     /* Execute the pending commands */
12678     bit_set(&ramrod_flags, RAMROD_CONT);
12679     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12680                             ECORE_UC_LIST_MAC, &ramrod_flags));
12681 }
12682
12683 static void
12684 bxe_set_rx_mode(struct bxe_softc *sc)
12685 {
12686     struct ifnet *ifp = sc->ifnet;
12687     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12688
12689     if (sc->state != BXE_STATE_OPEN) {
12690         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12691         return;
12692     }
12693
12694     BLOGD(sc, DBG_SP, "ifp->if_flags=0x%x\n", ifp->if_flags);
12695
12696     if (ifp->if_flags & IFF_PROMISC) {
12697         rx_mode = BXE_RX_MODE_PROMISC;
12698     } else if ((ifp->if_flags & IFF_ALLMULTI) ||
12699                ((ifp->if_amcount > BXE_MAX_MULTICAST) &&
12700                 CHIP_IS_E1(sc))) {
12701         rx_mode = BXE_RX_MODE_ALLMULTI;
12702     } else {
12703         if (IS_PF(sc)) {
12704             /* some multicasts */
12705             if (bxe_set_mc_list(sc) < 0) {
12706                 rx_mode = BXE_RX_MODE_ALLMULTI;
12707             }
12708             if (bxe_set_uc_list(sc) < 0) {
12709                 rx_mode = BXE_RX_MODE_PROMISC;
12710             }
12711         }
12712 #if 0
12713         else {
12714             /*
12715              * Configuring mcast to a VF involves sleeping (when we
12716              * wait for the PF's response). Since this function is
12717              * called from a non sleepable context we must schedule
12718              * a work item for this purpose
12719              */
12720             bxe_set_bit(BXE_SP_RTNL_VFPF_MCAST, &sc->sp_rtnl_state);
12721             schedule_delayed_work(&sc->sp_rtnl_task, 0);
12722         }
12723 #endif
12724     }
12725
12726     sc->rx_mode = rx_mode;
12727
12728     /* schedule the rx_mode command */
12729     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12730         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12731         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12732         return;
12733     }
12734
12735     if (IS_PF(sc)) {
12736         bxe_set_storm_rx_mode(sc);
12737     }
12738 #if 0
12739     else {
12740         /*
12741          * Configuring mcast to a VF involves sleeping (when we
12742          * wait for the PF's response). Since this function is
12743          * called from a non sleepable context we must schedule
12744          * a work item for this purpose
12745          */
12746         bxe_set_bit(BXE_SP_RTNL_VFPF_STORM_RX_MODE, &sc->sp_rtnl_state);
12747         schedule_delayed_work(&sc->sp_rtnl_task, 0);
12748     }
12749 #endif
12750
12751 }
12752
12753
12754 /* update flags in shmem */
12755 static void
12756 bxe_update_drv_flags(struct bxe_softc *sc,
12757                      uint32_t         flags,
12758                      uint32_t         set)
12759 {
12760     uint32_t drv_flags;
12761
12762     if (SHMEM2_HAS(sc, drv_flags)) {
12763         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12764         drv_flags = SHMEM2_RD(sc, drv_flags);
12765
12766         if (set) {
12767             SET_FLAGS(drv_flags, flags);
12768         } else {
12769             RESET_FLAGS(drv_flags, flags);
12770         }
12771
12772         SHMEM2_WR(sc, drv_flags, drv_flags);
12773         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12774
12775         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12776     }
12777 }
12778
12779 /* periodic timer callout routine, only runs when the interface is up */
12780
12781 static void
12782 bxe_periodic_callout_func(void *xsc)
12783 {
12784     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12785     int i;
12786
12787     if (!BXE_CORE_TRYLOCK(sc)) {
12788         /* just bail and try again next time */
12789
12790         if ((sc->state == BXE_STATE_OPEN) &&
12791             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12792             /* schedule the next periodic callout */
12793             callout_reset(&sc->periodic_callout, hz,
12794                           bxe_periodic_callout_func, sc);
12795         }
12796
12797         return;
12798     }
12799
12800     if ((sc->state != BXE_STATE_OPEN) ||
12801         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12802         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12803         BXE_CORE_UNLOCK(sc);
12804         return;
12805     }
12806
12807     /* Check for TX timeouts on any fastpath. */
12808     FOR_EACH_QUEUE(sc, i) {
12809         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12810             /* Ruh-Roh, chip was reset! */
12811             break;
12812         }
12813     }
12814
12815     if (!CHIP_REV_IS_SLOW(sc)) {
12816         /*
12817          * This barrier is needed to ensure the ordering between the writing
12818          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12819          * the reading here.
12820          */
12821         mb();
12822         if (sc->port.pmf) {
12823             bxe_acquire_phy_lock(sc);
12824             elink_period_func(&sc->link_params, &sc->link_vars);
12825             bxe_release_phy_lock(sc);
12826         }
12827     }
12828
12829     if (IS_PF(sc) && !(sc->flags & BXE_NO_PULSE)) {
12830         int mb_idx = SC_FW_MB_IDX(sc);
12831         uint32_t drv_pulse;
12832         uint32_t mcp_pulse;
12833
12834         ++sc->fw_drv_pulse_wr_seq;
12835         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12836
12837         drv_pulse = sc->fw_drv_pulse_wr_seq;
12838         bxe_drv_pulse(sc);
12839
12840         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12841                      MCP_PULSE_SEQ_MASK);
12842
12843         /*
12844          * The delta between driver pulse and mcp response should
12845          * be 1 (before mcp response) or 0 (after mcp response).
12846          */
12847         if ((drv_pulse != mcp_pulse) &&
12848             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12849             /* someone lost a heartbeat... */
12850             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12851                   drv_pulse, mcp_pulse);
12852         }
12853     }
12854
12855     /* state is BXE_STATE_OPEN */
12856     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12857
12858 #if 0
12859     /* sample VF bulletin board for new posts from PF */
12860     if (IS_VF(sc)) {
12861         bxe_sample_bulletin(sc);
12862     }
12863 #endif
12864
12865     BXE_CORE_UNLOCK(sc);
12866
12867     if ((sc->state == BXE_STATE_OPEN) &&
12868         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12869         /* schedule the next periodic callout */
12870         callout_reset(&sc->periodic_callout, hz,
12871                       bxe_periodic_callout_func, sc);
12872     }
12873 }
12874
12875 static void
12876 bxe_periodic_start(struct bxe_softc *sc)
12877 {
12878     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12879     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12880 }
12881
12882 static void
12883 bxe_periodic_stop(struct bxe_softc *sc)
12884 {
12885     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12886     callout_drain(&sc->periodic_callout);
12887 }
12888
12889 /* start the controller */
12890 static __noinline int
12891 bxe_nic_load(struct bxe_softc *sc,
12892              int              load_mode)
12893 {
12894     uint32_t val;
12895     int load_code = 0;
12896     int i, rc = 0;
12897
12898     BXE_CORE_LOCK_ASSERT(sc);
12899
12900     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12901
12902     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12903
12904     if (IS_PF(sc)) {
12905         /* must be called before memory allocation and HW init */
12906         bxe_ilt_set_info(sc);
12907     }
12908
12909     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12910
12911     bxe_set_fp_rx_buf_size(sc);
12912
12913     if (bxe_alloc_fp_buffers(sc) != 0) {
12914         BLOGE(sc, "Failed to allocate fastpath memory\n");
12915         sc->state = BXE_STATE_CLOSED;
12916         rc = ENOMEM;
12917         goto bxe_nic_load_error0;
12918     }
12919
12920     if (bxe_alloc_mem(sc) != 0) {
12921         sc->state = BXE_STATE_CLOSED;
12922         rc = ENOMEM;
12923         goto bxe_nic_load_error0;
12924     }
12925
12926     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12927         sc->state = BXE_STATE_CLOSED;
12928         rc = ENOMEM;
12929         goto bxe_nic_load_error0;
12930     }
12931
12932     if (IS_PF(sc)) {
12933         /* set pf load just before approaching the MCP */
12934         bxe_set_pf_load(sc);
12935
12936         /* if MCP exists send load request and analyze response */
12937         if (!BXE_NOMCP(sc)) {
12938             /* attempt to load pf */
12939             if (bxe_nic_load_request(sc, &load_code) != 0) {
12940                 sc->state = BXE_STATE_CLOSED;
12941                 rc = ENXIO;
12942                 goto bxe_nic_load_error1;
12943             }
12944
12945             /* what did the MCP say? */
12946             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12947                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12948                 sc->state = BXE_STATE_CLOSED;
12949                 rc = ENXIO;
12950                 goto bxe_nic_load_error2;
12951             }
12952         } else {
12953             BLOGI(sc, "Device has no MCP!\n");
12954             load_code = bxe_nic_load_no_mcp(sc);
12955         }
12956
12957         /* mark PMF if applicable */
12958         bxe_nic_load_pmf(sc, load_code);
12959
12960         /* Init Function state controlling object */
12961         bxe_init_func_obj(sc);
12962
12963         /* Initialize HW */
12964         if (bxe_init_hw(sc, load_code) != 0) {
12965             BLOGE(sc, "HW init failed\n");
12966             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12967             sc->state = BXE_STATE_CLOSED;
12968             rc = ENXIO;
12969             goto bxe_nic_load_error2;
12970         }
12971     }
12972
12973     /* set ALWAYS_ALIVE bit in shmem */
12974     sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
12975     bxe_drv_pulse(sc);
12976     sc->flags |= BXE_NO_PULSE;
12977
12978     /* attach interrupts */
12979     if (bxe_interrupt_attach(sc) != 0) {
12980         sc->state = BXE_STATE_CLOSED;
12981         rc = ENXIO;
12982         goto bxe_nic_load_error2;
12983     }
12984
12985     bxe_nic_init(sc, load_code);
12986
12987     /* Init per-function objects */
12988     if (IS_PF(sc)) {
12989         bxe_init_objs(sc);
12990         // XXX bxe_iov_nic_init(sc);
12991
12992         /* set AFEX default VLAN tag to an invalid value */
12993         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
12994         // XXX bxe_nic_load_afex_dcc(sc, load_code);
12995
12996         sc->state = BXE_STATE_OPENING_WAITING_PORT;
12997         rc = bxe_func_start(sc);
12998         if (rc) {
12999             BLOGE(sc, "Function start failed!\n");
13000             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13001             sc->state = BXE_STATE_ERROR;
13002             goto bxe_nic_load_error3;
13003         }
13004
13005         /* send LOAD_DONE command to MCP */
13006         if (!BXE_NOMCP(sc)) {
13007             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13008             if (!load_code) {
13009                 BLOGE(sc, "MCP response failure, aborting\n");
13010                 sc->state = BXE_STATE_ERROR;
13011                 rc = ENXIO;
13012                 goto bxe_nic_load_error3;
13013             }
13014         }
13015
13016         rc = bxe_setup_leading(sc);
13017         if (rc) {
13018             BLOGE(sc, "Setup leading failed!\n");
13019             sc->state = BXE_STATE_ERROR;
13020             goto bxe_nic_load_error3;
13021         }
13022
13023         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
13024             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
13025             if (rc) {
13026                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13027                 sc->state = BXE_STATE_ERROR;
13028                 goto bxe_nic_load_error3;
13029             }
13030         }
13031
13032         rc = bxe_init_rss_pf(sc);
13033         if (rc) {
13034             BLOGE(sc, "PF RSS init failed\n");
13035             sc->state = BXE_STATE_ERROR;
13036             goto bxe_nic_load_error3;
13037         }
13038     }
13039     /* XXX VF */
13040 #if 0
13041     else { /* VF */
13042         FOR_EACH_ETH_QUEUE(sc, i) {
13043             rc = bxe_vfpf_setup_q(sc, i);
13044             if (rc) {
13045                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13046                 sc->state = BXE_STATE_ERROR;
13047                 goto bxe_nic_load_error3;
13048             }
13049         }
13050     }
13051 #endif
13052
13053     /* now when Clients are configured we are ready to work */
13054     sc->state = BXE_STATE_OPEN;
13055
13056     /* Configure a ucast MAC */
13057     if (IS_PF(sc)) {
13058         rc = bxe_set_eth_mac(sc, TRUE);
13059     }
13060 #if 0
13061     else { /* IS_VF(sc) */
13062         rc = bxe_vfpf_set_mac(sc);
13063     }
13064 #endif
13065     if (rc) {
13066         BLOGE(sc, "Setting Ethernet MAC failed\n");
13067         sc->state = BXE_STATE_ERROR;
13068         goto bxe_nic_load_error3;
13069     }
13070
13071 #if 0
13072     if (IS_PF(sc) && sc->pending_max) {
13073         /* for AFEX */
13074         bxe_update_max_mf_config(sc, sc->pending_max);
13075         sc->pending_max = 0;
13076     }
13077 #endif
13078
13079     if (sc->port.pmf) {
13080         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
13081         if (rc) {
13082             sc->state = BXE_STATE_ERROR;
13083             goto bxe_nic_load_error3;
13084         }
13085     }
13086
13087     sc->link_params.feature_config_flags &=
13088         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
13089
13090     /* start fast path */
13091
13092     /* Initialize Rx filter */
13093     bxe_set_rx_mode(sc);
13094
13095     /* start the Tx */
13096     switch (/* XXX load_mode */LOAD_OPEN) {
13097     case LOAD_NORMAL:
13098     case LOAD_OPEN:
13099         break;
13100
13101     case LOAD_DIAG:
13102     case LOAD_LOOPBACK_EXT:
13103         sc->state = BXE_STATE_DIAG;
13104         break;
13105
13106     default:
13107         break;
13108     }
13109
13110     if (sc->port.pmf) {
13111         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
13112     } else {
13113         bxe_link_status_update(sc);
13114     }
13115
13116     /* start the periodic timer callout */
13117     bxe_periodic_start(sc);
13118
13119     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
13120         /* mark driver is loaded in shmem2 */
13121         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
13122         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
13123                   (val |
13124                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
13125                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
13126     }
13127
13128     /* wait for all pending SP commands to complete */
13129     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
13130         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
13131         bxe_periodic_stop(sc);
13132         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
13133         return (ENXIO);
13134     }
13135
13136 #if 0
13137     /* If PMF - send ADMIN DCBX msg to MFW to initiate DCBX FSM */
13138     if (sc->port.pmf && (sc->state != BXE_STATE_DIAG)) {
13139         bxe_dcbx_init(sc, FALSE);
13140     }
13141 #endif
13142
13143     /* Tell the stack the driver is running! */
13144     sc->ifnet->if_drv_flags = IFF_DRV_RUNNING;
13145
13146     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
13147
13148     return (0);
13149
13150 bxe_nic_load_error3:
13151
13152     if (IS_PF(sc)) {
13153         bxe_int_disable_sync(sc, 1);
13154
13155         /* clean out queued objects */
13156         bxe_squeeze_objects(sc);
13157     }
13158
13159     bxe_interrupt_detach(sc);
13160
13161 bxe_nic_load_error2:
13162
13163     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
13164         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
13165         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
13166     }
13167
13168     sc->port.pmf = 0;
13169
13170 bxe_nic_load_error1:
13171
13172     /* clear pf_load status, as it was already set */
13173     if (IS_PF(sc)) {
13174         bxe_clear_pf_load(sc);
13175     }
13176
13177 bxe_nic_load_error0:
13178
13179     bxe_free_fw_stats_mem(sc);
13180     bxe_free_fp_buffers(sc);
13181     bxe_free_mem(sc);
13182
13183     return (rc);
13184 }
13185
13186 static int
13187 bxe_init_locked(struct bxe_softc *sc)
13188 {
13189     int other_engine = SC_PATH(sc) ? 0 : 1;
13190     uint8_t other_load_status, load_status;
13191     uint8_t global = FALSE;
13192     int rc;
13193
13194     BXE_CORE_LOCK_ASSERT(sc);
13195
13196     /* check if the driver is already running */
13197     if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
13198         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
13199         return (0);
13200     }
13201
13202     bxe_set_power_state(sc, PCI_PM_D0);
13203
13204     /*
13205      * If parity occurred during the unload, then attentions and/or
13206      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
13207      * loaded on the current engine to complete the recovery. Parity recovery
13208      * is only relevant for PF driver.
13209      */
13210     if (IS_PF(sc)) {
13211         other_load_status = bxe_get_load_status(sc, other_engine);
13212         load_status = bxe_get_load_status(sc, SC_PATH(sc));
13213
13214         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
13215             bxe_chk_parity_attn(sc, &global, TRUE)) {
13216             do {
13217                 /*
13218                  * If there are attentions and they are in global blocks, set
13219                  * the GLOBAL_RESET bit regardless whether it will be this
13220                  * function that will complete the recovery or not.
13221                  */
13222                 if (global) {
13223                     bxe_set_reset_global(sc);
13224                 }
13225
13226                 /*
13227                  * Only the first function on the current engine should try
13228                  * to recover in open. In case of attentions in global blocks
13229                  * only the first in the chip should try to recover.
13230                  */
13231                 if ((!load_status && (!global || !other_load_status)) &&
13232                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
13233                     BLOGI(sc, "Recovered during init\n");
13234                     break;
13235                 }
13236
13237                 /* recovery has failed... */
13238                 bxe_set_power_state(sc, PCI_PM_D3hot);
13239                 sc->recovery_state = BXE_RECOVERY_FAILED;
13240
13241                 BLOGE(sc, "Recovery flow hasn't properly "
13242                           "completed yet, try again later. "
13243                           "If you still see this message after a "
13244                           "few retries then power cycle is required.\n");
13245
13246                 rc = ENXIO;
13247                 goto bxe_init_locked_done;
13248             } while (0);
13249         }
13250     }
13251
13252     sc->recovery_state = BXE_RECOVERY_DONE;
13253
13254     rc = bxe_nic_load(sc, LOAD_OPEN);
13255
13256 bxe_init_locked_done:
13257
13258     if (rc) {
13259         /* Tell the stack the driver is NOT running! */
13260         BLOGE(sc, "Initialization failed, "
13261                   "stack notified driver is NOT running!\n");
13262         sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
13263     }
13264
13265     return (rc);
13266 }
13267
13268 static int
13269 bxe_stop_locked(struct bxe_softc *sc)
13270 {
13271     BXE_CORE_LOCK_ASSERT(sc);
13272     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
13273 }
13274
13275 /*
13276  * Handles controller initialization when called from an unlocked routine.
13277  * ifconfig calls this function.
13278  *
13279  * Returns:
13280  *   void
13281  */
13282 static void
13283 bxe_init(void *xsc)
13284 {
13285     struct bxe_softc *sc = (struct bxe_softc *)xsc;
13286
13287     BXE_CORE_LOCK(sc);
13288     bxe_init_locked(sc);
13289     BXE_CORE_UNLOCK(sc);
13290 }
13291
13292 static int
13293 bxe_init_ifnet(struct bxe_softc *sc)
13294 {
13295     struct ifnet *ifp;
13296
13297     /* ifconfig entrypoint for media type/status reporting */
13298     ifmedia_init(&sc->ifmedia, IFM_IMASK,
13299                  bxe_ifmedia_update,
13300                  bxe_ifmedia_status);
13301
13302     /* set the default interface values */
13303     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
13304     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
13305     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
13306
13307     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
13308
13309     /* allocate the ifnet structure */
13310     if ((ifp = if_alloc(IFT_ETHER)) == NULL) {
13311         BLOGE(sc, "Interface allocation failed!\n");
13312         return (ENXIO);
13313     }
13314
13315     ifp->if_softc = sc;
13316     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
13317     ifp->if_flags = (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST);
13318     ifp->if_ioctl = bxe_ioctl;
13319     ifp->if_start = bxe_tx_start;
13320 #if __FreeBSD_version >= 800000
13321     ifp->if_transmit = bxe_tx_mq_start;
13322     ifp->if_qflush = bxe_mq_flush;
13323 #endif
13324 #ifdef FreeBSD8_0
13325     ifp->if_timer = 0;
13326 #endif
13327     ifp->if_init = bxe_init;
13328     ifp->if_mtu = sc->mtu;
13329     ifp->if_hwassist = (CSUM_IP       |
13330                         CSUM_TCP      |
13331                         CSUM_UDP      |
13332                         CSUM_TSO      |
13333                         CSUM_TCP_IPV6 |
13334                         CSUM_UDP_IPV6);
13335     ifp->if_capabilities =
13336 #if __FreeBSD_version < 700000
13337         (IFCAP_VLAN_MTU       |
13338          IFCAP_VLAN_HWTAGGING |
13339          IFCAP_HWCSUM         |
13340          IFCAP_JUMBO_MTU      |
13341          IFCAP_LRO);
13342 #else
13343         (IFCAP_VLAN_MTU       |
13344          IFCAP_VLAN_HWTAGGING |
13345          IFCAP_VLAN_HWTSO     |
13346          IFCAP_VLAN_HWFILTER  |
13347          IFCAP_VLAN_HWCSUM    |
13348          IFCAP_HWCSUM         |
13349          IFCAP_JUMBO_MTU      |
13350          IFCAP_LRO            |
13351          IFCAP_TSO4           |
13352          IFCAP_TSO6           |
13353          IFCAP_WOL_MAGIC);
13354 #endif
13355     ifp->if_capenable = ifp->if_capabilities;
13356     ifp->if_capenable &= ~IFCAP_WOL_MAGIC; /* XXX not yet... */
13357 #if __FreeBSD_version < 1000025
13358     ifp->if_baudrate = 1000000000;
13359 #else
13360     if_initbaudrate(ifp, IF_Gbps(10));
13361 #endif
13362     ifp->if_snd.ifq_drv_maxlen = sc->tx_ring_size;
13363
13364     IFQ_SET_MAXLEN(&ifp->if_snd, ifp->if_snd.ifq_drv_maxlen);
13365     IFQ_SET_READY(&ifp->if_snd);
13366
13367     sc->ifnet = ifp;
13368
13369     /* attach to the Ethernet interface list */
13370     ether_ifattach(ifp, sc->link_params.mac_addr);
13371
13372     return (0);
13373 }
13374
13375 static void
13376 bxe_deallocate_bars(struct bxe_softc *sc)
13377 {
13378     int i;
13379
13380     for (i = 0; i < MAX_BARS; i++) {
13381         if (sc->bar[i].resource != NULL) {
13382             bus_release_resource(sc->dev,
13383                                  SYS_RES_MEMORY,
13384                                  sc->bar[i].rid,
13385                                  sc->bar[i].resource);
13386             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
13387                   i, PCIR_BAR(i));
13388         }
13389     }
13390 }
13391
13392 static int
13393 bxe_allocate_bars(struct bxe_softc *sc)
13394 {
13395     u_int flags;
13396     int i;
13397
13398     memset(sc->bar, 0, sizeof(sc->bar));
13399
13400     for (i = 0; i < MAX_BARS; i++) {
13401
13402         /* memory resources reside at BARs 0, 2, 4 */
13403         /* Run `pciconf -lb` to see mappings */
13404         if ((i != 0) && (i != 2) && (i != 4)) {
13405             continue;
13406         }
13407
13408         sc->bar[i].rid = PCIR_BAR(i);
13409
13410         flags = RF_ACTIVE;
13411         if (i == 0) {
13412             flags |= RF_SHAREABLE;
13413         }
13414
13415         if ((sc->bar[i].resource =
13416              bus_alloc_resource_any(sc->dev,
13417                                     SYS_RES_MEMORY,
13418                                     &sc->bar[i].rid,
13419                                     flags)) == NULL) {
13420 #if 0
13421             /* BAR4 doesn't exist for E1 */
13422             BLOGE(sc, "PCI BAR%d [%02x] memory allocation failed\n",
13423                   i, PCIR_BAR(i));
13424 #endif
13425             return (0);
13426         }
13427
13428         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
13429         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
13430         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
13431
13432         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
13433               i, PCIR_BAR(i),
13434               (void *)rman_get_start(sc->bar[i].resource),
13435               (void *)rman_get_end(sc->bar[i].resource),
13436               rman_get_size(sc->bar[i].resource),
13437               (void *)sc->bar[i].kva);
13438     }
13439
13440     return (0);
13441 }
13442
13443 static void
13444 bxe_get_function_num(struct bxe_softc *sc)
13445 {
13446     uint32_t val = 0;
13447
13448     /*
13449      * Read the ME register to get the function number. The ME register
13450      * holds the relative-function number and absolute-function number. The
13451      * absolute-function number appears only in E2 and above. Before that
13452      * these bits always contained zero, therefore we cannot blindly use them.
13453      */
13454
13455     val = REG_RD(sc, BAR_ME_REGISTER);
13456
13457     sc->pfunc_rel =
13458         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
13459     sc->path_id =
13460         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
13461
13462     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13463         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
13464     } else {
13465         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
13466     }
13467
13468     BLOGD(sc, DBG_LOAD,
13469           "Relative function %d, Absolute function %d, Path %d\n",
13470           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
13471 }
13472
13473 static uint32_t
13474 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
13475 {
13476     uint32_t shmem2_size;
13477     uint32_t offset;
13478     uint32_t mf_cfg_offset_value;
13479
13480     /* Non 57712 */
13481     offset = (SHMEM_RD(sc, func_mb) +
13482               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
13483
13484     /* 57712 plus */
13485     if (sc->devinfo.shmem2_base != 0) {
13486         shmem2_size = SHMEM2_RD(sc, size);
13487         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
13488             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
13489             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
13490                 offset = mf_cfg_offset_value;
13491             }
13492         }
13493     }
13494
13495     return (offset);
13496 }
13497
13498 static uint32_t
13499 bxe_pcie_capability_read(struct bxe_softc *sc,
13500                          int    reg,
13501                          int    width)
13502 {
13503     int pcie_reg;
13504
13505     /* ensure PCIe capability is enabled */
13506     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
13507         if (pcie_reg != 0) {
13508             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
13509             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
13510         }
13511     }
13512
13513     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
13514
13515     return (0);
13516 }
13517
13518 static uint8_t
13519 bxe_is_pcie_pending(struct bxe_softc *sc)
13520 {
13521     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
13522             PCIM_EXP_STA_TRANSACTION_PND);
13523 }
13524
13525 /*
13526  * Walk the PCI capabiites list for the device to find what features are
13527  * supported. These capabilites may be enabled/disabled by firmware so it's
13528  * best to walk the list rather than make assumptions.
13529  */
13530 static void
13531 bxe_probe_pci_caps(struct bxe_softc *sc)
13532 {
13533     uint16_t link_status;
13534     int reg;
13535
13536     /* check if PCI Power Management is enabled */
13537     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
13538         if (reg != 0) {
13539             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
13540
13541             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
13542             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
13543         }
13544     }
13545
13546     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
13547
13548     /* handle PCIe 2.0 workarounds for 57710 */
13549     if (CHIP_IS_E1(sc)) {
13550         /* workaround for 57710 errata E4_57710_27462 */
13551         sc->devinfo.pcie_link_speed =
13552             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
13553
13554         /* workaround for 57710 errata E4_57710_27488 */
13555         sc->devinfo.pcie_link_width =
13556             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13557         if (sc->devinfo.pcie_link_speed > 1) {
13558             sc->devinfo.pcie_link_width =
13559                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
13560         }
13561     } else {
13562         sc->devinfo.pcie_link_speed =
13563             (link_status & PCIM_LINK_STA_SPEED);
13564         sc->devinfo.pcie_link_width =
13565             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13566     }
13567
13568     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
13569           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
13570
13571     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
13572     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
13573
13574     /* check if MSI capability is enabled */
13575     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13576         if (reg != 0) {
13577             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13578
13579             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13580             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13581         }
13582     }
13583
13584     /* check if MSI-X capability is enabled */
13585     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13586         if (reg != 0) {
13587             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13588
13589             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13590             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13591         }
13592     }
13593 }
13594
13595 static int
13596 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13597 {
13598     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13599     uint32_t val;
13600
13601     /* get the outer vlan if we're in switch-dependent mode */
13602
13603     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13604     mf_info->ext_id = (uint16_t)val;
13605
13606     mf_info->multi_vnics_mode = 1;
13607
13608     if (!VALID_OVLAN(mf_info->ext_id)) {
13609         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13610         return (1);
13611     }
13612
13613     /* get the capabilities */
13614     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13615         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13616         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13617     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13618                FUNC_MF_CFG_PROTOCOL_FCOE) {
13619         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13620     } else {
13621         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13622     }
13623
13624     mf_info->vnics_per_port =
13625         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13626
13627     return (0);
13628 }
13629
13630 static uint32_t
13631 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13632 {
13633     uint32_t retval = 0;
13634     uint32_t val;
13635
13636     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13637
13638     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13639         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13640             retval |= MF_PROTO_SUPPORT_ETHERNET;
13641         }
13642         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13643             retval |= MF_PROTO_SUPPORT_ISCSI;
13644         }
13645         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13646             retval |= MF_PROTO_SUPPORT_FCOE;
13647         }
13648     }
13649
13650     return (retval);
13651 }
13652
13653 static int
13654 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13655 {
13656     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13657     uint32_t val;
13658
13659     /*
13660      * There is no outer vlan if we're in switch-independent mode.
13661      * If the mac is valid then assume multi-function.
13662      */
13663
13664     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13665
13666     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13667
13668     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13669
13670     mf_info->vnics_per_port =
13671         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13672
13673     return (0);
13674 }
13675
13676 static int
13677 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13678 {
13679     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13680     uint32_t e1hov_tag;
13681     uint32_t func_config;
13682     uint32_t niv_config;
13683
13684     mf_info->multi_vnics_mode = 1;
13685
13686     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13687     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13688     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13689
13690     mf_info->ext_id =
13691         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13692                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13693
13694     mf_info->default_vlan =
13695         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13696                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13697
13698     mf_info->niv_allowed_priorities =
13699         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13700                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13701
13702     mf_info->niv_default_cos =
13703         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13704                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13705
13706     mf_info->afex_vlan_mode =
13707         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13708          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13709
13710     mf_info->niv_mba_enabled =
13711         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13712          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13713
13714     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13715
13716     mf_info->vnics_per_port =
13717         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13718
13719     return (0);
13720 }
13721
13722 static int
13723 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13724 {
13725     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13726     uint32_t mf_cfg1;
13727     uint32_t mf_cfg2;
13728     uint32_t ovlan1;
13729     uint32_t ovlan2;
13730     uint8_t i, j;
13731
13732     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13733           SC_PORT(sc));
13734     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13735           mf_info->mf_config[SC_VN(sc)]);
13736     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13737           mf_info->multi_vnics_mode);
13738     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13739           mf_info->vnics_per_port);
13740     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13741           mf_info->ext_id);
13742     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13743           mf_info->min_bw[0], mf_info->min_bw[1],
13744           mf_info->min_bw[2], mf_info->min_bw[3]);
13745     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13746           mf_info->max_bw[0], mf_info->max_bw[1],
13747           mf_info->max_bw[2], mf_info->max_bw[3]);
13748     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13749           sc->mac_addr_str);
13750
13751     /* various MF mode sanity checks... */
13752
13753     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13754         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13755               SC_PORT(sc));
13756         return (1);
13757     }
13758
13759     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13760         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13761               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13762         return (1);
13763     }
13764
13765     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13766         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13767         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13768             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13769                   SC_VN(sc), OVLAN(sc));
13770             return (1);
13771         }
13772
13773         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13774             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13775                   mf_info->multi_vnics_mode, OVLAN(sc));
13776             return (1);
13777         }
13778
13779         /*
13780          * Verify all functions are either MF or SF mode. If MF, make sure
13781          * sure that all non-hidden functions have a valid ovlan. If SF,
13782          * make sure that all non-hidden functions have an invalid ovlan.
13783          */
13784         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13785             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13786             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13787             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13788                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13789                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13790                 BLOGE(sc, "mf_mode=SD function %d MF config "
13791                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13792                       i, mf_info->multi_vnics_mode, ovlan1);
13793                 return (1);
13794             }
13795         }
13796
13797         /* Verify all funcs on the same port each have a different ovlan. */
13798         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13799             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13800             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13801             /* iterate from the next function on the port to the max func */
13802             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13803                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13804                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13805                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13806                     VALID_OVLAN(ovlan1) &&
13807                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13808                     VALID_OVLAN(ovlan2) &&
13809                     (ovlan1 == ovlan2)) {
13810                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13811                               "have the same ovlan (%d)\n",
13812                           i, j, ovlan1);
13813                     return (1);
13814                 }
13815             }
13816         }
13817     } /* MULTI_FUNCTION_SD */
13818
13819     return (0);
13820 }
13821
13822 static int
13823 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13824 {
13825     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13826     uint32_t val, mac_upper;
13827     uint8_t i, vnic;
13828
13829     /* initialize mf_info defaults */
13830     mf_info->vnics_per_port   = 1;
13831     mf_info->multi_vnics_mode = FALSE;
13832     mf_info->path_has_ovlan   = FALSE;
13833     mf_info->mf_mode          = SINGLE_FUNCTION;
13834
13835     if (!CHIP_IS_MF_CAP(sc)) {
13836         return (0);
13837     }
13838
13839     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13840         BLOGE(sc, "Invalid mf_cfg_base!\n");
13841         return (1);
13842     }
13843
13844     /* get the MF mode (switch dependent / independent / single-function) */
13845
13846     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13847
13848     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13849     {
13850     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13851
13852         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13853
13854         /* check for legal upper mac bytes */
13855         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13856             mf_info->mf_mode = MULTI_FUNCTION_SI;
13857         } else {
13858             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13859         }
13860
13861         break;
13862
13863     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13864     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13865
13866         /* get outer vlan configuration */
13867         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13868
13869         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13870             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13871             mf_info->mf_mode = MULTI_FUNCTION_SD;
13872         } else {
13873             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13874         }
13875
13876         break;
13877
13878     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13879
13880         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13881         return (0);
13882
13883     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13884
13885         /*
13886          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13887          * and the MAC address is valid.
13888          */
13889         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13890
13891         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13892             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13893             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13894         } else {
13895             BLOGE(sc, "Invalid config for AFEX mode\n");
13896         }
13897
13898         break;
13899
13900     default:
13901
13902         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13903               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13904
13905         return (1);
13906     }
13907
13908     /* set path mf_mode (which could be different than function mf_mode) */
13909     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13910         mf_info->path_has_ovlan = TRUE;
13911     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13912         /*
13913          * Decide on path multi vnics mode. If we're not in MF mode and in
13914          * 4-port mode, this is good enough to check vnic-0 of the other port
13915          * on the same path
13916          */
13917         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13918             uint8_t other_port = !(PORT_ID(sc) & 1);
13919             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13920
13921             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13922
13923             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13924         }
13925     }
13926
13927     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13928         /* invalid MF config */
13929         if (SC_VN(sc) >= 1) {
13930             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13931             return (1);
13932         }
13933
13934         return (0);
13935     }
13936
13937     /* get the MF configuration */
13938     mf_info->mf_config[SC_VN(sc)] =
13939         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13940
13941     switch(mf_info->mf_mode)
13942     {
13943     case MULTI_FUNCTION_SD:
13944
13945         bxe_get_shmem_mf_cfg_info_sd(sc);
13946         break;
13947
13948     case MULTI_FUNCTION_SI:
13949
13950         bxe_get_shmem_mf_cfg_info_si(sc);
13951         break;
13952
13953     case MULTI_FUNCTION_AFEX:
13954
13955         bxe_get_shmem_mf_cfg_info_niv(sc);
13956         break;
13957
13958     default:
13959
13960         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13961               mf_info->mf_mode);
13962         return (1);
13963     }
13964
13965     /* get the congestion management parameters */
13966
13967     vnic = 0;
13968     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13969         /* get min/max bw */
13970         val = MFCFG_RD(sc, func_mf_config[i].config);
13971         mf_info->min_bw[vnic] =
13972             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
13973         mf_info->max_bw[vnic] =
13974             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
13975         vnic++;
13976     }
13977
13978     return (bxe_check_valid_mf_cfg(sc));
13979 }
13980
13981 static int
13982 bxe_get_shmem_info(struct bxe_softc *sc)
13983 {
13984     int port;
13985     uint32_t mac_hi, mac_lo, val;
13986
13987     port = SC_PORT(sc);
13988     mac_hi = mac_lo = 0;
13989
13990     sc->link_params.sc   = sc;
13991     sc->link_params.port = port;
13992
13993     /* get the hardware config info */
13994     sc->devinfo.hw_config =
13995         SHMEM_RD(sc, dev_info.shared_hw_config.config);
13996     sc->devinfo.hw_config2 =
13997         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
13998
13999     sc->link_params.hw_led_mode =
14000         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
14001          SHARED_HW_CFG_LED_MODE_SHIFT);
14002
14003     /* get the port feature config */
14004     sc->port.config =
14005         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
14006
14007     /* get the link params */
14008     sc->link_params.speed_cap_mask[0] =
14009         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
14010     sc->link_params.speed_cap_mask[1] =
14011         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
14012
14013     /* get the lane config */
14014     sc->link_params.lane_config =
14015         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
14016
14017     /* get the link config */
14018     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
14019     sc->port.link_config[ELINK_INT_PHY] = val;
14020     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
14021     sc->port.link_config[ELINK_EXT_PHY1] =
14022         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
14023
14024     /* get the override preemphasis flag and enable it or turn it off */
14025     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
14026     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
14027         sc->link_params.feature_config_flags |=
14028             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14029     } else {
14030         sc->link_params.feature_config_flags &=
14031             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14032     }
14033
14034     /* get the initial value of the link params */
14035     sc->link_params.multi_phy_config =
14036         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
14037
14038     /* get external phy info */
14039     sc->port.ext_phy_config =
14040         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
14041
14042     /* get the multifunction configuration */
14043     bxe_get_mf_cfg_info(sc);
14044
14045     /* get the mac address */
14046     if (IS_MF(sc)) {
14047         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
14048         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
14049     } else {
14050         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
14051         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
14052     }
14053
14054     if ((mac_lo == 0) && (mac_hi == 0)) {
14055         *sc->mac_addr_str = 0;
14056         BLOGE(sc, "No Ethernet address programmed!\n");
14057     } else {
14058         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
14059         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
14060         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
14061         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
14062         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
14063         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
14064         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
14065                  "%02x:%02x:%02x:%02x:%02x:%02x",
14066                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
14067                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
14068                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
14069         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
14070     }
14071
14072 #if 0
14073     if (!IS_MF(sc) &&
14074         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14075          PORT_FEAT_CFG_STORAGE_PERSONALITY_FCOE)) {
14076         sc->flags |= BXE_NO_ISCSI;
14077     }
14078     if (!IS_MF(sc) &&
14079         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14080          PORT_FEAT_CFG_STORAGE_PERSONALITY_ISCSI)) {
14081         sc->flags |= BXE_NO_FCOE_FLAG;
14082     }
14083 #endif
14084
14085     return (0);
14086 }
14087
14088 static void
14089 bxe_get_tunable_params(struct bxe_softc *sc)
14090 {
14091     /* sanity checks */
14092
14093     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
14094         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
14095         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
14096         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
14097         bxe_interrupt_mode = INTR_MODE_MSIX;
14098     }
14099
14100     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
14101         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
14102         bxe_queue_count = 0;
14103     }
14104
14105     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
14106         if (bxe_max_rx_bufs == 0) {
14107             bxe_max_rx_bufs = RX_BD_USABLE;
14108         } else {
14109             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
14110             bxe_max_rx_bufs = 2048;
14111         }
14112     }
14113
14114     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
14115         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
14116         bxe_hc_rx_ticks = 25;
14117     }
14118
14119     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
14120         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
14121         bxe_hc_tx_ticks = 50;
14122     }
14123
14124     if (bxe_max_aggregation_size == 0) {
14125         bxe_max_aggregation_size = TPA_AGG_SIZE;
14126     }
14127
14128     if (bxe_max_aggregation_size > 0xffff) {
14129         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
14130               bxe_max_aggregation_size);
14131         bxe_max_aggregation_size = TPA_AGG_SIZE;
14132     }
14133
14134     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
14135         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
14136         bxe_mrrs = -1;
14137     }
14138
14139     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
14140         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
14141         bxe_autogreeen = 0;
14142     }
14143
14144     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
14145         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
14146         bxe_udp_rss = 0;
14147     }
14148
14149     /* pull in user settings */
14150
14151     sc->interrupt_mode       = bxe_interrupt_mode;
14152     sc->max_rx_bufs          = bxe_max_rx_bufs;
14153     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
14154     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
14155     sc->max_aggregation_size = bxe_max_aggregation_size;
14156     sc->mrrs                 = bxe_mrrs;
14157     sc->autogreeen           = bxe_autogreeen;
14158     sc->udp_rss              = bxe_udp_rss;
14159
14160     if (bxe_interrupt_mode == INTR_MODE_INTX) {
14161         sc->num_queues = 1;
14162     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
14163         sc->num_queues =
14164             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
14165                 MAX_RSS_CHAINS);
14166         if (sc->num_queues > mp_ncpus) {
14167             sc->num_queues = mp_ncpus;
14168         }
14169     }
14170
14171     BLOGD(sc, DBG_LOAD,
14172           "User Config: "
14173           "debug=0x%lx "
14174           "interrupt_mode=%d "
14175           "queue_count=%d "
14176           "hc_rx_ticks=%d "
14177           "hc_tx_ticks=%d "
14178           "rx_budget=%d "
14179           "max_aggregation_size=%d "
14180           "mrrs=%d "
14181           "autogreeen=%d "
14182           "udp_rss=%d\n",
14183           bxe_debug,
14184           sc->interrupt_mode,
14185           sc->num_queues,
14186           sc->hc_rx_ticks,
14187           sc->hc_tx_ticks,
14188           bxe_rx_budget,
14189           sc->max_aggregation_size,
14190           sc->mrrs,
14191           sc->autogreeen,
14192           sc->udp_rss);
14193 }
14194
14195 static void
14196 bxe_media_detect(struct bxe_softc *sc)
14197 {
14198     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
14199     switch (sc->link_params.phy[phy_idx].media_type) {
14200     case ELINK_ETH_PHY_SFPP_10G_FIBER:
14201     case ELINK_ETH_PHY_XFP_FIBER:
14202         BLOGI(sc, "Found 10Gb Fiber media.\n");
14203         sc->media = IFM_10G_SR;
14204         break;
14205     case ELINK_ETH_PHY_SFP_1G_FIBER:
14206         BLOGI(sc, "Found 1Gb Fiber media.\n");
14207         sc->media = IFM_1000_SX;
14208         break;
14209     case ELINK_ETH_PHY_KR:
14210     case ELINK_ETH_PHY_CX4:
14211         BLOGI(sc, "Found 10GBase-CX4 media.\n");
14212         sc->media = IFM_10G_CX4;
14213         break;
14214     case ELINK_ETH_PHY_DA_TWINAX:
14215         BLOGI(sc, "Found 10Gb Twinax media.\n");
14216         sc->media = IFM_10G_TWINAX;
14217         break;
14218     case ELINK_ETH_PHY_BASE_T:
14219         if (sc->link_params.speed_cap_mask[0] &
14220             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
14221             BLOGI(sc, "Found 10GBase-T media.\n");
14222             sc->media = IFM_10G_T;
14223         } else {
14224             BLOGI(sc, "Found 1000Base-T media.\n");
14225             sc->media = IFM_1000_T;
14226         }
14227         break;
14228     case ELINK_ETH_PHY_NOT_PRESENT:
14229         BLOGI(sc, "Media not present.\n");
14230         sc->media = 0;
14231         break;
14232     case ELINK_ETH_PHY_UNSPECIFIED:
14233     default:
14234         BLOGI(sc, "Unknown media!\n");
14235         sc->media = 0;
14236         break;
14237     }
14238 }
14239
14240 #define GET_FIELD(value, fname)                     \
14241     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
14242 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
14243 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
14244
14245 static int
14246 bxe_get_igu_cam_info(struct bxe_softc *sc)
14247 {
14248     int pfid = SC_FUNC(sc);
14249     int igu_sb_id;
14250     uint32_t val;
14251     uint8_t fid, igu_sb_cnt = 0;
14252
14253     sc->igu_base_sb = 0xff;
14254
14255     if (CHIP_INT_MODE_IS_BC(sc)) {
14256         int vn = SC_VN(sc);
14257         igu_sb_cnt = sc->igu_sb_cnt;
14258         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
14259                            FP_SB_MAX_E1x);
14260         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
14261                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
14262         return (0);
14263     }
14264
14265     /* IGU in normal mode - read CAM */
14266     for (igu_sb_id = 0;
14267          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
14268          igu_sb_id++) {
14269         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
14270         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
14271             continue;
14272         }
14273         fid = IGU_FID(val);
14274         if ((fid & IGU_FID_ENCODE_IS_PF)) {
14275             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
14276                 continue;
14277             }
14278             if (IGU_VEC(val) == 0) {
14279                 /* default status block */
14280                 sc->igu_dsb_id = igu_sb_id;
14281             } else {
14282                 if (sc->igu_base_sb == 0xff) {
14283                     sc->igu_base_sb = igu_sb_id;
14284                 }
14285                 igu_sb_cnt++;
14286             }
14287         }
14288     }
14289
14290     /*
14291      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
14292      * that number of CAM entries will not be equal to the value advertised in
14293      * PCI. Driver should use the minimal value of both as the actual status
14294      * block count
14295      */
14296     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
14297
14298     if (igu_sb_cnt == 0) {
14299         BLOGE(sc, "CAM configuration error\n");
14300         return (-1);
14301     }
14302
14303     return (0);
14304 }
14305
14306 /*
14307  * Gather various information from the device config space, the device itself,
14308  * shmem, and the user input.
14309  */
14310 static int
14311 bxe_get_device_info(struct bxe_softc *sc)
14312 {
14313     uint32_t val;
14314     int rc;
14315
14316     /* Get the data for the device */
14317     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
14318     sc->devinfo.device_id    = pci_get_device(sc->dev);
14319     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
14320     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
14321
14322     /* get the chip revision (chip metal comes from pci config space) */
14323     sc->devinfo.chip_id     =
14324     sc->link_params.chip_id =
14325         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
14326          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
14327          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
14328          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
14329
14330     /* force 57811 according to MISC register */
14331     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
14332         if (CHIP_IS_57810(sc)) {
14333             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
14334                                    (sc->devinfo.chip_id & 0x0000ffff));
14335         } else if (CHIP_IS_57810_MF(sc)) {
14336             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
14337                                    (sc->devinfo.chip_id & 0x0000ffff));
14338         }
14339         sc->devinfo.chip_id |= 0x1;
14340     }
14341
14342     BLOGD(sc, DBG_LOAD,
14343           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
14344           sc->devinfo.chip_id,
14345           ((sc->devinfo.chip_id >> 16) & 0xffff),
14346           ((sc->devinfo.chip_id >> 12) & 0xf),
14347           ((sc->devinfo.chip_id >>  4) & 0xff),
14348           ((sc->devinfo.chip_id >>  0) & 0xf));
14349
14350     val = (REG_RD(sc, 0x2874) & 0x55);
14351     if ((sc->devinfo.chip_id & 0x1) ||
14352         (CHIP_IS_E1(sc) && val) ||
14353         (CHIP_IS_E1H(sc) && (val == 0x55))) {
14354         sc->flags |= BXE_ONE_PORT_FLAG;
14355         BLOGD(sc, DBG_LOAD, "single port device\n");
14356     }
14357
14358     /* set the doorbell size */
14359     sc->doorbell_size = (1 << BXE_DB_SHIFT);
14360
14361     /* determine whether the device is in 2 port or 4 port mode */
14362     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
14363     if (CHIP_IS_E2E3(sc)) {
14364         /*
14365          * Read port4mode_en_ovwr[0]:
14366          *   If 1, four port mode is in port4mode_en_ovwr[1].
14367          *   If 0, four port mode is in port4mode_en[0].
14368          */
14369         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
14370         if (val & 1) {
14371             val = ((val >> 1) & 1);
14372         } else {
14373             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
14374         }
14375
14376         sc->devinfo.chip_port_mode =
14377             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
14378
14379         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
14380     }
14381
14382     /* get the function and path info for the device */
14383     bxe_get_function_num(sc);
14384
14385     /* get the shared memory base address */
14386     sc->devinfo.shmem_base     =
14387     sc->link_params.shmem_base =
14388         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
14389     sc->devinfo.shmem2_base =
14390         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
14391                                   MISC_REG_GENERIC_CR_0));
14392
14393     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
14394           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
14395
14396     if (!sc->devinfo.shmem_base) {
14397         /* this should ONLY prevent upcoming shmem reads */
14398         BLOGI(sc, "MCP not active\n");
14399         sc->flags |= BXE_NO_MCP_FLAG;
14400         return (0);
14401     }
14402
14403     /* make sure the shared memory contents are valid */
14404     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
14405     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
14406         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
14407         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
14408         return (0);
14409     }
14410     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
14411
14412     /* get the bootcode version */
14413     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
14414     snprintf(sc->devinfo.bc_ver_str,
14415              sizeof(sc->devinfo.bc_ver_str),
14416              "%d.%d.%d",
14417              ((sc->devinfo.bc_ver >> 24) & 0xff),
14418              ((sc->devinfo.bc_ver >> 16) & 0xff),
14419              ((sc->devinfo.bc_ver >>  8) & 0xff));
14420     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
14421
14422     /* get the bootcode shmem address */
14423     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
14424     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
14425
14426     /* clean indirect addresses as they're not used */
14427     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
14428     if (IS_PF(sc)) {
14429         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
14430         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
14431         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
14432         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
14433         if (CHIP_IS_E1x(sc)) {
14434             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
14435             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
14436             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
14437             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
14438         }
14439
14440         /*
14441          * Enable internal target-read (in case we are probed after PF
14442          * FLR). Must be done prior to any BAR read access. Only for
14443          * 57712 and up
14444          */
14445         if (!CHIP_IS_E1x(sc)) {
14446             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
14447         }
14448     }
14449
14450     /* get the nvram size */
14451     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
14452     sc->devinfo.flash_size =
14453         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
14454     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
14455
14456     /* get PCI capabilites */
14457     bxe_probe_pci_caps(sc);
14458
14459     bxe_set_power_state(sc, PCI_PM_D0);
14460
14461     /* get various configuration parameters from shmem */
14462     bxe_get_shmem_info(sc);
14463
14464     if (sc->devinfo.pcie_msix_cap_reg != 0) {
14465         val = pci_read_config(sc->dev,
14466                               (sc->devinfo.pcie_msix_cap_reg +
14467                                PCIR_MSIX_CTRL),
14468                               2);
14469         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
14470     } else {
14471         sc->igu_sb_cnt = 1;
14472     }
14473
14474     sc->igu_base_addr = BAR_IGU_INTMEM;
14475
14476     /* initialize IGU parameters */
14477     if (CHIP_IS_E1x(sc)) {
14478         sc->devinfo.int_block = INT_BLOCK_HC;
14479         sc->igu_dsb_id = DEF_SB_IGU_ID;
14480         sc->igu_base_sb = 0;
14481     } else {
14482         sc->devinfo.int_block = INT_BLOCK_IGU;
14483
14484         /* do not allow device reset during IGU info preocessing */
14485         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14486
14487         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
14488
14489         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14490             int tout = 5000;
14491
14492             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
14493
14494             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
14495             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
14496             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
14497
14498             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14499                 tout--;
14500                 DELAY(1000);
14501             }
14502
14503             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14504                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
14505                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14506                 return (-1);
14507             }
14508         }
14509
14510         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14511             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
14512             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
14513         } else {
14514             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
14515         }
14516
14517         rc = bxe_get_igu_cam_info(sc);
14518
14519         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14520
14521         if (rc) {
14522             return (rc);
14523         }
14524     }
14525
14526     /*
14527      * Get base FW non-default (fast path) status block ID. This value is
14528      * used to initialize the fw_sb_id saved on the fp/queue structure to
14529      * determine the id used by the FW.
14530      */
14531     if (CHIP_IS_E1x(sc)) {
14532         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
14533     } else {
14534         /*
14535          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
14536          * the same queue are indicated on the same IGU SB). So we prefer
14537          * FW and IGU SBs to be the same value.
14538          */
14539         sc->base_fw_ndsb = sc->igu_base_sb;
14540     }
14541
14542     BLOGD(sc, DBG_LOAD,
14543           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
14544           sc->igu_dsb_id, sc->igu_base_sb,
14545           sc->igu_sb_cnt, sc->base_fw_ndsb);
14546
14547     elink_phy_probe(&sc->link_params);
14548
14549     return (0);
14550 }
14551
14552 static void
14553 bxe_link_settings_supported(struct bxe_softc *sc,
14554                             uint32_t         switch_cfg)
14555 {
14556     uint32_t cfg_size = 0;
14557     uint32_t idx;
14558     uint8_t port = SC_PORT(sc);
14559
14560     /* aggregation of supported attributes of all external phys */
14561     sc->port.supported[0] = 0;
14562     sc->port.supported[1] = 0;
14563
14564     switch (sc->link_params.num_phys) {
14565     case 1:
14566         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
14567         cfg_size = 1;
14568         break;
14569     case 2:
14570         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
14571         cfg_size = 1;
14572         break;
14573     case 3:
14574         if (sc->link_params.multi_phy_config &
14575             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
14576             sc->port.supported[1] =
14577                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14578             sc->port.supported[0] =
14579                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14580         } else {
14581             sc->port.supported[0] =
14582                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14583             sc->port.supported[1] =
14584                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14585         }
14586         cfg_size = 2;
14587         break;
14588     }
14589
14590     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14591         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14592               SHMEM_RD(sc,
14593                        dev_info.port_hw_config[port].external_phy_config),
14594               SHMEM_RD(sc,
14595                        dev_info.port_hw_config[port].external_phy_config2));
14596         return;
14597     }
14598
14599     if (CHIP_IS_E3(sc))
14600         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14601     else {
14602         switch (switch_cfg) {
14603         case ELINK_SWITCH_CFG_1G:
14604             sc->port.phy_addr =
14605                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14606             break;
14607         case ELINK_SWITCH_CFG_10G:
14608             sc->port.phy_addr =
14609                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14610             break;
14611         default:
14612             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14613                   sc->port.link_config[0]);
14614             return;
14615         }
14616     }
14617
14618     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14619
14620     /* mask what we support according to speed_cap_mask per configuration */
14621     for (idx = 0; idx < cfg_size; idx++) {
14622         if (!(sc->link_params.speed_cap_mask[idx] &
14623               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14624             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14625         }
14626
14627         if (!(sc->link_params.speed_cap_mask[idx] &
14628               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14629             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14630         }
14631
14632         if (!(sc->link_params.speed_cap_mask[idx] &
14633               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14634             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14635         }
14636
14637         if (!(sc->link_params.speed_cap_mask[idx] &
14638               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14639             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14640         }
14641
14642         if (!(sc->link_params.speed_cap_mask[idx] &
14643               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14644             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14645         }
14646
14647         if (!(sc->link_params.speed_cap_mask[idx] &
14648               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14649             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14650         }
14651
14652         if (!(sc->link_params.speed_cap_mask[idx] &
14653               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14654             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14655         }
14656
14657         if (!(sc->link_params.speed_cap_mask[idx] &
14658               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14659             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14660         }
14661     }
14662
14663     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14664           sc->port.supported[0], sc->port.supported[1]);
14665 }
14666
14667 static void
14668 bxe_link_settings_requested(struct bxe_softc *sc)
14669 {
14670     uint32_t link_config;
14671     uint32_t idx;
14672     uint32_t cfg_size = 0;
14673
14674     sc->port.advertising[0] = 0;
14675     sc->port.advertising[1] = 0;
14676
14677     switch (sc->link_params.num_phys) {
14678     case 1:
14679     case 2:
14680         cfg_size = 1;
14681         break;
14682     case 3:
14683         cfg_size = 2;
14684         break;
14685     }
14686
14687     for (idx = 0; idx < cfg_size; idx++) {
14688         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14689         link_config = sc->port.link_config[idx];
14690
14691         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14692         case PORT_FEATURE_LINK_SPEED_AUTO:
14693             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14694                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14695                 sc->port.advertising[idx] |= sc->port.supported[idx];
14696                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14697                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14698                     sc->port.advertising[idx] |=
14699                         (ELINK_SUPPORTED_100baseT_Half |
14700                          ELINK_SUPPORTED_100baseT_Full);
14701             } else {
14702                 /* force 10G, no AN */
14703                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14704                 sc->port.advertising[idx] |=
14705                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14706                 continue;
14707             }
14708             break;
14709
14710         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14711             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14712                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14713                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14714                                               ADVERTISED_TP);
14715             } else {
14716                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14717                           "speed_cap_mask=0x%08x\n",
14718                       link_config, sc->link_params.speed_cap_mask[idx]);
14719                 return;
14720             }
14721             break;
14722
14723         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14724             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14725                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14726                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14727                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14728                                               ADVERTISED_TP);
14729             } else {
14730                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14731                           "speed_cap_mask=0x%08x\n",
14732                       link_config, sc->link_params.speed_cap_mask[idx]);
14733                 return;
14734             }
14735             break;
14736
14737         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14738             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14739                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14740                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14741                                               ADVERTISED_TP);
14742             } else {
14743                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14744                           "speed_cap_mask=0x%08x\n",
14745                       link_config, sc->link_params.speed_cap_mask[idx]);
14746                 return;
14747             }
14748             break;
14749
14750         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14751             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14752                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14753                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14754                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14755                                               ADVERTISED_TP);
14756             } else {
14757                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14758                           "speed_cap_mask=0x%08x\n",
14759                       link_config, sc->link_params.speed_cap_mask[idx]);
14760                 return;
14761             }
14762             break;
14763
14764         case PORT_FEATURE_LINK_SPEED_1G:
14765             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14766                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14767                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14768                                               ADVERTISED_TP);
14769             } else {
14770                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14771                           "speed_cap_mask=0x%08x\n",
14772                       link_config, sc->link_params.speed_cap_mask[idx]);
14773                 return;
14774             }
14775             break;
14776
14777         case PORT_FEATURE_LINK_SPEED_2_5G:
14778             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14779                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14780                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14781                                               ADVERTISED_TP);
14782             } else {
14783                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14784                           "speed_cap_mask=0x%08x\n",
14785                       link_config, sc->link_params.speed_cap_mask[idx]);
14786                 return;
14787             }
14788             break;
14789
14790         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14791             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14792                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14793                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14794                                               ADVERTISED_FIBRE);
14795             } else {
14796                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14797                           "speed_cap_mask=0x%08x\n",
14798                       link_config, sc->link_params.speed_cap_mask[idx]);
14799                 return;
14800             }
14801             break;
14802
14803         case PORT_FEATURE_LINK_SPEED_20G:
14804             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14805             break;
14806
14807         default:
14808             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14809                       "speed_cap_mask=0x%08x\n",
14810                   link_config, sc->link_params.speed_cap_mask[idx]);
14811             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14812             sc->port.advertising[idx] = sc->port.supported[idx];
14813             break;
14814         }
14815
14816         sc->link_params.req_flow_ctrl[idx] =
14817             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14818
14819         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14820             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14821                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14822             } else {
14823                 bxe_set_requested_fc(sc);
14824             }
14825         }
14826
14827         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14828                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14829               sc->link_params.req_line_speed[idx],
14830               sc->link_params.req_duplex[idx],
14831               sc->link_params.req_flow_ctrl[idx],
14832               sc->port.advertising[idx]);
14833     }
14834 }
14835
14836 static void
14837 bxe_get_phy_info(struct bxe_softc *sc)
14838 {
14839     uint8_t port = SC_PORT(sc);
14840     uint32_t config = sc->port.config;
14841     uint32_t eee_mode;
14842
14843     /* shmem data already read in bxe_get_shmem_info() */
14844
14845     BLOGD(sc, DBG_LOAD, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14846                         "link_config0=0x%08x\n",
14847                sc->link_params.lane_config,
14848                sc->link_params.speed_cap_mask[0],
14849                sc->port.link_config[0]);
14850
14851     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14852     bxe_link_settings_requested(sc);
14853
14854     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14855         sc->link_params.feature_config_flags |=
14856             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14857     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14858         sc->link_params.feature_config_flags &=
14859             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14860     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14861         sc->link_params.feature_config_flags |=
14862             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14863     }
14864
14865     /* configure link feature according to nvram value */
14866     eee_mode =
14867         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14868           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14869          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14870     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14871         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14872                                     ELINK_EEE_MODE_ENABLE_LPI |
14873                                     ELINK_EEE_MODE_OUTPUT_TIME);
14874     } else {
14875         sc->link_params.eee_mode = 0;
14876     }
14877
14878     /* get the media type */
14879     bxe_media_detect(sc);
14880 }
14881
14882 static void
14883 bxe_get_params(struct bxe_softc *sc)
14884 {
14885     /* get user tunable params */
14886     bxe_get_tunable_params(sc);
14887
14888     /* select the RX and TX ring sizes */
14889     sc->tx_ring_size = TX_BD_USABLE;
14890     sc->rx_ring_size = RX_BD_USABLE;
14891
14892     /* XXX disable WoL */
14893     sc->wol = 0;
14894 }
14895
14896 static void
14897 bxe_set_modes_bitmap(struct bxe_softc *sc)
14898 {
14899     uint32_t flags = 0;
14900
14901     if (CHIP_REV_IS_FPGA(sc)) {
14902         SET_FLAGS(flags, MODE_FPGA);
14903     } else if (CHIP_REV_IS_EMUL(sc)) {
14904         SET_FLAGS(flags, MODE_EMUL);
14905     } else {
14906         SET_FLAGS(flags, MODE_ASIC);
14907     }
14908
14909     if (CHIP_IS_MODE_4_PORT(sc)) {
14910         SET_FLAGS(flags, MODE_PORT4);
14911     } else {
14912         SET_FLAGS(flags, MODE_PORT2);
14913     }
14914
14915     if (CHIP_IS_E2(sc)) {
14916         SET_FLAGS(flags, MODE_E2);
14917     } else if (CHIP_IS_E3(sc)) {
14918         SET_FLAGS(flags, MODE_E3);
14919         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14920             SET_FLAGS(flags, MODE_E3_A0);
14921         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14922             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14923         }
14924     }
14925
14926     if (IS_MF(sc)) {
14927         SET_FLAGS(flags, MODE_MF);
14928         switch (sc->devinfo.mf_info.mf_mode) {
14929         case MULTI_FUNCTION_SD:
14930             SET_FLAGS(flags, MODE_MF_SD);
14931             break;
14932         case MULTI_FUNCTION_SI:
14933             SET_FLAGS(flags, MODE_MF_SI);
14934             break;
14935         case MULTI_FUNCTION_AFEX:
14936             SET_FLAGS(flags, MODE_MF_AFEX);
14937             break;
14938         }
14939     } else {
14940         SET_FLAGS(flags, MODE_SF);
14941     }
14942
14943 #if defined(__LITTLE_ENDIAN)
14944     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14945 #else /* __BIG_ENDIAN */
14946     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14947 #endif
14948
14949     INIT_MODE_FLAGS(sc) = flags;
14950 }
14951
14952 static int
14953 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14954 {
14955     struct bxe_fastpath *fp;
14956     bus_addr_t busaddr;
14957     int max_agg_queues;
14958     int max_segments;
14959     bus_size_t max_size;
14960     bus_size_t max_seg_size;
14961     char buf[32];
14962     int rc;
14963     int i, j;
14964
14965     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14966
14967     /* allocate the parent bus DMA tag */
14968     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
14969                             1,                        /* alignment */
14970                             0,                        /* boundary limit */
14971                             BUS_SPACE_MAXADDR,        /* restricted low */
14972                             BUS_SPACE_MAXADDR,        /* restricted hi */
14973                             NULL,                     /* addr filter() */
14974                             NULL,                     /* addr filter() arg */
14975                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
14976                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
14977                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
14978                             0,                        /* flags */
14979                             NULL,                     /* lock() */
14980                             NULL,                     /* lock() arg */
14981                             &sc->parent_dma_tag);     /* returned dma tag */
14982     if (rc != 0) {
14983         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
14984         return (1);
14985     }
14986
14987     /************************/
14988     /* DEFAULT STATUS BLOCK */
14989     /************************/
14990
14991     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
14992                       &sc->def_sb_dma, "default status block") != 0) {
14993         /* XXX */
14994         bus_dma_tag_destroy(sc->parent_dma_tag);
14995         return (1);
14996     }
14997
14998     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
14999
15000     /***************/
15001     /* EVENT QUEUE */
15002     /***************/
15003
15004     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15005                       &sc->eq_dma, "event queue") != 0) {
15006         /* XXX */
15007         bxe_dma_free(sc, &sc->def_sb_dma);
15008         sc->def_sb = NULL;
15009         bus_dma_tag_destroy(sc->parent_dma_tag);
15010         return (1);
15011     }
15012
15013     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
15014
15015     /*************/
15016     /* SLOW PATH */
15017     /*************/
15018
15019     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
15020                       &sc->sp_dma, "slow path") != 0) {
15021         /* XXX */
15022         bxe_dma_free(sc, &sc->eq_dma);
15023         sc->eq = NULL;
15024         bxe_dma_free(sc, &sc->def_sb_dma);
15025         sc->def_sb = NULL;
15026         bus_dma_tag_destroy(sc->parent_dma_tag);
15027         return (1);
15028     }
15029
15030     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
15031
15032     /*******************/
15033     /* SLOW PATH QUEUE */
15034     /*******************/
15035
15036     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15037                       &sc->spq_dma, "slow path queue") != 0) {
15038         /* XXX */
15039         bxe_dma_free(sc, &sc->sp_dma);
15040         sc->sp = NULL;
15041         bxe_dma_free(sc, &sc->eq_dma);
15042         sc->eq = NULL;
15043         bxe_dma_free(sc, &sc->def_sb_dma);
15044         sc->def_sb = NULL;
15045         bus_dma_tag_destroy(sc->parent_dma_tag);
15046         return (1);
15047     }
15048
15049     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
15050
15051     /***************************/
15052     /* FW DECOMPRESSION BUFFER */
15053     /***************************/
15054
15055     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
15056                       "fw decompression buffer") != 0) {
15057         /* XXX */
15058         bxe_dma_free(sc, &sc->spq_dma);
15059         sc->spq = NULL;
15060         bxe_dma_free(sc, &sc->sp_dma);
15061         sc->sp = NULL;
15062         bxe_dma_free(sc, &sc->eq_dma);
15063         sc->eq = NULL;
15064         bxe_dma_free(sc, &sc->def_sb_dma);
15065         sc->def_sb = NULL;
15066         bus_dma_tag_destroy(sc->parent_dma_tag);
15067         return (1);
15068     }
15069
15070     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
15071
15072     if ((sc->gz_strm =
15073          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
15074         /* XXX */
15075         bxe_dma_free(sc, &sc->gz_buf_dma);
15076         sc->gz_buf = NULL;
15077         bxe_dma_free(sc, &sc->spq_dma);
15078         sc->spq = NULL;
15079         bxe_dma_free(sc, &sc->sp_dma);
15080         sc->sp = NULL;
15081         bxe_dma_free(sc, &sc->eq_dma);
15082         sc->eq = NULL;
15083         bxe_dma_free(sc, &sc->def_sb_dma);
15084         sc->def_sb = NULL;
15085         bus_dma_tag_destroy(sc->parent_dma_tag);
15086         return (1);
15087     }
15088
15089     /*************/
15090     /* FASTPATHS */
15091     /*************/
15092
15093     /* allocate DMA memory for each fastpath structure */
15094     for (i = 0; i < sc->num_queues; i++) {
15095         fp = &sc->fp[i];
15096         fp->sc    = sc;
15097         fp->index = i;
15098
15099         /*******************/
15100         /* FP STATUS BLOCK */
15101         /*******************/
15102
15103         snprintf(buf, sizeof(buf), "fp %d status block", i);
15104         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
15105                           &fp->sb_dma, buf) != 0) {
15106             /* XXX unwind and free previous fastpath allocations */
15107             BLOGE(sc, "Failed to alloc %s\n", buf);
15108             return (1);
15109         } else {
15110             if (CHIP_IS_E2E3(sc)) {
15111                 fp->status_block.e2_sb =
15112                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
15113             } else {
15114                 fp->status_block.e1x_sb =
15115                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
15116             }
15117         }
15118
15119         /******************/
15120         /* FP TX BD CHAIN */
15121         /******************/
15122
15123         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
15124         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
15125                           &fp->tx_dma, buf) != 0) {
15126             /* XXX unwind and free previous fastpath allocations */
15127             BLOGE(sc, "Failed to alloc %s\n", buf);
15128             return (1);
15129         } else {
15130             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
15131         }
15132
15133         /* link together the tx bd chain pages */
15134         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
15135             /* index into the tx bd chain array to last entry per page */
15136             struct eth_tx_next_bd *tx_next_bd =
15137                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
15138             /* point to the next page and wrap from last page */
15139             busaddr = (fp->tx_dma.paddr +
15140                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
15141             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
15142             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
15143         }
15144
15145         /******************/
15146         /* FP RX BD CHAIN */
15147         /******************/
15148
15149         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
15150         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
15151                           &fp->rx_dma, buf) != 0) {
15152             /* XXX unwind and free previous fastpath allocations */
15153             BLOGE(sc, "Failed to alloc %s\n", buf);
15154             return (1);
15155         } else {
15156             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
15157         }
15158
15159         /* link together the rx bd chain pages */
15160         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
15161             /* index into the rx bd chain array to last entry per page */
15162             struct eth_rx_bd *rx_bd =
15163                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
15164             /* point to the next page and wrap from last page */
15165             busaddr = (fp->rx_dma.paddr +
15166                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
15167             rx_bd->addr_hi = htole32(U64_HI(busaddr));
15168             rx_bd->addr_lo = htole32(U64_LO(busaddr));
15169         }
15170
15171         /*******************/
15172         /* FP RX RCQ CHAIN */
15173         /*******************/
15174
15175         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
15176         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
15177                           &fp->rcq_dma, buf) != 0) {
15178             /* XXX unwind and free previous fastpath allocations */
15179             BLOGE(sc, "Failed to alloc %s\n", buf);
15180             return (1);
15181         } else {
15182             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
15183         }
15184
15185         /* link together the rcq chain pages */
15186         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
15187             /* index into the rcq chain array to last entry per page */
15188             struct eth_rx_cqe_next_page *rx_cqe_next =
15189                 (struct eth_rx_cqe_next_page *)
15190                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
15191             /* point to the next page and wrap from last page */
15192             busaddr = (fp->rcq_dma.paddr +
15193                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
15194             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
15195             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
15196         }
15197
15198         /*******************/
15199         /* FP RX SGE CHAIN */
15200         /*******************/
15201
15202         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
15203         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
15204                           &fp->rx_sge_dma, buf) != 0) {
15205             /* XXX unwind and free previous fastpath allocations */
15206             BLOGE(sc, "Failed to alloc %s\n", buf);
15207             return (1);
15208         } else {
15209             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
15210         }
15211
15212         /* link together the sge chain pages */
15213         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
15214             /* index into the rcq chain array to last entry per page */
15215             struct eth_rx_sge *rx_sge =
15216                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
15217             /* point to the next page and wrap from last page */
15218             busaddr = (fp->rx_sge_dma.paddr +
15219                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
15220             rx_sge->addr_hi = htole32(U64_HI(busaddr));
15221             rx_sge->addr_lo = htole32(U64_LO(busaddr));
15222         }
15223
15224         /***********************/
15225         /* FP TX MBUF DMA MAPS */
15226         /***********************/
15227
15228         /* set required sizes before mapping to conserve resources */
15229         if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
15230             max_size     = BXE_TSO_MAX_SIZE;
15231             max_segments = BXE_TSO_MAX_SEGMENTS;
15232             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
15233         } else {
15234             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
15235             max_segments = BXE_MAX_SEGMENTS;
15236             max_seg_size = MCLBYTES;
15237         }
15238
15239         /* create a dma tag for the tx mbufs */
15240         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15241                                 1,                  /* alignment */
15242                                 0,                  /* boundary limit */
15243                                 BUS_SPACE_MAXADDR,  /* restricted low */
15244                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15245                                 NULL,               /* addr filter() */
15246                                 NULL,               /* addr filter() arg */
15247                                 max_size,           /* max map size */
15248                                 max_segments,       /* num discontinuous */
15249                                 max_seg_size,       /* max seg size */
15250                                 0,                  /* flags */
15251                                 NULL,               /* lock() */
15252                                 NULL,               /* lock() arg */
15253                                 &fp->tx_mbuf_tag);  /* returned dma tag */
15254         if (rc != 0) {
15255             /* XXX unwind and free previous fastpath allocations */
15256             BLOGE(sc, "Failed to create dma tag for "
15257                       "'fp %d tx mbufs' (%d)\n",
15258                   i, rc);
15259             return (1);
15260         }
15261
15262         /* create dma maps for each of the tx mbuf clusters */
15263         for (j = 0; j < TX_BD_TOTAL; j++) {
15264             if (bus_dmamap_create(fp->tx_mbuf_tag,
15265                                   BUS_DMA_NOWAIT,
15266                                   &fp->tx_mbuf_chain[j].m_map)) {
15267                 /* XXX unwind and free previous fastpath allocations */
15268                 BLOGE(sc, "Failed to create dma map for "
15269                           "'fp %d tx mbuf %d' (%d)\n",
15270                       i, j, rc);
15271                 return (1);
15272             }
15273         }
15274
15275         /***********************/
15276         /* FP RX MBUF DMA MAPS */
15277         /***********************/
15278
15279         /* create a dma tag for the rx mbufs */
15280         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15281                                 1,                  /* alignment */
15282                                 0,                  /* boundary limit */
15283                                 BUS_SPACE_MAXADDR,  /* restricted low */
15284                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15285                                 NULL,               /* addr filter() */
15286                                 NULL,               /* addr filter() arg */
15287                                 MJUM9BYTES,         /* max map size */
15288                                 1,                  /* num discontinuous */
15289                                 MJUM9BYTES,         /* max seg size */
15290                                 0,                  /* flags */
15291                                 NULL,               /* lock() */
15292                                 NULL,               /* lock() arg */
15293                                 &fp->rx_mbuf_tag);  /* returned dma tag */
15294         if (rc != 0) {
15295             /* XXX unwind and free previous fastpath allocations */
15296             BLOGE(sc, "Failed to create dma tag for "
15297                       "'fp %d rx mbufs' (%d)\n",
15298                   i, rc);
15299             return (1);
15300         }
15301
15302         /* create dma maps for each of the rx mbuf clusters */
15303         for (j = 0; j < RX_BD_TOTAL; j++) {
15304             if (bus_dmamap_create(fp->rx_mbuf_tag,
15305                                   BUS_DMA_NOWAIT,
15306                                   &fp->rx_mbuf_chain[j].m_map)) {
15307                 /* XXX unwind and free previous fastpath allocations */
15308                 BLOGE(sc, "Failed to create dma map for "
15309                           "'fp %d rx mbuf %d' (%d)\n",
15310                       i, j, rc);
15311                 return (1);
15312             }
15313         }
15314
15315         /* create dma map for the spare rx mbuf cluster */
15316         if (bus_dmamap_create(fp->rx_mbuf_tag,
15317                               BUS_DMA_NOWAIT,
15318                               &fp->rx_mbuf_spare_map)) {
15319             /* XXX unwind and free previous fastpath allocations */
15320             BLOGE(sc, "Failed to create dma map for "
15321                       "'fp %d spare rx mbuf' (%d)\n",
15322                   i, rc);
15323             return (1);
15324         }
15325
15326         /***************************/
15327         /* FP RX SGE MBUF DMA MAPS */
15328         /***************************/
15329
15330         /* create a dma tag for the rx sge mbufs */
15331         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15332                                 1,                  /* alignment */
15333                                 0,                  /* boundary limit */
15334                                 BUS_SPACE_MAXADDR,  /* restricted low */
15335                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15336                                 NULL,               /* addr filter() */
15337                                 NULL,               /* addr filter() arg */
15338                                 BCM_PAGE_SIZE,      /* max map size */
15339                                 1,                  /* num discontinuous */
15340                                 BCM_PAGE_SIZE,      /* max seg size */
15341                                 0,                  /* flags */
15342                                 NULL,               /* lock() */
15343                                 NULL,               /* lock() arg */
15344                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
15345         if (rc != 0) {
15346             /* XXX unwind and free previous fastpath allocations */
15347             BLOGE(sc, "Failed to create dma tag for "
15348                       "'fp %d rx sge mbufs' (%d)\n",
15349                   i, rc);
15350             return (1);
15351         }
15352
15353         /* create dma maps for the rx sge mbuf clusters */
15354         for (j = 0; j < RX_SGE_TOTAL; j++) {
15355             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15356                                   BUS_DMA_NOWAIT,
15357                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
15358                 /* XXX unwind and free previous fastpath allocations */
15359                 BLOGE(sc, "Failed to create dma map for "
15360                           "'fp %d rx sge mbuf %d' (%d)\n",
15361                       i, j, rc);
15362                 return (1);
15363             }
15364         }
15365
15366         /* create dma map for the spare rx sge mbuf cluster */
15367         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15368                               BUS_DMA_NOWAIT,
15369                               &fp->rx_sge_mbuf_spare_map)) {
15370             /* XXX unwind and free previous fastpath allocations */
15371             BLOGE(sc, "Failed to create dma map for "
15372                       "'fp %d spare rx sge mbuf' (%d)\n",
15373                   i, rc);
15374             return (1);
15375         }
15376
15377         /***************************/
15378         /* FP RX TPA MBUF DMA MAPS */
15379         /***************************/
15380
15381         /* create dma maps for the rx tpa mbuf clusters */
15382         max_agg_queues = MAX_AGG_QS(sc);
15383
15384         for (j = 0; j < max_agg_queues; j++) {
15385             if (bus_dmamap_create(fp->rx_mbuf_tag,
15386                                   BUS_DMA_NOWAIT,
15387                                   &fp->rx_tpa_info[j].bd.m_map)) {
15388                 /* XXX unwind and free previous fastpath allocations */
15389                 BLOGE(sc, "Failed to create dma map for "
15390                           "'fp %d rx tpa mbuf %d' (%d)\n",
15391                       i, j, rc);
15392                 return (1);
15393             }
15394         }
15395
15396         /* create dma map for the spare rx tpa mbuf cluster */
15397         if (bus_dmamap_create(fp->rx_mbuf_tag,
15398                               BUS_DMA_NOWAIT,
15399                               &fp->rx_tpa_info_mbuf_spare_map)) {
15400             /* XXX unwind and free previous fastpath allocations */
15401             BLOGE(sc, "Failed to create dma map for "
15402                       "'fp %d spare rx tpa mbuf' (%d)\n",
15403                   i, rc);
15404             return (1);
15405         }
15406
15407         bxe_init_sge_ring_bit_mask(fp);
15408     }
15409
15410     return (0);
15411 }
15412
15413 static void
15414 bxe_free_hsi_mem(struct bxe_softc *sc)
15415 {
15416     struct bxe_fastpath *fp;
15417     int max_agg_queues;
15418     int i, j;
15419
15420     if (sc->parent_dma_tag == NULL) {
15421         return; /* assume nothing was allocated */
15422     }
15423
15424     for (i = 0; i < sc->num_queues; i++) {
15425         fp = &sc->fp[i];
15426
15427         /*******************/
15428         /* FP STATUS BLOCK */
15429         /*******************/
15430
15431         bxe_dma_free(sc, &fp->sb_dma);
15432         memset(&fp->status_block, 0, sizeof(fp->status_block));
15433
15434         /******************/
15435         /* FP TX BD CHAIN */
15436         /******************/
15437
15438         bxe_dma_free(sc, &fp->tx_dma);
15439         fp->tx_chain = NULL;
15440
15441         /******************/
15442         /* FP RX BD CHAIN */
15443         /******************/
15444
15445         bxe_dma_free(sc, &fp->rx_dma);
15446         fp->rx_chain = NULL;
15447
15448         /*******************/
15449         /* FP RX RCQ CHAIN */
15450         /*******************/
15451
15452         bxe_dma_free(sc, &fp->rcq_dma);
15453         fp->rcq_chain = NULL;
15454
15455         /*******************/
15456         /* FP RX SGE CHAIN */
15457         /*******************/
15458
15459         bxe_dma_free(sc, &fp->rx_sge_dma);
15460         fp->rx_sge_chain = NULL;
15461
15462         /***********************/
15463         /* FP TX MBUF DMA MAPS */
15464         /***********************/
15465
15466         if (fp->tx_mbuf_tag != NULL) {
15467             for (j = 0; j < TX_BD_TOTAL; j++) {
15468                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
15469                     bus_dmamap_unload(fp->tx_mbuf_tag,
15470                                       fp->tx_mbuf_chain[j].m_map);
15471                     bus_dmamap_destroy(fp->tx_mbuf_tag,
15472                                        fp->tx_mbuf_chain[j].m_map);
15473                 }
15474             }
15475
15476             bus_dma_tag_destroy(fp->tx_mbuf_tag);
15477             fp->tx_mbuf_tag = NULL;
15478         }
15479
15480         /***********************/
15481         /* FP RX MBUF DMA MAPS */
15482         /***********************/
15483
15484         if (fp->rx_mbuf_tag != NULL) {
15485             for (j = 0; j < RX_BD_TOTAL; j++) {
15486                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
15487                     bus_dmamap_unload(fp->rx_mbuf_tag,
15488                                       fp->rx_mbuf_chain[j].m_map);
15489                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15490                                        fp->rx_mbuf_chain[j].m_map);
15491                 }
15492             }
15493
15494             if (fp->rx_mbuf_spare_map != NULL) {
15495                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15496                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15497             }
15498
15499             /***************************/
15500             /* FP RX TPA MBUF DMA MAPS */
15501             /***************************/
15502
15503             max_agg_queues = MAX_AGG_QS(sc);
15504
15505             for (j = 0; j < max_agg_queues; j++) {
15506                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
15507                     bus_dmamap_unload(fp->rx_mbuf_tag,
15508                                       fp->rx_tpa_info[j].bd.m_map);
15509                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15510                                        fp->rx_tpa_info[j].bd.m_map);
15511                 }
15512             }
15513
15514             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
15515                 bus_dmamap_unload(fp->rx_mbuf_tag,
15516                                   fp->rx_tpa_info_mbuf_spare_map);
15517                 bus_dmamap_destroy(fp->rx_mbuf_tag,
15518                                    fp->rx_tpa_info_mbuf_spare_map);
15519             }
15520
15521             bus_dma_tag_destroy(fp->rx_mbuf_tag);
15522             fp->rx_mbuf_tag = NULL;
15523         }
15524
15525         /***************************/
15526         /* FP RX SGE MBUF DMA MAPS */
15527         /***************************/
15528
15529         if (fp->rx_sge_mbuf_tag != NULL) {
15530             for (j = 0; j < RX_SGE_TOTAL; j++) {
15531                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
15532                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15533                                       fp->rx_sge_mbuf_chain[j].m_map);
15534                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15535                                        fp->rx_sge_mbuf_chain[j].m_map);
15536                 }
15537             }
15538
15539             if (fp->rx_sge_mbuf_spare_map != NULL) {
15540                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15541                                   fp->rx_sge_mbuf_spare_map);
15542                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15543                                    fp->rx_sge_mbuf_spare_map);
15544             }
15545
15546             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
15547             fp->rx_sge_mbuf_tag = NULL;
15548         }
15549     }
15550
15551     /***************************/
15552     /* FW DECOMPRESSION BUFFER */
15553     /***************************/
15554
15555     bxe_dma_free(sc, &sc->gz_buf_dma);
15556     sc->gz_buf = NULL;
15557     free(sc->gz_strm, M_DEVBUF);
15558     sc->gz_strm = NULL;
15559
15560     /*******************/
15561     /* SLOW PATH QUEUE */
15562     /*******************/
15563
15564     bxe_dma_free(sc, &sc->spq_dma);
15565     sc->spq = NULL;
15566
15567     /*************/
15568     /* SLOW PATH */
15569     /*************/
15570
15571     bxe_dma_free(sc, &sc->sp_dma);
15572     sc->sp = NULL;
15573
15574     /***************/
15575     /* EVENT QUEUE */
15576     /***************/
15577
15578     bxe_dma_free(sc, &sc->eq_dma);
15579     sc->eq = NULL;
15580
15581     /************************/
15582     /* DEFAULT STATUS BLOCK */
15583     /************************/
15584
15585     bxe_dma_free(sc, &sc->def_sb_dma);
15586     sc->def_sb = NULL;
15587
15588     bus_dma_tag_destroy(sc->parent_dma_tag);
15589     sc->parent_dma_tag = NULL;
15590 }
15591
15592 /*
15593  * Previous driver DMAE transaction may have occurred when pre-boot stage
15594  * ended and boot began. This would invalidate the addresses of the
15595  * transaction, resulting in was-error bit set in the PCI causing all
15596  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15597  * the interrupt which detected this from the pglueb and the was-done bit
15598  */
15599 static void
15600 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15601 {
15602     uint32_t val;
15603
15604     if (!CHIP_IS_E1x(sc)) {
15605         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15606         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15607             BLOGD(sc, DBG_LOAD,
15608                   "Clearing 'was-error' bit that was set in pglueb");
15609             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15610         }
15611     }
15612 }
15613
15614 static int
15615 bxe_prev_mcp_done(struct bxe_softc *sc)
15616 {
15617     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15618                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15619     if (!rc) {
15620         BLOGE(sc, "MCP response failure, aborting\n");
15621         return (-1);
15622     }
15623
15624     return (0);
15625 }
15626
15627 static struct bxe_prev_list_node *
15628 bxe_prev_path_get_entry(struct bxe_softc *sc)
15629 {
15630     struct bxe_prev_list_node *tmp;
15631
15632     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15633         if ((sc->pcie_bus == tmp->bus) &&
15634             (sc->pcie_device == tmp->slot) &&
15635             (SC_PATH(sc) == tmp->path)) {
15636             return (tmp);
15637         }
15638     }
15639
15640     return (NULL);
15641 }
15642
15643 static uint8_t
15644 bxe_prev_is_path_marked(struct bxe_softc *sc)
15645 {
15646     struct bxe_prev_list_node *tmp;
15647     int rc = FALSE;
15648
15649     mtx_lock(&bxe_prev_mtx);
15650
15651     tmp = bxe_prev_path_get_entry(sc);
15652     if (tmp) {
15653         if (tmp->aer) {
15654             BLOGD(sc, DBG_LOAD,
15655                   "Path %d/%d/%d was marked by AER\n",
15656                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15657         } else {
15658             rc = TRUE;
15659             BLOGD(sc, DBG_LOAD,
15660                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15661                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15662         }
15663     }
15664
15665     mtx_unlock(&bxe_prev_mtx);
15666
15667     return (rc);
15668 }
15669
15670 static int
15671 bxe_prev_mark_path(struct bxe_softc *sc,
15672                    uint8_t          after_undi)
15673 {
15674     struct bxe_prev_list_node *tmp;
15675
15676     mtx_lock(&bxe_prev_mtx);
15677
15678     /* Check whether the entry for this path already exists */
15679     tmp = bxe_prev_path_get_entry(sc);
15680     if (tmp) {
15681         if (!tmp->aer) {
15682             BLOGD(sc, DBG_LOAD,
15683                   "Re-marking AER in path %d/%d/%d\n",
15684                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15685         } else {
15686             BLOGD(sc, DBG_LOAD,
15687                   "Removing AER indication from path %d/%d/%d\n",
15688                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15689             tmp->aer = 0;
15690         }
15691
15692         mtx_unlock(&bxe_prev_mtx);
15693         return (0);
15694     }
15695
15696     mtx_unlock(&bxe_prev_mtx);
15697
15698     /* Create an entry for this path and add it */
15699     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15700                  (M_NOWAIT | M_ZERO));
15701     if (!tmp) {
15702         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15703         return (-1);
15704     }
15705
15706     tmp->bus  = sc->pcie_bus;
15707     tmp->slot = sc->pcie_device;
15708     tmp->path = SC_PATH(sc);
15709     tmp->aer  = 0;
15710     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15711
15712     mtx_lock(&bxe_prev_mtx);
15713
15714     BLOGD(sc, DBG_LOAD,
15715           "Marked path %d/%d/%d - finished previous unload\n",
15716           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15717     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15718
15719     mtx_unlock(&bxe_prev_mtx);
15720
15721     return (0);
15722 }
15723
15724 static int
15725 bxe_do_flr(struct bxe_softc *sc)
15726 {
15727     int i;
15728
15729     /* only E2 and onwards support FLR */
15730     if (CHIP_IS_E1x(sc)) {
15731         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15732         return (-1);
15733     }
15734
15735     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15736     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15737         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15738               sc->devinfo.bc_ver);
15739         return (-1);
15740     }
15741
15742     /* Wait for Transaction Pending bit clean */
15743     for (i = 0; i < 4; i++) {
15744         if (i) {
15745             DELAY(((1 << (i - 1)) * 100) * 1000);
15746         }
15747
15748         if (!bxe_is_pcie_pending(sc)) {
15749             goto clear;
15750         }
15751     }
15752
15753     BLOGE(sc, "PCIE transaction is not cleared, "
15754               "proceeding with reset anyway\n");
15755
15756 clear:
15757
15758     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15759     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15760
15761     return (0);
15762 }
15763
15764 struct bxe_mac_vals {
15765     uint32_t xmac_addr;
15766     uint32_t xmac_val;
15767     uint32_t emac_addr;
15768     uint32_t emac_val;
15769     uint32_t umac_addr;
15770     uint32_t umac_val;
15771     uint32_t bmac_addr;
15772     uint32_t bmac_val[2];
15773 };
15774
15775 static void
15776 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15777                           struct bxe_mac_vals *vals)
15778 {
15779     uint32_t val, base_addr, offset, mask, reset_reg;
15780     uint8_t mac_stopped = FALSE;
15781     uint8_t port = SC_PORT(sc);
15782     uint32_t wb_data[2];
15783
15784     /* reset addresses as they also mark which values were changed */
15785     vals->bmac_addr = 0;
15786     vals->umac_addr = 0;
15787     vals->xmac_addr = 0;
15788     vals->emac_addr = 0;
15789
15790     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15791
15792     if (!CHIP_IS_E3(sc)) {
15793         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15794         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15795         if ((mask & reset_reg) && val) {
15796             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15797             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15798                                     : NIG_REG_INGRESS_BMAC0_MEM;
15799             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15800                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15801
15802             /*
15803              * use rd/wr since we cannot use dmae. This is safe
15804              * since MCP won't access the bus due to the request
15805              * to unload, and no function on the path can be
15806              * loaded at this time.
15807              */
15808             wb_data[0] = REG_RD(sc, base_addr + offset);
15809             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15810             vals->bmac_addr = base_addr + offset;
15811             vals->bmac_val[0] = wb_data[0];
15812             vals->bmac_val[1] = wb_data[1];
15813             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15814             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15815             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15816         }
15817
15818         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15819         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15820         vals->emac_val = REG_RD(sc, vals->emac_addr);
15821         REG_WR(sc, vals->emac_addr, 0);
15822         mac_stopped = TRUE;
15823     } else {
15824         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15825             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15826             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15827             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15828             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15829             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15830             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15831             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15832             REG_WR(sc, vals->xmac_addr, 0);
15833             mac_stopped = TRUE;
15834         }
15835
15836         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15837         if (mask & reset_reg) {
15838             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15839             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15840             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15841             vals->umac_val = REG_RD(sc, vals->umac_addr);
15842             REG_WR(sc, vals->umac_addr, 0);
15843             mac_stopped = TRUE;
15844         }
15845     }
15846
15847     if (mac_stopped) {
15848         DELAY(20000);
15849     }
15850 }
15851
15852 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15853 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15854 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15855 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15856
15857 static void
15858 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15859                          uint8_t          port,
15860                          uint8_t          inc)
15861 {
15862     uint16_t rcq, bd;
15863     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15864
15865     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15866     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15867
15868     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15869     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15870
15871     BLOGD(sc, DBG_LOAD,
15872           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15873           port, bd, rcq);
15874 }
15875
15876 static int
15877 bxe_prev_unload_common(struct bxe_softc *sc)
15878 {
15879     uint32_t reset_reg, tmp_reg = 0, rc;
15880     uint8_t prev_undi = FALSE;
15881     struct bxe_mac_vals mac_vals;
15882     uint32_t timer_count = 1000;
15883     uint32_t prev_brb;
15884
15885     /*
15886      * It is possible a previous function received 'common' answer,
15887      * but hasn't loaded yet, therefore creating a scenario of
15888      * multiple functions receiving 'common' on the same path.
15889      */
15890     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15891
15892     memset(&mac_vals, 0, sizeof(mac_vals));
15893
15894     if (bxe_prev_is_path_marked(sc)) {
15895         return (bxe_prev_mcp_done(sc));
15896     }
15897
15898     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15899
15900     /* Reset should be performed after BRB is emptied */
15901     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15902         /* Close the MAC Rx to prevent BRB from filling up */
15903         bxe_prev_unload_close_mac(sc, &mac_vals);
15904
15905         /* close LLH filters towards the BRB */
15906         elink_set_rx_filter(&sc->link_params, 0);
15907
15908         /*
15909          * Check if the UNDI driver was previously loaded.
15910          * UNDI driver initializes CID offset for normal bell to 0x7
15911          */
15912         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15913             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15914             if (tmp_reg == 0x7) {
15915                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15916                 prev_undi = TRUE;
15917                 /* clear the UNDI indication */
15918                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15919                 /* clear possible idle check errors */
15920                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15921             }
15922         }
15923
15924         /* wait until BRB is empty */
15925         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15926         while (timer_count) {
15927             prev_brb = tmp_reg;
15928
15929             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15930             if (!tmp_reg) {
15931                 break;
15932             }
15933
15934             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15935
15936             /* reset timer as long as BRB actually gets emptied */
15937             if (prev_brb > tmp_reg) {
15938                 timer_count = 1000;
15939             } else {
15940                 timer_count--;
15941             }
15942
15943             /* If UNDI resides in memory, manually increment it */
15944             if (prev_undi) {
15945                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15946             }
15947
15948             DELAY(10);
15949         }
15950
15951         if (!timer_count) {
15952             BLOGE(sc, "Failed to empty BRB\n");
15953         }
15954     }
15955
15956     /* No packets are in the pipeline, path is ready for reset */
15957     bxe_reset_common(sc);
15958
15959     if (mac_vals.xmac_addr) {
15960         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15961     }
15962     if (mac_vals.umac_addr) {
15963         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15964     }
15965     if (mac_vals.emac_addr) {
15966         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15967     }
15968     if (mac_vals.bmac_addr) {
15969         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
15970         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
15971     }
15972
15973     rc = bxe_prev_mark_path(sc, prev_undi);
15974     if (rc) {
15975         bxe_prev_mcp_done(sc);
15976         return (rc);
15977     }
15978
15979     return (bxe_prev_mcp_done(sc));
15980 }
15981
15982 static int
15983 bxe_prev_unload_uncommon(struct bxe_softc *sc)
15984 {
15985     int rc;
15986
15987     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
15988
15989     /* Test if previous unload process was already finished for this path */
15990     if (bxe_prev_is_path_marked(sc)) {
15991         return (bxe_prev_mcp_done(sc));
15992     }
15993
15994     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
15995
15996     /*
15997      * If function has FLR capabilities, and existing FW version matches
15998      * the one required, then FLR will be sufficient to clean any residue
15999      * left by previous driver
16000      */
16001     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
16002     if (!rc) {
16003         /* fw version is good */
16004         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
16005         rc = bxe_do_flr(sc);
16006     }
16007
16008     if (!rc) {
16009         /* FLR was performed */
16010         BLOGD(sc, DBG_LOAD, "FLR successful\n");
16011         return (0);
16012     }
16013
16014     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
16015
16016     /* Close the MCP request, return failure*/
16017     rc = bxe_prev_mcp_done(sc);
16018     if (!rc) {
16019         rc = BXE_PREV_WAIT_NEEDED;
16020     }
16021
16022     return (rc);
16023 }
16024
16025 static int
16026 bxe_prev_unload(struct bxe_softc *sc)
16027 {
16028     int time_counter = 10;
16029     uint32_t fw, hw_lock_reg, hw_lock_val;
16030     uint32_t rc = 0;
16031
16032     /*
16033      * Clear HW from errors which may have resulted from an interrupted
16034      * DMAE transaction.
16035      */
16036     bxe_prev_interrupted_dmae(sc);
16037
16038     /* Release previously held locks */
16039     hw_lock_reg =
16040         (SC_FUNC(sc) <= 5) ?
16041             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
16042             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
16043
16044     hw_lock_val = (REG_RD(sc, hw_lock_reg));
16045     if (hw_lock_val) {
16046         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
16047             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
16048             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
16049                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
16050         }
16051         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
16052         REG_WR(sc, hw_lock_reg, 0xffffffff);
16053     } else {
16054         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
16055     }
16056
16057     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
16058         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
16059         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
16060     }
16061
16062     do {
16063         /* Lock MCP using an unload request */
16064         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
16065         if (!fw) {
16066             BLOGE(sc, "MCP response failure, aborting\n");
16067             rc = -1;
16068             break;
16069         }
16070
16071         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
16072             rc = bxe_prev_unload_common(sc);
16073             break;
16074         }
16075
16076         /* non-common reply from MCP night require looping */
16077         rc = bxe_prev_unload_uncommon(sc);
16078         if (rc != BXE_PREV_WAIT_NEEDED) {
16079             break;
16080         }
16081
16082         DELAY(20000);
16083     } while (--time_counter);
16084
16085     if (!time_counter || rc) {
16086         BLOGE(sc, "Failed to unload previous driver!\n");
16087         rc = -1;
16088     }
16089
16090     return (rc);
16091 }
16092
16093 void
16094 bxe_dcbx_set_state(struct bxe_softc *sc,
16095                    uint8_t          dcb_on,
16096                    uint32_t         dcbx_enabled)
16097 {
16098     if (!CHIP_IS_E1x(sc)) {
16099         sc->dcb_state = dcb_on;
16100         sc->dcbx_enabled = dcbx_enabled;
16101     } else {
16102         sc->dcb_state = FALSE;
16103         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
16104     }
16105     BLOGD(sc, DBG_LOAD,
16106           "DCB state [%s:%s]\n",
16107           dcb_on ? "ON" : "OFF",
16108           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
16109           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
16110           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
16111           "on-chip with negotiation" : "invalid");
16112 }
16113
16114 /* must be called after sriov-enable */
16115 static int
16116 bxe_set_qm_cid_count(struct bxe_softc *sc)
16117 {
16118     int cid_count = BXE_L2_MAX_CID(sc);
16119
16120     if (IS_SRIOV(sc)) {
16121         cid_count += BXE_VF_CIDS;
16122     }
16123
16124     if (CNIC_SUPPORT(sc)) {
16125         cid_count += CNIC_CID_MAX;
16126     }
16127
16128     return (roundup(cid_count, QM_CID_ROUND));
16129 }
16130
16131 static void
16132 bxe_init_multi_cos(struct bxe_softc *sc)
16133 {
16134     int pri, cos;
16135
16136     uint32_t pri_map = 0; /* XXX change to user config */
16137
16138     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
16139         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
16140         if (cos < sc->max_cos) {
16141             sc->prio_to_cos[pri] = cos;
16142         } else {
16143             BLOGW(sc, "Invalid COS %d for priority %d "
16144                       "(max COS is %d), setting to 0\n",
16145                   cos, pri, (sc->max_cos - 1));
16146             sc->prio_to_cos[pri] = 0;
16147         }
16148     }
16149 }
16150
16151 static int
16152 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
16153 {
16154     struct bxe_softc *sc;
16155     int error, result;
16156
16157     result = 0;
16158     error = sysctl_handle_int(oidp, &result, 0, req);
16159
16160     if (error || !req->newptr) {
16161         return (error);
16162     }
16163
16164     if (result == 1) {
16165         sc = (struct bxe_softc *)arg1;
16166         BLOGI(sc, "... dumping driver state ...\n");
16167         /* XXX */
16168     }
16169
16170     return (error);
16171 }
16172
16173 static int
16174 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
16175 {
16176     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16177     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
16178     uint32_t *offset;
16179     uint64_t value = 0;
16180     int index = (int)arg2;
16181
16182     if (index >= BXE_NUM_ETH_STATS) {
16183         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
16184         return (-1);
16185     }
16186
16187     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
16188
16189     switch (bxe_eth_stats_arr[index].size) {
16190     case 4:
16191         value = (uint64_t)*offset;
16192         break;
16193     case 8:
16194         value = HILO_U64(*offset, *(offset + 1));
16195         break;
16196     default:
16197         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
16198               index, bxe_eth_stats_arr[index].size);
16199         return (-1);
16200     }
16201
16202     return (sysctl_handle_64(oidp, &value, 0, req));
16203 }
16204
16205 static int
16206 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
16207 {
16208     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16209     uint32_t *eth_stats;
16210     uint32_t *offset;
16211     uint64_t value = 0;
16212     uint32_t q_stat = (uint32_t)arg2;
16213     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
16214     uint32_t index = (q_stat & 0xffff);
16215
16216     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
16217
16218     if (index >= BXE_NUM_ETH_Q_STATS) {
16219         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
16220         return (-1);
16221     }
16222
16223     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
16224
16225     switch (bxe_eth_q_stats_arr[index].size) {
16226     case 4:
16227         value = (uint64_t)*offset;
16228         break;
16229     case 8:
16230         value = HILO_U64(*offset, *(offset + 1));
16231         break;
16232     default:
16233         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
16234               index, bxe_eth_q_stats_arr[index].size);
16235         return (-1);
16236     }
16237
16238     return (sysctl_handle_64(oidp, &value, 0, req));
16239 }
16240
16241 static void
16242 bxe_add_sysctls(struct bxe_softc *sc)
16243 {
16244     struct sysctl_ctx_list *ctx;
16245     struct sysctl_oid_list *children;
16246     struct sysctl_oid *queue_top, *queue;
16247     struct sysctl_oid_list *queue_top_children, *queue_children;
16248     char queue_num_buf[32];
16249     uint32_t q_stat;
16250     int i, j;
16251
16252     ctx = device_get_sysctl_ctx(sc->dev);
16253     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
16254
16255     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
16256                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
16257                       "version");
16258
16259     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
16260                       CTLFLAG_RD, sc->devinfo.bc_ver_str, 0,
16261                       "bootcode version");
16262
16263     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
16264              BCM_5710_FW_MAJOR_VERSION,
16265              BCM_5710_FW_MINOR_VERSION,
16266              BCM_5710_FW_REVISION_VERSION,
16267              BCM_5710_FW_ENGINEERING_VERSION);
16268     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
16269                       CTLFLAG_RD, sc->fw_ver_str, 0,
16270                       "firmware version");
16271
16272     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
16273         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
16274          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
16275          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
16276          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
16277                                                                 "Unknown"));
16278     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
16279                       CTLFLAG_RD, sc->mf_mode_str, 0,
16280                       "multifunction mode");
16281
16282     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
16283                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
16284                     "multifunction vnics per port");
16285
16286     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
16287                       CTLFLAG_RD, sc->mac_addr_str, 0,
16288                       "mac address");
16289
16290     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
16291         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
16292          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
16293          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
16294                                               "???GT/s"),
16295         sc->devinfo.pcie_link_width);
16296     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
16297                       CTLFLAG_RD, sc->pci_link_str, 0,
16298                       "pci link status");
16299
16300     sc->debug = bxe_debug;
16301     SYSCTL_ADD_ULONG(ctx, children, OID_AUTO, "debug",
16302                     CTLFLAG_RW, &sc->debug,
16303                     "debug logging mode");
16304
16305     sc->rx_budget = bxe_rx_budget;
16306     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
16307                     CTLFLAG_RW, &sc->rx_budget, 0,
16308                     "rx processing budget");
16309
16310     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
16311                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
16312                     bxe_sysctl_state, "IU", "dump driver state");
16313
16314     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
16315         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
16316                         bxe_eth_stats_arr[i].string,
16317                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
16318                         bxe_sysctl_eth_stat, "LU",
16319                         bxe_eth_stats_arr[i].string);
16320     }
16321
16322     /* add a new parent node for all queues "dev.bxe.#.queue" */
16323     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
16324                                 CTLFLAG_RD, NULL, "queue");
16325     queue_top_children = SYSCTL_CHILDREN(queue_top);
16326
16327     for (i = 0; i < sc->num_queues; i++) {
16328         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
16329         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
16330         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
16331                                 queue_num_buf, CTLFLAG_RD, NULL,
16332                                 "single queue");
16333         queue_children = SYSCTL_CHILDREN(queue);
16334
16335         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
16336             q_stat = ((i << 16) | j);
16337             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
16338                             bxe_eth_q_stats_arr[j].string,
16339                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
16340                             bxe_sysctl_eth_q_stat, "LU",
16341                             bxe_eth_q_stats_arr[j].string);
16342         }
16343     }
16344 }
16345
16346 /*
16347  * Device attach function.
16348  *
16349  * Allocates device resources, performs secondary chip identification, and
16350  * initializes driver instance variables. This function is called from driver
16351  * load after a successful probe.
16352  *
16353  * Returns:
16354  *   0 = Success, >0 = Failure
16355  */
16356 static int
16357 bxe_attach(device_t dev)
16358 {
16359     struct bxe_softc *sc;
16360
16361     sc = device_get_softc(dev);
16362
16363     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
16364
16365     sc->state = BXE_STATE_CLOSED;
16366
16367     sc->dev  = dev;
16368     sc->unit = device_get_unit(dev);
16369
16370     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
16371
16372     sc->pcie_bus    = pci_get_bus(dev);
16373     sc->pcie_device = pci_get_slot(dev);
16374     sc->pcie_func   = pci_get_function(dev);
16375
16376     /* enable bus master capability */
16377     pci_enable_busmaster(dev);
16378
16379     /* get the BARs */
16380     if (bxe_allocate_bars(sc) != 0) {
16381         return (ENXIO);
16382     }
16383
16384     /* initialize the mutexes */
16385     bxe_init_mutexes(sc);
16386
16387     /* prepare the periodic callout */
16388     callout_init(&sc->periodic_callout, 0);
16389
16390     /* prepare the chip taskqueue */
16391     sc->chip_tq_flags = CHIP_TQ_NONE;
16392     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16393              "bxe%d_chip_tq", sc->unit);
16394     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16395     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16396                                    taskqueue_thread_enqueue,
16397                                    &sc->chip_tq);
16398     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16399                             "%s", sc->chip_tq_name);
16400
16401     /* get device info and set params */
16402     if (bxe_get_device_info(sc) != 0) {
16403         BLOGE(sc, "getting device info\n");
16404         bxe_deallocate_bars(sc);
16405         pci_disable_busmaster(dev);
16406         return (ENXIO);
16407     }
16408
16409     /* get final misc params */
16410     bxe_get_params(sc);
16411
16412     /* set the default MTU (changed via ifconfig) */
16413     sc->mtu = ETHERMTU;
16414
16415     bxe_set_modes_bitmap(sc);
16416
16417     /* XXX
16418      * If in AFEX mode and the function is configured for FCoE
16419      * then bail... no L2 allowed.
16420      */
16421
16422     /* get phy settings from shmem and 'and' against admin settings */
16423     bxe_get_phy_info(sc);
16424
16425     /* initialize the FreeBSD ifnet interface */
16426     if (bxe_init_ifnet(sc) != 0) {
16427         bxe_release_mutexes(sc);
16428         bxe_deallocate_bars(sc);
16429         pci_disable_busmaster(dev);
16430         return (ENXIO);
16431     }
16432
16433     /* allocate device interrupts */
16434     if (bxe_interrupt_alloc(sc) != 0) {
16435         if (sc->ifnet != NULL) {
16436             ether_ifdetach(sc->ifnet);
16437         }
16438         ifmedia_removeall(&sc->ifmedia);
16439         bxe_release_mutexes(sc);
16440         bxe_deallocate_bars(sc);
16441         pci_disable_busmaster(dev);
16442         return (ENXIO);
16443     }
16444
16445     /* allocate ilt */
16446     if (bxe_alloc_ilt_mem(sc) != 0) {
16447         bxe_interrupt_free(sc);
16448         if (sc->ifnet != NULL) {
16449             ether_ifdetach(sc->ifnet);
16450         }
16451         ifmedia_removeall(&sc->ifmedia);
16452         bxe_release_mutexes(sc);
16453         bxe_deallocate_bars(sc);
16454         pci_disable_busmaster(dev);
16455         return (ENXIO);
16456     }
16457
16458     /* allocate the host hardware/software hsi structures */
16459     if (bxe_alloc_hsi_mem(sc) != 0) {
16460         bxe_free_ilt_mem(sc);
16461         bxe_interrupt_free(sc);
16462         if (sc->ifnet != NULL) {
16463             ether_ifdetach(sc->ifnet);
16464         }
16465         ifmedia_removeall(&sc->ifmedia);
16466         bxe_release_mutexes(sc);
16467         bxe_deallocate_bars(sc);
16468         pci_disable_busmaster(dev);
16469         return (ENXIO);
16470     }
16471
16472     /* need to reset chip if UNDI was active */
16473     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16474         /* init fw_seq */
16475         sc->fw_seq =
16476             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16477              DRV_MSG_SEQ_NUMBER_MASK);
16478         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16479         bxe_prev_unload(sc);
16480     }
16481
16482 #if 1
16483     /* XXX */
16484     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16485 #else
16486     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16487         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16488         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16489         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16490         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16491         bxe_dcbx_init_params(sc);
16492     } else {
16493         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16494     }
16495 #endif
16496
16497     /* calculate qm_cid_count */
16498     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16499     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16500
16501     sc->max_cos = 1;
16502     bxe_init_multi_cos(sc);
16503
16504     bxe_add_sysctls(sc);
16505
16506     return (0);
16507 }
16508
16509 /*
16510  * Device detach function.
16511  *
16512  * Stops the controller, resets the controller, and releases resources.
16513  *
16514  * Returns:
16515  *   0 = Success, >0 = Failure
16516  */
16517 static int
16518 bxe_detach(device_t dev)
16519 {
16520     struct bxe_softc *sc;
16521     struct ifnet *ifp;
16522
16523     sc = device_get_softc(dev);
16524
16525     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16526
16527     ifp = sc->ifnet;
16528     if (ifp != NULL && ifp->if_vlantrunk != NULL) {
16529         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16530         return(EBUSY);
16531     }
16532
16533     /* stop the periodic callout */
16534     bxe_periodic_stop(sc);
16535
16536     /* stop the chip taskqueue */
16537     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16538     if (sc->chip_tq) {
16539         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16540         taskqueue_free(sc->chip_tq);
16541         sc->chip_tq = NULL;
16542     }
16543
16544     /* stop and reset the controller if it was open */
16545     if (sc->state != BXE_STATE_CLOSED) {
16546         BXE_CORE_LOCK(sc);
16547         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16548         BXE_CORE_UNLOCK(sc);
16549     }
16550
16551     /* release the network interface */
16552     if (ifp != NULL) {
16553         ether_ifdetach(ifp);
16554     }
16555     ifmedia_removeall(&sc->ifmedia);
16556
16557     /* XXX do the following based on driver state... */
16558
16559     /* free the host hardware/software hsi structures */
16560     bxe_free_hsi_mem(sc);
16561
16562     /* free ilt */
16563     bxe_free_ilt_mem(sc);
16564
16565     /* release the interrupts */
16566     bxe_interrupt_free(sc);
16567
16568     /* Release the mutexes*/
16569     bxe_release_mutexes(sc);
16570
16571     /* Release the PCIe BAR mapped memory */
16572     bxe_deallocate_bars(sc);
16573
16574     /* Release the FreeBSD interface. */
16575     if (sc->ifnet != NULL) {
16576         if_free(sc->ifnet);
16577     }
16578
16579     pci_disable_busmaster(dev);
16580
16581     return (0);
16582 }
16583
16584 /*
16585  * Device shutdown function.
16586  *
16587  * Stops and resets the controller.
16588  *
16589  * Returns:
16590  *   Nothing
16591  */
16592 static int
16593 bxe_shutdown(device_t dev)
16594 {
16595     struct bxe_softc *sc;
16596
16597     sc = device_get_softc(dev);
16598
16599     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16600
16601     /* stop the periodic callout */
16602     bxe_periodic_stop(sc);
16603
16604     BXE_CORE_LOCK(sc);
16605     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16606     BXE_CORE_UNLOCK(sc);
16607
16608     return (0);
16609 }
16610
16611 void
16612 bxe_igu_ack_sb(struct bxe_softc *sc,
16613                uint8_t          igu_sb_id,
16614                uint8_t          segment,
16615                uint16_t         index,
16616                uint8_t          op,
16617                uint8_t          update)
16618 {
16619     uint32_t igu_addr = sc->igu_base_addr;
16620     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16621     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16622 }
16623
16624 static void
16625 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16626                      uint8_t          func,
16627                      uint8_t          idu_sb_id,
16628                      uint8_t          is_pf)
16629 {
16630     uint32_t data, ctl, cnt = 100;
16631     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16632     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16633     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16634     uint32_t sb_bit =  1 << (idu_sb_id%32);
16635     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16636     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16637
16638     /* Not supported in BC mode */
16639     if (CHIP_INT_MODE_IS_BC(sc)) {
16640         return;
16641     }
16642
16643     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16644              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16645             IGU_REGULAR_CLEANUP_SET |
16646             IGU_REGULAR_BCLEANUP);
16647
16648     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16649            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16650            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16651
16652     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16653             data, igu_addr_data);
16654     REG_WR(sc, igu_addr_data, data);
16655
16656     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16657                       BUS_SPACE_BARRIER_WRITE);
16658     mb();
16659
16660     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16661             ctl, igu_addr_ctl);
16662     REG_WR(sc, igu_addr_ctl, ctl);
16663
16664     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16665                       BUS_SPACE_BARRIER_WRITE);
16666     mb();
16667
16668     /* wait for clean up to finish */
16669     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16670         DELAY(20000);
16671     }
16672
16673     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16674         BLOGD(sc, DBG_LOAD,
16675               "Unable to finish IGU cleanup: "
16676               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16677               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16678     }
16679 }
16680
16681 static void
16682 bxe_igu_clear_sb(struct bxe_softc *sc,
16683                  uint8_t          idu_sb_id)
16684 {
16685     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16686 }
16687
16688
16689
16690
16691
16692
16693
16694 /*******************/
16695 /* ECORE CALLBACKS */
16696 /*******************/
16697
16698 static void
16699 bxe_reset_common(struct bxe_softc *sc)
16700 {
16701     uint32_t val = 0x1400;
16702
16703     /* reset_common */
16704     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16705
16706     if (CHIP_IS_E3(sc)) {
16707         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16708         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16709     }
16710
16711     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16712 }
16713
16714 static void
16715 bxe_common_init_phy(struct bxe_softc *sc)
16716 {
16717     uint32_t shmem_base[2];
16718     uint32_t shmem2_base[2];
16719
16720     /* Avoid common init in case MFW supports LFA */
16721     if (SHMEM2_RD(sc, size) >
16722         (uint32_t)offsetof(struct shmem2_region,
16723                            lfa_host_addr[SC_PORT(sc)])) {
16724         return;
16725     }
16726
16727     shmem_base[0]  = sc->devinfo.shmem_base;
16728     shmem2_base[0] = sc->devinfo.shmem2_base;
16729
16730     if (!CHIP_IS_E1x(sc)) {
16731         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16732         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16733     }
16734
16735     bxe_acquire_phy_lock(sc);
16736     elink_common_init_phy(sc, shmem_base, shmem2_base,
16737                           sc->devinfo.chip_id, 0);
16738     bxe_release_phy_lock(sc);
16739 }
16740
16741 static void
16742 bxe_pf_disable(struct bxe_softc *sc)
16743 {
16744     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16745
16746     val &= ~IGU_PF_CONF_FUNC_EN;
16747
16748     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16749     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16750     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16751 }
16752
16753 static void
16754 bxe_init_pxp(struct bxe_softc *sc)
16755 {
16756     uint16_t devctl;
16757     int r_order, w_order;
16758
16759     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16760
16761     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16762
16763     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16764
16765     if (sc->mrrs == -1) {
16766         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16767     } else {
16768         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16769         r_order = sc->mrrs;
16770     }
16771
16772     ecore_init_pxp_arb(sc, r_order, w_order);
16773 }
16774
16775 static uint32_t
16776 bxe_get_pretend_reg(struct bxe_softc *sc)
16777 {
16778     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16779     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16780     return (base + (SC_ABS_FUNC(sc)) * stride);
16781 }
16782
16783 /*
16784  * Called only on E1H or E2.
16785  * When pretending to be PF, the pretend value is the function number 0..7.
16786  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16787  * combination.
16788  */
16789 static int
16790 bxe_pretend_func(struct bxe_softc *sc,
16791                  uint16_t         pretend_func_val)
16792 {
16793     uint32_t pretend_reg;
16794
16795     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16796         return (-1);
16797     }
16798
16799     /* get my own pretend register */
16800     pretend_reg = bxe_get_pretend_reg(sc);
16801     REG_WR(sc, pretend_reg, pretend_func_val);
16802     REG_RD(sc, pretend_reg);
16803     return (0);
16804 }
16805
16806 static void
16807 bxe_iov_init_dmae(struct bxe_softc *sc)
16808 {
16809     return;
16810 #if 0
16811     BLOGD(sc, DBG_LOAD, "SRIOV is %s\n", IS_SRIOV(sc) ? "ON" : "OFF");
16812
16813     if (!IS_SRIOV(sc)) {
16814         return;
16815     }
16816
16817     REG_WR(sc, DMAE_REG_BACKWARD_COMP_EN, 0);
16818 #endif
16819 }
16820
16821 #if 0
16822 static int
16823 bxe_iov_init_ilt(struct bxe_softc *sc,
16824                  uint16_t         line)
16825 {
16826     return (line);
16827 #if 0
16828     int i;
16829     struct ecore_ilt* ilt = sc->ilt;
16830
16831     if (!IS_SRIOV(sc)) {
16832         return (line);
16833     }
16834
16835     /* set vfs ilt lines */
16836     for (i = 0; i < BXE_VF_CIDS/ILT_PAGE_CIDS ; i++) {
16837         struct hw_dma *hw_cxt = SC_VF_CXT_PAGE(sc,i);
16838         ilt->lines[line+i].page = hw_cxt->addr;
16839         ilt->lines[line+i].page_mapping = hw_cxt->mapping;
16840         ilt->lines[line+i].size = hw_cxt->size; /* doesn't matter */
16841     }
16842     return (line+i);
16843 #endif
16844 }
16845 #endif
16846
16847 static void
16848 bxe_iov_init_dq(struct bxe_softc *sc)
16849 {
16850     return;
16851 #if 0
16852     if (!IS_SRIOV(sc)) {
16853         return;
16854     }
16855
16856     /* Set the DQ such that the CID reflect the abs_vfid */
16857     REG_WR(sc, DORQ_REG_VF_NORM_VF_BASE, 0);
16858     REG_WR(sc, DORQ_REG_MAX_RVFID_SIZE, ilog2(BNX2X_MAX_NUM_OF_VFS));
16859
16860     /*
16861      * Set VFs starting CID. If its > 0 the preceding CIDs are belong to
16862      * the PF L2 queues
16863      */
16864     REG_WR(sc, DORQ_REG_VF_NORM_CID_BASE, BNX2X_FIRST_VF_CID);
16865
16866     /* The VF window size is the log2 of the max number of CIDs per VF */
16867     REG_WR(sc, DORQ_REG_VF_NORM_CID_WND_SIZE, BNX2X_VF_CID_WND);
16868
16869     /*
16870      * The VF doorbell size  0 - *B, 4 - 128B. We set it here to match
16871      * the Pf doorbell size although the 2 are independent.
16872      */
16873     REG_WR(sc, DORQ_REG_VF_NORM_CID_OFST,
16874            BNX2X_DB_SHIFT - BNX2X_DB_MIN_SHIFT);
16875
16876     /*
16877      * No security checks for now -
16878      * configure single rule (out of 16) mask = 0x1, value = 0x0,
16879      * CID range 0 - 0x1ffff
16880      */
16881     REG_WR(sc, DORQ_REG_VF_TYPE_MASK_0, 1);
16882     REG_WR(sc, DORQ_REG_VF_TYPE_VALUE_0, 0);
16883     REG_WR(sc, DORQ_REG_VF_TYPE_MIN_MCID_0, 0);
16884     REG_WR(sc, DORQ_REG_VF_TYPE_MAX_MCID_0, 0x1ffff);
16885
16886     /* set the number of VF alllowed doorbells to the full DQ range */
16887     REG_WR(sc, DORQ_REG_VF_NORM_MAX_CID_COUNT, 0x20000);
16888
16889     /* set the VF doorbell threshold */
16890     REG_WR(sc, DORQ_REG_VF_USAGE_CT_LIMIT, 4);
16891 #endif
16892 }
16893
16894 /* send a NIG loopback debug packet */
16895 static void
16896 bxe_lb_pckt(struct bxe_softc *sc)
16897 {
16898     uint32_t wb_write[3];
16899
16900     /* Ethernet source and destination addresses */
16901     wb_write[0] = 0x55555555;
16902     wb_write[1] = 0x55555555;
16903     wb_write[2] = 0x20;     /* SOP */
16904     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16905
16906     /* NON-IP protocol */
16907     wb_write[0] = 0x09000000;
16908     wb_write[1] = 0x55555555;
16909     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16910     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16911 }
16912
16913 /*
16914  * Some of the internal memories are not directly readable from the driver.
16915  * To test them we send debug packets.
16916  */
16917 static int
16918 bxe_int_mem_test(struct bxe_softc *sc)
16919 {
16920     int factor;
16921     int count, i;
16922     uint32_t val = 0;
16923
16924     if (CHIP_REV_IS_FPGA(sc)) {
16925         factor = 120;
16926     } else if (CHIP_REV_IS_EMUL(sc)) {
16927         factor = 200;
16928     } else {
16929         factor = 1;
16930     }
16931
16932     /* disable inputs of parser neighbor blocks */
16933     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16934     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16935     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16936     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16937
16938     /*  write 0 to parser credits for CFC search request */
16939     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16940
16941     /* send Ethernet packet */
16942     bxe_lb_pckt(sc);
16943
16944     /* TODO do i reset NIG statistic? */
16945     /* Wait until NIG register shows 1 packet of size 0x10 */
16946     count = 1000 * factor;
16947     while (count) {
16948         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16949         val = *BXE_SP(sc, wb_data[0]);
16950         if (val == 0x10) {
16951             break;
16952         }
16953
16954         DELAY(10000);
16955         count--;
16956     }
16957
16958     if (val != 0x10) {
16959         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16960         return (-1);
16961     }
16962
16963     /* wait until PRS register shows 1 packet */
16964     count = (1000 * factor);
16965     while (count) {
16966         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16967         if (val == 1) {
16968             break;
16969         }
16970
16971         DELAY(10000);
16972         count--;
16973     }
16974
16975     if (val != 0x1) {
16976         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16977         return (-2);
16978     }
16979
16980     /* Reset and init BRB, PRS */
16981     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
16982     DELAY(50000);
16983     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
16984     DELAY(50000);
16985     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
16986     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
16987
16988     /* Disable inputs of parser neighbor blocks */
16989     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16990     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16991     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16992     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16993
16994     /* Write 0 to parser credits for CFC search request */
16995     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16996
16997     /* send 10 Ethernet packets */
16998     for (i = 0; i < 10; i++) {
16999         bxe_lb_pckt(sc);
17000     }
17001
17002     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
17003     count = (1000 * factor);
17004     while (count) {
17005         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17006         val = *BXE_SP(sc, wb_data[0]);
17007         if (val == 0xb0) {
17008             break;
17009         }
17010
17011         DELAY(10000);
17012         count--;
17013     }
17014
17015     if (val != 0xb0) {
17016         BLOGE(sc, "NIG timeout val=0x%x\n", val);
17017         return (-3);
17018     }
17019
17020     /* Wait until PRS register shows 2 packets */
17021     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17022     if (val != 2) {
17023         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17024     }
17025
17026     /* Write 1 to parser credits for CFC search request */
17027     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
17028
17029     /* Wait until PRS register shows 3 packets */
17030     DELAY(10000 * factor);
17031
17032     /* Wait until NIG register shows 1 packet of size 0x10 */
17033     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17034     if (val != 3) {
17035         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17036     }
17037
17038     /* clear NIG EOP FIFO */
17039     for (i = 0; i < 11; i++) {
17040         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
17041     }
17042
17043     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
17044     if (val != 1) {
17045         BLOGE(sc, "clear of NIG failed\n");
17046         return (-4);
17047     }
17048
17049     /* Reset and init BRB, PRS, NIG */
17050     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17051     DELAY(50000);
17052     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17053     DELAY(50000);
17054     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17055     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17056     if (!CNIC_SUPPORT(sc)) {
17057         /* set NIC mode */
17058         REG_WR(sc, PRS_REG_NIC_MODE, 1);
17059     }
17060
17061     /* Enable inputs of parser neighbor blocks */
17062     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
17063     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
17064     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
17065     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
17066
17067     return (0);
17068 }
17069
17070 static void
17071 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
17072 {
17073     int is_required;
17074     uint32_t val;
17075     int port;
17076
17077     is_required = 0;
17078     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
17079            SHARED_HW_CFG_FAN_FAILURE_MASK);
17080
17081     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
17082         is_required = 1;
17083     }
17084     /*
17085      * The fan failure mechanism is usually related to the PHY type since
17086      * the power consumption of the board is affected by the PHY. Currently,
17087      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
17088      */
17089     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
17090         for (port = PORT_0; port < PORT_MAX; port++) {
17091             is_required |= elink_fan_failure_det_req(sc,
17092                                                      sc->devinfo.shmem_base,
17093                                                      sc->devinfo.shmem2_base,
17094                                                      port);
17095         }
17096     }
17097
17098     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
17099
17100     if (is_required == 0) {
17101         return;
17102     }
17103
17104     /* Fan failure is indicated by SPIO 5 */
17105     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
17106
17107     /* set to active low mode */
17108     val = REG_RD(sc, MISC_REG_SPIO_INT);
17109     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
17110     REG_WR(sc, MISC_REG_SPIO_INT, val);
17111
17112     /* enable interrupt to signal the IGU */
17113     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17114     val |= MISC_SPIO_SPIO5;
17115     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
17116 }
17117
17118 static void
17119 bxe_enable_blocks_attention(struct bxe_softc *sc)
17120 {
17121     uint32_t val;
17122
17123     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17124     if (!CHIP_IS_E1x(sc)) {
17125         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
17126     } else {
17127         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
17128     }
17129     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17130     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17131     /*
17132      * mask read length error interrupts in brb for parser
17133      * (parsing unit and 'checksum and crc' unit)
17134      * these errors are legal (PU reads fixed length and CAC can cause
17135      * read length error on truncated packets)
17136      */
17137     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
17138     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
17139     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
17140     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
17141     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
17142     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
17143 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
17144 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
17145     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
17146     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
17147     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
17148 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
17149 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
17150     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
17151     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
17152     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
17153     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
17154 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
17155 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
17156
17157     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
17158            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
17159            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
17160     if (!CHIP_IS_E1x(sc)) {
17161         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
17162                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
17163     }
17164     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
17165
17166     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
17167     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
17168     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
17169 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
17170
17171     if (!CHIP_IS_E1x(sc)) {
17172         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
17173         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
17174     }
17175
17176     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
17177     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
17178 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
17179     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
17180 }
17181
17182 /**
17183  * bxe_init_hw_common - initialize the HW at the COMMON phase.
17184  *
17185  * @sc:     driver handle
17186  */
17187 static int
17188 bxe_init_hw_common(struct bxe_softc *sc)
17189 {
17190     uint8_t abs_func_id;
17191     uint32_t val;
17192
17193     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
17194           SC_ABS_FUNC(sc));
17195
17196     /*
17197      * take the RESET lock to protect undi_unload flow from accessing
17198      * registers while we are resetting the chip
17199      */
17200     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17201
17202     bxe_reset_common(sc);
17203
17204     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
17205
17206     val = 0xfffc;
17207     if (CHIP_IS_E3(sc)) {
17208         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
17209         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
17210     }
17211
17212     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
17213
17214     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17215
17216     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
17217     BLOGD(sc, DBG_LOAD, "after misc block init\n");
17218
17219     if (!CHIP_IS_E1x(sc)) {
17220         /*
17221          * 4-port mode or 2-port mode we need to turn off master-enable for
17222          * everyone. After that we turn it back on for self. So, we disregard
17223          * multi-function, and always disable all functions on the given path,
17224          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
17225          */
17226         for (abs_func_id = SC_PATH(sc);
17227              abs_func_id < (E2_FUNC_MAX * 2);
17228              abs_func_id += 2) {
17229             if (abs_func_id == SC_ABS_FUNC(sc)) {
17230                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17231                 continue;
17232             }
17233
17234             bxe_pretend_func(sc, abs_func_id);
17235
17236             /* clear pf enable */
17237             bxe_pf_disable(sc);
17238
17239             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17240         }
17241     }
17242
17243     BLOGD(sc, DBG_LOAD, "after pf disable\n");
17244
17245     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
17246
17247     if (CHIP_IS_E1(sc)) {
17248         /*
17249          * enable HW interrupt from PXP on USDM overflow
17250          * bit 16 on INT_MASK_0
17251          */
17252         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17253     }
17254
17255     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
17256     bxe_init_pxp(sc);
17257
17258 #ifdef __BIG_ENDIAN
17259     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
17260     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
17261     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
17262     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
17263     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
17264     /* make sure this value is 0 */
17265     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
17266
17267     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
17268     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
17269     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
17270     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
17271     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
17272 #endif
17273
17274     ecore_ilt_init_page_size(sc, INITOP_SET);
17275
17276     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
17277         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
17278     }
17279
17280     /* let the HW do it's magic... */
17281     DELAY(100000);
17282
17283     /* finish PXP init */
17284     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
17285     if (val != 1) {
17286         BLOGE(sc, "PXP2 CFG failed\n");
17287         return (-1);
17288     }
17289     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
17290     if (val != 1) {
17291         BLOGE(sc, "PXP2 RD_INIT failed\n");
17292         return (-1);
17293     }
17294
17295     BLOGD(sc, DBG_LOAD, "after pxp init\n");
17296
17297     /*
17298      * Timer bug workaround for E2 only. We need to set the entire ILT to have
17299      * entries with value "0" and valid bit on. This needs to be done by the
17300      * first PF that is loaded in a path (i.e. common phase)
17301      */
17302     if (!CHIP_IS_E1x(sc)) {
17303 /*
17304  * In E2 there is a bug in the timers block that can cause function 6 / 7
17305  * (i.e. vnic3) to start even if it is marked as "scan-off".
17306  * This occurs when a different function (func2,3) is being marked
17307  * as "scan-off". Real-life scenario for example: if a driver is being
17308  * load-unloaded while func6,7 are down. This will cause the timer to access
17309  * the ilt, translate to a logical address and send a request to read/write.
17310  * Since the ilt for the function that is down is not valid, this will cause
17311  * a translation error which is unrecoverable.
17312  * The Workaround is intended to make sure that when this happens nothing
17313  * fatal will occur. The workaround:
17314  *  1.  First PF driver which loads on a path will:
17315  *      a.  After taking the chip out of reset, by using pretend,
17316  *          it will write "0" to the following registers of
17317  *          the other vnics.
17318  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
17319  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
17320  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
17321  *          And for itself it will write '1' to
17322  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
17323  *          dmae-operations (writing to pram for example.)
17324  *          note: can be done for only function 6,7 but cleaner this
17325  *            way.
17326  *      b.  Write zero+valid to the entire ILT.
17327  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
17328  *          VNIC3 (of that port). The range allocated will be the
17329  *          entire ILT. This is needed to prevent  ILT range error.
17330  *  2.  Any PF driver load flow:
17331  *      a.  ILT update with the physical addresses of the allocated
17332  *          logical pages.
17333  *      b.  Wait 20msec. - note that this timeout is needed to make
17334  *          sure there are no requests in one of the PXP internal
17335  *          queues with "old" ILT addresses.
17336  *      c.  PF enable in the PGLC.
17337  *      d.  Clear the was_error of the PF in the PGLC. (could have
17338  *          occurred while driver was down)
17339  *      e.  PF enable in the CFC (WEAK + STRONG)
17340  *      f.  Timers scan enable
17341  *  3.  PF driver unload flow:
17342  *      a.  Clear the Timers scan_en.
17343  *      b.  Polling for scan_on=0 for that PF.
17344  *      c.  Clear the PF enable bit in the PXP.
17345  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
17346  *      e.  Write zero+valid to all ILT entries (The valid bit must
17347  *          stay set)
17348  *      f.  If this is VNIC 3 of a port then also init
17349  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
17350  *          to the last enrty in the ILT.
17351  *
17352  *      Notes:
17353  *      Currently the PF error in the PGLC is non recoverable.
17354  *      In the future the there will be a recovery routine for this error.
17355  *      Currently attention is masked.
17356  *      Having an MCP lock on the load/unload process does not guarantee that
17357  *      there is no Timer disable during Func6/7 enable. This is because the
17358  *      Timers scan is currently being cleared by the MCP on FLR.
17359  *      Step 2.d can be done only for PF6/7 and the driver can also check if
17360  *      there is error before clearing it. But the flow above is simpler and
17361  *      more general.
17362  *      All ILT entries are written by zero+valid and not just PF6/7
17363  *      ILT entries since in the future the ILT entries allocation for
17364  *      PF-s might be dynamic.
17365  */
17366         struct ilt_client_info ilt_cli;
17367         struct ecore_ilt ilt;
17368
17369         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
17370         memset(&ilt, 0, sizeof(struct ecore_ilt));
17371
17372         /* initialize dummy TM client */
17373         ilt_cli.start      = 0;
17374         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
17375         ilt_cli.client_num = ILT_CLIENT_TM;
17376
17377         /*
17378          * Step 1: set zeroes to all ilt page entries with valid bit on
17379          * Step 2: set the timers first/last ilt entry to point
17380          * to the entire range to prevent ILT range error for 3rd/4th
17381          * vnic (this code assumes existence of the vnic)
17382          *
17383          * both steps performed by call to ecore_ilt_client_init_op()
17384          * with dummy TM client
17385          *
17386          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
17387          * and his brother are split registers
17388          */
17389
17390         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
17391         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
17392         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17393
17394         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
17395         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
17396         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
17397     }
17398
17399     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
17400     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
17401
17402     if (!CHIP_IS_E1x(sc)) {
17403         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
17404                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
17405
17406         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
17407         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
17408
17409         /* let the HW do it's magic... */
17410         do {
17411             DELAY(200000);
17412             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17413         } while (factor-- && (val != 1));
17414
17415         if (val != 1) {
17416             BLOGE(sc, "ATC_INIT failed\n");
17417             return (-1);
17418         }
17419     }
17420
17421     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17422
17423     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17424
17425     bxe_iov_init_dmae(sc);
17426
17427     /* clean the DMAE memory */
17428     sc->dmae_ready = 1;
17429     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17430
17431     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17432
17433     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17434
17435     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17436
17437     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17438
17439     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17440     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17441     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17442     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17443
17444     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17445
17446     /* QM queues pointers table */
17447     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17448
17449     /* soft reset pulse */
17450     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17451     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17452
17453     if (CNIC_SUPPORT(sc))
17454         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17455
17456     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17457     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17458     if (!CHIP_REV_IS_SLOW(sc)) {
17459         /* enable hw interrupt from doorbell Q */
17460         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17461     }
17462
17463     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17464
17465     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17466     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17467
17468     if (!CHIP_IS_E1(sc)) {
17469         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17470     }
17471
17472     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17473         if (IS_MF_AFEX(sc)) {
17474             /*
17475              * configure that AFEX and VLAN headers must be
17476              * received in AFEX mode
17477              */
17478             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17479             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17480             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17481             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17482             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17483         } else {
17484             /*
17485              * Bit-map indicating which L2 hdrs may appear
17486              * after the basic Ethernet header
17487              */
17488             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17489                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17490         }
17491     }
17492
17493     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17494     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17495     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17496     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17497
17498     if (!CHIP_IS_E1x(sc)) {
17499         /* reset VFC memories */
17500         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17501                VFC_MEMORIES_RST_REG_CAM_RST |
17502                VFC_MEMORIES_RST_REG_RAM_RST);
17503         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17504                VFC_MEMORIES_RST_REG_CAM_RST |
17505                VFC_MEMORIES_RST_REG_RAM_RST);
17506
17507         DELAY(20000);
17508     }
17509
17510     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17511     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17512     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17513     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17514
17515     /* sync semi rtc */
17516     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17517            0x80000000);
17518     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17519            0x80000000);
17520
17521     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17522     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17523     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17524
17525     if (!CHIP_IS_E1x(sc)) {
17526         if (IS_MF_AFEX(sc)) {
17527             /*
17528              * configure that AFEX and VLAN headers must be
17529              * sent in AFEX mode
17530              */
17531             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17532             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17533             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17534             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17535             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17536         } else {
17537             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17538                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17539         }
17540     }
17541
17542     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17543
17544     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17545
17546     if (CNIC_SUPPORT(sc)) {
17547         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17548         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17549         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17550         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17551         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17552         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17553         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17554         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17555         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17556         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17557     }
17558     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17559
17560     if (sizeof(union cdu_context) != 1024) {
17561         /* we currently assume that a context is 1024 bytes */
17562         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17563               (long)sizeof(union cdu_context));
17564     }
17565
17566     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17567     val = (4 << 24) + (0 << 12) + 1024;
17568     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17569
17570     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17571
17572     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17573     /* enable context validation interrupt from CFC */
17574     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17575
17576     /* set the thresholds to prevent CFC/CDU race */
17577     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17578     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17579
17580     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17581         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17582     }
17583
17584     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17585     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17586
17587     /* Reset PCIE errors for debug */
17588     REG_WR(sc, 0x2814, 0xffffffff);
17589     REG_WR(sc, 0x3820, 0xffffffff);
17590
17591     if (!CHIP_IS_E1x(sc)) {
17592         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17593                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17594                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17595         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17596                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17597                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17598                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17599         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17600                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17601                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17602                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17603     }
17604
17605     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17606
17607     if (!CHIP_IS_E1(sc)) {
17608         /* in E3 this done in per-port section */
17609         if (!CHIP_IS_E3(sc))
17610             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17611     }
17612
17613     if (CHIP_IS_E1H(sc)) {
17614         /* not applicable for E2 (and above ...) */
17615         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17616     }
17617
17618     if (CHIP_REV_IS_SLOW(sc)) {
17619         DELAY(200000);
17620     }
17621
17622     /* finish CFC init */
17623     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17624     if (val != 1) {
17625         BLOGE(sc, "CFC LL_INIT failed\n");
17626         return (-1);
17627     }
17628     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17629     if (val != 1) {
17630         BLOGE(sc, "CFC AC_INIT failed\n");
17631         return (-1);
17632     }
17633     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17634     if (val != 1) {
17635         BLOGE(sc, "CFC CAM_INIT failed\n");
17636         return (-1);
17637     }
17638     REG_WR(sc, CFC_REG_DEBUG0, 0);
17639
17640     if (CHIP_IS_E1(sc)) {
17641         /* read NIG statistic to see if this is our first up since powerup */
17642         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17643         val = *BXE_SP(sc, wb_data[0]);
17644
17645         /* do internal memory self test */
17646         if ((val == 0) && bxe_int_mem_test(sc)) {
17647             BLOGE(sc, "internal mem self test failed\n");
17648             return (-1);
17649         }
17650     }
17651
17652     bxe_setup_fan_failure_detection(sc);
17653
17654     /* clear PXP2 attentions */
17655     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17656
17657     bxe_enable_blocks_attention(sc);
17658
17659     if (!CHIP_REV_IS_SLOW(sc)) {
17660         ecore_enable_blocks_parity(sc);
17661     }
17662
17663     if (!BXE_NOMCP(sc)) {
17664         if (CHIP_IS_E1x(sc)) {
17665             bxe_common_init_phy(sc);
17666         }
17667     }
17668
17669     return (0);
17670 }
17671
17672 /**
17673  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17674  *
17675  * @sc:     driver handle
17676  */
17677 static int
17678 bxe_init_hw_common_chip(struct bxe_softc *sc)
17679 {
17680     int rc = bxe_init_hw_common(sc);
17681
17682     if (rc) {
17683         return (rc);
17684     }
17685
17686     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17687     if (!BXE_NOMCP(sc)) {
17688         bxe_common_init_phy(sc);
17689     }
17690
17691     return (0);
17692 }
17693
17694 static int
17695 bxe_init_hw_port(struct bxe_softc *sc)
17696 {
17697     int port = SC_PORT(sc);
17698     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17699     uint32_t low, high;
17700     uint32_t val;
17701
17702     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17703
17704     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17705
17706     ecore_init_block(sc, BLOCK_MISC, init_phase);
17707     ecore_init_block(sc, BLOCK_PXP, init_phase);
17708     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17709
17710     /*
17711      * Timers bug workaround: disables the pf_master bit in pglue at
17712      * common phase, we need to enable it here before any dmae access are
17713      * attempted. Therefore we manually added the enable-master to the
17714      * port phase (it also happens in the function phase)
17715      */
17716     if (!CHIP_IS_E1x(sc)) {
17717         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17718     }
17719
17720     ecore_init_block(sc, BLOCK_ATC, init_phase);
17721     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17722     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17723     ecore_init_block(sc, BLOCK_QM, init_phase);
17724
17725     ecore_init_block(sc, BLOCK_TCM, init_phase);
17726     ecore_init_block(sc, BLOCK_UCM, init_phase);
17727     ecore_init_block(sc, BLOCK_CCM, init_phase);
17728     ecore_init_block(sc, BLOCK_XCM, init_phase);
17729
17730     /* QM cid (connection) count */
17731     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17732
17733     if (CNIC_SUPPORT(sc)) {
17734         ecore_init_block(sc, BLOCK_TM, init_phase);
17735         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17736         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17737     }
17738
17739     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17740
17741     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17742
17743     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17744         if (IS_MF(sc)) {
17745             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17746         } else if (sc->mtu > 4096) {
17747             if (BXE_ONE_PORT(sc)) {
17748                 low = 160;
17749             } else {
17750                 val = sc->mtu;
17751                 /* (24*1024 + val*4)/256 */
17752                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17753             }
17754         } else {
17755             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17756         }
17757         high = (low + 56); /* 14*1024/256 */
17758         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17759         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17760     }
17761
17762     if (CHIP_IS_MODE_4_PORT(sc)) {
17763         REG_WR(sc, SC_PORT(sc) ?
17764                BRB1_REG_MAC_GUARANTIED_1 :
17765                BRB1_REG_MAC_GUARANTIED_0, 40);
17766     }
17767
17768     ecore_init_block(sc, BLOCK_PRS, init_phase);
17769     if (CHIP_IS_E3B0(sc)) {
17770         if (IS_MF_AFEX(sc)) {
17771             /* configure headers for AFEX mode */
17772             REG_WR(sc, SC_PORT(sc) ?
17773                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17774                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17775             REG_WR(sc, SC_PORT(sc) ?
17776                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17777                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17778             REG_WR(sc, SC_PORT(sc) ?
17779                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17780                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17781         } else {
17782             /* Ovlan exists only if we are in multi-function +
17783              * switch-dependent mode, in switch-independent there
17784              * is no ovlan headers
17785              */
17786             REG_WR(sc, SC_PORT(sc) ?
17787                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17788                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17789                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17790         }
17791     }
17792
17793     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17794     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17795     ecore_init_block(sc, BLOCK_USDM, init_phase);
17796     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17797
17798     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17799     ecore_init_block(sc, BLOCK_USEM, init_phase);
17800     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17801     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17802
17803     ecore_init_block(sc, BLOCK_UPB, init_phase);
17804     ecore_init_block(sc, BLOCK_XPB, init_phase);
17805
17806     ecore_init_block(sc, BLOCK_PBF, init_phase);
17807
17808     if (CHIP_IS_E1x(sc)) {
17809         /* configure PBF to work without PAUSE mtu 9000 */
17810         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17811
17812         /* update threshold */
17813         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17814         /* update init credit */
17815         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17816
17817         /* probe changes */
17818         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17819         DELAY(50);
17820         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17821     }
17822
17823     if (CNIC_SUPPORT(sc)) {
17824         ecore_init_block(sc, BLOCK_SRC, init_phase);
17825     }
17826
17827     ecore_init_block(sc, BLOCK_CDU, init_phase);
17828     ecore_init_block(sc, BLOCK_CFC, init_phase);
17829
17830     if (CHIP_IS_E1(sc)) {
17831         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17832         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17833     }
17834     ecore_init_block(sc, BLOCK_HC, init_phase);
17835
17836     ecore_init_block(sc, BLOCK_IGU, init_phase);
17837
17838     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17839     /* init aeu_mask_attn_func_0/1:
17840      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17841      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17842      *             bits 4-7 are used for "per vn group attention" */
17843     val = IS_MF(sc) ? 0xF7 : 0x7;
17844     /* Enable DCBX attention for all but E1 */
17845     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17846     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17847
17848     ecore_init_block(sc, BLOCK_NIG, init_phase);
17849
17850     if (!CHIP_IS_E1x(sc)) {
17851         /* Bit-map indicating which L2 hdrs may appear after the
17852          * basic Ethernet header
17853          */
17854         if (IS_MF_AFEX(sc)) {
17855             REG_WR(sc, SC_PORT(sc) ?
17856                    NIG_REG_P1_HDRS_AFTER_BASIC :
17857                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17858         } else {
17859             REG_WR(sc, SC_PORT(sc) ?
17860                    NIG_REG_P1_HDRS_AFTER_BASIC :
17861                    NIG_REG_P0_HDRS_AFTER_BASIC,
17862                    IS_MF_SD(sc) ? 7 : 6);
17863         }
17864
17865         if (CHIP_IS_E3(sc)) {
17866             REG_WR(sc, SC_PORT(sc) ?
17867                    NIG_REG_LLH1_MF_MODE :
17868                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17869         }
17870     }
17871     if (!CHIP_IS_E3(sc)) {
17872         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17873     }
17874
17875     if (!CHIP_IS_E1(sc)) {
17876         /* 0x2 disable mf_ov, 0x1 enable */
17877         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17878                (IS_MF_SD(sc) ? 0x1 : 0x2));
17879
17880         if (!CHIP_IS_E1x(sc)) {
17881             val = 0;
17882             switch (sc->devinfo.mf_info.mf_mode) {
17883             case MULTI_FUNCTION_SD:
17884                 val = 1;
17885                 break;
17886             case MULTI_FUNCTION_SI:
17887             case MULTI_FUNCTION_AFEX:
17888                 val = 2;
17889                 break;
17890             }
17891
17892             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17893                         NIG_REG_LLH0_CLS_TYPE), val);
17894         }
17895         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17896         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17897         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17898     }
17899
17900     /* If SPIO5 is set to generate interrupts, enable it for this port */
17901     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17902     if (val & MISC_SPIO_SPIO5) {
17903         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17904                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17905         val = REG_RD(sc, reg_addr);
17906         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17907         REG_WR(sc, reg_addr, val);
17908     }
17909
17910     return (0);
17911 }
17912
17913 static uint32_t
17914 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17915                        uint32_t         reg,
17916                        uint32_t         expected,
17917                        uint32_t         poll_count)
17918 {
17919     uint32_t cur_cnt = poll_count;
17920     uint32_t val;
17921
17922     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17923         DELAY(FLR_WAIT_INTERVAL);
17924     }
17925
17926     return (val);
17927 }
17928
17929 static int
17930 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17931                               uint32_t         reg,
17932                               char             *msg,
17933                               uint32_t         poll_cnt)
17934 {
17935     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17936
17937     if (val != 0) {
17938         BLOGE(sc, "%s usage count=%d\n", msg, val);
17939         return (1);
17940     }
17941
17942     return (0);
17943 }
17944
17945 /* Common routines with VF FLR cleanup */
17946 static uint32_t
17947 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17948 {
17949     /* adjust polling timeout */
17950     if (CHIP_REV_IS_EMUL(sc)) {
17951         return (FLR_POLL_CNT * 2000);
17952     }
17953
17954     if (CHIP_REV_IS_FPGA(sc)) {
17955         return (FLR_POLL_CNT * 120);
17956     }
17957
17958     return (FLR_POLL_CNT);
17959 }
17960
17961 static int
17962 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
17963                            uint32_t         poll_cnt)
17964 {
17965     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
17966     if (bxe_flr_clnup_poll_hw_counter(sc,
17967                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
17968                                       "CFC PF usage counter timed out",
17969                                       poll_cnt)) {
17970         return (1);
17971     }
17972
17973     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
17974     if (bxe_flr_clnup_poll_hw_counter(sc,
17975                                       DORQ_REG_PF_USAGE_CNT,
17976                                       "DQ PF usage counter timed out",
17977                                       poll_cnt)) {
17978         return (1);
17979     }
17980
17981     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
17982     if (bxe_flr_clnup_poll_hw_counter(sc,
17983                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
17984                                       "QM PF usage counter timed out",
17985                                       poll_cnt)) {
17986         return (1);
17987     }
17988
17989     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
17990     if (bxe_flr_clnup_poll_hw_counter(sc,
17991                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
17992                                       "Timers VNIC usage counter timed out",
17993                                       poll_cnt)) {
17994         return (1);
17995     }
17996
17997     if (bxe_flr_clnup_poll_hw_counter(sc,
17998                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
17999                                       "Timers NUM_SCANS usage counter timed out",
18000                                       poll_cnt)) {
18001         return (1);
18002     }
18003
18004     /* Wait DMAE PF usage counter to zero */
18005     if (bxe_flr_clnup_poll_hw_counter(sc,
18006                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
18007                                       "DMAE dommand register timed out",
18008                                       poll_cnt)) {
18009         return (1);
18010     }
18011
18012     return (0);
18013 }
18014
18015 #define OP_GEN_PARAM(param)                                            \
18016     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
18017 #define OP_GEN_TYPE(type)                                           \
18018     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
18019 #define OP_GEN_AGG_VECT(index)                                             \
18020     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
18021
18022 static int
18023 bxe_send_final_clnup(struct bxe_softc *sc,
18024                      uint8_t          clnup_func,
18025                      uint32_t         poll_cnt)
18026 {
18027     uint32_t op_gen_command = 0;
18028     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
18029                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
18030     int ret = 0;
18031
18032     if (REG_RD(sc, comp_addr)) {
18033         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
18034         return (1);
18035     }
18036
18037     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
18038     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
18039     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
18040     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
18041
18042     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
18043     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
18044
18045     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
18046         BLOGE(sc, "FW final cleanup did not succeed\n");
18047         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
18048               (REG_RD(sc, comp_addr)));
18049         bxe_panic(sc, ("FLR cleanup failed\n"));
18050         return (1);
18051     }
18052
18053     /* Zero completion for nxt FLR */
18054     REG_WR(sc, comp_addr, 0);
18055
18056     return (ret);
18057 }
18058
18059 static void
18060 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
18061                        struct pbf_pN_buf_regs *regs,
18062                        uint32_t               poll_count)
18063 {
18064     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
18065     uint32_t cur_cnt = poll_count;
18066
18067     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
18068     crd = crd_start = REG_RD(sc, regs->crd);
18069     init_crd = REG_RD(sc, regs->init_crd);
18070
18071     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
18072     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
18073     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
18074
18075     while ((crd != init_crd) &&
18076            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
18077             (init_crd - crd_start))) {
18078         if (cur_cnt--) {
18079             DELAY(FLR_WAIT_INTERVAL);
18080             crd = REG_RD(sc, regs->crd);
18081             crd_freed = REG_RD(sc, regs->crd_freed);
18082         } else {
18083             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
18084             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
18085             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
18086             break;
18087         }
18088     }
18089
18090     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
18091           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18092 }
18093
18094 static void
18095 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
18096                        struct pbf_pN_cmd_regs *regs,
18097                        uint32_t               poll_count)
18098 {
18099     uint32_t occup, to_free, freed, freed_start;
18100     uint32_t cur_cnt = poll_count;
18101
18102     occup = to_free = REG_RD(sc, regs->lines_occup);
18103     freed = freed_start = REG_RD(sc, regs->lines_freed);
18104
18105     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18106     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18107
18108     while (occup &&
18109            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
18110         if (cur_cnt--) {
18111             DELAY(FLR_WAIT_INTERVAL);
18112             occup = REG_RD(sc, regs->lines_occup);
18113             freed = REG_RD(sc, regs->lines_freed);
18114         } else {
18115             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
18116             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18117             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18118             break;
18119         }
18120     }
18121
18122     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
18123           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18124 }
18125
18126 static void
18127 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
18128 {
18129     struct pbf_pN_cmd_regs cmd_regs[] = {
18130         {0, (CHIP_IS_E3B0(sc)) ?
18131             PBF_REG_TQ_OCCUPANCY_Q0 :
18132             PBF_REG_P0_TQ_OCCUPANCY,
18133             (CHIP_IS_E3B0(sc)) ?
18134             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
18135             PBF_REG_P0_TQ_LINES_FREED_CNT},
18136         {1, (CHIP_IS_E3B0(sc)) ?
18137             PBF_REG_TQ_OCCUPANCY_Q1 :
18138             PBF_REG_P1_TQ_OCCUPANCY,
18139             (CHIP_IS_E3B0(sc)) ?
18140             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
18141             PBF_REG_P1_TQ_LINES_FREED_CNT},
18142         {4, (CHIP_IS_E3B0(sc)) ?
18143             PBF_REG_TQ_OCCUPANCY_LB_Q :
18144             PBF_REG_P4_TQ_OCCUPANCY,
18145             (CHIP_IS_E3B0(sc)) ?
18146             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
18147             PBF_REG_P4_TQ_LINES_FREED_CNT}
18148     };
18149
18150     struct pbf_pN_buf_regs buf_regs[] = {
18151         {0, (CHIP_IS_E3B0(sc)) ?
18152             PBF_REG_INIT_CRD_Q0 :
18153             PBF_REG_P0_INIT_CRD ,
18154             (CHIP_IS_E3B0(sc)) ?
18155             PBF_REG_CREDIT_Q0 :
18156             PBF_REG_P0_CREDIT,
18157             (CHIP_IS_E3B0(sc)) ?
18158             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
18159             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
18160         {1, (CHIP_IS_E3B0(sc)) ?
18161             PBF_REG_INIT_CRD_Q1 :
18162             PBF_REG_P1_INIT_CRD,
18163             (CHIP_IS_E3B0(sc)) ?
18164             PBF_REG_CREDIT_Q1 :
18165             PBF_REG_P1_CREDIT,
18166             (CHIP_IS_E3B0(sc)) ?
18167             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
18168             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
18169         {4, (CHIP_IS_E3B0(sc)) ?
18170             PBF_REG_INIT_CRD_LB_Q :
18171             PBF_REG_P4_INIT_CRD,
18172             (CHIP_IS_E3B0(sc)) ?
18173             PBF_REG_CREDIT_LB_Q :
18174             PBF_REG_P4_CREDIT,
18175             (CHIP_IS_E3B0(sc)) ?
18176             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
18177             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
18178     };
18179
18180     int i;
18181
18182     /* Verify the command queues are flushed P0, P1, P4 */
18183     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
18184         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
18185     }
18186
18187     /* Verify the transmission buffers are flushed P0, P1, P4 */
18188     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
18189         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
18190     }
18191 }
18192
18193 static void
18194 bxe_hw_enable_status(struct bxe_softc *sc)
18195 {
18196     uint32_t val;
18197
18198     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
18199     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
18200
18201     val = REG_RD(sc, PBF_REG_DISABLE_PF);
18202     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
18203
18204     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
18205     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
18206
18207     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
18208     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
18209
18210     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
18211     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
18212
18213     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
18214     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
18215
18216     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
18217     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
18218
18219     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
18220     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
18221 }
18222
18223 static int
18224 bxe_pf_flr_clnup(struct bxe_softc *sc)
18225 {
18226     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
18227
18228     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
18229
18230     /* Re-enable PF target read access */
18231     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
18232
18233     /* Poll HW usage counters */
18234     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
18235     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
18236         return (-1);
18237     }
18238
18239     /* Zero the igu 'trailing edge' and 'leading edge' */
18240
18241     /* Send the FW cleanup command */
18242     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
18243         return (-1);
18244     }
18245
18246     /* ATC cleanup */
18247
18248     /* Verify TX hw is flushed */
18249     bxe_tx_hw_flushed(sc, poll_cnt);
18250
18251     /* Wait 100ms (not adjusted according to platform) */
18252     DELAY(100000);
18253
18254     /* Verify no pending pci transactions */
18255     if (bxe_is_pcie_pending(sc)) {
18256         BLOGE(sc, "PCIE Transactions still pending\n");
18257     }
18258
18259     /* Debug */
18260     bxe_hw_enable_status(sc);
18261
18262     /*
18263      * Master enable - Due to WB DMAE writes performed before this
18264      * register is re-initialized as part of the regular function init
18265      */
18266     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18267
18268     return (0);
18269 }
18270
18271 #if 0
18272 static void
18273 bxe_init_searcher(struct bxe_softc *sc)
18274 {
18275     int port = SC_PORT(sc);
18276     ecore_src_init_t2(sc, sc->t2, sc->t2_mapping, SRC_CONN_NUM);
18277     /* T1 hash bits value determines the T1 number of entries */
18278     REG_WR(sc, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
18279 }
18280 #endif
18281
18282 static int
18283 bxe_init_hw_func(struct bxe_softc *sc)
18284 {
18285     int port = SC_PORT(sc);
18286     int func = SC_FUNC(sc);
18287     int init_phase = PHASE_PF0 + func;
18288     struct ecore_ilt *ilt = sc->ilt;
18289     uint16_t cdu_ilt_start;
18290     uint32_t addr, val;
18291     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
18292     int i, main_mem_width, rc;
18293
18294     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
18295
18296     /* FLR cleanup */
18297     if (!CHIP_IS_E1x(sc)) {
18298         rc = bxe_pf_flr_clnup(sc);
18299         if (rc) {
18300             BLOGE(sc, "FLR cleanup failed!\n");
18301             // XXX bxe_fw_dump(sc);
18302             // XXX bxe_idle_chk(sc);
18303             return (rc);
18304         }
18305     }
18306
18307     /* set MSI reconfigure capability */
18308     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18309         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
18310         val = REG_RD(sc, addr);
18311         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
18312         REG_WR(sc, addr, val);
18313     }
18314
18315     ecore_init_block(sc, BLOCK_PXP, init_phase);
18316     ecore_init_block(sc, BLOCK_PXP2, init_phase);
18317
18318     ilt = sc->ilt;
18319     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18320
18321 #if 0
18322     if (IS_SRIOV(sc)) {
18323         cdu_ilt_start += BXE_FIRST_VF_CID/ILT_PAGE_CIDS;
18324     }
18325     cdu_ilt_start = bxe_iov_init_ilt(sc, cdu_ilt_start);
18326
18327 #if (BXE_FIRST_VF_CID > 0)
18328     /*
18329      * If BXE_FIRST_VF_CID > 0 then the PF L2 cids precedes
18330      * those of the VFs, so start line should be reset
18331      */
18332     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18333 #endif
18334 #endif
18335
18336     for (i = 0; i < L2_ILT_LINES(sc); i++) {
18337         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
18338         ilt->lines[cdu_ilt_start + i].page_mapping =
18339             sc->context[i].vcxt_dma.paddr;
18340         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
18341     }
18342     ecore_ilt_init_op(sc, INITOP_SET);
18343
18344 #if 0
18345     if (!CONFIGURE_NIC_MODE(sc)) {
18346         bxe_init_searcher(sc);
18347         REG_WR(sc, PRS_REG_NIC_MODE, 0);
18348         BLOGD(sc, DBG_LOAD, "NIC MODE disabled\n");
18349     } else
18350 #endif
18351     {
18352         /* Set NIC mode */
18353         REG_WR(sc, PRS_REG_NIC_MODE, 1);
18354         BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
18355     }
18356
18357     if (!CHIP_IS_E1x(sc)) {
18358         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
18359
18360         /* Turn on a single ISR mode in IGU if driver is going to use
18361          * INT#x or MSI
18362          */
18363         if (sc->interrupt_mode != INTR_MODE_MSIX) {
18364             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
18365         }
18366
18367         /*
18368          * Timers workaround bug: function init part.
18369          * Need to wait 20msec after initializing ILT,
18370          * needed to make sure there are no requests in
18371          * one of the PXP internal queues with "old" ILT addresses
18372          */
18373         DELAY(20000);
18374
18375         /*
18376          * Master enable - Due to WB DMAE writes performed before this
18377          * register is re-initialized as part of the regular function
18378          * init
18379          */
18380         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18381         /* Enable the function in IGU */
18382         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
18383     }
18384
18385     sc->dmae_ready = 1;
18386
18387     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
18388
18389     if (!CHIP_IS_E1x(sc))
18390         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
18391
18392     ecore_init_block(sc, BLOCK_ATC, init_phase);
18393     ecore_init_block(sc, BLOCK_DMAE, init_phase);
18394     ecore_init_block(sc, BLOCK_NIG, init_phase);
18395     ecore_init_block(sc, BLOCK_SRC, init_phase);
18396     ecore_init_block(sc, BLOCK_MISC, init_phase);
18397     ecore_init_block(sc, BLOCK_TCM, init_phase);
18398     ecore_init_block(sc, BLOCK_UCM, init_phase);
18399     ecore_init_block(sc, BLOCK_CCM, init_phase);
18400     ecore_init_block(sc, BLOCK_XCM, init_phase);
18401     ecore_init_block(sc, BLOCK_TSEM, init_phase);
18402     ecore_init_block(sc, BLOCK_USEM, init_phase);
18403     ecore_init_block(sc, BLOCK_CSEM, init_phase);
18404     ecore_init_block(sc, BLOCK_XSEM, init_phase);
18405
18406     if (!CHIP_IS_E1x(sc))
18407         REG_WR(sc, QM_REG_PF_EN, 1);
18408
18409     if (!CHIP_IS_E1x(sc)) {
18410         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18411         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18412         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18413         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18414     }
18415     ecore_init_block(sc, BLOCK_QM, init_phase);
18416
18417     ecore_init_block(sc, BLOCK_TM, init_phase);
18418     ecore_init_block(sc, BLOCK_DORQ, init_phase);
18419
18420     bxe_iov_init_dq(sc);
18421
18422     ecore_init_block(sc, BLOCK_BRB1, init_phase);
18423     ecore_init_block(sc, BLOCK_PRS, init_phase);
18424     ecore_init_block(sc, BLOCK_TSDM, init_phase);
18425     ecore_init_block(sc, BLOCK_CSDM, init_phase);
18426     ecore_init_block(sc, BLOCK_USDM, init_phase);
18427     ecore_init_block(sc, BLOCK_XSDM, init_phase);
18428     ecore_init_block(sc, BLOCK_UPB, init_phase);
18429     ecore_init_block(sc, BLOCK_XPB, init_phase);
18430     ecore_init_block(sc, BLOCK_PBF, init_phase);
18431     if (!CHIP_IS_E1x(sc))
18432         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
18433
18434     ecore_init_block(sc, BLOCK_CDU, init_phase);
18435
18436     ecore_init_block(sc, BLOCK_CFC, init_phase);
18437
18438     if (!CHIP_IS_E1x(sc))
18439         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
18440
18441     if (IS_MF(sc)) {
18442         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
18443         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
18444     }
18445
18446     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18447
18448     /* HC init per function */
18449     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18450         if (CHIP_IS_E1H(sc)) {
18451             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18452
18453             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18454             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18455         }
18456         ecore_init_block(sc, BLOCK_HC, init_phase);
18457
18458     } else {
18459         int num_segs, sb_idx, prod_offset;
18460
18461         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18462
18463         if (!CHIP_IS_E1x(sc)) {
18464             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18465             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18466         }
18467
18468         ecore_init_block(sc, BLOCK_IGU, init_phase);
18469
18470         if (!CHIP_IS_E1x(sc)) {
18471             int dsb_idx = 0;
18472             /**
18473              * Producer memory:
18474              * E2 mode: address 0-135 match to the mapping memory;
18475              * 136 - PF0 default prod; 137 - PF1 default prod;
18476              * 138 - PF2 default prod; 139 - PF3 default prod;
18477              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18478              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18479              * 144-147 reserved.
18480              *
18481              * E1.5 mode - In backward compatible mode;
18482              * for non default SB; each even line in the memory
18483              * holds the U producer and each odd line hold
18484              * the C producer. The first 128 producers are for
18485              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18486              * producers are for the DSB for each PF.
18487              * Each PF has five segments: (the order inside each
18488              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18489              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18490              * 144-147 attn prods;
18491              */
18492             /* non-default-status-blocks */
18493             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18494                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18495             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18496                 prod_offset = (sc->igu_base_sb + sb_idx) *
18497                     num_segs;
18498
18499                 for (i = 0; i < num_segs; i++) {
18500                     addr = IGU_REG_PROD_CONS_MEMORY +
18501                             (prod_offset + i) * 4;
18502                     REG_WR(sc, addr, 0);
18503                 }
18504                 /* send consumer update with value 0 */
18505                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18506                            USTORM_ID, 0, IGU_INT_NOP, 1);
18507                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18508             }
18509
18510             /* default-status-blocks */
18511             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18512                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18513
18514             if (CHIP_IS_MODE_4_PORT(sc))
18515                 dsb_idx = SC_FUNC(sc);
18516             else
18517                 dsb_idx = SC_VN(sc);
18518
18519             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18520                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18521                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18522
18523             /*
18524              * igu prods come in chunks of E1HVN_MAX (4) -
18525              * does not matters what is the current chip mode
18526              */
18527             for (i = 0; i < (num_segs * E1HVN_MAX);
18528                  i += E1HVN_MAX) {
18529                 addr = IGU_REG_PROD_CONS_MEMORY +
18530                             (prod_offset + i)*4;
18531                 REG_WR(sc, addr, 0);
18532             }
18533             /* send consumer update with 0 */
18534             if (CHIP_INT_MODE_IS_BC(sc)) {
18535                 bxe_ack_sb(sc, sc->igu_dsb_id,
18536                            USTORM_ID, 0, IGU_INT_NOP, 1);
18537                 bxe_ack_sb(sc, sc->igu_dsb_id,
18538                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18539                 bxe_ack_sb(sc, sc->igu_dsb_id,
18540                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18541                 bxe_ack_sb(sc, sc->igu_dsb_id,
18542                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18543                 bxe_ack_sb(sc, sc->igu_dsb_id,
18544                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18545             } else {
18546                 bxe_ack_sb(sc, sc->igu_dsb_id,
18547                            USTORM_ID, 0, IGU_INT_NOP, 1);
18548                 bxe_ack_sb(sc, sc->igu_dsb_id,
18549                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18550             }
18551             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18552
18553             /* !!! these should become driver const once
18554                rf-tool supports split-68 const */
18555             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18556             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18557             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18558             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18559             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18560             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18561         }
18562     }
18563
18564     /* Reset PCIE errors for debug */
18565     REG_WR(sc, 0x2114, 0xffffffff);
18566     REG_WR(sc, 0x2120, 0xffffffff);
18567
18568     if (CHIP_IS_E1x(sc)) {
18569         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18570         main_mem_base = HC_REG_MAIN_MEMORY +
18571                 SC_PORT(sc) * (main_mem_size * 4);
18572         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18573         main_mem_width = 8;
18574
18575         val = REG_RD(sc, main_mem_prty_clr);
18576         if (val) {
18577             BLOGD(sc, DBG_LOAD,
18578                   "Parity errors in HC block during function init (0x%x)!\n",
18579                   val);
18580         }
18581
18582         /* Clear "false" parity errors in MSI-X table */
18583         for (i = main_mem_base;
18584              i < main_mem_base + main_mem_size * 4;
18585              i += main_mem_width) {
18586             bxe_read_dmae(sc, i, main_mem_width / 4);
18587             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18588                            i, main_mem_width / 4);
18589         }
18590         /* Clear HC parity attention */
18591         REG_RD(sc, main_mem_prty_clr);
18592     }
18593
18594 #if 1
18595     /* Enable STORMs SP logging */
18596     REG_WR8(sc, BAR_USTRORM_INTMEM +
18597            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18598     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18599            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18600     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18601            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18602     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18603            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18604 #endif
18605
18606     elink_phy_probe(&sc->link_params);
18607
18608     return (0);
18609 }
18610
18611 static void
18612 bxe_link_reset(struct bxe_softc *sc)
18613 {
18614     if (!BXE_NOMCP(sc)) {
18615         bxe_acquire_phy_lock(sc);
18616         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18617         bxe_release_phy_lock(sc);
18618     } else {
18619         if (!CHIP_REV_IS_SLOW(sc)) {
18620             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18621         }
18622     }
18623 }
18624
18625 static void
18626 bxe_reset_port(struct bxe_softc *sc)
18627 {
18628     int port = SC_PORT(sc);
18629     uint32_t val;
18630
18631     /* reset physical Link */
18632     bxe_link_reset(sc);
18633
18634     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18635
18636     /* Do not rcv packets to BRB */
18637     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18638     /* Do not direct rcv packets that are not for MCP to the BRB */
18639     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18640                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18641
18642     /* Configure AEU */
18643     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18644
18645     DELAY(100000);
18646
18647     /* Check for BRB port occupancy */
18648     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18649     if (val) {
18650         BLOGD(sc, DBG_LOAD,
18651               "BRB1 is not empty, %d blocks are occupied\n", val);
18652     }
18653
18654     /* TODO: Close Doorbell port? */
18655 }
18656
18657 static void
18658 bxe_ilt_wr(struct bxe_softc *sc,
18659            uint32_t         index,
18660            bus_addr_t       addr)
18661 {
18662     int reg;
18663     uint32_t wb_write[2];
18664
18665     if (CHIP_IS_E1(sc)) {
18666         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18667     } else {
18668         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18669     }
18670
18671     wb_write[0] = ONCHIP_ADDR1(addr);
18672     wb_write[1] = ONCHIP_ADDR2(addr);
18673     REG_WR_DMAE(sc, reg, wb_write, 2);
18674 }
18675
18676 static void
18677 bxe_clear_func_ilt(struct bxe_softc *sc,
18678                    uint32_t         func)
18679 {
18680     uint32_t i, base = FUNC_ILT_BASE(func);
18681     for (i = base; i < base + ILT_PER_FUNC; i++) {
18682         bxe_ilt_wr(sc, i, 0);
18683     }
18684 }
18685
18686 static void
18687 bxe_reset_func(struct bxe_softc *sc)
18688 {
18689     struct bxe_fastpath *fp;
18690     int port = SC_PORT(sc);
18691     int func = SC_FUNC(sc);
18692     int i;
18693
18694     /* Disable the function in the FW */
18695     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18696     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18697     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18698     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18699
18700     /* FP SBs */
18701     FOR_EACH_ETH_QUEUE(sc, i) {
18702         fp = &sc->fp[i];
18703         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18704                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18705                 SB_DISABLED);
18706     }
18707
18708 #if 0
18709     if (CNIC_LOADED(sc)) {
18710         /* CNIC SB */
18711         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18712                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET
18713                 (bxe_cnic_fw_sb_id(sc)), SB_DISABLED);
18714     }
18715 #endif
18716
18717     /* SP SB */
18718     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18719             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18720             SB_DISABLED);
18721
18722     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18723         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18724     }
18725
18726     /* Configure IGU */
18727     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18728         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18729         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18730     } else {
18731         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18732         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18733     }
18734
18735     if (CNIC_LOADED(sc)) {
18736         /* Disable Timer scan */
18737         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18738         /*
18739          * Wait for at least 10ms and up to 2 second for the timers
18740          * scan to complete
18741          */
18742         for (i = 0; i < 200; i++) {
18743             DELAY(10000);
18744             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18745                 break;
18746         }
18747     }
18748
18749     /* Clear ILT */
18750     bxe_clear_func_ilt(sc, func);
18751
18752     /*
18753      * Timers workaround bug for E2: if this is vnic-3,
18754      * we need to set the entire ilt range for this timers.
18755      */
18756     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18757         struct ilt_client_info ilt_cli;
18758         /* use dummy TM client */
18759         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18760         ilt_cli.start = 0;
18761         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18762         ilt_cli.client_num = ILT_CLIENT_TM;
18763
18764         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18765     }
18766
18767     /* this assumes that reset_port() called before reset_func()*/
18768     if (!CHIP_IS_E1x(sc)) {
18769         bxe_pf_disable(sc);
18770     }
18771
18772     sc->dmae_ready = 0;
18773 }
18774
18775 static int
18776 bxe_gunzip_init(struct bxe_softc *sc)
18777 {
18778     return (0);
18779 }
18780
18781 static void
18782 bxe_gunzip_end(struct bxe_softc *sc)
18783 {
18784     return;
18785 }
18786
18787 static int
18788 bxe_init_firmware(struct bxe_softc *sc)
18789 {
18790     if (CHIP_IS_E1(sc)) {
18791         ecore_init_e1_firmware(sc);
18792         sc->iro_array = e1_iro_arr;
18793     } else if (CHIP_IS_E1H(sc)) {
18794         ecore_init_e1h_firmware(sc);
18795         sc->iro_array = e1h_iro_arr;
18796     } else if (!CHIP_IS_E1x(sc)) {
18797         ecore_init_e2_firmware(sc);
18798         sc->iro_array = e2_iro_arr;
18799     } else {
18800         BLOGE(sc, "Unsupported chip revision\n");
18801         return (-1);
18802     }
18803
18804     return (0);
18805 }
18806
18807 static void
18808 bxe_release_firmware(struct bxe_softc *sc)
18809 {
18810     /* Do nothing */
18811     return;
18812 }
18813
18814 static int
18815 ecore_gunzip(struct bxe_softc *sc,
18816              const uint8_t    *zbuf,
18817              int              len)
18818 {
18819     /* XXX : Implement... */
18820     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18821     return (FALSE);
18822 }
18823
18824 static void
18825 ecore_reg_wr_ind(struct bxe_softc *sc,
18826                  uint32_t         addr,
18827                  uint32_t         val)
18828 {
18829     bxe_reg_wr_ind(sc, addr, val);
18830 }
18831
18832 static void
18833 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18834                           bus_addr_t       phys_addr,
18835                           uint32_t         addr,
18836                           uint32_t         len)
18837 {
18838     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18839 }
18840
18841 void
18842 ecore_storm_memset_struct(struct bxe_softc *sc,
18843                           uint32_t         addr,
18844                           size_t           size,
18845                           uint32_t         *data)
18846 {
18847     uint8_t i;
18848     for (i = 0; i < size/4; i++) {
18849         REG_WR(sc, addr + (i * 4), data[i]);
18850     }
18851 }
18852