sys/contrib/dev/ath/ath_hal/ar9300/osprey_reg_map_macro.h

   1 /*
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  14  * PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 /*                                                                           */
  18 /* File:       /trees/yli/yli-dev/chips/osprey/2.0/blueprint/top/osprey_reg_map_macro.h*/
  19 /* Creator:    yli                                                           */
  20 /* Time:       Wednesday Jan 6, 2010 [2:09:02 pm]                            */
  21 /*                                                                           */
  22 /* Path:       /trees/yli/yli-dev/chips/osprey/2.0/blueprint/top             */
  23 /* Arguments:  /cad/denali/blueprint/3.7//Linux/blueprint -codegen           */
  24 /*             /trees/yli/yli-dev/chips/osprey/2.0/env/blueprint/ath_ansic.codegen*/
  25 /*             -ath_ansic -Wdesc -I                                          */
  26 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/top -I          */
  27 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint -I              */
  28 /*             /trees/yli/yli-dev/chips/osprey/2.0/env/blueprint -I          */
  29 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig -odir */
  30 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/top -eval       */
  31 /*             {$INCLUDE_SYSCONFIG_FILES=1} -eval                            */
  32 /*             $WAR_EV58615_for_ansic_codegen=1 osprey_reg.rdl               */
  33 /*                                                                           */
  34 /* Sources:    /trees/yli/yli-dev/chips/osprey/2.0/blueprint/top/emulation_misc.rdl*/
  35 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/mac_dma_reg_sysconfig.rdl*/
  36 /*             /trees/yli/yli-dev/chips/osprey/2.0/rtl/amba_mac/svd/blueprint/svd_reg.rdl*/
  37 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/mac_pcu_reg_sysconfig.rdl*/
  38 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/top/merlin2_0_radio_reg_map.rdl*/
  39 /*             /trees/yli/yli-dev/chips/osprey/2.0/rtl/mac/rtl/mac_dma/blueprint/mac_dma_reg.rdl*/
  40 /*             /trees/yli/yli-dev/chips/osprey/2.0/rtl/host_intf/rtl/blueprint/efuse_reg.rdl*/
  41 /*             /trees/yli/yli-dev/chips/osprey/2.0/rtl/mac/rtl/mac_dma/blueprint/mac_dcu_reg.rdl*/
  42 /*             /trees/yli/yli-dev/chips/osprey/2.0/ip/pcie_axi/blueprint/DWC_pcie_ep.rdl*/
  43 /*             /trees/yli/yli-dev/chips/osprey/2.0/rtl/apb_analog/analog_intf_reg.rdl*/
  44 /*             /trees/yli/yli-dev/chips/osprey/2.0/rtl/mac/rtl/mac_pcu/blueprint/mac_pcu_reg.rdl*/
  45 /*             /trees/yli/yli-dev/chips/osprey/2.0/rtl/rtc/blueprint/rtc_reg.rdl*/
  46 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/DWC_pcie_dbi_axi_sysconfig.rdl*/
  47 /*             /trees/yli/yli-dev/chips/osprey/2.0/rtl/host_intf/rtl/blueprint/host_intf_reg.rdl*/
  48 /*             /trees/yli/yli-dev/chips/osprey/2.0/rtl/mac/rtl/mac_dma/blueprint/mac_qcu_reg.rdl*/
  49 /*             /trees/yli/yli-dev/chips/osprey/2.0/rtl/bb/blueprint/bb_reg_map.rdl*/
  50 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/rtc_reg_sysconfig.rdl*/
  51 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/efuse_reg_sysconfig.rdl*/
  52 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/bb_reg_map_sysconfig.rdl*/
  53 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/osprey_pcieconfig.rdl*/
  54 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/top/osprey_reg.rdl*/
  55 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/radio_65_reg_sysconfig.rdl*/
  56 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/merlin2_0_radio_reg_sysconfig.rdl*/
  57 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/mac_qcu_reg_sysconfig.rdl*/
  58 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/mac_dcu_reg_sysconfig.rdl*/
  59 /*             /trees/yli/yli-dev/chips/osprey/2.0/rtl/amba_mac/blueprint/rtc_sync_reg.rdl*/
  60 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/analog_intf_reg_sysconfig.rdl*/
  61 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/svd_reg_sysconfig.rdl*/
  62 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/top/osprey_radio_reg.rdl*/
  63 /*             /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/host_intf_reg_sysconfig.rdl*/
  64 /*             /trees/yli/yli-dev/chips/osprey/2.0/env/blueprint/ath_ansic.pm*/
  65 /*             /cad/local/lib/perl/Pinfo.pm                                  */
  66 /*                                                                           */
  67 /* Blueprint:   3.7 (Fri Oct 5 10:32:33 PDT 2007)                            */
  68 /* Machine:    artemis                                                       */
  69 /* OS:         Linux 2.6.9-78.0.5.ELlargesmp                                 */
  70 /* Description:                                                              */
  71 /*                                                                           */
  72 /*This Register Map contains the complete register set for OSPREY.           */
  73 /*                                                                           */
  74 /* Copyright (C) 2010 Denali Software Inc.  All rights reserved              */
  75 /* THIS FILE IS AUTOMATICALLY GENERATED BY DENALI BLUEPRINT, DO NOT EDIT     */
  76 /*                                                                           */
  77
  78
  79 #ifndef __REG_OSPREY_REG_MAP_MACRO_H__
  80 #define __REG_OSPREY_REG_MAP_MACRO_H__
  81
  82
  83 /* macros for BlueprintGlobalNameSpace::MAC_DMA_CR */
  84 #ifndef __MAC_DMA_CR_MACRO__
  85 #define __MAC_DMA_CR_MACRO__
  86
  87 /* macros for field RXE_LP */
  88 #define MAC_DMA_CR__RXE_LP__SHIFT                                             2
  89 #define MAC_DMA_CR__RXE_LP__WIDTH                                             1
  90 #define MAC_DMA_CR__RXE_LP__MASK                                    0x00000004U
  91 #define MAC_DMA_CR__RXE_LP__READ(src)   (((u_int32_t)(src) & 0x00000004U) >> 2)
  92 #define MAC_DMA_CR__RXE_LP__SET(dst) \
  93                     (dst) = ((dst) &\
  94                     ~0x00000004U) | ((u_int32_t)(1) << 2)
  95 #define MAC_DMA_CR__RXE_LP__CLR(dst) \
  96                     (dst) = ((dst) &\
  97                     ~0x00000004U) | ((u_int32_t)(0) << 2)
  98
  99 /* macros for field RXE_HP */
 100 #define MAC_DMA_CR__RXE_HP__SHIFT                                             3
 101 #define MAC_DMA_CR__RXE_HP__WIDTH                                             1
 102 #define MAC_DMA_CR__RXE_HP__MASK                                    0x00000008U
 103 #define MAC_DMA_CR__RXE_HP__READ(src)   (((u_int32_t)(src) & 0x00000008U) >> 3)
 104 #define MAC_DMA_CR__RXE_HP__SET(dst) \
 105                     (dst) = ((dst) &\
 106                     ~0x00000008U) | ((u_int32_t)(1) << 3)
 107 #define MAC_DMA_CR__RXE_HP__CLR(dst) \
 108                     (dst) = ((dst) &\
 109                     ~0x00000008U) | ((u_int32_t)(0) << 3)
 110
 111 /* macros for field RXD */
 112 #define MAC_DMA_CR__RXD__SHIFT                                                5
 113 #define MAC_DMA_CR__RXD__WIDTH                                                1
 114 #define MAC_DMA_CR__RXD__MASK                                       0x00000020U
 115 #define MAC_DMA_CR__RXD__READ(src)      (((u_int32_t)(src) & 0x00000020U) >> 5)
 116 #define MAC_DMA_CR__RXD__WRITE(src)     (((u_int32_t)(src) << 5) & 0x00000020U)
 117 #define MAC_DMA_CR__RXD__MODIFY(dst, src) \
 118                     (dst) = ((dst) &\
 119                     ~0x00000020U) | (((u_int32_t)(src) <<\
 120                     5) & 0x00000020U)
 121 #define MAC_DMA_CR__RXD__VERIFY(src) \
 122                     (!((((u_int32_t)(src)\
 123                     << 5) & ~0x00000020U)))
 124 #define MAC_DMA_CR__RXD__SET(dst) \
 125                     (dst) = ((dst) &\
 126                     ~0x00000020U) | ((u_int32_t)(1) << 5)
 127 #define MAC_DMA_CR__RXD__CLR(dst) \
 128                     (dst) = ((dst) &\
 129                     ~0x00000020U) | ((u_int32_t)(0) << 5)
 130
 131 /* macros for field SWI */
 132 #define MAC_DMA_CR__SWI__SHIFT                                                6
 133 #define MAC_DMA_CR__SWI__WIDTH                                                1
 134 #define MAC_DMA_CR__SWI__MASK                                       0x00000040U
 135 #define MAC_DMA_CR__SWI__READ(src)      (((u_int32_t)(src) & 0x00000040U) >> 6)
 136 #define MAC_DMA_CR__SWI__SET(dst) \
 137                     (dst) = ((dst) &\
 138                     ~0x00000040U) | ((u_int32_t)(1) << 6)
 139 #define MAC_DMA_CR__SWI__CLR(dst) \
 140                     (dst) = ((dst) &\
 141                     ~0x00000040U) | ((u_int32_t)(0) << 6)
 142 #define MAC_DMA_CR__TYPE                                              u_int32_t
 143 #define MAC_DMA_CR__READ                                            0x0000006cU
 144 #define MAC_DMA_CR__WRITE                                           0x0000006cU
 145
 146 #endif /* __MAC_DMA_CR_MACRO__ */
 147
 148
 149 /* macros for mac_dma_reg_block.MAC_DMA_CR */
 150 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_CR__NUM                               1
 151
 152 /* macros for BlueprintGlobalNameSpace::MAC_DMA_CFG */
 153 #ifndef __MAC_DMA_CFG_MACRO__
 154 #define __MAC_DMA_CFG_MACRO__
 155
 156 /* macros for field BE_MODE_XMIT_DESC */
 157 #define MAC_DMA_CFG__BE_MODE_XMIT_DESC__SHIFT                                 0
 158 #define MAC_DMA_CFG__BE_MODE_XMIT_DESC__WIDTH                                 1
 159 #define MAC_DMA_CFG__BE_MODE_XMIT_DESC__MASK                        0x00000001U
 160 #define MAC_DMA_CFG__BE_MODE_XMIT_DESC__READ(src) \
 161                     (u_int32_t)(src)\
 162                     & 0x00000001U
 163 #define MAC_DMA_CFG__BE_MODE_XMIT_DESC__WRITE(src) \
 164                     ((u_int32_t)(src)\
 165                     & 0x00000001U)
 166 #define MAC_DMA_CFG__BE_MODE_XMIT_DESC__MODIFY(dst, src) \
 167                     (dst) = ((dst) &\
 168                     ~0x00000001U) | ((u_int32_t)(src) &\
 169                     0x00000001U)
 170 #define MAC_DMA_CFG__BE_MODE_XMIT_DESC__VERIFY(src) \
 171                     (!(((u_int32_t)(src)\
 172                     & ~0x00000001U)))
 173 #define MAC_DMA_CFG__BE_MODE_XMIT_DESC__SET(dst) \
 174                     (dst) = ((dst) &\
 175                     ~0x00000001U) | (u_int32_t)(1)
 176 #define MAC_DMA_CFG__BE_MODE_XMIT_DESC__CLR(dst) \
 177                     (dst) = ((dst) &\
 178                     ~0x00000001U) | (u_int32_t)(0)
 179
 180 /* macros for field BE_MODE_XMIT_DATA */
 181 #define MAC_DMA_CFG__BE_MODE_XMIT_DATA__SHIFT                                 1
 182 #define MAC_DMA_CFG__BE_MODE_XMIT_DATA__WIDTH                                 1
 183 #define MAC_DMA_CFG__BE_MODE_XMIT_DATA__MASK                        0x00000002U
 184 #define MAC_DMA_CFG__BE_MODE_XMIT_DATA__READ(src) \
 185                     (((u_int32_t)(src)\
 186                     & 0x00000002U) >> 1)
 187 #define MAC_DMA_CFG__BE_MODE_XMIT_DATA__WRITE(src) \
 188                     (((u_int32_t)(src)\
 189                     << 1) & 0x00000002U)
 190 #define MAC_DMA_CFG__BE_MODE_XMIT_DATA__MODIFY(dst, src) \
 191                     (dst) = ((dst) &\
 192                     ~0x00000002U) | (((u_int32_t)(src) <<\
 193                     1) & 0x00000002U)
 194 #define MAC_DMA_CFG__BE_MODE_XMIT_DATA__VERIFY(src) \
 195                     (!((((u_int32_t)(src)\
 196                     << 1) & ~0x00000002U)))
 197 #define MAC_DMA_CFG__BE_MODE_XMIT_DATA__SET(dst) \
 198                     (dst) = ((dst) &\
 199                     ~0x00000002U) | ((u_int32_t)(1) << 1)
 200 #define MAC_DMA_CFG__BE_MODE_XMIT_DATA__CLR(dst) \
 201                     (dst) = ((dst) &\
 202                     ~0x00000002U) | ((u_int32_t)(0) << 1)
 203
 204 /* macros for field BE_MODE_RCV_DESC */
 205 #define MAC_DMA_CFG__BE_MODE_RCV_DESC__SHIFT                                  2
 206 #define MAC_DMA_CFG__BE_MODE_RCV_DESC__WIDTH                                  1
 207 #define MAC_DMA_CFG__BE_MODE_RCV_DESC__MASK                         0x00000004U
 208 #define MAC_DMA_CFG__BE_MODE_RCV_DESC__READ(src) \
 209                     (((u_int32_t)(src)\
 210                     & 0x00000004U) >> 2)
 211 #define MAC_DMA_CFG__BE_MODE_RCV_DESC__WRITE(src) \
 212                     (((u_int32_t)(src)\
 213                     << 2) & 0x00000004U)
 214 #define MAC_DMA_CFG__BE_MODE_RCV_DESC__MODIFY(dst, src) \
 215                     (dst) = ((dst) &\
 216                     ~0x00000004U) | (((u_int32_t)(src) <<\
 217                     2) & 0x00000004U)
 218 #define MAC_DMA_CFG__BE_MODE_RCV_DESC__VERIFY(src) \
 219                     (!((((u_int32_t)(src)\
 220                     << 2) & ~0x00000004U)))
 221 #define MAC_DMA_CFG__BE_MODE_RCV_DESC__SET(dst) \
 222                     (dst) = ((dst) &\
 223                     ~0x00000004U) | ((u_int32_t)(1) << 2)
 224 #define MAC_DMA_CFG__BE_MODE_RCV_DESC__CLR(dst) \
 225                     (dst) = ((dst) &\
 226                     ~0x00000004U) | ((u_int32_t)(0) << 2)
 227
 228 /* macros for field BE_MODE_RCV_DATA */
 229 #define MAC_DMA_CFG__BE_MODE_RCV_DATA__SHIFT                                  3
 230 #define MAC_DMA_CFG__BE_MODE_RCV_DATA__WIDTH                                  1
 231 #define MAC_DMA_CFG__BE_MODE_RCV_DATA__MASK                         0x00000008U
 232 #define MAC_DMA_CFG__BE_MODE_RCV_DATA__READ(src) \
 233                     (((u_int32_t)(src)\
 234                     & 0x00000008U) >> 3)
 235 #define MAC_DMA_CFG__BE_MODE_RCV_DATA__WRITE(src) \
 236                     (((u_int32_t)(src)\
 237                     << 3) & 0x00000008U)
 238 #define MAC_DMA_CFG__BE_MODE_RCV_DATA__MODIFY(dst, src) \
 239                     (dst) = ((dst) &\
 240                     ~0x00000008U) | (((u_int32_t)(src) <<\
 241                     3) & 0x00000008U)
 242 #define MAC_DMA_CFG__BE_MODE_RCV_DATA__VERIFY(src) \
 243                     (!((((u_int32_t)(src)\
 244                     << 3) & ~0x00000008U)))
 245 #define MAC_DMA_CFG__BE_MODE_RCV_DATA__SET(dst) \
 246                     (dst) = ((dst) &\
 247                     ~0x00000008U) | ((u_int32_t)(1) << 3)
 248 #define MAC_DMA_CFG__BE_MODE_RCV_DATA__CLR(dst) \
 249                     (dst) = ((dst) &\
 250                     ~0x00000008U) | ((u_int32_t)(0) << 3)
 251
 252 /* macros for field BE_MODE_MMR */
 253 #define MAC_DMA_CFG__BE_MODE_MMR__SHIFT                                       4
 254 #define MAC_DMA_CFG__BE_MODE_MMR__WIDTH                                       1
 255 #define MAC_DMA_CFG__BE_MODE_MMR__MASK                              0x00000010U
 256 #define MAC_DMA_CFG__BE_MODE_MMR__READ(src) \
 257                     (((u_int32_t)(src)\
 258                     & 0x00000010U) >> 4)
 259 #define MAC_DMA_CFG__BE_MODE_MMR__WRITE(src) \
 260                     (((u_int32_t)(src)\
 261                     << 4) & 0x00000010U)
 262 #define MAC_DMA_CFG__BE_MODE_MMR__MODIFY(dst, src) \
 263                     (dst) = ((dst) &\
 264                     ~0x00000010U) | (((u_int32_t)(src) <<\
 265                     4) & 0x00000010U)
 266 #define MAC_DMA_CFG__BE_MODE_MMR__VERIFY(src) \
 267                     (!((((u_int32_t)(src)\
 268                     << 4) & ~0x00000010U)))
 269 #define MAC_DMA_CFG__BE_MODE_MMR__SET(dst) \
 270                     (dst) = ((dst) &\
 271                     ~0x00000010U) | ((u_int32_t)(1) << 4)
 272 #define MAC_DMA_CFG__BE_MODE_MMR__CLR(dst) \
 273                     (dst) = ((dst) &\
 274                     ~0x00000010U) | ((u_int32_t)(0) << 4)
 275
 276 /* macros for field ADHOC */
 277 #define MAC_DMA_CFG__ADHOC__SHIFT                                             5
 278 #define MAC_DMA_CFG__ADHOC__WIDTH                                             1
 279 #define MAC_DMA_CFG__ADHOC__MASK                                    0x00000020U
 280 #define MAC_DMA_CFG__ADHOC__READ(src)   (((u_int32_t)(src) & 0x00000020U) >> 5)
 281 #define MAC_DMA_CFG__ADHOC__WRITE(src)  (((u_int32_t)(src) << 5) & 0x00000020U)
 282 #define MAC_DMA_CFG__ADHOC__MODIFY(dst, src) \
 283                     (dst) = ((dst) &\
 284                     ~0x00000020U) | (((u_int32_t)(src) <<\
 285                     5) & 0x00000020U)
 286 #define MAC_DMA_CFG__ADHOC__VERIFY(src) \
 287                     (!((((u_int32_t)(src)\
 288                     << 5) & ~0x00000020U)))
 289 #define MAC_DMA_CFG__ADHOC__SET(dst) \
 290                     (dst) = ((dst) &\
 291                     ~0x00000020U) | ((u_int32_t)(1) << 5)
 292 #define MAC_DMA_CFG__ADHOC__CLR(dst) \
 293                     (dst) = ((dst) &\
 294                     ~0x00000020U) | ((u_int32_t)(0) << 5)
 295
 296 /* macros for field PHY_OK */
 297 #define MAC_DMA_CFG__PHY_OK__SHIFT                                            8
 298 #define MAC_DMA_CFG__PHY_OK__WIDTH                                            1
 299 #define MAC_DMA_CFG__PHY_OK__MASK                                   0x00000100U
 300 #define MAC_DMA_CFG__PHY_OK__READ(src)  (((u_int32_t)(src) & 0x00000100U) >> 8)
 301 #define MAC_DMA_CFG__PHY_OK__SET(dst) \
 302                     (dst) = ((dst) &\
 303                     ~0x00000100U) | ((u_int32_t)(1) << 8)
 304 #define MAC_DMA_CFG__PHY_OK__CLR(dst) \
 305                     (dst) = ((dst) &\
 306                     ~0x00000100U) | ((u_int32_t)(0) << 8)
 307
 308 /* macros for field EEPROM_BUSY */
 309 #define MAC_DMA_CFG__EEPROM_BUSY__SHIFT                                       9
 310 #define MAC_DMA_CFG__EEPROM_BUSY__WIDTH                                       1
 311 #define MAC_DMA_CFG__EEPROM_BUSY__MASK                              0x00000200U
 312 #define MAC_DMA_CFG__EEPROM_BUSY__READ(src) \
 313                     (((u_int32_t)(src)\
 314                     & 0x00000200U) >> 9)
 315 #define MAC_DMA_CFG__EEPROM_BUSY__SET(dst) \
 316                     (dst) = ((dst) &\
 317                     ~0x00000200U) | ((u_int32_t)(1) << 9)
 318 #define MAC_DMA_CFG__EEPROM_BUSY__CLR(dst) \
 319                     (dst) = ((dst) &\
 320                     ~0x00000200U) | ((u_int32_t)(0) << 9)
 321
 322 /* macros for field CLKGATE_DIS */
 323 #define MAC_DMA_CFG__CLKGATE_DIS__SHIFT                                      10
 324 #define MAC_DMA_CFG__CLKGATE_DIS__WIDTH                                       1
 325 #define MAC_DMA_CFG__CLKGATE_DIS__MASK                              0x00000400U
 326 #define MAC_DMA_CFG__CLKGATE_DIS__READ(src) \
 327                     (((u_int32_t)(src)\
 328                     & 0x00000400U) >> 10)
 329 #define MAC_DMA_CFG__CLKGATE_DIS__WRITE(src) \
 330                     (((u_int32_t)(src)\
 331                     << 10) & 0x00000400U)
 332 #define MAC_DMA_CFG__CLKGATE_DIS__MODIFY(dst, src) \
 333                     (dst) = ((dst) &\
 334                     ~0x00000400U) | (((u_int32_t)(src) <<\
 335                     10) & 0x00000400U)
 336 #define MAC_DMA_CFG__CLKGATE_DIS__VERIFY(src) \
 337                     (!((((u_int32_t)(src)\
 338                     << 10) & ~0x00000400U)))
 339 #define MAC_DMA_CFG__CLKGATE_DIS__SET(dst) \
 340                     (dst) = ((dst) &\
 341                     ~0x00000400U) | ((u_int32_t)(1) << 10)
 342 #define MAC_DMA_CFG__CLKGATE_DIS__CLR(dst) \
 343                     (dst) = ((dst) &\
 344                     ~0x00000400U) | ((u_int32_t)(0) << 10)
 345
 346 /* macros for field HALT_REQ */
 347 #define MAC_DMA_CFG__HALT_REQ__SHIFT                                         11
 348 #define MAC_DMA_CFG__HALT_REQ__WIDTH                                          1
 349 #define MAC_DMA_CFG__HALT_REQ__MASK                                 0x00000800U
 350 #define MAC_DMA_CFG__HALT_REQ__READ(src) \
 351                     (((u_int32_t)(src)\
 352                     & 0x00000800U) >> 11)
 353 #define MAC_DMA_CFG__HALT_REQ__WRITE(src) \
 354                     (((u_int32_t)(src)\
 355                     << 11) & 0x00000800U)
 356 #define MAC_DMA_CFG__HALT_REQ__MODIFY(dst, src) \
 357                     (dst) = ((dst) &\
 358                     ~0x00000800U) | (((u_int32_t)(src) <<\
 359                     11) & 0x00000800U)
 360 #define MAC_DMA_CFG__HALT_REQ__VERIFY(src) \
 361                     (!((((u_int32_t)(src)\
 362                     << 11) & ~0x00000800U)))
 363 #define MAC_DMA_CFG__HALT_REQ__SET(dst) \
 364                     (dst) = ((dst) &\
 365                     ~0x00000800U) | ((u_int32_t)(1) << 11)
 366 #define MAC_DMA_CFG__HALT_REQ__CLR(dst) \
 367                     (dst) = ((dst) &\
 368                     ~0x00000800U) | ((u_int32_t)(0) << 11)
 369
 370 /* macros for field HALT_ACK */
 371 #define MAC_DMA_CFG__HALT_ACK__SHIFT                                         12
 372 #define MAC_DMA_CFG__HALT_ACK__WIDTH                                          1
 373 #define MAC_DMA_CFG__HALT_ACK__MASK                                 0x00001000U
 374 #define MAC_DMA_CFG__HALT_ACK__READ(src) \
 375                     (((u_int32_t)(src)\
 376                     & 0x00001000U) >> 12)
 377 #define MAC_DMA_CFG__HALT_ACK__SET(dst) \
 378                     (dst) = ((dst) &\
 379                     ~0x00001000U) | ((u_int32_t)(1) << 12)
 380 #define MAC_DMA_CFG__HALT_ACK__CLR(dst) \
 381                     (dst) = ((dst) &\
 382                     ~0x00001000U) | ((u_int32_t)(0) << 12)
 383
 384 /* macros for field REQ_Q_FULL_THRESHOLD */
 385 #define MAC_DMA_CFG__REQ_Q_FULL_THRESHOLD__SHIFT                             17
 386 #define MAC_DMA_CFG__REQ_Q_FULL_THRESHOLD__WIDTH                              2
 387 #define MAC_DMA_CFG__REQ_Q_FULL_THRESHOLD__MASK                     0x00060000U
 388 #define MAC_DMA_CFG__REQ_Q_FULL_THRESHOLD__READ(src) \
 389                     (((u_int32_t)(src)\
 390                     & 0x00060000U) >> 17)
 391 #define MAC_DMA_CFG__REQ_Q_FULL_THRESHOLD__WRITE(src) \
 392                     (((u_int32_t)(src)\
 393                     << 17) & 0x00060000U)
 394 #define MAC_DMA_CFG__REQ_Q_FULL_THRESHOLD__MODIFY(dst, src) \
 395                     (dst) = ((dst) &\
 396                     ~0x00060000U) | (((u_int32_t)(src) <<\
 397                     17) & 0x00060000U)
 398 #define MAC_DMA_CFG__REQ_Q_FULL_THRESHOLD__VERIFY(src) \
 399                     (!((((u_int32_t)(src)\
 400                     << 17) & ~0x00060000U)))
 401
 402 /* macros for field MISSING_TX_INTR_FIX_ENABLE */
 403 #define MAC_DMA_CFG__MISSING_TX_INTR_FIX_ENABLE__SHIFT                       19
 404 #define MAC_DMA_CFG__MISSING_TX_INTR_FIX_ENABLE__WIDTH                        1
 405 #define MAC_DMA_CFG__MISSING_TX_INTR_FIX_ENABLE__MASK               0x00080000U
 406 #define MAC_DMA_CFG__MISSING_TX_INTR_FIX_ENABLE__READ(src) \
 407                     (((u_int32_t)(src)\
 408                     & 0x00080000U) >> 19)
 409 #define MAC_DMA_CFG__MISSING_TX_INTR_FIX_ENABLE__WRITE(src) \
 410                     (((u_int32_t)(src)\
 411                     << 19) & 0x00080000U)
 412 #define MAC_DMA_CFG__MISSING_TX_INTR_FIX_ENABLE__MODIFY(dst, src) \
 413                     (dst) = ((dst) &\
 414                     ~0x00080000U) | (((u_int32_t)(src) <<\
 415                     19) & 0x00080000U)
 416 #define MAC_DMA_CFG__MISSING_TX_INTR_FIX_ENABLE__VERIFY(src) \
 417                     (!((((u_int32_t)(src)\
 418                     << 19) & ~0x00080000U)))
 419 #define MAC_DMA_CFG__MISSING_TX_INTR_FIX_ENABLE__SET(dst) \
 420                     (dst) = ((dst) &\
 421                     ~0x00080000U) | ((u_int32_t)(1) << 19)
 422 #define MAC_DMA_CFG__MISSING_TX_INTR_FIX_ENABLE__CLR(dst) \
 423                     (dst) = ((dst) &\
 424                     ~0x00080000U) | ((u_int32_t)(0) << 19)
 425 #define MAC_DMA_CFG__TYPE                                             u_int32_t
 426 #define MAC_DMA_CFG__READ                                           0x000e1f3fU
 427 #define MAC_DMA_CFG__WRITE                                          0x000e1f3fU
 428
 429 #endif /* __MAC_DMA_CFG_MACRO__ */
 430
 431
 432 /* macros for mac_dma_reg_block.MAC_DMA_CFG */
 433 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_CFG__NUM                              1
 434
 435 /* macros for BlueprintGlobalNameSpace::MAC_DMA_RXBUFPTR_THRESH */
 436 #ifndef __MAC_DMA_RXBUFPTR_THRESH_MACRO__
 437 #define __MAC_DMA_RXBUFPTR_THRESH_MACRO__
 438
 439 /* macros for field HP_DATA */
 440 #define MAC_DMA_RXBUFPTR_THRESH__HP_DATA__SHIFT                               0
 441 #define MAC_DMA_RXBUFPTR_THRESH__HP_DATA__WIDTH                               4
 442 #define MAC_DMA_RXBUFPTR_THRESH__HP_DATA__MASK                      0x0000000fU
 443 #define MAC_DMA_RXBUFPTR_THRESH__HP_DATA__READ(src) \
 444                     (u_int32_t)(src)\
 445                     & 0x0000000fU
 446 #define MAC_DMA_RXBUFPTR_THRESH__HP_DATA__WRITE(src) \
 447                     ((u_int32_t)(src)\
 448                     & 0x0000000fU)
 449 #define MAC_DMA_RXBUFPTR_THRESH__HP_DATA__MODIFY(dst, src) \
 450                     (dst) = ((dst) &\
 451                     ~0x0000000fU) | ((u_int32_t)(src) &\
 452                     0x0000000fU)
 453 #define MAC_DMA_RXBUFPTR_THRESH__HP_DATA__VERIFY(src) \
 454                     (!(((u_int32_t)(src)\
 455                     & ~0x0000000fU)))
 456
 457 /* macros for field LP_DATA */
 458 #define MAC_DMA_RXBUFPTR_THRESH__LP_DATA__SHIFT                               8
 459 #define MAC_DMA_RXBUFPTR_THRESH__LP_DATA__WIDTH                               7
 460 #define MAC_DMA_RXBUFPTR_THRESH__LP_DATA__MASK                      0x00007f00U
 461 #define MAC_DMA_RXBUFPTR_THRESH__LP_DATA__READ(src) \
 462                     (((u_int32_t)(src)\
 463                     & 0x00007f00U) >> 8)
 464 #define MAC_DMA_RXBUFPTR_THRESH__LP_DATA__WRITE(src) \
 465                     (((u_int32_t)(src)\
 466                     << 8) & 0x00007f00U)
 467 #define MAC_DMA_RXBUFPTR_THRESH__LP_DATA__MODIFY(dst, src) \
 468                     (dst) = ((dst) &\
 469                     ~0x00007f00U) | (((u_int32_t)(src) <<\
 470                     8) & 0x00007f00U)
 471 #define MAC_DMA_RXBUFPTR_THRESH__LP_DATA__VERIFY(src) \
 472                     (!((((u_int32_t)(src)\
 473                     << 8) & ~0x00007f00U)))
 474 #define MAC_DMA_RXBUFPTR_THRESH__TYPE                                 u_int32_t
 475 #define MAC_DMA_RXBUFPTR_THRESH__READ                               0x00007f0fU
 476 #define MAC_DMA_RXBUFPTR_THRESH__WRITE                              0x00007f0fU
 477
 478 #endif /* __MAC_DMA_RXBUFPTR_THRESH_MACRO__ */
 479
 480
 481 /* macros for mac_dma_reg_block.MAC_DMA_RXBUFPTR_THRESH */
 482 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_RXBUFPTR_THRESH__NUM                  1
 483
 484 /* macros for BlueprintGlobalNameSpace::MAC_DMA_TXDPPTR_THRESH */
 485 #ifndef __MAC_DMA_TXDPPTR_THRESH_MACRO__
 486 #define __MAC_DMA_TXDPPTR_THRESH_MACRO__
 487
 488 /* macros for field DATA */
 489 #define MAC_DMA_TXDPPTR_THRESH__DATA__SHIFT                                   0
 490 #define MAC_DMA_TXDPPTR_THRESH__DATA__WIDTH                                   4
 491 #define MAC_DMA_TXDPPTR_THRESH__DATA__MASK                          0x0000000fU
 492 #define MAC_DMA_TXDPPTR_THRESH__DATA__READ(src)  (u_int32_t)(src) & 0x0000000fU
 493 #define MAC_DMA_TXDPPTR_THRESH__DATA__WRITE(src) \
 494                     ((u_int32_t)(src)\
 495                     & 0x0000000fU)
 496 #define MAC_DMA_TXDPPTR_THRESH__DATA__MODIFY(dst, src) \
 497                     (dst) = ((dst) &\
 498                     ~0x0000000fU) | ((u_int32_t)(src) &\
 499                     0x0000000fU)
 500 #define MAC_DMA_TXDPPTR_THRESH__DATA__VERIFY(src) \
 501                     (!(((u_int32_t)(src)\
 502                     & ~0x0000000fU)))
 503 #define MAC_DMA_TXDPPTR_THRESH__TYPE                                  u_int32_t
 504 #define MAC_DMA_TXDPPTR_THRESH__READ                                0x0000000fU
 505 #define MAC_DMA_TXDPPTR_THRESH__WRITE                               0x0000000fU
 506
 507 #endif /* __MAC_DMA_TXDPPTR_THRESH_MACRO__ */
 508
 509
 510 /* macros for mac_dma_reg_block.MAC_DMA_TXDPPTR_THRESH */
 511 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_TXDPPTR_THRESH__NUM                   1
 512
 513 /* macros for BlueprintGlobalNameSpace::MAC_DMA_MIRT */
 514 #ifndef __MAC_DMA_MIRT_MACRO__
 515 #define __MAC_DMA_MIRT_MACRO__
 516
 517 /* macros for field RATE_THRESH */
 518 #define MAC_DMA_MIRT__RATE_THRESH__SHIFT                                      0
 519 #define MAC_DMA_MIRT__RATE_THRESH__WIDTH                                     16
 520 #define MAC_DMA_MIRT__RATE_THRESH__MASK                             0x0000ffffU
 521 #define MAC_DMA_MIRT__RATE_THRESH__READ(src)     (u_int32_t)(src) & 0x0000ffffU
 522 #define MAC_DMA_MIRT__RATE_THRESH__WRITE(src)  ((u_int32_t)(src) & 0x0000ffffU)
 523 #define MAC_DMA_MIRT__RATE_THRESH__MODIFY(dst, src) \
 524                     (dst) = ((dst) &\
 525                     ~0x0000ffffU) | ((u_int32_t)(src) &\
 526                     0x0000ffffU)
 527 #define MAC_DMA_MIRT__RATE_THRESH__VERIFY(src) \
 528                     (!(((u_int32_t)(src)\
 529                     & ~0x0000ffffU)))
 530 #define MAC_DMA_MIRT__TYPE                                            u_int32_t
 531 #define MAC_DMA_MIRT__READ                                          0x0000ffffU
 532 #define MAC_DMA_MIRT__WRITE                                         0x0000ffffU
 533
 534 #endif /* __MAC_DMA_MIRT_MACRO__ */
 535
 536
 537 /* macros for mac_dma_reg_block.MAC_DMA_MIRT */
 538 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_MIRT__NUM                             1
 539
 540 /* macros for BlueprintGlobalNameSpace::MAC_DMA_GLOBAL_IER */
 541 #ifndef __MAC_DMA_GLOBAL_IER_MACRO__
 542 #define __MAC_DMA_GLOBAL_IER_MACRO__
 543
 544 /* macros for field ENABLE */
 545 #define MAC_DMA_GLOBAL_IER__ENABLE__SHIFT                                     0
 546 #define MAC_DMA_GLOBAL_IER__ENABLE__WIDTH                                     1
 547 #define MAC_DMA_GLOBAL_IER__ENABLE__MASK                            0x00000001U
 548 #define MAC_DMA_GLOBAL_IER__ENABLE__READ(src)    (u_int32_t)(src) & 0x00000001U
 549 #define MAC_DMA_GLOBAL_IER__ENABLE__WRITE(src) ((u_int32_t)(src) & 0x00000001U)
 550 #define MAC_DMA_GLOBAL_IER__ENABLE__MODIFY(dst, src) \
 551                     (dst) = ((dst) &\
 552                     ~0x00000001U) | ((u_int32_t)(src) &\
 553                     0x00000001U)
 554 #define MAC_DMA_GLOBAL_IER__ENABLE__VERIFY(src) \
 555                     (!(((u_int32_t)(src)\
 556                     & ~0x00000001U)))
 557 #define MAC_DMA_GLOBAL_IER__ENABLE__SET(dst) \
 558                     (dst) = ((dst) &\
 559                     ~0x00000001U) | (u_int32_t)(1)
 560 #define MAC_DMA_GLOBAL_IER__ENABLE__CLR(dst) \
 561                     (dst) = ((dst) &\
 562                     ~0x00000001U) | (u_int32_t)(0)
 563 #define MAC_DMA_GLOBAL_IER__TYPE                                      u_int32_t
 564 #define MAC_DMA_GLOBAL_IER__READ                                    0x00000001U
 565 #define MAC_DMA_GLOBAL_IER__WRITE                                   0x00000001U
 566
 567 #endif /* __MAC_DMA_GLOBAL_IER_MACRO__ */
 568
 569
 570 /* macros for mac_dma_reg_block.MAC_DMA_GLOBAL_IER */
 571 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_GLOBAL_IER__NUM                       1
 572
 573 /* macros for BlueprintGlobalNameSpace::MAC_DMA_TIMT */
 574 #ifndef __MAC_DMA_TIMT_MACRO__
 575 #define __MAC_DMA_TIMT_MACRO__
 576
 577 /* macros for field TX_LAST_PKT_THRESH */
 578 #define MAC_DMA_TIMT__TX_LAST_PKT_THRESH__SHIFT                               0
 579 #define MAC_DMA_TIMT__TX_LAST_PKT_THRESH__WIDTH                              16
 580 #define MAC_DMA_TIMT__TX_LAST_PKT_THRESH__MASK                      0x0000ffffU
 581 #define MAC_DMA_TIMT__TX_LAST_PKT_THRESH__READ(src) \
 582                     (u_int32_t)(src)\
 583                     & 0x0000ffffU
 584 #define MAC_DMA_TIMT__TX_LAST_PKT_THRESH__WRITE(src) \
 585                     ((u_int32_t)(src)\
 586                     & 0x0000ffffU)
 587 #define MAC_DMA_TIMT__TX_LAST_PKT_THRESH__MODIFY(dst, src) \
 588                     (dst) = ((dst) &\
 589                     ~0x0000ffffU) | ((u_int32_t)(src) &\
 590                     0x0000ffffU)
 591 #define MAC_DMA_TIMT__TX_LAST_PKT_THRESH__VERIFY(src) \
 592                     (!(((u_int32_t)(src)\
 593                     & ~0x0000ffffU)))
 594
 595 /* macros for field TX_FIRST_PKT_THRESH */
 596 #define MAC_DMA_TIMT__TX_FIRST_PKT_THRESH__SHIFT                             16
 597 #define MAC_DMA_TIMT__TX_FIRST_PKT_THRESH__WIDTH                             16
 598 #define MAC_DMA_TIMT__TX_FIRST_PKT_THRESH__MASK                     0xffff0000U
 599 #define MAC_DMA_TIMT__TX_FIRST_PKT_THRESH__READ(src) \
 600                     (((u_int32_t)(src)\
 601                     & 0xffff0000U) >> 16)
 602 #define MAC_DMA_TIMT__TX_FIRST_PKT_THRESH__WRITE(src) \
 603                     (((u_int32_t)(src)\
 604                     << 16) & 0xffff0000U)
 605 #define MAC_DMA_TIMT__TX_FIRST_PKT_THRESH__MODIFY(dst, src) \
 606                     (dst) = ((dst) &\
 607                     ~0xffff0000U) | (((u_int32_t)(src) <<\
 608                     16) & 0xffff0000U)
 609 #define MAC_DMA_TIMT__TX_FIRST_PKT_THRESH__VERIFY(src) \
 610                     (!((((u_int32_t)(src)\
 611                     << 16) & ~0xffff0000U)))
 612 #define MAC_DMA_TIMT__TYPE                                            u_int32_t
 613 #define MAC_DMA_TIMT__READ                                          0xffffffffU
 614 #define MAC_DMA_TIMT__WRITE                                         0xffffffffU
 615
 616 #endif /* __MAC_DMA_TIMT_MACRO__ */
 617
 618
 619 /* macros for mac_dma_reg_block.MAC_DMA_TIMT */
 620 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_TIMT__NUM                             1
 621
 622 /* macros for BlueprintGlobalNameSpace::MAC_DMA_RIMT */
 623 #ifndef __MAC_DMA_RIMT_MACRO__
 624 #define __MAC_DMA_RIMT_MACRO__
 625
 626 /* macros for field RX_LAST_PKT_THRESH */
 627 #define MAC_DMA_RIMT__RX_LAST_PKT_THRESH__SHIFT                               0
 628 #define MAC_DMA_RIMT__RX_LAST_PKT_THRESH__WIDTH                              16
 629 #define MAC_DMA_RIMT__RX_LAST_PKT_THRESH__MASK                      0x0000ffffU
 630 #define MAC_DMA_RIMT__RX_LAST_PKT_THRESH__READ(src) \
 631                     (u_int32_t)(src)\
 632                     & 0x0000ffffU
 633 #define MAC_DMA_RIMT__RX_LAST_PKT_THRESH__WRITE(src) \
 634                     ((u_int32_t)(src)\
 635                     & 0x0000ffffU)
 636 #define MAC_DMA_RIMT__RX_LAST_PKT_THRESH__MODIFY(dst, src) \
 637                     (dst) = ((dst) &\
 638                     ~0x0000ffffU) | ((u_int32_t)(src) &\
 639                     0x0000ffffU)
 640 #define MAC_DMA_RIMT__RX_LAST_PKT_THRESH__VERIFY(src) \
 641                     (!(((u_int32_t)(src)\
 642                     & ~0x0000ffffU)))
 643
 644 /* macros for field RX_FIRST_PKT_THRESH */
 645 #define MAC_DMA_RIMT__RX_FIRST_PKT_THRESH__SHIFT                             16
 646 #define MAC_DMA_RIMT__RX_FIRST_PKT_THRESH__WIDTH                             16
 647 #define MAC_DMA_RIMT__RX_FIRST_PKT_THRESH__MASK                     0xffff0000U
 648 #define MAC_DMA_RIMT__RX_FIRST_PKT_THRESH__READ(src) \
 649                     (((u_int32_t)(src)\
 650                     & 0xffff0000U) >> 16)
 651 #define MAC_DMA_RIMT__RX_FIRST_PKT_THRESH__WRITE(src) \
 652                     (((u_int32_t)(src)\
 653                     << 16) & 0xffff0000U)
 654 #define MAC_DMA_RIMT__RX_FIRST_PKT_THRESH__MODIFY(dst, src) \
 655                     (dst) = ((dst) &\
 656                     ~0xffff0000U) | (((u_int32_t)(src) <<\
 657                     16) & 0xffff0000U)
 658 #define MAC_DMA_RIMT__RX_FIRST_PKT_THRESH__VERIFY(src) \
 659                     (!((((u_int32_t)(src)\
 660                     << 16) & ~0xffff0000U)))
 661 #define MAC_DMA_RIMT__TYPE                                            u_int32_t
 662 #define MAC_DMA_RIMT__READ                                          0xffffffffU
 663 #define MAC_DMA_RIMT__WRITE                                         0xffffffffU
 664
 665 #endif /* __MAC_DMA_RIMT_MACRO__ */
 666
 667
 668 /* macros for mac_dma_reg_block.MAC_DMA_RIMT */
 669 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_RIMT__NUM                             1
 670
 671 /* macros for BlueprintGlobalNameSpace::MAC_DMA_TXCFG */
 672 #ifndef __MAC_DMA_TXCFG_MACRO__
 673 #define __MAC_DMA_TXCFG_MACRO__
 674
 675 /* macros for field DMA_SIZE */
 676 #define MAC_DMA_TXCFG__DMA_SIZE__SHIFT                                        0
 677 #define MAC_DMA_TXCFG__DMA_SIZE__WIDTH                                        3
 678 #define MAC_DMA_TXCFG__DMA_SIZE__MASK                               0x00000007U
 679 #define MAC_DMA_TXCFG__DMA_SIZE__READ(src)       (u_int32_t)(src) & 0x00000007U
 680 #define MAC_DMA_TXCFG__DMA_SIZE__WRITE(src)    ((u_int32_t)(src) & 0x00000007U)
 681 #define MAC_DMA_TXCFG__DMA_SIZE__MODIFY(dst, src) \
 682                     (dst) = ((dst) &\
 683                     ~0x00000007U) | ((u_int32_t)(src) &\
 684                     0x00000007U)
 685 #define MAC_DMA_TXCFG__DMA_SIZE__VERIFY(src) \
 686                     (!(((u_int32_t)(src)\
 687                     & ~0x00000007U)))
 688
 689 /* macros for field TRIGLVL */
 690 #define MAC_DMA_TXCFG__TRIGLVL__SHIFT                                         4
 691 #define MAC_DMA_TXCFG__TRIGLVL__WIDTH                                         6
 692 #define MAC_DMA_TXCFG__TRIGLVL__MASK                                0x000003f0U
 693 #define MAC_DMA_TXCFG__TRIGLVL__READ(src) \
 694                     (((u_int32_t)(src)\
 695                     & 0x000003f0U) >> 4)
 696 #define MAC_DMA_TXCFG__TRIGLVL__WRITE(src) \
 697                     (((u_int32_t)(src)\
 698                     << 4) & 0x000003f0U)
 699 #define MAC_DMA_TXCFG__TRIGLVL__MODIFY(dst, src) \
 700                     (dst) = ((dst) &\
 701                     ~0x000003f0U) | (((u_int32_t)(src) <<\
 702                     4) & 0x000003f0U)
 703 #define MAC_DMA_TXCFG__TRIGLVL__VERIFY(src) \
 704                     (!((((u_int32_t)(src)\
 705                     << 4) & ~0x000003f0U)))
 706
 707 /* macros for field JUMBO_EN */
 708 #define MAC_DMA_TXCFG__JUMBO_EN__SHIFT                                       10
 709 #define MAC_DMA_TXCFG__JUMBO_EN__WIDTH                                        1
 710 #define MAC_DMA_TXCFG__JUMBO_EN__MASK                               0x00000400U
 711 #define MAC_DMA_TXCFG__JUMBO_EN__READ(src) \
 712                     (((u_int32_t)(src)\
 713                     & 0x00000400U) >> 10)
 714 #define MAC_DMA_TXCFG__JUMBO_EN__WRITE(src) \
 715                     (((u_int32_t)(src)\
 716                     << 10) & 0x00000400U)
 717 #define MAC_DMA_TXCFG__JUMBO_EN__MODIFY(dst, src) \
 718                     (dst) = ((dst) &\
 719                     ~0x00000400U) | (((u_int32_t)(src) <<\
 720                     10) & 0x00000400U)
 721 #define MAC_DMA_TXCFG__JUMBO_EN__VERIFY(src) \
 722                     (!((((u_int32_t)(src)\
 723                     << 10) & ~0x00000400U)))
 724 #define MAC_DMA_TXCFG__JUMBO_EN__SET(dst) \
 725                     (dst) = ((dst) &\
 726                     ~0x00000400U) | ((u_int32_t)(1) << 10)
 727 #define MAC_DMA_TXCFG__JUMBO_EN__CLR(dst) \
 728                     (dst) = ((dst) &\
 729                     ~0x00000400U) | ((u_int32_t)(0) << 10)
 730
 731 /* macros for field BCN_PAST_ATIM_DIS */
 732 #define MAC_DMA_TXCFG__BCN_PAST_ATIM_DIS__SHIFT                              11
 733 #define MAC_DMA_TXCFG__BCN_PAST_ATIM_DIS__WIDTH                               1
 734 #define MAC_DMA_TXCFG__BCN_PAST_ATIM_DIS__MASK                      0x00000800U
 735 #define MAC_DMA_TXCFG__BCN_PAST_ATIM_DIS__READ(src) \
 736                     (((u_int32_t)(src)\
 737                     & 0x00000800U) >> 11)
 738 #define MAC_DMA_TXCFG__BCN_PAST_ATIM_DIS__WRITE(src) \
 739                     (((u_int32_t)(src)\
 740                     << 11) & 0x00000800U)
 741 #define MAC_DMA_TXCFG__BCN_PAST_ATIM_DIS__MODIFY(dst, src) \
 742                     (dst) = ((dst) &\
 743                     ~0x00000800U) | (((u_int32_t)(src) <<\
 744                     11) & 0x00000800U)
 745 #define MAC_DMA_TXCFG__BCN_PAST_ATIM_DIS__VERIFY(src) \
 746                     (!((((u_int32_t)(src)\
 747                     << 11) & ~0x00000800U)))
 748 #define MAC_DMA_TXCFG__BCN_PAST_ATIM_DIS__SET(dst) \
 749                     (dst) = ((dst) &\
 750                     ~0x00000800U) | ((u_int32_t)(1) << 11)
 751 #define MAC_DMA_TXCFG__BCN_PAST_ATIM_DIS__CLR(dst) \
 752                     (dst) = ((dst) &\
 753                     ~0x00000800U) | ((u_int32_t)(0) << 11)
 754
 755 /* macros for field ATIM_DEFER_DIS */
 756 #define MAC_DMA_TXCFG__ATIM_DEFER_DIS__SHIFT                                 12
 757 #define MAC_DMA_TXCFG__ATIM_DEFER_DIS__WIDTH                                  1
 758 #define MAC_DMA_TXCFG__ATIM_DEFER_DIS__MASK                         0x00001000U
 759 #define MAC_DMA_TXCFG__ATIM_DEFER_DIS__READ(src) \
 760                     (((u_int32_t)(src)\
 761                     & 0x00001000U) >> 12)
 762 #define MAC_DMA_TXCFG__ATIM_DEFER_DIS__WRITE(src) \
 763                     (((u_int32_t)(src)\
 764                     << 12) & 0x00001000U)
 765 #define MAC_DMA_TXCFG__ATIM_DEFER_DIS__MODIFY(dst, src) \
 766                     (dst) = ((dst) &\
 767                     ~0x00001000U) | (((u_int32_t)(src) <<\
 768                     12) & 0x00001000U)
 769 #define MAC_DMA_TXCFG__ATIM_DEFER_DIS__VERIFY(src) \
 770                     (!((((u_int32_t)(src)\
 771                     << 12) & ~0x00001000U)))
 772 #define MAC_DMA_TXCFG__ATIM_DEFER_DIS__SET(dst) \
 773                     (dst) = ((dst) &\
 774                     ~0x00001000U) | ((u_int32_t)(1) << 12)
 775 #define MAC_DMA_TXCFG__ATIM_DEFER_DIS__CLR(dst) \
 776                     (dst) = ((dst) &\
 777                     ~0x00001000U) | ((u_int32_t)(0) << 12)
 778
 779 /* macros for field RTCI_DIS */
 780 #define MAC_DMA_TXCFG__RTCI_DIS__SHIFT                                       14
 781 #define MAC_DMA_TXCFG__RTCI_DIS__WIDTH                                        1
 782 #define MAC_DMA_TXCFG__RTCI_DIS__MASK                               0x00004000U
 783 #define MAC_DMA_TXCFG__RTCI_DIS__READ(src) \
 784                     (((u_int32_t)(src)\
 785                     & 0x00004000U) >> 14)
 786 #define MAC_DMA_TXCFG__RTCI_DIS__WRITE(src) \
 787                     (((u_int32_t)(src)\
 788                     << 14) & 0x00004000U)
 789 #define MAC_DMA_TXCFG__RTCI_DIS__MODIFY(dst, src) \
 790                     (dst) = ((dst) &\
 791                     ~0x00004000U) | (((u_int32_t)(src) <<\
 792                     14) & 0x00004000U)
 793 #define MAC_DMA_TXCFG__RTCI_DIS__VERIFY(src) \
 794                     (!((((u_int32_t)(src)\
 795                     << 14) & ~0x00004000U)))
 796 #define MAC_DMA_TXCFG__RTCI_DIS__SET(dst) \
 797                     (dst) = ((dst) &\
 798                     ~0x00004000U) | ((u_int32_t)(1) << 14)
 799 #define MAC_DMA_TXCFG__RTCI_DIS__CLR(dst) \
 800                     (dst) = ((dst) &\
 801                     ~0x00004000U) | ((u_int32_t)(0) << 14)
 802
 803 /* macros for field DIS_RETRY_UNDERRUN */
 804 #define MAC_DMA_TXCFG__DIS_RETRY_UNDERRUN__SHIFT                             17
 805 #define MAC_DMA_TXCFG__DIS_RETRY_UNDERRUN__WIDTH                              1
 806 #define MAC_DMA_TXCFG__DIS_RETRY_UNDERRUN__MASK                     0x00020000U
 807 #define MAC_DMA_TXCFG__DIS_RETRY_UNDERRUN__READ(src) \
 808                     (((u_int32_t)(src)\
 809                     & 0x00020000U) >> 17)
 810 #define MAC_DMA_TXCFG__DIS_RETRY_UNDERRUN__WRITE(src) \
 811                     (((u_int32_t)(src)\
 812                     << 17) & 0x00020000U)
 813 #define MAC_DMA_TXCFG__DIS_RETRY_UNDERRUN__MODIFY(dst, src) \
 814                     (dst) = ((dst) &\
 815                     ~0x00020000U) | (((u_int32_t)(src) <<\
 816                     17) & 0x00020000U)
 817 #define MAC_DMA_TXCFG__DIS_RETRY_UNDERRUN__VERIFY(src) \
 818                     (!((((u_int32_t)(src)\
 819                     << 17) & ~0x00020000U)))
 820 #define MAC_DMA_TXCFG__DIS_RETRY_UNDERRUN__SET(dst) \
 821                     (dst) = ((dst) &\
 822                     ~0x00020000U) | ((u_int32_t)(1) << 17)
 823 #define MAC_DMA_TXCFG__DIS_RETRY_UNDERRUN__CLR(dst) \
 824                     (dst) = ((dst) &\
 825                     ~0x00020000U) | ((u_int32_t)(0) << 17)
 826
 827 /* macros for field DIS_CW_INC_QUIET_COLL */
 828 #define MAC_DMA_TXCFG__DIS_CW_INC_QUIET_COLL__SHIFT                          18
 829 #define MAC_DMA_TXCFG__DIS_CW_INC_QUIET_COLL__WIDTH                           1
 830 #define MAC_DMA_TXCFG__DIS_CW_INC_QUIET_COLL__MASK                  0x00040000U
 831 #define MAC_DMA_TXCFG__DIS_CW_INC_QUIET_COLL__READ(src) \
 832                     (((u_int32_t)(src)\
 833                     & 0x00040000U) >> 18)
 834 #define MAC_DMA_TXCFG__DIS_CW_INC_QUIET_COLL__WRITE(src) \
 835                     (((u_int32_t)(src)\
 836                     << 18) & 0x00040000U)
 837 #define MAC_DMA_TXCFG__DIS_CW_INC_QUIET_COLL__MODIFY(dst, src) \
 838                     (dst) = ((dst) &\
 839                     ~0x00040000U) | (((u_int32_t)(src) <<\
 840                     18) & 0x00040000U)
 841 #define MAC_DMA_TXCFG__DIS_CW_INC_QUIET_COLL__VERIFY(src) \
 842                     (!((((u_int32_t)(src)\
 843                     << 18) & ~0x00040000U)))
 844 #define MAC_DMA_TXCFG__DIS_CW_INC_QUIET_COLL__SET(dst) \
 845                     (dst) = ((dst) &\
 846                     ~0x00040000U) | ((u_int32_t)(1) << 18)
 847 #define MAC_DMA_TXCFG__DIS_CW_INC_QUIET_COLL__CLR(dst) \
 848                     (dst) = ((dst) &\
 849                     ~0x00040000U) | ((u_int32_t)(0) << 18)
 850 #define MAC_DMA_TXCFG__TYPE                                           u_int32_t
 851 #define MAC_DMA_TXCFG__READ                                         0x00065ff7U
 852 #define MAC_DMA_TXCFG__WRITE                                        0x00065ff7U
 853
 854 #endif /* __MAC_DMA_TXCFG_MACRO__ */
 855
 856
 857 /* macros for mac_dma_reg_block.MAC_DMA_TXCFG */
 858 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_TXCFG__NUM                            1
 859
 860 /* macros for BlueprintGlobalNameSpace::MAC_DMA_RXCFG */
 861 #ifndef __MAC_DMA_RXCFG_MACRO__
 862 #define __MAC_DMA_RXCFG_MACRO__
 863
 864 /* macros for field DMA_SIZE */
 865 #define MAC_DMA_RXCFG__DMA_SIZE__SHIFT                                        0
 866 #define MAC_DMA_RXCFG__DMA_SIZE__WIDTH                                        3
 867 #define MAC_DMA_RXCFG__DMA_SIZE__MASK                               0x00000007U
 868 #define MAC_DMA_RXCFG__DMA_SIZE__READ(src)       (u_int32_t)(src) & 0x00000007U
 869 #define MAC_DMA_RXCFG__DMA_SIZE__WRITE(src)    ((u_int32_t)(src) & 0x00000007U)
 870 #define MAC_DMA_RXCFG__DMA_SIZE__MODIFY(dst, src) \
 871                     (dst) = ((dst) &\
 872                     ~0x00000007U) | ((u_int32_t)(src) &\
 873                     0x00000007U)
 874 #define MAC_DMA_RXCFG__DMA_SIZE__VERIFY(src) \
 875                     (!(((u_int32_t)(src)\
 876                     & ~0x00000007U)))
 877
 878 /* macros for field ZERO_LEN_DMA_EN */
 879 #define MAC_DMA_RXCFG__ZERO_LEN_DMA_EN__SHIFT                                 3
 880 #define MAC_DMA_RXCFG__ZERO_LEN_DMA_EN__WIDTH                                 2
 881 #define MAC_DMA_RXCFG__ZERO_LEN_DMA_EN__MASK                        0x00000018U
 882 #define MAC_DMA_RXCFG__ZERO_LEN_DMA_EN__READ(src) \
 883                     (((u_int32_t)(src)\
 884                     & 0x00000018U) >> 3)
 885 #define MAC_DMA_RXCFG__ZERO_LEN_DMA_EN__WRITE(src) \
 886                     (((u_int32_t)(src)\
 887                     << 3) & 0x00000018U)
 888 #define MAC_DMA_RXCFG__ZERO_LEN_DMA_EN__MODIFY(dst, src) \
 889                     (dst) = ((dst) &\
 890                     ~0x00000018U) | (((u_int32_t)(src) <<\
 891                     3) & 0x00000018U)
 892 #define MAC_DMA_RXCFG__ZERO_LEN_DMA_EN__VERIFY(src) \
 893                     (!((((u_int32_t)(src)\
 894                     << 3) & ~0x00000018U)))
 895
 896 /* macros for field JUMBO_EN */
 897 #define MAC_DMA_RXCFG__JUMBO_EN__SHIFT                                        5
 898 #define MAC_DMA_RXCFG__JUMBO_EN__WIDTH                                        1
 899 #define MAC_DMA_RXCFG__JUMBO_EN__MASK                               0x00000020U
 900 #define MAC_DMA_RXCFG__JUMBO_EN__READ(src) \
 901                     (((u_int32_t)(src)\
 902                     & 0x00000020U) >> 5)
 903 #define MAC_DMA_RXCFG__JUMBO_EN__WRITE(src) \
 904                     (((u_int32_t)(src)\
 905                     << 5) & 0x00000020U)
 906 #define MAC_DMA_RXCFG__JUMBO_EN__MODIFY(dst, src) \
 907                     (dst) = ((dst) &\
 908                     ~0x00000020U) | (((u_int32_t)(src) <<\
 909                     5) & 0x00000020U)
 910 #define MAC_DMA_RXCFG__JUMBO_EN__VERIFY(src) \
 911                     (!((((u_int32_t)(src)\
 912                     << 5) & ~0x00000020U)))
 913 #define MAC_DMA_RXCFG__JUMBO_EN__SET(dst) \
 914                     (dst) = ((dst) &\
 915                     ~0x00000020U) | ((u_int32_t)(1) << 5)
 916 #define MAC_DMA_RXCFG__JUMBO_EN__CLR(dst) \
 917                     (dst) = ((dst) &\
 918                     ~0x00000020U) | ((u_int32_t)(0) << 5)
 919
 920 /* macros for field JUMBO_WRAP_EN */
 921 #define MAC_DMA_RXCFG__JUMBO_WRAP_EN__SHIFT                                   6
 922 #define MAC_DMA_RXCFG__JUMBO_WRAP_EN__WIDTH                                   1
 923 #define MAC_DMA_RXCFG__JUMBO_WRAP_EN__MASK                          0x00000040U
 924 #define MAC_DMA_RXCFG__JUMBO_WRAP_EN__READ(src) \
 925                     (((u_int32_t)(src)\
 926                     & 0x00000040U) >> 6)
 927 #define MAC_DMA_RXCFG__JUMBO_WRAP_EN__WRITE(src) \
 928                     (((u_int32_t)(src)\
 929                     << 6) & 0x00000040U)
 930 #define MAC_DMA_RXCFG__JUMBO_WRAP_EN__MODIFY(dst, src) \
 931                     (dst) = ((dst) &\
 932                     ~0x00000040U) | (((u_int32_t)(src) <<\
 933                     6) & 0x00000040U)
 934 #define MAC_DMA_RXCFG__JUMBO_WRAP_EN__VERIFY(src) \
 935                     (!((((u_int32_t)(src)\
 936                     << 6) & ~0x00000040U)))
 937 #define MAC_DMA_RXCFG__JUMBO_WRAP_EN__SET(dst) \
 938                     (dst) = ((dst) &\
 939                     ~0x00000040U) | ((u_int32_t)(1) << 6)
 940 #define MAC_DMA_RXCFG__JUMBO_WRAP_EN__CLR(dst) \
 941                     (dst) = ((dst) &\
 942                     ~0x00000040U) | ((u_int32_t)(0) << 6)
 943
 944 /* macros for field SLEEP_RX_PEND_EN */
 945 #define MAC_DMA_RXCFG__SLEEP_RX_PEND_EN__SHIFT                                7
 946 #define MAC_DMA_RXCFG__SLEEP_RX_PEND_EN__WIDTH                                1
 947 #define MAC_DMA_RXCFG__SLEEP_RX_PEND_EN__MASK                       0x00000080U
 948 #define MAC_DMA_RXCFG__SLEEP_RX_PEND_EN__READ(src) \
 949                     (((u_int32_t)(src)\
 950                     & 0x00000080U) >> 7)
 951 #define MAC_DMA_RXCFG__SLEEP_RX_PEND_EN__WRITE(src) \
 952                     (((u_int32_t)(src)\
 953                     << 7) & 0x00000080U)
 954 #define MAC_DMA_RXCFG__SLEEP_RX_PEND_EN__MODIFY(dst, src) \
 955                     (dst) = ((dst) &\
 956                     ~0x00000080U) | (((u_int32_t)(src) <<\
 957                     7) & 0x00000080U)
 958 #define MAC_DMA_RXCFG__SLEEP_RX_PEND_EN__VERIFY(src) \
 959                     (!((((u_int32_t)(src)\
 960                     << 7) & ~0x00000080U)))
 961 #define MAC_DMA_RXCFG__SLEEP_RX_PEND_EN__SET(dst) \
 962                     (dst) = ((dst) &\
 963                     ~0x00000080U) | ((u_int32_t)(1) << 7)
 964 #define MAC_DMA_RXCFG__SLEEP_RX_PEND_EN__CLR(dst) \
 965                     (dst) = ((dst) &\
 966                     ~0x00000080U) | ((u_int32_t)(0) << 7)
 967 #define MAC_DMA_RXCFG__TYPE                                           u_int32_t
 968 #define MAC_DMA_RXCFG__READ                                         0x000000ffU
 969 #define MAC_DMA_RXCFG__WRITE                                        0x000000ffU
 970
 971 #endif /* __MAC_DMA_RXCFG_MACRO__ */
 972
 973
 974 /* macros for mac_dma_reg_block.MAC_DMA_RXCFG */
 975 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_RXCFG__NUM                            1
 976
 977 /* macros for BlueprintGlobalNameSpace::MAC_DMA_RXJLA */
 978 #ifndef __MAC_DMA_RXJLA_MACRO__
 979 #define __MAC_DMA_RXJLA_MACRO__
 980
 981 /* macros for field DATA */
 982 #define MAC_DMA_RXJLA__DATA__SHIFT                                            2
 983 #define MAC_DMA_RXJLA__DATA__WIDTH                                           30
 984 #define MAC_DMA_RXJLA__DATA__MASK                                   0xfffffffcU
 985 #define MAC_DMA_RXJLA__DATA__READ(src)  (((u_int32_t)(src) & 0xfffffffcU) >> 2)
 986 #define MAC_DMA_RXJLA__TYPE                                           u_int32_t
 987 #define MAC_DMA_RXJLA__READ                                         0xfffffffcU
 988
 989 #endif /* __MAC_DMA_RXJLA_MACRO__ */
 990
 991
 992 /* macros for mac_dma_reg_block.MAC_DMA_RXJLA */
 993 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_RXJLA__NUM                            1
 994
 995 /* macros for BlueprintGlobalNameSpace::MAC_DMA_MIBC */
 996 #ifndef __MAC_DMA_MIBC_MACRO__
 997 #define __MAC_DMA_MIBC_MACRO__
 998
 999 /* macros for field WARNING */
1000 #define MAC_DMA_MIBC__WARNING__SHIFT                                          0
1001 #define MAC_DMA_MIBC__WARNING__WIDTH                                          1
1002 #define MAC_DMA_MIBC__WARNING__MASK                                 0x00000001U
1003 #define MAC_DMA_MIBC__WARNING__READ(src)         (u_int32_t)(src) & 0x00000001U
1004 #define MAC_DMA_MIBC__WARNING__SET(dst) \
1005                     (dst) = ((dst) &\
1006                     ~0x00000001U) | (u_int32_t)(1)
1007 #define MAC_DMA_MIBC__WARNING__CLR(dst) \
1008                     (dst) = ((dst) &\
1009                     ~0x00000001U) | (u_int32_t)(0)
1010
1011 /* macros for field FREEZE */
1012 #define MAC_DMA_MIBC__FREEZE__SHIFT                                           1
1013 #define MAC_DMA_MIBC__FREEZE__WIDTH                                           1
1014 #define MAC_DMA_MIBC__FREEZE__MASK                                  0x00000002U
1015 #define MAC_DMA_MIBC__FREEZE__READ(src) (((u_int32_t)(src) & 0x00000002U) >> 1)
1016 #define MAC_DMA_MIBC__FREEZE__WRITE(src) \
1017                     (((u_int32_t)(src)\
1018                     << 1) & 0x00000002U)
1019 #define MAC_DMA_MIBC__FREEZE__MODIFY(dst, src) \
1020                     (dst) = ((dst) &\
1021                     ~0x00000002U) | (((u_int32_t)(src) <<\
1022                     1) & 0x00000002U)
1023 #define MAC_DMA_MIBC__FREEZE__VERIFY(src) \
1024                     (!((((u_int32_t)(src)\
1025                     << 1) & ~0x00000002U)))
1026 #define MAC_DMA_MIBC__FREEZE__SET(dst) \
1027                     (dst) = ((dst) &\
1028                     ~0x00000002U) | ((u_int32_t)(1) << 1)
1029 #define MAC_DMA_MIBC__FREEZE__CLR(dst) \
1030                     (dst) = ((dst) &\
1031                     ~0x00000002U) | ((u_int32_t)(0) << 1)
1032
1033 /* macros for field CLEAR */
1034 #define MAC_DMA_MIBC__CLEAR__SHIFT                                            2
1035 #define MAC_DMA_MIBC__CLEAR__WIDTH                                            1
1036 #define MAC_DMA_MIBC__CLEAR__MASK                                   0x00000004U
1037 #define MAC_DMA_MIBC__CLEAR__READ(src)  (((u_int32_t)(src) & 0x00000004U) >> 2)
1038 #define MAC_DMA_MIBC__CLEAR__WRITE(src) (((u_int32_t)(src) << 2) & 0x00000004U)
1039 #define MAC_DMA_MIBC__CLEAR__MODIFY(dst, src) \
1040                     (dst) = ((dst) &\
1041                     ~0x00000004U) | (((u_int32_t)(src) <<\
1042                     2) & 0x00000004U)
1043 #define MAC_DMA_MIBC__CLEAR__VERIFY(src) \
1044                     (!((((u_int32_t)(src)\
1045                     << 2) & ~0x00000004U)))
1046 #define MAC_DMA_MIBC__CLEAR__SET(dst) \
1047                     (dst) = ((dst) &\
1048                     ~0x00000004U) | ((u_int32_t)(1) << 2)
1049 #define MAC_DMA_MIBC__CLEAR__CLR(dst) \
1050                     (dst) = ((dst) &\
1051                     ~0x00000004U) | ((u_int32_t)(0) << 2)
1052
1053 /* macros for field STROBE */
1054 #define MAC_DMA_MIBC__STROBE__SHIFT                                           3
1055 #define MAC_DMA_MIBC__STROBE__WIDTH                                           1
1056 #define MAC_DMA_MIBC__STROBE__MASK                                  0x00000008U
1057 #define MAC_DMA_MIBC__STROBE__READ(src) (((u_int32_t)(src) & 0x00000008U) >> 3)
1058 #define MAC_DMA_MIBC__STROBE__SET(dst) \
1059                     (dst) = ((dst) &\
1060                     ~0x00000008U) | ((u_int32_t)(1) << 3)
1061 #define MAC_DMA_MIBC__STROBE__CLR(dst) \
1062                     (dst) = ((dst) &\
1063                     ~0x00000008U) | ((u_int32_t)(0) << 3)
1064 #define MAC_DMA_MIBC__TYPE                                            u_int32_t
1065 #define MAC_DMA_MIBC__READ                                          0x0000000fU
1066 #define MAC_DMA_MIBC__WRITE                                         0x0000000fU
1067
1068 #endif /* __MAC_DMA_MIBC_MACRO__ */
1069
1070
1071 /* macros for mac_dma_reg_block.MAC_DMA_MIBC */
1072 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_MIBC__NUM                             1
1073
1074 /* macros for BlueprintGlobalNameSpace::MAC_DMA_TOPS */
1075 #ifndef __MAC_DMA_TOPS_MACRO__
1076 #define __MAC_DMA_TOPS_MACRO__
1077
1078 /* macros for field TIMEOUT */
1079 #define MAC_DMA_TOPS__TIMEOUT__SHIFT                                          0
1080 #define MAC_DMA_TOPS__TIMEOUT__WIDTH                                         16
1081 #define MAC_DMA_TOPS__TIMEOUT__MASK                                 0x0000ffffU
1082 #define MAC_DMA_TOPS__TIMEOUT__READ(src)         (u_int32_t)(src) & 0x0000ffffU
1083 #define MAC_DMA_TOPS__TIMEOUT__WRITE(src)      ((u_int32_t)(src) & 0x0000ffffU)
1084 #define MAC_DMA_TOPS__TIMEOUT__MODIFY(dst, src) \
1085                     (dst) = ((dst) &\
1086                     ~0x0000ffffU) | ((u_int32_t)(src) &\
1087                     0x0000ffffU)
1088 #define MAC_DMA_TOPS__TIMEOUT__VERIFY(src) \
1089                     (!(((u_int32_t)(src)\
1090                     & ~0x0000ffffU)))
1091 #define MAC_DMA_TOPS__TYPE                                            u_int32_t
1092 #define MAC_DMA_TOPS__READ                                          0x0000ffffU
1093 #define MAC_DMA_TOPS__WRITE                                         0x0000ffffU
1094
1095 #endif /* __MAC_DMA_TOPS_MACRO__ */
1096
1097
1098 /* macros for mac_dma_reg_block.MAC_DMA_TOPS */
1099 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_TOPS__NUM                             1
1100
1101 /* macros for BlueprintGlobalNameSpace::MAC_DMA_RXNPTO */
1102 #ifndef __MAC_DMA_RXNPTO_MACRO__
1103 #define __MAC_DMA_RXNPTO_MACRO__
1104
1105 /* macros for field TIMEOUT */
1106 #define MAC_DMA_RXNPTO__TIMEOUT__SHIFT                                        0
1107 #define MAC_DMA_RXNPTO__TIMEOUT__WIDTH                                       10
1108 #define MAC_DMA_RXNPTO__TIMEOUT__MASK                               0x000003ffU
1109 #define MAC_DMA_RXNPTO__TIMEOUT__READ(src)       (u_int32_t)(src) & 0x000003ffU
1110 #define MAC_DMA_RXNPTO__TIMEOUT__WRITE(src)    ((u_int32_t)(src) & 0x000003ffU)
1111 #define MAC_DMA_RXNPTO__TIMEOUT__MODIFY(dst, src) \
1112                     (dst) = ((dst) &\
1113                     ~0x000003ffU) | ((u_int32_t)(src) &\
1114                     0x000003ffU)
1115 #define MAC_DMA_RXNPTO__TIMEOUT__VERIFY(src) \
1116                     (!(((u_int32_t)(src)\
1117                     & ~0x000003ffU)))
1118 #define MAC_DMA_RXNPTO__TYPE                                          u_int32_t
1119 #define MAC_DMA_RXNPTO__READ                                        0x000003ffU
1120 #define MAC_DMA_RXNPTO__WRITE                                       0x000003ffU
1121
1122 #endif /* __MAC_DMA_RXNPTO_MACRO__ */
1123
1124
1125 /* macros for mac_dma_reg_block.MAC_DMA_RXNPTO */
1126 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_RXNPTO__NUM                           1
1127
1128 /* macros for BlueprintGlobalNameSpace::MAC_DMA_TXNPTO */
1129 #ifndef __MAC_DMA_TXNPTO_MACRO__
1130 #define __MAC_DMA_TXNPTO_MACRO__
1131
1132 /* macros for field TIMEOUT */
1133 #define MAC_DMA_TXNPTO__TIMEOUT__SHIFT                                        0
1134 #define MAC_DMA_TXNPTO__TIMEOUT__WIDTH                                       10
1135 #define MAC_DMA_TXNPTO__TIMEOUT__MASK                               0x000003ffU
1136 #define MAC_DMA_TXNPTO__TIMEOUT__READ(src)       (u_int32_t)(src) & 0x000003ffU
1137 #define MAC_DMA_TXNPTO__TIMEOUT__WRITE(src)    ((u_int32_t)(src) & 0x000003ffU)
1138 #define MAC_DMA_TXNPTO__TIMEOUT__MODIFY(dst, src) \
1139                     (dst) = ((dst) &\
1140                     ~0x000003ffU) | ((u_int32_t)(src) &\
1141                     0x000003ffU)
1142 #define MAC_DMA_TXNPTO__TIMEOUT__VERIFY(src) \
1143                     (!(((u_int32_t)(src)\
1144                     & ~0x000003ffU)))
1145
1146 /* macros for field MASK */
1147 #define MAC_DMA_TXNPTO__MASK__SHIFT                                          10
1148 #define MAC_DMA_TXNPTO__MASK__WIDTH                                          10
1149 #define MAC_DMA_TXNPTO__MASK__MASK                                  0x000ffc00U
1150 #define MAC_DMA_TXNPTO__MASK__READ(src) \
1151                     (((u_int32_t)(src)\
1152                     & 0x000ffc00U) >> 10)
1153 #define MAC_DMA_TXNPTO__MASK__WRITE(src) \
1154                     (((u_int32_t)(src)\
1155                     << 10) & 0x000ffc00U)
1156 #define MAC_DMA_TXNPTO__MASK__MODIFY(dst, src) \
1157                     (dst) = ((dst) &\
1158                     ~0x000ffc00U) | (((u_int32_t)(src) <<\
1159                     10) & 0x000ffc00U)
1160 #define MAC_DMA_TXNPTO__MASK__VERIFY(src) \
1161                     (!((((u_int32_t)(src)\
1162                     << 10) & ~0x000ffc00U)))
1163 #define MAC_DMA_TXNPTO__TYPE                                          u_int32_t
1164 #define MAC_DMA_TXNPTO__READ                                        0x000fffffU
1165 #define MAC_DMA_TXNPTO__WRITE                                       0x000fffffU
1166
1167 #endif /* __MAC_DMA_TXNPTO_MACRO__ */
1168
1169
1170 /* macros for mac_dma_reg_block.MAC_DMA_TXNPTO */
1171 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_TXNPTO__NUM                           1
1172
1173 /* macros for BlueprintGlobalNameSpace::MAC_DMA_RPGTO */
1174 #ifndef __MAC_DMA_RPGTO_MACRO__
1175 #define __MAC_DMA_RPGTO_MACRO__
1176
1177 /* macros for field TIMEOUT */
1178 #define MAC_DMA_RPGTO__TIMEOUT__SHIFT                                         0
1179 #define MAC_DMA_RPGTO__TIMEOUT__WIDTH                                        10
1180 #define MAC_DMA_RPGTO__TIMEOUT__MASK                                0x000003ffU
1181 #define MAC_DMA_RPGTO__TIMEOUT__READ(src)        (u_int32_t)(src) & 0x000003ffU
1182 #define MAC_DMA_RPGTO__TIMEOUT__WRITE(src)     ((u_int32_t)(src) & 0x000003ffU)
1183 #define MAC_DMA_RPGTO__TIMEOUT__MODIFY(dst, src) \
1184                     (dst) = ((dst) &\
1185                     ~0x000003ffU) | ((u_int32_t)(src) &\
1186                     0x000003ffU)
1187 #define MAC_DMA_RPGTO__TIMEOUT__VERIFY(src) \
1188                     (!(((u_int32_t)(src)\
1189                     & ~0x000003ffU)))
1190 #define MAC_DMA_RPGTO__TYPE                                           u_int32_t
1191 #define MAC_DMA_RPGTO__READ                                         0x000003ffU
1192 #define MAC_DMA_RPGTO__WRITE                                        0x000003ffU
1193
1194 #endif /* __MAC_DMA_RPGTO_MACRO__ */
1195
1196
1197 /* macros for mac_dma_reg_block.MAC_DMA_RPGTO */
1198 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_RPGTO__NUM                            1
1199
1200 /* macros for BlueprintGlobalNameSpace::MAC_DMA_MACMISC */
1201 #ifndef __MAC_DMA_MACMISC_MACRO__
1202 #define __MAC_DMA_MACMISC_MACRO__
1203
1204 /* macros for field FORCE_PCI_EXT */
1205 #define MAC_DMA_MACMISC__FORCE_PCI_EXT__SHIFT                                 4
1206 #define MAC_DMA_MACMISC__FORCE_PCI_EXT__WIDTH                                 1
1207 #define MAC_DMA_MACMISC__FORCE_PCI_EXT__MASK                        0x00000010U
1208 #define MAC_DMA_MACMISC__FORCE_PCI_EXT__READ(src) \
1209                     (((u_int32_t)(src)\
1210                     & 0x00000010U) >> 4)
1211 #define MAC_DMA_MACMISC__FORCE_PCI_EXT__WRITE(src) \
1212                     (((u_int32_t)(src)\
1213                     << 4) & 0x00000010U)
1214 #define MAC_DMA_MACMISC__FORCE_PCI_EXT__MODIFY(dst, src) \
1215                     (dst) = ((dst) &\
1216                     ~0x00000010U) | (((u_int32_t)(src) <<\
1217                     4) & 0x00000010U)
1218 #define MAC_DMA_MACMISC__FORCE_PCI_EXT__VERIFY(src) \
1219                     (!((((u_int32_t)(src)\
1220                     << 4) & ~0x00000010U)))
1221 #define MAC_DMA_MACMISC__FORCE_PCI_EXT__SET(dst) \
1222                     (dst) = ((dst) &\
1223                     ~0x00000010U) | ((u_int32_t)(1) << 4)
1224 #define MAC_DMA_MACMISC__FORCE_PCI_EXT__CLR(dst) \
1225                     (dst) = ((dst) &\
1226                     ~0x00000010U) | ((u_int32_t)(0) << 4)
1227
1228 /* macros for field DMA_OBS_MUXSEL */
1229 #define MAC_DMA_MACMISC__DMA_OBS_MUXSEL__SHIFT                                5
1230 #define MAC_DMA_MACMISC__DMA_OBS_MUXSEL__WIDTH                                4
1231 #define MAC_DMA_MACMISC__DMA_OBS_MUXSEL__MASK                       0x000001e0U
1232 #define MAC_DMA_MACMISC__DMA_OBS_MUXSEL__READ(src) \
1233                     (((u_int32_t)(src)\
1234                     & 0x000001e0U) >> 5)
1235 #define MAC_DMA_MACMISC__DMA_OBS_MUXSEL__WRITE(src) \
1236                     (((u_int32_t)(src)\
1237                     << 5) & 0x000001e0U)
1238 #define MAC_DMA_MACMISC__DMA_OBS_MUXSEL__MODIFY(dst, src) \
1239                     (dst) = ((dst) &\
1240                     ~0x000001e0U) | (((u_int32_t)(src) <<\
1241                     5) & 0x000001e0U)
1242 #define MAC_DMA_MACMISC__DMA_OBS_MUXSEL__VERIFY(src) \
1243                     (!((((u_int32_t)(src)\
1244                     << 5) & ~0x000001e0U)))
1245
1246 /* macros for field MISC_OBS_MUXSEL */
1247 #define MAC_DMA_MACMISC__MISC_OBS_MUXSEL__SHIFT                               9
1248 #define MAC_DMA_MACMISC__MISC_OBS_MUXSEL__WIDTH                               3
1249 #define MAC_DMA_MACMISC__MISC_OBS_MUXSEL__MASK                      0x00000e00U
1250 #define MAC_DMA_MACMISC__MISC_OBS_MUXSEL__READ(src) \
1251                     (((u_int32_t)(src)\
1252                     & 0x00000e00U) >> 9)
1253 #define MAC_DMA_MACMISC__MISC_OBS_MUXSEL__WRITE(src) \
1254                     (((u_int32_t)(src)\
1255                     << 9) & 0x00000e00U)
1256 #define MAC_DMA_MACMISC__MISC_OBS_MUXSEL__MODIFY(dst, src) \
1257                     (dst) = ((dst) &\
1258                     ~0x00000e00U) | (((u_int32_t)(src) <<\
1259                     9) & 0x00000e00U)
1260 #define MAC_DMA_MACMISC__MISC_OBS_MUXSEL__VERIFY(src) \
1261                     (!((((u_int32_t)(src)\
1262                     << 9) & ~0x00000e00U)))
1263
1264 /* macros for field MISC_F2_OBS_LOW_MUXSEL */
1265 #define MAC_DMA_MACMISC__MISC_F2_OBS_LOW_MUXSEL__SHIFT                       12
1266 #define MAC_DMA_MACMISC__MISC_F2_OBS_LOW_MUXSEL__WIDTH                        3
1267 #define MAC_DMA_MACMISC__MISC_F2_OBS_LOW_MUXSEL__MASK               0x00007000U
1268 #define MAC_DMA_MACMISC__MISC_F2_OBS_LOW_MUXSEL__READ(src) \
1269                     (((u_int32_t)(src)\
1270                     & 0x00007000U) >> 12)
1271 #define MAC_DMA_MACMISC__MISC_F2_OBS_LOW_MUXSEL__WRITE(src) \
1272                     (((u_int32_t)(src)\
1273                     << 12) & 0x00007000U)
1274 #define MAC_DMA_MACMISC__MISC_F2_OBS_LOW_MUXSEL__MODIFY(dst, src) \
1275                     (dst) = ((dst) &\
1276                     ~0x00007000U) | (((u_int32_t)(src) <<\
1277                     12) & 0x00007000U)
1278 #define MAC_DMA_MACMISC__MISC_F2_OBS_LOW_MUXSEL__VERIFY(src) \
1279                     (!((((u_int32_t)(src)\
1280                     << 12) & ~0x00007000U)))
1281
1282 /* macros for field MISC_F2_OBS_HIGH_MUXSEL */
1283 #define MAC_DMA_MACMISC__MISC_F2_OBS_HIGH_MUXSEL__SHIFT                      15
1284 #define MAC_DMA_MACMISC__MISC_F2_OBS_HIGH_MUXSEL__WIDTH                       3
1285 #define MAC_DMA_MACMISC__MISC_F2_OBS_HIGH_MUXSEL__MASK              0x00038000U
1286 #define MAC_DMA_MACMISC__MISC_F2_OBS_HIGH_MUXSEL__READ(src) \
1287                     (((u_int32_t)(src)\
1288                     & 0x00038000U) >> 15)
1289 #define MAC_DMA_MACMISC__MISC_F2_OBS_HIGH_MUXSEL__WRITE(src) \
1290                     (((u_int32_t)(src)\
1291                     << 15) & 0x00038000U)
1292 #define MAC_DMA_MACMISC__MISC_F2_OBS_HIGH_MUXSEL__MODIFY(dst, src) \
1293                     (dst) = ((dst) &\
1294                     ~0x00038000U) | (((u_int32_t)(src) <<\
1295                     15) & 0x00038000U)
1296 #define MAC_DMA_MACMISC__MISC_F2_OBS_HIGH_MUXSEL__VERIFY(src) \
1297                     (!((((u_int32_t)(src)\
1298                     << 15) & ~0x00038000U)))
1299 #define MAC_DMA_MACMISC__TYPE                                         u_int32_t
1300 #define MAC_DMA_MACMISC__READ                                       0x0003fff0U
1301 #define MAC_DMA_MACMISC__WRITE                                      0x0003fff0U
1302
1303 #endif /* __MAC_DMA_MACMISC_MACRO__ */
1304
1305
1306 /* macros for mac_dma_reg_block.MAC_DMA_MACMISC */
1307 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_MACMISC__NUM                          1
1308
1309 /* macros for BlueprintGlobalNameSpace::MAC_DMA_INTER */
1310 #ifndef __MAC_DMA_INTER_MACRO__
1311 #define __MAC_DMA_INTER_MACRO__
1312
1313 /* macros for field REQ */
1314 #define MAC_DMA_INTER__REQ__SHIFT                                             0
1315 #define MAC_DMA_INTER__REQ__WIDTH                                             1
1316 #define MAC_DMA_INTER__REQ__MASK                                    0x00000001U
1317 #define MAC_DMA_INTER__REQ__READ(src)            (u_int32_t)(src) & 0x00000001U
1318 #define MAC_DMA_INTER__REQ__WRITE(src)         ((u_int32_t)(src) & 0x00000001U)
1319 #define MAC_DMA_INTER__REQ__MODIFY(dst, src) \
1320                     (dst) = ((dst) &\
1321                     ~0x00000001U) | ((u_int32_t)(src) &\
1322                     0x00000001U)
1323 #define MAC_DMA_INTER__REQ__VERIFY(src)  (!(((u_int32_t)(src) & ~0x00000001U)))
1324 #define MAC_DMA_INTER__REQ__SET(dst) \
1325                     (dst) = ((dst) &\
1326                     ~0x00000001U) | (u_int32_t)(1)
1327 #define MAC_DMA_INTER__REQ__CLR(dst) \
1328                     (dst) = ((dst) &\
1329                     ~0x00000001U) | (u_int32_t)(0)
1330
1331 /* macros for field MSI_RX_SRC */
1332 #define MAC_DMA_INTER__MSI_RX_SRC__SHIFT                                      1
1333 #define MAC_DMA_INTER__MSI_RX_SRC__WIDTH                                      2
1334 #define MAC_DMA_INTER__MSI_RX_SRC__MASK                             0x00000006U
1335 #define MAC_DMA_INTER__MSI_RX_SRC__READ(src) \
1336                     (((u_int32_t)(src)\
1337                     & 0x00000006U) >> 1)
1338 #define MAC_DMA_INTER__MSI_RX_SRC__WRITE(src) \
1339                     (((u_int32_t)(src)\
1340                     << 1) & 0x00000006U)
1341 #define MAC_DMA_INTER__MSI_RX_SRC__MODIFY(dst, src) \
1342                     (dst) = ((dst) &\
1343                     ~0x00000006U) | (((u_int32_t)(src) <<\
1344                     1) & 0x00000006U)
1345 #define MAC_DMA_INTER__MSI_RX_SRC__VERIFY(src) \
1346                     (!((((u_int32_t)(src)\
1347                     << 1) & ~0x00000006U)))
1348
1349 /* macros for field MSI_TX_SRC */
1350 #define MAC_DMA_INTER__MSI_TX_SRC__SHIFT                                      3
1351 #define MAC_DMA_INTER__MSI_TX_SRC__WIDTH                                      2
1352 #define MAC_DMA_INTER__MSI_TX_SRC__MASK                             0x00000018U
1353 #define MAC_DMA_INTER__MSI_TX_SRC__READ(src) \
1354                     (((u_int32_t)(src)\
1355                     & 0x00000018U) >> 3)
1356 #define MAC_DMA_INTER__MSI_TX_SRC__WRITE(src) \
1357                     (((u_int32_t)(src)\
1358                     << 3) & 0x00000018U)
1359 #define MAC_DMA_INTER__MSI_TX_SRC__MODIFY(dst, src) \
1360                     (dst) = ((dst) &\
1361                     ~0x00000018U) | (((u_int32_t)(src) <<\
1362                     3) & 0x00000018U)
1363 #define MAC_DMA_INTER__MSI_TX_SRC__VERIFY(src) \
1364                     (!((((u_int32_t)(src)\
1365                     << 3) & ~0x00000018U)))
1366 #define MAC_DMA_INTER__TYPE                                           u_int32_t
1367 #define MAC_DMA_INTER__READ                                         0x0000001fU
1368 #define MAC_DMA_INTER__WRITE                                        0x0000001fU
1369
1370 #endif /* __MAC_DMA_INTER_MACRO__ */
1371
1372
1373 /* macros for mac_dma_reg_block.MAC_DMA_INTER */
1374 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_INTER__NUM                            1
1375
1376 /* macros for BlueprintGlobalNameSpace::MAC_DMA_DATABUF */
1377 #ifndef __MAC_DMA_DATABUF_MACRO__
1378 #define __MAC_DMA_DATABUF_MACRO__
1379
1380 /* macros for field LEN */
1381 #define MAC_DMA_DATABUF__LEN__SHIFT                                           0
1382 #define MAC_DMA_DATABUF__LEN__WIDTH                                          12
1383 #define MAC_DMA_DATABUF__LEN__MASK                                  0x00000fffU
1384 #define MAC_DMA_DATABUF__LEN__READ(src)          (u_int32_t)(src) & 0x00000fffU
1385 #define MAC_DMA_DATABUF__LEN__WRITE(src)       ((u_int32_t)(src) & 0x00000fffU)
1386 #define MAC_DMA_DATABUF__LEN__MODIFY(dst, src) \
1387                     (dst) = ((dst) &\
1388                     ~0x00000fffU) | ((u_int32_t)(src) &\
1389                     0x00000fffU)
1390 #define MAC_DMA_DATABUF__LEN__VERIFY(src) \
1391                     (!(((u_int32_t)(src)\
1392                     & ~0x00000fffU)))
1393 #define MAC_DMA_DATABUF__TYPE                                         u_int32_t
1394 #define MAC_DMA_DATABUF__READ                                       0x00000fffU
1395 #define MAC_DMA_DATABUF__WRITE                                      0x00000fffU
1396
1397 #endif /* __MAC_DMA_DATABUF_MACRO__ */
1398
1399
1400 /* macros for mac_dma_reg_block.MAC_DMA_DATABUF */
1401 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_DATABUF__NUM                          1
1402
1403 /* macros for BlueprintGlobalNameSpace::MAC_DMA_GTT */
1404 #ifndef __MAC_DMA_GTT_MACRO__
1405 #define __MAC_DMA_GTT_MACRO__
1406
1407 /* macros for field COUNT */
1408 #define MAC_DMA_GTT__COUNT__SHIFT                                             0
1409 #define MAC_DMA_GTT__COUNT__WIDTH                                            16
1410 #define MAC_DMA_GTT__COUNT__MASK                                    0x0000ffffU
1411 #define MAC_DMA_GTT__COUNT__READ(src)            (u_int32_t)(src) & 0x0000ffffU
1412 #define MAC_DMA_GTT__COUNT__WRITE(src)         ((u_int32_t)(src) & 0x0000ffffU)
1413 #define MAC_DMA_GTT__COUNT__MODIFY(dst, src) \
1414                     (dst) = ((dst) &\
1415                     ~0x0000ffffU) | ((u_int32_t)(src) &\
1416                     0x0000ffffU)
1417 #define MAC_DMA_GTT__COUNT__VERIFY(src)  (!(((u_int32_t)(src) & ~0x0000ffffU)))
1418
1419 /* macros for field LIMIT */
1420 #define MAC_DMA_GTT__LIMIT__SHIFT                                            16
1421 #define MAC_DMA_GTT__LIMIT__WIDTH                                            16
1422 #define MAC_DMA_GTT__LIMIT__MASK                                    0xffff0000U
1423 #define MAC_DMA_GTT__LIMIT__READ(src)  (((u_int32_t)(src) & 0xffff0000U) >> 16)
1424 #define MAC_DMA_GTT__LIMIT__WRITE(src) (((u_int32_t)(src) << 16) & 0xffff0000U)
1425 #define MAC_DMA_GTT__LIMIT__MODIFY(dst, src) \
1426                     (dst) = ((dst) &\
1427                     ~0xffff0000U) | (((u_int32_t)(src) <<\
1428                     16) & 0xffff0000U)
1429 #define MAC_DMA_GTT__LIMIT__VERIFY(src) \
1430                     (!((((u_int32_t)(src)\
1431                     << 16) & ~0xffff0000U)))
1432 #define MAC_DMA_GTT__TYPE                                             u_int32_t
1433 #define MAC_DMA_GTT__READ                                           0xffffffffU
1434 #define MAC_DMA_GTT__WRITE                                          0xffffffffU
1435
1436 #endif /* __MAC_DMA_GTT_MACRO__ */
1437
1438
1439 /* macros for mac_dma_reg_block.MAC_DMA_GTT */
1440 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_GTT__NUM                              1
1441
1442 /* macros for BlueprintGlobalNameSpace::MAC_DMA_GTTM */
1443 #ifndef __MAC_DMA_GTTM_MACRO__
1444 #define __MAC_DMA_GTTM_MACRO__
1445
1446 /* macros for field USEC_STROBE */
1447 #define MAC_DMA_GTTM__USEC_STROBE__SHIFT                                      0
1448 #define MAC_DMA_GTTM__USEC_STROBE__WIDTH                                      1
1449 #define MAC_DMA_GTTM__USEC_STROBE__MASK                             0x00000001U
1450 #define MAC_DMA_GTTM__USEC_STROBE__READ(src)     (u_int32_t)(src) & 0x00000001U
1451 #define MAC_DMA_GTTM__USEC_STROBE__WRITE(src)  ((u_int32_t)(src) & 0x00000001U)
1452 #define MAC_DMA_GTTM__USEC_STROBE__MODIFY(dst, src) \
1453                     (dst) = ((dst) &\
1454                     ~0x00000001U) | ((u_int32_t)(src) &\
1455                     0x00000001U)
1456 #define MAC_DMA_GTTM__USEC_STROBE__VERIFY(src) \
1457                     (!(((u_int32_t)(src)\
1458                     & ~0x00000001U)))
1459 #define MAC_DMA_GTTM__USEC_STROBE__SET(dst) \
1460                     (dst) = ((dst) &\
1461                     ~0x00000001U) | (u_int32_t)(1)
1462 #define MAC_DMA_GTTM__USEC_STROBE__CLR(dst) \
1463                     (dst) = ((dst) &\
1464                     ~0x00000001U) | (u_int32_t)(0)
1465
1466 /* macros for field IGNORE_CHAN_IDLE */
1467 #define MAC_DMA_GTTM__IGNORE_CHAN_IDLE__SHIFT                                 1
1468 #define MAC_DMA_GTTM__IGNORE_CHAN_IDLE__WIDTH                                 1
1469 #define MAC_DMA_GTTM__IGNORE_CHAN_IDLE__MASK                        0x00000002U
1470 #define MAC_DMA_GTTM__IGNORE_CHAN_IDLE__READ(src) \
1471                     (((u_int32_t)(src)\
1472                     & 0x00000002U) >> 1)
1473 #define MAC_DMA_GTTM__IGNORE_CHAN_IDLE__WRITE(src) \
1474                     (((u_int32_t)(src)\
1475                     << 1) & 0x00000002U)
1476 #define MAC_DMA_GTTM__IGNORE_CHAN_IDLE__MODIFY(dst, src) \
1477                     (dst) = ((dst) &\
1478                     ~0x00000002U) | (((u_int32_t)(src) <<\
1479                     1) & 0x00000002U)
1480 #define MAC_DMA_GTTM__IGNORE_CHAN_IDLE__VERIFY(src) \
1481                     (!((((u_int32_t)(src)\
1482                     << 1) & ~0x00000002U)))
1483 #define MAC_DMA_GTTM__IGNORE_CHAN_IDLE__SET(dst) \
1484                     (dst) = ((dst) &\
1485                     ~0x00000002U) | ((u_int32_t)(1) << 1)
1486 #define MAC_DMA_GTTM__IGNORE_CHAN_IDLE__CLR(dst) \
1487                     (dst) = ((dst) &\
1488                     ~0x00000002U) | ((u_int32_t)(0) << 1)
1489
1490 /* macros for field RESET_ON_CHAN_IDLE */
1491 #define MAC_DMA_GTTM__RESET_ON_CHAN_IDLE__SHIFT                               2
1492 #define MAC_DMA_GTTM__RESET_ON_CHAN_IDLE__WIDTH                               1
1493 #define MAC_DMA_GTTM__RESET_ON_CHAN_IDLE__MASK                      0x00000004U
1494 #define MAC_DMA_GTTM__RESET_ON_CHAN_IDLE__READ(src) \
1495                     (((u_int32_t)(src)\
1496                     & 0x00000004U) >> 2)
1497 #define MAC_DMA_GTTM__RESET_ON_CHAN_IDLE__WRITE(src) \
1498                     (((u_int32_t)(src)\
1499                     << 2) & 0x00000004U)
1500 #define MAC_DMA_GTTM__RESET_ON_CHAN_IDLE__MODIFY(dst, src) \
1501                     (dst) = ((dst) &\
1502                     ~0x00000004U) | (((u_int32_t)(src) <<\
1503                     2) & 0x00000004U)
1504 #define MAC_DMA_GTTM__RESET_ON_CHAN_IDLE__VERIFY(src) \
1505                     (!((((u_int32_t)(src)\
1506                     << 2) & ~0x00000004U)))
1507 #define MAC_DMA_GTTM__RESET_ON_CHAN_IDLE__SET(dst) \
1508                     (dst) = ((dst) &\
1509                     ~0x00000004U) | ((u_int32_t)(1) << 2)
1510 #define MAC_DMA_GTTM__RESET_ON_CHAN_IDLE__CLR(dst) \
1511                     (dst) = ((dst) &\
1512                     ~0x00000004U) | ((u_int32_t)(0) << 2)
1513
1514 /* macros for field CST_USEC_STROBE */
1515 #define MAC_DMA_GTTM__CST_USEC_STROBE__SHIFT                                  3
1516 #define MAC_DMA_GTTM__CST_USEC_STROBE__WIDTH                                  1
1517 #define MAC_DMA_GTTM__CST_USEC_STROBE__MASK                         0x00000008U
1518 #define MAC_DMA_GTTM__CST_USEC_STROBE__READ(src) \
1519                     (((u_int32_t)(src)\
1520                     & 0x00000008U) >> 3)
1521 #define MAC_DMA_GTTM__CST_USEC_STROBE__WRITE(src) \
1522                     (((u_int32_t)(src)\
1523                     << 3) & 0x00000008U)
1524 #define MAC_DMA_GTTM__CST_USEC_STROBE__MODIFY(dst, src) \
1525                     (dst) = ((dst) &\
1526                     ~0x00000008U) | (((u_int32_t)(src) <<\
1527                     3) & 0x00000008U)
1528 #define MAC_DMA_GTTM__CST_USEC_STROBE__VERIFY(src) \
1529                     (!((((u_int32_t)(src)\
1530                     << 3) & ~0x00000008U)))
1531 #define MAC_DMA_GTTM__CST_USEC_STROBE__SET(dst) \
1532                     (dst) = ((dst) &\
1533                     ~0x00000008U) | ((u_int32_t)(1) << 3)
1534 #define MAC_DMA_GTTM__CST_USEC_STROBE__CLR(dst) \
1535                     (dst) = ((dst) &\
1536                     ~0x00000008U) | ((u_int32_t)(0) << 3)
1537
1538 /* macros for field DISABLE_QCU_FR_ACTIVE_GTT */
1539 #define MAC_DMA_GTTM__DISABLE_QCU_FR_ACTIVE_GTT__SHIFT                        4
1540 #define MAC_DMA_GTTM__DISABLE_QCU_FR_ACTIVE_GTT__WIDTH                        1
1541 #define MAC_DMA_GTTM__DISABLE_QCU_FR_ACTIVE_GTT__MASK               0x00000010U
1542 #define MAC_DMA_GTTM__DISABLE_QCU_FR_ACTIVE_GTT__READ(src) \
1543                     (((u_int32_t)(src)\
1544                     & 0x00000010U) >> 4)
1545 #define MAC_DMA_GTTM__DISABLE_QCU_FR_ACTIVE_GTT__WRITE(src) \
1546                     (((u_int32_t)(src)\
1547                     << 4) & 0x00000010U)
1548 #define MAC_DMA_GTTM__DISABLE_QCU_FR_ACTIVE_GTT__MODIFY(dst, src) \
1549                     (dst) = ((dst) &\
1550                     ~0x00000010U) | (((u_int32_t)(src) <<\
1551                     4) & 0x00000010U)
1552 #define MAC_DMA_GTTM__DISABLE_QCU_FR_ACTIVE_GTT__VERIFY(src) \
1553                     (!((((u_int32_t)(src)\
1554                     << 4) & ~0x00000010U)))
1555 #define MAC_DMA_GTTM__DISABLE_QCU_FR_ACTIVE_GTT__SET(dst) \
1556                     (dst) = ((dst) &\
1557                     ~0x00000010U) | ((u_int32_t)(1) << 4)
1558 #define MAC_DMA_GTTM__DISABLE_QCU_FR_ACTIVE_GTT__CLR(dst) \
1559                     (dst) = ((dst) &\
1560                     ~0x00000010U) | ((u_int32_t)(0) << 4)
1561
1562 /* macros for field DISABLE_QCU_FR_ACTIVE_BT */
1563 #define MAC_DMA_GTTM__DISABLE_QCU_FR_ACTIVE_BT__SHIFT                         5
1564 #define MAC_DMA_GTTM__DISABLE_QCU_FR_ACTIVE_BT__WIDTH                         1
1565 #define MAC_DMA_GTTM__DISABLE_QCU_FR_ACTIVE_BT__MASK                0x00000020U
1566 #define MAC_DMA_GTTM__DISABLE_QCU_FR_ACTIVE_BT__READ(src) \
1567                     (((u_int32_t)(src)\
1568                     & 0x00000020U) >> 5)
1569 #define MAC_DMA_GTTM__DISABLE_QCU_FR_ACTIVE_BT__WRITE(src) \
1570                     (((u_int32_t)(src)\
1571                     << 5) & 0x00000020U)
1572 #define MAC_DMA_GTTM__DISABLE_QCU_FR_ACTIVE_BT__MODIFY(dst, src) \
1573                     (dst) = ((dst) &\
1574                     ~0x00000020U) | (((u_int32_t)(src) <<\
1575                     5) & 0x00000020U)
1576 #define MAC_DMA_GTTM__DISABLE_QCU_FR_ACTIVE_BT__VERIFY(src) \
1577                     (!((((u_int32_t)(src)\
1578                     << 5) & ~0x00000020U)))
1579 #define MAC_DMA_GTTM__DISABLE_QCU_FR_ACTIVE_BT__SET(dst) \
1580                     (dst) = ((dst) &\
1581                     ~0x00000020U) | ((u_int32_t)(1) << 5)
1582 #define MAC_DMA_GTTM__DISABLE_QCU_FR_ACTIVE_BT__CLR(dst) \
1583                     (dst) = ((dst) &\
1584                     ~0x00000020U) | ((u_int32_t)(0) << 5)
1585 #define MAC_DMA_GTTM__TYPE                                            u_int32_t
1586 #define MAC_DMA_GTTM__READ                                          0x0000003fU
1587 #define MAC_DMA_GTTM__WRITE                                         0x0000003fU
1588
1589 #endif /* __MAC_DMA_GTTM_MACRO__ */
1590
1591
1592 /* macros for mac_dma_reg_block.MAC_DMA_GTTM */
1593 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_GTTM__NUM                             1
1594
1595 /* macros for BlueprintGlobalNameSpace::MAC_DMA_CST */
1596 #ifndef __MAC_DMA_CST_MACRO__
1597 #define __MAC_DMA_CST_MACRO__
1598
1599 /* macros for field COUNT */
1600 #define MAC_DMA_CST__COUNT__SHIFT                                             0
1601 #define MAC_DMA_CST__COUNT__WIDTH                                            16
1602 #define MAC_DMA_CST__COUNT__MASK                                    0x0000ffffU
1603 #define MAC_DMA_CST__COUNT__READ(src)            (u_int32_t)(src) & 0x0000ffffU
1604 #define MAC_DMA_CST__COUNT__WRITE(src)         ((u_int32_t)(src) & 0x0000ffffU)
1605 #define MAC_DMA_CST__COUNT__MODIFY(dst, src) \
1606                     (dst) = ((dst) &\
1607                     ~0x0000ffffU) | ((u_int32_t)(src) &\
1608                     0x0000ffffU)
1609 #define MAC_DMA_CST__COUNT__VERIFY(src)  (!(((u_int32_t)(src) & ~0x0000ffffU)))
1610
1611 /* macros for field LIMIT */
1612 #define MAC_DMA_CST__LIMIT__SHIFT                                            16
1613 #define MAC_DMA_CST__LIMIT__WIDTH                                            16
1614 #define MAC_DMA_CST__LIMIT__MASK                                    0xffff0000U
1615 #define MAC_DMA_CST__LIMIT__READ(src)  (((u_int32_t)(src) & 0xffff0000U) >> 16)
1616 #define MAC_DMA_CST__LIMIT__WRITE(src) (((u_int32_t)(src) << 16) & 0xffff0000U)
1617 #define MAC_DMA_CST__LIMIT__MODIFY(dst, src) \
1618                     (dst) = ((dst) &\
1619                     ~0xffff0000U) | (((u_int32_t)(src) <<\
1620                     16) & 0xffff0000U)
1621 #define MAC_DMA_CST__LIMIT__VERIFY(src) \
1622                     (!((((u_int32_t)(src)\
1623                     << 16) & ~0xffff0000U)))
1624 #define MAC_DMA_CST__TYPE                                             u_int32_t
1625 #define MAC_DMA_CST__READ                                           0xffffffffU
1626 #define MAC_DMA_CST__WRITE                                          0xffffffffU
1627
1628 #endif /* __MAC_DMA_CST_MACRO__ */
1629
1630
1631 /* macros for mac_dma_reg_block.MAC_DMA_CST */
1632 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_CST__NUM                              1
1633
1634 /* macros for BlueprintGlobalNameSpace::MAC_DMA_RXDP_SIZE */
1635 #ifndef __MAC_DMA_RXDP_SIZE_MACRO__
1636 #define __MAC_DMA_RXDP_SIZE_MACRO__
1637
1638 /* macros for field LP */
1639 #define MAC_DMA_RXDP_SIZE__LP__SHIFT                                          0
1640 #define MAC_DMA_RXDP_SIZE__LP__WIDTH                                          8
1641 #define MAC_DMA_RXDP_SIZE__LP__MASK                                 0x000000ffU
1642 #define MAC_DMA_RXDP_SIZE__LP__READ(src)         (u_int32_t)(src) & 0x000000ffU
1643
1644 /* macros for field HP */
1645 #define MAC_DMA_RXDP_SIZE__HP__SHIFT                                          8
1646 #define MAC_DMA_RXDP_SIZE__HP__WIDTH                                          5
1647 #define MAC_DMA_RXDP_SIZE__HP__MASK                                 0x00001f00U
1648 #define MAC_DMA_RXDP_SIZE__HP__READ(src) \
1649                     (((u_int32_t)(src)\
1650                     & 0x00001f00U) >> 8)
1651 #define MAC_DMA_RXDP_SIZE__TYPE                                       u_int32_t
1652 #define MAC_DMA_RXDP_SIZE__READ                                     0x00001fffU
1653
1654 #endif /* __MAC_DMA_RXDP_SIZE_MACRO__ */
1655
1656
1657 /* macros for mac_dma_reg_block.MAC_DMA_RXDP_SIZE */
1658 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_RXDP_SIZE__NUM                        1
1659
1660 /* macros for BlueprintGlobalNameSpace::MAC_DMA_RX_QUEUE_HP_RXDP */
1661 #ifndef __MAC_DMA_RX_QUEUE_HP_RXDP_MACRO__
1662 #define __MAC_DMA_RX_QUEUE_HP_RXDP_MACRO__
1663
1664 /* macros for field ADDR */
1665 #define MAC_DMA_RX_QUEUE_HP_RXDP__ADDR__SHIFT                                 0
1666 #define MAC_DMA_RX_QUEUE_HP_RXDP__ADDR__WIDTH                                32
1667 #define MAC_DMA_RX_QUEUE_HP_RXDP__ADDR__MASK                        0xffffffffU
1668 #define MAC_DMA_RX_QUEUE_HP_RXDP__ADDR__READ(src) \
1669                     (u_int32_t)(src)\
1670                     & 0xffffffffU
1671 #define MAC_DMA_RX_QUEUE_HP_RXDP__ADDR__WRITE(src) \
1672                     ((u_int32_t)(src)\
1673                     & 0xffffffffU)
1674 #define MAC_DMA_RX_QUEUE_HP_RXDP__ADDR__MODIFY(dst, src) \
1675                     (dst) = ((dst) &\
1676                     ~0xffffffffU) | ((u_int32_t)(src) &\
1677                     0xffffffffU)
1678 #define MAC_DMA_RX_QUEUE_HP_RXDP__ADDR__VERIFY(src) \
1679                     (!(((u_int32_t)(src)\
1680                     & ~0xffffffffU)))
1681 #define MAC_DMA_RX_QUEUE_HP_RXDP__TYPE                                u_int32_t
1682 #define MAC_DMA_RX_QUEUE_HP_RXDP__READ                              0xffffffffU
1683 #define MAC_DMA_RX_QUEUE_HP_RXDP__WRITE                             0xffffffffU
1684
1685 #endif /* __MAC_DMA_RX_QUEUE_HP_RXDP_MACRO__ */
1686
1687
1688 /* macros for mac_dma_reg_block.MAC_DMA_RX_QUEUE_HP_RXDP */
1689 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_RX_QUEUE_HP_RXDP__NUM                 1
1690
1691 /* macros for BlueprintGlobalNameSpace::MAC_DMA_RX_QUEUE_LP_RXDP */
1692 #ifndef __MAC_DMA_RX_QUEUE_LP_RXDP_MACRO__
1693 #define __MAC_DMA_RX_QUEUE_LP_RXDP_MACRO__
1694
1695 /* macros for field ADDR */
1696 #define MAC_DMA_RX_QUEUE_LP_RXDP__ADDR__SHIFT                                 0
1697 #define MAC_DMA_RX_QUEUE_LP_RXDP__ADDR__WIDTH                                32
1698 #define MAC_DMA_RX_QUEUE_LP_RXDP__ADDR__MASK                        0xffffffffU
1699 #define MAC_DMA_RX_QUEUE_LP_RXDP__ADDR__READ(src) \
1700                     (u_int32_t)(src)\
1701                     & 0xffffffffU
1702 #define MAC_DMA_RX_QUEUE_LP_RXDP__ADDR__WRITE(src) \
1703                     ((u_int32_t)(src)\
1704                     & 0xffffffffU)
1705 #define MAC_DMA_RX_QUEUE_LP_RXDP__ADDR__MODIFY(dst, src) \
1706                     (dst) = ((dst) &\
1707                     ~0xffffffffU) | ((u_int32_t)(src) &\
1708                     0xffffffffU)
1709 #define MAC_DMA_RX_QUEUE_LP_RXDP__ADDR__VERIFY(src) \
1710                     (!(((u_int32_t)(src)\
1711                     & ~0xffffffffU)))
1712 #define MAC_DMA_RX_QUEUE_LP_RXDP__TYPE                                u_int32_t
1713 #define MAC_DMA_RX_QUEUE_LP_RXDP__READ                              0xffffffffU
1714 #define MAC_DMA_RX_QUEUE_LP_RXDP__WRITE                             0xffffffffU
1715
1716 #endif /* __MAC_DMA_RX_QUEUE_LP_RXDP_MACRO__ */
1717
1718
1719 /* macros for mac_dma_reg_block.MAC_DMA_RX_QUEUE_LP_RXDP */
1720 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_RX_QUEUE_LP_RXDP__NUM                 1
1721
1722 /* macros for BlueprintGlobalNameSpace::MAC_DMA_ISR_P */
1723 #ifndef __MAC_DMA_ISR_P_MACRO__
1724 #define __MAC_DMA_ISR_P_MACRO__
1725
1726 /* macros for field DATA */
1727 #define MAC_DMA_ISR_P__DATA__SHIFT                                            0
1728 #define MAC_DMA_ISR_P__DATA__WIDTH                                           32
1729 #define MAC_DMA_ISR_P__DATA__MASK                                   0xffffffffU
1730 #define MAC_DMA_ISR_P__DATA__READ(src)           (u_int32_t)(src) & 0xffffffffU
1731 #define MAC_DMA_ISR_P__DATA__WRITE(src)        ((u_int32_t)(src) & 0xffffffffU)
1732 #define MAC_DMA_ISR_P__DATA__MODIFY(dst, src) \
1733                     (dst) = ((dst) &\
1734                     ~0xffffffffU) | ((u_int32_t)(src) &\
1735                     0xffffffffU)
1736 #define MAC_DMA_ISR_P__DATA__VERIFY(src) (!(((u_int32_t)(src) & ~0xffffffffU)))
1737 #define MAC_DMA_ISR_P__TYPE                                           u_int32_t
1738 #define MAC_DMA_ISR_P__READ                                         0xffffffffU
1739 #define MAC_DMA_ISR_P__WRITE                                        0xffffffffU
1740
1741 #endif /* __MAC_DMA_ISR_P_MACRO__ */
1742
1743
1744 /* macros for mac_dma_reg_block.MAC_DMA_ISR_P */
1745 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_ISR_P__NUM                            1
1746
1747 /* macros for BlueprintGlobalNameSpace::MAC_DMA_ISR_S0 */
1748 #ifndef __MAC_DMA_ISR_S0_MACRO__
1749 #define __MAC_DMA_ISR_S0_MACRO__
1750
1751 /* macros for field DATA */
1752 #define MAC_DMA_ISR_S0__DATA__SHIFT                                           0
1753 #define MAC_DMA_ISR_S0__DATA__WIDTH                                          32
1754 #define MAC_DMA_ISR_S0__DATA__MASK                                  0xffffffffU
1755 #define MAC_DMA_ISR_S0__DATA__READ(src)          (u_int32_t)(src) & 0xffffffffU
1756 #define MAC_DMA_ISR_S0__DATA__WRITE(src)       ((u_int32_t)(src) & 0xffffffffU)
1757 #define MAC_DMA_ISR_S0__DATA__MODIFY(dst, src) \
1758                     (dst) = ((dst) &\
1759                     ~0xffffffffU) | ((u_int32_t)(src) &\
1760                     0xffffffffU)
1761 #define MAC_DMA_ISR_S0__DATA__VERIFY(src) \
1762                     (!(((u_int32_t)(src)\
1763                     & ~0xffffffffU)))
1764 #define MAC_DMA_ISR_S0__TYPE                                          u_int32_t
1765 #define MAC_DMA_ISR_S0__READ                                        0xffffffffU
1766 #define MAC_DMA_ISR_S0__WRITE                                       0xffffffffU
1767
1768 #endif /* __MAC_DMA_ISR_S0_MACRO__ */
1769
1770
1771 /* macros for mac_dma_reg_block.MAC_DMA_ISR_S0 */
1772 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_ISR_S0__NUM                           1
1773
1774 /* macros for BlueprintGlobalNameSpace::MAC_DMA_ISR_S1 */
1775 #ifndef __MAC_DMA_ISR_S1_MACRO__
1776 #define __MAC_DMA_ISR_S1_MACRO__
1777
1778 /* macros for field DATA */
1779 #define MAC_DMA_ISR_S1__DATA__SHIFT                                           0
1780 #define MAC_DMA_ISR_S1__DATA__WIDTH                                          32
1781 #define MAC_DMA_ISR_S1__DATA__MASK                                  0xffffffffU
1782 #define MAC_DMA_ISR_S1__DATA__READ(src)          (u_int32_t)(src) & 0xffffffffU
1783 #define MAC_DMA_ISR_S1__DATA__WRITE(src)       ((u_int32_t)(src) & 0xffffffffU)
1784 #define MAC_DMA_ISR_S1__DATA__MODIFY(dst, src) \
1785                     (dst) = ((dst) &\
1786                     ~0xffffffffU) | ((u_int32_t)(src) &\
1787                     0xffffffffU)
1788 #define MAC_DMA_ISR_S1__DATA__VERIFY(src) \
1789                     (!(((u_int32_t)(src)\
1790                     & ~0xffffffffU)))
1791 #define MAC_DMA_ISR_S1__TYPE                                          u_int32_t
1792 #define MAC_DMA_ISR_S1__READ                                        0xffffffffU
1793 #define MAC_DMA_ISR_S1__WRITE                                       0xffffffffU
1794
1795 #endif /* __MAC_DMA_ISR_S1_MACRO__ */
1796
1797
1798 /* macros for mac_dma_reg_block.MAC_DMA_ISR_S1 */
1799 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_ISR_S1__NUM                           1
1800
1801 /* macros for BlueprintGlobalNameSpace::MAC_DMA_ISR_S2 */
1802 #ifndef __MAC_DMA_ISR_S2_MACRO__
1803 #define __MAC_DMA_ISR_S2_MACRO__
1804
1805 /* macros for field DATA */
1806 #define MAC_DMA_ISR_S2__DATA__SHIFT                                           0
1807 #define MAC_DMA_ISR_S2__DATA__WIDTH                                          32
1808 #define MAC_DMA_ISR_S2__DATA__MASK                                  0xffffffffU
1809 #define MAC_DMA_ISR_S2__DATA__READ(src)          (u_int32_t)(src) & 0xffffffffU
1810 #define MAC_DMA_ISR_S2__DATA__WRITE(src)       ((u_int32_t)(src) & 0xffffffffU)
1811 #define MAC_DMA_ISR_S2__DATA__MODIFY(dst, src) \
1812                     (dst) = ((dst) &\
1813                     ~0xffffffffU) | ((u_int32_t)(src) &\
1814                     0xffffffffU)
1815 #define MAC_DMA_ISR_S2__DATA__VERIFY(src) \
1816                     (!(((u_int32_t)(src)\
1817                     & ~0xffffffffU)))
1818 #define MAC_DMA_ISR_S2__TYPE                                          u_int32_t
1819 #define MAC_DMA_ISR_S2__READ                                        0xffffffffU
1820 #define MAC_DMA_ISR_S2__WRITE                                       0xffffffffU
1821
1822 #endif /* __MAC_DMA_ISR_S2_MACRO__ */
1823
1824
1825 /* macros for mac_dma_reg_block.MAC_DMA_ISR_S2 */
1826 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_ISR_S2__NUM                           1
1827
1828 /* macros for BlueprintGlobalNameSpace::MAC_DMA_ISR_S3 */
1829 #ifndef __MAC_DMA_ISR_S3_MACRO__
1830 #define __MAC_DMA_ISR_S3_MACRO__
1831
1832 /* macros for field DATA */
1833 #define MAC_DMA_ISR_S3__DATA__SHIFT                                           0
1834 #define MAC_DMA_ISR_S3__DATA__WIDTH                                          32
1835 #define MAC_DMA_ISR_S3__DATA__MASK                                  0xffffffffU
1836 #define MAC_DMA_ISR_S3__DATA__READ(src)          (u_int32_t)(src) & 0xffffffffU
1837 #define MAC_DMA_ISR_S3__DATA__WRITE(src)       ((u_int32_t)(src) & 0xffffffffU)
1838 #define MAC_DMA_ISR_S3__DATA__MODIFY(dst, src) \
1839                     (dst) = ((dst) &\
1840                     ~0xffffffffU) | ((u_int32_t)(src) &\
1841                     0xffffffffU)
1842 #define MAC_DMA_ISR_S3__DATA__VERIFY(src) \
1843                     (!(((u_int32_t)(src)\
1844                     & ~0xffffffffU)))
1845 #define MAC_DMA_ISR_S3__TYPE                                          u_int32_t
1846 #define MAC_DMA_ISR_S3__READ                                        0xffffffffU
1847 #define MAC_DMA_ISR_S3__WRITE                                       0xffffffffU
1848
1849 #endif /* __MAC_DMA_ISR_S3_MACRO__ */
1850
1851
1852 /* macros for mac_dma_reg_block.MAC_DMA_ISR_S3 */
1853 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_ISR_S3__NUM                           1
1854
1855 /* macros for BlueprintGlobalNameSpace::MAC_DMA_ISR_S4 */
1856 #ifndef __MAC_DMA_ISR_S4_MACRO__
1857 #define __MAC_DMA_ISR_S4_MACRO__
1858
1859 /* macros for field DATA */
1860 #define MAC_DMA_ISR_S4__DATA__SHIFT                                           0
1861 #define MAC_DMA_ISR_S4__DATA__WIDTH                                          32
1862 #define MAC_DMA_ISR_S4__DATA__MASK                                  0xffffffffU
1863 #define MAC_DMA_ISR_S4__DATA__READ(src)          (u_int32_t)(src) & 0xffffffffU
1864 #define MAC_DMA_ISR_S4__DATA__WRITE(src)       ((u_int32_t)(src) & 0xffffffffU)
1865 #define MAC_DMA_ISR_S4__DATA__MODIFY(dst, src) \
1866                     (dst) = ((dst) &\
1867                     ~0xffffffffU) | ((u_int32_t)(src) &\
1868                     0xffffffffU)
1869 #define MAC_DMA_ISR_S4__DATA__VERIFY(src) \
1870                     (!(((u_int32_t)(src)\
1871                     & ~0xffffffffU)))
1872 #define MAC_DMA_ISR_S4__TYPE                                          u_int32_t
1873 #define MAC_DMA_ISR_S4__READ                                        0xffffffffU
1874 #define MAC_DMA_ISR_S4__WRITE                                       0xffffffffU
1875
1876 #endif /* __MAC_DMA_ISR_S4_MACRO__ */
1877
1878
1879 /* macros for mac_dma_reg_block.MAC_DMA_ISR_S4 */
1880 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_ISR_S4__NUM                           1
1881
1882 /* macros for BlueprintGlobalNameSpace::MAC_DMA_ISR_S5 */
1883 #ifndef __MAC_DMA_ISR_S5_MACRO__
1884 #define __MAC_DMA_ISR_S5_MACRO__
1885
1886 /* macros for field DATA */
1887 #define MAC_DMA_ISR_S5__DATA__SHIFT                                           0
1888 #define MAC_DMA_ISR_S5__DATA__WIDTH                                          32
1889 #define MAC_DMA_ISR_S5__DATA__MASK                                  0xffffffffU
1890 #define MAC_DMA_ISR_S5__DATA__READ(src)          (u_int32_t)(src) & 0xffffffffU
1891 #define MAC_DMA_ISR_S5__DATA__WRITE(src)       ((u_int32_t)(src) & 0xffffffffU)
1892 #define MAC_DMA_ISR_S5__DATA__MODIFY(dst, src) \
1893                     (dst) = ((dst) &\
1894                     ~0xffffffffU) | ((u_int32_t)(src) &\
1895                     0xffffffffU)
1896 #define MAC_DMA_ISR_S5__DATA__VERIFY(src) \
1897                     (!(((u_int32_t)(src)\
1898                     & ~0xffffffffU)))
1899 #define MAC_DMA_ISR_S5__TYPE                                          u_int32_t
1900 #define MAC_DMA_ISR_S5__READ                                        0xffffffffU
1901 #define MAC_DMA_ISR_S5__WRITE                                       0xffffffffU
1902
1903 #endif /* __MAC_DMA_ISR_S5_MACRO__ */
1904
1905
1906 /* macros for mac_dma_reg_block.MAC_DMA_ISR_S5 */
1907 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_ISR_S5__NUM                           1
1908
1909 /* macros for BlueprintGlobalNameSpace::MAC_DMA_IMR_P */
1910 #ifndef __MAC_DMA_IMR_P_MACRO__
1911 #define __MAC_DMA_IMR_P_MACRO__
1912
1913 /* macros for field MASK */
1914 #define MAC_DMA_IMR_P__MASK__SHIFT                                            0
1915 #define MAC_DMA_IMR_P__MASK__WIDTH                                           32
1916 #define MAC_DMA_IMR_P__MASK__MASK                                   0xffffffffU
1917 #define MAC_DMA_IMR_P__MASK__READ(src)           (u_int32_t)(src) & 0xffffffffU
1918 #define MAC_DMA_IMR_P__MASK__WRITE(src)        ((u_int32_t)(src) & 0xffffffffU)
1919 #define MAC_DMA_IMR_P__MASK__MODIFY(dst, src) \
1920                     (dst) = ((dst) &\
1921                     ~0xffffffffU) | ((u_int32_t)(src) &\
1922                     0xffffffffU)
1923 #define MAC_DMA_IMR_P__MASK__VERIFY(src) (!(((u_int32_t)(src) & ~0xffffffffU)))
1924 #define MAC_DMA_IMR_P__TYPE                                           u_int32_t
1925 #define MAC_DMA_IMR_P__READ                                         0xffffffffU
1926 #define MAC_DMA_IMR_P__WRITE                                        0xffffffffU
1927
1928 #endif /* __MAC_DMA_IMR_P_MACRO__ */
1929
1930
1931 /* macros for mac_dma_reg_block.MAC_DMA_IMR_P */
1932 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_IMR_P__NUM                            1
1933
1934 /* macros for BlueprintGlobalNameSpace::MAC_DMA_IMR_S0 */
1935 #ifndef __MAC_DMA_IMR_S0_MACRO__
1936 #define __MAC_DMA_IMR_S0_MACRO__
1937
1938 /* macros for field MASK */
1939 #define MAC_DMA_IMR_S0__MASK__SHIFT                                           0
1940 #define MAC_DMA_IMR_S0__MASK__WIDTH                                          32
1941 #define MAC_DMA_IMR_S0__MASK__MASK                                  0xffffffffU
1942 #define MAC_DMA_IMR_S0__MASK__READ(src)          (u_int32_t)(src) & 0xffffffffU
1943 #define MAC_DMA_IMR_S0__MASK__WRITE(src)       ((u_int32_t)(src) & 0xffffffffU)
1944 #define MAC_DMA_IMR_S0__MASK__MODIFY(dst, src) \
1945                     (dst) = ((dst) &\
1946                     ~0xffffffffU) | ((u_int32_t)(src) &\
1947                     0xffffffffU)
1948 #define MAC_DMA_IMR_S0__MASK__VERIFY(src) \
1949                     (!(((u_int32_t)(src)\
1950                     & ~0xffffffffU)))
1951 #define MAC_DMA_IMR_S0__TYPE                                          u_int32_t
1952 #define MAC_DMA_IMR_S0__READ                                        0xffffffffU
1953 #define MAC_DMA_IMR_S0__WRITE                                       0xffffffffU
1954
1955 #endif /* __MAC_DMA_IMR_S0_MACRO__ */
1956
1957
1958 /* macros for mac_dma_reg_block.MAC_DMA_IMR_S0 */
1959 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_IMR_S0__NUM                           1
1960
1961 /* macros for BlueprintGlobalNameSpace::MAC_DMA_IMR_S1 */
1962 #ifndef __MAC_DMA_IMR_S1_MACRO__
1963 #define __MAC_DMA_IMR_S1_MACRO__
1964
1965 /* macros for field DATA */
1966 #define MAC_DMA_IMR_S1__DATA__SHIFT                                           0
1967 #define MAC_DMA_IMR_S1__DATA__WIDTH                                          32
1968 #define MAC_DMA_IMR_S1__DATA__MASK                                  0xffffffffU
1969 #define MAC_DMA_IMR_S1__DATA__READ(src)          (u_int32_t)(src) & 0xffffffffU
1970 #define MAC_DMA_IMR_S1__DATA__WRITE(src)       ((u_int32_t)(src) & 0xffffffffU)
1971 #define MAC_DMA_IMR_S1__DATA__MODIFY(dst, src) \
1972                     (dst) = ((dst) &\
1973                     ~0xffffffffU) | ((u_int32_t)(src) &\
1974                     0xffffffffU)
1975 #define MAC_DMA_IMR_S1__DATA__VERIFY(src) \
1976                     (!(((u_int32_t)(src)\
1977                     & ~0xffffffffU)))
1978 #define MAC_DMA_IMR_S1__TYPE                                          u_int32_t
1979 #define MAC_DMA_IMR_S1__READ                                        0xffffffffU
1980 #define MAC_DMA_IMR_S1__WRITE                                       0xffffffffU
1981
1982 #endif /* __MAC_DMA_IMR_S1_MACRO__ */
1983
1984
1985 /* macros for mac_dma_reg_block.MAC_DMA_IMR_S1 */
1986 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_IMR_S1__NUM                           1
1987
1988 /* macros for BlueprintGlobalNameSpace::MAC_DMA_IMR_S2 */
1989 #ifndef __MAC_DMA_IMR_S2_MACRO__
1990 #define __MAC_DMA_IMR_S2_MACRO__
1991
1992 /* macros for field MASK */
1993 #define MAC_DMA_IMR_S2__MASK__SHIFT                                           0
1994 #define MAC_DMA_IMR_S2__MASK__WIDTH                                          32
1995 #define MAC_DMA_IMR_S2__MASK__MASK                                  0xffffffffU
1996 #define MAC_DMA_IMR_S2__MASK__READ(src)          (u_int32_t)(src) & 0xffffffffU
1997 #define MAC_DMA_IMR_S2__MASK__WRITE(src)       ((u_int32_t)(src) & 0xffffffffU)
1998 #define MAC_DMA_IMR_S2__MASK__MODIFY(dst, src) \
1999                     (dst) = ((dst) &\
2000                     ~0xffffffffU) | ((u_int32_t)(src) &\
2001                     0xffffffffU)
2002 #define MAC_DMA_IMR_S2__MASK__VERIFY(src) \
2003                     (!(((u_int32_t)(src)\
2004                     & ~0xffffffffU)))
2005 #define MAC_DMA_IMR_S2__TYPE                                          u_int32_t
2006 #define MAC_DMA_IMR_S2__READ                                        0xffffffffU
2007 #define MAC_DMA_IMR_S2__WRITE                                       0xffffffffU
2008
2009 #endif /* __MAC_DMA_IMR_S2_MACRO__ */
2010
2011
2012 /* macros for mac_dma_reg_block.MAC_DMA_IMR_S2 */
2013 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_IMR_S2__NUM                           1
2014
2015 /* macros for BlueprintGlobalNameSpace::MAC_DMA_IMR_S3 */
2016 #ifndef __MAC_DMA_IMR_S3_MACRO__
2017 #define __MAC_DMA_IMR_S3_MACRO__
2018
2019 /* macros for field MASK */
2020 #define MAC_DMA_IMR_S3__MASK__SHIFT                                           0
2021 #define MAC_DMA_IMR_S3__MASK__WIDTH                                          32
2022 #define MAC_DMA_IMR_S3__MASK__MASK                                  0xffffffffU
2023 #define MAC_DMA_IMR_S3__MASK__READ(src)          (u_int32_t)(src) & 0xffffffffU
2024 #define MAC_DMA_IMR_S3__MASK__WRITE(src)       ((u_int32_t)(src) & 0xffffffffU)
2025 #define MAC_DMA_IMR_S3__MASK__MODIFY(dst, src) \
2026                     (dst) = ((dst) &\
2027                     ~0xffffffffU) | ((u_int32_t)(src) &\
2028                     0xffffffffU)
2029 #define MAC_DMA_IMR_S3__MASK__VERIFY(src) \
2030                     (!(((u_int32_t)(src)\
2031                     & ~0xffffffffU)))
2032 #define MAC_DMA_IMR_S3__TYPE                                          u_int32_t
2033 #define MAC_DMA_IMR_S3__READ                                        0xffffffffU
2034 #define MAC_DMA_IMR_S3__WRITE                                       0xffffffffU
2035
2036 #endif /* __MAC_DMA_IMR_S3_MACRO__ */
2037
2038
2039 /* macros for mac_dma_reg_block.MAC_DMA_IMR_S3 */
2040 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_IMR_S3__NUM                           1
2041
2042 /* macros for BlueprintGlobalNameSpace::MAC_DMA_IMR_S4 */
2043 #ifndef __MAC_DMA_IMR_S4_MACRO__
2044 #define __MAC_DMA_IMR_S4_MACRO__
2045
2046 /* macros for field MASK */
2047 #define MAC_DMA_IMR_S4__MASK__SHIFT                                           0
2048 #define MAC_DMA_IMR_S4__MASK__WIDTH                                          32
2049 #define MAC_DMA_IMR_S4__MASK__MASK                                  0xffffffffU
2050 #define MAC_DMA_IMR_S4__MASK__READ(src)          (u_int32_t)(src) & 0xffffffffU
2051 #define MAC_DMA_IMR_S4__MASK__WRITE(src)       ((u_int32_t)(src) & 0xffffffffU)
2052 #define MAC_DMA_IMR_S4__MASK__MODIFY(dst, src) \
2053                     (dst) = ((dst) &\
2054                     ~0xffffffffU) | ((u_int32_t)(src) &\
2055                     0xffffffffU)
2056 #define MAC_DMA_IMR_S4__MASK__VERIFY(src) \
2057                     (!(((u_int32_t)(src)\
2058                     & ~0xffffffffU)))
2059 #define MAC_DMA_IMR_S4__TYPE                                          u_int32_t
2060 #define MAC_DMA_IMR_S4__READ                                        0xffffffffU
2061 #define MAC_DMA_IMR_S4__WRITE                                       0xffffffffU
2062
2063 #endif /* __MAC_DMA_IMR_S4_MACRO__ */
2064
2065
2066 /* macros for mac_dma_reg_block.MAC_DMA_IMR_S4 */
2067 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_IMR_S4__NUM                           1
2068
2069 /* macros for BlueprintGlobalNameSpace::MAC_DMA_IMR_S5 */
2070 #ifndef __MAC_DMA_IMR_S5_MACRO__
2071 #define __MAC_DMA_IMR_S5_MACRO__
2072
2073 /* macros for field MASK */
2074 #define MAC_DMA_IMR_S5__MASK__SHIFT                                           0
2075 #define MAC_DMA_IMR_S5__MASK__WIDTH                                          32
2076 #define MAC_DMA_IMR_S5__MASK__MASK                                  0xffffffffU
2077 #define MAC_DMA_IMR_S5__MASK__READ(src)          (u_int32_t)(src) & 0xffffffffU
2078 #define MAC_DMA_IMR_S5__MASK__WRITE(src)       ((u_int32_t)(src) & 0xffffffffU)
2079 #define MAC_DMA_IMR_S5__MASK__MODIFY(dst, src) \
2080                     (dst) = ((dst) &\
2081                     ~0xffffffffU) | ((u_int32_t)(src) &\
2082                     0xffffffffU)
2083 #define MAC_DMA_IMR_S5__MASK__VERIFY(src) \
2084                     (!(((u_int32_t)(src)\
2085                     & ~0xffffffffU)))
2086 #define MAC_DMA_IMR_S5__TYPE                                          u_int32_t
2087 #define MAC_DMA_IMR_S5__READ                                        0xffffffffU
2088 #define MAC_DMA_IMR_S5__WRITE                                       0xffffffffU
2089
2090 #endif /* __MAC_DMA_IMR_S5_MACRO__ */
2091
2092
2093 /* macros for mac_dma_reg_block.MAC_DMA_IMR_S5 */
2094 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_IMR_S5__NUM                           1
2095
2096 /* macros for BlueprintGlobalNameSpace::MAC_DMA_ISR_P_RAC */
2097 #ifndef __MAC_DMA_ISR_P_RAC_MACRO__
2098 #define __MAC_DMA_ISR_P_RAC_MACRO__
2099
2100 /* macros for field DATA */
2101 #define MAC_DMA_ISR_P_RAC__DATA__SHIFT                                        0
2102 #define MAC_DMA_ISR_P_RAC__DATA__WIDTH                                       32
2103 #define MAC_DMA_ISR_P_RAC__DATA__MASK                               0xffffffffU
2104 #define MAC_DMA_ISR_P_RAC__DATA__READ(src)       (u_int32_t)(src) & 0xffffffffU
2105 #define MAC_DMA_ISR_P_RAC__TYPE                                       u_int32_t
2106 #define MAC_DMA_ISR_P_RAC__READ                                     0xffffffffU
2107
2108 #endif /* __MAC_DMA_ISR_P_RAC_MACRO__ */
2109
2110
2111 /* macros for mac_dma_reg_block.MAC_DMA_ISR_P_RAC */
2112 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_ISR_P_RAC__NUM                        1
2113
2114 /* macros for BlueprintGlobalNameSpace::MAC_DMA_ISR_S0_S */
2115 #ifndef __MAC_DMA_ISR_S0_S_MACRO__
2116 #define __MAC_DMA_ISR_S0_S_MACRO__
2117
2118 /* macros for field SHADOW */
2119 #define MAC_DMA_ISR_S0_S__SHADOW__SHIFT                                       0
2120 #define MAC_DMA_ISR_S0_S__SHADOW__WIDTH                                      32
2121 #define MAC_DMA_ISR_S0_S__SHADOW__MASK                              0xffffffffU
2122 #define MAC_DMA_ISR_S0_S__SHADOW__READ(src)      (u_int32_t)(src) & 0xffffffffU
2123 #define MAC_DMA_ISR_S0_S__TYPE                                        u_int32_t
2124 #define MAC_DMA_ISR_S0_S__READ                                      0xffffffffU
2125
2126 #endif /* __MAC_DMA_ISR_S0_S_MACRO__ */
2127
2128
2129 /* macros for mac_dma_reg_block.MAC_DMA_ISR_S0_S */
2130 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_ISR_S0_S__NUM                         1
2131
2132 /* macros for BlueprintGlobalNameSpace::MAC_DMA_ISR_S1_S */
2133 #ifndef __MAC_DMA_ISR_S1_S_MACRO__
2134 #define __MAC_DMA_ISR_S1_S_MACRO__
2135
2136 /* macros for field SHADOW */
2137 #define MAC_DMA_ISR_S1_S__SHADOW__SHIFT                                       0
2138 #define MAC_DMA_ISR_S1_S__SHADOW__WIDTH                                      32
2139 #define MAC_DMA_ISR_S1_S__SHADOW__MASK                              0xffffffffU
2140 #define MAC_DMA_ISR_S1_S__SHADOW__READ(src)      (u_int32_t)(src) & 0xffffffffU
2141 #define MAC_DMA_ISR_S1_S__TYPE                                        u_int32_t
2142 #define MAC_DMA_ISR_S1_S__READ                                      0xffffffffU
2143
2144 #endif /* __MAC_DMA_ISR_S1_S_MACRO__ */
2145
2146
2147 /* macros for mac_dma_reg_block.MAC_DMA_ISR_S1_S */
2148 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_ISR_S1_S__NUM                         1
2149
2150 /* macros for BlueprintGlobalNameSpace::MAC_DMA_ISR_S2_S */
2151 #ifndef __MAC_DMA_ISR_S2_S_MACRO__
2152 #define __MAC_DMA_ISR_S2_S_MACRO__
2153
2154 /* macros for field SHADOW */
2155 #define MAC_DMA_ISR_S2_S__SHADOW__SHIFT                                       0
2156 #define MAC_DMA_ISR_S2_S__SHADOW__WIDTH                                      32
2157 #define MAC_DMA_ISR_S2_S__SHADOW__MASK                              0xffffffffU
2158 #define MAC_DMA_ISR_S2_S__SHADOW__READ(src)      (u_int32_t)(src) & 0xffffffffU
2159 #define MAC_DMA_ISR_S2_S__TYPE                                        u_int32_t
2160 #define MAC_DMA_ISR_S2_S__READ                                      0xffffffffU
2161
2162 #endif /* __MAC_DMA_ISR_S2_S_MACRO__ */
2163
2164
2165 /* macros for mac_dma_reg_block.MAC_DMA_ISR_S2_S */
2166 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_ISR_S2_S__NUM                         1
2167
2168 /* macros for BlueprintGlobalNameSpace::MAC_DMA_ISR_S3_S */
2169 #ifndef __MAC_DMA_ISR_S3_S_MACRO__
2170 #define __MAC_DMA_ISR_S3_S_MACRO__
2171
2172 /* macros for field SHADOW */
2173 #define MAC_DMA_ISR_S3_S__SHADOW__SHIFT                                       0
2174 #define MAC_DMA_ISR_S3_S__SHADOW__WIDTH                                      32
2175 #define MAC_DMA_ISR_S3_S__SHADOW__MASK                              0xffffffffU
2176 #define MAC_DMA_ISR_S3_S__SHADOW__READ(src)      (u_int32_t)(src) & 0xffffffffU
2177 #define MAC_DMA_ISR_S3_S__TYPE                                        u_int32_t
2178 #define MAC_DMA_ISR_S3_S__READ                                      0xffffffffU
2179
2180 #endif /* __MAC_DMA_ISR_S3_S_MACRO__ */
2181
2182
2183 /* macros for mac_dma_reg_block.MAC_DMA_ISR_S3_S */
2184 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_ISR_S3_S__NUM                         1
2185
2186 /* macros for BlueprintGlobalNameSpace::MAC_DMA_ISR_S4_S */
2187 #ifndef __MAC_DMA_ISR_S4_S_MACRO__
2188 #define __MAC_DMA_ISR_S4_S_MACRO__
2189
2190 /* macros for field SHADOW */
2191 #define MAC_DMA_ISR_S4_S__SHADOW__SHIFT                                       0
2192 #define MAC_DMA_ISR_S4_S__SHADOW__WIDTH                                      32
2193 #define MAC_DMA_ISR_S4_S__SHADOW__MASK                              0xffffffffU
2194 #define MAC_DMA_ISR_S4_S__SHADOW__READ(src)      (u_int32_t)(src) & 0xffffffffU
2195 #define MAC_DMA_ISR_S4_S__TYPE                                        u_int32_t
2196 #define MAC_DMA_ISR_S4_S__READ                                      0xffffffffU
2197
2198 #endif /* __MAC_DMA_ISR_S4_S_MACRO__ */
2199
2200
2201 /* macros for mac_dma_reg_block.MAC_DMA_ISR_S4_S */
2202 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_ISR_S4_S__NUM                         1
2203
2204 /* macros for BlueprintGlobalNameSpace::MAC_DMA_ISR_S5_S */
2205 #ifndef __MAC_DMA_ISR_S5_S_MACRO__
2206 #define __MAC_DMA_ISR_S5_S_MACRO__
2207
2208 /* macros for field SHADOW */
2209 #define MAC_DMA_ISR_S5_S__SHADOW__SHIFT                                       0
2210 #define MAC_DMA_ISR_S5_S__SHADOW__WIDTH                                      32
2211 #define MAC_DMA_ISR_S5_S__SHADOW__MASK                              0xffffffffU
2212 #define MAC_DMA_ISR_S5_S__SHADOW__READ(src)      (u_int32_t)(src) & 0xffffffffU
2213 #define MAC_DMA_ISR_S5_S__TYPE                                        u_int32_t
2214 #define MAC_DMA_ISR_S5_S__READ                                      0xffffffffU
2215
2216 #endif /* __MAC_DMA_ISR_S5_S_MACRO__ */
2217
2218
2219 /* macros for mac_dma_reg_block.MAC_DMA_ISR_S5_S */
2220 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_ISR_S5_S__NUM                         1
2221
2222 /* macros for BlueprintGlobalNameSpace::MAC_DMA_DMADBG_0 */
2223 #ifndef __MAC_DMA_DMADBG_0_MACRO__
2224 #define __MAC_DMA_DMADBG_0_MACRO__
2225
2226 /* macros for field DATA */
2227 #define MAC_DMA_DMADBG_0__DATA__SHIFT                                         0
2228 #define MAC_DMA_DMADBG_0__DATA__WIDTH                                        32
2229 #define MAC_DMA_DMADBG_0__DATA__MASK                                0xffffffffU
2230 #define MAC_DMA_DMADBG_0__DATA__READ(src)        (u_int32_t)(src) & 0xffffffffU
2231 #define MAC_DMA_DMADBG_0__TYPE                                        u_int32_t
2232 #define MAC_DMA_DMADBG_0__READ                                      0xffffffffU
2233
2234 #endif /* __MAC_DMA_DMADBG_0_MACRO__ */
2235
2236
2237 /* macros for mac_dma_reg_block.MAC_DMA_DMADBG_0 */
2238 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_DMADBG_0__NUM                         1
2239
2240 /* macros for BlueprintGlobalNameSpace::MAC_DMA_DMADBG_1 */
2241 #ifndef __MAC_DMA_DMADBG_1_MACRO__
2242 #define __MAC_DMA_DMADBG_1_MACRO__
2243
2244 /* macros for field DATA */
2245 #define MAC_DMA_DMADBG_1__DATA__SHIFT                                         0
2246 #define MAC_DMA_DMADBG_1__DATA__WIDTH                                        32
2247 #define MAC_DMA_DMADBG_1__DATA__MASK                                0xffffffffU
2248 #define MAC_DMA_DMADBG_1__DATA__READ(src)        (u_int32_t)(src) & 0xffffffffU
2249 #define MAC_DMA_DMADBG_1__TYPE                                        u_int32_t
2250 #define MAC_DMA_DMADBG_1__READ                                      0xffffffffU
2251
2252 #endif /* __MAC_DMA_DMADBG_1_MACRO__ */
2253
2254
2255 /* macros for mac_dma_reg_block.MAC_DMA_DMADBG_1 */
2256 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_DMADBG_1__NUM                         1
2257
2258 /* macros for BlueprintGlobalNameSpace::MAC_DMA_DMADBG_2 */
2259 #ifndef __MAC_DMA_DMADBG_2_MACRO__
2260 #define __MAC_DMA_DMADBG_2_MACRO__
2261
2262 /* macros for field DATA */
2263 #define MAC_DMA_DMADBG_2__DATA__SHIFT                                         0
2264 #define MAC_DMA_DMADBG_2__DATA__WIDTH                                        32
2265 #define MAC_DMA_DMADBG_2__DATA__MASK                                0xffffffffU
2266 #define MAC_DMA_DMADBG_2__DATA__READ(src)        (u_int32_t)(src) & 0xffffffffU
2267 #define MAC_DMA_DMADBG_2__TYPE                                        u_int32_t
2268 #define MAC_DMA_DMADBG_2__READ                                      0xffffffffU
2269
2270 #endif /* __MAC_DMA_DMADBG_2_MACRO__ */
2271
2272
2273 /* macros for mac_dma_reg_block.MAC_DMA_DMADBG_2 */
2274 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_DMADBG_2__NUM                         1
2275
2276 /* macros for BlueprintGlobalNameSpace::MAC_DMA_DMADBG_3 */
2277 #ifndef __MAC_DMA_DMADBG_3_MACRO__
2278 #define __MAC_DMA_DMADBG_3_MACRO__
2279
2280 /* macros for field DATA */
2281 #define MAC_DMA_DMADBG_3__DATA__SHIFT                                         0
2282 #define MAC_DMA_DMADBG_3__DATA__WIDTH                                        32
2283 #define MAC_DMA_DMADBG_3__DATA__MASK                                0xffffffffU
2284 #define MAC_DMA_DMADBG_3__DATA__READ(src)        (u_int32_t)(src) & 0xffffffffU
2285 #define MAC_DMA_DMADBG_3__TYPE                                        u_int32_t
2286 #define MAC_DMA_DMADBG_3__READ                                      0xffffffffU
2287
2288 #endif /* __MAC_DMA_DMADBG_3_MACRO__ */
2289
2290
2291 /* macros for mac_dma_reg_block.MAC_DMA_DMADBG_3 */
2292 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_DMADBG_3__NUM                         1
2293
2294 /* macros for BlueprintGlobalNameSpace::MAC_DMA_DMADBG_4 */
2295 #ifndef __MAC_DMA_DMADBG_4_MACRO__
2296 #define __MAC_DMA_DMADBG_4_MACRO__
2297
2298 /* macros for field DATA */
2299 #define MAC_DMA_DMADBG_4__DATA__SHIFT                                         0
2300 #define MAC_DMA_DMADBG_4__DATA__WIDTH                                        32
2301 #define MAC_DMA_DMADBG_4__DATA__MASK                                0xffffffffU
2302 #define MAC_DMA_DMADBG_4__DATA__READ(src)        (u_int32_t)(src) & 0xffffffffU
2303 #define MAC_DMA_DMADBG_4__TYPE                                        u_int32_t
2304 #define MAC_DMA_DMADBG_4__READ                                      0xffffffffU
2305
2306 #endif /* __MAC_DMA_DMADBG_4_MACRO__ */
2307
2308
2309 /* macros for mac_dma_reg_block.MAC_DMA_DMADBG_4 */
2310 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_DMADBG_4__NUM                         1
2311
2312 /* macros for BlueprintGlobalNameSpace::MAC_DMA_DMADBG_5 */
2313 #ifndef __MAC_DMA_DMADBG_5_MACRO__
2314 #define __MAC_DMA_DMADBG_5_MACRO__
2315
2316 /* macros for field DATA */
2317 #define MAC_DMA_DMADBG_5__DATA__SHIFT                                         0
2318 #define MAC_DMA_DMADBG_5__DATA__WIDTH                                        32
2319 #define MAC_DMA_DMADBG_5__DATA__MASK                                0xffffffffU
2320 #define MAC_DMA_DMADBG_5__DATA__READ(src)        (u_int32_t)(src) & 0xffffffffU
2321 #define MAC_DMA_DMADBG_5__TYPE                                        u_int32_t
2322 #define MAC_DMA_DMADBG_5__READ                                      0xffffffffU
2323
2324 #endif /* __MAC_DMA_DMADBG_5_MACRO__ */
2325
2326
2327 /* macros for mac_dma_reg_block.MAC_DMA_DMADBG_5 */
2328 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_DMADBG_5__NUM                         1
2329
2330 /* macros for BlueprintGlobalNameSpace::MAC_DMA_DMADBG_6 */
2331 #ifndef __MAC_DMA_DMADBG_6_MACRO__
2332 #define __MAC_DMA_DMADBG_6_MACRO__
2333
2334 /* macros for field DATA */
2335 #define MAC_DMA_DMADBG_6__DATA__SHIFT                                         0
2336 #define MAC_DMA_DMADBG_6__DATA__WIDTH                                        32
2337 #define MAC_DMA_DMADBG_6__DATA__MASK                                0xffffffffU
2338 #define MAC_DMA_DMADBG_6__DATA__READ(src)        (u_int32_t)(src) & 0xffffffffU
2339 #define MAC_DMA_DMADBG_6__TYPE                                        u_int32_t
2340 #define MAC_DMA_DMADBG_6__READ                                      0xffffffffU
2341
2342 #endif /* __MAC_DMA_DMADBG_6_MACRO__ */
2343
2344
2345 /* macros for mac_dma_reg_block.MAC_DMA_DMADBG_6 */
2346 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_DMADBG_6__NUM                         1
2347
2348 /* macros for BlueprintGlobalNameSpace::MAC_DMA_DMADBG_7 */
2349 #ifndef __MAC_DMA_DMADBG_7_MACRO__
2350 #define __MAC_DMA_DMADBG_7_MACRO__
2351
2352 /* macros for field DATA */
2353 #define MAC_DMA_DMADBG_7__DATA__SHIFT                                         0
2354 #define MAC_DMA_DMADBG_7__DATA__WIDTH                                        32
2355 #define MAC_DMA_DMADBG_7__DATA__MASK                                0xffffffffU
2356 #define MAC_DMA_DMADBG_7__DATA__READ(src)        (u_int32_t)(src) & 0xffffffffU
2357 #define MAC_DMA_DMADBG_7__TYPE                                        u_int32_t
2358 #define MAC_DMA_DMADBG_7__READ                                      0xffffffffU
2359
2360 #endif /* __MAC_DMA_DMADBG_7_MACRO__ */
2361
2362
2363 /* macros for mac_dma_reg_block.MAC_DMA_DMADBG_7 */
2364 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_DMADBG_7__NUM                         1
2365
2366 /* macros for BlueprintGlobalNameSpace::MAC_DMA_QCU_TXDP_REMAINING_QCU_7_0 */
2367 #ifndef __MAC_DMA_QCU_TXDP_REMAINING_QCU_7_0_MACRO__
2368 #define __MAC_DMA_QCU_TXDP_REMAINING_QCU_7_0_MACRO__
2369
2370 /* macros for field DATA */
2371 #define MAC_DMA_QCU_TXDP_REMAINING_QCU_7_0__DATA__SHIFT                       0
2372 #define MAC_DMA_QCU_TXDP_REMAINING_QCU_7_0__DATA__WIDTH                      32
2373 #define MAC_DMA_QCU_TXDP_REMAINING_QCU_7_0__DATA__MASK              0xffffffffU
2374 #define MAC_DMA_QCU_TXDP_REMAINING_QCU_7_0__DATA__READ(src) \
2375                     (u_int32_t)(src)\
2376                     & 0xffffffffU
2377 #define MAC_DMA_QCU_TXDP_REMAINING_QCU_7_0__TYPE                      u_int32_t
2378 #define MAC_DMA_QCU_TXDP_REMAINING_QCU_7_0__READ                    0xffffffffU
2379
2380 #endif /* __MAC_DMA_QCU_TXDP_REMAINING_QCU_7_0_MACRO__ */
2381
2382
2383 /* macros for mac_dma_reg_block.MAC_DMA_QCU_TXDP_REMAINING_QCU_7_0 */
2384 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_QCU_TXDP_REMAINING_QCU_7_0__NUM       1
2385
2386 /* macros for BlueprintGlobalNameSpace::MAC_DMA_QCU_TXDP_REMAINING_QCU_9_8 */
2387 #ifndef __MAC_DMA_QCU_TXDP_REMAINING_QCU_9_8_MACRO__
2388 #define __MAC_DMA_QCU_TXDP_REMAINING_QCU_9_8_MACRO__
2389
2390 /* macros for field DATA */
2391 #define MAC_DMA_QCU_TXDP_REMAINING_QCU_9_8__DATA__SHIFT                       0
2392 #define MAC_DMA_QCU_TXDP_REMAINING_QCU_9_8__DATA__WIDTH                       8
2393 #define MAC_DMA_QCU_TXDP_REMAINING_QCU_9_8__DATA__MASK              0x000000ffU
2394 #define MAC_DMA_QCU_TXDP_REMAINING_QCU_9_8__DATA__READ(src) \
2395                     (u_int32_t)(src)\
2396                     & 0x000000ffU
2397 #define MAC_DMA_QCU_TXDP_REMAINING_QCU_9_8__TYPE                      u_int32_t
2398 #define MAC_DMA_QCU_TXDP_REMAINING_QCU_9_8__READ                    0x000000ffU
2399
2400 #endif /* __MAC_DMA_QCU_TXDP_REMAINING_QCU_9_8_MACRO__ */
2401
2402
2403 /* macros for mac_dma_reg_block.MAC_DMA_QCU_TXDP_REMAINING_QCU_9_8 */
2404 #define INST_MAC_DMA_REG_BLOCK__MAC_DMA_QCU_TXDP_REMAINING_QCU_9_8__NUM       1
2405
2406 /* macros for BlueprintGlobalNameSpace::MAC_QCU_TXDP */
2407 #ifndef __MAC_QCU_TXDP_MACRO__
2408 #define __MAC_QCU_TXDP_MACRO__
2409
2410 /* macros for field DATA */
2411 #define MAC_QCU_TXDP__DATA__SHIFT                                             0
2412 #define MAC_QCU_TXDP__DATA__WIDTH                                            32
2413 #define MAC_QCU_TXDP__DATA__MASK                                    0xffffffffU
2414 #define MAC_QCU_TXDP__DATA__READ(src)            (u_int32_t)(src) & 0xffffffffU
2415 #define MAC_QCU_TXDP__DATA__WRITE(src)         ((u_int32_t)(src) & 0xffffffffU)
2416 #define MAC_QCU_TXDP__DATA__MODIFY(dst, src) \
2417                     (dst) = ((dst) &\
2418                     ~0xffffffffU) | ((u_int32_t)(src) &\
2419                     0xffffffffU)
2420 #define MAC_QCU_TXDP__DATA__VERIFY(src)  (!(((u_int32_t)(src) & ~0xffffffffU)))
2421 #define MAC_QCU_TXDP__TYPE                                            u_int32_t
2422 #define MAC_QCU_TXDP__READ                                          0xffffffffU
2423 #define MAC_QCU_TXDP__WRITE                                         0xffffffffU
2424
2425 #endif /* __MAC_QCU_TXDP_MACRO__ */
2426
2427
2428 /* macros for mac_qcu_reg_block.MAC_QCU_TXDP */
2429 #define INST_MAC_QCU_REG_BLOCK__MAC_QCU_TXDP__NUM                            10
2430
2431 /* macros for BlueprintGlobalNameSpace::MAC_QCU_STATUS_RING_START */
2432 #ifndef __MAC_QCU_STATUS_RING_START_MACRO__
2433 #define __MAC_QCU_STATUS_RING_START_MACRO__
2434
2435 /* macros for field ADDR */
2436 #define MAC_QCU_STATUS_RING_START__ADDR__SHIFT                                0
2437 #define MAC_QCU_STATUS_RING_START__ADDR__WIDTH                               32
2438 #define MAC_QCU_STATUS_RING_START__ADDR__MASK                       0xffffffffU
2439 #define MAC_QCU_STATUS_RING_START__ADDR__READ(src) \
2440                     (u_int32_t)(src)\
2441                     & 0xffffffffU
2442 #define MAC_QCU_STATUS_RING_START__ADDR__WRITE(src) \
2443                     ((u_int32_t)(src)\
2444                     & 0xffffffffU)
2445 #define MAC_QCU_STATUS_RING_START__ADDR__MODIFY(dst, src) \
2446                     (dst) = ((dst) &\
2447                     ~0xffffffffU) | ((u_int32_t)(src) &\
2448                     0xffffffffU)
2449 #define MAC_QCU_STATUS_RING_START__ADDR__VERIFY(src) \
2450                     (!(((u_int32_t)(src)\
2451                     & ~0xffffffffU)))
2452 #define MAC_QCU_STATUS_RING_START__TYPE                               u_int32_t
2453 #define MAC_QCU_STATUS_RING_START__READ                             0xffffffffU
2454 #define MAC_QCU_STATUS_RING_START__WRITE                            0xffffffffU
2455
2456 #endif /* __MAC_QCU_STATUS_RING_START_MACRO__ */
2457
2458
2459 /* macros for mac_qcu_reg_block.MAC_QCU_STATUS_RING_START */
2460 #define INST_MAC_QCU_REG_BLOCK__MAC_QCU_STATUS_RING_START__NUM                1
2461
2462 /* macros for BlueprintGlobalNameSpace::MAC_QCU_STATUS_RING_END */
2463 #ifndef __MAC_QCU_STATUS_RING_END_MACRO__
2464 #define __MAC_QCU_STATUS_RING_END_MACRO__
2465
2466 /* macros for field ADDR */
2467 #define MAC_QCU_STATUS_RING_END__ADDR__SHIFT                                  0
2468 #define MAC_QCU_STATUS_RING_END__ADDR__WIDTH                                 32
2469 #define MAC_QCU_STATUS_RING_END__ADDR__MASK                         0xffffffffU
2470 #define MAC_QCU_STATUS_RING_END__ADDR__READ(src) (u_int32_t)(src) & 0xffffffffU
2471 #define MAC_QCU_STATUS_RING_END__ADDR__WRITE(src) \
2472                     ((u_int32_t)(src)\
2473                     & 0xffffffffU)
2474 #define MAC_QCU_STATUS_RING_END__ADDR__MODIFY(dst, src) \
2475                     (dst) = ((dst) &\
2476                     ~0xffffffffU) | ((u_int32_t)(src) &\
2477                     0xffffffffU)
2478 #define MAC_QCU_STATUS_RING_END__ADDR__VERIFY(src) \
2479                     (!(((u_int32_t)(src)\
2480                     & ~0xffffffffU)))
2481 #define MAC_QCU_STATUS_RING_END__TYPE                                 u_int32_t
2482 #define MAC_QCU_STATUS_RING_END__READ                               0xffffffffU
2483 #define MAC_QCU_STATUS_RING_END__WRITE                              0xffffffffU
2484
2485 #endif /* __MAC_QCU_STATUS_RING_END_MACRO__ */
2486
2487
2488 /* macros for mac_qcu_reg_block.MAC_QCU_STATUS_RING_END */
2489 #define INST_MAC_QCU_REG_BLOCK__MAC_QCU_STATUS_RING_END__NUM                  1
2490
2491 /* macros for BlueprintGlobalNameSpace::MAC_QCU_STATUS_RING_CURRENT */
2492 #ifndef __MAC_QCU_STATUS_RING_CURRENT_MACRO__
2493 #define __MAC_QCU_STATUS_RING_CURRENT_MACRO__
2494
2495 /* macros for field ADDRESS */
2496 #define MAC_QCU_STATUS_RING_CURRENT__ADDRESS__SHIFT                           0
2497 #define MAC_QCU_STATUS_RING_CURRENT__ADDRESS__WIDTH                          32
2498 #define MAC_QCU_STATUS_RING_CURRENT__ADDRESS__MASK                  0xffffffffU
2499 #define MAC_QCU_STATUS_RING_CURRENT__ADDRESS__READ(src) \
2500                     (u_int32_t)(src)\
2501                     & 0xffffffffU
2502 #define MAC_QCU_STATUS_RING_CURRENT__TYPE                             u_int32_t
2503 #define MAC_QCU_STATUS_RING_CURRENT__READ                           0xffffffffU
2504
2505 #endif /* __MAC_QCU_STATUS_RING_CURRENT_MACRO__ */
2506
2507
2508 /* macros for mac_qcu_reg_block.MAC_QCU_STATUS_RING_CURRENT */
2509 #define INST_MAC_QCU_REG_BLOCK__MAC_QCU_STATUS_RING_CURRENT__NUM              1
2510
2511 /* macros for BlueprintGlobalNameSpace::MAC_QCU_TXE */
2512 #ifndef __MAC_QCU_TXE_MACRO__
2513 #define __MAC_QCU_TXE_MACRO__
2514
2515 /* macros for field DATA */
2516 #define MAC_QCU_TXE__DATA__SHIFT                                              0
2517 #define MAC_QCU_TXE__DATA__WIDTH                                             10
2518 #define MAC_QCU_TXE__DATA__MASK                                     0x000003ffU
2519 #define MAC_QCU_TXE__DATA__READ(src)             (u_int32_t)(src) & 0x000003ffU
2520 #define MAC_QCU_TXE__TYPE                                             u_int32_t
2521 #define MAC_QCU_TXE__READ                                           0x000003ffU
2522
2523 #endif /* __MAC_QCU_TXE_MACRO__ */
2524
2525
2526 /* macros for mac_qcu_reg_block.MAC_QCU_TXE */
2527 #define INST_MAC_QCU_REG_BLOCK__MAC_QCU_TXE__NUM                              1
2528
2529 /* macros for BlueprintGlobalNameSpace::MAC_QCU_TXD */
2530 #ifndef __MAC_QCU_TXD_MACRO__
2531 #define __MAC_QCU_TXD_MACRO__
2532
2533 /* macros for field DATA */
2534 #define MAC_QCU_TXD__DATA__SHIFT                                              0
2535 #define MAC_QCU_TXD__DATA__WIDTH                                             10
2536 #define MAC_QCU_TXD__DATA__MASK                                     0x000003ffU
2537 #define MAC_QCU_TXD__DATA__READ(src)             (u_int32_t)(src) & 0x000003ffU
2538 #define MAC_QCU_TXD__DATA__WRITE(src)          ((u_int32_t)(src) & 0x000003ffU)
2539 #define MAC_QCU_TXD__DATA__MODIFY(dst, src) \
2540                     (dst) = ((dst) &\
2541                     ~0x000003ffU) | ((u_int32_t)(src) &\
2542                     0x000003ffU)
2543 #define MAC_QCU_TXD__DATA__VERIFY(src)   (!(((u_int32_t)(src) & ~0x000003ffU)))
2544 #define MAC_QCU_TXD__TYPE                                             u_int32_t
2545 #define MAC_QCU_TXD__READ                                           0x000003ffU
2546 #define MAC_QCU_TXD__WRITE                                          0x000003ffU
2547
2548 #endif /* __MAC_QCU_TXD_MACRO__ */
2549
2550
2551 /* macros for mac_qcu_reg_block.MAC_QCU_TXD */
2552 #define INST_MAC_QCU_REG_BLOCK__MAC_QCU_TXD__NUM                              1
2553
2554 /* macros for BlueprintGlobalNameSpace::MAC_QCU_CBR */
2555 #ifndef __MAC_QCU_CBR_MACRO__
2556 #define __MAC_QCU_CBR_MACRO__
2557
2558 /* macros for field INTERVAL */
2559 #define MAC_QCU_CBR__INTERVAL__SHIFT                                          0
2560 #define MAC_QCU_CBR__INTERVAL__WIDTH                                         24
2561 #define MAC_QCU_CBR__INTERVAL__MASK                                 0x00ffffffU
2562 #define MAC_QCU_CBR__INTERVAL__READ(src)         (u_int32_t)(src) & 0x00ffffffU
2563 #define MAC_QCU_CBR__INTERVAL__WRITE(src)      ((u_int32_t)(src) & 0x00ffffffU)
2564 #define MAC_QCU_CBR__INTERVAL__MODIFY(dst, src) \
2565                     (dst) = ((dst) &\
2566                     ~0x00ffffffU) | ((u_int32_t)(src) &\
2567                     0x00ffffffU)
2568 #define MAC_QCU_CBR__INTERVAL__VERIFY(src) \
2569                     (!(((u_int32_t)(src)\
2570                     & ~0x00ffffffU)))
2571
2572 /* macros for field OVF_THRESH */
2573 #define MAC_QCU_CBR__OVF_THRESH__SHIFT                                       24
2574 #define MAC_QCU_CBR__OVF_THRESH__WIDTH                                        8
2575 #define MAC_QCU_CBR__OVF_THRESH__MASK                               0xff000000U
2576 #define MAC_QCU_CBR__OVF_THRESH__READ(src) \
2577                     (((u_int32_t)(src)\
2578                     & 0xff000000U) >> 24)
2579 #define MAC_QCU_CBR__OVF_THRESH__WRITE(src) \
2580                     (((u_int32_t)(src)\
2581                     << 24) & 0xff000000U)
2582 #define MAC_QCU_CBR__OVF_THRESH__MODIFY(dst, src) \
2583                     (dst) = ((dst) &\
2584                     ~0xff000000U) | (((u_int32_t)(src) <<\
2585                     24) & 0xff000000U)
2586 #define MAC_QCU_CBR__OVF_THRESH__VERIFY(src) \
2587                     (!((((u_int32_t)(src)\
2588                     << 24) & ~0xff000000U)))
2589 #define MAC_QCU_CBR__TYPE                                             u_int32_t
2590 #define MAC_QCU_CBR__READ                                           0xffffffffU
2591 #define MAC_QCU_CBR__WRITE                                          0xffffffffU
2592
2593 #endif /* __MAC_QCU_CBR_MACRO__ */
2594
2595
2596 /* macros for mac_qcu_reg_block.MAC_QCU_CBR */
2597 #define INST_MAC_QCU_REG_BLOCK__MAC_QCU_CBR__NUM                             10
2598
2599 /* macros for BlueprintGlobalNameSpace::MAC_QCU_RDYTIME */
2600 #ifndef __MAC_QCU_RDYTIME_MACRO__
2601 #define __MAC_QCU_RDYTIME_MACRO__
2602
2603 /* macros for field DURATION */
2604 #define MAC_QCU_RDYTIME__DURATION__SHIFT                                      0
2605 #define MAC_QCU_RDYTIME__DURATION__WIDTH                                     24
2606 #define MAC_QCU_RDYTIME__DURATION__MASK                             0x00ffffffU
2607 #define MAC_QCU_RDYTIME__DURATION__READ(src)     (u_int32_t)(src) & 0x00ffffffU
2608 #define MAC_QCU_RDYTIME__DURATION__WRITE(src)  ((u_int32_t)(src) & 0x00ffffffU)
2609 #define MAC_QCU_RDYTIME__DURATION__MODIFY(dst, src) \
2610                     (dst) = ((dst) &\
2611                     ~0x00ffffffU) | ((u_int32_t)(src) &\
2612                     0x00ffffffU)
2613 #define MAC_QCU_RDYTIME__DURATION__VERIFY(src) \
2614                     (!(((u_int32_t)(src)\
2615                     & ~0x00ffffffU)))
2616
2617 /* macros for field EN */
2618 #define MAC_QCU_RDYTIME__EN__SHIFT                                           24
2619 #define MAC_QCU_RDYTIME__EN__WIDTH                                            1
2620 #define MAC_QCU_RDYTIME__EN__MASK                                   0x01000000U
2621 #define MAC_QCU_RDYTIME__EN__READ(src) (((u_int32_t)(src) & 0x01000000U) >> 24)
2622 #define MAC_QCU_RDYTIME__EN__WRITE(src) \
2623                     (((u_int32_t)(src)\
2624                     << 24) & 0x01000000U)
2625 #define MAC_QCU_RDYTIME__EN__MODIFY(dst, src) \
2626                     (dst) = ((dst) &\
2627                     ~0x01000000U) | (((u_int32_t)(src) <<\
2628                     24) & 0x01000000U)
2629 #define MAC_QCU_RDYTIME__EN__VERIFY(src) \
2630                     (!((((u_int32_t)(src)\
2631                     << 24) & ~0x01000000U)))
2632 #define MAC_QCU_RDYTIME__EN__SET(dst) \
2633                     (dst) = ((dst) &\
2634                     ~0x01000000U) | ((u_int32_t)(1) << 24)
2635 #define MAC_QCU_RDYTIME__EN__CLR(dst) \
2636                     (dst) = ((dst) &\
2637                     ~0x01000000U) | ((u_int32_t)(0) << 24)
2638 #define MAC_QCU_RDYTIME__TYPE                                         u_int32_t
2639 #define MAC_QCU_RDYTIME__READ                                       0x01ffffffU
2640 #define MAC_QCU_RDYTIME__WRITE                                      0x01ffffffU
2641
2642 #endif /* __MAC_QCU_RDYTIME_MACRO__ */
2643
2644
2645 /* macros for mac_qcu_reg_block.MAC_QCU_RDYTIME */
2646 #define INST_MAC_QCU_REG_BLOCK__MAC_QCU_RDYTIME__NUM                         10
2647
2648 /* macros for BlueprintGlobalNameSpace::MAC_QCU_ONESHOT_ARM_SC */
2649 #ifndef __MAC_QCU_ONESHOT_ARM_SC_MACRO__
2650 #define __MAC_QCU_ONESHOT_ARM_SC_MACRO__
2651
2652 /* macros for field SET */
2653 #define MAC_QCU_ONESHOT_ARM_SC__SET__SHIFT                                    0
2654 #define MAC_QCU_ONESHOT_ARM_SC__SET__WIDTH                                   10
2655 #define MAC_QCU_ONESHOT_ARM_SC__SET__MASK                           0x000003ffU
2656 #define MAC_QCU_ONESHOT_ARM_SC__SET__READ(src)   (u_int32_t)(src) & 0x000003ffU
2657 #define MAC_QCU_ONESHOT_ARM_SC__SET__WRITE(src) \
2658                     ((u_int32_t)(src)\
2659                     & 0x000003ffU)
2660 #define MAC_QCU_ONESHOT_ARM_SC__SET__MODIFY(dst, src) \
2661                     (dst) = ((dst) &\
2662                     ~0x000003ffU) | ((u_int32_t)(src) &\
2663                     0x000003ffU)
2664 #define MAC_QCU_ONESHOT_ARM_SC__SET__VERIFY(src) \
2665                     (!(((u_int32_t)(src)\
2666                     & ~0x000003ffU)))
2667 #define MAC_QCU_ONESHOT_ARM_SC__TYPE                                  u_int32_t
2668 #define MAC_QCU_ONESHOT_ARM_SC__READ                                0x000003ffU
2669 #define MAC_QCU_ONESHOT_ARM_SC__WRITE                               0x000003ffU
2670
2671 #endif /* __MAC_QCU_ONESHOT_ARM_SC_MACRO__ */
2672
2673
2674 /* macros for mac_qcu_reg_block.MAC_QCU_ONESHOT_ARM_SC */
2675 #define INST_MAC_QCU_REG_BLOCK__MAC_QCU_ONESHOT_ARM_SC__NUM                   1
2676
2677 /* macros for BlueprintGlobalNameSpace::MAC_QCU_ONESHOT_ARM_CC */
2678 #ifndef __MAC_QCU_ONESHOT_ARM_CC_MACRO__
2679 #define __MAC_QCU_ONESHOT_ARM_CC_MACRO__
2680
2681 /* macros for field CLEAR */
2682 #define MAC_QCU_ONESHOT_ARM_CC__CLEAR__SHIFT                                  0
2683 #define MAC_QCU_ONESHOT_ARM_CC__CLEAR__WIDTH                                 10
2684 #define MAC_QCU_ONESHOT_ARM_CC__CLEAR__MASK                         0x000003ffU
2685 #define MAC_QCU_ONESHOT_ARM_CC__CLEAR__READ(src) (u_int32_t)(src) & 0x000003ffU
2686 #define MAC_QCU_ONESHOT_ARM_CC__CLEAR__WRITE(src) \
2687                     ((u_int32_t)(src)\
2688                     & 0x000003ffU)
2689 #define MAC_QCU_ONESHOT_ARM_CC__CLEAR__MODIFY(dst, src) \
2690                     (dst) = ((dst) &\
2691                     ~0x000003ffU) | ((u_int32_t)(src) &\
2692                     0x000003ffU)
2693 #define MAC_QCU_ONESHOT_ARM_CC__CLEAR__VERIFY(src) \
2694                     (!(((u_int32_t)(src)\
2695                     & ~0x000003ffU)))
2696 #define MAC_QCU_ONESHOT_ARM_CC__TYPE                                  u_int32_t
2697 #define MAC_QCU_ONESHOT_ARM_CC__READ                                0x000003ffU
2698 #define MAC_QCU_ONESHOT_ARM_CC__WRITE                               0x000003ffU
2699
2700 #endif /* __MAC_QCU_ONESHOT_ARM_CC_MACRO__ */
2701
2702
2703 /* macros for mac_qcu_reg_block.MAC_QCU_ONESHOT_ARM_CC */
2704 #define INST_MAC_QCU_REG_BLOCK__MAC_QCU_ONESHOT_ARM_CC__NUM                   1
2705
2706 /* macros for BlueprintGlobalNameSpace::MAC_QCU_MISC */
2707 #ifndef __MAC_QCU_MISC_MACRO__
2708 #define __MAC_QCU_MISC_MACRO__
2709
2710 /* macros for field FSP */
2711 #define MAC_QCU_MISC__FSP__SHIFT                                              0
2712 #define MAC_QCU_MISC__FSP__WIDTH                                              4
2713 #define MAC_QCU_MISC__FSP__MASK                                     0x0000000fU
2714 #define MAC_QCU_MISC__FSP__READ(src)             (u_int32_t)(src) & 0x0000000fU
2715 #define MAC_QCU_MISC__FSP__WRITE(src)          ((u_int32_t)(src) & 0x0000000fU)
2716 #define MAC_QCU_MISC__FSP__MODIFY(dst, src) \
2717                     (dst) = ((dst) &\
2718                     ~0x0000000fU) | ((u_int32_t)(src) &\
2719                     0x0000000fU)
2720 #define MAC_QCU_MISC__FSP__VERIFY(src)   (!(((u_int32_t)(src) & ~0x0000000fU)))
2721
2722 /* macros for field ONESHOT_EN */
2723 #define MAC_QCU_MISC__ONESHOT_EN__SHIFT                                       4
2724 #define MAC_QCU_MISC__ONESHOT_EN__WIDTH                                       1
2725 #define MAC_QCU_MISC__ONESHOT_EN__MASK                              0x00000010U
2726 #define MAC_QCU_MISC__ONESHOT_EN__READ(src) \
2727                     (((u_int32_t)(src)\
2728                     & 0x00000010U) >> 4)
2729 #define MAC_QCU_MISC__ONESHOT_EN__WRITE(src) \
2730                     (((u_int32_t)(src)\
2731                     << 4) & 0x00000010U)
2732 #define MAC_QCU_MISC__ONESHOT_EN__MODIFY(dst, src) \
2733                     (dst) = ((dst) &\
2734                     ~0x00000010U) | (((u_int32_t)(src) <<\
2735                     4) & 0x00000010U)
2736 #define MAC_QCU_MISC__ONESHOT_EN__VERIFY(src) \
2737                     (!((((u_int32_t)(src)\
2738                     << 4) & ~0x00000010U)))
2739 #define MAC_QCU_MISC__ONESHOT_EN__SET(dst) \
2740                     (dst) = ((dst) &\
2741                     ~0x00000010U) | ((u_int32_t)(1) << 4)
2742 #define MAC_QCU_MISC__ONESHOT_EN__CLR(dst) \
2743                     (dst) = ((dst) &\
2744                     ~0x00000010U) | ((u_int32_t)(0) << 4)
2745
2746 /* macros for field CBR_EXP_INC_DIS_NOFR */
2747 #define MAC_QCU_MISC__CBR_EXP_INC_DIS_NOFR__SHIFT                             5
2748 #define MAC_QCU_MISC__CBR_EXP_INC_DIS_NOFR__WIDTH                             1
2749 #define MAC_QCU_MISC__CBR_EXP_INC_DIS_NOFR__MASK                    0x00000020U
2750 #define MAC_QCU_MISC__CBR_EXP_INC_DIS_NOFR__READ(src) \
2751                     (((u_int32_t)(src)\
2752                     & 0x00000020U) >> 5)
2753 #define MAC_QCU_MISC__CBR_EXP_INC_DIS_NOFR__WRITE(src) \
2754                     (((u_int32_t)(src)\
2755                     << 5) & 0x00000020U)
2756 #define MAC_QCU_MISC__CBR_EXP_INC_DIS_NOFR__MODIFY(dst, src) \
2757                     (dst) = ((dst) &\
2758                     ~0x00000020U) | (((u_int32_t)(src) <<\
2759                     5) & 0x00000020U)
2760 #define MAC_QCU_MISC__CBR_EXP_INC_DIS_NOFR__VERIFY(src) \
2761                     (!((((u_int32_t)(src)\
2762                     << 5) & ~0x00000020U)))
2763 #define MAC_QCU_MISC__CBR_EXP_INC_DIS_NOFR__SET(dst) \
2764                     (dst) = ((dst) &\
2765                     ~0x00000020U) | ((u_int32_t)(1) << 5)
2766 #define MAC_QCU_MISC__CBR_EXP_INC_DIS_NOFR__CLR(dst) \
2767                     (dst) = ((dst) &\
2768                     ~0x00000020U) | ((u_int32_t)(0) << 5)
2769
2770 /* macros for field CBR_EXP_INC_DIS_NOBCNFR */
2771 #define MAC_QCU_MISC__CBR_EXP_INC_DIS_NOBCNFR__SHIFT                          6
2772 #define MAC_QCU_MISC__CBR_EXP_INC_DIS_NOBCNFR__WIDTH                          1
2773 #define MAC_QCU_MISC__CBR_EXP_INC_DIS_NOBCNFR__MASK                 0x00000040U
2774 #define MAC_QCU_MISC__CBR_EXP_INC_DIS_NOBCNFR__READ(src) \
2775                     (((u_int32_t)(src)\
2776                     & 0x00000040U) >> 6)
2777 #define MAC_QCU_MISC__CBR_EXP_INC_DIS_NOBCNFR__WRITE(src) \
2778                     (((u_int32_t)(src)\
2779                     << 6) & 0x00000040U)
2780 #define MAC_QCU_MISC__CBR_EXP_INC_DIS_NOBCNFR__MODIFY(dst, src) \
2781                     (dst) = ((dst) &\
2782                     ~0x00000040U) | (((u_int32_t)(src) <<\
2783                     6) & 0x00000040U)
2784 #define MAC_QCU_MISC__CBR_EXP_INC_DIS_NOBCNFR__VERIFY(src) \
2785                     (!((((u_int32_t)(src)\
2786                     << 6) & ~0x00000040U)))
2787 #define MAC_QCU_MISC__CBR_EXP_INC_DIS_NOBCNFR__SET(dst) \
2788                     (dst) = ((dst) &\
2789                     ~0x00000040U) | ((u_int32_t)(1) << 6)
2790 #define MAC_QCU_MISC__CBR_EXP_INC_DIS_NOBCNFR__CLR(dst) \
2791                     (dst) = ((dst) &\
2792                     ~0x00000040U) | ((u_int32_t)(0) << 6)
2793
2794 /* macros for field IS_BCN */
2795 #define MAC_QCU_MISC__IS_BCN__SHIFT                                           7
2796 #define MAC_QCU_MISC__IS_BCN__WIDTH                                           1
2797 #define MAC_QCU_MISC__IS_BCN__MASK                                  0x00000080U
2798 #define MAC_QCU_MISC__IS_BCN__READ(src) (((u_int32_t)(src) & 0x00000080U) >> 7)
2799 #define MAC_QCU_MISC__IS_BCN__WRITE(src) \
2800                     (((u_int32_t)(src)\
2801                     << 7) & 0x00000080U)
2802 #define MAC_QCU_MISC__IS_BCN__MODIFY(dst, src) \
2803                     (dst) = ((dst) &\
2804                     ~0x00000080U) | (((u_int32_t)(src) <<\
2805                     7) & 0x00000080U)
2806 #define MAC_QCU_MISC__IS_BCN__VERIFY(src) \
2807                     (!((((u_int32_t)(src)\
2808                     << 7) & ~0x00000080U)))
2809 #define MAC_QCU_MISC__IS_BCN__SET(dst) \
2810                     (dst) = ((dst) &\
2811                     ~0x00000080U) | ((u_int32_t)(1) << 7)
2812 #define MAC_QCU_MISC__IS_BCN__CLR(dst) \
2813                     (dst) = ((dst) &\
2814                     ~0x00000080U) | ((u_int32_t)(0) << 7)
2815
2816 /* macros for field CBR_EXP_INC_LIMIT */
2817 #define MAC_QCU_MISC__CBR_EXP_INC_LIMIT__SHIFT                                8
2818 #define MAC_QCU_MISC__CBR_EXP_INC_LIMIT__WIDTH                                1
2819 #define MAC_QCU_MISC__CBR_EXP_INC_LIMIT__MASK                       0x00000100U
2820 #define MAC_QCU_MISC__CBR_EXP_INC_LIMIT__READ(src) \
2821                     (((u_int32_t)(src)\
2822                     & 0x00000100U) >> 8)
2823 #define MAC_QCU_MISC__CBR_EXP_INC_LIMIT__WRITE(src) \
2824                     (((u_int32_t)(src)\
2825                     << 8) & 0x00000100U)
2826 #define MAC_QCU_MISC__CBR_EXP_INC_LIMIT__MODIFY(dst, src) \
2827                     (dst) = ((dst) &\
2828                     ~0x00000100U) | (((u_int32_t)(src) <<\
2829                     8) & 0x00000100U)
2830 #define MAC_QCU_MISC__CBR_EXP_INC_LIMIT__VERIFY(src) \
2831                     (!((((u_int32_t)(src)\
2832                     << 8) & ~0x00000100U)))
2833 #define MAC_QCU_MISC__CBR_EXP_INC_LIMIT__SET(dst) \
2834                     (dst) = ((dst) &\
2835                     ~0x00000100U) | ((u_int32_t)(1) << 8)
2836 #define MAC_QCU_MISC__CBR_EXP_INC_LIMIT__CLR(dst) \
2837                     (dst) = ((dst) &\
2838                     ~0x00000100U) | ((u_int32_t)(0) << 8)
2839
2840 /* macros for field TXE_CLR_ON_CBR_END */
2841 #define MAC_QCU_MISC__TXE_CLR_ON_CBR_END__SHIFT                               9
2842 #define MAC_QCU_MISC__TXE_CLR_ON_CBR_END__WIDTH                               1
2843 #define MAC_QCU_MISC__TXE_CLR_ON_CBR_END__MASK                      0x00000200U
2844 #define MAC_QCU_MISC__TXE_CLR_ON_CBR_END__READ(src) \
2845                     (((u_int32_t)(src)\
2846                     & 0x00000200U) >> 9)
2847 #define MAC_QCU_MISC__TXE_CLR_ON_CBR_END__WRITE(src) \
2848                     (((u_int32_t)(src)\
2849                     << 9) & 0x00000200U)
2850 #define MAC_QCU_MISC__TXE_CLR_ON_CBR_END__MODIFY(dst, src) \
2851                     (dst) = ((dst) &\
2852                     ~0x00000200U) | (((u_int32_t)(src) <<\
2853                     9) & 0x00000200U)
2854 #define MAC_QCU_MISC__TXE_CLR_ON_CBR_END__VERIFY(src) \
2855                     (!((((u_int32_t)(src)\
2856                     << 9) & ~0x00000200U)))
2857 #define MAC_QCU_MISC__TXE_CLR_ON_CBR_END__SET(dst) \
2858                     (dst) = ((dst) &\
2859                     ~0x00000200U) | ((u_int32_t)(1) << 9)
2860 #define MAC_QCU_MISC__TXE_CLR_ON_CBR_END__CLR(dst) \
2861                     (dst) = ((dst) &\
2862                     ~0x00000200U) | ((u_int32_t)(0) << 9)
2863
2864 /* macros for field MMR_CBR_EXP_CNT_CLR_EN */
2865 #define MAC_QCU_MISC__MMR_CBR_EXP_CNT_CLR_EN__SHIFT                          10
2866 #define MAC_QCU_MISC__MMR_CBR_EXP_CNT_CLR_EN__WIDTH                           1
2867 #define MAC_QCU_MISC__MMR_CBR_EXP_CNT_CLR_EN__MASK                  0x00000400U
2868 #define MAC_QCU_MISC__MMR_CBR_EXP_CNT_CLR_EN__READ(src) \
2869                     (((u_int32_t)(src)\
2870                     & 0x00000400U) >> 10)
2871 #define MAC_QCU_MISC__MMR_CBR_EXP_CNT_CLR_EN__WRITE(src) \
2872                     (((u_int32_t)(src)\
2873                     << 10) & 0x00000400U)
2874 #define MAC_QCU_MISC__MMR_CBR_EXP_CNT_CLR_EN__MODIFY(dst, src) \
2875                     (dst) = ((dst) &\
2876                     ~0x00000400U) | (((u_int32_t)(src) <<\
2877                     10) & 0x00000400U)
2878 #define MAC_QCU_MISC__MMR_CBR_EXP_CNT_CLR_EN__VERIFY(src) \
2879                     (!((((u_int32_t)(src)\
2880                     << 10) & ~0x00000400U)))
2881 #define MAC_QCU_MISC__MMR_CBR_EXP_CNT_CLR_EN__SET(dst) \
2882                     (dst) = ((dst) &\
2883                     ~0x00000400U) | ((u_int32_t)(1) << 10)
2884 #define MAC_QCU_MISC__MMR_CBR_EXP_CNT_CLR_EN__CLR(dst) \
2885                     (dst) = ((dst) &\
2886                     ~0x00000400U) | ((u_int32_t)(0) << 10)
2887
2888 /* macros for field FR_ABORT_REQ_EN */
2889 #define MAC_QCU_MISC__FR_ABORT_REQ_EN__SHIFT                                 11
2890 #define MAC_QCU_MISC__FR_ABORT_REQ_EN__WIDTH                                  1
2891 #define MAC_QCU_MISC__FR_ABORT_REQ_EN__MASK                         0x00000800U
2892 #define MAC_QCU_MISC__FR_ABORT_REQ_EN__READ(src) \
2893                     (((u_int32_t)(src)\
2894                     & 0x00000800U) >> 11)
2895 #define MAC_QCU_MISC__FR_ABORT_REQ_EN__WRITE(src) \
2896                     (((u_int32_t)(src)\
2897                     << 11) & 0x00000800U)
2898 #define MAC_QCU_MISC__FR_ABORT_REQ_EN__MODIFY(dst, src) \
2899                     (dst) = ((dst) &\
2900                     ~0x00000800U) | (((u_int32_t)(src) <<\
2901                     11) & 0x00000800U)
2902 #define MAC_QCU_MISC__FR_ABORT_REQ_EN__VERIFY(src) \
2903                     (!((((u_int32_t)(src)\
2904                     << 11) & ~0x00000800U)))
2905 #define MAC_QCU_MISC__FR_ABORT_REQ_EN__SET(dst) \
2906                     (dst) = ((dst) &\
2907                     ~0x00000800U) | ((u_int32_t)(1) << 11)
2908 #define MAC_QCU_MISC__FR_ABORT_REQ_EN__CLR(dst) \
2909                     (dst) = ((dst) &\
2910                     ~0x00000800U) | ((u_int32_t)(0) << 11)
2911 #define MAC_QCU_MISC__TYPE                                            u_int32_t
2912 #define MAC_QCU_MISC__READ                                          0x00000fffU
2913 #define MAC_QCU_MISC__WRITE                                         0x00000fffU
2914
2915 #endif /* __MAC_QCU_MISC_MACRO__ */
2916
2917
2918 /* macros for mac_qcu_reg_block.MAC_QCU_MISC */
2919 #define INST_MAC_QCU_REG_BLOCK__MAC_QCU_MISC__NUM                            10
2920
2921 /* macros for BlueprintGlobalNameSpace::MAC_QCU_CNT */
2922 #ifndef __MAC_QCU_CNT_MACRO__
2923 #define __MAC_QCU_CNT_MACRO__
2924
2925 /* macros for field FR_PEND */
2926 #define MAC_QCU_CNT__FR_PEND__SHIFT                                           0
2927 #define MAC_QCU_CNT__FR_PEND__WIDTH                                           2
2928 #define MAC_QCU_CNT__FR_PEND__MASK                                  0x00000003U
2929 #define MAC_QCU_CNT__FR_PEND__READ(src)          (u_int32_t)(src) & 0x00000003U
2930
2931 /* macros for field CBR_EXP */
2932 #define MAC_QCU_CNT__CBR_EXP__SHIFT                                           8
2933 #define MAC_QCU_CNT__CBR_EXP__WIDTH                                           8
2934 #define MAC_QCU_CNT__CBR_EXP__MASK                                  0x0000ff00U
2935 #define MAC_QCU_CNT__CBR_EXP__READ(src) (((u_int32_t)(src) & 0x0000ff00U) >> 8)
2936 #define MAC_QCU_CNT__TYPE                                             u_int32_t
2937 #define MAC_QCU_CNT__READ                                           0x0000ff03U
2938
2939 #endif /* __MAC_QCU_CNT_MACRO__ */
2940
2941
2942 /* macros for mac_qcu_reg_block.MAC_QCU_CNT */
2943 #define INST_MAC_QCU_REG_BLOCK__MAC_QCU_CNT__NUM                             10
2944
2945 /* macros for BlueprintGlobalNameSpace::MAC_QCU_RDYTIME_SHDN */
2946 #ifndef __MAC_QCU_RDYTIME_SHDN_MACRO__
2947 #define __MAC_QCU_RDYTIME_SHDN_MACRO__
2948
2949 /* macros for field SHUTDOWN */
2950 #define MAC_QCU_RDYTIME_SHDN__SHUTDOWN__SHIFT                                 0
2951 #define MAC_QCU_RDYTIME_SHDN__SHUTDOWN__WIDTH                                10
2952 #define MAC_QCU_RDYTIME_SHDN__SHUTDOWN__MASK                        0x000003ffU
2953 #define MAC_QCU_RDYTIME_SHDN__SHUTDOWN__READ(src) \
2954                     (u_int32_t)(src)\
2955                     & 0x000003ffU
2956 #define MAC_QCU_RDYTIME_SHDN__SHUTDOWN__WRITE(src) \
2957                     ((u_int32_t)(src)\
2958                     & 0x000003ffU)
2959 #define MAC_QCU_RDYTIME_SHDN__SHUTDOWN__MODIFY(dst, src) \
2960                     (dst) = ((dst) &\
2961                     ~0x000003ffU) | ((u_int32_t)(src) &\
2962                     0x000003ffU)
2963 #define MAC_QCU_RDYTIME_SHDN__SHUTDOWN__VERIFY(src) \
2964                     (!(((u_int32_t)(src)\
2965                     & ~0x000003ffU)))
2966 #define MAC_QCU_RDYTIME_SHDN__TYPE                                    u_int32_t
2967 #define MAC_QCU_RDYTIME_SHDN__READ                                  0x000003ffU
2968 #define MAC_QCU_RDYTIME_SHDN__WRITE                                 0x000003ffU
2969 #define MAC_QCU_RDYTIME_SHDN__WOCLR                                 0x000003ffU
2970
2971 #endif /* __MAC_QCU_RDYTIME_SHDN_MACRO__ */
2972
2973
2974 /* macros for mac_qcu_reg_block.MAC_QCU_RDYTIME_SHDN */
2975 #define INST_MAC_QCU_REG_BLOCK__MAC_QCU_RDYTIME_SHDN__NUM                     1
2976
2977 /* macros for BlueprintGlobalNameSpace::MAC_QCU_DESC_CRC_CHK */
2978 #ifndef __MAC_QCU_DESC_CRC_CHK_MACRO__
2979 #define __MAC_QCU_DESC_CRC_CHK_MACRO__
2980
2981 /* macros for field EN */
2982 #define MAC_QCU_DESC_CRC_CHK__EN__SHIFT                                       0
2983 #define MAC_QCU_DESC_CRC_CHK__EN__WIDTH                                       1
2984 #define MAC_QCU_DESC_CRC_CHK__EN__MASK                              0x00000001U
2985 #define MAC_QCU_DESC_CRC_CHK__EN__READ(src)      (u_int32_t)(src) & 0x00000001U
2986 #define MAC_QCU_DESC_CRC_CHK__EN__WRITE(src)   ((u_int32_t)(src) & 0x00000001U)
2987 #define MAC_QCU_DESC_CRC_CHK__EN__MODIFY(dst, src) \
2988                     (dst) = ((dst) &\
2989                     ~0x00000001U) | ((u_int32_t)(src) &\
2990                     0x00000001U)
2991 #define MAC_QCU_DESC_CRC_CHK__EN__VERIFY(src) \
2992                     (!(((u_int32_t)(src)\
2993                     & ~0x00000001U)))
2994 #define MAC_QCU_DESC_CRC_CHK__EN__SET(dst) \
2995                     (dst) = ((dst) &\
2996                     ~0x00000001U) | (u_int32_t)(1)
2997 #define MAC_QCU_DESC_CRC_CHK__EN__CLR(dst) \
2998                     (dst) = ((dst) &\
2999                     ~0x00000001U) | (u_int32_t)(0)
3000 #define MAC_QCU_DESC_CRC_CHK__TYPE                                    u_int32_t
3001 #define MAC_QCU_DESC_CRC_CHK__READ                                  0x00000001U
3002 #define MAC_QCU_DESC_CRC_CHK__WRITE                                 0x00000001U
3003
3004 #endif /* __MAC_QCU_DESC_CRC_CHK_MACRO__ */
3005
3006
3007 /* macros for mac_qcu_reg_block.MAC_QCU_DESC_CRC_CHK */
3008 #define INST_MAC_QCU_REG_BLOCK__MAC_QCU_DESC_CRC_CHK__NUM                     1
3009
3010 /* macros for BlueprintGlobalNameSpace::MAC_DCU_QCUMASK */
3011 #ifndef __MAC_DCU_QCUMASK_MACRO__
3012 #define __MAC_DCU_QCUMASK_MACRO__
3013
3014 /* macros for field DATA */
3015 #define MAC_DCU_QCUMASK__DATA__SHIFT                                          0
3016 #define MAC_DCU_QCUMASK__DATA__WIDTH                                         10
3017 #define MAC_DCU_QCUMASK__DATA__MASK                                 0x000003ffU
3018 #define MAC_DCU_QCUMASK__DATA__READ(src)         (u_int32_t)(src) & 0x000003ffU
3019 #define MAC_DCU_QCUMASK__DATA__WRITE(src)      ((u_int32_t)(src) & 0x000003ffU)
3020 #define MAC_DCU_QCUMASK__DATA__MODIFY(dst, src) \
3021                     (dst) = ((dst) &\
3022                     ~0x000003ffU) | ((u_int32_t)(src) &\
3023                     0x000003ffU)
3024 #define MAC_DCU_QCUMASK__DATA__VERIFY(src) \
3025                     (!(((u_int32_t)(src)\
3026                     & ~0x000003ffU)))
3027 #define MAC_DCU_QCUMASK__TYPE                                         u_int32_t
3028 #define MAC_DCU_QCUMASK__READ                                       0x000003ffU
3029 #define MAC_DCU_QCUMASK__WRITE                                      0x000003ffU
3030
3031 #endif /* __MAC_DCU_QCUMASK_MACRO__ */
3032
3033
3034 /* macros for mac_dcu_reg_block.MAC_DCU_QCUMASK */
3035 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_QCUMASK__NUM                         10
3036
3037 /* macros for BlueprintGlobalNameSpace::MAC_DCU_GBL_IFS_SIFS */
3038 #ifndef __MAC_DCU_GBL_IFS_SIFS_MACRO__
3039 #define __MAC_DCU_GBL_IFS_SIFS_MACRO__
3040
3041 /* macros for field DURATION */
3042 #define MAC_DCU_GBL_IFS_SIFS__DURATION__SHIFT                                 0
3043 #define MAC_DCU_GBL_IFS_SIFS__DURATION__WIDTH                                16
3044 #define MAC_DCU_GBL_IFS_SIFS__DURATION__MASK                        0x0000ffffU
3045 #define MAC_DCU_GBL_IFS_SIFS__DURATION__READ(src) \
3046                     (u_int32_t)(src)\
3047                     & 0x0000ffffU
3048 #define MAC_DCU_GBL_IFS_SIFS__DURATION__WRITE(src) \
3049                     ((u_int32_t)(src)\
3050                     & 0x0000ffffU)
3051 #define MAC_DCU_GBL_IFS_SIFS__DURATION__MODIFY(dst, src) \
3052                     (dst) = ((dst) &\
3053                     ~0x0000ffffU) | ((u_int32_t)(src) &\
3054                     0x0000ffffU)
3055 #define MAC_DCU_GBL_IFS_SIFS__DURATION__VERIFY(src) \
3056                     (!(((u_int32_t)(src)\
3057                     & ~0x0000ffffU)))
3058 #define MAC_DCU_GBL_IFS_SIFS__TYPE                                    u_int32_t
3059 #define MAC_DCU_GBL_IFS_SIFS__READ                                  0x0000ffffU
3060 #define MAC_DCU_GBL_IFS_SIFS__WRITE                                 0x0000ffffU
3061
3062 #endif /* __MAC_DCU_GBL_IFS_SIFS_MACRO__ */
3063
3064
3065 /* macros for mac_dcu_reg_block.MAC_DCU_GBL_IFS_SIFS */
3066 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_GBL_IFS_SIFS__NUM                     1
3067
3068 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU0_31_0 */
3069 #ifndef __MAC_DCU_TXFILTER_DCU0_31_0_MACRO__
3070 #define __MAC_DCU_TXFILTER_DCU0_31_0_MACRO__
3071
3072 /* macros for field DATA */
3073 #define MAC_DCU_TXFILTER_DCU0_31_0__DATA__SHIFT                               0
3074 #define MAC_DCU_TXFILTER_DCU0_31_0__DATA__WIDTH                              32
3075 #define MAC_DCU_TXFILTER_DCU0_31_0__DATA__MASK                      0xffffffffU
3076 #define MAC_DCU_TXFILTER_DCU0_31_0__DATA__READ(src) \
3077                     (u_int32_t)(src)\
3078                     & 0xffffffffU
3079 #define MAC_DCU_TXFILTER_DCU0_31_0__DATA__WRITE(src) \
3080                     ((u_int32_t)(src)\
3081                     & 0xffffffffU)
3082 #define MAC_DCU_TXFILTER_DCU0_31_0__DATA__MODIFY(dst, src) \
3083                     (dst) = ((dst) &\
3084                     ~0xffffffffU) | ((u_int32_t)(src) &\
3085                     0xffffffffU)
3086 #define MAC_DCU_TXFILTER_DCU0_31_0__DATA__VERIFY(src) \
3087                     (!(((u_int32_t)(src)\
3088                     & ~0xffffffffU)))
3089 #define MAC_DCU_TXFILTER_DCU0_31_0__TYPE                              u_int32_t
3090 #define MAC_DCU_TXFILTER_DCU0_31_0__READ                            0xffffffffU
3091 #define MAC_DCU_TXFILTER_DCU0_31_0__WRITE                           0xffffffffU
3092
3093 #endif /* __MAC_DCU_TXFILTER_DCU0_31_0_MACRO__ */
3094
3095
3096 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU0_31_0 */
3097 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU0_31_0__NUM               1
3098
3099 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU8_31_0 */
3100 #ifndef __MAC_DCU_TXFILTER_DCU8_31_0_MACRO__
3101 #define __MAC_DCU_TXFILTER_DCU8_31_0_MACRO__
3102
3103 /* macros for field DATA */
3104 #define MAC_DCU_TXFILTER_DCU8_31_0__DATA__SHIFT                               0
3105 #define MAC_DCU_TXFILTER_DCU8_31_0__DATA__WIDTH                              32
3106 #define MAC_DCU_TXFILTER_DCU8_31_0__DATA__MASK                      0xffffffffU
3107 #define MAC_DCU_TXFILTER_DCU8_31_0__DATA__READ(src) \
3108                     (u_int32_t)(src)\
3109                     & 0xffffffffU
3110 #define MAC_DCU_TXFILTER_DCU8_31_0__TYPE                              u_int32_t
3111 #define MAC_DCU_TXFILTER_DCU8_31_0__READ                            0xffffffffU
3112
3113 #endif /* __MAC_DCU_TXFILTER_DCU8_31_0_MACRO__ */
3114
3115
3116 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU8_31_0 */
3117 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU8_31_0__NUM               1
3118
3119 /* macros for BlueprintGlobalNameSpace::MAC_DCU_LCL_IFS */
3120 #ifndef __MAC_DCU_LCL_IFS_MACRO__
3121 #define __MAC_DCU_LCL_IFS_MACRO__
3122
3123 /* macros for field CW_MIN */
3124 #define MAC_DCU_LCL_IFS__CW_MIN__SHIFT                                        0
3125 #define MAC_DCU_LCL_IFS__CW_MIN__WIDTH                                       10
3126 #define MAC_DCU_LCL_IFS__CW_MIN__MASK                               0x000003ffU
3127 #define MAC_DCU_LCL_IFS__CW_MIN__READ(src)       (u_int32_t)(src) & 0x000003ffU
3128 #define MAC_DCU_LCL_IFS__CW_MIN__WRITE(src)    ((u_int32_t)(src) & 0x000003ffU)
3129 #define MAC_DCU_LCL_IFS__CW_MIN__MODIFY(dst, src) \
3130                     (dst) = ((dst) &\
3131                     ~0x000003ffU) | ((u_int32_t)(src) &\
3132                     0x000003ffU)
3133 #define MAC_DCU_LCL_IFS__CW_MIN__VERIFY(src) \
3134                     (!(((u_int32_t)(src)\
3135                     & ~0x000003ffU)))
3136
3137 /* macros for field CW_MAX */
3138 #define MAC_DCU_LCL_IFS__CW_MAX__SHIFT                                       10
3139 #define MAC_DCU_LCL_IFS__CW_MAX__WIDTH                                       10
3140 #define MAC_DCU_LCL_IFS__CW_MAX__MASK                               0x000ffc00U
3141 #define MAC_DCU_LCL_IFS__CW_MAX__READ(src) \
3142                     (((u_int32_t)(src)\
3143                     & 0x000ffc00U) >> 10)
3144 #define MAC_DCU_LCL_IFS__CW_MAX__WRITE(src) \
3145                     (((u_int32_t)(src)\
3146                     << 10) & 0x000ffc00U)
3147 #define MAC_DCU_LCL_IFS__CW_MAX__MODIFY(dst, src) \
3148                     (dst) = ((dst) &\
3149                     ~0x000ffc00U) | (((u_int32_t)(src) <<\
3150                     10) & 0x000ffc00U)
3151 #define MAC_DCU_LCL_IFS__CW_MAX__VERIFY(src) \
3152                     (!((((u_int32_t)(src)\
3153                     << 10) & ~0x000ffc00U)))
3154
3155 /* macros for field AIFS */
3156 #define MAC_DCU_LCL_IFS__AIFS__SHIFT                                         20
3157 #define MAC_DCU_LCL_IFS__AIFS__WIDTH                                          8
3158 #define MAC_DCU_LCL_IFS__AIFS__MASK                                 0x0ff00000U
3159 #define MAC_DCU_LCL_IFS__AIFS__READ(src) \
3160                     (((u_int32_t)(src)\
3161                     & 0x0ff00000U) >> 20)
3162 #define MAC_DCU_LCL_IFS__AIFS__WRITE(src) \
3163                     (((u_int32_t)(src)\
3164                     << 20) & 0x0ff00000U)
3165 #define MAC_DCU_LCL_IFS__AIFS__MODIFY(dst, src) \
3166                     (dst) = ((dst) &\
3167                     ~0x0ff00000U) | (((u_int32_t)(src) <<\
3168                     20) & 0x0ff00000U)
3169 #define MAC_DCU_LCL_IFS__AIFS__VERIFY(src) \
3170                     (!((((u_int32_t)(src)\
3171                     << 20) & ~0x0ff00000U)))
3172
3173 /* macros for field LONG_AIFS */
3174 #define MAC_DCU_LCL_IFS__LONG_AIFS__SHIFT                                    28
3175 #define MAC_DCU_LCL_IFS__LONG_AIFS__WIDTH                                     1
3176 #define MAC_DCU_LCL_IFS__LONG_AIFS__MASK                            0x10000000U
3177 #define MAC_DCU_LCL_IFS__LONG_AIFS__READ(src) \
3178                     (((u_int32_t)(src)\
3179                     & 0x10000000U) >> 28)
3180 #define MAC_DCU_LCL_IFS__LONG_AIFS__WRITE(src) \
3181                     (((u_int32_t)(src)\
3182                     << 28) & 0x10000000U)
3183 #define MAC_DCU_LCL_IFS__LONG_AIFS__MODIFY(dst, src) \
3184                     (dst) = ((dst) &\
3185                     ~0x10000000U) | (((u_int32_t)(src) <<\
3186                     28) & 0x10000000U)
3187 #define MAC_DCU_LCL_IFS__LONG_AIFS__VERIFY(src) \
3188                     (!((((u_int32_t)(src)\
3189                     << 28) & ~0x10000000U)))
3190 #define MAC_DCU_LCL_IFS__LONG_AIFS__SET(dst) \
3191                     (dst) = ((dst) &\
3192                     ~0x10000000U) | ((u_int32_t)(1) << 28)
3193 #define MAC_DCU_LCL_IFS__LONG_AIFS__CLR(dst) \
3194                     (dst) = ((dst) &\
3195                     ~0x10000000U) | ((u_int32_t)(0) << 28)
3196 #define MAC_DCU_LCL_IFS__TYPE                                         u_int32_t
3197 #define MAC_DCU_LCL_IFS__READ                                       0x1fffffffU
3198 #define MAC_DCU_LCL_IFS__WRITE                                      0x1fffffffU
3199
3200 #endif /* __MAC_DCU_LCL_IFS_MACRO__ */
3201
3202
3203 /* macros for mac_dcu_reg_block.MAC_DCU_LCL_IFS */
3204 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_LCL_IFS__NUM                         10
3205
3206 /* macros for BlueprintGlobalNameSpace::MAC_DCU_GBL_IFS_SLOT */
3207 #ifndef __MAC_DCU_GBL_IFS_SLOT_MACRO__
3208 #define __MAC_DCU_GBL_IFS_SLOT_MACRO__
3209
3210 /* macros for field DURATION */
3211 #define MAC_DCU_GBL_IFS_SLOT__DURATION__SHIFT                                 0
3212 #define MAC_DCU_GBL_IFS_SLOT__DURATION__WIDTH                                16
3213 #define MAC_DCU_GBL_IFS_SLOT__DURATION__MASK                        0x0000ffffU
3214 #define MAC_DCU_GBL_IFS_SLOT__DURATION__READ(src) \
3215                     (u_int32_t)(src)\
3216                     & 0x0000ffffU
3217 #define MAC_DCU_GBL_IFS_SLOT__DURATION__WRITE(src) \
3218                     ((u_int32_t)(src)\
3219                     & 0x0000ffffU)
3220 #define MAC_DCU_GBL_IFS_SLOT__DURATION__MODIFY(dst, src) \
3221                     (dst) = ((dst) &\
3222                     ~0x0000ffffU) | ((u_int32_t)(src) &\
3223                     0x0000ffffU)
3224 #define MAC_DCU_GBL_IFS_SLOT__DURATION__VERIFY(src) \
3225                     (!(((u_int32_t)(src)\
3226                     & ~0x0000ffffU)))
3227 #define MAC_DCU_GBL_IFS_SLOT__TYPE                                    u_int32_t
3228 #define MAC_DCU_GBL_IFS_SLOT__READ                                  0x0000ffffU
3229 #define MAC_DCU_GBL_IFS_SLOT__WRITE                                 0x0000ffffU
3230
3231 #endif /* __MAC_DCU_GBL_IFS_SLOT_MACRO__ */
3232
3233
3234 /* macros for mac_dcu_reg_block.MAC_DCU_GBL_IFS_SLOT */
3235 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_GBL_IFS_SLOT__NUM                     1
3236
3237 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU0_63_32 */
3238 #ifndef __MAC_DCU_TXFILTER_DCU0_63_32_MACRO__
3239 #define __MAC_DCU_TXFILTER_DCU0_63_32_MACRO__
3240
3241 /* macros for field DATA */
3242 #define MAC_DCU_TXFILTER_DCU0_63_32__DATA__SHIFT                              0
3243 #define MAC_DCU_TXFILTER_DCU0_63_32__DATA__WIDTH                             32
3244 #define MAC_DCU_TXFILTER_DCU0_63_32__DATA__MASK                     0xffffffffU
3245 #define MAC_DCU_TXFILTER_DCU0_63_32__DATA__READ(src) \
3246                     (u_int32_t)(src)\
3247                     & 0xffffffffU
3248 #define MAC_DCU_TXFILTER_DCU0_63_32__DATA__WRITE(src) \
3249                     ((u_int32_t)(src)\
3250                     & 0xffffffffU)
3251 #define MAC_DCU_TXFILTER_DCU0_63_32__DATA__MODIFY(dst, src) \
3252                     (dst) = ((dst) &\
3253                     ~0xffffffffU) | ((u_int32_t)(src) &\
3254                     0xffffffffU)
3255 #define MAC_DCU_TXFILTER_DCU0_63_32__DATA__VERIFY(src) \
3256                     (!(((u_int32_t)(src)\
3257                     & ~0xffffffffU)))
3258 #define MAC_DCU_TXFILTER_DCU0_63_32__TYPE                             u_int32_t
3259 #define MAC_DCU_TXFILTER_DCU0_63_32__READ                           0xffffffffU
3260 #define MAC_DCU_TXFILTER_DCU0_63_32__WRITE                          0xffffffffU
3261
3262 #endif /* __MAC_DCU_TXFILTER_DCU0_63_32_MACRO__ */
3263
3264
3265 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU0_63_32 */
3266 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU0_63_32__NUM              1
3267
3268 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU8_63_32 */
3269 #ifndef __MAC_DCU_TXFILTER_DCU8_63_32_MACRO__
3270 #define __MAC_DCU_TXFILTER_DCU8_63_32_MACRO__
3271
3272 /* macros for field DATA */
3273 #define MAC_DCU_TXFILTER_DCU8_63_32__DATA__SHIFT                              0
3274 #define MAC_DCU_TXFILTER_DCU8_63_32__DATA__WIDTH                             32
3275 #define MAC_DCU_TXFILTER_DCU8_63_32__DATA__MASK                     0xffffffffU
3276 #define MAC_DCU_TXFILTER_DCU8_63_32__DATA__READ(src) \
3277                     (u_int32_t)(src)\
3278                     & 0xffffffffU
3279 #define MAC_DCU_TXFILTER_DCU8_63_32__TYPE                             u_int32_t
3280 #define MAC_DCU_TXFILTER_DCU8_63_32__READ                           0xffffffffU
3281
3282 #endif /* __MAC_DCU_TXFILTER_DCU8_63_32_MACRO__ */
3283
3284
3285 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU8_63_32 */
3286 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU8_63_32__NUM              1
3287
3288 /* macros for BlueprintGlobalNameSpace::MAC_DCU_RETRY_LIMIT */
3289 #ifndef __MAC_DCU_RETRY_LIMIT_MACRO__
3290 #define __MAC_DCU_RETRY_LIMIT_MACRO__
3291
3292 /* macros for field FRFL */
3293 #define MAC_DCU_RETRY_LIMIT__FRFL__SHIFT                                      0
3294 #define MAC_DCU_RETRY_LIMIT__FRFL__WIDTH                                      4
3295 #define MAC_DCU_RETRY_LIMIT__FRFL__MASK                             0x0000000fU
3296 #define MAC_DCU_RETRY_LIMIT__FRFL__READ(src)     (u_int32_t)(src) & 0x0000000fU
3297 #define MAC_DCU_RETRY_LIMIT__FRFL__WRITE(src)  ((u_int32_t)(src) & 0x0000000fU)
3298 #define MAC_DCU_RETRY_LIMIT__FRFL__MODIFY(dst, src) \
3299                     (dst) = ((dst) &\
3300                     ~0x0000000fU) | ((u_int32_t)(src) &\
3301                     0x0000000fU)
3302 #define MAC_DCU_RETRY_LIMIT__FRFL__VERIFY(src) \
3303                     (!(((u_int32_t)(src)\
3304                     & ~0x0000000fU)))
3305
3306 /* macros for field SRFL */
3307 #define MAC_DCU_RETRY_LIMIT__SRFL__SHIFT                                      8
3308 #define MAC_DCU_RETRY_LIMIT__SRFL__WIDTH                                      6
3309 #define MAC_DCU_RETRY_LIMIT__SRFL__MASK                             0x00003f00U
3310 #define MAC_DCU_RETRY_LIMIT__SRFL__READ(src) \
3311                     (((u_int32_t)(src)\
3312                     & 0x00003f00U) >> 8)
3313 #define MAC_DCU_RETRY_LIMIT__SRFL__WRITE(src) \
3314                     (((u_int32_t)(src)\
3315                     << 8) & 0x00003f00U)
3316 #define MAC_DCU_RETRY_LIMIT__SRFL__MODIFY(dst, src) \
3317                     (dst) = ((dst) &\
3318                     ~0x00003f00U) | (((u_int32_t)(src) <<\
3319                     8) & 0x00003f00U)
3320 #define MAC_DCU_RETRY_LIMIT__SRFL__VERIFY(src) \
3321                     (!((((u_int32_t)(src)\
3322                     << 8) & ~0x00003f00U)))
3323
3324 /* macros for field SDFL */
3325 #define MAC_DCU_RETRY_LIMIT__SDFL__SHIFT                                     14
3326 #define MAC_DCU_RETRY_LIMIT__SDFL__WIDTH                                      6
3327 #define MAC_DCU_RETRY_LIMIT__SDFL__MASK                             0x000fc000U
3328 #define MAC_DCU_RETRY_LIMIT__SDFL__READ(src) \
3329                     (((u_int32_t)(src)\
3330                     & 0x000fc000U) >> 14)
3331 #define MAC_DCU_RETRY_LIMIT__SDFL__WRITE(src) \
3332                     (((u_int32_t)(src)\
3333                     << 14) & 0x000fc000U)
3334 #define MAC_DCU_RETRY_LIMIT__SDFL__MODIFY(dst, src) \
3335                     (dst) = ((dst) &\
3336                     ~0x000fc000U) | (((u_int32_t)(src) <<\
3337                     14) & 0x000fc000U)
3338 #define MAC_DCU_RETRY_LIMIT__SDFL__VERIFY(src) \
3339                     (!((((u_int32_t)(src)\
3340                     << 14) & ~0x000fc000U)))
3341 #define MAC_DCU_RETRY_LIMIT__TYPE                                     u_int32_t
3342 #define MAC_DCU_RETRY_LIMIT__READ                                   0x000fff0fU
3343 #define MAC_DCU_RETRY_LIMIT__WRITE                                  0x000fff0fU
3344
3345 #endif /* __MAC_DCU_RETRY_LIMIT_MACRO__ */
3346
3347
3348 /* macros for mac_dcu_reg_block.MAC_DCU_RETRY_LIMIT */
3349 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_RETRY_LIMIT__NUM                     10
3350
3351 /* macros for BlueprintGlobalNameSpace::MAC_DCU_GBL_IFS_EIFS */
3352 #ifndef __MAC_DCU_GBL_IFS_EIFS_MACRO__
3353 #define __MAC_DCU_GBL_IFS_EIFS_MACRO__
3354
3355 /* macros for field DURATION */
3356 #define MAC_DCU_GBL_IFS_EIFS__DURATION__SHIFT                                 0
3357 #define MAC_DCU_GBL_IFS_EIFS__DURATION__WIDTH                                16
3358 #define MAC_DCU_GBL_IFS_EIFS__DURATION__MASK                        0x0000ffffU
3359 #define MAC_DCU_GBL_IFS_EIFS__DURATION__READ(src) \
3360                     (u_int32_t)(src)\
3361                     & 0x0000ffffU
3362 #define MAC_DCU_GBL_IFS_EIFS__DURATION__WRITE(src) \
3363                     ((u_int32_t)(src)\
3364                     & 0x0000ffffU)
3365 #define MAC_DCU_GBL_IFS_EIFS__DURATION__MODIFY(dst, src) \
3366                     (dst) = ((dst) &\
3367                     ~0x0000ffffU) | ((u_int32_t)(src) &\
3368                     0x0000ffffU)
3369 #define MAC_DCU_GBL_IFS_EIFS__DURATION__VERIFY(src) \
3370                     (!(((u_int32_t)(src)\
3371                     & ~0x0000ffffU)))
3372 #define MAC_DCU_GBL_IFS_EIFS__TYPE                                    u_int32_t
3373 #define MAC_DCU_GBL_IFS_EIFS__READ                                  0x0000ffffU
3374 #define MAC_DCU_GBL_IFS_EIFS__WRITE                                 0x0000ffffU
3375
3376 #endif /* __MAC_DCU_GBL_IFS_EIFS_MACRO__ */
3377
3378
3379 /* macros for mac_dcu_reg_block.MAC_DCU_GBL_IFS_EIFS */
3380 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_GBL_IFS_EIFS__NUM                     1
3381
3382 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU0_95_64 */
3383 #ifndef __MAC_DCU_TXFILTER_DCU0_95_64_MACRO__
3384 #define __MAC_DCU_TXFILTER_DCU0_95_64_MACRO__
3385
3386 /* macros for field DATA */
3387 #define MAC_DCU_TXFILTER_DCU0_95_64__DATA__SHIFT                              0
3388 #define MAC_DCU_TXFILTER_DCU0_95_64__DATA__WIDTH                             32
3389 #define MAC_DCU_TXFILTER_DCU0_95_64__DATA__MASK                     0xffffffffU
3390 #define MAC_DCU_TXFILTER_DCU0_95_64__DATA__READ(src) \
3391                     (u_int32_t)(src)\
3392                     & 0xffffffffU
3393 #define MAC_DCU_TXFILTER_DCU0_95_64__DATA__WRITE(src) \
3394                     ((u_int32_t)(src)\
3395                     & 0xffffffffU)
3396 #define MAC_DCU_TXFILTER_DCU0_95_64__DATA__MODIFY(dst, src) \
3397                     (dst) = ((dst) &\
3398                     ~0xffffffffU) | ((u_int32_t)(src) &\
3399                     0xffffffffU)
3400 #define MAC_DCU_TXFILTER_DCU0_95_64__DATA__VERIFY(src) \
3401                     (!(((u_int32_t)(src)\
3402                     & ~0xffffffffU)))
3403 #define MAC_DCU_TXFILTER_DCU0_95_64__TYPE                             u_int32_t
3404 #define MAC_DCU_TXFILTER_DCU0_95_64__READ                           0xffffffffU
3405 #define MAC_DCU_TXFILTER_DCU0_95_64__WRITE                          0xffffffffU
3406
3407 #endif /* __MAC_DCU_TXFILTER_DCU0_95_64_MACRO__ */
3408
3409
3410 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU0_95_64 */
3411 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU0_95_64__NUM              1
3412
3413 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU8_95_64 */
3414 #ifndef __MAC_DCU_TXFILTER_DCU8_95_64_MACRO__
3415 #define __MAC_DCU_TXFILTER_DCU8_95_64_MACRO__
3416
3417 /* macros for field DATA */
3418 #define MAC_DCU_TXFILTER_DCU8_95_64__DATA__SHIFT                              0
3419 #define MAC_DCU_TXFILTER_DCU8_95_64__DATA__WIDTH                             32
3420 #define MAC_DCU_TXFILTER_DCU8_95_64__DATA__MASK                     0xffffffffU
3421 #define MAC_DCU_TXFILTER_DCU8_95_64__DATA__READ(src) \
3422                     (u_int32_t)(src)\
3423                     & 0xffffffffU
3424 #define MAC_DCU_TXFILTER_DCU8_95_64__TYPE                             u_int32_t
3425 #define MAC_DCU_TXFILTER_DCU8_95_64__READ                           0xffffffffU
3426
3427 #endif /* __MAC_DCU_TXFILTER_DCU8_95_64_MACRO__ */
3428
3429
3430 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU8_95_64 */
3431 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU8_95_64__NUM              1
3432
3433 /* macros for BlueprintGlobalNameSpace::MAC_DCU_CHANNEL_TIME */
3434 #ifndef __MAC_DCU_CHANNEL_TIME_MACRO__
3435 #define __MAC_DCU_CHANNEL_TIME_MACRO__
3436
3437 /* macros for field DURATION */
3438 #define MAC_DCU_CHANNEL_TIME__DURATION__SHIFT                                 0
3439 #define MAC_DCU_CHANNEL_TIME__DURATION__WIDTH                                20
3440 #define MAC_DCU_CHANNEL_TIME__DURATION__MASK                        0x000fffffU
3441 #define MAC_DCU_CHANNEL_TIME__DURATION__READ(src) \
3442                     (u_int32_t)(src)\
3443                     & 0x000fffffU
3444 #define MAC_DCU_CHANNEL_TIME__DURATION__WRITE(src) \
3445                     ((u_int32_t)(src)\
3446                     & 0x000fffffU)
3447 #define MAC_DCU_CHANNEL_TIME__DURATION__MODIFY(dst, src) \
3448                     (dst) = ((dst) &\
3449                     ~0x000fffffU) | ((u_int32_t)(src) &\
3450                     0x000fffffU)
3451 #define MAC_DCU_CHANNEL_TIME__DURATION__VERIFY(src) \
3452                     (!(((u_int32_t)(src)\
3453                     & ~0x000fffffU)))
3454
3455 /* macros for field ENABLE */
3456 #define MAC_DCU_CHANNEL_TIME__ENABLE__SHIFT                                  20
3457 #define MAC_DCU_CHANNEL_TIME__ENABLE__WIDTH                                   1
3458 #define MAC_DCU_CHANNEL_TIME__ENABLE__MASK                          0x00100000U
3459 #define MAC_DCU_CHANNEL_TIME__ENABLE__READ(src) \
3460                     (((u_int32_t)(src)\
3461                     & 0x00100000U) >> 20)
3462 #define MAC_DCU_CHANNEL_TIME__ENABLE__WRITE(src) \
3463                     (((u_int32_t)(src)\
3464                     << 20) & 0x00100000U)
3465 #define MAC_DCU_CHANNEL_TIME__ENABLE__MODIFY(dst, src) \
3466                     (dst) = ((dst) &\
3467                     ~0x00100000U) | (((u_int32_t)(src) <<\
3468                     20) & 0x00100000U)
3469 #define MAC_DCU_CHANNEL_TIME__ENABLE__VERIFY(src) \
3470                     (!((((u_int32_t)(src)\
3471                     << 20) & ~0x00100000U)))
3472 #define MAC_DCU_CHANNEL_TIME__ENABLE__SET(dst) \
3473                     (dst) = ((dst) &\
3474                     ~0x00100000U) | ((u_int32_t)(1) << 20)
3475 #define MAC_DCU_CHANNEL_TIME__ENABLE__CLR(dst) \
3476                     (dst) = ((dst) &\
3477                     ~0x00100000U) | ((u_int32_t)(0) << 20)
3478 #define MAC_DCU_CHANNEL_TIME__TYPE                                    u_int32_t
3479 #define MAC_DCU_CHANNEL_TIME__READ                                  0x001fffffU
3480 #define MAC_DCU_CHANNEL_TIME__WRITE                                 0x001fffffU
3481
3482 #endif /* __MAC_DCU_CHANNEL_TIME_MACRO__ */
3483
3484
3485 /* macros for mac_dcu_reg_block.MAC_DCU_CHANNEL_TIME */
3486 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_CHANNEL_TIME__NUM                    10
3487
3488 /* macros for BlueprintGlobalNameSpace::MAC_DCU_GBL_IFS_MISC */
3489 #ifndef __MAC_DCU_GBL_IFS_MISC_MACRO__
3490 #define __MAC_DCU_GBL_IFS_MISC_MACRO__
3491
3492 /* macros for field LFSR_SLICE_SEL */
3493 #define MAC_DCU_GBL_IFS_MISC__LFSR_SLICE_SEL__SHIFT                           0
3494 #define MAC_DCU_GBL_IFS_MISC__LFSR_SLICE_SEL__WIDTH                           3
3495 #define MAC_DCU_GBL_IFS_MISC__LFSR_SLICE_SEL__MASK                  0x00000007U
3496 #define MAC_DCU_GBL_IFS_MISC__LFSR_SLICE_SEL__READ(src) \
3497                     (u_int32_t)(src)\
3498                     & 0x00000007U
3499 #define MAC_DCU_GBL_IFS_MISC__LFSR_SLICE_SEL__WRITE(src) \
3500                     ((u_int32_t)(src)\
3501                     & 0x00000007U)
3502 #define MAC_DCU_GBL_IFS_MISC__LFSR_SLICE_SEL__MODIFY(dst, src) \
3503                     (dst) = ((dst) &\
3504                     ~0x00000007U) | ((u_int32_t)(src) &\
3505                     0x00000007U)
3506 #define MAC_DCU_GBL_IFS_MISC__LFSR_SLICE_SEL__VERIFY(src) \
3507                     (!(((u_int32_t)(src)\
3508                     & ~0x00000007U)))
3509
3510 /* macros for field TURBO_MODE */
3511 #define MAC_DCU_GBL_IFS_MISC__TURBO_MODE__SHIFT                               3
3512 #define MAC_DCU_GBL_IFS_MISC__TURBO_MODE__WIDTH                               1
3513 #define MAC_DCU_GBL_IFS_MISC__TURBO_MODE__MASK                      0x00000008U
3514 #define MAC_DCU_GBL_IFS_MISC__TURBO_MODE__READ(src) \
3515                     (((u_int32_t)(src)\
3516                     & 0x00000008U) >> 3)
3517 #define MAC_DCU_GBL_IFS_MISC__TURBO_MODE__WRITE(src) \
3518                     (((u_int32_t)(src)\
3519                     << 3) & 0x00000008U)
3520 #define MAC_DCU_GBL_IFS_MISC__TURBO_MODE__MODIFY(dst, src) \
3521                     (dst) = ((dst) &\
3522                     ~0x00000008U) | (((u_int32_t)(src) <<\
3523                     3) & 0x00000008U)
3524 #define MAC_DCU_GBL_IFS_MISC__TURBO_MODE__VERIFY(src) \
3525                     (!((((u_int32_t)(src)\
3526                     << 3) & ~0x00000008U)))
3527 #define MAC_DCU_GBL_IFS_MISC__TURBO_MODE__SET(dst) \
3528                     (dst) = ((dst) &\
3529                     ~0x00000008U) | ((u_int32_t)(1) << 3)
3530 #define MAC_DCU_GBL_IFS_MISC__TURBO_MODE__CLR(dst) \
3531                     (dst) = ((dst) &\
3532                     ~0x00000008U) | ((u_int32_t)(0) << 3)
3533
3534 /* macros for field SIFS_DUR_USEC */
3535 #define MAC_DCU_GBL_IFS_MISC__SIFS_DUR_USEC__SHIFT                            4
3536 #define MAC_DCU_GBL_IFS_MISC__SIFS_DUR_USEC__WIDTH                            6
3537 #define MAC_DCU_GBL_IFS_MISC__SIFS_DUR_USEC__MASK                   0x000003f0U
3538 #define MAC_DCU_GBL_IFS_MISC__SIFS_DUR_USEC__READ(src) \
3539                     (((u_int32_t)(src)\
3540                     & 0x000003f0U) >> 4)
3541 #define MAC_DCU_GBL_IFS_MISC__SIFS_DUR_USEC__WRITE(src) \
3542                     (((u_int32_t)(src)\
3543                     << 4) & 0x000003f0U)
3544 #define MAC_DCU_GBL_IFS_MISC__SIFS_DUR_USEC__MODIFY(dst, src) \
3545                     (dst) = ((dst) &\
3546                     ~0x000003f0U) | (((u_int32_t)(src) <<\
3547                     4) & 0x000003f0U)
3548 #define MAC_DCU_GBL_IFS_MISC__SIFS_DUR_USEC__VERIFY(src) \
3549                     (!((((u_int32_t)(src)\
3550                     << 4) & ~0x000003f0U)))
3551
3552 /* macros for field ARB_DLY */
3553 #define MAC_DCU_GBL_IFS_MISC__ARB_DLY__SHIFT                                 20
3554 #define MAC_DCU_GBL_IFS_MISC__ARB_DLY__WIDTH                                  2
3555 #define MAC_DCU_GBL_IFS_MISC__ARB_DLY__MASK                         0x00300000U
3556 #define MAC_DCU_GBL_IFS_MISC__ARB_DLY__READ(src) \
3557                     (((u_int32_t)(src)\
3558                     & 0x00300000U) >> 20)
3559 #define MAC_DCU_GBL_IFS_MISC__ARB_DLY__WRITE(src) \
3560                     (((u_int32_t)(src)\
3561                     << 20) & 0x00300000U)
3562 #define MAC_DCU_GBL_IFS_MISC__ARB_DLY__MODIFY(dst, src) \
3563                     (dst) = ((dst) &\
3564                     ~0x00300000U) | (((u_int32_t)(src) <<\
3565                     20) & 0x00300000U)
3566 #define MAC_DCU_GBL_IFS_MISC__ARB_DLY__VERIFY(src) \
3567                     (!((((u_int32_t)(src)\
3568                     << 20) & ~0x00300000U)))
3569
3570 /* macros for field SIFS_RST_UNCOND */
3571 #define MAC_DCU_GBL_IFS_MISC__SIFS_RST_UNCOND__SHIFT                         22
3572 #define MAC_DCU_GBL_IFS_MISC__SIFS_RST_UNCOND__WIDTH                          1
3573 #define MAC_DCU_GBL_IFS_MISC__SIFS_RST_UNCOND__MASK                 0x00400000U
3574 #define MAC_DCU_GBL_IFS_MISC__SIFS_RST_UNCOND__READ(src) \
3575                     (((u_int32_t)(src)\
3576                     & 0x00400000U) >> 22)
3577 #define MAC_DCU_GBL_IFS_MISC__SIFS_RST_UNCOND__WRITE(src) \
3578                     (((u_int32_t)(src)\
3579                     << 22) & 0x00400000U)
3580 #define MAC_DCU_GBL_IFS_MISC__SIFS_RST_UNCOND__MODIFY(dst, src) \
3581                     (dst) = ((dst) &\
3582                     ~0x00400000U) | (((u_int32_t)(src) <<\
3583                     22) & 0x00400000U)
3584 #define MAC_DCU_GBL_IFS_MISC__SIFS_RST_UNCOND__VERIFY(src) \
3585                     (!((((u_int32_t)(src)\
3586                     << 22) & ~0x00400000U)))
3587 #define MAC_DCU_GBL_IFS_MISC__SIFS_RST_UNCOND__SET(dst) \
3588                     (dst) = ((dst) &\
3589                     ~0x00400000U) | ((u_int32_t)(1) << 22)
3590 #define MAC_DCU_GBL_IFS_MISC__SIFS_RST_UNCOND__CLR(dst) \
3591                     (dst) = ((dst) &\
3592                     ~0x00400000U) | ((u_int32_t)(0) << 22)
3593
3594 /* macros for field AIFS_RST_UNCOND */
3595 #define MAC_DCU_GBL_IFS_MISC__AIFS_RST_UNCOND__SHIFT                         23
3596 #define MAC_DCU_GBL_IFS_MISC__AIFS_RST_UNCOND__WIDTH                          1
3597 #define MAC_DCU_GBL_IFS_MISC__AIFS_RST_UNCOND__MASK                 0x00800000U
3598 #define MAC_DCU_GBL_IFS_MISC__AIFS_RST_UNCOND__READ(src) \
3599                     (((u_int32_t)(src)\
3600                     & 0x00800000U) >> 23)
3601 #define MAC_DCU_GBL_IFS_MISC__AIFS_RST_UNCOND__WRITE(src) \
3602                     (((u_int32_t)(src)\
3603                     << 23) & 0x00800000U)
3604 #define MAC_DCU_GBL_IFS_MISC__AIFS_RST_UNCOND__MODIFY(dst, src) \
3605                     (dst) = ((dst) &\
3606                     ~0x00800000U) | (((u_int32_t)(src) <<\
3607                     23) & 0x00800000U)
3608 #define MAC_DCU_GBL_IFS_MISC__AIFS_RST_UNCOND__VERIFY(src) \
3609                     (!((((u_int32_t)(src)\
3610                     << 23) & ~0x00800000U)))
3611 #define MAC_DCU_GBL_IFS_MISC__AIFS_RST_UNCOND__SET(dst) \
3612                     (dst) = ((dst) &\
3613                     ~0x00800000U) | ((u_int32_t)(1) << 23)
3614 #define MAC_DCU_GBL_IFS_MISC__AIFS_RST_UNCOND__CLR(dst) \
3615                     (dst) = ((dst) &\
3616                     ~0x00800000U) | ((u_int32_t)(0) << 23)
3617
3618 /* macros for field LFSR_SLICE_RANDOM_DIS */
3619 #define MAC_DCU_GBL_IFS_MISC__LFSR_SLICE_RANDOM_DIS__SHIFT                   24
3620 #define MAC_DCU_GBL_IFS_MISC__LFSR_SLICE_RANDOM_DIS__WIDTH                    1
3621 #define MAC_DCU_GBL_IFS_MISC__LFSR_SLICE_RANDOM_DIS__MASK           0x01000000U
3622 #define MAC_DCU_GBL_IFS_MISC__LFSR_SLICE_RANDOM_DIS__READ(src) \
3623                     (((u_int32_t)(src)\
3624                     & 0x01000000U) >> 24)
3625 #define MAC_DCU_GBL_IFS_MISC__LFSR_SLICE_RANDOM_DIS__WRITE(src) \
3626                     (((u_int32_t)(src)\
3627                     << 24) & 0x01000000U)
3628 #define MAC_DCU_GBL_IFS_MISC__LFSR_SLICE_RANDOM_DIS__MODIFY(dst, src) \
3629                     (dst) = ((dst) &\
3630                     ~0x01000000U) | (((u_int32_t)(src) <<\
3631                     24) & 0x01000000U)
3632 #define MAC_DCU_GBL_IFS_MISC__LFSR_SLICE_RANDOM_DIS__VERIFY(src) \
3633                     (!((((u_int32_t)(src)\
3634                     << 24) & ~0x01000000U)))
3635 #define MAC_DCU_GBL_IFS_MISC__LFSR_SLICE_RANDOM_DIS__SET(dst) \
3636                     (dst) = ((dst) &\
3637                     ~0x01000000U) | ((u_int32_t)(1) << 24)
3638 #define MAC_DCU_GBL_IFS_MISC__LFSR_SLICE_RANDOM_DIS__CLR(dst) \
3639                     (dst) = ((dst) &\
3640                     ~0x01000000U) | ((u_int32_t)(0) << 24)
3641
3642 /* macros for field CHAN_SLOT_WIN_DUR */
3643 #define MAC_DCU_GBL_IFS_MISC__CHAN_SLOT_WIN_DUR__SHIFT                       25
3644 #define MAC_DCU_GBL_IFS_MISC__CHAN_SLOT_WIN_DUR__WIDTH                        2
3645 #define MAC_DCU_GBL_IFS_MISC__CHAN_SLOT_WIN_DUR__MASK               0x06000000U
3646 #define MAC_DCU_GBL_IFS_MISC__CHAN_SLOT_WIN_DUR__READ(src) \
3647                     (((u_int32_t)(src)\
3648                     & 0x06000000U) >> 25)
3649 #define MAC_DCU_GBL_IFS_MISC__CHAN_SLOT_WIN_DUR__WRITE(src) \
3650                     (((u_int32_t)(src)\
3651                     << 25) & 0x06000000U)
3652 #define MAC_DCU_GBL_IFS_MISC__CHAN_SLOT_WIN_DUR__MODIFY(dst, src) \
3653                     (dst) = ((dst) &\
3654                     ~0x06000000U) | (((u_int32_t)(src) <<\
3655                     25) & 0x06000000U)
3656 #define MAC_DCU_GBL_IFS_MISC__CHAN_SLOT_WIN_DUR__VERIFY(src) \
3657                     (!((((u_int32_t)(src)\
3658                     << 25) & ~0x06000000U)))
3659
3660 /* macros for field CHAN_SLOT_ALWAYS */
3661 #define MAC_DCU_GBL_IFS_MISC__CHAN_SLOT_ALWAYS__SHIFT                        27
3662 #define MAC_DCU_GBL_IFS_MISC__CHAN_SLOT_ALWAYS__WIDTH                         1
3663 #define MAC_DCU_GBL_IFS_MISC__CHAN_SLOT_ALWAYS__MASK                0x08000000U
3664 #define MAC_DCU_GBL_IFS_MISC__CHAN_SLOT_ALWAYS__READ(src) \
3665                     (((u_int32_t)(src)\
3666                     & 0x08000000U) >> 27)
3667 #define MAC_DCU_GBL_IFS_MISC__CHAN_SLOT_ALWAYS__WRITE(src) \
3668                     (((u_int32_t)(src)\
3669                     << 27) & 0x08000000U)
3670 #define MAC_DCU_GBL_IFS_MISC__CHAN_SLOT_ALWAYS__MODIFY(dst, src) \
3671                     (dst) = ((dst) &\
3672                     ~0x08000000U) | (((u_int32_t)(src) <<\
3673                     27) & 0x08000000U)
3674 #define MAC_DCU_GBL_IFS_MISC__CHAN_SLOT_ALWAYS__VERIFY(src) \
3675                     (!((((u_int32_t)(src)\
3676                     << 27) & ~0x08000000U)))
3677 #define MAC_DCU_GBL_IFS_MISC__CHAN_SLOT_ALWAYS__SET(dst) \
3678                     (dst) = ((dst) &\
3679                     ~0x08000000U) | ((u_int32_t)(1) << 27)
3680 #define MAC_DCU_GBL_IFS_MISC__CHAN_SLOT_ALWAYS__CLR(dst) \
3681                     (dst) = ((dst) &\
3682                     ~0x08000000U) | ((u_int32_t)(0) << 27)
3683
3684 /* macros for field IGNORE_BACKOFF */
3685 #define MAC_DCU_GBL_IFS_MISC__IGNORE_BACKOFF__SHIFT                          28
3686 #define MAC_DCU_GBL_IFS_MISC__IGNORE_BACKOFF__WIDTH                           1
3687 #define MAC_DCU_GBL_IFS_MISC__IGNORE_BACKOFF__MASK                  0x10000000U
3688 #define MAC_DCU_GBL_IFS_MISC__IGNORE_BACKOFF__READ(src) \
3689                     (((u_int32_t)(src)\
3690                     & 0x10000000U) >> 28)
3691 #define MAC_DCU_GBL_IFS_MISC__IGNORE_BACKOFF__WRITE(src) \
3692                     (((u_int32_t)(src)\
3693                     << 28) & 0x10000000U)
3694 #define MAC_DCU_GBL_IFS_MISC__IGNORE_BACKOFF__MODIFY(dst, src) \
3695                     (dst) = ((dst) &\
3696                     ~0x10000000U) | (((u_int32_t)(src) <<\
3697                     28) & 0x10000000U)
3698 #define MAC_DCU_GBL_IFS_MISC__IGNORE_BACKOFF__VERIFY(src) \
3699                     (!((((u_int32_t)(src)\
3700                     << 28) & ~0x10000000U)))
3701 #define MAC_DCU_GBL_IFS_MISC__IGNORE_BACKOFF__SET(dst) \
3702                     (dst) = ((dst) &\
3703                     ~0x10000000U) | ((u_int32_t)(1) << 28)
3704 #define MAC_DCU_GBL_IFS_MISC__IGNORE_BACKOFF__CLR(dst) \
3705                     (dst) = ((dst) &\
3706                     ~0x10000000U) | ((u_int32_t)(0) << 28)
3707 #define MAC_DCU_GBL_IFS_MISC__TYPE                                    u_int32_t
3708 #define MAC_DCU_GBL_IFS_MISC__READ                                  0x1ff003ffU
3709 #define MAC_DCU_GBL_IFS_MISC__WRITE                                 0x1ff003ffU
3710
3711 #endif /* __MAC_DCU_GBL_IFS_MISC_MACRO__ */
3712
3713
3714 /* macros for mac_dcu_reg_block.MAC_DCU_GBL_IFS_MISC */
3715 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_GBL_IFS_MISC__NUM                     1
3716
3717 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU0_127_96 */
3718 #ifndef __MAC_DCU_TXFILTER_DCU0_127_96_MACRO__
3719 #define __MAC_DCU_TXFILTER_DCU0_127_96_MACRO__
3720
3721 /* macros for field DATA */
3722 #define MAC_DCU_TXFILTER_DCU0_127_96__DATA__SHIFT                             0
3723 #define MAC_DCU_TXFILTER_DCU0_127_96__DATA__WIDTH                            32
3724 #define MAC_DCU_TXFILTER_DCU0_127_96__DATA__MASK                    0xffffffffU
3725 #define MAC_DCU_TXFILTER_DCU0_127_96__DATA__READ(src) \
3726                     (u_int32_t)(src)\
3727                     & 0xffffffffU
3728 #define MAC_DCU_TXFILTER_DCU0_127_96__DATA__WRITE(src) \
3729                     ((u_int32_t)(src)\
3730                     & 0xffffffffU)
3731 #define MAC_DCU_TXFILTER_DCU0_127_96__DATA__MODIFY(dst, src) \
3732                     (dst) = ((dst) &\
3733                     ~0xffffffffU) | ((u_int32_t)(src) &\
3734                     0xffffffffU)
3735 #define MAC_DCU_TXFILTER_DCU0_127_96__DATA__VERIFY(src) \
3736                     (!(((u_int32_t)(src)\
3737                     & ~0xffffffffU)))
3738 #define MAC_DCU_TXFILTER_DCU0_127_96__TYPE                            u_int32_t
3739 #define MAC_DCU_TXFILTER_DCU0_127_96__READ                          0xffffffffU
3740 #define MAC_DCU_TXFILTER_DCU0_127_96__WRITE                         0xffffffffU
3741
3742 #endif /* __MAC_DCU_TXFILTER_DCU0_127_96_MACRO__ */
3743
3744
3745 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU0_127_96 */
3746 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU0_127_96__NUM             1
3747
3748 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU8_127_96 */
3749 #ifndef __MAC_DCU_TXFILTER_DCU8_127_96_MACRO__
3750 #define __MAC_DCU_TXFILTER_DCU8_127_96_MACRO__
3751
3752 /* macros for field DATA */
3753 #define MAC_DCU_TXFILTER_DCU8_127_96__DATA__SHIFT                             0
3754 #define MAC_DCU_TXFILTER_DCU8_127_96__DATA__WIDTH                            32
3755 #define MAC_DCU_TXFILTER_DCU8_127_96__DATA__MASK                    0xffffffffU
3756 #define MAC_DCU_TXFILTER_DCU8_127_96__DATA__READ(src) \
3757                     (u_int32_t)(src)\
3758                     & 0xffffffffU
3759 #define MAC_DCU_TXFILTER_DCU8_127_96__TYPE                            u_int32_t
3760 #define MAC_DCU_TXFILTER_DCU8_127_96__READ                          0xffffffffU
3761
3762 #endif /* __MAC_DCU_TXFILTER_DCU8_127_96_MACRO__ */
3763
3764
3765 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU8_127_96 */
3766 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU8_127_96__NUM             1
3767
3768 /* macros for BlueprintGlobalNameSpace::MAC_DCU_MISC */
3769 #ifndef __MAC_DCU_MISC_MACRO__
3770 #define __MAC_DCU_MISC_MACRO__
3771
3772 /* macros for field BKOFF_THRESH */
3773 #define MAC_DCU_MISC__BKOFF_THRESH__SHIFT                                     0
3774 #define MAC_DCU_MISC__BKOFF_THRESH__WIDTH                                     6
3775 #define MAC_DCU_MISC__BKOFF_THRESH__MASK                            0x0000003fU
3776 #define MAC_DCU_MISC__BKOFF_THRESH__READ(src)    (u_int32_t)(src) & 0x0000003fU
3777 #define MAC_DCU_MISC__BKOFF_THRESH__WRITE(src) ((u_int32_t)(src) & 0x0000003fU)
3778 #define MAC_DCU_MISC__BKOFF_THRESH__MODIFY(dst, src) \
3779                     (dst) = ((dst) &\
3780                     ~0x0000003fU) | ((u_int32_t)(src) &\
3781                     0x0000003fU)
3782 #define MAC_DCU_MISC__BKOFF_THRESH__VERIFY(src) \
3783                     (!(((u_int32_t)(src)\
3784                     & ~0x0000003fU)))
3785
3786 /* macros for field SFC_RST_AT_TS_END_EN */
3787 #define MAC_DCU_MISC__SFC_RST_AT_TS_END_EN__SHIFT                             6
3788 #define MAC_DCU_MISC__SFC_RST_AT_TS_END_EN__WIDTH                             1
3789 #define MAC_DCU_MISC__SFC_RST_AT_TS_END_EN__MASK                    0x00000040U
3790 #define MAC_DCU_MISC__SFC_RST_AT_TS_END_EN__READ(src) \
3791                     (((u_int32_t)(src)\
3792                     & 0x00000040U) >> 6)
3793 #define MAC_DCU_MISC__SFC_RST_AT_TS_END_EN__WRITE(src) \
3794                     (((u_int32_t)(src)\
3795                     << 6) & 0x00000040U)
3796 #define MAC_DCU_MISC__SFC_RST_AT_TS_END_EN__MODIFY(dst, src) \
3797                     (dst) = ((dst) &\
3798                     ~0x00000040U) | (((u_int32_t)(src) <<\
3799                     6) & 0x00000040U)
3800 #define MAC_DCU_MISC__SFC_RST_AT_TS_END_EN__VERIFY(src) \
3801                     (!((((u_int32_t)(src)\
3802                     << 6) & ~0x00000040U)))
3803 #define MAC_DCU_MISC__SFC_RST_AT_TS_END_EN__SET(dst) \
3804                     (dst) = ((dst) &\
3805                     ~0x00000040U) | ((u_int32_t)(1) << 6)
3806 #define MAC_DCU_MISC__SFC_RST_AT_TS_END_EN__CLR(dst) \
3807                     (dst) = ((dst) &\
3808                     ~0x00000040U) | ((u_int32_t)(0) << 6)
3809
3810 /* macros for field CW_RST_AT_TS_END_DIS */
3811 #define MAC_DCU_MISC__CW_RST_AT_TS_END_DIS__SHIFT                             7
3812 #define MAC_DCU_MISC__CW_RST_AT_TS_END_DIS__WIDTH                             1
3813 #define MAC_DCU_MISC__CW_RST_AT_TS_END_DIS__MASK                    0x00000080U
3814 #define MAC_DCU_MISC__CW_RST_AT_TS_END_DIS__READ(src) \
3815                     (((u_int32_t)(src)\
3816                     & 0x00000080U) >> 7)
3817 #define MAC_DCU_MISC__CW_RST_AT_TS_END_DIS__WRITE(src) \
3818                     (((u_int32_t)(src)\
3819                     << 7) & 0x00000080U)
3820 #define MAC_DCU_MISC__CW_RST_AT_TS_END_DIS__MODIFY(dst, src) \
3821                     (dst) = ((dst) &\
3822                     ~0x00000080U) | (((u_int32_t)(src) <<\
3823                     7) & 0x00000080U)
3824 #define MAC_DCU_MISC__CW_RST_AT_TS_END_DIS__VERIFY(src) \
3825                     (!((((u_int32_t)(src)\
3826                     << 7) & ~0x00000080U)))
3827 #define MAC_DCU_MISC__CW_RST_AT_TS_END_DIS__SET(dst) \
3828                     (dst) = ((dst) &\
3829                     ~0x00000080U) | ((u_int32_t)(1) << 7)
3830 #define MAC_DCU_MISC__CW_RST_AT_TS_END_DIS__CLR(dst) \
3831                     (dst) = ((dst) &\
3832                     ~0x00000080U) | ((u_int32_t)(0) << 7)
3833
3834 /* macros for field FRAG_BURST_WAIT_QCU_EN */
3835 #define MAC_DCU_MISC__FRAG_BURST_WAIT_QCU_EN__SHIFT                           8
3836 #define MAC_DCU_MISC__FRAG_BURST_WAIT_QCU_EN__WIDTH                           1
3837 #define MAC_DCU_MISC__FRAG_BURST_WAIT_QCU_EN__MASK                  0x00000100U
3838 #define MAC_DCU_MISC__FRAG_BURST_WAIT_QCU_EN__READ(src) \
3839                     (((u_int32_t)(src)\
3840                     & 0x00000100U) >> 8)
3841 #define MAC_DCU_MISC__FRAG_BURST_WAIT_QCU_EN__WRITE(src) \
3842                     (((u_int32_t)(src)\
3843                     << 8) & 0x00000100U)
3844 #define MAC_DCU_MISC__FRAG_BURST_WAIT_QCU_EN__MODIFY(dst, src) \
3845                     (dst) = ((dst) &\
3846                     ~0x00000100U) | (((u_int32_t)(src) <<\
3847                     8) & 0x00000100U)
3848 #define MAC_DCU_MISC__FRAG_BURST_WAIT_QCU_EN__VERIFY(src) \
3849                     (!((((u_int32_t)(src)\
3850                     << 8) & ~0x00000100U)))
3851 #define MAC_DCU_MISC__FRAG_BURST_WAIT_QCU_EN__SET(dst) \
3852                     (dst) = ((dst) &\
3853                     ~0x00000100U) | ((u_int32_t)(1) << 8)
3854 #define MAC_DCU_MISC__FRAG_BURST_WAIT_QCU_EN__CLR(dst) \
3855                     (dst) = ((dst) &\
3856                     ~0x00000100U) | ((u_int32_t)(0) << 8)
3857
3858 /* macros for field FRAG_BURST_BKOFF_EN */
3859 #define MAC_DCU_MISC__FRAG_BURST_BKOFF_EN__SHIFT                              9
3860 #define MAC_DCU_MISC__FRAG_BURST_BKOFF_EN__WIDTH                              1
3861 #define MAC_DCU_MISC__FRAG_BURST_BKOFF_EN__MASK                     0x00000200U
3862 #define MAC_DCU_MISC__FRAG_BURST_BKOFF_EN__READ(src) \
3863                     (((u_int32_t)(src)\
3864                     & 0x00000200U) >> 9)
3865 #define MAC_DCU_MISC__FRAG_BURST_BKOFF_EN__WRITE(src) \
3866                     (((u_int32_t)(src)\
3867                     << 9) & 0x00000200U)
3868 #define MAC_DCU_MISC__FRAG_BURST_BKOFF_EN__MODIFY(dst, src) \
3869                     (dst) = ((dst) &\
3870                     ~0x00000200U) | (((u_int32_t)(src) <<\
3871                     9) & 0x00000200U)
3872 #define MAC_DCU_MISC__FRAG_BURST_BKOFF_EN__VERIFY(src) \
3873                     (!((((u_int32_t)(src)\
3874                     << 9) & ~0x00000200U)))
3875 #define MAC_DCU_MISC__FRAG_BURST_BKOFF_EN__SET(dst) \
3876                     (dst) = ((dst) &\
3877                     ~0x00000200U) | ((u_int32_t)(1) << 9)
3878 #define MAC_DCU_MISC__FRAG_BURST_BKOFF_EN__CLR(dst) \
3879                     (dst) = ((dst) &\
3880                     ~0x00000200U) | ((u_int32_t)(0) << 9)
3881
3882 /* macros for field HCF_POLL_EN */
3883 #define MAC_DCU_MISC__HCF_POLL_EN__SHIFT                                     11
3884 #define MAC_DCU_MISC__HCF_POLL_EN__WIDTH                                      1
3885 #define MAC_DCU_MISC__HCF_POLL_EN__MASK                             0x00000800U
3886 #define MAC_DCU_MISC__HCF_POLL_EN__READ(src) \
3887                     (((u_int32_t)(src)\
3888                     & 0x00000800U) >> 11)
3889 #define MAC_DCU_MISC__HCF_POLL_EN__WRITE(src) \
3890                     (((u_int32_t)(src)\
3891                     << 11) & 0x00000800U)
3892 #define MAC_DCU_MISC__HCF_POLL_EN__MODIFY(dst, src) \
3893                     (dst) = ((dst) &\
3894                     ~0x00000800U) | (((u_int32_t)(src) <<\
3895                     11) & 0x00000800U)
3896 #define MAC_DCU_MISC__HCF_POLL_EN__VERIFY(src) \
3897                     (!((((u_int32_t)(src)\
3898                     << 11) & ~0x00000800U)))
3899 #define MAC_DCU_MISC__HCF_POLL_EN__SET(dst) \
3900                     (dst) = ((dst) &\
3901                     ~0x00000800U) | ((u_int32_t)(1) << 11)
3902 #define MAC_DCU_MISC__HCF_POLL_EN__CLR(dst) \
3903                     (dst) = ((dst) &\
3904                     ~0x00000800U) | ((u_int32_t)(0) << 11)
3905
3906 /* macros for field BKOFF_PF */
3907 #define MAC_DCU_MISC__BKOFF_PF__SHIFT                                        12
3908 #define MAC_DCU_MISC__BKOFF_PF__WIDTH                                         1
3909 #define MAC_DCU_MISC__BKOFF_PF__MASK                                0x00001000U
3910 #define MAC_DCU_MISC__BKOFF_PF__READ(src) \
3911                     (((u_int32_t)(src)\
3912                     & 0x00001000U) >> 12)
3913 #define MAC_DCU_MISC__BKOFF_PF__WRITE(src) \
3914                     (((u_int32_t)(src)\
3915                     << 12) & 0x00001000U)
3916 #define MAC_DCU_MISC__BKOFF_PF__MODIFY(dst, src) \
3917                     (dst) = ((dst) &\
3918                     ~0x00001000U) | (((u_int32_t)(src) <<\
3919                     12) & 0x00001000U)
3920 #define MAC_DCU_MISC__BKOFF_PF__VERIFY(src) \
3921                     (!((((u_int32_t)(src)\
3922                     << 12) & ~0x00001000U)))
3923 #define MAC_DCU_MISC__BKOFF_PF__SET(dst) \
3924                     (dst) = ((dst) &\
3925                     ~0x00001000U) | ((u_int32_t)(1) << 12)
3926 #define MAC_DCU_MISC__BKOFF_PF__CLR(dst) \
3927                     (dst) = ((dst) &\
3928                     ~0x00001000U) | ((u_int32_t)(0) << 12)
3929
3930 /* macros for field VIRT_COLL_POLICY */
3931 #define MAC_DCU_MISC__VIRT_COLL_POLICY__SHIFT                                14
3932 #define MAC_DCU_MISC__VIRT_COLL_POLICY__WIDTH                                 2
3933 #define MAC_DCU_MISC__VIRT_COLL_POLICY__MASK                        0x0000c000U
3934 #define MAC_DCU_MISC__VIRT_COLL_POLICY__READ(src) \
3935                     (((u_int32_t)(src)\
3936                     & 0x0000c000U) >> 14)
3937 #define MAC_DCU_MISC__VIRT_COLL_POLICY__WRITE(src) \
3938                     (((u_int32_t)(src)\
3939                     << 14) & 0x0000c000U)
3940 #define MAC_DCU_MISC__VIRT_COLL_POLICY__MODIFY(dst, src) \
3941                     (dst) = ((dst) &\
3942                     ~0x0000c000U) | (((u_int32_t)(src) <<\
3943                     14) & 0x0000c000U)
3944 #define MAC_DCU_MISC__VIRT_COLL_POLICY__VERIFY(src) \
3945                     (!((((u_int32_t)(src)\
3946                     << 14) & ~0x0000c000U)))
3947
3948 /* macros for field IS_BCN */
3949 #define MAC_DCU_MISC__IS_BCN__SHIFT                                          16
3950 #define MAC_DCU_MISC__IS_BCN__WIDTH                                           1
3951 #define MAC_DCU_MISC__IS_BCN__MASK                                  0x00010000U
3952 #define MAC_DCU_MISC__IS_BCN__READ(src) \
3953                     (((u_int32_t)(src)\
3954                     & 0x00010000U) >> 16)
3955 #define MAC_DCU_MISC__IS_BCN__WRITE(src) \
3956                     (((u_int32_t)(src)\
3957                     << 16) & 0x00010000U)
3958 #define MAC_DCU_MISC__IS_BCN__MODIFY(dst, src) \
3959                     (dst) = ((dst) &\
3960                     ~0x00010000U) | (((u_int32_t)(src) <<\
3961                     16) & 0x00010000U)
3962 #define MAC_DCU_MISC__IS_BCN__VERIFY(src) \
3963                     (!((((u_int32_t)(src)\
3964                     << 16) & ~0x00010000U)))
3965 #define MAC_DCU_MISC__IS_BCN__SET(dst) \
3966                     (dst) = ((dst) &\
3967                     ~0x00010000U) | ((u_int32_t)(1) << 16)
3968 #define MAC_DCU_MISC__IS_BCN__CLR(dst) \
3969                     (dst) = ((dst) &\
3970                     ~0x00010000U) | ((u_int32_t)(0) << 16)
3971
3972 /* macros for field ARB_LOCKOUT_IF_EN */
3973 #define MAC_DCU_MISC__ARB_LOCKOUT_IF_EN__SHIFT                               17
3974 #define MAC_DCU_MISC__ARB_LOCKOUT_IF_EN__WIDTH                                1
3975 #define MAC_DCU_MISC__ARB_LOCKOUT_IF_EN__MASK                       0x00020000U
3976 #define MAC_DCU_MISC__ARB_LOCKOUT_IF_EN__READ(src) \
3977                     (((u_int32_t)(src)\
3978                     & 0x00020000U) >> 17)
3979 #define MAC_DCU_MISC__ARB_LOCKOUT_IF_EN__WRITE(src) \
3980                     (((u_int32_t)(src)\
3981                     << 17) & 0x00020000U)
3982 #define MAC_DCU_MISC__ARB_LOCKOUT_IF_EN__MODIFY(dst, src) \
3983                     (dst) = ((dst) &\
3984                     ~0x00020000U) | (((u_int32_t)(src) <<\
3985                     17) & 0x00020000U)
3986 #define MAC_DCU_MISC__ARB_LOCKOUT_IF_EN__VERIFY(src) \
3987                     (!((((u_int32_t)(src)\
3988                     << 17) & ~0x00020000U)))
3989 #define MAC_DCU_MISC__ARB_LOCKOUT_IF_EN__SET(dst) \
3990                     (dst) = ((dst) &\
3991                     ~0x00020000U) | ((u_int32_t)(1) << 17)
3992 #define MAC_DCU_MISC__ARB_LOCKOUT_IF_EN__CLR(dst) \
3993                     (dst) = ((dst) &\
3994                     ~0x00020000U) | ((u_int32_t)(0) << 17)
3995
3996 /* macros for field LOCKOUT_GBL_EN */
3997 #define MAC_DCU_MISC__LOCKOUT_GBL_EN__SHIFT                                  18
3998 #define MAC_DCU_MISC__LOCKOUT_GBL_EN__WIDTH                                   1
3999 #define MAC_DCU_MISC__LOCKOUT_GBL_EN__MASK                          0x00040000U
4000 #define MAC_DCU_MISC__LOCKOUT_GBL_EN__READ(src) \
4001                     (((u_int32_t)(src)\
4002                     & 0x00040000U) >> 18)
4003 #define MAC_DCU_MISC__LOCKOUT_GBL_EN__WRITE(src) \
4004                     (((u_int32_t)(src)\
4005                     << 18) & 0x00040000U)
4006 #define MAC_DCU_MISC__LOCKOUT_GBL_EN__MODIFY(dst, src) \
4007                     (dst) = ((dst) &\
4008                     ~0x00040000U) | (((u_int32_t)(src) <<\
4009                     18) & 0x00040000U)
4010 #define MAC_DCU_MISC__LOCKOUT_GBL_EN__VERIFY(src) \
4011                     (!((((u_int32_t)(src)\
4012                     << 18) & ~0x00040000U)))
4013 #define MAC_DCU_MISC__LOCKOUT_GBL_EN__SET(dst) \
4014                     (dst) = ((dst) &\
4015                     ~0x00040000U) | ((u_int32_t)(1) << 18)
4016 #define MAC_DCU_MISC__LOCKOUT_GBL_EN__CLR(dst) \
4017                     (dst) = ((dst) &\
4018                     ~0x00040000U) | ((u_int32_t)(0) << 18)
4019
4020 /* macros for field LOCKOUT_IGNORE */
4021 #define MAC_DCU_MISC__LOCKOUT_IGNORE__SHIFT                                  19
4022 #define MAC_DCU_MISC__LOCKOUT_IGNORE__WIDTH                                   1
4023 #define MAC_DCU_MISC__LOCKOUT_IGNORE__MASK                          0x00080000U
4024 #define MAC_DCU_MISC__LOCKOUT_IGNORE__READ(src) \
4025                     (((u_int32_t)(src)\
4026                     & 0x00080000U) >> 19)
4027 #define MAC_DCU_MISC__LOCKOUT_IGNORE__WRITE(src) \
4028                     (((u_int32_t)(src)\
4029                     << 19) & 0x00080000U)
4030 #define MAC_DCU_MISC__LOCKOUT_IGNORE__MODIFY(dst, src) \
4031                     (dst) = ((dst) &\
4032                     ~0x00080000U) | (((u_int32_t)(src) <<\
4033                     19) & 0x00080000U)
4034 #define MAC_DCU_MISC__LOCKOUT_IGNORE__VERIFY(src) \
4035                     (!((((u_int32_t)(src)\
4036                     << 19) & ~0x00080000U)))
4037 #define MAC_DCU_MISC__LOCKOUT_IGNORE__SET(dst) \
4038                     (dst) = ((dst) &\
4039                     ~0x00080000U) | ((u_int32_t)(1) << 19)
4040 #define MAC_DCU_MISC__LOCKOUT_IGNORE__CLR(dst) \
4041                     (dst) = ((dst) &\
4042                     ~0x00080000U) | ((u_int32_t)(0) << 19)
4043
4044 /* macros for field SEQNUM_FREEZE */
4045 #define MAC_DCU_MISC__SEQNUM_FREEZE__SHIFT                                   20
4046 #define MAC_DCU_MISC__SEQNUM_FREEZE__WIDTH                                    1
4047 #define MAC_DCU_MISC__SEQNUM_FREEZE__MASK                           0x00100000U
4048 #define MAC_DCU_MISC__SEQNUM_FREEZE__READ(src) \
4049                     (((u_int32_t)(src)\
4050                     & 0x00100000U) >> 20)
4051 #define MAC_DCU_MISC__SEQNUM_FREEZE__WRITE(src) \
4052                     (((u_int32_t)(src)\
4053                     << 20) & 0x00100000U)
4054 #define MAC_DCU_MISC__SEQNUM_FREEZE__MODIFY(dst, src) \
4055                     (dst) = ((dst) &\
4056                     ~0x00100000U) | (((u_int32_t)(src) <<\
4057                     20) & 0x00100000U)
4058 #define MAC_DCU_MISC__SEQNUM_FREEZE__VERIFY(src) \
4059                     (!((((u_int32_t)(src)\
4060                     << 20) & ~0x00100000U)))
4061 #define MAC_DCU_MISC__SEQNUM_FREEZE__SET(dst) \
4062                     (dst) = ((dst) &\
4063                     ~0x00100000U) | ((u_int32_t)(1) << 20)
4064 #define MAC_DCU_MISC__SEQNUM_FREEZE__CLR(dst) \
4065                     (dst) = ((dst) &\
4066                     ~0x00100000U) | ((u_int32_t)(0) << 20)
4067
4068 /* macros for field POST_BKOFF_SKIP */
4069 #define MAC_DCU_MISC__POST_BKOFF_SKIP__SHIFT                                 21
4070 #define MAC_DCU_MISC__POST_BKOFF_SKIP__WIDTH                                  1
4071 #define MAC_DCU_MISC__POST_BKOFF_SKIP__MASK                         0x00200000U
4072 #define MAC_DCU_MISC__POST_BKOFF_SKIP__READ(src) \
4073                     (((u_int32_t)(src)\
4074                     & 0x00200000U) >> 21)
4075 #define MAC_DCU_MISC__POST_BKOFF_SKIP__WRITE(src) \
4076                     (((u_int32_t)(src)\
4077                     << 21) & 0x00200000U)
4078 #define MAC_DCU_MISC__POST_BKOFF_SKIP__MODIFY(dst, src) \
4079                     (dst) = ((dst) &\
4080                     ~0x00200000U) | (((u_int32_t)(src) <<\
4081                     21) & 0x00200000U)
4082 #define MAC_DCU_MISC__POST_BKOFF_SKIP__VERIFY(src) \
4083                     (!((((u_int32_t)(src)\
4084                     << 21) & ~0x00200000U)))
4085 #define MAC_DCU_MISC__POST_BKOFF_SKIP__SET(dst) \
4086                     (dst) = ((dst) &\
4087                     ~0x00200000U) | ((u_int32_t)(1) << 21)
4088 #define MAC_DCU_MISC__POST_BKOFF_SKIP__CLR(dst) \
4089                     (dst) = ((dst) &\
4090                     ~0x00200000U) | ((u_int32_t)(0) << 21)
4091
4092 /* macros for field VIRT_COLL_CW_INC_EN */
4093 #define MAC_DCU_MISC__VIRT_COLL_CW_INC_EN__SHIFT                             22
4094 #define MAC_DCU_MISC__VIRT_COLL_CW_INC_EN__WIDTH                              1
4095 #define MAC_DCU_MISC__VIRT_COLL_CW_INC_EN__MASK                     0x00400000U
4096 #define MAC_DCU_MISC__VIRT_COLL_CW_INC_EN__READ(src) \
4097                     (((u_int32_t)(src)\
4098                     & 0x00400000U) >> 22)
4099 #define MAC_DCU_MISC__VIRT_COLL_CW_INC_EN__WRITE(src) \
4100                     (((u_int32_t)(src)\
4101                     << 22) & 0x00400000U)
4102 #define MAC_DCU_MISC__VIRT_COLL_CW_INC_EN__MODIFY(dst, src) \
4103                     (dst) = ((dst) &\
4104                     ~0x00400000U) | (((u_int32_t)(src) <<\
4105                     22) & 0x00400000U)
4106 #define MAC_DCU_MISC__VIRT_COLL_CW_INC_EN__VERIFY(src) \
4107                     (!((((u_int32_t)(src)\
4108                     << 22) & ~0x00400000U)))
4109 #define MAC_DCU_MISC__VIRT_COLL_CW_INC_EN__SET(dst) \
4110                     (dst) = ((dst) &\
4111                     ~0x00400000U) | ((u_int32_t)(1) << 22)
4112 #define MAC_DCU_MISC__VIRT_COLL_CW_INC_EN__CLR(dst) \
4113                     (dst) = ((dst) &\
4114                     ~0x00400000U) | ((u_int32_t)(0) << 22)
4115
4116 /* macros for field RETRY_ON_BLOWN_IFS_EN */
4117 #define MAC_DCU_MISC__RETRY_ON_BLOWN_IFS_EN__SHIFT                           23
4118 #define MAC_DCU_MISC__RETRY_ON_BLOWN_IFS_EN__WIDTH                            1
4119 #define MAC_DCU_MISC__RETRY_ON_BLOWN_IFS_EN__MASK                   0x00800000U
4120 #define MAC_DCU_MISC__RETRY_ON_BLOWN_IFS_EN__READ(src) \
4121                     (((u_int32_t)(src)\
4122                     & 0x00800000U) >> 23)
4123 #define MAC_DCU_MISC__RETRY_ON_BLOWN_IFS_EN__WRITE(src) \
4124                     (((u_int32_t)(src)\
4125                     << 23) & 0x00800000U)
4126 #define MAC_DCU_MISC__RETRY_ON_BLOWN_IFS_EN__MODIFY(dst, src) \
4127                     (dst) = ((dst) &\
4128                     ~0x00800000U) | (((u_int32_t)(src) <<\
4129                     23) & 0x00800000U)
4130 #define MAC_DCU_MISC__RETRY_ON_BLOWN_IFS_EN__VERIFY(src) \
4131                     (!((((u_int32_t)(src)\
4132                     << 23) & ~0x00800000U)))
4133 #define MAC_DCU_MISC__RETRY_ON_BLOWN_IFS_EN__SET(dst) \
4134                     (dst) = ((dst) &\
4135                     ~0x00800000U) | ((u_int32_t)(1) << 23)
4136 #define MAC_DCU_MISC__RETRY_ON_BLOWN_IFS_EN__CLR(dst) \
4137                     (dst) = ((dst) &\
4138                     ~0x00800000U) | ((u_int32_t)(0) << 23)
4139
4140 /* macros for field SIFS_BURST_CHAN_BUSY_IGNORE */
4141 #define MAC_DCU_MISC__SIFS_BURST_CHAN_BUSY_IGNORE__SHIFT                     24
4142 #define MAC_DCU_MISC__SIFS_BURST_CHAN_BUSY_IGNORE__WIDTH                      1
4143 #define MAC_DCU_MISC__SIFS_BURST_CHAN_BUSY_IGNORE__MASK             0x01000000U
4144 #define MAC_DCU_MISC__SIFS_BURST_CHAN_BUSY_IGNORE__READ(src) \
4145                     (((u_int32_t)(src)\
4146                     & 0x01000000U) >> 24)
4147 #define MAC_DCU_MISC__SIFS_BURST_CHAN_BUSY_IGNORE__WRITE(src) \
4148                     (((u_int32_t)(src)\
4149                     << 24) & 0x01000000U)
4150 #define MAC_DCU_MISC__SIFS_BURST_CHAN_BUSY_IGNORE__MODIFY(dst, src) \
4151                     (dst) = ((dst) &\
4152                     ~0x01000000U) | (((u_int32_t)(src) <<\
4153                     24) & 0x01000000U)
4154 #define MAC_DCU_MISC__SIFS_BURST_CHAN_BUSY_IGNORE__VERIFY(src) \
4155                     (!((((u_int32_t)(src)\
4156                     << 24) & ~0x01000000U)))
4157 #define MAC_DCU_MISC__SIFS_BURST_CHAN_BUSY_IGNORE__SET(dst) \
4158                     (dst) = ((dst) &\
4159                     ~0x01000000U) | ((u_int32_t)(1) << 24)
4160 #define MAC_DCU_MISC__SIFS_BURST_CHAN_BUSY_IGNORE__CLR(dst) \
4161                     (dst) = ((dst) &\
4162                     ~0x01000000U) | ((u_int32_t)(0) << 24)
4163 #define MAC_DCU_MISC__TYPE                                            u_int32_t
4164 #define MAC_DCU_MISC__READ                                          0x01ffdbffU
4165 #define MAC_DCU_MISC__WRITE                                         0x01ffdbffU
4166
4167 #endif /* __MAC_DCU_MISC_MACRO__ */
4168
4169
4170 /* macros for mac_dcu_reg_block.MAC_DCU_MISC */
4171 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_MISC__NUM                            10
4172
4173 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU1_31_0 */
4174 #ifndef __MAC_DCU_TXFILTER_DCU1_31_0_MACRO__
4175 #define __MAC_DCU_TXFILTER_DCU1_31_0_MACRO__
4176
4177 /* macros for field DATA */
4178 #define MAC_DCU_TXFILTER_DCU1_31_0__DATA__SHIFT                               0
4179 #define MAC_DCU_TXFILTER_DCU1_31_0__DATA__WIDTH                              32
4180 #define MAC_DCU_TXFILTER_DCU1_31_0__DATA__MASK                      0xffffffffU
4181 #define MAC_DCU_TXFILTER_DCU1_31_0__DATA__READ(src) \
4182                     (u_int32_t)(src)\
4183                     & 0xffffffffU
4184 #define MAC_DCU_TXFILTER_DCU1_31_0__TYPE                              u_int32_t
4185 #define MAC_DCU_TXFILTER_DCU1_31_0__READ                            0xffffffffU
4186
4187 #endif /* __MAC_DCU_TXFILTER_DCU1_31_0_MACRO__ */
4188
4189
4190 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU1_31_0 */
4191 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU1_31_0__NUM               1
4192
4193 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU9_31_0 */
4194 #ifndef __MAC_DCU_TXFILTER_DCU9_31_0_MACRO__
4195 #define __MAC_DCU_TXFILTER_DCU9_31_0_MACRO__
4196
4197 /* macros for field DATA */
4198 #define MAC_DCU_TXFILTER_DCU9_31_0__DATA__SHIFT                               0
4199 #define MAC_DCU_TXFILTER_DCU9_31_0__DATA__WIDTH                              32
4200 #define MAC_DCU_TXFILTER_DCU9_31_0__DATA__MASK                      0xffffffffU
4201 #define MAC_DCU_TXFILTER_DCU9_31_0__DATA__READ(src) \
4202                     (u_int32_t)(src)\
4203                     & 0xffffffffU
4204 #define MAC_DCU_TXFILTER_DCU9_31_0__TYPE                              u_int32_t
4205 #define MAC_DCU_TXFILTER_DCU9_31_0__READ                            0xffffffffU
4206
4207 #endif /* __MAC_DCU_TXFILTER_DCU9_31_0_MACRO__ */
4208
4209
4210 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU9_31_0 */
4211 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU9_31_0__NUM               1
4212
4213 /* macros for BlueprintGlobalNameSpace::MAC_DCU_SEQ */
4214 #ifndef __MAC_DCU_SEQ_MACRO__
4215 #define __MAC_DCU_SEQ_MACRO__
4216
4217 /* macros for field NUM */
4218 #define MAC_DCU_SEQ__NUM__SHIFT                                               0
4219 #define MAC_DCU_SEQ__NUM__WIDTH                                              32
4220 #define MAC_DCU_SEQ__NUM__MASK                                      0xffffffffU
4221 #define MAC_DCU_SEQ__NUM__READ(src)              (u_int32_t)(src) & 0xffffffffU
4222 #define MAC_DCU_SEQ__NUM__WRITE(src)           ((u_int32_t)(src) & 0xffffffffU)
4223 #define MAC_DCU_SEQ__NUM__MODIFY(dst, src) \
4224                     (dst) = ((dst) &\
4225                     ~0xffffffffU) | ((u_int32_t)(src) &\
4226                     0xffffffffU)
4227 #define MAC_DCU_SEQ__NUM__VERIFY(src)    (!(((u_int32_t)(src) & ~0xffffffffU)))
4228 #define MAC_DCU_SEQ__TYPE                                             u_int32_t
4229 #define MAC_DCU_SEQ__READ                                           0xffffffffU
4230 #define MAC_DCU_SEQ__WRITE                                          0xffffffffU
4231
4232 #endif /* __MAC_DCU_SEQ_MACRO__ */
4233
4234
4235 /* macros for mac_dcu_reg_block.MAC_DCU_SEQ */
4236 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_SEQ__NUM                              1
4237
4238 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU1_63_32 */
4239 #ifndef __MAC_DCU_TXFILTER_DCU1_63_32_MACRO__
4240 #define __MAC_DCU_TXFILTER_DCU1_63_32_MACRO__
4241
4242 /* macros for field DATA */
4243 #define MAC_DCU_TXFILTER_DCU1_63_32__DATA__SHIFT                              0
4244 #define MAC_DCU_TXFILTER_DCU1_63_32__DATA__WIDTH                             32
4245 #define MAC_DCU_TXFILTER_DCU1_63_32__DATA__MASK                     0xffffffffU
4246 #define MAC_DCU_TXFILTER_DCU1_63_32__DATA__READ(src) \
4247                     (u_int32_t)(src)\
4248                     & 0xffffffffU
4249 #define MAC_DCU_TXFILTER_DCU1_63_32__TYPE                             u_int32_t
4250 #define MAC_DCU_TXFILTER_DCU1_63_32__READ                           0xffffffffU
4251
4252 #endif /* __MAC_DCU_TXFILTER_DCU1_63_32_MACRO__ */
4253
4254
4255 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU1_63_32 */
4256 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU1_63_32__NUM              1
4257
4258 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU9_63_32 */
4259 #ifndef __MAC_DCU_TXFILTER_DCU9_63_32_MACRO__
4260 #define __MAC_DCU_TXFILTER_DCU9_63_32_MACRO__
4261
4262 /* macros for field DATA */
4263 #define MAC_DCU_TXFILTER_DCU9_63_32__DATA__SHIFT                              0
4264 #define MAC_DCU_TXFILTER_DCU9_63_32__DATA__WIDTH                             32
4265 #define MAC_DCU_TXFILTER_DCU9_63_32__DATA__MASK                     0xffffffffU
4266 #define MAC_DCU_TXFILTER_DCU9_63_32__DATA__READ(src) \
4267                     (u_int32_t)(src)\
4268                     & 0xffffffffU
4269 #define MAC_DCU_TXFILTER_DCU9_63_32__TYPE                             u_int32_t
4270 #define MAC_DCU_TXFILTER_DCU9_63_32__READ                           0xffffffffU
4271
4272 #endif /* __MAC_DCU_TXFILTER_DCU9_63_32_MACRO__ */
4273
4274
4275 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU9_63_32 */
4276 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU9_63_32__NUM              1
4277
4278 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU1_95_64 */
4279 #ifndef __MAC_DCU_TXFILTER_DCU1_95_64_MACRO__
4280 #define __MAC_DCU_TXFILTER_DCU1_95_64_MACRO__
4281
4282 /* macros for field DATA */
4283 #define MAC_DCU_TXFILTER_DCU1_95_64__DATA__SHIFT                              0
4284 #define MAC_DCU_TXFILTER_DCU1_95_64__DATA__WIDTH                             32
4285 #define MAC_DCU_TXFILTER_DCU1_95_64__DATA__MASK                     0xffffffffU
4286 #define MAC_DCU_TXFILTER_DCU1_95_64__DATA__READ(src) \
4287                     (u_int32_t)(src)\
4288                     & 0xffffffffU
4289 #define MAC_DCU_TXFILTER_DCU1_95_64__TYPE                             u_int32_t
4290 #define MAC_DCU_TXFILTER_DCU1_95_64__READ                           0xffffffffU
4291
4292 #endif /* __MAC_DCU_TXFILTER_DCU1_95_64_MACRO__ */
4293
4294
4295 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU1_95_64 */
4296 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU1_95_64__NUM              1
4297
4298 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU9_95_64 */
4299 #ifndef __MAC_DCU_TXFILTER_DCU9_95_64_MACRO__
4300 #define __MAC_DCU_TXFILTER_DCU9_95_64_MACRO__
4301
4302 /* macros for field DATA */
4303 #define MAC_DCU_TXFILTER_DCU9_95_64__DATA__SHIFT                              0
4304 #define MAC_DCU_TXFILTER_DCU9_95_64__DATA__WIDTH                             32
4305 #define MAC_DCU_TXFILTER_DCU9_95_64__DATA__MASK                     0xffffffffU
4306 #define MAC_DCU_TXFILTER_DCU9_95_64__DATA__READ(src) \
4307                     (u_int32_t)(src)\
4308                     & 0xffffffffU
4309 #define MAC_DCU_TXFILTER_DCU9_95_64__TYPE                             u_int32_t
4310 #define MAC_DCU_TXFILTER_DCU9_95_64__READ                           0xffffffffU
4311
4312 #endif /* __MAC_DCU_TXFILTER_DCU9_95_64_MACRO__ */
4313
4314
4315 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU9_95_64 */
4316 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU9_95_64__NUM              1
4317
4318 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU1_127_96 */
4319 #ifndef __MAC_DCU_TXFILTER_DCU1_127_96_MACRO__
4320 #define __MAC_DCU_TXFILTER_DCU1_127_96_MACRO__
4321
4322 /* macros for field DATA */
4323 #define MAC_DCU_TXFILTER_DCU1_127_96__DATA__SHIFT                             0
4324 #define MAC_DCU_TXFILTER_DCU1_127_96__DATA__WIDTH                            32
4325 #define MAC_DCU_TXFILTER_DCU1_127_96__DATA__MASK                    0xffffffffU
4326 #define MAC_DCU_TXFILTER_DCU1_127_96__DATA__READ(src) \
4327                     (u_int32_t)(src)\
4328                     & 0xffffffffU
4329 #define MAC_DCU_TXFILTER_DCU1_127_96__TYPE                            u_int32_t
4330 #define MAC_DCU_TXFILTER_DCU1_127_96__READ                          0xffffffffU
4331
4332 #endif /* __MAC_DCU_TXFILTER_DCU1_127_96_MACRO__ */
4333
4334
4335 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU1_127_96 */
4336 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU1_127_96__NUM             1
4337
4338 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU9_127_96 */
4339 #ifndef __MAC_DCU_TXFILTER_DCU9_127_96_MACRO__
4340 #define __MAC_DCU_TXFILTER_DCU9_127_96_MACRO__
4341
4342 /* macros for field DATA */
4343 #define MAC_DCU_TXFILTER_DCU9_127_96__DATA__SHIFT                             0
4344 #define MAC_DCU_TXFILTER_DCU9_127_96__DATA__WIDTH                            32
4345 #define MAC_DCU_TXFILTER_DCU9_127_96__DATA__MASK                    0xffffffffU
4346 #define MAC_DCU_TXFILTER_DCU9_127_96__DATA__READ(src) \
4347                     (u_int32_t)(src)\
4348                     & 0xffffffffU
4349 #define MAC_DCU_TXFILTER_DCU9_127_96__TYPE                            u_int32_t
4350 #define MAC_DCU_TXFILTER_DCU9_127_96__READ                          0xffffffffU
4351
4352 #endif /* __MAC_DCU_TXFILTER_DCU9_127_96_MACRO__ */
4353
4354
4355 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU9_127_96 */
4356 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU9_127_96__NUM             1
4357
4358 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU2_31_0 */
4359 #ifndef __MAC_DCU_TXFILTER_DCU2_31_0_MACRO__
4360 #define __MAC_DCU_TXFILTER_DCU2_31_0_MACRO__
4361
4362 /* macros for field DATA */
4363 #define MAC_DCU_TXFILTER_DCU2_31_0__DATA__SHIFT                               0
4364 #define MAC_DCU_TXFILTER_DCU2_31_0__DATA__WIDTH                              32
4365 #define MAC_DCU_TXFILTER_DCU2_31_0__DATA__MASK                      0xffffffffU
4366 #define MAC_DCU_TXFILTER_DCU2_31_0__DATA__READ(src) \
4367                     (u_int32_t)(src)\
4368                     & 0xffffffffU
4369 #define MAC_DCU_TXFILTER_DCU2_31_0__TYPE                              u_int32_t
4370 #define MAC_DCU_TXFILTER_DCU2_31_0__READ                            0xffffffffU
4371
4372 #endif /* __MAC_DCU_TXFILTER_DCU2_31_0_MACRO__ */
4373
4374
4375 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU2_31_0 */
4376 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU2_31_0__NUM               1
4377
4378 /* macros for BlueprintGlobalNameSpace::MAC_DCU_PAUSE */
4379 #ifndef __MAC_DCU_PAUSE_MACRO__
4380 #define __MAC_DCU_PAUSE_MACRO__
4381
4382 /* macros for field REQUEST */
4383 #define MAC_DCU_PAUSE__REQUEST__SHIFT                                         0
4384 #define MAC_DCU_PAUSE__REQUEST__WIDTH                                        10
4385 #define MAC_DCU_PAUSE__REQUEST__MASK                                0x000003ffU
4386 #define MAC_DCU_PAUSE__REQUEST__READ(src)        (u_int32_t)(src) & 0x000003ffU
4387 #define MAC_DCU_PAUSE__REQUEST__WRITE(src)     ((u_int32_t)(src) & 0x000003ffU)
4388 #define MAC_DCU_PAUSE__REQUEST__MODIFY(dst, src) \
4389                     (dst) = ((dst) &\
4390                     ~0x000003ffU) | ((u_int32_t)(src) &\
4391                     0x000003ffU)
4392 #define MAC_DCU_PAUSE__REQUEST__VERIFY(src) \
4393                     (!(((u_int32_t)(src)\
4394                     & ~0x000003ffU)))
4395
4396 /* macros for field STATUS */
4397 #define MAC_DCU_PAUSE__STATUS__SHIFT                                         16
4398 #define MAC_DCU_PAUSE__STATUS__WIDTH                                          1
4399 #define MAC_DCU_PAUSE__STATUS__MASK                                 0x00010000U
4400 #define MAC_DCU_PAUSE__STATUS__READ(src) \
4401                     (((u_int32_t)(src)\
4402                     & 0x00010000U) >> 16)
4403 #define MAC_DCU_PAUSE__STATUS__SET(dst) \
4404                     (dst) = ((dst) &\
4405                     ~0x00010000U) | ((u_int32_t)(1) << 16)
4406 #define MAC_DCU_PAUSE__STATUS__CLR(dst) \
4407                     (dst) = ((dst) &\
4408                     ~0x00010000U) | ((u_int32_t)(0) << 16)
4409 #define MAC_DCU_PAUSE__TYPE                                           u_int32_t
4410 #define MAC_DCU_PAUSE__READ                                         0x000103ffU
4411 #define MAC_DCU_PAUSE__WRITE                                        0x000103ffU
4412
4413 #endif /* __MAC_DCU_PAUSE_MACRO__ */
4414
4415
4416 /* macros for mac_dcu_reg_block.MAC_DCU_PAUSE */
4417 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_PAUSE__NUM                            1
4418
4419 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU2_63_32 */
4420 #ifndef __MAC_DCU_TXFILTER_DCU2_63_32_MACRO__
4421 #define __MAC_DCU_TXFILTER_DCU2_63_32_MACRO__
4422
4423 /* macros for field DATA */
4424 #define MAC_DCU_TXFILTER_DCU2_63_32__DATA__SHIFT                              0
4425 #define MAC_DCU_TXFILTER_DCU2_63_32__DATA__WIDTH                             32
4426 #define MAC_DCU_TXFILTER_DCU2_63_32__DATA__MASK                     0xffffffffU
4427 #define MAC_DCU_TXFILTER_DCU2_63_32__DATA__READ(src) \
4428                     (u_int32_t)(src)\
4429                     & 0xffffffffU
4430 #define MAC_DCU_TXFILTER_DCU2_63_32__TYPE                             u_int32_t
4431 #define MAC_DCU_TXFILTER_DCU2_63_32__READ                           0xffffffffU
4432
4433 #endif /* __MAC_DCU_TXFILTER_DCU2_63_32_MACRO__ */
4434
4435
4436 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU2_63_32 */
4437 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU2_63_32__NUM              1
4438
4439 /* macros for BlueprintGlobalNameSpace::MAC_DCU_WOW_KACFG */
4440 #ifndef __MAC_DCU_WOW_KACFG_MACRO__
4441 #define __MAC_DCU_WOW_KACFG_MACRO__
4442
4443 /* macros for field TX_EN */
4444 #define MAC_DCU_WOW_KACFG__TX_EN__SHIFT                                       0
4445 #define MAC_DCU_WOW_KACFG__TX_EN__WIDTH                                       1
4446 #define MAC_DCU_WOW_KACFG__TX_EN__MASK                              0x00000001U
4447 #define MAC_DCU_WOW_KACFG__TX_EN__READ(src)      (u_int32_t)(src) & 0x00000001U
4448 #define MAC_DCU_WOW_KACFG__TX_EN__WRITE(src)   ((u_int32_t)(src) & 0x00000001U)
4449 #define MAC_DCU_WOW_KACFG__TX_EN__MODIFY(dst, src) \
4450                     (dst) = ((dst) &\
4451                     ~0x00000001U) | ((u_int32_t)(src) &\
4452                     0x00000001U)
4453 #define MAC_DCU_WOW_KACFG__TX_EN__VERIFY(src) \
4454                     (!(((u_int32_t)(src)\
4455                     & ~0x00000001U)))
4456 #define MAC_DCU_WOW_KACFG__TX_EN__SET(dst) \
4457                     (dst) = ((dst) &\
4458                     ~0x00000001U) | (u_int32_t)(1)
4459 #define MAC_DCU_WOW_KACFG__TX_EN__CLR(dst) \
4460                     (dst) = ((dst) &\
4461                     ~0x00000001U) | (u_int32_t)(0)
4462
4463 /* macros for field TIM_EN */
4464 #define MAC_DCU_WOW_KACFG__TIM_EN__SHIFT                                      1
4465 #define MAC_DCU_WOW_KACFG__TIM_EN__WIDTH                                      1
4466 #define MAC_DCU_WOW_KACFG__TIM_EN__MASK                             0x00000002U
4467 #define MAC_DCU_WOW_KACFG__TIM_EN__READ(src) \
4468                     (((u_int32_t)(src)\
4469                     & 0x00000002U) >> 1)
4470 #define MAC_DCU_WOW_KACFG__TIM_EN__WRITE(src) \
4471                     (((u_int32_t)(src)\
4472                     << 1) & 0x00000002U)
4473 #define MAC_DCU_WOW_KACFG__TIM_EN__MODIFY(dst, src) \
4474                     (dst) = ((dst) &\
4475                     ~0x00000002U) | (((u_int32_t)(src) <<\
4476                     1) & 0x00000002U)
4477 #define MAC_DCU_WOW_KACFG__TIM_EN__VERIFY(src) \
4478                     (!((((u_int32_t)(src)\
4479                     << 1) & ~0x00000002U)))
4480 #define MAC_DCU_WOW_KACFG__TIM_EN__SET(dst) \
4481                     (dst) = ((dst) &\
4482                     ~0x00000002U) | ((u_int32_t)(1) << 1)
4483 #define MAC_DCU_WOW_KACFG__TIM_EN__CLR(dst) \
4484                     (dst) = ((dst) &\
4485                     ~0x00000002U) | ((u_int32_t)(0) << 1)
4486
4487 /* macros for field BCN_CNT */
4488 #define MAC_DCU_WOW_KACFG__BCN_CNT__SHIFT                                     4
4489 #define MAC_DCU_WOW_KACFG__BCN_CNT__WIDTH                                     8
4490 #define MAC_DCU_WOW_KACFG__BCN_CNT__MASK                            0x00000ff0U
4491 #define MAC_DCU_WOW_KACFG__BCN_CNT__READ(src) \
4492                     (((u_int32_t)(src)\
4493                     & 0x00000ff0U) >> 4)
4494 #define MAC_DCU_WOW_KACFG__BCN_CNT__WRITE(src) \
4495                     (((u_int32_t)(src)\
4496                     << 4) & 0x00000ff0U)
4497 #define MAC_DCU_WOW_KACFG__BCN_CNT__MODIFY(dst, src) \
4498                     (dst) = ((dst) &\
4499                     ~0x00000ff0U) | (((u_int32_t)(src) <<\
4500                     4) & 0x00000ff0U)
4501 #define MAC_DCU_WOW_KACFG__BCN_CNT__VERIFY(src) \
4502                     (!((((u_int32_t)(src)\
4503                     << 4) & ~0x00000ff0U)))
4504
4505 /* macros for field RX_TIMEOUT_CNT */
4506 #define MAC_DCU_WOW_KACFG__RX_TIMEOUT_CNT__SHIFT                             12
4507 #define MAC_DCU_WOW_KACFG__RX_TIMEOUT_CNT__WIDTH                             12
4508 #define MAC_DCU_WOW_KACFG__RX_TIMEOUT_CNT__MASK                     0x00fff000U
4509 #define MAC_DCU_WOW_KACFG__RX_TIMEOUT_CNT__READ(src) \
4510                     (((u_int32_t)(src)\
4511                     & 0x00fff000U) >> 12)
4512 #define MAC_DCU_WOW_KACFG__RX_TIMEOUT_CNT__WRITE(src) \
4513                     (((u_int32_t)(src)\
4514                     << 12) & 0x00fff000U)
4515 #define MAC_DCU_WOW_KACFG__RX_TIMEOUT_CNT__MODIFY(dst, src) \
4516                     (dst) = ((dst) &\
4517                     ~0x00fff000U) | (((u_int32_t)(src) <<\
4518                     12) & 0x00fff000U)
4519 #define MAC_DCU_WOW_KACFG__RX_TIMEOUT_CNT__VERIFY(src) \
4520                     (!((((u_int32_t)(src)\
4521                     << 12) & ~0x00fff000U)))
4522 #define MAC_DCU_WOW_KACFG__TYPE                                       u_int32_t
4523 #define MAC_DCU_WOW_KACFG__READ                                     0x00fffff3U
4524 #define MAC_DCU_WOW_KACFG__WRITE                                    0x00fffff3U
4525
4526 #endif /* __MAC_DCU_WOW_KACFG_MACRO__ */
4527
4528
4529 /* macros for mac_dcu_reg_block.MAC_DCU_WOW_KACFG */
4530 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_WOW_KACFG__NUM                        1
4531
4532 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU2_95_64 */
4533 #ifndef __MAC_DCU_TXFILTER_DCU2_95_64_MACRO__
4534 #define __MAC_DCU_TXFILTER_DCU2_95_64_MACRO__
4535
4536 /* macros for field DATA */
4537 #define MAC_DCU_TXFILTER_DCU2_95_64__DATA__SHIFT                              0
4538 #define MAC_DCU_TXFILTER_DCU2_95_64__DATA__WIDTH                             32
4539 #define MAC_DCU_TXFILTER_DCU2_95_64__DATA__MASK                     0xffffffffU
4540 #define MAC_DCU_TXFILTER_DCU2_95_64__DATA__READ(src) \
4541                     (u_int32_t)(src)\
4542                     & 0xffffffffU
4543 #define MAC_DCU_TXFILTER_DCU2_95_64__TYPE                             u_int32_t
4544 #define MAC_DCU_TXFILTER_DCU2_95_64__READ                           0xffffffffU
4545
4546 #endif /* __MAC_DCU_TXFILTER_DCU2_95_64_MACRO__ */
4547
4548
4549 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU2_95_64 */
4550 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU2_95_64__NUM              1
4551
4552 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXSLOT */
4553 #ifndef __MAC_DCU_TXSLOT_MACRO__
4554 #define __MAC_DCU_TXSLOT_MACRO__
4555
4556 /* macros for field MASK */
4557 #define MAC_DCU_TXSLOT__MASK__SHIFT                                           0
4558 #define MAC_DCU_TXSLOT__MASK__WIDTH                                          16
4559 #define MAC_DCU_TXSLOT__MASK__MASK                                  0x0000ffffU
4560 #define MAC_DCU_TXSLOT__MASK__READ(src)          (u_int32_t)(src) & 0x0000ffffU
4561 #define MAC_DCU_TXSLOT__MASK__WRITE(src)       ((u_int32_t)(src) & 0x0000ffffU)
4562 #define MAC_DCU_TXSLOT__MASK__MODIFY(dst, src) \
4563                     (dst) = ((dst) &\
4564                     ~0x0000ffffU) | ((u_int32_t)(src) &\
4565                     0x0000ffffU)
4566 #define MAC_DCU_TXSLOT__MASK__VERIFY(src) \
4567                     (!(((u_int32_t)(src)\
4568                     & ~0x0000ffffU)))
4569 #define MAC_DCU_TXSLOT__TYPE                                          u_int32_t
4570 #define MAC_DCU_TXSLOT__READ                                        0x0000ffffU
4571 #define MAC_DCU_TXSLOT__WRITE                                       0x0000ffffU
4572
4573 #endif /* __MAC_DCU_TXSLOT_MACRO__ */
4574
4575
4576 /* macros for mac_dcu_reg_block.MAC_DCU_TXSLOT */
4577 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXSLOT__NUM                           1
4578
4579 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU2_127_96 */
4580 #ifndef __MAC_DCU_TXFILTER_DCU2_127_96_MACRO__
4581 #define __MAC_DCU_TXFILTER_DCU2_127_96_MACRO__
4582
4583 /* macros for field DATA */
4584 #define MAC_DCU_TXFILTER_DCU2_127_96__DATA__SHIFT                             0
4585 #define MAC_DCU_TXFILTER_DCU2_127_96__DATA__WIDTH                            32
4586 #define MAC_DCU_TXFILTER_DCU2_127_96__DATA__MASK                    0xffffffffU
4587 #define MAC_DCU_TXFILTER_DCU2_127_96__DATA__READ(src) \
4588                     (u_int32_t)(src)\
4589                     & 0xffffffffU
4590 #define MAC_DCU_TXFILTER_DCU2_127_96__TYPE                            u_int32_t
4591 #define MAC_DCU_TXFILTER_DCU2_127_96__READ                          0xffffffffU
4592
4593 #endif /* __MAC_DCU_TXFILTER_DCU2_127_96_MACRO__ */
4594
4595
4596 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU2_127_96 */
4597 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU2_127_96__NUM             1
4598
4599 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU3_31_0 */
4600 #ifndef __MAC_DCU_TXFILTER_DCU3_31_0_MACRO__
4601 #define __MAC_DCU_TXFILTER_DCU3_31_0_MACRO__
4602
4603 /* macros for field DATA */
4604 #define MAC_DCU_TXFILTER_DCU3_31_0__DATA__SHIFT                               0
4605 #define MAC_DCU_TXFILTER_DCU3_31_0__DATA__WIDTH                              32
4606 #define MAC_DCU_TXFILTER_DCU3_31_0__DATA__MASK                      0xffffffffU
4607 #define MAC_DCU_TXFILTER_DCU3_31_0__DATA__READ(src) \
4608                     (u_int32_t)(src)\
4609                     & 0xffffffffU
4610 #define MAC_DCU_TXFILTER_DCU3_31_0__TYPE                              u_int32_t
4611 #define MAC_DCU_TXFILTER_DCU3_31_0__READ                            0xffffffffU
4612
4613 #endif /* __MAC_DCU_TXFILTER_DCU3_31_0_MACRO__ */
4614
4615
4616 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU3_31_0 */
4617 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU3_31_0__NUM               1
4618
4619 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU3_63_32 */
4620 #ifndef __MAC_DCU_TXFILTER_DCU3_63_32_MACRO__
4621 #define __MAC_DCU_TXFILTER_DCU3_63_32_MACRO__
4622
4623 /* macros for field DATA */
4624 #define MAC_DCU_TXFILTER_DCU3_63_32__DATA__SHIFT                              0
4625 #define MAC_DCU_TXFILTER_DCU3_63_32__DATA__WIDTH                             32
4626 #define MAC_DCU_TXFILTER_DCU3_63_32__DATA__MASK                     0xffffffffU
4627 #define MAC_DCU_TXFILTER_DCU3_63_32__DATA__READ(src) \
4628                     (u_int32_t)(src)\
4629                     & 0xffffffffU
4630 #define MAC_DCU_TXFILTER_DCU3_63_32__TYPE                             u_int32_t
4631 #define MAC_DCU_TXFILTER_DCU3_63_32__READ                           0xffffffffU
4632
4633 #endif /* __MAC_DCU_TXFILTER_DCU3_63_32_MACRO__ */
4634
4635
4636 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU3_63_32 */
4637 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU3_63_32__NUM              1
4638
4639 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU3_95_64 */
4640 #ifndef __MAC_DCU_TXFILTER_DCU3_95_64_MACRO__
4641 #define __MAC_DCU_TXFILTER_DCU3_95_64_MACRO__
4642
4643 /* macros for field DATA */
4644 #define MAC_DCU_TXFILTER_DCU3_95_64__DATA__SHIFT                              0
4645 #define MAC_DCU_TXFILTER_DCU3_95_64__DATA__WIDTH                             32
4646 #define MAC_DCU_TXFILTER_DCU3_95_64__DATA__MASK                     0xffffffffU
4647 #define MAC_DCU_TXFILTER_DCU3_95_64__DATA__READ(src) \
4648                     (u_int32_t)(src)\
4649                     & 0xffffffffU
4650 #define MAC_DCU_TXFILTER_DCU3_95_64__TYPE                             u_int32_t
4651 #define MAC_DCU_TXFILTER_DCU3_95_64__READ                           0xffffffffU
4652
4653 #endif /* __MAC_DCU_TXFILTER_DCU3_95_64_MACRO__ */
4654
4655
4656 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU3_95_64 */
4657 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU3_95_64__NUM              1
4658
4659 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU3_127_96 */
4660 #ifndef __MAC_DCU_TXFILTER_DCU3_127_96_MACRO__
4661 #define __MAC_DCU_TXFILTER_DCU3_127_96_MACRO__
4662
4663 /* macros for field DATA */
4664 #define MAC_DCU_TXFILTER_DCU3_127_96__DATA__SHIFT                             0
4665 #define MAC_DCU_TXFILTER_DCU3_127_96__DATA__WIDTH                            32
4666 #define MAC_DCU_TXFILTER_DCU3_127_96__DATA__MASK                    0xffffffffU
4667 #define MAC_DCU_TXFILTER_DCU3_127_96__DATA__READ(src) \
4668                     (u_int32_t)(src)\
4669                     & 0xffffffffU
4670 #define MAC_DCU_TXFILTER_DCU3_127_96__TYPE                            u_int32_t
4671 #define MAC_DCU_TXFILTER_DCU3_127_96__READ                          0xffffffffU
4672
4673 #endif /* __MAC_DCU_TXFILTER_DCU3_127_96_MACRO__ */
4674
4675
4676 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU3_127_96 */
4677 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU3_127_96__NUM             1
4678
4679 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU4_31_0 */
4680 #ifndef __MAC_DCU_TXFILTER_DCU4_31_0_MACRO__
4681 #define __MAC_DCU_TXFILTER_DCU4_31_0_MACRO__
4682
4683 /* macros for field DATA */
4684 #define MAC_DCU_TXFILTER_DCU4_31_0__DATA__SHIFT                               0
4685 #define MAC_DCU_TXFILTER_DCU4_31_0__DATA__WIDTH                              32
4686 #define MAC_DCU_TXFILTER_DCU4_31_0__DATA__MASK                      0xffffffffU
4687 #define MAC_DCU_TXFILTER_DCU4_31_0__DATA__READ(src) \
4688                     (u_int32_t)(src)\
4689                     & 0xffffffffU
4690 #define MAC_DCU_TXFILTER_DCU4_31_0__TYPE                              u_int32_t
4691 #define MAC_DCU_TXFILTER_DCU4_31_0__READ                            0xffffffffU
4692
4693 #endif /* __MAC_DCU_TXFILTER_DCU4_31_0_MACRO__ */
4694
4695
4696 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU4_31_0 */
4697 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU4_31_0__NUM               1
4698
4699 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_CLEAR */
4700 #ifndef __MAC_DCU_TXFILTER_CLEAR_MACRO__
4701 #define __MAC_DCU_TXFILTER_CLEAR_MACRO__
4702
4703 /* macros for field DATA */
4704 #define MAC_DCU_TXFILTER_CLEAR__DATA__SHIFT                                   0
4705 #define MAC_DCU_TXFILTER_CLEAR__DATA__WIDTH                                  32
4706 #define MAC_DCU_TXFILTER_CLEAR__DATA__MASK                          0xffffffffU
4707 #define MAC_DCU_TXFILTER_CLEAR__DATA__READ(src)  (u_int32_t)(src) & 0xffffffffU
4708 #define MAC_DCU_TXFILTER_CLEAR__DATA__WRITE(src) \
4709                     ((u_int32_t)(src)\
4710                     & 0xffffffffU)
4711 #define MAC_DCU_TXFILTER_CLEAR__DATA__MODIFY(dst, src) \
4712                     (dst) = ((dst) &\
4713                     ~0xffffffffU) | ((u_int32_t)(src) &\
4714                     0xffffffffU)
4715 #define MAC_DCU_TXFILTER_CLEAR__DATA__VERIFY(src) \
4716                     (!(((u_int32_t)(src)\
4717                     & ~0xffffffffU)))
4718 #define MAC_DCU_TXFILTER_CLEAR__TYPE                                  u_int32_t
4719 #define MAC_DCU_TXFILTER_CLEAR__READ                                0xffffffffU
4720 #define MAC_DCU_TXFILTER_CLEAR__WRITE                               0xffffffffU
4721
4722 #endif /* __MAC_DCU_TXFILTER_CLEAR_MACRO__ */
4723
4724
4725 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_CLEAR */
4726 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_CLEAR__NUM                   1
4727
4728 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU4_63_32 */
4729 #ifndef __MAC_DCU_TXFILTER_DCU4_63_32_MACRO__
4730 #define __MAC_DCU_TXFILTER_DCU4_63_32_MACRO__
4731
4732 /* macros for field DATA */
4733 #define MAC_DCU_TXFILTER_DCU4_63_32__DATA__SHIFT                              0
4734 #define MAC_DCU_TXFILTER_DCU4_63_32__DATA__WIDTH                             32
4735 #define MAC_DCU_TXFILTER_DCU4_63_32__DATA__MASK                     0xffffffffU
4736 #define MAC_DCU_TXFILTER_DCU4_63_32__DATA__READ(src) \
4737                     (u_int32_t)(src)\
4738                     & 0xffffffffU
4739 #define MAC_DCU_TXFILTER_DCU4_63_32__TYPE                             u_int32_t
4740 #define MAC_DCU_TXFILTER_DCU4_63_32__READ                           0xffffffffU
4741
4742 #endif /* __MAC_DCU_TXFILTER_DCU4_63_32_MACRO__ */
4743
4744
4745 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU4_63_32 */
4746 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU4_63_32__NUM              1
4747
4748 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_SET */
4749 #ifndef __MAC_DCU_TXFILTER_SET_MACRO__
4750 #define __MAC_DCU_TXFILTER_SET_MACRO__
4751
4752 /* macros for field DATA */
4753 #define MAC_DCU_TXFILTER_SET__DATA__SHIFT                                     0
4754 #define MAC_DCU_TXFILTER_SET__DATA__WIDTH                                    32
4755 #define MAC_DCU_TXFILTER_SET__DATA__MASK                            0xffffffffU
4756 #define MAC_DCU_TXFILTER_SET__DATA__READ(src)    (u_int32_t)(src) & 0xffffffffU
4757 #define MAC_DCU_TXFILTER_SET__DATA__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
4758 #define MAC_DCU_TXFILTER_SET__DATA__MODIFY(dst, src) \
4759                     (dst) = ((dst) &\
4760                     ~0xffffffffU) | ((u_int32_t)(src) &\
4761                     0xffffffffU)
4762 #define MAC_DCU_TXFILTER_SET__DATA__VERIFY(src) \
4763                     (!(((u_int32_t)(src)\
4764                     & ~0xffffffffU)))
4765 #define MAC_DCU_TXFILTER_SET__TYPE                                    u_int32_t
4766 #define MAC_DCU_TXFILTER_SET__READ                                  0xffffffffU
4767 #define MAC_DCU_TXFILTER_SET__WRITE                                 0xffffffffU
4768
4769 #endif /* __MAC_DCU_TXFILTER_SET_MACRO__ */
4770
4771
4772 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_SET */
4773 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_SET__NUM                     1
4774
4775 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU4_95_64 */
4776 #ifndef __MAC_DCU_TXFILTER_DCU4_95_64_MACRO__
4777 #define __MAC_DCU_TXFILTER_DCU4_95_64_MACRO__
4778
4779 /* macros for field DATA */
4780 #define MAC_DCU_TXFILTER_DCU4_95_64__DATA__SHIFT                              0
4781 #define MAC_DCU_TXFILTER_DCU4_95_64__DATA__WIDTH                             32
4782 #define MAC_DCU_TXFILTER_DCU4_95_64__DATA__MASK                     0xffffffffU
4783 #define MAC_DCU_TXFILTER_DCU4_95_64__DATA__READ(src) \
4784                     (u_int32_t)(src)\
4785                     & 0xffffffffU
4786 #define MAC_DCU_TXFILTER_DCU4_95_64__TYPE                             u_int32_t
4787 #define MAC_DCU_TXFILTER_DCU4_95_64__READ                           0xffffffffU
4788
4789 #endif /* __MAC_DCU_TXFILTER_DCU4_95_64_MACRO__ */
4790
4791
4792 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU4_95_64 */
4793 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU4_95_64__NUM              1
4794
4795 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU4_127_96 */
4796 #ifndef __MAC_DCU_TXFILTER_DCU4_127_96_MACRO__
4797 #define __MAC_DCU_TXFILTER_DCU4_127_96_MACRO__
4798
4799 /* macros for field DATA */
4800 #define MAC_DCU_TXFILTER_DCU4_127_96__DATA__SHIFT                             0
4801 #define MAC_DCU_TXFILTER_DCU4_127_96__DATA__WIDTH                            32
4802 #define MAC_DCU_TXFILTER_DCU4_127_96__DATA__MASK                    0xffffffffU
4803 #define MAC_DCU_TXFILTER_DCU4_127_96__DATA__READ(src) \
4804                     (u_int32_t)(src)\
4805                     & 0xffffffffU
4806 #define MAC_DCU_TXFILTER_DCU4_127_96__TYPE                            u_int32_t
4807 #define MAC_DCU_TXFILTER_DCU4_127_96__READ                          0xffffffffU
4808
4809 #endif /* __MAC_DCU_TXFILTER_DCU4_127_96_MACRO__ */
4810
4811
4812 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU4_127_96 */
4813 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU4_127_96__NUM             1
4814
4815 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU5_31_0 */
4816 #ifndef __MAC_DCU_TXFILTER_DCU5_31_0_MACRO__
4817 #define __MAC_DCU_TXFILTER_DCU5_31_0_MACRO__
4818
4819 /* macros for field DATA */
4820 #define MAC_DCU_TXFILTER_DCU5_31_0__DATA__SHIFT                               0
4821 #define MAC_DCU_TXFILTER_DCU5_31_0__DATA__WIDTH                              32
4822 #define MAC_DCU_TXFILTER_DCU5_31_0__DATA__MASK                      0xffffffffU
4823 #define MAC_DCU_TXFILTER_DCU5_31_0__DATA__READ(src) \
4824                     (u_int32_t)(src)\
4825                     & 0xffffffffU
4826 #define MAC_DCU_TXFILTER_DCU5_31_0__TYPE                              u_int32_t
4827 #define MAC_DCU_TXFILTER_DCU5_31_0__READ                            0xffffffffU
4828
4829 #endif /* __MAC_DCU_TXFILTER_DCU5_31_0_MACRO__ */
4830
4831
4832 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU5_31_0 */
4833 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU5_31_0__NUM               1
4834
4835 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU5_63_32 */
4836 #ifndef __MAC_DCU_TXFILTER_DCU5_63_32_MACRO__
4837 #define __MAC_DCU_TXFILTER_DCU5_63_32_MACRO__
4838
4839 /* macros for field DATA */
4840 #define MAC_DCU_TXFILTER_DCU5_63_32__DATA__SHIFT                              0
4841 #define MAC_DCU_TXFILTER_DCU5_63_32__DATA__WIDTH                             32
4842 #define MAC_DCU_TXFILTER_DCU5_63_32__DATA__MASK                     0xffffffffU
4843 #define MAC_DCU_TXFILTER_DCU5_63_32__DATA__READ(src) \
4844                     (u_int32_t)(src)\
4845                     & 0xffffffffU
4846 #define MAC_DCU_TXFILTER_DCU5_63_32__TYPE                             u_int32_t
4847 #define MAC_DCU_TXFILTER_DCU5_63_32__READ                           0xffffffffU
4848
4849 #endif /* __MAC_DCU_TXFILTER_DCU5_63_32_MACRO__ */
4850
4851
4852 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU5_63_32 */
4853 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU5_63_32__NUM              1
4854
4855 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU5_95_64 */
4856 #ifndef __MAC_DCU_TXFILTER_DCU5_95_64_MACRO__
4857 #define __MAC_DCU_TXFILTER_DCU5_95_64_MACRO__
4858
4859 /* macros for field DATA */
4860 #define MAC_DCU_TXFILTER_DCU5_95_64__DATA__SHIFT                              0
4861 #define MAC_DCU_TXFILTER_DCU5_95_64__DATA__WIDTH                             32
4862 #define MAC_DCU_TXFILTER_DCU5_95_64__DATA__MASK                     0xffffffffU
4863 #define MAC_DCU_TXFILTER_DCU5_95_64__DATA__READ(src) \
4864                     (u_int32_t)(src)\
4865                     & 0xffffffffU
4866 #define MAC_DCU_TXFILTER_DCU5_95_64__TYPE                             u_int32_t
4867 #define MAC_DCU_TXFILTER_DCU5_95_64__READ                           0xffffffffU
4868
4869 #endif /* __MAC_DCU_TXFILTER_DCU5_95_64_MACRO__ */
4870
4871
4872 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU5_95_64 */
4873 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU5_95_64__NUM              1
4874
4875 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU5_127_96 */
4876 #ifndef __MAC_DCU_TXFILTER_DCU5_127_96_MACRO__
4877 #define __MAC_DCU_TXFILTER_DCU5_127_96_MACRO__
4878
4879 /* macros for field DATA */
4880 #define MAC_DCU_TXFILTER_DCU5_127_96__DATA__SHIFT                             0
4881 #define MAC_DCU_TXFILTER_DCU5_127_96__DATA__WIDTH                            32
4882 #define MAC_DCU_TXFILTER_DCU5_127_96__DATA__MASK                    0xffffffffU
4883 #define MAC_DCU_TXFILTER_DCU5_127_96__DATA__READ(src) \
4884                     (u_int32_t)(src)\
4885                     & 0xffffffffU
4886 #define MAC_DCU_TXFILTER_DCU5_127_96__TYPE                            u_int32_t
4887 #define MAC_DCU_TXFILTER_DCU5_127_96__READ                          0xffffffffU
4888
4889 #endif /* __MAC_DCU_TXFILTER_DCU5_127_96_MACRO__ */
4890
4891
4892 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU5_127_96 */
4893 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU5_127_96__NUM             1
4894
4895 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU6_31_0 */
4896 #ifndef __MAC_DCU_TXFILTER_DCU6_31_0_MACRO__
4897 #define __MAC_DCU_TXFILTER_DCU6_31_0_MACRO__
4898
4899 /* macros for field DATA */
4900 #define MAC_DCU_TXFILTER_DCU6_31_0__DATA__SHIFT                               0
4901 #define MAC_DCU_TXFILTER_DCU6_31_0__DATA__WIDTH                              32
4902 #define MAC_DCU_TXFILTER_DCU6_31_0__DATA__MASK                      0xffffffffU
4903 #define MAC_DCU_TXFILTER_DCU6_31_0__DATA__READ(src) \
4904                     (u_int32_t)(src)\
4905                     & 0xffffffffU
4906 #define MAC_DCU_TXFILTER_DCU6_31_0__TYPE                              u_int32_t
4907 #define MAC_DCU_TXFILTER_DCU6_31_0__READ                            0xffffffffU
4908
4909 #endif /* __MAC_DCU_TXFILTER_DCU6_31_0_MACRO__ */
4910
4911
4912 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU6_31_0 */
4913 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU6_31_0__NUM               1
4914
4915 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU6_63_32 */
4916 #ifndef __MAC_DCU_TXFILTER_DCU6_63_32_MACRO__
4917 #define __MAC_DCU_TXFILTER_DCU6_63_32_MACRO__
4918
4919 /* macros for field DATA */
4920 #define MAC_DCU_TXFILTER_DCU6_63_32__DATA__SHIFT                              0
4921 #define MAC_DCU_TXFILTER_DCU6_63_32__DATA__WIDTH                             32
4922 #define MAC_DCU_TXFILTER_DCU6_63_32__DATA__MASK                     0xffffffffU
4923 #define MAC_DCU_TXFILTER_DCU6_63_32__DATA__READ(src) \
4924                     (u_int32_t)(src)\
4925                     & 0xffffffffU
4926 #define MAC_DCU_TXFILTER_DCU6_63_32__TYPE                             u_int32_t
4927 #define MAC_DCU_TXFILTER_DCU6_63_32__READ                           0xffffffffU
4928
4929 #endif /* __MAC_DCU_TXFILTER_DCU6_63_32_MACRO__ */
4930
4931
4932 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU6_63_32 */
4933 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU6_63_32__NUM              1
4934
4935 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU6_95_64 */
4936 #ifndef __MAC_DCU_TXFILTER_DCU6_95_64_MACRO__
4937 #define __MAC_DCU_TXFILTER_DCU6_95_64_MACRO__
4938
4939 /* macros for field DATA */
4940 #define MAC_DCU_TXFILTER_DCU6_95_64__DATA__SHIFT                              0
4941 #define MAC_DCU_TXFILTER_DCU6_95_64__DATA__WIDTH                             32
4942 #define MAC_DCU_TXFILTER_DCU6_95_64__DATA__MASK                     0xffffffffU
4943 #define MAC_DCU_TXFILTER_DCU6_95_64__DATA__READ(src) \
4944                     (u_int32_t)(src)\
4945                     & 0xffffffffU
4946 #define MAC_DCU_TXFILTER_DCU6_95_64__TYPE                             u_int32_t
4947 #define MAC_DCU_TXFILTER_DCU6_95_64__READ                           0xffffffffU
4948
4949 #endif /* __MAC_DCU_TXFILTER_DCU6_95_64_MACRO__ */
4950
4951
4952 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU6_95_64 */
4953 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU6_95_64__NUM              1
4954
4955 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU6_127_96 */
4956 #ifndef __MAC_DCU_TXFILTER_DCU6_127_96_MACRO__
4957 #define __MAC_DCU_TXFILTER_DCU6_127_96_MACRO__
4958
4959 /* macros for field DATA */
4960 #define MAC_DCU_TXFILTER_DCU6_127_96__DATA__SHIFT                             0
4961 #define MAC_DCU_TXFILTER_DCU6_127_96__DATA__WIDTH                            32
4962 #define MAC_DCU_TXFILTER_DCU6_127_96__DATA__MASK                    0xffffffffU
4963 #define MAC_DCU_TXFILTER_DCU6_127_96__DATA__READ(src) \
4964                     (u_int32_t)(src)\
4965                     & 0xffffffffU
4966 #define MAC_DCU_TXFILTER_DCU6_127_96__TYPE                            u_int32_t
4967 #define MAC_DCU_TXFILTER_DCU6_127_96__READ                          0xffffffffU
4968
4969 #endif /* __MAC_DCU_TXFILTER_DCU6_127_96_MACRO__ */
4970
4971
4972 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU6_127_96 */
4973 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU6_127_96__NUM             1
4974
4975 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU7_31_0 */
4976 #ifndef __MAC_DCU_TXFILTER_DCU7_31_0_MACRO__
4977 #define __MAC_DCU_TXFILTER_DCU7_31_0_MACRO__
4978
4979 /* macros for field DATA */
4980 #define MAC_DCU_TXFILTER_DCU7_31_0__DATA__SHIFT                               0
4981 #define MAC_DCU_TXFILTER_DCU7_31_0__DATA__WIDTH                              32
4982 #define MAC_DCU_TXFILTER_DCU7_31_0__DATA__MASK                      0xffffffffU
4983 #define MAC_DCU_TXFILTER_DCU7_31_0__DATA__READ(src) \
4984                     (u_int32_t)(src)\
4985                     & 0xffffffffU
4986 #define MAC_DCU_TXFILTER_DCU7_31_0__TYPE                              u_int32_t
4987 #define MAC_DCU_TXFILTER_DCU7_31_0__READ                            0xffffffffU
4988
4989 #endif /* __MAC_DCU_TXFILTER_DCU7_31_0_MACRO__ */
4990
4991
4992 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU7_31_0 */
4993 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU7_31_0__NUM               1
4994
4995 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU7_63_32 */
4996 #ifndef __MAC_DCU_TXFILTER_DCU7_63_32_MACRO__
4997 #define __MAC_DCU_TXFILTER_DCU7_63_32_MACRO__
4998
4999 /* macros for field DATA */
5000 #define MAC_DCU_TXFILTER_DCU7_63_32__DATA__SHIFT                              0
5001 #define MAC_DCU_TXFILTER_DCU7_63_32__DATA__WIDTH                             32
5002 #define MAC_DCU_TXFILTER_DCU7_63_32__DATA__MASK                     0xffffffffU
5003 #define MAC_DCU_TXFILTER_DCU7_63_32__DATA__READ(src) \
5004                     (u_int32_t)(src)\
5005                     & 0xffffffffU
5006 #define MAC_DCU_TXFILTER_DCU7_63_32__TYPE                             u_int32_t
5007 #define MAC_DCU_TXFILTER_DCU7_63_32__READ                           0xffffffffU
5008
5009 #endif /* __MAC_DCU_TXFILTER_DCU7_63_32_MACRO__ */
5010
5011
5012 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU7_63_32 */
5013 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU7_63_32__NUM              1
5014
5015 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU7_95_64 */
5016 #ifndef __MAC_DCU_TXFILTER_DCU7_95_64_MACRO__
5017 #define __MAC_DCU_TXFILTER_DCU7_95_64_MACRO__
5018
5019 /* macros for field DATA */
5020 #define MAC_DCU_TXFILTER_DCU7_95_64__DATA__SHIFT                              0
5021 #define MAC_DCU_TXFILTER_DCU7_95_64__DATA__WIDTH                             32
5022 #define MAC_DCU_TXFILTER_DCU7_95_64__DATA__MASK                     0xffffffffU
5023 #define MAC_DCU_TXFILTER_DCU7_95_64__DATA__READ(src) \
5024                     (u_int32_t)(src)\
5025                     & 0xffffffffU
5026 #define MAC_DCU_TXFILTER_DCU7_95_64__TYPE                             u_int32_t
5027 #define MAC_DCU_TXFILTER_DCU7_95_64__READ                           0xffffffffU
5028
5029 #endif /* __MAC_DCU_TXFILTER_DCU7_95_64_MACRO__ */
5030
5031
5032 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU7_95_64 */
5033 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU7_95_64__NUM              1
5034
5035 /* macros for BlueprintGlobalNameSpace::MAC_DCU_TXFILTER_DCU7_127_96 */
5036 #ifndef __MAC_DCU_TXFILTER_DCU7_127_96_MACRO__
5037 #define __MAC_DCU_TXFILTER_DCU7_127_96_MACRO__
5038
5039 /* macros for field DATA */
5040 #define MAC_DCU_TXFILTER_DCU7_127_96__DATA__SHIFT                             0
5041 #define MAC_DCU_TXFILTER_DCU7_127_96__DATA__WIDTH                            32
5042 #define MAC_DCU_TXFILTER_DCU7_127_96__DATA__MASK                    0xffffffffU
5043 #define MAC_DCU_TXFILTER_DCU7_127_96__DATA__READ(src) \
5044                     (u_int32_t)(src)\
5045                     & 0xffffffffU
5046 #define MAC_DCU_TXFILTER_DCU7_127_96__TYPE                            u_int32_t
5047 #define MAC_DCU_TXFILTER_DCU7_127_96__READ                          0xffffffffU
5048
5049 #endif /* __MAC_DCU_TXFILTER_DCU7_127_96_MACRO__ */
5050
5051
5052 /* macros for mac_dcu_reg_block.MAC_DCU_TXFILTER_DCU7_127_96 */
5053 #define INST_MAC_DCU_REG_BLOCK__MAC_DCU_TXFILTER_DCU7_127_96__NUM             1
5054
5055 /* macros for BlueprintGlobalNameSpace::HOST_INTF_RESET_CONTROL */
5056 #ifndef __HOST_INTF_RESET_CONTROL_MACRO__
5057 #define __HOST_INTF_RESET_CONTROL_MACRO__
5058
5059 /* macros for field AHB_RESET */
5060 #define HOST_INTF_RESET_CONTROL__AHB_RESET__SHIFT                             0
5061 #define HOST_INTF_RESET_CONTROL__AHB_RESET__WIDTH                             1
5062 #define HOST_INTF_RESET_CONTROL__AHB_RESET__MASK                    0x00000001U
5063 #define HOST_INTF_RESET_CONTROL__AHB_RESET__READ(src) \
5064                     (u_int32_t)(src)\
5065                     & 0x00000001U
5066 #define HOST_INTF_RESET_CONTROL__AHB_RESET__WRITE(src) \
5067                     ((u_int32_t)(src)\
5068                     & 0x00000001U)
5069 #define HOST_INTF_RESET_CONTROL__AHB_RESET__MODIFY(dst, src) \
5070                     (dst) = ((dst) &\
5071                     ~0x00000001U) | ((u_int32_t)(src) &\
5072                     0x00000001U)
5073 #define HOST_INTF_RESET_CONTROL__AHB_RESET__VERIFY(src) \
5074                     (!(((u_int32_t)(src)\
5075                     & ~0x00000001U)))
5076 #define HOST_INTF_RESET_CONTROL__AHB_RESET__SET(dst) \
5077                     (dst) = ((dst) &\
5078                     ~0x00000001U) | (u_int32_t)(1)
5079 #define HOST_INTF_RESET_CONTROL__AHB_RESET__CLR(dst) \
5080                     (dst) = ((dst) &\
5081                     ~0x00000001U) | (u_int32_t)(0)
5082
5083 /* macros for field APB_RESET */
5084 #define HOST_INTF_RESET_CONTROL__APB_RESET__SHIFT                             1
5085 #define HOST_INTF_RESET_CONTROL__APB_RESET__WIDTH                             1
5086 #define HOST_INTF_RESET_CONTROL__APB_RESET__MASK                    0x00000002U
5087 #define HOST_INTF_RESET_CONTROL__APB_RESET__READ(src) \
5088                     (((u_int32_t)(src)\
5089                     & 0x00000002U) >> 1)
5090 #define HOST_INTF_RESET_CONTROL__APB_RESET__WRITE(src) \
5091                     (((u_int32_t)(src)\
5092                     << 1) & 0x00000002U)
5093 #define HOST_INTF_RESET_CONTROL__APB_RESET__MODIFY(dst, src) \
5094                     (dst) = ((dst) &\
5095                     ~0x00000002U) | (((u_int32_t)(src) <<\
5096                     1) & 0x00000002U)
5097 #define HOST_INTF_RESET_CONTROL__APB_RESET__VERIFY(src) \
5098                     (!((((u_int32_t)(src)\
5099                     << 1) & ~0x00000002U)))
5100 #define HOST_INTF_RESET_CONTROL__APB_RESET__SET(dst) \
5101                     (dst) = ((dst) &\
5102                     ~0x00000002U) | ((u_int32_t)(1) << 1)
5103 #define HOST_INTF_RESET_CONTROL__APB_RESET__CLR(dst) \
5104                     (dst) = ((dst) &\
5105                     ~0x00000002U) | ((u_int32_t)(0) << 1)
5106
5107 /* macros for field LOCAL_RESET */
5108 #define HOST_INTF_RESET_CONTROL__LOCAL_RESET__SHIFT                           8
5109 #define HOST_INTF_RESET_CONTROL__LOCAL_RESET__WIDTH                           1
5110 #define HOST_INTF_RESET_CONTROL__LOCAL_RESET__MASK                  0x00000100U
5111 #define HOST_INTF_RESET_CONTROL__LOCAL_RESET__READ(src) \
5112                     (((u_int32_t)(src)\
5113                     & 0x00000100U) >> 8)
5114 #define HOST_INTF_RESET_CONTROL__LOCAL_RESET__WRITE(src) \
5115                     (((u_int32_t)(src)\
5116                     << 8) & 0x00000100U)
5117 #define HOST_INTF_RESET_CONTROL__LOCAL_RESET__MODIFY(dst, src) \
5118                     (dst) = ((dst) &\
5119                     ~0x00000100U) | (((u_int32_t)(src) <<\
5120                     8) & 0x00000100U)
5121 #define HOST_INTF_RESET_CONTROL__LOCAL_RESET__VERIFY(src) \
5122                     (!((((u_int32_t)(src)\
5123                     << 8) & ~0x00000100U)))
5124 #define HOST_INTF_RESET_CONTROL__LOCAL_RESET__SET(dst) \
5125                     (dst) = ((dst) &\
5126                     ~0x00000100U) | ((u_int32_t)(1) << 8)
5127 #define HOST_INTF_RESET_CONTROL__LOCAL_RESET__CLR(dst) \
5128                     (dst) = ((dst) &\
5129                     ~0x00000100U) | ((u_int32_t)(0) << 8)
5130 #define HOST_INTF_RESET_CONTROL__TYPE                                 u_int32_t
5131 #define HOST_INTF_RESET_CONTROL__READ                               0x00000103U
5132 #define HOST_INTF_RESET_CONTROL__WRITE                              0x00000103U
5133
5134 #endif /* __HOST_INTF_RESET_CONTROL_MACRO__ */
5135
5136
5137 /* macros for host_intf_reg_block.HOST_INTF_RESET_CONTROL */
5138 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_RESET_CONTROL__NUM                1
5139
5140 /* macros for BlueprintGlobalNameSpace::HOST_INTF_WORK_AROUND */
5141 #ifndef __HOST_INTF_WORK_AROUND_MACRO__
5142 #define __HOST_INTF_WORK_AROUND_MACRO__
5143
5144 /* macros for field TS1_WA_EN */
5145 #define HOST_INTF_WORK_AROUND__TS1_WA_EN__SHIFT                               0
5146 #define HOST_INTF_WORK_AROUND__TS1_WA_EN__WIDTH                               1
5147 #define HOST_INTF_WORK_AROUND__TS1_WA_EN__MASK                      0x00000001U
5148 #define HOST_INTF_WORK_AROUND__TS1_WA_EN__READ(src) \
5149                     (u_int32_t)(src)\
5150                     & 0x00000001U
5151 #define HOST_INTF_WORK_AROUND__TS1_WA_EN__WRITE(src) \
5152                     ((u_int32_t)(src)\
5153                     & 0x00000001U)
5154 #define HOST_INTF_WORK_AROUND__TS1_WA_EN__MODIFY(dst, src) \
5155                     (dst) = ((dst) &\
5156                     ~0x00000001U) | ((u_int32_t)(src) &\
5157                     0x00000001U)
5158 #define HOST_INTF_WORK_AROUND__TS1_WA_EN__VERIFY(src) \
5159                     (!(((u_int32_t)(src)\
5160                     & ~0x00000001U)))
5161 #define HOST_INTF_WORK_AROUND__TS1_WA_EN__SET(dst) \
5162                     (dst) = ((dst) &\
5163                     ~0x00000001U) | (u_int32_t)(1)
5164 #define HOST_INTF_WORK_AROUND__TS1_WA_EN__CLR(dst) \
5165                     (dst) = ((dst) &\
5166                     ~0x00000001U) | (u_int32_t)(0)
5167
5168 /* macros for field TS2_WA_EN */
5169 #define HOST_INTF_WORK_AROUND__TS2_WA_EN__SHIFT                               1
5170 #define HOST_INTF_WORK_AROUND__TS2_WA_EN__WIDTH                               1
5171 #define HOST_INTF_WORK_AROUND__TS2_WA_EN__MASK                      0x00000002U
5172 #define HOST_INTF_WORK_AROUND__TS2_WA_EN__READ(src) \
5173                     (((u_int32_t)(src)\
5174                     & 0x00000002U) >> 1)
5175 #define HOST_INTF_WORK_AROUND__TS2_WA_EN__WRITE(src) \
5176                     (((u_int32_t)(src)\
5177                     << 1) & 0x00000002U)
5178 #define HOST_INTF_WORK_AROUND__TS2_WA_EN__MODIFY(dst, src) \
5179                     (dst) = ((dst) &\
5180                     ~0x00000002U) | (((u_int32_t)(src) <<\
5181                     1) & 0x00000002U)
5182 #define HOST_INTF_WORK_AROUND__TS2_WA_EN__VERIFY(src) \
5183                     (!((((u_int32_t)(src)\
5184                     << 1) & ~0x00000002U)))
5185 #define HOST_INTF_WORK_AROUND__TS2_WA_EN__SET(dst) \
5186                     (dst) = ((dst) &\
5187                     ~0x00000002U) | ((u_int32_t)(1) << 1)
5188 #define HOST_INTF_WORK_AROUND__TS2_WA_EN__CLR(dst) \
5189                     (dst) = ((dst) &\
5190                     ~0x00000002U) | ((u_int32_t)(0) << 1)
5191
5192 /* macros for field RESET_SERDES_WA_EN */
5193 #define HOST_INTF_WORK_AROUND__RESET_SERDES_WA_EN__SHIFT                      2
5194 #define HOST_INTF_WORK_AROUND__RESET_SERDES_WA_EN__WIDTH                      1
5195 #define HOST_INTF_WORK_AROUND__RESET_SERDES_WA_EN__MASK             0x00000004U
5196 #define HOST_INTF_WORK_AROUND__RESET_SERDES_WA_EN__READ(src) \
5197                     (((u_int32_t)(src)\
5198                     & 0x00000004U) >> 2)
5199 #define HOST_INTF_WORK_AROUND__RESET_SERDES_WA_EN__WRITE(src) \
5200                     (((u_int32_t)(src)\
5201                     << 2) & 0x00000004U)
5202 #define HOST_INTF_WORK_AROUND__RESET_SERDES_WA_EN__MODIFY(dst, src) \
5203                     (dst) = ((dst) &\
5204                     ~0x00000004U) | (((u_int32_t)(src) <<\
5205                     2) & 0x00000004U)
5206 #define HOST_INTF_WORK_AROUND__RESET_SERDES_WA_EN__VERIFY(src) \
5207                     (!((((u_int32_t)(src)\
5208                     << 2) & ~0x00000004U)))
5209 #define HOST_INTF_WORK_AROUND__RESET_SERDES_WA_EN__SET(dst) \
5210                     (dst) = ((dst) &\
5211                     ~0x00000004U) | ((u_int32_t)(1) << 2)
5212 #define HOST_INTF_WORK_AROUND__RESET_SERDES_WA_EN__CLR(dst) \
5213                     (dst) = ((dst) &\
5214                     ~0x00000004U) | ((u_int32_t)(0) << 2)
5215
5216 /* macros for field GDATA_WA_EN */
5217 #define HOST_INTF_WORK_AROUND__GDATA_WA_EN__SHIFT                             3
5218 #define HOST_INTF_WORK_AROUND__GDATA_WA_EN__WIDTH                             1
5219 #define HOST_INTF_WORK_AROUND__GDATA_WA_EN__MASK                    0x00000008U
5220 #define HOST_INTF_WORK_AROUND__GDATA_WA_EN__READ(src) \
5221                     (((u_int32_t)(src)\
5222                     & 0x00000008U) >> 3)
5223 #define HOST_INTF_WORK_AROUND__GDATA_WA_EN__WRITE(src) \
5224                     (((u_int32_t)(src)\
5225                     << 3) & 0x00000008U)
5226 #define HOST_INTF_WORK_AROUND__GDATA_WA_EN__MODIFY(dst, src) \
5227                     (dst) = ((dst) &\
5228                     ~0x00000008U) | (((u_int32_t)(src) <<\
5229                     3) & 0x00000008U)
5230 #define HOST_INTF_WORK_AROUND__GDATA_WA_EN__VERIFY(src) \
5231                     (!((((u_int32_t)(src)\
5232                     << 3) & ~0x00000008U)))
5233 #define HOST_INTF_WORK_AROUND__GDATA_WA_EN__SET(dst) \
5234                     (dst) = ((dst) &\
5235                     ~0x00000008U) | ((u_int32_t)(1) << 3)
5236 #define HOST_INTF_WORK_AROUND__GDATA_WA_EN__CLR(dst) \
5237                     (dst) = ((dst) &\
5238                     ~0x00000008U) | ((u_int32_t)(0) << 3)
5239
5240 /* macros for field NO_NAK_WA_EN */
5241 #define HOST_INTF_WORK_AROUND__NO_NAK_WA_EN__SHIFT                            4
5242 #define HOST_INTF_WORK_AROUND__NO_NAK_WA_EN__WIDTH                            1
5243 #define HOST_INTF_WORK_AROUND__NO_NAK_WA_EN__MASK                   0x00000010U
5244 #define HOST_INTF_WORK_AROUND__NO_NAK_WA_EN__READ(src) \
5245                     (((u_int32_t)(src)\
5246                     & 0x00000010U) >> 4)
5247 #define HOST_INTF_WORK_AROUND__NO_NAK_WA_EN__WRITE(src) \
5248                     (((u_int32_t)(src)\
5249                     << 4) & 0x00000010U)
5250 #define HOST_INTF_WORK_AROUND__NO_NAK_WA_EN__MODIFY(dst, src) \
5251                     (dst) = ((dst) &\
5252                     ~0x00000010U) | (((u_int32_t)(src) <<\
5253                     4) & 0x00000010U)
5254 #define HOST_INTF_WORK_AROUND__NO_NAK_WA_EN__VERIFY(src) \
5255                     (!((((u_int32_t)(src)\
5256                     << 4) & ~0x00000010U)))
5257 #define HOST_INTF_WORK_AROUND__NO_NAK_WA_EN__SET(dst) \
5258                     (dst) = ((dst) &\
5259                     ~0x00000010U) | ((u_int32_t)(1) << 4)
5260 #define HOST_INTF_WORK_AROUND__NO_NAK_WA_EN__CLR(dst) \
5261                     (dst) = ((dst) &\
5262                     ~0x00000010U) | ((u_int32_t)(0) << 4)
5263
5264 /* macros for field FORCE_L1L0_DMA */
5265 #define HOST_INTF_WORK_AROUND__FORCE_L1L0_DMA__SHIFT                          9
5266 #define HOST_INTF_WORK_AROUND__FORCE_L1L0_DMA__WIDTH                          1
5267 #define HOST_INTF_WORK_AROUND__FORCE_L1L0_DMA__MASK                 0x00000200U
5268 #define HOST_INTF_WORK_AROUND__FORCE_L1L0_DMA__READ(src) \
5269                     (((u_int32_t)(src)\
5270                     & 0x00000200U) >> 9)
5271 #define HOST_INTF_WORK_AROUND__FORCE_L1L0_DMA__WRITE(src) \
5272                     (((u_int32_t)(src)\
5273                     << 9) & 0x00000200U)
5274 #define HOST_INTF_WORK_AROUND__FORCE_L1L0_DMA__MODIFY(dst, src) \
5275                     (dst) = ((dst) &\
5276                     ~0x00000200U) | (((u_int32_t)(src) <<\
5277                     9) & 0x00000200U)
5278 #define HOST_INTF_WORK_AROUND__FORCE_L1L0_DMA__VERIFY(src) \
5279                     (!((((u_int32_t)(src)\
5280                     << 9) & ~0x00000200U)))
5281 #define HOST_INTF_WORK_AROUND__FORCE_L1L0_DMA__SET(dst) \
5282                     (dst) = ((dst) &\
5283                     ~0x00000200U) | ((u_int32_t)(1) << 9)
5284 #define HOST_INTF_WORK_AROUND__FORCE_L1L0_DMA__CLR(dst) \
5285                     (dst) = ((dst) &\
5286                     ~0x00000200U) | ((u_int32_t)(0) << 9)
5287
5288 /* macros for field PCIE_COLD_RESET_OVRRD */
5289 #define HOST_INTF_WORK_AROUND__PCIE_COLD_RESET_OVRRD__SHIFT                  13
5290 #define HOST_INTF_WORK_AROUND__PCIE_COLD_RESET_OVRRD__WIDTH                   1
5291 #define HOST_INTF_WORK_AROUND__PCIE_COLD_RESET_OVRRD__MASK          0x00002000U
5292 #define HOST_INTF_WORK_AROUND__PCIE_COLD_RESET_OVRRD__READ(src) \
5293                     (((u_int32_t)(src)\
5294                     & 0x00002000U) >> 13)
5295 #define HOST_INTF_WORK_AROUND__PCIE_COLD_RESET_OVRRD__WRITE(src) \
5296                     (((u_int32_t)(src)\
5297                     << 13) & 0x00002000U)
5298 #define HOST_INTF_WORK_AROUND__PCIE_COLD_RESET_OVRRD__MODIFY(dst, src) \
5299                     (dst) = ((dst) &\
5300                     ~0x00002000U) | (((u_int32_t)(src) <<\
5301                     13) & 0x00002000U)
5302 #define HOST_INTF_WORK_AROUND__PCIE_COLD_RESET_OVRRD__VERIFY(src) \
5303                     (!((((u_int32_t)(src)\
5304                     << 13) & ~0x00002000U)))
5305 #define HOST_INTF_WORK_AROUND__PCIE_COLD_RESET_OVRRD__SET(dst) \
5306                     (dst) = ((dst) &\
5307                     ~0x00002000U) | ((u_int32_t)(1) << 13)
5308 #define HOST_INTF_WORK_AROUND__PCIE_COLD_RESET_OVRRD__CLR(dst) \
5309                     (dst) = ((dst) &\
5310                     ~0x00002000U) | ((u_int32_t)(0) << 13)
5311
5312 /* macros for field D3_TO_L1_DISABLE */
5313 #define HOST_INTF_WORK_AROUND__D3_TO_L1_DISABLE__SHIFT                       14
5314 #define HOST_INTF_WORK_AROUND__D3_TO_L1_DISABLE__WIDTH                        1
5315 #define HOST_INTF_WORK_AROUND__D3_TO_L1_DISABLE__MASK               0x00004000U
5316 #define HOST_INTF_WORK_AROUND__D3_TO_L1_DISABLE__READ(src) \
5317                     (((u_int32_t)(src)\
5318                     & 0x00004000U) >> 14)
5319 #define HOST_INTF_WORK_AROUND__D3_TO_L1_DISABLE__WRITE(src) \
5320                     (((u_int32_t)(src)\
5321                     << 14) & 0x00004000U)
5322 #define HOST_INTF_WORK_AROUND__D3_TO_L1_DISABLE__MODIFY(dst, src) \
5323                     (dst) = ((dst) &\
5324                     ~0x00004000U) | (((u_int32_t)(src) <<\
5325                     14) & 0x00004000U)
5326 #define HOST_INTF_WORK_AROUND__D3_TO_L1_DISABLE__VERIFY(src) \
5327                     (!((((u_int32_t)(src)\
5328                     << 14) & ~0x00004000U)))
5329 #define HOST_INTF_WORK_AROUND__D3_TO_L1_DISABLE__SET(dst) \
5330                     (dst) = ((dst) &\
5331                     ~0x00004000U) | ((u_int32_t)(1) << 14)
5332 #define HOST_INTF_WORK_AROUND__D3_TO_L1_DISABLE__CLR(dst) \
5333                     (dst) = ((dst) &\
5334                     ~0x00004000U) | ((u_int32_t)(0) << 14)
5335
5336 /* macros for field PCIERST_PORRST_SHORT */
5337 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SHORT__SHIFT                   15
5338 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SHORT__WIDTH                    1
5339 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SHORT__MASK           0x00008000U
5340 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SHORT__READ(src) \
5341                     (((u_int32_t)(src)\
5342                     & 0x00008000U) >> 15)
5343 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SHORT__WRITE(src) \
5344                     (((u_int32_t)(src)\
5345                     << 15) & 0x00008000U)
5346 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SHORT__MODIFY(dst, src) \
5347                     (dst) = ((dst) &\
5348                     ~0x00008000U) | (((u_int32_t)(src) <<\
5349                     15) & 0x00008000U)
5350 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SHORT__VERIFY(src) \
5351                     (!((((u_int32_t)(src)\
5352                     << 15) & ~0x00008000U)))
5353 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SHORT__SET(dst) \
5354                     (dst) = ((dst) &\
5355                     ~0x00008000U) | ((u_int32_t)(1) << 15)
5356 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SHORT__CLR(dst) \
5357                     (dst) = ((dst) &\
5358                     ~0x00008000U) | ((u_int32_t)(0) << 15)
5359
5360 /* macros for field D3_TO_L1_DISABLE_REAL */
5361 #define HOST_INTF_WORK_AROUND__D3_TO_L1_DISABLE_REAL__SHIFT                  16
5362 #define HOST_INTF_WORK_AROUND__D3_TO_L1_DISABLE_REAL__WIDTH                   1
5363 #define HOST_INTF_WORK_AROUND__D3_TO_L1_DISABLE_REAL__MASK          0x00010000U
5364 #define HOST_INTF_WORK_AROUND__D3_TO_L1_DISABLE_REAL__READ(src) \
5365                     (((u_int32_t)(src)\
5366                     & 0x00010000U) >> 16)
5367 #define HOST_INTF_WORK_AROUND__D3_TO_L1_DISABLE_REAL__WRITE(src) \
5368                     (((u_int32_t)(src)\
5369                     << 16) & 0x00010000U)
5370 #define HOST_INTF_WORK_AROUND__D3_TO_L1_DISABLE_REAL__MODIFY(dst, src) \
5371                     (dst) = ((dst) &\
5372                     ~0x00010000U) | (((u_int32_t)(src) <<\
5373                     16) & 0x00010000U)
5374 #define HOST_INTF_WORK_AROUND__D3_TO_L1_DISABLE_REAL__VERIFY(src) \
5375                     (!((((u_int32_t)(src)\
5376                     << 16) & ~0x00010000U)))
5377 #define HOST_INTF_WORK_AROUND__D3_TO_L1_DISABLE_REAL__SET(dst) \
5378                     (dst) = ((dst) &\
5379                     ~0x00010000U) | ((u_int32_t)(1) << 16)
5380 #define HOST_INTF_WORK_AROUND__D3_TO_L1_DISABLE_REAL__CLR(dst) \
5381                     (dst) = ((dst) &\
5382                     ~0x00010000U) | ((u_int32_t)(0) << 16)
5383
5384 /* macros for field ASPM_TIMER_BASED_L1_DISABLE */
5385 #define HOST_INTF_WORK_AROUND__ASPM_TIMER_BASED_L1_DISABLE__SHIFT            17
5386 #define HOST_INTF_WORK_AROUND__ASPM_TIMER_BASED_L1_DISABLE__WIDTH             1
5387 #define HOST_INTF_WORK_AROUND__ASPM_TIMER_BASED_L1_DISABLE__MASK    0x00020000U
5388 #define HOST_INTF_WORK_AROUND__ASPM_TIMER_BASED_L1_DISABLE__READ(src) \
5389                     (((u_int32_t)(src)\
5390                     & 0x00020000U) >> 17)
5391 #define HOST_INTF_WORK_AROUND__ASPM_TIMER_BASED_L1_DISABLE__WRITE(src) \
5392                     (((u_int32_t)(src)\
5393                     << 17) & 0x00020000U)
5394 #define HOST_INTF_WORK_AROUND__ASPM_TIMER_BASED_L1_DISABLE__MODIFY(dst, src) \
5395                     (dst) = ((dst) &\
5396                     ~0x00020000U) | (((u_int32_t)(src) <<\
5397                     17) & 0x00020000U)
5398 #define HOST_INTF_WORK_AROUND__ASPM_TIMER_BASED_L1_DISABLE__VERIFY(src) \
5399                     (!((((u_int32_t)(src)\
5400                     << 17) & ~0x00020000U)))
5401 #define HOST_INTF_WORK_AROUND__ASPM_TIMER_BASED_L1_DISABLE__SET(dst) \
5402                     (dst) = ((dst) &\
5403                     ~0x00020000U) | ((u_int32_t)(1) << 17)
5404 #define HOST_INTF_WORK_AROUND__ASPM_TIMER_BASED_L1_DISABLE__CLR(dst) \
5405                     (dst) = ((dst) &\
5406                     ~0x00020000U) | ((u_int32_t)(0) << 17)
5407
5408 /* macros for field PCIERST_PORRST_SW_CNTL */
5409 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SW_CNTL__SHIFT                 18
5410 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SW_CNTL__WIDTH                  1
5411 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SW_CNTL__MASK         0x00040000U
5412 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SW_CNTL__READ(src) \
5413                     (((u_int32_t)(src)\
5414                     & 0x00040000U) >> 18)
5415 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SW_CNTL__WRITE(src) \
5416                     (((u_int32_t)(src)\
5417                     << 18) & 0x00040000U)
5418 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SW_CNTL__MODIFY(dst, src) \
5419                     (dst) = ((dst) &\
5420                     ~0x00040000U) | (((u_int32_t)(src) <<\
5421                     18) & 0x00040000U)
5422 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SW_CNTL__VERIFY(src) \
5423                     (!((((u_int32_t)(src)\
5424                     << 18) & ~0x00040000U)))
5425 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SW_CNTL__SET(dst) \
5426                     (dst) = ((dst) &\
5427                     ~0x00040000U) | ((u_int32_t)(1) << 18)
5428 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SW_CNTL__CLR(dst) \
5429                     (dst) = ((dst) &\
5430                     ~0x00040000U) | ((u_int32_t)(0) << 18)
5431
5432 /* macros for field PCIERST_PORRST_SHIFT */
5433 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SHIFT__SHIFT                   20
5434 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SHIFT__WIDTH                    1
5435 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SHIFT__MASK           0x00100000U
5436 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SHIFT__READ(src) \
5437                     (((u_int32_t)(src)\
5438                     & 0x00100000U) >> 20)
5439 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SHIFT__WRITE(src) \
5440                     (((u_int32_t)(src)\
5441                     << 20) & 0x00100000U)
5442 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SHIFT__MODIFY(dst, src) \
5443                     (dst) = ((dst) &\
5444                     ~0x00100000U) | (((u_int32_t)(src) <<\
5445                     20) & 0x00100000U)
5446 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SHIFT__VERIFY(src) \
5447                     (!((((u_int32_t)(src)\
5448                     << 20) & ~0x00100000U)))
5449 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SHIFT__SET(dst) \
5450                     (dst) = ((dst) &\
5451                     ~0x00100000U) | ((u_int32_t)(1) << 20)
5452 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_SHIFT__CLR(dst) \
5453                     (dst) = ((dst) &\
5454                     ~0x00100000U) | ((u_int32_t)(0) << 20)
5455
5456 /* macros for field PCIERST_PORRST_PHY */
5457 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_PHY__SHIFT                     21
5458 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_PHY__WIDTH                      1
5459 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_PHY__MASK             0x00200000U
5460 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_PHY__READ(src) \
5461                     (((u_int32_t)(src)\
5462                     & 0x00200000U) >> 21)
5463 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_PHY__WRITE(src) \
5464                     (((u_int32_t)(src)\
5465                     << 21) & 0x00200000U)
5466 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_PHY__MODIFY(dst, src) \
5467                     (dst) = ((dst) &\
5468                     ~0x00200000U) | (((u_int32_t)(src) <<\
5469                     21) & 0x00200000U)
5470 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_PHY__VERIFY(src) \
5471                     (!((((u_int32_t)(src)\
5472                     << 21) & ~0x00200000U)))
5473 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_PHY__SET(dst) \
5474                     (dst) = ((dst) &\
5475                     ~0x00200000U) | ((u_int32_t)(1) << 21)
5476 #define HOST_INTF_WORK_AROUND__PCIERST_PORRST_PHY__CLR(dst) \
5477                     (dst) = ((dst) &\
5478                     ~0x00200000U) | ((u_int32_t)(0) << 21)
5479
5480 /* macros for field PCIE_NFTS_CNTL_EN */
5481 #define HOST_INTF_WORK_AROUND__PCIE_NFTS_CNTL_EN__SHIFT                      23
5482 #define HOST_INTF_WORK_AROUND__PCIE_NFTS_CNTL_EN__WIDTH                       1
5483 #define HOST_INTF_WORK_AROUND__PCIE_NFTS_CNTL_EN__MASK              0x00800000U
5484 #define HOST_INTF_WORK_AROUND__PCIE_NFTS_CNTL_EN__READ(src) \
5485                     (((u_int32_t)(src)\
5486                     & 0x00800000U) >> 23)
5487 #define HOST_INTF_WORK_AROUND__PCIE_NFTS_CNTL_EN__WRITE(src) \
5488                     (((u_int32_t)(src)\
5489                     << 23) & 0x00800000U)
5490 #define HOST_INTF_WORK_AROUND__PCIE_NFTS_CNTL_EN__MODIFY(dst, src) \
5491                     (dst) = ((dst) &\
5492                     ~0x00800000U) | (((u_int32_t)(src) <<\
5493                     23) & 0x00800000U)
5494 #define HOST_INTF_WORK_AROUND__PCIE_NFTS_CNTL_EN__VERIFY(src) \
5495                     (!((((u_int32_t)(src)\
5496                     << 23) & ~0x00800000U)))
5497 #define HOST_INTF_WORK_AROUND__PCIE_NFTS_CNTL_EN__SET(dst) \
5498                     (dst) = ((dst) &\
5499                     ~0x00800000U) | ((u_int32_t)(1) << 23)
5500 #define HOST_INTF_WORK_AROUND__PCIE_NFTS_CNTL_EN__CLR(dst) \
5501                     (dst) = ((dst) &\
5502                     ~0x00800000U) | ((u_int32_t)(0) << 23)
5503
5504 /* macros for field RESET_SERDES_WA_TIMEOUT */
5505 #define HOST_INTF_WORK_AROUND__RESET_SERDES_WA_TIMEOUT__SHIFT                24
5506 #define HOST_INTF_WORK_AROUND__RESET_SERDES_WA_TIMEOUT__WIDTH                 8
5507 #define HOST_INTF_WORK_AROUND__RESET_SERDES_WA_TIMEOUT__MASK        0xff000000U
5508 #define HOST_INTF_WORK_AROUND__RESET_SERDES_WA_TIMEOUT__READ(src) \
5509                     (((u_int32_t)(src)\
5510                     & 0xff000000U) >> 24)
5511 #define HOST_INTF_WORK_AROUND__RESET_SERDES_WA_TIMEOUT__WRITE(src) \
5512                     (((u_int32_t)(src)\
5513                     << 24) & 0xff000000U)
5514 #define HOST_INTF_WORK_AROUND__RESET_SERDES_WA_TIMEOUT__MODIFY(dst, src) \
5515                     (dst) = ((dst) &\
5516                     ~0xff000000U) | (((u_int32_t)(src) <<\
5517                     24) & 0xff000000U)
5518 #define HOST_INTF_WORK_AROUND__RESET_SERDES_WA_TIMEOUT__VERIFY(src) \
5519                     (!((((u_int32_t)(src)\
5520                     << 24) & ~0xff000000U)))
5521 #define HOST_INTF_WORK_AROUND__TYPE                                   u_int32_t
5522 #define HOST_INTF_WORK_AROUND__READ                                 0xffb7e21fU
5523 #define HOST_INTF_WORK_AROUND__WRITE                                0xffb7e21fU
5524
5525 #endif /* __HOST_INTF_WORK_AROUND_MACRO__ */
5526
5527
5528 /* macros for host_intf_reg_block.HOST_INTF_WORK_AROUND */
5529 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_WORK_AROUND__NUM                  1
5530
5531 /* macros for BlueprintGlobalNameSpace::HOST_INTF_PM_STATE */
5532 #ifndef __HOST_INTF_PM_STATE_MACRO__
5533 #define __HOST_INTF_PM_STATE_MACRO__
5534
5535 /* macros for field PCIE_PM_XTLH_BLOCK_TLP */
5536 #define HOST_INTF_PM_STATE__PCIE_PM_XTLH_BLOCK_TLP__SHIFT                     0
5537 #define HOST_INTF_PM_STATE__PCIE_PM_XTLH_BLOCK_TLP__WIDTH                     1
5538 #define HOST_INTF_PM_STATE__PCIE_PM_XTLH_BLOCK_TLP__MASK            0x00000001U
5539 #define HOST_INTF_PM_STATE__PCIE_PM_XTLH_BLOCK_TLP__READ(src) \
5540                     (u_int32_t)(src)\
5541                     & 0x00000001U
5542 #define HOST_INTF_PM_STATE__PCIE_PM_XTLH_BLOCK_TLP__SET(dst) \
5543                     (dst) = ((dst) &\
5544                     ~0x00000001U) | (u_int32_t)(1)
5545 #define HOST_INTF_PM_STATE__PCIE_PM_XTLH_BLOCK_TLP__CLR(dst) \
5546                     (dst) = ((dst) &\
5547                     ~0x00000001U) | (u_int32_t)(0)
5548
5549 /* macros for field PCIE_PM_CURNT_STATE */
5550 #define HOST_INTF_PM_STATE__PCIE_PM_CURNT_STATE__SHIFT                        1
5551 #define HOST_INTF_PM_STATE__PCIE_PM_CURNT_STATE__WIDTH                        3
5552 #define HOST_INTF_PM_STATE__PCIE_PM_CURNT_STATE__MASK               0x0000000eU
5553 #define HOST_INTF_PM_STATE__PCIE_PM_CURNT_STATE__READ(src) \
5554                     (((u_int32_t)(src)\
5555                     & 0x0000000eU) >> 1)
5556
5557 /* macros for field PCIE_PM_DSTATE */
5558 #define HOST_INTF_PM_STATE__PCIE_PM_DSTATE__SHIFT                             4
5559 #define HOST_INTF_PM_STATE__PCIE_PM_DSTATE__WIDTH                             3
5560 #define HOST_INTF_PM_STATE__PCIE_PM_DSTATE__MASK                    0x00000070U
5561 #define HOST_INTF_PM_STATE__PCIE_PM_DSTATE__READ(src) \
5562                     (((u_int32_t)(src)\
5563                     & 0x00000070U) >> 4)
5564
5565 /* macros for field PCIE_PM_PME_EN */
5566 #define HOST_INTF_PM_STATE__PCIE_PM_PME_EN__SHIFT                             7
5567 #define HOST_INTF_PM_STATE__PCIE_PM_PME_EN__WIDTH                             1
5568 #define HOST_INTF_PM_STATE__PCIE_PM_PME_EN__MASK                    0x00000080U
5569 #define HOST_INTF_PM_STATE__PCIE_PM_PME_EN__READ(src) \
5570                     (((u_int32_t)(src)\
5571                     & 0x00000080U) >> 7)
5572 #define HOST_INTF_PM_STATE__PCIE_PM_PME_EN__SET(dst) \
5573                     (dst) = ((dst) &\
5574                     ~0x00000080U) | ((u_int32_t)(1) << 7)
5575 #define HOST_INTF_PM_STATE__PCIE_PM_PME_EN__CLR(dst) \
5576                     (dst) = ((dst) &\
5577                     ~0x00000080U) | ((u_int32_t)(0) << 7)
5578
5579 /* macros for field PCIE_PM_STATUS */
5580 #define HOST_INTF_PM_STATE__PCIE_PM_STATUS__SHIFT                             8
5581 #define HOST_INTF_PM_STATE__PCIE_PM_STATUS__WIDTH                             1
5582 #define HOST_INTF_PM_STATE__PCIE_PM_STATUS__MASK                    0x00000100U
5583 #define HOST_INTF_PM_STATE__PCIE_PM_STATUS__READ(src) \
5584                     (((u_int32_t)(src)\
5585                     & 0x00000100U) >> 8)
5586 #define HOST_INTF_PM_STATE__PCIE_PM_STATUS__SET(dst) \
5587                     (dst) = ((dst) &\
5588                     ~0x00000100U) | ((u_int32_t)(1) << 8)
5589 #define HOST_INTF_PM_STATE__PCIE_PM_STATUS__CLR(dst) \
5590                     (dst) = ((dst) &\
5591                     ~0x00000100U) | ((u_int32_t)(0) << 8)
5592
5593 /* macros for field PCIE_AUX_PM_EN */
5594 #define HOST_INTF_PM_STATE__PCIE_AUX_PM_EN__SHIFT                             9
5595 #define HOST_INTF_PM_STATE__PCIE_AUX_PM_EN__WIDTH                             1
5596 #define HOST_INTF_PM_STATE__PCIE_AUX_PM_EN__MASK                    0x00000200U
5597 #define HOST_INTF_PM_STATE__PCIE_AUX_PM_EN__READ(src) \
5598                     (((u_int32_t)(src)\
5599                     & 0x00000200U) >> 9)
5600 #define HOST_INTF_PM_STATE__PCIE_AUX_PM_EN__SET(dst) \
5601                     (dst) = ((dst) &\
5602                     ~0x00000200U) | ((u_int32_t)(1) << 9)
5603 #define HOST_INTF_PM_STATE__PCIE_AUX_PM_EN__CLR(dst) \
5604                     (dst) = ((dst) &\
5605                     ~0x00000200U) | ((u_int32_t)(0) << 9)
5606
5607 /* macros for field PCIE_XMLH_LTSSM_STATE */
5608 #define HOST_INTF_PM_STATE__PCIE_XMLH_LTSSM_STATE__SHIFT                     10
5609 #define HOST_INTF_PM_STATE__PCIE_XMLH_LTSSM_STATE__WIDTH                      5
5610 #define HOST_INTF_PM_STATE__PCIE_XMLH_LTSSM_STATE__MASK             0x00007c00U
5611 #define HOST_INTF_PM_STATE__PCIE_XMLH_LTSSM_STATE__READ(src) \
5612                     (((u_int32_t)(src)\
5613                     & 0x00007c00U) >> 10)
5614
5615 /* macros for field CLKMISC_MULTI_PIPE_MODE_MAC */
5616 #define HOST_INTF_PM_STATE__CLKMISC_MULTI_PIPE_MODE_MAC__SHIFT               19
5617 #define HOST_INTF_PM_STATE__CLKMISC_MULTI_PIPE_MODE_MAC__WIDTH                1
5618 #define HOST_INTF_PM_STATE__CLKMISC_MULTI_PIPE_MODE_MAC__MASK       0x00080000U
5619 #define HOST_INTF_PM_STATE__CLKMISC_MULTI_PIPE_MODE_MAC__READ(src) \
5620                     (((u_int32_t)(src)\
5621                     & 0x00080000U) >> 19)
5622 #define HOST_INTF_PM_STATE__CLKMISC_MULTI_PIPE_MODE_MAC__SET(dst) \
5623                     (dst) = ((dst) &\
5624                     ~0x00080000U) | ((u_int32_t)(1) << 19)
5625 #define HOST_INTF_PM_STATE__CLKMISC_MULTI_PIPE_MODE_MAC__CLR(dst) \
5626                     (dst) = ((dst) &\
5627                     ~0x00080000U) | ((u_int32_t)(0) << 19)
5628
5629 /* macros for field CLKMISC_MULTI_PIPE_MODE_PHY */
5630 #define HOST_INTF_PM_STATE__CLKMISC_MULTI_PIPE_MODE_PHY__SHIFT               20
5631 #define HOST_INTF_PM_STATE__CLKMISC_MULTI_PIPE_MODE_PHY__WIDTH                1
5632 #define HOST_INTF_PM_STATE__CLKMISC_MULTI_PIPE_MODE_PHY__MASK       0x00100000U
5633 #define HOST_INTF_PM_STATE__CLKMISC_MULTI_PIPE_MODE_PHY__READ(src) \
5634                     (((u_int32_t)(src)\
5635                     & 0x00100000U) >> 20)
5636 #define HOST_INTF_PM_STATE__CLKMISC_MULTI_PIPE_MODE_PHY__SET(dst) \
5637                     (dst) = ((dst) &\
5638                     ~0x00100000U) | ((u_int32_t)(1) << 20)
5639 #define HOST_INTF_PM_STATE__CLKMISC_MULTI_PIPE_MODE_PHY__CLR(dst) \
5640                     (dst) = ((dst) &\
5641                     ~0x00100000U) | ((u_int32_t)(0) << 20)
5642
5643 /* macros for field CLKMISC_MULTI_PCIE_PHY_TEST */
5644 #define HOST_INTF_PM_STATE__CLKMISC_MULTI_PCIE_PHY_TEST__SHIFT               21
5645 #define HOST_INTF_PM_STATE__CLKMISC_MULTI_PCIE_PHY_TEST__WIDTH                1
5646 #define HOST_INTF_PM_STATE__CLKMISC_MULTI_PCIE_PHY_TEST__MASK       0x00200000U
5647 #define HOST_INTF_PM_STATE__CLKMISC_MULTI_PCIE_PHY_TEST__READ(src) \
5648                     (((u_int32_t)(src)\
5649                     & 0x00200000U) >> 21)
5650 #define HOST_INTF_PM_STATE__CLKMISC_MULTI_PCIE_PHY_TEST__SET(dst) \
5651                     (dst) = ((dst) &\
5652                     ~0x00200000U) | ((u_int32_t)(1) << 21)
5653 #define HOST_INTF_PM_STATE__CLKMISC_MULTI_PCIE_PHY_TEST__CLR(dst) \
5654                     (dst) = ((dst) &\
5655                     ~0x00200000U) | ((u_int32_t)(0) << 21)
5656 #define HOST_INTF_PM_STATE__TYPE                                      u_int32_t
5657 #define HOST_INTF_PM_STATE__READ                                    0x00387fffU
5658
5659 #endif /* __HOST_INTF_PM_STATE_MACRO__ */
5660
5661
5662 /* macros for host_intf_reg_block.HOST_INTF_PM_STATE */
5663 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_PM_STATE__NUM                     1
5664
5665 /* macros for BlueprintGlobalNameSpace::HOST_INTF_CXPL_DEBUG_INFOL */
5666 #ifndef __HOST_INTF_CXPL_DEBUG_INFOL_MACRO__
5667 #define __HOST_INTF_CXPL_DEBUG_INFOL_MACRO__
5668
5669 /* macros for field DATA */
5670 #define HOST_INTF_CXPL_DEBUG_INFOL__DATA__SHIFT                               0
5671 #define HOST_INTF_CXPL_DEBUG_INFOL__DATA__WIDTH                              32
5672 #define HOST_INTF_CXPL_DEBUG_INFOL__DATA__MASK                      0xffffffffU
5673 #define HOST_INTF_CXPL_DEBUG_INFOL__DATA__READ(src) \
5674                     (u_int32_t)(src)\
5675                     & 0xffffffffU
5676 #define HOST_INTF_CXPL_DEBUG_INFOL__TYPE                              u_int32_t
5677 #define HOST_INTF_CXPL_DEBUG_INFOL__READ                            0xffffffffU
5678
5679 #endif /* __HOST_INTF_CXPL_DEBUG_INFOL_MACRO__ */
5680
5681
5682 /* macros for host_intf_reg_block.HOST_INTF_CXPL_DEBUG_INFOL */
5683 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_CXPL_DEBUG_INFOL__NUM             1
5684
5685 /* macros for BlueprintGlobalNameSpace::HOST_INTF_CXPL_DEBUG_INFOH */
5686 #ifndef __HOST_INTF_CXPL_DEBUG_INFOH_MACRO__
5687 #define __HOST_INTF_CXPL_DEBUG_INFOH_MACRO__
5688
5689 /* macros for field DATA */
5690 #define HOST_INTF_CXPL_DEBUG_INFOH__DATA__SHIFT                               0
5691 #define HOST_INTF_CXPL_DEBUG_INFOH__DATA__WIDTH                              32
5692 #define HOST_INTF_CXPL_DEBUG_INFOH__DATA__MASK                      0xffffffffU
5693 #define HOST_INTF_CXPL_DEBUG_INFOH__DATA__READ(src) \
5694                     (u_int32_t)(src)\
5695                     & 0xffffffffU
5696 #define HOST_INTF_CXPL_DEBUG_INFOH__TYPE                              u_int32_t
5697 #define HOST_INTF_CXPL_DEBUG_INFOH__READ                            0xffffffffU
5698
5699 #endif /* __HOST_INTF_CXPL_DEBUG_INFOH_MACRO__ */
5700
5701
5702 /* macros for host_intf_reg_block.HOST_INTF_CXPL_DEBUG_INFOH */
5703 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_CXPL_DEBUG_INFOH__NUM             1
5704
5705 /* macros for BlueprintGlobalNameSpace::HOST_INTF_PM_CTRL */
5706 #ifndef __HOST_INTF_PM_CTRL_MACRO__
5707 #define __HOST_INTF_PM_CTRL_MACRO__
5708
5709 /* macros for field PCIE_PM_OVERRIDE */
5710 #define HOST_INTF_PM_CTRL__PCIE_PM_OVERRIDE__SHIFT                            0
5711 #define HOST_INTF_PM_CTRL__PCIE_PM_OVERRIDE__WIDTH                            1
5712 #define HOST_INTF_PM_CTRL__PCIE_PM_OVERRIDE__MASK                   0x00000001U
5713 #define HOST_INTF_PM_CTRL__PCIE_PM_OVERRIDE__READ(src) \
5714                     (u_int32_t)(src)\
5715                     & 0x00000001U
5716 #define HOST_INTF_PM_CTRL__PCIE_PM_OVERRIDE__WRITE(src) \
5717                     ((u_int32_t)(src)\
5718                     & 0x00000001U)
5719 #define HOST_INTF_PM_CTRL__PCIE_PM_OVERRIDE__MODIFY(dst, src) \
5720                     (dst) = ((dst) &\
5721                     ~0x00000001U) | ((u_int32_t)(src) &\
5722                     0x00000001U)
5723 #define HOST_INTF_PM_CTRL__PCIE_PM_OVERRIDE__VERIFY(src) \
5724                     (!(((u_int32_t)(src)\
5725                     & ~0x00000001U)))
5726 #define HOST_INTF_PM_CTRL__PCIE_PM_OVERRIDE__SET(dst) \
5727                     (dst) = ((dst) &\
5728                     ~0x00000001U) | (u_int32_t)(1)
5729 #define HOST_INTF_PM_CTRL__PCIE_PM_OVERRIDE__CLR(dst) \
5730                     (dst) = ((dst) &\
5731                     ~0x00000001U) | (u_int32_t)(0)
5732
5733 /* macros for field PCIE_PM_DELAY */
5734 #define HOST_INTF_PM_CTRL__PCIE_PM_DELAY__SHIFT                               2
5735 #define HOST_INTF_PM_CTRL__PCIE_PM_DELAY__WIDTH                              16
5736 #define HOST_INTF_PM_CTRL__PCIE_PM_DELAY__MASK                      0x0003fffcU
5737 #define HOST_INTF_PM_CTRL__PCIE_PM_DELAY__READ(src) \
5738                     (((u_int32_t)(src)\
5739                     & 0x0003fffcU) >> 2)
5740 #define HOST_INTF_PM_CTRL__PCIE_PM_DELAY__WRITE(src) \
5741                     (((u_int32_t)(src)\
5742                     << 2) & 0x0003fffcU)
5743 #define HOST_INTF_PM_CTRL__PCIE_PM_DELAY__MODIFY(dst, src) \
5744                     (dst) = ((dst) &\
5745                     ~0x0003fffcU) | (((u_int32_t)(src) <<\
5746                     2) & 0x0003fffcU)
5747 #define HOST_INTF_PM_CTRL__PCIE_PM_DELAY__VERIFY(src) \
5748                     (!((((u_int32_t)(src)\
5749                     << 2) & ~0x0003fffcU)))
5750
5751 /* macros for field PCIE_PM_DISABLE */
5752 #define HOST_INTF_PM_CTRL__PCIE_PM_DISABLE__SHIFT                            18
5753 #define HOST_INTF_PM_CTRL__PCIE_PM_DISABLE__WIDTH                             1
5754 #define HOST_INTF_PM_CTRL__PCIE_PM_DISABLE__MASK                    0x00040000U
5755 #define HOST_INTF_PM_CTRL__PCIE_PM_DISABLE__READ(src) \
5756                     (((u_int32_t)(src)\
5757                     & 0x00040000U) >> 18)
5758 #define HOST_INTF_PM_CTRL__PCIE_PM_DISABLE__WRITE(src) \
5759                     (((u_int32_t)(src)\
5760                     << 18) & 0x00040000U)
5761 #define HOST_INTF_PM_CTRL__PCIE_PM_DISABLE__MODIFY(dst, src) \
5762                     (dst) = ((dst) &\
5763                     ~0x00040000U) | (((u_int32_t)(src) <<\
5764                     18) & 0x00040000U)
5765 #define HOST_INTF_PM_CTRL__PCIE_PM_DISABLE__VERIFY(src) \
5766                     (!((((u_int32_t)(src)\
5767                     << 18) & ~0x00040000U)))
5768 #define HOST_INTF_PM_CTRL__PCIE_PM_DISABLE__SET(dst) \
5769                     (dst) = ((dst) &\
5770                     ~0x00040000U) | ((u_int32_t)(1) << 18)
5771 #define HOST_INTF_PM_CTRL__PCIE_PM_DISABLE__CLR(dst) \
5772                     (dst) = ((dst) &\
5773                     ~0x00040000U) | ((u_int32_t)(0) << 18)
5774
5775 /* macros for field PCIE_ENTER_L1_EN */
5776 #define HOST_INTF_PM_CTRL__PCIE_ENTER_L1_EN__SHIFT                           19
5777 #define HOST_INTF_PM_CTRL__PCIE_ENTER_L1_EN__WIDTH                            1
5778 #define HOST_INTF_PM_CTRL__PCIE_ENTER_L1_EN__MASK                   0x00080000U
5779 #define HOST_INTF_PM_CTRL__PCIE_ENTER_L1_EN__READ(src) \
5780                     (((u_int32_t)(src)\
5781                     & 0x00080000U) >> 19)
5782 #define HOST_INTF_PM_CTRL__PCIE_ENTER_L1_EN__WRITE(src) \
5783                     (((u_int32_t)(src)\
5784                     << 19) & 0x00080000U)
5785 #define HOST_INTF_PM_CTRL__PCIE_ENTER_L1_EN__MODIFY(dst, src) \
5786                     (dst) = ((dst) &\
5787                     ~0x00080000U) | (((u_int32_t)(src) <<\
5788                     19) & 0x00080000U)
5789 #define HOST_INTF_PM_CTRL__PCIE_ENTER_L1_EN__VERIFY(src) \
5790                     (!((((u_int32_t)(src)\
5791                     << 19) & ~0x00080000U)))
5792 #define HOST_INTF_PM_CTRL__PCIE_ENTER_L1_EN__SET(dst) \
5793                     (dst) = ((dst) &\
5794                     ~0x00080000U) | ((u_int32_t)(1) << 19)
5795 #define HOST_INTF_PM_CTRL__PCIE_ENTER_L1_EN__CLR(dst) \
5796                     (dst) = ((dst) &\
5797                     ~0x00080000U) | ((u_int32_t)(0) << 19)
5798
5799 /* macros for field PCIE_PME_DISABLE_CLK */
5800 #define HOST_INTF_PM_CTRL__PCIE_PME_DISABLE_CLK__SHIFT                       20
5801 #define HOST_INTF_PM_CTRL__PCIE_PME_DISABLE_CLK__WIDTH                        1
5802 #define HOST_INTF_PM_CTRL__PCIE_PME_DISABLE_CLK__MASK               0x00100000U
5803 #define HOST_INTF_PM_CTRL__PCIE_PME_DISABLE_CLK__READ(src) \
5804                     (((u_int32_t)(src)\
5805                     & 0x00100000U) >> 20)
5806 #define HOST_INTF_PM_CTRL__PCIE_PME_DISABLE_CLK__WRITE(src) \
5807                     (((u_int32_t)(src)\
5808                     << 20) & 0x00100000U)
5809 #define HOST_INTF_PM_CTRL__PCIE_PME_DISABLE_CLK__MODIFY(dst, src) \
5810                     (dst) = ((dst) &\
5811                     ~0x00100000U) | (((u_int32_t)(src) <<\
5812                     20) & 0x00100000U)
5813 #define HOST_INTF_PM_CTRL__PCIE_PME_DISABLE_CLK__VERIFY(src) \
5814                     (!((((u_int32_t)(src)\
5815                     << 20) & ~0x00100000U)))
5816 #define HOST_INTF_PM_CTRL__PCIE_PME_DISABLE_CLK__SET(dst) \
5817                     (dst) = ((dst) &\
5818                     ~0x00100000U) | ((u_int32_t)(1) << 20)
5819 #define HOST_INTF_PM_CTRL__PCIE_PME_DISABLE_CLK__CLR(dst) \
5820                     (dst) = ((dst) &\
5821                     ~0x00100000U) | ((u_int32_t)(0) << 20)
5822
5823 /* macros for field HOST_MAC_WOW_CLEAR */
5824 #define HOST_INTF_PM_CTRL__HOST_MAC_WOW_CLEAR__SHIFT                         21
5825 #define HOST_INTF_PM_CTRL__HOST_MAC_WOW_CLEAR__WIDTH                          1
5826 #define HOST_INTF_PM_CTRL__HOST_MAC_WOW_CLEAR__MASK                 0x00200000U
5827 #define HOST_INTF_PM_CTRL__HOST_MAC_WOW_CLEAR__READ(src) \
5828                     (((u_int32_t)(src)\
5829                     & 0x00200000U) >> 21)
5830 #define HOST_INTF_PM_CTRL__HOST_MAC_WOW_CLEAR__WRITE(src) \
5831                     (((u_int32_t)(src)\
5832                     << 21) & 0x00200000U)
5833 #define HOST_INTF_PM_CTRL__HOST_MAC_WOW_CLEAR__MODIFY(dst, src) \
5834                     (dst) = ((dst) &\
5835                     ~0x00200000U) | (((u_int32_t)(src) <<\
5836                     21) & 0x00200000U)
5837 #define HOST_INTF_PM_CTRL__HOST_MAC_WOW_CLEAR__VERIFY(src) \
5838                     (!((((u_int32_t)(src)\
5839                     << 21) & ~0x00200000U)))
5840 #define HOST_INTF_PM_CTRL__HOST_MAC_WOW_CLEAR__SET(dst) \
5841                     (dst) = ((dst) &\
5842                     ~0x00200000U) | ((u_int32_t)(1) << 21)
5843 #define HOST_INTF_PM_CTRL__HOST_MAC_WOW_CLEAR__CLR(dst) \
5844                     (dst) = ((dst) &\
5845                     ~0x00200000U) | ((u_int32_t)(0) << 21)
5846
5847 /* macros for field HOST_PME_ENABLE */
5848 #define HOST_INTF_PM_CTRL__HOST_PME_ENABLE__SHIFT                            22
5849 #define HOST_INTF_PM_CTRL__HOST_PME_ENABLE__WIDTH                             1
5850 #define HOST_INTF_PM_CTRL__HOST_PME_ENABLE__MASK                    0x00400000U
5851 #define HOST_INTF_PM_CTRL__HOST_PME_ENABLE__READ(src) \
5852                     (((u_int32_t)(src)\
5853                     & 0x00400000U) >> 22)
5854 #define HOST_INTF_PM_CTRL__HOST_PME_ENABLE__WRITE(src) \
5855                     (((u_int32_t)(src)\
5856                     << 22) & 0x00400000U)
5857 #define HOST_INTF_PM_CTRL__HOST_PME_ENABLE__MODIFY(dst, src) \
5858                     (dst) = ((dst) &\
5859                     ~0x00400000U) | (((u_int32_t)(src) <<\
5860                     22) & 0x00400000U)
5861 #define HOST_INTF_PM_CTRL__HOST_PME_ENABLE__VERIFY(src) \
5862                     (!((((u_int32_t)(src)\
5863                     << 22) & ~0x00400000U)))
5864 #define HOST_INTF_PM_CTRL__HOST_PME_ENABLE__SET(dst) \
5865                     (dst) = ((dst) &\
5866                     ~0x00400000U) | ((u_int32_t)(1) << 22)
5867 #define HOST_INTF_PM_CTRL__HOST_PME_ENABLE__CLR(dst) \
5868                     (dst) = ((dst) &\
5869                     ~0x00400000U) | ((u_int32_t)(0) << 22)
5870
5871 /* macros for field PME_POWER_STATE_MASK */
5872 #define HOST_INTF_PM_CTRL__PME_POWER_STATE_MASK__SHIFT                       24
5873 #define HOST_INTF_PM_CTRL__PME_POWER_STATE_MASK__WIDTH                        4
5874 #define HOST_INTF_PM_CTRL__PME_POWER_STATE_MASK__MASK               0x0f000000U
5875 #define HOST_INTF_PM_CTRL__PME_POWER_STATE_MASK__READ(src) \
5876                     (((u_int32_t)(src)\
5877                     & 0x0f000000U) >> 24)
5878 #define HOST_INTF_PM_CTRL__PME_POWER_STATE_MASK__WRITE(src) \
5879                     (((u_int32_t)(src)\
5880                     << 24) & 0x0f000000U)
5881 #define HOST_INTF_PM_CTRL__PME_POWER_STATE_MASK__MODIFY(dst, src) \
5882                     (dst) = ((dst) &\
5883                     ~0x0f000000U) | (((u_int32_t)(src) <<\
5884                     24) & 0x0f000000U)
5885 #define HOST_INTF_PM_CTRL__PME_POWER_STATE_MASK__VERIFY(src) \
5886                     (!((((u_int32_t)(src)\
5887                     << 24) & ~0x0f000000U)))
5888
5889 /* macros for field SYS_AUX_PWR_DET */
5890 #define HOST_INTF_PM_CTRL__SYS_AUX_PWR_DET__SHIFT                            28
5891 #define HOST_INTF_PM_CTRL__SYS_AUX_PWR_DET__WIDTH                             1
5892 #define HOST_INTF_PM_CTRL__SYS_AUX_PWR_DET__MASK                    0x10000000U
5893 #define HOST_INTF_PM_CTRL__SYS_AUX_PWR_DET__READ(src) \
5894                     (((u_int32_t)(src)\
5895                     & 0x10000000U) >> 28)
5896 #define HOST_INTF_PM_CTRL__SYS_AUX_PWR_DET__WRITE(src) \
5897                     (((u_int32_t)(src)\
5898                     << 28) & 0x10000000U)
5899 #define HOST_INTF_PM_CTRL__SYS_AUX_PWR_DET__MODIFY(dst, src) \
5900                     (dst) = ((dst) &\
5901                     ~0x10000000U) | (((u_int32_t)(src) <<\
5902                     28) & 0x10000000U)
5903 #define HOST_INTF_PM_CTRL__SYS_AUX_PWR_DET__VERIFY(src) \
5904                     (!((((u_int32_t)(src)\
5905                     << 28) & ~0x10000000U)))
5906 #define HOST_INTF_PM_CTRL__SYS_AUX_PWR_DET__SET(dst) \
5907                     (dst) = ((dst) &\
5908                     ~0x10000000U) | ((u_int32_t)(1) << 28)
5909 #define HOST_INTF_PM_CTRL__SYS_AUX_PWR_DET__CLR(dst) \
5910                     (dst) = ((dst) &\
5911                     ~0x10000000U) | ((u_int32_t)(0) << 28)
5912
5913 /* macros for field PCIE_PWDBIAS_OVRD */
5914 #define HOST_INTF_PM_CTRL__PCIE_PWDBIAS_OVRD__SHIFT                          29
5915 #define HOST_INTF_PM_CTRL__PCIE_PWDBIAS_OVRD__WIDTH                           1
5916 #define HOST_INTF_PM_CTRL__PCIE_PWDBIAS_OVRD__MASK                  0x20000000U
5917 #define HOST_INTF_PM_CTRL__PCIE_PWDBIAS_OVRD__READ(src) \
5918                     (((u_int32_t)(src)\
5919                     & 0x20000000U) >> 29)
5920 #define HOST_INTF_PM_CTRL__PCIE_PWDBIAS_OVRD__WRITE(src) \
5921                     (((u_int32_t)(src)\
5922                     << 29) & 0x20000000U)
5923 #define HOST_INTF_PM_CTRL__PCIE_PWDBIAS_OVRD__MODIFY(dst, src) \
5924                     (dst) = ((dst) &\
5925                     ~0x20000000U) | (((u_int32_t)(src) <<\
5926                     29) & 0x20000000U)
5927 #define HOST_INTF_PM_CTRL__PCIE_PWDBIAS_OVRD__VERIFY(src) \
5928                     (!((((u_int32_t)(src)\
5929                     << 29) & ~0x20000000U)))
5930 #define HOST_INTF_PM_CTRL__PCIE_PWDBIAS_OVRD__SET(dst) \
5931                     (dst) = ((dst) &\
5932                     ~0x20000000U) | ((u_int32_t)(1) << 29)
5933 #define HOST_INTF_PM_CTRL__PCIE_PWDBIAS_OVRD__CLR(dst) \
5934                     (dst) = ((dst) &\
5935                     ~0x20000000U) | ((u_int32_t)(0) << 29)
5936
5937 /* macros for field PCIE_CLKREQ_OVRD */
5938 #define HOST_INTF_PM_CTRL__PCIE_CLKREQ_OVRD__SHIFT                           30
5939 #define HOST_INTF_PM_CTRL__PCIE_CLKREQ_OVRD__WIDTH                            1
5940 #define HOST_INTF_PM_CTRL__PCIE_CLKREQ_OVRD__MASK                   0x40000000U
5941 #define HOST_INTF_PM_CTRL__PCIE_CLKREQ_OVRD__READ(src) \
5942                     (((u_int32_t)(src)\
5943                     & 0x40000000U) >> 30)
5944 #define HOST_INTF_PM_CTRL__PCIE_CLKREQ_OVRD__WRITE(src) \
5945                     (((u_int32_t)(src)\
5946                     << 30) & 0x40000000U)
5947 #define HOST_INTF_PM_CTRL__PCIE_CLKREQ_OVRD__MODIFY(dst, src) \
5948                     (dst) = ((dst) &\
5949                     ~0x40000000U) | (((u_int32_t)(src) <<\
5950                     30) & 0x40000000U)
5951 #define HOST_INTF_PM_CTRL__PCIE_CLKREQ_OVRD__VERIFY(src) \
5952                     (!((((u_int32_t)(src)\
5953                     << 30) & ~0x40000000U)))
5954 #define HOST_INTF_PM_CTRL__PCIE_CLKREQ_OVRD__SET(dst) \
5955                     (dst) = ((dst) &\
5956                     ~0x40000000U) | ((u_int32_t)(1) << 30)
5957 #define HOST_INTF_PM_CTRL__PCIE_CLKREQ_OVRD__CLR(dst) \
5958                     (dst) = ((dst) &\
5959                     ~0x40000000U) | ((u_int32_t)(0) << 30)
5960 #define HOST_INTF_PM_CTRL__TYPE                                       u_int32_t
5961 #define HOST_INTF_PM_CTRL__READ                                     0x7f7ffffdU
5962 #define HOST_INTF_PM_CTRL__WRITE                                    0x7f7ffffdU
5963
5964 #endif /* __HOST_INTF_PM_CTRL_MACRO__ */
5965
5966
5967 /* macros for host_intf_reg_block.HOST_INTF_PM_CTRL */
5968 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_PM_CTRL__NUM                      1
5969
5970 /* macros for BlueprintGlobalNameSpace::HOST_INTF_TIMEOUT */
5971 #ifndef __HOST_INTF_TIMEOUT_MACRO__
5972 #define __HOST_INTF_TIMEOUT_MACRO__
5973
5974 /* macros for field APB_TIMEOUT_VAL */
5975 #define HOST_INTF_TIMEOUT__APB_TIMEOUT_VAL__SHIFT                             0
5976 #define HOST_INTF_TIMEOUT__APB_TIMEOUT_VAL__WIDTH                            16
5977 #define HOST_INTF_TIMEOUT__APB_TIMEOUT_VAL__MASK                    0x0000ffffU
5978 #define HOST_INTF_TIMEOUT__APB_TIMEOUT_VAL__READ(src) \
5979                     (u_int32_t)(src)\
5980                     & 0x0000ffffU
5981 #define HOST_INTF_TIMEOUT__APB_TIMEOUT_VAL__WRITE(src) \
5982                     ((u_int32_t)(src)\
5983                     & 0x0000ffffU)
5984 #define HOST_INTF_TIMEOUT__APB_TIMEOUT_VAL__MODIFY(dst, src) \
5985                     (dst) = ((dst) &\
5986                     ~0x0000ffffU) | ((u_int32_t)(src) &\
5987                     0x0000ffffU)
5988 #define HOST_INTF_TIMEOUT__APB_TIMEOUT_VAL__VERIFY(src) \
5989                     (!(((u_int32_t)(src)\
5990                     & ~0x0000ffffU)))
5991
5992 /* macros for field AXI_TIMEOUT_VAL */
5993 #define HOST_INTF_TIMEOUT__AXI_TIMEOUT_VAL__SHIFT                            16
5994 #define HOST_INTF_TIMEOUT__AXI_TIMEOUT_VAL__WIDTH                            16
5995 #define HOST_INTF_TIMEOUT__AXI_TIMEOUT_VAL__MASK                    0xffff0000U
5996 #define HOST_INTF_TIMEOUT__AXI_TIMEOUT_VAL__READ(src) \
5997                     (((u_int32_t)(src)\
5998                     & 0xffff0000U) >> 16)
5999 #define HOST_INTF_TIMEOUT__AXI_TIMEOUT_VAL__WRITE(src) \
6000                     (((u_int32_t)(src)\
6001                     << 16) & 0xffff0000U)
6002 #define HOST_INTF_TIMEOUT__AXI_TIMEOUT_VAL__MODIFY(dst, src) \
6003                     (dst) = ((dst) &\
6004                     ~0xffff0000U) | (((u_int32_t)(src) <<\
6005                     16) & 0xffff0000U)
6006 #define HOST_INTF_TIMEOUT__AXI_TIMEOUT_VAL__VERIFY(src) \
6007                     (!((((u_int32_t)(src)\
6008                     << 16) & ~0xffff0000U)))
6009 #define HOST_INTF_TIMEOUT__TYPE                                       u_int32_t
6010 #define HOST_INTF_TIMEOUT__READ                                     0xffffffffU
6011 #define HOST_INTF_TIMEOUT__WRITE                                    0xffffffffU
6012
6013 #endif /* __HOST_INTF_TIMEOUT_MACRO__ */
6014
6015
6016 /* macros for host_intf_reg_block.HOST_INTF_TIMEOUT */
6017 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_TIMEOUT__NUM                      1
6018
6019 /* macros for BlueprintGlobalNameSpace::HOST_INTF_EEPROM_CTRL */
6020 #ifndef __HOST_INTF_EEPROM_CTRL_MACRO__
6021 #define __HOST_INTF_EEPROM_CTRL_MACRO__
6022
6023 /* macros for field FAST_FLASH_MODE */
6024 #define HOST_INTF_EEPROM_CTRL__FAST_FLASH_MODE__SHIFT                         0
6025 #define HOST_INTF_EEPROM_CTRL__FAST_FLASH_MODE__WIDTH                         1
6026 #define HOST_INTF_EEPROM_CTRL__FAST_FLASH_MODE__MASK                0x00000001U
6027 #define HOST_INTF_EEPROM_CTRL__FAST_FLASH_MODE__READ(src) \
6028                     (u_int32_t)(src)\
6029                     & 0x00000001U
6030 #define HOST_INTF_EEPROM_CTRL__FAST_FLASH_MODE__WRITE(src) \
6031                     ((u_int32_t)(src)\
6032                     & 0x00000001U)
6033 #define HOST_INTF_EEPROM_CTRL__FAST_FLASH_MODE__MODIFY(dst, src) \
6034                     (dst) = ((dst) &\
6035                     ~0x00000001U) | ((u_int32_t)(src) &\
6036                     0x00000001U)
6037 #define HOST_INTF_EEPROM_CTRL__FAST_FLASH_MODE__VERIFY(src) \
6038                     (!(((u_int32_t)(src)\
6039                     & ~0x00000001U)))
6040 #define HOST_INTF_EEPROM_CTRL__FAST_FLASH_MODE__SET(dst) \
6041                     (dst) = ((dst) &\
6042                     ~0x00000001U) | (u_int32_t)(1)
6043 #define HOST_INTF_EEPROM_CTRL__FAST_FLASH_MODE__CLR(dst) \
6044                     (dst) = ((dst) &\
6045                     ~0x00000001U) | (u_int32_t)(0)
6046
6047 /* macros for field FORCE_RESET */
6048 #define HOST_INTF_EEPROM_CTRL__FORCE_RESET__SHIFT                             1
6049 #define HOST_INTF_EEPROM_CTRL__FORCE_RESET__WIDTH                             1
6050 #define HOST_INTF_EEPROM_CTRL__FORCE_RESET__MASK                    0x00000002U
6051 #define HOST_INTF_EEPROM_CTRL__FORCE_RESET__READ(src) \
6052                     (((u_int32_t)(src)\
6053                     & 0x00000002U) >> 1)
6054 #define HOST_INTF_EEPROM_CTRL__FORCE_RESET__WRITE(src) \
6055                     (((u_int32_t)(src)\
6056                     << 1) & 0x00000002U)
6057 #define HOST_INTF_EEPROM_CTRL__FORCE_RESET__MODIFY(dst, src) \
6058                     (dst) = ((dst) &\
6059                     ~0x00000002U) | (((u_int32_t)(src) <<\
6060                     1) & 0x00000002U)
6061 #define HOST_INTF_EEPROM_CTRL__FORCE_RESET__VERIFY(src) \
6062                     (!((((u_int32_t)(src)\
6063                     << 1) & ~0x00000002U)))
6064 #define HOST_INTF_EEPROM_CTRL__FORCE_RESET__SET(dst) \
6065                     (dst) = ((dst) &\
6066                     ~0x00000002U) | ((u_int32_t)(1) << 1)
6067 #define HOST_INTF_EEPROM_CTRL__FORCE_RESET__CLR(dst) \
6068                     (dst) = ((dst) &\
6069                     ~0x00000002U) | ((u_int32_t)(0) << 1)
6070
6071 /* macros for field CLKDIV_RST_VAL */
6072 #define HOST_INTF_EEPROM_CTRL__CLKDIV_RST_VAL__SHIFT                          2
6073 #define HOST_INTF_EEPROM_CTRL__CLKDIV_RST_VAL__WIDTH                          6
6074 #define HOST_INTF_EEPROM_CTRL__CLKDIV_RST_VAL__MASK                 0x000000fcU
6075 #define HOST_INTF_EEPROM_CTRL__CLKDIV_RST_VAL__READ(src) \
6076                     (((u_int32_t)(src)\
6077                     & 0x000000fcU) >> 2)
6078 #define HOST_INTF_EEPROM_CTRL__CLKDIV_RST_VAL__WRITE(src) \
6079                     (((u_int32_t)(src)\
6080                     << 2) & 0x000000fcU)
6081 #define HOST_INTF_EEPROM_CTRL__CLKDIV_RST_VAL__MODIFY(dst, src) \
6082                     (dst) = ((dst) &\
6083                     ~0x000000fcU) | (((u_int32_t)(src) <<\
6084                     2) & 0x000000fcU)
6085 #define HOST_INTF_EEPROM_CTRL__CLKDIV_RST_VAL__VERIFY(src) \
6086                     (!((((u_int32_t)(src)\
6087                     << 2) & ~0x000000fcU)))
6088
6089 /* macros for field NOT_PRESENT */
6090 #define HOST_INTF_EEPROM_CTRL__NOT_PRESENT__SHIFT                             8
6091 #define HOST_INTF_EEPROM_CTRL__NOT_PRESENT__WIDTH                             1
6092 #define HOST_INTF_EEPROM_CTRL__NOT_PRESENT__MASK                    0x00000100U
6093 #define HOST_INTF_EEPROM_CTRL__NOT_PRESENT__READ(src) \
6094                     (((u_int32_t)(src)\
6095                     & 0x00000100U) >> 8)
6096 #define HOST_INTF_EEPROM_CTRL__NOT_PRESENT__SET(dst) \
6097                     (dst) = ((dst) &\
6098                     ~0x00000100U) | ((u_int32_t)(1) << 8)
6099 #define HOST_INTF_EEPROM_CTRL__NOT_PRESENT__CLR(dst) \
6100                     (dst) = ((dst) &\
6101                     ~0x00000100U) | ((u_int32_t)(0) << 8)
6102
6103 /* macros for field IS_CORRUPT */
6104 #define HOST_INTF_EEPROM_CTRL__IS_CORRUPT__SHIFT                              9
6105 #define HOST_INTF_EEPROM_CTRL__IS_CORRUPT__WIDTH                              1
6106 #define HOST_INTF_EEPROM_CTRL__IS_CORRUPT__MASK                     0x00000200U
6107 #define HOST_INTF_EEPROM_CTRL__IS_CORRUPT__READ(src) \
6108                     (((u_int32_t)(src)\
6109                     & 0x00000200U) >> 9)
6110 #define HOST_INTF_EEPROM_CTRL__IS_CORRUPT__SET(dst) \
6111                     (dst) = ((dst) &\
6112                     ~0x00000200U) | ((u_int32_t)(1) << 9)
6113 #define HOST_INTF_EEPROM_CTRL__IS_CORRUPT__CLR(dst) \
6114                     (dst) = ((dst) &\
6115                     ~0x00000200U) | ((u_int32_t)(0) << 9)
6116
6117 /* macros for field PROTECT */
6118 #define HOST_INTF_EEPROM_CTRL__PROTECT__SHIFT                                10
6119 #define HOST_INTF_EEPROM_CTRL__PROTECT__WIDTH                                16
6120 #define HOST_INTF_EEPROM_CTRL__PROTECT__MASK                        0x03fffc00U
6121 #define HOST_INTF_EEPROM_CTRL__PROTECT__READ(src) \
6122                     (((u_int32_t)(src)\
6123                     & 0x03fffc00U) >> 10)
6124 #define HOST_INTF_EEPROM_CTRL__TYPE                                   u_int32_t
6125 #define HOST_INTF_EEPROM_CTRL__READ                                 0x03ffffffU
6126 #define HOST_INTF_EEPROM_CTRL__WRITE                                0x03ffffffU
6127
6128 #endif /* __HOST_INTF_EEPROM_CTRL_MACRO__ */
6129
6130
6131 /* macros for host_intf_reg_block.HOST_INTF_EEPROM_CTRL */
6132 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_EEPROM_CTRL__NUM                  1
6133
6134 /* macros for BlueprintGlobalNameSpace::HOST_INTF_SREV */
6135 #ifndef __HOST_INTF_SREV_MACRO__
6136 #define __HOST_INTF_SREV_MACRO__
6137
6138 /* macros for field MAC_ID */
6139 #define HOST_INTF_SREV__MAC_ID__SHIFT                                         0
6140 #define HOST_INTF_SREV__MAC_ID__WIDTH                                        32
6141 #define HOST_INTF_SREV__MAC_ID__MASK                                0xffffffffU
6142 #define HOST_INTF_SREV__MAC_ID__READ(src)        (u_int32_t)(src) & 0xffffffffU
6143 #define HOST_INTF_SREV__TYPE                                          u_int32_t
6144 #define HOST_INTF_SREV__READ                                        0xffffffffU
6145
6146 #endif /* __HOST_INTF_SREV_MACRO__ */
6147
6148
6149 /* macros for host_intf_reg_block.HOST_INTF_SREV */
6150 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_SREV__NUM                         1
6151
6152 /* macros for BlueprintGlobalNameSpace::HOST_INTF_INTR_SYNC_CAUSE */
6153 #ifndef __HOST_INTF_INTR_SYNC_CAUSE_MACRO__
6154 #define __HOST_INTF_INTR_SYNC_CAUSE_MACRO__
6155
6156 /* macros for field DATA */
6157 #define HOST_INTF_INTR_SYNC_CAUSE__DATA__SHIFT                                0
6158 #define HOST_INTF_INTR_SYNC_CAUSE__DATA__WIDTH                               32
6159 #define HOST_INTF_INTR_SYNC_CAUSE__DATA__MASK                       0xffffffffU
6160 #define HOST_INTF_INTR_SYNC_CAUSE__DATA__READ(src) \
6161                     (u_int32_t)(src)\
6162                     & 0xffffffffU
6163 #define HOST_INTF_INTR_SYNC_CAUSE__DATA__WRITE(src) \
6164                     ((u_int32_t)(src)\
6165                     & 0xffffffffU)
6166 #define HOST_INTF_INTR_SYNC_CAUSE__DATA__MODIFY(dst, src) \
6167                     (dst) = ((dst) &\
6168                     ~0xffffffffU) | ((u_int32_t)(src) &\
6169                     0xffffffffU)
6170 #define HOST_INTF_INTR_SYNC_CAUSE__DATA__VERIFY(src) \
6171                     (!(((u_int32_t)(src)\
6172                     & ~0xffffffffU)))
6173 #define HOST_INTF_INTR_SYNC_CAUSE__TYPE                               u_int32_t
6174 #define HOST_INTF_INTR_SYNC_CAUSE__READ                             0xffffffffU
6175 #define HOST_INTF_INTR_SYNC_CAUSE__WRITE                            0xffffffffU
6176
6177 #endif /* __HOST_INTF_INTR_SYNC_CAUSE_MACRO__ */
6178
6179
6180 /* macros for host_intf_reg_block.HOST_INTF_INTR_SYNC_CAUSE */
6181 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_INTR_SYNC_CAUSE__NUM              1
6182
6183 /* macros for BlueprintGlobalNameSpace::HOST_INTF_INTR_SYNC_ENABLE */
6184 #ifndef __HOST_INTF_INTR_SYNC_ENABLE_MACRO__
6185 #define __HOST_INTF_INTR_SYNC_ENABLE_MACRO__
6186
6187 /* macros for field DATA */
6188 #define HOST_INTF_INTR_SYNC_ENABLE__DATA__SHIFT                               0
6189 #define HOST_INTF_INTR_SYNC_ENABLE__DATA__WIDTH                              32
6190 #define HOST_INTF_INTR_SYNC_ENABLE__DATA__MASK                      0xffffffffU
6191 #define HOST_INTF_INTR_SYNC_ENABLE__DATA__READ(src) \
6192                     (u_int32_t)(src)\
6193                     & 0xffffffffU
6194 #define HOST_INTF_INTR_SYNC_ENABLE__DATA__WRITE(src) \
6195                     ((u_int32_t)(src)\
6196                     & 0xffffffffU)
6197 #define HOST_INTF_INTR_SYNC_ENABLE__DATA__MODIFY(dst, src) \
6198                     (dst) = ((dst) &\
6199                     ~0xffffffffU) | ((u_int32_t)(src) &\
6200                     0xffffffffU)
6201 #define HOST_INTF_INTR_SYNC_ENABLE__DATA__VERIFY(src) \
6202                     (!(((u_int32_t)(src)\
6203                     & ~0xffffffffU)))
6204 #define HOST_INTF_INTR_SYNC_ENABLE__TYPE                              u_int32_t
6205 #define HOST_INTF_INTR_SYNC_ENABLE__READ                            0xffffffffU
6206 #define HOST_INTF_INTR_SYNC_ENABLE__WRITE                           0xffffffffU
6207
6208 #endif /* __HOST_INTF_INTR_SYNC_ENABLE_MACRO__ */
6209
6210
6211 /* macros for host_intf_reg_block.HOST_INTF_INTR_SYNC_ENABLE */
6212 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_INTR_SYNC_ENABLE__NUM             1
6213
6214 /* macros for BlueprintGlobalNameSpace::HOST_INTF_INTR_ASYNC_MASK */
6215 #ifndef __HOST_INTF_INTR_ASYNC_MASK_MACRO__
6216 #define __HOST_INTF_INTR_ASYNC_MASK_MACRO__
6217
6218 /* macros for field DATA */
6219 #define HOST_INTF_INTR_ASYNC_MASK__DATA__SHIFT                                0
6220 #define HOST_INTF_INTR_ASYNC_MASK__DATA__WIDTH                               32
6221 #define HOST_INTF_INTR_ASYNC_MASK__DATA__MASK                       0xffffffffU
6222 #define HOST_INTF_INTR_ASYNC_MASK__DATA__READ(src) \
6223                     (u_int32_t)(src)\
6224                     & 0xffffffffU
6225 #define HOST_INTF_INTR_ASYNC_MASK__DATA__WRITE(src) \
6226                     ((u_int32_t)(src)\
6227                     & 0xffffffffU)
6228 #define HOST_INTF_INTR_ASYNC_MASK__DATA__MODIFY(dst, src) \
6229                     (dst) = ((dst) &\
6230                     ~0xffffffffU) | ((u_int32_t)(src) &\
6231                     0xffffffffU)
6232 #define HOST_INTF_INTR_ASYNC_MASK__DATA__VERIFY(src) \
6233                     (!(((u_int32_t)(src)\
6234                     & ~0xffffffffU)))
6235 #define HOST_INTF_INTR_ASYNC_MASK__TYPE                               u_int32_t
6236 #define HOST_INTF_INTR_ASYNC_MASK__READ                             0xffffffffU
6237 #define HOST_INTF_INTR_ASYNC_MASK__WRITE                            0xffffffffU
6238
6239 #endif /* __HOST_INTF_INTR_ASYNC_MASK_MACRO__ */
6240
6241
6242 /* macros for host_intf_reg_block.HOST_INTF_INTR_ASYNC_MASK */
6243 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_INTR_ASYNC_MASK__NUM              1
6244
6245 /* macros for BlueprintGlobalNameSpace::HOST_INTF_INTR_SYNC_MASK */
6246 #ifndef __HOST_INTF_INTR_SYNC_MASK_MACRO__
6247 #define __HOST_INTF_INTR_SYNC_MASK_MACRO__
6248
6249 /* macros for field DATA */
6250 #define HOST_INTF_INTR_SYNC_MASK__DATA__SHIFT                                 0
6251 #define HOST_INTF_INTR_SYNC_MASK__DATA__WIDTH                                32
6252 #define HOST_INTF_INTR_SYNC_MASK__DATA__MASK                        0xffffffffU
6253 #define HOST_INTF_INTR_SYNC_MASK__DATA__READ(src) \
6254                     (u_int32_t)(src)\
6255                     & 0xffffffffU
6256 #define HOST_INTF_INTR_SYNC_MASK__DATA__WRITE(src) \
6257                     ((u_int32_t)(src)\
6258                     & 0xffffffffU)
6259 #define HOST_INTF_INTR_SYNC_MASK__DATA__MODIFY(dst, src) \
6260                     (dst) = ((dst) &\
6261                     ~0xffffffffU) | ((u_int32_t)(src) &\
6262                     0xffffffffU)
6263 #define HOST_INTF_INTR_SYNC_MASK__DATA__VERIFY(src) \
6264                     (!(((u_int32_t)(src)\
6265                     & ~0xffffffffU)))
6266 #define HOST_INTF_INTR_SYNC_MASK__TYPE                                u_int32_t
6267 #define HOST_INTF_INTR_SYNC_MASK__READ                              0xffffffffU
6268 #define HOST_INTF_INTR_SYNC_MASK__WRITE                             0xffffffffU
6269
6270 #endif /* __HOST_INTF_INTR_SYNC_MASK_MACRO__ */
6271
6272
6273 /* macros for host_intf_reg_block.HOST_INTF_INTR_SYNC_MASK */
6274 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_INTR_SYNC_MASK__NUM               1
6275
6276 /* macros for BlueprintGlobalNameSpace::HOST_INTF_INTR_ASYNC_CAUSE */
6277 #ifndef __HOST_INTF_INTR_ASYNC_CAUSE_MACRO__
6278 #define __HOST_INTF_INTR_ASYNC_CAUSE_MACRO__
6279
6280 /* macros for field DATA */
6281 #define HOST_INTF_INTR_ASYNC_CAUSE__DATA__SHIFT                               0
6282 #define HOST_INTF_INTR_ASYNC_CAUSE__DATA__WIDTH                              32
6283 #define HOST_INTF_INTR_ASYNC_CAUSE__DATA__MASK                      0xffffffffU
6284 #define HOST_INTF_INTR_ASYNC_CAUSE__DATA__READ(src) \
6285                     (u_int32_t)(src)\
6286                     & 0xffffffffU
6287 #define HOST_INTF_INTR_ASYNC_CAUSE__TYPE                              u_int32_t
6288 #define HOST_INTF_INTR_ASYNC_CAUSE__READ                            0xffffffffU
6289
6290 #endif /* __HOST_INTF_INTR_ASYNC_CAUSE_MACRO__ */
6291
6292
6293 /* macros for host_intf_reg_block.HOST_INTF_INTR_ASYNC_CAUSE */
6294 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_INTR_ASYNC_CAUSE__NUM             1
6295
6296 /* macros for BlueprintGlobalNameSpace::HOST_INTF_INTR_ASYNC_ENABLE */
6297 #ifndef __HOST_INTF_INTR_ASYNC_ENABLE_MACRO__
6298 #define __HOST_INTF_INTR_ASYNC_ENABLE_MACRO__
6299
6300 /* macros for field DATA */
6301 #define HOST_INTF_INTR_ASYNC_ENABLE__DATA__SHIFT                              0
6302 #define HOST_INTF_INTR_ASYNC_ENABLE__DATA__WIDTH                             32
6303 #define HOST_INTF_INTR_ASYNC_ENABLE__DATA__MASK                     0xffffffffU
6304 #define HOST_INTF_INTR_ASYNC_ENABLE__DATA__READ(src) \
6305                     (u_int32_t)(src)\
6306                     & 0xffffffffU
6307 #define HOST_INTF_INTR_ASYNC_ENABLE__DATA__WRITE(src) \
6308                     ((u_int32_t)(src)\
6309                     & 0xffffffffU)
6310 #define HOST_INTF_INTR_ASYNC_ENABLE__DATA__MODIFY(dst, src) \
6311                     (dst) = ((dst) &\
6312                     ~0xffffffffU) | ((u_int32_t)(src) &\
6313                     0xffffffffU)
6314 #define HOST_INTF_INTR_ASYNC_ENABLE__DATA__VERIFY(src) \
6315                     (!(((u_int32_t)(src)\
6316                     & ~0xffffffffU)))
6317 #define HOST_INTF_INTR_ASYNC_ENABLE__TYPE                             u_int32_t
6318 #define HOST_INTF_INTR_ASYNC_ENABLE__READ                           0xffffffffU
6319 #define HOST_INTF_INTR_ASYNC_ENABLE__WRITE                          0xffffffffU
6320
6321 #endif /* __HOST_INTF_INTR_ASYNC_ENABLE_MACRO__ */
6322
6323
6324 /* macros for host_intf_reg_block.HOST_INTF_INTR_ASYNC_ENABLE */
6325 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_INTR_ASYNC_ENABLE__NUM            1
6326
6327 /* macros for BlueprintGlobalNameSpace::HOST_INTF_PCIE_PHY_RW */
6328 #ifndef __HOST_INTF_PCIE_PHY_RW_MACRO__
6329 #define __HOST_INTF_PCIE_PHY_RW_MACRO__
6330
6331 /* macros for field DATA */
6332 #define HOST_INTF_PCIE_PHY_RW__DATA__SHIFT                                    0
6333 #define HOST_INTF_PCIE_PHY_RW__DATA__WIDTH                                   32
6334 #define HOST_INTF_PCIE_PHY_RW__DATA__MASK                           0xffffffffU
6335 #define HOST_INTF_PCIE_PHY_RW__DATA__READ(src)   (u_int32_t)(src) & 0xffffffffU
6336 #define HOST_INTF_PCIE_PHY_RW__DATA__WRITE(src) \
6337                     ((u_int32_t)(src)\
6338                     & 0xffffffffU)
6339 #define HOST_INTF_PCIE_PHY_RW__DATA__MODIFY(dst, src) \
6340                     (dst) = ((dst) &\
6341                     ~0xffffffffU) | ((u_int32_t)(src) &\
6342                     0xffffffffU)
6343 #define HOST_INTF_PCIE_PHY_RW__DATA__VERIFY(src) \
6344                     (!(((u_int32_t)(src)\
6345                     & ~0xffffffffU)))
6346 #define HOST_INTF_PCIE_PHY_RW__TYPE                                   u_int32_t
6347 #define HOST_INTF_PCIE_PHY_RW__READ                                 0xffffffffU
6348 #define HOST_INTF_PCIE_PHY_RW__WRITE                                0xffffffffU
6349
6350 #endif /* __HOST_INTF_PCIE_PHY_RW_MACRO__ */
6351
6352
6353 /* macros for host_intf_reg_block.HOST_INTF_PCIE_PHY_RW */
6354 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_PCIE_PHY_RW__NUM                  1
6355
6356 /* macros for BlueprintGlobalNameSpace::HOST_INTF_PCIE_PHY_LOAD */
6357 #ifndef __HOST_INTF_PCIE_PHY_LOAD_MACRO__
6358 #define __HOST_INTF_PCIE_PHY_LOAD_MACRO__
6359
6360 /* macros for field DATA */
6361 #define HOST_INTF_PCIE_PHY_LOAD__DATA__SHIFT                                  0
6362 #define HOST_INTF_PCIE_PHY_LOAD__DATA__WIDTH                                 32
6363 #define HOST_INTF_PCIE_PHY_LOAD__DATA__MASK                         0xffffffffU
6364 #define HOST_INTF_PCIE_PHY_LOAD__DATA__READ(src) (u_int32_t)(src) & 0xffffffffU
6365 #define HOST_INTF_PCIE_PHY_LOAD__DATA__WRITE(src) \
6366                     ((u_int32_t)(src)\
6367                     & 0xffffffffU)
6368 #define HOST_INTF_PCIE_PHY_LOAD__DATA__MODIFY(dst, src) \
6369                     (dst) = ((dst) &\
6370                     ~0xffffffffU) | ((u_int32_t)(src) &\
6371                     0xffffffffU)
6372 #define HOST_INTF_PCIE_PHY_LOAD__DATA__VERIFY(src) \
6373                     (!(((u_int32_t)(src)\
6374                     & ~0xffffffffU)))
6375 #define HOST_INTF_PCIE_PHY_LOAD__TYPE                                 u_int32_t
6376 #define HOST_INTF_PCIE_PHY_LOAD__READ                               0xffffffffU
6377 #define HOST_INTF_PCIE_PHY_LOAD__WRITE                              0xffffffffU
6378
6379 #endif /* __HOST_INTF_PCIE_PHY_LOAD_MACRO__ */
6380
6381
6382 /* macros for host_intf_reg_block.HOST_INTF_PCIE_PHY_LOAD */
6383 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_PCIE_PHY_LOAD__NUM                1
6384
6385 /* macros for BlueprintGlobalNameSpace::HOST_INTF_GPIO_OUT */
6386 #ifndef __HOST_INTF_GPIO_OUT_MACRO__
6387 #define __HOST_INTF_GPIO_OUT_MACRO__
6388
6389 /* macros for field OUT */
6390 #define HOST_INTF_GPIO_OUT__OUT__SHIFT                                        0
6391 #define HOST_INTF_GPIO_OUT__OUT__WIDTH                                       17
6392 #define HOST_INTF_GPIO_OUT__OUT__MASK                               0x0001ffffU
6393 #define HOST_INTF_GPIO_OUT__OUT__READ(src)       (u_int32_t)(src) & 0x0001ffffU
6394 #define HOST_INTF_GPIO_OUT__OUT__WRITE(src)    ((u_int32_t)(src) & 0x0001ffffU)
6395 #define HOST_INTF_GPIO_OUT__OUT__MODIFY(dst, src) \
6396                     (dst) = ((dst) &\
6397                     ~0x0001ffffU) | ((u_int32_t)(src) &\
6398                     0x0001ffffU)
6399 #define HOST_INTF_GPIO_OUT__OUT__VERIFY(src) \
6400                     (!(((u_int32_t)(src)\
6401                     & ~0x0001ffffU)))
6402 #define HOST_INTF_GPIO_OUT__TYPE                                      u_int32_t
6403 #define HOST_INTF_GPIO_OUT__READ                                    0x0001ffffU
6404 #define HOST_INTF_GPIO_OUT__WRITE                                   0x0001ffffU
6405
6406 #endif /* __HOST_INTF_GPIO_OUT_MACRO__ */
6407
6408
6409 /* macros for host_intf_reg_block.HOST_INTF_GPIO_OUT */
6410 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_GPIO_OUT__NUM                     1
6411
6412 /* macros for BlueprintGlobalNameSpace::HOST_INTF_GPIO_IN */
6413 #ifndef __HOST_INTF_GPIO_IN_MACRO__
6414 #define __HOST_INTF_GPIO_IN_MACRO__
6415
6416 /* macros for field IN */
6417 #define HOST_INTF_GPIO_IN__IN__SHIFT                                          0
6418 #define HOST_INTF_GPIO_IN__IN__WIDTH                                         17
6419 #define HOST_INTF_GPIO_IN__IN__MASK                                 0x0001ffffU
6420 #define HOST_INTF_GPIO_IN__IN__READ(src)         (u_int32_t)(src) & 0x0001ffffU
6421 #define HOST_INTF_GPIO_IN__TYPE                                       u_int32_t
6422 #define HOST_INTF_GPIO_IN__READ                                     0x0001ffffU
6423
6424 #endif /* __HOST_INTF_GPIO_IN_MACRO__ */
6425
6426
6427 /* macros for host_intf_reg_block.HOST_INTF_GPIO_IN */
6428 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_GPIO_IN__NUM                      1
6429
6430 /* macros for BlueprintGlobalNameSpace::HOST_INTF_GPIO_OE */
6431 #ifndef __HOST_INTF_GPIO_OE_MACRO__
6432 #define __HOST_INTF_GPIO_OE_MACRO__
6433
6434 /* macros for field DATA */
6435 #define HOST_INTF_GPIO_OE__DATA__SHIFT                                        0
6436 #define HOST_INTF_GPIO_OE__DATA__WIDTH                                       32
6437 #define HOST_INTF_GPIO_OE__DATA__MASK                               0xffffffffU
6438 #define HOST_INTF_GPIO_OE__DATA__READ(src)       (u_int32_t)(src) & 0xffffffffU
6439 #define HOST_INTF_GPIO_OE__DATA__WRITE(src)    ((u_int32_t)(src) & 0xffffffffU)
6440 #define HOST_INTF_GPIO_OE__DATA__MODIFY(dst, src) \
6441                     (dst) = ((dst) &\
6442                     ~0xffffffffU) | ((u_int32_t)(src) &\
6443                     0xffffffffU)
6444 #define HOST_INTF_GPIO_OE__DATA__VERIFY(src) \
6445                     (!(((u_int32_t)(src)\
6446                     & ~0xffffffffU)))
6447 #define HOST_INTF_GPIO_OE__TYPE                                       u_int32_t
6448 #define HOST_INTF_GPIO_OE__READ                                     0xffffffffU
6449 #define HOST_INTF_GPIO_OE__WRITE                                    0xffffffffU
6450
6451 #endif /* __HOST_INTF_GPIO_OE_MACRO__ */
6452
6453
6454 /* macros for host_intf_reg_block.HOST_INTF_GPIO_OE */
6455 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_GPIO_OE__NUM                      1
6456
6457 /* macros for BlueprintGlobalNameSpace::HOST_INTF_GPIO_OE1 */
6458 #ifndef __HOST_INTF_GPIO_OE1_MACRO__
6459 #define __HOST_INTF_GPIO_OE1_MACRO__
6460
6461 /* macros for field DATA */
6462 #define HOST_INTF_GPIO_OE1__DATA__SHIFT                                       0
6463 #define HOST_INTF_GPIO_OE1__DATA__WIDTH                                       2
6464 #define HOST_INTF_GPIO_OE1__DATA__MASK                              0x00000003U
6465 #define HOST_INTF_GPIO_OE1__DATA__READ(src)      (u_int32_t)(src) & 0x00000003U
6466 #define HOST_INTF_GPIO_OE1__DATA__WRITE(src)   ((u_int32_t)(src) & 0x00000003U)
6467 #define HOST_INTF_GPIO_OE1__DATA__MODIFY(dst, src) \
6468                     (dst) = ((dst) &\
6469                     ~0x00000003U) | ((u_int32_t)(src) &\
6470                     0x00000003U)
6471 #define HOST_INTF_GPIO_OE1__DATA__VERIFY(src) \
6472                     (!(((u_int32_t)(src)\
6473                     & ~0x00000003U)))
6474 #define HOST_INTF_GPIO_OE1__TYPE                                      u_int32_t
6475 #define HOST_INTF_GPIO_OE1__READ                                    0x00000003U
6476 #define HOST_INTF_GPIO_OE1__WRITE                                   0x00000003U
6477
6478 #endif /* __HOST_INTF_GPIO_OE1_MACRO__ */
6479
6480
6481 /* macros for host_intf_reg_block.HOST_INTF_GPIO_OE1 */
6482 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_GPIO_OE1__NUM                     1
6483
6484 /* macros for BlueprintGlobalNameSpace::HOST_INTF_GPIO_INTR_POLAR */
6485 #ifndef __HOST_INTF_GPIO_INTR_POLAR_MACRO__
6486 #define __HOST_INTF_GPIO_INTR_POLAR_MACRO__
6487
6488 /* macros for field DATA */
6489 #define HOST_INTF_GPIO_INTR_POLAR__DATA__SHIFT                                0
6490 #define HOST_INTF_GPIO_INTR_POLAR__DATA__WIDTH                               17
6491 #define HOST_INTF_GPIO_INTR_POLAR__DATA__MASK                       0x0001ffffU
6492 #define HOST_INTF_GPIO_INTR_POLAR__DATA__READ(src) \
6493                     (u_int32_t)(src)\
6494                     & 0x0001ffffU
6495 #define HOST_INTF_GPIO_INTR_POLAR__DATA__WRITE(src) \
6496                     ((u_int32_t)(src)\
6497                     & 0x0001ffffU)
6498 #define HOST_INTF_GPIO_INTR_POLAR__DATA__MODIFY(dst, src) \
6499                     (dst) = ((dst) &\
6500                     ~0x0001ffffU) | ((u_int32_t)(src) &\
6501                     0x0001ffffU)
6502 #define HOST_INTF_GPIO_INTR_POLAR__DATA__VERIFY(src) \
6503                     (!(((u_int32_t)(src)\
6504                     & ~0x0001ffffU)))
6505 #define HOST_INTF_GPIO_INTR_POLAR__TYPE                               u_int32_t
6506 #define HOST_INTF_GPIO_INTR_POLAR__READ                             0x0001ffffU
6507 #define HOST_INTF_GPIO_INTR_POLAR__WRITE                            0x0001ffffU
6508
6509 #endif /* __HOST_INTF_GPIO_INTR_POLAR_MACRO__ */
6510
6511
6512 /* macros for host_intf_reg_block.HOST_INTF_GPIO_INTR_POLAR */
6513 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_GPIO_INTR_POLAR__NUM              1
6514
6515 /* macros for BlueprintGlobalNameSpace::HOST_INTF_GPIO_INPUT_VALUE */
6516 #ifndef __HOST_INTF_GPIO_INPUT_VALUE_MACRO__
6517 #define __HOST_INTF_GPIO_INPUT_VALUE_MACRO__
6518
6519 /* macros for field RST_TSF_VAL */
6520 #define HOST_INTF_GPIO_INPUT_VALUE__RST_TSF_VAL__SHIFT                        0
6521 #define HOST_INTF_GPIO_INPUT_VALUE__RST_TSF_VAL__WIDTH                        1
6522 #define HOST_INTF_GPIO_INPUT_VALUE__RST_TSF_VAL__MASK               0x00000001U
6523 #define HOST_INTF_GPIO_INPUT_VALUE__RST_TSF_VAL__READ(src) \
6524                     (u_int32_t)(src)\
6525                     & 0x00000001U
6526 #define HOST_INTF_GPIO_INPUT_VALUE__RST_TSF_VAL__WRITE(src) \
6527                     ((u_int32_t)(src)\
6528                     & 0x00000001U)
6529 #define HOST_INTF_GPIO_INPUT_VALUE__RST_TSF_VAL__MODIFY(dst, src) \
6530                     (dst) = ((dst) &\
6531                     ~0x00000001U) | ((u_int32_t)(src) &\
6532                     0x00000001U)
6533 #define HOST_INTF_GPIO_INPUT_VALUE__RST_TSF_VAL__VERIFY(src) \
6534                     (!(((u_int32_t)(src)\
6535                     & ~0x00000001U)))
6536 #define HOST_INTF_GPIO_INPUT_VALUE__RST_TSF_VAL__SET(dst) \
6537                     (dst) = ((dst) &\
6538                     ~0x00000001U) | (u_int32_t)(1)
6539 #define HOST_INTF_GPIO_INPUT_VALUE__RST_TSF_VAL__CLR(dst) \
6540                     (dst) = ((dst) &\
6541                     ~0x00000001U) | (u_int32_t)(0)
6542
6543 /* macros for field RST_AZM_TS_VAL */
6544 #define HOST_INTF_GPIO_INPUT_VALUE__RST_AZM_TS_VAL__SHIFT                     1
6545 #define HOST_INTF_GPIO_INPUT_VALUE__RST_AZM_TS_VAL__WIDTH                     1
6546 #define HOST_INTF_GPIO_INPUT_VALUE__RST_AZM_TS_VAL__MASK            0x00000002U
6547 #define HOST_INTF_GPIO_INPUT_VALUE__RST_AZM_TS_VAL__READ(src) \
6548                     (((u_int32_t)(src)\
6549                     & 0x00000002U) >> 1)
6550 #define HOST_INTF_GPIO_INPUT_VALUE__RST_AZM_TS_VAL__WRITE(src) \
6551                     (((u_int32_t)(src)\
6552                     << 1) & 0x00000002U)
6553 #define HOST_INTF_GPIO_INPUT_VALUE__RST_AZM_TS_VAL__MODIFY(dst, src) \
6554                     (dst) = ((dst) &\
6555                     ~0x00000002U) | (((u_int32_t)(src) <<\
6556                     1) & 0x00000002U)
6557 #define HOST_INTF_GPIO_INPUT_VALUE__RST_AZM_TS_VAL__VERIFY(src) \
6558                     (!((((u_int32_t)(src)\
6559                     << 1) & ~0x00000002U)))
6560 #define HOST_INTF_GPIO_INPUT_VALUE__RST_AZM_TS_VAL__SET(dst) \
6561                     (dst) = ((dst) &\
6562                     ~0x00000002U) | ((u_int32_t)(1) << 1)
6563 #define HOST_INTF_GPIO_INPUT_VALUE__RST_AZM_TS_VAL__CLR(dst) \
6564                     (dst) = ((dst) &\
6565                     ~0x00000002U) | ((u_int32_t)(0) << 1)
6566
6567 /* macros for field BT_PRIORITY_VAL */
6568 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_VAL__SHIFT                    2
6569 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_VAL__WIDTH                    1
6570 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_VAL__MASK           0x00000004U
6571 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_VAL__READ(src) \
6572                     (((u_int32_t)(src)\
6573                     & 0x00000004U) >> 2)
6574 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_VAL__WRITE(src) \
6575                     (((u_int32_t)(src)\
6576                     << 2) & 0x00000004U)
6577 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_VAL__MODIFY(dst, src) \
6578                     (dst) = ((dst) &\
6579                     ~0x00000004U) | (((u_int32_t)(src) <<\
6580                     2) & 0x00000004U)
6581 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_VAL__VERIFY(src) \
6582                     (!((((u_int32_t)(src)\
6583                     << 2) & ~0x00000004U)))
6584 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_VAL__SET(dst) \
6585                     (dst) = ((dst) &\
6586                     ~0x00000004U) | ((u_int32_t)(1) << 2)
6587 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_VAL__CLR(dst) \
6588                     (dst) = ((dst) &\
6589                     ~0x00000004U) | ((u_int32_t)(0) << 2)
6590
6591 /* macros for field BT_FREQUENCY_VAL */
6592 #define HOST_INTF_GPIO_INPUT_VALUE__BT_FREQUENCY_VAL__SHIFT                   3
6593 #define HOST_INTF_GPIO_INPUT_VALUE__BT_FREQUENCY_VAL__WIDTH                   1
6594 #define HOST_INTF_GPIO_INPUT_VALUE__BT_FREQUENCY_VAL__MASK          0x00000008U
6595 #define HOST_INTF_GPIO_INPUT_VALUE__BT_FREQUENCY_VAL__READ(src) \
6596                     (((u_int32_t)(src)\
6597                     & 0x00000008U) >> 3)
6598 #define HOST_INTF_GPIO_INPUT_VALUE__BT_FREQUENCY_VAL__WRITE(src) \
6599                     (((u_int32_t)(src)\
6600                     << 3) & 0x00000008U)
6601 #define HOST_INTF_GPIO_INPUT_VALUE__BT_FREQUENCY_VAL__MODIFY(dst, src) \
6602                     (dst) = ((dst) &\
6603                     ~0x00000008U) | (((u_int32_t)(src) <<\
6604                     3) & 0x00000008U)
6605 #define HOST_INTF_GPIO_INPUT_VALUE__BT_FREQUENCY_VAL__VERIFY(src) \
6606                     (!((((u_int32_t)(src)\
6607                     << 3) & ~0x00000008U)))
6608 #define HOST_INTF_GPIO_INPUT_VALUE__BT_FREQUENCY_VAL__SET(dst) \
6609                     (dst) = ((dst) &\
6610                     ~0x00000008U) | ((u_int32_t)(1) << 3)
6611 #define HOST_INTF_GPIO_INPUT_VALUE__BT_FREQUENCY_VAL__CLR(dst) \
6612                     (dst) = ((dst) &\
6613                     ~0x00000008U) | ((u_int32_t)(0) << 3)
6614
6615 /* macros for field BT_ACTIVE_VAL */
6616 #define HOST_INTF_GPIO_INPUT_VALUE__BT_ACTIVE_VAL__SHIFT                      4
6617 #define HOST_INTF_GPIO_INPUT_VALUE__BT_ACTIVE_VAL__WIDTH                      1
6618 #define HOST_INTF_GPIO_INPUT_VALUE__BT_ACTIVE_VAL__MASK             0x00000010U
6619 #define HOST_INTF_GPIO_INPUT_VALUE__BT_ACTIVE_VAL__READ(src) \
6620                     (((u_int32_t)(src)\
6621                     & 0x00000010U) >> 4)
6622 #define HOST_INTF_GPIO_INPUT_VALUE__BT_ACTIVE_VAL__WRITE(src) \
6623                     (((u_int32_t)(src)\
6624                     << 4) & 0x00000010U)
6625 #define HOST_INTF_GPIO_INPUT_VALUE__BT_ACTIVE_VAL__MODIFY(dst, src) \
6626                     (dst) = ((dst) &\
6627                     ~0x00000010U) | (((u_int32_t)(src) <<\
6628                     4) & 0x00000010U)
6629 #define HOST_INTF_GPIO_INPUT_VALUE__BT_ACTIVE_VAL__VERIFY(src) \
6630                     (!((((u_int32_t)(src)\
6631                     << 4) & ~0x00000010U)))
6632 #define HOST_INTF_GPIO_INPUT_VALUE__BT_ACTIVE_VAL__SET(dst) \
6633                     (dst) = ((dst) &\
6634                     ~0x00000010U) | ((u_int32_t)(1) << 4)
6635 #define HOST_INTF_GPIO_INPUT_VALUE__BT_ACTIVE_VAL__CLR(dst) \
6636                     (dst) = ((dst) &\
6637                     ~0x00000010U) | ((u_int32_t)(0) << 4)
6638
6639 /* macros for field ATT_BUT_VAL */
6640 #define HOST_INTF_GPIO_INPUT_VALUE__ATT_BUT_VAL__SHIFT                        5
6641 #define HOST_INTF_GPIO_INPUT_VALUE__ATT_BUT_VAL__WIDTH                        1
6642 #define HOST_INTF_GPIO_INPUT_VALUE__ATT_BUT_VAL__MASK               0x00000020U
6643 #define HOST_INTF_GPIO_INPUT_VALUE__ATT_BUT_VAL__READ(src) \
6644                     (((u_int32_t)(src)\
6645                     & 0x00000020U) >> 5)
6646 #define HOST_INTF_GPIO_INPUT_VALUE__ATT_BUT_VAL__WRITE(src) \
6647                     (((u_int32_t)(src)\
6648                     << 5) & 0x00000020U)
6649 #define HOST_INTF_GPIO_INPUT_VALUE__ATT_BUT_VAL__MODIFY(dst, src) \
6650                     (dst) = ((dst) &\
6651                     ~0x00000020U) | (((u_int32_t)(src) <<\
6652                     5) & 0x00000020U)
6653 #define HOST_INTF_GPIO_INPUT_VALUE__ATT_BUT_VAL__VERIFY(src) \
6654                     (!((((u_int32_t)(src)\
6655                     << 5) & ~0x00000020U)))
6656 #define HOST_INTF_GPIO_INPUT_VALUE__ATT_BUT_VAL__SET(dst) \
6657                     (dst) = ((dst) &\
6658                     ~0x00000020U) | ((u_int32_t)(1) << 5)
6659 #define HOST_INTF_GPIO_INPUT_VALUE__ATT_BUT_VAL__CLR(dst) \
6660                     (dst) = ((dst) &\
6661                     ~0x00000020U) | ((u_int32_t)(0) << 5)
6662
6663 /* macros for field CLK25_VAL */
6664 #define HOST_INTF_GPIO_INPUT_VALUE__CLK25_VAL__SHIFT                          6
6665 #define HOST_INTF_GPIO_INPUT_VALUE__CLK25_VAL__WIDTH                          1
6666 #define HOST_INTF_GPIO_INPUT_VALUE__CLK25_VAL__MASK                 0x00000040U
6667 #define HOST_INTF_GPIO_INPUT_VALUE__CLK25_VAL__READ(src) \
6668                     (((u_int32_t)(src)\
6669                     & 0x00000040U) >> 6)
6670 #define HOST_INTF_GPIO_INPUT_VALUE__CLK25_VAL__WRITE(src) \
6671                     (((u_int32_t)(src)\
6672                     << 6) & 0x00000040U)
6673 #define HOST_INTF_GPIO_INPUT_VALUE__CLK25_VAL__MODIFY(dst, src) \
6674                     (dst) = ((dst) &\
6675                     ~0x00000040U) | (((u_int32_t)(src) <<\
6676                     6) & 0x00000040U)
6677 #define HOST_INTF_GPIO_INPUT_VALUE__CLK25_VAL__VERIFY(src) \
6678                     (!((((u_int32_t)(src)\
6679                     << 6) & ~0x00000040U)))
6680 #define HOST_INTF_GPIO_INPUT_VALUE__CLK25_VAL__SET(dst) \
6681                     (dst) = ((dst) &\
6682                     ~0x00000040U) | ((u_int32_t)(1) << 6)
6683 #define HOST_INTF_GPIO_INPUT_VALUE__CLK25_VAL__CLR(dst) \
6684                     (dst) = ((dst) &\
6685                     ~0x00000040U) | ((u_int32_t)(0) << 6)
6686
6687 /* macros for field RFSILENT_BB_L_VAL */
6688 #define HOST_INTF_GPIO_INPUT_VALUE__RFSILENT_BB_L_VAL__SHIFT                  7
6689 #define HOST_INTF_GPIO_INPUT_VALUE__RFSILENT_BB_L_VAL__WIDTH                  1
6690 #define HOST_INTF_GPIO_INPUT_VALUE__RFSILENT_BB_L_VAL__MASK         0x00000080U
6691 #define HOST_INTF_GPIO_INPUT_VALUE__RFSILENT_BB_L_VAL__READ(src) \
6692                     (((u_int32_t)(src)\
6693                     & 0x00000080U) >> 7)
6694 #define HOST_INTF_GPIO_INPUT_VALUE__RFSILENT_BB_L_VAL__WRITE(src) \
6695                     (((u_int32_t)(src)\
6696                     << 7) & 0x00000080U)
6697 #define HOST_INTF_GPIO_INPUT_VALUE__RFSILENT_BB_L_VAL__MODIFY(dst, src) \
6698                     (dst) = ((dst) &\
6699                     ~0x00000080U) | (((u_int32_t)(src) <<\
6700                     7) & 0x00000080U)
6701 #define HOST_INTF_GPIO_INPUT_VALUE__RFSILENT_BB_L_VAL__VERIFY(src) \
6702                     (!((((u_int32_t)(src)\
6703                     << 7) & ~0x00000080U)))
6704 #define HOST_INTF_GPIO_INPUT_VALUE__RFSILENT_BB_L_VAL__SET(dst) \
6705                     (dst) = ((dst) &\
6706                     ~0x00000080U) | ((u_int32_t)(1) << 7)
6707 #define HOST_INTF_GPIO_INPUT_VALUE__RFSILENT_BB_L_VAL__CLR(dst) \
6708                     (dst) = ((dst) &\
6709                     ~0x00000080U) | ((u_int32_t)(0) << 7)
6710
6711 /* macros for field GPIO_RST_TSF_ENABLE */
6712 #define HOST_INTF_GPIO_INPUT_VALUE__GPIO_RST_TSF_ENABLE__SHIFT                8
6713 #define HOST_INTF_GPIO_INPUT_VALUE__GPIO_RST_TSF_ENABLE__WIDTH                1
6714 #define HOST_INTF_GPIO_INPUT_VALUE__GPIO_RST_TSF_ENABLE__MASK       0x00000100U
6715 #define HOST_INTF_GPIO_INPUT_VALUE__GPIO_RST_TSF_ENABLE__READ(src) \
6716                     (((u_int32_t)(src)\
6717                     & 0x00000100U) >> 8)
6718 #define HOST_INTF_GPIO_INPUT_VALUE__GPIO_RST_TSF_ENABLE__WRITE(src) \
6719                     (((u_int32_t)(src)\
6720                     << 8) & 0x00000100U)
6721 #define HOST_INTF_GPIO_INPUT_VALUE__GPIO_RST_TSF_ENABLE__MODIFY(dst, src) \
6722                     (dst) = ((dst) &\
6723                     ~0x00000100U) | (((u_int32_t)(src) <<\
6724                     8) & 0x00000100U)
6725 #define HOST_INTF_GPIO_INPUT_VALUE__GPIO_RST_TSF_ENABLE__VERIFY(src) \
6726                     (!((((u_int32_t)(src)\
6727                     << 8) & ~0x00000100U)))
6728 #define HOST_INTF_GPIO_INPUT_VALUE__GPIO_RST_TSF_ENABLE__SET(dst) \
6729                     (dst) = ((dst) &\
6730                     ~0x00000100U) | ((u_int32_t)(1) << 8)
6731 #define HOST_INTF_GPIO_INPUT_VALUE__GPIO_RST_TSF_ENABLE__CLR(dst) \
6732                     (dst) = ((dst) &\
6733                     ~0x00000100U) | ((u_int32_t)(0) << 8)
6734
6735 /* macros for field GPIO_RST_AZM_TS_ENABLE */
6736 #define HOST_INTF_GPIO_INPUT_VALUE__GPIO_RST_AZM_TS_ENABLE__SHIFT             9
6737 #define HOST_INTF_GPIO_INPUT_VALUE__GPIO_RST_AZM_TS_ENABLE__WIDTH             1
6738 #define HOST_INTF_GPIO_INPUT_VALUE__GPIO_RST_AZM_TS_ENABLE__MASK    0x00000200U
6739 #define HOST_INTF_GPIO_INPUT_VALUE__GPIO_RST_AZM_TS_ENABLE__READ(src) \
6740                     (((u_int32_t)(src)\
6741                     & 0x00000200U) >> 9)
6742 #define HOST_INTF_GPIO_INPUT_VALUE__GPIO_RST_AZM_TS_ENABLE__WRITE(src) \
6743                     (((u_int32_t)(src)\
6744                     << 9) & 0x00000200U)
6745 #define HOST_INTF_GPIO_INPUT_VALUE__GPIO_RST_AZM_TS_ENABLE__MODIFY(dst, src) \
6746                     (dst) = ((dst) &\
6747                     ~0x00000200U) | (((u_int32_t)(src) <<\
6748                     9) & 0x00000200U)
6749 #define HOST_INTF_GPIO_INPUT_VALUE__GPIO_RST_AZM_TS_ENABLE__VERIFY(src) \
6750                     (!((((u_int32_t)(src)\
6751                     << 9) & ~0x00000200U)))
6752 #define HOST_INTF_GPIO_INPUT_VALUE__GPIO_RST_AZM_TS_ENABLE__SET(dst) \
6753                     (dst) = ((dst) &\
6754                     ~0x00000200U) | ((u_int32_t)(1) << 9)
6755 #define HOST_INTF_GPIO_INPUT_VALUE__GPIO_RST_AZM_TS_ENABLE__CLR(dst) \
6756                     (dst) = ((dst) &\
6757                     ~0x00000200U) | ((u_int32_t)(0) << 9)
6758
6759 /* macros for field BT_PRIORITY_ENABLE */
6760 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_ENABLE__SHIFT                10
6761 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_ENABLE__WIDTH                 1
6762 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_ENABLE__MASK        0x00000400U
6763 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_ENABLE__READ(src) \
6764                     (((u_int32_t)(src)\
6765                     & 0x00000400U) >> 10)
6766 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_ENABLE__WRITE(src) \
6767                     (((u_int32_t)(src)\
6768                     << 10) & 0x00000400U)
6769 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_ENABLE__MODIFY(dst, src) \
6770                     (dst) = ((dst) &\
6771                     ~0x00000400U) | (((u_int32_t)(src) <<\
6772                     10) & 0x00000400U)
6773 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_ENABLE__VERIFY(src) \
6774                     (!((((u_int32_t)(src)\
6775                     << 10) & ~0x00000400U)))
6776 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_ENABLE__SET(dst) \
6777                     (dst) = ((dst) &\
6778                     ~0x00000400U) | ((u_int32_t)(1) << 10)
6779 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_ENABLE__CLR(dst) \
6780                     (dst) = ((dst) &\
6781                     ~0x00000400U) | ((u_int32_t)(0) << 10)
6782
6783 /* macros for field BT_FREQUENCY_ENABLE */
6784 #define HOST_INTF_GPIO_INPUT_VALUE__BT_FREQUENCY_ENABLE__SHIFT               11
6785 #define HOST_INTF_GPIO_INPUT_VALUE__BT_FREQUENCY_ENABLE__WIDTH                1
6786 #define HOST_INTF_GPIO_INPUT_VALUE__BT_FREQUENCY_ENABLE__MASK       0x00000800U
6787 #define HOST_INTF_GPIO_INPUT_VALUE__BT_FREQUENCY_ENABLE__READ(src) \
6788                     (((u_int32_t)(src)\
6789                     & 0x00000800U) >> 11)
6790 #define HOST_INTF_GPIO_INPUT_VALUE__BT_FREQUENCY_ENABLE__WRITE(src) \
6791                     (((u_int32_t)(src)\
6792                     << 11) & 0x00000800U)
6793 #define HOST_INTF_GPIO_INPUT_VALUE__BT_FREQUENCY_ENABLE__MODIFY(dst, src) \
6794                     (dst) = ((dst) &\
6795                     ~0x00000800U) | (((u_int32_t)(src) <<\
6796                     11) & 0x00000800U)
6797 #define HOST_INTF_GPIO_INPUT_VALUE__BT_FREQUENCY_ENABLE__VERIFY(src) \
6798                     (!((((u_int32_t)(src)\
6799                     << 11) & ~0x00000800U)))
6800 #define HOST_INTF_GPIO_INPUT_VALUE__BT_FREQUENCY_ENABLE__SET(dst) \
6801                     (dst) = ((dst) &\
6802                     ~0x00000800U) | ((u_int32_t)(1) << 11)
6803 #define HOST_INTF_GPIO_INPUT_VALUE__BT_FREQUENCY_ENABLE__CLR(dst) \
6804                     (dst) = ((dst) &\
6805                     ~0x00000800U) | ((u_int32_t)(0) << 11)
6806
6807 /* macros for field BT_ACTIVE_ENABLE */
6808 #define HOST_INTF_GPIO_INPUT_VALUE__BT_ACTIVE_ENABLE__SHIFT                  12
6809 #define HOST_INTF_GPIO_INPUT_VALUE__BT_ACTIVE_ENABLE__WIDTH                   1
6810 #define HOST_INTF_GPIO_INPUT_VALUE__BT_ACTIVE_ENABLE__MASK          0x00001000U
6811 #define HOST_INTF_GPIO_INPUT_VALUE__BT_ACTIVE_ENABLE__READ(src) \
6812                     (((u_int32_t)(src)\
6813                     & 0x00001000U) >> 12)
6814 #define HOST_INTF_GPIO_INPUT_VALUE__BT_ACTIVE_ENABLE__WRITE(src) \
6815                     (((u_int32_t)(src)\
6816                     << 12) & 0x00001000U)
6817 #define HOST_INTF_GPIO_INPUT_VALUE__BT_ACTIVE_ENABLE__MODIFY(dst, src) \
6818                     (dst) = ((dst) &\
6819                     ~0x00001000U) | (((u_int32_t)(src) <<\
6820                     12) & 0x00001000U)
6821 #define HOST_INTF_GPIO_INPUT_VALUE__BT_ACTIVE_ENABLE__VERIFY(src) \
6822                     (!((((u_int32_t)(src)\
6823                     << 12) & ~0x00001000U)))
6824 #define HOST_INTF_GPIO_INPUT_VALUE__BT_ACTIVE_ENABLE__SET(dst) \
6825                     (dst) = ((dst) &\
6826                     ~0x00001000U) | ((u_int32_t)(1) << 12)
6827 #define HOST_INTF_GPIO_INPUT_VALUE__BT_ACTIVE_ENABLE__CLR(dst) \
6828                     (dst) = ((dst) &\
6829                     ~0x00001000U) | ((u_int32_t)(0) << 12)
6830
6831 /* macros for field ATT_BUT_ENABLE */
6832 #define HOST_INTF_GPIO_INPUT_VALUE__ATT_BUT_ENABLE__SHIFT                    13
6833 #define HOST_INTF_GPIO_INPUT_VALUE__ATT_BUT_ENABLE__WIDTH                     1
6834 #define HOST_INTF_GPIO_INPUT_VALUE__ATT_BUT_ENABLE__MASK            0x00002000U
6835 #define HOST_INTF_GPIO_INPUT_VALUE__ATT_BUT_ENABLE__READ(src) \
6836                     (((u_int32_t)(src)\
6837                     & 0x00002000U) >> 13)
6838 #define HOST_INTF_GPIO_INPUT_VALUE__ATT_BUT_ENABLE__WRITE(src) \
6839                     (((u_int32_t)(src)\
6840                     << 13) & 0x00002000U)
6841 #define HOST_INTF_GPIO_INPUT_VALUE__ATT_BUT_ENABLE__MODIFY(dst, src) \
6842                     (dst) = ((dst) &\
6843                     ~0x00002000U) | (((u_int32_t)(src) <<\
6844                     13) & 0x00002000U)
6845 #define HOST_INTF_GPIO_INPUT_VALUE__ATT_BUT_ENABLE__VERIFY(src) \
6846                     (!((((u_int32_t)(src)\
6847                     << 13) & ~0x00002000U)))
6848 #define HOST_INTF_GPIO_INPUT_VALUE__ATT_BUT_ENABLE__SET(dst) \
6849                     (dst) = ((dst) &\
6850                     ~0x00002000U) | ((u_int32_t)(1) << 13)
6851 #define HOST_INTF_GPIO_INPUT_VALUE__ATT_BUT_ENABLE__CLR(dst) \
6852                     (dst) = ((dst) &\
6853                     ~0x00002000U) | ((u_int32_t)(0) << 13)
6854
6855 /* macros for field CLK25_ENABLE */
6856 #define HOST_INTF_GPIO_INPUT_VALUE__CLK25_ENABLE__SHIFT                      14
6857 #define HOST_INTF_GPIO_INPUT_VALUE__CLK25_ENABLE__WIDTH                       1
6858 #define HOST_INTF_GPIO_INPUT_VALUE__CLK25_ENABLE__MASK              0x00004000U
6859 #define HOST_INTF_GPIO_INPUT_VALUE__CLK25_ENABLE__READ(src) \
6860                     (((u_int32_t)(src)\
6861                     & 0x00004000U) >> 14)
6862 #define HOST_INTF_GPIO_INPUT_VALUE__CLK25_ENABLE__WRITE(src) \
6863                     (((u_int32_t)(src)\
6864                     << 14) & 0x00004000U)
6865 #define HOST_INTF_GPIO_INPUT_VALUE__CLK25_ENABLE__MODIFY(dst, src) \
6866                     (dst) = ((dst) &\
6867                     ~0x00004000U) | (((u_int32_t)(src) <<\
6868                     14) & 0x00004000U)
6869 #define HOST_INTF_GPIO_INPUT_VALUE__CLK25_ENABLE__VERIFY(src) \
6870                     (!((((u_int32_t)(src)\
6871                     << 14) & ~0x00004000U)))
6872 #define HOST_INTF_GPIO_INPUT_VALUE__CLK25_ENABLE__SET(dst) \
6873                     (dst) = ((dst) &\
6874                     ~0x00004000U) | ((u_int32_t)(1) << 14)
6875 #define HOST_INTF_GPIO_INPUT_VALUE__CLK25_ENABLE__CLR(dst) \
6876                     (dst) = ((dst) &\
6877                     ~0x00004000U) | ((u_int32_t)(0) << 14)
6878
6879 /* macros for field RFSILENT_BB_L_ENABLE */
6880 #define HOST_INTF_GPIO_INPUT_VALUE__RFSILENT_BB_L_ENABLE__SHIFT              15
6881 #define HOST_INTF_GPIO_INPUT_VALUE__RFSILENT_BB_L_ENABLE__WIDTH               1
6882 #define HOST_INTF_GPIO_INPUT_VALUE__RFSILENT_BB_L_ENABLE__MASK      0x00008000U
6883 #define HOST_INTF_GPIO_INPUT_VALUE__RFSILENT_BB_L_ENABLE__READ(src) \
6884                     (((u_int32_t)(src)\
6885                     & 0x00008000U) >> 15)
6886 #define HOST_INTF_GPIO_INPUT_VALUE__RFSILENT_BB_L_ENABLE__WRITE(src) \
6887                     (((u_int32_t)(src)\
6888                     << 15) & 0x00008000U)
6889 #define HOST_INTF_GPIO_INPUT_VALUE__RFSILENT_BB_L_ENABLE__MODIFY(dst, src) \
6890                     (dst) = ((dst) &\
6891                     ~0x00008000U) | (((u_int32_t)(src) <<\
6892                     15) & 0x00008000U)
6893 #define HOST_INTF_GPIO_INPUT_VALUE__RFSILENT_BB_L_ENABLE__VERIFY(src) \
6894                     (!((((u_int32_t)(src)\
6895                     << 15) & ~0x00008000U)))
6896 #define HOST_INTF_GPIO_INPUT_VALUE__RFSILENT_BB_L_ENABLE__SET(dst) \
6897                     (dst) = ((dst) &\
6898                     ~0x00008000U) | ((u_int32_t)(1) << 15)
6899 #define HOST_INTF_GPIO_INPUT_VALUE__RFSILENT_BB_L_ENABLE__CLR(dst) \
6900                     (dst) = ((dst) &\
6901                     ~0x00008000U) | ((u_int32_t)(0) << 15)
6902
6903 /* macros for field RTC_RESET_OVRD_ENABLE */
6904 #define HOST_INTF_GPIO_INPUT_VALUE__RTC_RESET_OVRD_ENABLE__SHIFT             16
6905 #define HOST_INTF_GPIO_INPUT_VALUE__RTC_RESET_OVRD_ENABLE__WIDTH              1
6906 #define HOST_INTF_GPIO_INPUT_VALUE__RTC_RESET_OVRD_ENABLE__MASK     0x00010000U
6907 #define HOST_INTF_GPIO_INPUT_VALUE__RTC_RESET_OVRD_ENABLE__READ(src) \
6908                     (((u_int32_t)(src)\
6909                     & 0x00010000U) >> 16)
6910 #define HOST_INTF_GPIO_INPUT_VALUE__RTC_RESET_OVRD_ENABLE__WRITE(src) \
6911                     (((u_int32_t)(src)\
6912                     << 16) & 0x00010000U)
6913 #define HOST_INTF_GPIO_INPUT_VALUE__RTC_RESET_OVRD_ENABLE__MODIFY(dst, src) \
6914                     (dst) = ((dst) &\
6915                     ~0x00010000U) | (((u_int32_t)(src) <<\
6916                     16) & 0x00010000U)
6917 #define HOST_INTF_GPIO_INPUT_VALUE__RTC_RESET_OVRD_ENABLE__VERIFY(src) \
6918                     (!((((u_int32_t)(src)\
6919                     << 16) & ~0x00010000U)))
6920 #define HOST_INTF_GPIO_INPUT_VALUE__RTC_RESET_OVRD_ENABLE__SET(dst) \
6921                     (dst) = ((dst) &\
6922                     ~0x00010000U) | ((u_int32_t)(1) << 16)
6923 #define HOST_INTF_GPIO_INPUT_VALUE__RTC_RESET_OVRD_ENABLE__CLR(dst) \
6924                     (dst) = ((dst) &\
6925                     ~0x00010000U) | ((u_int32_t)(0) << 16)
6926
6927 /* macros for field DS_JTAG_DISABLE */
6928 #define HOST_INTF_GPIO_INPUT_VALUE__DS_JTAG_DISABLE__SHIFT                   17
6929 #define HOST_INTF_GPIO_INPUT_VALUE__DS_JTAG_DISABLE__WIDTH                    1
6930 #define HOST_INTF_GPIO_INPUT_VALUE__DS_JTAG_DISABLE__MASK           0x00020000U
6931 #define HOST_INTF_GPIO_INPUT_VALUE__DS_JTAG_DISABLE__READ(src) \
6932                     (((u_int32_t)(src)\
6933                     & 0x00020000U) >> 17)
6934 #define HOST_INTF_GPIO_INPUT_VALUE__DS_JTAG_DISABLE__WRITE(src) \
6935                     (((u_int32_t)(src)\
6936                     << 17) & 0x00020000U)
6937 #define HOST_INTF_GPIO_INPUT_VALUE__DS_JTAG_DISABLE__MODIFY(dst, src) \
6938                     (dst) = ((dst) &\
6939                     ~0x00020000U) | (((u_int32_t)(src) <<\
6940                     17) & 0x00020000U)
6941 #define HOST_INTF_GPIO_INPUT_VALUE__DS_JTAG_DISABLE__VERIFY(src) \
6942                     (!((((u_int32_t)(src)\
6943                     << 17) & ~0x00020000U)))
6944 #define HOST_INTF_GPIO_INPUT_VALUE__DS_JTAG_DISABLE__SET(dst) \
6945                     (dst) = ((dst) &\
6946                     ~0x00020000U) | ((u_int32_t)(1) << 17)
6947 #define HOST_INTF_GPIO_INPUT_VALUE__DS_JTAG_DISABLE__CLR(dst) \
6948                     (dst) = ((dst) &\
6949                     ~0x00020000U) | ((u_int32_t)(0) << 17)
6950
6951 /* macros for field BT_PRIORITY_2_VAL */
6952 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_2_VAL__SHIFT                 18
6953 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_2_VAL__WIDTH                  1
6954 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_2_VAL__MASK         0x00040000U
6955 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_2_VAL__READ(src) \
6956                     (((u_int32_t)(src)\
6957                     & 0x00040000U) >> 18)
6958 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_2_VAL__WRITE(src) \
6959                     (((u_int32_t)(src)\
6960                     << 18) & 0x00040000U)
6961 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_2_VAL__MODIFY(dst, src) \
6962                     (dst) = ((dst) &\
6963                     ~0x00040000U) | (((u_int32_t)(src) <<\
6964                     18) & 0x00040000U)
6965 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_2_VAL__VERIFY(src) \
6966                     (!((((u_int32_t)(src)\
6967                     << 18) & ~0x00040000U)))
6968 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_2_VAL__SET(dst) \
6969                     (dst) = ((dst) &\
6970                     ~0x00040000U) | ((u_int32_t)(1) << 18)
6971 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_2_VAL__CLR(dst) \
6972                     (dst) = ((dst) &\
6973                     ~0x00040000U) | ((u_int32_t)(0) << 18)
6974
6975 /* macros for field BT_PRIORITY_2_ENABLE */
6976 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_2_ENABLE__SHIFT              19
6977 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_2_ENABLE__WIDTH               1
6978 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_2_ENABLE__MASK      0x00080000U
6979 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_2_ENABLE__READ(src) \
6980                     (((u_int32_t)(src)\
6981                     & 0x00080000U) >> 19)
6982 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_2_ENABLE__WRITE(src) \
6983                     (((u_int32_t)(src)\
6984                     << 19) & 0x00080000U)
6985 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_2_ENABLE__MODIFY(dst, src) \
6986                     (dst) = ((dst) &\
6987                     ~0x00080000U) | (((u_int32_t)(src) <<\
6988                     19) & 0x00080000U)
6989 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_2_ENABLE__VERIFY(src) \
6990                     (!((((u_int32_t)(src)\
6991                     << 19) & ~0x00080000U)))
6992 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_2_ENABLE__SET(dst) \
6993                     (dst) = ((dst) &\
6994                     ~0x00080000U) | ((u_int32_t)(1) << 19)
6995 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_2_ENABLE__CLR(dst) \
6996                     (dst) = ((dst) &\
6997                     ~0x00080000U) | ((u_int32_t)(0) << 19)
6998
6999 /* macros for field BT_PRIORITY_3_VAL */
7000 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_3_VAL__SHIFT                 20
7001 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_3_VAL__WIDTH                  1
7002 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_3_VAL__MASK         0x00100000U
7003 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_3_VAL__READ(src) \
7004                     (((u_int32_t)(src)\
7005                     & 0x00100000U) >> 20)
7006 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_3_VAL__WRITE(src) \
7007                     (((u_int32_t)(src)\
7008                     << 20) & 0x00100000U)
7009 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_3_VAL__MODIFY(dst, src) \
7010                     (dst) = ((dst) &\
7011                     ~0x00100000U) | (((u_int32_t)(src) <<\
7012                     20) & 0x00100000U)
7013 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_3_VAL__VERIFY(src) \
7014                     (!((((u_int32_t)(src)\
7015                     << 20) & ~0x00100000U)))
7016 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_3_VAL__SET(dst) \
7017                     (dst) = ((dst) &\
7018                     ~0x00100000U) | ((u_int32_t)(1) << 20)
7019 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_3_VAL__CLR(dst) \
7020                     (dst) = ((dst) &\
7021                     ~0x00100000U) | ((u_int32_t)(0) << 20)
7022
7023 /* macros for field BT_PRIORITY_3_ENABLE */
7024 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_3_ENABLE__SHIFT              21
7025 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_3_ENABLE__WIDTH               1
7026 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_3_ENABLE__MASK      0x00200000U
7027 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_3_ENABLE__READ(src) \
7028                     (((u_int32_t)(src)\
7029                     & 0x00200000U) >> 21)
7030 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_3_ENABLE__WRITE(src) \
7031                     (((u_int32_t)(src)\
7032                     << 21) & 0x00200000U)
7033 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_3_ENABLE__MODIFY(dst, src) \
7034                     (dst) = ((dst) &\
7035                     ~0x00200000U) | (((u_int32_t)(src) <<\
7036                     21) & 0x00200000U)
7037 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_3_ENABLE__VERIFY(src) \
7038                     (!((((u_int32_t)(src)\
7039                     << 21) & ~0x00200000U)))
7040 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_3_ENABLE__SET(dst) \
7041                     (dst) = ((dst) &\
7042                     ~0x00200000U) | ((u_int32_t)(1) << 21)
7043 #define HOST_INTF_GPIO_INPUT_VALUE__BT_PRIORITY_3_ENABLE__CLR(dst) \
7044                     (dst) = ((dst) &\
7045                     ~0x00200000U) | ((u_int32_t)(0) << 21)
7046 #define HOST_INTF_GPIO_INPUT_VALUE__TYPE                              u_int32_t
7047 #define HOST_INTF_GPIO_INPUT_VALUE__READ                            0x003fffffU
7048 #define HOST_INTF_GPIO_INPUT_VALUE__WRITE                           0x003fffffU
7049
7050 #endif /* __HOST_INTF_GPIO_INPUT_VALUE_MACRO__ */
7051
7052
7053 /* macros for host_intf_reg_block.HOST_INTF_GPIO_INPUT_VALUE */
7054 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_GPIO_INPUT_VALUE__NUM             1
7055
7056 /* macros for BlueprintGlobalNameSpace::HOST_INTF_GPIO_INPUT_MUX1 */
7057 #ifndef __HOST_INTF_GPIO_INPUT_MUX1_MACRO__
7058 #define __HOST_INTF_GPIO_INPUT_MUX1_MACRO__
7059
7060 /* macros for field SEL_0 */
7061 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_0__SHIFT                               0
7062 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_0__WIDTH                               4
7063 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_0__MASK                      0x0000000fU
7064 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_0__READ(src) \
7065                     (u_int32_t)(src)\
7066                     & 0x0000000fU
7067 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_0__WRITE(src) \
7068                     ((u_int32_t)(src)\
7069                     & 0x0000000fU)
7070 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_0__MODIFY(dst, src) \
7071                     (dst) = ((dst) &\
7072                     ~0x0000000fU) | ((u_int32_t)(src) &\
7073                     0x0000000fU)
7074 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_0__VERIFY(src) \
7075                     (!(((u_int32_t)(src)\
7076                     & ~0x0000000fU)))
7077
7078 /* macros for field SEL_1 */
7079 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_1__SHIFT                               4
7080 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_1__WIDTH                               4
7081 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_1__MASK                      0x000000f0U
7082 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_1__READ(src) \
7083                     (((u_int32_t)(src)\
7084                     & 0x000000f0U) >> 4)
7085 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_1__WRITE(src) \
7086                     (((u_int32_t)(src)\
7087                     << 4) & 0x000000f0U)
7088 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_1__MODIFY(dst, src) \
7089                     (dst) = ((dst) &\
7090                     ~0x000000f0U) | (((u_int32_t)(src) <<\
7091                     4) & 0x000000f0U)
7092 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_1__VERIFY(src) \
7093                     (!((((u_int32_t)(src)\
7094                     << 4) & ~0x000000f0U)))
7095
7096 /* macros for field SEL_2 */
7097 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_2__SHIFT                               8
7098 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_2__WIDTH                               4
7099 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_2__MASK                      0x00000f00U
7100 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_2__READ(src) \
7101                     (((u_int32_t)(src)\
7102                     & 0x00000f00U) >> 8)
7103 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_2__WRITE(src) \
7104                     (((u_int32_t)(src)\
7105                     << 8) & 0x00000f00U)
7106 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_2__MODIFY(dst, src) \
7107                     (dst) = ((dst) &\
7108                     ~0x00000f00U) | (((u_int32_t)(src) <<\
7109                     8) & 0x00000f00U)
7110 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_2__VERIFY(src) \
7111                     (!((((u_int32_t)(src)\
7112                     << 8) & ~0x00000f00U)))
7113
7114 /* macros for field SEL_3 */
7115 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_3__SHIFT                              12
7116 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_3__WIDTH                               4
7117 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_3__MASK                      0x0000f000U
7118 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_3__READ(src) \
7119                     (((u_int32_t)(src)\
7120                     & 0x0000f000U) >> 12)
7121 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_3__WRITE(src) \
7122                     (((u_int32_t)(src)\
7123                     << 12) & 0x0000f000U)
7124 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_3__MODIFY(dst, src) \
7125                     (dst) = ((dst) &\
7126                     ~0x0000f000U) | (((u_int32_t)(src) <<\
7127                     12) & 0x0000f000U)
7128 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_3__VERIFY(src) \
7129                     (!((((u_int32_t)(src)\
7130                     << 12) & ~0x0000f000U)))
7131
7132 /* macros for field SEL_4 */
7133 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_4__SHIFT                              16
7134 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_4__WIDTH                               4
7135 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_4__MASK                      0x000f0000U
7136 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_4__READ(src) \
7137                     (((u_int32_t)(src)\
7138                     & 0x000f0000U) >> 16)
7139 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_4__WRITE(src) \
7140                     (((u_int32_t)(src)\
7141                     << 16) & 0x000f0000U)
7142 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_4__MODIFY(dst, src) \
7143                     (dst) = ((dst) &\
7144                     ~0x000f0000U) | (((u_int32_t)(src) <<\
7145                     16) & 0x000f0000U)
7146 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_4__VERIFY(src) \
7147                     (!((((u_int32_t)(src)\
7148                     << 16) & ~0x000f0000U)))
7149
7150 /* macros for field SEL_5 */
7151 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_5__SHIFT                              20
7152 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_5__WIDTH                               4
7153 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_5__MASK                      0x00f00000U
7154 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_5__READ(src) \
7155                     (((u_int32_t)(src)\
7156                     & 0x00f00000U) >> 20)
7157 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_5__WRITE(src) \
7158                     (((u_int32_t)(src)\
7159                     << 20) & 0x00f00000U)
7160 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_5__MODIFY(dst, src) \
7161                     (dst) = ((dst) &\
7162                     ~0x00f00000U) | (((u_int32_t)(src) <<\
7163                     20) & 0x00f00000U)
7164 #define HOST_INTF_GPIO_INPUT_MUX1__SEL_5__VERIFY(src) \
7165                     (!((((u_int32_t)(src)\
7166                     << 20) & ~0x00f00000U)))
7167 #define HOST_INTF_GPIO_INPUT_MUX1__TYPE                               u_int32_t
7168 #define HOST_INTF_GPIO_INPUT_MUX1__READ                             0x00ffffffU
7169 #define HOST_INTF_GPIO_INPUT_MUX1__WRITE                            0x00ffffffU
7170
7171 #endif /* __HOST_INTF_GPIO_INPUT_MUX1_MACRO__ */
7172
7173
7174 /* macros for host_intf_reg_block.HOST_INTF_GPIO_INPUT_MUX1 */
7175 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_GPIO_INPUT_MUX1__NUM              1
7176
7177 /* macros for BlueprintGlobalNameSpace::HOST_INTF_GPIO_INPUT_MUX2 */
7178 #ifndef __HOST_INTF_GPIO_INPUT_MUX2_MACRO__
7179 #define __HOST_INTF_GPIO_INPUT_MUX2_MACRO__
7180
7181 /* macros for field SEL_6 */
7182 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_6__SHIFT                               0
7183 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_6__WIDTH                               4
7184 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_6__MASK                      0x0000000fU
7185 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_6__READ(src) \
7186                     (u_int32_t)(src)\
7187                     & 0x0000000fU
7188 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_6__WRITE(src) \
7189                     ((u_int32_t)(src)\
7190                     & 0x0000000fU)
7191 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_6__MODIFY(dst, src) \
7192                     (dst) = ((dst) &\
7193                     ~0x0000000fU) | ((u_int32_t)(src) &\
7194                     0x0000000fU)
7195 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_6__VERIFY(src) \
7196                     (!(((u_int32_t)(src)\
7197                     & ~0x0000000fU)))
7198
7199 /* macros for field SEL_7 */
7200 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_7__SHIFT                               4
7201 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_7__WIDTH                               4
7202 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_7__MASK                      0x000000f0U
7203 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_7__READ(src) \
7204                     (((u_int32_t)(src)\
7205                     & 0x000000f0U) >> 4)
7206 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_7__WRITE(src) \
7207                     (((u_int32_t)(src)\
7208                     << 4) & 0x000000f0U)
7209 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_7__MODIFY(dst, src) \
7210                     (dst) = ((dst) &\
7211                     ~0x000000f0U) | (((u_int32_t)(src) <<\
7212                     4) & 0x000000f0U)
7213 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_7__VERIFY(src) \
7214                     (!((((u_int32_t)(src)\
7215                     << 4) & ~0x000000f0U)))
7216
7217 /* macros for field SEL_8 */
7218 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_8__SHIFT                               8
7219 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_8__WIDTH                               4
7220 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_8__MASK                      0x00000f00U
7221 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_8__READ(src) \
7222                     (((u_int32_t)(src)\
7223                     & 0x00000f00U) >> 8)
7224 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_8__WRITE(src) \
7225                     (((u_int32_t)(src)\
7226                     << 8) & 0x00000f00U)
7227 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_8__MODIFY(dst, src) \
7228                     (dst) = ((dst) &\
7229                     ~0x00000f00U) | (((u_int32_t)(src) <<\
7230                     8) & 0x00000f00U)
7231 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_8__VERIFY(src) \
7232                     (!((((u_int32_t)(src)\
7233                     << 8) & ~0x00000f00U)))
7234
7235 /* macros for field SEL_9 */
7236 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_9__SHIFT                              12
7237 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_9__WIDTH                               4
7238 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_9__MASK                      0x0000f000U
7239 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_9__READ(src) \
7240                     (((u_int32_t)(src)\
7241                     & 0x0000f000U) >> 12)
7242 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_9__WRITE(src) \
7243                     (((u_int32_t)(src)\
7244                     << 12) & 0x0000f000U)
7245 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_9__MODIFY(dst, src) \
7246                     (dst) = ((dst) &\
7247                     ~0x0000f000U) | (((u_int32_t)(src) <<\
7248                     12) & 0x0000f000U)
7249 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_9__VERIFY(src) \
7250                     (!((((u_int32_t)(src)\
7251                     << 12) & ~0x0000f000U)))
7252
7253 /* macros for field SEL_10 */
7254 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_10__SHIFT                             16
7255 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_10__WIDTH                              4
7256 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_10__MASK                     0x000f0000U
7257 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_10__READ(src) \
7258                     (((u_int32_t)(src)\
7259                     & 0x000f0000U) >> 16)
7260 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_10__WRITE(src) \
7261                     (((u_int32_t)(src)\
7262                     << 16) & 0x000f0000U)
7263 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_10__MODIFY(dst, src) \
7264                     (dst) = ((dst) &\
7265                     ~0x000f0000U) | (((u_int32_t)(src) <<\
7266                     16) & 0x000f0000U)
7267 #define HOST_INTF_GPIO_INPUT_MUX2__SEL_10__VERIFY(src) \
7268                     (!((((u_int32_t)(src)\
7269                     << 16) & ~0x000f0000U)))
7270 #define HOST_INTF_GPIO_INPUT_MUX2__TYPE                               u_int32_t
7271 #define HOST_INTF_GPIO_INPUT_MUX2__READ                             0x000fffffU
7272 #define HOST_INTF_GPIO_INPUT_MUX2__WRITE                            0x000fffffU
7273
7274 #endif /* __HOST_INTF_GPIO_INPUT_MUX2_MACRO__ */
7275
7276
7277 /* macros for host_intf_reg_block.HOST_INTF_GPIO_INPUT_MUX2 */
7278 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_GPIO_INPUT_MUX2__NUM              1
7279
7280 /* macros for BlueprintGlobalNameSpace::HOST_INTF_GPIO_OUTPUT_MUX1 */
7281 #ifndef __HOST_INTF_GPIO_OUTPUT_MUX1_MACRO__
7282 #define __HOST_INTF_GPIO_OUTPUT_MUX1_MACRO__
7283
7284 /* macros for field SEL_0 */
7285 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_0__SHIFT                              0
7286 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_0__WIDTH                              5
7287 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_0__MASK                     0x0000001fU
7288 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_0__READ(src) \
7289                     (u_int32_t)(src)\
7290                     & 0x0000001fU
7291 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_0__WRITE(src) \
7292                     ((u_int32_t)(src)\
7293                     & 0x0000001fU)
7294 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_0__MODIFY(dst, src) \
7295                     (dst) = ((dst) &\
7296                     ~0x0000001fU) | ((u_int32_t)(src) &\
7297                     0x0000001fU)
7298 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_0__VERIFY(src) \
7299                     (!(((u_int32_t)(src)\
7300                     & ~0x0000001fU)))
7301
7302 /* macros for field SEL_1 */
7303 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_1__SHIFT                              5
7304 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_1__WIDTH                              5
7305 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_1__MASK                     0x000003e0U
7306 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_1__READ(src) \
7307                     (((u_int32_t)(src)\
7308                     & 0x000003e0U) >> 5)
7309 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_1__WRITE(src) \
7310                     (((u_int32_t)(src)\
7311                     << 5) & 0x000003e0U)
7312 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_1__MODIFY(dst, src) \
7313                     (dst) = ((dst) &\
7314                     ~0x000003e0U) | (((u_int32_t)(src) <<\
7315                     5) & 0x000003e0U)
7316 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_1__VERIFY(src) \
7317                     (!((((u_int32_t)(src)\
7318                     << 5) & ~0x000003e0U)))
7319
7320 /* macros for field SEL_2 */
7321 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_2__SHIFT                             10
7322 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_2__WIDTH                              5
7323 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_2__MASK                     0x00007c00U
7324 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_2__READ(src) \
7325                     (((u_int32_t)(src)\
7326                     & 0x00007c00U) >> 10)
7327 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_2__WRITE(src) \
7328                     (((u_int32_t)(src)\
7329                     << 10) & 0x00007c00U)
7330 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_2__MODIFY(dst, src) \
7331                     (dst) = ((dst) &\
7332                     ~0x00007c00U) | (((u_int32_t)(src) <<\
7333                     10) & 0x00007c00U)
7334 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_2__VERIFY(src) \
7335                     (!((((u_int32_t)(src)\
7336                     << 10) & ~0x00007c00U)))
7337
7338 /* macros for field SEL_3 */
7339 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_3__SHIFT                             15
7340 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_3__WIDTH                              5
7341 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_3__MASK                     0x000f8000U
7342 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_3__READ(src) \
7343                     (((u_int32_t)(src)\
7344                     & 0x000f8000U) >> 15)
7345 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_3__WRITE(src) \
7346                     (((u_int32_t)(src)\
7347                     << 15) & 0x000f8000U)
7348 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_3__MODIFY(dst, src) \
7349                     (dst) = ((dst) &\
7350                     ~0x000f8000U) | (((u_int32_t)(src) <<\
7351                     15) & 0x000f8000U)
7352 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_3__VERIFY(src) \
7353                     (!((((u_int32_t)(src)\
7354                     << 15) & ~0x000f8000U)))
7355
7356 /* macros for field SEL_4 */
7357 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_4__SHIFT                             20
7358 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_4__WIDTH                              5
7359 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_4__MASK                     0x01f00000U
7360 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_4__READ(src) \
7361                     (((u_int32_t)(src)\
7362                     & 0x01f00000U) >> 20)
7363 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_4__WRITE(src) \
7364                     (((u_int32_t)(src)\
7365                     << 20) & 0x01f00000U)
7366 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_4__MODIFY(dst, src) \
7367                     (dst) = ((dst) &\
7368                     ~0x01f00000U) | (((u_int32_t)(src) <<\
7369                     20) & 0x01f00000U)
7370 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_4__VERIFY(src) \
7371                     (!((((u_int32_t)(src)\
7372                     << 20) & ~0x01f00000U)))
7373
7374 /* macros for field SEL_5 */
7375 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_5__SHIFT                             25
7376 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_5__WIDTH                              5
7377 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_5__MASK                     0x3e000000U
7378 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_5__READ(src) \
7379                     (((u_int32_t)(src)\
7380                     & 0x3e000000U) >> 25)
7381 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_5__WRITE(src) \
7382                     (((u_int32_t)(src)\
7383                     << 25) & 0x3e000000U)
7384 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_5__MODIFY(dst, src) \
7385                     (dst) = ((dst) &\
7386                     ~0x3e000000U) | (((u_int32_t)(src) <<\
7387                     25) & 0x3e000000U)
7388 #define HOST_INTF_GPIO_OUTPUT_MUX1__SEL_5__VERIFY(src) \
7389                     (!((((u_int32_t)(src)\
7390                     << 25) & ~0x3e000000U)))
7391 #define HOST_INTF_GPIO_OUTPUT_MUX1__TYPE                              u_int32_t
7392 #define HOST_INTF_GPIO_OUTPUT_MUX1__READ                            0x3fffffffU
7393 #define HOST_INTF_GPIO_OUTPUT_MUX1__WRITE                           0x3fffffffU
7394
7395 #endif /* __HOST_INTF_GPIO_OUTPUT_MUX1_MACRO__ */
7396
7397
7398 /* macros for host_intf_reg_block.HOST_INTF_GPIO_OUTPUT_MUX1 */
7399 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_GPIO_OUTPUT_MUX1__NUM             1
7400
7401 /* macros for BlueprintGlobalNameSpace::HOST_INTF_GPIO_OUTPUT_MUX2 */
7402 #ifndef __HOST_INTF_GPIO_OUTPUT_MUX2_MACRO__
7403 #define __HOST_INTF_GPIO_OUTPUT_MUX2_MACRO__
7404
7405 /* macros for field SEL_6 */
7406 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_6__SHIFT                              0
7407 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_6__WIDTH                              5
7408 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_6__MASK                     0x0000001fU
7409 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_6__READ(src) \
7410                     (u_int32_t)(src)\
7411                     & 0x0000001fU
7412 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_6__WRITE(src) \
7413                     ((u_int32_t)(src)\
7414                     & 0x0000001fU)
7415 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_6__MODIFY(dst, src) \
7416                     (dst) = ((dst) &\
7417                     ~0x0000001fU) | ((u_int32_t)(src) &\
7418                     0x0000001fU)
7419 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_6__VERIFY(src) \
7420                     (!(((u_int32_t)(src)\
7421                     & ~0x0000001fU)))
7422
7423 /* macros for field SEL_7 */
7424 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_7__SHIFT                              5
7425 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_7__WIDTH                              5
7426 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_7__MASK                     0x000003e0U
7427 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_7__READ(src) \
7428                     (((u_int32_t)(src)\
7429                     & 0x000003e0U) >> 5)
7430 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_7__WRITE(src) \
7431                     (((u_int32_t)(src)\
7432                     << 5) & 0x000003e0U)
7433 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_7__MODIFY(dst, src) \
7434                     (dst) = ((dst) &\
7435                     ~0x000003e0U) | (((u_int32_t)(src) <<\
7436                     5) & 0x000003e0U)
7437 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_7__VERIFY(src) \
7438                     (!((((u_int32_t)(src)\
7439                     << 5) & ~0x000003e0U)))
7440
7441 /* macros for field SEL_8 */
7442 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_8__SHIFT                             10
7443 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_8__WIDTH                              5
7444 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_8__MASK                     0x00007c00U
7445 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_8__READ(src) \
7446                     (((u_int32_t)(src)\
7447                     & 0x00007c00U) >> 10)
7448 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_8__WRITE(src) \
7449                     (((u_int32_t)(src)\
7450                     << 10) & 0x00007c00U)
7451 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_8__MODIFY(dst, src) \
7452                     (dst) = ((dst) &\
7453                     ~0x00007c00U) | (((u_int32_t)(src) <<\
7454                     10) & 0x00007c00U)
7455 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_8__VERIFY(src) \
7456                     (!((((u_int32_t)(src)\
7457                     << 10) & ~0x00007c00U)))
7458
7459 /* macros for field SEL_9 */
7460 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_9__SHIFT                             15
7461 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_9__WIDTH                              5
7462 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_9__MASK                     0x000f8000U
7463 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_9__READ(src) \
7464                     (((u_int32_t)(src)\
7465                     & 0x000f8000U) >> 15)
7466 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_9__WRITE(src) \
7467                     (((u_int32_t)(src)\
7468                     << 15) & 0x000f8000U)
7469 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_9__MODIFY(dst, src) \
7470                     (dst) = ((dst) &\
7471                     ~0x000f8000U) | (((u_int32_t)(src) <<\
7472                     15) & 0x000f8000U)
7473 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_9__VERIFY(src) \
7474                     (!((((u_int32_t)(src)\
7475                     << 15) & ~0x000f8000U)))
7476
7477 /* macros for field SEL_10 */
7478 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_10__SHIFT                            20
7479 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_10__WIDTH                             5
7480 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_10__MASK                    0x01f00000U
7481 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_10__READ(src) \
7482                     (((u_int32_t)(src)\
7483                     & 0x01f00000U) >> 20)
7484 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_10__WRITE(src) \
7485                     (((u_int32_t)(src)\
7486                     << 20) & 0x01f00000U)
7487 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_10__MODIFY(dst, src) \
7488                     (dst) = ((dst) &\
7489                     ~0x01f00000U) | (((u_int32_t)(src) <<\
7490                     20) & 0x01f00000U)
7491 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_10__VERIFY(src) \
7492                     (!((((u_int32_t)(src)\
7493                     << 20) & ~0x01f00000U)))
7494
7495 /* macros for field SEL_11 */
7496 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_11__SHIFT                            25
7497 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_11__WIDTH                             5
7498 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_11__MASK                    0x3e000000U
7499 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_11__READ(src) \
7500                     (((u_int32_t)(src)\
7501                     & 0x3e000000U) >> 25)
7502 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_11__WRITE(src) \
7503                     (((u_int32_t)(src)\
7504                     << 25) & 0x3e000000U)
7505 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_11__MODIFY(dst, src) \
7506                     (dst) = ((dst) &\
7507                     ~0x3e000000U) | (((u_int32_t)(src) <<\
7508                     25) & 0x3e000000U)
7509 #define HOST_INTF_GPIO_OUTPUT_MUX2__SEL_11__VERIFY(src) \
7510                     (!((((u_int32_t)(src)\
7511                     << 25) & ~0x3e000000U)))
7512 #define HOST_INTF_GPIO_OUTPUT_MUX2__TYPE                              u_int32_t
7513 #define HOST_INTF_GPIO_OUTPUT_MUX2__READ                            0x3fffffffU
7514 #define HOST_INTF_GPIO_OUTPUT_MUX2__WRITE                           0x3fffffffU
7515
7516 #endif /* __HOST_INTF_GPIO_OUTPUT_MUX2_MACRO__ */
7517
7518
7519 /* macros for host_intf_reg_block.HOST_INTF_GPIO_OUTPUT_MUX2 */
7520 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_GPIO_OUTPUT_MUX2__NUM             1
7521
7522 /* macros for BlueprintGlobalNameSpace::HOST_INTF_GPIO_OUTPUT_MUX3 */
7523 #ifndef __HOST_INTF_GPIO_OUTPUT_MUX3_MACRO__
7524 #define __HOST_INTF_GPIO_OUTPUT_MUX3_MACRO__
7525
7526 /* macros for field SEL_12 */
7527 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_12__SHIFT                             0
7528 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_12__WIDTH                             5
7529 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_12__MASK                    0x0000001fU
7530 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_12__READ(src) \
7531                     (u_int32_t)(src)\
7532                     & 0x0000001fU
7533 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_12__WRITE(src) \
7534                     ((u_int32_t)(src)\
7535                     & 0x0000001fU)
7536 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_12__MODIFY(dst, src) \
7537                     (dst) = ((dst) &\
7538                     ~0x0000001fU) | ((u_int32_t)(src) &\
7539                     0x0000001fU)
7540 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_12__VERIFY(src) \
7541                     (!(((u_int32_t)(src)\
7542                     & ~0x0000001fU)))
7543
7544 /* macros for field SEL_13 */
7545 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_13__SHIFT                             5
7546 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_13__WIDTH                             5
7547 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_13__MASK                    0x000003e0U
7548 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_13__READ(src) \
7549                     (((u_int32_t)(src)\
7550                     & 0x000003e0U) >> 5)
7551 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_13__WRITE(src) \
7552                     (((u_int32_t)(src)\
7553                     << 5) & 0x000003e0U)
7554 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_13__MODIFY(dst, src) \
7555                     (dst) = ((dst) &\
7556                     ~0x000003e0U) | (((u_int32_t)(src) <<\
7557                     5) & 0x000003e0U)
7558 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_13__VERIFY(src) \
7559                     (!((((u_int32_t)(src)\
7560                     << 5) & ~0x000003e0U)))
7561
7562 /* macros for field SEL_14 */
7563 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_14__SHIFT                            10
7564 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_14__WIDTH                             5
7565 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_14__MASK                    0x00007c00U
7566 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_14__READ(src) \
7567                     (((u_int32_t)(src)\
7568                     & 0x00007c00U) >> 10)
7569 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_14__WRITE(src) \
7570                     (((u_int32_t)(src)\
7571                     << 10) & 0x00007c00U)
7572 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_14__MODIFY(dst, src) \
7573                     (dst) = ((dst) &\
7574                     ~0x00007c00U) | (((u_int32_t)(src) <<\
7575                     10) & 0x00007c00U)
7576 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_14__VERIFY(src) \
7577                     (!((((u_int32_t)(src)\
7578                     << 10) & ~0x00007c00U)))
7579
7580 /* macros for field SEL_15 */
7581 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_15__SHIFT                            15
7582 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_15__WIDTH                             5
7583 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_15__MASK                    0x000f8000U
7584 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_15__READ(src) \
7585                     (((u_int32_t)(src)\
7586                     & 0x000f8000U) >> 15)
7587 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_15__WRITE(src) \
7588                     (((u_int32_t)(src)\
7589                     << 15) & 0x000f8000U)
7590 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_15__MODIFY(dst, src) \
7591                     (dst) = ((dst) &\
7592                     ~0x000f8000U) | (((u_int32_t)(src) <<\
7593                     15) & 0x000f8000U)
7594 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_15__VERIFY(src) \
7595                     (!((((u_int32_t)(src)\
7596                     << 15) & ~0x000f8000U)))
7597
7598 /* macros for field SEL_16 */
7599 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_16__SHIFT                            20
7600 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_16__WIDTH                             5
7601 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_16__MASK                    0x01f00000U
7602 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_16__READ(src) \
7603                     (((u_int32_t)(src)\
7604                     & 0x01f00000U) >> 20)
7605 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_16__WRITE(src) \
7606                     (((u_int32_t)(src)\
7607                     << 20) & 0x01f00000U)
7608 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_16__MODIFY(dst, src) \
7609                     (dst) = ((dst) &\
7610                     ~0x01f00000U) | (((u_int32_t)(src) <<\
7611                     20) & 0x01f00000U)
7612 #define HOST_INTF_GPIO_OUTPUT_MUX3__SEL_16__VERIFY(src) \
7613                     (!((((u_int32_t)(src)\
7614                     << 20) & ~0x01f00000U)))
7615 #define HOST_INTF_GPIO_OUTPUT_MUX3__TYPE                              u_int32_t
7616 #define HOST_INTF_GPIO_OUTPUT_MUX3__READ                            0x01ffffffU
7617 #define HOST_INTF_GPIO_OUTPUT_MUX3__WRITE                           0x01ffffffU
7618
7619 #endif /* __HOST_INTF_GPIO_OUTPUT_MUX3_MACRO__ */
7620
7621
7622 /* macros for host_intf_reg_block.HOST_INTF_GPIO_OUTPUT_MUX3 */
7623 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_GPIO_OUTPUT_MUX3__NUM             1
7624
7625 /* macros for BlueprintGlobalNameSpace::HOST_INTF_GPIO_INPUT_STATE */
7626 #ifndef __HOST_INTF_GPIO_INPUT_STATE_MACRO__
7627 #define __HOST_INTF_GPIO_INPUT_STATE_MACRO__
7628
7629 /* macros for field ATT_LED */
7630 #define HOST_INTF_GPIO_INPUT_STATE__ATT_LED__SHIFT                            0
7631 #define HOST_INTF_GPIO_INPUT_STATE__ATT_LED__WIDTH                            1
7632 #define HOST_INTF_GPIO_INPUT_STATE__ATT_LED__MASK                   0x00000001U
7633 #define HOST_INTF_GPIO_INPUT_STATE__ATT_LED__READ(src) \
7634                     (u_int32_t)(src)\
7635                     & 0x00000001U
7636 #define HOST_INTF_GPIO_INPUT_STATE__ATT_LED__SET(dst) \
7637                     (dst) = ((dst) &\
7638                     ~0x00000001U) | (u_int32_t)(1)
7639 #define HOST_INTF_GPIO_INPUT_STATE__ATT_LED__CLR(dst) \
7640                     (dst) = ((dst) &\
7641                     ~0x00000001U) | (u_int32_t)(0)
7642
7643 /* macros for field PWR_LED */
7644 #define HOST_INTF_GPIO_INPUT_STATE__PWR_LED__SHIFT                            1
7645 #define HOST_INTF_GPIO_INPUT_STATE__PWR_LED__WIDTH                            1
7646 #define HOST_INTF_GPIO_INPUT_STATE__PWR_LED__MASK                   0x00000002U
7647 #define HOST_INTF_GPIO_INPUT_STATE__PWR_LED__READ(src) \
7648                     (((u_int32_t)(src)\
7649                     & 0x00000002U) >> 1)
7650 #define HOST_INTF_GPIO_INPUT_STATE__PWR_LED__SET(dst) \
7651                     (dst) = ((dst) &\
7652                     ~0x00000002U) | ((u_int32_t)(1) << 1)
7653 #define HOST_INTF_GPIO_INPUT_STATE__PWR_LED__CLR(dst) \
7654                     (dst) = ((dst) &\
7655                     ~0x00000002U) | ((u_int32_t)(0) << 1)
7656
7657 /* macros for field WAKE_N */
7658 #define HOST_INTF_GPIO_INPUT_STATE__WAKE_N__SHIFT                             2
7659 #define HOST_INTF_GPIO_INPUT_STATE__WAKE_N__WIDTH                             1
7660 #define HOST_INTF_GPIO_INPUT_STATE__WAKE_N__MASK                    0x00000004U
7661 #define HOST_INTF_GPIO_INPUT_STATE__WAKE_N__READ(src) \
7662                     (((u_int32_t)(src)\
7663                     & 0x00000004U) >> 2)
7664 #define HOST_INTF_GPIO_INPUT_STATE__WAKE_N__SET(dst) \
7665                     (dst) = ((dst) &\
7666                     ~0x00000004U) | ((u_int32_t)(1) << 2)
7667 #define HOST_INTF_GPIO_INPUT_STATE__WAKE_N__CLR(dst) \
7668                     (dst) = ((dst) &\
7669                     ~0x00000004U) | ((u_int32_t)(0) << 2)
7670
7671 /* macros for field LED_NETWORK_EN */
7672 #define HOST_INTF_GPIO_INPUT_STATE__LED_NETWORK_EN__SHIFT                     3
7673 #define HOST_INTF_GPIO_INPUT_STATE__LED_NETWORK_EN__WIDTH                     1
7674 #define HOST_INTF_GPIO_INPUT_STATE__LED_NETWORK_EN__MASK            0x00000008U
7675 #define HOST_INTF_GPIO_INPUT_STATE__LED_NETWORK_EN__READ(src) \
7676                     (((u_int32_t)(src)\
7677                     & 0x00000008U) >> 3)
7678 #define HOST_INTF_GPIO_INPUT_STATE__LED_NETWORK_EN__SET(dst) \
7679                     (dst) = ((dst) &\
7680                     ~0x00000008U) | ((u_int32_t)(1) << 3)
7681 #define HOST_INTF_GPIO_INPUT_STATE__LED_NETWORK_EN__CLR(dst) \
7682                     (dst) = ((dst) &\
7683                     ~0x00000008U) | ((u_int32_t)(0) << 3)
7684
7685 /* macros for field LED_POWER_EN */
7686 #define HOST_INTF_GPIO_INPUT_STATE__LED_POWER_EN__SHIFT                       4
7687 #define HOST_INTF_GPIO_INPUT_STATE__LED_POWER_EN__WIDTH                       1
7688 #define HOST_INTF_GPIO_INPUT_STATE__LED_POWER_EN__MASK              0x00000010U
7689 #define HOST_INTF_GPIO_INPUT_STATE__LED_POWER_EN__READ(src) \
7690                     (((u_int32_t)(src)\
7691                     & 0x00000010U) >> 4)
7692 #define HOST_INTF_GPIO_INPUT_STATE__LED_POWER_EN__SET(dst) \
7693                     (dst) = ((dst) &\
7694                     ~0x00000010U) | ((u_int32_t)(1) << 4)
7695 #define HOST_INTF_GPIO_INPUT_STATE__LED_POWER_EN__CLR(dst) \
7696                     (dst) = ((dst) &\
7697                     ~0x00000010U) | ((u_int32_t)(0) << 4)
7698
7699 /* macros for field RX_CLEAR_EXTERNAL */
7700 #define HOST_INTF_GPIO_INPUT_STATE__RX_CLEAR_EXTERNAL__SHIFT                  5
7701 #define HOST_INTF_GPIO_INPUT_STATE__RX_CLEAR_EXTERNAL__WIDTH                  1
7702 #define HOST_INTF_GPIO_INPUT_STATE__RX_CLEAR_EXTERNAL__MASK         0x00000020U
7703 #define HOST_INTF_GPIO_INPUT_STATE__RX_CLEAR_EXTERNAL__READ(src) \
7704                     (((u_int32_t)(src)\
7705                     & 0x00000020U) >> 5)
7706 #define HOST_INTF_GPIO_INPUT_STATE__RX_CLEAR_EXTERNAL__SET(dst) \
7707                     (dst) = ((dst) &\
7708                     ~0x00000020U) | ((u_int32_t)(1) << 5)
7709 #define HOST_INTF_GPIO_INPUT_STATE__RX_CLEAR_EXTERNAL__CLR(dst) \
7710                     (dst) = ((dst) &\
7711                     ~0x00000020U) | ((u_int32_t)(0) << 5)
7712
7713 /* macros for field TX_FRAME */
7714 #define HOST_INTF_GPIO_INPUT_STATE__TX_FRAME__SHIFT                           6
7715 #define HOST_INTF_GPIO_INPUT_STATE__TX_FRAME__WIDTH                           1
7716 #define HOST_INTF_GPIO_INPUT_STATE__TX_FRAME__MASK                  0x00000040U
7717 #define HOST_INTF_GPIO_INPUT_STATE__TX_FRAME__READ(src) \
7718                     (((u_int32_t)(src)\
7719                     & 0x00000040U) >> 6)
7720 #define HOST_INTF_GPIO_INPUT_STATE__TX_FRAME__SET(dst) \
7721                     (dst) = ((dst) &\
7722                     ~0x00000040U) | ((u_int32_t)(1) << 6)
7723 #define HOST_INTF_GPIO_INPUT_STATE__TX_FRAME__CLR(dst) \
7724                     (dst) = ((dst) &\
7725                     ~0x00000040U) | ((u_int32_t)(0) << 6)
7726
7727 /* macros for field BB_RADIO_XLNAON */
7728 #define HOST_INTF_GPIO_INPUT_STATE__BB_RADIO_XLNAON__SHIFT                    7
7729 #define HOST_INTF_GPIO_INPUT_STATE__BB_RADIO_XLNAON__WIDTH                    1
7730 #define HOST_INTF_GPIO_INPUT_STATE__BB_RADIO_XLNAON__MASK           0x00000080U
7731 #define HOST_INTF_GPIO_INPUT_STATE__BB_RADIO_XLNAON__READ(src) \
7732                     (((u_int32_t)(src)\
7733                     & 0x00000080U) >> 7)
7734 #define HOST_INTF_GPIO_INPUT_STATE__BB_RADIO_XLNAON__SET(dst) \
7735                     (dst) = ((dst) &\
7736                     ~0x00000080U) | ((u_int32_t)(1) << 7)
7737 #define HOST_INTF_GPIO_INPUT_STATE__BB_RADIO_XLNAON__CLR(dst) \
7738                     (dst) = ((dst) &\
7739                     ~0x00000080U) | ((u_int32_t)(0) << 7)
7740 #define HOST_INTF_GPIO_INPUT_STATE__TYPE                              u_int32_t
7741 #define HOST_INTF_GPIO_INPUT_STATE__READ                            0x000000ffU
7742
7743 #endif /* __HOST_INTF_GPIO_INPUT_STATE_MACRO__ */
7744
7745
7746 /* macros for host_intf_reg_block.HOST_INTF_GPIO_INPUT_STATE */
7747 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_GPIO_INPUT_STATE__NUM             1
7748
7749 /* macros for BlueprintGlobalNameSpace::HOST_INTF_SPARE */
7750 #ifndef __HOST_INTF_SPARE_MACRO__
7751 #define __HOST_INTF_SPARE_MACRO__
7752
7753 /* macros for field SUPER_CONDOR_L1 */
7754 #define HOST_INTF_SPARE__SUPER_CONDOR_L1__SHIFT                               0
7755 #define HOST_INTF_SPARE__SUPER_CONDOR_L1__WIDTH                              32
7756 #define HOST_INTF_SPARE__SUPER_CONDOR_L1__MASK                      0xffffffffU
7757 #define HOST_INTF_SPARE__SUPER_CONDOR_L1__READ(src) \
7758                     (u_int32_t)(src)\
7759                     & 0xffffffffU
7760 #define HOST_INTF_SPARE__SUPER_CONDOR_L1__WRITE(src) \
7761                     ((u_int32_t)(src)\
7762                     & 0xffffffffU)
7763 #define HOST_INTF_SPARE__SUPER_CONDOR_L1__MODIFY(dst, src) \
7764                     (dst) = ((dst) &\
7765                     ~0xffffffffU) | ((u_int32_t)(src) &\
7766                     0xffffffffU)
7767 #define HOST_INTF_SPARE__SUPER_CONDOR_L1__VERIFY(src) \
7768                     (!(((u_int32_t)(src)\
7769                     & ~0xffffffffU)))
7770 #define HOST_INTF_SPARE__TYPE                                         u_int32_t
7771 #define HOST_INTF_SPARE__READ                                       0xffffffffU
7772 #define HOST_INTF_SPARE__WRITE                                      0xffffffffU
7773
7774 #endif /* __HOST_INTF_SPARE_MACRO__ */
7775
7776
7777 /* macros for host_intf_reg_block.HOST_INTF_SPARE */
7778 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_SPARE__NUM                        1
7779
7780 /* macros for BlueprintGlobalNameSpace::HOST_INTF_PCIE_CORE_RST_EN */
7781 #ifndef __HOST_INTF_PCIE_CORE_RST_EN_MACRO__
7782 #define __HOST_INTF_PCIE_CORE_RST_EN_MACRO__
7783
7784 /* macros for field TRAINING_RST_EN */
7785 #define HOST_INTF_PCIE_CORE_RST_EN__TRAINING_RST_EN__SHIFT                    0
7786 #define HOST_INTF_PCIE_CORE_RST_EN__TRAINING_RST_EN__WIDTH                    1
7787 #define HOST_INTF_PCIE_CORE_RST_EN__TRAINING_RST_EN__MASK           0x00000001U
7788 #define HOST_INTF_PCIE_CORE_RST_EN__TRAINING_RST_EN__READ(src) \
7789                     (u_int32_t)(src)\
7790                     & 0x00000001U
7791 #define HOST_INTF_PCIE_CORE_RST_EN__TRAINING_RST_EN__WRITE(src) \
7792                     ((u_int32_t)(src)\
7793                     & 0x00000001U)
7794 #define HOST_INTF_PCIE_CORE_RST_EN__TRAINING_RST_EN__MODIFY(dst, src) \
7795                     (dst) = ((dst) &\
7796                     ~0x00000001U) | ((u_int32_t)(src) &\
7797                     0x00000001U)
7798 #define HOST_INTF_PCIE_CORE_RST_EN__TRAINING_RST_EN__VERIFY(src) \
7799                     (!(((u_int32_t)(src)\
7800                     & ~0x00000001U)))
7801 #define HOST_INTF_PCIE_CORE_RST_EN__TRAINING_RST_EN__SET(dst) \
7802                     (dst) = ((dst) &\
7803                     ~0x00000001U) | (u_int32_t)(1)
7804 #define HOST_INTF_PCIE_CORE_RST_EN__TRAINING_RST_EN__CLR(dst) \
7805                     (dst) = ((dst) &\
7806                     ~0x00000001U) | (u_int32_t)(0)
7807
7808 /* macros for field XMLH_LINK_RST_EN */
7809 #define HOST_INTF_PCIE_CORE_RST_EN__XMLH_LINK_RST_EN__SHIFT                   1
7810 #define HOST_INTF_PCIE_CORE_RST_EN__XMLH_LINK_RST_EN__WIDTH                   1
7811 #define HOST_INTF_PCIE_CORE_RST_EN__XMLH_LINK_RST_EN__MASK          0x00000002U
7812 #define HOST_INTF_PCIE_CORE_RST_EN__XMLH_LINK_RST_EN__READ(src) \
7813                     (((u_int32_t)(src)\
7814                     & 0x00000002U) >> 1)
7815 #define HOST_INTF_PCIE_CORE_RST_EN__XMLH_LINK_RST_EN__WRITE(src) \
7816                     (((u_int32_t)(src)\
7817                     << 1) & 0x00000002U)
7818 #define HOST_INTF_PCIE_CORE_RST_EN__XMLH_LINK_RST_EN__MODIFY(dst, src) \
7819                     (dst) = ((dst) &\
7820                     ~0x00000002U) | (((u_int32_t)(src) <<\
7821                     1) & 0x00000002U)
7822 #define HOST_INTF_PCIE_CORE_RST_EN__XMLH_LINK_RST_EN__VERIFY(src) \
7823                     (!((((u_int32_t)(src)\
7824                     << 1) & ~0x00000002U)))
7825 #define HOST_INTF_PCIE_CORE_RST_EN__XMLH_LINK_RST_EN__SET(dst) \
7826                     (dst) = ((dst) &\
7827                     ~0x00000002U) | ((u_int32_t)(1) << 1)
7828 #define HOST_INTF_PCIE_CORE_RST_EN__XMLH_LINK_RST_EN__CLR(dst) \
7829                     (dst) = ((dst) &\
7830                     ~0x00000002U) | ((u_int32_t)(0) << 1)
7831
7832 /* macros for field RDLH_LINK_RST_EN */
7833 #define HOST_INTF_PCIE_CORE_RST_EN__RDLH_LINK_RST_EN__SHIFT                   2
7834 #define HOST_INTF_PCIE_CORE_RST_EN__RDLH_LINK_RST_EN__WIDTH                   1
7835 #define HOST_INTF_PCIE_CORE_RST_EN__RDLH_LINK_RST_EN__MASK          0x00000004U
7836 #define HOST_INTF_PCIE_CORE_RST_EN__RDLH_LINK_RST_EN__READ(src) \
7837                     (((u_int32_t)(src)\
7838                     & 0x00000004U) >> 2)
7839 #define HOST_INTF_PCIE_CORE_RST_EN__RDLH_LINK_RST_EN__WRITE(src) \
7840                     (((u_int32_t)(src)\
7841                     << 2) & 0x00000004U)
7842 #define HOST_INTF_PCIE_CORE_RST_EN__RDLH_LINK_RST_EN__MODIFY(dst, src) \
7843                     (dst) = ((dst) &\
7844                     ~0x00000004U) | (((u_int32_t)(src) <<\
7845                     2) & 0x00000004U)
7846 #define HOST_INTF_PCIE_CORE_RST_EN__RDLH_LINK_RST_EN__VERIFY(src) \
7847                     (!((((u_int32_t)(src)\
7848                     << 2) & ~0x00000004U)))
7849 #define HOST_INTF_PCIE_CORE_RST_EN__RDLH_LINK_RST_EN__SET(dst) \
7850                     (dst) = ((dst) &\
7851                     ~0x00000004U) | ((u_int32_t)(1) << 2)
7852 #define HOST_INTF_PCIE_CORE_RST_EN__RDLH_LINK_RST_EN__CLR(dst) \
7853                     (dst) = ((dst) &\
7854                     ~0x00000004U) | ((u_int32_t)(0) << 2)
7855
7856 /* macros for field LINK_REQ_RST_EN */
7857 #define HOST_INTF_PCIE_CORE_RST_EN__LINK_REQ_RST_EN__SHIFT                    3
7858 #define HOST_INTF_PCIE_CORE_RST_EN__LINK_REQ_RST_EN__WIDTH                    1
7859 #define HOST_INTF_PCIE_CORE_RST_EN__LINK_REQ_RST_EN__MASK           0x00000008U
7860 #define HOST_INTF_PCIE_CORE_RST_EN__LINK_REQ_RST_EN__READ(src) \
7861                     (((u_int32_t)(src)\
7862                     & 0x00000008U) >> 3)
7863 #define HOST_INTF_PCIE_CORE_RST_EN__LINK_REQ_RST_EN__WRITE(src) \
7864                     (((u_int32_t)(src)\
7865                     << 3) & 0x00000008U)
7866 #define HOST_INTF_PCIE_CORE_RST_EN__LINK_REQ_RST_EN__MODIFY(dst, src) \
7867                     (dst) = ((dst) &\
7868                     ~0x00000008U) | (((u_int32_t)(src) <<\
7869                     3) & 0x00000008U)
7870 #define HOST_INTF_PCIE_CORE_RST_EN__LINK_REQ_RST_EN__VERIFY(src) \
7871                     (!((((u_int32_t)(src)\
7872                     << 3) & ~0x00000008U)))
7873 #define HOST_INTF_PCIE_CORE_RST_EN__LINK_REQ_RST_EN__SET(dst) \
7874                     (dst) = ((dst) &\
7875                     ~0x00000008U) | ((u_int32_t)(1) << 3)
7876 #define HOST_INTF_PCIE_CORE_RST_EN__LINK_REQ_RST_EN__CLR(dst) \
7877                     (dst) = ((dst) &\
7878                     ~0x00000008U) | ((u_int32_t)(0) << 3)
7879 #define HOST_INTF_PCIE_CORE_RST_EN__TYPE                              u_int32_t
7880 #define HOST_INTF_PCIE_CORE_RST_EN__READ                            0x0000000fU
7881 #define HOST_INTF_PCIE_CORE_RST_EN__WRITE                           0x0000000fU
7882
7883 #endif /* __HOST_INTF_PCIE_CORE_RST_EN_MACRO__ */
7884
7885
7886 /* macros for host_intf_reg_block.HOST_INTF_PCIE_CORE_RST_EN */
7887 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_PCIE_CORE_RST_EN__NUM             1
7888
7889 /* macros for BlueprintGlobalNameSpace::HOST_INTF_CLKRUN */
7890 #ifndef __HOST_INTF_CLKRUN_MACRO__
7891 #define __HOST_INTF_CLKRUN_MACRO__
7892
7893 /* macros for field FORCE */
7894 #define HOST_INTF_CLKRUN__FORCE__SHIFT                                        0
7895 #define HOST_INTF_CLKRUN__FORCE__WIDTH                                        1
7896 #define HOST_INTF_CLKRUN__FORCE__MASK                               0x00000001U
7897 #define HOST_INTF_CLKRUN__FORCE__READ(src)       (u_int32_t)(src) & 0x00000001U
7898 #define HOST_INTF_CLKRUN__FORCE__WRITE(src)    ((u_int32_t)(src) & 0x00000001U)
7899 #define HOST_INTF_CLKRUN__FORCE__MODIFY(dst, src) \
7900                     (dst) = ((dst) &\
7901                     ~0x00000001U) | ((u_int32_t)(src) &\
7902                     0x00000001U)
7903 #define HOST_INTF_CLKRUN__FORCE__VERIFY(src) \
7904                     (!(((u_int32_t)(src)\
7905                     & ~0x00000001U)))
7906 #define HOST_INTF_CLKRUN__FORCE__SET(dst) \
7907                     (dst) = ((dst) &\
7908                     ~0x00000001U) | (u_int32_t)(1)
7909 #define HOST_INTF_CLKRUN__FORCE__CLR(dst) \
7910                     (dst) = ((dst) &\
7911                     ~0x00000001U) | (u_int32_t)(0)
7912
7913 /* macros for field CNT */
7914 #define HOST_INTF_CLKRUN__CNT__SHIFT                                          1
7915 #define HOST_INTF_CLKRUN__CNT__WIDTH                                         31
7916 #define HOST_INTF_CLKRUN__CNT__MASK                                 0xfffffffeU
7917 #define HOST_INTF_CLKRUN__CNT__READ(src) \
7918                     (((u_int32_t)(src)\
7919                     & 0xfffffffeU) >> 1)
7920 #define HOST_INTF_CLKRUN__CNT__WRITE(src) \
7921                     (((u_int32_t)(src)\
7922                     << 1) & 0xfffffffeU)
7923 #define HOST_INTF_CLKRUN__CNT__MODIFY(dst, src) \
7924                     (dst) = ((dst) &\
7925                     ~0xfffffffeU) | (((u_int32_t)(src) <<\
7926                     1) & 0xfffffffeU)
7927 #define HOST_INTF_CLKRUN__CNT__VERIFY(src) \
7928                     (!((((u_int32_t)(src)\
7929                     << 1) & ~0xfffffffeU)))
7930 #define HOST_INTF_CLKRUN__TYPE                                        u_int32_t
7931 #define HOST_INTF_CLKRUN__READ                                      0xffffffffU
7932 #define HOST_INTF_CLKRUN__WRITE                                     0xffffffffU
7933
7934 #endif /* __HOST_INTF_CLKRUN_MACRO__ */
7935
7936
7937 /* macros for host_intf_reg_block.HOST_INTF_CLKRUN */
7938 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_CLKRUN__NUM                       1
7939
7940 /* macros for BlueprintGlobalNameSpace::HOST_INTF_EEPROM_STS */
7941 #ifndef __HOST_INTF_EEPROM_STS_MACRO__
7942 #define __HOST_INTF_EEPROM_STS_MACRO__
7943
7944 /* macros for field RD_DATA */
7945 #define HOST_INTF_EEPROM_STS__RD_DATA__SHIFT                                  0
7946 #define HOST_INTF_EEPROM_STS__RD_DATA__WIDTH                                 16
7947 #define HOST_INTF_EEPROM_STS__RD_DATA__MASK                         0x0000ffffU
7948 #define HOST_INTF_EEPROM_STS__RD_DATA__READ(src) (u_int32_t)(src) & 0x0000ffffU
7949
7950 /* macros for field BUSY */
7951 #define HOST_INTF_EEPROM_STS__BUSY__SHIFT                                    16
7952 #define HOST_INTF_EEPROM_STS__BUSY__WIDTH                                     1
7953 #define HOST_INTF_EEPROM_STS__BUSY__MASK                            0x00010000U
7954 #define HOST_INTF_EEPROM_STS__BUSY__READ(src) \
7955                     (((u_int32_t)(src)\
7956                     & 0x00010000U) >> 16)
7957 #define HOST_INTF_EEPROM_STS__BUSY__SET(dst) \
7958                     (dst) = ((dst) &\
7959                     ~0x00010000U) | ((u_int32_t)(1) << 16)
7960 #define HOST_INTF_EEPROM_STS__BUSY__CLR(dst) \
7961                     (dst) = ((dst) &\
7962                     ~0x00010000U) | ((u_int32_t)(0) << 16)
7963
7964 /* macros for field BUSY_ACCESS */
7965 #define HOST_INTF_EEPROM_STS__BUSY_ACCESS__SHIFT                             17
7966 #define HOST_INTF_EEPROM_STS__BUSY_ACCESS__WIDTH                              1
7967 #define HOST_INTF_EEPROM_STS__BUSY_ACCESS__MASK                     0x00020000U
7968 #define HOST_INTF_EEPROM_STS__BUSY_ACCESS__READ(src) \
7969                     (((u_int32_t)(src)\
7970                     & 0x00020000U) >> 17)
7971 #define HOST_INTF_EEPROM_STS__BUSY_ACCESS__SET(dst) \
7972                     (dst) = ((dst) &\
7973                     ~0x00020000U) | ((u_int32_t)(1) << 17)
7974 #define HOST_INTF_EEPROM_STS__BUSY_ACCESS__CLR(dst) \
7975                     (dst) = ((dst) &\
7976                     ~0x00020000U) | ((u_int32_t)(0) << 17)
7977
7978 /* macros for field MASK_ACCESS */
7979 #define HOST_INTF_EEPROM_STS__MASK_ACCESS__SHIFT                             18
7980 #define HOST_INTF_EEPROM_STS__MASK_ACCESS__WIDTH                              1
7981 #define HOST_INTF_EEPROM_STS__MASK_ACCESS__MASK                     0x00040000U
7982 #define HOST_INTF_EEPROM_STS__MASK_ACCESS__READ(src) \
7983                     (((u_int32_t)(src)\
7984                     & 0x00040000U) >> 18)
7985 #define HOST_INTF_EEPROM_STS__MASK_ACCESS__SET(dst) \
7986                     (dst) = ((dst) &\
7987                     ~0x00040000U) | ((u_int32_t)(1) << 18)
7988 #define HOST_INTF_EEPROM_STS__MASK_ACCESS__CLR(dst) \
7989                     (dst) = ((dst) &\
7990                     ~0x00040000U) | ((u_int32_t)(0) << 18)
7991 #define HOST_INTF_EEPROM_STS__TYPE                                    u_int32_t
7992 #define HOST_INTF_EEPROM_STS__READ                                  0x0007ffffU
7993
7994 #endif /* __HOST_INTF_EEPROM_STS_MACRO__ */
7995
7996
7997 /* macros for host_intf_reg_block.HOST_INTF_EEPROM_STS */
7998 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_EEPROM_STS__NUM                   1
7999
8000 /* macros for BlueprintGlobalNameSpace::HOST_INTF_OBS_CTRL */
8001 #ifndef __HOST_INTF_OBS_CTRL_MACRO__
8002 #define __HOST_INTF_OBS_CTRL_MACRO__
8003
8004 /* macros for field OBS_SEL */
8005 #define HOST_INTF_OBS_CTRL__OBS_SEL__SHIFT                                    0
8006 #define HOST_INTF_OBS_CTRL__OBS_SEL__WIDTH                                    4
8007 #define HOST_INTF_OBS_CTRL__OBS_SEL__MASK                           0x0000000fU
8008 #define HOST_INTF_OBS_CTRL__OBS_SEL__READ(src)   (u_int32_t)(src) & 0x0000000fU
8009 #define HOST_INTF_OBS_CTRL__OBS_SEL__WRITE(src) \
8010                     ((u_int32_t)(src)\
8011                     & 0x0000000fU)
8012 #define HOST_INTF_OBS_CTRL__OBS_SEL__MODIFY(dst, src) \
8013                     (dst) = ((dst) &\
8014                     ~0x0000000fU) | ((u_int32_t)(src) &\
8015                     0x0000000fU)
8016 #define HOST_INTF_OBS_CTRL__OBS_SEL__VERIFY(src) \
8017                     (!(((u_int32_t)(src)\
8018                     & ~0x0000000fU)))
8019
8020 /* macros for field ANT_SEL */
8021 #define HOST_INTF_OBS_CTRL__ANT_SEL__SHIFT                                    4
8022 #define HOST_INTF_OBS_CTRL__ANT_SEL__WIDTH                                    2
8023 #define HOST_INTF_OBS_CTRL__ANT_SEL__MASK                           0x00000030U
8024 #define HOST_INTF_OBS_CTRL__ANT_SEL__READ(src) \
8025                     (((u_int32_t)(src)\
8026                     & 0x00000030U) >> 4)
8027 #define HOST_INTF_OBS_CTRL__ANT_SEL__WRITE(src) \
8028                     (((u_int32_t)(src)\
8029                     << 4) & 0x00000030U)
8030 #define HOST_INTF_OBS_CTRL__ANT_SEL__MODIFY(dst, src) \
8031                     (dst) = ((dst) &\
8032                     ~0x00000030U) | (((u_int32_t)(src) <<\
8033                     4) & 0x00000030U)
8034 #define HOST_INTF_OBS_CTRL__ANT_SEL__VERIFY(src) \
8035                     (!((((u_int32_t)(src)\
8036                     << 4) & ~0x00000030U)))
8037
8038 /* macros for field OBS_MODE */
8039 #define HOST_INTF_OBS_CTRL__OBS_MODE__SHIFT                                   6
8040 #define HOST_INTF_OBS_CTRL__OBS_MODE__WIDTH                                   2
8041 #define HOST_INTF_OBS_CTRL__OBS_MODE__MASK                          0x000000c0U
8042 #define HOST_INTF_OBS_CTRL__OBS_MODE__READ(src) \
8043                     (((u_int32_t)(src)\
8044                     & 0x000000c0U) >> 6)
8045 #define HOST_INTF_OBS_CTRL__OBS_MODE__WRITE(src) \
8046                     (((u_int32_t)(src)\
8047                     << 6) & 0x000000c0U)
8048 #define HOST_INTF_OBS_CTRL__OBS_MODE__MODIFY(dst, src) \
8049                     (dst) = ((dst) &\
8050                     ~0x000000c0U) | (((u_int32_t)(src) <<\
8051                     6) & 0x000000c0U)
8052 #define HOST_INTF_OBS_CTRL__OBS_MODE__VERIFY(src) \
8053                     (!((((u_int32_t)(src)\
8054                     << 6) & ~0x000000c0U)))
8055 #define HOST_INTF_OBS_CTRL__TYPE                                      u_int32_t
8056 #define HOST_INTF_OBS_CTRL__READ                                    0x000000ffU
8057 #define HOST_INTF_OBS_CTRL__WRITE                                   0x000000ffU
8058
8059 #endif /* __HOST_INTF_OBS_CTRL_MACRO__ */
8060
8061
8062 /* macros for host_intf_reg_block.HOST_INTF_OBS_CTRL */
8063 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_OBS_CTRL__NUM                     1
8064
8065 /* macros for BlueprintGlobalNameSpace::HOST_INTF_RFSILENT */
8066 #ifndef __HOST_INTF_RFSILENT_MACRO__
8067 #define __HOST_INTF_RFSILENT_MACRO__
8068
8069 /* macros for field FORCE */
8070 #define HOST_INTF_RFSILENT__FORCE__SHIFT                                      0
8071 #define HOST_INTF_RFSILENT__FORCE__WIDTH                                      1
8072 #define HOST_INTF_RFSILENT__FORCE__MASK                             0x00000001U
8073 #define HOST_INTF_RFSILENT__FORCE__READ(src)     (u_int32_t)(src) & 0x00000001U
8074 #define HOST_INTF_RFSILENT__FORCE__WRITE(src)  ((u_int32_t)(src) & 0x00000001U)
8075 #define HOST_INTF_RFSILENT__FORCE__MODIFY(dst, src) \
8076                     (dst) = ((dst) &\
8077                     ~0x00000001U) | ((u_int32_t)(src) &\
8078                     0x00000001U)
8079 #define HOST_INTF_RFSILENT__FORCE__VERIFY(src) \
8080                     (!(((u_int32_t)(src)\
8081                     & ~0x00000001U)))
8082 #define HOST_INTF_RFSILENT__FORCE__SET(dst) \
8083                     (dst) = ((dst) &\
8084                     ~0x00000001U) | (u_int32_t)(1)
8085 #define HOST_INTF_RFSILENT__FORCE__CLR(dst) \
8086                     (dst) = ((dst) &\
8087                     ~0x00000001U) | (u_int32_t)(0)
8088
8089 /* macros for field INVERT */
8090 #define HOST_INTF_RFSILENT__INVERT__SHIFT                                     1
8091 #define HOST_INTF_RFSILENT__INVERT__WIDTH                                     1
8092 #define HOST_INTF_RFSILENT__INVERT__MASK                            0x00000002U
8093 #define HOST_INTF_RFSILENT__INVERT__READ(src) \
8094                     (((u_int32_t)(src)\
8095                     & 0x00000002U) >> 1)
8096 #define HOST_INTF_RFSILENT__INVERT__WRITE(src) \
8097                     (((u_int32_t)(src)\
8098                     << 1) & 0x00000002U)
8099 #define HOST_INTF_RFSILENT__INVERT__MODIFY(dst, src) \
8100                     (dst) = ((dst) &\
8101                     ~0x00000002U) | (((u_int32_t)(src) <<\
8102                     1) & 0x00000002U)
8103 #define HOST_INTF_RFSILENT__INVERT__VERIFY(src) \
8104                     (!((((u_int32_t)(src)\
8105                     << 1) & ~0x00000002U)))
8106 #define HOST_INTF_RFSILENT__INVERT__SET(dst) \
8107                     (dst) = ((dst) &\
8108                     ~0x00000002U) | ((u_int32_t)(1) << 1)
8109 #define HOST_INTF_RFSILENT__INVERT__CLR(dst) \
8110                     (dst) = ((dst) &\
8111                     ~0x00000002U) | ((u_int32_t)(0) << 1)
8112
8113 /* macros for field RTC_RESET_INVERT */
8114 #define HOST_INTF_RFSILENT__RTC_RESET_INVERT__SHIFT                           2
8115 #define HOST_INTF_RFSILENT__RTC_RESET_INVERT__WIDTH                           1
8116 #define HOST_INTF_RFSILENT__RTC_RESET_INVERT__MASK                  0x00000004U
8117 #define HOST_INTF_RFSILENT__RTC_RESET_INVERT__READ(src) \
8118                     (((u_int32_t)(src)\
8119                     & 0x00000004U) >> 2)
8120 #define HOST_INTF_RFSILENT__RTC_RESET_INVERT__WRITE(src) \
8121                     (((u_int32_t)(src)\
8122                     << 2) & 0x00000004U)
8123 #define HOST_INTF_RFSILENT__RTC_RESET_INVERT__MODIFY(dst, src) \
8124                     (dst) = ((dst) &\
8125                     ~0x00000004U) | (((u_int32_t)(src) <<\
8126                     2) & 0x00000004U)
8127 #define HOST_INTF_RFSILENT__RTC_RESET_INVERT__VERIFY(src) \
8128                     (!((((u_int32_t)(src)\
8129                     << 2) & ~0x00000004U)))
8130 #define HOST_INTF_RFSILENT__RTC_RESET_INVERT__SET(dst) \
8131                     (dst) = ((dst) &\
8132                     ~0x00000004U) | ((u_int32_t)(1) << 2)
8133 #define HOST_INTF_RFSILENT__RTC_RESET_INVERT__CLR(dst) \
8134                     (dst) = ((dst) &\
8135                     ~0x00000004U) | ((u_int32_t)(0) << 2)
8136 #define HOST_INTF_RFSILENT__TYPE                                      u_int32_t
8137 #define HOST_INTF_RFSILENT__READ                                    0x00000007U
8138 #define HOST_INTF_RFSILENT__WRITE                                   0x00000007U
8139
8140 #endif /* __HOST_INTF_RFSILENT_MACRO__ */
8141
8142
8143 /* macros for host_intf_reg_block.HOST_INTF_RFSILENT */
8144 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_RFSILENT__NUM                     1
8145
8146 /* macros for BlueprintGlobalNameSpace::HOST_INTF_GPIO_PDPU */
8147 #ifndef __HOST_INTF_GPIO_PDPU_MACRO__
8148 #define __HOST_INTF_GPIO_PDPU_MACRO__
8149
8150 /* macros for field INT */
8151 #define HOST_INTF_GPIO_PDPU__INT__SHIFT                                       0
8152 #define HOST_INTF_GPIO_PDPU__INT__WIDTH                                      32
8153 #define HOST_INTF_GPIO_PDPU__INT__MASK                              0xffffffffU
8154 #define HOST_INTF_GPIO_PDPU__INT__READ(src)      (u_int32_t)(src) & 0xffffffffU
8155 #define HOST_INTF_GPIO_PDPU__INT__WRITE(src)   ((u_int32_t)(src) & 0xffffffffU)
8156 #define HOST_INTF_GPIO_PDPU__INT__MODIFY(dst, src) \
8157                     (dst) = ((dst) &\
8158                     ~0xffffffffU) | ((u_int32_t)(src) &\
8159                     0xffffffffU)
8160 #define HOST_INTF_GPIO_PDPU__INT__VERIFY(src) \
8161                     (!(((u_int32_t)(src)\
8162                     & ~0xffffffffU)))
8163 #define HOST_INTF_GPIO_PDPU__TYPE                                     u_int32_t
8164 #define HOST_INTF_GPIO_PDPU__READ                                   0xffffffffU
8165 #define HOST_INTF_GPIO_PDPU__WRITE                                  0xffffffffU
8166
8167 #endif /* __HOST_INTF_GPIO_PDPU_MACRO__ */
8168
8169
8170 /* macros for host_intf_reg_block.HOST_INTF_GPIO_PDPU */
8171 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_GPIO_PDPU__NUM                    1
8172
8173 /* macros for BlueprintGlobalNameSpace::HOST_INTF_GPIO_PDPU1 */
8174 #ifndef __HOST_INTF_GPIO_PDPU1_MACRO__
8175 #define __HOST_INTF_GPIO_PDPU1_MACRO__
8176
8177 /* macros for field INT */
8178 #define HOST_INTF_GPIO_PDPU1__INT__SHIFT                                      0
8179 #define HOST_INTF_GPIO_PDPU1__INT__WIDTH                                      2
8180 #define HOST_INTF_GPIO_PDPU1__INT__MASK                             0x00000003U
8181 #define HOST_INTF_GPIO_PDPU1__INT__READ(src)     (u_int32_t)(src) & 0x00000003U
8182 #define HOST_INTF_GPIO_PDPU1__INT__WRITE(src)  ((u_int32_t)(src) & 0x00000003U)
8183 #define HOST_INTF_GPIO_PDPU1__INT__MODIFY(dst, src) \
8184                     (dst) = ((dst) &\
8185                     ~0x00000003U) | ((u_int32_t)(src) &\
8186                     0x00000003U)
8187 #define HOST_INTF_GPIO_PDPU1__INT__VERIFY(src) \
8188                     (!(((u_int32_t)(src)\
8189                     & ~0x00000003U)))
8190 #define HOST_INTF_GPIO_PDPU1__TYPE                                    u_int32_t
8191 #define HOST_INTF_GPIO_PDPU1__READ                                  0x00000003U
8192 #define HOST_INTF_GPIO_PDPU1__WRITE                                 0x00000003U
8193
8194 #endif /* __HOST_INTF_GPIO_PDPU1_MACRO__ */
8195
8196
8197 /* macros for host_intf_reg_block.HOST_INTF_GPIO_PDPU1 */
8198 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_GPIO_PDPU1__NUM                   1
8199
8200 /* macros for BlueprintGlobalNameSpace::HOST_INTF_GPIO_DS */
8201 #ifndef __HOST_INTF_GPIO_DS_MACRO__
8202 #define __HOST_INTF_GPIO_DS_MACRO__
8203
8204 /* macros for field INT */
8205 #define HOST_INTF_GPIO_DS__INT__SHIFT                                         0
8206 #define HOST_INTF_GPIO_DS__INT__WIDTH                                        32
8207 #define HOST_INTF_GPIO_DS__INT__MASK                                0xffffffffU
8208 #define HOST_INTF_GPIO_DS__INT__READ(src)        (u_int32_t)(src) & 0xffffffffU
8209 #define HOST_INTF_GPIO_DS__INT__WRITE(src)     ((u_int32_t)(src) & 0xffffffffU)
8210 #define HOST_INTF_GPIO_DS__INT__MODIFY(dst, src) \
8211                     (dst) = ((dst) &\
8212                     ~0xffffffffU) | ((u_int32_t)(src) &\
8213                     0xffffffffU)
8214 #define HOST_INTF_GPIO_DS__INT__VERIFY(src) \
8215                     (!(((u_int32_t)(src)\
8216                     & ~0xffffffffU)))
8217 #define HOST_INTF_GPIO_DS__TYPE                                       u_int32_t
8218 #define HOST_INTF_GPIO_DS__READ                                     0xffffffffU
8219 #define HOST_INTF_GPIO_DS__WRITE                                    0xffffffffU
8220
8221 #endif /* __HOST_INTF_GPIO_DS_MACRO__ */
8222
8223
8224 /* macros for host_intf_reg_block.HOST_INTF_GPIO_DS */
8225 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_GPIO_DS__NUM                      1
8226
8227 /* macros for BlueprintGlobalNameSpace::HOST_INTF_GPIO_DS1 */
8228 #ifndef __HOST_INTF_GPIO_DS1_MACRO__
8229 #define __HOST_INTF_GPIO_DS1_MACRO__
8230
8231 /* macros for field INT */
8232 #define HOST_INTF_GPIO_DS1__INT__SHIFT                                        0
8233 #define HOST_INTF_GPIO_DS1__INT__WIDTH                                        2
8234 #define HOST_INTF_GPIO_DS1__INT__MASK                               0x00000003U
8235 #define HOST_INTF_GPIO_DS1__INT__READ(src)       (u_int32_t)(src) & 0x00000003U
8236 #define HOST_INTF_GPIO_DS1__INT__WRITE(src)    ((u_int32_t)(src) & 0x00000003U)
8237 #define HOST_INTF_GPIO_DS1__INT__MODIFY(dst, src) \
8238                     (dst) = ((dst) &\
8239                     ~0x00000003U) | ((u_int32_t)(src) &\
8240                     0x00000003U)
8241 #define HOST_INTF_GPIO_DS1__INT__VERIFY(src) \
8242                     (!(((u_int32_t)(src)\
8243                     & ~0x00000003U)))
8244 #define HOST_INTF_GPIO_DS1__TYPE                                      u_int32_t
8245 #define HOST_INTF_GPIO_DS1__READ                                    0x00000003U
8246 #define HOST_INTF_GPIO_DS1__WRITE                                   0x00000003U
8247
8248 #endif /* __HOST_INTF_GPIO_DS1_MACRO__ */
8249
8250
8251 /* macros for host_intf_reg_block.HOST_INTF_GPIO_DS1 */
8252 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_GPIO_DS1__NUM                     1
8253
8254 /* macros for BlueprintGlobalNameSpace::HOST_INTF_MISC */
8255 #ifndef __HOST_INTF_MISC_MACRO__
8256 #define __HOST_INTF_MISC_MACRO__
8257
8258 /* macros for field AT_SPEED_EN */
8259 #define HOST_INTF_MISC__AT_SPEED_EN__SHIFT                                    0
8260 #define HOST_INTF_MISC__AT_SPEED_EN__WIDTH                                    1
8261 #define HOST_INTF_MISC__AT_SPEED_EN__MASK                           0x00000001U
8262 #define HOST_INTF_MISC__AT_SPEED_EN__READ(src)   (u_int32_t)(src) & 0x00000001U
8263 #define HOST_INTF_MISC__AT_SPEED_EN__WRITE(src) \
8264                     ((u_int32_t)(src)\
8265                     & 0x00000001U)
8266 #define HOST_INTF_MISC__AT_SPEED_EN__MODIFY(dst, src) \
8267                     (dst) = ((dst) &\
8268                     ~0x00000001U) | ((u_int32_t)(src) &\
8269                     0x00000001U)
8270 #define HOST_INTF_MISC__AT_SPEED_EN__VERIFY(src) \
8271                     (!(((u_int32_t)(src)\
8272                     & ~0x00000001U)))
8273 #define HOST_INTF_MISC__AT_SPEED_EN__SET(dst) \
8274                     (dst) = ((dst) &\
8275                     ~0x00000001U) | (u_int32_t)(1)
8276 #define HOST_INTF_MISC__AT_SPEED_EN__CLR(dst) \
8277                     (dst) = ((dst) &\
8278                     ~0x00000001U) | (u_int32_t)(0)
8279
8280 /* macros for field OTP_DEBUG_MODE_SEL */
8281 #define HOST_INTF_MISC__OTP_DEBUG_MODE_SEL__SHIFT                             1
8282 #define HOST_INTF_MISC__OTP_DEBUG_MODE_SEL__WIDTH                             1
8283 #define HOST_INTF_MISC__OTP_DEBUG_MODE_SEL__MASK                    0x00000002U
8284 #define HOST_INTF_MISC__OTP_DEBUG_MODE_SEL__READ(src) \
8285                     (((u_int32_t)(src)\
8286                     & 0x00000002U) >> 1)
8287 #define HOST_INTF_MISC__OTP_DEBUG_MODE_SEL__WRITE(src) \
8288                     (((u_int32_t)(src)\
8289                     << 1) & 0x00000002U)
8290 #define HOST_INTF_MISC__OTP_DEBUG_MODE_SEL__MODIFY(dst, src) \
8291                     (dst) = ((dst) &\
8292                     ~0x00000002U) | (((u_int32_t)(src) <<\
8293                     1) & 0x00000002U)
8294 #define HOST_INTF_MISC__OTP_DEBUG_MODE_SEL__VERIFY(src) \
8295                     (!((((u_int32_t)(src)\
8296                     << 1) & ~0x00000002U)))
8297 #define HOST_INTF_MISC__OTP_DEBUG_MODE_SEL__SET(dst) \
8298                     (dst) = ((dst) &\
8299                     ~0x00000002U) | ((u_int32_t)(1) << 1)
8300 #define HOST_INTF_MISC__OTP_DEBUG_MODE_SEL__CLR(dst) \
8301                     (dst) = ((dst) &\
8302                     ~0x00000002U) | ((u_int32_t)(0) << 1)
8303
8304 /* macros for field OTP_DEBUG_EFUSE_MEM_SEL */
8305 #define HOST_INTF_MISC__OTP_DEBUG_EFUSE_MEM_SEL__SHIFT                        2
8306 #define HOST_INTF_MISC__OTP_DEBUG_EFUSE_MEM_SEL__WIDTH                        1
8307 #define HOST_INTF_MISC__OTP_DEBUG_EFUSE_MEM_SEL__MASK               0x00000004U
8308 #define HOST_INTF_MISC__OTP_DEBUG_EFUSE_MEM_SEL__READ(src) \
8309                     (((u_int32_t)(src)\
8310                     & 0x00000004U) >> 2)
8311 #define HOST_INTF_MISC__OTP_DEBUG_EFUSE_MEM_SEL__WRITE(src) \
8312                     (((u_int32_t)(src)\
8313                     << 2) & 0x00000004U)
8314 #define HOST_INTF_MISC__OTP_DEBUG_EFUSE_MEM_SEL__MODIFY(dst, src) \
8315                     (dst) = ((dst) &\
8316                     ~0x00000004U) | (((u_int32_t)(src) <<\
8317                     2) & 0x00000004U)
8318 #define HOST_INTF_MISC__OTP_DEBUG_EFUSE_MEM_SEL__VERIFY(src) \
8319                     (!((((u_int32_t)(src)\
8320                     << 2) & ~0x00000004U)))
8321 #define HOST_INTF_MISC__OTP_DEBUG_EFUSE_MEM_SEL__SET(dst) \
8322                     (dst) = ((dst) &\
8323                     ~0x00000004U) | ((u_int32_t)(1) << 2)
8324 #define HOST_INTF_MISC__OTP_DEBUG_EFUSE_MEM_SEL__CLR(dst) \
8325                     (dst) = ((dst) &\
8326                     ~0x00000004U) | ((u_int32_t)(0) << 2)
8327 #define HOST_INTF_MISC__TYPE                                          u_int32_t
8328 #define HOST_INTF_MISC__READ                                        0x00000007U
8329 #define HOST_INTF_MISC__WRITE                                       0x00000007U
8330
8331 #endif /* __HOST_INTF_MISC_MACRO__ */
8332
8333
8334 /* macros for host_intf_reg_block.HOST_INTF_MISC */
8335 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_MISC__NUM                         1
8336
8337 /* macros for BlueprintGlobalNameSpace::HOST_INTF_PCIE_MSI */
8338 #ifndef __HOST_INTF_PCIE_MSI_MACRO__
8339 #define __HOST_INTF_PCIE_MSI_MACRO__
8340
8341 /* macros for field INT_EN */
8342 #define HOST_INTF_PCIE_MSI__INT_EN__SHIFT                                     0
8343 #define HOST_INTF_PCIE_MSI__INT_EN__WIDTH                                     1
8344 #define HOST_INTF_PCIE_MSI__INT_EN__MASK                            0x00000001U
8345 #define HOST_INTF_PCIE_MSI__INT_EN__READ(src)    (u_int32_t)(src) & 0x00000001U
8346 #define HOST_INTF_PCIE_MSI__INT_EN__WRITE(src) ((u_int32_t)(src) & 0x00000001U)
8347 #define HOST_INTF_PCIE_MSI__INT_EN__MODIFY(dst, src) \
8348                     (dst) = ((dst) &\
8349                     ~0x00000001U) | ((u_int32_t)(src) &\
8350                     0x00000001U)
8351 #define HOST_INTF_PCIE_MSI__INT_EN__VERIFY(src) \
8352                     (!(((u_int32_t)(src)\
8353                     & ~0x00000001U)))
8354 #define HOST_INTF_PCIE_MSI__INT_EN__SET(dst) \
8355                     (dst) = ((dst) &\
8356                     ~0x00000001U) | (u_int32_t)(1)
8357 #define HOST_INTF_PCIE_MSI__INT_EN__CLR(dst) \
8358                     (dst) = ((dst) &\
8359                     ~0x00000001U) | (u_int32_t)(0)
8360
8361 /* macros for field MULTI_MSI */
8362 #define HOST_INTF_PCIE_MSI__MULTI_MSI__SHIFT                                  1
8363 #define HOST_INTF_PCIE_MSI__MULTI_MSI__WIDTH                                  8
8364 #define HOST_INTF_PCIE_MSI__MULTI_MSI__MASK                         0x000001feU
8365 #define HOST_INTF_PCIE_MSI__MULTI_MSI__READ(src) \
8366                     (((u_int32_t)(src)\
8367                     & 0x000001feU) >> 1)
8368 #define HOST_INTF_PCIE_MSI__MULTI_MSI__WRITE(src) \
8369                     (((u_int32_t)(src)\
8370                     << 1) & 0x000001feU)
8371 #define HOST_INTF_PCIE_MSI__MULTI_MSI__MODIFY(dst, src) \
8372                     (dst) = ((dst) &\
8373                     ~0x000001feU) | (((u_int32_t)(src) <<\
8374                     1) & 0x000001feU)
8375 #define HOST_INTF_PCIE_MSI__MULTI_MSI__VERIFY(src) \
8376                     (!((((u_int32_t)(src)\
8377                     << 1) & ~0x000001feU)))
8378
8379 /* macros for field INT_PENDING_ADDR */
8380 #define HOST_INTF_PCIE_MSI__INT_PENDING_ADDR__SHIFT                           9
8381 #define HOST_INTF_PCIE_MSI__INT_PENDING_ADDR__WIDTH                          16
8382 #define HOST_INTF_PCIE_MSI__INT_PENDING_ADDR__MASK                  0x01fffe00U
8383 #define HOST_INTF_PCIE_MSI__INT_PENDING_ADDR__READ(src) \
8384                     (((u_int32_t)(src)\
8385                     & 0x01fffe00U) >> 9)
8386 #define HOST_INTF_PCIE_MSI__INT_PENDING_ADDR__WRITE(src) \
8387                     (((u_int32_t)(src)\
8388                     << 9) & 0x01fffe00U)
8389 #define HOST_INTF_PCIE_MSI__INT_PENDING_ADDR__MODIFY(dst, src) \
8390                     (dst) = ((dst) &\
8391                     ~0x01fffe00U) | (((u_int32_t)(src) <<\
8392                     9) & 0x01fffe00U)
8393 #define HOST_INTF_PCIE_MSI__INT_PENDING_ADDR__VERIFY(src) \
8394                     (!((((u_int32_t)(src)\
8395                     << 9) & ~0x01fffe00U)))
8396
8397 /* macros for field HW_DBI_WR_EN */
8398 #define HOST_INTF_PCIE_MSI__HW_DBI_WR_EN__SHIFT                              25
8399 #define HOST_INTF_PCIE_MSI__HW_DBI_WR_EN__WIDTH                               1
8400 #define HOST_INTF_PCIE_MSI__HW_DBI_WR_EN__MASK                      0x02000000U
8401 #define HOST_INTF_PCIE_MSI__HW_DBI_WR_EN__READ(src) \
8402                     (((u_int32_t)(src)\
8403                     & 0x02000000U) >> 25)
8404 #define HOST_INTF_PCIE_MSI__HW_DBI_WR_EN__WRITE(src) \
8405                     (((u_int32_t)(src)\
8406                     << 25) & 0x02000000U)
8407 #define HOST_INTF_PCIE_MSI__HW_DBI_WR_EN__MODIFY(dst, src) \
8408                     (dst) = ((dst) &\
8409                     ~0x02000000U) | (((u_int32_t)(src) <<\
8410                     25) & 0x02000000U)
8411 #define HOST_INTF_PCIE_MSI__HW_DBI_WR_EN__VERIFY(src) \
8412                     (!((((u_int32_t)(src)\
8413                     << 25) & ~0x02000000U)))
8414 #define HOST_INTF_PCIE_MSI__HW_DBI_WR_EN__SET(dst) \
8415                     (dst) = ((dst) &\
8416                     ~0x02000000U) | ((u_int32_t)(1) << 25)
8417 #define HOST_INTF_PCIE_MSI__HW_DBI_WR_EN__CLR(dst) \
8418                     (dst) = ((dst) &\
8419                     ~0x02000000U) | ((u_int32_t)(0) << 25)
8420
8421 /* macros for field IRQ_PENDING */
8422 #define HOST_INTF_PCIE_MSI__IRQ_PENDING__SHIFT                               26
8423 #define HOST_INTF_PCIE_MSI__IRQ_PENDING__WIDTH                                4
8424 #define HOST_INTF_PCIE_MSI__IRQ_PENDING__MASK                       0x3c000000U
8425 #define HOST_INTF_PCIE_MSI__IRQ_PENDING__READ(src) \
8426                     (((u_int32_t)(src)\
8427                     & 0x3c000000U) >> 26)
8428 #define HOST_INTF_PCIE_MSI__TYPE                                      u_int32_t
8429 #define HOST_INTF_PCIE_MSI__READ                                    0x3fffffffU
8430 #define HOST_INTF_PCIE_MSI__WRITE                                   0x3fffffffU
8431
8432 #endif /* __HOST_INTF_PCIE_MSI_MACRO__ */
8433
8434
8435 /* macros for host_intf_reg_block.HOST_INTF_PCIE_MSI */
8436 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_PCIE_MSI__NUM                     1
8437
8438 /* macros for BlueprintGlobalNameSpace::HOST_INTF_PCIE_PHY_LATENCY_NFTS_ADJ */
8439 #ifndef __HOST_INTF_PCIE_PHY_LATENCY_NFTS_ADJ_MACRO__
8440 #define __HOST_INTF_PCIE_PHY_LATENCY_NFTS_ADJ_MACRO__
8441
8442 /* macros for field DATA */
8443 #define HOST_INTF_PCIE_PHY_LATENCY_NFTS_ADJ__DATA__SHIFT                      0
8444 #define HOST_INTF_PCIE_PHY_LATENCY_NFTS_ADJ__DATA__WIDTH                     24
8445 #define HOST_INTF_PCIE_PHY_LATENCY_NFTS_ADJ__DATA__MASK             0x00ffffffU
8446 #define HOST_INTF_PCIE_PHY_LATENCY_NFTS_ADJ__DATA__READ(src) \
8447                     (u_int32_t)(src)\
8448                     & 0x00ffffffU
8449 #define HOST_INTF_PCIE_PHY_LATENCY_NFTS_ADJ__DATA__WRITE(src) \
8450                     ((u_int32_t)(src)\
8451                     & 0x00ffffffU)
8452 #define HOST_INTF_PCIE_PHY_LATENCY_NFTS_ADJ__DATA__MODIFY(dst, src) \
8453                     (dst) = ((dst) &\
8454                     ~0x00ffffffU) | ((u_int32_t)(src) &\
8455                     0x00ffffffU)
8456 #define HOST_INTF_PCIE_PHY_LATENCY_NFTS_ADJ__DATA__VERIFY(src) \
8457                     (!(((u_int32_t)(src)\
8458                     & ~0x00ffffffU)))
8459 #define HOST_INTF_PCIE_PHY_LATENCY_NFTS_ADJ__TYPE                     u_int32_t
8460 #define HOST_INTF_PCIE_PHY_LATENCY_NFTS_ADJ__READ                   0x00ffffffU
8461 #define HOST_INTF_PCIE_PHY_LATENCY_NFTS_ADJ__WRITE                  0x00ffffffU
8462
8463 #endif /* __HOST_INTF_PCIE_PHY_LATENCY_NFTS_ADJ_MACRO__ */
8464
8465
8466 /* macros for host_intf_reg_block.HOST_INTF_PCIE_PHY_LATENCY_NFTS_ADJ */
8467 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_PCIE_PHY_LATENCY_NFTS_ADJ__NUM    1
8468
8469 /* macros for BlueprintGlobalNameSpace::HOST_INTF_MAC_TDMA_CCA_CNTL */
8470 #ifndef __HOST_INTF_MAC_TDMA_CCA_CNTL_MACRO__
8471 #define __HOST_INTF_MAC_TDMA_CCA_CNTL_MACRO__
8472
8473 /* macros for field DATA */
8474 #define HOST_INTF_MAC_TDMA_CCA_CNTL__DATA__SHIFT                              0
8475 #define HOST_INTF_MAC_TDMA_CCA_CNTL__DATA__WIDTH                              2
8476 #define HOST_INTF_MAC_TDMA_CCA_CNTL__DATA__MASK                     0x00000003U
8477 #define HOST_INTF_MAC_TDMA_CCA_CNTL__DATA__READ(src) \
8478                     (u_int32_t)(src)\
8479                     & 0x00000003U
8480 #define HOST_INTF_MAC_TDMA_CCA_CNTL__DATA__WRITE(src) \
8481                     ((u_int32_t)(src)\
8482                     & 0x00000003U)
8483 #define HOST_INTF_MAC_TDMA_CCA_CNTL__DATA__MODIFY(dst, src) \
8484                     (dst) = ((dst) &\
8485                     ~0x00000003U) | ((u_int32_t)(src) &\
8486                     0x00000003U)
8487 #define HOST_INTF_MAC_TDMA_CCA_CNTL__DATA__VERIFY(src) \
8488                     (!(((u_int32_t)(src)\
8489                     & ~0x00000003U)))
8490 #define HOST_INTF_MAC_TDMA_CCA_CNTL__TYPE                             u_int32_t
8491 #define HOST_INTF_MAC_TDMA_CCA_CNTL__READ                           0x00000003U
8492 #define HOST_INTF_MAC_TDMA_CCA_CNTL__WRITE                          0x00000003U
8493
8494 #endif /* __HOST_INTF_MAC_TDMA_CCA_CNTL_MACRO__ */
8495
8496
8497 /* macros for host_intf_reg_block.HOST_INTF_MAC_TDMA_CCA_CNTL */
8498 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_MAC_TDMA_CCA_CNTL__NUM            1
8499
8500 /* macros for BlueprintGlobalNameSpace::HOST_INTF_MAC_TXAPSYNC */
8501 #ifndef __HOST_INTF_MAC_TXAPSYNC_MACRO__
8502 #define __HOST_INTF_MAC_TXAPSYNC_MACRO__
8503
8504 /* macros for field ENABLE */
8505 #define HOST_INTF_MAC_TXAPSYNC__ENABLE__SHIFT                                 0
8506 #define HOST_INTF_MAC_TXAPSYNC__ENABLE__WIDTH                                 1
8507 #define HOST_INTF_MAC_TXAPSYNC__ENABLE__MASK                        0x00000001U
8508 #define HOST_INTF_MAC_TXAPSYNC__ENABLE__READ(src) \
8509                     (u_int32_t)(src)\
8510                     & 0x00000001U
8511 #define HOST_INTF_MAC_TXAPSYNC__ENABLE__WRITE(src) \
8512                     ((u_int32_t)(src)\
8513                     & 0x00000001U)
8514 #define HOST_INTF_MAC_TXAPSYNC__ENABLE__MODIFY(dst, src) \
8515                     (dst) = ((dst) &\
8516                     ~0x00000001U) | ((u_int32_t)(src) &\
8517                     0x00000001U)
8518 #define HOST_INTF_MAC_TXAPSYNC__ENABLE__VERIFY(src) \
8519                     (!(((u_int32_t)(src)\
8520                     & ~0x00000001U)))
8521 #define HOST_INTF_MAC_TXAPSYNC__ENABLE__SET(dst) \
8522                     (dst) = ((dst) &\
8523                     ~0x00000001U) | (u_int32_t)(1)
8524 #define HOST_INTF_MAC_TXAPSYNC__ENABLE__CLR(dst) \
8525                     (dst) = ((dst) &\
8526                     ~0x00000001U) | (u_int32_t)(0)
8527 #define HOST_INTF_MAC_TXAPSYNC__TYPE                                  u_int32_t
8528 #define HOST_INTF_MAC_TXAPSYNC__READ                                0x00000001U
8529 #define HOST_INTF_MAC_TXAPSYNC__WRITE                               0x00000001U
8530
8531 #endif /* __HOST_INTF_MAC_TXAPSYNC_MACRO__ */
8532
8533
8534 /* macros for host_intf_reg_block.HOST_INTF_MAC_TXAPSYNC */
8535 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_MAC_TXAPSYNC__NUM                 1
8536
8537 /* macros for BlueprintGlobalNameSpace::HOST_INTF_MAC_TXSYNC_INITIAL_SYNC_TMR */
8538 #ifndef __HOST_INTF_MAC_TXSYNC_INITIAL_SYNC_TMR_MACRO__
8539 #define __HOST_INTF_MAC_TXSYNC_INITIAL_SYNC_TMR_MACRO__
8540
8541 /* macros for field DATA */
8542 #define HOST_INTF_MAC_TXSYNC_INITIAL_SYNC_TMR__DATA__SHIFT                    0
8543 #define HOST_INTF_MAC_TXSYNC_INITIAL_SYNC_TMR__DATA__WIDTH                   16
8544 #define HOST_INTF_MAC_TXSYNC_INITIAL_SYNC_TMR__DATA__MASK           0x0000ffffU
8545 #define HOST_INTF_MAC_TXSYNC_INITIAL_SYNC_TMR__DATA__READ(src) \
8546                     (u_int32_t)(src)\
8547                     & 0x0000ffffU
8548 #define HOST_INTF_MAC_TXSYNC_INITIAL_SYNC_TMR__DATA__WRITE(src) \
8549                     ((u_int32_t)(src)\
8550                     & 0x0000ffffU)
8551 #define HOST_INTF_MAC_TXSYNC_INITIAL_SYNC_TMR__DATA__MODIFY(dst, src) \
8552                     (dst) = ((dst) &\
8553                     ~0x0000ffffU) | ((u_int32_t)(src) &\
8554                     0x0000ffffU)
8555 #define HOST_INTF_MAC_TXSYNC_INITIAL_SYNC_TMR__DATA__VERIFY(src) \
8556                     (!(((u_int32_t)(src)\
8557                     & ~0x0000ffffU)))
8558 #define HOST_INTF_MAC_TXSYNC_INITIAL_SYNC_TMR__TYPE                   u_int32_t
8559 #define HOST_INTF_MAC_TXSYNC_INITIAL_SYNC_TMR__READ                 0x0000ffffU
8560 #define HOST_INTF_MAC_TXSYNC_INITIAL_SYNC_TMR__WRITE                0x0000ffffU
8561
8562 #endif /* __HOST_INTF_MAC_TXSYNC_INITIAL_SYNC_TMR_MACRO__ */
8563
8564
8565 /* macros for host_intf_reg_block.HOST_INTF_MAC_TXSYNC_INITIAL_SYNC_TMR */
8566 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_MAC_TXSYNC_INITIAL_SYNC_TMR__NUM  1
8567
8568 /* macros for BlueprintGlobalNameSpace::HOST_INTF_INTR_PRIORITY_SYNC_CAUSE */
8569 #ifndef __HOST_INTF_INTR_PRIORITY_SYNC_CAUSE_MACRO__
8570 #define __HOST_INTF_INTR_PRIORITY_SYNC_CAUSE_MACRO__
8571
8572 /* macros for field DATA */
8573 #define HOST_INTF_INTR_PRIORITY_SYNC_CAUSE__DATA__SHIFT                       0
8574 #define HOST_INTF_INTR_PRIORITY_SYNC_CAUSE__DATA__WIDTH                       3
8575 #define HOST_INTF_INTR_PRIORITY_SYNC_CAUSE__DATA__MASK              0x00000007U
8576 #define HOST_INTF_INTR_PRIORITY_SYNC_CAUSE__DATA__READ(src) \
8577                     (u_int32_t)(src)\
8578                     & 0x00000007U
8579 #define HOST_INTF_INTR_PRIORITY_SYNC_CAUSE__DATA__WRITE(src) \
8580                     ((u_int32_t)(src)\
8581                     & 0x00000007U)
8582 #define HOST_INTF_INTR_PRIORITY_SYNC_CAUSE__DATA__MODIFY(dst, src) \
8583                     (dst) = ((dst) &\
8584                     ~0x00000007U) | ((u_int32_t)(src) &\
8585                     0x00000007U)
8586 #define HOST_INTF_INTR_PRIORITY_SYNC_CAUSE__DATA__VERIFY(src) \
8587                     (!(((u_int32_t)(src)\
8588                     & ~0x00000007U)))
8589 #define HOST_INTF_INTR_PRIORITY_SYNC_CAUSE__TYPE                      u_int32_t
8590 #define HOST_INTF_INTR_PRIORITY_SYNC_CAUSE__READ                    0x00000007U
8591 #define HOST_INTF_INTR_PRIORITY_SYNC_CAUSE__WRITE                   0x00000007U
8592
8593 #endif /* __HOST_INTF_INTR_PRIORITY_SYNC_CAUSE_MACRO__ */
8594
8595
8596 /* macros for host_intf_reg_block.HOST_INTF_INTR_PRIORITY_SYNC_CAUSE */
8597 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_INTR_PRIORITY_SYNC_CAUSE__NUM     1
8598
8599 /* macros for BlueprintGlobalNameSpace::HOST_INTF_INTR_PRIORITY_SYNC_ENABLE */
8600 #ifndef __HOST_INTF_INTR_PRIORITY_SYNC_ENABLE_MACRO__
8601 #define __HOST_INTF_INTR_PRIORITY_SYNC_ENABLE_MACRO__
8602
8603 /* macros for field DATA */
8604 #define HOST_INTF_INTR_PRIORITY_SYNC_ENABLE__DATA__SHIFT                      0
8605 #define HOST_INTF_INTR_PRIORITY_SYNC_ENABLE__DATA__WIDTH                      3
8606 #define HOST_INTF_INTR_PRIORITY_SYNC_ENABLE__DATA__MASK             0x00000007U
8607 #define HOST_INTF_INTR_PRIORITY_SYNC_ENABLE__DATA__READ(src) \
8608                     (u_int32_t)(src)\
8609                     & 0x00000007U
8610 #define HOST_INTF_INTR_PRIORITY_SYNC_ENABLE__DATA__WRITE(src) \
8611                     ((u_int32_t)(src)\
8612                     & 0x00000007U)
8613 #define HOST_INTF_INTR_PRIORITY_SYNC_ENABLE__DATA__MODIFY(dst, src) \
8614                     (dst) = ((dst) &\
8615                     ~0x00000007U) | ((u_int32_t)(src) &\
8616                     0x00000007U)
8617 #define HOST_INTF_INTR_PRIORITY_SYNC_ENABLE__DATA__VERIFY(src) \
8618                     (!(((u_int32_t)(src)\
8619                     & ~0x00000007U)))
8620 #define HOST_INTF_INTR_PRIORITY_SYNC_ENABLE__TYPE                     u_int32_t
8621 #define HOST_INTF_INTR_PRIORITY_SYNC_ENABLE__READ                   0x00000007U
8622 #define HOST_INTF_INTR_PRIORITY_SYNC_ENABLE__WRITE                  0x00000007U
8623
8624 #endif /* __HOST_INTF_INTR_PRIORITY_SYNC_ENABLE_MACRO__ */
8625
8626
8627 /* macros for host_intf_reg_block.HOST_INTF_INTR_PRIORITY_SYNC_ENABLE */
8628 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_INTR_PRIORITY_SYNC_ENABLE__NUM    1
8629
8630 /* macros for BlueprintGlobalNameSpace::HOST_INTF_INTR_PRIORITY_ASYNC_MASK */
8631 #ifndef __HOST_INTF_INTR_PRIORITY_ASYNC_MASK_MACRO__
8632 #define __HOST_INTF_INTR_PRIORITY_ASYNC_MASK_MACRO__
8633
8634 /* macros for field DATA */
8635 #define HOST_INTF_INTR_PRIORITY_ASYNC_MASK__DATA__SHIFT                       0
8636 #define HOST_INTF_INTR_PRIORITY_ASYNC_MASK__DATA__WIDTH                       3
8637 #define HOST_INTF_INTR_PRIORITY_ASYNC_MASK__DATA__MASK              0x00000007U
8638 #define HOST_INTF_INTR_PRIORITY_ASYNC_MASK__DATA__READ(src) \
8639                     (u_int32_t)(src)\
8640                     & 0x00000007U
8641 #define HOST_INTF_INTR_PRIORITY_ASYNC_MASK__DATA__WRITE(src) \
8642                     ((u_int32_t)(src)\
8643                     & 0x00000007U)
8644 #define HOST_INTF_INTR_PRIORITY_ASYNC_MASK__DATA__MODIFY(dst, src) \
8645                     (dst) = ((dst) &\
8646                     ~0x00000007U) | ((u_int32_t)(src) &\
8647                     0x00000007U)
8648 #define HOST_INTF_INTR_PRIORITY_ASYNC_MASK__DATA__VERIFY(src) \
8649                     (!(((u_int32_t)(src)\
8650                     & ~0x00000007U)))
8651 #define HOST_INTF_INTR_PRIORITY_ASYNC_MASK__TYPE                      u_int32_t
8652 #define HOST_INTF_INTR_PRIORITY_ASYNC_MASK__READ                    0x00000007U
8653 #define HOST_INTF_INTR_PRIORITY_ASYNC_MASK__WRITE                   0x00000007U
8654
8655 #endif /* __HOST_INTF_INTR_PRIORITY_ASYNC_MASK_MACRO__ */
8656
8657
8658 /* macros for host_intf_reg_block.HOST_INTF_INTR_PRIORITY_ASYNC_MASK */
8659 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_INTR_PRIORITY_ASYNC_MASK__NUM     1
8660
8661 /* macros for BlueprintGlobalNameSpace::HOST_INTF_INTR_PRIORITY_SYNC_MASK */
8662 #ifndef __HOST_INTF_INTR_PRIORITY_SYNC_MASK_MACRO__
8663 #define __HOST_INTF_INTR_PRIORITY_SYNC_MASK_MACRO__
8664
8665 /* macros for field DATA */
8666 #define HOST_INTF_INTR_PRIORITY_SYNC_MASK__DATA__SHIFT                        0
8667 #define HOST_INTF_INTR_PRIORITY_SYNC_MASK__DATA__WIDTH                        3
8668 #define HOST_INTF_INTR_PRIORITY_SYNC_MASK__DATA__MASK               0x00000007U
8669 #define HOST_INTF_INTR_PRIORITY_SYNC_MASK__DATA__READ(src) \
8670                     (u_int32_t)(src)\
8671                     & 0x00000007U
8672 #define HOST_INTF_INTR_PRIORITY_SYNC_MASK__DATA__WRITE(src) \
8673                     ((u_int32_t)(src)\
8674                     & 0x00000007U)
8675 #define HOST_INTF_INTR_PRIORITY_SYNC_MASK__DATA__MODIFY(dst, src) \
8676                     (dst) = ((dst) &\
8677                     ~0x00000007U) | ((u_int32_t)(src) &\
8678                     0x00000007U)
8679 #define HOST_INTF_INTR_PRIORITY_SYNC_MASK__DATA__VERIFY(src) \
8680                     (!(((u_int32_t)(src)\
8681                     & ~0x00000007U)))
8682 #define HOST_INTF_INTR_PRIORITY_SYNC_MASK__TYPE                       u_int32_t
8683 #define HOST_INTF_INTR_PRIORITY_SYNC_MASK__READ                     0x00000007U
8684 #define HOST_INTF_INTR_PRIORITY_SYNC_MASK__WRITE                    0x00000007U
8685
8686 #endif /* __HOST_INTF_INTR_PRIORITY_SYNC_MASK_MACRO__ */
8687
8688
8689 /* macros for host_intf_reg_block.HOST_INTF_INTR_PRIORITY_SYNC_MASK */
8690 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_INTR_PRIORITY_SYNC_MASK__NUM      1
8691
8692 /* macros for BlueprintGlobalNameSpace::HOST_INTF_INTR_PRIORITY_ASYNC_CAUSE */
8693 #ifndef __HOST_INTF_INTR_PRIORITY_ASYNC_CAUSE_MACRO__
8694 #define __HOST_INTF_INTR_PRIORITY_ASYNC_CAUSE_MACRO__
8695
8696 /* macros for field DATA */
8697 #define HOST_INTF_INTR_PRIORITY_ASYNC_CAUSE__DATA__SHIFT                      0
8698 #define HOST_INTF_INTR_PRIORITY_ASYNC_CAUSE__DATA__WIDTH                      3
8699 #define HOST_INTF_INTR_PRIORITY_ASYNC_CAUSE__DATA__MASK             0x00000007U
8700 #define HOST_INTF_INTR_PRIORITY_ASYNC_CAUSE__DATA__READ(src) \
8701                     (u_int32_t)(src)\
8702                     & 0x00000007U
8703 #define HOST_INTF_INTR_PRIORITY_ASYNC_CAUSE__TYPE                     u_int32_t
8704 #define HOST_INTF_INTR_PRIORITY_ASYNC_CAUSE__READ                   0x00000007U
8705
8706 #endif /* __HOST_INTF_INTR_PRIORITY_ASYNC_CAUSE_MACRO__ */
8707
8708
8709 /* macros for host_intf_reg_block.HOST_INTF_INTR_PRIORITY_ASYNC_CAUSE */
8710 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_INTR_PRIORITY_ASYNC_CAUSE__NUM    1
8711
8712 /* macros for BlueprintGlobalNameSpace::HOST_INTF_INTR_PRIORITY_ASYNC_ENABLE */
8713 #ifndef __HOST_INTF_INTR_PRIORITY_ASYNC_ENABLE_MACRO__
8714 #define __HOST_INTF_INTR_PRIORITY_ASYNC_ENABLE_MACRO__
8715
8716 /* macros for field DATA */
8717 #define HOST_INTF_INTR_PRIORITY_ASYNC_ENABLE__DATA__SHIFT                     0
8718 #define HOST_INTF_INTR_PRIORITY_ASYNC_ENABLE__DATA__WIDTH                     3
8719 #define HOST_INTF_INTR_PRIORITY_ASYNC_ENABLE__DATA__MASK            0x00000007U
8720 #define HOST_INTF_INTR_PRIORITY_ASYNC_ENABLE__DATA__READ(src) \
8721                     (u_int32_t)(src)\
8722                     & 0x00000007U
8723 #define HOST_INTF_INTR_PRIORITY_ASYNC_ENABLE__DATA__WRITE(src) \
8724                     ((u_int32_t)(src)\
8725                     & 0x00000007U)
8726 #define HOST_INTF_INTR_PRIORITY_ASYNC_ENABLE__DATA__MODIFY(dst, src) \
8727                     (dst) = ((dst) &\
8728                     ~0x00000007U) | ((u_int32_t)(src) &\
8729                     0x00000007U)
8730 #define HOST_INTF_INTR_PRIORITY_ASYNC_ENABLE__DATA__VERIFY(src) \
8731                     (!(((u_int32_t)(src)\
8732                     & ~0x00000007U)))
8733 #define HOST_INTF_INTR_PRIORITY_ASYNC_ENABLE__TYPE                    u_int32_t
8734 #define HOST_INTF_INTR_PRIORITY_ASYNC_ENABLE__READ                  0x00000007U
8735 #define HOST_INTF_INTR_PRIORITY_ASYNC_ENABLE__WRITE                 0x00000007U
8736
8737 #endif /* __HOST_INTF_INTR_PRIORITY_ASYNC_ENABLE_MACRO__ */
8738
8739
8740 /* macros for host_intf_reg_block.HOST_INTF_INTR_PRIORITY_ASYNC_ENABLE */
8741 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_INTR_PRIORITY_ASYNC_ENABLE__NUM   1
8742
8743 /* macros for BlueprintGlobalNameSpace::HOST_INTF_OTP */
8744 #ifndef __HOST_INTF_OTP_MACRO__
8745 #define __HOST_INTF_OTP_MACRO__
8746
8747 /* macros for field BOND_OPTION */
8748 #define HOST_INTF_OTP__BOND_OPTION__SHIFT                                     0
8749 #define HOST_INTF_OTP__BOND_OPTION__WIDTH                                    32
8750 #define HOST_INTF_OTP__BOND_OPTION__MASK                            0xffffffffU
8751 #define HOST_INTF_OTP__BOND_OPTION__READ(src)    (u_int32_t)(src) & 0xffffffffU
8752 #define HOST_INTF_OTP__TYPE                                           u_int32_t
8753 #define HOST_INTF_OTP__READ                                         0xffffffffU
8754
8755 #endif /* __HOST_INTF_OTP_MACRO__ */
8756
8757
8758 /* macros for host_intf_reg_block.HOST_INTF_OTP */
8759 #define INST_HOST_INTF_REG_BLOCK__HOST_INTF_OTP__NUM                          1
8760
8761 /* macros for BlueprintGlobalNameSpace::PCIE_CO_ERR_CTR0 */
8762 #ifndef __PCIE_CO_ERR_CTR0_MACRO__
8763 #define __PCIE_CO_ERR_CTR0_MACRO__
8764
8765 /* macros for field RCVD_ERR */
8766 #define PCIE_CO_ERR_CTR0__RCVD_ERR__SHIFT                                     0
8767 #define PCIE_CO_ERR_CTR0__RCVD_ERR__WIDTH                                     8
8768 #define PCIE_CO_ERR_CTR0__RCVD_ERR__MASK                            0x000000ffU
8769 #define PCIE_CO_ERR_CTR0__RCVD_ERR__READ(src)    (u_int32_t)(src) & 0x000000ffU
8770 #define PCIE_CO_ERR_CTR0__RCVD_ERR__WRITE(src) ((u_int32_t)(src) & 0x000000ffU)
8771 #define PCIE_CO_ERR_CTR0__RCVD_ERR__MODIFY(dst, src) \
8772                     (dst) = ((dst) &\
8773                     ~0x000000ffU) | ((u_int32_t)(src) &\
8774                     0x000000ffU)
8775 #define PCIE_CO_ERR_CTR0__RCVD_ERR__VERIFY(src) \
8776                     (!(((u_int32_t)(src)\
8777                     & ~0x000000ffU)))
8778
8779 /* macros for field BAD_TLP_ERR */
8780 #define PCIE_CO_ERR_CTR0__BAD_TLP_ERR__SHIFT                                  8
8781 #define PCIE_CO_ERR_CTR0__BAD_TLP_ERR__WIDTH                                  8
8782 #define PCIE_CO_ERR_CTR0__BAD_TLP_ERR__MASK                         0x0000ff00U
8783 #define PCIE_CO_ERR_CTR0__BAD_TLP_ERR__READ(src) \
8784                     (((u_int32_t)(src)\
8785                     & 0x0000ff00U) >> 8)
8786 #define PCIE_CO_ERR_CTR0__BAD_TLP_ERR__WRITE(src) \
8787                     (((u_int32_t)(src)\
8788                     << 8) & 0x0000ff00U)
8789 #define PCIE_CO_ERR_CTR0__BAD_TLP_ERR__MODIFY(dst, src) \
8790                     (dst) = ((dst) &\
8791                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
8792                     8) & 0x0000ff00U)
8793 #define PCIE_CO_ERR_CTR0__BAD_TLP_ERR__VERIFY(src) \
8794                     (!((((u_int32_t)(src)\
8795                     << 8) & ~0x0000ff00U)))
8796
8797 /* macros for field BAD_DLLP_ERR */
8798 #define PCIE_CO_ERR_CTR0__BAD_DLLP_ERR__SHIFT                                16
8799 #define PCIE_CO_ERR_CTR0__BAD_DLLP_ERR__WIDTH                                 8
8800 #define PCIE_CO_ERR_CTR0__BAD_DLLP_ERR__MASK                        0x00ff0000U
8801 #define PCIE_CO_ERR_CTR0__BAD_DLLP_ERR__READ(src) \
8802                     (((u_int32_t)(src)\
8803                     & 0x00ff0000U) >> 16)
8804 #define PCIE_CO_ERR_CTR0__BAD_DLLP_ERR__WRITE(src) \
8805                     (((u_int32_t)(src)\
8806                     << 16) & 0x00ff0000U)
8807 #define PCIE_CO_ERR_CTR0__BAD_DLLP_ERR__MODIFY(dst, src) \
8808                     (dst) = ((dst) &\
8809                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
8810                     16) & 0x00ff0000U)
8811 #define PCIE_CO_ERR_CTR0__BAD_DLLP_ERR__VERIFY(src) \
8812                     (!((((u_int32_t)(src)\
8813                     << 16) & ~0x00ff0000U)))
8814 #define PCIE_CO_ERR_CTR0__TYPE                                        u_int32_t
8815 #define PCIE_CO_ERR_CTR0__READ                                      0x00ffffffU
8816 #define PCIE_CO_ERR_CTR0__WRITE                                     0x00ffffffU
8817
8818 #endif /* __PCIE_CO_ERR_CTR0_MACRO__ */
8819
8820
8821 /* macros for host_intf_reg_block.PCIE_CO_ERR_CTR0 */
8822 #define INST_HOST_INTF_REG_BLOCK__PCIE_CO_ERR_CTR0__NUM                       1
8823
8824 /* macros for BlueprintGlobalNameSpace::PCIE_CO_ERR_CTR1 */
8825 #ifndef __PCIE_CO_ERR_CTR1_MACRO__
8826 #define __PCIE_CO_ERR_CTR1_MACRO__
8827
8828 /* macros for field RPLY_TO_ERR */
8829 #define PCIE_CO_ERR_CTR1__RPLY_TO_ERR__SHIFT                                  0
8830 #define PCIE_CO_ERR_CTR1__RPLY_TO_ERR__WIDTH                                  8
8831 #define PCIE_CO_ERR_CTR1__RPLY_TO_ERR__MASK                         0x000000ffU
8832 #define PCIE_CO_ERR_CTR1__RPLY_TO_ERR__READ(src) (u_int32_t)(src) & 0x000000ffU
8833 #define PCIE_CO_ERR_CTR1__RPLY_TO_ERR__WRITE(src) \
8834                     ((u_int32_t)(src)\
8835                     & 0x000000ffU)
8836 #define PCIE_CO_ERR_CTR1__RPLY_TO_ERR__MODIFY(dst, src) \
8837                     (dst) = ((dst) &\
8838                     ~0x000000ffU) | ((u_int32_t)(src) &\
8839                     0x000000ffU)
8840 #define PCIE_CO_ERR_CTR1__RPLY_TO_ERR__VERIFY(src) \
8841                     (!(((u_int32_t)(src)\
8842                     & ~0x000000ffU)))
8843
8844 /* macros for field RPLY_NUM_RO_ERR */
8845 #define PCIE_CO_ERR_CTR1__RPLY_NUM_RO_ERR__SHIFT                              8
8846 #define PCIE_CO_ERR_CTR1__RPLY_NUM_RO_ERR__WIDTH                              8
8847 #define PCIE_CO_ERR_CTR1__RPLY_NUM_RO_ERR__MASK                     0x0000ff00U
8848 #define PCIE_CO_ERR_CTR1__RPLY_NUM_RO_ERR__READ(src) \
8849                     (((u_int32_t)(src)\
8850                     & 0x0000ff00U) >> 8)
8851 #define PCIE_CO_ERR_CTR1__RPLY_NUM_RO_ERR__WRITE(src) \
8852                     (((u_int32_t)(src)\
8853                     << 8) & 0x0000ff00U)
8854 #define PCIE_CO_ERR_CTR1__RPLY_NUM_RO_ERR__MODIFY(dst, src) \
8855                     (dst) = ((dst) &\
8856                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
8857                     8) & 0x0000ff00U)
8858 #define PCIE_CO_ERR_CTR1__RPLY_NUM_RO_ERR__VERIFY(src) \
8859                     (!((((u_int32_t)(src)\
8860                     << 8) & ~0x0000ff00U)))
8861 #define PCIE_CO_ERR_CTR1__TYPE                                        u_int32_t
8862 #define PCIE_CO_ERR_CTR1__READ                                      0x0000ffffU
8863 #define PCIE_CO_ERR_CTR1__WRITE                                     0x0000ffffU
8864
8865 #endif /* __PCIE_CO_ERR_CTR1_MACRO__ */
8866
8867
8868 /* macros for host_intf_reg_block.PCIE_CO_ERR_CTR1 */
8869 #define INST_HOST_INTF_REG_BLOCK__PCIE_CO_ERR_CTR1__NUM                       1
8870
8871 /* macros for BlueprintGlobalNameSpace::PCIE_CO_ERR_CTR_CTRL */
8872 #ifndef __PCIE_CO_ERR_CTR_CTRL_MACRO__
8873 #define __PCIE_CO_ERR_CTR_CTRL_MACRO__
8874
8875 /* macros for field RCVD_ERR_CTR_RUN */
8876 #define PCIE_CO_ERR_CTR_CTRL__RCVD_ERR_CTR_RUN__SHIFT                         0
8877 #define PCIE_CO_ERR_CTR_CTRL__RCVD_ERR_CTR_RUN__WIDTH                         1
8878 #define PCIE_CO_ERR_CTR_CTRL__RCVD_ERR_CTR_RUN__MASK                0x00000001U
8879 #define PCIE_CO_ERR_CTR_CTRL__RCVD_ERR_CTR_RUN__READ(src) \
8880                     (u_int32_t)(src)\
8881                     & 0x00000001U
8882 #define PCIE_CO_ERR_CTR_CTRL__RCVD_ERR_CTR_RUN__WRITE(src) \
8883                     ((u_int32_t)(src)\
8884                     & 0x00000001U)
8885 #define PCIE_CO_ERR_CTR_CTRL__RCVD_ERR_CTR_RUN__MODIFY(dst, src) \
8886                     (dst) = ((dst) &\
8887                     ~0x00000001U) | ((u_int32_t)(src) &\
8888                     0x00000001U)
8889 #define PCIE_CO_ERR_CTR_CTRL__RCVD_ERR_CTR_RUN__VERIFY(src) \
8890                     (!(((u_int32_t)(src)\
8891                     & ~0x00000001U)))
8892 #define PCIE_CO_ERR_CTR_CTRL__RCVD_ERR_CTR_RUN__SET(dst) \
8893                     (dst) = ((dst) &\
8894                     ~0x00000001U) | (u_int32_t)(1)
8895 #define PCIE_CO_ERR_CTR_CTRL__RCVD_ERR_CTR_RUN__CLR(dst) \
8896                     (dst) = ((dst) &\
8897                     ~0x00000001U) | (u_int32_t)(0)
8898
8899 /* macros for field RCVD_ERR_CTR_AUTO_STOP */
8900 #define PCIE_CO_ERR_CTR_CTRL__RCVD_ERR_CTR_AUTO_STOP__SHIFT                   1
8901 #define PCIE_CO_ERR_CTR_CTRL__RCVD_ERR_CTR_AUTO_STOP__WIDTH                   1
8902 #define PCIE_CO_ERR_CTR_CTRL__RCVD_ERR_CTR_AUTO_STOP__MASK          0x00000002U
8903 #define PCIE_CO_ERR_CTR_CTRL__RCVD_ERR_CTR_AUTO_STOP__READ(src) \
8904                     (((u_int32_t)(src)\
8905                     & 0x00000002U) >> 1)
8906 #define PCIE_CO_ERR_CTR_CTRL__RCVD_ERR_CTR_AUTO_STOP__WRITE(src) \
8907                     (((u_int32_t)(src)\
8908                     << 1) & 0x00000002U)
8909 #define PCIE_CO_ERR_CTR_CTRL__RCVD_ERR_CTR_AUTO_STOP__MODIFY(dst, src) \
8910                     (dst) = ((dst) &\
8911                     ~0x00000002U) | (((u_int32_t)(src) <<\
8912                     1) & 0x00000002U)
8913 #define PCIE_CO_ERR_CTR_CTRL__RCVD_ERR_CTR_AUTO_STOP__VERIFY(src) \
8914                     (!((((u_int32_t)(src)\
8915                     << 1) & ~0x00000002U)))
8916 #define PCIE_CO_ERR_CTR_CTRL__RCVD_ERR_CTR_AUTO_STOP__SET(dst) \
8917                     (dst) = ((dst) &\
8918                     ~0x00000002U) | ((u_int32_t)(1) << 1)
8919 #define PCIE_CO_ERR_CTR_CTRL__RCVD_ERR_CTR_AUTO_STOP__CLR(dst) \
8920                     (dst) = ((dst) &\
8921                     ~0x00000002U) | ((u_int32_t)(0) << 1)
8922
8923 /* macros for field BAD_TLP_ERR_CTR_RUN */
8924 #define PCIE_CO_ERR_CTR_CTRL__BAD_TLP_ERR_CTR_RUN__SHIFT                      2
8925 #define PCIE_CO_ERR_CTR_CTRL__BAD_TLP_ERR_CTR_RUN__WIDTH                      1
8926 #define PCIE_CO_ERR_CTR_CTRL__BAD_TLP_ERR_CTR_RUN__MASK             0x00000004U
8927 #define PCIE_CO_ERR_CTR_CTRL__BAD_TLP_ERR_CTR_RUN__READ(src) \
8928                     (((u_int32_t)(src)\
8929                     & 0x00000004U) >> 2)
8930 #define PCIE_CO_ERR_CTR_CTRL__BAD_TLP_ERR_CTR_RUN__WRITE(src) \
8931                     (((u_int32_t)(src)\
8932                     << 2) & 0x00000004U)
8933 #define PCIE_CO_ERR_CTR_CTRL__BAD_TLP_ERR_CTR_RUN__MODIFY(dst, src) \
8934                     (dst) = ((dst) &\
8935                     ~0x00000004U) | (((u_int32_t)(src) <<\
8936                     2) & 0x00000004U)
8937 #define PCIE_CO_ERR_CTR_CTRL__BAD_TLP_ERR_CTR_RUN__VERIFY(src) \
8938                     (!((((u_int32_t)(src)\
8939                     << 2) & ~0x00000004U)))
8940 #define PCIE_CO_ERR_CTR_CTRL__BAD_TLP_ERR_CTR_RUN__SET(dst) \
8941                     (dst) = ((dst) &\
8942                     ~0x00000004U) | ((u_int32_t)(1) << 2)
8943 #define PCIE_CO_ERR_CTR_CTRL__BAD_TLP_ERR_CTR_RUN__CLR(dst) \
8944                     (dst) = ((dst) &\
8945                     ~0x00000004U) | ((u_int32_t)(0) << 2)
8946
8947 /* macros for field BAD_TLP_ERR_CTR_AUTO_STOP */
8948 #define PCIE_CO_ERR_CTR_CTRL__BAD_TLP_ERR_CTR_AUTO_STOP__SHIFT                3
8949 #define PCIE_CO_ERR_CTR_CTRL__BAD_TLP_ERR_CTR_AUTO_STOP__WIDTH                1
8950 #define PCIE_CO_ERR_CTR_CTRL__BAD_TLP_ERR_CTR_AUTO_STOP__MASK       0x00000008U
8951 #define PCIE_CO_ERR_CTR_CTRL__BAD_TLP_ERR_CTR_AUTO_STOP__READ(src) \
8952                     (((u_int32_t)(src)\
8953                     & 0x00000008U) >> 3)
8954 #define PCIE_CO_ERR_CTR_CTRL__BAD_TLP_ERR_CTR_AUTO_STOP__WRITE(src) \
8955                     (((u_int32_t)(src)\
8956                     << 3) & 0x00000008U)
8957 #define PCIE_CO_ERR_CTR_CTRL__BAD_TLP_ERR_CTR_AUTO_STOP__MODIFY(dst, src) \
8958                     (dst) = ((dst) &\
8959                     ~0x00000008U) | (((u_int32_t)(src) <<\
8960                     3) & 0x00000008U)
8961 #define PCIE_CO_ERR_CTR_CTRL__BAD_TLP_ERR_CTR_AUTO_STOP__VERIFY(src) \
8962                     (!((((u_int32_t)(src)\
8963                     << 3) & ~0x00000008U)))
8964 #define PCIE_CO_ERR_CTR_CTRL__BAD_TLP_ERR_CTR_AUTO_STOP__SET(dst) \
8965                     (dst) = ((dst) &\
8966                     ~0x00000008U) | ((u_int32_t)(1) << 3)
8967 #define PCIE_CO_ERR_CTR_CTRL__BAD_TLP_ERR_CTR_AUTO_STOP__CLR(dst) \
8968                     (dst) = ((dst) &\
8969                     ~0x00000008U) | ((u_int32_t)(0) << 3)
8970
8971 /* macros for field BAD_DLLP_ERR_CTR_RUN */
8972 #define PCIE_CO_ERR_CTR_CTRL__BAD_DLLP_ERR_CTR_RUN__SHIFT                     4
8973 #define PCIE_CO_ERR_CTR_CTRL__BAD_DLLP_ERR_CTR_RUN__WIDTH                     1
8974 #define PCIE_CO_ERR_CTR_CTRL__BAD_DLLP_ERR_CTR_RUN__MASK            0x00000010U
8975 #define PCIE_CO_ERR_CTR_CTRL__BAD_DLLP_ERR_CTR_RUN__READ(src) \
8976                     (((u_int32_t)(src)\
8977                     & 0x00000010U) >> 4)
8978 #define PCIE_CO_ERR_CTR_CTRL__BAD_DLLP_ERR_CTR_RUN__WRITE(src) \
8979                     (((u_int32_t)(src)\
8980                     << 4) & 0x00000010U)
8981 #define PCIE_CO_ERR_CTR_CTRL__BAD_DLLP_ERR_CTR_RUN__MODIFY(dst, src) \
8982                     (dst) = ((dst) &\
8983                     ~0x00000010U) | (((u_int32_t)(src) <<\
8984                     4) & 0x00000010U)
8985 #define PCIE_CO_ERR_CTR_CTRL__BAD_DLLP_ERR_CTR_RUN__VERIFY(src) \
8986                     (!((((u_int32_t)(src)\
8987                     << 4) & ~0x00000010U)))
8988 #define PCIE_CO_ERR_CTR_CTRL__BAD_DLLP_ERR_CTR_RUN__SET(dst) \
8989                     (dst) = ((dst) &\
8990                     ~0x00000010U) | ((u_int32_t)(1) << 4)
8991 #define PCIE_CO_ERR_CTR_CTRL__BAD_DLLP_ERR_CTR_RUN__CLR(dst) \
8992                     (dst) = ((dst) &\
8993                     ~0x00000010U) | ((u_int32_t)(0) << 4)
8994
8995 /* macros for field BAD_DLLP_ERR_CTR_AUTO_STOP */
8996 #define PCIE_CO_ERR_CTR_CTRL__BAD_DLLP_ERR_CTR_AUTO_STOP__SHIFT               5
8997 #define PCIE_CO_ERR_CTR_CTRL__BAD_DLLP_ERR_CTR_AUTO_STOP__WIDTH               1
8998 #define PCIE_CO_ERR_CTR_CTRL__BAD_DLLP_ERR_CTR_AUTO_STOP__MASK      0x00000020U
8999 #define PCIE_CO_ERR_CTR_CTRL__BAD_DLLP_ERR_CTR_AUTO_STOP__READ(src) \
9000                     (((u_int32_t)(src)\
9001                     & 0x00000020U) >> 5)
9002 #define PCIE_CO_ERR_CTR_CTRL__BAD_DLLP_ERR_CTR_AUTO_STOP__WRITE(src) \
9003                     (((u_int32_t)(src)\
9004                     << 5) & 0x00000020U)
9005 #define PCIE_CO_ERR_CTR_CTRL__BAD_DLLP_ERR_CTR_AUTO_STOP__MODIFY(dst, src) \
9006                     (dst) = ((dst) &\
9007                     ~0x00000020U) | (((u_int32_t)(src) <<\
9008                     5) & 0x00000020U)
9009 #define PCIE_CO_ERR_CTR_CTRL__BAD_DLLP_ERR_CTR_AUTO_STOP__VERIFY(src) \
9010                     (!((((u_int32_t)(src)\
9011                     << 5) & ~0x00000020U)))
9012 #define PCIE_CO_ERR_CTR_CTRL__BAD_DLLP_ERR_CTR_AUTO_STOP__SET(dst) \
9013                     (dst) = ((dst) &\
9014                     ~0x00000020U) | ((u_int32_t)(1) << 5)
9015 #define PCIE_CO_ERR_CTR_CTRL__BAD_DLLP_ERR_CTR_AUTO_STOP__CLR(dst) \
9016                     (dst) = ((dst) &\
9017                     ~0x00000020U) | ((u_int32_t)(0) << 5)
9018
9019 /* macros for field RPLY_TO_ERR_CTR_RUN */
9020 #define PCIE_CO_ERR_CTR_CTRL__RPLY_TO_ERR_CTR_RUN__SHIFT                      6
9021 #define PCIE_CO_ERR_CTR_CTRL__RPLY_TO_ERR_CTR_RUN__WIDTH                      1
9022 #define PCIE_CO_ERR_CTR_CTRL__RPLY_TO_ERR_CTR_RUN__MASK             0x00000040U
9023 #define PCIE_CO_ERR_CTR_CTRL__RPLY_TO_ERR_CTR_RUN__READ(src) \
9024                     (((u_int32_t)(src)\
9025                     & 0x00000040U) >> 6)
9026 #define PCIE_CO_ERR_CTR_CTRL__RPLY_TO_ERR_CTR_RUN__WRITE(src) \
9027                     (((u_int32_t)(src)\
9028                     << 6) & 0x00000040U)
9029 #define PCIE_CO_ERR_CTR_CTRL__RPLY_TO_ERR_CTR_RUN__MODIFY(dst, src) \
9030                     (dst) = ((dst) &\
9031                     ~0x00000040U) | (((u_int32_t)(src) <<\
9032                     6) & 0x00000040U)
9033 #define PCIE_CO_ERR_CTR_CTRL__RPLY_TO_ERR_CTR_RUN__VERIFY(src) \
9034                     (!((((u_int32_t)(src)\
9035                     << 6) & ~0x00000040U)))
9036 #define PCIE_CO_ERR_CTR_CTRL__RPLY_TO_ERR_CTR_RUN__SET(dst) \
9037                     (dst) = ((dst) &\
9038                     ~0x00000040U) | ((u_int32_t)(1) << 6)
9039 #define PCIE_CO_ERR_CTR_CTRL__RPLY_TO_ERR_CTR_RUN__CLR(dst) \
9040                     (dst) = ((dst) &\
9041                     ~0x00000040U) | ((u_int32_t)(0) << 6)
9042
9043 /* macros for field RPLY_TO_ERR_CTR_AUTO_STOP */
9044 #define PCIE_CO_ERR_CTR_CTRL__RPLY_TO_ERR_CTR_AUTO_STOP__SHIFT                7
9045 #define PCIE_CO_ERR_CTR_CTRL__RPLY_TO_ERR_CTR_AUTO_STOP__WIDTH                1
9046 #define PCIE_CO_ERR_CTR_CTRL__RPLY_TO_ERR_CTR_AUTO_STOP__MASK       0x00000080U
9047 #define PCIE_CO_ERR_CTR_CTRL__RPLY_TO_ERR_CTR_AUTO_STOP__READ(src) \
9048                     (((u_int32_t)(src)\
9049                     & 0x00000080U) >> 7)
9050 #define PCIE_CO_ERR_CTR_CTRL__RPLY_TO_ERR_CTR_AUTO_STOP__WRITE(src) \
9051                     (((u_int32_t)(src)\
9052                     << 7) & 0x00000080U)
9053 #define PCIE_CO_ERR_CTR_CTRL__RPLY_TO_ERR_CTR_AUTO_STOP__MODIFY(dst, src) \
9054                     (dst) = ((dst) &\
9055                     ~0x00000080U) | (((u_int32_t)(src) <<\
9056                     7) & 0x00000080U)
9057 #define PCIE_CO_ERR_CTR_CTRL__RPLY_TO_ERR_CTR_AUTO_STOP__VERIFY(src) \
9058                     (!((((u_int32_t)(src)\
9059                     << 7) & ~0x00000080U)))
9060 #define PCIE_CO_ERR_CTR_CTRL__RPLY_TO_ERR_CTR_AUTO_STOP__SET(dst) \
9061                     (dst) = ((dst) &\
9062                     ~0x00000080U) | ((u_int32_t)(1) << 7)
9063 #define PCIE_CO_ERR_CTR_CTRL__RPLY_TO_ERR_CTR_AUTO_STOP__CLR(dst) \
9064                     (dst) = ((dst) &\
9065                     ~0x00000080U) | ((u_int32_t)(0) << 7)
9066
9067 /* macros for field RPLY_NUM_RO_ERR_CTR_RUN */
9068 #define PCIE_CO_ERR_CTR_CTRL__RPLY_NUM_RO_ERR_CTR_RUN__SHIFT                  8
9069 #define PCIE_CO_ERR_CTR_CTRL__RPLY_NUM_RO_ERR_CTR_RUN__WIDTH                  1
9070 #define PCIE_CO_ERR_CTR_CTRL__RPLY_NUM_RO_ERR_CTR_RUN__MASK         0x00000100U
9071 #define PCIE_CO_ERR_CTR_CTRL__RPLY_NUM_RO_ERR_CTR_RUN__READ(src) \
9072                     (((u_int32_t)(src)\
9073                     & 0x00000100U) >> 8)
9074 #define PCIE_CO_ERR_CTR_CTRL__RPLY_NUM_RO_ERR_CTR_RUN__WRITE(src) \
9075                     (((u_int32_t)(src)\
9076                     << 8) & 0x00000100U)
9077 #define PCIE_CO_ERR_CTR_CTRL__RPLY_NUM_RO_ERR_CTR_RUN__MODIFY(dst, src) \
9078                     (dst) = ((dst) &\
9079                     ~0x00000100U) | (((u_int32_t)(src) <<\
9080                     8) & 0x00000100U)
9081 #define PCIE_CO_ERR_CTR_CTRL__RPLY_NUM_RO_ERR_CTR_RUN__VERIFY(src) \
9082                     (!((((u_int32_t)(src)\
9083                     << 8) & ~0x00000100U)))
9084 #define PCIE_CO_ERR_CTR_CTRL__RPLY_NUM_RO_ERR_CTR_RUN__SET(dst) \
9085                     (dst) = ((dst) &\
9086                     ~0x00000100U) | ((u_int32_t)(1) << 8)
9087 #define PCIE_CO_ERR_CTR_CTRL__RPLY_NUM_RO_ERR_CTR_RUN__CLR(dst) \
9088                     (dst) = ((dst) &\
9089                     ~0x00000100U) | ((u_int32_t)(0) << 8)
9090
9091 /* macros for field RPLY_NUM_RO_ERR_CTR_AUTO_STOP */
9092 #define PCIE_CO_ERR_CTR_CTRL__RPLY_NUM_RO_ERR_CTR_AUTO_STOP__SHIFT            9
9093 #define PCIE_CO_ERR_CTR_CTRL__RPLY_NUM_RO_ERR_CTR_AUTO_STOP__WIDTH            1
9094 #define PCIE_CO_ERR_CTR_CTRL__RPLY_NUM_RO_ERR_CTR_AUTO_STOP__MASK   0x00000200U
9095 #define PCIE_CO_ERR_CTR_CTRL__RPLY_NUM_RO_ERR_CTR_AUTO_STOP__READ(src) \
9096                     (((u_int32_t)(src)\
9097                     & 0x00000200U) >> 9)
9098 #define PCIE_CO_ERR_CTR_CTRL__RPLY_NUM_RO_ERR_CTR_AUTO_STOP__WRITE(src) \
9099                     (((u_int32_t)(src)\
9100                     << 9) & 0x00000200U)
9101 #define PCIE_CO_ERR_CTR_CTRL__RPLY_NUM_RO_ERR_CTR_AUTO_STOP__MODIFY(dst, src) \
9102                     (dst) = ((dst) &\
9103                     ~0x00000200U) | (((u_int32_t)(src) <<\
9104                     9) & 0x00000200U)
9105 #define PCIE_CO_ERR_CTR_CTRL__RPLY_NUM_RO_ERR_CTR_AUTO_STOP__VERIFY(src) \
9106                     (!((((u_int32_t)(src)\
9107                     << 9) & ~0x00000200U)))
9108 #define PCIE_CO_ERR_CTR_CTRL__RPLY_NUM_RO_ERR_CTR_AUTO_STOP__SET(dst) \
9109                     (dst) = ((dst) &\
9110                     ~0x00000200U) | ((u_int32_t)(1) << 9)
9111 #define PCIE_CO_ERR_CTR_CTRL__RPLY_NUM_RO_ERR_CTR_AUTO_STOP__CLR(dst) \
9112                     (dst) = ((dst) &\
9113                     ~0x00000200U) | ((u_int32_t)(0) << 9)
9114 #define PCIE_CO_ERR_CTR_CTRL__TYPE                                    u_int32_t
9115 #define PCIE_CO_ERR_CTR_CTRL__READ                                  0x000003ffU
9116 #define PCIE_CO_ERR_CTR_CTRL__WRITE                                 0x000003ffU
9117
9118 #endif /* __PCIE_CO_ERR_CTR_CTRL_MACRO__ */
9119
9120
9121 /* macros for host_intf_reg_block.PCIE_CO_ERR_CTR_CTRL */
9122 #define INST_HOST_INTF_REG_BLOCK__PCIE_CO_ERR_CTR_CTRL__NUM                   1
9123
9124 /* macros for BlueprintGlobalNameSpace::FPGA_PHY_LAYER_REVID */
9125 #ifndef __FPGA_PHY_LAYER_REVID_MACRO__
9126 #define __FPGA_PHY_LAYER_REVID_MACRO__
9127
9128 /* macros for field FPGA_RADIO_FEATURE_INDEX */
9129 #define FPGA_PHY_LAYER_REVID__FPGA_RADIO_FEATURE_INDEX__SHIFT                 0
9130 #define FPGA_PHY_LAYER_REVID__FPGA_RADIO_FEATURE_INDEX__WIDTH                16
9131 #define FPGA_PHY_LAYER_REVID__FPGA_RADIO_FEATURE_INDEX__MASK        0x0000ffffU
9132 #define FPGA_PHY_LAYER_REVID__FPGA_RADIO_FEATURE_INDEX__READ(src) \
9133                     (u_int32_t)(src)\
9134                     & 0x0000ffffU
9135
9136 /* macros for field FPGA_BASEBAND_FEATURE_INDEX */
9137 #define FPGA_PHY_LAYER_REVID__FPGA_BASEBAND_FEATURE_INDEX__SHIFT             16
9138 #define FPGA_PHY_LAYER_REVID__FPGA_BASEBAND_FEATURE_INDEX__WIDTH             16
9139 #define FPGA_PHY_LAYER_REVID__FPGA_BASEBAND_FEATURE_INDEX__MASK     0xffff0000U
9140 #define FPGA_PHY_LAYER_REVID__FPGA_BASEBAND_FEATURE_INDEX__READ(src) \
9141                     (((u_int32_t)(src)\
9142                     & 0xffff0000U) >> 16)
9143 #define FPGA_PHY_LAYER_REVID__TYPE                                    u_int32_t
9144 #define FPGA_PHY_LAYER_REVID__READ                                  0xffffffffU
9145
9146 #endif /* __FPGA_PHY_LAYER_REVID_MACRO__ */
9147
9148
9149 /* macros for emulation_misc_reg_block.FPGA_PHY_LAYER_REVID */
9150 #define INST_EMULATION_MISC_REG_BLOCK__FPGA_PHY_LAYER_REVID__NUM              1
9151
9152 /* macros for BlueprintGlobalNameSpace::FPGA_LINK_LAYER_REVID */
9153 #ifndef __FPGA_LINK_LAYER_REVID_MACRO__
9154 #define __FPGA_LINK_LAYER_REVID_MACRO__
9155
9156 /* macros for field FPGA_MAC_FEATURE_INDEX */
9157 #define FPGA_LINK_LAYER_REVID__FPGA_MAC_FEATURE_INDEX__SHIFT                  0
9158 #define FPGA_LINK_LAYER_REVID__FPGA_MAC_FEATURE_INDEX__WIDTH                 16
9159 #define FPGA_LINK_LAYER_REVID__FPGA_MAC_FEATURE_INDEX__MASK         0x0000ffffU
9160 #define FPGA_LINK_LAYER_REVID__FPGA_MAC_FEATURE_INDEX__READ(src) \
9161                     (u_int32_t)(src)\
9162                     & 0x0000ffffU
9163
9164 /* macros for field FPGA_SOC_FEATURE_INDEX */
9165 #define FPGA_LINK_LAYER_REVID__FPGA_SOC_FEATURE_INDEX__SHIFT                 16
9166 #define FPGA_LINK_LAYER_REVID__FPGA_SOC_FEATURE_INDEX__WIDTH                 16
9167 #define FPGA_LINK_LAYER_REVID__FPGA_SOC_FEATURE_INDEX__MASK         0xffff0000U
9168 #define FPGA_LINK_LAYER_REVID__FPGA_SOC_FEATURE_INDEX__READ(src) \
9169                     (((u_int32_t)(src)\
9170                     & 0xffff0000U) >> 16)
9171 #define FPGA_LINK_LAYER_REVID__TYPE                                   u_int32_t
9172 #define FPGA_LINK_LAYER_REVID__READ                                 0xffffffffU
9173
9174 #endif /* __FPGA_LINK_LAYER_REVID_MACRO__ */
9175
9176
9177 /* macros for emulation_misc_reg_block.FPGA_LINK_LAYER_REVID */
9178 #define INST_EMULATION_MISC_REG_BLOCK__FPGA_LINK_LAYER_REVID__NUM             1
9179
9180 /* macros for BlueprintGlobalNameSpace::FPGA_REG1 */
9181 #ifndef __FPGA_REG1_MACRO__
9182 #define __FPGA_REG1_MACRO__
9183
9184 /* macros for field spare_reg1_bit0 */
9185 #define FPGA_REG1__SPARE_REG1_BIT0__SHIFT                                     0
9186 #define FPGA_REG1__SPARE_REG1_BIT0__WIDTH                                     1
9187 #define FPGA_REG1__SPARE_REG1_BIT0__MASK                            0x00000001U
9188 #define FPGA_REG1__SPARE_REG1_BIT0__READ(src)    (u_int32_t)(src) & 0x00000001U
9189 #define FPGA_REG1__SPARE_REG1_BIT0__WRITE(src) ((u_int32_t)(src) & 0x00000001U)
9190 #define FPGA_REG1__SPARE_REG1_BIT0__MODIFY(dst, src) \
9191                     (dst) = ((dst) &\
9192                     ~0x00000001U) | ((u_int32_t)(src) &\
9193                     0x00000001U)
9194 #define FPGA_REG1__SPARE_REG1_BIT0__VERIFY(src) \
9195                     (!(((u_int32_t)(src)\
9196                     & ~0x00000001U)))
9197 #define FPGA_REG1__SPARE_REG1_BIT0__SET(dst) \
9198                     (dst) = ((dst) &\
9199                     ~0x00000001U) | (u_int32_t)(1)
9200 #define FPGA_REG1__SPARE_REG1_BIT0__CLR(dst) \
9201                     (dst) = ((dst) &\
9202                     ~0x00000001U) | (u_int32_t)(0)
9203
9204 /* macros for field mask_rx_rf */
9205 #define FPGA_REG1__MASK_RX_RF__SHIFT                                          1
9206 #define FPGA_REG1__MASK_RX_RF__WIDTH                                          1
9207 #define FPGA_REG1__MASK_RX_RF__MASK                                 0x00000002U
9208 #define FPGA_REG1__MASK_RX_RF__READ(src) \
9209                     (((u_int32_t)(src)\
9210                     & 0x00000002U) >> 1)
9211 #define FPGA_REG1__MASK_RX_RF__WRITE(src) \
9212                     (((u_int32_t)(src)\
9213                     << 1) & 0x00000002U)
9214 #define FPGA_REG1__MASK_RX_RF__MODIFY(dst, src) \
9215                     (dst) = ((dst) &\
9216                     ~0x00000002U) | (((u_int32_t)(src) <<\
9217                     1) & 0x00000002U)
9218 #define FPGA_REG1__MASK_RX_RF__VERIFY(src) \
9219                     (!((((u_int32_t)(src)\
9220                     << 1) & ~0x00000002U)))
9221 #define FPGA_REG1__MASK_RX_RF__SET(dst) \
9222                     (dst) = ((dst) &\
9223                     ~0x00000002U) | ((u_int32_t)(1) << 1)
9224 #define FPGA_REG1__MASK_RX_RF__CLR(dst) \
9225                     (dst) = ((dst) &\
9226                     ~0x00000002U) | ((u_int32_t)(0) << 1)
9227
9228 /* macros for field dcm_release */
9229 #define FPGA_REG1__DCM_RELEASE__SHIFT                                         2
9230 #define FPGA_REG1__DCM_RELEASE__WIDTH                                         1
9231 #define FPGA_REG1__DCM_RELEASE__MASK                                0x00000004U
9232 #define FPGA_REG1__DCM_RELEASE__READ(src) \
9233                     (((u_int32_t)(src)\
9234                     & 0x00000004U) >> 2)
9235 #define FPGA_REG1__DCM_RELEASE__SET(dst) \
9236                     (dst) = ((dst) &\
9237                     ~0x00000004U) | ((u_int32_t)(1) << 2)
9238 #define FPGA_REG1__DCM_RELEASE__CLR(dst) \
9239                     (dst) = ((dst) &\
9240                     ~0x00000004U) | ((u_int32_t)(0) << 2)
9241
9242 /* macros for field SPARE0 */
9243 #define FPGA_REG1__SPARE0__SHIFT                                              3
9244 #define FPGA_REG1__SPARE0__WIDTH                                              1
9245 #define FPGA_REG1__SPARE0__MASK                                     0x00000008U
9246 #define FPGA_REG1__SPARE0__READ(src)    (((u_int32_t)(src) & 0x00000008U) >> 3)
9247 #define FPGA_REG1__SPARE0__WRITE(src)   (((u_int32_t)(src) << 3) & 0x00000008U)
9248 #define FPGA_REG1__SPARE0__MODIFY(dst, src) \
9249                     (dst) = ((dst) &\
9250                     ~0x00000008U) | (((u_int32_t)(src) <<\
9251                     3) & 0x00000008U)
9252 #define FPGA_REG1__SPARE0__VERIFY(src) \
9253                     (!((((u_int32_t)(src)\
9254                     << 3) & ~0x00000008U)))
9255 #define FPGA_REG1__SPARE0__SET(dst) \
9256                     (dst) = ((dst) &\
9257                     ~0x00000008U) | ((u_int32_t)(1) << 3)
9258 #define FPGA_REG1__SPARE0__CLR(dst) \
9259                     (dst) = ((dst) &\
9260                     ~0x00000008U) | ((u_int32_t)(0) << 3)
9261
9262 /* macros for field emulation_clock_ratio */
9263 #define FPGA_REG1__EMULATION_CLOCK_RATIO__SHIFT                               4
9264 #define FPGA_REG1__EMULATION_CLOCK_RATIO__WIDTH                               4
9265 #define FPGA_REG1__EMULATION_CLOCK_RATIO__MASK                      0x000000f0U
9266 #define FPGA_REG1__EMULATION_CLOCK_RATIO__READ(src) \
9267                     (((u_int32_t)(src)\
9268                     & 0x000000f0U) >> 4)
9269 #define FPGA_REG1__EMULATION_CLOCK_RATIO__WRITE(src) \
9270                     (((u_int32_t)(src)\
9271                     << 4) & 0x000000f0U)
9272 #define FPGA_REG1__EMULATION_CLOCK_RATIO__MODIFY(dst, src) \
9273                     (dst) = ((dst) &\
9274                     ~0x000000f0U) | (((u_int32_t)(src) <<\
9275                     4) & 0x000000f0U)
9276 #define FPGA_REG1__EMULATION_CLOCK_RATIO__VERIFY(src) \
9277                     (!((((u_int32_t)(src)\
9278                     << 4) & ~0x000000f0U)))
9279
9280 /* macros for field long_shift_chain_override_index */
9281 #define FPGA_REG1__LONG_SHIFT_CHAIN_OVERRIDE_INDEX__SHIFT                     8
9282 #define FPGA_REG1__LONG_SHIFT_CHAIN_OVERRIDE_INDEX__WIDTH                     2
9283 #define FPGA_REG1__LONG_SHIFT_CHAIN_OVERRIDE_INDEX__MASK            0x00000300U
9284 #define FPGA_REG1__LONG_SHIFT_CHAIN_OVERRIDE_INDEX__READ(src) \
9285                     (((u_int32_t)(src)\
9286                     & 0x00000300U) >> 8)
9287 #define FPGA_REG1__LONG_SHIFT_CHAIN_OVERRIDE_INDEX__WRITE(src) \
9288                     (((u_int32_t)(src)\
9289                     << 8) & 0x00000300U)
9290 #define FPGA_REG1__LONG_SHIFT_CHAIN_OVERRIDE_INDEX__MODIFY(dst, src) \
9291                     (dst) = ((dst) &\
9292                     ~0x00000300U) | (((u_int32_t)(src) <<\
9293                     8) & 0x00000300U)
9294 #define FPGA_REG1__LONG_SHIFT_CHAIN_OVERRIDE_INDEX__VERIFY(src) \
9295                     (!((((u_int32_t)(src)\
9296                     << 8) & ~0x00000300U)))
9297
9298 /* macros for field enable_long_shift_chain_override_index */
9299 #define FPGA_REG1__ENABLE_LONG_SHIFT_CHAIN_OVERRIDE_INDEX__SHIFT             10
9300 #define FPGA_REG1__ENABLE_LONG_SHIFT_CHAIN_OVERRIDE_INDEX__WIDTH              1
9301 #define FPGA_REG1__ENABLE_LONG_SHIFT_CHAIN_OVERRIDE_INDEX__MASK     0x00000400U
9302 #define FPGA_REG1__ENABLE_LONG_SHIFT_CHAIN_OVERRIDE_INDEX__READ(src) \
9303                     (((u_int32_t)(src)\
9304                     & 0x00000400U) >> 10)
9305 #define FPGA_REG1__ENABLE_LONG_SHIFT_CHAIN_OVERRIDE_INDEX__WRITE(src) \
9306                     (((u_int32_t)(src)\
9307                     << 10) & 0x00000400U)
9308 #define FPGA_REG1__ENABLE_LONG_SHIFT_CHAIN_OVERRIDE_INDEX__MODIFY(dst, src) \
9309                     (dst) = ((dst) &\
9310                     ~0x00000400U) | (((u_int32_t)(src) <<\
9311                     10) & 0x00000400U)
9312 #define FPGA_REG1__ENABLE_LONG_SHIFT_CHAIN_OVERRIDE_INDEX__VERIFY(src) \
9313                     (!((((u_int32_t)(src)\
9314                     << 10) & ~0x00000400U)))
9315 #define FPGA_REG1__ENABLE_LONG_SHIFT_CHAIN_OVERRIDE_INDEX__SET(dst) \
9316                     (dst) = ((dst) &\
9317                     ~0x00000400U) | ((u_int32_t)(1) << 10)
9318 #define FPGA_REG1__ENABLE_LONG_SHIFT_CHAIN_OVERRIDE_INDEX__CLR(dst) \
9319                     (dst) = ((dst) &\
9320                     ~0x00000400U) | ((u_int32_t)(0) << 10)
9321
9322 /* macros for field SPARE1 */
9323 #define FPGA_REG1__SPARE1__SHIFT                                             11
9324 #define FPGA_REG1__SPARE1__WIDTH                                             21
9325 #define FPGA_REG1__SPARE1__MASK                                     0xfffff800U
9326 #define FPGA_REG1__SPARE1__READ(src)   (((u_int32_t)(src) & 0xfffff800U) >> 11)
9327 #define FPGA_REG1__SPARE1__WRITE(src)  (((u_int32_t)(src) << 11) & 0xfffff800U)
9328 #define FPGA_REG1__SPARE1__MODIFY(dst, src) \
9329                     (dst) = ((dst) &\
9330                     ~0xfffff800U) | (((u_int32_t)(src) <<\
9331                     11) & 0xfffff800U)
9332 #define FPGA_REG1__SPARE1__VERIFY(src) \
9333                     (!((((u_int32_t)(src)\
9334                     << 11) & ~0xfffff800U)))
9335 #define FPGA_REG1__TYPE                                               u_int32_t
9336 #define FPGA_REG1__READ                                             0xffffffffU
9337 #define FPGA_REG1__WRITE                                            0xffffffffU
9338
9339 #endif /* __FPGA_REG1_MACRO__ */
9340
9341
9342 /* macros for emulation_misc_reg_block.FPGA_REG1 */
9343 #define INST_EMULATION_MISC_REG_BLOCK__FPGA_REG1__NUM                         1
9344
9345 /* macros for BlueprintGlobalNameSpace::FPGA_REG2 */
9346 #ifndef __FPGA_REG2_MACRO__
9347 #define __FPGA_REG2_MACRO__
9348
9349 /* macros for field RxPipeIFerrInjEn */
9350 #define FPGA_REG2__RXPIPEIFERRINJEN__SHIFT                                    0
9351 #define FPGA_REG2__RXPIPEIFERRINJEN__WIDTH                                    1
9352 #define FPGA_REG2__RXPIPEIFERRINJEN__MASK                           0x00000001U
9353 #define FPGA_REG2__RXPIPEIFERRINJEN__READ(src)   (u_int32_t)(src) & 0x00000001U
9354 #define FPGA_REG2__RXPIPEIFERRINJEN__WRITE(src) \
9355                     ((u_int32_t)(src)\
9356                     & 0x00000001U)
9357 #define FPGA_REG2__RXPIPEIFERRINJEN__MODIFY(dst, src) \
9358                     (dst) = ((dst) &\
9359                     ~0x00000001U) | ((u_int32_t)(src) &\
9360                     0x00000001U)
9361 #define FPGA_REG2__RXPIPEIFERRINJEN__VERIFY(src) \
9362                     (!(((u_int32_t)(src)\
9363                     & ~0x00000001U)))
9364 #define FPGA_REG2__RXPIPEIFERRINJEN__SET(dst) \
9365                     (dst) = ((dst) &\
9366                     ~0x00000001U) | (u_int32_t)(1)
9367 #define FPGA_REG2__RXPIPEIFERRINJEN__CLR(dst) \
9368                     (dst) = ((dst) &\
9369                     ~0x00000001U) | (u_int32_t)(0)
9370
9371 /* macros for field TxPipeIFerrInjEn */
9372 #define FPGA_REG2__TXPIPEIFERRINJEN__SHIFT                                    1
9373 #define FPGA_REG2__TXPIPEIFERRINJEN__WIDTH                                    1
9374 #define FPGA_REG2__TXPIPEIFERRINJEN__MASK                           0x00000002U
9375 #define FPGA_REG2__TXPIPEIFERRINJEN__READ(src) \
9376                     (((u_int32_t)(src)\
9377                     & 0x00000002U) >> 1)
9378 #define FPGA_REG2__TXPIPEIFERRINJEN__WRITE(src) \
9379                     (((u_int32_t)(src)\
9380                     << 1) & 0x00000002U)
9381 #define FPGA_REG2__TXPIPEIFERRINJEN__MODIFY(dst, src) \
9382                     (dst) = ((dst) &\
9383                     ~0x00000002U) | (((u_int32_t)(src) <<\
9384                     1) & 0x00000002U)
9385 #define FPGA_REG2__TXPIPEIFERRINJEN__VERIFY(src) \
9386                     (!((((u_int32_t)(src)\
9387                     << 1) & ~0x00000002U)))
9388 #define FPGA_REG2__TXPIPEIFERRINJEN__SET(dst) \
9389                     (dst) = ((dst) &\
9390                     ~0x00000002U) | ((u_int32_t)(1) << 1)
9391 #define FPGA_REG2__TXPIPEIFERRINJEN__CLR(dst) \
9392                     (dst) = ((dst) &\
9393                     ~0x00000002U) | ((u_int32_t)(0) << 1)
9394
9395 /* macros for field RxPipeIFInjErrInDataK */
9396 #define FPGA_REG2__RXPIPEIFINJERRINDATAK__SHIFT                               2
9397 #define FPGA_REG2__RXPIPEIFINJERRINDATAK__WIDTH                               1
9398 #define FPGA_REG2__RXPIPEIFINJERRINDATAK__MASK                      0x00000004U
9399 #define FPGA_REG2__RXPIPEIFINJERRINDATAK__READ(src) \
9400                     (((u_int32_t)(src)\
9401                     & 0x00000004U) >> 2)
9402 #define FPGA_REG2__RXPIPEIFINJERRINDATAK__WRITE(src) \
9403                     (((u_int32_t)(src)\
9404                     << 2) & 0x00000004U)
9405 #define FPGA_REG2__RXPIPEIFINJERRINDATAK__MODIFY(dst, src) \
9406                     (dst) = ((dst) &\
9407                     ~0x00000004U) | (((u_int32_t)(src) <<\
9408                     2) & 0x00000004U)
9409 #define FPGA_REG2__RXPIPEIFINJERRINDATAK__VERIFY(src) \
9410                     (!((((u_int32_t)(src)\
9411                     << 2) & ~0x00000004U)))
9412 #define FPGA_REG2__RXPIPEIFINJERRINDATAK__SET(dst) \
9413                     (dst) = ((dst) &\
9414                     ~0x00000004U) | ((u_int32_t)(1) << 2)
9415 #define FPGA_REG2__RXPIPEIFINJERRINDATAK__CLR(dst) \
9416                     (dst) = ((dst) &\
9417                     ~0x00000004U) | ((u_int32_t)(0) << 2)
9418
9419 /* macros for field TxPipeIFInjErrInDataK */
9420 #define FPGA_REG2__TXPIPEIFINJERRINDATAK__SHIFT                               3
9421 #define FPGA_REG2__TXPIPEIFINJERRINDATAK__WIDTH                               1
9422 #define FPGA_REG2__TXPIPEIFINJERRINDATAK__MASK                      0x00000008U
9423 #define FPGA_REG2__TXPIPEIFINJERRINDATAK__READ(src) \
9424                     (((u_int32_t)(src)\
9425                     & 0x00000008U) >> 3)
9426 #define FPGA_REG2__TXPIPEIFINJERRINDATAK__WRITE(src) \
9427                     (((u_int32_t)(src)\
9428                     << 3) & 0x00000008U)
9429 #define FPGA_REG2__TXPIPEIFINJERRINDATAK__MODIFY(dst, src) \
9430                     (dst) = ((dst) &\
9431                     ~0x00000008U) | (((u_int32_t)(src) <<\
9432                     3) & 0x00000008U)
9433 #define FPGA_REG2__TXPIPEIFINJERRINDATAK__VERIFY(src) \
9434                     (!((((u_int32_t)(src)\
9435                     << 3) & ~0x00000008U)))
9436 #define FPGA_REG2__TXPIPEIFINJERRINDATAK__SET(dst) \
9437                     (dst) = ((dst) &\
9438                     ~0x00000008U) | ((u_int32_t)(1) << 3)
9439 #define FPGA_REG2__TXPIPEIFINJERRINDATAK__CLR(dst) \
9440                     (dst) = ((dst) &\
9441                     ~0x00000008U) | ((u_int32_t)(0) << 3)
9442
9443 /* macros for field dummy_error_injection */
9444 #define FPGA_REG2__DUMMY_ERROR_INJECTION__SHIFT                               4
9445 #define FPGA_REG2__DUMMY_ERROR_INJECTION__WIDTH                              28
9446 #define FPGA_REG2__DUMMY_ERROR_INJECTION__MASK                      0xfffffff0U
9447 #define FPGA_REG2__DUMMY_ERROR_INJECTION__READ(src) \
9448                     (((u_int32_t)(src)\
9449                     & 0xfffffff0U) >> 4)
9450 #define FPGA_REG2__DUMMY_ERROR_INJECTION__WRITE(src) \
9451                     (((u_int32_t)(src)\
9452                     << 4) & 0xfffffff0U)
9453 #define FPGA_REG2__DUMMY_ERROR_INJECTION__MODIFY(dst, src) \
9454                     (dst) = ((dst) &\
9455                     ~0xfffffff0U) | (((u_int32_t)(src) <<\
9456                     4) & 0xfffffff0U)
9457 #define FPGA_REG2__DUMMY_ERROR_INJECTION__VERIFY(src) \
9458                     (!((((u_int32_t)(src)\
9459                     << 4) & ~0xfffffff0U)))
9460 #define FPGA_REG2__TYPE                                               u_int32_t
9461 #define FPGA_REG2__READ                                             0xffffffffU
9462 #define FPGA_REG2__WRITE                                            0xffffffffU
9463
9464 #endif /* __FPGA_REG2_MACRO__ */
9465
9466
9467 /* macros for emulation_misc_reg_block.FPGA_REG2 */
9468 #define INST_EMULATION_MISC_REG_BLOCK__FPGA_REG2__NUM                         1
9469
9470 /* macros for BlueprintGlobalNameSpace::FPGA_REG3 */
9471 #ifndef __FPGA_REG3_MACRO__
9472 #define __FPGA_REG3_MACRO__
9473
9474 /* macros for field fpga_changelist */
9475 #define FPGA_REG3__FPGA_CHANGELIST__SHIFT                                     0
9476 #define FPGA_REG3__FPGA_CHANGELIST__WIDTH                                    32
9477 #define FPGA_REG3__FPGA_CHANGELIST__MASK                            0xffffffffU
9478 #define FPGA_REG3__FPGA_CHANGELIST__READ(src)    (u_int32_t)(src) & 0xffffffffU
9479 #define FPGA_REG3__TYPE                                               u_int32_t
9480 #define FPGA_REG3__READ                                             0xffffffffU
9481
9482 #endif /* __FPGA_REG3_MACRO__ */
9483
9484
9485 /* macros for emulation_misc_reg_block.FPGA_REG3 */
9486 #define INST_EMULATION_MISC_REG_BLOCK__FPGA_REG3__NUM                         1
9487
9488 /* macros for BlueprintGlobalNameSpace::FPGA_REG4 */
9489 #ifndef __FPGA_REG4_MACRO__
9490 #define __FPGA_REG4_MACRO__
9491
9492 /* macros for field radio_0_tck */
9493 #define FPGA_REG4__RADIO_0_TCK__SHIFT                                         0
9494 #define FPGA_REG4__RADIO_0_TCK__WIDTH                                         1
9495 #define FPGA_REG4__RADIO_0_TCK__MASK                                0x00000001U
9496 #define FPGA_REG4__RADIO_0_TCK__READ(src)        (u_int32_t)(src) & 0x00000001U
9497 #define FPGA_REG4__RADIO_0_TCK__WRITE(src)     ((u_int32_t)(src) & 0x00000001U)
9498 #define FPGA_REG4__RADIO_0_TCK__MODIFY(dst, src) \
9499                     (dst) = ((dst) &\
9500                     ~0x00000001U) | ((u_int32_t)(src) &\
9501                     0x00000001U)
9502 #define FPGA_REG4__RADIO_0_TCK__VERIFY(src) \
9503                     (!(((u_int32_t)(src)\
9504                     & ~0x00000001U)))
9505 #define FPGA_REG4__RADIO_0_TCK__SET(dst) \
9506                     (dst) = ((dst) &\
9507                     ~0x00000001U) | (u_int32_t)(1)
9508 #define FPGA_REG4__RADIO_0_TCK__CLR(dst) \
9509                     (dst) = ((dst) &\
9510                     ~0x00000001U) | (u_int32_t)(0)
9511
9512 /* macros for field radio_0_tdi */
9513 #define FPGA_REG4__RADIO_0_TDI__SHIFT                                         1
9514 #define FPGA_REG4__RADIO_0_TDI__WIDTH                                         1
9515 #define FPGA_REG4__RADIO_0_TDI__MASK                                0x00000002U
9516 #define FPGA_REG4__RADIO_0_TDI__READ(src) \
9517                     (((u_int32_t)(src)\
9518                     & 0x00000002U) >> 1)
9519 #define FPGA_REG4__RADIO_0_TDI__WRITE(src) \
9520                     (((u_int32_t)(src)\
9521                     << 1) & 0x00000002U)
9522 #define FPGA_REG4__RADIO_0_TDI__MODIFY(dst, src) \
9523                     (dst) = ((dst) &\
9524                     ~0x00000002U) | (((u_int32_t)(src) <<\
9525                     1) & 0x00000002U)
9526 #define FPGA_REG4__RADIO_0_TDI__VERIFY(src) \
9527                     (!((((u_int32_t)(src)\
9528                     << 1) & ~0x00000002U)))
9529 #define FPGA_REG4__RADIO_0_TDI__SET(dst) \
9530                     (dst) = ((dst) &\
9531                     ~0x00000002U) | ((u_int32_t)(1) << 1)
9532 #define FPGA_REG4__RADIO_0_TDI__CLR(dst) \
9533                     (dst) = ((dst) &\
9534                     ~0x00000002U) | ((u_int32_t)(0) << 1)
9535
9536 /* macros for field radio_0_tms */
9537 #define FPGA_REG4__RADIO_0_TMS__SHIFT                                         2
9538 #define FPGA_REG4__RADIO_0_TMS__WIDTH                                         1
9539 #define FPGA_REG4__RADIO_0_TMS__MASK                                0x00000004U
9540 #define FPGA_REG4__RADIO_0_TMS__READ(src) \
9541                     (((u_int32_t)(src)\
9542                     & 0x00000004U) >> 2)
9543 #define FPGA_REG4__RADIO_0_TMS__WRITE(src) \
9544                     (((u_int32_t)(src)\
9545                     << 2) & 0x00000004U)
9546 #define FPGA_REG4__RADIO_0_TMS__MODIFY(dst, src) \
9547                     (dst) = ((dst) &\
9548                     ~0x00000004U) | (((u_int32_t)(src) <<\
9549                     2) & 0x00000004U)
9550 #define FPGA_REG4__RADIO_0_TMS__VERIFY(src) \
9551                     (!((((u_int32_t)(src)\
9552                     << 2) & ~0x00000004U)))
9553 #define FPGA_REG4__RADIO_0_TMS__SET(dst) \
9554                     (dst) = ((dst) &\
9555                     ~0x00000004U) | ((u_int32_t)(1) << 2)
9556 #define FPGA_REG4__RADIO_0_TMS__CLR(dst) \
9557                     (dst) = ((dst) &\
9558                     ~0x00000004U) | ((u_int32_t)(0) << 2)
9559
9560 /* macros for field radio_0_tdo */
9561 #define FPGA_REG4__RADIO_0_TDO__SHIFT                                         3
9562 #define FPGA_REG4__RADIO_0_TDO__WIDTH                                         1
9563 #define FPGA_REG4__RADIO_0_TDO__MASK                                0x00000008U
9564 #define FPGA_REG4__RADIO_0_TDO__READ(src) \
9565                     (((u_int32_t)(src)\
9566                     & 0x00000008U) >> 3)
9567 #define FPGA_REG4__RADIO_0_TDO__SET(dst) \
9568                     (dst) = ((dst) &\
9569                     ~0x00000008U) | ((u_int32_t)(1) << 3)
9570 #define FPGA_REG4__RADIO_0_TDO__CLR(dst) \
9571                     (dst) = ((dst) &\
9572                     ~0x00000008U) | ((u_int32_t)(0) << 3)
9573
9574 /* macros for field radio_1_tck */
9575 #define FPGA_REG4__RADIO_1_TCK__SHIFT                                         4
9576 #define FPGA_REG4__RADIO_1_TCK__WIDTH                                         1
9577 #define FPGA_REG4__RADIO_1_TCK__MASK                                0x00000010U
9578 #define FPGA_REG4__RADIO_1_TCK__READ(src) \
9579                     (((u_int32_t)(src)\
9580                     & 0x00000010U) >> 4)
9581 #define FPGA_REG4__RADIO_1_TCK__WRITE(src) \
9582                     (((u_int32_t)(src)\
9583                     << 4) & 0x00000010U)
9584 #define FPGA_REG4__RADIO_1_TCK__MODIFY(dst, src) \
9585                     (dst) = ((dst) &\
9586                     ~0x00000010U) | (((u_int32_t)(src) <<\
9587                     4) & 0x00000010U)
9588 #define FPGA_REG4__RADIO_1_TCK__VERIFY(src) \
9589                     (!((((u_int32_t)(src)\
9590                     << 4) & ~0x00000010U)))
9591 #define FPGA_REG4__RADIO_1_TCK__SET(dst) \
9592                     (dst) = ((dst) &\
9593                     ~0x00000010U) | ((u_int32_t)(1) << 4)
9594 #define FPGA_REG4__RADIO_1_TCK__CLR(dst) \
9595                     (dst) = ((dst) &\
9596                     ~0x00000010U) | ((u_int32_t)(0) << 4)
9597
9598 /* macros for field radio_1_tdi */
9599 #define FPGA_REG4__RADIO_1_TDI__SHIFT                                         5
9600 #define FPGA_REG4__RADIO_1_TDI__WIDTH                                         1
9601 #define FPGA_REG4__RADIO_1_TDI__MASK                                0x00000020U
9602 #define FPGA_REG4__RADIO_1_TDI__READ(src) \
9603                     (((u_int32_t)(src)\
9604                     & 0x00000020U) >> 5)
9605 #define FPGA_REG4__RADIO_1_TDI__WRITE(src) \
9606                     (((u_int32_t)(src)\
9607                     << 5) & 0x00000020U)
9608 #define FPGA_REG4__RADIO_1_TDI__MODIFY(dst, src) \
9609                     (dst) = ((dst) &\
9610                     ~0x00000020U) | (((u_int32_t)(src) <<\
9611                     5) & 0x00000020U)
9612 #define FPGA_REG4__RADIO_1_TDI__VERIFY(src) \
9613                     (!((((u_int32_t)(src)\
9614                     << 5) & ~0x00000020U)))
9615 #define FPGA_REG4__RADIO_1_TDI__SET(dst) \
9616                     (dst) = ((dst) &\
9617                     ~0x00000020U) | ((u_int32_t)(1) << 5)
9618 #define FPGA_REG4__RADIO_1_TDI__CLR(dst) \
9619                     (dst) = ((dst) &\
9620                     ~0x00000020U) | ((u_int32_t)(0) << 5)
9621
9622 /* macros for field radio_1_tms */
9623 #define FPGA_REG4__RADIO_1_TMS__SHIFT                                         6
9624 #define FPGA_REG4__RADIO_1_TMS__WIDTH                                         1
9625 #define FPGA_REG4__RADIO_1_TMS__MASK                                0x00000040U
9626 #define FPGA_REG4__RADIO_1_TMS__READ(src) \
9627                     (((u_int32_t)(src)\
9628                     & 0x00000040U) >> 6)
9629 #define FPGA_REG4__RADIO_1_TMS__WRITE(src) \
9630                     (((u_int32_t)(src)\
9631                     << 6) & 0x00000040U)
9632 #define FPGA_REG4__RADIO_1_TMS__MODIFY(dst, src) \
9633                     (dst) = ((dst) &\
9634                     ~0x00000040U) | (((u_int32_t)(src) <<\
9635                     6) & 0x00000040U)
9636 #define FPGA_REG4__RADIO_1_TMS__VERIFY(src) \
9637                     (!((((u_int32_t)(src)\
9638                     << 6) & ~0x00000040U)))
9639 #define FPGA_REG4__RADIO_1_TMS__SET(dst) \
9640                     (dst) = ((dst) &\
9641                     ~0x00000040U) | ((u_int32_t)(1) << 6)
9642 #define FPGA_REG4__RADIO_1_TMS__CLR(dst) \
9643                     (dst) = ((dst) &\
9644                     ~0x00000040U) | ((u_int32_t)(0) << 6)
9645
9646 /* macros for field radio_1_tdo */
9647 #define FPGA_REG4__RADIO_1_TDO__SHIFT                                         7
9648 #define FPGA_REG4__RADIO_1_TDO__WIDTH                                         1
9649 #define FPGA_REG4__RADIO_1_TDO__MASK                                0x00000080U
9650 #define FPGA_REG4__RADIO_1_TDO__READ(src) \
9651                     (((u_int32_t)(src)\
9652                     & 0x00000080U) >> 7)
9653 #define FPGA_REG4__RADIO_1_TDO__SET(dst) \
9654                     (dst) = ((dst) &\
9655                     ~0x00000080U) | ((u_int32_t)(1) << 7)
9656 #define FPGA_REG4__RADIO_1_TDO__CLR(dst) \
9657                     (dst) = ((dst) &\
9658                     ~0x00000080U) | ((u_int32_t)(0) << 7)
9659
9660 /* macros for field radio_2_tck */
9661 #define FPGA_REG4__RADIO_2_TCK__SHIFT                                         8
9662 #define FPGA_REG4__RADIO_2_TCK__WIDTH                                         1
9663 #define FPGA_REG4__RADIO_2_TCK__MASK                                0x00000100U
9664 #define FPGA_REG4__RADIO_2_TCK__READ(src) \
9665                     (((u_int32_t)(src)\
9666                     & 0x00000100U) >> 8)
9667 #define FPGA_REG4__RADIO_2_TCK__WRITE(src) \
9668                     (((u_int32_t)(src)\
9669                     << 8) & 0x00000100U)
9670 #define FPGA_REG4__RADIO_2_TCK__MODIFY(dst, src) \
9671                     (dst) = ((dst) &\
9672                     ~0x00000100U) | (((u_int32_t)(src) <<\
9673                     8) & 0x00000100U)
9674 #define FPGA_REG4__RADIO_2_TCK__VERIFY(src) \
9675                     (!((((u_int32_t)(src)\
9676                     << 8) & ~0x00000100U)))
9677 #define FPGA_REG4__RADIO_2_TCK__SET(dst) \
9678                     (dst) = ((dst) &\
9679                     ~0x00000100U) | ((u_int32_t)(1) << 8)
9680 #define FPGA_REG4__RADIO_2_TCK__CLR(dst) \
9681                     (dst) = ((dst) &\
9682                     ~0x00000100U) | ((u_int32_t)(0) << 8)
9683
9684 /* macros for field radio_2_tdi */
9685 #define FPGA_REG4__RADIO_2_TDI__SHIFT                                         9
9686 #define FPGA_REG4__RADIO_2_TDI__WIDTH                                         1
9687 #define FPGA_REG4__RADIO_2_TDI__MASK                                0x00000200U
9688 #define FPGA_REG4__RADIO_2_TDI__READ(src) \
9689                     (((u_int32_t)(src)\
9690                     & 0x00000200U) >> 9)
9691 #define FPGA_REG4__RADIO_2_TDI__WRITE(src) \
9692                     (((u_int32_t)(src)\
9693                     << 9) & 0x00000200U)
9694 #define FPGA_REG4__RADIO_2_TDI__MODIFY(dst, src) \
9695                     (dst) = ((dst) &\
9696                     ~0x00000200U) | (((u_int32_t)(src) <<\
9697                     9) & 0x00000200U)
9698 #define FPGA_REG4__RADIO_2_TDI__VERIFY(src) \
9699                     (!((((u_int32_t)(src)\
9700                     << 9) & ~0x00000200U)))
9701 #define FPGA_REG4__RADIO_2_TDI__SET(dst) \
9702                     (dst) = ((dst) &\
9703                     ~0x00000200U) | ((u_int32_t)(1) << 9)
9704 #define FPGA_REG4__RADIO_2_TDI__CLR(dst) \
9705                     (dst) = ((dst) &\
9706                     ~0x00000200U) | ((u_int32_t)(0) << 9)
9707
9708 /* macros for field radio_2_tms */
9709 #define FPGA_REG4__RADIO_2_TMS__SHIFT                                        10
9710 #define FPGA_REG4__RADIO_2_TMS__WIDTH                                         1
9711 #define FPGA_REG4__RADIO_2_TMS__MASK                                0x00000400U
9712 #define FPGA_REG4__RADIO_2_TMS__READ(src) \
9713                     (((u_int32_t)(src)\
9714                     & 0x00000400U) >> 10)
9715 #define FPGA_REG4__RADIO_2_TMS__WRITE(src) \
9716                     (((u_int32_t)(src)\
9717                     << 10) & 0x00000400U)
9718 #define FPGA_REG4__RADIO_2_TMS__MODIFY(dst, src) \
9719                     (dst) = ((dst) &\
9720                     ~0x00000400U) | (((u_int32_t)(src) <<\
9721                     10) & 0x00000400U)
9722 #define FPGA_REG4__RADIO_2_TMS__VERIFY(src) \
9723                     (!((((u_int32_t)(src)\
9724                     << 10) & ~0x00000400U)))
9725 #define FPGA_REG4__RADIO_2_TMS__SET(dst) \
9726                     (dst) = ((dst) &\
9727                     ~0x00000400U) | ((u_int32_t)(1) << 10)
9728 #define FPGA_REG4__RADIO_2_TMS__CLR(dst) \
9729                     (dst) = ((dst) &\
9730                     ~0x00000400U) | ((u_int32_t)(0) << 10)
9731
9732 /* macros for field radio_2_tdo */
9733 #define FPGA_REG4__RADIO_2_TDO__SHIFT                                        11
9734 #define FPGA_REG4__RADIO_2_TDO__WIDTH                                         1
9735 #define FPGA_REG4__RADIO_2_TDO__MASK                                0x00000800U
9736 #define FPGA_REG4__RADIO_2_TDO__READ(src) \
9737                     (((u_int32_t)(src)\
9738                     & 0x00000800U) >> 11)
9739 #define FPGA_REG4__RADIO_2_TDO__SET(dst) \
9740                     (dst) = ((dst) &\
9741                     ~0x00000800U) | ((u_int32_t)(1) << 11)
9742 #define FPGA_REG4__RADIO_2_TDO__CLR(dst) \
9743                     (dst) = ((dst) &\
9744                     ~0x00000800U) | ((u_int32_t)(0) << 11)
9745
9746 /* macros for field radio_3_tck */
9747 #define FPGA_REG4__RADIO_3_TCK__SHIFT                                        12
9748 #define FPGA_REG4__RADIO_3_TCK__WIDTH                                         1
9749 #define FPGA_REG4__RADIO_3_TCK__MASK                                0x00001000U
9750 #define FPGA_REG4__RADIO_3_TCK__READ(src) \
9751                     (((u_int32_t)(src)\
9752                     & 0x00001000U) >> 12)
9753 #define FPGA_REG4__RADIO_3_TCK__WRITE(src) \
9754                     (((u_int32_t)(src)\
9755                     << 12) & 0x00001000U)
9756 #define FPGA_REG4__RADIO_3_TCK__MODIFY(dst, src) \
9757                     (dst) = ((dst) &\
9758                     ~0x00001000U) | (((u_int32_t)(src) <<\
9759                     12) & 0x00001000U)
9760 #define FPGA_REG4__RADIO_3_TCK__VERIFY(src) \
9761                     (!((((u_int32_t)(src)\
9762                     << 12) & ~0x00001000U)))
9763 #define FPGA_REG4__RADIO_3_TCK__SET(dst) \
9764                     (dst) = ((dst) &\
9765                     ~0x00001000U) | ((u_int32_t)(1) << 12)
9766 #define FPGA_REG4__RADIO_3_TCK__CLR(dst) \
9767                     (dst) = ((dst) &\
9768                     ~0x00001000U) | ((u_int32_t)(0) << 12)
9769
9770 /* macros for field radio_3_tdi */
9771 #define FPGA_REG4__RADIO_3_TDI__SHIFT                                        13
9772 #define FPGA_REG4__RADIO_3_TDI__WIDTH                                         1
9773 #define FPGA_REG4__RADIO_3_TDI__MASK                                0x00002000U
9774 #define FPGA_REG4__RADIO_3_TDI__READ(src) \
9775                     (((u_int32_t)(src)\
9776                     & 0x00002000U) >> 13)
9777 #define FPGA_REG4__RADIO_3_TDI__WRITE(src) \
9778                     (((u_int32_t)(src)\
9779                     << 13) & 0x00002000U)
9780 #define FPGA_REG4__RADIO_3_TDI__MODIFY(dst, src) \
9781                     (dst) = ((dst) &\
9782                     ~0x00002000U) | (((u_int32_t)(src) <<\
9783                     13) & 0x00002000U)
9784 #define FPGA_REG4__RADIO_3_TDI__VERIFY(src) \
9785                     (!((((u_int32_t)(src)\
9786                     << 13) & ~0x00002000U)))
9787 #define FPGA_REG4__RADIO_3_TDI__SET(dst) \
9788                     (dst) = ((dst) &\
9789                     ~0x00002000U) | ((u_int32_t)(1) << 13)
9790 #define FPGA_REG4__RADIO_3_TDI__CLR(dst) \
9791                     (dst) = ((dst) &\
9792                     ~0x00002000U) | ((u_int32_t)(0) << 13)
9793
9794 /* macros for field radio_3_tms */
9795 #define FPGA_REG4__RADIO_3_TMS__SHIFT                                        14
9796 #define FPGA_REG4__RADIO_3_TMS__WIDTH                                         1
9797 #define FPGA_REG4__RADIO_3_TMS__MASK                                0x00004000U
9798 #define FPGA_REG4__RADIO_3_TMS__READ(src) \
9799                     (((u_int32_t)(src)\
9800                     & 0x00004000U) >> 14)
9801 #define FPGA_REG4__RADIO_3_TMS__WRITE(src) \
9802                     (((u_int32_t)(src)\
9803                     << 14) & 0x00004000U)
9804 #define FPGA_REG4__RADIO_3_TMS__MODIFY(dst, src) \
9805                     (dst) = ((dst) &\
9806                     ~0x00004000U) | (((u_int32_t)(src) <<\
9807                     14) & 0x00004000U)
9808 #define FPGA_REG4__RADIO_3_TMS__VERIFY(src) \
9809                     (!((((u_int32_t)(src)\
9810                     << 14) & ~0x00004000U)))
9811 #define FPGA_REG4__RADIO_3_TMS__SET(dst) \
9812                     (dst) = ((dst) &\
9813                     ~0x00004000U) | ((u_int32_t)(1) << 14)
9814 #define FPGA_REG4__RADIO_3_TMS__CLR(dst) \
9815                     (dst) = ((dst) &\
9816                     ~0x00004000U) | ((u_int32_t)(0) << 14)
9817
9818 /* macros for field radio_3_tdo */
9819 #define FPGA_REG4__RADIO_3_TDO__SHIFT                                        15
9820 #define FPGA_REG4__RADIO_3_TDO__WIDTH                                         1
9821 #define FPGA_REG4__RADIO_3_TDO__MASK                                0x00008000U
9822 #define FPGA_REG4__RADIO_3_TDO__READ(src) \
9823                     (((u_int32_t)(src)\
9824                     & 0x00008000U) >> 15)
9825 #define FPGA_REG4__RADIO_3_TDO__SET(dst) \
9826                     (dst) = ((dst) &\
9827                     ~0x00008000U) | ((u_int32_t)(1) << 15)
9828 #define FPGA_REG4__RADIO_3_TDO__CLR(dst) \
9829                     (dst) = ((dst) &\
9830                     ~0x00008000U) | ((u_int32_t)(0) << 15)
9831 #define FPGA_REG4__TYPE                                               u_int32_t
9832 #define FPGA_REG4__READ                                             0x0000ffffU
9833 #define FPGA_REG4__WRITE                                            0x0000ffffU
9834
9835 #endif /* __FPGA_REG4_MACRO__ */
9836
9837
9838 /* macros for emulation_misc_reg_block.FPGA_REG4 */
9839 #define INST_EMULATION_MISC_REG_BLOCK__FPGA_REG4__NUM                         1
9840
9841 /* macros for BlueprintGlobalNameSpace::FPGA_REG5 */
9842 #ifndef __FPGA_REG5_MACRO__
9843 #define __FPGA_REG5_MACRO__
9844
9845 /* macros for field drp_den */
9846 #define FPGA_REG5__DRP_DEN__SHIFT                                             0
9847 #define FPGA_REG5__DRP_DEN__WIDTH                                             1
9848 #define FPGA_REG5__DRP_DEN__MASK                                    0x00000001U
9849 #define FPGA_REG5__DRP_DEN__READ(src)            (u_int32_t)(src) & 0x00000001U
9850 #define FPGA_REG5__DRP_DEN__WRITE(src)         ((u_int32_t)(src) & 0x00000001U)
9851 #define FPGA_REG5__DRP_DEN__MODIFY(dst, src) \
9852                     (dst) = ((dst) &\
9853                     ~0x00000001U) | ((u_int32_t)(src) &\
9854                     0x00000001U)
9855 #define FPGA_REG5__DRP_DEN__VERIFY(src)  (!(((u_int32_t)(src) & ~0x00000001U)))
9856 #define FPGA_REG5__DRP_DEN__SET(dst) \
9857                     (dst) = ((dst) &\
9858                     ~0x00000001U) | (u_int32_t)(1)
9859 #define FPGA_REG5__DRP_DEN__CLR(dst) \
9860                     (dst) = ((dst) &\
9861                     ~0x00000001U) | (u_int32_t)(0)
9862
9863 /* macros for field drp_dwe */
9864 #define FPGA_REG5__DRP_DWE__SHIFT                                             1
9865 #define FPGA_REG5__DRP_DWE__WIDTH                                             1
9866 #define FPGA_REG5__DRP_DWE__MASK                                    0x00000002U
9867 #define FPGA_REG5__DRP_DWE__READ(src)   (((u_int32_t)(src) & 0x00000002U) >> 1)
9868 #define FPGA_REG5__DRP_DWE__WRITE(src)  (((u_int32_t)(src) << 1) & 0x00000002U)
9869 #define FPGA_REG5__DRP_DWE__MODIFY(dst, src) \
9870                     (dst) = ((dst) &\
9871                     ~0x00000002U) | (((u_int32_t)(src) <<\
9872                     1) & 0x00000002U)
9873 #define FPGA_REG5__DRP_DWE__VERIFY(src) \
9874                     (!((((u_int32_t)(src)\
9875                     << 1) & ~0x00000002U)))
9876 #define FPGA_REG5__DRP_DWE__SET(dst) \
9877                     (dst) = ((dst) &\
9878                     ~0x00000002U) | ((u_int32_t)(1) << 1)
9879 #define FPGA_REG5__DRP_DWE__CLR(dst) \
9880                     (dst) = ((dst) &\
9881                     ~0x00000002U) | ((u_int32_t)(0) << 1)
9882
9883 /* macros for field drp_reset */
9884 #define FPGA_REG5__DRP_RESET__SHIFT                                           2
9885 #define FPGA_REG5__DRP_RESET__WIDTH                                           1
9886 #define FPGA_REG5__DRP_RESET__MASK                                  0x00000004U
9887 #define FPGA_REG5__DRP_RESET__READ(src) (((u_int32_t)(src) & 0x00000004U) >> 2)
9888 #define FPGA_REG5__DRP_RESET__WRITE(src) \
9889                     (((u_int32_t)(src)\
9890                     << 2) & 0x00000004U)
9891 #define FPGA_REG5__DRP_RESET__MODIFY(dst, src) \
9892                     (dst) = ((dst) &\
9893                     ~0x00000004U) | (((u_int32_t)(src) <<\
9894                     2) & 0x00000004U)
9895 #define FPGA_REG5__DRP_RESET__VERIFY(src) \
9896                     (!((((u_int32_t)(src)\
9897                     << 2) & ~0x00000004U)))
9898 #define FPGA_REG5__DRP_RESET__SET(dst) \
9899                     (dst) = ((dst) &\
9900                     ~0x00000004U) | ((u_int32_t)(1) << 2)
9901 #define FPGA_REG5__DRP_RESET__CLR(dst) \
9902                     (dst) = ((dst) &\
9903                     ~0x00000004U) | ((u_int32_t)(0) << 2)
9904
9905 /* macros for field drp_address */
9906 #define FPGA_REG5__DRP_ADDRESS__SHIFT                                         3
9907 #define FPGA_REG5__DRP_ADDRESS__WIDTH                                         5
9908 #define FPGA_REG5__DRP_ADDRESS__MASK                                0x000000f8U
9909 #define FPGA_REG5__DRP_ADDRESS__READ(src) \
9910                     (((u_int32_t)(src)\
9911                     & 0x000000f8U) >> 3)
9912 #define FPGA_REG5__DRP_ADDRESS__WRITE(src) \
9913                     (((u_int32_t)(src)\
9914                     << 3) & 0x000000f8U)
9915 #define FPGA_REG5__DRP_ADDRESS__MODIFY(dst, src) \
9916                     (dst) = ((dst) &\
9917                     ~0x000000f8U) | (((u_int32_t)(src) <<\
9918                     3) & 0x000000f8U)
9919 #define FPGA_REG5__DRP_ADDRESS__VERIFY(src) \
9920                     (!((((u_int32_t)(src)\
9921                     << 3) & ~0x000000f8U)))
9922
9923 /* macros for field drp_reserved */
9924 #define FPGA_REG5__DRP_RESERVED__SHIFT                                        8
9925 #define FPGA_REG5__DRP_RESERVED__WIDTH                                        8
9926 #define FPGA_REG5__DRP_RESERVED__MASK                               0x0000ff00U
9927 #define FPGA_REG5__DRP_RESERVED__READ(src) \
9928                     (((u_int32_t)(src)\
9929                     & 0x0000ff00U) >> 8)
9930 #define FPGA_REG5__DRP_RESERVED__WRITE(src) \
9931                     (((u_int32_t)(src)\
9932                     << 8) & 0x0000ff00U)
9933 #define FPGA_REG5__DRP_RESERVED__MODIFY(dst, src) \
9934                     (dst) = ((dst) &\
9935                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
9936                     8) & 0x0000ff00U)
9937 #define FPGA_REG5__DRP_RESERVED__VERIFY(src) \
9938                     (!((((u_int32_t)(src)\
9939                     << 8) & ~0x0000ff00U)))
9940
9941 /* macros for field drp_din */
9942 #define FPGA_REG5__DRP_DIN__SHIFT                                            16
9943 #define FPGA_REG5__DRP_DIN__WIDTH                                            16
9944 #define FPGA_REG5__DRP_DIN__MASK                                    0xffff0000U
9945 #define FPGA_REG5__DRP_DIN__READ(src)  (((u_int32_t)(src) & 0xffff0000U) >> 16)
9946 #define FPGA_REG5__DRP_DIN__WRITE(src) (((u_int32_t)(src) << 16) & 0xffff0000U)
9947 #define FPGA_REG5__DRP_DIN__MODIFY(dst, src) \
9948                     (dst) = ((dst) &\
9949                     ~0xffff0000U) | (((u_int32_t)(src) <<\
9950                     16) & 0xffff0000U)
9951 #define FPGA_REG5__DRP_DIN__VERIFY(src) \
9952                     (!((((u_int32_t)(src)\
9953                     << 16) & ~0xffff0000U)))
9954 #define FPGA_REG5__TYPE                                               u_int32_t
9955 #define FPGA_REG5__READ                                             0xffffffffU
9956 #define FPGA_REG5__WRITE                                            0xffffffffU
9957
9958 #endif /* __FPGA_REG5_MACRO__ */
9959
9960
9961 /* macros for emulation_misc_reg_block.FPGA_REG5 */
9962 #define INST_EMULATION_MISC_REG_BLOCK__FPGA_REG5__NUM                         1
9963
9964 /* macros for BlueprintGlobalNameSpace::FPGA_REG6 */
9965 #ifndef __FPGA_REG6_MACRO__
9966 #define __FPGA_REG6_MACRO__
9967
9968 /* macros for field drp_drdy */
9969 #define FPGA_REG6__DRP_DRDY__SHIFT                                            0
9970 #define FPGA_REG6__DRP_DRDY__WIDTH                                            1
9971 #define FPGA_REG6__DRP_DRDY__MASK                                   0x00000001U
9972 #define FPGA_REG6__DRP_DRDY__READ(src)           (u_int32_t)(src) & 0x00000001U
9973 #define FPGA_REG6__DRP_DRDY__SET(dst) \
9974                     (dst) = ((dst) &\
9975                     ~0x00000001U) | (u_int32_t)(1)
9976 #define FPGA_REG6__DRP_DRDY__CLR(dst) \
9977                     (dst) = ((dst) &\
9978                     ~0x00000001U) | (u_int32_t)(0)
9979
9980 /* macros for field drp_dout */
9981 #define FPGA_REG6__DRP_DOUT__SHIFT                                           16
9982 #define FPGA_REG6__DRP_DOUT__WIDTH                                           16
9983 #define FPGA_REG6__DRP_DOUT__MASK                                   0xffff0000U
9984 #define FPGA_REG6__DRP_DOUT__READ(src) (((u_int32_t)(src) & 0xffff0000U) >> 16)
9985 #define FPGA_REG6__TYPE                                               u_int32_t
9986 #define FPGA_REG6__READ                                             0xffff0001U
9987
9988 #endif /* __FPGA_REG6_MACRO__ */
9989
9990
9991 /* macros for emulation_misc_reg_block.FPGA_REG6 */
9992 #define INST_EMULATION_MISC_REG_BLOCK__FPGA_REG6__NUM                         1
9993
9994 /* macros for BlueprintGlobalNameSpace::FPGA_REG7 */
9995 #ifndef __FPGA_REG7_MACRO__
9996 #define __FPGA_REG7_MACRO__
9997
9998 /* macros for field RxPipeIFerrInjMsk */
9999 #define FPGA_REG7__RXPIPEIFERRINJMSK__SHIFT                                   0
10000 #define FPGA_REG7__RXPIPEIFERRINJMSK__WIDTH                                  32
10001 #define FPGA_REG7__RXPIPEIFERRINJMSK__MASK                          0xffffffffU
10002 #define FPGA_REG7__RXPIPEIFERRINJMSK__READ(src)  (u_int32_t)(src) & 0xffffffffU
10003 #define FPGA_REG7__RXPIPEIFERRINJMSK__WRITE(src) \
10004                     ((u_int32_t)(src)\
10005                     & 0xffffffffU)
10006 #define FPGA_REG7__RXPIPEIFERRINJMSK__MODIFY(dst, src) \
10007                     (dst) = ((dst) &\
10008                     ~0xffffffffU) | ((u_int32_t)(src) &\
10009                     0xffffffffU)
10010 #define FPGA_REG7__RXPIPEIFERRINJMSK__VERIFY(src) \
10011                     (!(((u_int32_t)(src)\
10012                     & ~0xffffffffU)))
10013 #define FPGA_REG7__TYPE                                               u_int32_t
10014 #define FPGA_REG7__READ                                             0xffffffffU
10015 #define FPGA_REG7__WRITE                                            0xffffffffU
10016
10017 #endif /* __FPGA_REG7_MACRO__ */
10018
10019
10020 /* macros for emulation_misc_reg_block.FPGA_REG7 */
10021 #define INST_EMULATION_MISC_REG_BLOCK__FPGA_REG7__NUM                         1
10022
10023 /* macros for BlueprintGlobalNameSpace::FPGA_REG8 */
10024 #ifndef __FPGA_REG8_MACRO__
10025 #define __FPGA_REG8_MACRO__
10026
10027 /* macros for field TxPipeIFerrInjMsk */
10028 #define FPGA_REG8__TXPIPEIFERRINJMSK__SHIFT                                   0
10029 #define FPGA_REG8__TXPIPEIFERRINJMSK__WIDTH                                  32
10030 #define FPGA_REG8__TXPIPEIFERRINJMSK__MASK                          0xffffffffU
10031 #define FPGA_REG8__TXPIPEIFERRINJMSK__READ(src)  (u_int32_t)(src) & 0xffffffffU
10032 #define FPGA_REG8__TXPIPEIFERRINJMSK__WRITE(src) \
10033                     ((u_int32_t)(src)\
10034                     & 0xffffffffU)
10035 #define FPGA_REG8__TXPIPEIFERRINJMSK__MODIFY(dst, src) \
10036                     (dst) = ((dst) &\
10037                     ~0xffffffffU) | ((u_int32_t)(src) &\
10038                     0xffffffffU)
10039 #define FPGA_REG8__TXPIPEIFERRINJMSK__VERIFY(src) \
10040                     (!(((u_int32_t)(src)\
10041                     & ~0xffffffffU)))
10042 #define FPGA_REG8__TYPE                                               u_int32_t
10043 #define FPGA_REG8__READ                                             0xffffffffU
10044 #define FPGA_REG8__WRITE                                            0xffffffffU
10045
10046 #endif /* __FPGA_REG8_MACRO__ */
10047
10048
10049 /* macros for emulation_misc_reg_block.FPGA_REG8 */
10050 #define INST_EMULATION_MISC_REG_BLOCK__FPGA_REG8__NUM                         1
10051
10052 /* macros for BlueprintGlobalNameSpace::FPGA_REG9 */
10053 #ifndef __FPGA_REG9_MACRO__
10054 #define __FPGA_REG9_MACRO__
10055
10056 /* macros for field RxPipeIFDataErrMsk */
10057 #define FPGA_REG9__RXPIPEIFDATAERRMSK__SHIFT                                  0
10058 #define FPGA_REG9__RXPIPEIFDATAERRMSK__WIDTH                                 16
10059 #define FPGA_REG9__RXPIPEIFDATAERRMSK__MASK                         0x0000ffffU
10060 #define FPGA_REG9__RXPIPEIFDATAERRMSK__READ(src) (u_int32_t)(src) & 0x0000ffffU
10061 #define FPGA_REG9__RXPIPEIFDATAERRMSK__WRITE(src) \
10062                     ((u_int32_t)(src)\
10063                     & 0x0000ffffU)
10064 #define FPGA_REG9__RXPIPEIFDATAERRMSK__MODIFY(dst, src) \
10065                     (dst) = ((dst) &\
10066                     ~0x0000ffffU) | ((u_int32_t)(src) &\
10067                     0x0000ffffU)
10068 #define FPGA_REG9__RXPIPEIFDATAERRMSK__VERIFY(src) \
10069                     (!(((u_int32_t)(src)\
10070                     & ~0x0000ffffU)))
10071
10072 /* macros for field TxPipeIFDataErrMsk */
10073 #define FPGA_REG9__TXPIPEIFDATAERRMSK__SHIFT                                 16
10074 #define FPGA_REG9__TXPIPEIFDATAERRMSK__WIDTH                                 16
10075 #define FPGA_REG9__TXPIPEIFDATAERRMSK__MASK                         0xffff0000U
10076 #define FPGA_REG9__TXPIPEIFDATAERRMSK__READ(src) \
10077                     (((u_int32_t)(src)\
10078                     & 0xffff0000U) >> 16)
10079 #define FPGA_REG9__TXPIPEIFDATAERRMSK__WRITE(src) \
10080                     (((u_int32_t)(src)\
10081                     << 16) & 0xffff0000U)
10082 #define FPGA_REG9__TXPIPEIFDATAERRMSK__MODIFY(dst, src) \
10083                     (dst) = ((dst) &\
10084                     ~0xffff0000U) | (((u_int32_t)(src) <<\
10085                     16) & 0xffff0000U)
10086 #define FPGA_REG9__TXPIPEIFDATAERRMSK__VERIFY(src) \
10087                     (!((((u_int32_t)(src)\
10088                     << 16) & ~0xffff0000U)))
10089 #define FPGA_REG9__TYPE                                               u_int32_t
10090 #define FPGA_REG9__READ                                             0xffffffffU
10091 #define FPGA_REG9__WRITE                                            0xffffffffU
10092
10093 #endif /* __FPGA_REG9_MACRO__ */
10094
10095
10096 /* macros for emulation_misc_reg_block.FPGA_REG9 */
10097 #define INST_EMULATION_MISC_REG_BLOCK__FPGA_REG9__NUM                         1
10098
10099 /* macros for BlueprintGlobalNameSpace::FPGA_REG10 */
10100 #ifndef __FPGA_REG10_MACRO__
10101 #define __FPGA_REG10_MACRO__
10102
10103 /* macros for field RxPipeIFSpdMsk */
10104 #define FPGA_REG10__RXPIPEIFSPDMSK__SHIFT                                     0
10105 #define FPGA_REG10__RXPIPEIFSPDMSK__WIDTH                                    16
10106 #define FPGA_REG10__RXPIPEIFSPDMSK__MASK                            0x0000ffffU
10107 #define FPGA_REG10__RXPIPEIFSPDMSK__READ(src)    (u_int32_t)(src) & 0x0000ffffU
10108 #define FPGA_REG10__RXPIPEIFSPDMSK__WRITE(src) ((u_int32_t)(src) & 0x0000ffffU)
10109 #define FPGA_REG10__RXPIPEIFSPDMSK__MODIFY(dst, src) \
10110                     (dst) = ((dst) &\
10111                     ~0x0000ffffU) | ((u_int32_t)(src) &\
10112                     0x0000ffffU)
10113 #define FPGA_REG10__RXPIPEIFSPDMSK__VERIFY(src) \
10114                     (!(((u_int32_t)(src)\
10115                     & ~0x0000ffffU)))
10116
10117 /* macros for field TxPipeIFSpdMsk */
10118 #define FPGA_REG10__TXPIPEIFSPDMSK__SHIFT                                    16
10119 #define FPGA_REG10__TXPIPEIFSPDMSK__WIDTH                                    16
10120 #define FPGA_REG10__TXPIPEIFSPDMSK__MASK                            0xffff0000U
10121 #define FPGA_REG10__TXPIPEIFSPDMSK__READ(src) \
10122                     (((u_int32_t)(src)\
10123                     & 0xffff0000U) >> 16)
10124 #define FPGA_REG10__TXPIPEIFSPDMSK__WRITE(src) \
10125                     (((u_int32_t)(src)\
10126                     << 16) & 0xffff0000U)
10127 #define FPGA_REG10__TXPIPEIFSPDMSK__MODIFY(dst, src) \
10128                     (dst) = ((dst) &\
10129                     ~0xffff0000U) | (((u_int32_t)(src) <<\
10130                     16) & 0xffff0000U)
10131 #define FPGA_REG10__TXPIPEIFSPDMSK__VERIFY(src) \
10132                     (!((((u_int32_t)(src)\
10133                     << 16) & ~0xffff0000U)))
10134 #define FPGA_REG10__TYPE                                              u_int32_t
10135 #define FPGA_REG10__READ                                            0xffffffffU
10136 #define FPGA_REG10__WRITE                                           0xffffffffU
10137
10138 #endif /* __FPGA_REG10_MACRO__ */
10139
10140
10141 /* macros for emulation_misc_reg_block.FPGA_REG10 */
10142 #define INST_EMULATION_MISC_REG_BLOCK__FPGA_REG10__NUM                        1
10143
10144 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_0::ID */
10145 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__ID_MACRO__
10146 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__ID_MACRO__
10147
10148 /* macros for field VendorID */
10149 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__ID__VENDORID__SHIFT             0
10150 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__ID__VENDORID__WIDTH            16
10151 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__ID__VENDORID__MASK    0x0000ffffU
10152 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__ID__VENDORID__READ(src) \
10153                     (u_int32_t)(src)\
10154                     & 0x0000ffffU
10155
10156 /* macros for field DeviceID */
10157 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__ID__DEVICEID__SHIFT            16
10158 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__ID__DEVICEID__WIDTH            16
10159 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__ID__DEVICEID__MASK    0xffff0000U
10160 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__ID__DEVICEID__READ(src) \
10161                     (((u_int32_t)(src)\
10162                     & 0xffff0000U) >> 16)
10163 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__ID__TYPE                u_int32_t
10164 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__ID__READ              0xffffffffU
10165
10166 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__ID_MACRO__ */
10167
10168
10169 /* macros for DWC_pcie_dbi_axi_block.ID */
10170 #define INST_DWC_PCIE_DBI_AXI_BLOCK__ID__NUM                                  1
10171
10172 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_0::STS_CMD_RGSTR */
10173 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__STS_CMD_RGSTR_MACRO__
10174 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__STS_CMD_RGSTR_MACRO__
10175
10176 /* macros for field CMD_RGSTR */
10177 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__STS_CMD_RGSTR__CMD_RGSTR__SHIFT 0
10178 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__STS_CMD_RGSTR__CMD_RGSTR__WIDTH \
10179                     16
10180 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__STS_CMD_RGSTR__CMD_RGSTR__MASK \
10181                     0x0000ffffU
10182 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__STS_CMD_RGSTR__CMD_RGSTR__READ(src) \
10183                     (u_int32_t)(src)\
10184                     & 0x0000ffffU
10185
10186 /* macros for field STS_RGSTR */
10187 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__STS_CMD_RGSTR__STS_RGSTR__SHIFT \
10188                     16
10189 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__STS_CMD_RGSTR__STS_RGSTR__WIDTH \
10190                     16
10191 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__STS_CMD_RGSTR__STS_RGSTR__MASK \
10192                     0xffff0000U
10193 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__STS_CMD_RGSTR__STS_RGSTR__READ(src) \
10194                     (((u_int32_t)(src)\
10195                     & 0xffff0000U) >> 16)
10196 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__STS_CMD_RGSTR__TYPE     u_int32_t
10197 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__STS_CMD_RGSTR__READ   0xffffffffU
10198
10199 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__STS_CMD_RGSTR_MACRO__ */
10200
10201
10202 /* macros for DWC_pcie_dbi_axi_block.STS_CMD_RGSTR */
10203 #define INST_DWC_PCIE_DBI_AXI_BLOCK__STS_CMD_RGSTR__NUM                       1
10204
10205 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_0::CLS_REV_ID */
10206 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CLS_REV_ID_MACRO__
10207 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CLS_REV_ID_MACRO__
10208
10209 /* macros for field RevID */
10210 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CLS_REV_ID__REVID__SHIFT        0
10211 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CLS_REV_ID__REVID__WIDTH        8
10212 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CLS_REV_ID__REVID__MASK \
10213                     0x000000ffU
10214 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CLS_REV_ID__REVID__READ(src) \
10215                     (u_int32_t)(src)\
10216                     & 0x000000ffU
10217
10218 /* macros for field CLS_CD */
10219 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CLS_REV_ID__CLS_CD__SHIFT       8
10220 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CLS_REV_ID__CLS_CD__WIDTH      24
10221 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CLS_REV_ID__CLS_CD__MASK \
10222                     0xffffff00U
10223 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CLS_REV_ID__CLS_CD__READ(src) \
10224                     (((u_int32_t)(src)\
10225                     & 0xffffff00U) >> 8)
10226 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CLS_REV_ID__TYPE        u_int32_t
10227 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CLS_REV_ID__READ      0xffffffffU
10228
10229 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CLS_REV_ID_MACRO__ */
10230
10231
10232 /* macros for DWC_pcie_dbi_axi_block.CLS_REV_ID */
10233 #define INST_DWC_PCIE_DBI_AXI_BLOCK__CLS_REV_ID__NUM                          1
10234
10235 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_0::BIST_HEAD_LAT_CACH */
10236 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH_MACRO__
10237 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH_MACRO__
10238
10239 /* macros for field CACH_LN_SZE */
10240 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH__CACH_LN_SZE__SHIFT \
10241                     0
10242 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH__CACH_LN_SZE__WIDTH \
10243                     8
10244 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH__CACH_LN_SZE__MASK \
10245                     0x000000ffU
10246 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH__CACH_LN_SZE__READ(src) \
10247                     (u_int32_t)(src)\
10248                     & 0x000000ffU
10249
10250 /* macros for field LAT_TIM */
10251 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH__LAT_TIM__SHIFT \
10252                     8
10253 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH__LAT_TIM__WIDTH \
10254                     8
10255 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH__LAT_TIM__MASK \
10256                     0x0000ff00U
10257 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH__LAT_TIM__READ(src) \
10258                     (((u_int32_t)(src)\
10259                     & 0x0000ff00U) >> 8)
10260
10261 /* macros for field HEAD_TYP */
10262 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH__HEAD_TYP__SHIFT \
10263                     16
10264 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH__HEAD_TYP__WIDTH \
10265                     8
10266 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH__HEAD_TYP__MASK \
10267                     0x00ff0000U
10268 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH__HEAD_TYP__READ(src) \
10269                     (((u_int32_t)(src)\
10270                     & 0x00ff0000U) >> 16)
10271
10272 /* macros for field BIST */
10273 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH__BIST__SHIFT \
10274                     24
10275 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH__BIST__WIDTH 8
10276 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH__BIST__MASK \
10277                     0xff000000U
10278 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH__BIST__READ(src) \
10279                     (((u_int32_t)(src)\
10280                     & 0xff000000U) >> 24)
10281 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH__TYPE \
10282                     u_int32_t
10283 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH__READ \
10284                     0xffffffffU
10285
10286 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BIST_HEAD_LAT_CACH_MACRO__ */
10287
10288
10289 /* macros for DWC_pcie_dbi_axi_block.BIST_HEAD_LAT_CACH */
10290 #define INST_DWC_PCIE_DBI_AXI_BLOCK__BIST_HEAD_LAT_CACH__NUM                  1
10291
10292 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_0::BAS_ADR_0 */
10293 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_0_MACRO__
10294 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_0_MACRO__
10295
10296 /* macros for field rdl */
10297 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_0__RDL__SHIFT           0
10298 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_0__RDL__WIDTH          32
10299 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_0__RDL__MASK  0xffffffffU
10300 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_0__RDL__READ(src) \
10301                     (u_int32_t)(src)\
10302                     & 0xffffffffU
10303 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_0__TYPE         u_int32_t
10304 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_0__READ       0xffffffffU
10305
10306 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_0_MACRO__ */
10307
10308
10309 /* macros for DWC_pcie_dbi_axi_block.BAS_ADR_0 */
10310 #define INST_DWC_PCIE_DBI_AXI_BLOCK__BAS_ADR_0__NUM                           1
10311
10312 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_0::BAS_ADR_1 */
10313 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_1_MACRO__
10314 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_1_MACRO__
10315
10316 /* macros for field rdl */
10317 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_1__RDL__SHIFT           0
10318 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_1__RDL__WIDTH          32
10319 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_1__RDL__MASK  0xffffffffU
10320 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_1__RDL__READ(src) \
10321                     (u_int32_t)(src)\
10322                     & 0xffffffffU
10323 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_1__TYPE         u_int32_t
10324 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_1__READ       0xffffffffU
10325
10326 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_1_MACRO__ */
10327
10328
10329 /* macros for DWC_pcie_dbi_axi_block.BAS_ADR_1 */
10330 #define INST_DWC_PCIE_DBI_AXI_BLOCK__BAS_ADR_1__NUM                           1
10331
10332 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_0::BAS_ADR_2 */
10333 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_2_MACRO__
10334 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_2_MACRO__
10335
10336 /* macros for field rdl */
10337 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_2__RDL__SHIFT           0
10338 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_2__RDL__WIDTH          32
10339 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_2__RDL__MASK  0xffffffffU
10340 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_2__RDL__READ(src) \
10341                     (u_int32_t)(src)\
10342                     & 0xffffffffU
10343 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_2__TYPE         u_int32_t
10344 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_2__READ       0xffffffffU
10345
10346 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_2_MACRO__ */
10347
10348
10349 /* macros for DWC_pcie_dbi_axi_block.BAS_ADR_2 */
10350 #define INST_DWC_PCIE_DBI_AXI_BLOCK__BAS_ADR_2__NUM                           1
10351
10352 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_0::BAS_ADR_3 */
10353 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_3_MACRO__
10354 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_3_MACRO__
10355
10356 /* macros for field rdl */
10357 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_3__RDL__SHIFT           0
10358 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_3__RDL__WIDTH          32
10359 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_3__RDL__MASK  0xffffffffU
10360 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_3__RDL__READ(src) \
10361                     (u_int32_t)(src)\
10362                     & 0xffffffffU
10363 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_3__TYPE         u_int32_t
10364 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_3__READ       0xffffffffU
10365
10366 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_3_MACRO__ */
10367
10368
10369 /* macros for DWC_pcie_dbi_axi_block.BAS_ADR_3 */
10370 #define INST_DWC_PCIE_DBI_AXI_BLOCK__BAS_ADR_3__NUM                           1
10371
10372 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_0::BAS_ADR_4 */
10373 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_4_MACRO__
10374 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_4_MACRO__
10375
10376 /* macros for field rdl */
10377 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_4__RDL__SHIFT           0
10378 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_4__RDL__WIDTH          32
10379 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_4__RDL__MASK  0xffffffffU
10380 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_4__RDL__READ(src) \
10381                     (u_int32_t)(src)\
10382                     & 0xffffffffU
10383 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_4__TYPE         u_int32_t
10384 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_4__READ       0xffffffffU
10385
10386 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_4_MACRO__ */
10387
10388
10389 /* macros for DWC_pcie_dbi_axi_block.BAS_ADR_4 */
10390 #define INST_DWC_PCIE_DBI_AXI_BLOCK__BAS_ADR_4__NUM                           1
10391
10392 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_0::BAS_ADR_5 */
10393 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_5_MACRO__
10394 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_5_MACRO__
10395
10396 /* macros for field rdl */
10397 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_5__RDL__SHIFT           0
10398 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_5__RDL__WIDTH          32
10399 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_5__RDL__MASK  0xffffffffU
10400 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_5__RDL__READ(src) \
10401                     (u_int32_t)(src)\
10402                     & 0xffffffffU
10403 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_5__TYPE         u_int32_t
10404 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_5__READ       0xffffffffU
10405
10406 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__BAS_ADR_5_MACRO__ */
10407
10408
10409 /* macros for DWC_pcie_dbi_axi_block.BAS_ADR_5 */
10410 #define INST_DWC_PCIE_DBI_AXI_BLOCK__BAS_ADR_5__NUM                           1
10411
10412 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_0::CRD_CIS_PTR */
10413 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CRD_CIS_PTR_MACRO__
10414 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CRD_CIS_PTR_MACRO__
10415
10416 /* macros for field rdl */
10417 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CRD_CIS_PTR__RDL__SHIFT         0
10418 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CRD_CIS_PTR__RDL__WIDTH        32
10419 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CRD_CIS_PTR__RDL__MASK \
10420                     0xffffffffU
10421 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CRD_CIS_PTR__RDL__READ(src) \
10422                     (u_int32_t)(src)\
10423                     & 0xffffffffU
10424 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CRD_CIS_PTR__TYPE       u_int32_t
10425 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CRD_CIS_PTR__READ     0xffffffffU
10426
10427 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CRD_CIS_PTR_MACRO__ */
10428
10429
10430 /* macros for DWC_pcie_dbi_axi_block.CRD_CIS_PTR */
10431 #define INST_DWC_PCIE_DBI_AXI_BLOCK__CRD_CIS_PTR__NUM                         1
10432
10433 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_0::Sub_VenID */
10434 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__SUB_VENID_MACRO__
10435 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__SUB_VENID_MACRO__
10436
10437 /* macros for field Subsys_VenID */
10438 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__SUB_VENID__SUBSYS_VENID__SHIFT  0
10439 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__SUB_VENID__SUBSYS_VENID__WIDTH 16
10440 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__SUB_VENID__SUBSYS_VENID__MASK \
10441                     0x0000ffffU
10442 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__SUB_VENID__SUBSYS_VENID__READ(src) \
10443                     (u_int32_t)(src)\
10444                     & 0x0000ffffU
10445
10446 /* macros for field SubsysID */
10447 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__SUB_VENID__SUBSYSID__SHIFT     16
10448 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__SUB_VENID__SUBSYSID__WIDTH     16
10449 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__SUB_VENID__SUBSYSID__MASK \
10450                     0xffff0000U
10451 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__SUB_VENID__SUBSYSID__READ(src) \
10452                     (((u_int32_t)(src)\
10453                     & 0xffff0000U) >> 16)
10454 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__SUB_VENID__TYPE         u_int32_t
10455 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__SUB_VENID__READ       0xffffffffU
10456
10457 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__SUB_VENID_MACRO__ */
10458
10459
10460 /* macros for DWC_pcie_dbi_axi_block.Sub_VenID */
10461 #define INST_DWC_PCIE_DBI_AXI_BLOCK__SUB_VENID__NUM                           1
10462
10463 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_0::EXP_ROM_ADDR */
10464 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__EXP_ROM_ADDR_MACRO__
10465 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__EXP_ROM_ADDR_MACRO__
10466
10467 /* macros for field rdl */
10468 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__EXP_ROM_ADDR__RDL__SHIFT        0
10469 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__EXP_ROM_ADDR__RDL__WIDTH       32
10470 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__EXP_ROM_ADDR__RDL__MASK \
10471                     0xffffffffU
10472 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__EXP_ROM_ADDR__RDL__READ(src) \
10473                     (u_int32_t)(src)\
10474                     & 0xffffffffU
10475 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__EXP_ROM_ADDR__TYPE      u_int32_t
10476 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__EXP_ROM_ADDR__READ    0xffffffffU
10477
10478 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__EXP_ROM_ADDR_MACRO__ */
10479
10480
10481 /* macros for DWC_pcie_dbi_axi_block.EXP_ROM_ADDR */
10482 #define INST_DWC_PCIE_DBI_AXI_BLOCK__EXP_ROM_ADDR__NUM                        1
10483
10484 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_0::CAPPTR */
10485 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CAPPTR_MACRO__
10486 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CAPPTR_MACRO__
10487
10488 /* macros for field Captr */
10489 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CAPPTR__CAPTR__SHIFT            0
10490 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CAPPTR__CAPTR__WIDTH            8
10491 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CAPPTR__CAPTR__MASK   0x000000ffU
10492 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CAPPTR__CAPTR__READ(src) \
10493                     (u_int32_t)(src)\
10494                     & 0x000000ffU
10495
10496 /* macros for field RESERVE1 */
10497 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CAPPTR__RESERVE1__SHIFT         8
10498 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CAPPTR__RESERVE1__WIDTH        24
10499 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CAPPTR__RESERVE1__MASK \
10500                     0xffffff00U
10501 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CAPPTR__RESERVE1__READ(src) \
10502                     (((u_int32_t)(src)\
10503                     & 0xffffff00U) >> 8)
10504 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CAPPTR__TYPE            u_int32_t
10505 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CAPPTR__READ          0xffffffffU
10506
10507 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__CAPPTR_MACRO__ */
10508
10509
10510 /* macros for DWC_pcie_dbi_axi_block.CAPPTR */
10511 #define INST_DWC_PCIE_DBI_AXI_BLOCK__CAPPTR__NUM                              1
10512
10513 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_0::RESERVE2 */
10514 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__RESERVE2_MACRO__
10515 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__RESERVE2_MACRO__
10516
10517 /* macros for field rdl */
10518 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__RESERVE2__RDL__SHIFT            0
10519 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__RESERVE2__RDL__WIDTH           32
10520 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__RESERVE2__RDL__MASK   0xffffffffU
10521 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__RESERVE2__RDL__READ(src) \
10522                     (u_int32_t)(src)\
10523                     & 0xffffffffU
10524 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__RESERVE2__TYPE          u_int32_t
10525 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__RESERVE2__READ        0xffffffffU
10526
10527 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__RESERVE2_MACRO__ */
10528
10529
10530 /* macros for DWC_pcie_dbi_axi_block.RESERVE2 */
10531 #define INST_DWC_PCIE_DBI_AXI_BLOCK__RESERVE2__NUM                            1
10532
10533 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_0::LAT_INT */
10534 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT_MACRO__
10535 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT_MACRO__
10536
10537 /* macros for field INT_LIN */
10538 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT__INT_LIN__SHIFT         0
10539 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT__INT_LIN__WIDTH         8
10540 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT__INT_LIN__MASK \
10541                     0x000000ffU
10542 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT__INT_LIN__READ(src) \
10543                     (u_int32_t)(src)\
10544                     & 0x000000ffU
10545
10546 /* macros for field INT_PIN */
10547 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT__INT_PIN__SHIFT         8
10548 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT__INT_PIN__WIDTH         8
10549 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT__INT_PIN__MASK \
10550                     0x0000ff00U
10551 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT__INT_PIN__READ(src) \
10552                     (((u_int32_t)(src)\
10553                     & 0x0000ff00U) >> 8)
10554
10555 /* macros for field MIN_GRNT */
10556 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT__MIN_GRNT__SHIFT       16
10557 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT__MIN_GRNT__WIDTH        8
10558 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT__MIN_GRNT__MASK \
10559                     0x00ff0000U
10560 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT__MIN_GRNT__READ(src) \
10561                     (((u_int32_t)(src)\
10562                     & 0x00ff0000U) >> 16)
10563
10564 /* macros for field MX_LAT */
10565 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT__MX_LAT__SHIFT         24
10566 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT__MX_LAT__WIDTH          8
10567 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT__MX_LAT__MASK 0xff000000U
10568 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT__MX_LAT__READ(src) \
10569                     (((u_int32_t)(src)\
10570                     & 0xff000000U) >> 24)
10571 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT__TYPE           u_int32_t
10572 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT__READ         0xffffffffU
10573
10574 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_0__LAT_INT_MACRO__ */
10575
10576
10577 /* macros for DWC_pcie_dbi_axi_block.LAT_INT */
10578 #define INST_DWC_PCIE_DBI_AXI_BLOCK__LAT_INT__NUM                             1
10579
10580 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_1::CFG_PWR_CAP */
10581 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__CFG_PWR_CAP_MACRO__
10582 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__CFG_PWR_CAP_MACRO__
10583
10584 /* macros for field CAP_ID */
10585 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__CFG_PWR_CAP__CAP_ID__SHIFT      0
10586 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__CFG_PWR_CAP__CAP_ID__WIDTH      8
10587 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__CFG_PWR_CAP__CAP_ID__MASK \
10588                     0x000000ffU
10589 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__CFG_PWR_CAP__CAP_ID__READ(src) \
10590                     (u_int32_t)(src)\
10591                     & 0x000000ffU
10592
10593 /* macros for field PM_NX_PTR */
10594 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__CFG_PWR_CAP__PM_NX_PTR__SHIFT   8
10595 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__CFG_PWR_CAP__PM_NX_PTR__WIDTH   8
10596 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__CFG_PWR_CAP__PM_NX_PTR__MASK \
10597                     0x0000ff00U
10598 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__CFG_PWR_CAP__PM_NX_PTR__READ(src) \
10599                     (((u_int32_t)(src)\
10600                     & 0x0000ff00U) >> 8)
10601
10602 /* macros for field PMC */
10603 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__CFG_PWR_CAP__PMC__SHIFT        16
10604 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__CFG_PWR_CAP__PMC__WIDTH        16
10605 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__CFG_PWR_CAP__PMC__MASK \
10606                     0xffff0000U
10607 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__CFG_PWR_CAP__PMC__READ(src) \
10608                     (((u_int32_t)(src)\
10609                     & 0xffff0000U) >> 16)
10610 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__CFG_PWR_CAP__TYPE       u_int32_t
10611 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__CFG_PWR_CAP__READ     0xffffffffU
10612
10613 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__CFG_PWR_CAP_MACRO__ */
10614
10615
10616 /* macros for DWC_pcie_dbi_axi_block.CFG_PWR_CAP */
10617 #define INST_DWC_PCIE_DBI_AXI_BLOCK__CFG_PWR_CAP__NUM                         1
10618
10619 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_1::PWR_CSR */
10620 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__PWR_CSR_MACRO__
10621 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__PWR_CSR_MACRO__
10622
10623 /* macros for field PMCSR */
10624 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__PWR_CSR__PMCSR__SHIFT           0
10625 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__PWR_CSR__PMCSR__WIDTH          16
10626 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__PWR_CSR__PMCSR__MASK  0x0000ffffU
10627 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__PWR_CSR__PMCSR__READ(src) \
10628                     (u_int32_t)(src)\
10629                     & 0x0000ffffU
10630
10631 /* macros for field PM_BSE */
10632 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__PWR_CSR__PM_BSE__SHIFT         16
10633 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__PWR_CSR__PM_BSE__WIDTH          8
10634 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__PWR_CSR__PM_BSE__MASK 0x00ff0000U
10635 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__PWR_CSR__PM_BSE__READ(src) \
10636                     (((u_int32_t)(src)\
10637                     & 0x00ff0000U) >> 16)
10638
10639 /* macros for field Data1 */
10640 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__PWR_CSR__DATA1__SHIFT          24
10641 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__PWR_CSR__DATA1__WIDTH           8
10642 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__PWR_CSR__DATA1__MASK  0xff000000U
10643 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__PWR_CSR__DATA1__READ(src) \
10644                     (((u_int32_t)(src)\
10645                     & 0xff000000U) >> 24)
10646 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__PWR_CSR__TYPE           u_int32_t
10647 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__PWR_CSR__READ         0xffffffffU
10648
10649 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_1__PWR_CSR_MACRO__ */
10650
10651
10652 /* macros for DWC_pcie_dbi_axi_block.PWR_CSR */
10653 #define INST_DWC_PCIE_DBI_AXI_BLOCK__PWR_CSR__NUM                             1
10654
10655 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_2::MSG_CTR */
10656 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSG_CTR_MACRO__
10657 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSG_CTR_MACRO__
10658
10659 /* macros for field CAP_ID */
10660 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSG_CTR__CAP_ID__SHIFT          0
10661 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSG_CTR__CAP_ID__WIDTH          8
10662 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSG_CTR__CAP_ID__MASK 0x000000ffU
10663 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSG_CTR__CAP_ID__READ(src) \
10664                     (u_int32_t)(src)\
10665                     & 0x000000ffU
10666
10667 /* macros for field MSI_NX_PTR */
10668 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSG_CTR__MSI_NX_PTR__SHIFT      8
10669 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSG_CTR__MSI_NX_PTR__WIDTH      8
10670 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSG_CTR__MSI_NX_PTR__MASK \
10671                     0x0000ff00U
10672 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSG_CTR__MSI_NX_PTR__READ(src) \
10673                     (((u_int32_t)(src)\
10674                     & 0x0000ff00U) >> 8)
10675
10676 /* macros for field MSG_CTR_RGS */
10677 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSG_CTR__MSG_CTR_RGS__SHIFT    16
10678 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSG_CTR__MSG_CTR_RGS__WIDTH    16
10679 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSG_CTR__MSG_CTR_RGS__MASK \
10680                     0xffff0000U
10681 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSG_CTR__MSG_CTR_RGS__READ(src) \
10682                     (((u_int32_t)(src)\
10683                     & 0xffff0000U) >> 16)
10684 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSG_CTR__TYPE           u_int32_t
10685 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSG_CTR__READ         0xffffffffU
10686
10687 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSG_CTR_MACRO__ */
10688
10689
10690 /* macros for DWC_pcie_dbi_axi_block.MSG_CTR */
10691 #define INST_DWC_PCIE_DBI_AXI_BLOCK__MSG_CTR__NUM                             1
10692
10693 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_2::MSI_L32 */
10694 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_L32_MACRO__
10695 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_L32_MACRO__
10696
10697 /* macros for field rdl */
10698 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_L32__RDL__SHIFT             0
10699 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_L32__RDL__WIDTH            32
10700 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_L32__RDL__MASK    0xffffffffU
10701 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_L32__RDL__READ(src) \
10702                     (u_int32_t)(src)\
10703                     & 0xffffffffU
10704 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_L32__TYPE           u_int32_t
10705 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_L32__READ         0xffffffffU
10706
10707 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_L32_MACRO__ */
10708
10709
10710 /* macros for DWC_pcie_dbi_axi_block.MSI_L32 */
10711 #define INST_DWC_PCIE_DBI_AXI_BLOCK__MSI_L32__NUM                             1
10712
10713 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_2::MSI_U32 */
10714 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_U32_MACRO__
10715 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_U32_MACRO__
10716
10717 /* macros for field rdl */
10718 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_U32__RDL__SHIFT             0
10719 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_U32__RDL__WIDTH            32
10720 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_U32__RDL__MASK    0xffffffffU
10721 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_U32__RDL__READ(src) \
10722                     (u_int32_t)(src)\
10723                     & 0xffffffffU
10724 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_U32__TYPE           u_int32_t
10725 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_U32__READ         0xffffffffU
10726
10727 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_U32_MACRO__ */
10728
10729
10730 /* macros for DWC_pcie_dbi_axi_block.MSI_U32 */
10731 #define INST_DWC_PCIE_DBI_AXI_BLOCK__MSI_U32__NUM                             1
10732
10733 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_2::MSI_DATA */
10734 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_DATA_MACRO__
10735 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_DATA_MACRO__
10736
10737 /* macros for field MSI_DATA_F */
10738 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_DATA__MSI_DATA_F__SHIFT     0
10739 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_DATA__MSI_DATA_F__WIDTH    16
10740 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_DATA__MSI_DATA_F__MASK \
10741                     0x0000ffffU
10742 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_DATA__MSI_DATA_F__READ(src) \
10743                     (u_int32_t)(src)\
10744                     & 0x0000ffffU
10745 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_DATA__TYPE          u_int32_t
10746 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_DATA__READ        0x0000ffffU
10747
10748 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_2__MSI_DATA_MACRO__ */
10749
10750
10751 /* macros for DWC_pcie_dbi_axi_block.MSI_DATA */
10752 #define INST_DWC_PCIE_DBI_AXI_BLOCK__MSI_DATA__NUM                            1
10753
10754 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_3::PCIE_CAP */
10755 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__PCIE_CAP_MACRO__
10756 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__PCIE_CAP_MACRO__
10757
10758 /* macros for field CAP_ID */
10759 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__PCIE_CAP__CAP_ID__SHIFT         0
10760 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__PCIE_CAP__CAP_ID__WIDTH         8
10761 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__PCIE_CAP__CAP_ID__MASK \
10762                     0x000000ffU
10763 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__PCIE_CAP__CAP_ID__READ(src) \
10764                     (u_int32_t)(src)\
10765                     & 0x000000ffU
10766
10767 /* macros for field PCIE_NX_PTR */
10768 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__PCIE_CAP__PCIE_NX_PTR__SHIFT    8
10769 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__PCIE_CAP__PCIE_NX_PTR__WIDTH    8
10770 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__PCIE_CAP__PCIE_NX_PTR__MASK \
10771                     0x0000ff00U
10772 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__PCIE_CAP__PCIE_NX_PTR__READ(src) \
10773                     (((u_int32_t)(src)\
10774                     & 0x0000ff00U) >> 8)
10775
10776 /* macros for field PCIE_CAP_R */
10777 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__PCIE_CAP__PCIE_CAP_R__SHIFT    16
10778 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__PCIE_CAP__PCIE_CAP_R__WIDTH    16
10779 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__PCIE_CAP__PCIE_CAP_R__MASK \
10780                     0xffff0000U
10781 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__PCIE_CAP__PCIE_CAP_R__READ(src) \
10782                     (((u_int32_t)(src)\
10783                     & 0xffff0000U) >> 16)
10784 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__PCIE_CAP__TYPE          u_int32_t
10785 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__PCIE_CAP__READ        0xffffffffU
10786
10787 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__PCIE_CAP_MACRO__ */
10788
10789
10790 /* macros for DWC_pcie_dbi_axi_block.PCIE_CAP */
10791 #define INST_DWC_PCIE_DBI_AXI_BLOCK__PCIE_CAP__NUM                            1
10792
10793 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_3::DEV_CAP */
10794 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_CAP_MACRO__
10795 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_CAP_MACRO__
10796
10797 /* macros for field rdl */
10798 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_CAP__RDL__SHIFT             0
10799 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_CAP__RDL__WIDTH            32
10800 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_CAP__RDL__MASK    0xffffffffU
10801 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_CAP__RDL__READ(src) \
10802                     (u_int32_t)(src)\
10803                     & 0xffffffffU
10804 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_CAP__TYPE           u_int32_t
10805 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_CAP__READ         0xffffffffU
10806
10807 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_CAP_MACRO__ */
10808
10809
10810 /* macros for DWC_pcie_dbi_axi_block.DEV_CAP */
10811 #define INST_DWC_PCIE_DBI_AXI_BLOCK__DEV_CAP__NUM                             1
10812
10813 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_3::DEV_STS_CTRL */
10814 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_STS_CTRL_MACRO__
10815 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_STS_CTRL_MACRO__
10816
10817 /* macros for field DEV_CTRL */
10818 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_STS_CTRL__DEV_CTRL__SHIFT   0
10819 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_STS_CTRL__DEV_CTRL__WIDTH  16
10820 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_STS_CTRL__DEV_CTRL__MASK \
10821                     0x0000ffffU
10822 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_STS_CTRL__DEV_CTRL__READ(src) \
10823                     (u_int32_t)(src)\
10824                     & 0x0000ffffU
10825
10826 /* macros for field DEV_STS */
10827 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_STS_CTRL__DEV_STS__SHIFT   16
10828 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_STS_CTRL__DEV_STS__WIDTH   16
10829 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_STS_CTRL__DEV_STS__MASK \
10830                     0xffff0000U
10831 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_STS_CTRL__DEV_STS__READ(src) \
10832                     (((u_int32_t)(src)\
10833                     & 0xffff0000U) >> 16)
10834 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_STS_CTRL__TYPE      u_int32_t
10835 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_STS_CTRL__READ    0xffffffffU
10836
10837 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__DEV_STS_CTRL_MACRO__ */
10838
10839
10840 /* macros for DWC_pcie_dbi_axi_block.DEV_STS_CTRL */
10841 #define INST_DWC_PCIE_DBI_AXI_BLOCK__DEV_STS_CTRL__NUM                        1
10842
10843 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_3::LNK_CAP */
10844 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_CAP_MACRO__
10845 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_CAP_MACRO__
10846
10847 /* macros for field rdl */
10848 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_CAP__RDL__SHIFT             0
10849 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_CAP__RDL__WIDTH            32
10850 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_CAP__RDL__MASK    0xffffffffU
10851 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_CAP__RDL__READ(src) \
10852                     (u_int32_t)(src)\
10853                     & 0xffffffffU
10854 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_CAP__TYPE           u_int32_t
10855 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_CAP__READ         0xffffffffU
10856
10857 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_CAP_MACRO__ */
10858
10859
10860 /* macros for DWC_pcie_dbi_axi_block.LNK_CAP */
10861 #define INST_DWC_PCIE_DBI_AXI_BLOCK__LNK_CAP__NUM                             1
10862
10863 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_3::LNK_STS_CTRL */
10864 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_STS_CTRL_MACRO__
10865 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_STS_CTRL_MACRO__
10866
10867 /* macros for field LNK_CTRL */
10868 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_STS_CTRL__LNK_CTRL__SHIFT   0
10869 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_STS_CTRL__LNK_CTRL__WIDTH  16
10870 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_STS_CTRL__LNK_CTRL__MASK \
10871                     0x0000ffffU
10872 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_STS_CTRL__LNK_CTRL__READ(src) \
10873                     (u_int32_t)(src)\
10874                     & 0x0000ffffU
10875
10876 /* macros for field LNK_STS */
10877 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_STS_CTRL__LNK_STS__SHIFT   16
10878 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_STS_CTRL__LNK_STS__WIDTH   16
10879 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_STS_CTRL__LNK_STS__MASK \
10880                     0xffff0000U
10881 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_STS_CTRL__LNK_STS__READ(src) \
10882                     (((u_int32_t)(src)\
10883                     & 0xffff0000U) >> 16)
10884 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_STS_CTRL__TYPE      u_int32_t
10885 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_STS_CTRL__READ    0xffffffffU
10886
10887 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__LNK_STS_CTRL_MACRO__ */
10888
10889
10890 /* macros for DWC_pcie_dbi_axi_block.LNK_STS_CTRL */
10891 #define INST_DWC_PCIE_DBI_AXI_BLOCK__LNK_STS_CTRL__NUM                        1
10892
10893 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_3::SLT_CAP */
10894 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_CAP_MACRO__
10895 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_CAP_MACRO__
10896
10897 /* macros for field rdl */
10898 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_CAP__RDL__SHIFT             0
10899 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_CAP__RDL__WIDTH            32
10900 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_CAP__RDL__MASK    0xffffffffU
10901 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_CAP__RDL__READ(src) \
10902                     (u_int32_t)(src)\
10903                     & 0xffffffffU
10904 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_CAP__TYPE           u_int32_t
10905 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_CAP__READ         0xffffffffU
10906
10907 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_CAP_MACRO__ */
10908
10909
10910 /* macros for DWC_pcie_dbi_axi_block.SLT_CAP */
10911 #define INST_DWC_PCIE_DBI_AXI_BLOCK__SLT_CAP__NUM                             1
10912
10913 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_3::SLT_STS_CTRL */
10914 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_STS_CTRL_MACRO__
10915 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_STS_CTRL_MACRO__
10916
10917 /* macros for field SLT_CTRL */
10918 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_STS_CTRL__SLT_CTRL__SHIFT   0
10919 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_STS_CTRL__SLT_CTRL__WIDTH  16
10920 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_STS_CTRL__SLT_CTRL__MASK \
10921                     0x0000ffffU
10922 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_STS_CTRL__SLT_CTRL__READ(src) \
10923                     (u_int32_t)(src)\
10924                     & 0x0000ffffU
10925
10926 /* macros for field SLT_STS */
10927 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_STS_CTRL__SLT_STS__SHIFT   16
10928 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_STS_CTRL__SLT_STS__WIDTH   16
10929 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_STS_CTRL__SLT_STS__MASK \
10930                     0xffff0000U
10931 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_STS_CTRL__SLT_STS__READ(src) \
10932                     (((u_int32_t)(src)\
10933                     & 0xffff0000U) >> 16)
10934 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_STS_CTRL__TYPE      u_int32_t
10935 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_STS_CTRL__READ    0xffffffffU
10936
10937 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_3__SLT_STS_CTRL_MACRO__ */
10938
10939
10940 /* macros for DWC_pcie_dbi_axi_block.SLT_STS_CTRL */
10941 #define INST_DWC_PCIE_DBI_AXI_BLOCK__SLT_STS_CTRL__NUM                        1
10942
10943 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_5::VPD_CAP */
10944 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_5__VPD_CAP_MACRO__
10945 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_5__VPD_CAP_MACRO__
10946
10947 /* macros for field rdl */
10948 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_5__VPD_CAP__RDL__SHIFT             0
10949 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_5__VPD_CAP__RDL__WIDTH            32
10950 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_5__VPD_CAP__RDL__MASK    0xffffffffU
10951 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_5__VPD_CAP__RDL__READ(src) \
10952                     (u_int32_t)(src)\
10953                     & 0xffffffffU
10954 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_5__VPD_CAP__TYPE           u_int32_t
10955 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_5__VPD_CAP__READ         0xffffffffU
10956
10957 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_5__VPD_CAP_MACRO__ */
10958
10959
10960 /* macros for DWC_pcie_dbi_axi_block.VPD_CAP */
10961 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VPD_CAP__NUM                             1
10962
10963 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_5::VPD_DATA */
10964 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_5__VPD_DATA_MACRO__
10965 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_5__VPD_DATA_MACRO__
10966
10967 /* macros for field rdl */
10968 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_5__VPD_DATA__RDL__SHIFT            0
10969 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_5__VPD_DATA__RDL__WIDTH           32
10970 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_5__VPD_DATA__RDL__MASK   0xffffffffU
10971 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_5__VPD_DATA__RDL__READ(src) \
10972                     (u_int32_t)(src)\
10973                     & 0xffffffffU
10974 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_5__VPD_DATA__TYPE          u_int32_t
10975 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_5__VPD_DATA__READ        0xffffffffU
10976
10977 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_5__VPD_DATA_MACRO__ */
10978
10979
10980 /* macros for DWC_pcie_dbi_axi_block.VPD_DATA */
10981 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VPD_DATA__NUM                            1
10982
10983 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_6::PCIE_EN_CAP_AER */
10984 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__PCIE_EN_CAP_AER_MACRO__
10985 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__PCIE_EN_CAP_AER_MACRO__
10986
10987 /* macros for field rdl */
10988 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__PCIE_EN_CAP_AER__RDL__SHIFT     0
10989 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__PCIE_EN_CAP_AER__RDL__WIDTH    32
10990 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__PCIE_EN_CAP_AER__RDL__MASK \
10991                     0xffffffffU
10992 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__PCIE_EN_CAP_AER__RDL__READ(src) \
10993                     (u_int32_t)(src)\
10994                     & 0xffffffffU
10995 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__PCIE_EN_CAP_AER__TYPE   u_int32_t
10996 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__PCIE_EN_CAP_AER__READ 0xffffffffU
10997
10998 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__PCIE_EN_CAP_AER_MACRO__ */
10999
11000
11001 /* macros for DWC_pcie_dbi_axi_block.PCIE_EN_CAP_AER */
11002 #define INST_DWC_PCIE_DBI_AXI_BLOCK__PCIE_EN_CAP_AER__NUM                     1
11003
11004 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_6::UN_ERR_ST_R */
11005 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_ST_R_MACRO__
11006 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_ST_R_MACRO__
11007
11008 /* macros for field rdl */
11009 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_ST_R__RDL__SHIFT         0
11010 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_ST_R__RDL__WIDTH        32
11011 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_ST_R__RDL__MASK \
11012                     0xffffffffU
11013 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_ST_R__RDL__READ(src) \
11014                     (u_int32_t)(src)\
11015                     & 0xffffffffU
11016 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_ST_R__TYPE       u_int32_t
11017 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_ST_R__READ     0xffffffffU
11018
11019 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_ST_R_MACRO__ */
11020
11021
11022 /* macros for DWC_pcie_dbi_axi_block.UN_ERR_ST_R */
11023 #define INST_DWC_PCIE_DBI_AXI_BLOCK__UN_ERR_ST_R__NUM                         1
11024
11025 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_6::UN_ERR_MS_R */
11026 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_MS_R_MACRO__
11027 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_MS_R_MACRO__
11028
11029 /* macros for field rdl */
11030 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_MS_R__RDL__SHIFT         0
11031 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_MS_R__RDL__WIDTH        32
11032 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_MS_R__RDL__MASK \
11033                     0xffffffffU
11034 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_MS_R__RDL__READ(src) \
11035                     (u_int32_t)(src)\
11036                     & 0xffffffffU
11037 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_MS_R__TYPE       u_int32_t
11038 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_MS_R__READ     0xffffffffU
11039
11040 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_MS_R_MACRO__ */
11041
11042
11043 /* macros for DWC_pcie_dbi_axi_block.UN_ERR_MS_R */
11044 #define INST_DWC_PCIE_DBI_AXI_BLOCK__UN_ERR_MS_R__NUM                         1
11045
11046 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_6::UN_ERR_SV_R */
11047 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_SV_R_MACRO__
11048 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_SV_R_MACRO__
11049
11050 /* macros for field rdl */
11051 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_SV_R__RDL__SHIFT         0
11052 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_SV_R__RDL__WIDTH        32
11053 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_SV_R__RDL__MASK \
11054                     0xffffffffU
11055 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_SV_R__RDL__READ(src) \
11056                     (u_int32_t)(src)\
11057                     & 0xffffffffU
11058 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_SV_R__TYPE       u_int32_t
11059 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_SV_R__READ     0xffffffffU
11060
11061 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__UN_ERR_SV_R_MACRO__ */
11062
11063
11064 /* macros for DWC_pcie_dbi_axi_block.UN_ERR_SV_R */
11065 #define INST_DWC_PCIE_DBI_AXI_BLOCK__UN_ERR_SV_R__NUM                         1
11066
11067 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_6::CO_ERR_ST_R */
11068 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__CO_ERR_ST_R_MACRO__
11069 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__CO_ERR_ST_R_MACRO__
11070
11071 /* macros for field rdl */
11072 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__CO_ERR_ST_R__RDL__SHIFT         0
11073 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__CO_ERR_ST_R__RDL__WIDTH        32
11074 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__CO_ERR_ST_R__RDL__MASK \
11075                     0xffffffffU
11076 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__CO_ERR_ST_R__RDL__READ(src) \
11077                     (u_int32_t)(src)\
11078                     & 0xffffffffU
11079 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__CO_ERR_ST_R__TYPE       u_int32_t
11080 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__CO_ERR_ST_R__READ     0xffffffffU
11081
11082 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__CO_ERR_ST_R_MACRO__ */
11083
11084
11085 /* macros for DWC_pcie_dbi_axi_block.CO_ERR_ST_R */
11086 #define INST_DWC_PCIE_DBI_AXI_BLOCK__CO_ERR_ST_R__NUM                         1
11087
11088 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_6::CO_ERR_MS_R */
11089 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__CO_ERR_MS_R_MACRO__
11090 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__CO_ERR_MS_R_MACRO__
11091
11092 /* macros for field rdl */
11093 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__CO_ERR_MS_R__RDL__SHIFT         0
11094 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__CO_ERR_MS_R__RDL__WIDTH        32
11095 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__CO_ERR_MS_R__RDL__MASK \
11096                     0xffffffffU
11097 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__CO_ERR_MS_R__RDL__READ(src) \
11098                     (u_int32_t)(src)\
11099                     & 0xffffffffU
11100 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__CO_ERR_MS_R__TYPE       u_int32_t
11101 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__CO_ERR_MS_R__READ     0xffffffffU
11102
11103 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__CO_ERR_MS_R_MACRO__ */
11104
11105
11106 /* macros for DWC_pcie_dbi_axi_block.CO_ERR_MS_R */
11107 #define INST_DWC_PCIE_DBI_AXI_BLOCK__CO_ERR_MS_R__NUM                         1
11108
11109 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_6::ADERR_CAP_CR */
11110 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__ADERR_CAP_CR_MACRO__
11111 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__ADERR_CAP_CR_MACRO__
11112
11113 /* macros for field rdl */
11114 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__ADERR_CAP_CR__RDL__SHIFT        0
11115 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__ADERR_CAP_CR__RDL__WIDTH       32
11116 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__ADERR_CAP_CR__RDL__MASK \
11117                     0xffffffffU
11118 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__ADERR_CAP_CR__RDL__READ(src) \
11119                     (u_int32_t)(src)\
11120                     & 0xffffffffU
11121 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__ADERR_CAP_CR__TYPE      u_int32_t
11122 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__ADERR_CAP_CR__READ    0xffffffffU
11123
11124 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__ADERR_CAP_CR_MACRO__ */
11125
11126
11127 /* macros for DWC_pcie_dbi_axi_block.ADERR_CAP_CR */
11128 #define INST_DWC_PCIE_DBI_AXI_BLOCK__ADERR_CAP_CR__NUM                        1
11129
11130 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_6::HD_L_R0 */
11131 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R0_MACRO__
11132 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R0_MACRO__
11133
11134 /* macros for field rdl */
11135 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R0__RDL__SHIFT             0
11136 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R0__RDL__WIDTH            32
11137 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R0__RDL__MASK    0xffffffffU
11138 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R0__RDL__READ(src) \
11139                     (u_int32_t)(src)\
11140                     & 0xffffffffU
11141 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R0__TYPE           u_int32_t
11142 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R0__READ         0xffffffffU
11143
11144 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R0_MACRO__ */
11145
11146
11147 /* macros for DWC_pcie_dbi_axi_block.HD_L_R0 */
11148 #define INST_DWC_PCIE_DBI_AXI_BLOCK__HD_L_R0__NUM                             1
11149
11150 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_6::HD_L_R4 */
11151 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R4_MACRO__
11152 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R4_MACRO__
11153
11154 /* macros for field rdl */
11155 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R4__RDL__SHIFT             0
11156 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R4__RDL__WIDTH            32
11157 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R4__RDL__MASK    0xffffffffU
11158 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R4__RDL__READ(src) \
11159                     (u_int32_t)(src)\
11160                     & 0xffffffffU
11161 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R4__TYPE           u_int32_t
11162 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R4__READ         0xffffffffU
11163
11164 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R4_MACRO__ */
11165
11166
11167 /* macros for DWC_pcie_dbi_axi_block.HD_L_R4 */
11168 #define INST_DWC_PCIE_DBI_AXI_BLOCK__HD_L_R4__NUM                             1
11169
11170 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_6::HD_L_R8 */
11171 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R8_MACRO__
11172 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R8_MACRO__
11173
11174 /* macros for field rdl */
11175 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R8__RDL__SHIFT             0
11176 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R8__RDL__WIDTH            32
11177 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R8__RDL__MASK    0xffffffffU
11178 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R8__RDL__READ(src) \
11179                     (u_int32_t)(src)\
11180                     & 0xffffffffU
11181 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R8__TYPE           u_int32_t
11182 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R8__READ         0xffffffffU
11183
11184 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R8_MACRO__ */
11185
11186
11187 /* macros for DWC_pcie_dbi_axi_block.HD_L_R8 */
11188 #define INST_DWC_PCIE_DBI_AXI_BLOCK__HD_L_R8__NUM                             1
11189
11190 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_6::HD_L_R12 */
11191 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R12_MACRO__
11192 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R12_MACRO__
11193
11194 /* macros for field rdl */
11195 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R12__RDL__SHIFT            0
11196 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R12__RDL__WIDTH           32
11197 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R12__RDL__MASK   0xffffffffU
11198 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R12__RDL__READ(src) \
11199                     (u_int32_t)(src)\
11200                     & 0xffffffffU
11201 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R12__TYPE          u_int32_t
11202 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R12__READ        0xffffffffU
11203
11204 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_6__HD_L_R12_MACRO__ */
11205
11206
11207 /* macros for DWC_pcie_dbi_axi_block.HD_L_R12 */
11208 #define INST_DWC_PCIE_DBI_AXI_BLOCK__HD_L_R12__NUM                            1
11209
11210 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_7::PCIE_EN_CAP_VC */
11211 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PCIE_EN_CAP_VC_MACRO__
11212 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PCIE_EN_CAP_VC_MACRO__
11213
11214 /* macros for field rdl */
11215 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PCIE_EN_CAP_VC__RDL__SHIFT      0
11216 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PCIE_EN_CAP_VC__RDL__WIDTH     32
11217 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PCIE_EN_CAP_VC__RDL__MASK \
11218                     0xffffffffU
11219 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PCIE_EN_CAP_VC__RDL__READ(src) \
11220                     (u_int32_t)(src)\
11221                     & 0xffffffffU
11222 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PCIE_EN_CAP_VC__TYPE    u_int32_t
11223 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PCIE_EN_CAP_VC__READ  0xffffffffU
11224
11225 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PCIE_EN_CAP_VC_MACRO__ */
11226
11227
11228 /* macros for DWC_pcie_dbi_axi_block.PCIE_EN_CAP_VC */
11229 #define INST_DWC_PCIE_DBI_AXI_BLOCK__PCIE_EN_CAP_VC__NUM                      1
11230
11231 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_7::PVC_CAP_R1 */
11232 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_CAP_R1_MACRO__
11233 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_CAP_R1_MACRO__
11234
11235 /* macros for field rdl */
11236 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_CAP_R1__RDL__SHIFT          0
11237 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_CAP_R1__RDL__WIDTH         32
11238 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_CAP_R1__RDL__MASK 0xffffffffU
11239 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_CAP_R1__RDL__READ(src) \
11240                     (u_int32_t)(src)\
11241                     & 0xffffffffU
11242 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_CAP_R1__TYPE        u_int32_t
11243 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_CAP_R1__READ      0xffffffffU
11244
11245 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_CAP_R1_MACRO__ */
11246
11247
11248 /* macros for DWC_pcie_dbi_axi_block.PVC_CAP_R1 */
11249 #define INST_DWC_PCIE_DBI_AXI_BLOCK__PVC_CAP_R1__NUM                          1
11250
11251 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_7::P_CAP_R2 */
11252 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__P_CAP_R2_MACRO__
11253 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__P_CAP_R2_MACRO__
11254
11255 /* macros for field rdl */
11256 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__P_CAP_R2__RDL__SHIFT            0
11257 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__P_CAP_R2__RDL__WIDTH           32
11258 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__P_CAP_R2__RDL__MASK   0xffffffffU
11259 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__P_CAP_R2__RDL__READ(src) \
11260                     (u_int32_t)(src)\
11261                     & 0xffffffffU
11262 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__P_CAP_R2__TYPE          u_int32_t
11263 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__P_CAP_R2__READ        0xffffffffU
11264
11265 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__P_CAP_R2_MACRO__ */
11266
11267
11268 /* macros for DWC_pcie_dbi_axi_block.P_CAP_R2 */
11269 #define INST_DWC_PCIE_DBI_AXI_BLOCK__P_CAP_R2__NUM                            1
11270
11271 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_7::PVC_STS_CTRL */
11272 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_STS_CTRL_MACRO__
11273 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_STS_CTRL_MACRO__
11274
11275 /* macros for field PVC_CTRL */
11276 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_STS_CTRL__PVC_CTRL__SHIFT   0
11277 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_STS_CTRL__PVC_CTRL__WIDTH  16
11278 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_STS_CTRL__PVC_CTRL__MASK \
11279                     0x0000ffffU
11280 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_STS_CTRL__PVC_CTRL__READ(src) \
11281                     (u_int32_t)(src)\
11282                     & 0x0000ffffU
11283
11284 /* macros for field PVC_STS */
11285 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_STS_CTRL__PVC_STS__SHIFT   16
11286 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_STS_CTRL__PVC_STS__WIDTH   16
11287 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_STS_CTRL__PVC_STS__MASK \
11288                     0xffff0000U
11289 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_STS_CTRL__PVC_STS__READ(src) \
11290                     (((u_int32_t)(src)\
11291                     & 0xffff0000U) >> 16)
11292 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_STS_CTRL__TYPE      u_int32_t
11293 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_STS_CTRL__READ    0xffffffffU
11294
11295 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__PVC_STS_CTRL_MACRO__ */
11296
11297
11298 /* macros for DWC_pcie_dbi_axi_block.PVC_STS_CTRL */
11299 #define INST_DWC_PCIE_DBI_AXI_BLOCK__PVC_STS_CTRL__NUM                        1
11300
11301 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_7::VC_CAP_R */
11302 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_CAP_R_MACRO__
11303 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_CAP_R_MACRO__
11304
11305 /* macros for field rdl */
11306 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_CAP_R__RDL__SHIFT            0
11307 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_CAP_R__RDL__WIDTH           32
11308 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_CAP_R__RDL__MASK   0xffffffffU
11309 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_CAP_R__RDL__READ(src) \
11310                     (u_int32_t)(src)\
11311                     & 0xffffffffU
11312 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_CAP_R__TYPE          u_int32_t
11313 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_CAP_R__READ        0xffffffffU
11314
11315 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_CAP_R_MACRO__ */
11316
11317
11318 /* macros for DWC_pcie_dbi_axi_block.VC_CAP_R */
11319 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC_CAP_R__NUM                            1
11320
11321 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_7::VC_CTL_R */
11322 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_CTL_R_MACRO__
11323 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_CTL_R_MACRO__
11324
11325 /* macros for field rdl */
11326 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_CTL_R__RDL__SHIFT            0
11327 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_CTL_R__RDL__WIDTH           32
11328 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_CTL_R__RDL__MASK   0xffffffffU
11329 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_CTL_R__RDL__READ(src) \
11330                     (u_int32_t)(src)\
11331                     & 0xffffffffU
11332 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_CTL_R__TYPE          u_int32_t
11333 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_CTL_R__READ        0xffffffffU
11334
11335 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_CTL_R_MACRO__ */
11336
11337
11338 /* macros for DWC_pcie_dbi_axi_block.VC_CTL_R */
11339 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC_CTL_R__NUM                            1
11340
11341 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_7::VC_STS_RSV */
11342 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_STS_RSV_MACRO__
11343 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_STS_RSV_MACRO__
11344
11345 /* macros for field RSVDP */
11346 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_STS_RSV__RSVDP__SHIFT        0
11347 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_STS_RSV__RSVDP__WIDTH       16
11348 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_STS_RSV__RSVDP__MASK \
11349                     0x0000ffffU
11350 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_STS_RSV__RSVDP__READ(src) \
11351                     (u_int32_t)(src)\
11352                     & 0x0000ffffU
11353
11354 /* macros for field VC_STS */
11355 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_STS_RSV__VC_STS__SHIFT      16
11356 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_STS_RSV__VC_STS__WIDTH      16
11357 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_STS_RSV__VC_STS__MASK \
11358                     0xffff0000U
11359 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_STS_RSV__VC_STS__READ(src) \
11360                     (((u_int32_t)(src)\
11361                     & 0xffff0000U) >> 16)
11362 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_STS_RSV__TYPE        u_int32_t
11363 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_STS_RSV__READ      0xffffffffU
11364
11365 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VC_STS_RSV_MACRO__ */
11366
11367
11368 /* macros for DWC_pcie_dbi_axi_block.VC_STS_RSV */
11369 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC_STS_RSV__NUM                          1
11370
11371 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_7::VCR_CAP_R1 */
11372 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_CAP_R1_MACRO__
11373 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_CAP_R1_MACRO__
11374
11375 /* macros for field rdl */
11376 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_CAP_R1__RDL__SHIFT          0
11377 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_CAP_R1__RDL__WIDTH         32
11378 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_CAP_R1__RDL__MASK 0xffffffffU
11379 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_CAP_R1__RDL__READ(src) \
11380                     (u_int32_t)(src)\
11381                     & 0xffffffffU
11382 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_CAP_R1__TYPE        u_int32_t
11383 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_CAP_R1__READ      0xffffffffU
11384
11385 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_CAP_R1_MACRO__ */
11386
11387
11388 /* macros for DWC_pcie_dbi_axi_block.VCR_CAP_R1 */
11389 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VCR_CAP_R1__NUM                          1
11390
11391 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_7::VCR_CTRL_R1 */
11392 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_CTRL_R1_MACRO__
11393 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_CTRL_R1_MACRO__
11394
11395 /* macros for field rdl */
11396 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_CTRL_R1__RDL__SHIFT         0
11397 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_CTRL_R1__RDL__WIDTH        32
11398 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_CTRL_R1__RDL__MASK \
11399                     0xffffffffU
11400 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_CTRL_R1__RDL__READ(src) \
11401                     (u_int32_t)(src)\
11402                     & 0xffffffffU
11403 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_CTRL_R1__TYPE       u_int32_t
11404 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_CTRL_R1__READ     0xffffffffU
11405
11406 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_CTRL_R1_MACRO__ */
11407
11408
11409 /* macros for DWC_pcie_dbi_axi_block.VCR_CTRL_R1 */
11410 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VCR_CTRL_R1__NUM                         1
11411
11412 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_7::VCR_STS_R1 */
11413 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_STS_R1_MACRO__
11414 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_STS_R1_MACRO__
11415
11416 /* macros for field RSVDP1 */
11417 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_STS_R1__RSVDP1__SHIFT       0
11418 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_STS_R1__RSVDP1__WIDTH      16
11419 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_STS_R1__RSVDP1__MASK \
11420                     0x0000ffffU
11421 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_STS_R1__RSVDP1__READ(src) \
11422                     (u_int32_t)(src)\
11423                     & 0x0000ffffU
11424
11425 /* macros for field VC_STS1 */
11426 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_STS_R1__VC_STS1__SHIFT     16
11427 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_STS_R1__VC_STS1__WIDTH     16
11428 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_STS_R1__VC_STS1__MASK \
11429                     0xffff0000U
11430 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_STS_R1__VC_STS1__READ(src) \
11431                     (((u_int32_t)(src)\
11432                     & 0xffff0000U) >> 16)
11433 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_STS_R1__TYPE        u_int32_t
11434 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_STS_R1__READ      0xffffffffU
11435
11436 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_7__VCR_STS_R1_MACRO__ */
11437
11438
11439 /* macros for DWC_pcie_dbi_axi_block.VCR_STS_R1 */
11440 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VCR_STS_R1__NUM                          1
11441
11442 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_8::DEV_EN_CAP */
11443 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__DEV_EN_CAP_MACRO__
11444 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__DEV_EN_CAP_MACRO__
11445
11446 /* macros for field rdl */
11447 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__DEV_EN_CAP__RDL__SHIFT          0
11448 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__DEV_EN_CAP__RDL__WIDTH         32
11449 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__DEV_EN_CAP__RDL__MASK 0xffffffffU
11450 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__DEV_EN_CAP__RDL__READ(src) \
11451                     (u_int32_t)(src)\
11452                     & 0xffffffffU
11453 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__DEV_EN_CAP__TYPE        u_int32_t
11454 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__DEV_EN_CAP__READ      0xffffffffU
11455
11456 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__DEV_EN_CAP_MACRO__ */
11457
11458
11459 /* macros for DWC_pcie_dbi_axi_block.DEV_EN_CAP */
11460 #define INST_DWC_PCIE_DBI_AXI_BLOCK__DEV_EN_CAP__NUM                          1
11461
11462 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_8::SN_R1 */
11463 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__SN_R1_MACRO__
11464 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__SN_R1_MACRO__
11465
11466 /* macros for field rdl */
11467 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__SN_R1__RDL__SHIFT               0
11468 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__SN_R1__RDL__WIDTH              32
11469 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__SN_R1__RDL__MASK      0xffffffffU
11470 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__SN_R1__RDL__READ(src) \
11471                     (u_int32_t)(src)\
11472                     & 0xffffffffU
11473 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__SN_R1__TYPE             u_int32_t
11474 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__SN_R1__READ           0xffffffffU
11475
11476 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__SN_R1_MACRO__ */
11477
11478
11479 /* macros for DWC_pcie_dbi_axi_block.SN_R1 */
11480 #define INST_DWC_PCIE_DBI_AXI_BLOCK__SN_R1__NUM                               1
11481
11482 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_8::SN_R2 */
11483 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__SN_R2_MACRO__
11484 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__SN_R2_MACRO__
11485
11486 /* macros for field rdl */
11487 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__SN_R2__RDL__SHIFT               0
11488 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__SN_R2__RDL__WIDTH              32
11489 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__SN_R2__RDL__MASK      0xffffffffU
11490 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__SN_R2__RDL__READ(src) \
11491                     (u_int32_t)(src)\
11492                     & 0xffffffffU
11493 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__SN_R2__TYPE             u_int32_t
11494 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__SN_R2__READ           0xffffffffU
11495
11496 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_8__SN_R2_MACRO__ */
11497
11498
11499 /* macros for DWC_pcie_dbi_axi_block.SN_R2 */
11500 #define INST_DWC_PCIE_DBI_AXI_BLOCK__SN_R2__NUM                               1
11501
11502 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::LAT_REL_TIM */
11503 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LAT_REL_TIM_MACRO__
11504 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LAT_REL_TIM_MACRO__
11505
11506 /* macros for field rdl */
11507 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LAT_REL_TIM__RDL__SHIFT         0
11508 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LAT_REL_TIM__RDL__WIDTH        32
11509 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LAT_REL_TIM__RDL__MASK \
11510                     0xffffffffU
11511 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LAT_REL_TIM__RDL__READ(src) \
11512                     (u_int32_t)(src)\
11513                     & 0xffffffffU
11514 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LAT_REL_TIM__RDL__WRITE(src) \
11515                     ((u_int32_t)(src)\
11516                     & 0xffffffffU)
11517 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LAT_REL_TIM__RDL__MODIFY(dst, src) \
11518                     (dst) = ((dst) &\
11519                     ~0xffffffffU) | ((u_int32_t)(src) &\
11520                     0xffffffffU)
11521 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LAT_REL_TIM__RDL__VERIFY(src) \
11522                     (!(((u_int32_t)(src)\
11523                     & ~0xffffffffU)))
11524 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LAT_REL_TIM__TYPE       u_int32_t
11525 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LAT_REL_TIM__READ     0xffffffffU
11526 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LAT_REL_TIM__WRITE    0xffffffffU
11527
11528 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LAT_REL_TIM_MACRO__ */
11529
11530
11531 /* macros for DWC_pcie_dbi_axi_block.LAT_REL_TIM */
11532 #define INST_DWC_PCIE_DBI_AXI_BLOCK__LAT_REL_TIM__NUM                         1
11533
11534 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::OT_MSG_R */
11535 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__OT_MSG_R_MACRO__
11536 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__OT_MSG_R_MACRO__
11537
11538 /* macros for field rdl */
11539 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__OT_MSG_R__RDL__SHIFT            0
11540 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__OT_MSG_R__RDL__WIDTH           32
11541 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__OT_MSG_R__RDL__MASK   0xffffffffU
11542 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__OT_MSG_R__RDL__READ(src) \
11543                     (u_int32_t)(src)\
11544                     & 0xffffffffU
11545 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__OT_MSG_R__RDL__WRITE(src) \
11546                     ((u_int32_t)(src)\
11547                     & 0xffffffffU)
11548 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__OT_MSG_R__RDL__MODIFY(dst, src) \
11549                     (dst) = ((dst) &\
11550                     ~0xffffffffU) | ((u_int32_t)(src) &\
11551                     0xffffffffU)
11552 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__OT_MSG_R__RDL__VERIFY(src) \
11553                     (!(((u_int32_t)(src)\
11554                     & ~0xffffffffU)))
11555 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__OT_MSG_R__TYPE          u_int32_t
11556 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__OT_MSG_R__READ        0xffffffffU
11557 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__OT_MSG_R__WRITE       0xffffffffU
11558
11559 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__OT_MSG_R_MACRO__ */
11560
11561
11562 /* macros for DWC_pcie_dbi_axi_block.OT_MSG_R */
11563 #define INST_DWC_PCIE_DBI_AXI_BLOCK__OT_MSG_R__NUM                            1
11564
11565 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::PT_LNK_R */
11566 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_R_MACRO__
11567 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_R_MACRO__
11568
11569 /* macros for field rdl */
11570 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_R__RDL__SHIFT            0
11571 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_R__RDL__WIDTH           32
11572 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_R__RDL__MASK   0xffffffffU
11573 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_R__RDL__READ(src) \
11574                     (u_int32_t)(src)\
11575                     & 0xffffffffU
11576 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_R__RDL__WRITE(src) \
11577                     ((u_int32_t)(src)\
11578                     & 0xffffffffU)
11579 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_R__RDL__MODIFY(dst, src) \
11580                     (dst) = ((dst) &\
11581                     ~0xffffffffU) | ((u_int32_t)(src) &\
11582                     0xffffffffU)
11583 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_R__RDL__VERIFY(src) \
11584                     (!(((u_int32_t)(src)\
11585                     & ~0xffffffffU)))
11586 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_R__TYPE          u_int32_t
11587 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_R__READ        0xffffffffU
11588 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_R__WRITE       0xffffffffU
11589
11590 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_R_MACRO__ */
11591
11592
11593 /* macros for DWC_pcie_dbi_axi_block.PT_LNK_R */
11594 #define INST_DWC_PCIE_DBI_AXI_BLOCK__PT_LNK_R__NUM                            1
11595
11596 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::ACk_FREQ_R */
11597 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__ACK_FREQ_R_MACRO__
11598 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__ACK_FREQ_R_MACRO__
11599
11600 /* macros for field rdl */
11601 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__ACK_FREQ_R__RDL__SHIFT          0
11602 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__ACK_FREQ_R__RDL__WIDTH         32
11603 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__ACK_FREQ_R__RDL__MASK 0xffffffffU
11604 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__ACK_FREQ_R__RDL__READ(src) \
11605                     (u_int32_t)(src)\
11606                     & 0xffffffffU
11607 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__ACK_FREQ_R__RDL__WRITE(src) \
11608                     ((u_int32_t)(src)\
11609                     & 0xffffffffU)
11610 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__ACK_FREQ_R__RDL__MODIFY(dst, src) \
11611                     (dst) = ((dst) &\
11612                     ~0xffffffffU) | ((u_int32_t)(src) &\
11613                     0xffffffffU)
11614 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__ACK_FREQ_R__RDL__VERIFY(src) \
11615                     (!(((u_int32_t)(src)\
11616                     & ~0xffffffffU)))
11617 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__ACK_FREQ_R__TYPE        u_int32_t
11618 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__ACK_FREQ_R__READ      0xffffffffU
11619 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__ACK_FREQ_R__WRITE     0xffffffffU
11620
11621 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__ACK_FREQ_R_MACRO__ */
11622
11623
11624 /* macros for DWC_pcie_dbi_axi_block.ACk_FREQ_R */
11625 #define INST_DWC_PCIE_DBI_AXI_BLOCK__ACK_FREQ_R__NUM                          1
11626
11627 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::PT_LNK_CTRL_R */
11628 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_CTRL_R_MACRO__
11629 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_CTRL_R_MACRO__
11630
11631 /* macros for field rdl */
11632 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_CTRL_R__RDL__SHIFT       0
11633 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_CTRL_R__RDL__WIDTH      32
11634 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_CTRL_R__RDL__MASK \
11635                     0xffffffffU
11636 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_CTRL_R__RDL__READ(src) \
11637                     (u_int32_t)(src)\
11638                     & 0xffffffffU
11639 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_CTRL_R__RDL__WRITE(src) \
11640                     ((u_int32_t)(src)\
11641                     & 0xffffffffU)
11642 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_CTRL_R__RDL__MODIFY(dst, src) \
11643                     (dst) = ((dst) &\
11644                     ~0xffffffffU) | ((u_int32_t)(src) &\
11645                     0xffffffffU)
11646 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_CTRL_R__RDL__VERIFY(src) \
11647                     (!(((u_int32_t)(src)\
11648                     & ~0xffffffffU)))
11649 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_CTRL_R__TYPE     u_int32_t
11650 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_CTRL_R__READ   0xffffffffU
11651 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_CTRL_R__WRITE  0xffffffffU
11652
11653 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PT_LNK_CTRL_R_MACRO__ */
11654
11655
11656 /* macros for DWC_pcie_dbi_axi_block.PT_LNK_CTRL_R */
11657 #define INST_DWC_PCIE_DBI_AXI_BLOCK__PT_LNK_CTRL_R__NUM                       1
11658
11659 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::LN_SKW_R */
11660 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LN_SKW_R_MACRO__
11661 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LN_SKW_R_MACRO__
11662
11663 /* macros for field rdl */
11664 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LN_SKW_R__RDL__SHIFT            0
11665 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LN_SKW_R__RDL__WIDTH           32
11666 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LN_SKW_R__RDL__MASK   0xffffffffU
11667 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LN_SKW_R__RDL__READ(src) \
11668                     (u_int32_t)(src)\
11669                     & 0xffffffffU
11670 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LN_SKW_R__RDL__WRITE(src) \
11671                     ((u_int32_t)(src)\
11672                     & 0xffffffffU)
11673 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LN_SKW_R__RDL__MODIFY(dst, src) \
11674                     (dst) = ((dst) &\
11675                     ~0xffffffffU) | ((u_int32_t)(src) &\
11676                     0xffffffffU)
11677 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LN_SKW_R__RDL__VERIFY(src) \
11678                     (!(((u_int32_t)(src)\
11679                     & ~0xffffffffU)))
11680 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LN_SKW_R__TYPE          u_int32_t
11681 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LN_SKW_R__READ        0xffffffffU
11682 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LN_SKW_R__WRITE       0xffffffffU
11683
11684 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__LN_SKW_R_MACRO__ */
11685
11686
11687 /* macros for DWC_pcie_dbi_axi_block.LN_SKW_R */
11688 #define INST_DWC_PCIE_DBI_AXI_BLOCK__LN_SKW_R__NUM                            1
11689
11690 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::SYMB_N_R */
11691 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_N_R_MACRO__
11692 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_N_R_MACRO__
11693
11694 /* macros for field rdl */
11695 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_N_R__RDL__SHIFT            0
11696 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_N_R__RDL__WIDTH           32
11697 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_N_R__RDL__MASK   0xffffffffU
11698 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_N_R__RDL__READ(src) \
11699                     (u_int32_t)(src)\
11700                     & 0xffffffffU
11701 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_N_R__RDL__WRITE(src) \
11702                     ((u_int32_t)(src)\
11703                     & 0xffffffffU)
11704 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_N_R__RDL__MODIFY(dst, src) \
11705                     (dst) = ((dst) &\
11706                     ~0xffffffffU) | ((u_int32_t)(src) &\
11707                     0xffffffffU)
11708 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_N_R__RDL__VERIFY(src) \
11709                     (!(((u_int32_t)(src)\
11710                     & ~0xffffffffU)))
11711 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_N_R__TYPE          u_int32_t
11712 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_N_R__READ        0xffffffffU
11713 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_N_R__WRITE       0xffffffffU
11714
11715 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_N_R_MACRO__ */
11716
11717
11718 /* macros for DWC_pcie_dbi_axi_block.SYMB_N_R */
11719 #define INST_DWC_PCIE_DBI_AXI_BLOCK__SYMB_N_R__NUM                            1
11720
11721 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::SYMB_T_R */
11722 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_T_R_MACRO__
11723 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_T_R_MACRO__
11724
11725 /* macros for field rdl */
11726 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_T_R__RDL__SHIFT            0
11727 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_T_R__RDL__WIDTH           32
11728 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_T_R__RDL__MASK   0xffffffffU
11729 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_T_R__RDL__READ(src) \
11730                     (u_int32_t)(src)\
11731                     & 0xffffffffU
11732 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_T_R__RDL__WRITE(src) \
11733                     ((u_int32_t)(src)\
11734                     & 0xffffffffU)
11735 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_T_R__RDL__MODIFY(dst, src) \
11736                     (dst) = ((dst) &\
11737                     ~0xffffffffU) | ((u_int32_t)(src) &\
11738                     0xffffffffU)
11739 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_T_R__RDL__VERIFY(src) \
11740                     (!(((u_int32_t)(src)\
11741                     & ~0xffffffffU)))
11742 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_T_R__TYPE          u_int32_t
11743 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_T_R__READ        0xffffffffU
11744 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_T_R__WRITE       0xffffffffU
11745
11746 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__SYMB_T_R_MACRO__ */
11747
11748
11749 /* macros for DWC_pcie_dbi_axi_block.SYMB_T_R */
11750 #define INST_DWC_PCIE_DBI_AXI_BLOCK__SYMB_T_R__NUM                            1
11751
11752 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::FL_MSK_R2 */
11753 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__FL_MSK_R2_MACRO__
11754 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__FL_MSK_R2_MACRO__
11755
11756 /* macros for field rdl */
11757 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__FL_MSK_R2__RDL__SHIFT           0
11758 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__FL_MSK_R2__RDL__WIDTH          32
11759 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__FL_MSK_R2__RDL__MASK  0xffffffffU
11760 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__FL_MSK_R2__RDL__READ(src) \
11761                     (u_int32_t)(src)\
11762                     & 0xffffffffU
11763 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__FL_MSK_R2__RDL__WRITE(src) \
11764                     ((u_int32_t)(src)\
11765                     & 0xffffffffU)
11766 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__FL_MSK_R2__RDL__MODIFY(dst, src) \
11767                     (dst) = ((dst) &\
11768                     ~0xffffffffU) | ((u_int32_t)(src) &\
11769                     0xffffffffU)
11770 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__FL_MSK_R2__RDL__VERIFY(src) \
11771                     (!(((u_int32_t)(src)\
11772                     & ~0xffffffffU)))
11773 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__FL_MSK_R2__TYPE         u_int32_t
11774 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__FL_MSK_R2__READ       0xffffffffU
11775 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__FL_MSK_R2__WRITE      0xffffffffU
11776
11777 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__FL_MSK_R2_MACRO__ */
11778
11779
11780 /* macros for DWC_pcie_dbi_axi_block.FL_MSK_R2 */
11781 #define INST_DWC_PCIE_DBI_AXI_BLOCK__FL_MSK_R2__NUM                           1
11782
11783 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::DB_R0 */
11784 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__DB_R0_MACRO__
11785 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__DB_R0_MACRO__
11786
11787 /* macros for field rdl */
11788 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__DB_R0__RDL__SHIFT               0
11789 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__DB_R0__RDL__WIDTH              32
11790 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__DB_R0__RDL__MASK      0xffffffffU
11791 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__DB_R0__RDL__READ(src) \
11792                     (u_int32_t)(src)\
11793                     & 0xffffffffU
11794 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__DB_R0__TYPE             u_int32_t
11795 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__DB_R0__READ           0xffffffffU
11796
11797 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__DB_R0_MACRO__ */
11798
11799
11800 /* macros for DWC_pcie_dbi_axi_block.DB_R0 */
11801 #define INST_DWC_PCIE_DBI_AXI_BLOCK__DB_R0__NUM                               1
11802
11803 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::DB_R1 */
11804 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__DB_R1_MACRO__
11805 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__DB_R1_MACRO__
11806
11807 /* macros for field rdl */
11808 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__DB_R1__RDL__SHIFT               0
11809 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__DB_R1__RDL__WIDTH              32
11810 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__DB_R1__RDL__MASK      0xffffffffU
11811 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__DB_R1__RDL__READ(src) \
11812                     (u_int32_t)(src)\
11813                     & 0xffffffffU
11814 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__DB_R1__TYPE             u_int32_t
11815 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__DB_R1__READ           0xffffffffU
11816
11817 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__DB_R1_MACRO__ */
11818
11819
11820 /* macros for DWC_pcie_dbi_axi_block.DB_R1 */
11821 #define INST_DWC_PCIE_DBI_AXI_BLOCK__DB_R1__NUM                               1
11822
11823 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::TR_P_STS_R */
11824 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_P_STS_R_MACRO__
11825 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_P_STS_R_MACRO__
11826
11827 /* macros for field rdl */
11828 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_P_STS_R__RDL__SHIFT          0
11829 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_P_STS_R__RDL__WIDTH         32
11830 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_P_STS_R__RDL__MASK 0xffffffffU
11831 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_P_STS_R__RDL__READ(src) \
11832                     (u_int32_t)(src)\
11833                     & 0xffffffffU
11834 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_P_STS_R__TYPE        u_int32_t
11835 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_P_STS_R__READ      0xffffffffU
11836
11837 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_P_STS_R_MACRO__ */
11838
11839
11840 /* macros for DWC_pcie_dbi_axi_block.TR_P_STS_R */
11841 #define INST_DWC_PCIE_DBI_AXI_BLOCK__TR_P_STS_R__NUM                          1
11842
11843 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::TR_NP_STS_R */
11844 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_NP_STS_R_MACRO__
11845 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_NP_STS_R_MACRO__
11846
11847 /* macros for field rdl */
11848 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_NP_STS_R__RDL__SHIFT         0
11849 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_NP_STS_R__RDL__WIDTH        32
11850 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_NP_STS_R__RDL__MASK \
11851                     0xffffffffU
11852 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_NP_STS_R__RDL__READ(src) \
11853                     (u_int32_t)(src)\
11854                     & 0xffffffffU
11855 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_NP_STS_R__TYPE       u_int32_t
11856 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_NP_STS_R__READ     0xffffffffU
11857
11858 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_NP_STS_R_MACRO__ */
11859
11860
11861 /* macros for DWC_pcie_dbi_axi_block.TR_NP_STS_R */
11862 #define INST_DWC_PCIE_DBI_AXI_BLOCK__TR_NP_STS_R__NUM                         1
11863
11864 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::TR_C_STS_R */
11865 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_C_STS_R_MACRO__
11866 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_C_STS_R_MACRO__
11867
11868 /* macros for field rdl */
11869 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_C_STS_R__RDL__SHIFT          0
11870 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_C_STS_R__RDL__WIDTH         32
11871 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_C_STS_R__RDL__MASK 0xffffffffU
11872 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_C_STS_R__RDL__READ(src) \
11873                     (u_int32_t)(src)\
11874                     & 0xffffffffU
11875 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_C_STS_R__TYPE        u_int32_t
11876 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_C_STS_R__READ      0xffffffffU
11877
11878 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__TR_C_STS_R_MACRO__ */
11879
11880
11881 /* macros for DWC_pcie_dbi_axi_block.TR_C_STS_R */
11882 #define INST_DWC_PCIE_DBI_AXI_BLOCK__TR_C_STS_R__NUM                          1
11883
11884 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::Q_STS_R */
11885 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__Q_STS_R_MACRO__
11886 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__Q_STS_R_MACRO__
11887
11888 /* macros for field rdl */
11889 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__Q_STS_R__RDL__SHIFT             0
11890 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__Q_STS_R__RDL__WIDTH            32
11891 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__Q_STS_R__RDL__MASK    0xffffffffU
11892 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__Q_STS_R__RDL__READ(src) \
11893                     (u_int32_t)(src)\
11894                     & 0xffffffffU
11895 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__Q_STS_R__TYPE           u_int32_t
11896 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__Q_STS_R__READ         0xffffffffU
11897
11898 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__Q_STS_R_MACRO__ */
11899
11900
11901 /* macros for DWC_pcie_dbi_axi_block.Q_STS_R */
11902 #define INST_DWC_PCIE_DBI_AXI_BLOCK__Q_STS_R__NUM                             1
11903
11904 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC_TR_A_R1 */
11905 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R1_MACRO__
11906 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R1_MACRO__
11907
11908 /* macros for field rdl */
11909 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R1__RDL__SHIFT          0
11910 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R1__RDL__WIDTH         32
11911 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R1__RDL__MASK 0xffffffffU
11912 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R1__RDL__READ(src) \
11913                     (u_int32_t)(src)\
11914                     & 0xffffffffU
11915 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R1__RDL__WRITE(src) \
11916                     ((u_int32_t)(src)\
11917                     & 0xffffffffU)
11918 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R1__RDL__MODIFY(dst, src) \
11919                     (dst) = ((dst) &\
11920                     ~0xffffffffU) | ((u_int32_t)(src) &\
11921                     0xffffffffU)
11922 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R1__RDL__VERIFY(src) \
11923                     (!(((u_int32_t)(src)\
11924                     & ~0xffffffffU)))
11925 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R1__TYPE        u_int32_t
11926 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R1__READ      0xffffffffU
11927 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R1__WRITE     0xffffffffU
11928
11929 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R1_MACRO__ */
11930
11931
11932 /* macros for DWC_pcie_dbi_axi_block.VC_TR_A_R1 */
11933 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC_TR_A_R1__NUM                          1
11934
11935 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC_TR_A_R2 */
11936 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R2_MACRO__
11937 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R2_MACRO__
11938
11939 /* macros for field rdl */
11940 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R2__RDL__SHIFT          0
11941 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R2__RDL__WIDTH         32
11942 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R2__RDL__MASK 0xffffffffU
11943 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R2__RDL__READ(src) \
11944                     (u_int32_t)(src)\
11945                     & 0xffffffffU
11946 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R2__RDL__WRITE(src) \
11947                     ((u_int32_t)(src)\
11948                     & 0xffffffffU)
11949 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R2__RDL__MODIFY(dst, src) \
11950                     (dst) = ((dst) &\
11951                     ~0xffffffffU) | ((u_int32_t)(src) &\
11952                     0xffffffffU)
11953 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R2__RDL__VERIFY(src) \
11954                     (!(((u_int32_t)(src)\
11955                     & ~0xffffffffU)))
11956 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R2__TYPE        u_int32_t
11957 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R2__READ      0xffffffffU
11958 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R2__WRITE     0xffffffffU
11959
11960 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC_TR_A_R2_MACRO__ */
11961
11962
11963 /* macros for DWC_pcie_dbi_axi_block.VC_TR_A_R2 */
11964 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC_TR_A_R2__NUM                          1
11965
11966 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC0_PR_Q_C */
11967 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PR_Q_C_MACRO__
11968 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PR_Q_C_MACRO__
11969
11970 /* macros for field rdl */
11971 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PR_Q_C__RDL__SHIFT          0
11972 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PR_Q_C__RDL__WIDTH         32
11973 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PR_Q_C__RDL__MASK 0xffffffffU
11974 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PR_Q_C__RDL__READ(src) \
11975                     (u_int32_t)(src)\
11976                     & 0xffffffffU
11977 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PR_Q_C__TYPE        u_int32_t
11978 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PR_Q_C__READ      0xffffffffU
11979
11980 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PR_Q_C_MACRO__ */
11981
11982
11983 /* macros for DWC_pcie_dbi_axi_block.VC0_PR_Q_C */
11984 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC0_PR_Q_C__NUM                          1
11985
11986 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC0_NPR_Q_C */
11987 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPR_Q_C_MACRO__
11988 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPR_Q_C_MACRO__
11989
11990 /* macros for field rdl */
11991 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPR_Q_C__RDL__SHIFT         0
11992 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPR_Q_C__RDL__WIDTH        32
11993 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPR_Q_C__RDL__MASK \
11994                     0xffffffffU
11995 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPR_Q_C__RDL__READ(src) \
11996                     (u_int32_t)(src)\
11997                     & 0xffffffffU
11998 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPR_Q_C__TYPE       u_int32_t
11999 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPR_Q_C__READ     0xffffffffU
12000
12001 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPR_Q_C_MACRO__ */
12002
12003
12004 /* macros for DWC_pcie_dbi_axi_block.VC0_NPR_Q_C */
12005 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC0_NPR_Q_C__NUM                         1
12006
12007 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC0_CR_Q_C */
12008 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CR_Q_C_MACRO__
12009 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CR_Q_C_MACRO__
12010
12011 /* macros for field rdl */
12012 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CR_Q_C__RDL__SHIFT          0
12013 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CR_Q_C__RDL__WIDTH         32
12014 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CR_Q_C__RDL__MASK 0xffffffffU
12015 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CR_Q_C__RDL__READ(src) \
12016                     (u_int32_t)(src)\
12017                     & 0xffffffffU
12018 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CR_Q_C__TYPE        u_int32_t
12019 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CR_Q_C__READ      0xffffffffU
12020
12021 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CR_Q_C_MACRO__ */
12022
12023
12024 /* macros for DWC_pcie_dbi_axi_block.VC0_CR_Q_C */
12025 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC0_CR_Q_C__NUM                          1
12026
12027 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC1_PR_Q_C */
12028 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PR_Q_C_MACRO__
12029 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PR_Q_C_MACRO__
12030
12031 /* macros for field rdl */
12032 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PR_Q_C__RDL__SHIFT          0
12033 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PR_Q_C__RDL__WIDTH         32
12034 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PR_Q_C__RDL__MASK 0xffffffffU
12035 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PR_Q_C__RDL__READ(src) \
12036                     (u_int32_t)(src)\
12037                     & 0xffffffffU
12038 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PR_Q_C__TYPE        u_int32_t
12039 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PR_Q_C__READ      0xffffffffU
12040
12041 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PR_Q_C_MACRO__ */
12042
12043
12044 /* macros for DWC_pcie_dbi_axi_block.VC1_PR_Q_C */
12045 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC1_PR_Q_C__NUM                          1
12046
12047 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC1_NPR_Q_C */
12048 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPR_Q_C_MACRO__
12049 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPR_Q_C_MACRO__
12050
12051 /* macros for field rdl */
12052 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPR_Q_C__RDL__SHIFT         0
12053 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPR_Q_C__RDL__WIDTH        32
12054 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPR_Q_C__RDL__MASK \
12055                     0xffffffffU
12056 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPR_Q_C__RDL__READ(src) \
12057                     (u_int32_t)(src)\
12058                     & 0xffffffffU
12059 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPR_Q_C__TYPE       u_int32_t
12060 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPR_Q_C__READ     0xffffffffU
12061
12062 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPR_Q_C_MACRO__ */
12063
12064
12065 /* macros for DWC_pcie_dbi_axi_block.VC1_NPR_Q_C */
12066 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC1_NPR_Q_C__NUM                         1
12067
12068 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC1_CR_Q_C */
12069 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CR_Q_C_MACRO__
12070 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CR_Q_C_MACRO__
12071
12072 /* macros for field rdl */
12073 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CR_Q_C__RDL__SHIFT          0
12074 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CR_Q_C__RDL__WIDTH         32
12075 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CR_Q_C__RDL__MASK 0xffffffffU
12076 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CR_Q_C__RDL__READ(src) \
12077                     (u_int32_t)(src)\
12078                     & 0xffffffffU
12079 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CR_Q_C__TYPE        u_int32_t
12080 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CR_Q_C__READ      0xffffffffU
12081
12082 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CR_Q_C_MACRO__ */
12083
12084
12085 /* macros for DWC_pcie_dbi_axi_block.VC1_CR_Q_C */
12086 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC1_CR_Q_C__NUM                          1
12087
12088 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC2_PR_Q_C */
12089 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PR_Q_C_MACRO__
12090 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PR_Q_C_MACRO__
12091
12092 /* macros for field rdl */
12093 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PR_Q_C__RDL__SHIFT          0
12094 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PR_Q_C__RDL__WIDTH         32
12095 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PR_Q_C__RDL__MASK 0xffffffffU
12096 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PR_Q_C__RDL__READ(src) \
12097                     (u_int32_t)(src)\
12098                     & 0xffffffffU
12099 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PR_Q_C__TYPE        u_int32_t
12100 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PR_Q_C__READ      0xffffffffU
12101
12102 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PR_Q_C_MACRO__ */
12103
12104
12105 /* macros for DWC_pcie_dbi_axi_block.VC2_PR_Q_C */
12106 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC2_PR_Q_C__NUM                          1
12107
12108 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC2_NPR_Q_C */
12109 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPR_Q_C_MACRO__
12110 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPR_Q_C_MACRO__
12111
12112 /* macros for field rdl */
12113 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPR_Q_C__RDL__SHIFT         0
12114 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPR_Q_C__RDL__WIDTH        32
12115 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPR_Q_C__RDL__MASK \
12116                     0xffffffffU
12117 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPR_Q_C__RDL__READ(src) \
12118                     (u_int32_t)(src)\
12119                     & 0xffffffffU
12120 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPR_Q_C__TYPE       u_int32_t
12121 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPR_Q_C__READ     0xffffffffU
12122
12123 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPR_Q_C_MACRO__ */
12124
12125
12126 /* macros for DWC_pcie_dbi_axi_block.VC2_NPR_Q_C */
12127 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC2_NPR_Q_C__NUM                         1
12128
12129 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC2_CR_Q_C */
12130 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CR_Q_C_MACRO__
12131 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CR_Q_C_MACRO__
12132
12133 /* macros for field rdl */
12134 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CR_Q_C__RDL__SHIFT          0
12135 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CR_Q_C__RDL__WIDTH         32
12136 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CR_Q_C__RDL__MASK 0xffffffffU
12137 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CR_Q_C__RDL__READ(src) \
12138                     (u_int32_t)(src)\
12139                     & 0xffffffffU
12140 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CR_Q_C__TYPE        u_int32_t
12141 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CR_Q_C__READ      0xffffffffU
12142
12143 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CR_Q_C_MACRO__ */
12144
12145
12146 /* macros for DWC_pcie_dbi_axi_block.VC2_CR_Q_C */
12147 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC2_CR_Q_C__NUM                          1
12148
12149 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC3_PR_Q_C */
12150 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PR_Q_C_MACRO__
12151 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PR_Q_C_MACRO__
12152
12153 /* macros for field rdl */
12154 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PR_Q_C__RDL__SHIFT          0
12155 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PR_Q_C__RDL__WIDTH         32
12156 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PR_Q_C__RDL__MASK 0xffffffffU
12157 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PR_Q_C__RDL__READ(src) \
12158                     (u_int32_t)(src)\
12159                     & 0xffffffffU
12160 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PR_Q_C__TYPE        u_int32_t
12161 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PR_Q_C__READ      0xffffffffU
12162
12163 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PR_Q_C_MACRO__ */
12164
12165
12166 /* macros for DWC_pcie_dbi_axi_block.VC3_PR_Q_C */
12167 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC3_PR_Q_C__NUM                          1
12168
12169 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC3_NPR_Q_C */
12170 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPR_Q_C_MACRO__
12171 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPR_Q_C_MACRO__
12172
12173 /* macros for field rdl */
12174 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPR_Q_C__RDL__SHIFT         0
12175 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPR_Q_C__RDL__WIDTH        32
12176 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPR_Q_C__RDL__MASK \
12177                     0xffffffffU
12178 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPR_Q_C__RDL__READ(src) \
12179                     (u_int32_t)(src)\
12180                     & 0xffffffffU
12181 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPR_Q_C__TYPE       u_int32_t
12182 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPR_Q_C__READ     0xffffffffU
12183
12184 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPR_Q_C_MACRO__ */
12185
12186
12187 /* macros for DWC_pcie_dbi_axi_block.VC3_NPR_Q_C */
12188 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC3_NPR_Q_C__NUM                         1
12189
12190 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC3_CR_Q_C */
12191 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CR_Q_C_MACRO__
12192 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CR_Q_C_MACRO__
12193
12194 /* macros for field rdl */
12195 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CR_Q_C__RDL__SHIFT          0
12196 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CR_Q_C__RDL__WIDTH         32
12197 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CR_Q_C__RDL__MASK 0xffffffffU
12198 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CR_Q_C__RDL__READ(src) \
12199                     (u_int32_t)(src)\
12200                     & 0xffffffffU
12201 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CR_Q_C__TYPE        u_int32_t
12202 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CR_Q_C__READ      0xffffffffU
12203
12204 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CR_Q_C_MACRO__ */
12205
12206
12207 /* macros for DWC_pcie_dbi_axi_block.VC3_CR_Q_C */
12208 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC3_CR_Q_C__NUM                          1
12209
12210 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC4_PR_Q_C */
12211 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PR_Q_C_MACRO__
12212 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PR_Q_C_MACRO__
12213
12214 /* macros for field rdl */
12215 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PR_Q_C__RDL__SHIFT          0
12216 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PR_Q_C__RDL__WIDTH         32
12217 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PR_Q_C__RDL__MASK 0xffffffffU
12218 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PR_Q_C__RDL__READ(src) \
12219                     (u_int32_t)(src)\
12220                     & 0xffffffffU
12221 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PR_Q_C__TYPE        u_int32_t
12222 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PR_Q_C__READ      0xffffffffU
12223
12224 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PR_Q_C_MACRO__ */
12225
12226
12227 /* macros for DWC_pcie_dbi_axi_block.VC4_PR_Q_C */
12228 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC4_PR_Q_C__NUM                          1
12229
12230 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC4_NPR_Q_C */
12231 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPR_Q_C_MACRO__
12232 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPR_Q_C_MACRO__
12233
12234 /* macros for field rdl */
12235 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPR_Q_C__RDL__SHIFT         0
12236 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPR_Q_C__RDL__WIDTH        32
12237 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPR_Q_C__RDL__MASK \
12238                     0xffffffffU
12239 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPR_Q_C__RDL__READ(src) \
12240                     (u_int32_t)(src)\
12241                     & 0xffffffffU
12242 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPR_Q_C__TYPE       u_int32_t
12243 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPR_Q_C__READ     0xffffffffU
12244
12245 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPR_Q_C_MACRO__ */
12246
12247
12248 /* macros for DWC_pcie_dbi_axi_block.VC4_NPR_Q_C */
12249 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC4_NPR_Q_C__NUM                         1
12250
12251 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC4_CR_Q_C */
12252 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CR_Q_C_MACRO__
12253 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CR_Q_C_MACRO__
12254
12255 /* macros for field rdl */
12256 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CR_Q_C__RDL__SHIFT          0
12257 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CR_Q_C__RDL__WIDTH         32
12258 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CR_Q_C__RDL__MASK 0xffffffffU
12259 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CR_Q_C__RDL__READ(src) \
12260                     (u_int32_t)(src)\
12261                     & 0xffffffffU
12262 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CR_Q_C__TYPE        u_int32_t
12263 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CR_Q_C__READ      0xffffffffU
12264
12265 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CR_Q_C_MACRO__ */
12266
12267
12268 /* macros for DWC_pcie_dbi_axi_block.VC4_CR_Q_C */
12269 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC4_CR_Q_C__NUM                          1
12270
12271 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC5_PR_Q_C */
12272 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PR_Q_C_MACRO__
12273 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PR_Q_C_MACRO__
12274
12275 /* macros for field rdl */
12276 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PR_Q_C__RDL__SHIFT          0
12277 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PR_Q_C__RDL__WIDTH         32
12278 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PR_Q_C__RDL__MASK 0xffffffffU
12279 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PR_Q_C__RDL__READ(src) \
12280                     (u_int32_t)(src)\
12281                     & 0xffffffffU
12282 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PR_Q_C__TYPE        u_int32_t
12283 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PR_Q_C__READ      0xffffffffU
12284
12285 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PR_Q_C_MACRO__ */
12286
12287
12288 /* macros for DWC_pcie_dbi_axi_block.VC5_PR_Q_C */
12289 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC5_PR_Q_C__NUM                          1
12290
12291 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC5_NPR_Q_C */
12292 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPR_Q_C_MACRO__
12293 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPR_Q_C_MACRO__
12294
12295 /* macros for field rdl */
12296 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPR_Q_C__RDL__SHIFT         0
12297 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPR_Q_C__RDL__WIDTH        32
12298 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPR_Q_C__RDL__MASK \
12299                     0xffffffffU
12300 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPR_Q_C__RDL__READ(src) \
12301                     (u_int32_t)(src)\
12302                     & 0xffffffffU
12303 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPR_Q_C__TYPE       u_int32_t
12304 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPR_Q_C__READ     0xffffffffU
12305
12306 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPR_Q_C_MACRO__ */
12307
12308
12309 /* macros for DWC_pcie_dbi_axi_block.VC5_NPR_Q_C */
12310 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC5_NPR_Q_C__NUM                         1
12311
12312 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC5_CR_Q_C */
12313 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CR_Q_C_MACRO__
12314 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CR_Q_C_MACRO__
12315
12316 /* macros for field rdl */
12317 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CR_Q_C__RDL__SHIFT          0
12318 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CR_Q_C__RDL__WIDTH         32
12319 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CR_Q_C__RDL__MASK 0xffffffffU
12320 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CR_Q_C__RDL__READ(src) \
12321                     (u_int32_t)(src)\
12322                     & 0xffffffffU
12323 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CR_Q_C__TYPE        u_int32_t
12324 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CR_Q_C__READ      0xffffffffU
12325
12326 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CR_Q_C_MACRO__ */
12327
12328
12329 /* macros for DWC_pcie_dbi_axi_block.VC5_CR_Q_C */
12330 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC5_CR_Q_C__NUM                          1
12331
12332 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC6_PR_Q_C */
12333 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PR_Q_C_MACRO__
12334 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PR_Q_C_MACRO__
12335
12336 /* macros for field rdl */
12337 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PR_Q_C__RDL__SHIFT          0
12338 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PR_Q_C__RDL__WIDTH         32
12339 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PR_Q_C__RDL__MASK 0xffffffffU
12340 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PR_Q_C__RDL__READ(src) \
12341                     (u_int32_t)(src)\
12342                     & 0xffffffffU
12343 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PR_Q_C__TYPE        u_int32_t
12344 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PR_Q_C__READ      0xffffffffU
12345
12346 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PR_Q_C_MACRO__ */
12347
12348
12349 /* macros for DWC_pcie_dbi_axi_block.VC6_PR_Q_C */
12350 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC6_PR_Q_C__NUM                          1
12351
12352 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC6_NPR_Q_C */
12353 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPR_Q_C_MACRO__
12354 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPR_Q_C_MACRO__
12355
12356 /* macros for field rdl */
12357 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPR_Q_C__RDL__SHIFT         0
12358 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPR_Q_C__RDL__WIDTH        32
12359 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPR_Q_C__RDL__MASK \
12360                     0xffffffffU
12361 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPR_Q_C__RDL__READ(src) \
12362                     (u_int32_t)(src)\
12363                     & 0xffffffffU
12364 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPR_Q_C__TYPE       u_int32_t
12365 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPR_Q_C__READ     0xffffffffU
12366
12367 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPR_Q_C_MACRO__ */
12368
12369
12370 /* macros for DWC_pcie_dbi_axi_block.VC6_NPR_Q_C */
12371 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC6_NPR_Q_C__NUM                         1
12372
12373 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC6_CR_Q_C */
12374 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CR_Q_C_MACRO__
12375 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CR_Q_C_MACRO__
12376
12377 /* macros for field rdl */
12378 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CR_Q_C__RDL__SHIFT          0
12379 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CR_Q_C__RDL__WIDTH         32
12380 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CR_Q_C__RDL__MASK 0xffffffffU
12381 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CR_Q_C__RDL__READ(src) \
12382                     (u_int32_t)(src)\
12383                     & 0xffffffffU
12384 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CR_Q_C__TYPE        u_int32_t
12385 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CR_Q_C__READ      0xffffffffU
12386
12387 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CR_Q_C_MACRO__ */
12388
12389
12390 /* macros for DWC_pcie_dbi_axi_block.VC6_CR_Q_C */
12391 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC6_CR_Q_C__NUM                          1
12392
12393 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC7_PR_Q_C */
12394 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PR_Q_C_MACRO__
12395 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PR_Q_C_MACRO__
12396
12397 /* macros for field rdl */
12398 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PR_Q_C__RDL__SHIFT          0
12399 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PR_Q_C__RDL__WIDTH         32
12400 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PR_Q_C__RDL__MASK 0xffffffffU
12401 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PR_Q_C__RDL__READ(src) \
12402                     (u_int32_t)(src)\
12403                     & 0xffffffffU
12404 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PR_Q_C__TYPE        u_int32_t
12405 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PR_Q_C__READ      0xffffffffU
12406
12407 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PR_Q_C_MACRO__ */
12408
12409
12410 /* macros for DWC_pcie_dbi_axi_block.VC7_PR_Q_C */
12411 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC7_PR_Q_C__NUM                          1
12412
12413 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC7_NPR_Q_C */
12414 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPR_Q_C_MACRO__
12415 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPR_Q_C_MACRO__
12416
12417 /* macros for field rdl */
12418 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPR_Q_C__RDL__SHIFT         0
12419 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPR_Q_C__RDL__WIDTH        32
12420 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPR_Q_C__RDL__MASK \
12421                     0xffffffffU
12422 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPR_Q_C__RDL__READ(src) \
12423                     (u_int32_t)(src)\
12424                     & 0xffffffffU
12425 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPR_Q_C__TYPE       u_int32_t
12426 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPR_Q_C__READ     0xffffffffU
12427
12428 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPR_Q_C_MACRO__ */
12429
12430
12431 /* macros for DWC_pcie_dbi_axi_block.VC7_NPR_Q_C */
12432 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC7_NPR_Q_C__NUM                         1
12433
12434 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC7_CR_Q_C */
12435 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CR_Q_C_MACRO__
12436 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CR_Q_C_MACRO__
12437
12438 /* macros for field rdl */
12439 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CR_Q_C__RDL__SHIFT          0
12440 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CR_Q_C__RDL__WIDTH         32
12441 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CR_Q_C__RDL__MASK 0xffffffffU
12442 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CR_Q_C__RDL__READ(src) \
12443                     (u_int32_t)(src)\
12444                     & 0xffffffffU
12445 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CR_Q_C__TYPE        u_int32_t
12446 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CR_Q_C__READ      0xffffffffU
12447
12448 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CR_Q_C_MACRO__ */
12449
12450
12451 /* macros for DWC_pcie_dbi_axi_block.VC7_CR_Q_C */
12452 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC7_CR_Q_C__NUM                          1
12453
12454 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC0_PB_D */
12455 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PB_D_MACRO__
12456 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PB_D_MACRO__
12457
12458 /* macros for field rdl */
12459 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PB_D__RDL__SHIFT            0
12460 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PB_D__RDL__WIDTH           32
12461 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PB_D__RDL__MASK   0xffffffffU
12462 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PB_D__RDL__READ(src) \
12463                     (u_int32_t)(src)\
12464                     & 0xffffffffU
12465 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PB_D__RDL__WRITE(src) \
12466                     ((u_int32_t)(src)\
12467                     & 0xffffffffU)
12468 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PB_D__RDL__MODIFY(dst, src) \
12469                     (dst) = ((dst) &\
12470                     ~0xffffffffU) | ((u_int32_t)(src) &\
12471                     0xffffffffU)
12472 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PB_D__RDL__VERIFY(src) \
12473                     (!(((u_int32_t)(src)\
12474                     & ~0xffffffffU)))
12475 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PB_D__TYPE          u_int32_t
12476 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PB_D__READ        0xffffffffU
12477 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PB_D__WRITE       0xffffffffU
12478
12479 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_PB_D_MACRO__ */
12480
12481
12482 /* macros for DWC_pcie_dbi_axi_block.VC0_PB_D */
12483 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC0_PB_D__NUM                            1
12484
12485 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC0_NPB_D */
12486 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPB_D_MACRO__
12487 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPB_D_MACRO__
12488
12489 /* macros for field rdl */
12490 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPB_D__RDL__SHIFT           0
12491 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPB_D__RDL__WIDTH          32
12492 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPB_D__RDL__MASK  0xffffffffU
12493 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPB_D__RDL__READ(src) \
12494                     (u_int32_t)(src)\
12495                     & 0xffffffffU
12496 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPB_D__RDL__WRITE(src) \
12497                     ((u_int32_t)(src)\
12498                     & 0xffffffffU)
12499 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPB_D__RDL__MODIFY(dst, src) \
12500                     (dst) = ((dst) &\
12501                     ~0xffffffffU) | ((u_int32_t)(src) &\
12502                     0xffffffffU)
12503 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPB_D__RDL__VERIFY(src) \
12504                     (!(((u_int32_t)(src)\
12505                     & ~0xffffffffU)))
12506 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPB_D__TYPE         u_int32_t
12507 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPB_D__READ       0xffffffffU
12508 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPB_D__WRITE      0xffffffffU
12509
12510 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_NPB_D_MACRO__ */
12511
12512
12513 /* macros for DWC_pcie_dbi_axi_block.VC0_NPB_D */
12514 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC0_NPB_D__NUM                           1
12515
12516 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC0_CB_D */
12517 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CB_D_MACRO__
12518 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CB_D_MACRO__
12519
12520 /* macros for field rdl */
12521 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CB_D__RDL__SHIFT            0
12522 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CB_D__RDL__WIDTH           32
12523 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CB_D__RDL__MASK   0xffffffffU
12524 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CB_D__RDL__READ(src) \
12525                     (u_int32_t)(src)\
12526                     & 0xffffffffU
12527 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CB_D__RDL__WRITE(src) \
12528                     ((u_int32_t)(src)\
12529                     & 0xffffffffU)
12530 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CB_D__RDL__MODIFY(dst, src) \
12531                     (dst) = ((dst) &\
12532                     ~0xffffffffU) | ((u_int32_t)(src) &\
12533                     0xffffffffU)
12534 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CB_D__RDL__VERIFY(src) \
12535                     (!(((u_int32_t)(src)\
12536                     & ~0xffffffffU)))
12537 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CB_D__TYPE          u_int32_t
12538 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CB_D__READ        0xffffffffU
12539 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CB_D__WRITE       0xffffffffU
12540
12541 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC0_CB_D_MACRO__ */
12542
12543
12544 /* macros for DWC_pcie_dbi_axi_block.VC0_CB_D */
12545 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC0_CB_D__NUM                            1
12546
12547 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC1_PB_D */
12548 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PB_D_MACRO__
12549 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PB_D_MACRO__
12550
12551 /* macros for field rdl */
12552 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PB_D__RDL__SHIFT            0
12553 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PB_D__RDL__WIDTH           32
12554 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PB_D__RDL__MASK   0xffffffffU
12555 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PB_D__RDL__READ(src) \
12556                     (u_int32_t)(src)\
12557                     & 0xffffffffU
12558 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PB_D__RDL__WRITE(src) \
12559                     ((u_int32_t)(src)\
12560                     & 0xffffffffU)
12561 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PB_D__RDL__MODIFY(dst, src) \
12562                     (dst) = ((dst) &\
12563                     ~0xffffffffU) | ((u_int32_t)(src) &\
12564                     0xffffffffU)
12565 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PB_D__RDL__VERIFY(src) \
12566                     (!(((u_int32_t)(src)\
12567                     & ~0xffffffffU)))
12568 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PB_D__TYPE          u_int32_t
12569 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PB_D__READ        0xffffffffU
12570 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PB_D__WRITE       0xffffffffU
12571
12572 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_PB_D_MACRO__ */
12573
12574
12575 /* macros for DWC_pcie_dbi_axi_block.VC1_PB_D */
12576 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC1_PB_D__NUM                            1
12577
12578 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC1_NPB_D */
12579 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPB_D_MACRO__
12580 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPB_D_MACRO__
12581
12582 /* macros for field rdl */
12583 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPB_D__RDL__SHIFT           0
12584 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPB_D__RDL__WIDTH          32
12585 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPB_D__RDL__MASK  0xffffffffU
12586 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPB_D__RDL__READ(src) \
12587                     (u_int32_t)(src)\
12588                     & 0xffffffffU
12589 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPB_D__RDL__WRITE(src) \
12590                     ((u_int32_t)(src)\
12591                     & 0xffffffffU)
12592 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPB_D__RDL__MODIFY(dst, src) \
12593                     (dst) = ((dst) &\
12594                     ~0xffffffffU) | ((u_int32_t)(src) &\
12595                     0xffffffffU)
12596 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPB_D__RDL__VERIFY(src) \
12597                     (!(((u_int32_t)(src)\
12598                     & ~0xffffffffU)))
12599 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPB_D__TYPE         u_int32_t
12600 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPB_D__READ       0xffffffffU
12601 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPB_D__WRITE      0xffffffffU
12602
12603 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_NPB_D_MACRO__ */
12604
12605
12606 /* macros for DWC_pcie_dbi_axi_block.VC1_NPB_D */
12607 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC1_NPB_D__NUM                           1
12608
12609 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC1_CB_D */
12610 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CB_D_MACRO__
12611 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CB_D_MACRO__
12612
12613 /* macros for field rdl */
12614 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CB_D__RDL__SHIFT            0
12615 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CB_D__RDL__WIDTH           32
12616 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CB_D__RDL__MASK   0xffffffffU
12617 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CB_D__RDL__READ(src) \
12618                     (u_int32_t)(src)\
12619                     & 0xffffffffU
12620 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CB_D__RDL__WRITE(src) \
12621                     ((u_int32_t)(src)\
12622                     & 0xffffffffU)
12623 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CB_D__RDL__MODIFY(dst, src) \
12624                     (dst) = ((dst) &\
12625                     ~0xffffffffU) | ((u_int32_t)(src) &\
12626                     0xffffffffU)
12627 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CB_D__RDL__VERIFY(src) \
12628                     (!(((u_int32_t)(src)\
12629                     & ~0xffffffffU)))
12630 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CB_D__TYPE          u_int32_t
12631 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CB_D__READ        0xffffffffU
12632 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CB_D__WRITE       0xffffffffU
12633
12634 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC1_CB_D_MACRO__ */
12635
12636
12637 /* macros for DWC_pcie_dbi_axi_block.VC1_CB_D */
12638 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC1_CB_D__NUM                            1
12639
12640 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC2_PB_D */
12641 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PB_D_MACRO__
12642 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PB_D_MACRO__
12643
12644 /* macros for field rdl */
12645 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PB_D__RDL__SHIFT            0
12646 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PB_D__RDL__WIDTH           32
12647 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PB_D__RDL__MASK   0xffffffffU
12648 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PB_D__RDL__READ(src) \
12649                     (u_int32_t)(src)\
12650                     & 0xffffffffU
12651 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PB_D__RDL__WRITE(src) \
12652                     ((u_int32_t)(src)\
12653                     & 0xffffffffU)
12654 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PB_D__RDL__MODIFY(dst, src) \
12655                     (dst) = ((dst) &\
12656                     ~0xffffffffU) | ((u_int32_t)(src) &\
12657                     0xffffffffU)
12658 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PB_D__RDL__VERIFY(src) \
12659                     (!(((u_int32_t)(src)\
12660                     & ~0xffffffffU)))
12661 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PB_D__TYPE          u_int32_t
12662 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PB_D__READ        0xffffffffU
12663 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PB_D__WRITE       0xffffffffU
12664
12665 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_PB_D_MACRO__ */
12666
12667
12668 /* macros for DWC_pcie_dbi_axi_block.VC2_PB_D */
12669 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC2_PB_D__NUM                            1
12670
12671 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC2_NPB_D */
12672 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPB_D_MACRO__
12673 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPB_D_MACRO__
12674
12675 /* macros for field rdl */
12676 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPB_D__RDL__SHIFT           0
12677 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPB_D__RDL__WIDTH          32
12678 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPB_D__RDL__MASK  0xffffffffU
12679 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPB_D__RDL__READ(src) \
12680                     (u_int32_t)(src)\
12681                     & 0xffffffffU
12682 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPB_D__RDL__WRITE(src) \
12683                     ((u_int32_t)(src)\
12684                     & 0xffffffffU)
12685 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPB_D__RDL__MODIFY(dst, src) \
12686                     (dst) = ((dst) &\
12687                     ~0xffffffffU) | ((u_int32_t)(src) &\
12688                     0xffffffffU)
12689 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPB_D__RDL__VERIFY(src) \
12690                     (!(((u_int32_t)(src)\
12691                     & ~0xffffffffU)))
12692 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPB_D__TYPE         u_int32_t
12693 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPB_D__READ       0xffffffffU
12694 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPB_D__WRITE      0xffffffffU
12695
12696 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_NPB_D_MACRO__ */
12697
12698
12699 /* macros for DWC_pcie_dbi_axi_block.VC2_NPB_D */
12700 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC2_NPB_D__NUM                           1
12701
12702 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC2_CB_D */
12703 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CB_D_MACRO__
12704 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CB_D_MACRO__
12705
12706 /* macros for field rdl */
12707 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CB_D__RDL__SHIFT            0
12708 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CB_D__RDL__WIDTH           32
12709 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CB_D__RDL__MASK   0xffffffffU
12710 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CB_D__RDL__READ(src) \
12711                     (u_int32_t)(src)\
12712                     & 0xffffffffU
12713 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CB_D__RDL__WRITE(src) \
12714                     ((u_int32_t)(src)\
12715                     & 0xffffffffU)
12716 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CB_D__RDL__MODIFY(dst, src) \
12717                     (dst) = ((dst) &\
12718                     ~0xffffffffU) | ((u_int32_t)(src) &\
12719                     0xffffffffU)
12720 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CB_D__RDL__VERIFY(src) \
12721                     (!(((u_int32_t)(src)\
12722                     & ~0xffffffffU)))
12723 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CB_D__TYPE          u_int32_t
12724 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CB_D__READ        0xffffffffU
12725 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CB_D__WRITE       0xffffffffU
12726
12727 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC2_CB_D_MACRO__ */
12728
12729
12730 /* macros for DWC_pcie_dbi_axi_block.VC2_CB_D */
12731 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC2_CB_D__NUM                            1
12732
12733 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC3_PB_D */
12734 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PB_D_MACRO__
12735 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PB_D_MACRO__
12736
12737 /* macros for field rdl */
12738 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PB_D__RDL__SHIFT            0
12739 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PB_D__RDL__WIDTH           32
12740 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PB_D__RDL__MASK   0xffffffffU
12741 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PB_D__RDL__READ(src) \
12742                     (u_int32_t)(src)\
12743                     & 0xffffffffU
12744 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PB_D__RDL__WRITE(src) \
12745                     ((u_int32_t)(src)\
12746                     & 0xffffffffU)
12747 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PB_D__RDL__MODIFY(dst, src) \
12748                     (dst) = ((dst) &\
12749                     ~0xffffffffU) | ((u_int32_t)(src) &\
12750                     0xffffffffU)
12751 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PB_D__RDL__VERIFY(src) \
12752                     (!(((u_int32_t)(src)\
12753                     & ~0xffffffffU)))
12754 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PB_D__TYPE          u_int32_t
12755 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PB_D__READ        0xffffffffU
12756 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PB_D__WRITE       0xffffffffU
12757
12758 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_PB_D_MACRO__ */
12759
12760
12761 /* macros for DWC_pcie_dbi_axi_block.VC3_PB_D */
12762 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC3_PB_D__NUM                            1
12763
12764 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC3_NPB_D */
12765 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPB_D_MACRO__
12766 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPB_D_MACRO__
12767
12768 /* macros for field rdl */
12769 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPB_D__RDL__SHIFT           0
12770 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPB_D__RDL__WIDTH          32
12771 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPB_D__RDL__MASK  0xffffffffU
12772 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPB_D__RDL__READ(src) \
12773                     (u_int32_t)(src)\
12774                     & 0xffffffffU
12775 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPB_D__RDL__WRITE(src) \
12776                     ((u_int32_t)(src)\
12777                     & 0xffffffffU)
12778 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPB_D__RDL__MODIFY(dst, src) \
12779                     (dst) = ((dst) &\
12780                     ~0xffffffffU) | ((u_int32_t)(src) &\
12781                     0xffffffffU)
12782 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPB_D__RDL__VERIFY(src) \
12783                     (!(((u_int32_t)(src)\
12784                     & ~0xffffffffU)))
12785 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPB_D__TYPE         u_int32_t
12786 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPB_D__READ       0xffffffffU
12787 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPB_D__WRITE      0xffffffffU
12788
12789 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_NPB_D_MACRO__ */
12790
12791
12792 /* macros for DWC_pcie_dbi_axi_block.VC3_NPB_D */
12793 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC3_NPB_D__NUM                           1
12794
12795 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC3_CB_D */
12796 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CB_D_MACRO__
12797 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CB_D_MACRO__
12798
12799 /* macros for field rdl */
12800 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CB_D__RDL__SHIFT            0
12801 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CB_D__RDL__WIDTH           32
12802 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CB_D__RDL__MASK   0xffffffffU
12803 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CB_D__RDL__READ(src) \
12804                     (u_int32_t)(src)\
12805                     & 0xffffffffU
12806 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CB_D__RDL__WRITE(src) \
12807                     ((u_int32_t)(src)\
12808                     & 0xffffffffU)
12809 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CB_D__RDL__MODIFY(dst, src) \
12810                     (dst) = ((dst) &\
12811                     ~0xffffffffU) | ((u_int32_t)(src) &\
12812                     0xffffffffU)
12813 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CB_D__RDL__VERIFY(src) \
12814                     (!(((u_int32_t)(src)\
12815                     & ~0xffffffffU)))
12816 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CB_D__TYPE          u_int32_t
12817 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CB_D__READ        0xffffffffU
12818 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CB_D__WRITE       0xffffffffU
12819
12820 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC3_CB_D_MACRO__ */
12821
12822
12823 /* macros for DWC_pcie_dbi_axi_block.VC3_CB_D */
12824 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC3_CB_D__NUM                            1
12825
12826 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC4_PB_D */
12827 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PB_D_MACRO__
12828 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PB_D_MACRO__
12829
12830 /* macros for field rdl */
12831 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PB_D__RDL__SHIFT            0
12832 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PB_D__RDL__WIDTH           32
12833 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PB_D__RDL__MASK   0xffffffffU
12834 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PB_D__RDL__READ(src) \
12835                     (u_int32_t)(src)\
12836                     & 0xffffffffU
12837 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PB_D__RDL__WRITE(src) \
12838                     ((u_int32_t)(src)\
12839                     & 0xffffffffU)
12840 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PB_D__RDL__MODIFY(dst, src) \
12841                     (dst) = ((dst) &\
12842                     ~0xffffffffU) | ((u_int32_t)(src) &\
12843                     0xffffffffU)
12844 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PB_D__RDL__VERIFY(src) \
12845                     (!(((u_int32_t)(src)\
12846                     & ~0xffffffffU)))
12847 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PB_D__TYPE          u_int32_t
12848 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PB_D__READ        0xffffffffU
12849 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PB_D__WRITE       0xffffffffU
12850
12851 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_PB_D_MACRO__ */
12852
12853
12854 /* macros for DWC_pcie_dbi_axi_block.VC4_PB_D */
12855 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC4_PB_D__NUM                            1
12856
12857 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC4_NPB_D */
12858 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPB_D_MACRO__
12859 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPB_D_MACRO__
12860
12861 /* macros for field rdl */
12862 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPB_D__RDL__SHIFT           0
12863 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPB_D__RDL__WIDTH          32
12864 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPB_D__RDL__MASK  0xffffffffU
12865 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPB_D__RDL__READ(src) \
12866                     (u_int32_t)(src)\
12867                     & 0xffffffffU
12868 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPB_D__RDL__WRITE(src) \
12869                     ((u_int32_t)(src)\
12870                     & 0xffffffffU)
12871 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPB_D__RDL__MODIFY(dst, src) \
12872                     (dst) = ((dst) &\
12873                     ~0xffffffffU) | ((u_int32_t)(src) &\
12874                     0xffffffffU)
12875 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPB_D__RDL__VERIFY(src) \
12876                     (!(((u_int32_t)(src)\
12877                     & ~0xffffffffU)))
12878 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPB_D__TYPE         u_int32_t
12879 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPB_D__READ       0xffffffffU
12880 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPB_D__WRITE      0xffffffffU
12881
12882 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_NPB_D_MACRO__ */
12883
12884
12885 /* macros for DWC_pcie_dbi_axi_block.VC4_NPB_D */
12886 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC4_NPB_D__NUM                           1
12887
12888 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC4_CB_D */
12889 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CB_D_MACRO__
12890 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CB_D_MACRO__
12891
12892 /* macros for field rdl */
12893 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CB_D__RDL__SHIFT            0
12894 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CB_D__RDL__WIDTH           32
12895 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CB_D__RDL__MASK   0xffffffffU
12896 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CB_D__RDL__READ(src) \
12897                     (u_int32_t)(src)\
12898                     & 0xffffffffU
12899 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CB_D__RDL__WRITE(src) \
12900                     ((u_int32_t)(src)\
12901                     & 0xffffffffU)
12902 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CB_D__RDL__MODIFY(dst, src) \
12903                     (dst) = ((dst) &\
12904                     ~0xffffffffU) | ((u_int32_t)(src) &\
12905                     0xffffffffU)
12906 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CB_D__RDL__VERIFY(src) \
12907                     (!(((u_int32_t)(src)\
12908                     & ~0xffffffffU)))
12909 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CB_D__TYPE          u_int32_t
12910 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CB_D__READ        0xffffffffU
12911 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CB_D__WRITE       0xffffffffU
12912
12913 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC4_CB_D_MACRO__ */
12914
12915
12916 /* macros for DWC_pcie_dbi_axi_block.VC4_CB_D */
12917 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC4_CB_D__NUM                            1
12918
12919 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC5_PB_D */
12920 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PB_D_MACRO__
12921 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PB_D_MACRO__
12922
12923 /* macros for field rdl */
12924 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PB_D__RDL__SHIFT            0
12925 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PB_D__RDL__WIDTH           32
12926 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PB_D__RDL__MASK   0xffffffffU
12927 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PB_D__RDL__READ(src) \
12928                     (u_int32_t)(src)\
12929                     & 0xffffffffU
12930 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PB_D__RDL__WRITE(src) \
12931                     ((u_int32_t)(src)\
12932                     & 0xffffffffU)
12933 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PB_D__RDL__MODIFY(dst, src) \
12934                     (dst) = ((dst) &\
12935                     ~0xffffffffU) | ((u_int32_t)(src) &\
12936                     0xffffffffU)
12937 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PB_D__RDL__VERIFY(src) \
12938                     (!(((u_int32_t)(src)\
12939                     & ~0xffffffffU)))
12940 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PB_D__TYPE          u_int32_t
12941 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PB_D__READ        0xffffffffU
12942 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PB_D__WRITE       0xffffffffU
12943
12944 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_PB_D_MACRO__ */
12945
12946
12947 /* macros for DWC_pcie_dbi_axi_block.VC5_PB_D */
12948 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC5_PB_D__NUM                            1
12949
12950 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC5_NPB_D */
12951 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPB_D_MACRO__
12952 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPB_D_MACRO__
12953
12954 /* macros for field rdl */
12955 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPB_D__RDL__SHIFT           0
12956 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPB_D__RDL__WIDTH          32
12957 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPB_D__RDL__MASK  0xffffffffU
12958 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPB_D__RDL__READ(src) \
12959                     (u_int32_t)(src)\
12960                     & 0xffffffffU
12961 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPB_D__RDL__WRITE(src) \
12962                     ((u_int32_t)(src)\
12963                     & 0xffffffffU)
12964 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPB_D__RDL__MODIFY(dst, src) \
12965                     (dst) = ((dst) &\
12966                     ~0xffffffffU) | ((u_int32_t)(src) &\
12967                     0xffffffffU)
12968 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPB_D__RDL__VERIFY(src) \
12969                     (!(((u_int32_t)(src)\
12970                     & ~0xffffffffU)))
12971 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPB_D__TYPE         u_int32_t
12972 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPB_D__READ       0xffffffffU
12973 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPB_D__WRITE      0xffffffffU
12974
12975 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_NPB_D_MACRO__ */
12976
12977
12978 /* macros for DWC_pcie_dbi_axi_block.VC5_NPB_D */
12979 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC5_NPB_D__NUM                           1
12980
12981 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC5_CB_D */
12982 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CB_D_MACRO__
12983 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CB_D_MACRO__
12984
12985 /* macros for field rdl */
12986 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CB_D__RDL__SHIFT            0
12987 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CB_D__RDL__WIDTH           32
12988 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CB_D__RDL__MASK   0xffffffffU
12989 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CB_D__RDL__READ(src) \
12990                     (u_int32_t)(src)\
12991                     & 0xffffffffU
12992 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CB_D__RDL__WRITE(src) \
12993                     ((u_int32_t)(src)\
12994                     & 0xffffffffU)
12995 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CB_D__RDL__MODIFY(dst, src) \
12996                     (dst) = ((dst) &\
12997                     ~0xffffffffU) | ((u_int32_t)(src) &\
12998                     0xffffffffU)
12999 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CB_D__RDL__VERIFY(src) \
13000                     (!(((u_int32_t)(src)\
13001                     & ~0xffffffffU)))
13002 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CB_D__TYPE          u_int32_t
13003 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CB_D__READ        0xffffffffU
13004 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CB_D__WRITE       0xffffffffU
13005
13006 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC5_CB_D_MACRO__ */
13007
13008
13009 /* macros for DWC_pcie_dbi_axi_block.VC5_CB_D */
13010 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC5_CB_D__NUM                            1
13011
13012 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC6_PB_D */
13013 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PB_D_MACRO__
13014 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PB_D_MACRO__
13015
13016 /* macros for field rdl */
13017 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PB_D__RDL__SHIFT            0
13018 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PB_D__RDL__WIDTH           32
13019 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PB_D__RDL__MASK   0xffffffffU
13020 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PB_D__RDL__READ(src) \
13021                     (u_int32_t)(src)\
13022                     & 0xffffffffU
13023 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PB_D__RDL__WRITE(src) \
13024                     ((u_int32_t)(src)\
13025                     & 0xffffffffU)
13026 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PB_D__RDL__MODIFY(dst, src) \
13027                     (dst) = ((dst) &\
13028                     ~0xffffffffU) | ((u_int32_t)(src) &\
13029                     0xffffffffU)
13030 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PB_D__RDL__VERIFY(src) \
13031                     (!(((u_int32_t)(src)\
13032                     & ~0xffffffffU)))
13033 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PB_D__TYPE          u_int32_t
13034 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PB_D__READ        0xffffffffU
13035 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PB_D__WRITE       0xffffffffU
13036
13037 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_PB_D_MACRO__ */
13038
13039
13040 /* macros for DWC_pcie_dbi_axi_block.VC6_PB_D */
13041 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC6_PB_D__NUM                            1
13042
13043 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC6_NPB_D */
13044 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPB_D_MACRO__
13045 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPB_D_MACRO__
13046
13047 /* macros for field rdl */
13048 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPB_D__RDL__SHIFT           0
13049 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPB_D__RDL__WIDTH          32
13050 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPB_D__RDL__MASK  0xffffffffU
13051 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPB_D__RDL__READ(src) \
13052                     (u_int32_t)(src)\
13053                     & 0xffffffffU
13054 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPB_D__RDL__WRITE(src) \
13055                     ((u_int32_t)(src)\
13056                     & 0xffffffffU)
13057 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPB_D__RDL__MODIFY(dst, src) \
13058                     (dst) = ((dst) &\
13059                     ~0xffffffffU) | ((u_int32_t)(src) &\
13060                     0xffffffffU)
13061 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPB_D__RDL__VERIFY(src) \
13062                     (!(((u_int32_t)(src)\
13063                     & ~0xffffffffU)))
13064 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPB_D__TYPE         u_int32_t
13065 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPB_D__READ       0xffffffffU
13066 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPB_D__WRITE      0xffffffffU
13067
13068 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_NPB_D_MACRO__ */
13069
13070
13071 /* macros for DWC_pcie_dbi_axi_block.VC6_NPB_D */
13072 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC6_NPB_D__NUM                           1
13073
13074 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC6_CB_D */
13075 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CB_D_MACRO__
13076 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CB_D_MACRO__
13077
13078 /* macros for field rdl */
13079 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CB_D__RDL__SHIFT            0
13080 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CB_D__RDL__WIDTH           32
13081 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CB_D__RDL__MASK   0xffffffffU
13082 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CB_D__RDL__READ(src) \
13083                     (u_int32_t)(src)\
13084                     & 0xffffffffU
13085 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CB_D__RDL__WRITE(src) \
13086                     ((u_int32_t)(src)\
13087                     & 0xffffffffU)
13088 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CB_D__RDL__MODIFY(dst, src) \
13089                     (dst) = ((dst) &\
13090                     ~0xffffffffU) | ((u_int32_t)(src) &\
13091                     0xffffffffU)
13092 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CB_D__RDL__VERIFY(src) \
13093                     (!(((u_int32_t)(src)\
13094                     & ~0xffffffffU)))
13095 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CB_D__TYPE          u_int32_t
13096 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CB_D__READ        0xffffffffU
13097 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CB_D__WRITE       0xffffffffU
13098
13099 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC6_CB_D_MACRO__ */
13100
13101
13102 /* macros for DWC_pcie_dbi_axi_block.VC6_CB_D */
13103 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC6_CB_D__NUM                            1
13104
13105 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC7_PB_D */
13106 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PB_D_MACRO__
13107 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PB_D_MACRO__
13108
13109 /* macros for field rdl */
13110 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PB_D__RDL__SHIFT            0
13111 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PB_D__RDL__WIDTH           32
13112 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PB_D__RDL__MASK   0xffffffffU
13113 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PB_D__RDL__READ(src) \
13114                     (u_int32_t)(src)\
13115                     & 0xffffffffU
13116 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PB_D__RDL__WRITE(src) \
13117                     ((u_int32_t)(src)\
13118                     & 0xffffffffU)
13119 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PB_D__RDL__MODIFY(dst, src) \
13120                     (dst) = ((dst) &\
13121                     ~0xffffffffU) | ((u_int32_t)(src) &\
13122                     0xffffffffU)
13123 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PB_D__RDL__VERIFY(src) \
13124                     (!(((u_int32_t)(src)\
13125                     & ~0xffffffffU)))
13126 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PB_D__TYPE          u_int32_t
13127 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PB_D__READ        0xffffffffU
13128 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PB_D__WRITE       0xffffffffU
13129
13130 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_PB_D_MACRO__ */
13131
13132
13133 /* macros for DWC_pcie_dbi_axi_block.VC7_PB_D */
13134 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC7_PB_D__NUM                            1
13135
13136 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC7_NPB_D */
13137 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPB_D_MACRO__
13138 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPB_D_MACRO__
13139
13140 /* macros for field rdl */
13141 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPB_D__RDL__SHIFT           0
13142 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPB_D__RDL__WIDTH          32
13143 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPB_D__RDL__MASK  0xffffffffU
13144 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPB_D__RDL__READ(src) \
13145                     (u_int32_t)(src)\
13146                     & 0xffffffffU
13147 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPB_D__RDL__WRITE(src) \
13148                     ((u_int32_t)(src)\
13149                     & 0xffffffffU)
13150 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPB_D__RDL__MODIFY(dst, src) \
13151                     (dst) = ((dst) &\
13152                     ~0xffffffffU) | ((u_int32_t)(src) &\
13153                     0xffffffffU)
13154 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPB_D__RDL__VERIFY(src) \
13155                     (!(((u_int32_t)(src)\
13156                     & ~0xffffffffU)))
13157 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPB_D__TYPE         u_int32_t
13158 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPB_D__READ       0xffffffffU
13159 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPB_D__WRITE      0xffffffffU
13160
13161 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_NPB_D_MACRO__ */
13162
13163
13164 /* macros for DWC_pcie_dbi_axi_block.VC7_NPB_D */
13165 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC7_NPB_D__NUM                           1
13166
13167 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::VC7_CB_D */
13168 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CB_D_MACRO__
13169 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CB_D_MACRO__
13170
13171 /* macros for field rdl */
13172 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CB_D__RDL__SHIFT            0
13173 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CB_D__RDL__WIDTH           32
13174 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CB_D__RDL__MASK   0xffffffffU
13175 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CB_D__RDL__READ(src) \
13176                     (u_int32_t)(src)\
13177                     & 0xffffffffU
13178 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CB_D__RDL__WRITE(src) \
13179                     ((u_int32_t)(src)\
13180                     & 0xffffffffU)
13181 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CB_D__RDL__MODIFY(dst, src) \
13182                     (dst) = ((dst) &\
13183                     ~0xffffffffU) | ((u_int32_t)(src) &\
13184                     0xffffffffU)
13185 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CB_D__RDL__VERIFY(src) \
13186                     (!(((u_int32_t)(src)\
13187                     & ~0xffffffffU)))
13188 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CB_D__TYPE          u_int32_t
13189 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CB_D__READ        0xffffffffU
13190 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CB_D__WRITE       0xffffffffU
13191
13192 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__VC7_CB_D_MACRO__ */
13193
13194
13195 /* macros for DWC_pcie_dbi_axi_block.VC7_CB_D */
13196 #define INST_DWC_PCIE_DBI_AXI_BLOCK__VC7_CB_D__NUM                            1
13197
13198 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::GEN2 */
13199 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__GEN2_MACRO__
13200 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__GEN2_MACRO__
13201
13202 /* macros for field rdl */
13203 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__GEN2__RDL__SHIFT                0
13204 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__GEN2__RDL__WIDTH               32
13205 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__GEN2__RDL__MASK       0xffffffffU
13206 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__GEN2__RDL__READ(src) \
13207                     (u_int32_t)(src)\
13208                     & 0xffffffffU
13209 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__GEN2__RDL__WRITE(src) \
13210                     ((u_int32_t)(src)\
13211                     & 0xffffffffU)
13212 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__GEN2__RDL__MODIFY(dst, src) \
13213                     (dst) = ((dst) &\
13214                     ~0xffffffffU) | ((u_int32_t)(src) &\
13215                     0xffffffffU)
13216 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__GEN2__RDL__VERIFY(src) \
13217                     (!(((u_int32_t)(src)\
13218                     & ~0xffffffffU)))
13219 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__GEN2__TYPE              u_int32_t
13220 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__GEN2__READ            0xffffffffU
13221 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__GEN2__WRITE           0xffffffffU
13222
13223 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__GEN2_MACRO__ */
13224
13225
13226 /* macros for DWC_pcie_dbi_axi_block.GEN2 */
13227 #define INST_DWC_PCIE_DBI_AXI_BLOCK__GEN2__NUM                                1
13228
13229 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::PHY_STS_R */
13230 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_STS_R_MACRO__
13231 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_STS_R_MACRO__
13232
13233 /* macros for field rdl */
13234 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_STS_R__RDL__SHIFT           0
13235 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_STS_R__RDL__WIDTH          32
13236 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_STS_R__RDL__MASK  0xffffffffU
13237 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_STS_R__RDL__READ(src) \
13238                     (u_int32_t)(src)\
13239                     & 0xffffffffU
13240 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_STS_R__RDL__WRITE(src) \
13241                     ((u_int32_t)(src)\
13242                     & 0xffffffffU)
13243 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_STS_R__RDL__MODIFY(dst, src) \
13244                     (dst) = ((dst) &\
13245                     ~0xffffffffU) | ((u_int32_t)(src) &\
13246                     0xffffffffU)
13247 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_STS_R__RDL__VERIFY(src) \
13248                     (!(((u_int32_t)(src)\
13249                     & ~0xffffffffU)))
13250 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_STS_R__TYPE         u_int32_t
13251 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_STS_R__READ       0xffffffffU
13252 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_STS_R__WRITE      0xffffffffU
13253
13254 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_STS_R_MACRO__ */
13255
13256
13257 /* macros for DWC_pcie_dbi_axi_block.PHY_STS_R */
13258 #define INST_DWC_PCIE_DBI_AXI_BLOCK__PHY_STS_R__NUM                           1
13259
13260 /* macros for BlueprintGlobalNameSpace::DWC_pcie_dbi_axi::DWC_pcie_dbi_axi_9::PHY_CTRL_R */
13261 #ifndef __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_CTRL_R_MACRO__
13262 #define __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_CTRL_R_MACRO__
13263
13264 /* macros for field rdl */
13265 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_CTRL_R__RDL__SHIFT          0
13266 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_CTRL_R__RDL__WIDTH         32
13267 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_CTRL_R__RDL__MASK 0xffffffffU
13268 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_CTRL_R__RDL__READ(src) \
13269                     (u_int32_t)(src)\
13270                     & 0xffffffffU
13271 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_CTRL_R__RDL__WRITE(src) \
13272                     ((u_int32_t)(src)\
13273                     & 0xffffffffU)
13274 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_CTRL_R__RDL__MODIFY(dst, src) \
13275                     (dst) = ((dst) &\
13276                     ~0xffffffffU) | ((u_int32_t)(src) &\
13277                     0xffffffffU)
13278 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_CTRL_R__RDL__VERIFY(src) \
13279                     (!(((u_int32_t)(src)\
13280                     & ~0xffffffffU)))
13281 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_CTRL_R__TYPE        u_int32_t
13282 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_CTRL_R__READ      0xffffffffU
13283 #define DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_CTRL_R__WRITE     0xffffffffU
13284
13285 #endif /* __DWC_PCIE_DBI_AXI__DWC_PCIE_DBI_AXI_9__PHY_CTRL_R_MACRO__ */
13286
13287
13288 /* macros for DWC_pcie_dbi_axi_block.PHY_CTRL_R */
13289 #define INST_DWC_PCIE_DBI_AXI_BLOCK__PHY_CTRL_R__NUM                          1
13290 #define RFILE_INST_DWC_PCIE_DBI_AXI_BLOCK__DWC_PCIE_DBI_AXI_0__NUM            1
13291 #define RFILE_INST_DWC_PCIE_DBI_AXI_BLOCK__DWC_PCIE_DBI_AXI_1__NUM            1
13292 #define RFILE_INST_DWC_PCIE_DBI_AXI_BLOCK__DWC_PCIE_DBI_AXI_2__NUM            1
13293 #define RFILE_INST_DWC_PCIE_DBI_AXI_BLOCK__DWC_PCIE_DBI_AXI_3__NUM            1
13294 #define RFILE_INST_DWC_PCIE_DBI_AXI_BLOCK__DWC_PCIE_DBI_AXI_5__NUM            1
13295 #define RFILE_INST_DWC_PCIE_DBI_AXI_BLOCK__DWC_PCIE_DBI_AXI_6__NUM            1
13296 #define RFILE_INST_DWC_PCIE_DBI_AXI_BLOCK__DWC_PCIE_DBI_AXI_7__NUM            1
13297 #define RFILE_INST_DWC_PCIE_DBI_AXI_BLOCK__DWC_PCIE_DBI_AXI_8__NUM            1
13298 #define RFILE_INST_DWC_PCIE_DBI_AXI_BLOCK__DWC_PCIE_DBI_AXI_9__NUM            1
13299
13300 /* macros for BlueprintGlobalNameSpace::RESET_CONTROL */
13301 #ifndef __RESET_CONTROL_MACRO__
13302 #define __RESET_CONTROL_MACRO__
13303
13304 /* macros for field MAC_WARM_RST */
13305 #define RESET_CONTROL__MAC_WARM_RST__SHIFT                                    0
13306 #define RESET_CONTROL__MAC_WARM_RST__WIDTH                                    1
13307 #define RESET_CONTROL__MAC_WARM_RST__MASK                           0x00000001U
13308 #define RESET_CONTROL__MAC_WARM_RST__READ(src)   (u_int32_t)(src) & 0x00000001U
13309 #define RESET_CONTROL__MAC_WARM_RST__WRITE(src) \
13310                     ((u_int32_t)(src)\
13311                     & 0x00000001U)
13312 #define RESET_CONTROL__MAC_WARM_RST__MODIFY(dst, src) \
13313                     (dst) = ((dst) &\
13314                     ~0x00000001U) | ((u_int32_t)(src) &\
13315                     0x00000001U)
13316 #define RESET_CONTROL__MAC_WARM_RST__VERIFY(src) \
13317                     (!(((u_int32_t)(src)\
13318                     & ~0x00000001U)))
13319 #define RESET_CONTROL__MAC_WARM_RST__SET(dst) \
13320                     (dst) = ((dst) &\
13321                     ~0x00000001U) | (u_int32_t)(1)
13322 #define RESET_CONTROL__MAC_WARM_RST__CLR(dst) \
13323                     (dst) = ((dst) &\
13324                     ~0x00000001U) | (u_int32_t)(0)
13325
13326 /* macros for field MAC_COLD_RST */
13327 #define RESET_CONTROL__MAC_COLD_RST__SHIFT                                    1
13328 #define RESET_CONTROL__MAC_COLD_RST__WIDTH                                    1
13329 #define RESET_CONTROL__MAC_COLD_RST__MASK                           0x00000002U
13330 #define RESET_CONTROL__MAC_COLD_RST__READ(src) \
13331                     (((u_int32_t)(src)\
13332                     & 0x00000002U) >> 1)
13333 #define RESET_CONTROL__MAC_COLD_RST__WRITE(src) \
13334                     (((u_int32_t)(src)\
13335                     << 1) & 0x00000002U)
13336 #define RESET_CONTROL__MAC_COLD_RST__MODIFY(dst, src) \
13337                     (dst) = ((dst) &\
13338                     ~0x00000002U) | (((u_int32_t)(src) <<\
13339                     1) & 0x00000002U)
13340 #define RESET_CONTROL__MAC_COLD_RST__VERIFY(src) \
13341                     (!((((u_int32_t)(src)\
13342                     << 1) & ~0x00000002U)))
13343 #define RESET_CONTROL__MAC_COLD_RST__SET(dst) \
13344                     (dst) = ((dst) &\
13345                     ~0x00000002U) | ((u_int32_t)(1) << 1)
13346 #define RESET_CONTROL__MAC_COLD_RST__CLR(dst) \
13347                     (dst) = ((dst) &\
13348                     ~0x00000002U) | ((u_int32_t)(0) << 1)
13349
13350 /* macros for field WARM_RST */
13351 #define RESET_CONTROL__WARM_RST__SHIFT                                        2
13352 #define RESET_CONTROL__WARM_RST__WIDTH                                        1
13353 #define RESET_CONTROL__WARM_RST__MASK                               0x00000004U
13354 #define RESET_CONTROL__WARM_RST__READ(src) \
13355                     (((u_int32_t)(src)\
13356                     & 0x00000004U) >> 2)
13357 #define RESET_CONTROL__WARM_RST__WRITE(src) \
13358                     (((u_int32_t)(src)\
13359                     << 2) & 0x00000004U)
13360 #define RESET_CONTROL__WARM_RST__MODIFY(dst, src) \
13361                     (dst) = ((dst) &\
13362                     ~0x00000004U) | (((u_int32_t)(src) <<\
13363                     2) & 0x00000004U)
13364 #define RESET_CONTROL__WARM_RST__VERIFY(src) \
13365                     (!((((u_int32_t)(src)\
13366                     << 2) & ~0x00000004U)))
13367 #define RESET_CONTROL__WARM_RST__SET(dst) \
13368                     (dst) = ((dst) &\
13369                     ~0x00000004U) | ((u_int32_t)(1) << 2)
13370 #define RESET_CONTROL__WARM_RST__CLR(dst) \
13371                     (dst) = ((dst) &\
13372                     ~0x00000004U) | ((u_int32_t)(0) << 2)
13373
13374 /* macros for field COLD_RST */
13375 #define RESET_CONTROL__COLD_RST__SHIFT                                        3
13376 #define RESET_CONTROL__COLD_RST__WIDTH                                        1
13377 #define RESET_CONTROL__COLD_RST__MASK                               0x00000008U
13378 #define RESET_CONTROL__COLD_RST__READ(src) \
13379                     (((u_int32_t)(src)\
13380                     & 0x00000008U) >> 3)
13381 #define RESET_CONTROL__COLD_RST__WRITE(src) \
13382                     (((u_int32_t)(src)\
13383                     << 3) & 0x00000008U)
13384 #define RESET_CONTROL__COLD_RST__MODIFY(dst, src) \
13385                     (dst) = ((dst) &\
13386                     ~0x00000008U) | (((u_int32_t)(src) <<\
13387                     3) & 0x00000008U)
13388 #define RESET_CONTROL__COLD_RST__VERIFY(src) \
13389                     (!((((u_int32_t)(src)\
13390                     << 3) & ~0x00000008U)))
13391 #define RESET_CONTROL__COLD_RST__SET(dst) \
13392                     (dst) = ((dst) &\
13393                     ~0x00000008U) | ((u_int32_t)(1) << 3)
13394 #define RESET_CONTROL__COLD_RST__CLR(dst) \
13395                     (dst) = ((dst) &\
13396                     ~0x00000008U) | ((u_int32_t)(0) << 3)
13397 #define RESET_CONTROL__TYPE                                           u_int32_t
13398 #define RESET_CONTROL__READ                                         0x0000000fU
13399 #define RESET_CONTROL__WRITE                                        0x0000000fU
13400
13401 #endif /* __RESET_CONTROL_MACRO__ */
13402
13403
13404 /* macros for rtc_reg_block.RESET_CONTROL */
13405 #define INST_RTC_REG_BLOCK__RESET_CONTROL__NUM                                1
13406
13407 /* macros for BlueprintGlobalNameSpace::XTAL_CONTROL */
13408 #ifndef __XTAL_CONTROL_MACRO__
13409 #define __XTAL_CONTROL_MACRO__
13410
13411 /* macros for field TCXO */
13412 #define XTAL_CONTROL__TCXO__SHIFT                                             0
13413 #define XTAL_CONTROL__TCXO__WIDTH                                             1
13414 #define XTAL_CONTROL__TCXO__MASK                                    0x00000001U
13415 #define XTAL_CONTROL__TCXO__READ(src)            (u_int32_t)(src) & 0x00000001U
13416 #define XTAL_CONTROL__TCXO__WRITE(src)         ((u_int32_t)(src) & 0x00000001U)
13417 #define XTAL_CONTROL__TCXO__MODIFY(dst, src) \
13418                     (dst) = ((dst) &\
13419                     ~0x00000001U) | ((u_int32_t)(src) &\
13420                     0x00000001U)
13421 #define XTAL_CONTROL__TCXO__VERIFY(src)  (!(((u_int32_t)(src) & ~0x00000001U)))
13422 #define XTAL_CONTROL__TCXO__SET(dst) \
13423                     (dst) = ((dst) &\
13424                     ~0x00000001U) | (u_int32_t)(1)
13425 #define XTAL_CONTROL__TCXO__CLR(dst) \
13426                     (dst) = ((dst) &\
13427                     ~0x00000001U) | (u_int32_t)(0)
13428 #define XTAL_CONTROL__TYPE                                            u_int32_t
13429 #define XTAL_CONTROL__READ                                          0x00000001U
13430 #define XTAL_CONTROL__WRITE                                         0x00000001U
13431
13432 #endif /* __XTAL_CONTROL_MACRO__ */
13433
13434
13435 /* macros for rtc_reg_block.XTAL_CONTROL */
13436 #define INST_RTC_REG_BLOCK__XTAL_CONTROL__NUM                                 1
13437
13438 /* macros for BlueprintGlobalNameSpace::REG_CONTROL0 */
13439 #ifndef __REG_CONTROL0_MACRO__
13440 #define __REG_CONTROL0_MACRO__
13441
13442 /* macros for field SWREG_BITS */
13443 #define REG_CONTROL0__SWREG_BITS__SHIFT                                       0
13444 #define REG_CONTROL0__SWREG_BITS__WIDTH                                      32
13445 #define REG_CONTROL0__SWREG_BITS__MASK                              0xffffffffU
13446 #define REG_CONTROL0__SWREG_BITS__READ(src)      (u_int32_t)(src) & 0xffffffffU
13447 #define REG_CONTROL0__SWREG_BITS__WRITE(src)   ((u_int32_t)(src) & 0xffffffffU)
13448 #define REG_CONTROL0__SWREG_BITS__MODIFY(dst, src) \
13449                     (dst) = ((dst) &\
13450                     ~0xffffffffU) | ((u_int32_t)(src) &\
13451                     0xffffffffU)
13452 #define REG_CONTROL0__SWREG_BITS__VERIFY(src) \
13453                     (!(((u_int32_t)(src)\
13454                     & ~0xffffffffU)))
13455 #define REG_CONTROL0__TYPE                                            u_int32_t
13456 #define REG_CONTROL0__READ                                          0xffffffffU
13457 #define REG_CONTROL0__WRITE                                         0xffffffffU
13458
13459 #endif /* __REG_CONTROL0_MACRO__ */
13460
13461
13462 /* macros for rtc_reg_block.REG_CONTROL0 */
13463 #define INST_RTC_REG_BLOCK__REG_CONTROL0__NUM                                 1
13464
13465 /* macros for BlueprintGlobalNameSpace::REG_CONTROL1 */
13466 #ifndef __REG_CONTROL1_MACRO__
13467 #define __REG_CONTROL1_MACRO__
13468
13469 /* macros for field SWREG_PROGRAM */
13470 #define REG_CONTROL1__SWREG_PROGRAM__SHIFT                                    0
13471 #define REG_CONTROL1__SWREG_PROGRAM__WIDTH                                    1
13472 #define REG_CONTROL1__SWREG_PROGRAM__MASK                           0x00000001U
13473 #define REG_CONTROL1__SWREG_PROGRAM__READ(src)   (u_int32_t)(src) & 0x00000001U
13474 #define REG_CONTROL1__SWREG_PROGRAM__WRITE(src) \
13475                     ((u_int32_t)(src)\
13476                     & 0x00000001U)
13477 #define REG_CONTROL1__SWREG_PROGRAM__MODIFY(dst, src) \
13478                     (dst) = ((dst) &\
13479                     ~0x00000001U) | ((u_int32_t)(src) &\
13480                     0x00000001U)
13481 #define REG_CONTROL1__SWREG_PROGRAM__VERIFY(src) \
13482                     (!(((u_int32_t)(src)\
13483                     & ~0x00000001U)))
13484 #define REG_CONTROL1__SWREG_PROGRAM__SET(dst) \
13485                     (dst) = ((dst) &\
13486                     ~0x00000001U) | (u_int32_t)(1)
13487 #define REG_CONTROL1__SWREG_PROGRAM__CLR(dst) \
13488                     (dst) = ((dst) &\
13489                     ~0x00000001U) | (u_int32_t)(0)
13490
13491 /* macros for field OTPREG_LVL */
13492 #define REG_CONTROL1__OTPREG_LVL__SHIFT                                       1
13493 #define REG_CONTROL1__OTPREG_LVL__WIDTH                                       2
13494 #define REG_CONTROL1__OTPREG_LVL__MASK                              0x00000006U
13495 #define REG_CONTROL1__OTPREG_LVL__READ(src) \
13496                     (((u_int32_t)(src)\
13497                     & 0x00000006U) >> 1)
13498 #define REG_CONTROL1__OTPREG_LVL__WRITE(src) \
13499                     (((u_int32_t)(src)\
13500                     << 1) & 0x00000006U)
13501 #define REG_CONTROL1__OTPREG_LVL__MODIFY(dst, src) \
13502                     (dst) = ((dst) &\
13503                     ~0x00000006U) | (((u_int32_t)(src) <<\
13504                     1) & 0x00000006U)
13505 #define REG_CONTROL1__OTPREG_LVL__VERIFY(src) \
13506                     (!((((u_int32_t)(src)\
13507                     << 1) & ~0x00000006U)))
13508 #define REG_CONTROL1__TYPE                                            u_int32_t
13509 #define REG_CONTROL1__READ                                          0x00000007U
13510 #define REG_CONTROL1__WRITE                                         0x00000007U
13511
13512 #endif /* __REG_CONTROL1_MACRO__ */
13513
13514
13515 /* macros for rtc_reg_block.REG_CONTROL1 */
13516 #define INST_RTC_REG_BLOCK__REG_CONTROL1__NUM                                 1
13517
13518 /* macros for BlueprintGlobalNameSpace::QUADRATURE */
13519 #ifndef __QUADRATURE_MACRO__
13520 #define __QUADRATURE_MACRO__
13521
13522 /* macros for field DAC */
13523 #define QUADRATURE__DAC__SHIFT                                                0
13524 #define QUADRATURE__DAC__WIDTH                                                3
13525 #define QUADRATURE__DAC__MASK                                       0x00000007U
13526 #define QUADRATURE__DAC__READ(src)               (u_int32_t)(src) & 0x00000007U
13527 #define QUADRATURE__DAC__WRITE(src)            ((u_int32_t)(src) & 0x00000007U)
13528 #define QUADRATURE__DAC__MODIFY(dst, src) \
13529                     (dst) = ((dst) &\
13530                     ~0x00000007U) | ((u_int32_t)(src) &\
13531                     0x00000007U)
13532 #define QUADRATURE__DAC__VERIFY(src)     (!(((u_int32_t)(src) & ~0x00000007U)))
13533
13534 /* macros for field ADC */
13535 #define QUADRATURE__ADC__SHIFT                                                4
13536 #define QUADRATURE__ADC__WIDTH                                                4
13537 #define QUADRATURE__ADC__MASK                                       0x000000f0U
13538 #define QUADRATURE__ADC__READ(src)      (((u_int32_t)(src) & 0x000000f0U) >> 4)
13539 #define QUADRATURE__ADC__WRITE(src)     (((u_int32_t)(src) << 4) & 0x000000f0U)
13540 #define QUADRATURE__ADC__MODIFY(dst, src) \
13541                     (dst) = ((dst) &\
13542                     ~0x000000f0U) | (((u_int32_t)(src) <<\
13543                     4) & 0x000000f0U)
13544 #define QUADRATURE__ADC__VERIFY(src) \
13545                     (!((((u_int32_t)(src)\
13546                     << 4) & ~0x000000f0U)))
13547 #define QUADRATURE__TYPE                                              u_int32_t
13548 #define QUADRATURE__READ                                            0x000000f7U
13549 #define QUADRATURE__WRITE                                           0x000000f7U
13550
13551 #endif /* __QUADRATURE_MACRO__ */
13552
13553
13554 /* macros for rtc_reg_block.QUADRATURE */
13555 #define INST_RTC_REG_BLOCK__QUADRATURE__NUM                                   1
13556
13557 /* macros for BlueprintGlobalNameSpace::PLL_CONTROL */
13558 #ifndef __PLL_CONTROL_MACRO__
13559 #define __PLL_CONTROL_MACRO__
13560
13561 /* macros for field DIV */
13562 #define PLL_CONTROL__DIV__SHIFT                                               0
13563 #define PLL_CONTROL__DIV__WIDTH                                              10
13564 #define PLL_CONTROL__DIV__MASK                                      0x000003ffU
13565 #define PLL_CONTROL__DIV__READ(src)              (u_int32_t)(src) & 0x000003ffU
13566 #define PLL_CONTROL__DIV__WRITE(src)           ((u_int32_t)(src) & 0x000003ffU)
13567 #define PLL_CONTROL__DIV__MODIFY(dst, src) \
13568                     (dst) = ((dst) &\
13569                     ~0x000003ffU) | ((u_int32_t)(src) &\
13570                     0x000003ffU)
13571 #define PLL_CONTROL__DIV__VERIFY(src)    (!(((u_int32_t)(src) & ~0x000003ffU)))
13572
13573 /* macros for field REFDIV */
13574 #define PLL_CONTROL__REFDIV__SHIFT                                           10
13575 #define PLL_CONTROL__REFDIV__WIDTH                                            4
13576 #define PLL_CONTROL__REFDIV__MASK                                   0x00003c00U
13577 #define PLL_CONTROL__REFDIV__READ(src) (((u_int32_t)(src) & 0x00003c00U) >> 10)
13578 #define PLL_CONTROL__REFDIV__WRITE(src) \
13579                     (((u_int32_t)(src)\
13580                     << 10) & 0x00003c00U)
13581 #define PLL_CONTROL__REFDIV__MODIFY(dst, src) \
13582                     (dst) = ((dst) &\
13583                     ~0x00003c00U) | (((u_int32_t)(src) <<\
13584                     10) & 0x00003c00U)
13585 #define PLL_CONTROL__REFDIV__VERIFY(src) \
13586                     (!((((u_int32_t)(src)\
13587                     << 10) & ~0x00003c00U)))
13588
13589 /* macros for field CLK_SEL */
13590 #define PLL_CONTROL__CLK_SEL__SHIFT                                          14
13591 #define PLL_CONTROL__CLK_SEL__WIDTH                                           2
13592 #define PLL_CONTROL__CLK_SEL__MASK                                  0x0000c000U
13593 #define PLL_CONTROL__CLK_SEL__READ(src) \
13594                     (((u_int32_t)(src)\
13595                     & 0x0000c000U) >> 14)
13596 #define PLL_CONTROL__CLK_SEL__WRITE(src) \
13597                     (((u_int32_t)(src)\
13598                     << 14) & 0x0000c000U)
13599 #define PLL_CONTROL__CLK_SEL__MODIFY(dst, src) \
13600                     (dst) = ((dst) &\
13601                     ~0x0000c000U) | (((u_int32_t)(src) <<\
13602                     14) & 0x0000c000U)
13603 #define PLL_CONTROL__CLK_SEL__VERIFY(src) \
13604                     (!((((u_int32_t)(src)\
13605                     << 14) & ~0x0000c000U)))
13606
13607 /* macros for field BYPASS */
13608 #define PLL_CONTROL__BYPASS__SHIFT                                           16
13609 #define PLL_CONTROL__BYPASS__WIDTH                                            1
13610 #define PLL_CONTROL__BYPASS__MASK                                   0x00010000U
13611 #define PLL_CONTROL__BYPASS__READ(src) (((u_int32_t)(src) & 0x00010000U) >> 16)
13612 #define PLL_CONTROL__BYPASS__WRITE(src) \
13613                     (((u_int32_t)(src)\
13614                     << 16) & 0x00010000U)
13615 #define PLL_CONTROL__BYPASS__MODIFY(dst, src) \
13616                     (dst) = ((dst) &\
13617                     ~0x00010000U) | (((u_int32_t)(src) <<\
13618                     16) & 0x00010000U)
13619 #define PLL_CONTROL__BYPASS__VERIFY(src) \
13620                     (!((((u_int32_t)(src)\
13621                     << 16) & ~0x00010000U)))
13622 #define PLL_CONTROL__BYPASS__SET(dst) \
13623                     (dst) = ((dst) &\
13624                     ~0x00010000U) | ((u_int32_t)(1) << 16)
13625 #define PLL_CONTROL__BYPASS__CLR(dst) \
13626                     (dst) = ((dst) &\
13627                     ~0x00010000U) | ((u_int32_t)(0) << 16)
13628
13629 /* macros for field UPDATING */
13630 #define PLL_CONTROL__UPDATING__SHIFT                                         17
13631 #define PLL_CONTROL__UPDATING__WIDTH                                          1
13632 #define PLL_CONTROL__UPDATING__MASK                                 0x00020000U
13633 #define PLL_CONTROL__UPDATING__READ(src) \
13634                     (((u_int32_t)(src)\
13635                     & 0x00020000U) >> 17)
13636 #define PLL_CONTROL__UPDATING__SET(dst) \
13637                     (dst) = ((dst) &\
13638                     ~0x00020000U) | ((u_int32_t)(1) << 17)
13639 #define PLL_CONTROL__UPDATING__CLR(dst) \
13640                     (dst) = ((dst) &\
13641                     ~0x00020000U) | ((u_int32_t)(0) << 17)
13642
13643 /* macros for field NOPWD */
13644 #define PLL_CONTROL__NOPWD__SHIFT                                            18
13645 #define PLL_CONTROL__NOPWD__WIDTH                                             1
13646 #define PLL_CONTROL__NOPWD__MASK                                    0x00040000U
13647 #define PLL_CONTROL__NOPWD__READ(src)  (((u_int32_t)(src) & 0x00040000U) >> 18)
13648 #define PLL_CONTROL__NOPWD__WRITE(src) (((u_int32_t)(src) << 18) & 0x00040000U)
13649 #define PLL_CONTROL__NOPWD__MODIFY(dst, src) \
13650                     (dst) = ((dst) &\
13651                     ~0x00040000U) | (((u_int32_t)(src) <<\
13652                     18) & 0x00040000U)
13653 #define PLL_CONTROL__NOPWD__VERIFY(src) \
13654                     (!((((u_int32_t)(src)\
13655                     << 18) & ~0x00040000U)))
13656 #define PLL_CONTROL__NOPWD__SET(dst) \
13657                     (dst) = ((dst) &\
13658                     ~0x00040000U) | ((u_int32_t)(1) << 18)
13659 #define PLL_CONTROL__NOPWD__CLR(dst) \
13660                     (dst) = ((dst) &\
13661                     ~0x00040000U) | ((u_int32_t)(0) << 18)
13662
13663 /* macros for field MAC_OVERRIDE */
13664 #define PLL_CONTROL__MAC_OVERRIDE__SHIFT                                     19
13665 #define PLL_CONTROL__MAC_OVERRIDE__WIDTH                                      1
13666 #define PLL_CONTROL__MAC_OVERRIDE__MASK                             0x00080000U
13667 #define PLL_CONTROL__MAC_OVERRIDE__READ(src) \
13668                     (((u_int32_t)(src)\
13669                     & 0x00080000U) >> 19)
13670 #define PLL_CONTROL__MAC_OVERRIDE__WRITE(src) \
13671                     (((u_int32_t)(src)\
13672                     << 19) & 0x00080000U)
13673 #define PLL_CONTROL__MAC_OVERRIDE__MODIFY(dst, src) \
13674                     (dst) = ((dst) &\
13675                     ~0x00080000U) | (((u_int32_t)(src) <<\
13676                     19) & 0x00080000U)
13677 #define PLL_CONTROL__MAC_OVERRIDE__VERIFY(src) \
13678                     (!((((u_int32_t)(src)\
13679                     << 19) & ~0x00080000U)))
13680 #define PLL_CONTROL__MAC_OVERRIDE__SET(dst) \
13681                     (dst) = ((dst) &\
13682                     ~0x00080000U) | ((u_int32_t)(1) << 19)
13683 #define PLL_CONTROL__MAC_OVERRIDE__CLR(dst) \
13684                     (dst) = ((dst) &\
13685                     ~0x00080000U) | ((u_int32_t)(0) << 19)
13686 #define PLL_CONTROL__TYPE                                             u_int32_t
13687 #define PLL_CONTROL__READ                                           0x000fffffU
13688 #define PLL_CONTROL__WRITE                                          0x000fffffU
13689
13690 #endif /* __PLL_CONTROL_MACRO__ */
13691
13692
13693 /* macros for rtc_reg_block.PLL_CONTROL */
13694 #define INST_RTC_REG_BLOCK__PLL_CONTROL__NUM                                  1
13695
13696 /* macros for BlueprintGlobalNameSpace::PLL_SETTLE */
13697 #ifndef __PLL_SETTLE_MACRO__
13698 #define __PLL_SETTLE_MACRO__
13699
13700 /* macros for field TIME */
13701 #define PLL_SETTLE__TIME__SHIFT                                               0
13702 #define PLL_SETTLE__TIME__WIDTH                                              11
13703 #define PLL_SETTLE__TIME__MASK                                      0x000007ffU
13704 #define PLL_SETTLE__TIME__READ(src)              (u_int32_t)(src) & 0x000007ffU
13705 #define PLL_SETTLE__TIME__WRITE(src)           ((u_int32_t)(src) & 0x000007ffU)
13706 #define PLL_SETTLE__TIME__MODIFY(dst, src) \
13707                     (dst) = ((dst) &\
13708                     ~0x000007ffU) | ((u_int32_t)(src) &\
13709                     0x000007ffU)
13710 #define PLL_SETTLE__TIME__VERIFY(src)    (!(((u_int32_t)(src) & ~0x000007ffU)))
13711 #define PLL_SETTLE__TYPE                                              u_int32_t
13712 #define PLL_SETTLE__READ                                            0x000007ffU
13713 #define PLL_SETTLE__WRITE                                           0x000007ffU
13714
13715 #endif /* __PLL_SETTLE_MACRO__ */
13716
13717
13718 /* macros for rtc_reg_block.PLL_SETTLE */
13719 #define INST_RTC_REG_BLOCK__PLL_SETTLE__NUM                                   1
13720
13721 /* macros for BlueprintGlobalNameSpace::XTAL_SETTLE */
13722 #ifndef __XTAL_SETTLE_MACRO__
13723 #define __XTAL_SETTLE_MACRO__
13724
13725 /* macros for field TIME */
13726 #define XTAL_SETTLE__TIME__SHIFT                                              0
13727 #define XTAL_SETTLE__TIME__WIDTH                                              7
13728 #define XTAL_SETTLE__TIME__MASK                                     0x0000007fU
13729 #define XTAL_SETTLE__TIME__READ(src)             (u_int32_t)(src) & 0x0000007fU
13730 #define XTAL_SETTLE__TIME__WRITE(src)          ((u_int32_t)(src) & 0x0000007fU)
13731 #define XTAL_SETTLE__TIME__MODIFY(dst, src) \
13732                     (dst) = ((dst) &\
13733                     ~0x0000007fU) | ((u_int32_t)(src) &\
13734                     0x0000007fU)
13735 #define XTAL_SETTLE__TIME__VERIFY(src)   (!(((u_int32_t)(src) & ~0x0000007fU)))
13736 #define XTAL_SETTLE__TYPE                                             u_int32_t
13737 #define XTAL_SETTLE__READ                                           0x0000007fU
13738 #define XTAL_SETTLE__WRITE                                          0x0000007fU
13739
13740 #endif /* __XTAL_SETTLE_MACRO__ */
13741
13742
13743 /* macros for rtc_reg_block.XTAL_SETTLE */
13744 #define INST_RTC_REG_BLOCK__XTAL_SETTLE__NUM                                  1
13745
13746 /* macros for BlueprintGlobalNameSpace::CLOCK_OUT */
13747 #ifndef __CLOCK_OUT_MACRO__
13748 #define __CLOCK_OUT_MACRO__
13749
13750 /* macros for field SELECT */
13751 #define CLOCK_OUT__SELECT__SHIFT                                              0
13752 #define CLOCK_OUT__SELECT__WIDTH                                              4
13753 #define CLOCK_OUT__SELECT__MASK                                     0x0000000fU
13754 #define CLOCK_OUT__SELECT__READ(src)             (u_int32_t)(src) & 0x0000000fU
13755 #define CLOCK_OUT__SELECT__WRITE(src)          ((u_int32_t)(src) & 0x0000000fU)
13756 #define CLOCK_OUT__SELECT__MODIFY(dst, src) \
13757                     (dst) = ((dst) &\
13758                     ~0x0000000fU) | ((u_int32_t)(src) &\
13759                     0x0000000fU)
13760 #define CLOCK_OUT__SELECT__VERIFY(src)   (!(((u_int32_t)(src) & ~0x0000000fU)))
13761
13762 /* macros for field DELAY */
13763 #define CLOCK_OUT__DELAY__SHIFT                                               4
13764 #define CLOCK_OUT__DELAY__WIDTH                                               3
13765 #define CLOCK_OUT__DELAY__MASK                                      0x00000070U
13766 #define CLOCK_OUT__DELAY__READ(src)     (((u_int32_t)(src) & 0x00000070U) >> 4)
13767 #define CLOCK_OUT__DELAY__WRITE(src)    (((u_int32_t)(src) << 4) & 0x00000070U)
13768 #define CLOCK_OUT__DELAY__MODIFY(dst, src) \
13769                     (dst) = ((dst) &\
13770                     ~0x00000070U) | (((u_int32_t)(src) <<\
13771                     4) & 0x00000070U)
13772 #define CLOCK_OUT__DELAY__VERIFY(src) \
13773                     (!((((u_int32_t)(src)\
13774                     << 4) & ~0x00000070U)))
13775 #define CLOCK_OUT__TYPE                                               u_int32_t
13776 #define CLOCK_OUT__READ                                             0x0000007fU
13777 #define CLOCK_OUT__WRITE                                            0x0000007fU
13778
13779 #endif /* __CLOCK_OUT_MACRO__ */
13780
13781
13782 /* macros for rtc_reg_block.CLOCK_OUT */
13783 #define INST_RTC_REG_BLOCK__CLOCK_OUT__NUM                                    1
13784
13785 /* macros for BlueprintGlobalNameSpace::BIAS_OVERRIDE */
13786 #ifndef __BIAS_OVERRIDE_MACRO__
13787 #define __BIAS_OVERRIDE_MACRO__
13788
13789 /* macros for field ON */
13790 #define BIAS_OVERRIDE__ON__SHIFT                                              0
13791 #define BIAS_OVERRIDE__ON__WIDTH                                              1
13792 #define BIAS_OVERRIDE__ON__MASK                                     0x00000001U
13793 #define BIAS_OVERRIDE__ON__READ(src)             (u_int32_t)(src) & 0x00000001U
13794 #define BIAS_OVERRIDE__ON__WRITE(src)          ((u_int32_t)(src) & 0x00000001U)
13795 #define BIAS_OVERRIDE__ON__MODIFY(dst, src) \
13796                     (dst) = ((dst) &\
13797                     ~0x00000001U) | ((u_int32_t)(src) &\
13798                     0x00000001U)
13799 #define BIAS_OVERRIDE__ON__VERIFY(src)   (!(((u_int32_t)(src) & ~0x00000001U)))
13800 #define BIAS_OVERRIDE__ON__SET(dst) \
13801                     (dst) = ((dst) &\
13802                     ~0x00000001U) | (u_int32_t)(1)
13803 #define BIAS_OVERRIDE__ON__CLR(dst) \
13804                     (dst) = ((dst) &\
13805                     ~0x00000001U) | (u_int32_t)(0)
13806 #define BIAS_OVERRIDE__TYPE                                           u_int32_t
13807 #define BIAS_OVERRIDE__READ                                         0x00000001U
13808 #define BIAS_OVERRIDE__WRITE                                        0x00000001U
13809
13810 #endif /* __BIAS_OVERRIDE_MACRO__ */
13811
13812
13813 /* macros for rtc_reg_block.BIAS_OVERRIDE */
13814 #define INST_RTC_REG_BLOCK__BIAS_OVERRIDE__NUM                                1
13815
13816 /* macros for BlueprintGlobalNameSpace::RESET_CAUSE */
13817 #ifndef __RESET_CAUSE_MACRO__
13818 #define __RESET_CAUSE_MACRO__
13819
13820 /* macros for field LAST */
13821 #define RESET_CAUSE__LAST__SHIFT                                              0
13822 #define RESET_CAUSE__LAST__WIDTH                                              2
13823 #define RESET_CAUSE__LAST__MASK                                     0x00000003U
13824 #define RESET_CAUSE__LAST__READ(src)             (u_int32_t)(src) & 0x00000003U
13825 #define RESET_CAUSE__TYPE                                             u_int32_t
13826 #define RESET_CAUSE__READ                                           0x00000003U
13827
13828 #endif /* __RESET_CAUSE_MACRO__ */
13829
13830
13831 /* macros for rtc_reg_block.RESET_CAUSE */
13832 #define INST_RTC_REG_BLOCK__RESET_CAUSE__NUM                                  1
13833
13834 /* macros for BlueprintGlobalNameSpace::SYSTEM_SLEEP */
13835 #ifndef __SYSTEM_SLEEP_MACRO__
13836 #define __SYSTEM_SLEEP_MACRO__
13837
13838 /* macros for field DISABLE */
13839 #define SYSTEM_SLEEP__DISABLE__SHIFT                                          0
13840 #define SYSTEM_SLEEP__DISABLE__WIDTH                                          1
13841 #define SYSTEM_SLEEP__DISABLE__MASK                                 0x00000001U
13842 #define SYSTEM_SLEEP__DISABLE__READ(src)         (u_int32_t)(src) & 0x00000001U
13843 #define SYSTEM_SLEEP__DISABLE__WRITE(src)      ((u_int32_t)(src) & 0x00000001U)
13844 #define SYSTEM_SLEEP__DISABLE__MODIFY(dst, src) \
13845                     (dst) = ((dst) &\
13846                     ~0x00000001U) | ((u_int32_t)(src) &\
13847                     0x00000001U)
13848 #define SYSTEM_SLEEP__DISABLE__VERIFY(src) \
13849                     (!(((u_int32_t)(src)\
13850                     & ~0x00000001U)))
13851 #define SYSTEM_SLEEP__DISABLE__SET(dst) \
13852                     (dst) = ((dst) &\
13853                     ~0x00000001U) | (u_int32_t)(1)
13854 #define SYSTEM_SLEEP__DISABLE__CLR(dst) \
13855                     (dst) = ((dst) &\
13856                     ~0x00000001U) | (u_int32_t)(0)
13857
13858 /* macros for field LIGHT */
13859 #define SYSTEM_SLEEP__LIGHT__SHIFT                                            1
13860 #define SYSTEM_SLEEP__LIGHT__WIDTH                                            1
13861 #define SYSTEM_SLEEP__LIGHT__MASK                                   0x00000002U
13862 #define SYSTEM_SLEEP__LIGHT__READ(src)  (((u_int32_t)(src) & 0x00000002U) >> 1)
13863 #define SYSTEM_SLEEP__LIGHT__WRITE(src) (((u_int32_t)(src) << 1) & 0x00000002U)
13864 #define SYSTEM_SLEEP__LIGHT__MODIFY(dst, src) \
13865                     (dst) = ((dst) &\
13866                     ~0x00000002U) | (((u_int32_t)(src) <<\
13867                     1) & 0x00000002U)
13868 #define SYSTEM_SLEEP__LIGHT__VERIFY(src) \
13869                     (!((((u_int32_t)(src)\
13870                     << 1) & ~0x00000002U)))
13871 #define SYSTEM_SLEEP__LIGHT__SET(dst) \
13872                     (dst) = ((dst) &\
13873                     ~0x00000002U) | ((u_int32_t)(1) << 1)
13874 #define SYSTEM_SLEEP__LIGHT__CLR(dst) \
13875                     (dst) = ((dst) &\
13876                     ~0x00000002U) | ((u_int32_t)(0) << 1)
13877
13878 /* macros for field MAC_IF */
13879 #define SYSTEM_SLEEP__MAC_IF__SHIFT                                           2
13880 #define SYSTEM_SLEEP__MAC_IF__WIDTH                                           1
13881 #define SYSTEM_SLEEP__MAC_IF__MASK                                  0x00000004U
13882 #define SYSTEM_SLEEP__MAC_IF__READ(src) (((u_int32_t)(src) & 0x00000004U) >> 2)
13883 #define SYSTEM_SLEEP__MAC_IF__SET(dst) \
13884                     (dst) = ((dst) &\
13885                     ~0x00000004U) | ((u_int32_t)(1) << 2)
13886 #define SYSTEM_SLEEP__MAC_IF__CLR(dst) \
13887                     (dst) = ((dst) &\
13888                     ~0x00000004U) | ((u_int32_t)(0) << 2)
13889 #define SYSTEM_SLEEP__TYPE                                            u_int32_t
13890 #define SYSTEM_SLEEP__READ                                          0x00000007U
13891 #define SYSTEM_SLEEP__WRITE                                         0x00000007U
13892
13893 #endif /* __SYSTEM_SLEEP_MACRO__ */
13894
13895
13896 /* macros for rtc_reg_block.SYSTEM_SLEEP */
13897 #define INST_RTC_REG_BLOCK__SYSTEM_SLEEP__NUM                                 1
13898
13899 /* macros for BlueprintGlobalNameSpace::MAC_SLEEP_CONTROL */
13900 #ifndef __MAC_SLEEP_CONTROL_MACRO__
13901 #define __MAC_SLEEP_CONTROL_MACRO__
13902
13903 /* macros for field ENABLE */
13904 #define MAC_SLEEP_CONTROL__ENABLE__SHIFT                                      0
13905 #define MAC_SLEEP_CONTROL__ENABLE__WIDTH                                      2
13906 #define MAC_SLEEP_CONTROL__ENABLE__MASK                             0x00000003U
13907 #define MAC_SLEEP_CONTROL__ENABLE__READ(src)     (u_int32_t)(src) & 0x00000003U
13908 #define MAC_SLEEP_CONTROL__ENABLE__WRITE(src)  ((u_int32_t)(src) & 0x00000003U)
13909 #define MAC_SLEEP_CONTROL__ENABLE__MODIFY(dst, src) \
13910                     (dst) = ((dst) &\
13911                     ~0x00000003U) | ((u_int32_t)(src) &\
13912                     0x00000003U)
13913 #define MAC_SLEEP_CONTROL__ENABLE__VERIFY(src) \
13914                     (!(((u_int32_t)(src)\
13915                     & ~0x00000003U)))
13916 #define MAC_SLEEP_CONTROL__TYPE                                       u_int32_t
13917 #define MAC_SLEEP_CONTROL__READ                                     0x00000003U
13918 #define MAC_SLEEP_CONTROL__WRITE                                    0x00000003U
13919
13920 #endif /* __MAC_SLEEP_CONTROL_MACRO__ */
13921
13922
13923 /* macros for rtc_reg_block.MAC_SLEEP_CONTROL */
13924 #define INST_RTC_REG_BLOCK__MAC_SLEEP_CONTROL__NUM                            1
13925
13926 /* macros for BlueprintGlobalNameSpace::KEEP_AWAKE */
13927 #ifndef __KEEP_AWAKE_MACRO__
13928 #define __KEEP_AWAKE_MACRO__
13929
13930 /* macros for field COUNT */
13931 #define KEEP_AWAKE__COUNT__SHIFT                                              0
13932 #define KEEP_AWAKE__COUNT__WIDTH                                              8
13933 #define KEEP_AWAKE__COUNT__MASK                                     0x000000ffU
13934 #define KEEP_AWAKE__COUNT__READ(src)             (u_int32_t)(src) & 0x000000ffU
13935 #define KEEP_AWAKE__COUNT__WRITE(src)          ((u_int32_t)(src) & 0x000000ffU)
13936 #define KEEP_AWAKE__COUNT__MODIFY(dst, src) \
13937                     (dst) = ((dst) &\
13938                     ~0x000000ffU) | ((u_int32_t)(src) &\
13939                     0x000000ffU)
13940 #define KEEP_AWAKE__COUNT__VERIFY(src)   (!(((u_int32_t)(src) & ~0x000000ffU)))
13941 #define KEEP_AWAKE__TYPE                                              u_int32_t
13942 #define KEEP_AWAKE__READ                                            0x000000ffU
13943 #define KEEP_AWAKE__WRITE                                           0x000000ffU
13944
13945 #endif /* __KEEP_AWAKE_MACRO__ */
13946
13947
13948 /* macros for rtc_reg_block.KEEP_AWAKE */
13949 #define INST_RTC_REG_BLOCK__KEEP_AWAKE__NUM                                   1
13950
13951 /* macros for BlueprintGlobalNameSpace::DERIVED_RTC_CLK */
13952 #ifndef __DERIVED_RTC_CLK_MACRO__
13953 #define __DERIVED_RTC_CLK_MACRO__
13954
13955 /* macros for field PERIOD */
13956 #define DERIVED_RTC_CLK__PERIOD__SHIFT                                        1
13957 #define DERIVED_RTC_CLK__PERIOD__WIDTH                                       15
13958 #define DERIVED_RTC_CLK__PERIOD__MASK                               0x0000fffeU
13959 #define DERIVED_RTC_CLK__PERIOD__READ(src) \
13960                     (((u_int32_t)(src)\
13961                     & 0x0000fffeU) >> 1)
13962 #define DERIVED_RTC_CLK__PERIOD__WRITE(src) \
13963                     (((u_int32_t)(src)\
13964                     << 1) & 0x0000fffeU)
13965 #define DERIVED_RTC_CLK__PERIOD__MODIFY(dst, src) \
13966                     (dst) = ((dst) &\
13967                     ~0x0000fffeU) | (((u_int32_t)(src) <<\
13968                     1) & 0x0000fffeU)
13969 #define DERIVED_RTC_CLK__PERIOD__VERIFY(src) \
13970                     (!((((u_int32_t)(src)\
13971                     << 1) & ~0x0000fffeU)))
13972
13973 /* macros for field EXTERNAL_DETECT */
13974 #define DERIVED_RTC_CLK__EXTERNAL_DETECT__SHIFT                              18
13975 #define DERIVED_RTC_CLK__EXTERNAL_DETECT__WIDTH                               1
13976 #define DERIVED_RTC_CLK__EXTERNAL_DETECT__MASK                      0x00040000U
13977 #define DERIVED_RTC_CLK__EXTERNAL_DETECT__READ(src) \
13978                     (((u_int32_t)(src)\
13979                     & 0x00040000U) >> 18)
13980 #define DERIVED_RTC_CLK__EXTERNAL_DETECT__SET(dst) \
13981                     (dst) = ((dst) &\
13982                     ~0x00040000U) | ((u_int32_t)(1) << 18)
13983 #define DERIVED_RTC_CLK__EXTERNAL_DETECT__CLR(dst) \
13984                     (dst) = ((dst) &\
13985                     ~0x00040000U) | ((u_int32_t)(0) << 18)
13986 #define DERIVED_RTC_CLK__TYPE                                         u_int32_t
13987 #define DERIVED_RTC_CLK__READ                                       0x0004fffeU
13988 #define DERIVED_RTC_CLK__WRITE                                      0x0004fffeU
13989
13990 #endif /* __DERIVED_RTC_CLK_MACRO__ */
13991
13992
13993 /* macros for rtc_reg_block.DERIVED_RTC_CLK */
13994 #define INST_RTC_REG_BLOCK__DERIVED_RTC_CLK__NUM                              1
13995
13996 /* macros for BlueprintGlobalNameSpace::RTC_SYNC_RESET */
13997 #ifndef __RTC_SYNC_RESET_MACRO__
13998 #define __RTC_SYNC_RESET_MACRO__
13999
14000 /* macros for field RESET_L */
14001 #define RTC_SYNC_RESET__RESET_L__SHIFT                                        0
14002 #define RTC_SYNC_RESET__RESET_L__WIDTH                                        1
14003 #define RTC_SYNC_RESET__RESET_L__MASK                               0x00000001U
14004 #define RTC_SYNC_RESET__RESET_L__READ(src)       (u_int32_t)(src) & 0x00000001U
14005 #define RTC_SYNC_RESET__RESET_L__WRITE(src)    ((u_int32_t)(src) & 0x00000001U)
14006 #define RTC_SYNC_RESET__RESET_L__MODIFY(dst, src) \
14007                     (dst) = ((dst) &\
14008                     ~0x00000001U) | ((u_int32_t)(src) &\
14009                     0x00000001U)
14010 #define RTC_SYNC_RESET__RESET_L__VERIFY(src) \
14011                     (!(((u_int32_t)(src)\
14012                     & ~0x00000001U)))
14013 #define RTC_SYNC_RESET__RESET_L__SET(dst) \
14014                     (dst) = ((dst) &\
14015                     ~0x00000001U) | (u_int32_t)(1)
14016 #define RTC_SYNC_RESET__RESET_L__CLR(dst) \
14017                     (dst) = ((dst) &\
14018                     ~0x00000001U) | (u_int32_t)(0)
14019 #define RTC_SYNC_RESET__TYPE                                          u_int32_t
14020 #define RTC_SYNC_RESET__READ                                        0x00000001U
14021 #define RTC_SYNC_RESET__WRITE                                       0x00000001U
14022
14023 #endif /* __RTC_SYNC_RESET_MACRO__ */
14024
14025
14026 /* macros for rtc_sync_reg_block.RTC_SYNC_RESET */
14027 #define INST_RTC_SYNC_REG_BLOCK__RTC_SYNC_RESET__NUM                          1
14028
14029 /* macros for BlueprintGlobalNameSpace::RTC_SYNC_STATUS */
14030 #ifndef __RTC_SYNC_STATUS_MACRO__
14031 #define __RTC_SYNC_STATUS_MACRO__
14032
14033 /* macros for field SHUTDOWN_STATE */
14034 #define RTC_SYNC_STATUS__SHUTDOWN_STATE__SHIFT                                0
14035 #define RTC_SYNC_STATUS__SHUTDOWN_STATE__WIDTH                                1
14036 #define RTC_SYNC_STATUS__SHUTDOWN_STATE__MASK                       0x00000001U
14037 #define RTC_SYNC_STATUS__SHUTDOWN_STATE__READ(src) \
14038                     (u_int32_t)(src)\
14039                     & 0x00000001U
14040 #define RTC_SYNC_STATUS__SHUTDOWN_STATE__SET(dst) \
14041                     (dst) = ((dst) &\
14042                     ~0x00000001U) | (u_int32_t)(1)
14043 #define RTC_SYNC_STATUS__SHUTDOWN_STATE__CLR(dst) \
14044                     (dst) = ((dst) &\
14045                     ~0x00000001U) | (u_int32_t)(0)
14046
14047 /* macros for field ON_STATE */
14048 #define RTC_SYNC_STATUS__ON_STATE__SHIFT                                      1
14049 #define RTC_SYNC_STATUS__ON_STATE__WIDTH                                      1
14050 #define RTC_SYNC_STATUS__ON_STATE__MASK                             0x00000002U
14051 #define RTC_SYNC_STATUS__ON_STATE__READ(src) \
14052                     (((u_int32_t)(src)\
14053                     & 0x00000002U) >> 1)
14054 #define RTC_SYNC_STATUS__ON_STATE__SET(dst) \
14055                     (dst) = ((dst) &\
14056                     ~0x00000002U) | ((u_int32_t)(1) << 1)
14057 #define RTC_SYNC_STATUS__ON_STATE__CLR(dst) \
14058                     (dst) = ((dst) &\
14059                     ~0x00000002U) | ((u_int32_t)(0) << 1)
14060
14061 /* macros for field SLEEP_STATE */
14062 #define RTC_SYNC_STATUS__SLEEP_STATE__SHIFT                                   2
14063 #define RTC_SYNC_STATUS__SLEEP_STATE__WIDTH                                   1
14064 #define RTC_SYNC_STATUS__SLEEP_STATE__MASK                          0x00000004U
14065 #define RTC_SYNC_STATUS__SLEEP_STATE__READ(src) \
14066                     (((u_int32_t)(src)\
14067                     & 0x00000004U) >> 2)
14068 #define RTC_SYNC_STATUS__SLEEP_STATE__SET(dst) \
14069                     (dst) = ((dst) &\
14070                     ~0x00000004U) | ((u_int32_t)(1) << 2)
14071 #define RTC_SYNC_STATUS__SLEEP_STATE__CLR(dst) \
14072                     (dst) = ((dst) &\
14073                     ~0x00000004U) | ((u_int32_t)(0) << 2)
14074
14075 /* macros for field WAKEUP_STATE */
14076 #define RTC_SYNC_STATUS__WAKEUP_STATE__SHIFT                                  3
14077 #define RTC_SYNC_STATUS__WAKEUP_STATE__WIDTH                                  1
14078 #define RTC_SYNC_STATUS__WAKEUP_STATE__MASK                         0x00000008U
14079 #define RTC_SYNC_STATUS__WAKEUP_STATE__READ(src) \
14080                     (((u_int32_t)(src)\
14081                     & 0x00000008U) >> 3)
14082 #define RTC_SYNC_STATUS__WAKEUP_STATE__SET(dst) \
14083                     (dst) = ((dst) &\
14084                     ~0x00000008U) | ((u_int32_t)(1) << 3)
14085 #define RTC_SYNC_STATUS__WAKEUP_STATE__CLR(dst) \
14086                     (dst) = ((dst) &\
14087                     ~0x00000008U) | ((u_int32_t)(0) << 3)
14088
14089 /* macros for field WRESET */
14090 #define RTC_SYNC_STATUS__WRESET__SHIFT                                        4
14091 #define RTC_SYNC_STATUS__WRESET__WIDTH                                        1
14092 #define RTC_SYNC_STATUS__WRESET__MASK                               0x00000010U
14093 #define RTC_SYNC_STATUS__WRESET__READ(src) \
14094                     (((u_int32_t)(src)\
14095                     & 0x00000010U) >> 4)
14096 #define RTC_SYNC_STATUS__WRESET__SET(dst) \
14097                     (dst) = ((dst) &\
14098                     ~0x00000010U) | ((u_int32_t)(1) << 4)
14099 #define RTC_SYNC_STATUS__WRESET__CLR(dst) \
14100                     (dst) = ((dst) &\
14101                     ~0x00000010U) | ((u_int32_t)(0) << 4)
14102
14103 /* macros for field PLL_CHANGING */
14104 #define RTC_SYNC_STATUS__PLL_CHANGING__SHIFT                                  5
14105 #define RTC_SYNC_STATUS__PLL_CHANGING__WIDTH                                  1
14106 #define RTC_SYNC_STATUS__PLL_CHANGING__MASK                         0x00000020U
14107 #define RTC_SYNC_STATUS__PLL_CHANGING__READ(src) \
14108                     (((u_int32_t)(src)\
14109                     & 0x00000020U) >> 5)
14110 #define RTC_SYNC_STATUS__PLL_CHANGING__SET(dst) \
14111                     (dst) = ((dst) &\
14112                     ~0x00000020U) | ((u_int32_t)(1) << 5)
14113 #define RTC_SYNC_STATUS__PLL_CHANGING__CLR(dst) \
14114                     (dst) = ((dst) &\
14115                     ~0x00000020U) | ((u_int32_t)(0) << 5)
14116 #define RTC_SYNC_STATUS__TYPE                                         u_int32_t
14117 #define RTC_SYNC_STATUS__READ                                       0x0000003fU
14118
14119 #endif /* __RTC_SYNC_STATUS_MACRO__ */
14120
14121
14122 /* macros for rtc_sync_reg_block.RTC_SYNC_STATUS */
14123 #define INST_RTC_SYNC_REG_BLOCK__RTC_SYNC_STATUS__NUM                         1
14124
14125 /* macros for BlueprintGlobalNameSpace::RTC_SYNC_DERIVED */
14126 #ifndef __RTC_SYNC_DERIVED_MACRO__
14127 #define __RTC_SYNC_DERIVED_MACRO__
14128
14129 /* macros for field BYPASS */
14130 #define RTC_SYNC_DERIVED__BYPASS__SHIFT                                       0
14131 #define RTC_SYNC_DERIVED__BYPASS__WIDTH                                       1
14132 #define RTC_SYNC_DERIVED__BYPASS__MASK                              0x00000001U
14133 #define RTC_SYNC_DERIVED__BYPASS__READ(src)      (u_int32_t)(src) & 0x00000001U
14134 #define RTC_SYNC_DERIVED__BYPASS__WRITE(src)   ((u_int32_t)(src) & 0x00000001U)
14135 #define RTC_SYNC_DERIVED__BYPASS__MODIFY(dst, src) \
14136                     (dst) = ((dst) &\
14137                     ~0x00000001U) | ((u_int32_t)(src) &\
14138                     0x00000001U)
14139 #define RTC_SYNC_DERIVED__BYPASS__VERIFY(src) \
14140                     (!(((u_int32_t)(src)\
14141                     & ~0x00000001U)))
14142 #define RTC_SYNC_DERIVED__BYPASS__SET(dst) \
14143                     (dst) = ((dst) &\
14144                     ~0x00000001U) | (u_int32_t)(1)
14145 #define RTC_SYNC_DERIVED__BYPASS__CLR(dst) \
14146                     (dst) = ((dst) &\
14147                     ~0x00000001U) | (u_int32_t)(0)
14148
14149 /* macros for field FORCE */
14150 #define RTC_SYNC_DERIVED__FORCE__SHIFT                                        1
14151 #define RTC_SYNC_DERIVED__FORCE__WIDTH                                        1
14152 #define RTC_SYNC_DERIVED__FORCE__MASK                               0x00000002U
14153 #define RTC_SYNC_DERIVED__FORCE__READ(src) \
14154                     (((u_int32_t)(src)\
14155                     & 0x00000002U) >> 1)
14156 #define RTC_SYNC_DERIVED__FORCE__WRITE(src) \
14157                     (((u_int32_t)(src)\
14158                     << 1) & 0x00000002U)
14159 #define RTC_SYNC_DERIVED__FORCE__MODIFY(dst, src) \
14160                     (dst) = ((dst) &\
14161                     ~0x00000002U) | (((u_int32_t)(src) <<\
14162                     1) & 0x00000002U)
14163 #define RTC_SYNC_DERIVED__FORCE__VERIFY(src) \
14164                     (!((((u_int32_t)(src)\
14165                     << 1) & ~0x00000002U)))
14166 #define RTC_SYNC_DERIVED__FORCE__SET(dst) \
14167                     (dst) = ((dst) &\
14168                     ~0x00000002U) | ((u_int32_t)(1) << 1)
14169 #define RTC_SYNC_DERIVED__FORCE__CLR(dst) \
14170                     (dst) = ((dst) &\
14171                     ~0x00000002U) | ((u_int32_t)(0) << 1)
14172
14173 /* macros for field FORCE_SWREG_PWD */
14174 #define RTC_SYNC_DERIVED__FORCE_SWREG_PWD__SHIFT                              2
14175 #define RTC_SYNC_DERIVED__FORCE_SWREG_PWD__WIDTH                              1
14176 #define RTC_SYNC_DERIVED__FORCE_SWREG_PWD__MASK                     0x00000004U
14177 #define RTC_SYNC_DERIVED__FORCE_SWREG_PWD__WRITE(src) \
14178                     (((u_int32_t)(src)\
14179                     << 2) & 0x00000004U)
14180 #define RTC_SYNC_DERIVED__FORCE_SWREG_PWD__MODIFY(dst, src) \
14181                     (dst) = ((dst) &\
14182                     ~0x00000004U) | (((u_int32_t)(src) <<\
14183                     2) & 0x00000004U)
14184 #define RTC_SYNC_DERIVED__FORCE_SWREG_PWD__VERIFY(src) \
14185                     (!((((u_int32_t)(src)\
14186                     << 2) & ~0x00000004U)))
14187 #define RTC_SYNC_DERIVED__FORCE_SWREG_PWD__SET(dst) \
14188                     (dst) = ((dst) &\
14189                     ~0x00000004U) | ((u_int32_t)(1) << 2)
14190 #define RTC_SYNC_DERIVED__FORCE_SWREG_PWD__CLR(dst) \
14191                     (dst) = ((dst) &\
14192                     ~0x00000004U) | ((u_int32_t)(0) << 2)
14193
14194 /* macros for field FORCE_LPO_PWD */
14195 #define RTC_SYNC_DERIVED__FORCE_LPO_PWD__SHIFT                                3
14196 #define RTC_SYNC_DERIVED__FORCE_LPO_PWD__WIDTH                                1
14197 #define RTC_SYNC_DERIVED__FORCE_LPO_PWD__MASK                       0x00000008U
14198 #define RTC_SYNC_DERIVED__FORCE_LPO_PWD__WRITE(src) \
14199                     (((u_int32_t)(src)\
14200                     << 3) & 0x00000008U)
14201 #define RTC_SYNC_DERIVED__FORCE_LPO_PWD__MODIFY(dst, src) \
14202                     (dst) = ((dst) &\
14203                     ~0x00000008U) | (((u_int32_t)(src) <<\
14204                     3) & 0x00000008U)
14205 #define RTC_SYNC_DERIVED__FORCE_LPO_PWD__VERIFY(src) \
14206                     (!((((u_int32_t)(src)\
14207                     << 3) & ~0x00000008U)))
14208 #define RTC_SYNC_DERIVED__FORCE_LPO_PWD__SET(dst) \
14209                     (dst) = ((dst) &\
14210                     ~0x00000008U) | ((u_int32_t)(1) << 3)
14211 #define RTC_SYNC_DERIVED__FORCE_LPO_PWD__CLR(dst) \
14212                     (dst) = ((dst) &\
14213                     ~0x00000008U) | ((u_int32_t)(0) << 3)
14214 #define RTC_SYNC_DERIVED__TYPE                                        u_int32_t
14215 #define RTC_SYNC_DERIVED__READ                                      0x00000003U
14216 #define RTC_SYNC_DERIVED__WRITE                                     0x00000003U
14217
14218 #endif /* __RTC_SYNC_DERIVED_MACRO__ */
14219
14220
14221 /* macros for rtc_sync_reg_block.RTC_SYNC_DERIVED */
14222 #define INST_RTC_SYNC_REG_BLOCK__RTC_SYNC_DERIVED__NUM                        1
14223
14224 /* macros for BlueprintGlobalNameSpace::RTC_SYNC_FORCE_WAKE */
14225 #ifndef __RTC_SYNC_FORCE_WAKE_MACRO__
14226 #define __RTC_SYNC_FORCE_WAKE_MACRO__
14227
14228 /* macros for field ENABLE */
14229 #define RTC_SYNC_FORCE_WAKE__ENABLE__SHIFT                                    0
14230 #define RTC_SYNC_FORCE_WAKE__ENABLE__WIDTH                                    1
14231 #define RTC_SYNC_FORCE_WAKE__ENABLE__MASK                           0x00000001U
14232 #define RTC_SYNC_FORCE_WAKE__ENABLE__READ(src)   (u_int32_t)(src) & 0x00000001U
14233 #define RTC_SYNC_FORCE_WAKE__ENABLE__SET(dst) \
14234                     (dst) = ((dst) &\
14235                     ~0x00000001U) | (u_int32_t)(1)
14236 #define RTC_SYNC_FORCE_WAKE__ENABLE__CLR(dst) \
14237                     (dst) = ((dst) &\
14238                     ~0x00000001U) | (u_int32_t)(0)
14239
14240 /* macros for field INTR */
14241 #define RTC_SYNC_FORCE_WAKE__INTR__SHIFT                                      1
14242 #define RTC_SYNC_FORCE_WAKE__INTR__WIDTH                                      1
14243 #define RTC_SYNC_FORCE_WAKE__INTR__MASK                             0x00000002U
14244 #define RTC_SYNC_FORCE_WAKE__INTR__READ(src) \
14245                     (((u_int32_t)(src)\
14246                     & 0x00000002U) >> 1)
14247 #define RTC_SYNC_FORCE_WAKE__INTR__WRITE(src) \
14248                     (((u_int32_t)(src)\
14249                     << 1) & 0x00000002U)
14250 #define RTC_SYNC_FORCE_WAKE__INTR__MODIFY(dst, src) \
14251                     (dst) = ((dst) &\
14252                     ~0x00000002U) | (((u_int32_t)(src) <<\
14253                     1) & 0x00000002U)
14254 #define RTC_SYNC_FORCE_WAKE__INTR__VERIFY(src) \
14255                     (!((((u_int32_t)(src)\
14256                     << 1) & ~0x00000002U)))
14257 #define RTC_SYNC_FORCE_WAKE__INTR__SET(dst) \
14258                     (dst) = ((dst) &\
14259                     ~0x00000002U) | ((u_int32_t)(1) << 1)
14260 #define RTC_SYNC_FORCE_WAKE__INTR__CLR(dst) \
14261                     (dst) = ((dst) &\
14262                     ~0x00000002U) | ((u_int32_t)(0) << 1)
14263 #define RTC_SYNC_FORCE_WAKE__TYPE                                     u_int32_t
14264 #define RTC_SYNC_FORCE_WAKE__READ                                   0x00000003U
14265 #define RTC_SYNC_FORCE_WAKE__WRITE                                  0x00000003U
14266
14267 #endif /* __RTC_SYNC_FORCE_WAKE_MACRO__ */
14268
14269
14270 /* macros for rtc_sync_reg_block.RTC_SYNC_FORCE_WAKE */
14271 #define INST_RTC_SYNC_REG_BLOCK__RTC_SYNC_FORCE_WAKE__NUM                     1
14272
14273 /* macros for BlueprintGlobalNameSpace::RTC_SYNC_INTR_CAUSE */
14274 #ifndef __RTC_SYNC_INTR_CAUSE_MACRO__
14275 #define __RTC_SYNC_INTR_CAUSE_MACRO__
14276
14277 /* macros for field SHUTDOWN_STATE */
14278 #define RTC_SYNC_INTR_CAUSE__SHUTDOWN_STATE__SHIFT                            0
14279 #define RTC_SYNC_INTR_CAUSE__SHUTDOWN_STATE__WIDTH                            1
14280 #define RTC_SYNC_INTR_CAUSE__SHUTDOWN_STATE__MASK                   0x00000001U
14281 #define RTC_SYNC_INTR_CAUSE__SHUTDOWN_STATE__READ(src) \
14282                     (u_int32_t)(src)\
14283                     & 0x00000001U
14284 #define RTC_SYNC_INTR_CAUSE__SHUTDOWN_STATE__WRITE(src) \
14285                     ((u_int32_t)(src)\
14286                     & 0x00000001U)
14287 #define RTC_SYNC_INTR_CAUSE__SHUTDOWN_STATE__MODIFY(dst, src) \
14288                     (dst) = ((dst) &\
14289                     ~0x00000001U) | ((u_int32_t)(src) &\
14290                     0x00000001U)
14291 #define RTC_SYNC_INTR_CAUSE__SHUTDOWN_STATE__VERIFY(src) \
14292                     (!(((u_int32_t)(src)\
14293                     & ~0x00000001U)))
14294 #define RTC_SYNC_INTR_CAUSE__SHUTDOWN_STATE__SET(dst) \
14295                     (dst) = ((dst) &\
14296                     ~0x00000001U) | (u_int32_t)(1)
14297 #define RTC_SYNC_INTR_CAUSE__SHUTDOWN_STATE__CLR(dst) \
14298                     (dst) = ((dst) &\
14299                     ~0x00000001U) | (u_int32_t)(0)
14300
14301 /* macros for field ON_STATE */
14302 #define RTC_SYNC_INTR_CAUSE__ON_STATE__SHIFT                                  1
14303 #define RTC_SYNC_INTR_CAUSE__ON_STATE__WIDTH                                  1
14304 #define RTC_SYNC_INTR_CAUSE__ON_STATE__MASK                         0x00000002U
14305 #define RTC_SYNC_INTR_CAUSE__ON_STATE__READ(src) \
14306                     (((u_int32_t)(src)\
14307                     & 0x00000002U) >> 1)
14308 #define RTC_SYNC_INTR_CAUSE__ON_STATE__WRITE(src) \
14309                     (((u_int32_t)(src)\
14310                     << 1) & 0x00000002U)
14311 #define RTC_SYNC_INTR_CAUSE__ON_STATE__MODIFY(dst, src) \
14312                     (dst) = ((dst) &\
14313                     ~0x00000002U) | (((u_int32_t)(src) <<\
14314                     1) & 0x00000002U)
14315 #define RTC_SYNC_INTR_CAUSE__ON_STATE__VERIFY(src) \
14316                     (!((((u_int32_t)(src)\
14317                     << 1) & ~0x00000002U)))
14318 #define RTC_SYNC_INTR_CAUSE__ON_STATE__SET(dst) \
14319                     (dst) = ((dst) &\
14320                     ~0x00000002U) | ((u_int32_t)(1) << 1)
14321 #define RTC_SYNC_INTR_CAUSE__ON_STATE__CLR(dst) \
14322                     (dst) = ((dst) &\
14323                     ~0x00000002U) | ((u_int32_t)(0) << 1)
14324
14325 /* macros for field SLEEP_STATE */
14326 #define RTC_SYNC_INTR_CAUSE__SLEEP_STATE__SHIFT                               2
14327 #define RTC_SYNC_INTR_CAUSE__SLEEP_STATE__WIDTH                               1
14328 #define RTC_SYNC_INTR_CAUSE__SLEEP_STATE__MASK                      0x00000004U
14329 #define RTC_SYNC_INTR_CAUSE__SLEEP_STATE__READ(src) \
14330                     (((u_int32_t)(src)\
14331                     & 0x00000004U) >> 2)
14332 #define RTC_SYNC_INTR_CAUSE__SLEEP_STATE__WRITE(src) \
14333                     (((u_int32_t)(src)\
14334                     << 2) & 0x00000004U)
14335 #define RTC_SYNC_INTR_CAUSE__SLEEP_STATE__MODIFY(dst, src) \
14336                     (dst) = ((dst) &\
14337                     ~0x00000004U) | (((u_int32_t)(src) <<\
14338                     2) & 0x00000004U)
14339 #define RTC_SYNC_INTR_CAUSE__SLEEP_STATE__VERIFY(src) \
14340                     (!((((u_int32_t)(src)\
14341                     << 2) & ~0x00000004U)))
14342 #define RTC_SYNC_INTR_CAUSE__SLEEP_STATE__SET(dst) \
14343                     (dst) = ((dst) &\
14344                     ~0x00000004U) | ((u_int32_t)(1) << 2)
14345 #define RTC_SYNC_INTR_CAUSE__SLEEP_STATE__CLR(dst) \
14346                     (dst) = ((dst) &\
14347                     ~0x00000004U) | ((u_int32_t)(0) << 2)
14348
14349 /* macros for field WAKEUP_STATE */
14350 #define RTC_SYNC_INTR_CAUSE__WAKEUP_STATE__SHIFT                              3
14351 #define RTC_SYNC_INTR_CAUSE__WAKEUP_STATE__WIDTH                              1
14352 #define RTC_SYNC_INTR_CAUSE__WAKEUP_STATE__MASK                     0x00000008U
14353 #define RTC_SYNC_INTR_CAUSE__WAKEUP_STATE__READ(src) \
14354                     (((u_int32_t)(src)\
14355                     & 0x00000008U) >> 3)
14356 #define RTC_SYNC_INTR_CAUSE__WAKEUP_STATE__WRITE(src) \
14357                     (((u_int32_t)(src)\
14358                     << 3) & 0x00000008U)
14359 #define RTC_SYNC_INTR_CAUSE__WAKEUP_STATE__MODIFY(dst, src) \
14360                     (dst) = ((dst) &\
14361                     ~0x00000008U) | (((u_int32_t)(src) <<\
14362                     3) & 0x00000008U)
14363 #define RTC_SYNC_INTR_CAUSE__WAKEUP_STATE__VERIFY(src) \
14364                     (!((((u_int32_t)(src)\
14365                     << 3) & ~0x00000008U)))
14366 #define RTC_SYNC_INTR_CAUSE__WAKEUP_STATE__SET(dst) \
14367                     (dst) = ((dst) &\
14368                     ~0x00000008U) | ((u_int32_t)(1) << 3)
14369 #define RTC_SYNC_INTR_CAUSE__WAKEUP_STATE__CLR(dst) \
14370                     (dst) = ((dst) &\
14371                     ~0x00000008U) | ((u_int32_t)(0) << 3)
14372
14373 /* macros for field SLEEP_ACCESS */
14374 #define RTC_SYNC_INTR_CAUSE__SLEEP_ACCESS__SHIFT                              4
14375 #define RTC_SYNC_INTR_CAUSE__SLEEP_ACCESS__WIDTH                              1
14376 #define RTC_SYNC_INTR_CAUSE__SLEEP_ACCESS__MASK                     0x00000010U
14377 #define RTC_SYNC_INTR_CAUSE__SLEEP_ACCESS__READ(src) \
14378                     (((u_int32_t)(src)\
14379                     & 0x00000010U) >> 4)
14380 #define RTC_SYNC_INTR_CAUSE__SLEEP_ACCESS__WRITE(src) \
14381                     (((u_int32_t)(src)\
14382                     << 4) & 0x00000010U)
14383 #define RTC_SYNC_INTR_CAUSE__SLEEP_ACCESS__MODIFY(dst, src) \
14384                     (dst) = ((dst) &\
14385                     ~0x00000010U) | (((u_int32_t)(src) <<\
14386                     4) & 0x00000010U)
14387 #define RTC_SYNC_INTR_CAUSE__SLEEP_ACCESS__VERIFY(src) \
14388                     (!((((u_int32_t)(src)\
14389                     << 4) & ~0x00000010U)))
14390 #define RTC_SYNC_INTR_CAUSE__SLEEP_ACCESS__SET(dst) \
14391                     (dst) = ((dst) &\
14392                     ~0x00000010U) | ((u_int32_t)(1) << 4)
14393 #define RTC_SYNC_INTR_CAUSE__SLEEP_ACCESS__CLR(dst) \
14394                     (dst) = ((dst) &\
14395                     ~0x00000010U) | ((u_int32_t)(0) << 4)
14396
14397 /* macros for field PLL_CHANGING */
14398 #define RTC_SYNC_INTR_CAUSE__PLL_CHANGING__SHIFT                              5
14399 #define RTC_SYNC_INTR_CAUSE__PLL_CHANGING__WIDTH                              1
14400 #define RTC_SYNC_INTR_CAUSE__PLL_CHANGING__MASK                     0x00000020U
14401 #define RTC_SYNC_INTR_CAUSE__PLL_CHANGING__READ(src) \
14402                     (((u_int32_t)(src)\
14403                     & 0x00000020U) >> 5)
14404 #define RTC_SYNC_INTR_CAUSE__PLL_CHANGING__WRITE(src) \
14405                     (((u_int32_t)(src)\
14406                     << 5) & 0x00000020U)
14407 #define RTC_SYNC_INTR_CAUSE__PLL_CHANGING__MODIFY(dst, src) \
14408                     (dst) = ((dst) &\
14409                     ~0x00000020U) | (((u_int32_t)(src) <<\
14410                     5) & 0x00000020U)
14411 #define RTC_SYNC_INTR_CAUSE__PLL_CHANGING__VERIFY(src) \
14412                     (!((((u_int32_t)(src)\
14413                     << 5) & ~0x00000020U)))
14414 #define RTC_SYNC_INTR_CAUSE__PLL_CHANGING__SET(dst) \
14415                     (dst) = ((dst) &\
14416                     ~0x00000020U) | ((u_int32_t)(1) << 5)
14417 #define RTC_SYNC_INTR_CAUSE__PLL_CHANGING__CLR(dst) \
14418                     (dst) = ((dst) &\
14419                     ~0x00000020U) | ((u_int32_t)(0) << 5)
14420 #define RTC_SYNC_INTR_CAUSE__TYPE                                     u_int32_t
14421 #define RTC_SYNC_INTR_CAUSE__READ                                   0x0000003fU
14422 #define RTC_SYNC_INTR_CAUSE__WRITE                                  0x0000003fU
14423
14424 #endif /* __RTC_SYNC_INTR_CAUSE_MACRO__ */
14425
14426
14427 /* macros for rtc_sync_reg_block.RTC_SYNC_INTR_CAUSE */
14428 #define INST_RTC_SYNC_REG_BLOCK__RTC_SYNC_INTR_CAUSE__NUM                     1
14429
14430 /* macros for BlueprintGlobalNameSpace::RTC_SYNC_INTR_ENABLE */
14431 #ifndef __RTC_SYNC_INTR_ENABLE_MACRO__
14432 #define __RTC_SYNC_INTR_ENABLE_MACRO__
14433
14434 /* macros for field SHUTDOWN_STATE */
14435 #define RTC_SYNC_INTR_ENABLE__SHUTDOWN_STATE__SHIFT                           0
14436 #define RTC_SYNC_INTR_ENABLE__SHUTDOWN_STATE__WIDTH                           1
14437 #define RTC_SYNC_INTR_ENABLE__SHUTDOWN_STATE__MASK                  0x00000001U
14438 #define RTC_SYNC_INTR_ENABLE__SHUTDOWN_STATE__READ(src) \
14439                     (u_int32_t)(src)\
14440                     & 0x00000001U
14441 #define RTC_SYNC_INTR_ENABLE__SHUTDOWN_STATE__WRITE(src) \
14442                     ((u_int32_t)(src)\
14443                     & 0x00000001U)
14444 #define RTC_SYNC_INTR_ENABLE__SHUTDOWN_STATE__MODIFY(dst, src) \
14445                     (dst) = ((dst) &\
14446                     ~0x00000001U) | ((u_int32_t)(src) &\
14447                     0x00000001U)
14448 #define RTC_SYNC_INTR_ENABLE__SHUTDOWN_STATE__VERIFY(src) \
14449                     (!(((u_int32_t)(src)\
14450                     & ~0x00000001U)))
14451 #define RTC_SYNC_INTR_ENABLE__SHUTDOWN_STATE__SET(dst) \
14452                     (dst) = ((dst) &\
14453                     ~0x00000001U) | (u_int32_t)(1)
14454 #define RTC_SYNC_INTR_ENABLE__SHUTDOWN_STATE__CLR(dst) \
14455                     (dst) = ((dst) &\
14456                     ~0x00000001U) | (u_int32_t)(0)
14457
14458 /* macros for field ON_STATE */
14459 #define RTC_SYNC_INTR_ENABLE__ON_STATE__SHIFT                                 1
14460 #define RTC_SYNC_INTR_ENABLE__ON_STATE__WIDTH                                 1
14461 #define RTC_SYNC_INTR_ENABLE__ON_STATE__MASK                        0x00000002U
14462 #define RTC_SYNC_INTR_ENABLE__ON_STATE__READ(src) \
14463                     (((u_int32_t)(src)\
14464                     & 0x00000002U) >> 1)
14465 #define RTC_SYNC_INTR_ENABLE__ON_STATE__WRITE(src) \
14466                     (((u_int32_t)(src)\
14467                     << 1) & 0x00000002U)
14468 #define RTC_SYNC_INTR_ENABLE__ON_STATE__MODIFY(dst, src) \
14469                     (dst) = ((dst) &\
14470                     ~0x00000002U) | (((u_int32_t)(src) <<\
14471                     1) & 0x00000002U)
14472 #define RTC_SYNC_INTR_ENABLE__ON_STATE__VERIFY(src) \
14473                     (!((((u_int32_t)(src)\
14474                     << 1) & ~0x00000002U)))
14475 #define RTC_SYNC_INTR_ENABLE__ON_STATE__SET(dst) \
14476                     (dst) = ((dst) &\
14477                     ~0x00000002U) | ((u_int32_t)(1) << 1)
14478 #define RTC_SYNC_INTR_ENABLE__ON_STATE__CLR(dst) \
14479                     (dst) = ((dst) &\
14480                     ~0x00000002U) | ((u_int32_t)(0) << 1)
14481
14482 /* macros for field SLEEP_STATE */
14483 #define RTC_SYNC_INTR_ENABLE__SLEEP_STATE__SHIFT                              2
14484 #define RTC_SYNC_INTR_ENABLE__SLEEP_STATE__WIDTH                              1
14485 #define RTC_SYNC_INTR_ENABLE__SLEEP_STATE__MASK                     0x00000004U
14486 #define RTC_SYNC_INTR_ENABLE__SLEEP_STATE__READ(src) \
14487                     (((u_int32_t)(src)\
14488                     & 0x00000004U) >> 2)
14489 #define RTC_SYNC_INTR_ENABLE__SLEEP_STATE__WRITE(src) \
14490                     (((u_int32_t)(src)\
14491                     << 2) & 0x00000004U)
14492 #define RTC_SYNC_INTR_ENABLE__SLEEP_STATE__MODIFY(dst, src) \
14493                     (dst) = ((dst) &\
14494                     ~0x00000004U) | (((u_int32_t)(src) <<\
14495                     2) & 0x00000004U)
14496 #define RTC_SYNC_INTR_ENABLE__SLEEP_STATE__VERIFY(src) \
14497                     (!((((u_int32_t)(src)\
14498                     << 2) & ~0x00000004U)))
14499 #define RTC_SYNC_INTR_ENABLE__SLEEP_STATE__SET(dst) \
14500                     (dst) = ((dst) &\
14501                     ~0x00000004U) | ((u_int32_t)(1) << 2)
14502 #define RTC_SYNC_INTR_ENABLE__SLEEP_STATE__CLR(dst) \
14503                     (dst) = ((dst) &\
14504                     ~0x00000004U) | ((u_int32_t)(0) << 2)
14505
14506 /* macros for field WAKEUP_STATE */
14507 #define RTC_SYNC_INTR_ENABLE__WAKEUP_STATE__SHIFT                             3
14508 #define RTC_SYNC_INTR_ENABLE__WAKEUP_STATE__WIDTH                             1
14509 #define RTC_SYNC_INTR_ENABLE__WAKEUP_STATE__MASK                    0x00000008U
14510 #define RTC_SYNC_INTR_ENABLE__WAKEUP_STATE__READ(src) \
14511                     (((u_int32_t)(src)\
14512                     & 0x00000008U) >> 3)
14513 #define RTC_SYNC_INTR_ENABLE__WAKEUP_STATE__WRITE(src) \
14514                     (((u_int32_t)(src)\
14515                     << 3) & 0x00000008U)
14516 #define RTC_SYNC_INTR_ENABLE__WAKEUP_STATE__MODIFY(dst, src) \
14517                     (dst) = ((dst) &\
14518                     ~0x00000008U) | (((u_int32_t)(src) <<\
14519                     3) & 0x00000008U)
14520 #define RTC_SYNC_INTR_ENABLE__WAKEUP_STATE__VERIFY(src) \
14521                     (!((((u_int32_t)(src)\
14522                     << 3) & ~0x00000008U)))
14523 #define RTC_SYNC_INTR_ENABLE__WAKEUP_STATE__SET(dst) \
14524                     (dst) = ((dst) &\
14525                     ~0x00000008U) | ((u_int32_t)(1) << 3)
14526 #define RTC_SYNC_INTR_ENABLE__WAKEUP_STATE__CLR(dst) \
14527                     (dst) = ((dst) &\
14528                     ~0x00000008U) | ((u_int32_t)(0) << 3)
14529
14530 /* macros for field SLEEP_ACCESS */
14531 #define RTC_SYNC_INTR_ENABLE__SLEEP_ACCESS__SHIFT                             4
14532 #define RTC_SYNC_INTR_ENABLE__SLEEP_ACCESS__WIDTH                             1
14533 #define RTC_SYNC_INTR_ENABLE__SLEEP_ACCESS__MASK                    0x00000010U
14534 #define RTC_SYNC_INTR_ENABLE__SLEEP_ACCESS__READ(src) \
14535                     (((u_int32_t)(src)\
14536                     & 0x00000010U) >> 4)
14537 #define RTC_SYNC_INTR_ENABLE__SLEEP_ACCESS__WRITE(src) \
14538                     (((u_int32_t)(src)\
14539                     << 4) & 0x00000010U)
14540 #define RTC_SYNC_INTR_ENABLE__SLEEP_ACCESS__MODIFY(dst, src) \
14541                     (dst) = ((dst) &\
14542                     ~0x00000010U) | (((u_int32_t)(src) <<\
14543                     4) & 0x00000010U)
14544 #define RTC_SYNC_INTR_ENABLE__SLEEP_ACCESS__VERIFY(src) \
14545                     (!((((u_int32_t)(src)\
14546                     << 4) & ~0x00000010U)))
14547 #define RTC_SYNC_INTR_ENABLE__SLEEP_ACCESS__SET(dst) \
14548                     (dst) = ((dst) &\
14549                     ~0x00000010U) | ((u_int32_t)(1) << 4)
14550 #define RTC_SYNC_INTR_ENABLE__SLEEP_ACCESS__CLR(dst) \
14551                     (dst) = ((dst) &\
14552                     ~0x00000010U) | ((u_int32_t)(0) << 4)
14553
14554 /* macros for field PLL_CHANGING */
14555 #define RTC_SYNC_INTR_ENABLE__PLL_CHANGING__SHIFT                             5
14556 #define RTC_SYNC_INTR_ENABLE__PLL_CHANGING__WIDTH                             1
14557 #define RTC_SYNC_INTR_ENABLE__PLL_CHANGING__MASK                    0x00000020U
14558 #define RTC_SYNC_INTR_ENABLE__PLL_CHANGING__READ(src) \
14559                     (((u_int32_t)(src)\
14560                     & 0x00000020U) >> 5)
14561 #define RTC_SYNC_INTR_ENABLE__PLL_CHANGING__WRITE(src) \
14562                     (((u_int32_t)(src)\
14563                     << 5) & 0x00000020U)
14564 #define RTC_SYNC_INTR_ENABLE__PLL_CHANGING__MODIFY(dst, src) \
14565                     (dst) = ((dst) &\
14566                     ~0x00000020U) | (((u_int32_t)(src) <<\
14567                     5) & 0x00000020U)
14568 #define RTC_SYNC_INTR_ENABLE__PLL_CHANGING__VERIFY(src) \
14569                     (!((((u_int32_t)(src)\
14570                     << 5) & ~0x00000020U)))
14571 #define RTC_SYNC_INTR_ENABLE__PLL_CHANGING__SET(dst) \
14572                     (dst) = ((dst) &\
14573                     ~0x00000020U) | ((u_int32_t)(1) << 5)
14574 #define RTC_SYNC_INTR_ENABLE__PLL_CHANGING__CLR(dst) \
14575                     (dst) = ((dst) &\
14576                     ~0x00000020U) | ((u_int32_t)(0) << 5)
14577 #define RTC_SYNC_INTR_ENABLE__TYPE                                    u_int32_t
14578 #define RTC_SYNC_INTR_ENABLE__READ                                  0x0000003fU
14579 #define RTC_SYNC_INTR_ENABLE__WRITE                                 0x0000003fU
14580
14581 #endif /* __RTC_SYNC_INTR_ENABLE_MACRO__ */
14582
14583
14584 /* macros for rtc_sync_reg_block.RTC_SYNC_INTR_ENABLE */
14585 #define INST_RTC_SYNC_REG_BLOCK__RTC_SYNC_INTR_ENABLE__NUM                    1
14586
14587 /* macros for BlueprintGlobalNameSpace::RTC_SYNC_INTR_MASK */
14588 #ifndef __RTC_SYNC_INTR_MASK_MACRO__
14589 #define __RTC_SYNC_INTR_MASK_MACRO__
14590
14591 /* macros for field SHUTDOWN_STATE */
14592 #define RTC_SYNC_INTR_MASK__SHUTDOWN_STATE__SHIFT                             0
14593 #define RTC_SYNC_INTR_MASK__SHUTDOWN_STATE__WIDTH                             1
14594 #define RTC_SYNC_INTR_MASK__SHUTDOWN_STATE__MASK                    0x00000001U
14595 #define RTC_SYNC_INTR_MASK__SHUTDOWN_STATE__READ(src) \
14596                     (u_int32_t)(src)\
14597                     & 0x00000001U
14598 #define RTC_SYNC_INTR_MASK__SHUTDOWN_STATE__WRITE(src) \
14599                     ((u_int32_t)(src)\
14600                     & 0x00000001U)
14601 #define RTC_SYNC_INTR_MASK__SHUTDOWN_STATE__MODIFY(dst, src) \
14602                     (dst) = ((dst) &\
14603                     ~0x00000001U) | ((u_int32_t)(src) &\
14604                     0x00000001U)
14605 #define RTC_SYNC_INTR_MASK__SHUTDOWN_STATE__VERIFY(src) \
14606                     (!(((u_int32_t)(src)\
14607                     & ~0x00000001U)))
14608 #define RTC_SYNC_INTR_MASK__SHUTDOWN_STATE__SET(dst) \
14609                     (dst) = ((dst) &\
14610                     ~0x00000001U) | (u_int32_t)(1)
14611 #define RTC_SYNC_INTR_MASK__SHUTDOWN_STATE__CLR(dst) \
14612                     (dst) = ((dst) &\
14613                     ~0x00000001U) | (u_int32_t)(0)
14614
14615 /* macros for field ON_STATE */
14616 #define RTC_SYNC_INTR_MASK__ON_STATE__SHIFT                                   1
14617 #define RTC_SYNC_INTR_MASK__ON_STATE__WIDTH                                   1
14618 #define RTC_SYNC_INTR_MASK__ON_STATE__MASK                          0x00000002U
14619 #define RTC_SYNC_INTR_MASK__ON_STATE__READ(src) \
14620                     (((u_int32_t)(src)\
14621                     & 0x00000002U) >> 1)
14622 #define RTC_SYNC_INTR_MASK__ON_STATE__WRITE(src) \
14623                     (((u_int32_t)(src)\
14624                     << 1) & 0x00000002U)
14625 #define RTC_SYNC_INTR_MASK__ON_STATE__MODIFY(dst, src) \
14626                     (dst) = ((dst) &\
14627                     ~0x00000002U) | (((u_int32_t)(src) <<\
14628                     1) & 0x00000002U)
14629 #define RTC_SYNC_INTR_MASK__ON_STATE__VERIFY(src) \
14630                     (!((((u_int32_t)(src)\
14631                     << 1) & ~0x00000002U)))
14632 #define RTC_SYNC_INTR_MASK__ON_STATE__SET(dst) \
14633                     (dst) = ((dst) &\
14634                     ~0x00000002U) | ((u_int32_t)(1) << 1)
14635 #define RTC_SYNC_INTR_MASK__ON_STATE__CLR(dst) \
14636                     (dst) = ((dst) &\
14637                     ~0x00000002U) | ((u_int32_t)(0) << 1)
14638
14639 /* macros for field SLEEP_STATE */
14640 #define RTC_SYNC_INTR_MASK__SLEEP_STATE__SHIFT                                2
14641 #define RTC_SYNC_INTR_MASK__SLEEP_STATE__WIDTH                                1
14642 #define RTC_SYNC_INTR_MASK__SLEEP_STATE__MASK                       0x00000004U
14643 #define RTC_SYNC_INTR_MASK__SLEEP_STATE__READ(src) \
14644                     (((u_int32_t)(src)\
14645                     & 0x00000004U) >> 2)
14646 #define RTC_SYNC_INTR_MASK__SLEEP_STATE__WRITE(src) \
14647                     (((u_int32_t)(src)\
14648                     << 2) & 0x00000004U)
14649 #define RTC_SYNC_INTR_MASK__SLEEP_STATE__MODIFY(dst, src) \
14650                     (dst) = ((dst) &\
14651                     ~0x00000004U) | (((u_int32_t)(src) <<\
14652                     2) & 0x00000004U)
14653 #define RTC_SYNC_INTR_MASK__SLEEP_STATE__VERIFY(src) \
14654                     (!((((u_int32_t)(src)\
14655                     << 2) & ~0x00000004U)))
14656 #define RTC_SYNC_INTR_MASK__SLEEP_STATE__SET(dst) \
14657                     (dst) = ((dst) &\
14658                     ~0x00000004U) | ((u_int32_t)(1) << 2)
14659 #define RTC_SYNC_INTR_MASK__SLEEP_STATE__CLR(dst) \
14660                     (dst) = ((dst) &\
14661                     ~0x00000004U) | ((u_int32_t)(0) << 2)
14662
14663 /* macros for field WAKEUP_STATE */
14664 #define RTC_SYNC_INTR_MASK__WAKEUP_STATE__SHIFT                               3
14665 #define RTC_SYNC_INTR_MASK__WAKEUP_STATE__WIDTH                               1
14666 #define RTC_SYNC_INTR_MASK__WAKEUP_STATE__MASK                      0x00000008U
14667 #define RTC_SYNC_INTR_MASK__WAKEUP_STATE__READ(src) \
14668                     (((u_int32_t)(src)\
14669                     & 0x00000008U) >> 3)
14670 #define RTC_SYNC_INTR_MASK__WAKEUP_STATE__WRITE(src) \
14671                     (((u_int32_t)(src)\
14672                     << 3) & 0x00000008U)
14673 #define RTC_SYNC_INTR_MASK__WAKEUP_STATE__MODIFY(dst, src) \
14674                     (dst) = ((dst) &\
14675                     ~0x00000008U) | (((u_int32_t)(src) <<\
14676                     3) & 0x00000008U)
14677 #define RTC_SYNC_INTR_MASK__WAKEUP_STATE__VERIFY(src) \
14678                     (!((((u_int32_t)(src)\
14679                     << 3) & ~0x00000008U)))
14680 #define RTC_SYNC_INTR_MASK__WAKEUP_STATE__SET(dst) \
14681                     (dst) = ((dst) &\
14682                     ~0x00000008U) | ((u_int32_t)(1) << 3)
14683 #define RTC_SYNC_INTR_MASK__WAKEUP_STATE__CLR(dst) \
14684                     (dst) = ((dst) &\
14685                     ~0x00000008U) | ((u_int32_t)(0) << 3)
14686
14687 /* macros for field SLEEP_ACCESS */
14688 #define RTC_SYNC_INTR_MASK__SLEEP_ACCESS__SHIFT                               4
14689 #define RTC_SYNC_INTR_MASK__SLEEP_ACCESS__WIDTH                               1
14690 #define RTC_SYNC_INTR_MASK__SLEEP_ACCESS__MASK                      0x00000010U
14691 #define RTC_SYNC_INTR_MASK__SLEEP_ACCESS__READ(src) \
14692                     (((u_int32_t)(src)\
14693                     & 0x00000010U) >> 4)
14694 #define RTC_SYNC_INTR_MASK__SLEEP_ACCESS__WRITE(src) \
14695                     (((u_int32_t)(src)\
14696                     << 4) & 0x00000010U)
14697 #define RTC_SYNC_INTR_MASK__SLEEP_ACCESS__MODIFY(dst, src) \
14698                     (dst) = ((dst) &\
14699                     ~0x00000010U) | (((u_int32_t)(src) <<\
14700                     4) & 0x00000010U)
14701 #define RTC_SYNC_INTR_MASK__SLEEP_ACCESS__VERIFY(src) \
14702                     (!((((u_int32_t)(src)\
14703                     << 4) & ~0x00000010U)))
14704 #define RTC_SYNC_INTR_MASK__SLEEP_ACCESS__SET(dst) \
14705                     (dst) = ((dst) &\
14706                     ~0x00000010U) | ((u_int32_t)(1) << 4)
14707 #define RTC_SYNC_INTR_MASK__SLEEP_ACCESS__CLR(dst) \
14708                     (dst) = ((dst) &\
14709                     ~0x00000010U) | ((u_int32_t)(0) << 4)
14710
14711 /* macros for field PLL_CHANGING */
14712 #define RTC_SYNC_INTR_MASK__PLL_CHANGING__SHIFT                               5
14713 #define RTC_SYNC_INTR_MASK__PLL_CHANGING__WIDTH                               1
14714 #define RTC_SYNC_INTR_MASK__PLL_CHANGING__MASK                      0x00000020U
14715 #define RTC_SYNC_INTR_MASK__PLL_CHANGING__READ(src) \
14716                     (((u_int32_t)(src)\
14717                     & 0x00000020U) >> 5)
14718 #define RTC_SYNC_INTR_MASK__PLL_CHANGING__WRITE(src) \
14719                     (((u_int32_t)(src)\
14720                     << 5) & 0x00000020U)
14721 #define RTC_SYNC_INTR_MASK__PLL_CHANGING__MODIFY(dst, src) \
14722                     (dst) = ((dst) &\
14723                     ~0x00000020U) | (((u_int32_t)(src) <<\
14724                     5) & 0x00000020U)
14725 #define RTC_SYNC_INTR_MASK__PLL_CHANGING__VERIFY(src) \
14726                     (!((((u_int32_t)(src)\
14727                     << 5) & ~0x00000020U)))
14728 #define RTC_SYNC_INTR_MASK__PLL_CHANGING__SET(dst) \
14729                     (dst) = ((dst) &\
14730                     ~0x00000020U) | ((u_int32_t)(1) << 5)
14731 #define RTC_SYNC_INTR_MASK__PLL_CHANGING__CLR(dst) \
14732                     (dst) = ((dst) &\
14733                     ~0x00000020U) | ((u_int32_t)(0) << 5)
14734 #define RTC_SYNC_INTR_MASK__TYPE                                      u_int32_t
14735 #define RTC_SYNC_INTR_MASK__READ                                    0x0000003fU
14736 #define RTC_SYNC_INTR_MASK__WRITE                                   0x0000003fU
14737
14738 #endif /* __RTC_SYNC_INTR_MASK_MACRO__ */
14739
14740
14741 /* macros for rtc_sync_reg_block.RTC_SYNC_INTR_MASK */
14742 #define INST_RTC_SYNC_REG_BLOCK__RTC_SYNC_INTR_MASK__NUM                      1
14743
14744 /* macros for BlueprintGlobalNameSpace::RADIO130NM_RXTXBB1_CH1 */
14745 #ifndef __RADIO130NM_RXTXBB1_CH1_MACRO__
14746 #define __RADIO130NM_RXTXBB1_CH1_MACRO__
14747
14748 /* macros for field PDHIQ */
14749 #define RADIO130NM_RXTXBB1_CH1__PDHIQ__SHIFT                                  0
14750 #define RADIO130NM_RXTXBB1_CH1__PDHIQ__WIDTH                                  1
14751 #define RADIO130NM_RXTXBB1_CH1__PDHIQ__MASK                         0x00000001U
14752 #define RADIO130NM_RXTXBB1_CH1__PDHIQ__READ(src) (u_int32_t)(src) & 0x00000001U
14753 #define RADIO130NM_RXTXBB1_CH1__PDHIQ__WRITE(src) \
14754                     ((u_int32_t)(src)\
14755                     & 0x00000001U)
14756 #define RADIO130NM_RXTXBB1_CH1__PDHIQ__MODIFY(dst, src) \
14757                     (dst) = ((dst) &\
14758                     ~0x00000001U) | ((u_int32_t)(src) &\
14759                     0x00000001U)
14760 #define RADIO130NM_RXTXBB1_CH1__PDHIQ__VERIFY(src) \
14761                     (!(((u_int32_t)(src)\
14762                     & ~0x00000001U)))
14763 #define RADIO130NM_RXTXBB1_CH1__PDHIQ__SET(dst) \
14764                     (dst) = ((dst) &\
14765                     ~0x00000001U) | (u_int32_t)(1)
14766 #define RADIO130NM_RXTXBB1_CH1__PDHIQ__CLR(dst) \
14767                     (dst) = ((dst) &\
14768                     ~0x00000001U) | (u_int32_t)(0)
14769
14770 /* macros for field PDLOQ */
14771 #define RADIO130NM_RXTXBB1_CH1__PDLOQ__SHIFT                                  1
14772 #define RADIO130NM_RXTXBB1_CH1__PDLOQ__WIDTH                                  1
14773 #define RADIO130NM_RXTXBB1_CH1__PDLOQ__MASK                         0x00000002U
14774 #define RADIO130NM_RXTXBB1_CH1__PDLOQ__READ(src) \
14775                     (((u_int32_t)(src)\
14776                     & 0x00000002U) >> 1)
14777 #define RADIO130NM_RXTXBB1_CH1__PDLOQ__WRITE(src) \
14778                     (((u_int32_t)(src)\
14779                     << 1) & 0x00000002U)
14780 #define RADIO130NM_RXTXBB1_CH1__PDLOQ__MODIFY(dst, src) \
14781                     (dst) = ((dst) &\
14782                     ~0x00000002U) | (((u_int32_t)(src) <<\
14783                     1) & 0x00000002U)
14784 #define RADIO130NM_RXTXBB1_CH1__PDLOQ__VERIFY(src) \
14785                     (!((((u_int32_t)(src)\
14786                     << 1) & ~0x00000002U)))
14787 #define RADIO130NM_RXTXBB1_CH1__PDLOQ__SET(dst) \
14788                     (dst) = ((dst) &\
14789                     ~0x00000002U) | ((u_int32_t)(1) << 1)
14790 #define RADIO130NM_RXTXBB1_CH1__PDLOQ__CLR(dst) \
14791                     (dst) = ((dst) &\
14792                     ~0x00000002U) | ((u_int32_t)(0) << 1)
14793
14794 /* macros for field PDOFFSETI2V */
14795 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETI2V__SHIFT                            2
14796 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETI2V__WIDTH                            1
14797 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETI2V__MASK                   0x00000004U
14798 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETI2V__READ(src) \
14799                     (((u_int32_t)(src)\
14800                     & 0x00000004U) >> 2)
14801 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETI2V__WRITE(src) \
14802                     (((u_int32_t)(src)\
14803                     << 2) & 0x00000004U)
14804 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETI2V__MODIFY(dst, src) \
14805                     (dst) = ((dst) &\
14806                     ~0x00000004U) | (((u_int32_t)(src) <<\
14807                     2) & 0x00000004U)
14808 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETI2V__VERIFY(src) \
14809                     (!((((u_int32_t)(src)\
14810                     << 2) & ~0x00000004U)))
14811 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETI2V__SET(dst) \
14812                     (dst) = ((dst) &\
14813                     ~0x00000004U) | ((u_int32_t)(1) << 2)
14814 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETI2V__CLR(dst) \
14815                     (dst) = ((dst) &\
14816                     ~0x00000004U) | ((u_int32_t)(0) << 2)
14817
14818 /* macros for field PDOFFSETHIQ */
14819 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETHIQ__SHIFT                            3
14820 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETHIQ__WIDTH                            1
14821 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETHIQ__MASK                   0x00000008U
14822 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETHIQ__READ(src) \
14823                     (((u_int32_t)(src)\
14824                     & 0x00000008U) >> 3)
14825 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETHIQ__WRITE(src) \
14826                     (((u_int32_t)(src)\
14827                     << 3) & 0x00000008U)
14828 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETHIQ__MODIFY(dst, src) \
14829                     (dst) = ((dst) &\
14830                     ~0x00000008U) | (((u_int32_t)(src) <<\
14831                     3) & 0x00000008U)
14832 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETHIQ__VERIFY(src) \
14833                     (!((((u_int32_t)(src)\
14834                     << 3) & ~0x00000008U)))
14835 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETHIQ__SET(dst) \
14836                     (dst) = ((dst) &\
14837                     ~0x00000008U) | ((u_int32_t)(1) << 3)
14838 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETHIQ__CLR(dst) \
14839                     (dst) = ((dst) &\
14840                     ~0x00000008U) | ((u_int32_t)(0) << 3)
14841
14842 /* macros for field PDOFFSETLOQ */
14843 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETLOQ__SHIFT                            4
14844 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETLOQ__WIDTH                            1
14845 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETLOQ__MASK                   0x00000010U
14846 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETLOQ__READ(src) \
14847                     (((u_int32_t)(src)\
14848                     & 0x00000010U) >> 4)
14849 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETLOQ__WRITE(src) \
14850                     (((u_int32_t)(src)\
14851                     << 4) & 0x00000010U)
14852 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETLOQ__MODIFY(dst, src) \
14853                     (dst) = ((dst) &\
14854                     ~0x00000010U) | (((u_int32_t)(src) <<\
14855                     4) & 0x00000010U)
14856 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETLOQ__VERIFY(src) \
14857                     (!((((u_int32_t)(src)\
14858                     << 4) & ~0x00000010U)))
14859 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETLOQ__SET(dst) \
14860                     (dst) = ((dst) &\
14861                     ~0x00000010U) | ((u_int32_t)(1) << 4)
14862 #define RADIO130NM_RXTXBB1_CH1__PDOFFSETLOQ__CLR(dst) \
14863                     (dst) = ((dst) &\
14864                     ~0x00000010U) | ((u_int32_t)(0) << 4)
14865
14866 /* macros for field PDRXTXBB */
14867 #define RADIO130NM_RXTXBB1_CH1__PDRXTXBB__SHIFT                               5
14868 #define RADIO130NM_RXTXBB1_CH1__PDRXTXBB__WIDTH                               1
14869 #define RADIO130NM_RXTXBB1_CH1__PDRXTXBB__MASK                      0x00000020U
14870 #define RADIO130NM_RXTXBB1_CH1__PDRXTXBB__READ(src) \
14871                     (((u_int32_t)(src)\
14872                     & 0x00000020U) >> 5)
14873 #define RADIO130NM_RXTXBB1_CH1__PDRXTXBB__WRITE(src) \
14874                     (((u_int32_t)(src)\
14875                     << 5) & 0x00000020U)
14876 #define RADIO130NM_RXTXBB1_CH1__PDRXTXBB__MODIFY(dst, src) \
14877                     (dst) = ((dst) &\
14878                     ~0x00000020U) | (((u_int32_t)(src) <<\
14879                     5) & 0x00000020U)
14880 #define RADIO130NM_RXTXBB1_CH1__PDRXTXBB__VERIFY(src) \
14881                     (!((((u_int32_t)(src)\
14882                     << 5) & ~0x00000020U)))
14883 #define RADIO130NM_RXTXBB1_CH1__PDRXTXBB__SET(dst) \
14884                     (dst) = ((dst) &\
14885                     ~0x00000020U) | ((u_int32_t)(1) << 5)
14886 #define RADIO130NM_RXTXBB1_CH1__PDRXTXBB__CLR(dst) \
14887                     (dst) = ((dst) &\
14888                     ~0x00000020U) | ((u_int32_t)(0) << 5)
14889
14890 /* macros for field PDI2V */
14891 #define RADIO130NM_RXTXBB1_CH1__PDI2V__SHIFT                                  6
14892 #define RADIO130NM_RXTXBB1_CH1__PDI2V__WIDTH                                  1
14893 #define RADIO130NM_RXTXBB1_CH1__PDI2V__MASK                         0x00000040U
14894 #define RADIO130NM_RXTXBB1_CH1__PDI2V__READ(src) \
14895                     (((u_int32_t)(src)\
14896                     & 0x00000040U) >> 6)
14897 #define RADIO130NM_RXTXBB1_CH1__PDI2V__WRITE(src) \
14898                     (((u_int32_t)(src)\
14899                     << 6) & 0x00000040U)
14900 #define RADIO130NM_RXTXBB1_CH1__PDI2V__MODIFY(dst, src) \
14901                     (dst) = ((dst) &\
14902                     ~0x00000040U) | (((u_int32_t)(src) <<\
14903                     6) & 0x00000040U)
14904 #define RADIO130NM_RXTXBB1_CH1__PDI2V__VERIFY(src) \
14905                     (!((((u_int32_t)(src)\
14906                     << 6) & ~0x00000040U)))
14907 #define RADIO130NM_RXTXBB1_CH1__PDI2V__SET(dst) \
14908                     (dst) = ((dst) &\
14909                     ~0x00000040U) | ((u_int32_t)(1) << 6)
14910 #define RADIO130NM_RXTXBB1_CH1__PDI2V__CLR(dst) \
14911                     (dst) = ((dst) &\
14912                     ~0x00000040U) | ((u_int32_t)(0) << 6)
14913
14914 /* macros for field PDV2I */
14915 #define RADIO130NM_RXTXBB1_CH1__PDV2I__SHIFT                                  7
14916 #define RADIO130NM_RXTXBB1_CH1__PDV2I__WIDTH                                  1
14917 #define RADIO130NM_RXTXBB1_CH1__PDV2I__MASK                         0x00000080U
14918 #define RADIO130NM_RXTXBB1_CH1__PDV2I__READ(src) \
14919                     (((u_int32_t)(src)\
14920                     & 0x00000080U) >> 7)
14921 #define RADIO130NM_RXTXBB1_CH1__PDV2I__WRITE(src) \
14922                     (((u_int32_t)(src)\
14923                     << 7) & 0x00000080U)
14924 #define RADIO130NM_RXTXBB1_CH1__PDV2I__MODIFY(dst, src) \
14925                     (dst) = ((dst) &\
14926                     ~0x00000080U) | (((u_int32_t)(src) <<\
14927                     7) & 0x00000080U)
14928 #define RADIO130NM_RXTXBB1_CH1__PDV2I__VERIFY(src) \
14929                     (!((((u_int32_t)(src)\
14930                     << 7) & ~0x00000080U)))
14931 #define RADIO130NM_RXTXBB1_CH1__PDV2I__SET(dst) \
14932                     (dst) = ((dst) &\
14933                     ~0x00000080U) | ((u_int32_t)(1) << 7)
14934 #define RADIO130NM_RXTXBB1_CH1__PDV2I__CLR(dst) \
14935                     (dst) = ((dst) &\
14936                     ~0x00000080U) | ((u_int32_t)(0) << 7)
14937
14938 /* macros for field PDDACINTERFACE */
14939 #define RADIO130NM_RXTXBB1_CH1__PDDACINTERFACE__SHIFT                         8
14940 #define RADIO130NM_RXTXBB1_CH1__PDDACINTERFACE__WIDTH                         1
14941 #define RADIO130NM_RXTXBB1_CH1__PDDACINTERFACE__MASK                0x00000100U
14942 #define RADIO130NM_RXTXBB1_CH1__PDDACINTERFACE__READ(src) \
14943                     (((u_int32_t)(src)\
14944                     & 0x00000100U) >> 8)
14945 #define RADIO130NM_RXTXBB1_CH1__PDDACINTERFACE__WRITE(src) \
14946                     (((u_int32_t)(src)\
14947                     << 8) & 0x00000100U)
14948 #define RADIO130NM_RXTXBB1_CH1__PDDACINTERFACE__MODIFY(dst, src) \
14949                     (dst) = ((dst) &\
14950                     ~0x00000100U) | (((u_int32_t)(src) <<\
14951                     8) & 0x00000100U)
14952 #define RADIO130NM_RXTXBB1_CH1__PDDACINTERFACE__VERIFY(src) \
14953                     (!((((u_int32_t)(src)\
14954                     << 8) & ~0x00000100U)))
14955 #define RADIO130NM_RXTXBB1_CH1__PDDACINTERFACE__SET(dst) \
14956                     (dst) = ((dst) &\
14957                     ~0x00000100U) | ((u_int32_t)(1) << 8)
14958 #define RADIO130NM_RXTXBB1_CH1__PDDACINTERFACE__CLR(dst) \
14959                     (dst) = ((dst) &\
14960                     ~0x00000100U) | ((u_int32_t)(0) << 8)
14961
14962 /* macros for field SEL_ATB */
14963 #define RADIO130NM_RXTXBB1_CH1__SEL_ATB__SHIFT                                9
14964 #define RADIO130NM_RXTXBB1_CH1__SEL_ATB__WIDTH                                8
14965 #define RADIO130NM_RXTXBB1_CH1__SEL_ATB__MASK                       0x0001fe00U
14966 #define RADIO130NM_RXTXBB1_CH1__SEL_ATB__READ(src) \
14967                     (((u_int32_t)(src)\
14968                     & 0x0001fe00U) >> 9)
14969 #define RADIO130NM_RXTXBB1_CH1__SEL_ATB__WRITE(src) \
14970                     (((u_int32_t)(src)\
14971                     << 9) & 0x0001fe00U)
14972 #define RADIO130NM_RXTXBB1_CH1__SEL_ATB__MODIFY(dst, src) \
14973                     (dst) = ((dst) &\
14974                     ~0x0001fe00U) | (((u_int32_t)(src) <<\
14975                     9) & 0x0001fe00U)
14976 #define RADIO130NM_RXTXBB1_CH1__SEL_ATB__VERIFY(src) \
14977                     (!((((u_int32_t)(src)\
14978                     << 9) & ~0x0001fe00U)))
14979
14980 /* macros for field FNOTCH */
14981 #define RADIO130NM_RXTXBB1_CH1__FNOTCH__SHIFT                                17
14982 #define RADIO130NM_RXTXBB1_CH1__FNOTCH__WIDTH                                 2
14983 #define RADIO130NM_RXTXBB1_CH1__FNOTCH__MASK                        0x00060000U
14984 #define RADIO130NM_RXTXBB1_CH1__FNOTCH__READ(src) \
14985                     (((u_int32_t)(src)\
14986                     & 0x00060000U) >> 17)
14987 #define RADIO130NM_RXTXBB1_CH1__FNOTCH__WRITE(src) \
14988                     (((u_int32_t)(src)\
14989                     << 17) & 0x00060000U)
14990 #define RADIO130NM_RXTXBB1_CH1__FNOTCH__MODIFY(dst, src) \
14991                     (dst) = ((dst) &\
14992                     ~0x00060000U) | (((u_int32_t)(src) <<\
14993                     17) & 0x00060000U)
14994 #define RADIO130NM_RXTXBB1_CH1__FNOTCH__VERIFY(src) \
14995                     (!((((u_int32_t)(src)\
14996                     << 17) & ~0x00060000U)))
14997
14998 /* macros for field SPARE */
14999 #define RADIO130NM_RXTXBB1_CH1__SPARE__SHIFT                                 19
15000 #define RADIO130NM_RXTXBB1_CH1__SPARE__WIDTH                                 13
15001 #define RADIO130NM_RXTXBB1_CH1__SPARE__MASK                         0xfff80000U
15002 #define RADIO130NM_RXTXBB1_CH1__SPARE__READ(src) \
15003                     (((u_int32_t)(src)\
15004                     & 0xfff80000U) >> 19)
15005 #define RADIO130NM_RXTXBB1_CH1__SPARE__WRITE(src) \
15006                     (((u_int32_t)(src)\
15007                     << 19) & 0xfff80000U)
15008 #define RADIO130NM_RXTXBB1_CH1__SPARE__MODIFY(dst, src) \
15009                     (dst) = ((dst) &\
15010                     ~0xfff80000U) | (((u_int32_t)(src) <<\
15011                     19) & 0xfff80000U)
15012 #define RADIO130NM_RXTXBB1_CH1__SPARE__VERIFY(src) \
15013                     (!((((u_int32_t)(src)\
15014                     << 19) & ~0xfff80000U)))
15015 #define RADIO130NM_RXTXBB1_CH1__TYPE                                  u_int32_t
15016 #define RADIO130NM_RXTXBB1_CH1__READ                                0xffffffffU
15017 #define RADIO130NM_RXTXBB1_CH1__WRITE                               0xffffffffU
15018
15019 #endif /* __RADIO130NM_RXTXBB1_CH1_MACRO__ */
15020
15021
15022 /* macros for merlin2_0_radio_reg_map.RXTXBB1_CH1 */
15023 #define INST_MERLIN2_0_RADIO_REG_MAP__RXTXBB1_CH1__NUM                        1
15024
15025 /* macros for BlueprintGlobalNameSpace::RADIO130NM_RXTXBB2_CH1 */
15026 #ifndef __RADIO130NM_RXTXBB2_CH1_MACRO__
15027 #define __RADIO130NM_RXTXBB2_CH1_MACRO__
15028
15029 /* macros for field PATH_OVERRIDE */
15030 #define RADIO130NM_RXTXBB2_CH1__PATH_OVERRIDE__SHIFT                          0
15031 #define RADIO130NM_RXTXBB2_CH1__PATH_OVERRIDE__WIDTH                          1
15032 #define RADIO130NM_RXTXBB2_CH1__PATH_OVERRIDE__MASK                 0x00000001U
15033 #define RADIO130NM_RXTXBB2_CH1__PATH_OVERRIDE__READ(src) \
15034                     (u_int32_t)(src)\
15035                     & 0x00000001U
15036 #define RADIO130NM_RXTXBB2_CH1__PATH_OVERRIDE__WRITE(src) \
15037                     ((u_int32_t)(src)\
15038                     & 0x00000001U)
15039 #define RADIO130NM_RXTXBB2_CH1__PATH_OVERRIDE__MODIFY(dst, src) \
15040                     (dst) = ((dst) &\
15041                     ~0x00000001U) | ((u_int32_t)(src) &\
15042                     0x00000001U)
15043 #define RADIO130NM_RXTXBB2_CH1__PATH_OVERRIDE__VERIFY(src) \
15044                     (!(((u_int32_t)(src)\
15045                     & ~0x00000001U)))
15046 #define RADIO130NM_RXTXBB2_CH1__PATH_OVERRIDE__SET(dst) \
15047                     (dst) = ((dst) &\
15048                     ~0x00000001U) | (u_int32_t)(1)
15049 #define RADIO130NM_RXTXBB2_CH1__PATH_OVERRIDE__CLR(dst) \
15050                     (dst) = ((dst) &\
15051                     ~0x00000001U) | (u_int32_t)(0)
15052
15053 /* macros for field PATH1LOQ_EN */
15054 #define RADIO130NM_RXTXBB2_CH1__PATH1LOQ_EN__SHIFT                            1
15055 #define RADIO130NM_RXTXBB2_CH1__PATH1LOQ_EN__WIDTH                            1
15056 #define RADIO130NM_RXTXBB2_CH1__PATH1LOQ_EN__MASK                   0x00000002U
15057 #define RADIO130NM_RXTXBB2_CH1__PATH1LOQ_EN__READ(src) \
15058                     (((u_int32_t)(src)\
15059                     & 0x00000002U) >> 1)
15060 #define RADIO130NM_RXTXBB2_CH1__PATH1LOQ_EN__WRITE(src) \
15061                     (((u_int32_t)(src)\
15062                     << 1) & 0x00000002U)
15063 #define RADIO130NM_RXTXBB2_CH1__PATH1LOQ_EN__MODIFY(dst, src) \
15064                     (dst) = ((dst) &\
15065                     ~0x00000002U) | (((u_int32_t)(src) <<\
15066                     1) & 0x00000002U)
15067 #define RADIO130NM_RXTXBB2_CH1__PATH1LOQ_EN__VERIFY(src) \
15068                     (!((((u_int32_t)(src)\
15069                     << 1) & ~0x00000002U)))
15070 #define RADIO130NM_RXTXBB2_CH1__PATH1LOQ_EN__SET(dst) \
15071                     (dst) = ((dst) &\
15072                     ~0x00000002U) | ((u_int32_t)(1) << 1)
15073 #define RADIO130NM_RXTXBB2_CH1__PATH1LOQ_EN__CLR(dst) \
15074                     (dst) = ((dst) &\
15075                     ~0x00000002U) | ((u_int32_t)(0) << 1)
15076
15077 /* macros for field PATH2LOQ_EN */
15078 #define RADIO130NM_RXTXBB2_CH1__PATH2LOQ_EN__SHIFT                            2
15079 #define RADIO130NM_RXTXBB2_CH1__PATH2LOQ_EN__WIDTH                            1
15080 #define RADIO130NM_RXTXBB2_CH1__PATH2LOQ_EN__MASK                   0x00000004U
15081 #define RADIO130NM_RXTXBB2_CH1__PATH2LOQ_EN__READ(src) \
15082                     (((u_int32_t)(src)\
15083                     & 0x00000004U) >> 2)
15084 #define RADIO130NM_RXTXBB2_CH1__PATH2LOQ_EN__WRITE(src) \
15085                     (((u_int32_t)(src)\
15086                     << 2) & 0x00000004U)
15087 #define RADIO130NM_RXTXBB2_CH1__PATH2LOQ_EN__MODIFY(dst, src) \
15088                     (dst) = ((dst) &\
15089                     ~0x00000004U) | (((u_int32_t)(src) <<\
15090                     2) & 0x00000004U)
15091 #define RADIO130NM_RXTXBB2_CH1__PATH2LOQ_EN__VERIFY(src) \
15092                     (!((((u_int32_t)(src)\
15093                     << 2) & ~0x00000004U)))
15094 #define RADIO130NM_RXTXBB2_CH1__PATH2LOQ_EN__SET(dst) \
15095                     (dst) = ((dst) &\
15096                     ~0x00000004U) | ((u_int32_t)(1) << 2)
15097 #define RADIO130NM_RXTXBB2_CH1__PATH2LOQ_EN__CLR(dst) \
15098                     (dst) = ((dst) &\
15099                     ~0x00000004U) | ((u_int32_t)(0) << 2)
15100
15101 /* macros for field PATH3LOQ_EN */
15102 #define RADIO130NM_RXTXBB2_CH1__PATH3LOQ_EN__SHIFT                            3
15103 #define RADIO130NM_RXTXBB2_CH1__PATH3LOQ_EN__WIDTH                            1
15104 #define RADIO130NM_RXTXBB2_CH1__PATH3LOQ_EN__MASK                   0x00000008U
15105 #define RADIO130NM_RXTXBB2_CH1__PATH3LOQ_EN__READ(src) \
15106                     (((u_int32_t)(src)\
15107                     & 0x00000008U) >> 3)
15108 #define RADIO130NM_RXTXBB2_CH1__PATH3LOQ_EN__WRITE(src) \
15109                     (((u_int32_t)(src)\
15110                     << 3) & 0x00000008U)
15111 #define RADIO130NM_RXTXBB2_CH1__PATH3LOQ_EN__MODIFY(dst, src) \
15112                     (dst) = ((dst) &\
15113                     ~0x00000008U) | (((u_int32_t)(src) <<\
15114                     3) & 0x00000008U)
15115 #define RADIO130NM_RXTXBB2_CH1__PATH3LOQ_EN__VERIFY(src) \
15116                     (!((((u_int32_t)(src)\
15117                     << 3) & ~0x00000008U)))
15118 #define RADIO130NM_RXTXBB2_CH1__PATH3LOQ_EN__SET(dst) \
15119                     (dst) = ((dst) &\
15120                     ~0x00000008U) | ((u_int32_t)(1) << 3)
15121 #define RADIO130NM_RXTXBB2_CH1__PATH3LOQ_EN__CLR(dst) \
15122                     (dst) = ((dst) &\
15123                     ~0x00000008U) | ((u_int32_t)(0) << 3)
15124
15125 /* macros for field PATH1HIQ_EN */
15126 #define RADIO130NM_RXTXBB2_CH1__PATH1HIQ_EN__SHIFT                            4
15127 #define RADIO130NM_RXTXBB2_CH1__PATH1HIQ_EN__WIDTH                            1
15128 #define RADIO130NM_RXTXBB2_CH1__PATH1HIQ_EN__MASK                   0x00000010U
15129 #define RADIO130NM_RXTXBB2_CH1__PATH1HIQ_EN__READ(src) \
15130                     (((u_int32_t)(src)\
15131                     & 0x00000010U) >> 4)
15132 #define RADIO130NM_RXTXBB2_CH1__PATH1HIQ_EN__WRITE(src) \
15133                     (((u_int32_t)(src)\
15134                     << 4) & 0x00000010U)
15135 #define RADIO130NM_RXTXBB2_CH1__PATH1HIQ_EN__MODIFY(dst, src) \
15136                     (dst) = ((dst) &\
15137                     ~0x00000010U) | (((u_int32_t)(src) <<\
15138                     4) & 0x00000010U)
15139 #define RADIO130NM_RXTXBB2_CH1__PATH1HIQ_EN__VERIFY(src) \
15140                     (!((((u_int32_t)(src)\
15141                     << 4) & ~0x00000010U)))
15142 #define RADIO130NM_RXTXBB2_CH1__PATH1HIQ_EN__SET(dst) \
15143                     (dst) = ((dst) &\
15144                     ~0x00000010U) | ((u_int32_t)(1) << 4)
15145 #define RADIO130NM_RXTXBB2_CH1__PATH1HIQ_EN__CLR(dst) \
15146                     (dst) = ((dst) &\
15147                     ~0x00000010U) | ((u_int32_t)(0) << 4)
15148
15149 /* macros for field PATH2HIQ_EN */
15150 #define RADIO130NM_RXTXBB2_CH1__PATH2HIQ_EN__SHIFT                            5
15151 #define RADIO130NM_RXTXBB2_CH1__PATH2HIQ_EN__WIDTH                            1
15152 #define RADIO130NM_RXTXBB2_CH1__PATH2HIQ_EN__MASK                   0x00000020U
15153 #define RADIO130NM_RXTXBB2_CH1__PATH2HIQ_EN__READ(src) \
15154                     (((u_int32_t)(src)\
15155                     & 0x00000020U) >> 5)
15156 #define RADIO130NM_RXTXBB2_CH1__PATH2HIQ_EN__WRITE(src) \
15157                     (((u_int32_t)(src)\
15158                     << 5) & 0x00000020U)
15159 #define RADIO130NM_RXTXBB2_CH1__PATH2HIQ_EN__MODIFY(dst, src) \
15160                     (dst) = ((dst) &\
15161                     ~0x00000020U) | (((u_int32_t)(src) <<\
15162                     5) & 0x00000020U)
15163 #define RADIO130NM_RXTXBB2_CH1__PATH2HIQ_EN__VERIFY(src) \
15164                     (!((((u_int32_t)(src)\
15165                     << 5) & ~0x00000020U)))
15166 #define RADIO130NM_RXTXBB2_CH1__PATH2HIQ_EN__SET(dst) \
15167                     (dst) = ((dst) &\
15168                     ~0x00000020U) | ((u_int32_t)(1) << 5)
15169 #define RADIO130NM_RXTXBB2_CH1__PATH2HIQ_EN__CLR(dst) \
15170                     (dst) = ((dst) &\
15171                     ~0x00000020U) | ((u_int32_t)(0) << 5)
15172
15173 /* macros for field FILTERDOUBLEBW */
15174 #define RADIO130NM_RXTXBB2_CH1__FILTERDOUBLEBW__SHIFT                         6
15175 #define RADIO130NM_RXTXBB2_CH1__FILTERDOUBLEBW__WIDTH                         1
15176 #define RADIO130NM_RXTXBB2_CH1__FILTERDOUBLEBW__MASK                0x00000040U
15177 #define RADIO130NM_RXTXBB2_CH1__FILTERDOUBLEBW__READ(src) \
15178                     (((u_int32_t)(src)\
15179                     & 0x00000040U) >> 6)
15180 #define RADIO130NM_RXTXBB2_CH1__FILTERDOUBLEBW__WRITE(src) \
15181                     (((u_int32_t)(src)\
15182                     << 6) & 0x00000040U)
15183 #define RADIO130NM_RXTXBB2_CH1__FILTERDOUBLEBW__MODIFY(dst, src) \
15184                     (dst) = ((dst) &\
15185                     ~0x00000040U) | (((u_int32_t)(src) <<\
15186                     6) & 0x00000040U)
15187 #define RADIO130NM_RXTXBB2_CH1__FILTERDOUBLEBW__VERIFY(src) \
15188                     (!((((u_int32_t)(src)\
15189                     << 6) & ~0x00000040U)))
15190 #define RADIO130NM_RXTXBB2_CH1__FILTERDOUBLEBW__SET(dst) \
15191                     (dst) = ((dst) &\
15192                     ~0x00000040U) | ((u_int32_t)(1) << 6)
15193 #define RADIO130NM_RXTXBB2_CH1__FILTERDOUBLEBW__CLR(dst) \
15194                     (dst) = ((dst) &\
15195                     ~0x00000040U) | ((u_int32_t)(0) << 6)
15196
15197 /* macros for field LOCALFILTERTUNING */
15198 #define RADIO130NM_RXTXBB2_CH1__LOCALFILTERTUNING__SHIFT                      7
15199 #define RADIO130NM_RXTXBB2_CH1__LOCALFILTERTUNING__WIDTH                      1
15200 #define RADIO130NM_RXTXBB2_CH1__LOCALFILTERTUNING__MASK             0x00000080U
15201 #define RADIO130NM_RXTXBB2_CH1__LOCALFILTERTUNING__READ(src) \
15202                     (((u_int32_t)(src)\
15203                     & 0x00000080U) >> 7)
15204 #define RADIO130NM_RXTXBB2_CH1__LOCALFILTERTUNING__WRITE(src) \
15205                     (((u_int32_t)(src)\
15206                     << 7) & 0x00000080U)
15207 #define RADIO130NM_RXTXBB2_CH1__LOCALFILTERTUNING__MODIFY(dst, src) \
15208                     (dst) = ((dst) &\
15209                     ~0x00000080U) | (((u_int32_t)(src) <<\
15210                     7) & 0x00000080U)
15211 #define RADIO130NM_RXTXBB2_CH1__LOCALFILTERTUNING__VERIFY(src) \
15212                     (!((((u_int32_t)(src)\
15213                     << 7) & ~0x00000080U)))
15214 #define RADIO130NM_RXTXBB2_CH1__LOCALFILTERTUNING__SET(dst) \
15215                     (dst) = ((dst) &\
15216                     ~0x00000080U) | ((u_int32_t)(1) << 7)
15217 #define RADIO130NM_RXTXBB2_CH1__LOCALFILTERTUNING__CLR(dst) \
15218                     (dst) = ((dst) &\
15219                     ~0x00000080U) | ((u_int32_t)(0) << 7)
15220
15221 /* macros for field FILTERFC */
15222 #define RADIO130NM_RXTXBB2_CH1__FILTERFC__SHIFT                               8
15223 #define RADIO130NM_RXTXBB2_CH1__FILTERFC__WIDTH                               5
15224 #define RADIO130NM_RXTXBB2_CH1__FILTERFC__MASK                      0x00001f00U
15225 #define RADIO130NM_RXTXBB2_CH1__FILTERFC__READ(src) \
15226                     (((u_int32_t)(src)\
15227                     & 0x00001f00U) >> 8)
15228 #define RADIO130NM_RXTXBB2_CH1__FILTERFC__WRITE(src) \
15229                     (((u_int32_t)(src)\
15230                     << 8) & 0x00001f00U)
15231 #define RADIO130NM_RXTXBB2_CH1__FILTERFC__MODIFY(dst, src) \
15232                     (dst) = ((dst) &\
15233                     ~0x00001f00U) | (((u_int32_t)(src) <<\
15234                     8) & 0x00001f00U)
15235 #define RADIO130NM_RXTXBB2_CH1__FILTERFC__VERIFY(src) \
15236                     (!((((u_int32_t)(src)\
15237                     << 8) & ~0x00001f00U)))
15238
15239 /* macros for field CMSEL */
15240 #define RADIO130NM_RXTXBB2_CH1__CMSEL__SHIFT                                 13
15241 #define RADIO130NM_RXTXBB2_CH1__CMSEL__WIDTH                                  2
15242 #define RADIO130NM_RXTXBB2_CH1__CMSEL__MASK                         0x00006000U
15243 #define RADIO130NM_RXTXBB2_CH1__CMSEL__READ(src) \
15244                     (((u_int32_t)(src)\
15245                     & 0x00006000U) >> 13)
15246 #define RADIO130NM_RXTXBB2_CH1__CMSEL__WRITE(src) \
15247                     (((u_int32_t)(src)\
15248                     << 13) & 0x00006000U)
15249 #define RADIO130NM_RXTXBB2_CH1__CMSEL__MODIFY(dst, src) \
15250                     (dst) = ((dst) &\
15251                     ~0x00006000U) | (((u_int32_t)(src) <<\
15252                     13) & 0x00006000U)
15253 #define RADIO130NM_RXTXBB2_CH1__CMSEL__VERIFY(src) \
15254                     (!((((u_int32_t)(src)\
15255                     << 13) & ~0x00006000U)))
15256
15257 /* macros for field SEL_I2V_TEST */
15258 #define RADIO130NM_RXTXBB2_CH1__SEL_I2V_TEST__SHIFT                          15
15259 #define RADIO130NM_RXTXBB2_CH1__SEL_I2V_TEST__WIDTH                           1
15260 #define RADIO130NM_RXTXBB2_CH1__SEL_I2V_TEST__MASK                  0x00008000U
15261 #define RADIO130NM_RXTXBB2_CH1__SEL_I2V_TEST__READ(src) \
15262                     (((u_int32_t)(src)\
15263                     & 0x00008000U) >> 15)
15264 #define RADIO130NM_RXTXBB2_CH1__SEL_I2V_TEST__WRITE(src) \
15265                     (((u_int32_t)(src)\
15266                     << 15) & 0x00008000U)
15267 #define RADIO130NM_RXTXBB2_CH1__SEL_I2V_TEST__MODIFY(dst, src) \
15268                     (dst) = ((dst) &\
15269                     ~0x00008000U) | (((u_int32_t)(src) <<\
15270                     15) & 0x00008000U)
15271 #define RADIO130NM_RXTXBB2_CH1__SEL_I2V_TEST__VERIFY(src) \
15272                     (!((((u_int32_t)(src)\
15273                     << 15) & ~0x00008000U)))
15274 #define RADIO130NM_RXTXBB2_CH1__SEL_I2V_TEST__SET(dst) \
15275                     (dst) = ((dst) &\
15276                     ~0x00008000U) | ((u_int32_t)(1) << 15)
15277 #define RADIO130NM_RXTXBB2_CH1__SEL_I2V_TEST__CLR(dst) \
15278                     (dst) = ((dst) &\
15279                     ~0x00008000U) | ((u_int32_t)(0) << 15)
15280
15281 /* macros for field SEL_HIQ_TEST */
15282 #define RADIO130NM_RXTXBB2_CH1__SEL_HIQ_TEST__SHIFT                          16
15283 #define RADIO130NM_RXTXBB2_CH1__SEL_HIQ_TEST__WIDTH                           1
15284 #define RADIO130NM_RXTXBB2_CH1__SEL_HIQ_TEST__MASK                  0x00010000U
15285 #define RADIO130NM_RXTXBB2_CH1__SEL_HIQ_TEST__READ(src) \
15286                     (((u_int32_t)(src)\
15287                     & 0x00010000U) >> 16)
15288 #define RADIO130NM_RXTXBB2_CH1__SEL_HIQ_TEST__WRITE(src) \
15289                     (((u_int32_t)(src)\
15290                     << 16) & 0x00010000U)
15291 #define RADIO130NM_RXTXBB2_CH1__SEL_HIQ_TEST__MODIFY(dst, src) \
15292                     (dst) = ((dst) &\
15293                     ~0x00010000U) | (((u_int32_t)(src) <<\
15294                     16) & 0x00010000U)
15295 #define RADIO130NM_RXTXBB2_CH1__SEL_HIQ_TEST__VERIFY(src) \
15296                     (!((((u_int32_t)(src)\
15297                     << 16) & ~0x00010000U)))
15298 #define RADIO130NM_RXTXBB2_CH1__SEL_HIQ_TEST__SET(dst) \
15299                     (dst) = ((dst) &\
15300                     ~0x00010000U) | ((u_int32_t)(1) << 16)
15301 #define RADIO130NM_RXTXBB2_CH1__SEL_HIQ_TEST__CLR(dst) \
15302                     (dst) = ((dst) &\
15303                     ~0x00010000U) | ((u_int32_t)(0) << 16)
15304
15305 /* macros for field SEL_LOQ_TEST */
15306 #define RADIO130NM_RXTXBB2_CH1__SEL_LOQ_TEST__SHIFT                          17
15307 #define RADIO130NM_RXTXBB2_CH1__SEL_LOQ_TEST__WIDTH                           1
15308 #define RADIO130NM_RXTXBB2_CH1__SEL_LOQ_TEST__MASK                  0x00020000U
15309 #define RADIO130NM_RXTXBB2_CH1__SEL_LOQ_TEST__READ(src) \
15310                     (((u_int32_t)(src)\
15311                     & 0x00020000U) >> 17)
15312 #define RADIO130NM_RXTXBB2_CH1__SEL_LOQ_TEST__WRITE(src) \
15313                     (((u_int32_t)(src)\
15314                     << 17) & 0x00020000U)
15315 #define RADIO130NM_RXTXBB2_CH1__SEL_LOQ_TEST__MODIFY(dst, src) \
15316                     (dst) = ((dst) &\
15317                     ~0x00020000U) | (((u_int32_t)(src) <<\
15318                     17) & 0x00020000U)
15319 #define RADIO130NM_RXTXBB2_CH1__SEL_LOQ_TEST__VERIFY(src) \
15320                     (!((((u_int32_t)(src)\
15321                     << 17) & ~0x00020000U)))
15322 #define RADIO130NM_RXTXBB2_CH1__SEL_LOQ_TEST__SET(dst) \
15323                     (dst) = ((dst) &\
15324                     ~0x00020000U) | ((u_int32_t)(1) << 17)
15325 #define RADIO130NM_RXTXBB2_CH1__SEL_LOQ_TEST__CLR(dst) \
15326                     (dst) = ((dst) &\
15327                     ~0x00020000U) | ((u_int32_t)(0) << 17)
15328
15329 /* macros for field SEL_DAC_TEST */
15330 #define RADIO130NM_RXTXBB2_CH1__SEL_DAC_TEST__SHIFT                          18
15331 #define RADIO130NM_RXTXBB2_CH1__SEL_DAC_TEST__WIDTH                           1
15332 #define RADIO130NM_RXTXBB2_CH1__SEL_DAC_TEST__MASK                  0x00040000U
15333 #define RADIO130NM_RXTXBB2_CH1__SEL_DAC_TEST__READ(src) \
15334                     (((u_int32_t)(src)\
15335                     & 0x00040000U) >> 18)
15336 #define RADIO130NM_RXTXBB2_CH1__SEL_DAC_TEST__WRITE(src) \
15337                     (((u_int32_t)(src)\
15338                     << 18) & 0x00040000U)
15339 #define RADIO130NM_RXTXBB2_CH1__SEL_DAC_TEST__MODIFY(dst, src) \
15340                     (dst) = ((dst) &\
15341                     ~0x00040000U) | (((u_int32_t)(src) <<\
15342                     18) & 0x00040000U)
15343 #define RADIO130NM_RXTXBB2_CH1__SEL_DAC_TEST__VERIFY(src) \
15344                     (!((((u_int32_t)(src)\
15345                     << 18) & ~0x00040000U)))
15346 #define RADIO130NM_RXTXBB2_CH1__SEL_DAC_TEST__SET(dst) \
15347                     (dst) = ((dst) &\
15348                     ~0x00040000U) | ((u_int32_t)(1) << 18)
15349 #define RADIO130NM_RXTXBB2_CH1__SEL_DAC_TEST__CLR(dst) \
15350                     (dst) = ((dst) &\
15351                     ~0x00040000U) | ((u_int32_t)(0) << 18)
15352
15353 /* macros for field SELBUFFER */
15354 #define RADIO130NM_RXTXBB2_CH1__SELBUFFER__SHIFT                             19
15355 #define RADIO130NM_RXTXBB2_CH1__SELBUFFER__WIDTH                              1
15356 #define RADIO130NM_RXTXBB2_CH1__SELBUFFER__MASK                     0x00080000U
15357 #define RADIO130NM_RXTXBB2_CH1__SELBUFFER__READ(src) \
15358                     (((u_int32_t)(src)\
15359                     & 0x00080000U) >> 19)
15360 #define RADIO130NM_RXTXBB2_CH1__SELBUFFER__WRITE(src) \
15361                     (((u_int32_t)(src)\
15362                     << 19) & 0x00080000U)
15363 #define RADIO130NM_RXTXBB2_CH1__SELBUFFER__MODIFY(dst, src) \
15364                     (dst) = ((dst) &\
15365                     ~0x00080000U) | (((u_int32_t)(src) <<\
15366                     19) & 0x00080000U)
15367 #define RADIO130NM_RXTXBB2_CH1__SELBUFFER__VERIFY(src) \
15368                     (!((((u_int32_t)(src)\
15369                     << 19) & ~0x00080000U)))
15370 #define RADIO130NM_RXTXBB2_CH1__SELBUFFER__SET(dst) \
15371                     (dst) = ((dst) &\
15372                     ~0x00080000U) | ((u_int32_t)(1) << 19)
15373 #define RADIO130NM_RXTXBB2_CH1__SELBUFFER__CLR(dst) \
15374                     (dst) = ((dst) &\
15375                     ~0x00080000U) | ((u_int32_t)(0) << 19)
15376
15377 /* macros for field SHORTBUFFER */
15378 #define RADIO130NM_RXTXBB2_CH1__SHORTBUFFER__SHIFT                           20
15379 #define RADIO130NM_RXTXBB2_CH1__SHORTBUFFER__WIDTH                            1
15380 #define RADIO130NM_RXTXBB2_CH1__SHORTBUFFER__MASK                   0x00100000U
15381 #define RADIO130NM_RXTXBB2_CH1__SHORTBUFFER__READ(src) \
15382                     (((u_int32_t)(src)\
15383                     & 0x00100000U) >> 20)
15384 #define RADIO130NM_RXTXBB2_CH1__SHORTBUFFER__WRITE(src) \
15385                     (((u_int32_t)(src)\
15386                     << 20) & 0x00100000U)
15387 #define RADIO130NM_RXTXBB2_CH1__SHORTBUFFER__MODIFY(dst, src) \
15388                     (dst) = ((dst) &\
15389                     ~0x00100000U) | (((u_int32_t)(src) <<\
15390                     20) & 0x00100000U)
15391 #define RADIO130NM_RXTXBB2_CH1__SHORTBUFFER__VERIFY(src) \
15392                     (!((((u_int32_t)(src)\
15393                     << 20) & ~0x00100000U)))
15394 #define RADIO130NM_RXTXBB2_CH1__SHORTBUFFER__SET(dst) \
15395                     (dst) = ((dst) &\
15396                     ~0x00100000U) | ((u_int32_t)(1) << 20)
15397 #define RADIO130NM_RXTXBB2_CH1__SHORTBUFFER__CLR(dst) \
15398                     (dst) = ((dst) &\
15399                     ~0x00100000U) | ((u_int32_t)(0) << 20)
15400
15401 /* macros for field SPARE */
15402 #define RADIO130NM_RXTXBB2_CH1__SPARE__SHIFT                                 21
15403 #define RADIO130NM_RXTXBB2_CH1__SPARE__WIDTH                                  2
15404 #define RADIO130NM_RXTXBB2_CH1__SPARE__MASK                         0x00600000U
15405 #define RADIO130NM_RXTXBB2_CH1__SPARE__READ(src) \
15406                     (((u_int32_t)(src)\
15407                     & 0x00600000U) >> 21)
15408 #define RADIO130NM_RXTXBB2_CH1__SPARE__WRITE(src) \
15409                     (((u_int32_t)(src)\
15410                     << 21) & 0x00600000U)
15411 #define RADIO130NM_RXTXBB2_CH1__SPARE__MODIFY(dst, src) \
15412                     (dst) = ((dst) &\
15413                     ~0x00600000U) | (((u_int32_t)(src) <<\
15414                     21) & 0x00600000U)
15415 #define RADIO130NM_RXTXBB2_CH1__SPARE__VERIFY(src) \
15416                     (!((((u_int32_t)(src)\
15417                     << 21) & ~0x00600000U)))
15418
15419 /* macros for field IBN_37P5_OSI2V_CTRL */
15420 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSI2V_CTRL__SHIFT                   23
15421 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSI2V_CTRL__WIDTH                    3
15422 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSI2V_CTRL__MASK           0x03800000U
15423 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSI2V_CTRL__READ(src) \
15424                     (((u_int32_t)(src)\
15425                     & 0x03800000U) >> 23)
15426 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSI2V_CTRL__WRITE(src) \
15427                     (((u_int32_t)(src)\
15428                     << 23) & 0x03800000U)
15429 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSI2V_CTRL__MODIFY(dst, src) \
15430                     (dst) = ((dst) &\
15431                     ~0x03800000U) | (((u_int32_t)(src) <<\
15432                     23) & 0x03800000U)
15433 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSI2V_CTRL__VERIFY(src) \
15434                     (!((((u_int32_t)(src)\
15435                     << 23) & ~0x03800000U)))
15436
15437 /* macros for field IBN_37P5_OSLO_CTRL */
15438 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSLO_CTRL__SHIFT                    26
15439 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSLO_CTRL__WIDTH                     3
15440 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSLO_CTRL__MASK            0x1c000000U
15441 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSLO_CTRL__READ(src) \
15442                     (((u_int32_t)(src)\
15443                     & 0x1c000000U) >> 26)
15444 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSLO_CTRL__WRITE(src) \
15445                     (((u_int32_t)(src)\
15446                     << 26) & 0x1c000000U)
15447 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSLO_CTRL__MODIFY(dst, src) \
15448                     (dst) = ((dst) &\
15449                     ~0x1c000000U) | (((u_int32_t)(src) <<\
15450                     26) & 0x1c000000U)
15451 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSLO_CTRL__VERIFY(src) \
15452                     (!((((u_int32_t)(src)\
15453                     << 26) & ~0x1c000000U)))
15454
15455 /* macros for field IBN_37P5_OSHI_CTRL */
15456 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSHI_CTRL__SHIFT                    29
15457 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSHI_CTRL__WIDTH                     3
15458 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSHI_CTRL__MASK            0xe0000000U
15459 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSHI_CTRL__READ(src) \
15460                     (((u_int32_t)(src)\
15461                     & 0xe0000000U) >> 29)
15462 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSHI_CTRL__WRITE(src) \
15463                     (((u_int32_t)(src)\
15464                     << 29) & 0xe0000000U)
15465 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSHI_CTRL__MODIFY(dst, src) \
15466                     (dst) = ((dst) &\
15467                     ~0xe0000000U) | (((u_int32_t)(src) <<\
15468                     29) & 0xe0000000U)
15469 #define RADIO130NM_RXTXBB2_CH1__IBN_37P5_OSHI_CTRL__VERIFY(src) \
15470                     (!((((u_int32_t)(src)\
15471                     << 29) & ~0xe0000000U)))
15472 #define RADIO130NM_RXTXBB2_CH1__TYPE                                  u_int32_t
15473 #define RADIO130NM_RXTXBB2_CH1__READ                                0xffffffffU
15474 #define RADIO130NM_RXTXBB2_CH1__WRITE                               0xffffffffU
15475
15476 #endif /* __RADIO130NM_RXTXBB2_CH1_MACRO__ */
15477
15478
15479 /* macros for merlin2_0_radio_reg_map.RXTXBB2_CH1 */
15480 #define INST_MERLIN2_0_RADIO_REG_MAP__RXTXBB2_CH1__NUM                        1
15481
15482 /* macros for BlueprintGlobalNameSpace::RADIO130NM_RXTXBB3_CH1 */
15483 #ifndef __RADIO130NM_RXTXBB3_CH1_MACRO__
15484 #define __RADIO130NM_RXTXBB3_CH1_MACRO__
15485
15486 /* macros for field IBN_100U_TEST_CTRL */
15487 #define RADIO130NM_RXTXBB3_CH1__IBN_100U_TEST_CTRL__SHIFT                     0
15488 #define RADIO130NM_RXTXBB3_CH1__IBN_100U_TEST_CTRL__WIDTH                     3
15489 #define RADIO130NM_RXTXBB3_CH1__IBN_100U_TEST_CTRL__MASK            0x00000007U
15490 #define RADIO130NM_RXTXBB3_CH1__IBN_100U_TEST_CTRL__READ(src) \
15491                     (u_int32_t)(src)\
15492                     & 0x00000007U
15493 #define RADIO130NM_RXTXBB3_CH1__IBN_100U_TEST_CTRL__WRITE(src) \
15494                     ((u_int32_t)(src)\
15495                     & 0x00000007U)
15496 #define RADIO130NM_RXTXBB3_CH1__IBN_100U_TEST_CTRL__MODIFY(dst, src) \
15497                     (dst) = ((dst) &\
15498                     ~0x00000007U) | ((u_int32_t)(src) &\
15499                     0x00000007U)
15500 #define RADIO130NM_RXTXBB3_CH1__IBN_100U_TEST_CTRL__VERIFY(src) \
15501                     (!(((u_int32_t)(src)\
15502                     & ~0x00000007U)))
15503
15504 /* macros for field IBRN_12P5_CM_CTRL */
15505 #define RADIO130NM_RXTXBB3_CH1__IBRN_12P5_CM_CTRL__SHIFT                      3
15506 #define RADIO130NM_RXTXBB3_CH1__IBRN_12P5_CM_CTRL__WIDTH                      3
15507 #define RADIO130NM_RXTXBB3_CH1__IBRN_12P5_CM_CTRL__MASK             0x00000038U
15508 #define RADIO130NM_RXTXBB3_CH1__IBRN_12P5_CM_CTRL__READ(src) \
15509                     (((u_int32_t)(src)\
15510                     & 0x00000038U) >> 3)
15511 #define RADIO130NM_RXTXBB3_CH1__IBRN_12P5_CM_CTRL__WRITE(src) \
15512                     (((u_int32_t)(src)\
15513                     << 3) & 0x00000038U)
15514 #define RADIO130NM_RXTXBB3_CH1__IBRN_12P5_CM_CTRL__MODIFY(dst, src) \
15515                     (dst) = ((dst) &\
15516                     ~0x00000038U) | (((u_int32_t)(src) <<\
15517                     3) & 0x00000038U)
15518 #define RADIO130NM_RXTXBB3_CH1__IBRN_12P5_CM_CTRL__VERIFY(src) \
15519                     (!((((u_int32_t)(src)\
15520                     << 3) & ~0x00000038U)))
15521
15522 /* macros for field IBN_25U_LO2_CTRL */
15523 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_LO2_CTRL__SHIFT                       6
15524 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_LO2_CTRL__WIDTH                       3
15525 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_LO2_CTRL__MASK              0x000001c0U
15526 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_LO2_CTRL__READ(src) \
15527                     (((u_int32_t)(src)\
15528                     & 0x000001c0U) >> 6)
15529 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_LO2_CTRL__WRITE(src) \
15530                     (((u_int32_t)(src)\
15531                     << 6) & 0x000001c0U)
15532 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_LO2_CTRL__MODIFY(dst, src) \
15533                     (dst) = ((dst) &\
15534                     ~0x000001c0U) | (((u_int32_t)(src) <<\
15535                     6) & 0x000001c0U)
15536 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_LO2_CTRL__VERIFY(src) \
15537                     (!((((u_int32_t)(src)\
15538                     << 6) & ~0x000001c0U)))
15539
15540 /* macros for field IBN_25U_LO1_CTRL */
15541 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_LO1_CTRL__SHIFT                       9
15542 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_LO1_CTRL__WIDTH                       3
15543 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_LO1_CTRL__MASK              0x00000e00U
15544 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_LO1_CTRL__READ(src) \
15545                     (((u_int32_t)(src)\
15546                     & 0x00000e00U) >> 9)
15547 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_LO1_CTRL__WRITE(src) \
15548                     (((u_int32_t)(src)\
15549                     << 9) & 0x00000e00U)
15550 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_LO1_CTRL__MODIFY(dst, src) \
15551                     (dst) = ((dst) &\
15552                     ~0x00000e00U) | (((u_int32_t)(src) <<\
15553                     9) & 0x00000e00U)
15554 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_LO1_CTRL__VERIFY(src) \
15555                     (!((((u_int32_t)(src)\
15556                     << 9) & ~0x00000e00U)))
15557
15558 /* macros for field IBN_25U_HI2_CTRL */
15559 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_HI2_CTRL__SHIFT                      12
15560 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_HI2_CTRL__WIDTH                       3
15561 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_HI2_CTRL__MASK              0x00007000U
15562 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_HI2_CTRL__READ(src) \
15563                     (((u_int32_t)(src)\
15564                     & 0x00007000U) >> 12)
15565 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_HI2_CTRL__WRITE(src) \
15566                     (((u_int32_t)(src)\
15567                     << 12) & 0x00007000U)
15568 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_HI2_CTRL__MODIFY(dst, src) \
15569                     (dst) = ((dst) &\
15570                     ~0x00007000U) | (((u_int32_t)(src) <<\
15571                     12) & 0x00007000U)
15572 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_HI2_CTRL__VERIFY(src) \
15573                     (!((((u_int32_t)(src)\
15574                     << 12) & ~0x00007000U)))
15575
15576 /* macros for field IBN_25U_HI1_CTRL */
15577 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_HI1_CTRL__SHIFT                      15
15578 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_HI1_CTRL__WIDTH                       3
15579 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_HI1_CTRL__MASK              0x00038000U
15580 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_HI1_CTRL__READ(src) \
15581                     (((u_int32_t)(src)\
15582                     & 0x00038000U) >> 15)
15583 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_HI1_CTRL__WRITE(src) \
15584                     (((u_int32_t)(src)\
15585                     << 15) & 0x00038000U)
15586 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_HI1_CTRL__MODIFY(dst, src) \
15587                     (dst) = ((dst) &\
15588                     ~0x00038000U) | (((u_int32_t)(src) <<\
15589                     15) & 0x00038000U)
15590 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_HI1_CTRL__VERIFY(src) \
15591                     (!((((u_int32_t)(src)\
15592                     << 15) & ~0x00038000U)))
15593
15594 /* macros for field IBN_25U_I2V_CTRL */
15595 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_I2V_CTRL__SHIFT                      18
15596 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_I2V_CTRL__WIDTH                       3
15597 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_I2V_CTRL__MASK              0x001c0000U
15598 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_I2V_CTRL__READ(src) \
15599                     (((u_int32_t)(src)\
15600                     & 0x001c0000U) >> 18)
15601 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_I2V_CTRL__WRITE(src) \
15602                     (((u_int32_t)(src)\
15603                     << 18) & 0x001c0000U)
15604 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_I2V_CTRL__MODIFY(dst, src) \
15605                     (dst) = ((dst) &\
15606                     ~0x001c0000U) | (((u_int32_t)(src) <<\
15607                     18) & 0x001c0000U)
15608 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_I2V_CTRL__VERIFY(src) \
15609                     (!((((u_int32_t)(src)\
15610                     << 18) & ~0x001c0000U)))
15611
15612 /* macros for field IBN_25U_BKV2I_CTRL */
15613 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_BKV2I_CTRL__SHIFT                    21
15614 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_BKV2I_CTRL__WIDTH                     3
15615 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_BKV2I_CTRL__MASK            0x00e00000U
15616 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_BKV2I_CTRL__READ(src) \
15617                     (((u_int32_t)(src)\
15618                     & 0x00e00000U) >> 21)
15619 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_BKV2I_CTRL__WRITE(src) \
15620                     (((u_int32_t)(src)\
15621                     << 21) & 0x00e00000U)
15622 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_BKV2I_CTRL__MODIFY(dst, src) \
15623                     (dst) = ((dst) &\
15624                     ~0x00e00000U) | (((u_int32_t)(src) <<\
15625                     21) & 0x00e00000U)
15626 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_BKV2I_CTRL__VERIFY(src) \
15627                     (!((((u_int32_t)(src)\
15628                     << 21) & ~0x00e00000U)))
15629
15630 /* macros for field IBN_25U_CM_BUFAMP_CTRL */
15631 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_CM_BUFAMP_CTRL__SHIFT                24
15632 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_CM_BUFAMP_CTRL__WIDTH                 3
15633 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_CM_BUFAMP_CTRL__MASK        0x07000000U
15634 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_CM_BUFAMP_CTRL__READ(src) \
15635                     (((u_int32_t)(src)\
15636                     & 0x07000000U) >> 24)
15637 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_CM_BUFAMP_CTRL__WRITE(src) \
15638                     (((u_int32_t)(src)\
15639                     << 24) & 0x07000000U)
15640 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_CM_BUFAMP_CTRL__MODIFY(dst, src) \
15641                     (dst) = ((dst) &\
15642                     ~0x07000000U) | (((u_int32_t)(src) <<\
15643                     24) & 0x07000000U)
15644 #define RADIO130NM_RXTXBB3_CH1__IBN_25U_CM_BUFAMP_CTRL__VERIFY(src) \
15645                     (!((((u_int32_t)(src)\
15646                     << 24) & ~0x07000000U)))
15647
15648 /* macros for field SPARE */
15649 #define RADIO130NM_RXTXBB3_CH1__SPARE__SHIFT                                 27
15650 #define RADIO130NM_RXTXBB3_CH1__SPARE__WIDTH                                  5
15651 #define RADIO130NM_RXTXBB3_CH1__SPARE__MASK                         0xf8000000U
15652 #define RADIO130NM_RXTXBB3_CH1__SPARE__READ(src) \
15653                     (((u_int32_t)(src)\
15654                     & 0xf8000000U) >> 27)
15655 #define RADIO130NM_RXTXBB3_CH1__SPARE__WRITE(src) \
15656                     (((u_int32_t)(src)\
15657                     << 27) & 0xf8000000U)
15658 #define RADIO130NM_RXTXBB3_CH1__SPARE__MODIFY(dst, src) \
15659                     (dst) = ((dst) &\
15660                     ~0xf8000000U) | (((u_int32_t)(src) <<\
15661                     27) & 0xf8000000U)
15662 #define RADIO130NM_RXTXBB3_CH1__SPARE__VERIFY(src) \
15663                     (!((((u_int32_t)(src)\
15664                     << 27) & ~0xf8000000U)))
15665 #define RADIO130NM_RXTXBB3_CH1__TYPE                                  u_int32_t
15666 #define RADIO130NM_RXTXBB3_CH1__READ                                0xffffffffU
15667 #define RADIO130NM_RXTXBB3_CH1__WRITE                               0xffffffffU
15668
15669 #endif /* __RADIO130NM_RXTXBB3_CH1_MACRO__ */
15670
15671
15672 /* macros for merlin2_0_radio_reg_map.RXTXBB3_CH1 */
15673 #define INST_MERLIN2_0_RADIO_REG_MAP__RXTXBB3_CH1__NUM                        1
15674
15675 /* macros for BlueprintGlobalNameSpace::RADIO130NM_RXTXBB4_CH1 */
15676 #ifndef __RADIO130NM_RXTXBB4_CH1_MACRO__
15677 #define __RADIO130NM_RXTXBB4_CH1_MACRO__
15678
15679 /* macros for field OFSTCORRI2VQ */
15680 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRI2VQ__SHIFT                           0
15681 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRI2VQ__WIDTH                           5
15682 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRI2VQ__MASK                  0x0000001fU
15683 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRI2VQ__READ(src) \
15684                     (u_int32_t)(src)\
15685                     & 0x0000001fU
15686 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRI2VQ__WRITE(src) \
15687                     ((u_int32_t)(src)\
15688                     & 0x0000001fU)
15689 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRI2VQ__MODIFY(dst, src) \
15690                     (dst) = ((dst) &\
15691                     ~0x0000001fU) | ((u_int32_t)(src) &\
15692                     0x0000001fU)
15693 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRI2VQ__VERIFY(src) \
15694                     (!(((u_int32_t)(src)\
15695                     & ~0x0000001fU)))
15696
15697 /* macros for field OFSTCORRI2VI */
15698 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRI2VI__SHIFT                           5
15699 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRI2VI__WIDTH                           5
15700 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRI2VI__MASK                  0x000003e0U
15701 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRI2VI__READ(src) \
15702                     (((u_int32_t)(src)\
15703                     & 0x000003e0U) >> 5)
15704 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRI2VI__WRITE(src) \
15705                     (((u_int32_t)(src)\
15706                     << 5) & 0x000003e0U)
15707 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRI2VI__MODIFY(dst, src) \
15708                     (dst) = ((dst) &\
15709                     ~0x000003e0U) | (((u_int32_t)(src) <<\
15710                     5) & 0x000003e0U)
15711 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRI2VI__VERIFY(src) \
15712                     (!((((u_int32_t)(src)\
15713                     << 5) & ~0x000003e0U)))
15714
15715 /* macros for field OFSTCORRLOQ */
15716 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRLOQ__SHIFT                           10
15717 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRLOQ__WIDTH                            5
15718 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRLOQ__MASK                   0x00007c00U
15719 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRLOQ__READ(src) \
15720                     (((u_int32_t)(src)\
15721                     & 0x00007c00U) >> 10)
15722 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRLOQ__WRITE(src) \
15723                     (((u_int32_t)(src)\
15724                     << 10) & 0x00007c00U)
15725 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRLOQ__MODIFY(dst, src) \
15726                     (dst) = ((dst) &\
15727                     ~0x00007c00U) | (((u_int32_t)(src) <<\
15728                     10) & 0x00007c00U)
15729 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRLOQ__VERIFY(src) \
15730                     (!((((u_int32_t)(src)\
15731                     << 10) & ~0x00007c00U)))
15732
15733 /* macros for field OFSTCORRLOI */
15734 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRLOI__SHIFT                           15
15735 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRLOI__WIDTH                            5
15736 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRLOI__MASK                   0x000f8000U
15737 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRLOI__READ(src) \
15738                     (((u_int32_t)(src)\
15739                     & 0x000f8000U) >> 15)
15740 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRLOI__WRITE(src) \
15741                     (((u_int32_t)(src)\
15742                     << 15) & 0x000f8000U)
15743 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRLOI__MODIFY(dst, src) \
15744                     (dst) = ((dst) &\
15745                     ~0x000f8000U) | (((u_int32_t)(src) <<\
15746                     15) & 0x000f8000U)
15747 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRLOI__VERIFY(src) \
15748                     (!((((u_int32_t)(src)\
15749                     << 15) & ~0x000f8000U)))
15750
15751 /* macros for field OFSTCORRHIQ */
15752 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRHIQ__SHIFT                           20
15753 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRHIQ__WIDTH                            5
15754 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRHIQ__MASK                   0x01f00000U
15755 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRHIQ__READ(src) \
15756                     (((u_int32_t)(src)\
15757                     & 0x01f00000U) >> 20)
15758 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRHIQ__WRITE(src) \
15759                     (((u_int32_t)(src)\
15760                     << 20) & 0x01f00000U)
15761 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRHIQ__MODIFY(dst, src) \
15762                     (dst) = ((dst) &\
15763                     ~0x01f00000U) | (((u_int32_t)(src) <<\
15764                     20) & 0x01f00000U)
15765 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRHIQ__VERIFY(src) \
15766                     (!((((u_int32_t)(src)\
15767                     << 20) & ~0x01f00000U)))
15768
15769 /* macros for field OFSTCORRHII */
15770 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRHII__SHIFT                           25
15771 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRHII__WIDTH                            5
15772 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRHII__MASK                   0x3e000000U
15773 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRHII__READ(src) \
15774                     (((u_int32_t)(src)\
15775                     & 0x3e000000U) >> 25)
15776 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRHII__WRITE(src) \
15777                     (((u_int32_t)(src)\
15778                     << 25) & 0x3e000000U)
15779 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRHII__MODIFY(dst, src) \
15780                     (dst) = ((dst) &\
15781                     ~0x3e000000U) | (((u_int32_t)(src) <<\
15782                     25) & 0x3e000000U)
15783 #define RADIO130NM_RXTXBB4_CH1__OFSTCORRHII__VERIFY(src) \
15784                     (!((((u_int32_t)(src)\
15785                     << 25) & ~0x3e000000U)))
15786
15787 /* macros for field LOCALOFFSET */
15788 #define RADIO130NM_RXTXBB4_CH1__LOCALOFFSET__SHIFT                           30
15789 #define RADIO130NM_RXTXBB4_CH1__LOCALOFFSET__WIDTH                            1
15790 #define RADIO130NM_RXTXBB4_CH1__LOCALOFFSET__MASK                   0x40000000U
15791 #define RADIO130NM_RXTXBB4_CH1__LOCALOFFSET__READ(src) \
15792                     (((u_int32_t)(src)\
15793                     & 0x40000000U) >> 30)
15794 #define RADIO130NM_RXTXBB4_CH1__LOCALOFFSET__WRITE(src) \
15795                     (((u_int32_t)(src)\
15796                     << 30) & 0x40000000U)
15797 #define RADIO130NM_RXTXBB4_CH1__LOCALOFFSET__MODIFY(dst, src) \
15798                     (dst) = ((dst) &\
15799                     ~0x40000000U) | (((u_int32_t)(src) <<\
15800                     30) & 0x40000000U)
15801 #define RADIO130NM_RXTXBB4_CH1__LOCALOFFSET__VERIFY(src) \
15802                     (!((((u_int32_t)(src)\
15803                     << 30) & ~0x40000000U)))
15804 #define RADIO130NM_RXTXBB4_CH1__LOCALOFFSET__SET(dst) \
15805                     (dst) = ((dst) &\
15806                     ~0x40000000U) | ((u_int32_t)(1) << 30)
15807 #define RADIO130NM_RXTXBB4_CH1__LOCALOFFSET__CLR(dst) \
15808                     (dst) = ((dst) &\
15809                     ~0x40000000U) | ((u_int32_t)(0) << 30)
15810
15811 /* macros for field SPARE */
15812 #define RADIO130NM_RXTXBB4_CH1__SPARE__SHIFT                                 31
15813 #define RADIO130NM_RXTXBB4_CH1__SPARE__WIDTH                                  1
15814 #define RADIO130NM_RXTXBB4_CH1__SPARE__MASK                         0x80000000U
15815 #define RADIO130NM_RXTXBB4_CH1__SPARE__READ(src) \
15816                     (((u_int32_t)(src)\
15817                     & 0x80000000U) >> 31)
15818 #define RADIO130NM_RXTXBB4_CH1__SPARE__WRITE(src) \
15819                     (((u_int32_t)(src)\
15820                     << 31) & 0x80000000U)
15821 #define RADIO130NM_RXTXBB4_CH1__SPARE__MODIFY(dst, src) \
15822                     (dst) = ((dst) &\
15823                     ~0x80000000U) | (((u_int32_t)(src) <<\
15824                     31) & 0x80000000U)
15825 #define RADIO130NM_RXTXBB4_CH1__SPARE__VERIFY(src) \
15826                     (!((((u_int32_t)(src)\
15827                     << 31) & ~0x80000000U)))
15828 #define RADIO130NM_RXTXBB4_CH1__SPARE__SET(dst) \
15829                     (dst) = ((dst) &\
15830                     ~0x80000000U) | ((u_int32_t)(1) << 31)
15831 #define RADIO130NM_RXTXBB4_CH1__SPARE__CLR(dst) \
15832                     (dst) = ((dst) &\
15833                     ~0x80000000U) | ((u_int32_t)(0) << 31)
15834 #define RADIO130NM_RXTXBB4_CH1__TYPE                                  u_int32_t
15835 #define RADIO130NM_RXTXBB4_CH1__READ                                0xffffffffU
15836 #define RADIO130NM_RXTXBB4_CH1__WRITE                               0xffffffffU
15837
15838 #endif /* __RADIO130NM_RXTXBB4_CH1_MACRO__ */
15839
15840
15841 /* macros for merlin2_0_radio_reg_map.RXTXBB4_CH1 */
15842 #define INST_MERLIN2_0_RADIO_REG_MAP__RXTXBB4_CH1__NUM                        1
15843
15844 /* macros for BlueprintGlobalNameSpace::RADIO130NM_RF2G1_CH1 */
15845 #ifndef __RADIO130NM_RF2G1_CH1_MACRO__
15846 #define __RADIO130NM_RF2G1_CH1_MACRO__
15847
15848 /* macros for field SPARES */
15849 #define RADIO130NM_RF2G1_CH1__SPARES__SHIFT                                   0
15850 #define RADIO130NM_RF2G1_CH1__SPARES__WIDTH                                   6
15851 #define RADIO130NM_RF2G1_CH1__SPARES__MASK                          0x0000003fU
15852 #define RADIO130NM_RF2G1_CH1__SPARES__READ(src)  (u_int32_t)(src) & 0x0000003fU
15853 #define RADIO130NM_RF2G1_CH1__SPARES__WRITE(src) \
15854                     ((u_int32_t)(src)\
15855                     & 0x0000003fU)
15856 #define RADIO130NM_RF2G1_CH1__SPARES__MODIFY(dst, src) \
15857                     (dst) = ((dst) &\
15858                     ~0x0000003fU) | ((u_int32_t)(src) &\
15859                     0x0000003fU)
15860 #define RADIO130NM_RF2G1_CH1__SPARES__VERIFY(src) \
15861                     (!(((u_int32_t)(src)\
15862                     & ~0x0000003fU)))
15863
15864 /* macros for field REGLO_BYPASS */
15865 #define RADIO130NM_RF2G1_CH1__REGLO_BYPASS__SHIFT                             6
15866 #define RADIO130NM_RF2G1_CH1__REGLO_BYPASS__WIDTH                             1
15867 #define RADIO130NM_RF2G1_CH1__REGLO_BYPASS__MASK                    0x00000040U
15868 #define RADIO130NM_RF2G1_CH1__REGLO_BYPASS__READ(src) \
15869                     (((u_int32_t)(src)\
15870                     & 0x00000040U) >> 6)
15871 #define RADIO130NM_RF2G1_CH1__REGLO_BYPASS__WRITE(src) \
15872                     (((u_int32_t)(src)\
15873                     << 6) & 0x00000040U)
15874 #define RADIO130NM_RF2G1_CH1__REGLO_BYPASS__MODIFY(dst, src) \
15875                     (dst) = ((dst) &\
15876                     ~0x00000040U) | (((u_int32_t)(src) <<\
15877                     6) & 0x00000040U)
15878 #define RADIO130NM_RF2G1_CH1__REGLO_BYPASS__VERIFY(src) \
15879                     (!((((u_int32_t)(src)\
15880                     << 6) & ~0x00000040U)))
15881 #define RADIO130NM_RF2G1_CH1__REGLO_BYPASS__SET(dst) \
15882                     (dst) = ((dst) &\
15883                     ~0x00000040U) | ((u_int32_t)(1) << 6)
15884 #define RADIO130NM_RF2G1_CH1__REGLO_BYPASS__CLR(dst) \
15885                     (dst) = ((dst) &\
15886                     ~0x00000040U) | ((u_int32_t)(0) << 6)
15887
15888 /* macros for field REGLNA_BYPASS */
15889 #define RADIO130NM_RF2G1_CH1__REGLNA_BYPASS__SHIFT                            7
15890 #define RADIO130NM_RF2G1_CH1__REGLNA_BYPASS__WIDTH                            1
15891 #define RADIO130NM_RF2G1_CH1__REGLNA_BYPASS__MASK                   0x00000080U
15892 #define RADIO130NM_RF2G1_CH1__REGLNA_BYPASS__READ(src) \
15893                     (((u_int32_t)(src)\
15894                     & 0x00000080U) >> 7)
15895 #define RADIO130NM_RF2G1_CH1__REGLNA_BYPASS__WRITE(src) \
15896                     (((u_int32_t)(src)\
15897                     << 7) & 0x00000080U)
15898 #define RADIO130NM_RF2G1_CH1__REGLNA_BYPASS__MODIFY(dst, src) \
15899                     (dst) = ((dst) &\
15900                     ~0x00000080U) | (((u_int32_t)(src) <<\
15901                     7) & 0x00000080U)
15902 #define RADIO130NM_RF2G1_CH1__REGLNA_BYPASS__VERIFY(src) \
15903                     (!((((u_int32_t)(src)\
15904                     << 7) & ~0x00000080U)))
15905 #define RADIO130NM_RF2G1_CH1__REGLNA_BYPASS__SET(dst) \
15906                     (dst) = ((dst) &\
15907                     ~0x00000080U) | ((u_int32_t)(1) << 7)
15908 #define RADIO130NM_RF2G1_CH1__REGLNA_BYPASS__CLR(dst) \
15909                     (dst) = ((dst) &\
15910                     ~0x00000080U) | ((u_int32_t)(0) << 7)
15911
15912 /* macros for field PDIC25U_VGM */
15913 #define RADIO130NM_RF2G1_CH1__PDIC25U_VGM__SHIFT                              8
15914 #define RADIO130NM_RF2G1_CH1__PDIC25U_VGM__WIDTH                              3
15915 #define RADIO130NM_RF2G1_CH1__PDIC25U_VGM__MASK                     0x00000700U
15916 #define RADIO130NM_RF2G1_CH1__PDIC25U_VGM__READ(src) \
15917                     (((u_int32_t)(src)\
15918                     & 0x00000700U) >> 8)
15919 #define RADIO130NM_RF2G1_CH1__PDIC25U_VGM__WRITE(src) \
15920                     (((u_int32_t)(src)\
15921                     << 8) & 0x00000700U)
15922 #define RADIO130NM_RF2G1_CH1__PDIC25U_VGM__MODIFY(dst, src) \
15923                     (dst) = ((dst) &\
15924                     ~0x00000700U) | (((u_int32_t)(src) <<\
15925                     8) & 0x00000700U)
15926 #define RADIO130NM_RF2G1_CH1__PDIC25U_VGM__VERIFY(src) \
15927                     (!((((u_int32_t)(src)\
15928                     << 8) & ~0x00000700U)))
15929
15930 /* macros for field PACA_SEL */
15931 #define RADIO130NM_RF2G1_CH1__PACA_SEL__SHIFT                                11
15932 #define RADIO130NM_RF2G1_CH1__PACA_SEL__WIDTH                                 2
15933 #define RADIO130NM_RF2G1_CH1__PACA_SEL__MASK                        0x00001800U
15934 #define RADIO130NM_RF2G1_CH1__PACA_SEL__READ(src) \
15935                     (((u_int32_t)(src)\
15936                     & 0x00001800U) >> 11)
15937 #define RADIO130NM_RF2G1_CH1__PACA_SEL__WRITE(src) \
15938                     (((u_int32_t)(src)\
15939                     << 11) & 0x00001800U)
15940 #define RADIO130NM_RF2G1_CH1__PACA_SEL__MODIFY(dst, src) \
15941                     (dst) = ((dst) &\
15942                     ~0x00001800U) | (((u_int32_t)(src) <<\
15943                     11) & 0x00001800U)
15944 #define RADIO130NM_RF2G1_CH1__PACA_SEL__VERIFY(src) \
15945                     (!((((u_int32_t)(src)\
15946                     << 11) & ~0x00001800U)))
15947
15948 /* macros for field LOCONTROL */
15949 #define RADIO130NM_RF2G1_CH1__LOCONTROL__SHIFT                               13
15950 #define RADIO130NM_RF2G1_CH1__LOCONTROL__WIDTH                                1
15951 #define RADIO130NM_RF2G1_CH1__LOCONTROL__MASK                       0x00002000U
15952 #define RADIO130NM_RF2G1_CH1__LOCONTROL__READ(src) \
15953                     (((u_int32_t)(src)\
15954                     & 0x00002000U) >> 13)
15955 #define RADIO130NM_RF2G1_CH1__LOCONTROL__WRITE(src) \
15956                     (((u_int32_t)(src)\
15957                     << 13) & 0x00002000U)
15958 #define RADIO130NM_RF2G1_CH1__LOCONTROL__MODIFY(dst, src) \
15959                     (dst) = ((dst) &\
15960                     ~0x00002000U) | (((u_int32_t)(src) <<\
15961                     13) & 0x00002000U)
15962 #define RADIO130NM_RF2G1_CH1__LOCONTROL__VERIFY(src) \
15963                     (!((((u_int32_t)(src)\
15964                     << 13) & ~0x00002000U)))
15965 #define RADIO130NM_RF2G1_CH1__LOCONTROL__SET(dst) \
15966                     (dst) = ((dst) &\
15967                     ~0x00002000U) | ((u_int32_t)(1) << 13)
15968 #define RADIO130NM_RF2G1_CH1__LOCONTROL__CLR(dst) \
15969                     (dst) = ((dst) &\
15970                     ~0x00002000U) | ((u_int32_t)(0) << 13)
15971
15972 /* macros for field TXATB_SEL */
15973 #define RADIO130NM_RF2G1_CH1__TXATB_SEL__SHIFT                               14
15974 #define RADIO130NM_RF2G1_CH1__TXATB_SEL__WIDTH                                3
15975 #define RADIO130NM_RF2G1_CH1__TXATB_SEL__MASK                       0x0001c000U
15976 #define RADIO130NM_RF2G1_CH1__TXATB_SEL__READ(src) \
15977                     (((u_int32_t)(src)\
15978                     & 0x0001c000U) >> 14)
15979 #define RADIO130NM_RF2G1_CH1__TXATB_SEL__WRITE(src) \
15980                     (((u_int32_t)(src)\
15981                     << 14) & 0x0001c000U)
15982 #define RADIO130NM_RF2G1_CH1__TXATB_SEL__MODIFY(dst, src) \
15983                     (dst) = ((dst) &\
15984                     ~0x0001c000U) | (((u_int32_t)(src) <<\
15985                     14) & 0x0001c000U)
15986 #define RADIO130NM_RF2G1_CH1__TXATB_SEL__VERIFY(src) \
15987                     (!((((u_int32_t)(src)\
15988                     << 14) & ~0x0001c000U)))
15989
15990 /* macros for field RXATB_SEL */
15991 #define RADIO130NM_RF2G1_CH1__RXATB_SEL__SHIFT                               17
15992 #define RADIO130NM_RF2G1_CH1__RXATB_SEL__WIDTH                                3
15993 #define RADIO130NM_RF2G1_CH1__RXATB_SEL__MASK                       0x000e0000U
15994 #define RADIO130NM_RF2G1_CH1__RXATB_SEL__READ(src) \
15995                     (((u_int32_t)(src)\
15996                     & 0x000e0000U) >> 17)
15997 #define RADIO130NM_RF2G1_CH1__RXATB_SEL__WRITE(src) \
15998                     (((u_int32_t)(src)\
15999                     << 17) & 0x000e0000U)
16000 #define RADIO130NM_RF2G1_CH1__RXATB_SEL__MODIFY(dst, src) \
16001                     (dst) = ((dst) &\
16002                     ~0x000e0000U) | (((u_int32_t)(src) <<\
16003                     17) & 0x000e0000U)
16004 #define RADIO130NM_RF2G1_CH1__RXATB_SEL__VERIFY(src) \
16005                     (!((((u_int32_t)(src)\
16006                     << 17) & ~0x000e0000U)))
16007
16008 /* macros for field LOATB_SEL */
16009 #define RADIO130NM_RF2G1_CH1__LOATB_SEL__SHIFT                               20
16010 #define RADIO130NM_RF2G1_CH1__LOATB_SEL__WIDTH                                3
16011 #define RADIO130NM_RF2G1_CH1__LOATB_SEL__MASK                       0x00700000U
16012 #define RADIO130NM_RF2G1_CH1__LOATB_SEL__READ(src) \
16013                     (((u_int32_t)(src)\
16014                     & 0x00700000U) >> 20)
16015 #define RADIO130NM_RF2G1_CH1__LOATB_SEL__WRITE(src) \
16016                     (((u_int32_t)(src)\
16017                     << 20) & 0x00700000U)
16018 #define RADIO130NM_RF2G1_CH1__LOATB_SEL__MODIFY(dst, src) \
16019                     (dst) = ((dst) &\
16020                     ~0x00700000U) | (((u_int32_t)(src) <<\
16021                     20) & 0x00700000U)
16022 #define RADIO130NM_RF2G1_CH1__LOATB_SEL__VERIFY(src) \
16023                     (!((((u_int32_t)(src)\
16024                     << 20) & ~0x00700000U)))
16025
16026 /* macros for field OB */
16027 #define RADIO130NM_RF2G1_CH1__OB__SHIFT                                      23
16028 #define RADIO130NM_RF2G1_CH1__OB__WIDTH                                       3
16029 #define RADIO130NM_RF2G1_CH1__OB__MASK                              0x03800000U
16030 #define RADIO130NM_RF2G1_CH1__OB__READ(src) \
16031                     (((u_int32_t)(src)\
16032                     & 0x03800000U) >> 23)
16033 #define RADIO130NM_RF2G1_CH1__OB__WRITE(src) \
16034                     (((u_int32_t)(src)\
16035                     << 23) & 0x03800000U)
16036 #define RADIO130NM_RF2G1_CH1__OB__MODIFY(dst, src) \
16037                     (dst) = ((dst) &\
16038                     ~0x03800000U) | (((u_int32_t)(src) <<\
16039                     23) & 0x03800000U)
16040 #define RADIO130NM_RF2G1_CH1__OB__VERIFY(src) \
16041                     (!((((u_int32_t)(src)\
16042                     << 23) & ~0x03800000U)))
16043
16044 /* macros for field DB */
16045 #define RADIO130NM_RF2G1_CH1__DB__SHIFT                                      26
16046 #define RADIO130NM_RF2G1_CH1__DB__WIDTH                                       3
16047 #define RADIO130NM_RF2G1_CH1__DB__MASK                              0x1c000000U
16048 #define RADIO130NM_RF2G1_CH1__DB__READ(src) \
16049                     (((u_int32_t)(src)\
16050                     & 0x1c000000U) >> 26)
16051 #define RADIO130NM_RF2G1_CH1__DB__WRITE(src) \
16052                     (((u_int32_t)(src)\
16053                     << 26) & 0x1c000000U)
16054 #define RADIO130NM_RF2G1_CH1__DB__MODIFY(dst, src) \
16055                     (dst) = ((dst) &\
16056                     ~0x1c000000U) | (((u_int32_t)(src) <<\
16057                     26) & 0x1c000000U)
16058 #define RADIO130NM_RF2G1_CH1__DB__VERIFY(src) \
16059                     (!((((u_int32_t)(src)\
16060                     << 26) & ~0x1c000000U)))
16061
16062 /* macros for field PDIC25U_LNA */
16063 #define RADIO130NM_RF2G1_CH1__PDIC25U_LNA__SHIFT                             29
16064 #define RADIO130NM_RF2G1_CH1__PDIC25U_LNA__WIDTH                              3
16065 #define RADIO130NM_RF2G1_CH1__PDIC25U_LNA__MASK                     0xe0000000U
16066 #define RADIO130NM_RF2G1_CH1__PDIC25U_LNA__READ(src) \
16067                     (((u_int32_t)(src)\
16068                     & 0xe0000000U) >> 29)
16069 #define RADIO130NM_RF2G1_CH1__PDIC25U_LNA__WRITE(src) \
16070                     (((u_int32_t)(src)\
16071                     << 29) & 0xe0000000U)
16072 #define RADIO130NM_RF2G1_CH1__PDIC25U_LNA__MODIFY(dst, src) \
16073                     (dst) = ((dst) &\
16074                     ~0xe0000000U) | (((u_int32_t)(src) <<\
16075                     29) & 0xe0000000U)
16076 #define RADIO130NM_RF2G1_CH1__PDIC25U_LNA__VERIFY(src) \
16077                     (!((((u_int32_t)(src)\
16078                     << 29) & ~0xe0000000U)))
16079 #define RADIO130NM_RF2G1_CH1__TYPE                                    u_int32_t
16080 #define RADIO130NM_RF2G1_CH1__READ                                  0xffffffffU
16081 #define RADIO130NM_RF2G1_CH1__WRITE                                 0xffffffffU
16082
16083 #endif /* __RADIO130NM_RF2G1_CH1_MACRO__ */
16084
16085
16086 /* macros for merlin2_0_radio_reg_map.RF2G1_CH1 */
16087 #define INST_MERLIN2_0_RADIO_REG_MAP__RF2G1_CH1__NUM                          1
16088
16089 /* macros for BlueprintGlobalNameSpace::RADIO130NM_RF2G2_CH1 */
16090 #ifndef __RADIO130NM_RF2G2_CH1_MACRO__
16091 #define __RADIO130NM_RF2G2_CH1_MACRO__
16092
16093 /* macros for field PDIR25U_VREGLO */
16094 #define RADIO130NM_RF2G2_CH1__PDIR25U_VREGLO__SHIFT                           0
16095 #define RADIO130NM_RF2G2_CH1__PDIR25U_VREGLO__WIDTH                           3
16096 #define RADIO130NM_RF2G2_CH1__PDIR25U_VREGLO__MASK                  0x00000007U
16097 #define RADIO130NM_RF2G2_CH1__PDIR25U_VREGLO__READ(src) \
16098                     (u_int32_t)(src)\
16099                     & 0x00000007U
16100 #define RADIO130NM_RF2G2_CH1__PDIR25U_VREGLO__WRITE(src) \
16101                     ((u_int32_t)(src)\
16102                     & 0x00000007U)
16103 #define RADIO130NM_RF2G2_CH1__PDIR25U_VREGLO__MODIFY(dst, src) \
16104                     (dst) = ((dst) &\
16105                     ~0x00000007U) | ((u_int32_t)(src) &\
16106                     0x00000007U)
16107 #define RADIO130NM_RF2G2_CH1__PDIR25U_VREGLO__VERIFY(src) \
16108                     (!(((u_int32_t)(src)\
16109                     & ~0x00000007U)))
16110
16111 /* macros for field PDIC25U_VREGLO */
16112 #define RADIO130NM_RF2G2_CH1__PDIC25U_VREGLO__SHIFT                           3
16113 #define RADIO130NM_RF2G2_CH1__PDIC25U_VREGLO__WIDTH                           3
16114 #define RADIO130NM_RF2G2_CH1__PDIC25U_VREGLO__MASK                  0x00000038U
16115 #define RADIO130NM_RF2G2_CH1__PDIC25U_VREGLO__READ(src) \
16116                     (((u_int32_t)(src)\
16117                     & 0x00000038U) >> 3)
16118 #define RADIO130NM_RF2G2_CH1__PDIC25U_VREGLO__WRITE(src) \
16119                     (((u_int32_t)(src)\
16120                     << 3) & 0x00000038U)
16121 #define RADIO130NM_RF2G2_CH1__PDIC25U_VREGLO__MODIFY(dst, src) \
16122                     (dst) = ((dst) &\
16123                     ~0x00000038U) | (((u_int32_t)(src) <<\
16124                     3) & 0x00000038U)
16125 #define RADIO130NM_RF2G2_CH1__PDIC25U_VREGLO__VERIFY(src) \
16126                     (!((((u_int32_t)(src)\
16127                     << 3) & ~0x00000038U)))
16128
16129 /* macros for field PDIC50U_DIV */
16130 #define RADIO130NM_RF2G2_CH1__PDIC50U_DIV__SHIFT                              6
16131 #define RADIO130NM_RF2G2_CH1__PDIC50U_DIV__WIDTH                              3
16132 #define RADIO130NM_RF2G2_CH1__PDIC50U_DIV__MASK                     0x000001c0U
16133 #define RADIO130NM_RF2G2_CH1__PDIC50U_DIV__READ(src) \
16134                     (((u_int32_t)(src)\
16135                     & 0x000001c0U) >> 6)
16136 #define RADIO130NM_RF2G2_CH1__PDIC50U_DIV__WRITE(src) \
16137                     (((u_int32_t)(src)\
16138                     << 6) & 0x000001c0U)
16139 #define RADIO130NM_RF2G2_CH1__PDIC50U_DIV__MODIFY(dst, src) \
16140                     (dst) = ((dst) &\
16141                     ~0x000001c0U) | (((u_int32_t)(src) <<\
16142                     6) & 0x000001c0U)
16143 #define RADIO130NM_RF2G2_CH1__PDIC50U_DIV__VERIFY(src) \
16144                     (!((((u_int32_t)(src)\
16145                     << 6) & ~0x000001c0U)))
16146
16147 /* macros for field PDIC25U_RXRF */
16148 #define RADIO130NM_RF2G2_CH1__PDIC25U_RXRF__SHIFT                             9
16149 #define RADIO130NM_RF2G2_CH1__PDIC25U_RXRF__WIDTH                             3
16150 #define RADIO130NM_RF2G2_CH1__PDIC25U_RXRF__MASK                    0x00000e00U
16151 #define RADIO130NM_RF2G2_CH1__PDIC25U_RXRF__READ(src) \
16152                     (((u_int32_t)(src)\
16153                     & 0x00000e00U) >> 9)
16154 #define RADIO130NM_RF2G2_CH1__PDIC25U_RXRF__WRITE(src) \
16155                     (((u_int32_t)(src)\
16156                     << 9) & 0x00000e00U)
16157 #define RADIO130NM_RF2G2_CH1__PDIC25U_RXRF__MODIFY(dst, src) \
16158                     (dst) = ((dst) &\
16159                     ~0x00000e00U) | (((u_int32_t)(src) <<\
16160                     9) & 0x00000e00U)
16161 #define RADIO130NM_RF2G2_CH1__PDIC25U_RXRF__VERIFY(src) \
16162                     (!((((u_int32_t)(src)\
16163                     << 9) & ~0x00000e00U)))
16164
16165 /* macros for field PDIC25U_TXRF */
16166 #define RADIO130NM_RF2G2_CH1__PDIC25U_TXRF__SHIFT                            12
16167 #define RADIO130NM_RF2G2_CH1__PDIC25U_TXRF__WIDTH                             3
16168 #define RADIO130NM_RF2G2_CH1__PDIC25U_TXRF__MASK                    0x00007000U
16169 #define RADIO130NM_RF2G2_CH1__PDIC25U_TXRF__READ(src) \
16170                     (((u_int32_t)(src)\
16171                     & 0x00007000U) >> 12)
16172 #define RADIO130NM_RF2G2_CH1__PDIC25U_TXRF__WRITE(src) \
16173                     (((u_int32_t)(src)\
16174                     << 12) & 0x00007000U)
16175 #define RADIO130NM_RF2G2_CH1__PDIC25U_TXRF__MODIFY(dst, src) \
16176                     (dst) = ((dst) &\
16177                     ~0x00007000U) | (((u_int32_t)(src) <<\
16178                     12) & 0x00007000U)
16179 #define RADIO130NM_RF2G2_CH1__PDIC25U_TXRF__VERIFY(src) \
16180                     (!((((u_int32_t)(src)\
16181                     << 12) & ~0x00007000U)))
16182
16183 /* macros for field PDIC25U_TXPA */
16184 #define RADIO130NM_RF2G2_CH1__PDIC25U_TXPA__SHIFT                            15
16185 #define RADIO130NM_RF2G2_CH1__PDIC25U_TXPA__WIDTH                             3
16186 #define RADIO130NM_RF2G2_CH1__PDIC25U_TXPA__MASK                    0x00038000U
16187 #define RADIO130NM_RF2G2_CH1__PDIC25U_TXPA__READ(src) \
16188                     (((u_int32_t)(src)\
16189                     & 0x00038000U) >> 15)
16190 #define RADIO130NM_RF2G2_CH1__PDIC25U_TXPA__WRITE(src) \
16191                     (((u_int32_t)(src)\
16192                     << 15) & 0x00038000U)
16193 #define RADIO130NM_RF2G2_CH1__PDIC25U_TXPA__MODIFY(dst, src) \
16194                     (dst) = ((dst) &\
16195                     ~0x00038000U) | (((u_int32_t)(src) <<\
16196                     15) & 0x00038000U)
16197 #define RADIO130NM_RF2G2_CH1__PDIC25U_TXPA__VERIFY(src) \
16198                     (!((((u_int32_t)(src)\
16199                     << 15) & ~0x00038000U)))
16200
16201 /* macros for field PDIR25U_TXPA */
16202 #define RADIO130NM_RF2G2_CH1__PDIR25U_TXPA__SHIFT                            18
16203 #define RADIO130NM_RF2G2_CH1__PDIR25U_TXPA__WIDTH                             1
16204 #define RADIO130NM_RF2G2_CH1__PDIR25U_TXPA__MASK                    0x00040000U
16205 #define RADIO130NM_RF2G2_CH1__PDIR25U_TXPA__READ(src) \
16206                     (((u_int32_t)(src)\
16207                     & 0x00040000U) >> 18)
16208 #define RADIO130NM_RF2G2_CH1__PDIR25U_TXPA__WRITE(src) \
16209                     (((u_int32_t)(src)\
16210                     << 18) & 0x00040000U)
16211 #define RADIO130NM_RF2G2_CH1__PDIR25U_TXPA__MODIFY(dst, src) \
16212                     (dst) = ((dst) &\
16213                     ~0x00040000U) | (((u_int32_t)(src) <<\
16214                     18) & 0x00040000U)
16215 #define RADIO130NM_RF2G2_CH1__PDIR25U_TXPA__VERIFY(src) \
16216                     (!((((u_int32_t)(src)\
16217                     << 18) & ~0x00040000U)))
16218 #define RADIO130NM_RF2G2_CH1__PDIR25U_TXPA__SET(dst) \
16219                     (dst) = ((dst) &\
16220                     ~0x00040000U) | ((u_int32_t)(1) << 18)
16221 #define RADIO130NM_RF2G2_CH1__PDIR25U_TXPA__CLR(dst) \
16222                     (dst) = ((dst) &\
16223                     ~0x00040000U) | ((u_int32_t)(0) << 18)
16224
16225 /* macros for field PDIR25U_TXMIX */
16226 #define RADIO130NM_RF2G2_CH1__PDIR25U_TXMIX__SHIFT                           19
16227 #define RADIO130NM_RF2G2_CH1__PDIR25U_TXMIX__WIDTH                            3
16228 #define RADIO130NM_RF2G2_CH1__PDIR25U_TXMIX__MASK                   0x00380000U
16229 #define RADIO130NM_RF2G2_CH1__PDIR25U_TXMIX__READ(src) \
16230                     (((u_int32_t)(src)\
16231                     & 0x00380000U) >> 19)
16232 #define RADIO130NM_RF2G2_CH1__PDIR25U_TXMIX__WRITE(src) \
16233                     (((u_int32_t)(src)\
16234                     << 19) & 0x00380000U)
16235 #define RADIO130NM_RF2G2_CH1__PDIR25U_TXMIX__MODIFY(dst, src) \
16236                     (dst) = ((dst) &\
16237                     ~0x00380000U) | (((u_int32_t)(src) <<\
16238                     19) & 0x00380000U)
16239 #define RADIO130NM_RF2G2_CH1__PDIR25U_TXMIX__VERIFY(src) \
16240                     (!((((u_int32_t)(src)\
16241                     << 19) & ~0x00380000U)))
16242
16243 /* macros for field PDTXMIX */
16244 #define RADIO130NM_RF2G2_CH1__PDTXMIX__SHIFT                                 22
16245 #define RADIO130NM_RF2G2_CH1__PDTXMIX__WIDTH                                  1
16246 #define RADIO130NM_RF2G2_CH1__PDTXMIX__MASK                         0x00400000U
16247 #define RADIO130NM_RF2G2_CH1__PDTXMIX__READ(src) \
16248                     (((u_int32_t)(src)\
16249                     & 0x00400000U) >> 22)
16250 #define RADIO130NM_RF2G2_CH1__PDTXMIX__WRITE(src) \
16251                     (((u_int32_t)(src)\
16252                     << 22) & 0x00400000U)
16253 #define RADIO130NM_RF2G2_CH1__PDTXMIX__MODIFY(dst, src) \
16254                     (dst) = ((dst) &\
16255                     ~0x00400000U) | (((u_int32_t)(src) <<\
16256                     22) & 0x00400000U)
16257 #define RADIO130NM_RF2G2_CH1__PDTXMIX__VERIFY(src) \
16258                     (!((((u_int32_t)(src)\
16259                     << 22) & ~0x00400000U)))
16260 #define RADIO130NM_RF2G2_CH1__PDTXMIX__SET(dst) \
16261                     (dst) = ((dst) &\
16262                     ~0x00400000U) | ((u_int32_t)(1) << 22)
16263 #define RADIO130NM_RF2G2_CH1__PDTXMIX__CLR(dst) \
16264                     (dst) = ((dst) &\
16265                     ~0x00400000U) | ((u_int32_t)(0) << 22)
16266
16267 /* macros for field PDTXLO */
16268 #define RADIO130NM_RF2G2_CH1__PDTXLO__SHIFT                                  23
16269 #define RADIO130NM_RF2G2_CH1__PDTXLO__WIDTH                                   1
16270 #define RADIO130NM_RF2G2_CH1__PDTXLO__MASK                          0x00800000U
16271 #define RADIO130NM_RF2G2_CH1__PDTXLO__READ(src) \
16272                     (((u_int32_t)(src)\
16273                     & 0x00800000U) >> 23)
16274 #define RADIO130NM_RF2G2_CH1__PDTXLO__WRITE(src) \
16275                     (((u_int32_t)(src)\
16276                     << 23) & 0x00800000U)
16277 #define RADIO130NM_RF2G2_CH1__PDTXLO__MODIFY(dst, src) \
16278                     (dst) = ((dst) &\
16279                     ~0x00800000U) | (((u_int32_t)(src) <<\
16280                     23) & 0x00800000U)
16281 #define RADIO130NM_RF2G2_CH1__PDTXLO__VERIFY(src) \
16282                     (!((((u_int32_t)(src)\
16283                     << 23) & ~0x00800000U)))
16284 #define RADIO130NM_RF2G2_CH1__PDTXLO__SET(dst) \
16285                     (dst) = ((dst) &\
16286                     ~0x00800000U) | ((u_int32_t)(1) << 23)
16287 #define RADIO130NM_RF2G2_CH1__PDTXLO__CLR(dst) \
16288                     (dst) = ((dst) &\
16289                     ~0x00800000U) | ((u_int32_t)(0) << 23)
16290
16291 /* macros for field PDRXLO */
16292 #define RADIO130NM_RF2G2_CH1__PDRXLO__SHIFT                                  24
16293 #define RADIO130NM_RF2G2_CH1__PDRXLO__WIDTH                                   1
16294 #define RADIO130NM_RF2G2_CH1__PDRXLO__MASK                          0x01000000U
16295 #define RADIO130NM_RF2G2_CH1__PDRXLO__READ(src) \
16296                     (((u_int32_t)(src)\
16297                     & 0x01000000U) >> 24)
16298 #define RADIO130NM_RF2G2_CH1__PDRXLO__WRITE(src) \
16299                     (((u_int32_t)(src)\
16300                     << 24) & 0x01000000U)
16301 #define RADIO130NM_RF2G2_CH1__PDRXLO__MODIFY(dst, src) \
16302                     (dst) = ((dst) &\
16303                     ~0x01000000U) | (((u_int32_t)(src) <<\
16304                     24) & 0x01000000U)
16305 #define RADIO130NM_RF2G2_CH1__PDRXLO__VERIFY(src) \
16306                     (!((((u_int32_t)(src)\
16307                     << 24) & ~0x01000000U)))
16308 #define RADIO130NM_RF2G2_CH1__PDRXLO__SET(dst) \
16309                     (dst) = ((dst) &\
16310                     ~0x01000000U) | ((u_int32_t)(1) << 24)
16311 #define RADIO130NM_RF2G2_CH1__PDRXLO__CLR(dst) \
16312                     (dst) = ((dst) &\
16313                     ~0x01000000U) | ((u_int32_t)(0) << 24)
16314
16315 /* macros for field PDVGM */
16316 #define RADIO130NM_RF2G2_CH1__PDVGM__SHIFT                                   25
16317 #define RADIO130NM_RF2G2_CH1__PDVGM__WIDTH                                    1
16318 #define RADIO130NM_RF2G2_CH1__PDVGM__MASK                           0x02000000U
16319 #define RADIO130NM_RF2G2_CH1__PDVGM__READ(src) \
16320                     (((u_int32_t)(src)\
16321                     & 0x02000000U) >> 25)
16322 #define RADIO130NM_RF2G2_CH1__PDVGM__WRITE(src) \
16323                     (((u_int32_t)(src)\
16324                     << 25) & 0x02000000U)
16325 #define RADIO130NM_RF2G2_CH1__PDVGM__MODIFY(dst, src) \
16326                     (dst) = ((dst) &\
16327                     ~0x02000000U) | (((u_int32_t)(src) <<\
16328                     25) & 0x02000000U)
16329 #define RADIO130NM_RF2G2_CH1__PDVGM__VERIFY(src) \
16330                     (!((((u_int32_t)(src)\
16331                     << 25) & ~0x02000000U)))
16332 #define RADIO130NM_RF2G2_CH1__PDVGM__SET(dst) \
16333                     (dst) = ((dst) &\
16334                     ~0x02000000U) | ((u_int32_t)(1) << 25)
16335 #define RADIO130NM_RF2G2_CH1__PDVGM__CLR(dst) \
16336                     (dst) = ((dst) &\
16337                     ~0x02000000U) | ((u_int32_t)(0) << 25)
16338
16339 /* macros for field PDREGLO */
16340 #define RADIO130NM_RF2G2_CH1__PDREGLO__SHIFT                                 26
16341 #define RADIO130NM_RF2G2_CH1__PDREGLO__WIDTH                                  1
16342 #define RADIO130NM_RF2G2_CH1__PDREGLO__MASK                         0x04000000U
16343 #define RADIO130NM_RF2G2_CH1__PDREGLO__READ(src) \
16344                     (((u_int32_t)(src)\
16345                     & 0x04000000U) >> 26)
16346 #define RADIO130NM_RF2G2_CH1__PDREGLO__WRITE(src) \
16347                     (((u_int32_t)(src)\
16348                     << 26) & 0x04000000U)
16349 #define RADIO130NM_RF2G2_CH1__PDREGLO__MODIFY(dst, src) \
16350                     (dst) = ((dst) &\
16351                     ~0x04000000U) | (((u_int32_t)(src) <<\
16352                     26) & 0x04000000U)
16353 #define RADIO130NM_RF2G2_CH1__PDREGLO__VERIFY(src) \
16354                     (!((((u_int32_t)(src)\
16355                     << 26) & ~0x04000000U)))
16356 #define RADIO130NM_RF2G2_CH1__PDREGLO__SET(dst) \
16357                     (dst) = ((dst) &\
16358                     ~0x04000000U) | ((u_int32_t)(1) << 26)
16359 #define RADIO130NM_RF2G2_CH1__PDREGLO__CLR(dst) \
16360                     (dst) = ((dst) &\
16361                     ~0x04000000U) | ((u_int32_t)(0) << 26)
16362
16363 /* macros for field PDREGLNA */
16364 #define RADIO130NM_RF2G2_CH1__PDREGLNA__SHIFT                                27
16365 #define RADIO130NM_RF2G2_CH1__PDREGLNA__WIDTH                                 1
16366 #define RADIO130NM_RF2G2_CH1__PDREGLNA__MASK                        0x08000000U
16367 #define RADIO130NM_RF2G2_CH1__PDREGLNA__READ(src) \
16368                     (((u_int32_t)(src)\
16369                     & 0x08000000U) >> 27)
16370 #define RADIO130NM_RF2G2_CH1__PDREGLNA__WRITE(src) \
16371                     (((u_int32_t)(src)\
16372                     << 27) & 0x08000000U)
16373 #define RADIO130NM_RF2G2_CH1__PDREGLNA__MODIFY(dst, src) \
16374                     (dst) = ((dst) &\
16375                     ~0x08000000U) | (((u_int32_t)(src) <<\
16376                     27) & 0x08000000U)
16377 #define RADIO130NM_RF2G2_CH1__PDREGLNA__VERIFY(src) \
16378                     (!((((u_int32_t)(src)\
16379                     << 27) & ~0x08000000U)))
16380 #define RADIO130NM_RF2G2_CH1__PDREGLNA__SET(dst) \
16381                     (dst) = ((dst) &\
16382                     ~0x08000000U) | ((u_int32_t)(1) << 27)
16383 #define RADIO130NM_RF2G2_CH1__PDREGLNA__CLR(dst) \
16384                     (dst) = ((dst) &\
16385                     ~0x08000000U) | ((u_int32_t)(0) << 27)
16386
16387 /* macros for field PDPAOUT */
16388 #define RADIO130NM_RF2G2_CH1__PDPAOUT__SHIFT                                 28
16389 #define RADIO130NM_RF2G2_CH1__PDPAOUT__WIDTH                                  1
16390 #define RADIO130NM_RF2G2_CH1__PDPAOUT__MASK                         0x10000000U
16391 #define RADIO130NM_RF2G2_CH1__PDPAOUT__READ(src) \
16392                     (((u_int32_t)(src)\
16393                     & 0x10000000U) >> 28)
16394 #define RADIO130NM_RF2G2_CH1__PDPAOUT__WRITE(src) \
16395                     (((u_int32_t)(src)\
16396                     << 28) & 0x10000000U)
16397 #define RADIO130NM_RF2G2_CH1__PDPAOUT__MODIFY(dst, src) \
16398                     (dst) = ((dst) &\
16399                     ~0x10000000U) | (((u_int32_t)(src) <<\
16400                     28) & 0x10000000U)
16401 #define RADIO130NM_RF2G2_CH1__PDPAOUT__VERIFY(src) \
16402                     (!((((u_int32_t)(src)\
16403                     << 28) & ~0x10000000U)))
16404 #define RADIO130NM_RF2G2_CH1__PDPAOUT__SET(dst) \
16405                     (dst) = ((dst) &\
16406                     ~0x10000000U) | ((u_int32_t)(1) << 28)
16407 #define RADIO130NM_RF2G2_CH1__PDPAOUT__CLR(dst) \
16408                     (dst) = ((dst) &\
16409                     ~0x10000000U) | ((u_int32_t)(0) << 28)
16410
16411 /* macros for field PDPADRV */
16412 #define RADIO130NM_RF2G2_CH1__PDPADRV__SHIFT                                 29
16413 #define RADIO130NM_RF2G2_CH1__PDPADRV__WIDTH                                  1
16414 #define RADIO130NM_RF2G2_CH1__PDPADRV__MASK                         0x20000000U
16415 #define RADIO130NM_RF2G2_CH1__PDPADRV__READ(src) \
16416                     (((u_int32_t)(src)\
16417                     & 0x20000000U) >> 29)
16418 #define RADIO130NM_RF2G2_CH1__PDPADRV__WRITE(src) \
16419                     (((u_int32_t)(src)\
16420                     << 29) & 0x20000000U)
16421 #define RADIO130NM_RF2G2_CH1__PDPADRV__MODIFY(dst, src) \
16422                     (dst) = ((dst) &\
16423                     ~0x20000000U) | (((u_int32_t)(src) <<\
16424                     29) & 0x20000000U)
16425 #define RADIO130NM_RF2G2_CH1__PDPADRV__VERIFY(src) \
16426                     (!((((u_int32_t)(src)\
16427                     << 29) & ~0x20000000U)))
16428 #define RADIO130NM_RF2G2_CH1__PDPADRV__SET(dst) \
16429                     (dst) = ((dst) &\
16430                     ~0x20000000U) | ((u_int32_t)(1) << 29)
16431 #define RADIO130NM_RF2G2_CH1__PDPADRV__CLR(dst) \
16432                     (dst) = ((dst) &\
16433                     ~0x20000000U) | ((u_int32_t)(0) << 29)
16434
16435 /* macros for field PDDIV */
16436 #define RADIO130NM_RF2G2_CH1__PDDIV__SHIFT                                   30
16437 #define RADIO130NM_RF2G2_CH1__PDDIV__WIDTH                                    1
16438 #define RADIO130NM_RF2G2_CH1__PDDIV__MASK                           0x40000000U
16439 #define RADIO130NM_RF2G2_CH1__PDDIV__READ(src) \
16440                     (((u_int32_t)(src)\
16441                     & 0x40000000U) >> 30)
16442 #define RADIO130NM_RF2G2_CH1__PDDIV__WRITE(src) \
16443                     (((u_int32_t)(src)\
16444                     << 30) & 0x40000000U)
16445 #define RADIO130NM_RF2G2_CH1__PDDIV__MODIFY(dst, src) \
16446                     (dst) = ((dst) &\
16447                     ~0x40000000U) | (((u_int32_t)(src) <<\
16448                     30) & 0x40000000U)
16449 #define RADIO130NM_RF2G2_CH1__PDDIV__VERIFY(src) \
16450                     (!((((u_int32_t)(src)\
16451                     << 30) & ~0x40000000U)))
16452 #define RADIO130NM_RF2G2_CH1__PDDIV__SET(dst) \
16453                     (dst) = ((dst) &\
16454                     ~0x40000000U) | ((u_int32_t)(1) << 30)
16455 #define RADIO130NM_RF2G2_CH1__PDDIV__CLR(dst) \
16456                     (dst) = ((dst) &\
16457                     ~0x40000000U) | ((u_int32_t)(0) << 30)
16458
16459 /* macros for field PDLNA */
16460 #define RADIO130NM_RF2G2_CH1__PDLNA__SHIFT                                   31
16461 #define RADIO130NM_RF2G2_CH1__PDLNA__WIDTH                                    1
16462 #define RADIO130NM_RF2G2_CH1__PDLNA__MASK                           0x80000000U
16463 #define RADIO130NM_RF2G2_CH1__PDLNA__READ(src) \
16464                     (((u_int32_t)(src)\
16465                     & 0x80000000U) >> 31)
16466 #define RADIO130NM_RF2G2_CH1__PDLNA__WRITE(src) \
16467                     (((u_int32_t)(src)\
16468                     << 31) & 0x80000000U)
16469 #define RADIO130NM_RF2G2_CH1__PDLNA__MODIFY(dst, src) \
16470                     (dst) = ((dst) &\
16471                     ~0x80000000U) | (((u_int32_t)(src) <<\
16472                     31) & 0x80000000U)
16473 #define RADIO130NM_RF2G2_CH1__PDLNA__VERIFY(src) \
16474                     (!((((u_int32_t)(src)\
16475                     << 31) & ~0x80000000U)))
16476 #define RADIO130NM_RF2G2_CH1__PDLNA__SET(dst) \
16477                     (dst) = ((dst) &\
16478                     ~0x80000000U) | ((u_int32_t)(1) << 31)
16479 #define RADIO130NM_RF2G2_CH1__PDLNA__CLR(dst) \
16480                     (dst) = ((dst) &\
16481                     ~0x80000000U) | ((u_int32_t)(0) << 31)
16482 #define RADIO130NM_RF2G2_CH1__TYPE                                    u_int32_t
16483 #define RADIO130NM_RF2G2_CH1__READ                                  0xffffffffU
16484 #define RADIO130NM_RF2G2_CH1__WRITE                                 0xffffffffU
16485
16486 #endif /* __RADIO130NM_RF2G2_CH1_MACRO__ */
16487
16488
16489 /* macros for merlin2_0_radio_reg_map.RF2G2_CH1 */
16490 #define INST_MERLIN2_0_RADIO_REG_MAP__RF2G2_CH1__NUM                          1
16491
16492 /* macros for BlueprintGlobalNameSpace::RADIO130NM_RF5G1_CH1 */
16493 #ifndef __RADIO130NM_RF5G1_CH1_MACRO__
16494 #define __RADIO130NM_RF5G1_CH1_MACRO__
16495
16496 /* macros for field SPARE */
16497 #define RADIO130NM_RF5G1_CH1__SPARE__SHIFT                                    0
16498 #define RADIO130NM_RF5G1_CH1__SPARE__WIDTH                                   10
16499 #define RADIO130NM_RF5G1_CH1__SPARE__MASK                           0x000003ffU
16500 #define RADIO130NM_RF5G1_CH1__SPARE__READ(src)   (u_int32_t)(src) & 0x000003ffU
16501 #define RADIO130NM_RF5G1_CH1__SPARE__WRITE(src) \
16502                     ((u_int32_t)(src)\
16503                     & 0x000003ffU)
16504 #define RADIO130NM_RF5G1_CH1__SPARE__MODIFY(dst, src) \
16505                     (dst) = ((dst) &\
16506                     ~0x000003ffU) | ((u_int32_t)(src) &\
16507                     0x000003ffU)
16508 #define RADIO130NM_RF5G1_CH1__SPARE__VERIFY(src) \
16509                     (!(((u_int32_t)(src)\
16510                     & ~0x000003ffU)))
16511
16512 /* macros for field PDREGLO5 */
16513 #define RADIO130NM_RF5G1_CH1__PDREGLO5__SHIFT                                10
16514 #define RADIO130NM_RF5G1_CH1__PDREGLO5__WIDTH                                 1
16515 #define RADIO130NM_RF5G1_CH1__PDREGLO5__MASK                        0x00000400U
16516 #define RADIO130NM_RF5G1_CH1__PDREGLO5__READ(src) \
16517                     (((u_int32_t)(src)\
16518                     & 0x00000400U) >> 10)
16519 #define RADIO130NM_RF5G1_CH1__PDREGLO5__WRITE(src) \
16520                     (((u_int32_t)(src)\
16521                     << 10) & 0x00000400U)
16522 #define RADIO130NM_RF5G1_CH1__PDREGLO5__MODIFY(dst, src) \
16523                     (dst) = ((dst) &\
16524                     ~0x00000400U) | (((u_int32_t)(src) <<\
16525                     10) & 0x00000400U)
16526 #define RADIO130NM_RF5G1_CH1__PDREGLO5__VERIFY(src) \
16527                     (!((((u_int32_t)(src)\
16528                     << 10) & ~0x00000400U)))
16529 #define RADIO130NM_RF5G1_CH1__PDREGLO5__SET(dst) \
16530                     (dst) = ((dst) &\
16531                     ~0x00000400U) | ((u_int32_t)(1) << 10)
16532 #define RADIO130NM_RF5G1_CH1__PDREGLO5__CLR(dst) \
16533                     (dst) = ((dst) &\
16534                     ~0x00000400U) | ((u_int32_t)(0) << 10)
16535
16536 /* macros for field REGLO_BYPASS5 */
16537 #define RADIO130NM_RF5G1_CH1__REGLO_BYPASS5__SHIFT                           11
16538 #define RADIO130NM_RF5G1_CH1__REGLO_BYPASS5__WIDTH                            1
16539 #define RADIO130NM_RF5G1_CH1__REGLO_BYPASS5__MASK                   0x00000800U
16540 #define RADIO130NM_RF5G1_CH1__REGLO_BYPASS5__READ(src) \
16541                     (((u_int32_t)(src)\
16542                     & 0x00000800U) >> 11)
16543 #define RADIO130NM_RF5G1_CH1__REGLO_BYPASS5__WRITE(src) \
16544                     (((u_int32_t)(src)\
16545                     << 11) & 0x00000800U)
16546 #define RADIO130NM_RF5G1_CH1__REGLO_BYPASS5__MODIFY(dst, src) \
16547                     (dst) = ((dst) &\
16548                     ~0x00000800U) | (((u_int32_t)(src) <<\
16549                     11) & 0x00000800U)
16550 #define RADIO130NM_RF5G1_CH1__REGLO_BYPASS5__VERIFY(src) \
16551                     (!((((u_int32_t)(src)\
16552                     << 11) & ~0x00000800U)))
16553 #define RADIO130NM_RF5G1_CH1__REGLO_BYPASS5__SET(dst) \
16554                     (dst) = ((dst) &\
16555                     ~0x00000800U) | ((u_int32_t)(1) << 11)
16556 #define RADIO130NM_RF5G1_CH1__REGLO_BYPASS5__CLR(dst) \
16557                     (dst) = ((dst) &\
16558                     ~0x00000800U) | ((u_int32_t)(0) << 11)
16559
16560 /* macros for field LO5CONTROL */
16561 #define RADIO130NM_RF5G1_CH1__LO5CONTROL__SHIFT                              12
16562 #define RADIO130NM_RF5G1_CH1__LO5CONTROL__WIDTH                               1
16563 #define RADIO130NM_RF5G1_CH1__LO5CONTROL__MASK                      0x00001000U
16564 #define RADIO130NM_RF5G1_CH1__LO5CONTROL__READ(src) \
16565                     (((u_int32_t)(src)\
16566                     & 0x00001000U) >> 12)
16567 #define RADIO130NM_RF5G1_CH1__LO5CONTROL__WRITE(src) \
16568                     (((u_int32_t)(src)\
16569                     << 12) & 0x00001000U)
16570 #define RADIO130NM_RF5G1_CH1__LO5CONTROL__MODIFY(dst, src) \
16571                     (dst) = ((dst) &\
16572                     ~0x00001000U) | (((u_int32_t)(src) <<\
16573                     12) & 0x00001000U)
16574 #define RADIO130NM_RF5G1_CH1__LO5CONTROL__VERIFY(src) \
16575                     (!((((u_int32_t)(src)\
16576                     << 12) & ~0x00001000U)))
16577 #define RADIO130NM_RF5G1_CH1__LO5CONTROL__SET(dst) \
16578                     (dst) = ((dst) &\
16579                     ~0x00001000U) | ((u_int32_t)(1) << 12)
16580 #define RADIO130NM_RF5G1_CH1__LO5CONTROL__CLR(dst) \
16581                     (dst) = ((dst) &\
16582                     ~0x00001000U) | ((u_int32_t)(0) << 12)
16583
16584 /* macros for field TX5_ATB_SEL */
16585 #define RADIO130NM_RF5G1_CH1__TX5_ATB_SEL__SHIFT                             13
16586 #define RADIO130NM_RF5G1_CH1__TX5_ATB_SEL__WIDTH                              3
16587 #define RADIO130NM_RF5G1_CH1__TX5_ATB_SEL__MASK                     0x0000e000U
16588 #define RADIO130NM_RF5G1_CH1__TX5_ATB_SEL__READ(src) \
16589                     (((u_int32_t)(src)\
16590                     & 0x0000e000U) >> 13)
16591 #define RADIO130NM_RF5G1_CH1__TX5_ATB_SEL__WRITE(src) \
16592                     (((u_int32_t)(src)\
16593                     << 13) & 0x0000e000U)
16594 #define RADIO130NM_RF5G1_CH1__TX5_ATB_SEL__MODIFY(dst, src) \
16595                     (dst) = ((dst) &\
16596                     ~0x0000e000U) | (((u_int32_t)(src) <<\
16597                     13) & 0x0000e000U)
16598 #define RADIO130NM_RF5G1_CH1__TX5_ATB_SEL__VERIFY(src) \
16599                     (!((((u_int32_t)(src)\
16600                     << 13) & ~0x0000e000U)))
16601
16602 /* macros for field OB5 */
16603 #define RADIO130NM_RF5G1_CH1__OB5__SHIFT                                     16
16604 #define RADIO130NM_RF5G1_CH1__OB5__WIDTH                                      3
16605 #define RADIO130NM_RF5G1_CH1__OB5__MASK                             0x00070000U
16606 #define RADIO130NM_RF5G1_CH1__OB5__READ(src) \
16607                     (((u_int32_t)(src)\
16608                     & 0x00070000U) >> 16)
16609 #define RADIO130NM_RF5G1_CH1__OB5__WRITE(src) \
16610                     (((u_int32_t)(src)\
16611                     << 16) & 0x00070000U)
16612 #define RADIO130NM_RF5G1_CH1__OB5__MODIFY(dst, src) \
16613                     (dst) = ((dst) &\
16614                     ~0x00070000U) | (((u_int32_t)(src) <<\
16615                     16) & 0x00070000U)
16616 #define RADIO130NM_RF5G1_CH1__OB5__VERIFY(src) \
16617                     (!((((u_int32_t)(src)\
16618                     << 16) & ~0x00070000U)))
16619
16620 /* macros for field DB5 */
16621 #define RADIO130NM_RF5G1_CH1__DB5__SHIFT                                     19
16622 #define RADIO130NM_RF5G1_CH1__DB5__WIDTH                                      3
16623 #define RADIO130NM_RF5G1_CH1__DB5__MASK                             0x00380000U
16624 #define RADIO130NM_RF5G1_CH1__DB5__READ(src) \
16625                     (((u_int32_t)(src)\
16626                     & 0x00380000U) >> 19)
16627 #define RADIO130NM_RF5G1_CH1__DB5__WRITE(src) \
16628                     (((u_int32_t)(src)\
16629                     << 19) & 0x00380000U)
16630 #define RADIO130NM_RF5G1_CH1__DB5__MODIFY(dst, src) \
16631                     (dst) = ((dst) &\
16632                     ~0x00380000U) | (((u_int32_t)(src) <<\
16633                     19) & 0x00380000U)
16634 #define RADIO130NM_RF5G1_CH1__DB5__VERIFY(src) \
16635                     (!((((u_int32_t)(src)\
16636                     << 19) & ~0x00380000U)))
16637
16638 /* macros for field PWDTXPKD */
16639 #define RADIO130NM_RF5G1_CH1__PWDTXPKD__SHIFT                                22
16640 #define RADIO130NM_RF5G1_CH1__PWDTXPKD__WIDTH                                 3
16641 #define RADIO130NM_RF5G1_CH1__PWDTXPKD__MASK                        0x01c00000U
16642 #define RADIO130NM_RF5G1_CH1__PWDTXPKD__READ(src) \
16643                     (((u_int32_t)(src)\
16644                     & 0x01c00000U) >> 22)
16645 #define RADIO130NM_RF5G1_CH1__PWDTXPKD__WRITE(src) \
16646                     (((u_int32_t)(src)\
16647                     << 22) & 0x01c00000U)
16648 #define RADIO130NM_RF5G1_CH1__PWDTXPKD__MODIFY(dst, src) \
16649                     (dst) = ((dst) &\
16650                     ~0x01c00000U) | (((u_int32_t)(src) <<\
16651                     22) & 0x01c00000U)
16652 #define RADIO130NM_RF5G1_CH1__PWDTXPKD__VERIFY(src) \
16653                     (!((((u_int32_t)(src)\
16654                     << 22) & ~0x01c00000U)))
16655
16656 /* macros for field PACASCBIAS */
16657 #define RADIO130NM_RF5G1_CH1__PACASCBIAS__SHIFT                              25
16658 #define RADIO130NM_RF5G1_CH1__PACASCBIAS__WIDTH                               2
16659 #define RADIO130NM_RF5G1_CH1__PACASCBIAS__MASK                      0x06000000U
16660 #define RADIO130NM_RF5G1_CH1__PACASCBIAS__READ(src) \
16661                     (((u_int32_t)(src)\
16662                     & 0x06000000U) >> 25)
16663 #define RADIO130NM_RF5G1_CH1__PACASCBIAS__WRITE(src) \
16664                     (((u_int32_t)(src)\
16665                     << 25) & 0x06000000U)
16666 #define RADIO130NM_RF5G1_CH1__PACASCBIAS__MODIFY(dst, src) \
16667                     (dst) = ((dst) &\
16668                     ~0x06000000U) | (((u_int32_t)(src) <<\
16669                     25) & 0x06000000U)
16670 #define RADIO130NM_RF5G1_CH1__PACASCBIAS__VERIFY(src) \
16671                     (!((((u_int32_t)(src)\
16672                     << 25) & ~0x06000000U)))
16673
16674 /* macros for field PDPAOUT5 */
16675 #define RADIO130NM_RF5G1_CH1__PDPAOUT5__SHIFT                                27
16676 #define RADIO130NM_RF5G1_CH1__PDPAOUT5__WIDTH                                 1
16677 #define RADIO130NM_RF5G1_CH1__PDPAOUT5__MASK                        0x08000000U
16678 #define RADIO130NM_RF5G1_CH1__PDPAOUT5__READ(src) \
16679                     (((u_int32_t)(src)\
16680                     & 0x08000000U) >> 27)
16681 #define RADIO130NM_RF5G1_CH1__PDPAOUT5__WRITE(src) \
16682                     (((u_int32_t)(src)\
16683                     << 27) & 0x08000000U)
16684 #define RADIO130NM_RF5G1_CH1__PDPAOUT5__MODIFY(dst, src) \
16685                     (dst) = ((dst) &\
16686                     ~0x08000000U) | (((u_int32_t)(src) <<\
16687                     27) & 0x08000000U)
16688 #define RADIO130NM_RF5G1_CH1__PDPAOUT5__VERIFY(src) \
16689                     (!((((u_int32_t)(src)\
16690                     << 27) & ~0x08000000U)))
16691 #define RADIO130NM_RF5G1_CH1__PDPAOUT5__SET(dst) \
16692                     (dst) = ((dst) &\
16693                     ~0x08000000U) | ((u_int32_t)(1) << 27)
16694 #define RADIO130NM_RF5G1_CH1__PDPAOUT5__CLR(dst) \
16695                     (dst) = ((dst) &\
16696                     ~0x08000000U) | ((u_int32_t)(0) << 27)
16697
16698 /* macros for field PDPADRV5 */
16699 #define RADIO130NM_RF5G1_CH1__PDPADRV5__SHIFT                                28
16700 #define RADIO130NM_RF5G1_CH1__PDPADRV5__WIDTH                                 1
16701 #define RADIO130NM_RF5G1_CH1__PDPADRV5__MASK                        0x10000000U
16702 #define RADIO130NM_RF5G1_CH1__PDPADRV5__READ(src) \
16703                     (((u_int32_t)(src)\
16704                     & 0x10000000U) >> 28)
16705 #define RADIO130NM_RF5G1_CH1__PDPADRV5__WRITE(src) \
16706                     (((u_int32_t)(src)\
16707                     << 28) & 0x10000000U)
16708 #define RADIO130NM_RF5G1_CH1__PDPADRV5__MODIFY(dst, src) \
16709                     (dst) = ((dst) &\
16710                     ~0x10000000U) | (((u_int32_t)(src) <<\
16711                     28) & 0x10000000U)
16712 #define RADIO130NM_RF5G1_CH1__PDPADRV5__VERIFY(src) \
16713                     (!((((u_int32_t)(src)\
16714                     << 28) & ~0x10000000U)))
16715 #define RADIO130NM_RF5G1_CH1__PDPADRV5__SET(dst) \
16716                     (dst) = ((dst) &\
16717                     ~0x10000000U) | ((u_int32_t)(1) << 28)
16718 #define RADIO130NM_RF5G1_CH1__PDPADRV5__CLR(dst) \
16719                     (dst) = ((dst) &\
16720                     ~0x10000000U) | ((u_int32_t)(0) << 28)
16721
16722 /* macros for field PDTXBUF5 */
16723 #define RADIO130NM_RF5G1_CH1__PDTXBUF5__SHIFT                                29
16724 #define RADIO130NM_RF5G1_CH1__PDTXBUF5__WIDTH                                 1
16725 #define RADIO130NM_RF5G1_CH1__PDTXBUF5__MASK                        0x20000000U
16726 #define RADIO130NM_RF5G1_CH1__PDTXBUF5__READ(src) \
16727                     (((u_int32_t)(src)\
16728                     & 0x20000000U) >> 29)
16729 #define RADIO130NM_RF5G1_CH1__PDTXBUF5__WRITE(src) \
16730                     (((u_int32_t)(src)\
16731                     << 29) & 0x20000000U)
16732 #define RADIO130NM_RF5G1_CH1__PDTXBUF5__MODIFY(dst, src) \
16733                     (dst) = ((dst) &\
16734                     ~0x20000000U) | (((u_int32_t)(src) <<\
16735                     29) & 0x20000000U)
16736 #define RADIO130NM_RF5G1_CH1__PDTXBUF5__VERIFY(src) \
16737                     (!((((u_int32_t)(src)\
16738                     << 29) & ~0x20000000U)))
16739 #define RADIO130NM_RF5G1_CH1__PDTXBUF5__SET(dst) \
16740                     (dst) = ((dst) &\
16741                     ~0x20000000U) | ((u_int32_t)(1) << 29)
16742 #define RADIO130NM_RF5G1_CH1__PDTXBUF5__CLR(dst) \
16743                     (dst) = ((dst) &\
16744                     ~0x20000000U) | ((u_int32_t)(0) << 29)
16745
16746 /* macros for field PDTXMIX5 */
16747 #define RADIO130NM_RF5G1_CH1__PDTXMIX5__SHIFT                                30
16748 #define RADIO130NM_RF5G1_CH1__PDTXMIX5__WIDTH                                 1
16749 #define RADIO130NM_RF5G1_CH1__PDTXMIX5__MASK                        0x40000000U
16750 #define RADIO130NM_RF5G1_CH1__PDTXMIX5__READ(src) \
16751                     (((u_int32_t)(src)\
16752                     & 0x40000000U) >> 30)
16753 #define RADIO130NM_RF5G1_CH1__PDTXMIX5__WRITE(src) \
16754                     (((u_int32_t)(src)\
16755                     << 30) & 0x40000000U)
16756 #define RADIO130NM_RF5G1_CH1__PDTXMIX5__MODIFY(dst, src) \
16757                     (dst) = ((dst) &\
16758                     ~0x40000000U) | (((u_int32_t)(src) <<\
16759                     30) & 0x40000000U)
16760 #define RADIO130NM_RF5G1_CH1__PDTXMIX5__VERIFY(src) \
16761                     (!((((u_int32_t)(src)\
16762                     << 30) & ~0x40000000U)))
16763 #define RADIO130NM_RF5G1_CH1__PDTXMIX5__SET(dst) \
16764                     (dst) = ((dst) &\
16765                     ~0x40000000U) | ((u_int32_t)(1) << 30)
16766 #define RADIO130NM_RF5G1_CH1__PDTXMIX5__CLR(dst) \
16767                     (dst) = ((dst) &\
16768                     ~0x40000000U) | ((u_int32_t)(0) << 30)
16769
16770 /* macros for field PDTXLO5 */
16771 #define RADIO130NM_RF5G1_CH1__PDTXLO5__SHIFT                                 31
16772 #define RADIO130NM_RF5G1_CH1__PDTXLO5__WIDTH                                  1
16773 #define RADIO130NM_RF5G1_CH1__PDTXLO5__MASK                         0x80000000U
16774 #define RADIO130NM_RF5G1_CH1__PDTXLO5__READ(src) \
16775                     (((u_int32_t)(src)\
16776                     & 0x80000000U) >> 31)
16777 #define RADIO130NM_RF5G1_CH1__PDTXLO5__WRITE(src) \
16778                     (((u_int32_t)(src)\
16779                     << 31) & 0x80000000U)
16780 #define RADIO130NM_RF5G1_CH1__PDTXLO5__MODIFY(dst, src) \
16781                     (dst) = ((dst) &\
16782                     ~0x80000000U) | (((u_int32_t)(src) <<\
16783                     31) & 0x80000000U)
16784 #define RADIO130NM_RF5G1_CH1__PDTXLO5__VERIFY(src) \
16785                     (!((((u_int32_t)(src)\
16786                     << 31) & ~0x80000000U)))
16787 #define RADIO130NM_RF5G1_CH1__PDTXLO5__SET(dst) \
16788                     (dst) = ((dst) &\
16789                     ~0x80000000U) | ((u_int32_t)(1) << 31)
16790 #define RADIO130NM_RF5G1_CH1__PDTXLO5__CLR(dst) \
16791                     (dst) = ((dst) &\
16792                     ~0x80000000U) | ((u_int32_t)(0) << 31)
16793 #define RADIO130NM_RF5G1_CH1__TYPE                                    u_int32_t
16794 #define RADIO130NM_RF5G1_CH1__READ                                  0xffffffffU
16795 #define RADIO130NM_RF5G1_CH1__WRITE                                 0xffffffffU
16796
16797 #endif /* __RADIO130NM_RF5G1_CH1_MACRO__ */
16798
16799
16800 /* macros for merlin2_0_radio_reg_map.RF5G1_CH1 */
16801 #define INST_MERLIN2_0_RADIO_REG_MAP__RF5G1_CH1__NUM                          1
16802
16803 /* macros for BlueprintGlobalNameSpace::RADIO130NM_RF5G2_CH1 */
16804 #ifndef __RADIO130NM_RF5G2_CH1_MACRO__
16805 #define __RADIO130NM_RF5G2_CH1_MACRO__
16806
16807 /* macros for field SPARE */
16808 #define RADIO130NM_RF5G2_CH1__SPARE__SHIFT                                    0
16809 #define RADIO130NM_RF5G2_CH1__SPARE__WIDTH                                   11
16810 #define RADIO130NM_RF5G2_CH1__SPARE__MASK                           0x000007ffU
16811 #define RADIO130NM_RF5G2_CH1__SPARE__READ(src)   (u_int32_t)(src) & 0x000007ffU
16812 #define RADIO130NM_RF5G2_CH1__SPARE__WRITE(src) \
16813                     ((u_int32_t)(src)\
16814                     & 0x000007ffU)
16815 #define RADIO130NM_RF5G2_CH1__SPARE__MODIFY(dst, src) \
16816                     (dst) = ((dst) &\
16817                     ~0x000007ffU) | ((u_int32_t)(src) &\
16818                     0x000007ffU)
16819 #define RADIO130NM_RF5G2_CH1__SPARE__VERIFY(src) \
16820                     (!(((u_int32_t)(src)\
16821                     & ~0x000007ffU)))
16822
16823 /* macros for field PDBIR2 */
16824 #define RADIO130NM_RF5G2_CH1__PDBIR2__SHIFT                                  11
16825 #define RADIO130NM_RF5G2_CH1__PDBIR2__WIDTH                                   3
16826 #define RADIO130NM_RF5G2_CH1__PDBIR2__MASK                          0x00003800U
16827 #define RADIO130NM_RF5G2_CH1__PDBIR2__READ(src) \
16828                     (((u_int32_t)(src)\
16829                     & 0x00003800U) >> 11)
16830 #define RADIO130NM_RF5G2_CH1__PDBIR2__WRITE(src) \
16831                     (((u_int32_t)(src)\
16832                     << 11) & 0x00003800U)
16833 #define RADIO130NM_RF5G2_CH1__PDBIR2__MODIFY(dst, src) \
16834                     (dst) = ((dst) &\
16835                     ~0x00003800U) | (((u_int32_t)(src) <<\
16836                     11) & 0x00003800U)
16837 #define RADIO130NM_RF5G2_CH1__PDBIR2__VERIFY(src) \
16838                     (!((((u_int32_t)(src)\
16839                     << 11) & ~0x00003800U)))
16840
16841 /* macros for field PDBIR1 */
16842 #define RADIO130NM_RF5G2_CH1__PDBIR1__SHIFT                                  14
16843 #define RADIO130NM_RF5G2_CH1__PDBIR1__WIDTH                                   3
16844 #define RADIO130NM_RF5G2_CH1__PDBIR1__MASK                          0x0001c000U
16845 #define RADIO130NM_RF5G2_CH1__PDBIR1__READ(src) \
16846                     (((u_int32_t)(src)\
16847                     & 0x0001c000U) >> 14)
16848 #define RADIO130NM_RF5G2_CH1__PDBIR1__WRITE(src) \
16849                     (((u_int32_t)(src)\
16850                     << 14) & 0x0001c000U)
16851 #define RADIO130NM_RF5G2_CH1__PDBIR1__MODIFY(dst, src) \
16852                     (dst) = ((dst) &\
16853                     ~0x0001c000U) | (((u_int32_t)(src) <<\
16854                     14) & 0x0001c000U)
16855 #define RADIO130NM_RF5G2_CH1__PDBIR1__VERIFY(src) \
16856                     (!((((u_int32_t)(src)\
16857                     << 14) & ~0x0001c000U)))
16858
16859 /* macros for field PDBIRTXPA */
16860 #define RADIO130NM_RF5G2_CH1__PDBIRTXPA__SHIFT                               17
16861 #define RADIO130NM_RF5G2_CH1__PDBIRTXPA__WIDTH                                3
16862 #define RADIO130NM_RF5G2_CH1__PDBIRTXPA__MASK                       0x000e0000U
16863 #define RADIO130NM_RF5G2_CH1__PDBIRTXPA__READ(src) \
16864                     (((u_int32_t)(src)\
16865                     & 0x000e0000U) >> 17)
16866 #define RADIO130NM_RF5G2_CH1__PDBIRTXPA__WRITE(src) \
16867                     (((u_int32_t)(src)\
16868                     << 17) & 0x000e0000U)
16869 #define RADIO130NM_RF5G2_CH1__PDBIRTXPA__MODIFY(dst, src) \
16870                     (dst) = ((dst) &\
16871                     ~0x000e0000U) | (((u_int32_t)(src) <<\
16872                     17) & 0x000e0000U)
16873 #define RADIO130NM_RF5G2_CH1__PDBIRTXPA__VERIFY(src) \
16874                     (!((((u_int32_t)(src)\
16875                     << 17) & ~0x000e0000U)))
16876
16877 /* macros for field PDBIRTXMIX */
16878 #define RADIO130NM_RF5G2_CH1__PDBIRTXMIX__SHIFT                              20
16879 #define RADIO130NM_RF5G2_CH1__PDBIRTXMIX__WIDTH                               3
16880 #define RADIO130NM_RF5G2_CH1__PDBIRTXMIX__MASK                      0x00700000U
16881 #define RADIO130NM_RF5G2_CH1__PDBIRTXMIX__READ(src) \
16882                     (((u_int32_t)(src)\
16883                     & 0x00700000U) >> 20)
16884 #define RADIO130NM_RF5G2_CH1__PDBIRTXMIX__WRITE(src) \
16885                     (((u_int32_t)(src)\
16886                     << 20) & 0x00700000U)
16887 #define RADIO130NM_RF5G2_CH1__PDBIRTXMIX__MODIFY(dst, src) \
16888                     (dst) = ((dst) &\
16889                     ~0x00700000U) | (((u_int32_t)(src) <<\
16890                     20) & 0x00700000U)
16891 #define RADIO130NM_RF5G2_CH1__PDBIRTXMIX__VERIFY(src) \
16892                     (!((((u_int32_t)(src)\
16893                     << 20) & ~0x00700000U)))
16894
16895 /* macros for field RX5_ATB_SEL */
16896 #define RADIO130NM_RF5G2_CH1__RX5_ATB_SEL__SHIFT                             23
16897 #define RADIO130NM_RF5G2_CH1__RX5_ATB_SEL__WIDTH                              3
16898 #define RADIO130NM_RF5G2_CH1__RX5_ATB_SEL__MASK                     0x03800000U
16899 #define RADIO130NM_RF5G2_CH1__RX5_ATB_SEL__READ(src) \
16900                     (((u_int32_t)(src)\
16901                     & 0x03800000U) >> 23)
16902 #define RADIO130NM_RF5G2_CH1__RX5_ATB_SEL__WRITE(src) \
16903                     (((u_int32_t)(src)\
16904                     << 23) & 0x03800000U)
16905 #define RADIO130NM_RF5G2_CH1__RX5_ATB_SEL__MODIFY(dst, src) \
16906                     (dst) = ((dst) &\
16907                     ~0x03800000U) | (((u_int32_t)(src) <<\
16908                     23) & 0x03800000U)
16909 #define RADIO130NM_RF5G2_CH1__RX5_ATB_SEL__VERIFY(src) \
16910                     (!((((u_int32_t)(src)\
16911                     << 23) & ~0x03800000U)))
16912
16913 /* macros for field PDRFVGA5 */
16914 #define RADIO130NM_RF5G2_CH1__PDRFVGA5__SHIFT                                26
16915 #define RADIO130NM_RF5G2_CH1__PDRFVGA5__WIDTH                                 1
16916 #define RADIO130NM_RF5G2_CH1__PDRFVGA5__MASK                        0x04000000U
16917 #define RADIO130NM_RF5G2_CH1__PDRFVGA5__READ(src) \
16918                     (((u_int32_t)(src)\
16919                     & 0x04000000U) >> 26)
16920 #define RADIO130NM_RF5G2_CH1__PDRFVGA5__WRITE(src) \
16921                     (((u_int32_t)(src)\
16922                     << 26) & 0x04000000U)
16923 #define RADIO130NM_RF5G2_CH1__PDRFVGA5__MODIFY(dst, src) \
16924                     (dst) = ((dst) &\
16925                     ~0x04000000U) | (((u_int32_t)(src) <<\
16926                     26) & 0x04000000U)
16927 #define RADIO130NM_RF5G2_CH1__PDRFVGA5__VERIFY(src) \
16928                     (!((((u_int32_t)(src)\
16929                     << 26) & ~0x04000000U)))
16930 #define RADIO130NM_RF5G2_CH1__PDRFVGA5__SET(dst) \
16931                     (dst) = ((dst) &\
16932                     ~0x04000000U) | ((u_int32_t)(1) << 26)
16933 #define RADIO130NM_RF5G2_CH1__PDRFVGA5__CLR(dst) \
16934                     (dst) = ((dst) &\
16935                     ~0x04000000U) | ((u_int32_t)(0) << 26)
16936
16937 /* macros for field PDCSLNA5 */
16938 #define RADIO130NM_RF5G2_CH1__PDCSLNA5__SHIFT                                27
16939 #define RADIO130NM_RF5G2_CH1__PDCSLNA5__WIDTH                                 1
16940 #define RADIO130NM_RF5G2_CH1__PDCSLNA5__MASK                        0x08000000U
16941 #define RADIO130NM_RF5G2_CH1__PDCSLNA5__READ(src) \
16942                     (((u_int32_t)(src)\
16943                     & 0x08000000U) >> 27)
16944 #define RADIO130NM_RF5G2_CH1__PDCSLNA5__WRITE(src) \
16945                     (((u_int32_t)(src)\
16946                     << 27) & 0x08000000U)
16947 #define RADIO130NM_RF5G2_CH1__PDCSLNA5__MODIFY(dst, src) \
16948                     (dst) = ((dst) &\
16949                     ~0x08000000U) | (((u_int32_t)(src) <<\
16950                     27) & 0x08000000U)
16951 #define RADIO130NM_RF5G2_CH1__PDCSLNA5__VERIFY(src) \
16952                     (!((((u_int32_t)(src)\
16953                     << 27) & ~0x08000000U)))
16954 #define RADIO130NM_RF5G2_CH1__PDCSLNA5__SET(dst) \
16955                     (dst) = ((dst) &\
16956                     ~0x08000000U) | ((u_int32_t)(1) << 27)
16957 #define RADIO130NM_RF5G2_CH1__PDCSLNA5__CLR(dst) \
16958                     (dst) = ((dst) &\
16959                     ~0x08000000U) | ((u_int32_t)(0) << 27)
16960
16961 /* macros for field PDVGM5 */
16962 #define RADIO130NM_RF5G2_CH1__PDVGM5__SHIFT                                  28
16963 #define RADIO130NM_RF5G2_CH1__PDVGM5__WIDTH                                   1
16964 #define RADIO130NM_RF5G2_CH1__PDVGM5__MASK                          0x10000000U
16965 #define RADIO130NM_RF5G2_CH1__PDVGM5__READ(src) \
16966                     (((u_int32_t)(src)\
16967                     & 0x10000000U) >> 28)
16968 #define RADIO130NM_RF5G2_CH1__PDVGM5__WRITE(src) \
16969                     (((u_int32_t)(src)\
16970                     << 28) & 0x10000000U)
16971 #define RADIO130NM_RF5G2_CH1__PDVGM5__MODIFY(dst, src) \
16972                     (dst) = ((dst) &\
16973                     ~0x10000000U) | (((u_int32_t)(src) <<\
16974                     28) & 0x10000000U)
16975 #define RADIO130NM_RF5G2_CH1__PDVGM5__VERIFY(src) \
16976                     (!((((u_int32_t)(src)\
16977                     << 28) & ~0x10000000U)))
16978 #define RADIO130NM_RF5G2_CH1__PDVGM5__SET(dst) \
16979                     (dst) = ((dst) &\
16980                     ~0x10000000U) | ((u_int32_t)(1) << 28)
16981 #define RADIO130NM_RF5G2_CH1__PDVGM5__CLR(dst) \
16982                     (dst) = ((dst) &\
16983                     ~0x10000000U) | ((u_int32_t)(0) << 28)
16984
16985 /* macros for field PDRXLO5 */
16986 #define RADIO130NM_RF5G2_CH1__PDRXLO5__SHIFT                                 29
16987 #define RADIO130NM_RF5G2_CH1__PDRXLO5__WIDTH                                  1
16988 #define RADIO130NM_RF5G2_CH1__PDRXLO5__MASK                         0x20000000U
16989 #define RADIO130NM_RF5G2_CH1__PDRXLO5__READ(src) \
16990                     (((u_int32_t)(src)\
16991                     & 0x20000000U) >> 29)
16992 #define RADIO130NM_RF5G2_CH1__PDRXLO5__WRITE(src) \
16993                     (((u_int32_t)(src)\
16994                     << 29) & 0x20000000U)
16995 #define RADIO130NM_RF5G2_CH1__PDRXLO5__MODIFY(dst, src) \
16996                     (dst) = ((dst) &\
16997                     ~0x20000000U) | (((u_int32_t)(src) <<\
16998                     29) & 0x20000000U)
16999 #define RADIO130NM_RF5G2_CH1__PDRXLO5__VERIFY(src) \
17000                     (!((((u_int32_t)(src)\
17001                     << 29) & ~0x20000000U)))
17002 #define RADIO130NM_RF5G2_CH1__PDRXLO5__SET(dst) \
17003                     (dst) = ((dst) &\
17004                     ~0x20000000U) | ((u_int32_t)(1) << 29)
17005 #define RADIO130NM_RF5G2_CH1__PDRXLO5__CLR(dst) \
17006                     (dst) = ((dst) &\
17007                     ~0x20000000U) | ((u_int32_t)(0) << 29)
17008
17009 /* macros for field PDREGFE5 */
17010 #define RADIO130NM_RF5G2_CH1__PDREGFE5__SHIFT                                30
17011 #define RADIO130NM_RF5G2_CH1__PDREGFE5__WIDTH                                 1
17012 #define RADIO130NM_RF5G2_CH1__PDREGFE5__MASK                        0x40000000U
17013 #define RADIO130NM_RF5G2_CH1__PDREGFE5__READ(src) \
17014                     (((u_int32_t)(src)\
17015                     & 0x40000000U) >> 30)
17016 #define RADIO130NM_RF5G2_CH1__PDREGFE5__WRITE(src) \
17017                     (((u_int32_t)(src)\
17018                     << 30) & 0x40000000U)
17019 #define RADIO130NM_RF5G2_CH1__PDREGFE5__MODIFY(dst, src) \
17020                     (dst) = ((dst) &\
17021                     ~0x40000000U) | (((u_int32_t)(src) <<\
17022                     30) & 0x40000000U)
17023 #define RADIO130NM_RF5G2_CH1__PDREGFE5__VERIFY(src) \
17024                     (!((((u_int32_t)(src)\
17025                     << 30) & ~0x40000000U)))
17026 #define RADIO130NM_RF5G2_CH1__PDREGFE5__SET(dst) \
17027                     (dst) = ((dst) &\
17028                     ~0x40000000U) | ((u_int32_t)(1) << 30)
17029 #define RADIO130NM_RF5G2_CH1__PDREGFE5__CLR(dst) \
17030                     (dst) = ((dst) &\
17031                     ~0x40000000U) | ((u_int32_t)(0) << 30)
17032
17033 /* macros for field REGFE_BYPASS5 */
17034 #define RADIO130NM_RF5G2_CH1__REGFE_BYPASS5__SHIFT                           31
17035 #define RADIO130NM_RF5G2_CH1__REGFE_BYPASS5__WIDTH                            1
17036 #define RADIO130NM_RF5G2_CH1__REGFE_BYPASS5__MASK                   0x80000000U
17037 #define RADIO130NM_RF5G2_CH1__REGFE_BYPASS5__READ(src) \
17038                     (((u_int32_t)(src)\
17039                     & 0x80000000U) >> 31)
17040 #define RADIO130NM_RF5G2_CH1__REGFE_BYPASS5__WRITE(src) \
17041                     (((u_int32_t)(src)\
17042                     << 31) & 0x80000000U)
17043 #define RADIO130NM_RF5G2_CH1__REGFE_BYPASS5__MODIFY(dst, src) \
17044                     (dst) = ((dst) &\
17045                     ~0x80000000U) | (((u_int32_t)(src) <<\
17046                     31) & 0x80000000U)
17047 #define RADIO130NM_RF5G2_CH1__REGFE_BYPASS5__VERIFY(src) \
17048                     (!((((u_int32_t)(src)\
17049                     << 31) & ~0x80000000U)))
17050 #define RADIO130NM_RF5G2_CH1__REGFE_BYPASS5__SET(dst) \
17051                     (dst) = ((dst) &\
17052                     ~0x80000000U) | ((u_int32_t)(1) << 31)
17053 #define RADIO130NM_RF5G2_CH1__REGFE_BYPASS5__CLR(dst) \
17054                     (dst) = ((dst) &\
17055                     ~0x80000000U) | ((u_int32_t)(0) << 31)
17056 #define RADIO130NM_RF5G2_CH1__TYPE                                    u_int32_t
17057 #define RADIO130NM_RF5G2_CH1__READ                                  0xffffffffU
17058 #define RADIO130NM_RF5G2_CH1__WRITE                                 0xffffffffU
17059
17060 #endif /* __RADIO130NM_RF5G2_CH1_MACRO__ */
17061
17062
17063 /* macros for merlin2_0_radio_reg_map.RF5G2_CH1 */
17064 #define INST_MERLIN2_0_RADIO_REG_MAP__RF5G2_CH1__NUM                          1
17065
17066 /* macros for BlueprintGlobalNameSpace::RADIO130NM_RF5G3_CH1 */
17067 #ifndef __RADIO130NM_RF5G3_CH1_MACRO__
17068 #define __RADIO130NM_RF5G3_CH1_MACRO__
17069
17070 /* macros for field SPARE */
17071 #define RADIO130NM_RF5G3_CH1__SPARE__SHIFT                                    0
17072 #define RADIO130NM_RF5G3_CH1__SPARE__WIDTH                                    5
17073 #define RADIO130NM_RF5G3_CH1__SPARE__MASK                           0x0000001fU
17074 #define RADIO130NM_RF5G3_CH1__SPARE__READ(src)   (u_int32_t)(src) & 0x0000001fU
17075 #define RADIO130NM_RF5G3_CH1__SPARE__WRITE(src) \
17076                     ((u_int32_t)(src)\
17077                     & 0x0000001fU)
17078 #define RADIO130NM_RF5G3_CH1__SPARE__MODIFY(dst, src) \
17079                     (dst) = ((dst) &\
17080                     ~0x0000001fU) | ((u_int32_t)(src) &\
17081                     0x0000001fU)
17082 #define RADIO130NM_RF5G3_CH1__SPARE__VERIFY(src) \
17083                     (!(((u_int32_t)(src)\
17084                     & ~0x0000001fU)))
17085
17086 /* macros for field PDBIBCVGM */
17087 #define RADIO130NM_RF5G3_CH1__PDBIBCVGM__SHIFT                                5
17088 #define RADIO130NM_RF5G3_CH1__PDBIBCVGM__WIDTH                                3
17089 #define RADIO130NM_RF5G3_CH1__PDBIBCVGM__MASK                       0x000000e0U
17090 #define RADIO130NM_RF5G3_CH1__PDBIBCVGM__READ(src) \
17091                     (((u_int32_t)(src)\
17092                     & 0x000000e0U) >> 5)
17093 #define RADIO130NM_RF5G3_CH1__PDBIBCVGM__WRITE(src) \
17094                     (((u_int32_t)(src)\
17095                     << 5) & 0x000000e0U)
17096 #define RADIO130NM_RF5G3_CH1__PDBIBCVGM__MODIFY(dst, src) \
17097                     (dst) = ((dst) &\
17098                     ~0x000000e0U) | (((u_int32_t)(src) <<\
17099                     5) & 0x000000e0U)
17100 #define RADIO130NM_RF5G3_CH1__PDBIBCVGM__VERIFY(src) \
17101                     (!((((u_int32_t)(src)\
17102                     << 5) & ~0x000000e0U)))
17103
17104 /* macros for field PDBIBCRFVGA */
17105 #define RADIO130NM_RF5G3_CH1__PDBIBCRFVGA__SHIFT                              8
17106 #define RADIO130NM_RF5G3_CH1__PDBIBCRFVGA__WIDTH                              3
17107 #define RADIO130NM_RF5G3_CH1__PDBIBCRFVGA__MASK                     0x00000700U
17108 #define RADIO130NM_RF5G3_CH1__PDBIBCRFVGA__READ(src) \
17109                     (((u_int32_t)(src)\
17110                     & 0x00000700U) >> 8)
17111 #define RADIO130NM_RF5G3_CH1__PDBIBCRFVGA__WRITE(src) \
17112                     (((u_int32_t)(src)\
17113                     << 8) & 0x00000700U)
17114 #define RADIO130NM_RF5G3_CH1__PDBIBCRFVGA__MODIFY(dst, src) \
17115                     (dst) = ((dst) &\
17116                     ~0x00000700U) | (((u_int32_t)(src) <<\
17117                     8) & 0x00000700U)
17118 #define RADIO130NM_RF5G3_CH1__PDBIBCRFVGA__VERIFY(src) \
17119                     (!((((u_int32_t)(src)\
17120                     << 8) & ~0x00000700U)))
17121
17122 /* macros for field PDBIBCLNA */
17123 #define RADIO130NM_RF5G3_CH1__PDBIBCLNA__SHIFT                               11
17124 #define RADIO130NM_RF5G3_CH1__PDBIBCLNA__WIDTH                                3
17125 #define RADIO130NM_RF5G3_CH1__PDBIBCLNA__MASK                       0x00003800U
17126 #define RADIO130NM_RF5G3_CH1__PDBIBCLNA__READ(src) \
17127                     (((u_int32_t)(src)\
17128                     & 0x00003800U) >> 11)
17129 #define RADIO130NM_RF5G3_CH1__PDBIBCLNA__WRITE(src) \
17130                     (((u_int32_t)(src)\
17131                     << 11) & 0x00003800U)
17132 #define RADIO130NM_RF5G3_CH1__PDBIBCLNA__MODIFY(dst, src) \
17133                     (dst) = ((dst) &\
17134                     ~0x00003800U) | (((u_int32_t)(src) <<\
17135                     11) & 0x00003800U)
17136 #define RADIO130NM_RF5G3_CH1__PDBIBCLNA__VERIFY(src) \
17137                     (!((((u_int32_t)(src)\
17138                     << 11) & ~0x00003800U)))
17139
17140 /* macros for field PDBIC3 */
17141 #define RADIO130NM_RF5G3_CH1__PDBIC3__SHIFT                                  14
17142 #define RADIO130NM_RF5G3_CH1__PDBIC3__WIDTH                                   3
17143 #define RADIO130NM_RF5G3_CH1__PDBIC3__MASK                          0x0001c000U
17144 #define RADIO130NM_RF5G3_CH1__PDBIC3__READ(src) \
17145                     (((u_int32_t)(src)\
17146                     & 0x0001c000U) >> 14)
17147 #define RADIO130NM_RF5G3_CH1__PDBIC3__WRITE(src) \
17148                     (((u_int32_t)(src)\
17149                     << 14) & 0x0001c000U)
17150 #define RADIO130NM_RF5G3_CH1__PDBIC3__MODIFY(dst, src) \
17151                     (dst) = ((dst) &\
17152                     ~0x0001c000U) | (((u_int32_t)(src) <<\
17153                     14) & 0x0001c000U)
17154 #define RADIO130NM_RF5G3_CH1__PDBIC3__VERIFY(src) \
17155                     (!((((u_int32_t)(src)\
17156                     << 14) & ~0x0001c000U)))
17157
17158 /* macros for field PDBIC2 */
17159 #define RADIO130NM_RF5G3_CH1__PDBIC2__SHIFT                                  17
17160 #define RADIO130NM_RF5G3_CH1__PDBIC2__WIDTH                                   3
17161 #define RADIO130NM_RF5G3_CH1__PDBIC2__MASK                          0x000e0000U
17162 #define RADIO130NM_RF5G3_CH1__PDBIC2__READ(src) \
17163                     (((u_int32_t)(src)\
17164                     & 0x000e0000U) >> 17)
17165 #define RADIO130NM_RF5G3_CH1__PDBIC2__WRITE(src) \
17166                     (((u_int32_t)(src)\
17167                     << 17) & 0x000e0000U)
17168 #define RADIO130NM_RF5G3_CH1__PDBIC2__MODIFY(dst, src) \
17169                     (dst) = ((dst) &\
17170                     ~0x000e0000U) | (((u_int32_t)(src) <<\
17171                     17) & 0x000e0000U)
17172 #define RADIO130NM_RF5G3_CH1__PDBIC2__VERIFY(src) \
17173                     (!((((u_int32_t)(src)\
17174                     << 17) & ~0x000e0000U)))
17175
17176 /* macros for field PDBIC1 */
17177 #define RADIO130NM_RF5G3_CH1__PDBIC1__SHIFT                                  20
17178 #define RADIO130NM_RF5G3_CH1__PDBIC1__WIDTH                                   3
17179 #define RADIO130NM_RF5G3_CH1__PDBIC1__MASK                          0x00700000U
17180 #define RADIO130NM_RF5G3_CH1__PDBIC1__READ(src) \
17181                     (((u_int32_t)(src)\
17182                     & 0x00700000U) >> 20)
17183 #define RADIO130NM_RF5G3_CH1__PDBIC1__WRITE(src) \
17184                     (((u_int32_t)(src)\
17185                     << 20) & 0x00700000U)
17186 #define RADIO130NM_RF5G3_CH1__PDBIC1__MODIFY(dst, src) \
17187                     (dst) = ((dst) &\
17188                     ~0x00700000U) | (((u_int32_t)(src) <<\
17189                     20) & 0x00700000U)
17190 #define RADIO130NM_RF5G3_CH1__PDBIC1__VERIFY(src) \
17191                     (!((((u_int32_t)(src)\
17192                     << 20) & ~0x00700000U)))
17193
17194 /* macros for field PDBICTXMIX */
17195 #define RADIO130NM_RF5G3_CH1__PDBICTXMIX__SHIFT                              23
17196 #define RADIO130NM_RF5G3_CH1__PDBICTXMIX__WIDTH                               3
17197 #define RADIO130NM_RF5G3_CH1__PDBICTXMIX__MASK                      0x03800000U
17198 #define RADIO130NM_RF5G3_CH1__PDBICTXMIX__READ(src) \
17199                     (((u_int32_t)(src)\
17200                     & 0x03800000U) >> 23)
17201 #define RADIO130NM_RF5G3_CH1__PDBICTXMIX__WRITE(src) \
17202                     (((u_int32_t)(src)\
17203                     << 23) & 0x03800000U)
17204 #define RADIO130NM_RF5G3_CH1__PDBICTXMIX__MODIFY(dst, src) \
17205                     (dst) = ((dst) &\
17206                     ~0x03800000U) | (((u_int32_t)(src) <<\
17207                     23) & 0x03800000U)
17208 #define RADIO130NM_RF5G3_CH1__PDBICTXMIX__VERIFY(src) \
17209                     (!((((u_int32_t)(src)\
17210                     << 23) & ~0x03800000U)))
17211
17212 /* macros for field PDBICTXPA */
17213 #define RADIO130NM_RF5G3_CH1__PDBICTXPA__SHIFT                               26
17214 #define RADIO130NM_RF5G3_CH1__PDBICTXPA__WIDTH                                3
17215 #define RADIO130NM_RF5G3_CH1__PDBICTXPA__MASK                       0x1c000000U
17216 #define RADIO130NM_RF5G3_CH1__PDBICTXPA__READ(src) \
17217                     (((u_int32_t)(src)\
17218                     & 0x1c000000U) >> 26)
17219 #define RADIO130NM_RF5G3_CH1__PDBICTXPA__WRITE(src) \
17220                     (((u_int32_t)(src)\
17221                     << 26) & 0x1c000000U)
17222 #define RADIO130NM_RF5G3_CH1__PDBICTXPA__MODIFY(dst, src) \
17223                     (dst) = ((dst) &\
17224                     ~0x1c000000U) | (((u_int32_t)(src) <<\
17225                     26) & 0x1c000000U)
17226 #define RADIO130NM_RF5G3_CH1__PDBICTXPA__VERIFY(src) \
17227                     (!((((u_int32_t)(src)\
17228                     << 26) & ~0x1c000000U)))
17229
17230 /* macros for field PDBICTXBUF */
17231 #define RADIO130NM_RF5G3_CH1__PDBICTXBUF__SHIFT                              29
17232 #define RADIO130NM_RF5G3_CH1__PDBICTXBUF__WIDTH                               3
17233 #define RADIO130NM_RF5G3_CH1__PDBICTXBUF__MASK                      0xe0000000U
17234 #define RADIO130NM_RF5G3_CH1__PDBICTXBUF__READ(src) \
17235                     (((u_int32_t)(src)\
17236                     & 0xe0000000U) >> 29)
17237 #define RADIO130NM_RF5G3_CH1__PDBICTXBUF__WRITE(src) \
17238                     (((u_int32_t)(src)\
17239                     << 29) & 0xe0000000U)
17240 #define RADIO130NM_RF5G3_CH1__PDBICTXBUF__MODIFY(dst, src) \
17241                     (dst) = ((dst) &\
17242                     ~0xe0000000U) | (((u_int32_t)(src) <<\
17243                     29) & 0xe0000000U)
17244 #define RADIO130NM_RF5G3_CH1__PDBICTXBUF__VERIFY(src) \
17245                     (!((((u_int32_t)(src)\
17246                     << 29) & ~0xe0000000U)))
17247 #define RADIO130NM_RF5G3_CH1__TYPE                                    u_int32_t
17248 #define RADIO130NM_RF5G3_CH1__READ                                  0xffffffffU
17249 #define RADIO130NM_RF5G3_CH1__WRITE                                 0xffffffffU
17250
17251 #endif /* __RADIO130NM_RF5G3_CH1_MACRO__ */
17252
17253
17254 /* macros for merlin2_0_radio_reg_map.RF5G3_CH1 */
17255 #define INST_MERLIN2_0_RADIO_REG_MAP__RF5G3_CH1__NUM                          1
17256
17257 /* macros for BlueprintGlobalNameSpace::RADIO130NM_RXTXBB1_CH0 */
17258 #ifndef __RADIO130NM_RXTXBB1_CH0_MACRO__
17259 #define __RADIO130NM_RXTXBB1_CH0_MACRO__
17260
17261 /* macros for field PDHIQ */
17262 #define RADIO130NM_RXTXBB1_CH0__PDHIQ__SHIFT                                  0
17263 #define RADIO130NM_RXTXBB1_CH0__PDHIQ__WIDTH                                  1
17264 #define RADIO130NM_RXTXBB1_CH0__PDHIQ__MASK                         0x00000001U
17265 #define RADIO130NM_RXTXBB1_CH0__PDHIQ__READ(src) (u_int32_t)(src) & 0x00000001U
17266 #define RADIO130NM_RXTXBB1_CH0__PDHIQ__WRITE(src) \
17267                     ((u_int32_t)(src)\
17268                     & 0x00000001U)
17269 #define RADIO130NM_RXTXBB1_CH0__PDHIQ__MODIFY(dst, src) \
17270                     (dst) = ((dst) &\
17271                     ~0x00000001U) | ((u_int32_t)(src) &\
17272                     0x00000001U)
17273 #define RADIO130NM_RXTXBB1_CH0__PDHIQ__VERIFY(src) \
17274                     (!(((u_int32_t)(src)\
17275                     & ~0x00000001U)))
17276 #define RADIO130NM_RXTXBB1_CH0__PDHIQ__SET(dst) \
17277                     (dst) = ((dst) &\
17278                     ~0x00000001U) | (u_int32_t)(1)
17279 #define RADIO130NM_RXTXBB1_CH0__PDHIQ__CLR(dst) \
17280                     (dst) = ((dst) &\
17281                     ~0x00000001U) | (u_int32_t)(0)
17282
17283 /* macros for field PDLOQ */
17284 #define RADIO130NM_RXTXBB1_CH0__PDLOQ__SHIFT                                  1
17285 #define RADIO130NM_RXTXBB1_CH0__PDLOQ__WIDTH                                  1
17286 #define RADIO130NM_RXTXBB1_CH0__PDLOQ__MASK                         0x00000002U
17287 #define RADIO130NM_RXTXBB1_CH0__PDLOQ__READ(src) \
17288                     (((u_int32_t)(src)\
17289                     & 0x00000002U) >> 1)
17290 #define RADIO130NM_RXTXBB1_CH0__PDLOQ__WRITE(src) \
17291                     (((u_int32_t)(src)\
17292                     << 1) & 0x00000002U)
17293 #define RADIO130NM_RXTXBB1_CH0__PDLOQ__MODIFY(dst, src) \
17294                     (dst) = ((dst) &\
17295                     ~0x00000002U) | (((u_int32_t)(src) <<\
17296                     1) & 0x00000002U)
17297 #define RADIO130NM_RXTXBB1_CH0__PDLOQ__VERIFY(src) \
17298                     (!((((u_int32_t)(src)\
17299                     << 1) & ~0x00000002U)))
17300 #define RADIO130NM_RXTXBB1_CH0__PDLOQ__SET(dst) \
17301                     (dst) = ((dst) &\
17302                     ~0x00000002U) | ((u_int32_t)(1) << 1)
17303 #define RADIO130NM_RXTXBB1_CH0__PDLOQ__CLR(dst) \
17304                     (dst) = ((dst) &\
17305                     ~0x00000002U) | ((u_int32_t)(0) << 1)
17306
17307 /* macros for field PDOFFSETI2V */
17308 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETI2V__SHIFT                            2
17309 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETI2V__WIDTH                            1
17310 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETI2V__MASK                   0x00000004U
17311 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETI2V__READ(src) \
17312                     (((u_int32_t)(src)\
17313                     & 0x00000004U) >> 2)
17314 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETI2V__WRITE(src) \
17315                     (((u_int32_t)(src)\
17316                     << 2) & 0x00000004U)
17317 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETI2V__MODIFY(dst, src) \
17318                     (dst) = ((dst) &\
17319                     ~0x00000004U) | (((u_int32_t)(src) <<\
17320                     2) & 0x00000004U)
17321 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETI2V__VERIFY(src) \
17322                     (!((((u_int32_t)(src)\
17323                     << 2) & ~0x00000004U)))
17324 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETI2V__SET(dst) \
17325                     (dst) = ((dst) &\
17326                     ~0x00000004U) | ((u_int32_t)(1) << 2)
17327 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETI2V__CLR(dst) \
17328                     (dst) = ((dst) &\
17329                     ~0x00000004U) | ((u_int32_t)(0) << 2)
17330
17331 /* macros for field PDOFFSETHIQ */
17332 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETHIQ__SHIFT                            3
17333 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETHIQ__WIDTH                            1
17334 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETHIQ__MASK                   0x00000008U
17335 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETHIQ__READ(src) \
17336                     (((u_int32_t)(src)\
17337                     & 0x00000008U) >> 3)
17338 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETHIQ__WRITE(src) \
17339                     (((u_int32_t)(src)\
17340                     << 3) & 0x00000008U)
17341 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETHIQ__MODIFY(dst, src) \
17342                     (dst) = ((dst) &\
17343                     ~0x00000008U) | (((u_int32_t)(src) <<\
17344                     3) & 0x00000008U)
17345 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETHIQ__VERIFY(src) \
17346                     (!((((u_int32_t)(src)\
17347                     << 3) & ~0x00000008U)))
17348 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETHIQ__SET(dst) \
17349                     (dst) = ((dst) &\
17350                     ~0x00000008U) | ((u_int32_t)(1) << 3)
17351 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETHIQ__CLR(dst) \
17352                     (dst) = ((dst) &\
17353                     ~0x00000008U) | ((u_int32_t)(0) << 3)
17354
17355 /* macros for field PDOFFSETLOQ */
17356 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETLOQ__SHIFT                            4
17357 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETLOQ__WIDTH                            1
17358 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETLOQ__MASK                   0x00000010U
17359 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETLOQ__READ(src) \
17360                     (((u_int32_t)(src)\
17361                     & 0x00000010U) >> 4)
17362 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETLOQ__WRITE(src) \
17363                     (((u_int32_t)(src)\
17364                     << 4) & 0x00000010U)
17365 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETLOQ__MODIFY(dst, src) \
17366                     (dst) = ((dst) &\
17367                     ~0x00000010U) | (((u_int32_t)(src) <<\
17368                     4) & 0x00000010U)
17369 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETLOQ__VERIFY(src) \
17370                     (!((((u_int32_t)(src)\
17371                     << 4) & ~0x00000010U)))
17372 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETLOQ__SET(dst) \
17373                     (dst) = ((dst) &\
17374                     ~0x00000010U) | ((u_int32_t)(1) << 4)
17375 #define RADIO130NM_RXTXBB1_CH0__PDOFFSETLOQ__CLR(dst) \
17376                     (dst) = ((dst) &\
17377                     ~0x00000010U) | ((u_int32_t)(0) << 4)
17378
17379 /* macros for field PDRXTXBB */
17380 #define RADIO130NM_RXTXBB1_CH0__PDRXTXBB__SHIFT                               5
17381 #define RADIO130NM_RXTXBB1_CH0__PDRXTXBB__WIDTH                               1
17382 #define RADIO130NM_RXTXBB1_CH0__PDRXTXBB__MASK                      0x00000020U
17383 #define RADIO130NM_RXTXBB1_CH0__PDRXTXBB__READ(src) \
17384                     (((u_int32_t)(src)\
17385                     & 0x00000020U) >> 5)
17386 #define RADIO130NM_RXTXBB1_CH0__PDRXTXBB__WRITE(src) \
17387                     (((u_int32_t)(src)\
17388                     << 5) & 0x00000020U)
17389 #define RADIO130NM_RXTXBB1_CH0__PDRXTXBB__MODIFY(dst, src) \
17390                     (dst) = ((dst) &\
17391                     ~0x00000020U) | (((u_int32_t)(src) <<\
17392                     5) & 0x00000020U)
17393 #define RADIO130NM_RXTXBB1_CH0__PDRXTXBB__VERIFY(src) \
17394                     (!((((u_int32_t)(src)\
17395                     << 5) & ~0x00000020U)))
17396 #define RADIO130NM_RXTXBB1_CH0__PDRXTXBB__SET(dst) \
17397                     (dst) = ((dst) &\
17398                     ~0x00000020U) | ((u_int32_t)(1) << 5)
17399 #define RADIO130NM_RXTXBB1_CH0__PDRXTXBB__CLR(dst) \
17400                     (dst) = ((dst) &\
17401                     ~0x00000020U) | ((u_int32_t)(0) << 5)
17402
17403 /* macros for field PDI2V */
17404 #define RADIO130NM_RXTXBB1_CH0__PDI2V__SHIFT                                  6
17405 #define RADIO130NM_RXTXBB1_CH0__PDI2V__WIDTH                                  1
17406 #define RADIO130NM_RXTXBB1_CH0__PDI2V__MASK                         0x00000040U
17407 #define RADIO130NM_RXTXBB1_CH0__PDI2V__READ(src) \
17408                     (((u_int32_t)(src)\
17409                     & 0x00000040U) >> 6)
17410 #define RADIO130NM_RXTXBB1_CH0__PDI2V__WRITE(src) \
17411                     (((u_int32_t)(src)\
17412                     << 6) & 0x00000040U)
17413 #define RADIO130NM_RXTXBB1_CH0__PDI2V__MODIFY(dst, src) \
17414                     (dst) = ((dst) &\
17415                     ~0x00000040U) | (((u_int32_t)(src) <<\
17416                     6) & 0x00000040U)
17417 #define RADIO130NM_RXTXBB1_CH0__PDI2V__VERIFY(src) \
17418                     (!((((u_int32_t)(src)\
17419                     << 6) & ~0x00000040U)))
17420 #define RADIO130NM_RXTXBB1_CH0__PDI2V__SET(dst) \
17421                     (dst) = ((dst) &\
17422                     ~0x00000040U) | ((u_int32_t)(1) << 6)
17423 #define RADIO130NM_RXTXBB1_CH0__PDI2V__CLR(dst) \
17424                     (dst) = ((dst) &\
17425                     ~0x00000040U) | ((u_int32_t)(0) << 6)
17426
17427 /* macros for field PDV2I */
17428 #define RADIO130NM_RXTXBB1_CH0__PDV2I__SHIFT                                  7
17429 #define RADIO130NM_RXTXBB1_CH0__PDV2I__WIDTH                                  1
17430 #define RADIO130NM_RXTXBB1_CH0__PDV2I__MASK                         0x00000080U
17431 #define RADIO130NM_RXTXBB1_CH0__PDV2I__READ(src) \
17432                     (((u_int32_t)(src)\
17433                     & 0x00000080U) >> 7)
17434 #define RADIO130NM_RXTXBB1_CH0__PDV2I__WRITE(src) \
17435                     (((u_int32_t)(src)\
17436                     << 7) & 0x00000080U)
17437 #define RADIO130NM_RXTXBB1_CH0__PDV2I__MODIFY(dst, src) \
17438                     (dst) = ((dst) &\
17439                     ~0x00000080U) | (((u_int32_t)(src) <<\
17440                     7) & 0x00000080U)
17441 #define RADIO130NM_RXTXBB1_CH0__PDV2I__VERIFY(src) \
17442                     (!((((u_int32_t)(src)\
17443                     << 7) & ~0x00000080U)))
17444 #define RADIO130NM_RXTXBB1_CH0__PDV2I__SET(dst) \
17445                     (dst) = ((dst) &\
17446                     ~0x00000080U) | ((u_int32_t)(1) << 7)
17447 #define RADIO130NM_RXTXBB1_CH0__PDV2I__CLR(dst) \
17448                     (dst) = ((dst) &\
17449                     ~0x00000080U) | ((u_int32_t)(0) << 7)
17450
17451 /* macros for field PDDACINTERFACE */
17452 #define RADIO130NM_RXTXBB1_CH0__PDDACINTERFACE__SHIFT                         8
17453 #define RADIO130NM_RXTXBB1_CH0__PDDACINTERFACE__WIDTH                         1
17454 #define RADIO130NM_RXTXBB1_CH0__PDDACINTERFACE__MASK                0x00000100U
17455 #define RADIO130NM_RXTXBB1_CH0__PDDACINTERFACE__READ(src) \
17456                     (((u_int32_t)(src)\
17457                     & 0x00000100U) >> 8)
17458 #define RADIO130NM_RXTXBB1_CH0__PDDACINTERFACE__WRITE(src) \
17459                     (((u_int32_t)(src)\
17460                     << 8) & 0x00000100U)
17461 #define RADIO130NM_RXTXBB1_CH0__PDDACINTERFACE__MODIFY(dst, src) \
17462                     (dst) = ((dst) &\
17463                     ~0x00000100U) | (((u_int32_t)(src) <<\
17464                     8) & 0x00000100U)
17465 #define RADIO130NM_RXTXBB1_CH0__PDDACINTERFACE__VERIFY(src) \
17466                     (!((((u_int32_t)(src)\
17467                     << 8) & ~0x00000100U)))
17468 #define RADIO130NM_RXTXBB1_CH0__PDDACINTERFACE__SET(dst) \
17469                     (dst) = ((dst) &\
17470                     ~0x00000100U) | ((u_int32_t)(1) << 8)
17471 #define RADIO130NM_RXTXBB1_CH0__PDDACINTERFACE__CLR(dst) \
17472                     (dst) = ((dst) &\
17473                     ~0x00000100U) | ((u_int32_t)(0) << 8)
17474
17475 /* macros for field SEL_ATB */
17476 #define RADIO130NM_RXTXBB1_CH0__SEL_ATB__SHIFT                                9
17477 #define RADIO130NM_RXTXBB1_CH0__SEL_ATB__WIDTH                                8
17478 #define RADIO130NM_RXTXBB1_CH0__SEL_ATB__MASK                       0x0001fe00U
17479 #define RADIO130NM_RXTXBB1_CH0__SEL_ATB__READ(src) \
17480                     (((u_int32_t)(src)\
17481                     & 0x0001fe00U) >> 9)
17482 #define RADIO130NM_RXTXBB1_CH0__SEL_ATB__WRITE(src) \
17483                     (((u_int32_t)(src)\
17484                     << 9) & 0x0001fe00U)
17485 #define RADIO130NM_RXTXBB1_CH0__SEL_ATB__MODIFY(dst, src) \
17486                     (dst) = ((dst) &\
17487                     ~0x0001fe00U) | (((u_int32_t)(src) <<\
17488                     9) & 0x0001fe00U)
17489 #define RADIO130NM_RXTXBB1_CH0__SEL_ATB__VERIFY(src) \
17490                     (!((((u_int32_t)(src)\
17491                     << 9) & ~0x0001fe00U)))
17492
17493 /* macros for field FNOTCH */
17494 #define RADIO130NM_RXTXBB1_CH0__FNOTCH__SHIFT                                17
17495 #define RADIO130NM_RXTXBB1_CH0__FNOTCH__WIDTH                                 2
17496 #define RADIO130NM_RXTXBB1_CH0__FNOTCH__MASK                        0x00060000U
17497 #define RADIO130NM_RXTXBB1_CH0__FNOTCH__READ(src) \
17498                     (((u_int32_t)(src)\
17499                     & 0x00060000U) >> 17)
17500 #define RADIO130NM_RXTXBB1_CH0__FNOTCH__WRITE(src) \
17501                     (((u_int32_t)(src)\
17502                     << 17) & 0x00060000U)
17503 #define RADIO130NM_RXTXBB1_CH0__FNOTCH__MODIFY(dst, src) \
17504                     (dst) = ((dst) &\
17505                     ~0x00060000U) | (((u_int32_t)(src) <<\
17506                     17) & 0x00060000U)
17507 #define RADIO130NM_RXTXBB1_CH0__FNOTCH__VERIFY(src) \
17508                     (!((((u_int32_t)(src)\
17509                     << 17) & ~0x00060000U)))
17510
17511 /* macros for field SPARE */
17512 #define RADIO130NM_RXTXBB1_CH0__SPARE__SHIFT                                 19
17513 #define RADIO130NM_RXTXBB1_CH0__SPARE__WIDTH                                 13
17514 #define RADIO130NM_RXTXBB1_CH0__SPARE__MASK                         0xfff80000U
17515 #define RADIO130NM_RXTXBB1_CH0__SPARE__READ(src) \
17516                     (((u_int32_t)(src)\
17517                     & 0xfff80000U) >> 19)
17518 #define RADIO130NM_RXTXBB1_CH0__SPARE__WRITE(src) \
17519                     (((u_int32_t)(src)\
17520                     << 19) & 0xfff80000U)
17521 #define RADIO130NM_RXTXBB1_CH0__SPARE__MODIFY(dst, src) \
17522                     (dst) = ((dst) &\
17523                     ~0xfff80000U) | (((u_int32_t)(src) <<\
17524                     19) & 0xfff80000U)
17525 #define RADIO130NM_RXTXBB1_CH0__SPARE__VERIFY(src) \
17526                     (!((((u_int32_t)(src)\
17527                     << 19) & ~0xfff80000U)))
17528 #define RADIO130NM_RXTXBB1_CH0__TYPE                                  u_int32_t
17529 #define RADIO130NM_RXTXBB1_CH0__READ                                0xffffffffU
17530 #define RADIO130NM_RXTXBB1_CH0__WRITE                               0xffffffffU
17531
17532 #endif /* __RADIO130NM_RXTXBB1_CH0_MACRO__ */
17533
17534
17535 /* macros for merlin2_0_radio_reg_map.RXTXBB1_CH0 */
17536 #define INST_MERLIN2_0_RADIO_REG_MAP__RXTXBB1_CH0__NUM                        1
17537
17538 /* macros for BlueprintGlobalNameSpace::RADIO130NM_RXTXBB2_CH0 */
17539 #ifndef __RADIO130NM_RXTXBB2_CH0_MACRO__
17540 #define __RADIO130NM_RXTXBB2_CH0_MACRO__
17541
17542 /* macros for field PATH_OVERRIDE */
17543 #define RADIO130NM_RXTXBB2_CH0__PATH_OVERRIDE__SHIFT                          0
17544 #define RADIO130NM_RXTXBB2_CH0__PATH_OVERRIDE__WIDTH                          1
17545 #define RADIO130NM_RXTXBB2_CH0__PATH_OVERRIDE__MASK                 0x00000001U
17546 #define RADIO130NM_RXTXBB2_CH0__PATH_OVERRIDE__READ(src) \
17547                     (u_int32_t)(src)\
17548                     & 0x00000001U
17549 #define RADIO130NM_RXTXBB2_CH0__PATH_OVERRIDE__WRITE(src) \
17550                     ((u_int32_t)(src)\
17551                     & 0x00000001U)
17552 #define RADIO130NM_RXTXBB2_CH0__PATH_OVERRIDE__MODIFY(dst, src) \
17553                     (dst) = ((dst) &\
17554                     ~0x00000001U) | ((u_int32_t)(src) &\
17555                     0x00000001U)
17556 #define RADIO130NM_RXTXBB2_CH0__PATH_OVERRIDE__VERIFY(src) \
17557                     (!(((u_int32_t)(src)\
17558                     & ~0x00000001U)))
17559 #define RADIO130NM_RXTXBB2_CH0__PATH_OVERRIDE__SET(dst) \
17560                     (dst) = ((dst) &\
17561                     ~0x00000001U) | (u_int32_t)(1)
17562 #define RADIO130NM_RXTXBB2_CH0__PATH_OVERRIDE__CLR(dst) \
17563                     (dst) = ((dst) &\
17564                     ~0x00000001U) | (u_int32_t)(0)
17565
17566 /* macros for field PATH1LOQ_EN */
17567 #define RADIO130NM_RXTXBB2_CH0__PATH1LOQ_EN__SHIFT                            1
17568 #define RADIO130NM_RXTXBB2_CH0__PATH1LOQ_EN__WIDTH                            1
17569 #define RADIO130NM_RXTXBB2_CH0__PATH1LOQ_EN__MASK                   0x00000002U
17570 #define RADIO130NM_RXTXBB2_CH0__PATH1LOQ_EN__READ(src) \
17571                     (((u_int32_t)(src)\
17572                     & 0x00000002U) >> 1)
17573 #define RADIO130NM_RXTXBB2_CH0__PATH1LOQ_EN__WRITE(src) \
17574                     (((u_int32_t)(src)\
17575                     << 1) & 0x00000002U)
17576 #define RADIO130NM_RXTXBB2_CH0__PATH1LOQ_EN__MODIFY(dst, src) \
17577                     (dst) = ((dst) &\
17578                     ~0x00000002U) | (((u_int32_t)(src) <<\
17579                     1) & 0x00000002U)
17580 #define RADIO130NM_RXTXBB2_CH0__PATH1LOQ_EN__VERIFY(src) \
17581                     (!((((u_int32_t)(src)\
17582                     << 1) & ~0x00000002U)))
17583 #define RADIO130NM_RXTXBB2_CH0__PATH1LOQ_EN__SET(dst) \
17584                     (dst) = ((dst) &\
17585                     ~0x00000002U) | ((u_int32_t)(1) << 1)
17586 #define RADIO130NM_RXTXBB2_CH0__PATH1LOQ_EN__CLR(dst) \
17587                     (dst) = ((dst) &\
17588                     ~0x00000002U) | ((u_int32_t)(0) << 1)
17589
17590 /* macros for field PATH2LOQ_EN */
17591 #define RADIO130NM_RXTXBB2_CH0__PATH2LOQ_EN__SHIFT                            2
17592 #define RADIO130NM_RXTXBB2_CH0__PATH2LOQ_EN__WIDTH                            1
17593 #define RADIO130NM_RXTXBB2_CH0__PATH2LOQ_EN__MASK                   0x00000004U
17594 #define RADIO130NM_RXTXBB2_CH0__PATH2LOQ_EN__READ(src) \
17595                     (((u_int32_t)(src)\
17596                     & 0x00000004U) >> 2)
17597 #define RADIO130NM_RXTXBB2_CH0__PATH2LOQ_EN__WRITE(src) \
17598                     (((u_int32_t)(src)\
17599                     << 2) & 0x00000004U)
17600 #define RADIO130NM_RXTXBB2_CH0__PATH2LOQ_EN__MODIFY(dst, src) \
17601                     (dst) = ((dst) &\
17602                     ~0x00000004U) | (((u_int32_t)(src) <<\
17603                     2) & 0x00000004U)
17604 #define RADIO130NM_RXTXBB2_CH0__PATH2LOQ_EN__VERIFY(src) \
17605                     (!((((u_int32_t)(src)\
17606                     << 2) & ~0x00000004U)))
17607 #define RADIO130NM_RXTXBB2_CH0__PATH2LOQ_EN__SET(dst) \
17608                     (dst) = ((dst) &\
17609                     ~0x00000004U) | ((u_int32_t)(1) << 2)
17610 #define RADIO130NM_RXTXBB2_CH0__PATH2LOQ_EN__CLR(dst) \
17611                     (dst) = ((dst) &\
17612                     ~0x00000004U) | ((u_int32_t)(0) << 2)
17613
17614 /* macros for field PATH3LOQ_EN */
17615 #define RADIO130NM_RXTXBB2_CH0__PATH3LOQ_EN__SHIFT                            3
17616 #define RADIO130NM_RXTXBB2_CH0__PATH3LOQ_EN__WIDTH                            1
17617 #define RADIO130NM_RXTXBB2_CH0__PATH3LOQ_EN__MASK                   0x00000008U
17618 #define RADIO130NM_RXTXBB2_CH0__PATH3LOQ_EN__READ(src) \
17619                     (((u_int32_t)(src)\
17620                     & 0x00000008U) >> 3)
17621 #define RADIO130NM_RXTXBB2_CH0__PATH3LOQ_EN__WRITE(src) \
17622                     (((u_int32_t)(src)\
17623                     << 3) & 0x00000008U)
17624 #define RADIO130NM_RXTXBB2_CH0__PATH3LOQ_EN__MODIFY(dst, src) \
17625                     (dst) = ((dst) &\
17626                     ~0x00000008U) | (((u_int32_t)(src) <<\
17627                     3) & 0x00000008U)
17628 #define RADIO130NM_RXTXBB2_CH0__PATH3LOQ_EN__VERIFY(src) \
17629                     (!((((u_int32_t)(src)\
17630                     << 3) & ~0x00000008U)))
17631 #define RADIO130NM_RXTXBB2_CH0__PATH3LOQ_EN__SET(dst) \
17632                     (dst) = ((dst) &\
17633                     ~0x00000008U) | ((u_int32_t)(1) << 3)
17634 #define RADIO130NM_RXTXBB2_CH0__PATH3LOQ_EN__CLR(dst) \
17635                     (dst) = ((dst) &\
17636                     ~0x00000008U) | ((u_int32_t)(0) << 3)
17637
17638 /* macros for field PATH1HIQ_EN */
17639 #define RADIO130NM_RXTXBB2_CH0__PATH1HIQ_EN__SHIFT                            4
17640 #define RADIO130NM_RXTXBB2_CH0__PATH1HIQ_EN__WIDTH                            1
17641 #define RADIO130NM_RXTXBB2_CH0__PATH1HIQ_EN__MASK                   0x00000010U
17642 #define RADIO130NM_RXTXBB2_CH0__PATH1HIQ_EN__READ(src) \
17643                     (((u_int32_t)(src)\
17644                     & 0x00000010U) >> 4)
17645 #define RADIO130NM_RXTXBB2_CH0__PATH1HIQ_EN__WRITE(src) \
17646                     (((u_int32_t)(src)\
17647                     << 4) & 0x00000010U)
17648 #define RADIO130NM_RXTXBB2_CH0__PATH1HIQ_EN__MODIFY(dst, src) \
17649                     (dst) = ((dst) &\
17650                     ~0x00000010U) | (((u_int32_t)(src) <<\
17651                     4) & 0x00000010U)
17652 #define RADIO130NM_RXTXBB2_CH0__PATH1HIQ_EN__VERIFY(src) \
17653                     (!((((u_int32_t)(src)\
17654                     << 4) & ~0x00000010U)))
17655 #define RADIO130NM_RXTXBB2_CH0__PATH1HIQ_EN__SET(dst) \
17656                     (dst) = ((dst) &\
17657                     ~0x00000010U) | ((u_int32_t)(1) << 4)
17658 #define RADIO130NM_RXTXBB2_CH0__PATH1HIQ_EN__CLR(dst) \
17659                     (dst) = ((dst) &\
17660                     ~0x00000010U) | ((u_int32_t)(0) << 4)
17661
17662 /* macros for field PATH2HIQ_EN */
17663 #define RADIO130NM_RXTXBB2_CH0__PATH2HIQ_EN__SHIFT                            5
17664 #define RADIO130NM_RXTXBB2_CH0__PATH2HIQ_EN__WIDTH                            1
17665 #define RADIO130NM_RXTXBB2_CH0__PATH2HIQ_EN__MASK                   0x00000020U
17666 #define RADIO130NM_RXTXBB2_CH0__PATH2HIQ_EN__READ(src) \
17667                     (((u_int32_t)(src)\
17668                     & 0x00000020U) >> 5)
17669 #define RADIO130NM_RXTXBB2_CH0__PATH2HIQ_EN__WRITE(src) \
17670                     (((u_int32_t)(src)\
17671                     << 5) & 0x00000020U)
17672 #define RADIO130NM_RXTXBB2_CH0__PATH2HIQ_EN__MODIFY(dst, src) \
17673                     (dst) = ((dst) &\
17674                     ~0x00000020U) | (((u_int32_t)(src) <<\
17675                     5) & 0x00000020U)
17676 #define RADIO130NM_RXTXBB2_CH0__PATH2HIQ_EN__VERIFY(src) \
17677                     (!((((u_int32_t)(src)\
17678                     << 5) & ~0x00000020U)))
17679 #define RADIO130NM_RXTXBB2_CH0__PATH2HIQ_EN__SET(dst) \
17680                     (dst) = ((dst) &\
17681                     ~0x00000020U) | ((u_int32_t)(1) << 5)
17682 #define RADIO130NM_RXTXBB2_CH0__PATH2HIQ_EN__CLR(dst) \
17683                     (dst) = ((dst) &\
17684                     ~0x00000020U) | ((u_int32_t)(0) << 5)
17685
17686 /* macros for field FILTERDOUBLEBW */
17687 #define RADIO130NM_RXTXBB2_CH0__FILTERDOUBLEBW__SHIFT                         6
17688 #define RADIO130NM_RXTXBB2_CH0__FILTERDOUBLEBW__WIDTH                         1
17689 #define RADIO130NM_RXTXBB2_CH0__FILTERDOUBLEBW__MASK                0x00000040U
17690 #define RADIO130NM_RXTXBB2_CH0__FILTERDOUBLEBW__READ(src) \
17691                     (((u_int32_t)(src)\
17692                     & 0x00000040U) >> 6)
17693 #define RADIO130NM_RXTXBB2_CH0__FILTERDOUBLEBW__WRITE(src) \
17694                     (((u_int32_t)(src)\
17695                     << 6) & 0x00000040U)
17696 #define RADIO130NM_RXTXBB2_CH0__FILTERDOUBLEBW__MODIFY(dst, src) \
17697                     (dst) = ((dst) &\
17698                     ~0x00000040U) | (((u_int32_t)(src) <<\
17699                     6) & 0x00000040U)
17700 #define RADIO130NM_RXTXBB2_CH0__FILTERDOUBLEBW__VERIFY(src) \
17701                     (!((((u_int32_t)(src)\
17702                     << 6) & ~0x00000040U)))
17703 #define RADIO130NM_RXTXBB2_CH0__FILTERDOUBLEBW__SET(dst) \
17704                     (dst) = ((dst) &\
17705                     ~0x00000040U) | ((u_int32_t)(1) << 6)
17706 #define RADIO130NM_RXTXBB2_CH0__FILTERDOUBLEBW__CLR(dst) \
17707                     (dst) = ((dst) &\
17708                     ~0x00000040U) | ((u_int32_t)(0) << 6)
17709
17710 /* macros for field LOCALFILTERTUNING */
17711 #define RADIO130NM_RXTXBB2_CH0__LOCALFILTERTUNING__SHIFT                      7
17712 #define RADIO130NM_RXTXBB2_CH0__LOCALFILTERTUNING__WIDTH                      1
17713 #define RADIO130NM_RXTXBB2_CH0__LOCALFILTERTUNING__MASK             0x00000080U
17714 #define RADIO130NM_RXTXBB2_CH0__LOCALFILTERTUNING__READ(src) \
17715                     (((u_int32_t)(src)\
17716                     & 0x00000080U) >> 7)
17717 #define RADIO130NM_RXTXBB2_CH0__LOCALFILTERTUNING__WRITE(src) \
17718                     (((u_int32_t)(src)\
17719                     << 7) & 0x00000080U)
17720 #define RADIO130NM_RXTXBB2_CH0__LOCALFILTERTUNING__MODIFY(dst, src) \
17721                     (dst) = ((dst) &\
17722                     ~0x00000080U) | (((u_int32_t)(src) <<\
17723                     7) & 0x00000080U)
17724 #define RADIO130NM_RXTXBB2_CH0__LOCALFILTERTUNING__VERIFY(src) \
17725                     (!((((u_int32_t)(src)\
17726                     << 7) & ~0x00000080U)))
17727 #define RADIO130NM_RXTXBB2_CH0__LOCALFILTERTUNING__SET(dst) \
17728                     (dst) = ((dst) &\
17729                     ~0x00000080U) | ((u_int32_t)(1) << 7)
17730 #define RADIO130NM_RXTXBB2_CH0__LOCALFILTERTUNING__CLR(dst) \
17731                     (dst) = ((dst) &\
17732                     ~0x00000080U) | ((u_int32_t)(0) << 7)
17733
17734 /* macros for field FILTERFC */
17735 #define RADIO130NM_RXTXBB2_CH0__FILTERFC__SHIFT                               8
17736 #define RADIO130NM_RXTXBB2_CH0__FILTERFC__WIDTH                               5
17737 #define RADIO130NM_RXTXBB2_CH0__FILTERFC__MASK                      0x00001f00U
17738 #define RADIO130NM_RXTXBB2_CH0__FILTERFC__READ(src) \
17739                     (((u_int32_t)(src)\
17740                     & 0x00001f00U) >> 8)
17741 #define RADIO130NM_RXTXBB2_CH0__FILTERFC__WRITE(src) \
17742                     (((u_int32_t)(src)\
17743                     << 8) & 0x00001f00U)
17744 #define RADIO130NM_RXTXBB2_CH0__FILTERFC__MODIFY(dst, src) \
17745                     (dst) = ((dst) &\
17746                     ~0x00001f00U) | (((u_int32_t)(src) <<\
17747                     8) & 0x00001f00U)
17748 #define RADIO130NM_RXTXBB2_CH0__FILTERFC__VERIFY(src) \
17749                     (!((((u_int32_t)(src)\
17750                     << 8) & ~0x00001f00U)))
17751
17752 /* macros for field CMSEL */
17753 #define RADIO130NM_RXTXBB2_CH0__CMSEL__SHIFT                                 13
17754 #define RADIO130NM_RXTXBB2_CH0__CMSEL__WIDTH                                  2
17755 #define RADIO130NM_RXTXBB2_CH0__CMSEL__MASK                         0x00006000U
17756 #define RADIO130NM_RXTXBB2_CH0__CMSEL__READ(src) \
17757                     (((u_int32_t)(src)\
17758                     & 0x00006000U) >> 13)
17759 #define RADIO130NM_RXTXBB2_CH0__CMSEL__WRITE(src) \
17760                     (((u_int32_t)(src)\
17761                     << 13) & 0x00006000U)
17762 #define RADIO130NM_RXTXBB2_CH0__CMSEL__MODIFY(dst, src) \
17763                     (dst) = ((dst) &\
17764                     ~0x00006000U) | (((u_int32_t)(src) <<\
17765                     13) & 0x00006000U)
17766 #define RADIO130NM_RXTXBB2_CH0__CMSEL__VERIFY(src) \
17767                     (!((((u_int32_t)(src)\
17768                     << 13) & ~0x00006000U)))
17769
17770 /* macros for field SEL_I2V_TEST */
17771 #define RADIO130NM_RXTXBB2_CH0__SEL_I2V_TEST__SHIFT                          15
17772 #define RADIO130NM_RXTXBB2_CH0__SEL_I2V_TEST__WIDTH                           1
17773 #define RADIO130NM_RXTXBB2_CH0__SEL_I2V_TEST__MASK                  0x00008000U
17774 #define RADIO130NM_RXTXBB2_CH0__SEL_I2V_TEST__READ(src) \
17775                     (((u_int32_t)(src)\
17776                     & 0x00008000U) >> 15)
17777 #define RADIO130NM_RXTXBB2_CH0__SEL_I2V_TEST__WRITE(src) \
17778                     (((u_int32_t)(src)\
17779                     << 15) & 0x00008000U)
17780 #define RADIO130NM_RXTXBB2_CH0__SEL_I2V_TEST__MODIFY(dst, src) \
17781                     (dst) = ((dst) &\
17782                     ~0x00008000U) | (((u_int32_t)(src) <<\
17783                     15) & 0x00008000U)
17784 #define RADIO130NM_RXTXBB2_CH0__SEL_I2V_TEST__VERIFY(src) \
17785                     (!((((u_int32_t)(src)\
17786                     << 15) & ~0x00008000U)))
17787 #define RADIO130NM_RXTXBB2_CH0__SEL_I2V_TEST__SET(dst) \
17788                     (dst) = ((dst) &\
17789                     ~0x00008000U) | ((u_int32_t)(1) << 15)
17790 #define RADIO130NM_RXTXBB2_CH0__SEL_I2V_TEST__CLR(dst) \
17791                     (dst) = ((dst) &\
17792                     ~0x00008000U) | ((u_int32_t)(0) << 15)
17793
17794 /* macros for field SEL_HIQ_TEST */
17795 #define RADIO130NM_RXTXBB2_CH0__SEL_HIQ_TEST__SHIFT                          16
17796 #define RADIO130NM_RXTXBB2_CH0__SEL_HIQ_TEST__WIDTH                           1
17797 #define RADIO130NM_RXTXBB2_CH0__SEL_HIQ_TEST__MASK                  0x00010000U
17798 #define RADIO130NM_RXTXBB2_CH0__SEL_HIQ_TEST__READ(src) \
17799                     (((u_int32_t)(src)\
17800                     & 0x00010000U) >> 16)
17801 #define RADIO130NM_RXTXBB2_CH0__SEL_HIQ_TEST__WRITE(src) \
17802                     (((u_int32_t)(src)\
17803                     << 16) & 0x00010000U)
17804 #define RADIO130NM_RXTXBB2_CH0__SEL_HIQ_TEST__MODIFY(dst, src) \
17805                     (dst) = ((dst) &\
17806                     ~0x00010000U) | (((u_int32_t)(src) <<\
17807                     16) & 0x00010000U)
17808 #define RADIO130NM_RXTXBB2_CH0__SEL_HIQ_TEST__VERIFY(src) \
17809                     (!((((u_int32_t)(src)\
17810                     << 16) & ~0x00010000U)))
17811 #define RADIO130NM_RXTXBB2_CH0__SEL_HIQ_TEST__SET(dst) \
17812                     (dst) = ((dst) &\
17813                     ~0x00010000U) | ((u_int32_t)(1) << 16)
17814 #define RADIO130NM_RXTXBB2_CH0__SEL_HIQ_TEST__CLR(dst) \
17815                     (dst) = ((dst) &\
17816                     ~0x00010000U) | ((u_int32_t)(0) << 16)
17817
17818 /* macros for field SEL_LOQ_TEST */
17819 #define RADIO130NM_RXTXBB2_CH0__SEL_LOQ_TEST__SHIFT                          17
17820 #define RADIO130NM_RXTXBB2_CH0__SEL_LOQ_TEST__WIDTH                           1
17821 #define RADIO130NM_RXTXBB2_CH0__SEL_LOQ_TEST__MASK                  0x00020000U
17822 #define RADIO130NM_RXTXBB2_CH0__SEL_LOQ_TEST__READ(src) \
17823                     (((u_int32_t)(src)\
17824                     & 0x00020000U) >> 17)
17825 #define RADIO130NM_RXTXBB2_CH0__SEL_LOQ_TEST__WRITE(src) \
17826                     (((u_int32_t)(src)\
17827                     << 17) & 0x00020000U)
17828 #define RADIO130NM_RXTXBB2_CH0__SEL_LOQ_TEST__MODIFY(dst, src) \
17829                     (dst) = ((dst) &\
17830                     ~0x00020000U) | (((u_int32_t)(src) <<\
17831                     17) & 0x00020000U)
17832 #define RADIO130NM_RXTXBB2_CH0__SEL_LOQ_TEST__VERIFY(src) \
17833                     (!((((u_int32_t)(src)\
17834                     << 17) & ~0x00020000U)))
17835 #define RADIO130NM_RXTXBB2_CH0__SEL_LOQ_TEST__SET(dst) \
17836                     (dst) = ((dst) &\
17837                     ~0x00020000U) | ((u_int32_t)(1) << 17)
17838 #define RADIO130NM_RXTXBB2_CH0__SEL_LOQ_TEST__CLR(dst) \
17839                     (dst) = ((dst) &\
17840                     ~0x00020000U) | ((u_int32_t)(0) << 17)
17841
17842 /* macros for field SEL_DAC_TEST */
17843 #define RADIO130NM_RXTXBB2_CH0__SEL_DAC_TEST__SHIFT                          18
17844 #define RADIO130NM_RXTXBB2_CH0__SEL_DAC_TEST__WIDTH                           1
17845 #define RADIO130NM_RXTXBB2_CH0__SEL_DAC_TEST__MASK                  0x00040000U
17846 #define RADIO130NM_RXTXBB2_CH0__SEL_DAC_TEST__READ(src) \
17847                     (((u_int32_t)(src)\
17848                     & 0x00040000U) >> 18)
17849 #define RADIO130NM_RXTXBB2_CH0__SEL_DAC_TEST__WRITE(src) \
17850                     (((u_int32_t)(src)\
17851                     << 18) & 0x00040000U)
17852 #define RADIO130NM_RXTXBB2_CH0__SEL_DAC_TEST__MODIFY(dst, src) \
17853                     (dst) = ((dst) &\
17854                     ~0x00040000U) | (((u_int32_t)(src) <<\
17855                     18) & 0x00040000U)
17856 #define RADIO130NM_RXTXBB2_CH0__SEL_DAC_TEST__VERIFY(src) \
17857                     (!((((u_int32_t)(src)\
17858                     << 18) & ~0x00040000U)))
17859 #define RADIO130NM_RXTXBB2_CH0__SEL_DAC_TEST__SET(dst) \
17860                     (dst) = ((dst) &\
17861                     ~0x00040000U) | ((u_int32_t)(1) << 18)
17862 #define RADIO130NM_RXTXBB2_CH0__SEL_DAC_TEST__CLR(dst) \
17863                     (dst) = ((dst) &\
17864                     ~0x00040000U) | ((u_int32_t)(0) << 18)
17865
17866 /* macros for field SELBUFFER */
17867 #define RADIO130NM_RXTXBB2_CH0__SELBUFFER__SHIFT                             19
17868 #define RADIO130NM_RXTXBB2_CH0__SELBUFFER__WIDTH                              1
17869 #define RADIO130NM_RXTXBB2_CH0__SELBUFFER__MASK                     0x00080000U
17870 #define RADIO130NM_RXTXBB2_CH0__SELBUFFER__READ(src) \
17871                     (((u_int32_t)(src)\
17872                     & 0x00080000U) >> 19)
17873 #define RADIO130NM_RXTXBB2_CH0__SELBUFFER__WRITE(src) \
17874                     (((u_int32_t)(src)\
17875                     << 19) & 0x00080000U)
17876 #define RADIO130NM_RXTXBB2_CH0__SELBUFFER__MODIFY(dst, src) \
17877                     (dst) = ((dst) &\
17878                     ~0x00080000U) | (((u_int32_t)(src) <<\
17879                     19) & 0x00080000U)
17880 #define RADIO130NM_RXTXBB2_CH0__SELBUFFER__VERIFY(src) \
17881                     (!((((u_int32_t)(src)\
17882                     << 19) & ~0x00080000U)))
17883 #define RADIO130NM_RXTXBB2_CH0__SELBUFFER__SET(dst) \
17884                     (dst) = ((dst) &\
17885                     ~0x00080000U) | ((u_int32_t)(1) << 19)
17886 #define RADIO130NM_RXTXBB2_CH0__SELBUFFER__CLR(dst) \
17887                     (dst) = ((dst) &\
17888                     ~0x00080000U) | ((u_int32_t)(0) << 19)
17889
17890 /* macros for field SHORTBUFFER */
17891 #define RADIO130NM_RXTXBB2_CH0__SHORTBUFFER__SHIFT                           20
17892 #define RADIO130NM_RXTXBB2_CH0__SHORTBUFFER__WIDTH                            1
17893 #define RADIO130NM_RXTXBB2_CH0__SHORTBUFFER__MASK                   0x00100000U
17894 #define RADIO130NM_RXTXBB2_CH0__SHORTBUFFER__READ(src) \
17895                     (((u_int32_t)(src)\
17896                     & 0x00100000U) >> 20)
17897 #define RADIO130NM_RXTXBB2_CH0__SHORTBUFFER__WRITE(src) \
17898                     (((u_int32_t)(src)\
17899                     << 20) & 0x00100000U)
17900 #define RADIO130NM_RXTXBB2_CH0__SHORTBUFFER__MODIFY(dst, src) \
17901                     (dst) = ((dst) &\
17902                     ~0x00100000U) | (((u_int32_t)(src) <<\
17903                     20) & 0x00100000U)
17904 #define RADIO130NM_RXTXBB2_CH0__SHORTBUFFER__VERIFY(src) \
17905                     (!((((u_int32_t)(src)\
17906                     << 20) & ~0x00100000U)))
17907 #define RADIO130NM_RXTXBB2_CH0__SHORTBUFFER__SET(dst) \
17908                     (dst) = ((dst) &\
17909                     ~0x00100000U) | ((u_int32_t)(1) << 20)
17910 #define RADIO130NM_RXTXBB2_CH0__SHORTBUFFER__CLR(dst) \
17911                     (dst) = ((dst) &\
17912                     ~0x00100000U) | ((u_int32_t)(0) << 20)
17913
17914 /* macros for field SPARE */
17915 #define RADIO130NM_RXTXBB2_CH0__SPARE__SHIFT                                 21
17916 #define RADIO130NM_RXTXBB2_CH0__SPARE__WIDTH                                  2
17917 #define RADIO130NM_RXTXBB2_CH0__SPARE__MASK                         0x00600000U
17918 #define RADIO130NM_RXTXBB2_CH0__SPARE__READ(src) \
17919                     (((u_int32_t)(src)\
17920                     & 0x00600000U) >> 21)
17921 #define RADIO130NM_RXTXBB2_CH0__SPARE__WRITE(src) \
17922                     (((u_int32_t)(src)\
17923                     << 21) & 0x00600000U)
17924 #define RADIO130NM_RXTXBB2_CH0__SPARE__MODIFY(dst, src) \
17925                     (dst) = ((dst) &\
17926                     ~0x00600000U) | (((u_int32_t)(src) <<\
17927                     21) & 0x00600000U)
17928 #define RADIO130NM_RXTXBB2_CH0__SPARE__VERIFY(src) \
17929                     (!((((u_int32_t)(src)\
17930                     << 21) & ~0x00600000U)))
17931
17932 /* macros for field IBN_37P5_OSI2V_CTRL */
17933 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSI2V_CTRL__SHIFT                   23
17934 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSI2V_CTRL__WIDTH                    3
17935 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSI2V_CTRL__MASK           0x03800000U
17936 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSI2V_CTRL__READ(src) \
17937                     (((u_int32_t)(src)\
17938                     & 0x03800000U) >> 23)
17939 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSI2V_CTRL__WRITE(src) \
17940                     (((u_int32_t)(src)\
17941                     << 23) & 0x03800000U)
17942 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSI2V_CTRL__MODIFY(dst, src) \
17943                     (dst) = ((dst) &\
17944                     ~0x03800000U) | (((u_int32_t)(src) <<\
17945                     23) & 0x03800000U)
17946 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSI2V_CTRL__VERIFY(src) \
17947                     (!((((u_int32_t)(src)\
17948                     << 23) & ~0x03800000U)))
17949
17950 /* macros for field IBN_37P5_OSLO_CTRL */
17951 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSLO_CTRL__SHIFT                    26
17952 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSLO_CTRL__WIDTH                     3
17953 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSLO_CTRL__MASK            0x1c000000U
17954 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSLO_CTRL__READ(src) \
17955                     (((u_int32_t)(src)\
17956                     & 0x1c000000U) >> 26)
17957 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSLO_CTRL__WRITE(src) \
17958                     (((u_int32_t)(src)\
17959                     << 26) & 0x1c000000U)
17960 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSLO_CTRL__MODIFY(dst, src) \
17961                     (dst) = ((dst) &\
17962                     ~0x1c000000U) | (((u_int32_t)(src) <<\
17963                     26) & 0x1c000000U)
17964 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSLO_CTRL__VERIFY(src) \
17965                     (!((((u_int32_t)(src)\
17966                     << 26) & ~0x1c000000U)))
17967
17968 /* macros for field IBN_37P5_OSHI_CTRL */
17969 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSHI_CTRL__SHIFT                    29
17970 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSHI_CTRL__WIDTH                     3
17971 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSHI_CTRL__MASK            0xe0000000U
17972 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSHI_CTRL__READ(src) \
17973                     (((u_int32_t)(src)\
17974                     & 0xe0000000U) >> 29)
17975 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSHI_CTRL__WRITE(src) \
17976                     (((u_int32_t)(src)\
17977                     << 29) & 0xe0000000U)
17978 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSHI_CTRL__MODIFY(dst, src) \
17979                     (dst) = ((dst) &\
17980                     ~0xe0000000U) | (((u_int32_t)(src) <<\
17981                     29) & 0xe0000000U)
17982 #define RADIO130NM_RXTXBB2_CH0__IBN_37P5_OSHI_CTRL__VERIFY(src) \
17983                     (!((((u_int32_t)(src)\
17984                     << 29) & ~0xe0000000U)))
17985 #define RADIO130NM_RXTXBB2_CH0__TYPE                                  u_int32_t
17986 #define RADIO130NM_RXTXBB2_CH0__READ                                0xffffffffU
17987 #define RADIO130NM_RXTXBB2_CH0__WRITE                               0xffffffffU
17988
17989 #endif /* __RADIO130NM_RXTXBB2_CH0_MACRO__ */
17990
17991
17992 /* macros for merlin2_0_radio_reg_map.RXTXBB2_CH0 */
17993 #define INST_MERLIN2_0_RADIO_REG_MAP__RXTXBB2_CH0__NUM                        1
17994
17995 /* macros for BlueprintGlobalNameSpace::RADIO130NM_RXTXBB3_CH0 */
17996 #ifndef __RADIO130NM_RXTXBB3_CH0_MACRO__
17997 #define __RADIO130NM_RXTXBB3_CH0_MACRO__
17998
17999 /* macros for field IBN_100U_TEST_CTRL */
18000 #define RADIO130NM_RXTXBB3_CH0__IBN_100U_TEST_CTRL__SHIFT                     0
18001 #define RADIO130NM_RXTXBB3_CH0__IBN_100U_TEST_CTRL__WIDTH                     3
18002 #define RADIO130NM_RXTXBB3_CH0__IBN_100U_TEST_CTRL__MASK            0x00000007U
18003 #define RADIO130NM_RXTXBB3_CH0__IBN_100U_TEST_CTRL__READ(src) \
18004                     (u_int32_t)(src)\
18005                     & 0x00000007U
18006 #define RADIO130NM_RXTXBB3_CH0__IBN_100U_TEST_CTRL__WRITE(src) \
18007                     ((u_int32_t)(src)\
18008                     & 0x00000007U)
18009 #define RADIO130NM_RXTXBB3_CH0__IBN_100U_TEST_CTRL__MODIFY(dst, src) \
18010                     (dst) = ((dst) &\
18011                     ~0x00000007U) | ((u_int32_t)(src) &\
18012                     0x00000007U)
18013 #define RADIO130NM_RXTXBB3_CH0__IBN_100U_TEST_CTRL__VERIFY(src) \
18014                     (!(((u_int32_t)(src)\
18015                     & ~0x00000007U)))
18016
18017 /* macros for field IBRN_12P5_CM_CTRL */
18018 #define RADIO130NM_RXTXBB3_CH0__IBRN_12P5_CM_CTRL__SHIFT                      3
18019 #define RADIO130NM_RXTXBB3_CH0__IBRN_12P5_CM_CTRL__WIDTH                      3
18020 #define RADIO130NM_RXTXBB3_CH0__IBRN_12P5_CM_CTRL__MASK             0x00000038U
18021 #define RADIO130NM_RXTXBB3_CH0__IBRN_12P5_CM_CTRL__READ(src) \
18022                     (((u_int32_t)(src)\
18023                     & 0x00000038U) >> 3)
18024 #define RADIO130NM_RXTXBB3_CH0__IBRN_12P5_CM_CTRL__WRITE(src) \
18025                     (((u_int32_t)(src)\
18026                     << 3) & 0x00000038U)
18027 #define RADIO130NM_RXTXBB3_CH0__IBRN_12P5_CM_CTRL__MODIFY(dst, src) \
18028                     (dst) = ((dst) &\
18029                     ~0x00000038U) | (((u_int32_t)(src) <<\
18030                     3) & 0x00000038U)
18031 #define RADIO130NM_RXTXBB3_CH0__IBRN_12P5_CM_CTRL__VERIFY(src) \
18032                     (!((((u_int32_t)(src)\
18033                     << 3) & ~0x00000038U)))
18034
18035 /* macros for field IBN_25U_LO2_CTRL */
18036 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_LO2_CTRL__SHIFT                       6
18037 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_LO2_CTRL__WIDTH                       3
18038 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_LO2_CTRL__MASK              0x000001c0U
18039 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_LO2_CTRL__READ(src) \
18040                     (((u_int32_t)(src)\
18041                     & 0x000001c0U) >> 6)
18042 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_LO2_CTRL__WRITE(src) \
18043                     (((u_int32_t)(src)\
18044                     << 6) & 0x000001c0U)
18045 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_LO2_CTRL__MODIFY(dst, src) \
18046                     (dst) = ((dst) &\
18047                     ~0x000001c0U) | (((u_int32_t)(src) <<\
18048                     6) & 0x000001c0U)
18049 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_LO2_CTRL__VERIFY(src) \
18050                     (!((((u_int32_t)(src)\
18051                     << 6) & ~0x000001c0U)))
18052
18053 /* macros for field IBN_25U_LO1_CTRL */
18054 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_LO1_CTRL__SHIFT                       9
18055 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_LO1_CTRL__WIDTH                       3
18056 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_LO1_CTRL__MASK              0x00000e00U
18057 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_LO1_CTRL__READ(src) \
18058                     (((u_int32_t)(src)\
18059                     & 0x00000e00U) >> 9)
18060 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_LO1_CTRL__WRITE(src) \
18061                     (((u_int32_t)(src)\
18062                     << 9) & 0x00000e00U)
18063 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_LO1_CTRL__MODIFY(dst, src) \
18064                     (dst) = ((dst) &\
18065                     ~0x00000e00U) | (((u_int32_t)(src) <<\
18066                     9) & 0x00000e00U)
18067 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_LO1_CTRL__VERIFY(src) \
18068                     (!((((u_int32_t)(src)\
18069                     << 9) & ~0x00000e00U)))
18070
18071 /* macros for field IBN_25U_HI2_CTRL */
18072 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_HI2_CTRL__SHIFT                      12
18073 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_HI2_CTRL__WIDTH                       3
18074 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_HI2_CTRL__MASK              0x00007000U
18075 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_HI2_CTRL__READ(src) \
18076                     (((u_int32_t)(src)\
18077                     & 0x00007000U) >> 12)
18078 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_HI2_CTRL__WRITE(src) \
18079                     (((u_int32_t)(src)\
18080                     << 12) & 0x00007000U)
18081 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_HI2_CTRL__MODIFY(dst, src) \
18082                     (dst) = ((dst) &\
18083                     ~0x00007000U) | (((u_int32_t)(src) <<\
18084                     12) & 0x00007000U)
18085 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_HI2_CTRL__VERIFY(src) \
18086                     (!((((u_int32_t)(src)\
18087                     << 12) & ~0x00007000U)))
18088
18089 /* macros for field IBN_25U_HI1_CTRL */
18090 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_HI1_CTRL__SHIFT                      15
18091 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_HI1_CTRL__WIDTH                       3
18092 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_HI1_CTRL__MASK              0x00038000U
18093 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_HI1_CTRL__READ(src) \
18094                     (((u_int32_t)(src)\
18095                     & 0x00038000U) >> 15)
18096 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_HI1_CTRL__WRITE(src) \
18097                     (((u_int32_t)(src)\
18098                     << 15) & 0x00038000U)
18099 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_HI1_CTRL__MODIFY(dst, src) \
18100                     (dst) = ((dst) &\
18101                     ~0x00038000U) | (((u_int32_t)(src) <<\
18102                     15) & 0x00038000U)
18103 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_HI1_CTRL__VERIFY(src) \
18104                     (!((((u_int32_t)(src)\
18105                     << 15) & ~0x00038000U)))
18106
18107 /* macros for field IBN_25U_I2V_CTRL */
18108 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_I2V_CTRL__SHIFT                      18
18109 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_I2V_CTRL__WIDTH                       3
18110 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_I2V_CTRL__MASK              0x001c0000U
18111 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_I2V_CTRL__READ(src) \
18112                     (((u_int32_t)(src)\
18113                     & 0x001c0000U) >> 18)
18114 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_I2V_CTRL__WRITE(src) \
18115                     (((u_int32_t)(src)\
18116                     << 18) & 0x001c0000U)
18117 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_I2V_CTRL__MODIFY(dst, src) \
18118                     (dst) = ((dst) &\
18119                     ~0x001c0000U) | (((u_int32_t)(src) <<\
18120                     18) & 0x001c0000U)
18121 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_I2V_CTRL__VERIFY(src) \
18122                     (!((((u_int32_t)(src)\
18123                     << 18) & ~0x001c0000U)))
18124
18125 /* macros for field IBN_25U_BKV2I_CTRL */
18126 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_BKV2I_CTRL__SHIFT                    21
18127 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_BKV2I_CTRL__WIDTH                     3
18128 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_BKV2I_CTRL__MASK            0x00e00000U
18129 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_BKV2I_CTRL__READ(src) \
18130                     (((u_int32_t)(src)\
18131                     & 0x00e00000U) >> 21)
18132 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_BKV2I_CTRL__WRITE(src) \
18133                     (((u_int32_t)(src)\
18134                     << 21) & 0x00e00000U)
18135 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_BKV2I_CTRL__MODIFY(dst, src) \
18136                     (dst) = ((dst) &\
18137                     ~0x00e00000U) | (((u_int32_t)(src) <<\
18138                     21) & 0x00e00000U)
18139 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_BKV2I_CTRL__VERIFY(src) \
18140                     (!((((u_int32_t)(src)\
18141                     << 21) & ~0x00e00000U)))
18142
18143 /* macros for field IBN_25U_CM_BUFAMP_CTRL */
18144 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_CM_BUFAMP_CTRL__SHIFT                24
18145 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_CM_BUFAMP_CTRL__WIDTH                 3
18146 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_CM_BUFAMP_CTRL__MASK        0x07000000U
18147 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_CM_BUFAMP_CTRL__READ(src) \
18148                     (((u_int32_t)(src)\
18149                     & 0x07000000U) >> 24)
18150 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_CM_BUFAMP_CTRL__WRITE(src) \
18151                     (((u_int32_t)(src)\
18152                     << 24) & 0x07000000U)
18153 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_CM_BUFAMP_CTRL__MODIFY(dst, src) \
18154                     (dst) = ((dst) &\
18155                     ~0x07000000U) | (((u_int32_t)(src) <<\
18156                     24) & 0x07000000U)
18157 #define RADIO130NM_RXTXBB3_CH0__IBN_25U_CM_BUFAMP_CTRL__VERIFY(src) \
18158                     (!((((u_int32_t)(src)\
18159                     << 24) & ~0x07000000U)))
18160
18161 /* macros for field SPARE */
18162 #define RADIO130NM_RXTXBB3_CH0__SPARE__SHIFT                                 27
18163 #define RADIO130NM_RXTXBB3_CH0__SPARE__WIDTH                                  5
18164 #define RADIO130NM_RXTXBB3_CH0__SPARE__MASK                         0xf8000000U
18165 #define RADIO130NM_RXTXBB3_CH0__SPARE__READ(src) \
18166                     (((u_int32_t)(src)\
18167                     & 0xf8000000U) >> 27)
18168 #define RADIO130NM_RXTXBB3_CH0__SPARE__WRITE(src) \
18169                     (((u_int32_t)(src)\
18170                     << 27) & 0xf8000000U)
18171 #define RADIO130NM_RXTXBB3_CH0__SPARE__MODIFY(dst, src) \
18172                     (dst) = ((dst) &\
18173                     ~0xf8000000U) | (((u_int32_t)(src) <<\
18174                     27) & 0xf8000000U)
18175 #define RADIO130NM_RXTXBB3_CH0__SPARE__VERIFY(src) \
18176                     (!((((u_int32_t)(src)\
18177                     << 27) & ~0xf8000000U)))
18178 #define RADIO130NM_RXTXBB3_CH0__TYPE                                  u_int32_t
18179 #define RADIO130NM_RXTXBB3_CH0__READ                                0xffffffffU
18180 #define RADIO130NM_RXTXBB3_CH0__WRITE                               0xffffffffU
18181
18182 #endif /* __RADIO130NM_RXTXBB3_CH0_MACRO__ */
18183
18184
18185 /* macros for merlin2_0_radio_reg_map.RXTXBB3_CH0 */
18186 #define INST_MERLIN2_0_RADIO_REG_MAP__RXTXBB3_CH0__NUM                        1
18187
18188 /* macros for BlueprintGlobalNameSpace::RADIO130NM_RXTXBB4_CH0 */
18189 #ifndef __RADIO130NM_RXTXBB4_CH0_MACRO__
18190 #define __RADIO130NM_RXTXBB4_CH0_MACRO__
18191
18192 /* macros for field OFSTCORRI2VQ */
18193 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRI2VQ__SHIFT                           0
18194 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRI2VQ__WIDTH                           5
18195 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRI2VQ__MASK                  0x0000001fU
18196 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRI2VQ__READ(src) \
18197                     (u_int32_t)(src)\
18198                     & 0x0000001fU
18199 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRI2VQ__WRITE(src) \
18200                     ((u_int32_t)(src)\
18201                     & 0x0000001fU)
18202 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRI2VQ__MODIFY(dst, src) \
18203                     (dst) = ((dst) &\
18204                     ~0x0000001fU) | ((u_int32_t)(src) &\
18205                     0x0000001fU)
18206 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRI2VQ__VERIFY(src) \
18207                     (!(((u_int32_t)(src)\
18208                     & ~0x0000001fU)))
18209
18210 /* macros for field OFSTCORRI2VI */
18211 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRI2VI__SHIFT                           5
18212 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRI2VI__WIDTH                           5
18213 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRI2VI__MASK                  0x000003e0U
18214 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRI2VI__READ(src) \
18215                     (((u_int32_t)(src)\
18216                     & 0x000003e0U) >> 5)
18217 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRI2VI__WRITE(src) \
18218                     (((u_int32_t)(src)\
18219                     << 5) & 0x000003e0U)
18220 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRI2VI__MODIFY(dst, src) \
18221                     (dst) = ((dst) &\
18222                     ~0x000003e0U) | (((u_int32_t)(src) <<\
18223                     5) & 0x000003e0U)
18224 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRI2VI__VERIFY(src) \
18225                     (!((((u_int32_t)(src)\
18226                     << 5) & ~0x000003e0U)))
18227
18228 /* macros for field OFSTCORRLOQ */
18229 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRLOQ__SHIFT                           10
18230 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRLOQ__WIDTH                            5
18231 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRLOQ__MASK                   0x00007c00U
18232 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRLOQ__READ(src) \
18233                     (((u_int32_t)(src)\
18234                     & 0x00007c00U) >> 10)
18235 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRLOQ__WRITE(src) \
18236                     (((u_int32_t)(src)\
18237                     << 10) & 0x00007c00U)
18238 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRLOQ__MODIFY(dst, src) \
18239                     (dst) = ((dst) &\
18240                     ~0x00007c00U) | (((u_int32_t)(src) <<\
18241                     10) & 0x00007c00U)
18242 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRLOQ__VERIFY(src) \
18243                     (!((((u_int32_t)(src)\
18244                     << 10) & ~0x00007c00U)))
18245
18246 /* macros for field OFSTCORRLOI */
18247 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRLOI__SHIFT                           15
18248 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRLOI__WIDTH                            5
18249 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRLOI__MASK                   0x000f8000U
18250 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRLOI__READ(src) \
18251                     (((u_int32_t)(src)\
18252                     & 0x000f8000U) >> 15)
18253 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRLOI__WRITE(src) \
18254                     (((u_int32_t)(src)\
18255                     << 15) & 0x000f8000U)
18256 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRLOI__MODIFY(dst, src) \
18257                     (dst) = ((dst) &\
18258                     ~0x000f8000U) | (((u_int32_t)(src) <<\
18259                     15) & 0x000f8000U)
18260 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRLOI__VERIFY(src) \
18261                     (!((((u_int32_t)(src)\
18262                     << 15) & ~0x000f8000U)))
18263
18264 /* macros for field OFSTCORRHIQ */
18265 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRHIQ__SHIFT                           20
18266 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRHIQ__WIDTH                            5
18267 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRHIQ__MASK                   0x01f00000U
18268 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRHIQ__READ(src) \
18269                     (((u_int32_t)(src)\
18270                     & 0x01f00000U) >> 20)
18271 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRHIQ__WRITE(src) \
18272                     (((u_int32_t)(src)\
18273                     << 20) & 0x01f00000U)
18274 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRHIQ__MODIFY(dst, src) \
18275                     (dst) = ((dst) &\
18276                     ~0x01f00000U) | (((u_int32_t)(src) <<\
18277                     20) & 0x01f00000U)
18278 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRHIQ__VERIFY(src) \
18279                     (!((((u_int32_t)(src)\
18280                     << 20) & ~0x01f00000U)))
18281
18282 /* macros for field OFSTCORRHII */
18283 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRHII__SHIFT                           25
18284 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRHII__WIDTH                            5
18285 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRHII__MASK                   0x3e000000U
18286 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRHII__READ(src) \
18287                     (((u_int32_t)(src)\
18288                     & 0x3e000000U) >> 25)
18289 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRHII__WRITE(src) \
18290                     (((u_int32_t)(src)\
18291                     << 25) & 0x3e000000U)
18292 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRHII__MODIFY(dst, src) \
18293                     (dst) = ((dst) &\
18294                     ~0x3e000000U) | (((u_int32_t)(src) <<\
18295                     25) & 0x3e000000U)
18296 #define RADIO130NM_RXTXBB4_CH0__OFSTCORRHII__VERIFY(src) \
18297                     (!((((u_int32_t)(src)\
18298                     << 25) & ~0x3e000000U)))
18299
18300 /* macros for field LOCALOFFSET */
18301 #define RADIO130NM_RXTXBB4_CH0__LOCALOFFSET__SHIFT                           30
18302 #define RADIO130NM_RXTXBB4_CH0__LOCALOFFSET__WIDTH                            1
18303 #define RADIO130NM_RXTXBB4_CH0__LOCALOFFSET__MASK                   0x40000000U
18304 #define RADIO130NM_RXTXBB4_CH0__LOCALOFFSET__READ(src) \
18305                     (((u_int32_t)(src)\
18306                     & 0x40000000U) >> 30)
18307 #define RADIO130NM_RXTXBB4_CH0__LOCALOFFSET__WRITE(src) \
18308                     (((u_int32_t)(src)\
18309                     << 30) & 0x40000000U)
18310 #define RADIO130NM_RXTXBB4_CH0__LOCALOFFSET__MODIFY(dst, src) \
18311                     (dst) = ((dst) &\
18312                     ~0x40000000U) | (((u_int32_t)(src) <<\
18313                     30) & 0x40000000U)
18314 #define RADIO130NM_RXTXBB4_CH0__LOCALOFFSET__VERIFY(src) \
18315                     (!((((u_int32_t)(src)\
18316                     << 30) & ~0x40000000U)))
18317 #define RADIO130NM_RXTXBB4_CH0__LOCALOFFSET__SET(dst) \
18318                     (dst) = ((dst) &\
18319                     ~0x40000000U) | ((u_int32_t)(1) << 30)
18320 #define RADIO130NM_RXTXBB4_CH0__LOCALOFFSET__CLR(dst) \
18321                     (dst) = ((dst) &\
18322                     ~0x40000000U) | ((u_int32_t)(0) << 30)
18323
18324 /* macros for field SPARE */
18325 #define RADIO130NM_RXTXBB4_CH0__SPARE__SHIFT                                 31
18326 #define RADIO130NM_RXTXBB4_CH0__SPARE__WIDTH                                  1
18327 #define RADIO130NM_RXTXBB4_CH0__SPARE__MASK                         0x80000000U
18328 #define RADIO130NM_RXTXBB4_CH0__SPARE__READ(src) \
18329                     (((u_int32_t)(src)\
18330                     & 0x80000000U) >> 31)
18331 #define RADIO130NM_RXTXBB4_CH0__SPARE__WRITE(src) \
18332                     (((u_int32_t)(src)\
18333                     << 31) & 0x80000000U)
18334 #define RADIO130NM_RXTXBB4_CH0__SPARE__MODIFY(dst, src) \
18335                     (dst) = ((dst) &\
18336                     ~0x80000000U) | (((u_int32_t)(src) <<\
18337                     31) & 0x80000000U)
18338 #define RADIO130NM_RXTXBB4_CH0__SPARE__VERIFY(src) \
18339                     (!((((u_int32_t)(src)\
18340                     << 31) & ~0x80000000U)))
18341 #define RADIO130NM_RXTXBB4_CH0__SPARE__SET(dst) \
18342                     (dst) = ((dst) &\
18343                     ~0x80000000U) | ((u_int32_t)(1) << 31)
18344 #define RADIO130NM_RXTXBB4_CH0__SPARE__CLR(dst) \
18345                     (dst) = ((dst) &\
18346                     ~0x80000000U) | ((u_int32_t)(0) << 31)
18347 #define RADIO130NM_RXTXBB4_CH0__TYPE                                  u_int32_t
18348 #define RADIO130NM_RXTXBB4_CH0__READ                                0xffffffffU
18349 #define RADIO130NM_RXTXBB4_CH0__WRITE                               0xffffffffU
18350
18351 #endif /* __RADIO130NM_RXTXBB4_CH0_MACRO__ */
18352
18353
18354 /* macros for merlin2_0_radio_reg_map.RXTXBB4_CH0 */
18355 #define INST_MERLIN2_0_RADIO_REG_MAP__RXTXBB4_CH0__NUM                        1
18356
18357 /* macros for BlueprintGlobalNameSpace::RADIO130NM_RF5G1_CH0 */
18358 #ifndef __RADIO130NM_RF5G1_CH0_MACRO__
18359 #define __RADIO130NM_RF5G1_CH0_MACRO__
18360
18361 /* macros for field SPARE */
18362 #define RADIO130NM_RF5G1_CH0__SPARE__SHIFT                                    0
18363 #define RADIO130NM_RF5G1_CH0__SPARE__WIDTH                                   10
18364 #define RADIO130NM_RF5G1_CH0__SPARE__MASK                           0x000003ffU
18365 #define RADIO130NM_RF5G1_CH0__SPARE__READ(src)   (u_int32_t)(src) & 0x000003ffU
18366 #define RADIO130NM_RF5G1_CH0__SPARE__WRITE(src) \
18367                     ((u_int32_t)(src)\
18368                     & 0x000003ffU)
18369 #define RADIO130NM_RF5G1_CH0__SPARE__MODIFY(dst, src) \
18370                     (dst) = ((dst) &\
18371                     ~0x000003ffU) | ((u_int32_t)(src) &\
18372                     0x000003ffU)
18373 #define RADIO130NM_RF5G1_CH0__SPARE__VERIFY(src) \
18374                     (!(((u_int32_t)(src)\
18375                     & ~0x000003ffU)))
18376
18377 /* macros for field PDREGLO5 */
18378 #define RADIO130NM_RF5G1_CH0__PDREGLO5__SHIFT                                10
18379 #define RADIO130NM_RF5G1_CH0__PDREGLO5__WIDTH                                 1
18380 #define RADIO130NM_RF5G1_CH0__PDREGLO5__MASK                        0x00000400U
18381 #define RADIO130NM_RF5G1_CH0__PDREGLO5__READ(src) \
18382                     (((u_int32_t)(src)\
18383                     & 0x00000400U) >> 10)
18384 #define RADIO130NM_RF5G1_CH0__PDREGLO5__WRITE(src) \
18385                     (((u_int32_t)(src)\
18386                     << 10) & 0x00000400U)
18387 #define RADIO130NM_RF5G1_CH0__PDREGLO5__MODIFY(dst, src) \
18388                     (dst) = ((dst) &\
18389                     ~0x00000400U) | (((u_int32_t)(src) <<\
18390                     10) & 0x00000400U)
18391 #define RADIO130NM_RF5G1_CH0__PDREGLO5__VERIFY(src) \
18392                     (!((((u_int32_t)(src)\
18393                     << 10) & ~0x00000400U)))
18394 #define RADIO130NM_RF5G1_CH0__PDREGLO5__SET(dst) \
18395                     (dst) = ((dst) &\
18396                     ~0x00000400U) | ((u_int32_t)(1) << 10)
18397 #define RADIO130NM_RF5G1_CH0__PDREGLO5__CLR(dst) \
18398                     (dst) = ((dst) &\
18399                     ~0x00000400U) | ((u_int32_t)(0) << 10)
18400
18401 /* macros for field REGLO_BYPASS5 */
18402 #define RADIO130NM_RF5G1_CH0__REGLO_BYPASS5__SHIFT                           11
18403 #define RADIO130NM_RF5G1_CH0__REGLO_BYPASS5__WIDTH                            1
18404 #define RADIO130NM_RF5G1_CH0__REGLO_BYPASS5__MASK                   0x00000800U
18405 #define RADIO130NM_RF5G1_CH0__REGLO_BYPASS5__READ(src) \
18406                     (((u_int32_t)(src)\
18407                     & 0x00000800U) >> 11)
18408 #define RADIO130NM_RF5G1_CH0__REGLO_BYPASS5__WRITE(src) \
18409                     (((u_int32_t)(src)\
18410                     << 11) & 0x00000800U)
18411 #define RADIO130NM_RF5G1_CH0__REGLO_BYPASS5__MODIFY(dst, src) \
18412                     (dst) = ((dst) &\
18413                     ~0x00000800U) | (((u_int32_t)(src) <<\
18414                     11) & 0x00000800U)
18415 #define RADIO130NM_RF5G1_CH0__REGLO_BYPASS5__VERIFY(src) \
18416                     (!((((u_int32_t)(src)\
18417                     << 11) & ~0x00000800U)))
18418 #define RADIO130NM_RF5G1_CH0__REGLO_BYPASS5__SET(dst) \
18419                     (dst) = ((dst) &\
18420                     ~0x00000800U) | ((u_int32_t)(1) << 11)
18421 #define RADIO130NM_RF5G1_CH0__REGLO_BYPASS5__CLR(dst) \
18422                     (dst) = ((dst) &\
18423                     ~0x00000800U) | ((u_int32_t)(0) << 11)
18424
18425 /* macros for field LO5CONTROL */
18426 #define RADIO130NM_RF5G1_CH0__LO5CONTROL__SHIFT                              12
18427 #define RADIO130NM_RF5G1_CH0__LO5CONTROL__WIDTH                               1
18428 #define RADIO130NM_RF5G1_CH0__LO5CONTROL__MASK                      0x00001000U
18429 #define RADIO130NM_RF5G1_CH0__LO5CONTROL__READ(src) \
18430                     (((u_int32_t)(src)\
18431                     & 0x00001000U) >> 12)
18432 #define RADIO130NM_RF5G1_CH0__LO5CONTROL__WRITE(src) \
18433                     (((u_int32_t)(src)\
18434                     << 12) & 0x00001000U)
18435 #define RADIO130NM_RF5G1_CH0__LO5CONTROL__MODIFY(dst, src) \
18436                     (dst) = ((dst) &\
18437                     ~0x00001000U) | (((u_int32_t)(src) <<\
18438                     12) & 0x00001000U)
18439 #define RADIO130NM_RF5G1_CH0__LO5CONTROL__VERIFY(src) \
18440                     (!((((u_int32_t)(src)\
18441                     << 12) & ~0x00001000U)))
18442 #define RADIO130NM_RF5G1_CH0__LO5CONTROL__SET(dst) \
18443                     (dst) = ((dst) &\
18444                     ~0x00001000U) | ((u_int32_t)(1) << 12)
18445 #define RADIO130NM_RF5G1_CH0__LO5CONTROL__CLR(dst) \
18446                     (dst) = ((dst) &\
18447                     ~0x00001000U) | ((u_int32_t)(0) << 12)
18448
18449 /* macros for field TX5_ATB_SEL */
18450 #define RADIO130NM_RF5G1_CH0__TX5_ATB_SEL__SHIFT                             13
18451 #define RADIO130NM_RF5G1_CH0__TX5_ATB_SEL__WIDTH                              3
18452 #define RADIO130NM_RF5G1_CH0__TX5_ATB_SEL__MASK                     0x0000e000U
18453 #define RADIO130NM_RF5G1_CH0__TX5_ATB_SEL__READ(src) \
18454                     (((u_int32_t)(src)\
18455                     & 0x0000e000U) >> 13)
18456 #define RADIO130NM_RF5G1_CH0__TX5_ATB_SEL__WRITE(src) \
18457                     (((u_int32_t)(src)\
18458                     << 13) & 0x0000e000U)
18459 #define RADIO130NM_RF5G1_CH0__TX5_ATB_SEL__MODIFY(dst, src) \
18460                     (dst) = ((dst) &\
18461                     ~0x0000e000U) | (((u_int32_t)(src) <<\
18462                     13) & 0x0000e000U)
18463 #define RADIO130NM_RF5G1_CH0__TX5_ATB_SEL__VERIFY(src) \
18464                     (!((((u_int32_t)(src)\
18465                     << 13) & ~0x0000e000U)))
18466
18467 /* macros for field OB5 */
18468 #define RADIO130NM_RF5G1_CH0__OB5__SHIFT                                     16
18469 #define RADIO130NM_RF5G1_CH0__OB5__WIDTH                                      3
18470 #define RADIO130NM_RF5G1_CH0__OB5__MASK                             0x00070000U
18471 #define RADIO130NM_RF5G1_CH0__OB5__READ(src) \
18472                     (((u_int32_t)(src)\
18473                     & 0x00070000U) >> 16)
18474 #define RADIO130NM_RF5G1_CH0__OB5__WRITE(src) \
18475                     (((u_int32_t)(src)\
18476                     << 16) & 0x00070000U)
18477 #define RADIO130NM_RF5G1_CH0__OB5__MODIFY(dst, src) \
18478                     (dst) = ((dst) &\
18479                     ~0x00070000U) | (((u_int32_t)(src) <<\
18480                     16) & 0x00070000U)
18481 #define RADIO130NM_RF5G1_CH0__OB5__VERIFY(src) \
18482                     (!((((u_int32_t)(src)\
18483                     << 16) & ~0x00070000U)))
18484
18485 /* macros for field DB5 */
18486 #define RADIO130NM_RF5G1_CH0__DB5__SHIFT                                     19
18487 #define RADIO130NM_RF5G1_CH0__DB5__WIDTH                                      3
18488 #define RADIO130NM_RF5G1_CH0__DB5__MASK                             0x00380000U
18489 #define RADIO130NM_RF5G1_CH0__DB5__READ(src) \
18490                     (((u_int32_t)(src)\
18491                     & 0x00380000U) >> 19)
18492 #define RADIO130NM_RF5G1_CH0__DB5__WRITE(src) \
18493                     (((u_int32_t)(src)\
18494                     << 19) & 0x00380000U)
18495 #define RADIO130NM_RF5G1_CH0__DB5__MODIFY(dst, src) \
18496                     (dst) = ((dst) &\
18497                     ~0x00380000U) | (((u_int32_t)(src) <<\
18498                     19) & 0x00380000U)
18499 #define RADIO130NM_RF5G1_CH0__DB5__VERIFY(src) \
18500                     (!((((u_int32_t)(src)\
18501                     << 19) & ~0x00380000U)))
18502
18503 /* macros for field PWDTXPKD */
18504 #define RADIO130NM_RF5G1_CH0__PWDTXPKD__SHIFT                                22
18505 #define RADIO130NM_RF5G1_CH0__PWDTXPKD__WIDTH                                 3
18506 #define RADIO130NM_RF5G1_CH0__PWDTXPKD__MASK                        0x01c00000U
18507 #define RADIO130NM_RF5G1_CH0__PWDTXPKD__READ(src) \
18508                     (((u_int32_t)(src)\
18509                     & 0x01c00000U) >> 22)
18510 #define RADIO130NM_RF5G1_CH0__PWDTXPKD__WRITE(src) \
18511                     (((u_int32_t)(src)\
18512                     << 22) & 0x01c00000U)
18513 #define RADIO130NM_RF5G1_CH0__PWDTXPKD__MODIFY(dst, src) \
18514                     (dst) = ((dst) &\
18515                     ~0x01c00000U) | (((u_int32_t)(src) <<\
18516                     22) & 0x01c00000U)
18517 #define RADIO130NM_RF5G1_CH0__PWDTXPKD__VERIFY(src) \
18518                     (!((((u_int32_t)(src)\
18519                     << 22) & ~0x01c00000U)))
18520
18521 /* macros for field PACASCBIAS */
18522 #define RADIO130NM_RF5G1_CH0__PACASCBIAS__SHIFT                              25
18523 #define RADIO130NM_RF5G1_CH0__PACASCBIAS__WIDTH                               2
18524 #define RADIO130NM_RF5G1_CH0__PACASCBIAS__MASK                      0x06000000U
18525 #define RADIO130NM_RF5G1_CH0__PACASCBIAS__READ(src) \
18526                     (((u_int32_t)(src)\
18527                     & 0x06000000U) >> 25)
18528 #define RADIO130NM_RF5G1_CH0__PACASCBIAS__WRITE(src) \
18529                     (((u_int32_t)(src)\
18530                     << 25) & 0x06000000U)
18531 #define RADIO130NM_RF5G1_CH0__PACASCBIAS__MODIFY(dst, src) \
18532                     (dst) = ((dst) &\
18533                     ~0x06000000U) | (((u_int32_t)(src) <<\
18534                     25) & 0x06000000U)
18535 #define RADIO130NM_RF5G1_CH0__PACASCBIAS__VERIFY(src) \
18536                     (!((((u_int32_t)(src)\
18537                     << 25) & ~0x06000000U)))
18538
18539 /* macros for field PDPAOUT5 */
18540 #define RADIO130NM_RF5G1_CH0__PDPAOUT5__SHIFT                                27
18541 #define RADIO130NM_RF5G1_CH0__PDPAOUT5__WIDTH                                 1
18542 #define RADIO130NM_RF5G1_CH0__PDPAOUT5__MASK                        0x08000000U
18543 #define RADIO130NM_RF5G1_CH0__PDPAOUT5__READ(src) \
18544                     (((u_int32_t)(src)\
18545                     & 0x08000000U) >> 27)
18546 #define RADIO130NM_RF5G1_CH0__PDPAOUT5__WRITE(src) \
18547                     (((u_int32_t)(src)\
18548                     << 27) & 0x08000000U)
18549 #define RADIO130NM_RF5G1_CH0__PDPAOUT5__MODIFY(dst, src) \
18550                     (dst) = ((dst) &\
18551                     ~0x08000000U) | (((u_int32_t)(src) <<\
18552                     27) & 0x08000000U)
18553 #define RADIO130NM_RF5G1_CH0__PDPAOUT5__VERIFY(src) \
18554                     (!((((u_int32_t)(src)\
18555                     << 27) & ~0x08000000U)))
18556 #define RADIO130NM_RF5G1_CH0__PDPAOUT5__SET(dst) \
18557                     (dst) = ((dst) &\
18558                     ~0x08000000U) | ((u_int32_t)(1) << 27)
18559 #define RADIO130NM_RF5G1_CH0__PDPAOUT5__CLR(dst) \
18560                     (dst) = ((dst) &\
18561                     ~0x08000000U) | ((u_int32_t)(0) << 27)
18562
18563 /* macros for field PDPADRV5 */
18564 #define RADIO130NM_RF5G1_CH0__PDPADRV5__SHIFT                                28
18565 #define RADIO130NM_RF5G1_CH0__PDPADRV5__WIDTH                                 1
18566 #define RADIO130NM_RF5G1_CH0__PDPADRV5__MASK                        0x10000000U
18567 #define RADIO130NM_RF5G1_CH0__PDPADRV5__READ(src) \
18568                     (((u_int32_t)(src)\
18569                     & 0x10000000U) >> 28)
18570 #define RADIO130NM_RF5G1_CH0__PDPADRV5__WRITE(src) \
18571                     (((u_int32_t)(src)\
18572                     << 28) & 0x10000000U)
18573 #define RADIO130NM_RF5G1_CH0__PDPADRV5__MODIFY(dst, src) \
18574                     (dst) = ((dst) &\
18575                     ~0x10000000U) | (((u_int32_t)(src) <<\
18576                     28) & 0x10000000U)
18577 #define RADIO130NM_RF5G1_CH0__PDPADRV5__VERIFY(src) \
18578                     (!((((u_int32_t)(src)\
18579                     << 28) & ~0x10000000U)))
18580 #define RADIO130NM_RF5G1_CH0__PDPADRV5__SET(dst) \
18581                     (dst) = ((dst) &\
18582                     ~0x10000000U) | ((u_int32_t)(1) << 28)
18583 #define RADIO130NM_RF5G1_CH0__PDPADRV5__CLR(dst) \
18584                     (dst) = ((dst) &\
18585                     ~0x10000000U) | ((u_int32_t)(0) << 28)
18586
18587 /* macros for field PDTXBUF5 */
18588 #define RADIO130NM_RF5G1_CH0__PDTXBUF5__SHIFT                                29
18589 #define RADIO130NM_RF5G1_CH0__PDTXBUF5__WIDTH                                 1
18590 #define RADIO130NM_RF5G1_CH0__PDTXBUF5__MASK                        0x20000000U
18591 #define RADIO130NM_RF5G1_CH0__PDTXBUF5__READ(src) \
18592                     (((u_int32_t)(src)\
18593                     & 0x20000000U) >> 29)
18594 #define RADIO130NM_RF5G1_CH0__PDTXBUF5__WRITE(src) \
18595                     (((u_int32_t)(src)\
18596                     << 29) & 0x20000000U)
18597 #define RADIO130NM_RF5G1_CH0__PDTXBUF5__MODIFY(dst, src) \
18598                     (dst) = ((dst) &\
18599                     ~0x20000000U) | (((u_int32_t)(src) <<\
18600                     29) & 0x20000000U)
18601 #define RADIO130NM_RF5G1_CH0__PDTXBUF5__VERIFY(src) \
18602                     (!((((u_int32_t)(src)\
18603                     << 29) & ~0x20000000U)))
18604 #define RADIO130NM_RF5G1_CH0__PDTXBUF5__SET(dst) \
18605                     (dst) = ((dst) &\
18606                     ~0x20000000U) | ((u_int32_t)(1) << 29)
18607 #define RADIO130NM_RF5G1_CH0__PDTXBUF5__CLR(dst) \
18608                     (dst) = ((dst) &\
18609                     ~0x20000000U) | ((u_int32_t)(0) << 29)
18610
18611 /* macros for field PDTXMIX5 */
18612 #define RADIO130NM_RF5G1_CH0__PDTXMIX5__SHIFT                                30
18613 #define RADIO130NM_RF5G1_CH0__PDTXMIX5__WIDTH                                 1
18614 #define RADIO130NM_RF5G1_CH0__PDTXMIX5__MASK                        0x40000000U
18615 #define RADIO130NM_RF5G1_CH0__PDTXMIX5__READ(src) \
18616                     (((u_int32_t)(src)\
18617                     & 0x40000000U) >> 30)
18618 #define RADIO130NM_RF5G1_CH0__PDTXMIX5__WRITE(src) \
18619                     (((u_int32_t)(src)\
18620                     << 30) & 0x40000000U)
18621 #define RADIO130NM_RF5G1_CH0__PDTXMIX5__MODIFY(dst, src) \
18622                     (dst) = ((dst) &\
18623                     ~0x40000000U) | (((u_int32_t)(src) <<\
18624                     30) & 0x40000000U)
18625 #define RADIO130NM_RF5G1_CH0__PDTXMIX5__VERIFY(src) \
18626                     (!((((u_int32_t)(src)\
18627                     << 30) & ~0x40000000U)))
18628 #define RADIO130NM_RF5G1_CH0__PDTXMIX5__SET(dst) \
18629                     (dst) = ((dst) &\
18630                     ~0x40000000U) | ((u_int32_t)(1) << 30)
18631 #define RADIO130NM_RF5G1_CH0__PDTXMIX5__CLR(dst) \
18632                     (dst) = ((dst) &\
18633                     ~0x40000000U) | ((u_int32_t)(0) << 30)
18634
18635 /* macros for field PDTXLO5 */
18636 #define RADIO130NM_RF5G1_CH0__PDTXLO5__SHIFT                                 31
18637 #define RADIO130NM_RF5G1_CH0__PDTXLO5__WIDTH                                  1
18638 #define RADIO130NM_RF5G1_CH0__PDTXLO5__MASK                         0x80000000U
18639 #define RADIO130NM_RF5G1_CH0__PDTXLO5__READ(src) \
18640                     (((u_int32_t)(src)\
18641                     & 0x80000000U) >> 31)
18642 #define RADIO130NM_RF5G1_CH0__PDTXLO5__WRITE(src) \
18643                     (((u_int32_t)(src)\
18644                     << 31) & 0x80000000U)
18645 #define RADIO130NM_RF5G1_CH0__PDTXLO5__MODIFY(dst, src) \
18646                     (dst) = ((dst) &\
18647                     ~0x80000000U) | (((u_int32_t)(src) <<\
18648                     31) & 0x80000000U)
18649 #define RADIO130NM_RF5G1_CH0__PDTXLO5__VERIFY(src) \
18650                     (!((((u_int32_t)(src)\
18651                     << 31) & ~0x80000000U)))
18652 #define RADIO130NM_RF5G1_CH0__PDTXLO5__SET(dst) \
18653                     (dst) = ((dst) &\
18654                     ~0x80000000U) | ((u_int32_t)(1) << 31)
18655 #define RADIO130NM_RF5G1_CH0__PDTXLO5__CLR(dst) \
18656                     (dst) = ((dst) &\
18657                     ~0x80000000U) | ((u_int32_t)(0) << 31)
18658 #define RADIO130NM_RF5G1_CH0__TYPE                                    u_int32_t
18659 #define RADIO130NM_RF5G1_CH0__READ                                  0xffffffffU
18660 #define RADIO130NM_RF5G1_CH0__WRITE                                 0xffffffffU
18661
18662 #endif /* __RADIO130NM_RF5G1_CH0_MACRO__ */
18663
18664
18665 /* macros for merlin2_0_radio_reg_map.RF5G1_CH0 */
18666 #define INST_MERLIN2_0_RADIO_REG_MAP__RF5G1_CH0__NUM                          1
18667
18668 /* macros for BlueprintGlobalNameSpace::RADIO130NM_RF5G2_CH0 */
18669 #ifndef __RADIO130NM_RF5G2_CH0_MACRO__
18670 #define __RADIO130NM_RF5G2_CH0_MACRO__
18671
18672 /* macros for field SPARE */
18673 #define RADIO130NM_RF5G2_CH0__SPARE__SHIFT                                    0
18674 #define RADIO130NM_RF5G2_CH0__SPARE__WIDTH                                   11
18675 #define RADIO130NM_RF5G2_CH0__SPARE__MASK                           0x000007ffU
18676 #define RADIO130NM_RF5G2_CH0__SPARE__READ(src)   (u_int32_t)(src) & 0x000007ffU
18677 #define RADIO130NM_RF5G2_CH0__SPARE__WRITE(src) \
18678                     ((u_int32_t)(src)\
18679                     & 0x000007ffU)
18680 #define RADIO130NM_RF5G2_CH0__SPARE__MODIFY(dst, src) \
18681                     (dst) = ((dst) &\
18682                     ~0x000007ffU) | ((u_int32_t)(src) &\
18683                     0x000007ffU)
18684 #define RADIO130NM_RF5G2_CH0__SPARE__VERIFY(src) \
18685                     (!(((u_int32_t)(src)\
18686                     & ~0x000007ffU)))
18687
18688 /* macros for field PDBIR2 */
18689 #define RADIO130NM_RF5G2_CH0__PDBIR2__SHIFT                                  11
18690 #define RADIO130NM_RF5G2_CH0__PDBIR2__WIDTH                                   3
18691 #define RADIO130NM_RF5G2_CH0__PDBIR2__MASK                          0x00003800U
18692 #define RADIO130NM_RF5G2_CH0__PDBIR2__READ(src) \
18693                     (((u_int32_t)(src)\
18694                     & 0x00003800U) >> 11)
18695 #define RADIO130NM_RF5G2_CH0__PDBIR2__WRITE(src) \
18696                     (((u_int32_t)(src)\
18697                     << 11) & 0x00003800U)
18698 #define RADIO130NM_RF5G2_CH0__PDBIR2__MODIFY(dst, src) \
18699                     (dst) = ((dst) &\
18700                     ~0x00003800U) | (((u_int32_t)(src) <<\
18701                     11) & 0x00003800U)
18702 #define RADIO130NM_RF5G2_CH0__PDBIR2__VERIFY(src) \
18703                     (!((((u_int32_t)(src)\
18704                     << 11) & ~0x00003800U)))
18705
18706 /* macros for field PDBIR1 */
18707 #define RADIO130NM_RF5G2_CH0__PDBIR1__SHIFT                                  14
18708 #define RADIO130NM_RF5G2_CH0__PDBIR1__WIDTH                                   3
18709 #define RADIO130NM_RF5G2_CH0__PDBIR1__MASK                          0x0001c000U
18710 #define RADIO130NM_RF5G2_CH0__PDBIR1__READ(src) \
18711                     (((u_int32_t)(src)\
18712                     & 0x0001c000U) >> 14)
18713 #define RADIO130NM_RF5G2_CH0__PDBIR1__WRITE(src) \
18714                     (((u_int32_t)(src)\
18715                     << 14) & 0x0001c000U)
18716 #define RADIO130NM_RF5G2_CH0__PDBIR1__MODIFY(dst, src) \
18717                     (dst) = ((dst) &\
18718                     ~0x0001c000U) | (((u_int32_t)(src) <<\
18719                     14) & 0x0001c000U)
18720 #define RADIO130NM_RF5G2_CH0__PDBIR1__VERIFY(src) \
18721                     (!((((u_int32_t)(src)\
18722                     << 14) & ~0x0001c000U)))
18723
18724 /* macros for field PDBIRTXPA */
18725 #define RADIO130NM_RF5G2_CH0__PDBIRTXPA__SHIFT                               17
18726 #define RADIO130NM_RF5G2_CH0__PDBIRTXPA__WIDTH                                3
18727 #define RADIO130NM_RF5G2_CH0__PDBIRTXPA__MASK                       0x000e0000U
18728 #define RADIO130NM_RF5G2_CH0__PDBIRTXPA__READ(src) \
18729                     (((u_int32_t)(src)\
18730                     & 0x000e0000U) >> 17)
18731 #define RADIO130NM_RF5G2_CH0__PDBIRTXPA__WRITE(src) \
18732                     (((u_int32_t)(src)\
18733                     << 17) & 0x000e0000U)
18734 #define RADIO130NM_RF5G2_CH0__PDBIRTXPA__MODIFY(dst, src) \
18735                     (dst) = ((dst) &\
18736                     ~0x000e0000U) | (((u_int32_t)(src) <<\
18737                     17) & 0x000e0000U)
18738 #define RADIO130NM_RF5G2_CH0__PDBIRTXPA__VERIFY(src) \
18739                     (!((((u_int32_t)(src)\
18740                     << 17) & ~0x000e0000U)))
18741
18742 /* macros for field PDBIRTXMIX */
18743 #define RADIO130NM_RF5G2_CH0__PDBIRTXMIX__SHIFT                              20
18744 #define RADIO130NM_RF5G2_CH0__PDBIRTXMIX__WIDTH                               3
18745 #define RADIO130NM_RF5G2_CH0__PDBIRTXMIX__MASK                      0x00700000U
18746 #define RADIO130NM_RF5G2_CH0__PDBIRTXMIX__READ(src) \
18747                     (((u_int32_t)(src)\
18748                     & 0x00700000U) >> 20)
18749 #define RADIO130NM_RF5G2_CH0__PDBIRTXMIX__WRITE(src) \
18750                     (((u_int32_t)(src)\
18751                     << 20) & 0x00700000U)
18752 #define RADIO130NM_RF5G2_CH0__PDBIRTXMIX__MODIFY(dst, src) \
18753                     (dst) = ((dst) &\
18754                     ~0x00700000U) | (((u_int32_t)(src) <<\
18755                     20) & 0x00700000U)
18756 #define RADIO130NM_RF5G2_CH0__PDBIRTXMIX__VERIFY(src) \
18757                     (!((((u_int32_t)(src)\
18758                     << 20) & ~0x00700000U)))
18759
18760 /* macros for field RX5_ATB_SEL */
18761 #define RADIO130NM_RF5G2_CH0__RX5_ATB_SEL__SHIFT                             23
18762 #define RADIO130NM_RF5G2_CH0__RX5_ATB_SEL__WIDTH                              3
18763 #define RADIO130NM_RF5G2_CH0__RX5_ATB_SEL__MASK                     0x03800000U
18764 #define RADIO130NM_RF5G2_CH0__RX5_ATB_SEL__READ(src) \
18765                     (((u_int32_t)(src)\
18766                     & 0x03800000U) >> 23)
18767 #define RADIO130NM_RF5G2_CH0__RX5_ATB_SEL__WRITE(src) \
18768                     (((u_int32_t)(src)\
18769                     << 23) & 0x03800000U)
18770 #define RADIO130NM_RF5G2_CH0__RX5_ATB_SEL__MODIFY(dst, src) \
18771                     (dst) = ((dst) &\
18772                     ~0x03800000U) | (((u_int32_t)(src) <<\
18773                     23) & 0x03800000U)
18774 #define RADIO130NM_RF5G2_CH0__RX5_ATB_SEL__VERIFY(src) \
18775                     (!((((u_int32_t)(src)\
18776                     << 23) & ~0x03800000U)))
18777
18778 /* macros for field PDRFVGA5 */
18779 #define RADIO130NM_RF5G2_CH0__PDRFVGA5__SHIFT                                26
18780 #define RADIO130NM_RF5G2_CH0__PDRFVGA5__WIDTH                                 1
18781 #define RADIO130NM_RF5G2_CH0__PDRFVGA5__MASK                        0x04000000U
18782 #define RADIO130NM_RF5G2_CH0__PDRFVGA5__READ(src) \
18783                     (((u_int32_t)(src)\
18784                     & 0x04000000U) >> 26)
18785 #define RADIO130NM_RF5G2_CH0__PDRFVGA5__WRITE(src) \
18786                     (((u_int32_t)(src)\
18787                     << 26) & 0x04000000U)
18788 #define RADIO130NM_RF5G2_CH0__PDRFVGA5__MODIFY(dst, src) \
18789                     (dst) = ((dst) &\
18790                     ~0x04000000U) | (((u_int32_t)(src) <<\
18791                     26) & 0x04000000U)
18792 #define RADIO130NM_RF5G2_CH0__PDRFVGA5__VERIFY(src) \
18793                     (!((((u_int32_t)(src)\
18794                     << 26) & ~0x04000000U)))
18795 #define RADIO130NM_RF5G2_CH0__PDRFVGA5__SET(dst) \
18796                     (dst) = ((dst) &\
18797                     ~0x04000000U) | ((u_int32_t)(1) << 26)
18798 #define RADIO130NM_RF5G2_CH0__PDRFVGA5__CLR(dst) \
18799                     (dst) = ((dst) &\
18800                     ~0x04000000U) | ((u_int32_t)(0) << 26)
18801
18802 /* macros for field PDCSLNA5 */
18803 #define RADIO130NM_RF5G2_CH0__PDCSLNA5__SHIFT                                27
18804 #define RADIO130NM_RF5G2_CH0__PDCSLNA5__WIDTH                                 1
18805 #define RADIO130NM_RF5G2_CH0__PDCSLNA5__MASK                        0x08000000U
18806 #define RADIO130NM_RF5G2_CH0__PDCSLNA5__READ(src) \
18807                     (((u_int32_t)(src)\
18808                     & 0x08000000U) >> 27)
18809 #define RADIO130NM_RF5G2_CH0__PDCSLNA5__WRITE(src) \
18810                     (((u_int32_t)(src)\
18811                     << 27) & 0x08000000U)
18812 #define RADIO130NM_RF5G2_CH0__PDCSLNA5__MODIFY(dst, src) \
18813                     (dst) = ((dst) &\
18814                     ~0x08000000U) | (((u_int32_t)(src) <<\
18815                     27) & 0x08000000U)
18816 #define RADIO130NM_RF5G2_CH0__PDCSLNA5__VERIFY(src) \
18817                     (!((((u_int32_t)(src)\
18818                     << 27) & ~0x08000000U)))
18819 #define RADIO130NM_RF5G2_CH0__PDCSLNA5__SET(dst) \
18820                     (dst) = ((dst) &\
18821                     ~0x08000000U) | ((u_int32_t)(1) << 27)
18822 #define RADIO130NM_RF5G2_CH0__PDCSLNA5__CLR(dst) \
18823                     (dst) = ((dst) &\
18824                     ~0x08000000U) | ((u_int32_t)(0) << 27)
18825
18826 /* macros for field PDVGM5 */
18827 #define RADIO130NM_RF5G2_CH0__PDVGM5__SHIFT                                  28
18828 #define RADIO130NM_RF5G2_CH0__PDVGM5__WIDTH                                   1
18829 #define RADIO130NM_RF5G2_CH0__PDVGM5__MASK                          0x10000000U
18830 #define RADIO130NM_RF5G2_CH0__PDVGM5__READ(src) \
18831                     (((u_int32_t)(src)\
18832                     & 0x10000000U) >> 28)
18833 #define RADIO130NM_RF5G2_CH0__PDVGM5__WRITE(src) \
18834                     (((u_int32_t)(src)\
18835                     << 28) & 0x10000000U)
18836 #define RADIO130NM_RF5G2_CH0__PDVGM5__MODIFY(dst, src) \
18837                     (dst) = ((dst) &\
18838                     ~0x10000000U) | (((u_int32_t)(src) <<\
18839                     28) & 0x10000000U)
18840 #define RADIO130NM_RF5G2_CH0__PDVGM5__VERIFY(src) \
18841                     (!((((u_int32_t)(src)\
18842                     << 28) & ~0x10000000U)))
18843 #define RADIO130NM_RF5G2_CH0__PDVGM5__SET(dst) \
18844                     (dst) = ((dst) &\
18845                     ~0x10000000U) | ((u_int32_t)(1) << 28)
18846 #define RADIO130NM_RF5G2_CH0__PDVGM5__CLR(dst) \
18847                     (dst) = ((dst) &\
18848                     ~0x10000000U) | ((u_int32_t)(0) << 28)
18849
18850 /* macros for field PDRXLO5 */
18851 #define RADIO130NM_RF5G2_CH0__PDRXLO5__SHIFT                                 29
18852 #define RADIO130NM_RF5G2_CH0__PDRXLO5__WIDTH                                  1
18853 #define RADIO130NM_RF5G2_CH0__PDRXLO5__MASK                         0x20000000U
18854 #define RADIO130NM_RF5G2_CH0__PDRXLO5__READ(src) \
18855                     (((u_int32_t)(src)\
18856                     & 0x20000000U) >> 29)
18857 #define RADIO130NM_RF5G2_CH0__PDRXLO5__WRITE(src) \
18858                     (((u_int32_t)(src)\
18859                     << 29) & 0x20000000U)
18860 #define RADIO130NM_RF5G2_CH0__PDRXLO5__MODIFY(dst, src) \
18861                     (dst) = ((dst) &\
18862                     ~0x20000000U) | (((u_int32_t)(src) <<\
18863                     29) & 0x20000000U)
18864 #define RADIO130NM_RF5G2_CH0__PDRXLO5__VERIFY(src) \
18865                     (!((((u_int32_t)(src)\
18866                     << 29) & ~0x20000000U)))
18867 #define RADIO130NM_RF5G2_CH0__PDRXLO5__SET(dst) \
18868                     (dst) = ((dst) &\
18869                     ~0x20000000U) | ((u_int32_t)(1) << 29)
18870 #define RADIO130NM_RF5G2_CH0__PDRXLO5__CLR(dst) \
18871                     (dst) = ((dst) &\
18872                     ~0x20000000U) | ((u_int32_t)(0) << 29)
18873
18874 /* macros for field PDREGFE5 */
18875 #define RADIO130NM_RF5G2_CH0__PDREGFE5__SHIFT                                30
18876 #define RADIO130NM_RF5G2_CH0__PDREGFE5__WIDTH                                 1
18877 #define RADIO130NM_RF5G2_CH0__PDREGFE5__MASK                        0x40000000U
18878 #define RADIO130NM_RF5G2_CH0__PDREGFE5__READ(src) \
18879                     (((u_int32_t)(src)\
18880                     & 0x40000000U) >> 30)
18881 #define RADIO130NM_RF5G2_CH0__PDREGFE5__WRITE(src) \
18882                     (((u_int32_t)(src)\
18883                     << 30) & 0x40000000U)
18884 #define RADIO130NM_RF5G2_CH0__PDREGFE5__MODIFY(dst, src) \
18885                     (dst) = ((dst) &\
18886                     ~0x40000000U) | (((u_int32_t)(src) <<\
18887                     30) & 0x40000000U)
18888 #define RADIO130NM_RF5G2_CH0__PDREGFE5__VERIFY(src) \
18889                     (!((((u_int32_t)(src)\
18890                     << 30) & ~0x40000000U)))
18891 #define RADIO130NM_RF5G2_CH0__PDREGFE5__SET(dst) \
18892                     (dst) = ((dst) &\
18893                     ~0x40000000U) | ((u_int32_t)(1) << 30)
18894 #define RADIO130NM_RF5G2_CH0__PDREGFE5__CLR(dst) \
18895                     (dst) = ((dst) &\
18896                     ~0x40000000U) | ((u_int32_t)(0) << 30)
18897
18898 /* macros for field REGFE_BYPASS5 */
18899 #define RADIO130NM_RF5G2_CH0__REGFE_BYPASS5__SHIFT                           31
18900 #define RADIO130NM_RF5G2_CH0__REGFE_BYPASS5__WIDTH                            1
18901 #define RADIO130NM_RF5G2_CH0__REGFE_BYPASS5__MASK                   0x80000000U
18902 #define RADIO130NM_RF5G2_CH0__REGFE_BYPASS5__READ(src) \
18903                     (((u_int32_t)(src)\
18904                     & 0x80000000U) >> 31)
18905 #define RADIO130NM_RF5G2_CH0__REGFE_BYPASS5__WRITE(src) \
18906                     (((u_int32_t)(src)\
18907                     << 31) & 0x80000000U)
18908 #define RADIO130NM_RF5G2_CH0__REGFE_BYPASS5__MODIFY(dst, src) \
18909                     (dst) = ((dst) &\
18910                     ~0x80000000U) | (((u_int32_t)(src) <<\
18911                     31) & 0x80000000U)
18912 #define RADIO130NM_RF5G2_CH0__REGFE_BYPASS5__VERIFY(src) \
18913                     (!((((u_int32_t)(src)\
18914                     << 31) & ~0x80000000U)))
18915 #define RADIO130NM_RF5G2_CH0__REGFE_BYPASS5__SET(dst) \
18916                     (dst) = ((dst) &\
18917                     ~0x80000000U) | ((u_int32_t)(1) << 31)
18918 #define RADIO130NM_RF5G2_CH0__REGFE_BYPASS5__CLR(dst) \
18919                     (dst) = ((dst) &\
18920                     ~0x80000000U) | ((u_int32_t)(0) << 31)
18921 #define RADIO130NM_RF5G2_CH0__TYPE                                    u_int32_t
18922 #define RADIO130NM_RF5G2_CH0__READ                                  0xffffffffU
18923 #define RADIO130NM_RF5G2_CH0__WRITE                                 0xffffffffU
18924
18925 #endif /* __RADIO130NM_RF5G2_CH0_MACRO__ */
18926
18927
18928 /* macros for merlin2_0_radio_reg_map.RF5G2_CH0 */
18929 #define INST_MERLIN2_0_RADIO_REG_MAP__RF5G2_CH0__NUM                          1
18930
18931 /* macros for BlueprintGlobalNameSpace::RADIO130NM_RF5G3_CH0 */
18932 #ifndef __RADIO130NM_RF5G3_CH0_MACRO__
18933 #define __RADIO130NM_RF5G3_CH0_MACRO__
18934
18935 /* macros for field SPARE */
18936 #define RADIO130NM_RF5G3_CH0__SPARE__SHIFT                                    0
18937 #define RADIO130NM_RF5G3_CH0__SPARE__WIDTH                                    5
18938 #define RADIO130NM_RF5G3_CH0__SPARE__MASK                           0x0000001fU
18939 #define RADIO130NM_RF5G3_CH0__SPARE__READ(src)   (u_int32_t)(src) & 0x0000001fU
18940 #define RADIO130NM_RF5G3_CH0__SPARE__WRITE(src) \
18941                     ((u_int32_t)(src)\
18942                     & 0x0000001fU)
18943 #define RADIO130NM_RF5G3_CH0__SPARE__MODIFY(dst, src) \
18944                     (dst) = ((dst) &\
18945                     ~0x0000001fU) | ((u_int32_t)(src) &\
18946                     0x0000001fU)
18947 #define RADIO130NM_RF5G3_CH0__SPARE__VERIFY(src) \
18948                     (!(((u_int32_t)(src)\
18949                     & ~0x0000001fU)))
18950
18951 /* macros for field PDBIBCVGM */
18952 #define RADIO130NM_RF5G3_CH0__PDBIBCVGM__SHIFT                                5
18953 #define RADIO130NM_RF5G3_CH0__PDBIBCVGM__WIDTH                                3
18954 #define RADIO130NM_RF5G3_CH0__PDBIBCVGM__MASK                       0x000000e0U
18955 #define RADIO130NM_RF5G3_CH0__PDBIBCVGM__READ(src) \
18956                     (((u_int32_t)(src)\
18957                     & 0x000000e0U) >> 5)
18958 #define RADIO130NM_RF5G3_CH0__PDBIBCVGM__WRITE(src) \
18959                     (((u_int32_t)(src)\
18960                     << 5) & 0x000000e0U)
18961 #define RADIO130NM_RF5G3_CH0__PDBIBCVGM__MODIFY(dst, src) \
18962                     (dst) = ((dst) &\
18963                     ~0x000000e0U) | (((u_int32_t)(src) <<\
18964                     5) & 0x000000e0U)
18965 #define RADIO130NM_RF5G3_CH0__PDBIBCVGM__VERIFY(src) \
18966                     (!((((u_int32_t)(src)\
18967                     << 5) & ~0x000000e0U)))
18968
18969 /* macros for field PDBIBCRFVGA */
18970 #define RADIO130NM_RF5G3_CH0__PDBIBCRFVGA__SHIFT                              8
18971 #define RADIO130NM_RF5G3_CH0__PDBIBCRFVGA__WIDTH                              3
18972 #define RADIO130NM_RF5G3_CH0__PDBIBCRFVGA__MASK                     0x00000700U
18973 #define RADIO130NM_RF5G3_CH0__PDBIBCRFVGA__READ(src) \
18974                     (((u_int32_t)(src)\
18975                     & 0x00000700U) >> 8)
18976 #define RADIO130NM_RF5G3_CH0__PDBIBCRFVGA__WRITE(src) \
18977                     (((u_int32_t)(src)\
18978                     << 8) & 0x00000700U)
18979 #define RADIO130NM_RF5G3_CH0__PDBIBCRFVGA__MODIFY(dst, src) \
18980                     (dst) = ((dst) &\
18981                     ~0x00000700U) | (((u_int32_t)(src) <<\
18982                     8) & 0x00000700U)
18983 #define RADIO130NM_RF5G3_CH0__PDBIBCRFVGA__VERIFY(src) \
18984                     (!((((u_int32_t)(src)\
18985                     << 8) & ~0x00000700U)))
18986
18987 /* macros for field PDBIBCLNA */
18988 #define RADIO130NM_RF5G3_CH0__PDBIBCLNA__SHIFT                               11
18989 #define RADIO130NM_RF5G3_CH0__PDBIBCLNA__WIDTH                                3
18990 #define RADIO130NM_RF5G3_CH0__PDBIBCLNA__MASK                       0x00003800U
18991 #define RADIO130NM_RF5G3_CH0__PDBIBCLNA__READ(src) \
18992                     (((u_int32_t)(src)\
18993                     & 0x00003800U) >> 11)
18994 #define RADIO130NM_RF5G3_CH0__PDBIBCLNA__WRITE(src) \
18995                     (((u_int32_t)(src)\
18996                     << 11) & 0x00003800U)
18997 #define RADIO130NM_RF5G3_CH0__PDBIBCLNA__MODIFY(dst, src) \
18998                     (dst) = ((dst) &\
18999                     ~0x00003800U) | (((u_int32_t)(src) <<\
19000                     11) & 0x00003800U)
19001 #define RADIO130NM_RF5G3_CH0__PDBIBCLNA__VERIFY(src) \
19002                     (!((((u_int32_t)(src)\
19003                     << 11) & ~0x00003800U)))
19004
19005 /* macros for field PDBIC3 */
19006 #define RADIO130NM_RF5G3_CH0__PDBIC3__SHIFT                                  14
19007 #define RADIO130NM_RF5G3_CH0__PDBIC3__WIDTH                                   3
19008 #define RADIO130NM_RF5G3_CH0__PDBIC3__MASK                          0x0001c000U
19009 #define RADIO130NM_RF5G3_CH0__PDBIC3__READ(src) \
19010                     (((u_int32_t)(src)\
19011                     & 0x0001c000U) >> 14)
19012 #define RADIO130NM_RF5G3_CH0__PDBIC3__WRITE(src) \
19013                     (((u_int32_t)(src)\
19014                     << 14) & 0x0001c000U)
19015 #define RADIO130NM_RF5G3_CH0__PDBIC3__MODIFY(dst, src) \
19016                     (dst) = ((dst) &\
19017                     ~0x0001c000U) | (((u_int32_t)(src) <<\
19018                     14) & 0x0001c000U)
19019 #define RADIO130NM_RF5G3_CH0__PDBIC3__VERIFY(src) \
19020                     (!((((u_int32_t)(src)\
19021                     << 14) & ~0x0001c000U)))
19022
19023 /* macros for field PDBIC2 */
19024 #define RADIO130NM_RF5G3_CH0__PDBIC2__SHIFT                                  17
19025 #define RADIO130NM_RF5G3_CH0__PDBIC2__WIDTH                                   3
19026 #define RADIO130NM_RF5G3_CH0__PDBIC2__MASK                          0x000e0000U
19027 #define RADIO130NM_RF5G3_CH0__PDBIC2__READ(src) \
19028                     (((u_int32_t)(src)\
19029                     & 0x000e0000U) >> 17)
19030 #define RADIO130NM_RF5G3_CH0__PDBIC2__WRITE(src) \
19031                     (((u_int32_t)(src)\
19032                     << 17) & 0x000e0000U)
19033 #define RADIO130NM_RF5G3_CH0__PDBIC2__MODIFY(dst, src) \
19034                     (dst) = ((dst) &\
19035                     ~0x000e0000U) | (((u_int32_t)(src) <<\
19036                     17) & 0x000e0000U)
19037 #define RADIO130NM_RF5G3_CH0__PDBIC2__VERIFY(src) \
19038                     (!((((u_int32_t)(src)\
19039                     << 17) & ~0x000e0000U)))
19040
19041 /* macros for field PDBIC1 */
19042 #define RADIO130NM_RF5G3_CH0__PDBIC1__SHIFT                                  20
19043 #define RADIO130NM_RF5G3_CH0__PDBIC1__WIDTH                                   3
19044 #define RADIO130NM_RF5G3_CH0__PDBIC1__MASK                          0x00700000U
19045 #define RADIO130NM_RF5G3_CH0__PDBIC1__READ(src) \
19046                     (((u_int32_t)(src)\
19047                     & 0x00700000U) >> 20)
19048 #define RADIO130NM_RF5G3_CH0__PDBIC1__WRITE(src) \
19049                     (((u_int32_t)(src)\
19050                     << 20) & 0x00700000U)
19051 #define RADIO130NM_RF5G3_CH0__PDBIC1__MODIFY(dst, src) \
19052                     (dst) = ((dst) &\
19053                     ~0x00700000U) | (((u_int32_t)(src) <<\
19054                     20) & 0x00700000U)
19055 #define RADIO130NM_RF5G3_CH0__PDBIC1__VERIFY(src) \
19056                     (!((((u_int32_t)(src)\
19057                     << 20) & ~0x00700000U)))
19058
19059 /* macros for field PDBICTXMIX */
19060 #define RADIO130NM_RF5G3_CH0__PDBICTXMIX__SHIFT                              23
19061 #define RADIO130NM_RF5G3_CH0__PDBICTXMIX__WIDTH                               3
19062 #define RADIO130NM_RF5G3_CH0__PDBICTXMIX__MASK                      0x03800000U
19063 #define RADIO130NM_RF5G3_CH0__PDBICTXMIX__READ(src) \
19064                     (((u_int32_t)(src)\
19065                     & 0x03800000U) >> 23)
19066 #define RADIO130NM_RF5G3_CH0__PDBICTXMIX__WRITE(src) \
19067                     (((u_int32_t)(src)\
19068                     << 23) & 0x03800000U)
19069 #define RADIO130NM_RF5G3_CH0__PDBICTXMIX__MODIFY(dst, src) \
19070                     (dst) = ((dst) &\
19071                     ~0x03800000U) | (((u_int32_t)(src) <<\
19072                     23) & 0x03800000U)
19073 #define RADIO130NM_RF5G3_CH0__PDBICTXMIX__VERIFY(src) \
19074                     (!((((u_int32_t)(src)\
19075                     << 23) & ~0x03800000U)))
19076
19077 /* macros for field PDBICTXPA */
19078 #define RADIO130NM_RF5G3_CH0__PDBICTXPA__SHIFT                               26
19079 #define RADIO130NM_RF5G3_CH0__PDBICTXPA__WIDTH                                3
19080 #define RADIO130NM_RF5G3_CH0__PDBICTXPA__MASK                       0x1c000000U
19081 #define RADIO130NM_RF5G3_CH0__PDBICTXPA__READ(src) \
19082                     (((u_int32_t)(src)\
19083                     & 0x1c000000U) >> 26)
19084 #define RADIO130NM_RF5G3_CH0__PDBICTXPA__WRITE(src) \
19085                     (((u_int32_t)(src)\
19086                     << 26) & 0x1c000000U)
19087 #define RADIO130NM_RF5G3_CH0__PDBICTXPA__MODIFY(dst, src) \
19088                     (dst) = ((dst) &\
19089                     ~0x1c000000U) | (((u_int32_t)(src) <<\
19090                     26) & 0x1c000000U)
19091 #define RADIO130NM_RF5G3_CH0__PDBICTXPA__VERIFY(src) \
19092                     (!((((u_int32_t)(src)\
19093                     << 26) & ~0x1c000000U)))
19094
19095 /* macros for field PDBICTXBUF */
19096 #define RADIO130NM_RF5G3_CH0__PDBICTXBUF__SHIFT                              29
19097 #define RADIO130NM_RF5G3_CH0__PDBICTXBUF__WIDTH                               3
19098 #define RADIO130NM_RF5G3_CH0__PDBICTXBUF__MASK                      0xe0000000U
19099 #define RADIO130NM_RF5G3_CH0__PDBICTXBUF__READ(src) \
19100                     (((u_int32_t)(src)\
19101                     & 0xe0000000U) >> 29)
19102 #define RADIO130NM_RF5G3_CH0__PDBICTXBUF__WRITE(src) \
19103                     (((u_int32_t)(src)\
19104                     << 29) & 0xe0000000U)
19105 #define RADIO130NM_RF5G3_CH0__PDBICTXBUF__MODIFY(dst, src) \
19106                     (dst) = ((dst) &\
19107                     ~0xe0000000U) | (((u_int32_t)(src) <<\
19108                     29) & 0xe0000000U)
19109 #define RADIO130NM_RF5G3_CH0__PDBICTXBUF__VERIFY(src) \
19110                     (!((((u_int32_t)(src)\
19111                     << 29) & ~0xe0000000U)))
19112 #define RADIO130NM_RF5G3_CH0__TYPE                                    u_int32_t
19113 #define RADIO130NM_RF5G3_CH0__READ                                  0xffffffffU
19114 #define RADIO130NM_RF5G3_CH0__WRITE                                 0xffffffffU
19115
19116 #endif /* __RADIO130NM_RF5G3_CH0_MACRO__ */
19117
19118
19119 /* macros for merlin2_0_radio_reg_map.RF5G3_CH0 */
19120 #define INST_MERLIN2_0_RADIO_REG_MAP__RF5G3_CH0__NUM                          1
19121
19122 /* macros for BlueprintGlobalNameSpace::RADIO130NM_RF2G1_CH0 */
19123 #ifndef __RADIO130NM_RF2G1_CH0_MACRO__
19124 #define __RADIO130NM_RF2G1_CH0_MACRO__
19125
19126 /* macros for field SPARES */
19127 #define RADIO130NM_RF2G1_CH0__SPARES__SHIFT                                   0
19128 #define RADIO130NM_RF2G1_CH0__SPARES__WIDTH                                   6
19129 #define RADIO130NM_RF2G1_CH0__SPARES__MASK                          0x0000003fU
19130 #define RADIO130NM_RF2G1_CH0__SPARES__READ(src)  (u_int32_t)(src) & 0x0000003fU
19131 #define RADIO130NM_RF2G1_CH0__SPARES__WRITE(src) \
19132                     ((u_int32_t)(src)\
19133                     & 0x0000003fU)
19134 #define RADIO130NM_RF2G1_CH0__SPARES__MODIFY(dst, src) \
19135                     (dst) = ((dst) &\
19136                     ~0x0000003fU) | ((u_int32_t)(src) &\
19137                     0x0000003fU)
19138 #define RADIO130NM_RF2G1_CH0__SPARES__VERIFY(src) \
19139                     (!(((u_int32_t)(src)\
19140                     & ~0x0000003fU)))
19141
19142 /* macros for field REGLO_BYPASS */
19143 #define RADIO130NM_RF2G1_CH0__REGLO_BYPASS__SHIFT                             6
19144 #define RADIO130NM_RF2G1_CH0__REGLO_BYPASS__WIDTH                             1
19145 #define RADIO130NM_RF2G1_CH0__REGLO_BYPASS__MASK                    0x00000040U
19146 #define RADIO130NM_RF2G1_CH0__REGLO_BYPASS__READ(src) \
19147                     (((u_int32_t)(src)\
19148                     & 0x00000040U) >> 6)
19149 #define RADIO130NM_RF2G1_CH0__REGLO_BYPASS__WRITE(src) \
19150                     (((u_int32_t)(src)\
19151                     << 6) & 0x00000040U)
19152 #define RADIO130NM_RF2G1_CH0__REGLO_BYPASS__MODIFY(dst, src) \
19153                     (dst) = ((dst) &\
19154                     ~0x00000040U) | (((u_int32_t)(src) <<\
19155                     6) & 0x00000040U)
19156 #define RADIO130NM_RF2G1_CH0__REGLO_BYPASS__VERIFY(src) \
19157                     (!((((u_int32_t)(src)\
19158                     << 6) & ~0x00000040U)))
19159 #define RADIO130NM_RF2G1_CH0__REGLO_BYPASS__SET(dst) \
19160                     (dst) = ((dst) &\
19161                     ~0x00000040U) | ((u_int32_t)(1) << 6)
19162 #define RADIO130NM_RF2G1_CH0__REGLO_BYPASS__CLR(dst) \
19163                     (dst) = ((dst) &\
19164                     ~0x00000040U) | ((u_int32_t)(0) << 6)
19165
19166 /* macros for field REGLNA_BYPASS */
19167 #define RADIO130NM_RF2G1_CH0__REGLNA_BYPASS__SHIFT                            7
19168 #define RADIO130NM_RF2G1_CH0__REGLNA_BYPASS__WIDTH                            1
19169 #define RADIO130NM_RF2G1_CH0__REGLNA_BYPASS__MASK                   0x00000080U
19170 #define RADIO130NM_RF2G1_CH0__REGLNA_BYPASS__READ(src) \
19171                     (((u_int32_t)(src)\
19172                     & 0x00000080U) >> 7)
19173 #define RADIO130NM_RF2G1_CH0__REGLNA_BYPASS__WRITE(src) \
19174                     (((u_int32_t)(src)\
19175                     << 7) & 0x00000080U)
19176 #define RADIO130NM_RF2G1_CH0__REGLNA_BYPASS__MODIFY(dst, src) \
19177                     (dst) = ((dst) &\
19178                     ~0x00000080U) | (((u_int32_t)(src) <<\
19179                     7) & 0x00000080U)
19180 #define RADIO130NM_RF2G1_CH0__REGLNA_BYPASS__VERIFY(src) \
19181                     (!((((u_int32_t)(src)\
19182                     << 7) & ~0x00000080U)))
19183 #define RADIO130NM_RF2G1_CH0__REGLNA_BYPASS__SET(dst) \
19184                     (dst) = ((dst) &\
19185                     ~0x00000080U) | ((u_int32_t)(1) << 7)
19186 #define RADIO130NM_RF2G1_CH0__REGLNA_BYPASS__CLR(dst) \
19187                     (dst) = ((dst) &\
19188                     ~0x00000080U) | ((u_int32_t)(0) << 7)
19189
19190 /* macros for field PDIC25U_VGM */
19191 #define RADIO130NM_RF2G1_CH0__PDIC25U_VGM__SHIFT                              8
19192 #define RADIO130NM_RF2G1_CH0__PDIC25U_VGM__WIDTH                              3
19193 #define RADIO130NM_RF2G1_CH0__PDIC25U_VGM__MASK                     0x00000700U
19194 #define RADIO130NM_RF2G1_CH0__PDIC25U_VGM__READ(src) \
19195                     (((u_int32_t)(src)\
19196                     & 0x00000700U) >> 8)
19197 #define RADIO130NM_RF2G1_CH0__PDIC25U_VGM__WRITE(src) \
19198                     (((u_int32_t)(src)\
19199                     << 8) & 0x00000700U)
19200 #define RADIO130NM_RF2G1_CH0__PDIC25U_VGM__MODIFY(dst, src) \
19201                     (dst) = ((dst) &\
19202                     ~0x00000700U) | (((u_int32_t)(src) <<\
19203                     8) & 0x00000700U)
19204 #define RADIO130NM_RF2G1_CH0__PDIC25U_VGM__VERIFY(src) \
19205                     (!((((u_int32_t)(src)\
19206                     << 8) & ~0x00000700U)))
19207
19208 /* macros for field PACA_SEL */
19209 #define RADIO130NM_RF2G1_CH0__PACA_SEL__SHIFT                                11
19210 #define RADIO130NM_RF2G1_CH0__PACA_SEL__WIDTH                                 2
19211 #define RADIO130NM_RF2G1_CH0__PACA_SEL__MASK                        0x00001800U
19212 #define RADIO130NM_RF2G1_CH0__PACA_SEL__READ(src) \
19213                     (((u_int32_t)(src)\
19214                     & 0x00001800U) >> 11)
19215 #define RADIO130NM_RF2G1_CH0__PACA_SEL__WRITE(src) \
19216                     (((u_int32_t)(src)\
19217                     << 11) & 0x00001800U)
19218 #define RADIO130NM_RF2G1_CH0__PACA_SEL__MODIFY(dst, src) \
19219                     (dst) = ((dst) &\
19220                     ~0x00001800U) | (((u_int32_t)(src) <<\
19221                     11) & 0x00001800U)
19222 #define RADIO130NM_RF2G1_CH0__PACA_SEL__VERIFY(src) \
19223                     (!((((u_int32_t)(src)\
19224                     << 11) & ~0x00001800U)))
19225
19226 /* macros for field LOCONTROL */
19227 #define RADIO130NM_RF2G1_CH0__LOCONTROL__SHIFT                               13
19228 #define RADIO130NM_RF2G1_CH0__LOCONTROL__WIDTH                                1
19229 #define RADIO130NM_RF2G1_CH0__LOCONTROL__MASK                       0x00002000U
19230 #define RADIO130NM_RF2G1_CH0__LOCONTROL__READ(src) \
19231                     (((u_int32_t)(src)\
19232                     & 0x00002000U) >> 13)
19233 #define RADIO130NM_RF2G1_CH0__LOCONTROL__WRITE(src) \
19234                     (((u_int32_t)(src)\
19235                     << 13) & 0x00002000U)
19236 #define RADIO130NM_RF2G1_CH0__LOCONTROL__MODIFY(dst, src) \
19237                     (dst) = ((dst) &\
19238                     ~0x00002000U) | (((u_int32_t)(src) <<\
19239                     13) & 0x00002000U)
19240 #define RADIO130NM_RF2G1_CH0__LOCONTROL__VERIFY(src) \
19241                     (!((((u_int32_t)(src)\
19242                     << 13) & ~0x00002000U)))
19243 #define RADIO130NM_RF2G1_CH0__LOCONTROL__SET(dst) \
19244                     (dst) = ((dst) &\
19245                     ~0x00002000U) | ((u_int32_t)(1) << 13)
19246 #define RADIO130NM_RF2G1_CH0__LOCONTROL__CLR(dst) \
19247                     (dst) = ((dst) &\
19248                     ~0x00002000U) | ((u_int32_t)(0) << 13)
19249
19250 /* macros for field TXATB_SEL */
19251 #define RADIO130NM_RF2G1_CH0__TXATB_SEL__SHIFT                               14
19252 #define RADIO130NM_RF2G1_CH0__TXATB_SEL__WIDTH                                3
19253 #define RADIO130NM_RF2G1_CH0__TXATB_SEL__MASK                       0x0001c000U
19254 #define RADIO130NM_RF2G1_CH0__TXATB_SEL__READ(src) \
19255                     (((u_int32_t)(src)\
19256                     & 0x0001c000U) >> 14)
19257 #define RADIO130NM_RF2G1_CH0__TXATB_SEL__WRITE(src) \
19258                     (((u_int32_t)(src)\
19259                     << 14) & 0x0001c000U)
19260 #define RADIO130NM_RF2G1_CH0__TXATB_SEL__MODIFY(dst, src) \
19261                     (dst) = ((dst) &\
19262                     ~0x0001c000U) | (((u_int32_t)(src) <<\
19263                     14) & 0x0001c000U)
19264 #define RADIO130NM_RF2G1_CH0__TXATB_SEL__VERIFY(src) \
19265                     (!((((u_int32_t)(src)\
19266                     << 14) & ~0x0001c000U)))
19267
19268 /* macros for field RXATB_SEL */
19269 #define RADIO130NM_RF2G1_CH0__RXATB_SEL__SHIFT                               17
19270 #define RADIO130NM_RF2G1_CH0__RXATB_SEL__WIDTH                                3
19271 #define RADIO130NM_RF2G1_CH0__RXATB_SEL__MASK                       0x000e0000U
19272 #define RADIO130NM_RF2G1_CH0__RXATB_SEL__READ(src) \
19273                     (((u_int32_t)(src)\
19274                     & 0x000e0000U) >> 17)
19275 #define RADIO130NM_RF2G1_CH0__RXATB_SEL__WRITE(src) \
19276                     (((u_int32_t)(src)\
19277                     << 17) & 0x000e0000U)
19278 #define RADIO130NM_RF2G1_CH0__RXATB_SEL__MODIFY(dst, src) \
19279                     (dst) = ((dst) &\
19280                     ~0x000e0000U) | (((u_int32_t)(src) <<\
19281                     17) & 0x000e0000U)
19282 #define RADIO130NM_RF2G1_CH0__RXATB_SEL__VERIFY(src) \
19283                     (!((((u_int32_t)(src)\
19284                     << 17) & ~0x000e0000U)))
19285
19286 /* macros for field LOATB_SEL */
19287 #define RADIO130NM_RF2G1_CH0__LOATB_SEL__SHIFT                               20
19288 #define RADIO130NM_RF2G1_CH0__LOATB_SEL__WIDTH                                3
19289 #define RADIO130NM_RF2G1_CH0__LOATB_SEL__MASK                       0x00700000U
19290 #define RADIO130NM_RF2G1_CH0__LOATB_SEL__READ(src) \
19291                     (((u_int32_t)(src)\
19292                     & 0x00700000U) >> 20)
19293 #define RADIO130NM_RF2G1_CH0__LOATB_SEL__WRITE(src) \
19294                     (((u_int32_t)(src)\
19295                     << 20) & 0x00700000U)
19296 #define RADIO130NM_RF2G1_CH0__LOATB_SEL__MODIFY(dst, src) \
19297                     (dst) = ((dst) &\
19298                     ~0x00700000U) | (((u_int32_t)(src) <<\
19299                     20) & 0x00700000U)
19300 #define RADIO130NM_RF2G1_CH0__LOATB_SEL__VERIFY(src) \
19301                     (!((((u_int32_t)(src)\
19302                     << 20) & ~0x00700000U)))
19303
19304 /* macros for field OB */
19305 #define RADIO130NM_RF2G1_CH0__OB__SHIFT                                      23
19306 #define RADIO130NM_RF2G1_CH0__OB__WIDTH                                       3
19307 #define RADIO130NM_RF2G1_CH0__OB__MASK                              0x03800000U
19308 #define RADIO130NM_RF2G1_CH0__OB__READ(src) \
19309                     (((u_int32_t)(src)\
19310                     & 0x03800000U) >> 23)
19311 #define RADIO130NM_RF2G1_CH0__OB__WRITE(src) \
19312                     (((u_int32_t)(src)\
19313                     << 23) & 0x03800000U)
19314 #define RADIO130NM_RF2G1_CH0__OB__MODIFY(dst, src) \
19315                     (dst) = ((dst) &\
19316                     ~0x03800000U) | (((u_int32_t)(src) <<\
19317                     23) & 0x03800000U)
19318 #define RADIO130NM_RF2G1_CH0__OB__VERIFY(src) \
19319                     (!((((u_int32_t)(src)\
19320                     << 23) & ~0x03800000U)))
19321
19322 /* macros for field DB */
19323 #define RADIO130NM_RF2G1_CH0__DB__SHIFT                                      26
19324 #define RADIO130NM_RF2G1_CH0__DB__WIDTH                                       3
19325 #define RADIO130NM_RF2G1_CH0__DB__MASK                              0x1c000000U
19326 #define RADIO130NM_RF2G1_CH0__DB__READ(src) \
19327                     (((u_int32_t)(src)\
19328                     & 0x1c000000U) >> 26)
19329 #define RADIO130NM_RF2G1_CH0__DB__WRITE(src) \
19330                     (((u_int32_t)(src)\
19331                     << 26) & 0x1c000000U)
19332 #define RADIO130NM_RF2G1_CH0__DB__MODIFY(dst, src) \
19333                     (dst) = ((dst) &\
19334                     ~0x1c000000U) | (((u_int32_t)(src) <<\
19335                     26) & 0x1c000000U)
19336 #define RADIO130NM_RF2G1_CH0__DB__VERIFY(src) \
19337                     (!((((u_int32_t)(src)\
19338                     << 26) & ~0x1c000000U)))
19339
19340 /* macros for field PDIC25U_LNA */
19341 #define RADIO130NM_RF2G1_CH0__PDIC25U_LNA__SHIFT                             29
19342 #define RADIO130NM_RF2G1_CH0__PDIC25U_LNA__WIDTH                              3
19343 #define RADIO130NM_RF2G1_CH0__PDIC25U_LNA__MASK                     0xe0000000U
19344 #define RADIO130NM_RF2G1_CH0__PDIC25U_LNA__READ(src) \
19345                     (((u_int32_t)(src)\
19346                     & 0xe0000000U) >> 29)
19347 #define RADIO130NM_RF2G1_CH0__PDIC25U_LNA__WRITE(src) \
19348                     (((u_int32_t)(src)\
19349                     << 29) & 0xe0000000U)
19350 #define RADIO130NM_RF2G1_CH0__PDIC25U_LNA__MODIFY(dst, src) \
19351                     (dst) = ((dst) &\
19352                     ~0xe0000000U) | (((u_int32_t)(src) <<\
19353                     29) & 0xe0000000U)
19354 #define RADIO130NM_RF2G1_CH0__PDIC25U_LNA__VERIFY(src) \
19355                     (!((((u_int32_t)(src)\
19356                     << 29) & ~0xe0000000U)))
19357 #define RADIO130NM_RF2G1_CH0__TYPE                                    u_int32_t
19358 #define RADIO130NM_RF2G1_CH0__READ                                  0xffffffffU
19359 #define RADIO130NM_RF2G1_CH0__WRITE                                 0xffffffffU
19360
19361 #endif /* __RADIO130NM_RF2G1_CH0_MACRO__ */
19362
19363
19364 /* macros for merlin2_0_radio_reg_map.RF2G1_CH0 */
19365 #define INST_MERLIN2_0_RADIO_REG_MAP__RF2G1_CH0__NUM                          1
19366
19367 /* macros for BlueprintGlobalNameSpace::RADIO130NM_RF2G2_CH0 */
19368 #ifndef __RADIO130NM_RF2G2_CH0_MACRO__
19369 #define __RADIO130NM_RF2G2_CH0_MACRO__
19370
19371 /* macros for field PDIR25U_VREGLO */
19372 #define RADIO130NM_RF2G2_CH0__PDIR25U_VREGLO__SHIFT                           0
19373 #define RADIO130NM_RF2G2_CH0__PDIR25U_VREGLO__WIDTH                           3
19374 #define RADIO130NM_RF2G2_CH0__PDIR25U_VREGLO__MASK                  0x00000007U
19375 #define RADIO130NM_RF2G2_CH0__PDIR25U_VREGLO__READ(src) \
19376                     (u_int32_t)(src)\
19377                     & 0x00000007U
19378 #define RADIO130NM_RF2G2_CH0__PDIR25U_VREGLO__WRITE(src) \
19379                     ((u_int32_t)(src)\
19380                     & 0x00000007U)
19381 #define RADIO130NM_RF2G2_CH0__PDIR25U_VREGLO__MODIFY(dst, src) \
19382                     (dst) = ((dst) &\
19383                     ~0x00000007U) | ((u_int32_t)(src) &\
19384                     0x00000007U)
19385 #define RADIO130NM_RF2G2_CH0__PDIR25U_VREGLO__VERIFY(src) \
19386                     (!(((u_int32_t)(src)\
19387                     & ~0x00000007U)))
19388
19389 /* macros for field PDIC25U_VREGLO */
19390 #define RADIO130NM_RF2G2_CH0__PDIC25U_VREGLO__SHIFT                           3
19391 #define RADIO130NM_RF2G2_CH0__PDIC25U_VREGLO__WIDTH                           3
19392 #define RADIO130NM_RF2G2_CH0__PDIC25U_VREGLO__MASK                  0x00000038U
19393 #define RADIO130NM_RF2G2_CH0__PDIC25U_VREGLO__READ(src) \
19394                     (((u_int32_t)(src)\
19395                     & 0x00000038U) >> 3)
19396 #define RADIO130NM_RF2G2_CH0__PDIC25U_VREGLO__WRITE(src) \
19397                     (((u_int32_t)(src)\
19398                     << 3) & 0x00000038U)
19399 #define RADIO130NM_RF2G2_CH0__PDIC25U_VREGLO__MODIFY(dst, src) \
19400                     (dst) = ((dst) &\
19401                     ~0x00000038U) | (((u_int32_t)(src) <<\
19402                     3) & 0x00000038U)
19403 #define RADIO130NM_RF2G2_CH0__PDIC25U_VREGLO__VERIFY(src) \
19404                     (!((((u_int32_t)(src)\
19405                     << 3) & ~0x00000038U)))
19406
19407 /* macros for field PDIC50U_DIV */
19408 #define RADIO130NM_RF2G2_CH0__PDIC50U_DIV__SHIFT                              6
19409 #define RADIO130NM_RF2G2_CH0__PDIC50U_DIV__WIDTH                              3
19410 #define RADIO130NM_RF2G2_CH0__PDIC50U_DIV__MASK                     0x000001c0U
19411 #define RADIO130NM_RF2G2_CH0__PDIC50U_DIV__READ(src) \
19412                     (((u_int32_t)(src)\
19413                     & 0x000001c0U) >> 6)
19414 #define RADIO130NM_RF2G2_CH0__PDIC50U_DIV__WRITE(src) \
19415                     (((u_int32_t)(src)\
19416                     << 6) & 0x000001c0U)
19417 #define RADIO130NM_RF2G2_CH0__PDIC50U_DIV__MODIFY(dst, src) \
19418                     (dst) = ((dst) &\
19419                     ~0x000001c0U) | (((u_int32_t)(src) <<\
19420                     6) & 0x000001c0U)
19421 #define RADIO130NM_RF2G2_CH0__PDIC50U_DIV__VERIFY(src) \
19422                     (!((((u_int32_t)(src)\
19423                     << 6) & ~0x000001c0U)))
19424
19425 /* macros for field PDIC25U_RXRF */
19426 #define RADIO130NM_RF2G2_CH0__PDIC25U_RXRF__SHIFT                             9
19427 #define RADIO130NM_RF2G2_CH0__PDIC25U_RXRF__WIDTH                             3
19428 #define RADIO130NM_RF2G2_CH0__PDIC25U_RXRF__MASK                    0x00000e00U
19429 #define RADIO130NM_RF2G2_CH0__PDIC25U_RXRF__READ(src) \
19430                     (((u_int32_t)(src)\
19431                     & 0x00000e00U) >> 9)
19432 #define RADIO130NM_RF2G2_CH0__PDIC25U_RXRF__WRITE(src) \
19433                     (((u_int32_t)(src)\
19434                     << 9) & 0x00000e00U)
19435 #define RADIO130NM_RF2G2_CH0__PDIC25U_RXRF__MODIFY(dst, src) \
19436                     (dst) = ((dst) &\
19437                     ~0x00000e00U) | (((u_int32_t)(src) <<\
19438                     9) & 0x00000e00U)
19439 #define RADIO130NM_RF2G2_CH0__PDIC25U_RXRF__VERIFY(src) \
19440                     (!((((u_int32_t)(src)\
19441                     << 9) & ~0x00000e00U)))
19442
19443 /* macros for field PDIC25U_TXRF */
19444 #define RADIO130NM_RF2G2_CH0__PDIC25U_TXRF__SHIFT                            12
19445 #define RADIO130NM_RF2G2_CH0__PDIC25U_TXRF__WIDTH                             3
19446 #define RADIO130NM_RF2G2_CH0__PDIC25U_TXRF__MASK                    0x00007000U
19447 #define RADIO130NM_RF2G2_CH0__PDIC25U_TXRF__READ(src) \
19448                     (((u_int32_t)(src)\
19449                     & 0x00007000U) >> 12)
19450 #define RADIO130NM_RF2G2_CH0__PDIC25U_TXRF__WRITE(src) \
19451                     (((u_int32_t)(src)\
19452                     << 12) & 0x00007000U)
19453 #define RADIO130NM_RF2G2_CH0__PDIC25U_TXRF__MODIFY(dst, src) \
19454                     (dst) = ((dst) &\
19455                     ~0x00007000U) | (((u_int32_t)(src) <<\
19456                     12) & 0x00007000U)
19457 #define RADIO130NM_RF2G2_CH0__PDIC25U_TXRF__VERIFY(src) \
19458                     (!((((u_int32_t)(src)\
19459                     << 12) & ~0x00007000U)))
19460
19461 /* macros for field PDIC25U_TXPA */
19462 #define RADIO130NM_RF2G2_CH0__PDIC25U_TXPA__SHIFT                            15
19463 #define RADIO130NM_RF2G2_CH0__PDIC25U_TXPA__WIDTH                             3
19464 #define RADIO130NM_RF2G2_CH0__PDIC25U_TXPA__MASK                    0x00038000U
19465 #define RADIO130NM_RF2G2_CH0__PDIC25U_TXPA__READ(src) \
19466                     (((u_int32_t)(src)\
19467                     & 0x00038000U) >> 15)
19468 #define RADIO130NM_RF2G2_CH0__PDIC25U_TXPA__WRITE(src) \
19469                     (((u_int32_t)(src)\
19470                     << 15) & 0x00038000U)
19471 #define RADIO130NM_RF2G2_CH0__PDIC25U_TXPA__MODIFY(dst, src) \
19472                     (dst) = ((dst) &\
19473                     ~0x00038000U) | (((u_int32_t)(src) <<\
19474                     15) & 0x00038000U)
19475 #define RADIO130NM_RF2G2_CH0__PDIC25U_TXPA__VERIFY(src) \
19476                     (!((((u_int32_t)(src)\
19477                     << 15) & ~0x00038000U)))
19478
19479 /* macros for field PDIR25U_TXPA */
19480 #define RADIO130NM_RF2G2_CH0__PDIR25U_TXPA__SHIFT                            18
19481 #define RADIO130NM_RF2G2_CH0__PDIR25U_TXPA__WIDTH                             1
19482 #define RADIO130NM_RF2G2_CH0__PDIR25U_TXPA__MASK                    0x00040000U
19483 #define RADIO130NM_RF2G2_CH0__PDIR25U_TXPA__READ(src) \
19484                     (((u_int32_t)(src)\
19485                     & 0x00040000U) >> 18)
19486 #define RADIO130NM_RF2G2_CH0__PDIR25U_TXPA__WRITE(src) \
19487                     (((u_int32_t)(src)\
19488                     << 18) & 0x00040000U)
19489 #define RADIO130NM_RF2G2_CH0__PDIR25U_TXPA__MODIFY(dst, src) \
19490                     (dst) = ((dst) &\
19491                     ~0x00040000U) | (((u_int32_t)(src) <<\
19492                     18) & 0x00040000U)
19493 #define RADIO130NM_RF2G2_CH0__PDIR25U_TXPA__VERIFY(src) \
19494                     (!((((u_int32_t)(src)\
19495                     << 18) & ~0x00040000U)))
19496 #define RADIO130NM_RF2G2_CH0__PDIR25U_TXPA__SET(dst) \
19497                     (dst) = ((dst) &\
19498                     ~0x00040000U) | ((u_int32_t)(1) << 18)
19499 #define RADIO130NM_RF2G2_CH0__PDIR25U_TXPA__CLR(dst) \
19500                     (dst) = ((dst) &\
19501                     ~0x00040000U) | ((u_int32_t)(0) << 18)
19502
19503 /* macros for field PDIR25U_TXMIX */
19504 #define RADIO130NM_RF2G2_CH0__PDIR25U_TXMIX__SHIFT                           19
19505 #define RADIO130NM_RF2G2_CH0__PDIR25U_TXMIX__WIDTH                            3
19506 #define RADIO130NM_RF2G2_CH0__PDIR25U_TXMIX__MASK                   0x00380000U
19507 #define RADIO130NM_RF2G2_CH0__PDIR25U_TXMIX__READ(src) \
19508                     (((u_int32_t)(src)\
19509                     & 0x00380000U) >> 19)
19510 #define RADIO130NM_RF2G2_CH0__PDIR25U_TXMIX__WRITE(src) \
19511                     (((u_int32_t)(src)\
19512                     << 19) & 0x00380000U)
19513 #define RADIO130NM_RF2G2_CH0__PDIR25U_TXMIX__MODIFY(dst, src) \
19514                     (dst) = ((dst) &\
19515                     ~0x00380000U) | (((u_int32_t)(src) <<\
19516                     19) & 0x00380000U)
19517 #define RADIO130NM_RF2G2_CH0__PDIR25U_TXMIX__VERIFY(src) \
19518                     (!((((u_int32_t)(src)\
19519                     << 19) & ~0x00380000U)))
19520
19521 /* macros for field PDTXMIX */
19522 #define RADIO130NM_RF2G2_CH0__PDTXMIX__SHIFT                                 22
19523 #define RADIO130NM_RF2G2_CH0__PDTXMIX__WIDTH                                  1
19524 #define RADIO130NM_RF2G2_CH0__PDTXMIX__MASK                         0x00400000U
19525 #define RADIO130NM_RF2G2_CH0__PDTXMIX__READ(src) \
19526                     (((u_int32_t)(src)\
19527                     & 0x00400000U) >> 22)
19528 #define RADIO130NM_RF2G2_CH0__PDTXMIX__WRITE(src) \
19529                     (((u_int32_t)(src)\
19530                     << 22) & 0x00400000U)
19531 #define RADIO130NM_RF2G2_CH0__PDTXMIX__MODIFY(dst, src) \
19532                     (dst) = ((dst) &\
19533                     ~0x00400000U) | (((u_int32_t)(src) <<\
19534                     22) & 0x00400000U)
19535 #define RADIO130NM_RF2G2_CH0__PDTXMIX__VERIFY(src) \
19536                     (!((((u_int32_t)(src)\
19537                     << 22) & ~0x00400000U)))
19538 #define RADIO130NM_RF2G2_CH0__PDTXMIX__SET(dst) \
19539                     (dst) = ((dst) &\
19540                     ~0x00400000U) | ((u_int32_t)(1) << 22)
19541 #define RADIO130NM_RF2G2_CH0__PDTXMIX__CLR(dst) \
19542                     (dst) = ((dst) &\
19543                     ~0x00400000U) | ((u_int32_t)(0) << 22)
19544
19545 /* macros for field PDTXLO */
19546 #define RADIO130NM_RF2G2_CH0__PDTXLO__SHIFT                                  23
19547 #define RADIO130NM_RF2G2_CH0__PDTXLO__WIDTH                                   1
19548 #define RADIO130NM_RF2G2_CH0__PDTXLO__MASK                          0x00800000U
19549 #define RADIO130NM_RF2G2_CH0__PDTXLO__READ(src) \
19550                     (((u_int32_t)(src)\
19551                     & 0x00800000U) >> 23)
19552 #define RADIO130NM_RF2G2_CH0__PDTXLO__WRITE(src) \
19553                     (((u_int32_t)(src)\
19554                     << 23) & 0x00800000U)
19555 #define RADIO130NM_RF2G2_CH0__PDTXLO__MODIFY(dst, src) \
19556                     (dst) = ((dst) &\
19557                     ~0x00800000U) | (((u_int32_t)(src) <<\
19558                     23) & 0x00800000U)
19559 #define RADIO130NM_RF2G2_CH0__PDTXLO__VERIFY(src) \
19560                     (!((((u_int32_t)(src)\
19561                     << 23) & ~0x00800000U)))
19562 #define RADIO130NM_RF2G2_CH0__PDTXLO__SET(dst) \
19563                     (dst) = ((dst) &\
19564                     ~0x00800000U) | ((u_int32_t)(1) << 23)
19565 #define RADIO130NM_RF2G2_CH0__PDTXLO__CLR(dst) \
19566                     (dst) = ((dst) &\
19567                     ~0x00800000U) | ((u_int32_t)(0) << 23)
19568
19569 /* macros for field PDRXLO */
19570 #define RADIO130NM_RF2G2_CH0__PDRXLO__SHIFT                                  24
19571 #define RADIO130NM_RF2G2_CH0__PDRXLO__WIDTH                                   1
19572 #define RADIO130NM_RF2G2_CH0__PDRXLO__MASK                          0x01000000U
19573 #define RADIO130NM_RF2G2_CH0__PDRXLO__READ(src) \
19574                     (((u_int32_t)(src)\
19575                     & 0x01000000U) >> 24)
19576 #define RADIO130NM_RF2G2_CH0__PDRXLO__WRITE(src) \
19577                     (((u_int32_t)(src)\
19578                     << 24) & 0x01000000U)
19579 #define RADIO130NM_RF2G2_CH0__PDRXLO__MODIFY(dst, src) \
19580                     (dst) = ((dst) &\
19581                     ~0x01000000U) | (((u_int32_t)(src) <<\
19582                     24) & 0x01000000U)
19583 #define RADIO130NM_RF2G2_CH0__PDRXLO__VERIFY(src) \
19584                     (!((((u_int32_t)(src)\
19585                     << 24) & ~0x01000000U)))
19586 #define RADIO130NM_RF2G2_CH0__PDRXLO__SET(dst) \
19587                     (dst) = ((dst) &\
19588                     ~0x01000000U) | ((u_int32_t)(1) << 24)
19589 #define RADIO130NM_RF2G2_CH0__PDRXLO__CLR(dst) \
19590                     (dst) = ((dst) &\
19591                     ~0x01000000U) | ((u_int32_t)(0) << 24)
19592
19593 /* macros for field PDVGM */
19594 #define RADIO130NM_RF2G2_CH0__PDVGM__SHIFT                                   25
19595 #define RADIO130NM_RF2G2_CH0__PDVGM__WIDTH                                    1
19596 #define RADIO130NM_RF2G2_CH0__PDVGM__MASK                           0x02000000U
19597 #define RADIO130NM_RF2G2_CH0__PDVGM__READ(src) \
19598                     (((u_int32_t)(src)\
19599                     & 0x02000000U) >> 25)
19600 #define RADIO130NM_RF2G2_CH0__PDVGM__WRITE(src) \
19601                     (((u_int32_t)(src)\
19602                     << 25) & 0x02000000U)
19603 #define RADIO130NM_RF2G2_CH0__PDVGM__MODIFY(dst, src) \
19604                     (dst) = ((dst) &\
19605                     ~0x02000000U) | (((u_int32_t)(src) <<\
19606                     25) & 0x02000000U)
19607 #define RADIO130NM_RF2G2_CH0__PDVGM__VERIFY(src) \
19608                     (!((((u_int32_t)(src)\
19609                     << 25) & ~0x02000000U)))
19610 #define RADIO130NM_RF2G2_CH0__PDVGM__SET(dst) \
19611                     (dst) = ((dst) &\
19612                     ~0x02000000U) | ((u_int32_t)(1) << 25)
19613 #define RADIO130NM_RF2G2_CH0__PDVGM__CLR(dst) \
19614                     (dst) = ((dst) &\
19615                     ~0x02000000U) | ((u_int32_t)(0) << 25)
19616
19617 /* macros for field PDREGLO */
19618 #define RADIO130NM_RF2G2_CH0__PDREGLO__SHIFT                                 26
19619 #define RADIO130NM_RF2G2_CH0__PDREGLO__WIDTH                                  1
19620 #define RADIO130NM_RF2G2_CH0__PDREGLO__MASK                         0x04000000U
19621 #define RADIO130NM_RF2G2_CH0__PDREGLO__READ(src) \
19622                     (((u_int32_t)(src)\
19623                     & 0x04000000U) >> 26)
19624 #define RADIO130NM_RF2G2_CH0__PDREGLO__WRITE(src) \
19625                     (((u_int32_t)(src)\
19626                     << 26) & 0x04000000U)
19627 #define RADIO130NM_RF2G2_CH0__PDREGLO__MODIFY(dst, src) \
19628                     (dst) = ((dst) &\
19629                     ~0x04000000U) | (((u_int32_t)(src) <<\
19630                     26) & 0x04000000U)
19631 #define RADIO130NM_RF2G2_CH0__PDREGLO__VERIFY(src) \
19632                     (!((((u_int32_t)(src)\
19633                     << 26) & ~0x04000000U)))
19634 #define RADIO130NM_RF2G2_CH0__PDREGLO__SET(dst) \
19635                     (dst) = ((dst) &\
19636                     ~0x04000000U) | ((u_int32_t)(1) << 26)
19637 #define RADIO130NM_RF2G2_CH0__PDREGLO__CLR(dst) \
19638                     (dst) = ((dst) &\
19639                     ~0x04000000U) | ((u_int32_t)(0) << 26)
19640
19641 /* macros for field PDREGLNA */
19642 #define RADIO130NM_RF2G2_CH0__PDREGLNA__SHIFT                                27
19643 #define RADIO130NM_RF2G2_CH0__PDREGLNA__WIDTH                                 1
19644 #define RADIO130NM_RF2G2_CH0__PDREGLNA__MASK                        0x08000000U
19645 #define RADIO130NM_RF2G2_CH0__PDREGLNA__READ(src) \
19646                     (((u_int32_t)(src)\
19647                     & 0x08000000U) >> 27)
19648 #define RADIO130NM_RF2G2_CH0__PDREGLNA__WRITE(src) \
19649                     (((u_int32_t)(src)\
19650                     << 27) & 0x08000000U)
19651 #define RADIO130NM_RF2G2_CH0__PDREGLNA__MODIFY(dst, src) \
19652                     (dst) = ((dst) &\
19653                     ~0x08000000U) | (((u_int32_t)(src) <<\
19654                     27) & 0x08000000U)
19655 #define RADIO130NM_RF2G2_CH0__PDREGLNA__VERIFY(src) \
19656                     (!((((u_int32_t)(src)\
19657                     << 27) & ~0x08000000U)))
19658 #define RADIO130NM_RF2G2_CH0__PDREGLNA__SET(dst) \
19659                     (dst) = ((dst) &\
19660                     ~0x08000000U) | ((u_int32_t)(1) << 27)
19661 #define RADIO130NM_RF2G2_CH0__PDREGLNA__CLR(dst) \
19662                     (dst) = ((dst) &\
19663                     ~0x08000000U) | ((u_int32_t)(0) << 27)
19664
19665 /* macros for field PDPAOUT */
19666 #define RADIO130NM_RF2G2_CH0__PDPAOUT__SHIFT                                 28
19667 #define RADIO130NM_RF2G2_CH0__PDPAOUT__WIDTH                                  1
19668 #define RADIO130NM_RF2G2_CH0__PDPAOUT__MASK                         0x10000000U
19669 #define RADIO130NM_RF2G2_CH0__PDPAOUT__READ(src) \
19670                     (((u_int32_t)(src)\
19671                     & 0x10000000U) >> 28)
19672 #define RADIO130NM_RF2G2_CH0__PDPAOUT__WRITE(src) \
19673                     (((u_int32_t)(src)\
19674                     << 28) & 0x10000000U)
19675 #define RADIO130NM_RF2G2_CH0__PDPAOUT__MODIFY(dst, src) \
19676                     (dst) = ((dst) &\
19677                     ~0x10000000U) | (((u_int32_t)(src) <<\
19678                     28) & 0x10000000U)
19679 #define RADIO130NM_RF2G2_CH0__PDPAOUT__VERIFY(src) \
19680                     (!((((u_int32_t)(src)\
19681                     << 28) & ~0x10000000U)))
19682 #define RADIO130NM_RF2G2_CH0__PDPAOUT__SET(dst) \
19683                     (dst) = ((dst) &\
19684                     ~0x10000000U) | ((u_int32_t)(1) << 28)
19685 #define RADIO130NM_RF2G2_CH0__PDPAOUT__CLR(dst) \
19686                     (dst) = ((dst) &\
19687                     ~0x10000000U) | ((u_int32_t)(0) << 28)
19688
19689 /* macros for field PDPADRV */
19690 #define RADIO130NM_RF2G2_CH0__PDPADRV__SHIFT                                 29
19691 #define RADIO130NM_RF2G2_CH0__PDPADRV__WIDTH                                  1
19692 #define RADIO130NM_RF2G2_CH0__PDPADRV__MASK                         0x20000000U
19693 #define RADIO130NM_RF2G2_CH0__PDPADRV__READ(src) \
19694                     (((u_int32_t)(src)\
19695                     & 0x20000000U) >> 29)
19696 #define RADIO130NM_RF2G2_CH0__PDPADRV__WRITE(src) \
19697                     (((u_int32_t)(src)\
19698                     << 29) & 0x20000000U)
19699 #define RADIO130NM_RF2G2_CH0__PDPADRV__MODIFY(dst, src) \
19700                     (dst) = ((dst) &\
19701                     ~0x20000000U) | (((u_int32_t)(src) <<\
19702                     29) & 0x20000000U)
19703 #define RADIO130NM_RF2G2_CH0__PDPADRV__VERIFY(src) \
19704                     (!((((u_int32_t)(src)\
19705                     << 29) & ~0x20000000U)))
19706 #define RADIO130NM_RF2G2_CH0__PDPADRV__SET(dst) \
19707                     (dst) = ((dst) &\
19708                     ~0x20000000U) | ((u_int32_t)(1) << 29)
19709 #define RADIO130NM_RF2G2_CH0__PDPADRV__CLR(dst) \
19710                     (dst) = ((dst) &\
19711                     ~0x20000000U) | ((u_int32_t)(0) << 29)
19712
19713 /* macros for field PDDIV */
19714 #define RADIO130NM_RF2G2_CH0__PDDIV__SHIFT                                   30
19715 #define RADIO130NM_RF2G2_CH0__PDDIV__WIDTH                                    1
19716 #define RADIO130NM_RF2G2_CH0__PDDIV__MASK                           0x40000000U
19717 #define RADIO130NM_RF2G2_CH0__PDDIV__READ(src) \
19718                     (((u_int32_t)(src)\
19719                     & 0x40000000U) >> 30)
19720 #define RADIO130NM_RF2G2_CH0__PDDIV__WRITE(src) \
19721                     (((u_int32_t)(src)\
19722                     << 30) & 0x40000000U)
19723 #define RADIO130NM_RF2G2_CH0__PDDIV__MODIFY(dst, src) \
19724                     (dst) = ((dst) &\
19725                     ~0x40000000U) | (((u_int32_t)(src) <<\
19726                     30) & 0x40000000U)
19727 #define RADIO130NM_RF2G2_CH0__PDDIV__VERIFY(src) \
19728                     (!((((u_int32_t)(src)\
19729                     << 30) & ~0x40000000U)))
19730 #define RADIO130NM_RF2G2_CH0__PDDIV__SET(dst) \
19731                     (dst) = ((dst) &\
19732                     ~0x40000000U) | ((u_int32_t)(1) << 30)
19733 #define RADIO130NM_RF2G2_CH0__PDDIV__CLR(dst) \
19734                     (dst) = ((dst) &\
19735                     ~0x40000000U) | ((u_int32_t)(0) << 30)
19736
19737 /* macros for field PDLNA */
19738 #define RADIO130NM_RF2G2_CH0__PDLNA__SHIFT                                   31
19739 #define RADIO130NM_RF2G2_CH0__PDLNA__WIDTH                                    1
19740 #define RADIO130NM_RF2G2_CH0__PDLNA__MASK                           0x80000000U
19741 #define RADIO130NM_RF2G2_CH0__PDLNA__READ(src) \
19742                     (((u_int32_t)(src)\
19743                     & 0x80000000U) >> 31)
19744 #define RADIO130NM_RF2G2_CH0__PDLNA__WRITE(src) \
19745                     (((u_int32_t)(src)\
19746                     << 31) & 0x80000000U)
19747 #define RADIO130NM_RF2G2_CH0__PDLNA__MODIFY(dst, src) \
19748                     (dst) = ((dst) &\
19749                     ~0x80000000U) | (((u_int32_t)(src) <<\
19750                     31) & 0x80000000U)
19751 #define RADIO130NM_RF2G2_CH0__PDLNA__VERIFY(src) \
19752                     (!((((u_int32_t)(src)\
19753                     << 31) & ~0x80000000U)))
19754 #define RADIO130NM_RF2G2_CH0__PDLNA__SET(dst) \
19755                     (dst) = ((dst) &\
19756                     ~0x80000000U) | ((u_int32_t)(1) << 31)
19757 #define RADIO130NM_RF2G2_CH0__PDLNA__CLR(dst) \
19758                     (dst) = ((dst) &\
19759                     ~0x80000000U) | ((u_int32_t)(0) << 31)
19760 #define RADIO130NM_RF2G2_CH0__TYPE                                    u_int32_t
19761 #define RADIO130NM_RF2G2_CH0__READ                                  0xffffffffU
19762 #define RADIO130NM_RF2G2_CH0__WRITE                                 0xffffffffU
19763
19764 #endif /* __RADIO130NM_RF2G2_CH0_MACRO__ */
19765
19766
19767 /* macros for merlin2_0_radio_reg_map.RF2G2_CH0 */
19768 #define INST_MERLIN2_0_RADIO_REG_MAP__RF2G2_CH0__NUM                          1
19769
19770 /* macros for BlueprintGlobalNameSpace::RADIO130NM_SYNTH1 */
19771 #ifndef __RADIO130NM_SYNTH1_MACRO__
19772 #define __RADIO130NM_SYNTH1_MACRO__
19773
19774 /* macros for field SEL_VCMONABUS */
19775 #define RADIO130NM_SYNTH1__SEL_VCMONABUS__SHIFT                               0
19776 #define RADIO130NM_SYNTH1__SEL_VCMONABUS__WIDTH                               3
19777 #define RADIO130NM_SYNTH1__SEL_VCMONABUS__MASK                      0x00000007U
19778 #define RADIO130NM_SYNTH1__SEL_VCMONABUS__READ(src) \
19779                     (u_int32_t)(src)\
19780                     & 0x00000007U
19781 #define RADIO130NM_SYNTH1__SEL_VCMONABUS__WRITE(src) \
19782                     ((u_int32_t)(src)\
19783                     & 0x00000007U)
19784 #define RADIO130NM_SYNTH1__SEL_VCMONABUS__MODIFY(dst, src) \
19785                     (dst) = ((dst) &\
19786                     ~0x00000007U) | ((u_int32_t)(src) &\
19787                     0x00000007U)
19788 #define RADIO130NM_SYNTH1__SEL_VCMONABUS__VERIFY(src) \
19789                     (!(((u_int32_t)(src)\
19790                     & ~0x00000007U)))
19791
19792 /* macros for field CON_IVCOBUF */
19793 #define RADIO130NM_SYNTH1__CON_IVCOBUF__SHIFT                                 3
19794 #define RADIO130NM_SYNTH1__CON_IVCOBUF__WIDTH                                 1
19795 #define RADIO130NM_SYNTH1__CON_IVCOBUF__MASK                        0x00000008U
19796 #define RADIO130NM_SYNTH1__CON_IVCOBUF__READ(src) \
19797                     (((u_int32_t)(src)\
19798                     & 0x00000008U) >> 3)
19799 #define RADIO130NM_SYNTH1__CON_IVCOBUF__WRITE(src) \
19800                     (((u_int32_t)(src)\
19801                     << 3) & 0x00000008U)
19802 #define RADIO130NM_SYNTH1__CON_IVCOBUF__MODIFY(dst, src) \
19803                     (dst) = ((dst) &\
19804                     ~0x00000008U) | (((u_int32_t)(src) <<\
19805                     3) & 0x00000008U)
19806 #define RADIO130NM_SYNTH1__CON_IVCOBUF__VERIFY(src) \
19807                     (!((((u_int32_t)(src)\
19808                     << 3) & ~0x00000008U)))
19809 #define RADIO130NM_SYNTH1__CON_IVCOBUF__SET(dst) \
19810                     (dst) = ((dst) &\
19811                     ~0x00000008U) | ((u_int32_t)(1) << 3)
19812 #define RADIO130NM_SYNTH1__CON_IVCOBUF__CLR(dst) \
19813                     (dst) = ((dst) &\
19814                     ~0x00000008U) | ((u_int32_t)(0) << 3)
19815
19816 /* macros for field CON_IVCOREG */
19817 #define RADIO130NM_SYNTH1__CON_IVCOREG__SHIFT                                 4
19818 #define RADIO130NM_SYNTH1__CON_IVCOREG__WIDTH                                 1
19819 #define RADIO130NM_SYNTH1__CON_IVCOREG__MASK                        0x00000010U
19820 #define RADIO130NM_SYNTH1__CON_IVCOREG__READ(src) \
19821                     (((u_int32_t)(src)\
19822                     & 0x00000010U) >> 4)
19823 #define RADIO130NM_SYNTH1__CON_IVCOREG__WRITE(src) \
19824                     (((u_int32_t)(src)\
19825                     << 4) & 0x00000010U)
19826 #define RADIO130NM_SYNTH1__CON_IVCOREG__MODIFY(dst, src) \
19827                     (dst) = ((dst) &\
19828                     ~0x00000010U) | (((u_int32_t)(src) <<\
19829                     4) & 0x00000010U)
19830 #define RADIO130NM_SYNTH1__CON_IVCOREG__VERIFY(src) \
19831                     (!((((u_int32_t)(src)\
19832                     << 4) & ~0x00000010U)))
19833 #define RADIO130NM_SYNTH1__CON_IVCOREG__SET(dst) \
19834                     (dst) = ((dst) &\
19835                     ~0x00000010U) | ((u_int32_t)(1) << 4)
19836 #define RADIO130NM_SYNTH1__CON_IVCOREG__CLR(dst) \
19837                     (dst) = ((dst) &\
19838                     ~0x00000010U) | ((u_int32_t)(0) << 4)
19839
19840 /* macros for field CON_VDDVCOREG */
19841 #define RADIO130NM_SYNTH1__CON_VDDVCOREG__SHIFT                               5
19842 #define RADIO130NM_SYNTH1__CON_VDDVCOREG__WIDTH                               1
19843 #define RADIO130NM_SYNTH1__CON_VDDVCOREG__MASK                      0x00000020U
19844 #define RADIO130NM_SYNTH1__CON_VDDVCOREG__READ(src) \
19845                     (((u_int32_t)(src)\
19846                     & 0x00000020U) >> 5)
19847 #define RADIO130NM_SYNTH1__CON_VDDVCOREG__WRITE(src) \
19848                     (((u_int32_t)(src)\
19849                     << 5) & 0x00000020U)
19850 #define RADIO130NM_SYNTH1__CON_VDDVCOREG__MODIFY(dst, src) \
19851                     (dst) = ((dst) &\
19852                     ~0x00000020U) | (((u_int32_t)(src) <<\
19853                     5) & 0x00000020U)
19854 #define RADIO130NM_SYNTH1__CON_VDDVCOREG__VERIFY(src) \
19855                     (!((((u_int32_t)(src)\
19856                     << 5) & ~0x00000020U)))
19857 #define RADIO130NM_SYNTH1__CON_VDDVCOREG__SET(dst) \
19858                     (dst) = ((dst) &\
19859                     ~0x00000020U) | ((u_int32_t)(1) << 5)
19860 #define RADIO130NM_SYNTH1__CON_VDDVCOREG__CLR(dst) \
19861                     (dst) = ((dst) &\
19862                     ~0x00000020U) | ((u_int32_t)(0) << 5)
19863
19864 /* macros for field MONITOR_SYNTHLOCKVCOK */
19865 #define RADIO130NM_SYNTH1__MONITOR_SYNTHLOCKVCOK__SHIFT                       6
19866 #define RADIO130NM_SYNTH1__MONITOR_SYNTHLOCKVCOK__WIDTH                       1
19867 #define RADIO130NM_SYNTH1__MONITOR_SYNTHLOCKVCOK__MASK              0x00000040U
19868 #define RADIO130NM_SYNTH1__MONITOR_SYNTHLOCKVCOK__READ(src) \
19869                     (((u_int32_t)(src)\
19870                     & 0x00000040U) >> 6)
19871 #define RADIO130NM_SYNTH1__MONITOR_SYNTHLOCKVCOK__WRITE(src) \
19872                     (((u_int32_t)(src)\
19873                     << 6) & 0x00000040U)
19874 #define RADIO130NM_SYNTH1__MONITOR_SYNTHLOCKVCOK__MODIFY(dst, src) \
19875                     (dst) = ((dst) &\
19876                     ~0x00000040U) | (((u_int32_t)(src) <<\
19877                     6) & 0x00000040U)
19878 #define RADIO130NM_SYNTH1__MONITOR_SYNTHLOCKVCOK__VERIFY(src) \
19879                     (!((((u_int32_t)(src)\
19880                     << 6) & ~0x00000040U)))
19881 #define RADIO130NM_SYNTH1__MONITOR_SYNTHLOCKVCOK__SET(dst) \
19882                     (dst) = ((dst) &\
19883                     ~0x00000040U) | ((u_int32_t)(1) << 6)
19884 #define RADIO130NM_SYNTH1__MONITOR_SYNTHLOCKVCOK__CLR(dst) \
19885                     (dst) = ((dst) &\
19886                     ~0x00000040U) | ((u_int32_t)(0) << 6)
19887
19888 /* macros for field MONITOR_VC2LOW */
19889 #define RADIO130NM_SYNTH1__MONITOR_VC2LOW__SHIFT                              7
19890 #define RADIO130NM_SYNTH1__MONITOR_VC2LOW__WIDTH                              1
19891 #define RADIO130NM_SYNTH1__MONITOR_VC2LOW__MASK                     0x00000080U
19892 #define RADIO130NM_SYNTH1__MONITOR_VC2LOW__READ(src) \
19893                     (((u_int32_t)(src)\
19894                     & 0x00000080U) >> 7)
19895 #define RADIO130NM_SYNTH1__MONITOR_VC2LOW__WRITE(src) \
19896                     (((u_int32_t)(src)\
19897                     << 7) & 0x00000080U)
19898 #define RADIO130NM_SYNTH1__MONITOR_VC2LOW__MODIFY(dst, src) \
19899                     (dst) = ((dst) &\
19900                     ~0x00000080U) | (((u_int32_t)(src) <<\
19901                     7) & 0x00000080U)
19902 #define RADIO130NM_SYNTH1__MONITOR_VC2LOW__VERIFY(src) \
19903                     (!((((u_int32_t)(src)\
19904                     << 7) & ~0x00000080U)))
19905 #define RADIO130NM_SYNTH1__MONITOR_VC2LOW__SET(dst) \
19906                     (dst) = ((dst) &\
19907                     ~0x00000080U) | ((u_int32_t)(1) << 7)
19908 #define RADIO130NM_SYNTH1__MONITOR_VC2LOW__CLR(dst) \
19909                     (dst) = ((dst) &\
19910                     ~0x00000080U) | ((u_int32_t)(0) << 7)
19911
19912 /* macros for field MONITOR_VC2HIGH */
19913 #define RADIO130NM_SYNTH1__MONITOR_VC2HIGH__SHIFT                             8
19914 #define RADIO130NM_SYNTH1__MONITOR_VC2HIGH__WIDTH                             1
19915 #define RADIO130NM_SYNTH1__MONITOR_VC2HIGH__MASK                    0x00000100U
19916 #define RADIO130NM_SYNTH1__MONITOR_VC2HIGH__READ(src) \
19917                     (((u_int32_t)(src)\
19918                     & 0x00000100U) >> 8)
19919 #define RADIO130NM_SYNTH1__MONITOR_VC2HIGH__WRITE(src) \
19920                     (((u_int32_t)(src)\
19921                     << 8) & 0x00000100U)
19922 #define RADIO130NM_SYNTH1__MONITOR_VC2HIGH__MODIFY(dst, src) \
19923                     (dst) = ((dst) &\
19924                     ~0x00000100U) | (((u_int32_t)(src) <<\
19925                     8) & 0x00000100U)
19926 #define RADIO130NM_SYNTH1__MONITOR_VC2HIGH__VERIFY(src) \
19927                     (!((((u_int32_t)(src)\
19928                     << 8) & ~0x00000100U)))
19929 #define RADIO130NM_SYNTH1__MONITOR_VC2HIGH__SET(dst) \
19930                     (dst) = ((dst) &\
19931                     ~0x00000100U) | ((u_int32_t)(1) << 8)
19932 #define RADIO130NM_SYNTH1__MONITOR_VC2HIGH__CLR(dst) \
19933                     (dst) = ((dst) &\
19934                     ~0x00000100U) | ((u_int32_t)(0) << 8)
19935
19936 /* macros for field MONITOR_FB_DIV2 */
19937 #define RADIO130NM_SYNTH1__MONITOR_FB_DIV2__SHIFT                             9
19938 #define RADIO130NM_SYNTH1__MONITOR_FB_DIV2__WIDTH                             1
19939 #define RADIO130NM_SYNTH1__MONITOR_FB_DIV2__MASK                    0x00000200U
19940 #define RADIO130NM_SYNTH1__MONITOR_FB_DIV2__READ(src) \
19941                     (((u_int32_t)(src)\
19942                     & 0x00000200U) >> 9)
19943 #define RADIO130NM_SYNTH1__MONITOR_FB_DIV2__WRITE(src) \
19944                     (((u_int32_t)(src)\
19945                     << 9) & 0x00000200U)
19946 #define RADIO130NM_SYNTH1__MONITOR_FB_DIV2__MODIFY(dst, src) \
19947                     (dst) = ((dst) &\
19948                     ~0x00000200U) | (((u_int32_t)(src) <<\
19949                     9) & 0x00000200U)
19950 #define RADIO130NM_SYNTH1__MONITOR_FB_DIV2__VERIFY(src) \
19951                     (!((((u_int32_t)(src)\
19952                     << 9) & ~0x00000200U)))
19953 #define RADIO130NM_SYNTH1__MONITOR_FB_DIV2__SET(dst) \
19954                     (dst) = ((dst) &\
19955                     ~0x00000200U) | ((u_int32_t)(1) << 9)
19956 #define RADIO130NM_SYNTH1__MONITOR_FB_DIV2__CLR(dst) \
19957                     (dst) = ((dst) &\
19958                     ~0x00000200U) | ((u_int32_t)(0) << 9)
19959
19960 /* macros for field MONITOR_REF */
19961 #define RADIO130NM_SYNTH1__MONITOR_REF__SHIFT                                10
19962 #define RADIO130NM_SYNTH1__MONITOR_REF__WIDTH                                 1
19963 #define RADIO130NM_SYNTH1__MONITOR_REF__MASK                        0x00000400U
19964 #define RADIO130NM_SYNTH1__MONITOR_REF__READ(src) \
19965                     (((u_int32_t)(src)\
19966                     & 0x00000400U) >> 10)
19967 #define RADIO130NM_SYNTH1__MONITOR_REF__WRITE(src) \
19968                     (((u_int32_t)(src)\
19969                     << 10) & 0x00000400U)
19970 #define RADIO130NM_SYNTH1__MONITOR_REF__MODIFY(dst, src) \
19971                     (dst) = ((dst) &\
19972                     ~0x00000400U) | (((u_int32_t)(src) <<\
19973                     10) & 0x00000400U)
19974 #define RADIO130NM_SYNTH1__MONITOR_REF__VERIFY(src) \
19975                     (!((((u_int32_t)(src)\
19976                     << 10) & ~0x00000400U)))
19977 #define RADIO130NM_SYNTH1__MONITOR_REF__SET(dst) \
19978                     (dst) = ((dst) &\
19979                     ~0x00000400U) | ((u_int32_t)(1) << 10)
19980 #define RADIO130NM_SYNTH1__MONITOR_REF__CLR(dst) \
19981                     (dst) = ((dst) &\
19982                     ~0x00000400U) | ((u_int32_t)(0) << 10)
19983
19984 /* macros for field MONITOR_FB */
19985 #define RADIO130NM_SYNTH1__MONITOR_FB__SHIFT                                 11
19986 #define RADIO130NM_SYNTH1__MONITOR_FB__WIDTH                                  1
19987 #define RADIO130NM_SYNTH1__MONITOR_FB__MASK                         0x00000800U
19988 #define RADIO130NM_SYNTH1__MONITOR_FB__READ(src) \
19989                     (((u_int32_t)(src)\
19990                     & 0x00000800U) >> 11)
19991 #define RADIO130NM_SYNTH1__MONITOR_FB__WRITE(src) \
19992                     (((u_int32_t)(src)\
19993                     << 11) & 0x00000800U)
19994 #define RADIO130NM_SYNTH1__MONITOR_FB__MODIFY(dst, src) \
19995                     (dst) = ((dst) &\
19996                     ~0x00000800U) | (((u_int32_t)(src) <<\
19997                     11) & 0x00000800U)
19998 #define RADIO130NM_SYNTH1__MONITOR_FB__VERIFY(src) \
19999                     (!((((u_int32_t)(src)\
20000                     << 11) & ~0x00000800U)))
20001 #define RADIO130NM_SYNTH1__MONITOR_FB__SET(dst) \
20002                     (dst) = ((dst) &\
20003                     ~0x00000800U) | ((u_int32_t)(1) << 11)
20004 #define RADIO130NM_SYNTH1__MONITOR_FB__CLR(dst) \
20005                     (dst) = ((dst) &\
20006                     ~0x00000800U) | ((u_int32_t)(0) << 11)
20007
20008 /* macros for field PWUP_LOMIX_PD */
20009 #define RADIO130NM_SYNTH1__PWUP_LOMIX_PD__SHIFT                              12
20010 #define RADIO130NM_SYNTH1__PWUP_LOMIX_PD__WIDTH                               1
20011 #define RADIO130NM_SYNTH1__PWUP_LOMIX_PD__MASK                      0x00001000U
20012 #define RADIO130NM_SYNTH1__PWUP_LOMIX_PD__READ(src) \
20013                     (((u_int32_t)(src)\
20014                     & 0x00001000U) >> 12)
20015 #define RADIO130NM_SYNTH1__PWUP_LOMIX_PD__WRITE(src) \
20016                     (((u_int32_t)(src)\
20017                     << 12) & 0x00001000U)
20018 #define RADIO130NM_SYNTH1__PWUP_LOMIX_PD__MODIFY(dst, src) \
20019                     (dst) = ((dst) &\
20020                     ~0x00001000U) | (((u_int32_t)(src) <<\
20021                     12) & 0x00001000U)
20022 #define RADIO130NM_SYNTH1__PWUP_LOMIX_PD__VERIFY(src) \
20023                     (!((((u_int32_t)(src)\
20024                     << 12) & ~0x00001000U)))
20025 #define RADIO130NM_SYNTH1__PWUP_LOMIX_PD__SET(dst) \
20026                     (dst) = ((dst) &\
20027                     ~0x00001000U) | ((u_int32_t)(1) << 12)
20028 #define RADIO130NM_SYNTH1__PWUP_LOMIX_PD__CLR(dst) \
20029                     (dst) = ((dst) &\
20030                     ~0x00001000U) | ((u_int32_t)(0) << 12)
20031
20032 /* macros for field PWUP_LODIV_PD */
20033 #define RADIO130NM_SYNTH1__PWUP_LODIV_PD__SHIFT                              13
20034 #define RADIO130NM_SYNTH1__PWUP_LODIV_PD__WIDTH                               1
20035 #define RADIO130NM_SYNTH1__PWUP_LODIV_PD__MASK                      0x00002000U
20036 #define RADIO130NM_SYNTH1__PWUP_LODIV_PD__READ(src) \
20037                     (((u_int32_t)(src)\
20038                     & 0x00002000U) >> 13)
20039 #define RADIO130NM_SYNTH1__PWUP_LODIV_PD__WRITE(src) \
20040                     (((u_int32_t)(src)\
20041                     << 13) & 0x00002000U)
20042 #define RADIO130NM_SYNTH1__PWUP_LODIV_PD__MODIFY(dst, src) \
20043                     (dst) = ((dst) &\
20044                     ~0x00002000U) | (((u_int32_t)(src) <<\
20045                     13) & 0x00002000U)
20046 #define RADIO130NM_SYNTH1__PWUP_LODIV_PD__VERIFY(src) \
20047                     (!((((u_int32_t)(src)\
20048                     << 13) & ~0x00002000U)))
20049 #define RADIO130NM_SYNTH1__PWUP_LODIV_PD__SET(dst) \
20050                     (dst) = ((dst) &\
20051                     ~0x00002000U) | ((u_int32_t)(1) << 13)
20052 #define RADIO130NM_SYNTH1__PWUP_LODIV_PD__CLR(dst) \
20053                     (dst) = ((dst) &\
20054                     ~0x00002000U) | ((u_int32_t)(0) << 13)
20055
20056 /* macros for field PWUP_LOBUF5G_PD */
20057 #define RADIO130NM_SYNTH1__PWUP_LOBUF5G_PD__SHIFT                            14
20058 #define RADIO130NM_SYNTH1__PWUP_LOBUF5G_PD__WIDTH                             1
20059 #define RADIO130NM_SYNTH1__PWUP_LOBUF5G_PD__MASK                    0x00004000U
20060 #define RADIO130NM_SYNTH1__PWUP_LOBUF5G_PD__READ(src) \
20061                     (((u_int32_t)(src)\
20062                     & 0x00004000U) >> 14)
20063 #define RADIO130NM_SYNTH1__PWUP_LOBUF5G_PD__WRITE(src) \
20064                     (((u_int32_t)(src)\
20065                     << 14) & 0x00004000U)
20066 #define RADIO130NM_SYNTH1__PWUP_LOBUF5G_PD__MODIFY(dst, src) \
20067                     (dst) = ((dst) &\
20068                     ~0x00004000U) | (((u_int32_t)(src) <<\
20069                     14) & 0x00004000U)
20070 #define RADIO130NM_SYNTH1__PWUP_LOBUF5G_PD__VERIFY(src) \
20071                     (!((((u_int32_t)(src)\
20072                     << 14) & ~0x00004000U)))
20073 #define RADIO130NM_SYNTH1__PWUP_LOBUF5G_PD__SET(dst) \
20074                     (dst) = ((dst) &\
20075                     ~0x00004000U) | ((u_int32_t)(1) << 14)
20076 #define RADIO130NM_SYNTH1__PWUP_LOBUF5G_PD__CLR(dst) \
20077                     (dst) = ((dst) &\
20078                     ~0x00004000U) | ((u_int32_t)(0) << 14)
20079
20080 /* macros for field PWUP_LOBUF2G_PD */
20081 #define RADIO130NM_SYNTH1__PWUP_LOBUF2G_PD__SHIFT                            15
20082 #define RADIO130NM_SYNTH1__PWUP_LOBUF2G_PD__WIDTH                             1
20083 #define RADIO130NM_SYNTH1__PWUP_LOBUF2G_PD__MASK                    0x00008000U
20084 #define RADIO130NM_SYNTH1__PWUP_LOBUF2G_PD__READ(src) \
20085                     (((u_int32_t)(src)\
20086                     & 0x00008000U) >> 15)
20087 #define RADIO130NM_SYNTH1__PWUP_LOBUF2G_PD__WRITE(src) \
20088                     (((u_int32_t)(src)\
20089                     << 15) & 0x00008000U)
20090 #define RADIO130NM_SYNTH1__PWUP_LOBUF2G_PD__MODIFY(dst, src) \
20091                     (dst) = ((dst) &\
20092                     ~0x00008000U) | (((u_int32_t)(src) <<\
20093                     15) & 0x00008000U)
20094 #define RADIO130NM_SYNTH1__PWUP_LOBUF2G_PD__VERIFY(src) \
20095                     (!((((u_int32_t)(src)\
20096                     << 15) & ~0x00008000U)))
20097 #define RADIO130NM_SYNTH1__PWUP_LOBUF2G_PD__SET(dst) \
20098                     (dst) = ((dst) &\
20099                     ~0x00008000U) | ((u_int32_t)(1) << 15)
20100 #define RADIO130NM_SYNTH1__PWUP_LOBUF2G_PD__CLR(dst) \
20101                     (dst) = ((dst) &\
20102                     ~0x00008000U) | ((u_int32_t)(0) << 15)
20103
20104 /* macros for field PWUP_VCOBUF_PD */
20105 #define RADIO130NM_SYNTH1__PWUP_VCOBUF_PD__SHIFT                             16
20106 #define RADIO130NM_SYNTH1__PWUP_VCOBUF_PD__WIDTH                              1
20107 #define RADIO130NM_SYNTH1__PWUP_VCOBUF_PD__MASK                     0x00010000U
20108 #define RADIO130NM_SYNTH1__PWUP_VCOBUF_PD__READ(src) \
20109                     (((u_int32_t)(src)\
20110                     & 0x00010000U) >> 16)
20111 #define RADIO130NM_SYNTH1__PWUP_VCOBUF_PD__WRITE(src) \
20112                     (((u_int32_t)(src)\
20113                     << 16) & 0x00010000U)
20114 #define RADIO130NM_SYNTH1__PWUP_VCOBUF_PD__MODIFY(dst, src) \
20115                     (dst) = ((dst) &\
20116                     ~0x00010000U) | (((u_int32_t)(src) <<\
20117                     16) & 0x00010000U)
20118 #define RADIO130NM_SYNTH1__PWUP_VCOBUF_PD__VERIFY(src) \
20119                     (!((((u_int32_t)(src)\
20120                     << 16) & ~0x00010000U)))
20121 #define RADIO130NM_SYNTH1__PWUP_VCOBUF_PD__SET(dst) \
20122                     (dst) = ((dst) &\
20123                     ~0x00010000U) | ((u_int32_t)(1) << 16)
20124 #define RADIO130NM_SYNTH1__PWUP_VCOBUF_PD__CLR(dst) \
20125                     (dst) = ((dst) &\
20126                     ~0x00010000U) | ((u_int32_t)(0) << 16)
20127
20128 /* macros for field VCOBUFBIAS */
20129 #define RADIO130NM_SYNTH1__VCOBUFBIAS__SHIFT                                 17
20130 #define RADIO130NM_SYNTH1__VCOBUFBIAS__WIDTH                                  2
20131 #define RADIO130NM_SYNTH1__VCOBUFBIAS__MASK                         0x00060000U
20132 #define RADIO130NM_SYNTH1__VCOBUFBIAS__READ(src) \
20133                     (((u_int32_t)(src)\
20134                     & 0x00060000U) >> 17)
20135 #define RADIO130NM_SYNTH1__VCOBUFBIAS__WRITE(src) \
20136                     (((u_int32_t)(src)\
20137                     << 17) & 0x00060000U)
20138 #define RADIO130NM_SYNTH1__VCOBUFBIAS__MODIFY(dst, src) \
20139                     (dst) = ((dst) &\
20140                     ~0x00060000U) | (((u_int32_t)(src) <<\
20141                     17) & 0x00060000U)
20142 #define RADIO130NM_SYNTH1__VCOBUFBIAS__VERIFY(src) \
20143                     (!((((u_int32_t)(src)\
20144                     << 17) & ~0x00060000U)))
20145
20146 /* macros for field VCOREGLEVEL */
20147 #define RADIO130NM_SYNTH1__VCOREGLEVEL__SHIFT                                19
20148 #define RADIO130NM_SYNTH1__VCOREGLEVEL__WIDTH                                 2
20149 #define RADIO130NM_SYNTH1__VCOREGLEVEL__MASK                        0x00180000U
20150 #define RADIO130NM_SYNTH1__VCOREGLEVEL__READ(src) \
20151                     (((u_int32_t)(src)\
20152                     & 0x00180000U) >> 19)
20153 #define RADIO130NM_SYNTH1__VCOREGLEVEL__WRITE(src) \
20154                     (((u_int32_t)(src)\
20155                     << 19) & 0x00180000U)
20156 #define RADIO130NM_SYNTH1__VCOREGLEVEL__MODIFY(dst, src) \
20157                     (dst) = ((dst) &\
20158                     ~0x00180000U) | (((u_int32_t)(src) <<\
20159                     19) & 0x00180000U)
20160 #define RADIO130NM_SYNTH1__VCOREGLEVEL__VERIFY(src) \
20161                     (!((((u_int32_t)(src)\
20162                     << 19) & ~0x00180000U)))
20163
20164 /* macros for field VCOREGBYPASS */
20165 #define RADIO130NM_SYNTH1__VCOREGBYPASS__SHIFT                               21
20166 #define RADIO130NM_SYNTH1__VCOREGBYPASS__WIDTH                                1
20167 #define RADIO130NM_SYNTH1__VCOREGBYPASS__MASK                       0x00200000U
20168 #define RADIO130NM_SYNTH1__VCOREGBYPASS__READ(src) \
20169                     (((u_int32_t)(src)\
20170                     & 0x00200000U) >> 21)
20171 #define RADIO130NM_SYNTH1__VCOREGBYPASS__WRITE(src) \
20172                     (((u_int32_t)(src)\
20173                     << 21) & 0x00200000U)
20174 #define RADIO130NM_SYNTH1__VCOREGBYPASS__MODIFY(dst, src) \
20175                     (dst) = ((dst) &\
20176                     ~0x00200000U) | (((u_int32_t)(src) <<\
20177                     21) & 0x00200000U)
20178 #define RADIO130NM_SYNTH1__VCOREGBYPASS__VERIFY(src) \
20179                     (!((((u_int32_t)(src)\
20180                     << 21) & ~0x00200000U)))
20181 #define RADIO130NM_SYNTH1__VCOREGBYPASS__SET(dst) \
20182                     (dst) = ((dst) &\
20183                     ~0x00200000U) | ((u_int32_t)(1) << 21)
20184 #define RADIO130NM_SYNTH1__VCOREGBYPASS__CLR(dst) \
20185                     (dst) = ((dst) &\
20186                     ~0x00200000U) | ((u_int32_t)(0) << 21)
20187
20188 /* macros for field PWUP_LOREF */
20189 #define RADIO130NM_SYNTH1__PWUP_LOREF__SHIFT                                 22
20190 #define RADIO130NM_SYNTH1__PWUP_LOREF__WIDTH                                  1
20191 #define RADIO130NM_SYNTH1__PWUP_LOREF__MASK                         0x00400000U
20192 #define RADIO130NM_SYNTH1__PWUP_LOREF__READ(src) \
20193                     (((u_int32_t)(src)\
20194                     & 0x00400000U) >> 22)
20195 #define RADIO130NM_SYNTH1__PWUP_LOREF__WRITE(src) \
20196                     (((u_int32_t)(src)\
20197                     << 22) & 0x00400000U)
20198 #define RADIO130NM_SYNTH1__PWUP_LOREF__MODIFY(dst, src) \
20199                     (dst) = ((dst) &\
20200                     ~0x00400000U) | (((u_int32_t)(src) <<\
20201                     22) & 0x00400000U)
20202 #define RADIO130NM_SYNTH1__PWUP_LOREF__VERIFY(src) \
20203                     (!((((u_int32_t)(src)\
20204                     << 22) & ~0x00400000U)))
20205 #define RADIO130NM_SYNTH1__PWUP_LOREF__SET(dst) \
20206                     (dst) = ((dst) &\
20207                     ~0x00400000U) | ((u_int32_t)(1) << 22)
20208 #define RADIO130NM_SYNTH1__PWUP_LOREF__CLR(dst) \
20209                     (dst) = ((dst) &\
20210                     ~0x00400000U) | ((u_int32_t)(0) << 22)
20211
20212 /* macros for field PWD_LOMIX */
20213 #define RADIO130NM_SYNTH1__PWD_LOMIX__SHIFT                                  23
20214 #define RADIO130NM_SYNTH1__PWD_LOMIX__WIDTH                                   1
20215 #define RADIO130NM_SYNTH1__PWD_LOMIX__MASK                          0x00800000U
20216 #define RADIO130NM_SYNTH1__PWD_LOMIX__READ(src) \
20217                     (((u_int32_t)(src)\
20218                     & 0x00800000U) >> 23)
20219 #define RADIO130NM_SYNTH1__PWD_LOMIX__WRITE(src) \
20220                     (((u_int32_t)(src)\
20221                     << 23) & 0x00800000U)
20222 #define RADIO130NM_SYNTH1__PWD_LOMIX__MODIFY(dst, src) \
20223                     (dst) = ((dst) &\
20224                     ~0x00800000U) | (((u_int32_t)(src) <<\
20225                     23) & 0x00800000U)
20226 #define RADIO130NM_SYNTH1__PWD_LOMIX__VERIFY(src) \
20227                     (!((((u_int32_t)(src)\
20228                     << 23) & ~0x00800000U)))
20229 #define RADIO130NM_SYNTH1__PWD_LOMIX__SET(dst) \
20230                     (dst) = ((dst) &\
20231                     ~0x00800000U) | ((u_int32_t)(1) << 23)
20232 #define RADIO130NM_SYNTH1__PWD_LOMIX__CLR(dst) \
20233                     (dst) = ((dst) &\
20234                     ~0x00800000U) | ((u_int32_t)(0) << 23)
20235
20236 /* macros for field PWD_LODIV */
20237 #define RADIO130NM_SYNTH1__PWD_LODIV__SHIFT                                  24
20238 #define RADIO130NM_SYNTH1__PWD_LODIV__WIDTH                                   1
20239 #define RADIO130NM_SYNTH1__PWD_LODIV__MASK                          0x01000000U
20240 #define RADIO130NM_SYNTH1__PWD_LODIV__READ(src) \
20241                     (((u_int32_t)(src)\
20242                     & 0x01000000U) >> 24)
20243 #define RADIO130NM_SYNTH1__PWD_LODIV__WRITE(src) \
20244                     (((u_int32_t)(src)\
20245                     << 24) & 0x01000000U)
20246 #define RADIO130NM_SYNTH1__PWD_LODIV__MODIFY(dst, src) \
20247                     (dst) = ((dst) &\
20248                     ~0x01000000U) | (((u_int32_t)(src) <<\
20249                     24) & 0x01000000U)
20250 #define RADIO130NM_SYNTH1__PWD_LODIV__VERIFY(src) \
20251                     (!((((u_int32_t)(src)\
20252                     << 24) & ~0x01000000U)))
20253 #define RADIO130NM_SYNTH1__PWD_LODIV__SET(dst) \
20254                     (dst) = ((dst) &\
20255                     ~0x01000000U) | ((u_int32_t)(1) << 24)
20256 #define RADIO130NM_SYNTH1__PWD_LODIV__CLR(dst) \
20257                     (dst) = ((dst) &\
20258                     ~0x01000000U) | ((u_int32_t)(0) << 24)
20259
20260 /* macros for field PWD_LOBUF5G */
20261 #define RADIO130NM_SYNTH1__PWD_LOBUF5G__SHIFT                                25
20262 #define RADIO130NM_SYNTH1__PWD_LOBUF5G__WIDTH                                 1
20263 #define RADIO130NM_SYNTH1__PWD_LOBUF5G__MASK                        0x02000000U
20264 #define RADIO130NM_SYNTH1__PWD_LOBUF5G__READ(src) \
20265                     (((u_int32_t)(src)\
20266                     & 0x02000000U) >> 25)
20267 #define RADIO130NM_SYNTH1__PWD_LOBUF5G__WRITE(src) \
20268                     (((u_int32_t)(src)\
20269                     << 25) & 0x02000000U)
20270 #define RADIO130NM_SYNTH1__PWD_LOBUF5G__MODIFY(dst, src) \
20271                     (dst) = ((dst) &\
20272                     ~0x02000000U) | (((u_int32_t)(src) <<\
20273                     25) & 0x02000000U)
20274 #define RADIO130NM_SYNTH1__PWD_LOBUF5G__VERIFY(src) \
20275                     (!((((u_int32_t)(src)\
20276                     << 25) & ~0x02000000U)))
20277 #define RADIO130NM_SYNTH1__PWD_LOBUF5G__SET(dst) \
20278                     (dst) = ((dst) &\
20279                     ~0x02000000U) | ((u_int32_t)(1) << 25)
20280 #define RADIO130NM_SYNTH1__PWD_LOBUF5G__CLR(dst) \
20281                     (dst) = ((dst) &\
20282                     ~0x02000000U) | ((u_int32_t)(0) << 25)
20283
20284 /* macros for field PWD_LOBUF2G */
20285 #define RADIO130NM_SYNTH1__PWD_LOBUF2G__SHIFT                                26
20286 #define RADIO130NM_SYNTH1__PWD_LOBUF2G__WIDTH                                 1
20287 #define RADIO130NM_SYNTH1__PWD_LOBUF2G__MASK                        0x04000000U
20288 #define RADIO130NM_SYNTH1__PWD_LOBUF2G__READ(src) \
20289                     (((u_int32_t)(src)\
20290                     & 0x04000000U) >> 26)
20291 #define RADIO130NM_SYNTH1__PWD_LOBUF2G__WRITE(src) \
20292                     (((u_int32_t)(src)\
20293                     << 26) & 0x04000000U)
20294 #define RADIO130NM_SYNTH1__PWD_LOBUF2G__MODIFY(dst, src) \
20295                     (dst) = ((dst) &\
20296                     ~0x04000000U) | (((u_int32_t)(src) <<\
20297                     26) & 0x04000000U)
20298 #define RADIO130NM_SYNTH1__PWD_LOBUF2G__VERIFY(src) \
20299                     (!((((u_int32_t)(src)\
20300                     << 26) & ~0x04000000U)))
20301 #define RADIO130NM_SYNTH1__PWD_LOBUF2G__SET(dst) \
20302                     (dst) = ((dst) &\
20303                     ~0x04000000U) | ((u_int32_t)(1) << 26)
20304 #define RADIO130NM_SYNTH1__PWD_LOBUF2G__CLR(dst) \
20305                     (dst) = ((dst) &\
20306                     ~0x04000000U) | ((u_int32_t)(0) << 26)
20307
20308 /* macros for field PWD_PRESC */
20309 #define RADIO130NM_SYNTH1__PWD_PRESC__SHIFT                                  27
20310 #define RADIO130NM_SYNTH1__PWD_PRESC__WIDTH                                   1
20311 #define RADIO130NM_SYNTH1__PWD_PRESC__MASK                          0x08000000U
20312 #define RADIO130NM_SYNTH1__PWD_PRESC__READ(src) \
20313                     (((u_int32_t)(src)\
20314                     & 0x08000000U) >> 27)
20315 #define RADIO130NM_SYNTH1__PWD_PRESC__WRITE(src) \
20316                     (((u_int32_t)(src)\
20317                     << 27) & 0x08000000U)
20318 #define RADIO130NM_SYNTH1__PWD_PRESC__MODIFY(dst, src) \
20319                     (dst) = ((dst) &\
20320                     ~0x08000000U) | (((u_int32_t)(src) <<\
20321                     27) & 0x08000000U)
20322 #define RADIO130NM_SYNTH1__PWD_PRESC__VERIFY(src) \
20323                     (!((((u_int32_t)(src)\
20324                     << 27) & ~0x08000000U)))
20325 #define RADIO130NM_SYNTH1__PWD_PRESC__SET(dst) \
20326                     (dst) = ((dst) &\
20327                     ~0x08000000U) | ((u_int32_t)(1) << 27)
20328 #define RADIO130NM_SYNTH1__PWD_PRESC__CLR(dst) \
20329                     (dst) = ((dst) &\
20330                     ~0x08000000U) | ((u_int32_t)(0) << 27)
20331
20332 /* macros for field PWD_VCO */
20333 #define RADIO130NM_SYNTH1__PWD_VCO__SHIFT                                    28
20334 #define RADIO130NM_SYNTH1__PWD_VCO__WIDTH                                     1
20335 #define RADIO130NM_SYNTH1__PWD_VCO__MASK                            0x10000000U
20336 #define RADIO130NM_SYNTH1__PWD_VCO__READ(src) \
20337                     (((u_int32_t)(src)\
20338                     & 0x10000000U) >> 28)
20339 #define RADIO130NM_SYNTH1__PWD_VCO__WRITE(src) \
20340                     (((u_int32_t)(src)\
20341                     << 28) & 0x10000000U)
20342 #define RADIO130NM_SYNTH1__PWD_VCO__MODIFY(dst, src) \
20343                     (dst) = ((dst) &\
20344                     ~0x10000000U) | (((u_int32_t)(src) <<\
20345                     28) & 0x10000000U)
20346 #define RADIO130NM_SYNTH1__PWD_VCO__VERIFY(src) \
20347                     (!((((u_int32_t)(src)\
20348                     << 28) & ~0x10000000U)))
20349 #define RADIO130NM_SYNTH1__PWD_VCO__SET(dst) \
20350                     (dst) = ((dst) &\
20351                     ~0x10000000U) | ((u_int32_t)(1) << 28)
20352 #define RADIO130NM_SYNTH1__PWD_VCO__CLR(dst) \
20353                     (dst) = ((dst) &\
20354                     ~0x10000000U) | ((u_int32_t)(0) << 28)
20355
20356 /* macros for field PWD_VCMON */
20357 #define RADIO130NM_SYNTH1__PWD_VCMON__SHIFT                                  29
20358 #define RADIO130NM_SYNTH1__PWD_VCMON__WIDTH                                   1
20359 #define RADIO130NM_SYNTH1__PWD_VCMON__MASK                          0x20000000U
20360 #define RADIO130NM_SYNTH1__PWD_VCMON__READ(src) \
20361                     (((u_int32_t)(src)\
20362                     & 0x20000000U) >> 29)
20363 #define RADIO130NM_SYNTH1__PWD_VCMON__WRITE(src) \
20364                     (((u_int32_t)(src)\
20365                     << 29) & 0x20000000U)
20366 #define RADIO130NM_SYNTH1__PWD_VCMON__MODIFY(dst, src) \
20367                     (dst) = ((dst) &\
20368                     ~0x20000000U) | (((u_int32_t)(src) <<\
20369                     29) & 0x20000000U)
20370 #define RADIO130NM_SYNTH1__PWD_VCMON__VERIFY(src) \
20371                     (!((((u_int32_t)(src)\
20372                     << 29) & ~0x20000000U)))
20373 #define RADIO130NM_SYNTH1__PWD_VCMON__SET(dst) \
20374                     (dst) = ((dst) &\
20375                     ~0x20000000U) | ((u_int32_t)(1) << 29)
20376 #define RADIO130NM_SYNTH1__PWD_VCMON__CLR(dst) \
20377                     (dst) = ((dst) &\
20378                     ~0x20000000U) | ((u_int32_t)(0) << 29)
20379
20380 /* macros for field PWD_CP */
20381 #define RADIO130NM_SYNTH1__PWD_CP__SHIFT                                     30
20382 #define RADIO130NM_SYNTH1__PWD_CP__WIDTH                                      1
20383 #define RADIO130NM_SYNTH1__PWD_CP__MASK                             0x40000000U
20384 #define RADIO130NM_SYNTH1__PWD_CP__READ(src) \
20385                     (((u_int32_t)(src)\
20386                     & 0x40000000U) >> 30)
20387 #define RADIO130NM_SYNTH1__PWD_CP__WRITE(src) \
20388                     (((u_int32_t)(src)\
20389                     << 30) & 0x40000000U)
20390 #define RADIO130NM_SYNTH1__PWD_CP__MODIFY(dst, src) \
20391                     (dst) = ((dst) &\
20392                     ~0x40000000U) | (((u_int32_t)(src) <<\
20393                     30) & 0x40000000U)
20394 #define RADIO130NM_SYNTH1__PWD_CP__VERIFY(src) \
20395                     (!((((u_int32_t)(src)\
20396                     << 30) & ~0x40000000U)))
20397 #define RADIO130NM_SYNTH1__PWD_CP__SET(dst) \
20398                     (dst) = ((dst) &\
20399                     ~0x40000000U) | ((u_int32_t)(1) << 30)
20400 #define RADIO130NM_SYNTH1__PWD_CP__CLR(dst) \
20401                     (dst) = ((dst) &\
20402                     ~0x40000000U) | ((u_int32_t)(0) << 30)
20403
20404 /* macros for field PWD_BIAS */
20405 #define RADIO130NM_SYNTH1__PWD_BIAS__SHIFT                                   31
20406 #define RADIO130NM_SYNTH1__PWD_BIAS__WIDTH                                    1
20407 #define RADIO130NM_SYNTH1__PWD_BIAS__MASK                           0x80000000U
20408 #define RADIO130NM_SYNTH1__PWD_BIAS__READ(src) \
20409                     (((u_int32_t)(src)\
20410                     & 0x80000000U) >> 31)
20411 #define RADIO130NM_SYNTH1__PWD_BIAS__WRITE(src) \
20412                     (((u_int32_t)(src)\
20413                     << 31) & 0x80000000U)
20414 #define RADIO130NM_SYNTH1__PWD_BIAS__MODIFY(dst, src) \
20415                     (dst) = ((dst) &\
20416                     ~0x80000000U) | (((u_int32_t)(src) <<\
20417                     31) & 0x80000000U)
20418 #define RADIO130NM_SYNTH1__PWD_BIAS__VERIFY(src) \
20419                     (!((((u_int32_t)(src)\
20420                     << 31) & ~0x80000000U)))
20421 #define RADIO130NM_SYNTH1__PWD_BIAS__SET(dst) \
20422                     (dst) = ((dst) &\
20423                     ~0x80000000U) | ((u_int32_t)(1) << 31)
20424 #define RADIO130NM_SYNTH1__PWD_BIAS__CLR(dst) \
20425                     (dst) = ((dst) &\
20426                     ~0x80000000U) | ((u_int32_t)(0) << 31)
20427 #define RADIO130NM_SYNTH1__TYPE                                       u_int32_t
20428 #define RADIO130NM_SYNTH1__READ                                     0xffffffffU
20429 #define RADIO130NM_SYNTH1__WRITE                                    0xffffffffU
20430
20431 #endif /* __RADIO130NM_SYNTH1_MACRO__ */
20432
20433
20434 /* macros for merlin2_0_radio_reg_map.SYNTH1 */
20435 #define INST_MERLIN2_0_RADIO_REG_MAP__SYNTH1__NUM                             1
20436
20437 /* macros for BlueprintGlobalNameSpace::RADIO130NM_SYNTH2 */
20438 #ifndef __RADIO130NM_SYNTH2_MACRO__
20439 #define __RADIO130NM_SYNTH2_MACRO__
20440
20441 /* macros for field CAPRANGE3 */
20442 #define RADIO130NM_SYNTH2__CAPRANGE3__SHIFT                                   0
20443 #define RADIO130NM_SYNTH2__CAPRANGE3__WIDTH                                   4
20444 #define RADIO130NM_SYNTH2__CAPRANGE3__MASK                          0x0000000fU
20445 #define RADIO130NM_SYNTH2__CAPRANGE3__READ(src)  (u_int32_t)(src) & 0x0000000fU
20446 #define RADIO130NM_SYNTH2__CAPRANGE3__WRITE(src) \
20447                     ((u_int32_t)(src)\
20448                     & 0x0000000fU)
20449 #define RADIO130NM_SYNTH2__CAPRANGE3__MODIFY(dst, src) \
20450                     (dst) = ((dst) &\
20451                     ~0x0000000fU) | ((u_int32_t)(src) &\
20452                     0x0000000fU)
20453 #define RADIO130NM_SYNTH2__CAPRANGE3__VERIFY(src) \
20454                     (!(((u_int32_t)(src)\
20455                     & ~0x0000000fU)))
20456
20457 /* macros for field CAPRANGE2 */
20458 #define RADIO130NM_SYNTH2__CAPRANGE2__SHIFT                                   4
20459 #define RADIO130NM_SYNTH2__CAPRANGE2__WIDTH                                   4
20460 #define RADIO130NM_SYNTH2__CAPRANGE2__MASK                          0x000000f0U
20461 #define RADIO130NM_SYNTH2__CAPRANGE2__READ(src) \
20462                     (((u_int32_t)(src)\
20463                     & 0x000000f0U) >> 4)
20464 #define RADIO130NM_SYNTH2__CAPRANGE2__WRITE(src) \
20465                     (((u_int32_t)(src)\
20466                     << 4) & 0x000000f0U)
20467 #define RADIO130NM_SYNTH2__CAPRANGE2__MODIFY(dst, src) \
20468                     (dst) = ((dst) &\
20469                     ~0x000000f0U) | (((u_int32_t)(src) <<\
20470                     4) & 0x000000f0U)
20471 #define RADIO130NM_SYNTH2__CAPRANGE2__VERIFY(src) \
20472                     (!((((u_int32_t)(src)\
20473                     << 4) & ~0x000000f0U)))
20474
20475 /* macros for field CAPRANGE1 */
20476 #define RADIO130NM_SYNTH2__CAPRANGE1__SHIFT                                   8
20477 #define RADIO130NM_SYNTH2__CAPRANGE1__WIDTH                                   4
20478 #define RADIO130NM_SYNTH2__CAPRANGE1__MASK                          0x00000f00U
20479 #define RADIO130NM_SYNTH2__CAPRANGE1__READ(src) \
20480                     (((u_int32_t)(src)\
20481                     & 0x00000f00U) >> 8)
20482 #define RADIO130NM_SYNTH2__CAPRANGE1__WRITE(src) \
20483                     (((u_int32_t)(src)\
20484                     << 8) & 0x00000f00U)
20485 #define RADIO130NM_SYNTH2__CAPRANGE1__MODIFY(dst, src) \
20486                     (dst) = ((dst) &\
20487                     ~0x00000f00U) | (((u_int32_t)(src) <<\
20488                     8) & 0x00000f00U)
20489 #define RADIO130NM_SYNTH2__CAPRANGE1__VERIFY(src) \
20490                     (!((((u_int32_t)(src)\
20491                     << 8) & ~0x00000f00U)))
20492
20493 /* macros for field LOOPLEAKCUR */
20494 #define RADIO130NM_SYNTH2__LOOPLEAKCUR__SHIFT                                12
20495 #define RADIO130NM_SYNTH2__LOOPLEAKCUR__WIDTH                                 4
20496 #define RADIO130NM_SYNTH2__LOOPLEAKCUR__MASK                        0x0000f000U
20497 #define RADIO130NM_SYNTH2__LOOPLEAKCUR__READ(src) \
20498                     (((u_int32_t)(src)\
20499                     & 0x0000f000U) >> 12)
20500 #define RADIO130NM_SYNTH2__LOOPLEAKCUR__WRITE(src) \
20501                     (((u_int32_t)(src)\
20502                     << 12) & 0x0000f000U)
20503 #define RADIO130NM_SYNTH2__LOOPLEAKCUR__MODIFY(dst, src) \
20504                     (dst) = ((dst) &\
20505                     ~0x0000f000U) | (((u_int32_t)(src) <<\
20506                     12) & 0x0000f000U)
20507 #define RADIO130NM_SYNTH2__LOOPLEAKCUR__VERIFY(src) \
20508                     (!((((u_int32_t)(src)\
20509                     << 12) & ~0x0000f000U)))
20510
20511 /* macros for field CPLOWLK */
20512 #define RADIO130NM_SYNTH2__CPLOWLK__SHIFT                                    16
20513 #define RADIO130NM_SYNTH2__CPLOWLK__WIDTH                                     1
20514 #define RADIO130NM_SYNTH2__CPLOWLK__MASK                            0x00010000U
20515 #define RADIO130NM_SYNTH2__CPLOWLK__READ(src) \
20516                     (((u_int32_t)(src)\
20517                     & 0x00010000U) >> 16)
20518 #define RADIO130NM_SYNTH2__CPLOWLK__WRITE(src) \
20519                     (((u_int32_t)(src)\
20520                     << 16) & 0x00010000U)
20521 #define RADIO130NM_SYNTH2__CPLOWLK__MODIFY(dst, src) \
20522                     (dst) = ((dst) &\
20523                     ~0x00010000U) | (((u_int32_t)(src) <<\
20524                     16) & 0x00010000U)
20525 #define RADIO130NM_SYNTH2__CPLOWLK__VERIFY(src) \
20526                     (!((((u_int32_t)(src)\
20527                     << 16) & ~0x00010000U)))
20528 #define RADIO130NM_SYNTH2__CPLOWLK__SET(dst) \
20529                     (dst) = ((dst) &\
20530                     ~0x00010000U) | ((u_int32_t)(1) << 16)
20531 #define RADIO130NM_SYNTH2__CPLOWLK__CLR(dst) \
20532                     (dst) = ((dst) &\
20533                     ~0x00010000U) | ((u_int32_t)(0) << 16)
20534
20535 /* macros for field CPSTEERING_EN_INTN */
20536 #define RADIO130NM_SYNTH2__CPSTEERING_EN_INTN__SHIFT                         17
20537 #define RADIO130NM_SYNTH2__CPSTEERING_EN_INTN__WIDTH                          1
20538 #define RADIO130NM_SYNTH2__CPSTEERING_EN_INTN__MASK                 0x00020000U
20539 #define RADIO130NM_SYNTH2__CPSTEERING_EN_INTN__READ(src) \
20540                     (((u_int32_t)(src)\
20541                     & 0x00020000U) >> 17)
20542 #define RADIO130NM_SYNTH2__CPSTEERING_EN_INTN__WRITE(src) \
20543                     (((u_int32_t)(src)\
20544                     << 17) & 0x00020000U)
20545 #define RADIO130NM_SYNTH2__CPSTEERING_EN_INTN__MODIFY(dst, src) \
20546                     (dst) = ((dst) &\
20547                     ~0x00020000U) | (((u_int32_t)(src) <<\
20548                     17) & 0x00020000U)
20549 #define RADIO130NM_SYNTH2__CPSTEERING_EN_INTN__VERIFY(src) \
20550                     (!((((u_int32_t)(src)\
20551                     << 17) & ~0x00020000U)))
20552 #define RADIO130NM_SYNTH2__CPSTEERING_EN_INTN__SET(dst) \
20553                     (dst) = ((dst) &\
20554                     ~0x00020000U) | ((u_int32_t)(1) << 17)
20555 #define RADIO130NM_SYNTH2__CPSTEERING_EN_INTN__CLR(dst) \
20556                     (dst) = ((dst) &\
20557                     ~0x00020000U) | ((u_int32_t)(0) << 17)
20558
20559 /* macros for field CPBIAS */
20560 #define RADIO130NM_SYNTH2__CPBIAS__SHIFT                                     18
20561 #define RADIO130NM_SYNTH2__CPBIAS__WIDTH                                      2
20562 #define RADIO130NM_SYNTH2__CPBIAS__MASK                             0x000c0000U
20563 #define RADIO130NM_SYNTH2__CPBIAS__READ(src) \
20564                     (((u_int32_t)(src)\
20565                     & 0x000c0000U) >> 18)
20566 #define RADIO130NM_SYNTH2__CPBIAS__WRITE(src) \
20567                     (((u_int32_t)(src)\
20568                     << 18) & 0x000c0000U)
20569 #define RADIO130NM_SYNTH2__CPBIAS__MODIFY(dst, src) \
20570                     (dst) = ((dst) &\
20571                     ~0x000c0000U) | (((u_int32_t)(src) <<\
20572                     18) & 0x000c0000U)
20573 #define RADIO130NM_SYNTH2__CPBIAS__VERIFY(src) \
20574                     (!((((u_int32_t)(src)\
20575                     << 18) & ~0x000c0000U)))
20576
20577 /* macros for field VC_LOW_REF */
20578 #define RADIO130NM_SYNTH2__VC_LOW_REF__SHIFT                                 20
20579 #define RADIO130NM_SYNTH2__VC_LOW_REF__WIDTH                                  3
20580 #define RADIO130NM_SYNTH2__VC_LOW_REF__MASK                         0x00700000U
20581 #define RADIO130NM_SYNTH2__VC_LOW_REF__READ(src) \
20582                     (((u_int32_t)(src)\
20583                     & 0x00700000U) >> 20)
20584 #define RADIO130NM_SYNTH2__VC_LOW_REF__WRITE(src) \
20585                     (((u_int32_t)(src)\
20586                     << 20) & 0x00700000U)
20587 #define RADIO130NM_SYNTH2__VC_LOW_REF__MODIFY(dst, src) \
20588                     (dst) = ((dst) &\
20589                     ~0x00700000U) | (((u_int32_t)(src) <<\
20590                     20) & 0x00700000U)
20591 #define RADIO130NM_SYNTH2__VC_LOW_REF__VERIFY(src) \
20592                     (!((((u_int32_t)(src)\
20593                     << 20) & ~0x00700000U)))
20594
20595 /* macros for field VC_MID_REF */
20596 #define RADIO130NM_SYNTH2__VC_MID_REF__SHIFT                                 23
20597 #define RADIO130NM_SYNTH2__VC_MID_REF__WIDTH                                  3
20598 #define RADIO130NM_SYNTH2__VC_MID_REF__MASK                         0x03800000U
20599 #define RADIO130NM_SYNTH2__VC_MID_REF__READ(src) \
20600                     (((u_int32_t)(src)\
20601                     & 0x03800000U) >> 23)
20602 #define RADIO130NM_SYNTH2__VC_MID_REF__WRITE(src) \
20603                     (((u_int32_t)(src)\
20604                     << 23) & 0x03800000U)
20605 #define RADIO130NM_SYNTH2__VC_MID_REF__MODIFY(dst, src) \
20606                     (dst) = ((dst) &\
20607                     ~0x03800000U) | (((u_int32_t)(src) <<\
20608                     23) & 0x03800000U)
20609 #define RADIO130NM_SYNTH2__VC_MID_REF__VERIFY(src) \
20610                     (!((((u_int32_t)(src)\
20611                     << 23) & ~0x03800000U)))
20612
20613 /* macros for field VC_HI_REF */
20614 #define RADIO130NM_SYNTH2__VC_HI_REF__SHIFT                                  26
20615 #define RADIO130NM_SYNTH2__VC_HI_REF__WIDTH                                   3
20616 #define RADIO130NM_SYNTH2__VC_HI_REF__MASK                          0x1c000000U
20617 #define RADIO130NM_SYNTH2__VC_HI_REF__READ(src) \
20618                     (((u_int32_t)(src)\
20619                     & 0x1c000000U) >> 26)
20620 #define RADIO130NM_SYNTH2__VC_HI_REF__WRITE(src) \
20621                     (((u_int32_t)(src)\
20622                     << 26) & 0x1c000000U)
20623 #define RADIO130NM_SYNTH2__VC_HI_REF__MODIFY(dst, src) \
20624                     (dst) = ((dst) &\
20625                     ~0x1c000000U) | (((u_int32_t)(src) <<\
20626                     26) & 0x1c000000U)
20627 #define RADIO130NM_SYNTH2__VC_HI_REF__VERIFY(src) \
20628                     (!((((u_int32_t)(src)\
20629                     << 26) & ~0x1c000000U)))
20630
20631 /* macros for field VC_CAL_REF */
20632 #define RADIO130NM_SYNTH2__VC_CAL_REF__SHIFT                                 29
20633 #define RADIO130NM_SYNTH2__VC_CAL_REF__WIDTH                                  3
20634 #define RADIO130NM_SYNTH2__VC_CAL_REF__MASK                         0xe0000000U
20635 #define RADIO130NM_SYNTH2__VC_CAL_REF__READ(src) \
20636                     (((u_int32_t)(src)\
20637                     & 0xe0000000U) >> 29)
20638 #define RADIO130NM_SYNTH2__VC_CAL_REF__WRITE(src) \
20639                     (((u_int32_t)(src)\
20640                     << 29) & 0xe0000000U)
20641 #define RADIO130NM_SYNTH2__VC_CAL_REF__MODIFY(dst, src) \
20642                     (dst) = ((dst) &\
20643                     ~0xe0000000U) | (((u_int32_t)(src) <<\
20644                     29) & 0xe0000000U)
20645 #define RADIO130NM_SYNTH2__VC_CAL_REF__VERIFY(src) \
20646                     (!((((u_int32_t)(src)\
20647                     << 29) & ~0xe0000000U)))
20648 #define RADIO130NM_SYNTH2__TYPE                                       u_int32_t
20649 #define RADIO130NM_SYNTH2__READ                                     0xffffffffU
20650 #define RADIO130NM_SYNTH2__WRITE                                    0xffffffffU
20651
20652 #endif /* __RADIO130NM_SYNTH2_MACRO__ */
20653
20654
20655 /* macros for merlin2_0_radio_reg_map.SYNTH2 */
20656 #define INST_MERLIN2_0_RADIO_REG_MAP__SYNTH2__NUM                             1
20657
20658 /* macros for BlueprintGlobalNameSpace::RADIO130NM_SYNTH3 */
20659 #ifndef __RADIO130NM_SYNTH3_MACRO__
20660 #define __RADIO130NM_SYNTH3_MACRO__
20661
20662 /* macros for field WAIT_VC_CHECK */
20663 #define RADIO130NM_SYNTH3__WAIT_VC_CHECK__SHIFT                               0
20664 #define RADIO130NM_SYNTH3__WAIT_VC_CHECK__WIDTH                               6
20665 #define RADIO130NM_SYNTH3__WAIT_VC_CHECK__MASK                      0x0000003fU
20666 #define RADIO130NM_SYNTH3__WAIT_VC_CHECK__READ(src) \
20667                     (u_int32_t)(src)\
20668                     & 0x0000003fU
20669 #define RADIO130NM_SYNTH3__WAIT_VC_CHECK__WRITE(src) \
20670                     ((u_int32_t)(src)\
20671                     & 0x0000003fU)
20672 #define RADIO130NM_SYNTH3__WAIT_VC_CHECK__MODIFY(dst, src) \
20673                     (dst) = ((dst) &\
20674                     ~0x0000003fU) | ((u_int32_t)(src) &\
20675                     0x0000003fU)
20676 #define RADIO130NM_SYNTH3__WAIT_VC_CHECK__VERIFY(src) \
20677                     (!(((u_int32_t)(src)\
20678                     & ~0x0000003fU)))
20679
20680 /* macros for field WAIT_CAL_LIN */
20681 #define RADIO130NM_SYNTH3__WAIT_CAL_LIN__SHIFT                                6
20682 #define RADIO130NM_SYNTH3__WAIT_CAL_LIN__WIDTH                                6
20683 #define RADIO130NM_SYNTH3__WAIT_CAL_LIN__MASK                       0x00000fc0U
20684 #define RADIO130NM_SYNTH3__WAIT_CAL_LIN__READ(src) \
20685                     (((u_int32_t)(src)\
20686                     & 0x00000fc0U) >> 6)
20687 #define RADIO130NM_SYNTH3__WAIT_CAL_LIN__WRITE(src) \
20688                     (((u_int32_t)(src)\
20689                     << 6) & 0x00000fc0U)
20690 #define RADIO130NM_SYNTH3__WAIT_CAL_LIN__MODIFY(dst, src) \
20691                     (dst) = ((dst) &\
20692                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
20693                     6) & 0x00000fc0U)
20694 #define RADIO130NM_SYNTH3__WAIT_CAL_LIN__VERIFY(src) \
20695                     (!((((u_int32_t)(src)\
20696                     << 6) & ~0x00000fc0U)))
20697
20698 /* macros for field WAIT_CAL_BIN */
20699 #define RADIO130NM_SYNTH3__WAIT_CAL_BIN__SHIFT                               12
20700 #define RADIO130NM_SYNTH3__WAIT_CAL_BIN__WIDTH                                6
20701 #define RADIO130NM_SYNTH3__WAIT_CAL_BIN__MASK                       0x0003f000U
20702 #define RADIO130NM_SYNTH3__WAIT_CAL_BIN__READ(src) \
20703                     (((u_int32_t)(src)\
20704                     & 0x0003f000U) >> 12)
20705 #define RADIO130NM_SYNTH3__WAIT_CAL_BIN__WRITE(src) \
20706                     (((u_int32_t)(src)\
20707                     << 12) & 0x0003f000U)
20708 #define RADIO130NM_SYNTH3__WAIT_CAL_BIN__MODIFY(dst, src) \
20709                     (dst) = ((dst) &\
20710                     ~0x0003f000U) | (((u_int32_t)(src) <<\
20711                     12) & 0x0003f000U)
20712 #define RADIO130NM_SYNTH3__WAIT_CAL_BIN__VERIFY(src) \
20713                     (!((((u_int32_t)(src)\
20714                     << 12) & ~0x0003f000U)))
20715
20716 /* macros for field WAIT_PWRUP */
20717 #define RADIO130NM_SYNTH3__WAIT_PWRUP__SHIFT                                 18
20718 #define RADIO130NM_SYNTH3__WAIT_PWRUP__WIDTH                                  6
20719 #define RADIO130NM_SYNTH3__WAIT_PWRUP__MASK                         0x00fc0000U
20720 #define RADIO130NM_SYNTH3__WAIT_PWRUP__READ(src) \
20721                     (((u_int32_t)(src)\
20722                     & 0x00fc0000U) >> 18)
20723 #define RADIO130NM_SYNTH3__WAIT_PWRUP__WRITE(src) \
20724                     (((u_int32_t)(src)\
20725                     << 18) & 0x00fc0000U)
20726 #define RADIO130NM_SYNTH3__WAIT_PWRUP__MODIFY(dst, src) \
20727                     (dst) = ((dst) &\
20728                     ~0x00fc0000U) | (((u_int32_t)(src) <<\
20729                     18) & 0x00fc0000U)
20730 #define RADIO130NM_SYNTH3__WAIT_PWRUP__VERIFY(src) \
20731                     (!((((u_int32_t)(src)\
20732                     << 18) & ~0x00fc0000U)))
20733
20734 /* macros for field WAIT_SHORTR_PWRUP */
20735 #define RADIO130NM_SYNTH3__WAIT_SHORTR_PWRUP__SHIFT                          24
20736 #define RADIO130NM_SYNTH3__WAIT_SHORTR_PWRUP__WIDTH                           6
20737 #define RADIO130NM_SYNTH3__WAIT_SHORTR_PWRUP__MASK                  0x3f000000U
20738 #define RADIO130NM_SYNTH3__WAIT_SHORTR_PWRUP__READ(src) \
20739                     (((u_int32_t)(src)\
20740                     & 0x3f000000U) >> 24)
20741 #define RADIO130NM_SYNTH3__WAIT_SHORTR_PWRUP__WRITE(src) \
20742                     (((u_int32_t)(src)\
20743                     << 24) & 0x3f000000U)
20744 #define RADIO130NM_SYNTH3__WAIT_SHORTR_PWRUP__MODIFY(dst, src) \
20745                     (dst) = ((dst) &\
20746                     ~0x3f000000U) | (((u_int32_t)(src) <<\
20747                     24) & 0x3f000000U)
20748 #define RADIO130NM_SYNTH3__WAIT_SHORTR_PWRUP__VERIFY(src) \
20749                     (!((((u_int32_t)(src)\
20750                     << 24) & ~0x3f000000U)))
20751
20752 /* macros for field SEL_CLK_DIV2 */
20753 #define RADIO130NM_SYNTH3__SEL_CLK_DIV2__SHIFT                               30
20754 #define RADIO130NM_SYNTH3__SEL_CLK_DIV2__WIDTH                                1
20755 #define RADIO130NM_SYNTH3__SEL_CLK_DIV2__MASK                       0x40000000U
20756 #define RADIO130NM_SYNTH3__SEL_CLK_DIV2__READ(src) \
20757                     (((u_int32_t)(src)\
20758                     & 0x40000000U) >> 30)
20759 #define RADIO130NM_SYNTH3__SEL_CLK_DIV2__WRITE(src) \
20760                     (((u_int32_t)(src)\
20761                     << 30) & 0x40000000U)
20762 #define RADIO130NM_SYNTH3__SEL_CLK_DIV2__MODIFY(dst, src) \
20763                     (dst) = ((dst) &\
20764                     ~0x40000000U) | (((u_int32_t)(src) <<\
20765                     30) & 0x40000000U)
20766 #define RADIO130NM_SYNTH3__SEL_CLK_DIV2__VERIFY(src) \
20767                     (!((((u_int32_t)(src)\
20768                     << 30) & ~0x40000000U)))
20769 #define RADIO130NM_SYNTH3__SEL_CLK_DIV2__SET(dst) \
20770                     (dst) = ((dst) &\
20771                     ~0x40000000U) | ((u_int32_t)(1) << 30)
20772 #define RADIO130NM_SYNTH3__SEL_CLK_DIV2__CLR(dst) \
20773                     (dst) = ((dst) &\
20774                     ~0x40000000U) | ((u_int32_t)(0) << 30)
20775
20776 /* macros for field DIS_CLK_XTAL */
20777 #define RADIO130NM_SYNTH3__DIS_CLK_XTAL__SHIFT                               31
20778 #define RADIO130NM_SYNTH3__DIS_CLK_XTAL__WIDTH                                1
20779 #define RADIO130NM_SYNTH3__DIS_CLK_XTAL__MASK                       0x80000000U
20780 #define RADIO130NM_SYNTH3__DIS_CLK_XTAL__READ(src) \
20781                     (((u_int32_t)(src)\
20782                     & 0x80000000U) >> 31)
20783 #define RADIO130NM_SYNTH3__DIS_CLK_XTAL__WRITE(src) \
20784                     (((u_int32_t)(src)\
20785                     << 31) & 0x80000000U)
20786 #define RADIO130NM_SYNTH3__DIS_CLK_XTAL__MODIFY(dst, src) \
20787                     (dst) = ((dst) &\
20788                     ~0x80000000U) | (((u_int32_t)(src) <<\
20789                     31) & 0x80000000U)
20790 #define RADIO130NM_SYNTH3__DIS_CLK_XTAL__VERIFY(src) \
20791                     (!((((u_int32_t)(src)\
20792                     << 31) & ~0x80000000U)))
20793 #define RADIO130NM_SYNTH3__DIS_CLK_XTAL__SET(dst) \
20794                     (dst) = ((dst) &\
20795                     ~0x80000000U) | ((u_int32_t)(1) << 31)
20796 #define RADIO130NM_SYNTH3__DIS_CLK_XTAL__CLR(dst) \
20797                     (dst) = ((dst) &\
20798                     ~0x80000000U) | ((u_int32_t)(0) << 31)
20799 #define RADIO130NM_SYNTH3__TYPE                                       u_int32_t
20800 #define RADIO130NM_SYNTH3__READ                                     0xffffffffU
20801 #define RADIO130NM_SYNTH3__WRITE                                    0xffffffffU
20802
20803 #endif /* __RADIO130NM_SYNTH3_MACRO__ */
20804
20805
20806 /* macros for merlin2_0_radio_reg_map.SYNTH3 */
20807 #define INST_MERLIN2_0_RADIO_REG_MAP__SYNTH3__NUM                             1
20808
20809 /* macros for BlueprintGlobalNameSpace::RADIO130NM_SYNTH4 */
20810 #ifndef __RADIO130NM_SYNTH4_MACRO__
20811 #define __RADIO130NM_SYNTH4_MACRO__
20812
20813 /* macros for field FORCE_SHIFTREG */
20814 #define RADIO130NM_SYNTH4__FORCE_SHIFTREG__SHIFT                              0
20815 #define RADIO130NM_SYNTH4__FORCE_SHIFTREG__WIDTH                              1
20816 #define RADIO130NM_SYNTH4__FORCE_SHIFTREG__MASK                     0x00000001U
20817 #define RADIO130NM_SYNTH4__FORCE_SHIFTREG__READ(src) \
20818                     (u_int32_t)(src)\
20819                     & 0x00000001U
20820 #define RADIO130NM_SYNTH4__FORCE_SHIFTREG__WRITE(src) \
20821                     ((u_int32_t)(src)\
20822                     & 0x00000001U)
20823 #define RADIO130NM_SYNTH4__FORCE_SHIFTREG__MODIFY(dst, src) \
20824                     (dst) = ((dst) &\
20825                     ~0x00000001U) | ((u_int32_t)(src) &\
20826                     0x00000001U)
20827 #define RADIO130NM_SYNTH4__FORCE_SHIFTREG__VERIFY(src) \
20828                     (!(((u_int32_t)(src)\
20829                     & ~0x00000001U)))
20830 #define RADIO130NM_SYNTH4__FORCE_SHIFTREG__SET(dst) \
20831                     (dst) = ((dst) &\
20832                     ~0x00000001U) | (u_int32_t)(1)
20833 #define RADIO130NM_SYNTH4__FORCE_SHIFTREG__CLR(dst) \
20834                     (dst) = ((dst) &\
20835                     ~0x00000001U) | (u_int32_t)(0)
20836
20837 /* macros for field LONGSHIFTSEL */
20838 #define RADIO130NM_SYNTH4__LONGSHIFTSEL__SHIFT                                1
20839 #define RADIO130NM_SYNTH4__LONGSHIFTSEL__WIDTH                                1
20840 #define RADIO130NM_SYNTH4__LONGSHIFTSEL__MASK                       0x00000002U
20841 #define RADIO130NM_SYNTH4__LONGSHIFTSEL__READ(src) \
20842                     (((u_int32_t)(src)\
20843                     & 0x00000002U) >> 1)
20844 #define RADIO130NM_SYNTH4__LONGSHIFTSEL__WRITE(src) \
20845                     (((u_int32_t)(src)\
20846                     << 1) & 0x00000002U)
20847 #define RADIO130NM_SYNTH4__LONGSHIFTSEL__MODIFY(dst, src) \
20848                     (dst) = ((dst) &\
20849                     ~0x00000002U) | (((u_int32_t)(src) <<\
20850                     1) & 0x00000002U)
20851 #define RADIO130NM_SYNTH4__LONGSHIFTSEL__VERIFY(src) \
20852                     (!((((u_int32_t)(src)\
20853                     << 1) & ~0x00000002U)))
20854 #define RADIO130NM_SYNTH4__LONGSHIFTSEL__SET(dst) \
20855                     (dst) = ((dst) &\
20856                     ~0x00000002U) | ((u_int32_t)(1) << 1)
20857 #define RADIO130NM_SYNTH4__LONGSHIFTSEL__CLR(dst) \
20858                     (dst) = ((dst) &\
20859                     ~0x00000002U) | ((u_int32_t)(0) << 1)
20860
20861 /* macros for field LOBUF5GTUNE_OVR */
20862 #define RADIO130NM_SYNTH4__LOBUF5GTUNE_OVR__SHIFT                             2
20863 #define RADIO130NM_SYNTH4__LOBUF5GTUNE_OVR__WIDTH                             2
20864 #define RADIO130NM_SYNTH4__LOBUF5GTUNE_OVR__MASK                    0x0000000cU
20865 #define RADIO130NM_SYNTH4__LOBUF5GTUNE_OVR__READ(src) \
20866                     (((u_int32_t)(src)\
20867                     & 0x0000000cU) >> 2)
20868 #define RADIO130NM_SYNTH4__LOBUF5GTUNE_OVR__WRITE(src) \
20869                     (((u_int32_t)(src)\
20870                     << 2) & 0x0000000cU)
20871 #define RADIO130NM_SYNTH4__LOBUF5GTUNE_OVR__MODIFY(dst, src) \
20872                     (dst) = ((dst) &\
20873                     ~0x0000000cU) | (((u_int32_t)(src) <<\
20874                     2) & 0x0000000cU)
20875 #define RADIO130NM_SYNTH4__LOBUF5GTUNE_OVR__VERIFY(src) \
20876                     (!((((u_int32_t)(src)\
20877                     << 2) & ~0x0000000cU)))
20878
20879 /* macros for field FORCE_LOBUF5GTUNE */
20880 #define RADIO130NM_SYNTH4__FORCE_LOBUF5GTUNE__SHIFT                           4
20881 #define RADIO130NM_SYNTH4__FORCE_LOBUF5GTUNE__WIDTH                           1
20882 #define RADIO130NM_SYNTH4__FORCE_LOBUF5GTUNE__MASK                  0x00000010U
20883 #define RADIO130NM_SYNTH4__FORCE_LOBUF5GTUNE__READ(src) \
20884                     (((u_int32_t)(src)\
20885                     & 0x00000010U) >> 4)
20886 #define RADIO130NM_SYNTH4__FORCE_LOBUF5GTUNE__WRITE(src) \
20887                     (((u_int32_t)(src)\
20888                     << 4) & 0x00000010U)
20889 #define RADIO130NM_SYNTH4__FORCE_LOBUF5GTUNE__MODIFY(dst, src) \
20890                     (dst) = ((dst) &\
20891                     ~0x00000010U) | (((u_int32_t)(src) <<\
20892                     4) & 0x00000010U)
20893 #define RADIO130NM_SYNTH4__FORCE_LOBUF5GTUNE__VERIFY(src) \
20894                     (!((((u_int32_t)(src)\
20895                     << 4) & ~0x00000010U)))
20896 #define RADIO130NM_SYNTH4__FORCE_LOBUF5GTUNE__SET(dst) \
20897                     (dst) = ((dst) &\
20898                     ~0x00000010U) | ((u_int32_t)(1) << 4)
20899 #define RADIO130NM_SYNTH4__FORCE_LOBUF5GTUNE__CLR(dst) \
20900                     (dst) = ((dst) &\
20901                     ~0x00000010U) | ((u_int32_t)(0) << 4)
20902
20903 /* macros for field PSCOUNT_FBSEL */
20904 #define RADIO130NM_SYNTH4__PSCOUNT_FBSEL__SHIFT                               5
20905 #define RADIO130NM_SYNTH4__PSCOUNT_FBSEL__WIDTH                               1
20906 #define RADIO130NM_SYNTH4__PSCOUNT_FBSEL__MASK                      0x00000020U
20907 #define RADIO130NM_SYNTH4__PSCOUNT_FBSEL__READ(src) \
20908                     (((u_int32_t)(src)\
20909                     & 0x00000020U) >> 5)
20910 #define RADIO130NM_SYNTH4__PSCOUNT_FBSEL__WRITE(src) \
20911                     (((u_int32_t)(src)\
20912                     << 5) & 0x00000020U)
20913 #define RADIO130NM_SYNTH4__PSCOUNT_FBSEL__MODIFY(dst, src) \
20914                     (dst) = ((dst) &\
20915                     ~0x00000020U) | (((u_int32_t)(src) <<\
20916                     5) & 0x00000020U)
20917 #define RADIO130NM_SYNTH4__PSCOUNT_FBSEL__VERIFY(src) \
20918                     (!((((u_int32_t)(src)\
20919                     << 5) & ~0x00000020U)))
20920 #define RADIO130NM_SYNTH4__PSCOUNT_FBSEL__SET(dst) \
20921                     (dst) = ((dst) &\
20922                     ~0x00000020U) | ((u_int32_t)(1) << 5)
20923 #define RADIO130NM_SYNTH4__PSCOUNT_FBSEL__CLR(dst) \
20924                     (dst) = ((dst) &\
20925                     ~0x00000020U) | ((u_int32_t)(0) << 5)
20926
20927 /* macros for field SDM_DITHER */
20928 #define RADIO130NM_SYNTH4__SDM_DITHER__SHIFT                                  6
20929 #define RADIO130NM_SYNTH4__SDM_DITHER__WIDTH                                  2
20930 #define RADIO130NM_SYNTH4__SDM_DITHER__MASK                         0x000000c0U
20931 #define RADIO130NM_SYNTH4__SDM_DITHER__READ(src) \
20932                     (((u_int32_t)(src)\
20933                     & 0x000000c0U) >> 6)
20934 #define RADIO130NM_SYNTH4__SDM_DITHER__WRITE(src) \
20935                     (((u_int32_t)(src)\
20936                     << 6) & 0x000000c0U)
20937 #define RADIO130NM_SYNTH4__SDM_DITHER__MODIFY(dst, src) \
20938                     (dst) = ((dst) &\
20939                     ~0x000000c0U) | (((u_int32_t)(src) <<\
20940                     6) & 0x000000c0U)
20941 #define RADIO130NM_SYNTH4__SDM_DITHER__VERIFY(src) \
20942                     (!((((u_int32_t)(src)\
20943                     << 6) & ~0x000000c0U)))
20944
20945 /* macros for field SDM_MODE */
20946 #define RADIO130NM_SYNTH4__SDM_MODE__SHIFT                                    8
20947 #define RADIO130NM_SYNTH4__SDM_MODE__WIDTH                                    1
20948 #define RADIO130NM_SYNTH4__SDM_MODE__MASK                           0x00000100U
20949 #define RADIO130NM_SYNTH4__SDM_MODE__READ(src) \
20950                     (((u_int32_t)(src)\
20951                     & 0x00000100U) >> 8)
20952 #define RADIO130NM_SYNTH4__SDM_MODE__WRITE(src) \
20953                     (((u_int32_t)(src)\
20954                     << 8) & 0x00000100U)
20955 #define RADIO130NM_SYNTH4__SDM_MODE__MODIFY(dst, src) \
20956                     (dst) = ((dst) &\
20957                     ~0x00000100U) | (((u_int32_t)(src) <<\
20958                     8) & 0x00000100U)
20959 #define RADIO130NM_SYNTH4__SDM_MODE__VERIFY(src) \
20960                     (!((((u_int32_t)(src)\
20961                     << 8) & ~0x00000100U)))
20962 #define RADIO130NM_SYNTH4__SDM_MODE__SET(dst) \
20963                     (dst) = ((dst) &\
20964                     ~0x00000100U) | ((u_int32_t)(1) << 8)
20965 #define RADIO130NM_SYNTH4__SDM_MODE__CLR(dst) \
20966                     (dst) = ((dst) &\
20967                     ~0x00000100U) | ((u_int32_t)(0) << 8)
20968
20969 /* macros for field SDM_DISABLE */
20970 #define RADIO130NM_SYNTH4__SDM_DISABLE__SHIFT                                 9
20971 #define RADIO130NM_SYNTH4__SDM_DISABLE__WIDTH                                 1
20972 #define RADIO130NM_SYNTH4__SDM_DISABLE__MASK                        0x00000200U
20973 #define RADIO130NM_SYNTH4__SDM_DISABLE__READ(src) \
20974                     (((u_int32_t)(src)\
20975                     & 0x00000200U) >> 9)
20976 #define RADIO130NM_SYNTH4__SDM_DISABLE__WRITE(src) \
20977                     (((u_int32_t)(src)\
20978                     << 9) & 0x00000200U)
20979 #define RADIO130NM_SYNTH4__SDM_DISABLE__MODIFY(dst, src) \
20980                     (dst) = ((dst) &\
20981                     ~0x00000200U) | (((u_int32_t)(src) <<\
20982                     9) & 0x00000200U)
20983 #define RADIO130NM_SYNTH4__SDM_DISABLE__VERIFY(src) \
20984                     (!((((u_int32_t)(src)\
20985                     << 9) & ~0x00000200U)))
20986 #define RADIO130NM_SYNTH4__SDM_DISABLE__SET(dst) \
20987                     (dst) = ((dst) &\
20988                     ~0x00000200U) | ((u_int32_t)(1) << 9)
20989 #define RADIO130NM_SYNTH4__SDM_DISABLE__CLR(dst) \
20990                     (dst) = ((dst) &\
20991                     ~0x00000200U) | ((u_int32_t)(0) << 9)
20992
20993 /* macros for field RESET_PRESC */
20994 #define RADIO130NM_SYNTH4__RESET_PRESC__SHIFT                                10
20995 #define RADIO130NM_SYNTH4__RESET_PRESC__WIDTH                                 1
20996 #define RADIO130NM_SYNTH4__RESET_PRESC__MASK                        0x00000400U
20997 #define RADIO130NM_SYNTH4__RESET_PRESC__READ(src) \
20998                     (((u_int32_t)(src)\
20999                     & 0x00000400U) >> 10)
21000 #define RADIO130NM_SYNTH4__RESET_PRESC__WRITE(src) \
21001                     (((u_int32_t)(src)\
21002                     << 10) & 0x00000400U)
21003 #define RADIO130NM_SYNTH4__RESET_PRESC__MODIFY(dst, src) \
21004                     (dst) = ((dst) &\
21005                     ~0x00000400U) | (((u_int32_t)(src) <<\
21006                     10) & 0x00000400U)
21007 #define RADIO130NM_SYNTH4__RESET_PRESC__VERIFY(src) \
21008                     (!((((u_int32_t)(src)\
21009                     << 10) & ~0x00000400U)))
21010 #define RADIO130NM_SYNTH4__RESET_PRESC__SET(dst) \
21011                     (dst) = ((dst) &\
21012                     ~0x00000400U) | ((u_int32_t)(1) << 10)
21013 #define RADIO130NM_SYNTH4__RESET_PRESC__CLR(dst) \
21014                     (dst) = ((dst) &\
21015                     ~0x00000400U) | ((u_int32_t)(0) << 10)
21016
21017 /* macros for field PRESCSEL */
21018 #define RADIO130NM_SYNTH4__PRESCSEL__SHIFT                                   11
21019 #define RADIO130NM_SYNTH4__PRESCSEL__WIDTH                                    2
21020 #define RADIO130NM_SYNTH4__PRESCSEL__MASK                           0x00001800U
21021 #define RADIO130NM_SYNTH4__PRESCSEL__READ(src) \
21022                     (((u_int32_t)(src)\
21023                     & 0x00001800U) >> 11)
21024 #define RADIO130NM_SYNTH4__PRESCSEL__WRITE(src) \
21025                     (((u_int32_t)(src)\
21026                     << 11) & 0x00001800U)
21027 #define RADIO130NM_SYNTH4__PRESCSEL__MODIFY(dst, src) \
21028                     (dst) = ((dst) &\
21029                     ~0x00001800U) | (((u_int32_t)(src) <<\
21030                     11) & 0x00001800U)
21031 #define RADIO130NM_SYNTH4__PRESCSEL__VERIFY(src) \
21032                     (!((((u_int32_t)(src)\
21033                     << 11) & ~0x00001800U)))
21034
21035 /* macros for field PFD_DISABLE */
21036 #define RADIO130NM_SYNTH4__PFD_DISABLE__SHIFT                                13
21037 #define RADIO130NM_SYNTH4__PFD_DISABLE__WIDTH                                 1
21038 #define RADIO130NM_SYNTH4__PFD_DISABLE__MASK                        0x00002000U
21039 #define RADIO130NM_SYNTH4__PFD_DISABLE__READ(src) \
21040                     (((u_int32_t)(src)\
21041                     & 0x00002000U) >> 13)
21042 #define RADIO130NM_SYNTH4__PFD_DISABLE__WRITE(src) \
21043                     (((u_int32_t)(src)\
21044                     << 13) & 0x00002000U)
21045 #define RADIO130NM_SYNTH4__PFD_DISABLE__MODIFY(dst, src) \
21046                     (dst) = ((dst) &\
21047                     ~0x00002000U) | (((u_int32_t)(src) <<\
21048                     13) & 0x00002000U)
21049 #define RADIO130NM_SYNTH4__PFD_DISABLE__VERIFY(src) \
21050                     (!((((u_int32_t)(src)\
21051                     << 13) & ~0x00002000U)))
21052 #define RADIO130NM_SYNTH4__PFD_DISABLE__SET(dst) \
21053                     (dst) = ((dst) &\
21054                     ~0x00002000U) | ((u_int32_t)(1) << 13)
21055 #define RADIO130NM_SYNTH4__PFD_DISABLE__CLR(dst) \
21056                     (dst) = ((dst) &\
21057                     ~0x00002000U) | ((u_int32_t)(0) << 13)
21058
21059 /* macros for field PFDDELAY_FRACN */
21060 #define RADIO130NM_SYNTH4__PFDDELAY_FRACN__SHIFT                             14
21061 #define RADIO130NM_SYNTH4__PFDDELAY_FRACN__WIDTH                              1
21062 #define RADIO130NM_SYNTH4__PFDDELAY_FRACN__MASK                     0x00004000U
21063 #define RADIO130NM_SYNTH4__PFDDELAY_FRACN__READ(src) \
21064                     (((u_int32_t)(src)\
21065                     & 0x00004000U) >> 14)
21066 #define RADIO130NM_SYNTH4__PFDDELAY_FRACN__WRITE(src) \
21067                     (((u_int32_t)(src)\
21068                     << 14) & 0x00004000U)
21069 #define RADIO130NM_SYNTH4__PFDDELAY_FRACN__MODIFY(dst, src) \
21070                     (dst) = ((dst) &\
21071                     ~0x00004000U) | (((u_int32_t)(src) <<\
21072                     14) & 0x00004000U)
21073 #define RADIO130NM_SYNTH4__PFDDELAY_FRACN__VERIFY(src) \
21074                     (!((((u_int32_t)(src)\
21075                     << 14) & ~0x00004000U)))
21076 #define RADIO130NM_SYNTH4__PFDDELAY_FRACN__SET(dst) \
21077                     (dst) = ((dst) &\
21078                     ~0x00004000U) | ((u_int32_t)(1) << 14)
21079 #define RADIO130NM_SYNTH4__PFDDELAY_FRACN__CLR(dst) \
21080                     (dst) = ((dst) &\
21081                     ~0x00004000U) | ((u_int32_t)(0) << 14)
21082
21083 /* macros for field FORCE_LO_ON */
21084 #define RADIO130NM_SYNTH4__FORCE_LO_ON__SHIFT                                15
21085 #define RADIO130NM_SYNTH4__FORCE_LO_ON__WIDTH                                 1
21086 #define RADIO130NM_SYNTH4__FORCE_LO_ON__MASK                        0x00008000U
21087 #define RADIO130NM_SYNTH4__FORCE_LO_ON__READ(src) \
21088                     (((u_int32_t)(src)\
21089                     & 0x00008000U) >> 15)
21090 #define RADIO130NM_SYNTH4__FORCE_LO_ON__WRITE(src) \
21091                     (((u_int32_t)(src)\
21092                     << 15) & 0x00008000U)
21093 #define RADIO130NM_SYNTH4__FORCE_LO_ON__MODIFY(dst, src) \
21094                     (dst) = ((dst) &\
21095                     ~0x00008000U) | (((u_int32_t)(src) <<\
21096                     15) & 0x00008000U)
21097 #define RADIO130NM_SYNTH4__FORCE_LO_ON__VERIFY(src) \
21098                     (!((((u_int32_t)(src)\
21099                     << 15) & ~0x00008000U)))
21100 #define RADIO130NM_SYNTH4__FORCE_LO_ON__SET(dst) \
21101                     (dst) = ((dst) &\
21102                     ~0x00008000U) | ((u_int32_t)(1) << 15)
21103 #define RADIO130NM_SYNTH4__FORCE_LO_ON__CLR(dst) \
21104                     (dst) = ((dst) &\
21105                     ~0x00008000U) | ((u_int32_t)(0) << 15)
21106
21107 /* macros for field CLKXTAL_EDGE_SEL */
21108 #define RADIO130NM_SYNTH4__CLKXTAL_EDGE_SEL__SHIFT                           16
21109 #define RADIO130NM_SYNTH4__CLKXTAL_EDGE_SEL__WIDTH                            1
21110 #define RADIO130NM_SYNTH4__CLKXTAL_EDGE_SEL__MASK                   0x00010000U
21111 #define RADIO130NM_SYNTH4__CLKXTAL_EDGE_SEL__READ(src) \
21112                     (((u_int32_t)(src)\
21113                     & 0x00010000U) >> 16)
21114 #define RADIO130NM_SYNTH4__CLKXTAL_EDGE_SEL__WRITE(src) \
21115                     (((u_int32_t)(src)\
21116                     << 16) & 0x00010000U)
21117 #define RADIO130NM_SYNTH4__CLKXTAL_EDGE_SEL__MODIFY(dst, src) \
21118                     (dst) = ((dst) &\
21119                     ~0x00010000U) | (((u_int32_t)(src) <<\
21120                     16) & 0x00010000U)
21121 #define RADIO130NM_SYNTH4__CLKXTAL_EDGE_SEL__VERIFY(src) \
21122                     (!((((u_int32_t)(src)\
21123                     << 16) & ~0x00010000U)))
21124 #define RADIO130NM_SYNTH4__CLKXTAL_EDGE_SEL__SET(dst) \
21125                     (dst) = ((dst) &\
21126                     ~0x00010000U) | ((u_int32_t)(1) << 16)
21127 #define RADIO130NM_SYNTH4__CLKXTAL_EDGE_SEL__CLR(dst) \
21128                     (dst) = ((dst) &\
21129                     ~0x00010000U) | ((u_int32_t)(0) << 16)
21130
21131 /* macros for field VCOCAPPULLUP */
21132 #define RADIO130NM_SYNTH4__VCOCAPPULLUP__SHIFT                               17
21133 #define RADIO130NM_SYNTH4__VCOCAPPULLUP__WIDTH                                1
21134 #define RADIO130NM_SYNTH4__VCOCAPPULLUP__MASK                       0x00020000U
21135 #define RADIO130NM_SYNTH4__VCOCAPPULLUP__READ(src) \
21136                     (((u_int32_t)(src)\
21137                     & 0x00020000U) >> 17)
21138 #define RADIO130NM_SYNTH4__VCOCAPPULLUP__WRITE(src) \
21139                     (((u_int32_t)(src)\
21140                     << 17) & 0x00020000U)
21141 #define RADIO130NM_SYNTH4__VCOCAPPULLUP__MODIFY(dst, src) \
21142                     (dst) = ((dst) &\
21143                     ~0x00020000U) | (((u_int32_t)(src) <<\
21144                     17) & 0x00020000U)
21145 #define RADIO130NM_SYNTH4__VCOCAPPULLUP__VERIFY(src) \
21146                     (!((((u_int32_t)(src)\
21147                     << 17) & ~0x00020000U)))
21148 #define RADIO130NM_SYNTH4__VCOCAPPULLUP__SET(dst) \
21149                     (dst) = ((dst) &\
21150                     ~0x00020000U) | ((u_int32_t)(1) << 17)
21151 #define RADIO130NM_SYNTH4__VCOCAPPULLUP__CLR(dst) \
21152                     (dst) = ((dst) &\
21153                     ~0x00020000U) | ((u_int32_t)(0) << 17)
21154
21155 /* macros for field VCOCAP_OVR */
21156 #define RADIO130NM_SYNTH4__VCOCAP_OVR__SHIFT                                 18
21157 #define RADIO130NM_SYNTH4__VCOCAP_OVR__WIDTH                                  8
21158 #define RADIO130NM_SYNTH4__VCOCAP_OVR__MASK                         0x03fc0000U
21159 #define RADIO130NM_SYNTH4__VCOCAP_OVR__READ(src) \
21160                     (((u_int32_t)(src)\
21161                     & 0x03fc0000U) >> 18)
21162 #define RADIO130NM_SYNTH4__VCOCAP_OVR__WRITE(src) \
21163                     (((u_int32_t)(src)\
21164                     << 18) & 0x03fc0000U)
21165 #define RADIO130NM_SYNTH4__VCOCAP_OVR__MODIFY(dst, src) \
21166                     (dst) = ((dst) &\
21167                     ~0x03fc0000U) | (((u_int32_t)(src) <<\
21168                     18) & 0x03fc0000U)
21169 #define RADIO130NM_SYNTH4__VCOCAP_OVR__VERIFY(src) \
21170                     (!((((u_int32_t)(src)\
21171                     << 18) & ~0x03fc0000U)))
21172
21173 /* macros for field FORCE_VCOCAP */
21174 #define RADIO130NM_SYNTH4__FORCE_VCOCAP__SHIFT                               26
21175 #define RADIO130NM_SYNTH4__FORCE_VCOCAP__WIDTH                                1
21176 #define RADIO130NM_SYNTH4__FORCE_VCOCAP__MASK                       0x04000000U
21177 #define RADIO130NM_SYNTH4__FORCE_VCOCAP__READ(src) \
21178                     (((u_int32_t)(src)\
21179                     & 0x04000000U) >> 26)
21180 #define RADIO130NM_SYNTH4__FORCE_VCOCAP__WRITE(src) \
21181                     (((u_int32_t)(src)\
21182                     << 26) & 0x04000000U)
21183 #define RADIO130NM_SYNTH4__FORCE_VCOCAP__MODIFY(dst, src) \
21184                     (dst) = ((dst) &\
21185                     ~0x04000000U) | (((u_int32_t)(src) <<\
21186                     26) & 0x04000000U)
21187 #define RADIO130NM_SYNTH4__FORCE_VCOCAP__VERIFY(src) \
21188                     (!((((u_int32_t)(src)\
21189                     << 26) & ~0x04000000U)))
21190 #define RADIO130NM_SYNTH4__FORCE_VCOCAP__SET(dst) \
21191                     (dst) = ((dst) &\
21192                     ~0x04000000U) | ((u_int32_t)(1) << 26)
21193 #define RADIO130NM_SYNTH4__FORCE_VCOCAP__CLR(dst) \
21194                     (dst) = ((dst) &\
21195                     ~0x04000000U) | ((u_int32_t)(0) << 26)
21196
21197 /* macros for field FORCE_PINVC */
21198 #define RADIO130NM_SYNTH4__FORCE_PINVC__SHIFT                                27
21199 #define RADIO130NM_SYNTH4__FORCE_PINVC__WIDTH                                 1
21200 #define RADIO130NM_SYNTH4__FORCE_PINVC__MASK                        0x08000000U
21201 #define RADIO130NM_SYNTH4__FORCE_PINVC__READ(src) \
21202                     (((u_int32_t)(src)\
21203                     & 0x08000000U) >> 27)
21204 #define RADIO130NM_SYNTH4__FORCE_PINVC__WRITE(src) \
21205                     (((u_int32_t)(src)\
21206                     << 27) & 0x08000000U)
21207 #define RADIO130NM_SYNTH4__FORCE_PINVC__MODIFY(dst, src) \
21208                     (dst) = ((dst) &\
21209                     ~0x08000000U) | (((u_int32_t)(src) <<\
21210                     27) & 0x08000000U)
21211 #define RADIO130NM_SYNTH4__FORCE_PINVC__VERIFY(src) \
21212                     (!((((u_int32_t)(src)\
21213                     << 27) & ~0x08000000U)))
21214 #define RADIO130NM_SYNTH4__FORCE_PINVC__SET(dst) \
21215                     (dst) = ((dst) &\
21216                     ~0x08000000U) | ((u_int32_t)(1) << 27)
21217 #define RADIO130NM_SYNTH4__FORCE_PINVC__CLR(dst) \
21218                     (dst) = ((dst) &\
21219                     ~0x08000000U) | ((u_int32_t)(0) << 27)
21220
21221 /* macros for field SHORTR_UNTIL_LOCKED */
21222 #define RADIO130NM_SYNTH4__SHORTR_UNTIL_LOCKED__SHIFT                        28
21223 #define RADIO130NM_SYNTH4__SHORTR_UNTIL_LOCKED__WIDTH                         1
21224 #define RADIO130NM_SYNTH4__SHORTR_UNTIL_LOCKED__MASK                0x10000000U
21225 #define RADIO130NM_SYNTH4__SHORTR_UNTIL_LOCKED__READ(src) \
21226                     (((u_int32_t)(src)\
21227                     & 0x10000000U) >> 28)
21228 #define RADIO130NM_SYNTH4__SHORTR_UNTIL_LOCKED__WRITE(src) \
21229                     (((u_int32_t)(src)\
21230                     << 28) & 0x10000000U)
21231 #define RADIO130NM_SYNTH4__SHORTR_UNTIL_LOCKED__MODIFY(dst, src) \
21232                     (dst) = ((dst) &\
21233                     ~0x10000000U) | (((u_int32_t)(src) <<\
21234                     28) & 0x10000000U)
21235 #define RADIO130NM_SYNTH4__SHORTR_UNTIL_LOCKED__VERIFY(src) \
21236                     (!((((u_int32_t)(src)\
21237                     << 28) & ~0x10000000U)))
21238 #define RADIO130NM_SYNTH4__SHORTR_UNTIL_LOCKED__SET(dst) \
21239                     (dst) = ((dst) &\
21240                     ~0x10000000U) | ((u_int32_t)(1) << 28)
21241 #define RADIO130NM_SYNTH4__SHORTR_UNTIL_LOCKED__CLR(dst) \
21242                     (dst) = ((dst) &\
21243                     ~0x10000000U) | ((u_int32_t)(0) << 28)
21244
21245 /* macros for field ALWAYS_SHORTR */
21246 #define RADIO130NM_SYNTH4__ALWAYS_SHORTR__SHIFT                              29
21247 #define RADIO130NM_SYNTH4__ALWAYS_SHORTR__WIDTH                               1
21248 #define RADIO130NM_SYNTH4__ALWAYS_SHORTR__MASK                      0x20000000U
21249 #define RADIO130NM_SYNTH4__ALWAYS_SHORTR__READ(src) \
21250                     (((u_int32_t)(src)\
21251                     & 0x20000000U) >> 29)
21252 #define RADIO130NM_SYNTH4__ALWAYS_SHORTR__WRITE(src) \
21253                     (((u_int32_t)(src)\
21254                     << 29) & 0x20000000U)
21255 #define RADIO130NM_SYNTH4__ALWAYS_SHORTR__MODIFY(dst, src) \
21256                     (dst) = ((dst) &\
21257                     ~0x20000000U) | (((u_int32_t)(src) <<\
21258                     29) & 0x20000000U)
21259 #define RADIO130NM_SYNTH4__ALWAYS_SHORTR__VERIFY(src) \
21260                     (!((((u_int32_t)(src)\
21261                     << 29) & ~0x20000000U)))
21262 #define RADIO130NM_SYNTH4__ALWAYS_SHORTR__SET(dst) \
21263                     (dst) = ((dst) &\
21264                     ~0x20000000U) | ((u_int32_t)(1) << 29)
21265 #define RADIO130NM_SYNTH4__ALWAYS_SHORTR__CLR(dst) \
21266                     (dst) = ((dst) &\
21267                     ~0x20000000U) | ((u_int32_t)(0) << 29)
21268
21269 /* macros for field DIS_LOSTVC */
21270 #define RADIO130NM_SYNTH4__DIS_LOSTVC__SHIFT                                 30
21271 #define RADIO130NM_SYNTH4__DIS_LOSTVC__WIDTH                                  1
21272 #define RADIO130NM_SYNTH4__DIS_LOSTVC__MASK                         0x40000000U
21273 #define RADIO130NM_SYNTH4__DIS_LOSTVC__READ(src) \
21274                     (((u_int32_t)(src)\
21275                     & 0x40000000U) >> 30)
21276 #define RADIO130NM_SYNTH4__DIS_LOSTVC__WRITE(src) \
21277                     (((u_int32_t)(src)\
21278                     << 30) & 0x40000000U)
21279 #define RADIO130NM_SYNTH4__DIS_LOSTVC__MODIFY(dst, src) \
21280                     (dst) = ((dst) &\
21281                     ~0x40000000U) | (((u_int32_t)(src) <<\
21282                     30) & 0x40000000U)
21283 #define RADIO130NM_SYNTH4__DIS_LOSTVC__VERIFY(src) \
21284                     (!((((u_int32_t)(src)\
21285                     << 30) & ~0x40000000U)))
21286 #define RADIO130NM_SYNTH4__DIS_LOSTVC__SET(dst) \
21287                     (dst) = ((dst) &\
21288                     ~0x40000000U) | ((u_int32_t)(1) << 30)
21289 #define RADIO130NM_SYNTH4__DIS_LOSTVC__CLR(dst) \
21290                     (dst) = ((dst) &\
21291                     ~0x40000000U) | ((u_int32_t)(0) << 30)
21292
21293 /* macros for field DIS_LIN_CAPSEARCH */
21294 #define RADIO130NM_SYNTH4__DIS_LIN_CAPSEARCH__SHIFT                          31
21295 #define RADIO130NM_SYNTH4__DIS_LIN_CAPSEARCH__WIDTH                           1
21296 #define RADIO130NM_SYNTH4__DIS_LIN_CAPSEARCH__MASK                  0x80000000U
21297 #define RADIO130NM_SYNTH4__DIS_LIN_CAPSEARCH__READ(src) \
21298                     (((u_int32_t)(src)\
21299                     & 0x80000000U) >> 31)
21300 #define RADIO130NM_SYNTH4__DIS_LIN_CAPSEARCH__WRITE(src) \
21301                     (((u_int32_t)(src)\
21302                     << 31) & 0x80000000U)
21303 #define RADIO130NM_SYNTH4__DIS_LIN_CAPSEARCH__MODIFY(dst, src) \
21304                     (dst) = ((dst) &\
21305                     ~0x80000000U) | (((u_int32_t)(src) <<\
21306                     31) & 0x80000000U)
21307 #define RADIO130NM_SYNTH4__DIS_LIN_CAPSEARCH__VERIFY(src) \
21308                     (!((((u_int32_t)(src)\
21309                     << 31) & ~0x80000000U)))
21310 #define RADIO130NM_SYNTH4__DIS_LIN_CAPSEARCH__SET(dst) \
21311                     (dst) = ((dst) &\
21312                     ~0x80000000U) | ((u_int32_t)(1) << 31)
21313 #define RADIO130NM_SYNTH4__DIS_LIN_CAPSEARCH__CLR(dst) \
21314                     (dst) = ((dst) &\
21315                     ~0x80000000U) | ((u_int32_t)(0) << 31)
21316 #define RADIO130NM_SYNTH4__TYPE                                       u_int32_t
21317 #define RADIO130NM_SYNTH4__READ                                     0xffffffffU
21318 #define RADIO130NM_SYNTH4__WRITE                                    0xffffffffU
21319
21320 #endif /* __RADIO130NM_SYNTH4_MACRO__ */
21321
21322
21323 /* macros for merlin2_0_radio_reg_map.SYNTH4 */
21324 #define INST_MERLIN2_0_RADIO_REG_MAP__SYNTH4__NUM                             1
21325
21326 /* macros for BlueprintGlobalNameSpace::RADIO130NM_SYNTH5 */
21327 #ifndef __RADIO130NM_SYNTH5_MACRO__
21328 #define __RADIO130NM_SYNTH5_MACRO__
21329
21330 /* macros for field ICPKCOMP */
21331 #define RADIO130NM_SYNTH5__ICPKCOMP__SHIFT                                    0
21332 #define RADIO130NM_SYNTH5__ICPKCOMP__WIDTH                                    2
21333 #define RADIO130NM_SYNTH5__ICPKCOMP__MASK                           0x00000003U
21334 #define RADIO130NM_SYNTH5__ICPKCOMP__READ(src)   (u_int32_t)(src) & 0x00000003U
21335 #define RADIO130NM_SYNTH5__ICPKCOMP__WRITE(src) \
21336                     ((u_int32_t)(src)\
21337                     & 0x00000003U)
21338 #define RADIO130NM_SYNTH5__ICPKCOMP__MODIFY(dst, src) \
21339                     (dst) = ((dst) &\
21340                     ~0x00000003U) | ((u_int32_t)(src) &\
21341                     0x00000003U)
21342 #define RADIO130NM_SYNTH5__ICPKCOMP__VERIFY(src) \
21343                     (!(((u_int32_t)(src)\
21344                     & ~0x00000003U)))
21345
21346 /* macros for field ICLOBUF5G */
21347 #define RADIO130NM_SYNTH5__ICLOBUF5G__SHIFT                                   2
21348 #define RADIO130NM_SYNTH5__ICLOBUF5G__WIDTH                                   3
21349 #define RADIO130NM_SYNTH5__ICLOBUF5G__MASK                          0x0000001cU
21350 #define RADIO130NM_SYNTH5__ICLOBUF5G__READ(src) \
21351                     (((u_int32_t)(src)\
21352                     & 0x0000001cU) >> 2)
21353 #define RADIO130NM_SYNTH5__ICLOBUF5G__WRITE(src) \
21354                     (((u_int32_t)(src)\
21355                     << 2) & 0x0000001cU)
21356 #define RADIO130NM_SYNTH5__ICLOBUF5G__MODIFY(dst, src) \
21357                     (dst) = ((dst) &\
21358                     ~0x0000001cU) | (((u_int32_t)(src) <<\
21359                     2) & 0x0000001cU)
21360 #define RADIO130NM_SYNTH5__ICLOBUF5G__VERIFY(src) \
21361                     (!((((u_int32_t)(src)\
21362                     << 2) & ~0x0000001cU)))
21363
21364 /* macros for field ICLOBUF2G */
21365 #define RADIO130NM_SYNTH5__ICLOBUF2G__SHIFT                                   5
21366 #define RADIO130NM_SYNTH5__ICLOBUF2G__WIDTH                                   3
21367 #define RADIO130NM_SYNTH5__ICLOBUF2G__MASK                          0x000000e0U
21368 #define RADIO130NM_SYNTH5__ICLOBUF2G__READ(src) \
21369                     (((u_int32_t)(src)\
21370                     & 0x000000e0U) >> 5)
21371 #define RADIO130NM_SYNTH5__ICLOBUF2G__WRITE(src) \
21372                     (((u_int32_t)(src)\
21373                     << 5) & 0x000000e0U)
21374 #define RADIO130NM_SYNTH5__ICLOBUF2G__MODIFY(dst, src) \
21375                     (dst) = ((dst) &\
21376                     ~0x000000e0U) | (((u_int32_t)(src) <<\
21377                     5) & 0x000000e0U)
21378 #define RADIO130NM_SYNTH5__ICLOBUF2G__VERIFY(src) \
21379                     (!((((u_int32_t)(src)\
21380                     << 5) & ~0x000000e0U)))
21381
21382 /* macros for field ICVCO */
21383 #define RADIO130NM_SYNTH5__ICVCO__SHIFT                                       8
21384 #define RADIO130NM_SYNTH5__ICVCO__WIDTH                                       3
21385 #define RADIO130NM_SYNTH5__ICVCO__MASK                              0x00000700U
21386 #define RADIO130NM_SYNTH5__ICVCO__READ(src) \
21387                     (((u_int32_t)(src)\
21388                     & 0x00000700U) >> 8)
21389 #define RADIO130NM_SYNTH5__ICVCO__WRITE(src) \
21390                     (((u_int32_t)(src)\
21391                     << 8) & 0x00000700U)
21392 #define RADIO130NM_SYNTH5__ICVCO__MODIFY(dst, src) \
21393                     (dst) = ((dst) &\
21394                     ~0x00000700U) | (((u_int32_t)(src) <<\
21395                     8) & 0x00000700U)
21396 #define RADIO130NM_SYNTH5__ICVCO__VERIFY(src) \
21397                     (!((((u_int32_t)(src)\
21398                     << 8) & ~0x00000700U)))
21399
21400 /* macros for field ICVCOREG */
21401 #define RADIO130NM_SYNTH5__ICVCOREG__SHIFT                                   11
21402 #define RADIO130NM_SYNTH5__ICVCOREG__WIDTH                                    3
21403 #define RADIO130NM_SYNTH5__ICVCOREG__MASK                           0x00003800U
21404 #define RADIO130NM_SYNTH5__ICVCOREG__READ(src) \
21405                     (((u_int32_t)(src)\
21406                     & 0x00003800U) >> 11)
21407 #define RADIO130NM_SYNTH5__ICVCOREG__WRITE(src) \
21408                     (((u_int32_t)(src)\
21409                     << 11) & 0x00003800U)
21410 #define RADIO130NM_SYNTH5__ICVCOREG__MODIFY(dst, src) \
21411                     (dst) = ((dst) &\
21412                     ~0x00003800U) | (((u_int32_t)(src) <<\
21413                     11) & 0x00003800U)
21414 #define RADIO130NM_SYNTH5__ICVCOREG__VERIFY(src) \
21415                     (!((((u_int32_t)(src)\
21416                     << 11) & ~0x00003800U)))
21417
21418 /* macros for field ICLOMIX */
21419 #define RADIO130NM_SYNTH5__ICLOMIX__SHIFT                                    14
21420 #define RADIO130NM_SYNTH5__ICLOMIX__WIDTH                                     3
21421 #define RADIO130NM_SYNTH5__ICLOMIX__MASK                            0x0001c000U
21422 #define RADIO130NM_SYNTH5__ICLOMIX__READ(src) \
21423                     (((u_int32_t)(src)\
21424                     & 0x0001c000U) >> 14)
21425 #define RADIO130NM_SYNTH5__ICLOMIX__WRITE(src) \
21426                     (((u_int32_t)(src)\
21427                     << 14) & 0x0001c000U)
21428 #define RADIO130NM_SYNTH5__ICLOMIX__MODIFY(dst, src) \
21429                     (dst) = ((dst) &\
21430                     ~0x0001c000U) | (((u_int32_t)(src) <<\
21431                     14) & 0x0001c000U)
21432 #define RADIO130NM_SYNTH5__ICLOMIX__VERIFY(src) \
21433                     (!((((u_int32_t)(src)\
21434                     << 14) & ~0x0001c000U)))
21435
21436 /* macros for field ICLODIV */
21437 #define RADIO130NM_SYNTH5__ICLODIV__SHIFT                                    17
21438 #define RADIO130NM_SYNTH5__ICLODIV__WIDTH                                     3
21439 #define RADIO130NM_SYNTH5__ICLODIV__MASK                            0x000e0000U
21440 #define RADIO130NM_SYNTH5__ICLODIV__READ(src) \
21441                     (((u_int32_t)(src)\
21442                     & 0x000e0000U) >> 17)
21443 #define RADIO130NM_SYNTH5__ICLODIV__WRITE(src) \
21444                     (((u_int32_t)(src)\
21445                     << 17) & 0x000e0000U)
21446 #define RADIO130NM_SYNTH5__ICLODIV__MODIFY(dst, src) \
21447                     (dst) = ((dst) &\
21448                     ~0x000e0000U) | (((u_int32_t)(src) <<\
21449                     17) & 0x000e0000U)
21450 #define RADIO130NM_SYNTH5__ICLODIV__VERIFY(src) \
21451                     (!((((u_int32_t)(src)\
21452                     << 17) & ~0x000e0000U)))
21453
21454 /* macros for field ICPRESC */
21455 #define RADIO130NM_SYNTH5__ICPRESC__SHIFT                                    20
21456 #define RADIO130NM_SYNTH5__ICPRESC__WIDTH                                     3
21457 #define RADIO130NM_SYNTH5__ICPRESC__MASK                            0x00700000U
21458 #define RADIO130NM_SYNTH5__ICPRESC__READ(src) \
21459                     (((u_int32_t)(src)\
21460                     & 0x00700000U) >> 20)
21461 #define RADIO130NM_SYNTH5__ICPRESC__WRITE(src) \
21462                     (((u_int32_t)(src)\
21463                     << 20) & 0x00700000U)
21464 #define RADIO130NM_SYNTH5__ICPRESC__MODIFY(dst, src) \
21465                     (dst) = ((dst) &\
21466                     ~0x00700000U) | (((u_int32_t)(src) <<\
21467                     20) & 0x00700000U)
21468 #define RADIO130NM_SYNTH5__ICPRESC__VERIFY(src) \
21469                     (!((((u_int32_t)(src)\
21470                     << 20) & ~0x00700000U)))
21471
21472 /* macros for field IRLOPKDET */
21473 #define RADIO130NM_SYNTH5__IRLOPKDET__SHIFT                                  23
21474 #define RADIO130NM_SYNTH5__IRLOPKDET__WIDTH                                   3
21475 #define RADIO130NM_SYNTH5__IRLOPKDET__MASK                          0x03800000U
21476 #define RADIO130NM_SYNTH5__IRLOPKDET__READ(src) \
21477                     (((u_int32_t)(src)\
21478                     & 0x03800000U) >> 23)
21479 #define RADIO130NM_SYNTH5__IRLOPKDET__WRITE(src) \
21480                     (((u_int32_t)(src)\
21481                     << 23) & 0x03800000U)
21482 #define RADIO130NM_SYNTH5__IRLOPKDET__MODIFY(dst, src) \
21483                     (dst) = ((dst) &\
21484                     ~0x03800000U) | (((u_int32_t)(src) <<\
21485                     23) & 0x03800000U)
21486 #define RADIO130NM_SYNTH5__IRLOPKDET__VERIFY(src) \
21487                     (!((((u_int32_t)(src)\
21488                     << 23) & ~0x03800000U)))
21489
21490 /* macros for field IRVCMON */
21491 #define RADIO130NM_SYNTH5__IRVCMON__SHIFT                                    26
21492 #define RADIO130NM_SYNTH5__IRVCMON__WIDTH                                     3
21493 #define RADIO130NM_SYNTH5__IRVCMON__MASK                            0x1c000000U
21494 #define RADIO130NM_SYNTH5__IRVCMON__READ(src) \
21495                     (((u_int32_t)(src)\
21496                     & 0x1c000000U) >> 26)
21497 #define RADIO130NM_SYNTH5__IRVCMON__WRITE(src) \
21498                     (((u_int32_t)(src)\
21499                     << 26) & 0x1c000000U)
21500 #define RADIO130NM_SYNTH5__IRVCMON__MODIFY(dst, src) \
21501                     (dst) = ((dst) &\
21502                     ~0x1c000000U) | (((u_int32_t)(src) <<\
21503                     26) & 0x1c000000U)
21504 #define RADIO130NM_SYNTH5__IRVCMON__VERIFY(src) \
21505                     (!((((u_int32_t)(src)\
21506                     << 26) & ~0x1c000000U)))
21507
21508 /* macros for field IRCP */
21509 #define RADIO130NM_SYNTH5__IRCP__SHIFT                                       29
21510 #define RADIO130NM_SYNTH5__IRCP__WIDTH                                        3
21511 #define RADIO130NM_SYNTH5__IRCP__MASK                               0xe0000000U
21512 #define RADIO130NM_SYNTH5__IRCP__READ(src) \
21513                     (((u_int32_t)(src)\
21514                     & 0xe0000000U) >> 29)
21515 #define RADIO130NM_SYNTH5__IRCP__WRITE(src) \
21516                     (((u_int32_t)(src)\
21517                     << 29) & 0xe0000000U)
21518 #define RADIO130NM_SYNTH5__IRCP__MODIFY(dst, src) \
21519                     (dst) = ((dst) &\
21520                     ~0xe0000000U) | (((u_int32_t)(src) <<\
21521                     29) & 0xe0000000U)
21522 #define RADIO130NM_SYNTH5__IRCP__VERIFY(src) \
21523                     (!((((u_int32_t)(src)\
21524                     << 29) & ~0xe0000000U)))
21525 #define RADIO130NM_SYNTH5__TYPE                                       u_int32_t
21526 #define RADIO130NM_SYNTH5__READ                                     0xffffffffU
21527 #define RADIO130NM_SYNTH5__WRITE                                    0xffffffffU
21528
21529 #endif /* __RADIO130NM_SYNTH5_MACRO__ */
21530
21531
21532 /* macros for merlin2_0_radio_reg_map.SYNTH5 */
21533 #define INST_MERLIN2_0_RADIO_REG_MAP__SYNTH5__NUM                             1
21534
21535 /* macros for BlueprintGlobalNameSpace::RADIO130NM_SYNTH6 */
21536 #ifndef __RADIO130NM_SYNTH6_MACRO__
21537 #define __RADIO130NM_SYNTH6_MACRO__
21538
21539 /* macros for field LOBUF5GTUNE */
21540 #define RADIO130NM_SYNTH6__LOBUF5GTUNE__SHIFT                                 0
21541 #define RADIO130NM_SYNTH6__LOBUF5GTUNE__WIDTH                                 2
21542 #define RADIO130NM_SYNTH6__LOBUF5GTUNE__MASK                        0x00000003U
21543 #define RADIO130NM_SYNTH6__LOBUF5GTUNE__READ(src) \
21544                     (u_int32_t)(src)\
21545                     & 0x00000003U
21546
21547 /* macros for field LOOP_IP */
21548 #define RADIO130NM_SYNTH6__LOOP_IP__SHIFT                                     2
21549 #define RADIO130NM_SYNTH6__LOOP_IP__WIDTH                                     7
21550 #define RADIO130NM_SYNTH6__LOOP_IP__MASK                            0x000001fcU
21551 #define RADIO130NM_SYNTH6__LOOP_IP__READ(src) \
21552                     (((u_int32_t)(src)\
21553                     & 0x000001fcU) >> 2)
21554
21555 /* macros for field VC2LOW */
21556 #define RADIO130NM_SYNTH6__VC2LOW__SHIFT                                      9
21557 #define RADIO130NM_SYNTH6__VC2LOW__WIDTH                                      1
21558 #define RADIO130NM_SYNTH6__VC2LOW__MASK                             0x00000200U
21559 #define RADIO130NM_SYNTH6__VC2LOW__READ(src) \
21560                     (((u_int32_t)(src)\
21561                     & 0x00000200U) >> 9)
21562 #define RADIO130NM_SYNTH6__VC2LOW__SET(dst) \
21563                     (dst) = ((dst) &\
21564                     ~0x00000200U) | ((u_int32_t)(1) << 9)
21565 #define RADIO130NM_SYNTH6__VC2LOW__CLR(dst) \
21566                     (dst) = ((dst) &\
21567                     ~0x00000200U) | ((u_int32_t)(0) << 9)
21568
21569 /* macros for field VC2HIGH */
21570 #define RADIO130NM_SYNTH6__VC2HIGH__SHIFT                                    10
21571 #define RADIO130NM_SYNTH6__VC2HIGH__WIDTH                                     1
21572 #define RADIO130NM_SYNTH6__VC2HIGH__MASK                            0x00000400U
21573 #define RADIO130NM_SYNTH6__VC2HIGH__READ(src) \
21574                     (((u_int32_t)(src)\
21575                     & 0x00000400U) >> 10)
21576 #define RADIO130NM_SYNTH6__VC2HIGH__SET(dst) \
21577                     (dst) = ((dst) &\
21578                     ~0x00000400U) | ((u_int32_t)(1) << 10)
21579 #define RADIO130NM_SYNTH6__VC2HIGH__CLR(dst) \
21580                     (dst) = ((dst) &\
21581                     ~0x00000400U) | ((u_int32_t)(0) << 10)
21582
21583 /* macros for field RESET_SDM_B */
21584 #define RADIO130NM_SYNTH6__RESET_SDM_B__SHIFT                                11
21585 #define RADIO130NM_SYNTH6__RESET_SDM_B__WIDTH                                 1
21586 #define RADIO130NM_SYNTH6__RESET_SDM_B__MASK                        0x00000800U
21587 #define RADIO130NM_SYNTH6__RESET_SDM_B__READ(src) \
21588                     (((u_int32_t)(src)\
21589                     & 0x00000800U) >> 11)
21590 #define RADIO130NM_SYNTH6__RESET_SDM_B__SET(dst) \
21591                     (dst) = ((dst) &\
21592                     ~0x00000800U) | ((u_int32_t)(1) << 11)
21593 #define RADIO130NM_SYNTH6__RESET_SDM_B__CLR(dst) \
21594                     (dst) = ((dst) &\
21595                     ~0x00000800U) | ((u_int32_t)(0) << 11)
21596
21597 /* macros for field RESET_PSCOUNTERS */
21598 #define RADIO130NM_SYNTH6__RESET_PSCOUNTERS__SHIFT                           12
21599 #define RADIO130NM_SYNTH6__RESET_PSCOUNTERS__WIDTH                            1
21600 #define RADIO130NM_SYNTH6__RESET_PSCOUNTERS__MASK                   0x00001000U
21601 #define RADIO130NM_SYNTH6__RESET_PSCOUNTERS__READ(src) \
21602                     (((u_int32_t)(src)\
21603                     & 0x00001000U) >> 12)
21604 #define RADIO130NM_SYNTH6__RESET_PSCOUNTERS__SET(dst) \
21605                     (dst) = ((dst) &\
21606                     ~0x00001000U) | ((u_int32_t)(1) << 12)
21607 #define RADIO130NM_SYNTH6__RESET_PSCOUNTERS__CLR(dst) \
21608                     (dst) = ((dst) &\
21609                     ~0x00001000U) | ((u_int32_t)(0) << 12)
21610
21611 /* macros for field RESET_PFD */
21612 #define RADIO130NM_SYNTH6__RESET_PFD__SHIFT                                  13
21613 #define RADIO130NM_SYNTH6__RESET_PFD__WIDTH                                   1
21614 #define RADIO130NM_SYNTH6__RESET_PFD__MASK                          0x00002000U
21615 #define RADIO130NM_SYNTH6__RESET_PFD__READ(src) \
21616                     (((u_int32_t)(src)\
21617                     & 0x00002000U) >> 13)
21618 #define RADIO130NM_SYNTH6__RESET_PFD__SET(dst) \
21619                     (dst) = ((dst) &\
21620                     ~0x00002000U) | ((u_int32_t)(1) << 13)
21621 #define RADIO130NM_SYNTH6__RESET_PFD__CLR(dst) \
21622                     (dst) = ((dst) &\
21623                     ~0x00002000U) | ((u_int32_t)(0) << 13)
21624
21625 /* macros for field RESET_RFD */
21626 #define RADIO130NM_SYNTH6__RESET_RFD__SHIFT                                  14
21627 #define RADIO130NM_SYNTH6__RESET_RFD__WIDTH                                   1
21628 #define RADIO130NM_SYNTH6__RESET_RFD__MASK                          0x00004000U
21629 #define RADIO130NM_SYNTH6__RESET_RFD__READ(src) \
21630                     (((u_int32_t)(src)\
21631                     & 0x00004000U) >> 14)
21632 #define RADIO130NM_SYNTH6__RESET_RFD__SET(dst) \
21633                     (dst) = ((dst) &\
21634                     ~0x00004000U) | ((u_int32_t)(1) << 14)
21635 #define RADIO130NM_SYNTH6__RESET_RFD__CLR(dst) \
21636                     (dst) = ((dst) &\
21637                     ~0x00004000U) | ((u_int32_t)(0) << 14)
21638
21639 /* macros for field SHORT_R */
21640 #define RADIO130NM_SYNTH6__SHORT_R__SHIFT                                    15
21641 #define RADIO130NM_SYNTH6__SHORT_R__WIDTH                                     1
21642 #define RADIO130NM_SYNTH6__SHORT_R__MASK                            0x00008000U
21643 #define RADIO130NM_SYNTH6__SHORT_R__READ(src) \
21644                     (((u_int32_t)(src)\
21645                     & 0x00008000U) >> 15)
21646 #define RADIO130NM_SYNTH6__SHORT_R__SET(dst) \
21647                     (dst) = ((dst) &\
21648                     ~0x00008000U) | ((u_int32_t)(1) << 15)
21649 #define RADIO130NM_SYNTH6__SHORT_R__CLR(dst) \
21650                     (dst) = ((dst) &\
21651                     ~0x00008000U) | ((u_int32_t)(0) << 15)
21652
21653 /* macros for field VCO_CAP_ST */
21654 #define RADIO130NM_SYNTH6__VCO_CAP_ST__SHIFT                                 16
21655 #define RADIO130NM_SYNTH6__VCO_CAP_ST__WIDTH                                  8
21656 #define RADIO130NM_SYNTH6__VCO_CAP_ST__MASK                         0x00ff0000U
21657 #define RADIO130NM_SYNTH6__VCO_CAP_ST__READ(src) \
21658                     (((u_int32_t)(src)\
21659                     & 0x00ff0000U) >> 16)
21660
21661 /* macros for field PIN_VC */
21662 #define RADIO130NM_SYNTH6__PIN_VC__SHIFT                                     24
21663 #define RADIO130NM_SYNTH6__PIN_VC__WIDTH                                      1
21664 #define RADIO130NM_SYNTH6__PIN_VC__MASK                             0x01000000U
21665 #define RADIO130NM_SYNTH6__PIN_VC__READ(src) \
21666                     (((u_int32_t)(src)\
21667                     & 0x01000000U) >> 24)
21668 #define RADIO130NM_SYNTH6__PIN_VC__SET(dst) \
21669                     (dst) = ((dst) &\
21670                     ~0x01000000U) | ((u_int32_t)(1) << 24)
21671 #define RADIO130NM_SYNTH6__PIN_VC__CLR(dst) \
21672                     (dst) = ((dst) &\
21673                     ~0x01000000U) | ((u_int32_t)(0) << 24)
21674
21675 /* macros for field SYNTH_LOCK_VC_OK */
21676 #define RADIO130NM_SYNTH6__SYNTH_LOCK_VC_OK__SHIFT                           25
21677 #define RADIO130NM_SYNTH6__SYNTH_LOCK_VC_OK__WIDTH                            1
21678 #define RADIO130NM_SYNTH6__SYNTH_LOCK_VC_OK__MASK                   0x02000000U
21679 #define RADIO130NM_SYNTH6__SYNTH_LOCK_VC_OK__READ(src) \
21680                     (((u_int32_t)(src)\
21681                     & 0x02000000U) >> 25)
21682 #define RADIO130NM_SYNTH6__SYNTH_LOCK_VC_OK__SET(dst) \
21683                     (dst) = ((dst) &\
21684                     ~0x02000000U) | ((u_int32_t)(1) << 25)
21685 #define RADIO130NM_SYNTH6__SYNTH_LOCK_VC_OK__CLR(dst) \
21686                     (dst) = ((dst) &\
21687                     ~0x02000000U) | ((u_int32_t)(0) << 25)
21688
21689 /* macros for field CAP_SEARCH */
21690 #define RADIO130NM_SYNTH6__CAP_SEARCH__SHIFT                                 26
21691 #define RADIO130NM_SYNTH6__CAP_SEARCH__WIDTH                                  1
21692 #define RADIO130NM_SYNTH6__CAP_SEARCH__MASK                         0x04000000U
21693 #define RADIO130NM_SYNTH6__CAP_SEARCH__READ(src) \
21694                     (((u_int32_t)(src)\
21695                     & 0x04000000U) >> 26)
21696 #define RADIO130NM_SYNTH6__CAP_SEARCH__SET(dst) \
21697                     (dst) = ((dst) &\
21698                     ~0x04000000U) | ((u_int32_t)(1) << 26)
21699 #define RADIO130NM_SYNTH6__CAP_SEARCH__CLR(dst) \
21700                     (dst) = ((dst) &\
21701                     ~0x04000000U) | ((u_int32_t)(0) << 26)
21702
21703 /* macros for field SYNTH_SM_STATE */
21704 #define RADIO130NM_SYNTH6__SYNTH_SM_STATE__SHIFT                             27
21705 #define RADIO130NM_SYNTH6__SYNTH_SM_STATE__WIDTH                              4
21706 #define RADIO130NM_SYNTH6__SYNTH_SM_STATE__MASK                     0x78000000U
21707 #define RADIO130NM_SYNTH6__SYNTH_SM_STATE__READ(src) \
21708                     (((u_int32_t)(src)\
21709                     & 0x78000000U) >> 27)
21710
21711 /* macros for field SYNTH_ON */
21712 #define RADIO130NM_SYNTH6__SYNTH_ON__SHIFT                                   31
21713 #define RADIO130NM_SYNTH6__SYNTH_ON__WIDTH                                    1
21714 #define RADIO130NM_SYNTH6__SYNTH_ON__MASK                           0x80000000U
21715 #define RADIO130NM_SYNTH6__SYNTH_ON__READ(src) \
21716                     (((u_int32_t)(src)\
21717                     & 0x80000000U) >> 31)
21718 #define RADIO130NM_SYNTH6__SYNTH_ON__SET(dst) \
21719                     (dst) = ((dst) &\
21720                     ~0x80000000U) | ((u_int32_t)(1) << 31)
21721 #define RADIO130NM_SYNTH6__SYNTH_ON__CLR(dst) \
21722                     (dst) = ((dst) &\
21723                     ~0x80000000U) | ((u_int32_t)(0) << 31)
21724 #define RADIO130NM_SYNTH6__TYPE                                       u_int32_t
21725 #define RADIO130NM_SYNTH6__READ                                     0xffffffffU
21726
21727 #endif /* __RADIO130NM_SYNTH6_MACRO__ */
21728
21729
21730 /* macros for merlin2_0_radio_reg_map.SYNTH6 */
21731 #define INST_MERLIN2_0_RADIO_REG_MAP__SYNTH6__NUM                             1
21732
21733 /* macros for BlueprintGlobalNameSpace::RADIO130NM_SYNTH7 */
21734 #ifndef __RADIO130NM_SYNTH7_MACRO__
21735 #define __RADIO130NM_SYNTH7_MACRO__
21736
21737 /* macros for field OVRCHANDECODER */
21738 #define RADIO130NM_SYNTH7__OVRCHANDECODER__SHIFT                              0
21739 #define RADIO130NM_SYNTH7__OVRCHANDECODER__WIDTH                              1
21740 #define RADIO130NM_SYNTH7__OVRCHANDECODER__MASK                     0x00000001U
21741 #define RADIO130NM_SYNTH7__OVRCHANDECODER__READ(src) \
21742                     (u_int32_t)(src)\
21743                     & 0x00000001U
21744 #define RADIO130NM_SYNTH7__OVRCHANDECODER__WRITE(src) \
21745                     ((u_int32_t)(src)\
21746                     & 0x00000001U)
21747 #define RADIO130NM_SYNTH7__OVRCHANDECODER__MODIFY(dst, src) \
21748                     (dst) = ((dst) &\
21749                     ~0x00000001U) | ((u_int32_t)(src) &\
21750                     0x00000001U)
21751 #define RADIO130NM_SYNTH7__OVRCHANDECODER__VERIFY(src) \
21752                     (!(((u_int32_t)(src)\
21753                     & ~0x00000001U)))
21754 #define RADIO130NM_SYNTH7__OVRCHANDECODER__SET(dst) \
21755                     (dst) = ((dst) &\
21756                     ~0x00000001U) | (u_int32_t)(1)
21757 #define RADIO130NM_SYNTH7__OVRCHANDECODER__CLR(dst) \
21758                     (dst) = ((dst) &\
21759                     ~0x00000001U) | (u_int32_t)(0)
21760
21761 /* macros for field FORCE_FRACLSB */
21762 #define RADIO130NM_SYNTH7__FORCE_FRACLSB__SHIFT                               1
21763 #define RADIO130NM_SYNTH7__FORCE_FRACLSB__WIDTH                               1
21764 #define RADIO130NM_SYNTH7__FORCE_FRACLSB__MASK                      0x00000002U
21765 #define RADIO130NM_SYNTH7__FORCE_FRACLSB__READ(src) \
21766                     (((u_int32_t)(src)\
21767                     & 0x00000002U) >> 1)
21768 #define RADIO130NM_SYNTH7__FORCE_FRACLSB__WRITE(src) \
21769                     (((u_int32_t)(src)\
21770                     << 1) & 0x00000002U)
21771 #define RADIO130NM_SYNTH7__FORCE_FRACLSB__MODIFY(dst, src) \
21772                     (dst) = ((dst) &\
21773                     ~0x00000002U) | (((u_int32_t)(src) <<\
21774                     1) & 0x00000002U)
21775 #define RADIO130NM_SYNTH7__FORCE_FRACLSB__VERIFY(src) \
21776                     (!((((u_int32_t)(src)\
21777                     << 1) & ~0x00000002U)))
21778 #define RADIO130NM_SYNTH7__FORCE_FRACLSB__SET(dst) \
21779                     (dst) = ((dst) &\
21780                     ~0x00000002U) | ((u_int32_t)(1) << 1)
21781 #define RADIO130NM_SYNTH7__FORCE_FRACLSB__CLR(dst) \
21782                     (dst) = ((dst) &\
21783                     ~0x00000002U) | ((u_int32_t)(0) << 1)
21784
21785 /* macros for field CHANFRAC */
21786 #define RADIO130NM_SYNTH7__CHANFRAC__SHIFT                                    2
21787 #define RADIO130NM_SYNTH7__CHANFRAC__WIDTH                                   17
21788 #define RADIO130NM_SYNTH7__CHANFRAC__MASK                           0x0007fffcU
21789 #define RADIO130NM_SYNTH7__CHANFRAC__READ(src) \
21790                     (((u_int32_t)(src)\
21791                     & 0x0007fffcU) >> 2)
21792 #define RADIO130NM_SYNTH7__CHANFRAC__WRITE(src) \
21793                     (((u_int32_t)(src)\
21794                     << 2) & 0x0007fffcU)
21795 #define RADIO130NM_SYNTH7__CHANFRAC__MODIFY(dst, src) \
21796                     (dst) = ((dst) &\
21797                     ~0x0007fffcU) | (((u_int32_t)(src) <<\
21798                     2) & 0x0007fffcU)
21799 #define RADIO130NM_SYNTH7__CHANFRAC__VERIFY(src) \
21800                     (!((((u_int32_t)(src)\
21801                     << 2) & ~0x0007fffcU)))
21802
21803 /* macros for field CHANSEL */
21804 #define RADIO130NM_SYNTH7__CHANSEL__SHIFT                                    19
21805 #define RADIO130NM_SYNTH7__CHANSEL__WIDTH                                     9
21806 #define RADIO130NM_SYNTH7__CHANSEL__MASK                            0x0ff80000U
21807 #define RADIO130NM_SYNTH7__CHANSEL__READ(src) \
21808                     (((u_int32_t)(src)\
21809                     & 0x0ff80000U) >> 19)
21810 #define RADIO130NM_SYNTH7__CHANSEL__WRITE(src) \
21811                     (((u_int32_t)(src)\
21812                     << 19) & 0x0ff80000U)
21813 #define RADIO130NM_SYNTH7__CHANSEL__MODIFY(dst, src) \
21814                     (dst) = ((dst) &\
21815                     ~0x0ff80000U) | (((u_int32_t)(src) <<\
21816                     19) & 0x0ff80000U)
21817 #define RADIO130NM_SYNTH7__CHANSEL__VERIFY(src) \
21818                     (!((((u_int32_t)(src)\
21819                     << 19) & ~0x0ff80000U)))
21820
21821 /* macros for field AMODEREFSEL */
21822 #define RADIO130NM_SYNTH7__AMODEREFSEL__SHIFT                                28
21823 #define RADIO130NM_SYNTH7__AMODEREFSEL__WIDTH                                 2
21824 #define RADIO130NM_SYNTH7__AMODEREFSEL__MASK                        0x30000000U
21825 #define RADIO130NM_SYNTH7__AMODEREFSEL__READ(src) \
21826                     (((u_int32_t)(src)\
21827                     & 0x30000000U) >> 28)
21828 #define RADIO130NM_SYNTH7__AMODEREFSEL__WRITE(src) \
21829                     (((u_int32_t)(src)\
21830                     << 28) & 0x30000000U)
21831 #define RADIO130NM_SYNTH7__AMODEREFSEL__MODIFY(dst, src) \
21832                     (dst) = ((dst) &\
21833                     ~0x30000000U) | (((u_int32_t)(src) <<\
21834                     28) & 0x30000000U)
21835 #define RADIO130NM_SYNTH7__AMODEREFSEL__VERIFY(src) \
21836                     (!((((u_int32_t)(src)\
21837                     << 28) & ~0x30000000U)))
21838
21839 /* macros for field FRACMODE */
21840 #define RADIO130NM_SYNTH7__FRACMODE__SHIFT                                   30
21841 #define RADIO130NM_SYNTH7__FRACMODE__WIDTH                                    1
21842 #define RADIO130NM_SYNTH7__FRACMODE__MASK                           0x40000000U
21843 #define RADIO130NM_SYNTH7__FRACMODE__READ(src) \
21844                     (((u_int32_t)(src)\
21845                     & 0x40000000U) >> 30)
21846 #define RADIO130NM_SYNTH7__FRACMODE__WRITE(src) \
21847                     (((u_int32_t)(src)\
21848                     << 30) & 0x40000000U)
21849 #define RADIO130NM_SYNTH7__FRACMODE__MODIFY(dst, src) \
21850                     (dst) = ((dst) &\
21851                     ~0x40000000U) | (((u_int32_t)(src) <<\
21852                     30) & 0x40000000U)
21853 #define RADIO130NM_SYNTH7__FRACMODE__VERIFY(src) \
21854                     (!((((u_int32_t)(src)\
21855                     << 30) & ~0x40000000U)))
21856 #define RADIO130NM_SYNTH7__FRACMODE__SET(dst) \
21857                     (dst) = ((dst) &\
21858                     ~0x40000000U) | ((u_int32_t)(1) << 30)
21859 #define RADIO130NM_SYNTH7__FRACMODE__CLR(dst) \
21860                     (dst) = ((dst) &\
21861                     ~0x40000000U) | ((u_int32_t)(0) << 30)
21862
21863 /* macros for field LOADSYNTHCHANNEL */
21864 #define RADIO130NM_SYNTH7__LOADSYNTHCHANNEL__SHIFT                           31
21865 #define RADIO130NM_SYNTH7__LOADSYNTHCHANNEL__WIDTH                            1
21866 #define RADIO130NM_SYNTH7__LOADSYNTHCHANNEL__MASK                   0x80000000U
21867 #define RADIO130NM_SYNTH7__LOADSYNTHCHANNEL__READ(src) \
21868                     (((u_int32_t)(src)\
21869                     & 0x80000000U) >> 31)
21870 #define RADIO130NM_SYNTH7__LOADSYNTHCHANNEL__WRITE(src) \
21871                     (((u_int32_t)(src)\
21872                     << 31) & 0x80000000U)
21873 #define RADIO130NM_SYNTH7__LOADSYNTHCHANNEL__MODIFY(dst, src) \
21874                     (dst) = ((dst) &\
21875                     ~0x80000000U) | (((u_int32_t)(src) <<\
21876                     31) & 0x80000000U)
21877 #define RADIO130NM_SYNTH7__LOADSYNTHCHANNEL__VERIFY(src) \
21878                     (!((((u_int32_t)(src)\
21879                     << 31) & ~0x80000000U)))
21880 #define RADIO130NM_SYNTH7__LOADSYNTHCHANNEL__SET(dst) \
21881                     (dst) = ((dst) &\
21882                     ~0x80000000U) | ((u_int32_t)(1) << 31)
21883 #define RADIO130NM_SYNTH7__LOADSYNTHCHANNEL__CLR(dst) \
21884                     (dst) = ((dst) &\
21885                     ~0x80000000U) | ((u_int32_t)(0) << 31)
21886 #define RADIO130NM_SYNTH7__TYPE                                       u_int32_t
21887 #define RADIO130NM_SYNTH7__READ                                     0xffffffffU
21888 #define RADIO130NM_SYNTH7__WRITE                                    0xffffffffU
21889
21890 #endif /* __RADIO130NM_SYNTH7_MACRO__ */
21891
21892
21893 /* macros for merlin2_0_radio_reg_map.SYNTH7 */
21894 #define INST_MERLIN2_0_RADIO_REG_MAP__SYNTH7__NUM                             1
21895
21896 /* macros for BlueprintGlobalNameSpace::RADIO130NM_SYNTH8 */
21897 #ifndef __RADIO130NM_SYNTH8_MACRO__
21898 #define __RADIO130NM_SYNTH8_MACRO__
21899
21900 /* macros for field CPSTEERING_EN_FRACN */
21901 #define RADIO130NM_SYNTH8__CPSTEERING_EN_FRACN__SHIFT                         0
21902 #define RADIO130NM_SYNTH8__CPSTEERING_EN_FRACN__WIDTH                         1
21903 #define RADIO130NM_SYNTH8__CPSTEERING_EN_FRACN__MASK                0x00000001U
21904 #define RADIO130NM_SYNTH8__CPSTEERING_EN_FRACN__READ(src) \
21905                     (u_int32_t)(src)\
21906                     & 0x00000001U
21907 #define RADIO130NM_SYNTH8__CPSTEERING_EN_FRACN__WRITE(src) \
21908                     ((u_int32_t)(src)\
21909                     & 0x00000001U)
21910 #define RADIO130NM_SYNTH8__CPSTEERING_EN_FRACN__MODIFY(dst, src) \
21911                     (dst) = ((dst) &\
21912                     ~0x00000001U) | ((u_int32_t)(src) &\
21913                     0x00000001U)
21914 #define RADIO130NM_SYNTH8__CPSTEERING_EN_FRACN__VERIFY(src) \
21915                     (!(((u_int32_t)(src)\
21916                     & ~0x00000001U)))
21917 #define RADIO130NM_SYNTH8__CPSTEERING_EN_FRACN__SET(dst) \
21918                     (dst) = ((dst) &\
21919                     ~0x00000001U) | (u_int32_t)(1)
21920 #define RADIO130NM_SYNTH8__CPSTEERING_EN_FRACN__CLR(dst) \
21921                     (dst) = ((dst) &\
21922                     ~0x00000001U) | (u_int32_t)(0)
21923
21924 /* macros for field LOOP_ICPB */
21925 #define RADIO130NM_SYNTH8__LOOP_ICPB__SHIFT                                   1
21926 #define RADIO130NM_SYNTH8__LOOP_ICPB__WIDTH                                   7
21927 #define RADIO130NM_SYNTH8__LOOP_ICPB__MASK                          0x000000feU
21928 #define RADIO130NM_SYNTH8__LOOP_ICPB__READ(src) \
21929                     (((u_int32_t)(src)\
21930                     & 0x000000feU) >> 1)
21931 #define RADIO130NM_SYNTH8__LOOP_ICPB__WRITE(src) \
21932                     (((u_int32_t)(src)\
21933                     << 1) & 0x000000feU)
21934 #define RADIO130NM_SYNTH8__LOOP_ICPB__MODIFY(dst, src) \
21935                     (dst) = ((dst) &\
21936                     ~0x000000feU) | (((u_int32_t)(src) <<\
21937                     1) & 0x000000feU)
21938 #define RADIO130NM_SYNTH8__LOOP_ICPB__VERIFY(src) \
21939                     (!((((u_int32_t)(src)\
21940                     << 1) & ~0x000000feU)))
21941
21942 /* macros for field LOOP_CSB */
21943 #define RADIO130NM_SYNTH8__LOOP_CSB__SHIFT                                    8
21944 #define RADIO130NM_SYNTH8__LOOP_CSB__WIDTH                                    4
21945 #define RADIO130NM_SYNTH8__LOOP_CSB__MASK                           0x00000f00U
21946 #define RADIO130NM_SYNTH8__LOOP_CSB__READ(src) \
21947                     (((u_int32_t)(src)\
21948                     & 0x00000f00U) >> 8)
21949 #define RADIO130NM_SYNTH8__LOOP_CSB__WRITE(src) \
21950                     (((u_int32_t)(src)\
21951                     << 8) & 0x00000f00U)
21952 #define RADIO130NM_SYNTH8__LOOP_CSB__MODIFY(dst, src) \
21953                     (dst) = ((dst) &\
21954                     ~0x00000f00U) | (((u_int32_t)(src) <<\
21955                     8) & 0x00000f00U)
21956 #define RADIO130NM_SYNTH8__LOOP_CSB__VERIFY(src) \
21957                     (!((((u_int32_t)(src)\
21958                     << 8) & ~0x00000f00U)))
21959
21960 /* macros for field LOOP_RSB */
21961 #define RADIO130NM_SYNTH8__LOOP_RSB__SHIFT                                   12
21962 #define RADIO130NM_SYNTH8__LOOP_RSB__WIDTH                                    5
21963 #define RADIO130NM_SYNTH8__LOOP_RSB__MASK                           0x0001f000U
21964 #define RADIO130NM_SYNTH8__LOOP_RSB__READ(src) \
21965                     (((u_int32_t)(src)\
21966                     & 0x0001f000U) >> 12)
21967 #define RADIO130NM_SYNTH8__LOOP_RSB__WRITE(src) \
21968                     (((u_int32_t)(src)\
21969                     << 12) & 0x0001f000U)
21970 #define RADIO130NM_SYNTH8__LOOP_RSB__MODIFY(dst, src) \
21971                     (dst) = ((dst) &\
21972                     ~0x0001f000U) | (((u_int32_t)(src) <<\
21973                     12) & 0x0001f000U)
21974 #define RADIO130NM_SYNTH8__LOOP_RSB__VERIFY(src) \
21975                     (!((((u_int32_t)(src)\
21976                     << 12) & ~0x0001f000U)))
21977
21978 /* macros for field LOOP_CPB */
21979 #define RADIO130NM_SYNTH8__LOOP_CPB__SHIFT                                   17
21980 #define RADIO130NM_SYNTH8__LOOP_CPB__WIDTH                                    5
21981 #define RADIO130NM_SYNTH8__LOOP_CPB__MASK                           0x003e0000U
21982 #define RADIO130NM_SYNTH8__LOOP_CPB__READ(src) \
21983                     (((u_int32_t)(src)\
21984                     & 0x003e0000U) >> 17)
21985 #define RADIO130NM_SYNTH8__LOOP_CPB__WRITE(src) \
21986                     (((u_int32_t)(src)\
21987                     << 17) & 0x003e0000U)
21988 #define RADIO130NM_SYNTH8__LOOP_CPB__MODIFY(dst, src) \
21989                     (dst) = ((dst) &\
21990                     ~0x003e0000U) | (((u_int32_t)(src) <<\
21991                     17) & 0x003e0000U)
21992 #define RADIO130NM_SYNTH8__LOOP_CPB__VERIFY(src) \
21993                     (!((((u_int32_t)(src)\
21994                     << 17) & ~0x003e0000U)))
21995
21996 /* macros for field LOOP_3RD_ORDER_RB */
21997 #define RADIO130NM_SYNTH8__LOOP_3RD_ORDER_RB__SHIFT                          22
21998 #define RADIO130NM_SYNTH8__LOOP_3RD_ORDER_RB__WIDTH                           5
21999 #define RADIO130NM_SYNTH8__LOOP_3RD_ORDER_RB__MASK                  0x07c00000U
22000 #define RADIO130NM_SYNTH8__LOOP_3RD_ORDER_RB__READ(src) \
22001                     (((u_int32_t)(src)\
22002                     & 0x07c00000U) >> 22)
22003 #define RADIO130NM_SYNTH8__LOOP_3RD_ORDER_RB__WRITE(src) \
22004                     (((u_int32_t)(src)\
22005                     << 22) & 0x07c00000U)
22006 #define RADIO130NM_SYNTH8__LOOP_3RD_ORDER_RB__MODIFY(dst, src) \
22007                     (dst) = ((dst) &\
22008                     ~0x07c00000U) | (((u_int32_t)(src) <<\
22009                     22) & 0x07c00000U)
22010 #define RADIO130NM_SYNTH8__LOOP_3RD_ORDER_RB__VERIFY(src) \
22011                     (!((((u_int32_t)(src)\
22012                     << 22) & ~0x07c00000U)))
22013
22014 /* macros for field REFDIVB */
22015 #define RADIO130NM_SYNTH8__REFDIVB__SHIFT                                    27
22016 #define RADIO130NM_SYNTH8__REFDIVB__WIDTH                                     5
22017 #define RADIO130NM_SYNTH8__REFDIVB__MASK                            0xf8000000U
22018 #define RADIO130NM_SYNTH8__REFDIVB__READ(src) \
22019                     (((u_int32_t)(src)\
22020                     & 0xf8000000U) >> 27)
22021 #define RADIO130NM_SYNTH8__REFDIVB__WRITE(src) \
22022                     (((u_int32_t)(src)\
22023                     << 27) & 0xf8000000U)
22024 #define RADIO130NM_SYNTH8__REFDIVB__MODIFY(dst, src) \
22025                     (dst) = ((dst) &\
22026                     ~0xf8000000U) | (((u_int32_t)(src) <<\
22027                     27) & 0xf8000000U)
22028 #define RADIO130NM_SYNTH8__REFDIVB__VERIFY(src) \
22029                     (!((((u_int32_t)(src)\
22030                     << 27) & ~0xf8000000U)))
22031 #define RADIO130NM_SYNTH8__TYPE                                       u_int32_t
22032 #define RADIO130NM_SYNTH8__READ                                     0xffffffffU
22033 #define RADIO130NM_SYNTH8__WRITE                                    0xffffffffU
22034
22035 #endif /* __RADIO130NM_SYNTH8_MACRO__ */
22036
22037
22038 /* macros for merlin2_0_radio_reg_map.SYNTH8 */
22039 #define INST_MERLIN2_0_RADIO_REG_MAP__SYNTH8__NUM                             1
22040
22041 /* macros for BlueprintGlobalNameSpace::RADIO130NM_SYNTH9 */
22042 #ifndef __RADIO130NM_SYNTH9_MACRO__
22043 #define __RADIO130NM_SYNTH9_MACRO__
22044
22045 /* macros for field PFDDELAY_INTN */
22046 #define RADIO130NM_SYNTH9__PFDDELAY_INTN__SHIFT                               0
22047 #define RADIO130NM_SYNTH9__PFDDELAY_INTN__WIDTH                               1
22048 #define RADIO130NM_SYNTH9__PFDDELAY_INTN__MASK                      0x00000001U
22049 #define RADIO130NM_SYNTH9__PFDDELAY_INTN__READ(src) \
22050                     (u_int32_t)(src)\
22051                     & 0x00000001U
22052 #define RADIO130NM_SYNTH9__PFDDELAY_INTN__WRITE(src) \
22053                     ((u_int32_t)(src)\
22054                     & 0x00000001U)
22055 #define RADIO130NM_SYNTH9__PFDDELAY_INTN__MODIFY(dst, src) \
22056                     (dst) = ((dst) &\
22057                     ~0x00000001U) | ((u_int32_t)(src) &\
22058                     0x00000001U)
22059 #define RADIO130NM_SYNTH9__PFDDELAY_INTN__VERIFY(src) \
22060                     (!(((u_int32_t)(src)\
22061                     & ~0x00000001U)))
22062 #define RADIO130NM_SYNTH9__PFDDELAY_INTN__SET(dst) \
22063                     (dst) = ((dst) &\
22064                     ~0x00000001U) | (u_int32_t)(1)
22065 #define RADIO130NM_SYNTH9__PFDDELAY_INTN__CLR(dst) \
22066                     (dst) = ((dst) &\
22067                     ~0x00000001U) | (u_int32_t)(0)
22068
22069 /* macros for field SLOPE_ICPA0 */
22070 #define RADIO130NM_SYNTH9__SLOPE_ICPA0__SHIFT                                 1
22071 #define RADIO130NM_SYNTH9__SLOPE_ICPA0__WIDTH                                 3
22072 #define RADIO130NM_SYNTH9__SLOPE_ICPA0__MASK                        0x0000000eU
22073 #define RADIO130NM_SYNTH9__SLOPE_ICPA0__READ(src) \
22074                     (((u_int32_t)(src)\
22075                     & 0x0000000eU) >> 1)
22076 #define RADIO130NM_SYNTH9__SLOPE_ICPA0__WRITE(src) \
22077                     (((u_int32_t)(src)\
22078                     << 1) & 0x0000000eU)
22079 #define RADIO130NM_SYNTH9__SLOPE_ICPA0__MODIFY(dst, src) \
22080                     (dst) = ((dst) &\
22081                     ~0x0000000eU) | (((u_int32_t)(src) <<\
22082                     1) & 0x0000000eU)
22083 #define RADIO130NM_SYNTH9__SLOPE_ICPA0__VERIFY(src) \
22084                     (!((((u_int32_t)(src)\
22085                     << 1) & ~0x0000000eU)))
22086
22087 /* macros for field LOOP_ICPA0 */
22088 #define RADIO130NM_SYNTH9__LOOP_ICPA0__SHIFT                                  4
22089 #define RADIO130NM_SYNTH9__LOOP_ICPA0__WIDTH                                  4
22090 #define RADIO130NM_SYNTH9__LOOP_ICPA0__MASK                         0x000000f0U
22091 #define RADIO130NM_SYNTH9__LOOP_ICPA0__READ(src) \
22092                     (((u_int32_t)(src)\
22093                     & 0x000000f0U) >> 4)
22094 #define RADIO130NM_SYNTH9__LOOP_ICPA0__WRITE(src) \
22095                     (((u_int32_t)(src)\
22096                     << 4) & 0x000000f0U)
22097 #define RADIO130NM_SYNTH9__LOOP_ICPA0__MODIFY(dst, src) \
22098                     (dst) = ((dst) &\
22099                     ~0x000000f0U) | (((u_int32_t)(src) <<\
22100                     4) & 0x000000f0U)
22101 #define RADIO130NM_SYNTH9__LOOP_ICPA0__VERIFY(src) \
22102                     (!((((u_int32_t)(src)\
22103                     << 4) & ~0x000000f0U)))
22104
22105 /* macros for field LOOP_CSA0 */
22106 #define RADIO130NM_SYNTH9__LOOP_CSA0__SHIFT                                   8
22107 #define RADIO130NM_SYNTH9__LOOP_CSA0__WIDTH                                   4
22108 #define RADIO130NM_SYNTH9__LOOP_CSA0__MASK                          0x00000f00U
22109 #define RADIO130NM_SYNTH9__LOOP_CSA0__READ(src) \
22110                     (((u_int32_t)(src)\
22111                     & 0x00000f00U) >> 8)
22112 #define RADIO130NM_SYNTH9__LOOP_CSA0__WRITE(src) \
22113                     (((u_int32_t)(src)\
22114                     << 8) & 0x00000f00U)
22115 #define RADIO130NM_SYNTH9__LOOP_CSA0__MODIFY(dst, src) \
22116                     (dst) = ((dst) &\
22117                     ~0x00000f00U) | (((u_int32_t)(src) <<\
22118                     8) & 0x00000f00U)
22119 #define RADIO130NM_SYNTH9__LOOP_CSA0__VERIFY(src) \
22120                     (!((((u_int32_t)(src)\
22121                     << 8) & ~0x00000f00U)))
22122
22123 /* macros for field LOOP_RSA0 */
22124 #define RADIO130NM_SYNTH9__LOOP_RSA0__SHIFT                                  12
22125 #define RADIO130NM_SYNTH9__LOOP_RSA0__WIDTH                                   5
22126 #define RADIO130NM_SYNTH9__LOOP_RSA0__MASK                          0x0001f000U
22127 #define RADIO130NM_SYNTH9__LOOP_RSA0__READ(src) \
22128                     (((u_int32_t)(src)\
22129                     & 0x0001f000U) >> 12)
22130 #define RADIO130NM_SYNTH9__LOOP_RSA0__WRITE(src) \
22131                     (((u_int32_t)(src)\
22132                     << 12) & 0x0001f000U)
22133 #define RADIO130NM_SYNTH9__LOOP_RSA0__MODIFY(dst, src) \
22134                     (dst) = ((dst) &\
22135                     ~0x0001f000U) | (((u_int32_t)(src) <<\
22136                     12) & 0x0001f000U)
22137 #define RADIO130NM_SYNTH9__LOOP_RSA0__VERIFY(src) \
22138                     (!((((u_int32_t)(src)\
22139                     << 12) & ~0x0001f000U)))
22140
22141 /* macros for field LOOP_CPA0 */
22142 #define RADIO130NM_SYNTH9__LOOP_CPA0__SHIFT                                  17
22143 #define RADIO130NM_SYNTH9__LOOP_CPA0__WIDTH                                   5
22144 #define RADIO130NM_SYNTH9__LOOP_CPA0__MASK                          0x003e0000U
22145 #define RADIO130NM_SYNTH9__LOOP_CPA0__READ(src) \
22146                     (((u_int32_t)(src)\
22147                     & 0x003e0000U) >> 17)
22148 #define RADIO130NM_SYNTH9__LOOP_CPA0__WRITE(src) \
22149                     (((u_int32_t)(src)\
22150                     << 17) & 0x003e0000U)
22151 #define RADIO130NM_SYNTH9__LOOP_CPA0__MODIFY(dst, src) \
22152                     (dst) = ((dst) &\
22153                     ~0x003e0000U) | (((u_int32_t)(src) <<\
22154                     17) & 0x003e0000U)
22155 #define RADIO130NM_SYNTH9__LOOP_CPA0__VERIFY(src) \
22156                     (!((((u_int32_t)(src)\
22157                     << 17) & ~0x003e0000U)))
22158
22159 /* macros for field LOOP_3RD_ORDER_RA */
22160 #define RADIO130NM_SYNTH9__LOOP_3RD_ORDER_RA__SHIFT                          22
22161 #define RADIO130NM_SYNTH9__LOOP_3RD_ORDER_RA__WIDTH                           5
22162 #define RADIO130NM_SYNTH9__LOOP_3RD_ORDER_RA__MASK                  0x07c00000U
22163 #define RADIO130NM_SYNTH9__LOOP_3RD_ORDER_RA__READ(src) \
22164                     (((u_int32_t)(src)\
22165                     & 0x07c00000U) >> 22)
22166 #define RADIO130NM_SYNTH9__LOOP_3RD_ORDER_RA__WRITE(src) \
22167                     (((u_int32_t)(src)\
22168                     << 22) & 0x07c00000U)
22169 #define RADIO130NM_SYNTH9__LOOP_3RD_ORDER_RA__MODIFY(dst, src) \
22170                     (dst) = ((dst) &\
22171                     ~0x07c00000U) | (((u_int32_t)(src) <<\
22172                     22) & 0x07c00000U)
22173 #define RADIO130NM_SYNTH9__LOOP_3RD_ORDER_RA__VERIFY(src) \
22174                     (!((((u_int32_t)(src)\
22175                     << 22) & ~0x07c00000U)))
22176
22177 /* macros for field REFDIVA */
22178 #define RADIO130NM_SYNTH9__REFDIVA__SHIFT                                    27
22179 #define RADIO130NM_SYNTH9__REFDIVA__WIDTH                                     5
22180 #define RADIO130NM_SYNTH9__REFDIVA__MASK                            0xf8000000U
22181 #define RADIO130NM_SYNTH9__REFDIVA__READ(src) \
22182                     (((u_int32_t)(src)\
22183                     & 0xf8000000U) >> 27)
22184 #define RADIO130NM_SYNTH9__REFDIVA__WRITE(src) \
22185                     (((u_int32_t)(src)\
22186                     << 27) & 0xf8000000U)
22187 #define RADIO130NM_SYNTH9__REFDIVA__MODIFY(dst, src) \
22188                     (dst) = ((dst) &\
22189                     ~0xf8000000U) | (((u_int32_t)(src) <<\
22190                     27) & 0xf8000000U)
22191 #define RADIO130NM_SYNTH9__REFDIVA__VERIFY(src) \
22192                     (!((((u_int32_t)(src)\
22193                     << 27) & ~0xf8000000U)))
22194 #define RADIO130NM_SYNTH9__TYPE                                       u_int32_t
22195 #define RADIO130NM_SYNTH9__READ                                     0xffffffffU
22196 #define RADIO130NM_SYNTH9__WRITE                                    0xffffffffU
22197
22198 #endif /* __RADIO130NM_SYNTH9_MACRO__ */
22199
22200
22201 /* macros for merlin2_0_radio_reg_map.SYNTH9 */
22202 #define INST_MERLIN2_0_RADIO_REG_MAP__SYNTH9__NUM                             1
22203
22204 /* macros for BlueprintGlobalNameSpace::RADIO130NM_SYNTH10 */
22205 #ifndef __RADIO130NM_SYNTH10_MACRO__
22206 #define __RADIO130NM_SYNTH10_MACRO__
22207
22208 /* macros for field SPARE */
22209 #define RADIO130NM_SYNTH10__SPARE__SHIFT                                      0
22210 #define RADIO130NM_SYNTH10__SPARE__WIDTH                                     11
22211 #define RADIO130NM_SYNTH10__SPARE__MASK                             0x000007ffU
22212 #define RADIO130NM_SYNTH10__SPARE__READ(src)     (u_int32_t)(src) & 0x000007ffU
22213 #define RADIO130NM_SYNTH10__SPARE__WRITE(src)  ((u_int32_t)(src) & 0x000007ffU)
22214 #define RADIO130NM_SYNTH10__SPARE__MODIFY(dst, src) \
22215                     (dst) = ((dst) &\
22216                     ~0x000007ffU) | ((u_int32_t)(src) &\
22217                     0x000007ffU)
22218 #define RADIO130NM_SYNTH10__SPARE__VERIFY(src) \
22219                     (!(((u_int32_t)(src)\
22220                     & ~0x000007ffU)))
22221
22222 /* macros for field SLOPE_ICPA1 */
22223 #define RADIO130NM_SYNTH10__SLOPE_ICPA1__SHIFT                               11
22224 #define RADIO130NM_SYNTH10__SLOPE_ICPA1__WIDTH                                3
22225 #define RADIO130NM_SYNTH10__SLOPE_ICPA1__MASK                       0x00003800U
22226 #define RADIO130NM_SYNTH10__SLOPE_ICPA1__READ(src) \
22227                     (((u_int32_t)(src)\
22228                     & 0x00003800U) >> 11)
22229 #define RADIO130NM_SYNTH10__SLOPE_ICPA1__WRITE(src) \
22230                     (((u_int32_t)(src)\
22231                     << 11) & 0x00003800U)
22232 #define RADIO130NM_SYNTH10__SLOPE_ICPA1__MODIFY(dst, src) \
22233                     (dst) = ((dst) &\
22234                     ~0x00003800U) | (((u_int32_t)(src) <<\
22235                     11) & 0x00003800U)
22236 #define RADIO130NM_SYNTH10__SLOPE_ICPA1__VERIFY(src) \
22237                     (!((((u_int32_t)(src)\
22238                     << 11) & ~0x00003800U)))
22239
22240 /* macros for field LOOP_ICPA1 */
22241 #define RADIO130NM_SYNTH10__LOOP_ICPA1__SHIFT                                14
22242 #define RADIO130NM_SYNTH10__LOOP_ICPA1__WIDTH                                 4
22243 #define RADIO130NM_SYNTH10__LOOP_ICPA1__MASK                        0x0003c000U
22244 #define RADIO130NM_SYNTH10__LOOP_ICPA1__READ(src) \
22245                     (((u_int32_t)(src)\
22246                     & 0x0003c000U) >> 14)
22247 #define RADIO130NM_SYNTH10__LOOP_ICPA1__WRITE(src) \
22248                     (((u_int32_t)(src)\
22249                     << 14) & 0x0003c000U)
22250 #define RADIO130NM_SYNTH10__LOOP_ICPA1__MODIFY(dst, src) \
22251                     (dst) = ((dst) &\
22252                     ~0x0003c000U) | (((u_int32_t)(src) <<\
22253                     14) & 0x0003c000U)
22254 #define RADIO130NM_SYNTH10__LOOP_ICPA1__VERIFY(src) \
22255                     (!((((u_int32_t)(src)\
22256                     << 14) & ~0x0003c000U)))
22257
22258 /* macros for field LOOP_CSA1 */
22259 #define RADIO130NM_SYNTH10__LOOP_CSA1__SHIFT                                 18
22260 #define RADIO130NM_SYNTH10__LOOP_CSA1__WIDTH                                  4
22261 #define RADIO130NM_SYNTH10__LOOP_CSA1__MASK                         0x003c0000U
22262 #define RADIO130NM_SYNTH10__LOOP_CSA1__READ(src) \
22263                     (((u_int32_t)(src)\
22264                     & 0x003c0000U) >> 18)
22265 #define RADIO130NM_SYNTH10__LOOP_CSA1__WRITE(src) \
22266                     (((u_int32_t)(src)\
22267                     << 18) & 0x003c0000U)
22268 #define RADIO130NM_SYNTH10__LOOP_CSA1__MODIFY(dst, src) \
22269                     (dst) = ((dst) &\
22270                     ~0x003c0000U) | (((u_int32_t)(src) <<\
22271                     18) & 0x003c0000U)
22272 #define RADIO130NM_SYNTH10__LOOP_CSA1__VERIFY(src) \
22273                     (!((((u_int32_t)(src)\
22274                     << 18) & ~0x003c0000U)))
22275
22276 /* macros for field LOOP_RSA1 */
22277 #define RADIO130NM_SYNTH10__LOOP_RSA1__SHIFT                                 22
22278 #define RADIO130NM_SYNTH10__LOOP_RSA1__WIDTH                                  5
22279 #define RADIO130NM_SYNTH10__LOOP_RSA1__MASK                         0x07c00000U
22280 #define RADIO130NM_SYNTH10__LOOP_RSA1__READ(src) \
22281                     (((u_int32_t)(src)\
22282                     & 0x07c00000U) >> 22)
22283 #define RADIO130NM_SYNTH10__LOOP_RSA1__WRITE(src) \
22284                     (((u_int32_t)(src)\
22285                     << 22) & 0x07c00000U)
22286 #define RADIO130NM_SYNTH10__LOOP_RSA1__MODIFY(dst, src) \
22287                     (dst) = ((dst) &\
22288                     ~0x07c00000U) | (((u_int32_t)(src) <<\
22289                     22) & 0x07c00000U)
22290 #define RADIO130NM_SYNTH10__LOOP_RSA1__VERIFY(src) \
22291                     (!((((u_int32_t)(src)\
22292                     << 22) & ~0x07c00000U)))
22293
22294 /* macros for field LOOP_CPA1 */
22295 #define RADIO130NM_SYNTH10__LOOP_CPA1__SHIFT                                 27
22296 #define RADIO130NM_SYNTH10__LOOP_CPA1__WIDTH                                  5
22297 #define RADIO130NM_SYNTH10__LOOP_CPA1__MASK                         0xf8000000U
22298 #define RADIO130NM_SYNTH10__LOOP_CPA1__READ(src) \
22299                     (((u_int32_t)(src)\
22300                     & 0xf8000000U) >> 27)
22301 #define RADIO130NM_SYNTH10__LOOP_CPA1__WRITE(src) \
22302                     (((u_int32_t)(src)\
22303                     << 27) & 0xf8000000U)
22304 #define RADIO130NM_SYNTH10__LOOP_CPA1__MODIFY(dst, src) \
22305                     (dst) = ((dst) &\
22306                     ~0xf8000000U) | (((u_int32_t)(src) <<\
22307                     27) & 0xf8000000U)
22308 #define RADIO130NM_SYNTH10__LOOP_CPA1__VERIFY(src) \
22309                     (!((((u_int32_t)(src)\
22310                     << 27) & ~0xf8000000U)))
22311 #define RADIO130NM_SYNTH10__TYPE                                      u_int32_t
22312 #define RADIO130NM_SYNTH10__READ                                    0xffffffffU
22313 #define RADIO130NM_SYNTH10__WRITE                                   0xffffffffU
22314
22315 #endif /* __RADIO130NM_SYNTH10_MACRO__ */
22316
22317
22318 /* macros for merlin2_0_radio_reg_map.SYNTH10 */
22319 #define INST_MERLIN2_0_RADIO_REG_MAP__SYNTH10__NUM                            1
22320
22321 /* macros for BlueprintGlobalNameSpace::RADIO130NM_SYNTH11 */
22322 #ifndef __RADIO130NM_SYNTH11_MACRO__
22323 #define __RADIO130NM_SYNTH11_MACRO__
22324
22325 /* macros for field SPARE */
22326 #define RADIO130NM_SYNTH11__SPARE__SHIFT                                      0
22327 #define RADIO130NM_SYNTH11__SPARE__WIDTH                                      5
22328 #define RADIO130NM_SYNTH11__SPARE__MASK                             0x0000001fU
22329 #define RADIO130NM_SYNTH11__SPARE__READ(src)     (u_int32_t)(src) & 0x0000001fU
22330 #define RADIO130NM_SYNTH11__SPARE__WRITE(src)  ((u_int32_t)(src) & 0x0000001fU)
22331 #define RADIO130NM_SYNTH11__SPARE__MODIFY(dst, src) \
22332                     (dst) = ((dst) &\
22333                     ~0x0000001fU) | ((u_int32_t)(src) &\
22334                     0x0000001fU)
22335 #define RADIO130NM_SYNTH11__SPARE__VERIFY(src) \
22336                     (!(((u_int32_t)(src)\
22337                     & ~0x0000001fU)))
22338
22339 /* macros for field FORCE_LOBUF5G_ON */
22340 #define RADIO130NM_SYNTH11__FORCE_LOBUF5G_ON__SHIFT                           5
22341 #define RADIO130NM_SYNTH11__FORCE_LOBUF5G_ON__WIDTH                           1
22342 #define RADIO130NM_SYNTH11__FORCE_LOBUF5G_ON__MASK                  0x00000020U
22343 #define RADIO130NM_SYNTH11__FORCE_LOBUF5G_ON__READ(src) \
22344                     (((u_int32_t)(src)\
22345                     & 0x00000020U) >> 5)
22346 #define RADIO130NM_SYNTH11__FORCE_LOBUF5G_ON__WRITE(src) \
22347                     (((u_int32_t)(src)\
22348                     << 5) & 0x00000020U)
22349 #define RADIO130NM_SYNTH11__FORCE_LOBUF5G_ON__MODIFY(dst, src) \
22350                     (dst) = ((dst) &\
22351                     ~0x00000020U) | (((u_int32_t)(src) <<\
22352                     5) & 0x00000020U)
22353 #define RADIO130NM_SYNTH11__FORCE_LOBUF5G_ON__VERIFY(src) \
22354                     (!((((u_int32_t)(src)\
22355                     << 5) & ~0x00000020U)))
22356 #define RADIO130NM_SYNTH11__FORCE_LOBUF5G_ON__SET(dst) \
22357                     (dst) = ((dst) &\
22358                     ~0x00000020U) | ((u_int32_t)(1) << 5)
22359 #define RADIO130NM_SYNTH11__FORCE_LOBUF5G_ON__CLR(dst) \
22360                     (dst) = ((dst) &\
22361                     ~0x00000020U) | ((u_int32_t)(0) << 5)
22362
22363 /* macros for field LOREFSEL */
22364 #define RADIO130NM_SYNTH11__LOREFSEL__SHIFT                                   6
22365 #define RADIO130NM_SYNTH11__LOREFSEL__WIDTH                                   2
22366 #define RADIO130NM_SYNTH11__LOREFSEL__MASK                          0x000000c0U
22367 #define RADIO130NM_SYNTH11__LOREFSEL__READ(src) \
22368                     (((u_int32_t)(src)\
22369                     & 0x000000c0U) >> 6)
22370 #define RADIO130NM_SYNTH11__LOREFSEL__WRITE(src) \
22371                     (((u_int32_t)(src)\
22372                     << 6) & 0x000000c0U)
22373 #define RADIO130NM_SYNTH11__LOREFSEL__MODIFY(dst, src) \
22374                     (dst) = ((dst) &\
22375                     ~0x000000c0U) | (((u_int32_t)(src) <<\
22376                     6) & 0x000000c0U)
22377 #define RADIO130NM_SYNTH11__LOREFSEL__VERIFY(src) \
22378                     (!((((u_int32_t)(src)\
22379                     << 6) & ~0x000000c0U)))
22380
22381 /* macros for field LO2GSEL */
22382 #define RADIO130NM_SYNTH11__LO2GSEL__SHIFT                                    8
22383 #define RADIO130NM_SYNTH11__LO2GSEL__WIDTH                                    2
22384 #define RADIO130NM_SYNTH11__LO2GSEL__MASK                           0x00000300U
22385 #define RADIO130NM_SYNTH11__LO2GSEL__READ(src) \
22386                     (((u_int32_t)(src)\
22387                     & 0x00000300U) >> 8)
22388 #define RADIO130NM_SYNTH11__LO2GSEL__WRITE(src) \
22389                     (((u_int32_t)(src)\
22390                     << 8) & 0x00000300U)
22391 #define RADIO130NM_SYNTH11__LO2GSEL__MODIFY(dst, src) \
22392                     (dst) = ((dst) &\
22393                     ~0x00000300U) | (((u_int32_t)(src) <<\
22394                     8) & 0x00000300U)
22395 #define RADIO130NM_SYNTH11__LO2GSEL__VERIFY(src) \
22396                     (!((((u_int32_t)(src)\
22397                     << 8) & ~0x00000300U)))
22398
22399 /* macros for field CPSTEERING_MODE */
22400 #define RADIO130NM_SYNTH11__CPSTEERING_MODE__SHIFT                           10
22401 #define RADIO130NM_SYNTH11__CPSTEERING_MODE__WIDTH                            1
22402 #define RADIO130NM_SYNTH11__CPSTEERING_MODE__MASK                   0x00000400U
22403 #define RADIO130NM_SYNTH11__CPSTEERING_MODE__READ(src) \
22404                     (((u_int32_t)(src)\
22405                     & 0x00000400U) >> 10)
22406 #define RADIO130NM_SYNTH11__CPSTEERING_MODE__WRITE(src) \
22407                     (((u_int32_t)(src)\
22408                     << 10) & 0x00000400U)
22409 #define RADIO130NM_SYNTH11__CPSTEERING_MODE__MODIFY(dst, src) \
22410                     (dst) = ((dst) &\
22411                     ~0x00000400U) | (((u_int32_t)(src) <<\
22412                     10) & 0x00000400U)
22413 #define RADIO130NM_SYNTH11__CPSTEERING_MODE__VERIFY(src) \
22414                     (!((((u_int32_t)(src)\
22415                     << 10) & ~0x00000400U)))
22416 #define RADIO130NM_SYNTH11__CPSTEERING_MODE__SET(dst) \
22417                     (dst) = ((dst) &\
22418                     ~0x00000400U) | ((u_int32_t)(1) << 10)
22419 #define RADIO130NM_SYNTH11__CPSTEERING_MODE__CLR(dst) \
22420                     (dst) = ((dst) &\
22421                     ~0x00000400U) | ((u_int32_t)(0) << 10)
22422
22423 /* macros for field SLOPE_ICPA2 */
22424 #define RADIO130NM_SYNTH11__SLOPE_ICPA2__SHIFT                               11
22425 #define RADIO130NM_SYNTH11__SLOPE_ICPA2__WIDTH                                3
22426 #define RADIO130NM_SYNTH11__SLOPE_ICPA2__MASK                       0x00003800U
22427 #define RADIO130NM_SYNTH11__SLOPE_ICPA2__READ(src) \
22428                     (((u_int32_t)(src)\
22429                     & 0x00003800U) >> 11)
22430 #define RADIO130NM_SYNTH11__SLOPE_ICPA2__WRITE(src) \
22431                     (((u_int32_t)(src)\
22432                     << 11) & 0x00003800U)
22433 #define RADIO130NM_SYNTH11__SLOPE_ICPA2__MODIFY(dst, src) \
22434                     (dst) = ((dst) &\
22435                     ~0x00003800U) | (((u_int32_t)(src) <<\
22436                     11) & 0x00003800U)
22437 #define RADIO130NM_SYNTH11__SLOPE_ICPA2__VERIFY(src) \
22438                     (!((((u_int32_t)(src)\
22439                     << 11) & ~0x00003800U)))
22440
22441 /* macros for field LOOP_ICPA2 */
22442 #define RADIO130NM_SYNTH11__LOOP_ICPA2__SHIFT                                14
22443 #define RADIO130NM_SYNTH11__LOOP_ICPA2__WIDTH                                 4
22444 #define RADIO130NM_SYNTH11__LOOP_ICPA2__MASK                        0x0003c000U
22445 #define RADIO130NM_SYNTH11__LOOP_ICPA2__READ(src) \
22446                     (((u_int32_t)(src)\
22447                     & 0x0003c000U) >> 14)
22448 #define RADIO130NM_SYNTH11__LOOP_ICPA2__WRITE(src) \
22449                     (((u_int32_t)(src)\
22450                     << 14) & 0x0003c000U)
22451 #define RADIO130NM_SYNTH11__LOOP_ICPA2__MODIFY(dst, src) \
22452                     (dst) = ((dst) &\
22453                     ~0x0003c000U) | (((u_int32_t)(src) <<\
22454                     14) & 0x0003c000U)
22455 #define RADIO130NM_SYNTH11__LOOP_ICPA2__VERIFY(src) \
22456                     (!((((u_int32_t)(src)\
22457                     << 14) & ~0x0003c000U)))
22458
22459 /* macros for field LOOP_CSA2 */
22460 #define RADIO130NM_SYNTH11__LOOP_CSA2__SHIFT                                 18
22461 #define RADIO130NM_SYNTH11__LOOP_CSA2__WIDTH                                  4
22462 #define RADIO130NM_SYNTH11__LOOP_CSA2__MASK                         0x003c0000U
22463 #define RADIO130NM_SYNTH11__LOOP_CSA2__READ(src) \
22464                     (((u_int32_t)(src)\
22465                     & 0x003c0000U) >> 18)
22466 #define RADIO130NM_SYNTH11__LOOP_CSA2__WRITE(src) \
22467                     (((u_int32_t)(src)\
22468                     << 18) & 0x003c0000U)
22469 #define RADIO130NM_SYNTH11__LOOP_CSA2__MODIFY(dst, src) \
22470                     (dst) = ((dst) &\
22471                     ~0x003c0000U) | (((u_int32_t)(src) <<\
22472                     18) & 0x003c0000U)
22473 #define RADIO130NM_SYNTH11__LOOP_CSA2__VERIFY(src) \
22474                     (!((((u_int32_t)(src)\
22475                     << 18) & ~0x003c0000U)))
22476
22477 /* macros for field LOOP_RSA2 */
22478 #define RADIO130NM_SYNTH11__LOOP_RSA2__SHIFT                                 22
22479 #define RADIO130NM_SYNTH11__LOOP_RSA2__WIDTH                                  5
22480 #define RADIO130NM_SYNTH11__LOOP_RSA2__MASK                         0x07c00000U
22481 #define RADIO130NM_SYNTH11__LOOP_RSA2__READ(src) \
22482                     (((u_int32_t)(src)\
22483                     & 0x07c00000U) >> 22)
22484 #define RADIO130NM_SYNTH11__LOOP_RSA2__WRITE(src) \
22485                     (((u_int32_t)(src)\
22486                     << 22) & 0x07c00000U)
22487 #define RADIO130NM_SYNTH11__LOOP_RSA2__MODIFY(dst, src) \
22488                     (dst) = ((dst) &\
22489                     ~0x07c00000U) | (((u_int32_t)(src) <<\
22490                     22) & 0x07c00000U)
22491 #define RADIO130NM_SYNTH11__LOOP_RSA2__VERIFY(src) \
22492                     (!((((u_int32_t)(src)\
22493                     << 22) & ~0x07c00000U)))
22494
22495 /* macros for field LOOP_CPA2 */
22496 #define RADIO130NM_SYNTH11__LOOP_CPA2__SHIFT                                 27
22497 #define RADIO130NM_SYNTH11__LOOP_CPA2__WIDTH                                  5
22498 #define RADIO130NM_SYNTH11__LOOP_CPA2__MASK                         0xf8000000U
22499 #define RADIO130NM_SYNTH11__LOOP_CPA2__READ(src) \
22500                     (((u_int32_t)(src)\
22501                     & 0xf8000000U) >> 27)
22502 #define RADIO130NM_SYNTH11__LOOP_CPA2__WRITE(src) \
22503                     (((u_int32_t)(src)\
22504                     << 27) & 0xf8000000U)
22505 #define RADIO130NM_SYNTH11__LOOP_CPA2__MODIFY(dst, src) \
22506                     (dst) = ((dst) &\
22507                     ~0xf8000000U) | (((u_int32_t)(src) <<\
22508                     27) & 0xf8000000U)
22509 #define RADIO130NM_SYNTH11__LOOP_CPA2__VERIFY(src) \
22510                     (!((((u_int32_t)(src)\
22511                     << 27) & ~0xf8000000U)))
22512 #define RADIO130NM_SYNTH11__TYPE                                      u_int32_t
22513 #define RADIO130NM_SYNTH11__READ                                    0xffffffffU
22514 #define RADIO130NM_SYNTH11__WRITE                                   0xffffffffU
22515
22516 #endif /* __RADIO130NM_SYNTH11_MACRO__ */
22517
22518
22519 /* macros for merlin2_0_radio_reg_map.SYNTH11 */
22520 #define INST_MERLIN2_0_RADIO_REG_MAP__SYNTH11__NUM                            1
22521
22522 /* macros for BlueprintGlobalNameSpace::RADIO130NM_BIAS1 */
22523 #ifndef __RADIO130NM_BIAS1_MACRO__
22524 #define __RADIO130NM_BIAS1_MACRO__
22525
22526 /* macros for field PWD_IRPCIE50 */
22527 #define RADIO130NM_BIAS1__PWD_IRPCIE50__SHIFT                                 0
22528 #define RADIO130NM_BIAS1__PWD_IRPCIE50__WIDTH                                 1
22529 #define RADIO130NM_BIAS1__PWD_IRPCIE50__MASK                        0x00000001U
22530 #define RADIO130NM_BIAS1__PWD_IRPCIE50__READ(src) \
22531                     (u_int32_t)(src)\
22532                     & 0x00000001U
22533 #define RADIO130NM_BIAS1__PWD_IRPCIE50__WRITE(src) \
22534                     ((u_int32_t)(src)\
22535                     & 0x00000001U)
22536 #define RADIO130NM_BIAS1__PWD_IRPCIE50__MODIFY(dst, src) \
22537                     (dst) = ((dst) &\
22538                     ~0x00000001U) | ((u_int32_t)(src) &\
22539                     0x00000001U)
22540 #define RADIO130NM_BIAS1__PWD_IRPCIE50__VERIFY(src) \
22541                     (!(((u_int32_t)(src)\
22542                     & ~0x00000001U)))
22543 #define RADIO130NM_BIAS1__PWD_IRPCIE50__SET(dst) \
22544                     (dst) = ((dst) &\
22545                     ~0x00000001U) | (u_int32_t)(1)
22546 #define RADIO130NM_BIAS1__PWD_IRPCIE50__CLR(dst) \
22547                     (dst) = ((dst) &\
22548                     ~0x00000001U) | (u_int32_t)(0)
22549
22550 /* macros for field PWD_ICPCIE50 */
22551 #define RADIO130NM_BIAS1__PWD_ICPCIE50__SHIFT                                 1
22552 #define RADIO130NM_BIAS1__PWD_ICPCIE50__WIDTH                                 1
22553 #define RADIO130NM_BIAS1__PWD_ICPCIE50__MASK                        0x00000002U
22554 #define RADIO130NM_BIAS1__PWD_ICPCIE50__READ(src) \
22555                     (((u_int32_t)(src)\
22556                     & 0x00000002U) >> 1)
22557 #define RADIO130NM_BIAS1__PWD_ICPCIE50__WRITE(src) \
22558                     (((u_int32_t)(src)\
22559                     << 1) & 0x00000002U)
22560 #define RADIO130NM_BIAS1__PWD_ICPCIE50__MODIFY(dst, src) \
22561                     (dst) = ((dst) &\
22562                     ~0x00000002U) | (((u_int32_t)(src) <<\
22563                     1) & 0x00000002U)
22564 #define RADIO130NM_BIAS1__PWD_ICPCIE50__VERIFY(src) \
22565                     (!((((u_int32_t)(src)\
22566                     << 1) & ~0x00000002U)))
22567 #define RADIO130NM_BIAS1__PWD_ICPCIE50__SET(dst) \
22568                     (dst) = ((dst) &\
22569                     ~0x00000002U) | ((u_int32_t)(1) << 1)
22570 #define RADIO130NM_BIAS1__PWD_ICPCIE50__CLR(dst) \
22571                     (dst) = ((dst) &\
22572                     ~0x00000002U) | ((u_int32_t)(0) << 1)
22573
22574 /* macros for field PWD_IRPLL25 */
22575 #define RADIO130NM_BIAS1__PWD_IRPLL25__SHIFT                                  2
22576 #define RADIO130NM_BIAS1__PWD_IRPLL25__WIDTH                                  1
22577 #define RADIO130NM_BIAS1__PWD_IRPLL25__MASK                         0x00000004U
22578 #define RADIO130NM_BIAS1__PWD_IRPLL25__READ(src) \
22579                     (((u_int32_t)(src)\
22580                     & 0x00000004U) >> 2)
22581 #define RADIO130NM_BIAS1__PWD_IRPLL25__WRITE(src) \
22582                     (((u_int32_t)(src)\
22583                     << 2) & 0x00000004U)
22584 #define RADIO130NM_BIAS1__PWD_IRPLL25__MODIFY(dst, src) \
22585                     (dst) = ((dst) &\
22586                     ~0x00000004U) | (((u_int32_t)(src) <<\
22587                     2) & 0x00000004U)
22588 #define RADIO130NM_BIAS1__PWD_IRPLL25__VERIFY(src) \
22589                     (!((((u_int32_t)(src)\
22590                     << 2) & ~0x00000004U)))
22591 #define RADIO130NM_BIAS1__PWD_IRPLL25__SET(dst) \
22592                     (dst) = ((dst) &\
22593                     ~0x00000004U) | ((u_int32_t)(1) << 2)
22594 #define RADIO130NM_BIAS1__PWD_IRPLL25__CLR(dst) \
22595                     (dst) = ((dst) &\
22596                     ~0x00000004U) | ((u_int32_t)(0) << 2)
22597
22598 /* macros for field PWD_ICPLL25 */
22599 #define RADIO130NM_BIAS1__PWD_ICPLL25__SHIFT                                  3
22600 #define RADIO130NM_BIAS1__PWD_ICPLL25__WIDTH                                  1
22601 #define RADIO130NM_BIAS1__PWD_ICPLL25__MASK                         0x00000008U
22602 #define RADIO130NM_BIAS1__PWD_ICPLL25__READ(src) \
22603                     (((u_int32_t)(src)\
22604                     & 0x00000008U) >> 3)
22605 #define RADIO130NM_BIAS1__PWD_ICPLL25__WRITE(src) \
22606                     (((u_int32_t)(src)\
22607                     << 3) & 0x00000008U)
22608 #define RADIO130NM_BIAS1__PWD_ICPLL25__MODIFY(dst, src) \
22609                     (dst) = ((dst) &\
22610                     ~0x00000008U) | (((u_int32_t)(src) <<\
22611                     3) & 0x00000008U)
22612 #define RADIO130NM_BIAS1__PWD_ICPLL25__VERIFY(src) \
22613                     (!((((u_int32_t)(src)\
22614                     << 3) & ~0x00000008U)))
22615 #define RADIO130NM_BIAS1__PWD_ICPLL25__SET(dst) \
22616                     (dst) = ((dst) &\
22617                     ~0x00000008U) | ((u_int32_t)(1) << 3)
22618 #define RADIO130NM_BIAS1__PWD_ICPLL25__CLR(dst) \
22619                     (dst) = ((dst) &\
22620                     ~0x00000008U) | ((u_int32_t)(0) << 3)
22621
22622 /* macros for field PWD_IRRXLDO25 */
22623 #define RADIO130NM_BIAS1__PWD_IRRXLDO25__SHIFT                                4
22624 #define RADIO130NM_BIAS1__PWD_IRRXLDO25__WIDTH                                3
22625 #define RADIO130NM_BIAS1__PWD_IRRXLDO25__MASK                       0x00000070U
22626 #define RADIO130NM_BIAS1__PWD_IRRXLDO25__READ(src) \
22627                     (((u_int32_t)(src)\
22628                     & 0x00000070U) >> 4)
22629 #define RADIO130NM_BIAS1__PWD_IRRXLDO25__WRITE(src) \
22630                     (((u_int32_t)(src)\
22631                     << 4) & 0x00000070U)
22632 #define RADIO130NM_BIAS1__PWD_IRRXLDO25__MODIFY(dst, src) \
22633                     (dst) = ((dst) &\
22634                     ~0x00000070U) | (((u_int32_t)(src) <<\
22635                     4) & 0x00000070U)
22636 #define RADIO130NM_BIAS1__PWD_IRRXLDO25__VERIFY(src) \
22637                     (!((((u_int32_t)(src)\
22638                     << 4) & ~0x00000070U)))
22639
22640 /* macros for field PWD_ICRXLDO25 */
22641 #define RADIO130NM_BIAS1__PWD_ICRXLDO25__SHIFT                                7
22642 #define RADIO130NM_BIAS1__PWD_ICRXLDO25__WIDTH                                3
22643 #define RADIO130NM_BIAS1__PWD_ICRXLDO25__MASK                       0x00000380U
22644 #define RADIO130NM_BIAS1__PWD_ICRXLDO25__READ(src) \
22645                     (((u_int32_t)(src)\
22646                     & 0x00000380U) >> 7)
22647 #define RADIO130NM_BIAS1__PWD_ICRXLDO25__WRITE(src) \
22648                     (((u_int32_t)(src)\
22649                     << 7) & 0x00000380U)
22650 #define RADIO130NM_BIAS1__PWD_ICRXLDO25__MODIFY(dst, src) \
22651                     (dst) = ((dst) &\
22652                     ~0x00000380U) | (((u_int32_t)(src) <<\
22653                     7) & 0x00000380U)
22654 #define RADIO130NM_BIAS1__PWD_ICRXLDO25__VERIFY(src) \
22655                     (!((((u_int32_t)(src)\
22656                     << 7) & ~0x00000380U)))
22657
22658 /* macros for field PWD_IRXPALDO25 */
22659 #define RADIO130NM_BIAS1__PWD_IRXPALDO25__SHIFT                              10
22660 #define RADIO130NM_BIAS1__PWD_IRXPALDO25__WIDTH                               3
22661 #define RADIO130NM_BIAS1__PWD_IRXPALDO25__MASK                      0x00001c00U
22662 #define RADIO130NM_BIAS1__PWD_IRXPALDO25__READ(src) \
22663                     (((u_int32_t)(src)\
22664                     & 0x00001c00U) >> 10)
22665 #define RADIO130NM_BIAS1__PWD_IRXPALDO25__WRITE(src) \
22666                     (((u_int32_t)(src)\
22667                     << 10) & 0x00001c00U)
22668 #define RADIO130NM_BIAS1__PWD_IRXPALDO25__MODIFY(dst, src) \
22669                     (dst) = ((dst) &\
22670                     ~0x00001c00U) | (((u_int32_t)(src) <<\
22671                     10) & 0x00001c00U)
22672 #define RADIO130NM_BIAS1__PWD_IRXPALDO25__VERIFY(src) \
22673                     (!((((u_int32_t)(src)\
22674                     << 10) & ~0x00001c00U)))
22675
22676 /* macros for field PWD_ICXPALDO25 */
22677 #define RADIO130NM_BIAS1__PWD_ICXPALDO25__SHIFT                              13
22678 #define RADIO130NM_BIAS1__PWD_ICXPALDO25__WIDTH                               3
22679 #define RADIO130NM_BIAS1__PWD_ICXPALDO25__MASK                      0x0000e000U
22680 #define RADIO130NM_BIAS1__PWD_ICXPALDO25__READ(src) \
22681                     (((u_int32_t)(src)\
22682                     & 0x0000e000U) >> 13)
22683 #define RADIO130NM_BIAS1__PWD_ICXPALDO25__WRITE(src) \
22684                     (((u_int32_t)(src)\
22685                     << 13) & 0x0000e000U)
22686 #define RADIO130NM_BIAS1__PWD_ICXPALDO25__MODIFY(dst, src) \
22687                     (dst) = ((dst) &\
22688                     ~0x0000e000U) | (((u_int32_t)(src) <<\
22689                     13) & 0x0000e000U)
22690 #define RADIO130NM_BIAS1__PWD_ICXPALDO25__VERIFY(src) \
22691                     (!((((u_int32_t)(src)\
22692                     << 13) & ~0x0000e000U)))
22693
22694 /* macros for field PWD_IRXTAL25 */
22695 #define RADIO130NM_BIAS1__PWD_IRXTAL25__SHIFT                                16
22696 #define RADIO130NM_BIAS1__PWD_IRXTAL25__WIDTH                                 3
22697 #define RADIO130NM_BIAS1__PWD_IRXTAL25__MASK                        0x00070000U
22698 #define RADIO130NM_BIAS1__PWD_IRXTAL25__READ(src) \
22699                     (((u_int32_t)(src)\
22700                     & 0x00070000U) >> 16)
22701 #define RADIO130NM_BIAS1__PWD_IRXTAL25__WRITE(src) \
22702                     (((u_int32_t)(src)\
22703                     << 16) & 0x00070000U)
22704 #define RADIO130NM_BIAS1__PWD_IRXTAL25__MODIFY(dst, src) \
22705                     (dst) = ((dst) &\
22706                     ~0x00070000U) | (((u_int32_t)(src) <<\
22707                     16) & 0x00070000U)
22708 #define RADIO130NM_BIAS1__PWD_IRXTAL25__VERIFY(src) \
22709                     (!((((u_int32_t)(src)\
22710                     << 16) & ~0x00070000U)))
22711
22712 /* macros for field PWD_ICXTAL25 */
22713 #define RADIO130NM_BIAS1__PWD_ICXTAL25__SHIFT                                19
22714 #define RADIO130NM_BIAS1__PWD_ICXTAL25__WIDTH                                 3
22715 #define RADIO130NM_BIAS1__PWD_ICXTAL25__MASK                        0x00380000U
22716 #define RADIO130NM_BIAS1__PWD_ICXTAL25__READ(src) \
22717                     (((u_int32_t)(src)\
22718                     & 0x00380000U) >> 19)
22719 #define RADIO130NM_BIAS1__PWD_ICXTAL25__WRITE(src) \
22720                     (((u_int32_t)(src)\
22721                     << 19) & 0x00380000U)
22722 #define RADIO130NM_BIAS1__PWD_ICXTAL25__MODIFY(dst, src) \
22723                     (dst) = ((dst) &\
22724                     ~0x00380000U) | (((u_int32_t)(src) <<\
22725                     19) & 0x00380000U)
22726 #define RADIO130NM_BIAS1__PWD_ICXTAL25__VERIFY(src) \
22727                     (!((((u_int32_t)(src)\
22728                     << 19) & ~0x00380000U)))
22729
22730 /* macros for field BIAS1_SPARE */
22731 #define RADIO130NM_BIAS1__BIAS1_SPARE__SHIFT                                 22
22732 #define RADIO130NM_BIAS1__BIAS1_SPARE__WIDTH                                  3
22733 #define RADIO130NM_BIAS1__BIAS1_SPARE__MASK                         0x01c00000U
22734 #define RADIO130NM_BIAS1__BIAS1_SPARE__READ(src) \
22735                     (((u_int32_t)(src)\
22736                     & 0x01c00000U) >> 22)
22737 #define RADIO130NM_BIAS1__BIAS1_SPARE__WRITE(src) \
22738                     (((u_int32_t)(src)\
22739                     << 22) & 0x01c00000U)
22740 #define RADIO130NM_BIAS1__BIAS1_SPARE__MODIFY(dst, src) \
22741                     (dst) = ((dst) &\
22742                     ~0x01c00000U) | (((u_int32_t)(src) <<\
22743                     22) & 0x01c00000U)
22744 #define RADIO130NM_BIAS1__BIAS1_SPARE__VERIFY(src) \
22745                     (!((((u_int32_t)(src)\
22746                     << 22) & ~0x01c00000U)))
22747
22748 /* macros for field SEL_BIAS */
22749 #define RADIO130NM_BIAS1__SEL_BIAS__SHIFT                                    25
22750 #define RADIO130NM_BIAS1__SEL_BIAS__WIDTH                                     6
22751 #define RADIO130NM_BIAS1__SEL_BIAS__MASK                            0x7e000000U
22752 #define RADIO130NM_BIAS1__SEL_BIAS__READ(src) \
22753                     (((u_int32_t)(src)\
22754                     & 0x7e000000U) >> 25)
22755 #define RADIO130NM_BIAS1__SEL_BIAS__WRITE(src) \
22756                     (((u_int32_t)(src)\
22757                     << 25) & 0x7e000000U)
22758 #define RADIO130NM_BIAS1__SEL_BIAS__MODIFY(dst, src) \
22759                     (dst) = ((dst) &\
22760                     ~0x7e000000U) | (((u_int32_t)(src) <<\
22761                     25) & 0x7e000000U)
22762 #define RADIO130NM_BIAS1__SEL_BIAS__VERIFY(src) \
22763                     (!((((u_int32_t)(src)\
22764                     << 25) & ~0x7e000000U)))
22765
22766 /* macros for field PADON */
22767 #define RADIO130NM_BIAS1__PADON__SHIFT                                       31
22768 #define RADIO130NM_BIAS1__PADON__WIDTH                                        1
22769 #define RADIO130NM_BIAS1__PADON__MASK                               0x80000000U
22770 #define RADIO130NM_BIAS1__PADON__READ(src) \
22771                     (((u_int32_t)(src)\
22772                     & 0x80000000U) >> 31)
22773 #define RADIO130NM_BIAS1__PADON__WRITE(src) \
22774                     (((u_int32_t)(src)\
22775                     << 31) & 0x80000000U)
22776 #define RADIO130NM_BIAS1__PADON__MODIFY(dst, src) \
22777                     (dst) = ((dst) &\
22778                     ~0x80000000U) | (((u_int32_t)(src) <<\
22779                     31) & 0x80000000U)
22780 #define RADIO130NM_BIAS1__PADON__VERIFY(src) \
22781                     (!((((u_int32_t)(src)\
22782                     << 31) & ~0x80000000U)))
22783 #define RADIO130NM_BIAS1__PADON__SET(dst) \
22784                     (dst) = ((dst) &\
22785                     ~0x80000000U) | ((u_int32_t)(1) << 31)
22786 #define RADIO130NM_BIAS1__PADON__CLR(dst) \
22787                     (dst) = ((dst) &\
22788                     ~0x80000000U) | ((u_int32_t)(0) << 31)
22789 #define RADIO130NM_BIAS1__TYPE                                        u_int32_t
22790 #define RADIO130NM_BIAS1__READ                                      0xffffffffU
22791 #define RADIO130NM_BIAS1__WRITE                                     0xffffffffU
22792
22793 #endif /* __RADIO130NM_BIAS1_MACRO__ */
22794
22795
22796 /* macros for merlin2_0_radio_reg_map.BIAS1 */
22797 #define INST_MERLIN2_0_RADIO_REG_MAP__BIAS1__NUM                              1
22798
22799 /* macros for BlueprintGlobalNameSpace::RADIO130NM_BIAS2 */
22800 #ifndef __RADIO130NM_BIAS2_MACRO__
22801 #define __RADIO130NM_BIAS2_MACRO__
22802
22803 /* macros for field PWD_ICDAC50 */
22804 #define RADIO130NM_BIAS2__PWD_ICDAC50__SHIFT                                  0
22805 #define RADIO130NM_BIAS2__PWD_ICDAC50__WIDTH                                  3
22806 #define RADIO130NM_BIAS2__PWD_ICDAC50__MASK                         0x00000007U
22807 #define RADIO130NM_BIAS2__PWD_ICDAC50__READ(src) (u_int32_t)(src) & 0x00000007U
22808 #define RADIO130NM_BIAS2__PWD_ICDAC50__WRITE(src) \
22809                     ((u_int32_t)(src)\
22810                     & 0x00000007U)
22811 #define RADIO130NM_BIAS2__PWD_ICDAC50__MODIFY(dst, src) \
22812                     (dst) = ((dst) &\
22813                     ~0x00000007U) | ((u_int32_t)(src) &\
22814                     0x00000007U)
22815 #define RADIO130NM_BIAS2__PWD_ICDAC50__VERIFY(src) \
22816                     (!(((u_int32_t)(src)\
22817                     & ~0x00000007U)))
22818
22819 /* macros for field PWD_IRADCREFMSTRQ12P5 */
22820 #define RADIO130NM_BIAS2__PWD_IRADCREFMSTRQ12P5__SHIFT                        3
22821 #define RADIO130NM_BIAS2__PWD_IRADCREFMSTRQ12P5__WIDTH                        1
22822 #define RADIO130NM_BIAS2__PWD_IRADCREFMSTRQ12P5__MASK               0x00000008U
22823 #define RADIO130NM_BIAS2__PWD_IRADCREFMSTRQ12P5__READ(src) \
22824                     (((u_int32_t)(src)\
22825                     & 0x00000008U) >> 3)
22826 #define RADIO130NM_BIAS2__PWD_IRADCREFMSTRQ12P5__WRITE(src) \
22827                     (((u_int32_t)(src)\
22828                     << 3) & 0x00000008U)
22829 #define RADIO130NM_BIAS2__PWD_IRADCREFMSTRQ12P5__MODIFY(dst, src) \
22830                     (dst) = ((dst) &\
22831                     ~0x00000008U) | (((u_int32_t)(src) <<\
22832                     3) & 0x00000008U)
22833 #define RADIO130NM_BIAS2__PWD_IRADCREFMSTRQ12P5__VERIFY(src) \
22834                     (!((((u_int32_t)(src)\
22835                     << 3) & ~0x00000008U)))
22836 #define RADIO130NM_BIAS2__PWD_IRADCREFMSTRQ12P5__SET(dst) \
22837                     (dst) = ((dst) &\
22838                     ~0x00000008U) | ((u_int32_t)(1) << 3)
22839 #define RADIO130NM_BIAS2__PWD_IRADCREFMSTRQ12P5__CLR(dst) \
22840                     (dst) = ((dst) &\
22841                     ~0x00000008U) | ((u_int32_t)(0) << 3)
22842
22843 /* macros for field PWD_IRADCREFMSTRI12P5 */
22844 #define RADIO130NM_BIAS2__PWD_IRADCREFMSTRI12P5__SHIFT                        4
22845 #define RADIO130NM_BIAS2__PWD_IRADCREFMSTRI12P5__WIDTH                        1
22846 #define RADIO130NM_BIAS2__PWD_IRADCREFMSTRI12P5__MASK               0x00000010U
22847 #define RADIO130NM_BIAS2__PWD_IRADCREFMSTRI12P5__READ(src) \
22848                     (((u_int32_t)(src)\
22849                     & 0x00000010U) >> 4)
22850 #define RADIO130NM_BIAS2__PWD_IRADCREFMSTRI12P5__WRITE(src) \
22851                     (((u_int32_t)(src)\
22852                     << 4) & 0x00000010U)
22853 #define RADIO130NM_BIAS2__PWD_IRADCREFMSTRI12P5__MODIFY(dst, src) \
22854                     (dst) = ((dst) &\
22855                     ~0x00000010U) | (((u_int32_t)(src) <<\
22856                     4) & 0x00000010U)
22857 #define RADIO130NM_BIAS2__PWD_IRADCREFMSTRI12P5__VERIFY(src) \
22858                     (!((((u_int32_t)(src)\
22859                     << 4) & ~0x00000010U)))
22860 #define RADIO130NM_BIAS2__PWD_IRADCREFMSTRI12P5__SET(dst) \
22861                     (dst) = ((dst) &\
22862                     ~0x00000010U) | ((u_int32_t)(1) << 4)
22863 #define RADIO130NM_BIAS2__PWD_IRADCREFMSTRI12P5__CLR(dst) \
22864                     (dst) = ((dst) &\
22865                     ~0x00000010U) | ((u_int32_t)(0) << 4)
22866
22867 /* macros for field PWD_ICADCREFOPAMPQ25 */
22868 #define RADIO130NM_BIAS2__PWD_ICADCREFOPAMPQ25__SHIFT                         5
22869 #define RADIO130NM_BIAS2__PWD_ICADCREFOPAMPQ25__WIDTH                         3
22870 #define RADIO130NM_BIAS2__PWD_ICADCREFOPAMPQ25__MASK                0x000000e0U
22871 #define RADIO130NM_BIAS2__PWD_ICADCREFOPAMPQ25__READ(src) \
22872                     (((u_int32_t)(src)\
22873                     & 0x000000e0U) >> 5)
22874 #define RADIO130NM_BIAS2__PWD_ICADCREFOPAMPQ25__WRITE(src) \
22875                     (((u_int32_t)(src)\
22876                     << 5) & 0x000000e0U)
22877 #define RADIO130NM_BIAS2__PWD_ICADCREFOPAMPQ25__MODIFY(dst, src) \
22878                     (dst) = ((dst) &\
22879                     ~0x000000e0U) | (((u_int32_t)(src) <<\
22880                     5) & 0x000000e0U)
22881 #define RADIO130NM_BIAS2__PWD_ICADCREFOPAMPQ25__VERIFY(src) \
22882                     (!((((u_int32_t)(src)\
22883                     << 5) & ~0x000000e0U)))
22884
22885 /* macros for field PWD_ICADCREFOPAMPI25 */
22886 #define RADIO130NM_BIAS2__PWD_ICADCREFOPAMPI25__SHIFT                         8
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22890                     (((u_int32_t)(src)\
22891                     & 0x00000700U) >> 8)
22892 #define RADIO130NM_BIAS2__PWD_ICADCREFOPAMPI25__WRITE(src) \
22893                     (((u_int32_t)(src)\
22894                     << 8) & 0x00000700U)
22895 #define RADIO130NM_BIAS2__PWD_ICADCREFOPAMPI25__MODIFY(dst, src) \
22896                     (dst) = ((dst) &\
22897                     ~0x00000700U) | (((u_int32_t)(src) <<\
22898                     8) & 0x00000700U)
22899 #define RADIO130NM_BIAS2__PWD_ICADCREFOPAMPI25__VERIFY(src) \
22900                     (!((((u_int32_t)(src)\
22901                     << 8) & ~0x00000700U)))
22902
22903 /* macros for field PWD_ICADCREFBUFQ12P5 */
22904 #define RADIO130NM_BIAS2__PWD_ICADCREFBUFQ12P5__SHIFT                        11
22905 #define RADIO130NM_BIAS2__PWD_ICADCREFBUFQ12P5__WIDTH                         3
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22908                     (((u_int32_t)(src)\
22909                     & 0x00003800U) >> 11)
22910 #define RADIO130NM_BIAS2__PWD_ICADCREFBUFQ12P5__WRITE(src) \
22911                     (((u_int32_t)(src)\
22912                     << 11) & 0x00003800U)
22913 #define RADIO130NM_BIAS2__PWD_ICADCREFBUFQ12P5__MODIFY(dst, src) \
22914                     (dst) = ((dst) &\
22915                     ~0x00003800U) | (((u_int32_t)(src) <<\
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22917 #define RADIO130NM_BIAS2__PWD_ICADCREFBUFQ12P5__VERIFY(src) \
22918                     (!((((u_int32_t)(src)\
22919                     << 11) & ~0x00003800U)))
22920
22921 /* macros for field PWD_ICADCREFBUFI12P5 */
22922 #define RADIO130NM_BIAS2__PWD_ICADCREFBUFI12P5__SHIFT                        14
22923 #define RADIO130NM_BIAS2__PWD_ICADCREFBUFI12P5__WIDTH                         3
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22926                     (((u_int32_t)(src)\
22927                     & 0x0001c000U) >> 14)
22928 #define RADIO130NM_BIAS2__PWD_ICADCREFBUFI12P5__WRITE(src) \
22929                     (((u_int32_t)(src)\
22930                     << 14) & 0x0001c000U)
22931 #define RADIO130NM_BIAS2__PWD_ICADCREFBUFI12P5__MODIFY(dst, src) \
22932                     (dst) = ((dst) &\
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22934                     14) & 0x0001c000U)
22935 #define RADIO130NM_BIAS2__PWD_ICADCREFBUFI12P5__VERIFY(src) \
22936                     (!((((u_int32_t)(src)\
22937                     << 14) & ~0x0001c000U)))
22938
22939 /* macros for field PWD_ICADCCOMPQ25 */
22940 #define RADIO130NM_BIAS2__PWD_ICADCCOMPQ25__SHIFT                            17
22941 #define RADIO130NM_BIAS2__PWD_ICADCCOMPQ25__WIDTH                             3
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22943 #define RADIO130NM_BIAS2__PWD_ICADCCOMPQ25__READ(src) \
22944                     (((u_int32_t)(src)\
22945                     & 0x000e0000U) >> 17)
22946 #define RADIO130NM_BIAS2__PWD_ICADCCOMPQ25__WRITE(src) \
22947                     (((u_int32_t)(src)\
22948                     << 17) & 0x000e0000U)
22949 #define RADIO130NM_BIAS2__PWD_ICADCCOMPQ25__MODIFY(dst, src) \
22950                     (dst) = ((dst) &\
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22953 #define RADIO130NM_BIAS2__PWD_ICADCCOMPQ25__VERIFY(src) \
22954                     (!((((u_int32_t)(src)\
22955                     << 17) & ~0x000e0000U)))
22956
22957 /* macros for field PWD_ICADCCOMPI25 */
22958 #define RADIO130NM_BIAS2__PWD_ICADCCOMPI25__SHIFT                            20
22959 #define RADIO130NM_BIAS2__PWD_ICADCCOMPI25__WIDTH                             3
22960 #define RADIO130NM_BIAS2__PWD_ICADCCOMPI25__MASK                    0x00700000U
22961 #define RADIO130NM_BIAS2__PWD_ICADCCOMPI25__READ(src) \
22962                     (((u_int32_t)(src)\
22963                     & 0x00700000U) >> 20)
22964 #define RADIO130NM_BIAS2__PWD_ICADCCOMPI25__WRITE(src) \
22965                     (((u_int32_t)(src)\
22966                     << 20) & 0x00700000U)
22967 #define RADIO130NM_BIAS2__PWD_ICADCCOMPI25__MODIFY(dst, src) \
22968                     (dst) = ((dst) &\
22969                     ~0x00700000U) | (((u_int32_t)(src) <<\
22970                     20) & 0x00700000U)
22971 #define RADIO130NM_BIAS2__PWD_ICADCCOMPI25__VERIFY(src) \
22972                     (!((((u_int32_t)(src)\
22973                     << 20) & ~0x00700000U)))
22974
22975 /* macros for field PWD_ICDACINTFACE25 */
22976 #define RADIO130NM_BIAS2__PWD_ICDACINTFACE25__SHIFT                          23
22977 #define RADIO130NM_BIAS2__PWD_ICDACINTFACE25__WIDTH                           1
22978 #define RADIO130NM_BIAS2__PWD_ICDACINTFACE25__MASK                  0x00800000U
22979 #define RADIO130NM_BIAS2__PWD_ICDACINTFACE25__READ(src) \
22980                     (((u_int32_t)(src)\
22981                     & 0x00800000U) >> 23)
22982 #define RADIO130NM_BIAS2__PWD_ICDACINTFACE25__WRITE(src) \
22983                     (((u_int32_t)(src)\
22984                     << 23) & 0x00800000U)
22985 #define RADIO130NM_BIAS2__PWD_ICDACINTFACE25__MODIFY(dst, src) \
22986                     (dst) = ((dst) &\
22987                     ~0x00800000U) | (((u_int32_t)(src) <<\
22988                     23) & 0x00800000U)
22989 #define RADIO130NM_BIAS2__PWD_ICDACINTFACE25__VERIFY(src) \
22990                     (!((((u_int32_t)(src)\
22991                     << 23) & ~0x00800000U)))
22992 #define RADIO130NM_BIAS2__PWD_ICDACINTFACE25__SET(dst) \
22993                     (dst) = ((dst) &\
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22995 #define RADIO130NM_BIAS2__PWD_ICDACINTFACE25__CLR(dst) \
22996                     (dst) = ((dst) &\
22997                     ~0x00800000U) | ((u_int32_t)(0) << 23)
22998
22999 /* macros for field PWD_IRBB50 */
23000 #define RADIO130NM_BIAS2__PWD_IRBB50__SHIFT                                  24
23001 #define RADIO130NM_BIAS2__PWD_IRBB50__WIDTH                                   1
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23003 #define RADIO130NM_BIAS2__PWD_IRBB50__READ(src) \
23004                     (((u_int32_t)(src)\
23005                     & 0x01000000U) >> 24)
23006 #define RADIO130NM_BIAS2__PWD_IRBB50__WRITE(src) \
23007                     (((u_int32_t)(src)\
23008                     << 24) & 0x01000000U)
23009 #define RADIO130NM_BIAS2__PWD_IRBB50__MODIFY(dst, src) \
23010                     (dst) = ((dst) &\
23011                     ~0x01000000U) | (((u_int32_t)(src) <<\
23012                     24) & 0x01000000U)
23013 #define RADIO130NM_BIAS2__PWD_IRBB50__VERIFY(src) \
23014                     (!((((u_int32_t)(src)\
23015                     << 24) & ~0x01000000U)))
23016 #define RADIO130NM_BIAS2__PWD_IRBB50__SET(dst) \
23017                     (dst) = ((dst) &\
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23019 #define RADIO130NM_BIAS2__PWD_IRBB50__CLR(dst) \
23020                     (dst) = ((dst) &\
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23022
23023 /* macros for field PWD_ICBB50 */
23024 #define RADIO130NM_BIAS2__PWD_ICBB50__SHIFT                                  25
23025 #define RADIO130NM_BIAS2__PWD_ICBB50__WIDTH                                   1
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23027 #define RADIO130NM_BIAS2__PWD_ICBB50__READ(src) \
23028                     (((u_int32_t)(src)\
23029                     & 0x02000000U) >> 25)
23030 #define RADIO130NM_BIAS2__PWD_ICBB50__WRITE(src) \
23031                     (((u_int32_t)(src)\
23032                     << 25) & 0x02000000U)
23033 #define RADIO130NM_BIAS2__PWD_ICBB50__MODIFY(dst, src) \
23034                     (dst) = ((dst) &\
23035                     ~0x02000000U) | (((u_int32_t)(src) <<\
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23037 #define RADIO130NM_BIAS2__PWD_ICBB50__VERIFY(src) \
23038                     (!((((u_int32_t)(src)\
23039                     << 25) & ~0x02000000U)))
23040 #define RADIO130NM_BIAS2__PWD_ICBB50__SET(dst) \
23041                     (dst) = ((dst) &\
23042                     ~0x02000000U) | ((u_int32_t)(1) << 25)
23043 #define RADIO130NM_BIAS2__PWD_ICBB50__CLR(dst) \
23044                     (dst) = ((dst) &\
23045                     ~0x02000000U) | ((u_int32_t)(0) << 25)
23046
23047 /* macros for field PWD_IRRF2G50 */
23048 #define RADIO130NM_BIAS2__PWD_IRRF2G50__SHIFT                                26
23049 #define RADIO130NM_BIAS2__PWD_IRRF2G50__WIDTH                                 1
23050 #define RADIO130NM_BIAS2__PWD_IRRF2G50__MASK                        0x04000000U
23051 #define RADIO130NM_BIAS2__PWD_IRRF2G50__READ(src) \
23052                     (((u_int32_t)(src)\
23053                     & 0x04000000U) >> 26)
23054 #define RADIO130NM_BIAS2__PWD_IRRF2G50__WRITE(src) \
23055                     (((u_int32_t)(src)\
23056                     << 26) & 0x04000000U)
23057 #define RADIO130NM_BIAS2__PWD_IRRF2G50__MODIFY(dst, src) \
23058                     (dst) = ((dst) &\
23059                     ~0x04000000U) | (((u_int32_t)(src) <<\
23060                     26) & 0x04000000U)
23061 #define RADIO130NM_BIAS2__PWD_IRRF2G50__VERIFY(src) \
23062                     (!((((u_int32_t)(src)\
23063                     << 26) & ~0x04000000U)))
23064 #define RADIO130NM_BIAS2__PWD_IRRF2G50__SET(dst) \
23065                     (dst) = ((dst) &\
23066                     ~0x04000000U) | ((u_int32_t)(1) << 26)
23067 #define RADIO130NM_BIAS2__PWD_IRRF2G50__CLR(dst) \
23068                     (dst) = ((dst) &\
23069                     ~0x04000000U) | ((u_int32_t)(0) << 26)
23070
23071 /* macros for field PWD_IRRF5G50 */
23072 #define RADIO130NM_BIAS2__PWD_IRRF5G50__SHIFT                                27
23073 #define RADIO130NM_BIAS2__PWD_IRRF5G50__WIDTH                                 1
23074 #define RADIO130NM_BIAS2__PWD_IRRF5G50__MASK                        0x08000000U
23075 #define RADIO130NM_BIAS2__PWD_IRRF5G50__READ(src) \
23076                     (((u_int32_t)(src)\
23077                     & 0x08000000U) >> 27)
23078 #define RADIO130NM_BIAS2__PWD_IRRF5G50__WRITE(src) \
23079                     (((u_int32_t)(src)\
23080                     << 27) & 0x08000000U)
23081 #define RADIO130NM_BIAS2__PWD_IRRF5G50__MODIFY(dst, src) \
23082                     (dst) = ((dst) &\
23083                     ~0x08000000U) | (((u_int32_t)(src) <<\
23084                     27) & 0x08000000U)
23085 #define RADIO130NM_BIAS2__PWD_IRRF5G50__VERIFY(src) \
23086                     (!((((u_int32_t)(src)\
23087                     << 27) & ~0x08000000U)))
23088 #define RADIO130NM_BIAS2__PWD_IRRF5G50__SET(dst) \
23089                     (dst) = ((dst) &\
23090                     ~0x08000000U) | ((u_int32_t)(1) << 27)
23091 #define RADIO130NM_BIAS2__PWD_IRRF5G50__CLR(dst) \
23092                     (dst) = ((dst) &\
23093                     ~0x08000000U) | ((u_int32_t)(0) << 27)
23094
23095 /* macros for field PWD_ICRF2G50 */
23096 #define RADIO130NM_BIAS2__PWD_ICRF2G50__SHIFT                                28
23097 #define RADIO130NM_BIAS2__PWD_ICRF2G50__WIDTH                                 1
23098 #define RADIO130NM_BIAS2__PWD_ICRF2G50__MASK                        0x10000000U
23099 #define RADIO130NM_BIAS2__PWD_ICRF2G50__READ(src) \
23100                     (((u_int32_t)(src)\
23101                     & 0x10000000U) >> 28)
23102 #define RADIO130NM_BIAS2__PWD_ICRF2G50__WRITE(src) \
23103                     (((u_int32_t)(src)\
23104                     << 28) & 0x10000000U)
23105 #define RADIO130NM_BIAS2__PWD_ICRF2G50__MODIFY(dst, src) \
23106                     (dst) = ((dst) &\
23107                     ~0x10000000U) | (((u_int32_t)(src) <<\
23108                     28) & 0x10000000U)
23109 #define RADIO130NM_BIAS2__PWD_ICRF2G50__VERIFY(src) \
23110                     (!((((u_int32_t)(src)\
23111                     << 28) & ~0x10000000U)))
23112 #define RADIO130NM_BIAS2__PWD_ICRF2G50__SET(dst) \
23113                     (dst) = ((dst) &\
23114                     ~0x10000000U) | ((u_int32_t)(1) << 28)
23115 #define RADIO130NM_BIAS2__PWD_ICRF2G50__CLR(dst) \
23116                     (dst) = ((dst) &\
23117                     ~0x10000000U) | ((u_int32_t)(0) << 28)
23118
23119 /* macros for field PWD_ICRF5G50 */
23120 #define RADIO130NM_BIAS2__PWD_ICRF5G50__SHIFT                                29
23121 #define RADIO130NM_BIAS2__PWD_ICRF5G50__WIDTH                                 1
23122 #define RADIO130NM_BIAS2__PWD_ICRF5G50__MASK                        0x20000000U
23123 #define RADIO130NM_BIAS2__PWD_ICRF5G50__READ(src) \
23124                     (((u_int32_t)(src)\
23125                     & 0x20000000U) >> 29)
23126 #define RADIO130NM_BIAS2__PWD_ICRF5G50__WRITE(src) \
23127                     (((u_int32_t)(src)\
23128                     << 29) & 0x20000000U)
23129 #define RADIO130NM_BIAS2__PWD_ICRF5G50__MODIFY(dst, src) \
23130                     (dst) = ((dst) &\
23131                     ~0x20000000U) | (((u_int32_t)(src) <<\
23132                     29) & 0x20000000U)
23133 #define RADIO130NM_BIAS2__PWD_ICRF5G50__VERIFY(src) \
23134                     (!((((u_int32_t)(src)\
23135                     << 29) & ~0x20000000U)))
23136 #define RADIO130NM_BIAS2__PWD_ICRF5G50__SET(dst) \
23137                     (dst) = ((dst) &\
23138                     ~0x20000000U) | ((u_int32_t)(1) << 29)
23139 #define RADIO130NM_BIAS2__PWD_ICRF5G50__CLR(dst) \
23140                     (dst) = ((dst) &\
23141                     ~0x20000000U) | ((u_int32_t)(0) << 29)
23142
23143 /* macros for field PWD_IRSYNTH50 */
23144 #define RADIO130NM_BIAS2__PWD_IRSYNTH50__SHIFT                               30
23145 #define RADIO130NM_BIAS2__PWD_IRSYNTH50__WIDTH                                1
23146 #define RADIO130NM_BIAS2__PWD_IRSYNTH50__MASK                       0x40000000U
23147 #define RADIO130NM_BIAS2__PWD_IRSYNTH50__READ(src) \
23148                     (((u_int32_t)(src)\
23149                     & 0x40000000U) >> 30)
23150 #define RADIO130NM_BIAS2__PWD_IRSYNTH50__WRITE(src) \
23151                     (((u_int32_t)(src)\
23152                     << 30) & 0x40000000U)
23153 #define RADIO130NM_BIAS2__PWD_IRSYNTH50__MODIFY(dst, src) \
23154                     (dst) = ((dst) &\
23155                     ~0x40000000U) | (((u_int32_t)(src) <<\
23156                     30) & 0x40000000U)
23157 #define RADIO130NM_BIAS2__PWD_IRSYNTH50__VERIFY(src) \
23158                     (!((((u_int32_t)(src)\
23159                     << 30) & ~0x40000000U)))
23160 #define RADIO130NM_BIAS2__PWD_IRSYNTH50__SET(dst) \
23161                     (dst) = ((dst) &\
23162                     ~0x40000000U) | ((u_int32_t)(1) << 30)
23163 #define RADIO130NM_BIAS2__PWD_IRSYNTH50__CLR(dst) \
23164                     (dst) = ((dst) &\
23165                     ~0x40000000U) | ((u_int32_t)(0) << 30)
23166
23167 /* macros for field PWD_ICSYNTH50 */
23168 #define RADIO130NM_BIAS2__PWD_ICSYNTH50__SHIFT                               31
23169 #define RADIO130NM_BIAS2__PWD_ICSYNTH50__WIDTH                                1
23170 #define RADIO130NM_BIAS2__PWD_ICSYNTH50__MASK                       0x80000000U
23171 #define RADIO130NM_BIAS2__PWD_ICSYNTH50__READ(src) \
23172                     (((u_int32_t)(src)\
23173                     & 0x80000000U) >> 31)
23174 #define RADIO130NM_BIAS2__PWD_ICSYNTH50__WRITE(src) \
23175                     (((u_int32_t)(src)\
23176                     << 31) & 0x80000000U)
23177 #define RADIO130NM_BIAS2__PWD_ICSYNTH50__MODIFY(dst, src) \
23178                     (dst) = ((dst) &\
23179                     ~0x80000000U) | (((u_int32_t)(src) <<\
23180                     31) & 0x80000000U)
23181 #define RADIO130NM_BIAS2__PWD_ICSYNTH50__VERIFY(src) \
23182                     (!((((u_int32_t)(src)\
23183                     << 31) & ~0x80000000U)))
23184 #define RADIO130NM_BIAS2__PWD_ICSYNTH50__SET(dst) \
23185                     (dst) = ((dst) &\
23186                     ~0x80000000U) | ((u_int32_t)(1) << 31)
23187 #define RADIO130NM_BIAS2__PWD_ICSYNTH50__CLR(dst) \
23188                     (dst) = ((dst) &\
23189                     ~0x80000000U) | ((u_int32_t)(0) << 31)
23190 #define RADIO130NM_BIAS2__TYPE                                        u_int32_t
23191 #define RADIO130NM_BIAS2__READ                                      0xffffffffU
23192 #define RADIO130NM_BIAS2__WRITE                                     0xffffffffU
23193
23194 #endif /* __RADIO130NM_BIAS2_MACRO__ */
23195
23196
23197 /* macros for merlin2_0_radio_reg_map.BIAS2 */
23198 #define INST_MERLIN2_0_RADIO_REG_MAP__BIAS2__NUM                              1
23199
23200 /* macros for BlueprintGlobalNameSpace::RADIO130NM_BIAS3 */
23201 #ifndef __RADIO130NM_BIAS3_MACRO__
23202 #define __RADIO130NM_BIAS3_MACRO__
23203
23204 /* macros for field BIAS3_SPARE */
23205 #define RADIO130NM_BIAS3__BIAS3_SPARE__SHIFT                                  0
23206 #define RADIO130NM_BIAS3__BIAS3_SPARE__WIDTH                                  1
23207 #define RADIO130NM_BIAS3__BIAS3_SPARE__MASK                         0x00000001U
23208 #define RADIO130NM_BIAS3__BIAS3_SPARE__READ(src) (u_int32_t)(src) & 0x00000001U
23209 #define RADIO130NM_BIAS3__BIAS3_SPARE__WRITE(src) \
23210                     ((u_int32_t)(src)\
23211                     & 0x00000001U)
23212 #define RADIO130NM_BIAS3__BIAS3_SPARE__MODIFY(dst, src) \
23213                     (dst) = ((dst) &\
23214                     ~0x00000001U) | ((u_int32_t)(src) &\
23215                     0x00000001U)
23216 #define RADIO130NM_BIAS3__BIAS3_SPARE__VERIFY(src) \
23217                     (!(((u_int32_t)(src)\
23218                     & ~0x00000001U)))
23219 #define RADIO130NM_BIAS3__BIAS3_SPARE__SET(dst) \
23220                     (dst) = ((dst) &\
23221                     ~0x00000001U) | (u_int32_t)(1)
23222 #define RADIO130NM_BIAS3__BIAS3_SPARE__CLR(dst) \
23223                     (dst) = ((dst) &\
23224                     ~0x00000001U) | (u_int32_t)(0)
23225
23226 /* macros for field PWD_ICLOLDO25 */
23227 #define RADIO130NM_BIAS3__PWD_ICLOLDO25__SHIFT                                1
23228 #define RADIO130NM_BIAS3__PWD_ICLOLDO25__WIDTH                                3
23229 #define RADIO130NM_BIAS3__PWD_ICLOLDO25__MASK                       0x0000000eU
23230 #define RADIO130NM_BIAS3__PWD_ICLOLDO25__READ(src) \
23231                     (((u_int32_t)(src)\
23232                     & 0x0000000eU) >> 1)
23233 #define RADIO130NM_BIAS3__PWD_ICLOLDO25__WRITE(src) \
23234                     (((u_int32_t)(src)\
23235                     << 1) & 0x0000000eU)
23236 #define RADIO130NM_BIAS3__PWD_ICLOLDO25__MODIFY(dst, src) \
23237                     (dst) = ((dst) &\
23238                     ~0x0000000eU) | (((u_int32_t)(src) <<\
23239                     1) & 0x0000000eU)
23240 #define RADIO130NM_BIAS3__PWD_ICLOLDO25__VERIFY(src) \
23241                     (!((((u_int32_t)(src)\
23242                     << 1) & ~0x0000000eU)))
23243
23244 /* macros for field PWD_IR25SPARE4 */
23245 #define RADIO130NM_BIAS3__PWD_IR25SPARE4__SHIFT                               4
23246 #define RADIO130NM_BIAS3__PWD_IR25SPARE4__WIDTH                               3
23247 #define RADIO130NM_BIAS3__PWD_IR25SPARE4__MASK                      0x00000070U
23248 #define RADIO130NM_BIAS3__PWD_IR25SPARE4__READ(src) \
23249                     (((u_int32_t)(src)\
23250                     & 0x00000070U) >> 4)
23251 #define RADIO130NM_BIAS3__PWD_IR25SPARE4__WRITE(src) \
23252                     (((u_int32_t)(src)\
23253                     << 4) & 0x00000070U)
23254 #define RADIO130NM_BIAS3__PWD_IR25SPARE4__MODIFY(dst, src) \
23255                     (dst) = ((dst) &\
23256                     ~0x00000070U) | (((u_int32_t)(src) <<\
23257                     4) & 0x00000070U)
23258 #define RADIO130NM_BIAS3__PWD_IR25SPARE4__VERIFY(src) \
23259                     (!((((u_int32_t)(src)\
23260                     << 4) & ~0x00000070U)))
23261
23262 /* macros for field PWD_IR25SPARE3 */
23263 #define RADIO130NM_BIAS3__PWD_IR25SPARE3__SHIFT                               7
23264 #define RADIO130NM_BIAS3__PWD_IR25SPARE3__WIDTH                               3
23265 #define RADIO130NM_BIAS3__PWD_IR25SPARE3__MASK                      0x00000380U
23266 #define RADIO130NM_BIAS3__PWD_IR25SPARE3__READ(src) \
23267                     (((u_int32_t)(src)\
23268                     & 0x00000380U) >> 7)
23269 #define RADIO130NM_BIAS3__PWD_IR25SPARE3__WRITE(src) \
23270                     (((u_int32_t)(src)\
23271                     << 7) & 0x00000380U)
23272 #define RADIO130NM_BIAS3__PWD_IR25SPARE3__MODIFY(dst, src) \
23273                     (dst) = ((dst) &\
23274                     ~0x00000380U) | (((u_int32_t)(src) <<\
23275                     7) & 0x00000380U)
23276 #define RADIO130NM_BIAS3__PWD_IR25SPARE3__VERIFY(src) \
23277                     (!((((u_int32_t)(src)\
23278                     << 7) & ~0x00000380U)))
23279
23280 /* macros for field PWD_IR25SPARE2 */
23281 #define RADIO130NM_BIAS3__PWD_IR25SPARE2__SHIFT                              10
23282 #define RADIO130NM_BIAS3__PWD_IR25SPARE2__WIDTH                               3
23283 #define RADIO130NM_BIAS3__PWD_IR25SPARE2__MASK                      0x00001c00U
23284 #define RADIO130NM_BIAS3__PWD_IR25SPARE2__READ(src) \
23285                     (((u_int32_t)(src)\
23286                     & 0x00001c00U) >> 10)
23287 #define RADIO130NM_BIAS3__PWD_IR25SPARE2__WRITE(src) \
23288                     (((u_int32_t)(src)\
23289                     << 10) & 0x00001c00U)
23290 #define RADIO130NM_BIAS3__PWD_IR25SPARE2__MODIFY(dst, src) \
23291                     (dst) = ((dst) &\
23292                     ~0x00001c00U) | (((u_int32_t)(src) <<\
23293                     10) & 0x00001c00U)
23294 #define RADIO130NM_BIAS3__PWD_IR25SPARE2__VERIFY(src) \
23295                     (!((((u_int32_t)(src)\
23296                     << 10) & ~0x00001c00U)))
23297
23298 /* macros for field PWD_IR25SPARE1 */
23299 #define RADIO130NM_BIAS3__PWD_IR25SPARE1__SHIFT                              13
23300 #define RADIO130NM_BIAS3__PWD_IR25SPARE1__WIDTH                               3
23301 #define RADIO130NM_BIAS3__PWD_IR25SPARE1__MASK                      0x0000e000U
23302 #define RADIO130NM_BIAS3__PWD_IR25SPARE1__READ(src) \
23303                     (((u_int32_t)(src)\
23304                     & 0x0000e000U) >> 13)
23305 #define RADIO130NM_BIAS3__PWD_IR25SPARE1__WRITE(src) \
23306                     (((u_int32_t)(src)\
23307                     << 13) & 0x0000e000U)
23308 #define RADIO130NM_BIAS3__PWD_IR25SPARE1__MODIFY(dst, src) \
23309                     (dst) = ((dst) &\
23310                     ~0x0000e000U) | (((u_int32_t)(src) <<\
23311                     13) & 0x0000e000U)
23312 #define RADIO130NM_BIAS3__PWD_IR25SPARE1__VERIFY(src) \
23313                     (!((((u_int32_t)(src)\
23314                     << 13) & ~0x0000e000U)))
23315
23316 /* macros for field PWD_IC25SPARE4 */
23317 #define RADIO130NM_BIAS3__PWD_IC25SPARE4__SHIFT                              16
23318 #define RADIO130NM_BIAS3__PWD_IC25SPARE4__WIDTH                               3
23319 #define RADIO130NM_BIAS3__PWD_IC25SPARE4__MASK                      0x00070000U
23320 #define RADIO130NM_BIAS3__PWD_IC25SPARE4__READ(src) \
23321                     (((u_int32_t)(src)\
23322                     & 0x00070000U) >> 16)
23323 #define RADIO130NM_BIAS3__PWD_IC25SPARE4__WRITE(src) \
23324                     (((u_int32_t)(src)\
23325                     << 16) & 0x00070000U)
23326 #define RADIO130NM_BIAS3__PWD_IC25SPARE4__MODIFY(dst, src) \
23327                     (dst) = ((dst) &\
23328                     ~0x00070000U) | (((u_int32_t)(src) <<\
23329                     16) & 0x00070000U)
23330 #define RADIO130NM_BIAS3__PWD_IC25SPARE4__VERIFY(src) \
23331                     (!((((u_int32_t)(src)\
23332                     << 16) & ~0x00070000U)))
23333
23334 /* macros for field PWD_IC25SPARE3 */
23335 #define RADIO130NM_BIAS3__PWD_IC25SPARE3__SHIFT                              19
23336 #define RADIO130NM_BIAS3__PWD_IC25SPARE3__WIDTH                               3
23337 #define RADIO130NM_BIAS3__PWD_IC25SPARE3__MASK                      0x00380000U
23338 #define RADIO130NM_BIAS3__PWD_IC25SPARE3__READ(src) \
23339                     (((u_int32_t)(src)\
23340                     & 0x00380000U) >> 19)
23341 #define RADIO130NM_BIAS3__PWD_IC25SPARE3__WRITE(src) \
23342                     (((u_int32_t)(src)\
23343                     << 19) & 0x00380000U)
23344 #define RADIO130NM_BIAS3__PWD_IC25SPARE3__MODIFY(dst, src) \
23345                     (dst) = ((dst) &\
23346                     ~0x00380000U) | (((u_int32_t)(src) <<\
23347                     19) & 0x00380000U)
23348 #define RADIO130NM_BIAS3__PWD_IC25SPARE3__VERIFY(src) \
23349                     (!((((u_int32_t)(src)\
23350                     << 19) & ~0x00380000U)))
23351
23352 /* macros for field PWD_IC25SPARE2 */
23353 #define RADIO130NM_BIAS3__PWD_IC25SPARE2__SHIFT                              22
23354 #define RADIO130NM_BIAS3__PWD_IC25SPARE2__WIDTH                               3
23355 #define RADIO130NM_BIAS3__PWD_IC25SPARE2__MASK                      0x01c00000U
23356 #define RADIO130NM_BIAS3__PWD_IC25SPARE2__READ(src) \
23357                     (((u_int32_t)(src)\
23358                     & 0x01c00000U) >> 22)
23359 #define RADIO130NM_BIAS3__PWD_IC25SPARE2__WRITE(src) \
23360                     (((u_int32_t)(src)\
23361                     << 22) & 0x01c00000U)
23362 #define RADIO130NM_BIAS3__PWD_IC25SPARE2__MODIFY(dst, src) \
23363                     (dst) = ((dst) &\
23364                     ~0x01c00000U) | (((u_int32_t)(src) <<\
23365                     22) & 0x01c00000U)
23366 #define RADIO130NM_BIAS3__PWD_IC25SPARE2__VERIFY(src) \
23367                     (!((((u_int32_t)(src)\
23368                     << 22) & ~0x01c00000U)))
23369
23370 /* macros for field PWD_IC25SPARE1 */
23371 #define RADIO130NM_BIAS3__PWD_IC25SPARE1__SHIFT                              25
23372 #define RADIO130NM_BIAS3__PWD_IC25SPARE1__WIDTH                               3
23373 #define RADIO130NM_BIAS3__PWD_IC25SPARE1__MASK                      0x0e000000U
23374 #define RADIO130NM_BIAS3__PWD_IC25SPARE1__READ(src) \
23375                     (((u_int32_t)(src)\
23376                     & 0x0e000000U) >> 25)
23377 #define RADIO130NM_BIAS3__PWD_IC25SPARE1__WRITE(src) \
23378                     (((u_int32_t)(src)\
23379                     << 25) & 0x0e000000U)
23380 #define RADIO130NM_BIAS3__PWD_IC25SPARE1__MODIFY(dst, src) \
23381                     (dst) = ((dst) &\
23382                     ~0x0e000000U) | (((u_int32_t)(src) <<\
23383                     25) & 0x0e000000U)
23384 #define RADIO130NM_BIAS3__PWD_IC25SPARE1__VERIFY(src) \
23385                     (!((((u_int32_t)(src)\
23386                     << 25) & ~0x0e000000U)))
23387
23388 /* macros for field PWD_IRTSENS25 */
23389 #define RADIO130NM_BIAS3__PWD_IRTSENS25__SHIFT                               28
23390 #define RADIO130NM_BIAS3__PWD_IRTSENS25__WIDTH                                1
23391 #define RADIO130NM_BIAS3__PWD_IRTSENS25__MASK                       0x10000000U
23392 #define RADIO130NM_BIAS3__PWD_IRTSENS25__READ(src) \
23393                     (((u_int32_t)(src)\
23394                     & 0x10000000U) >> 28)
23395 #define RADIO130NM_BIAS3__PWD_IRTSENS25__WRITE(src) \
23396                     (((u_int32_t)(src)\
23397                     << 28) & 0x10000000U)
23398 #define RADIO130NM_BIAS3__PWD_IRTSENS25__MODIFY(dst, src) \
23399                     (dst) = ((dst) &\
23400                     ~0x10000000U) | (((u_int32_t)(src) <<\
23401                     28) & 0x10000000U)
23402 #define RADIO130NM_BIAS3__PWD_IRTSENS25__VERIFY(src) \
23403                     (!((((u_int32_t)(src)\
23404                     << 28) & ~0x10000000U)))
23405 #define RADIO130NM_BIAS3__PWD_IRTSENS25__SET(dst) \
23406                     (dst) = ((dst) &\
23407                     ~0x10000000U) | ((u_int32_t)(1) << 28)
23408 #define RADIO130NM_BIAS3__PWD_IRTSENS25__CLR(dst) \
23409                     (dst) = ((dst) &\
23410                     ~0x10000000U) | ((u_int32_t)(0) << 28)
23411
23412 /* macros for field PWD_ICTSENS25 */
23413 #define RADIO130NM_BIAS3__PWD_ICTSENS25__SHIFT                               29
23414 #define RADIO130NM_BIAS3__PWD_ICTSENS25__WIDTH                                1
23415 #define RADIO130NM_BIAS3__PWD_ICTSENS25__MASK                       0x20000000U
23416 #define RADIO130NM_BIAS3__PWD_ICTSENS25__READ(src) \
23417                     (((u_int32_t)(src)\
23418                     & 0x20000000U) >> 29)
23419 #define RADIO130NM_BIAS3__PWD_ICTSENS25__WRITE(src) \
23420                     (((u_int32_t)(src)\
23421                     << 29) & 0x20000000U)
23422 #define RADIO130NM_BIAS3__PWD_ICTSENS25__MODIFY(dst, src) \
23423                     (dst) = ((dst) &\
23424                     ~0x20000000U) | (((u_int32_t)(src) <<\
23425                     29) & 0x20000000U)
23426 #define RADIO130NM_BIAS3__PWD_ICTSENS25__VERIFY(src) \
23427                     (!((((u_int32_t)(src)\
23428                     << 29) & ~0x20000000U)))
23429 #define RADIO130NM_BIAS3__PWD_ICTSENS25__SET(dst) \
23430                     (dst) = ((dst) &\
23431                     ~0x20000000U) | ((u_int32_t)(1) << 29)
23432 #define RADIO130NM_BIAS3__PWD_ICTSENS25__CLR(dst) \
23433                     (dst) = ((dst) &\
23434                     ~0x20000000U) | ((u_int32_t)(0) << 29)
23435
23436 /* macros for field PWD_IRTXPC25 */
23437 #define RADIO130NM_BIAS3__PWD_IRTXPC25__SHIFT                                30
23438 #define RADIO130NM_BIAS3__PWD_IRTXPC25__WIDTH                                 1
23439 #define RADIO130NM_BIAS3__PWD_IRTXPC25__MASK                        0x40000000U
23440 #define RADIO130NM_BIAS3__PWD_IRTXPC25__READ(src) \
23441                     (((u_int32_t)(src)\
23442                     & 0x40000000U) >> 30)
23443 #define RADIO130NM_BIAS3__PWD_IRTXPC25__WRITE(src) \
23444                     (((u_int32_t)(src)\
23445                     << 30) & 0x40000000U)
23446 #define RADIO130NM_BIAS3__PWD_IRTXPC25__MODIFY(dst, src) \
23447                     (dst) = ((dst) &\
23448                     ~0x40000000U) | (((u_int32_t)(src) <<\
23449                     30) & 0x40000000U)
23450 #define RADIO130NM_BIAS3__PWD_IRTXPC25__VERIFY(src) \
23451                     (!((((u_int32_t)(src)\
23452                     << 30) & ~0x40000000U)))
23453 #define RADIO130NM_BIAS3__PWD_IRTXPC25__SET(dst) \
23454                     (dst) = ((dst) &\
23455                     ~0x40000000U) | ((u_int32_t)(1) << 30)
23456 #define RADIO130NM_BIAS3__PWD_IRTXPC25__CLR(dst) \
23457                     (dst) = ((dst) &\
23458                     ~0x40000000U) | ((u_int32_t)(0) << 30)
23459
23460 /* macros for field PWD_ICTXPC25 */
23461 #define RADIO130NM_BIAS3__PWD_ICTXPC25__SHIFT                                31
23462 #define RADIO130NM_BIAS3__PWD_ICTXPC25__WIDTH                                 1
23463 #define RADIO130NM_BIAS3__PWD_ICTXPC25__MASK                        0x80000000U
23464 #define RADIO130NM_BIAS3__PWD_ICTXPC25__READ(src) \
23465                     (((u_int32_t)(src)\
23466                     & 0x80000000U) >> 31)
23467 #define RADIO130NM_BIAS3__PWD_ICTXPC25__WRITE(src) \
23468                     (((u_int32_t)(src)\
23469                     << 31) & 0x80000000U)
23470 #define RADIO130NM_BIAS3__PWD_ICTXPC25__MODIFY(dst, src) \
23471                     (dst) = ((dst) &\
23472                     ~0x80000000U) | (((u_int32_t)(src) <<\
23473                     31) & 0x80000000U)
23474 #define RADIO130NM_BIAS3__PWD_ICTXPC25__VERIFY(src) \
23475                     (!((((u_int32_t)(src)\
23476                     << 31) & ~0x80000000U)))
23477 #define RADIO130NM_BIAS3__PWD_ICTXPC25__SET(dst) \
23478                     (dst) = ((dst) &\
23479                     ~0x80000000U) | ((u_int32_t)(1) << 31)
23480 #define RADIO130NM_BIAS3__PWD_ICTXPC25__CLR(dst) \
23481                     (dst) = ((dst) &\
23482                     ~0x80000000U) | ((u_int32_t)(0) << 31)
23483 #define RADIO130NM_BIAS3__TYPE                                        u_int32_t
23484 #define RADIO130NM_BIAS3__READ                                      0xffffffffU
23485 #define RADIO130NM_BIAS3__WRITE                                     0xffffffffU
23486
23487 #endif /* __RADIO130NM_BIAS3_MACRO__ */
23488
23489
23490 /* macros for merlin2_0_radio_reg_map.BIAS3 */
23491 #define INST_MERLIN2_0_RADIO_REG_MAP__BIAS3__NUM                              1
23492
23493 /* macros for BlueprintGlobalNameSpace::RADIO130NM_BIAS4 */
23494 #ifndef __RADIO130NM_BIAS4_MACRO__
23495 #define __RADIO130NM_BIAS4_MACRO__
23496
23497 /* macros for field BIAS4_SPARE */
23498 #define RADIO130NM_BIAS4__BIAS4_SPARE__SHIFT                                  0
23499 #define RADIO130NM_BIAS4__BIAS4_SPARE__WIDTH                                 15
23500 #define RADIO130NM_BIAS4__BIAS4_SPARE__MASK                         0x00007fffU
23501 #define RADIO130NM_BIAS4__BIAS4_SPARE__READ(src) (u_int32_t)(src) & 0x00007fffU
23502 #define RADIO130NM_BIAS4__BIAS4_SPARE__WRITE(src) \
23503                     ((u_int32_t)(src)\
23504                     & 0x00007fffU)
23505 #define RADIO130NM_BIAS4__BIAS4_SPARE__MODIFY(dst, src) \
23506                     (dst) = ((dst) &\
23507                     ~0x00007fffU) | ((u_int32_t)(src) &\
23508                     0x00007fffU)
23509 #define RADIO130NM_BIAS4__BIAS4_SPARE__VERIFY(src) \
23510                     (!(((u_int32_t)(src)\
23511                     & ~0x00007fffU)))
23512
23513 /* macros for field PWD_IRLOLDO25 */
23514 #define RADIO130NM_BIAS4__PWD_IRLOLDO25__SHIFT                               15
23515 #define RADIO130NM_BIAS4__PWD_IRLOLDO25__WIDTH                                3
23516 #define RADIO130NM_BIAS4__PWD_IRLOLDO25__MASK                       0x00038000U
23517 #define RADIO130NM_BIAS4__PWD_IRLOLDO25__READ(src) \
23518                     (((u_int32_t)(src)\
23519                     & 0x00038000U) >> 15)
23520 #define RADIO130NM_BIAS4__PWD_IRLOLDO25__WRITE(src) \
23521                     (((u_int32_t)(src)\
23522                     << 15) & 0x00038000U)
23523 #define RADIO130NM_BIAS4__PWD_IRLOLDO25__MODIFY(dst, src) \
23524                     (dst) = ((dst) &\
23525                     ~0x00038000U) | (((u_int32_t)(src) <<\
23526                     15) & 0x00038000U)
23527 #define RADIO130NM_BIAS4__PWD_IRLOLDO25__VERIFY(src) \
23528                     (!((((u_int32_t)(src)\
23529                     << 15) & ~0x00038000U)))
23530
23531 /* macros for field PWD_ICXLNA5G50 */
23532 #define RADIO130NM_BIAS4__PWD_ICXLNA5G50__SHIFT                              18
23533 #define RADIO130NM_BIAS4__PWD_ICXLNA5G50__WIDTH                               3
23534 #define RADIO130NM_BIAS4__PWD_ICXLNA5G50__MASK                      0x001c0000U
23535 #define RADIO130NM_BIAS4__PWD_ICXLNA5G50__READ(src) \
23536                     (((u_int32_t)(src)\
23537                     & 0x001c0000U) >> 18)
23538 #define RADIO130NM_BIAS4__PWD_ICXLNA5G50__WRITE(src) \
23539                     (((u_int32_t)(src)\
23540                     << 18) & 0x001c0000U)
23541 #define RADIO130NM_BIAS4__PWD_ICXLNA5G50__MODIFY(dst, src) \
23542                     (dst) = ((dst) &\
23543                     ~0x001c0000U) | (((u_int32_t)(src) <<\
23544                     18) & 0x001c0000U)
23545 #define RADIO130NM_BIAS4__PWD_ICXLNA5G50__VERIFY(src) \
23546                     (!((((u_int32_t)(src)\
23547                     << 18) & ~0x001c0000U)))
23548
23549 /* macros for field PWD_ICXLNA2G50 */
23550 #define RADIO130NM_BIAS4__PWD_ICXLNA2G50__SHIFT                              21
23551 #define RADIO130NM_BIAS4__PWD_ICXLNA2G50__WIDTH                               3
23552 #define RADIO130NM_BIAS4__PWD_ICXLNA2G50__MASK                      0x00e00000U
23553 #define RADIO130NM_BIAS4__PWD_ICXLNA2G50__READ(src) \
23554                     (((u_int32_t)(src)\
23555                     & 0x00e00000U) >> 21)
23556 #define RADIO130NM_BIAS4__PWD_ICXLNA2G50__WRITE(src) \
23557                     (((u_int32_t)(src)\
23558                     << 21) & 0x00e00000U)
23559 #define RADIO130NM_BIAS4__PWD_ICXLNA2G50__MODIFY(dst, src) \
23560                     (dst) = ((dst) &\
23561                     ~0x00e00000U) | (((u_int32_t)(src) <<\
23562                     21) & 0x00e00000U)
23563 #define RADIO130NM_BIAS4__PWD_ICXLNA2G50__VERIFY(src) \
23564                     (!((((u_int32_t)(src)\
23565                     << 21) & ~0x00e00000U)))
23566
23567 /* macros for field BIAS4_SEL_SPARE */
23568 #define RADIO130NM_BIAS4__BIAS4_SEL_SPARE__SHIFT                             24
23569 #define RADIO130NM_BIAS4__BIAS4_SEL_SPARE__WIDTH                              8
23570 #define RADIO130NM_BIAS4__BIAS4_SEL_SPARE__MASK                     0xff000000U
23571 #define RADIO130NM_BIAS4__BIAS4_SEL_SPARE__READ(src) \
23572                     (((u_int32_t)(src)\
23573                     & 0xff000000U) >> 24)
23574 #define RADIO130NM_BIAS4__BIAS4_SEL_SPARE__WRITE(src) \
23575                     (((u_int32_t)(src)\
23576                     << 24) & 0xff000000U)
23577 #define RADIO130NM_BIAS4__BIAS4_SEL_SPARE__MODIFY(dst, src) \
23578                     (dst) = ((dst) &\
23579                     ~0xff000000U) | (((u_int32_t)(src) <<\
23580                     24) & 0xff000000U)
23581 #define RADIO130NM_BIAS4__BIAS4_SEL_SPARE__VERIFY(src) \
23582                     (!((((u_int32_t)(src)\
23583                     << 24) & ~0xff000000U)))
23584 #define RADIO130NM_BIAS4__TYPE                                        u_int32_t
23585 #define RADIO130NM_BIAS4__READ                                      0xffffffffU
23586 #define RADIO130NM_BIAS4__WRITE                                     0xffffffffU
23587
23588 #endif /* __RADIO130NM_BIAS4_MACRO__ */
23589
23590
23591 /* macros for merlin2_0_radio_reg_map.BIAS4 */
23592 #define INST_MERLIN2_0_RADIO_REG_MAP__BIAS4__NUM                              1
23593
23594 /* macros for BlueprintGlobalNameSpace::RADIO130NM_GAIN0 */
23595 #ifndef __RADIO130NM_GAIN0_MACRO__
23596 #define __RADIO130NM_GAIN0_MACRO__
23597
23598 /* macros for field SPARE */
23599 #define RADIO130NM_GAIN0__SPARE__SHIFT                                        0
23600 #define RADIO130NM_GAIN0__SPARE__WIDTH                                        1
23601 #define RADIO130NM_GAIN0__SPARE__MASK                               0x00000001U
23602 #define RADIO130NM_GAIN0__SPARE__READ(src)       (u_int32_t)(src) & 0x00000001U
23603 #define RADIO130NM_GAIN0__SPARE__WRITE(src)    ((u_int32_t)(src) & 0x00000001U)
23604 #define RADIO130NM_GAIN0__SPARE__MODIFY(dst, src) \
23605                     (dst) = ((dst) &\
23606                     ~0x00000001U) | ((u_int32_t)(src) &\
23607                     0x00000001U)
23608 #define RADIO130NM_GAIN0__SPARE__VERIFY(src) \
23609                     (!(((u_int32_t)(src)\
23610                     & ~0x00000001U)))
23611 #define RADIO130NM_GAIN0__SPARE__SET(dst) \
23612                     (dst) = ((dst) &\
23613                     ~0x00000001U) | (u_int32_t)(1)
23614 #define RADIO130NM_GAIN0__SPARE__CLR(dst) \
23615                     (dst) = ((dst) &\
23616                     ~0x00000001U) | (u_int32_t)(0)
23617
23618 /* macros for field RX6DBHIQGAIN */
23619 #define RADIO130NM_GAIN0__RX6DBHIQGAIN__SHIFT                                 1
23620 #define RADIO130NM_GAIN0__RX6DBHIQGAIN__WIDTH                                 2
23621 #define RADIO130NM_GAIN0__RX6DBHIQGAIN__MASK                        0x00000006U
23622 #define RADIO130NM_GAIN0__RX6DBHIQGAIN__READ(src) \
23623                     (((u_int32_t)(src)\
23624                     & 0x00000006U) >> 1)
23625 #define RADIO130NM_GAIN0__RX6DBHIQGAIN__WRITE(src) \
23626                     (((u_int32_t)(src)\
23627                     << 1) & 0x00000006U)
23628 #define RADIO130NM_GAIN0__RX6DBHIQGAIN__MODIFY(dst, src) \
23629                     (dst) = ((dst) &\
23630                     ~0x00000006U) | (((u_int32_t)(src) <<\
23631                     1) & 0x00000006U)
23632 #define RADIO130NM_GAIN0__RX6DBHIQGAIN__VERIFY(src) \
23633                     (!((((u_int32_t)(src)\
23634                     << 1) & ~0x00000006U)))
23635
23636 /* macros for field RX1DBLOQGAIN */
23637 #define RADIO130NM_GAIN0__RX1DBLOQGAIN__SHIFT                                 3
23638 #define RADIO130NM_GAIN0__RX1DBLOQGAIN__WIDTH                                 3
23639 #define RADIO130NM_GAIN0__RX1DBLOQGAIN__MASK                        0x00000038U
23640 #define RADIO130NM_GAIN0__RX1DBLOQGAIN__READ(src) \
23641                     (((u_int32_t)(src)\
23642                     & 0x00000038U) >> 3)
23643 #define RADIO130NM_GAIN0__RX1DBLOQGAIN__WRITE(src) \
23644                     (((u_int32_t)(src)\
23645                     << 3) & 0x00000038U)
23646 #define RADIO130NM_GAIN0__RX1DBLOQGAIN__MODIFY(dst, src) \
23647                     (dst) = ((dst) &\
23648                     ~0x00000038U) | (((u_int32_t)(src) <<\
23649                     3) & 0x00000038U)
23650 #define RADIO130NM_GAIN0__RX1DBLOQGAIN__VERIFY(src) \
23651                     (!((((u_int32_t)(src)\
23652                     << 3) & ~0x00000038U)))
23653
23654 /* macros for field RX6DBLOQGAIN */
23655 #define RADIO130NM_GAIN0__RX6DBLOQGAIN__SHIFT                                 6
23656 #define RADIO130NM_GAIN0__RX6DBLOQGAIN__WIDTH                                 2
23657 #define RADIO130NM_GAIN0__RX6DBLOQGAIN__MASK                        0x000000c0U
23658 #define RADIO130NM_GAIN0__RX6DBLOQGAIN__READ(src) \
23659                     (((u_int32_t)(src)\
23660                     & 0x000000c0U) >> 6)
23661 #define RADIO130NM_GAIN0__RX6DBLOQGAIN__WRITE(src) \
23662                     (((u_int32_t)(src)\
23663                     << 6) & 0x000000c0U)
23664 #define RADIO130NM_GAIN0__RX6DBLOQGAIN__MODIFY(dst, src) \
23665                     (dst) = ((dst) &\
23666                     ~0x000000c0U) | (((u_int32_t)(src) <<\
23667                     6) & 0x000000c0U)
23668 #define RADIO130NM_GAIN0__RX6DBLOQGAIN__VERIFY(src) \
23669                     (!((((u_int32_t)(src)\
23670                     << 6) & ~0x000000c0U)))
23671
23672 /* macros for field RFGMGN */
23673 #define RADIO130NM_GAIN0__RFGMGN__SHIFT                                       8
23674 #define RADIO130NM_GAIN0__RFGMGN__WIDTH                                       3
23675 #define RADIO130NM_GAIN0__RFGMGN__MASK                              0x00000700U
23676 #define RADIO130NM_GAIN0__RFGMGN__READ(src) \
23677                     (((u_int32_t)(src)\
23678                     & 0x00000700U) >> 8)
23679 #define RADIO130NM_GAIN0__RFGMGN__WRITE(src) \
23680                     (((u_int32_t)(src)\
23681                     << 8) & 0x00000700U)
23682 #define RADIO130NM_GAIN0__RFGMGN__MODIFY(dst, src) \
23683                     (dst) = ((dst) &\
23684                     ~0x00000700U) | (((u_int32_t)(src) <<\
23685                     8) & 0x00000700U)
23686 #define RADIO130NM_GAIN0__RFGMGN__VERIFY(src) \
23687                     (!((((u_int32_t)(src)\
23688                     << 8) & ~0x00000700U)))
23689
23690 /* macros for field RFVGA5GAIN */
23691 #define RADIO130NM_GAIN0__RFVGA5GAIN__SHIFT                                  11
23692 #define RADIO130NM_GAIN0__RFVGA5GAIN__WIDTH                                   2
23693 #define RADIO130NM_GAIN0__RFVGA5GAIN__MASK                          0x00001800U
23694 #define RADIO130NM_GAIN0__RFVGA5GAIN__READ(src) \
23695                     (((u_int32_t)(src)\
23696                     & 0x00001800U) >> 11)
23697 #define RADIO130NM_GAIN0__RFVGA5GAIN__WRITE(src) \
23698                     (((u_int32_t)(src)\
23699                     << 11) & 0x00001800U)
23700 #define RADIO130NM_GAIN0__RFVGA5GAIN__MODIFY(dst, src) \
23701                     (dst) = ((dst) &\
23702                     ~0x00001800U) | (((u_int32_t)(src) <<\
23703                     11) & 0x00001800U)
23704 #define RADIO130NM_GAIN0__RFVGA5GAIN__VERIFY(src) \
23705                     (!((((u_int32_t)(src)\
23706                     << 11) & ~0x00001800U)))
23707
23708 /* macros for field LNAGAIN */
23709 #define RADIO130NM_GAIN0__LNAGAIN__SHIFT                                     13
23710 #define RADIO130NM_GAIN0__LNAGAIN__WIDTH                                      4
23711 #define RADIO130NM_GAIN0__LNAGAIN__MASK                             0x0001e000U
23712 #define RADIO130NM_GAIN0__LNAGAIN__READ(src) \
23713                     (((u_int32_t)(src)\
23714                     & 0x0001e000U) >> 13)
23715 #define RADIO130NM_GAIN0__LNAGAIN__WRITE(src) \
23716                     (((u_int32_t)(src)\
23717                     << 13) & 0x0001e000U)
23718 #define RADIO130NM_GAIN0__LNAGAIN__MODIFY(dst, src) \
23719                     (dst) = ((dst) &\
23720                     ~0x0001e000U) | (((u_int32_t)(src) <<\
23721                     13) & 0x0001e000U)
23722 #define RADIO130NM_GAIN0__LNAGAIN__VERIFY(src) \
23723                     (!((((u_int32_t)(src)\
23724                     << 13) & ~0x0001e000U)))
23725
23726 /* macros for field LNAON */
23727 #define RADIO130NM_GAIN0__LNAON__SHIFT                                       17
23728 #define RADIO130NM_GAIN0__LNAON__WIDTH                                        1
23729 #define RADIO130NM_GAIN0__LNAON__MASK                               0x00020000U
23730 #define RADIO130NM_GAIN0__LNAON__READ(src) \
23731                     (((u_int32_t)(src)\
23732                     & 0x00020000U) >> 17)
23733 #define RADIO130NM_GAIN0__LNAON__WRITE(src) \
23734                     (((u_int32_t)(src)\
23735                     << 17) & 0x00020000U)
23736 #define RADIO130NM_GAIN0__LNAON__MODIFY(dst, src) \
23737                     (dst) = ((dst) &\
23738                     ~0x00020000U) | (((u_int32_t)(src) <<\
23739                     17) & 0x00020000U)
23740 #define RADIO130NM_GAIN0__LNAON__VERIFY(src) \
23741                     (!((((u_int32_t)(src)\
23742                     << 17) & ~0x00020000U)))
23743 #define RADIO130NM_GAIN0__LNAON__SET(dst) \
23744                     (dst) = ((dst) &\
23745                     ~0x00020000U) | ((u_int32_t)(1) << 17)
23746 #define RADIO130NM_GAIN0__LNAON__CLR(dst) \
23747                     (dst) = ((dst) &\
23748                     ~0x00020000U) | ((u_int32_t)(0) << 17)
23749
23750 /* macros for field PAOUT2GN */
23751 #define RADIO130NM_GAIN0__PAOUT2GN__SHIFT                                    18
23752 #define RADIO130NM_GAIN0__PAOUT2GN__WIDTH                                     3
23753 #define RADIO130NM_GAIN0__PAOUT2GN__MASK                            0x001c0000U
23754 #define RADIO130NM_GAIN0__PAOUT2GN__READ(src) \
23755                     (((u_int32_t)(src)\
23756                     & 0x001c0000U) >> 18)
23757 #define RADIO130NM_GAIN0__PAOUT2GN__WRITE(src) \
23758                     (((u_int32_t)(src)\
23759                     << 18) & 0x001c0000U)
23760 #define RADIO130NM_GAIN0__PAOUT2GN__MODIFY(dst, src) \
23761                     (dst) = ((dst) &\
23762                     ~0x001c0000U) | (((u_int32_t)(src) <<\
23763                     18) & 0x001c0000U)
23764 #define RADIO130NM_GAIN0__PAOUT2GN__VERIFY(src) \
23765                     (!((((u_int32_t)(src)\
23766                     << 18) & ~0x001c0000U)))
23767
23768 /* macros for field PADRVGN */
23769 #define RADIO130NM_GAIN0__PADRVGN__SHIFT                                     21
23770 #define RADIO130NM_GAIN0__PADRVGN__WIDTH                                      3
23771 #define RADIO130NM_GAIN0__PADRVGN__MASK                             0x00e00000U
23772 #define RADIO130NM_GAIN0__PADRVGN__READ(src) \
23773                     (((u_int32_t)(src)\
23774                     & 0x00e00000U) >> 21)
23775 #define RADIO130NM_GAIN0__PADRVGN__WRITE(src) \
23776                     (((u_int32_t)(src)\
23777                     << 21) & 0x00e00000U)
23778 #define RADIO130NM_GAIN0__PADRVGN__MODIFY(dst, src) \
23779                     (dst) = ((dst) &\
23780                     ~0x00e00000U) | (((u_int32_t)(src) <<\
23781                     21) & 0x00e00000U)
23782 #define RADIO130NM_GAIN0__PADRVGN__VERIFY(src) \
23783                     (!((((u_int32_t)(src)\
23784                     << 21) & ~0x00e00000U)))
23785
23786 /* macros for field PABUF5GN */
23787 #define RADIO130NM_GAIN0__PABUF5GN__SHIFT                                    24
23788 #define RADIO130NM_GAIN0__PABUF5GN__WIDTH                                     1
23789 #define RADIO130NM_GAIN0__PABUF5GN__MASK                            0x01000000U
23790 #define RADIO130NM_GAIN0__PABUF5GN__READ(src) \
23791                     (((u_int32_t)(src)\
23792                     & 0x01000000U) >> 24)
23793 #define RADIO130NM_GAIN0__PABUF5GN__WRITE(src) \
23794                     (((u_int32_t)(src)\
23795                     << 24) & 0x01000000U)
23796 #define RADIO130NM_GAIN0__PABUF5GN__MODIFY(dst, src) \
23797                     (dst) = ((dst) &\
23798                     ~0x01000000U) | (((u_int32_t)(src) <<\
23799                     24) & 0x01000000U)
23800 #define RADIO130NM_GAIN0__PABUF5GN__VERIFY(src) \
23801                     (!((((u_int32_t)(src)\
23802                     << 24) & ~0x01000000U)))
23803 #define RADIO130NM_GAIN0__PABUF5GN__SET(dst) \
23804                     (dst) = ((dst) &\
23805                     ~0x01000000U) | ((u_int32_t)(1) << 24)
23806 #define RADIO130NM_GAIN0__PABUF5GN__CLR(dst) \
23807                     (dst) = ((dst) &\
23808                     ~0x01000000U) | ((u_int32_t)(0) << 24)
23809
23810 /* macros for field TXV2IGAIN */
23811 #define RADIO130NM_GAIN0__TXV2IGAIN__SHIFT                                   25
23812 #define RADIO130NM_GAIN0__TXV2IGAIN__WIDTH                                    2
23813 #define RADIO130NM_GAIN0__TXV2IGAIN__MASK                           0x06000000U
23814 #define RADIO130NM_GAIN0__TXV2IGAIN__READ(src) \
23815                     (((u_int32_t)(src)\
23816                     & 0x06000000U) >> 25)
23817 #define RADIO130NM_GAIN0__TXV2IGAIN__WRITE(src) \
23818                     (((u_int32_t)(src)\
23819                     << 25) & 0x06000000U)
23820 #define RADIO130NM_GAIN0__TXV2IGAIN__MODIFY(dst, src) \
23821                     (dst) = ((dst) &\
23822                     ~0x06000000U) | (((u_int32_t)(src) <<\
23823                     25) & 0x06000000U)
23824 #define RADIO130NM_GAIN0__TXV2IGAIN__VERIFY(src) \
23825                     (!((((u_int32_t)(src)\
23826                     << 25) & ~0x06000000U)))
23827
23828 /* macros for field TX1DBLOQGAIN */
23829 #define RADIO130NM_GAIN0__TX1DBLOQGAIN__SHIFT                                27
23830 #define RADIO130NM_GAIN0__TX1DBLOQGAIN__WIDTH                                 3
23831 #define RADIO130NM_GAIN0__TX1DBLOQGAIN__MASK                        0x38000000U
23832 #define RADIO130NM_GAIN0__TX1DBLOQGAIN__READ(src) \
23833                     (((u_int32_t)(src)\
23834                     & 0x38000000U) >> 27)
23835 #define RADIO130NM_GAIN0__TX1DBLOQGAIN__WRITE(src) \
23836                     (((u_int32_t)(src)\
23837                     << 27) & 0x38000000U)
23838 #define RADIO130NM_GAIN0__TX1DBLOQGAIN__MODIFY(dst, src) \
23839                     (dst) = ((dst) &\
23840                     ~0x38000000U) | (((u_int32_t)(src) <<\
23841                     27) & 0x38000000U)
23842 #define RADIO130NM_GAIN0__TX1DBLOQGAIN__VERIFY(src) \
23843                     (!((((u_int32_t)(src)\
23844                     << 27) & ~0x38000000U)))
23845
23846 /* macros for field TX6DBLOQGAIN */
23847 #define RADIO130NM_GAIN0__TX6DBLOQGAIN__SHIFT                                30
23848 #define RADIO130NM_GAIN0__TX6DBLOQGAIN__WIDTH                                 2
23849 #define RADIO130NM_GAIN0__TX6DBLOQGAIN__MASK                        0xc0000000U
23850 #define RADIO130NM_GAIN0__TX6DBLOQGAIN__READ(src) \
23851                     (((u_int32_t)(src)\
23852                     & 0xc0000000U) >> 30)
23853 #define RADIO130NM_GAIN0__TX6DBLOQGAIN__WRITE(src) \
23854                     (((u_int32_t)(src)\
23855                     << 30) & 0xc0000000U)
23856 #define RADIO130NM_GAIN0__TX6DBLOQGAIN__MODIFY(dst, src) \
23857                     (dst) = ((dst) &\
23858                     ~0xc0000000U) | (((u_int32_t)(src) <<\
23859                     30) & 0xc0000000U)
23860 #define RADIO130NM_GAIN0__TX6DBLOQGAIN__VERIFY(src) \
23861                     (!((((u_int32_t)(src)\
23862                     << 30) & ~0xc0000000U)))
23863 #define RADIO130NM_GAIN0__TYPE                                        u_int32_t
23864 #define RADIO130NM_GAIN0__READ                                      0xffffffffU
23865 #define RADIO130NM_GAIN0__WRITE                                     0xffffffffU
23866
23867 #endif /* __RADIO130NM_GAIN0_MACRO__ */
23868
23869
23870 /* macros for merlin2_0_radio_reg_map.GAIN0 */
23871 #define INST_MERLIN2_0_RADIO_REG_MAP__GAIN0__NUM                              1
23872
23873 /* macros for BlueprintGlobalNameSpace::RADIO130NM_GAIN1 */
23874 #ifndef __RADIO130NM_GAIN1_MACRO__
23875 #define __RADIO130NM_GAIN1_MACRO__
23876
23877 /* macros for field SPARE */
23878 #define RADIO130NM_GAIN1__SPARE__SHIFT                                        0
23879 #define RADIO130NM_GAIN1__SPARE__WIDTH                                        1
23880 #define RADIO130NM_GAIN1__SPARE__MASK                               0x00000001U
23881 #define RADIO130NM_GAIN1__SPARE__READ(src)       (u_int32_t)(src) & 0x00000001U
23882 #define RADIO130NM_GAIN1__SPARE__WRITE(src)    ((u_int32_t)(src) & 0x00000001U)
23883 #define RADIO130NM_GAIN1__SPARE__MODIFY(dst, src) \
23884                     (dst) = ((dst) &\
23885                     ~0x00000001U) | ((u_int32_t)(src) &\
23886                     0x00000001U)
23887 #define RADIO130NM_GAIN1__SPARE__VERIFY(src) \
23888                     (!(((u_int32_t)(src)\
23889                     & ~0x00000001U)))
23890 #define RADIO130NM_GAIN1__SPARE__SET(dst) \
23891                     (dst) = ((dst) &\
23892                     ~0x00000001U) | (u_int32_t)(1)
23893 #define RADIO130NM_GAIN1__SPARE__CLR(dst) \
23894                     (dst) = ((dst) &\
23895                     ~0x00000001U) | (u_int32_t)(0)
23896
23897 /* macros for field RX6DBHIQGAIN */
23898 #define RADIO130NM_GAIN1__RX6DBHIQGAIN__SHIFT                                 1
23899 #define RADIO130NM_GAIN1__RX6DBHIQGAIN__WIDTH                                 2
23900 #define RADIO130NM_GAIN1__RX6DBHIQGAIN__MASK                        0x00000006U
23901 #define RADIO130NM_GAIN1__RX6DBHIQGAIN__READ(src) \
23902                     (((u_int32_t)(src)\
23903                     & 0x00000006U) >> 1)
23904 #define RADIO130NM_GAIN1__RX6DBHIQGAIN__WRITE(src) \
23905                     (((u_int32_t)(src)\
23906                     << 1) & 0x00000006U)
23907 #define RADIO130NM_GAIN1__RX6DBHIQGAIN__MODIFY(dst, src) \
23908                     (dst) = ((dst) &\
23909                     ~0x00000006U) | (((u_int32_t)(src) <<\
23910                     1) & 0x00000006U)
23911 #define RADIO130NM_GAIN1__RX6DBHIQGAIN__VERIFY(src) \
23912                     (!((((u_int32_t)(src)\
23913                     << 1) & ~0x00000006U)))
23914
23915 /* macros for field RX1DBLOQGAIN */
23916 #define RADIO130NM_GAIN1__RX1DBLOQGAIN__SHIFT                                 3
23917 #define RADIO130NM_GAIN1__RX1DBLOQGAIN__WIDTH                                 3
23918 #define RADIO130NM_GAIN1__RX1DBLOQGAIN__MASK                        0x00000038U
23919 #define RADIO130NM_GAIN1__RX1DBLOQGAIN__READ(src) \
23920                     (((u_int32_t)(src)\
23921                     & 0x00000038U) >> 3)
23922 #define RADIO130NM_GAIN1__RX1DBLOQGAIN__WRITE(src) \
23923                     (((u_int32_t)(src)\
23924                     << 3) & 0x00000038U)
23925 #define RADIO130NM_GAIN1__RX1DBLOQGAIN__MODIFY(dst, src) \
23926                     (dst) = ((dst) &\
23927                     ~0x00000038U) | (((u_int32_t)(src) <<\
23928                     3) & 0x00000038U)
23929 #define RADIO130NM_GAIN1__RX1DBLOQGAIN__VERIFY(src) \
23930                     (!((((u_int32_t)(src)\
23931                     << 3) & ~0x00000038U)))
23932
23933 /* macros for field RX6DBLOQGAIN */
23934 #define RADIO130NM_GAIN1__RX6DBLOQGAIN__SHIFT                                 6
23935 #define RADIO130NM_GAIN1__RX6DBLOQGAIN__WIDTH                                 2
23936 #define RADIO130NM_GAIN1__RX6DBLOQGAIN__MASK                        0x000000c0U
23937 #define RADIO130NM_GAIN1__RX6DBLOQGAIN__READ(src) \
23938                     (((u_int32_t)(src)\
23939                     & 0x000000c0U) >> 6)
23940 #define RADIO130NM_GAIN1__RX6DBLOQGAIN__WRITE(src) \
23941                     (((u_int32_t)(src)\
23942                     << 6) & 0x000000c0U)
23943 #define RADIO130NM_GAIN1__RX6DBLOQGAIN__MODIFY(dst, src) \
23944                     (dst) = ((dst) &\
23945                     ~0x000000c0U) | (((u_int32_t)(src) <<\
23946                     6) & 0x000000c0U)
23947 #define RADIO130NM_GAIN1__RX6DBLOQGAIN__VERIFY(src) \
23948                     (!((((u_int32_t)(src)\
23949                     << 6) & ~0x000000c0U)))
23950
23951 /* macros for field RFGMGN */
23952 #define RADIO130NM_GAIN1__RFGMGN__SHIFT                                       8
23953 #define RADIO130NM_GAIN1__RFGMGN__WIDTH                                       3
23954 #define RADIO130NM_GAIN1__RFGMGN__MASK                              0x00000700U
23955 #define RADIO130NM_GAIN1__RFGMGN__READ(src) \
23956                     (((u_int32_t)(src)\
23957                     & 0x00000700U) >> 8)
23958 #define RADIO130NM_GAIN1__RFGMGN__WRITE(src) \
23959                     (((u_int32_t)(src)\
23960                     << 8) & 0x00000700U)
23961 #define RADIO130NM_GAIN1__RFGMGN__MODIFY(dst, src) \
23962                     (dst) = ((dst) &\
23963                     ~0x00000700U) | (((u_int32_t)(src) <<\
23964                     8) & 0x00000700U)
23965 #define RADIO130NM_GAIN1__RFGMGN__VERIFY(src) \
23966                     (!((((u_int32_t)(src)\
23967                     << 8) & ~0x00000700U)))
23968
23969 /* macros for field RFVGA5GAIN */
23970 #define RADIO130NM_GAIN1__RFVGA5GAIN__SHIFT                                  11
23971 #define RADIO130NM_GAIN1__RFVGA5GAIN__WIDTH                                   2
23972 #define RADIO130NM_GAIN1__RFVGA5GAIN__MASK                          0x00001800U
23973 #define RADIO130NM_GAIN1__RFVGA5GAIN__READ(src) \
23974                     (((u_int32_t)(src)\
23975                     & 0x00001800U) >> 11)
23976 #define RADIO130NM_GAIN1__RFVGA5GAIN__WRITE(src) \
23977                     (((u_int32_t)(src)\
23978                     << 11) & 0x00001800U)
23979 #define RADIO130NM_GAIN1__RFVGA5GAIN__MODIFY(dst, src) \
23980                     (dst) = ((dst) &\
23981                     ~0x00001800U) | (((u_int32_t)(src) <<\
23982                     11) & 0x00001800U)
23983 #define RADIO130NM_GAIN1__RFVGA5GAIN__VERIFY(src) \
23984                     (!((((u_int32_t)(src)\
23985                     << 11) & ~0x00001800U)))
23986
23987 /* macros for field LNAGAIN */
23988 #define RADIO130NM_GAIN1__LNAGAIN__SHIFT                                     13
23989 #define RADIO130NM_GAIN1__LNAGAIN__WIDTH                                      4
23990 #define RADIO130NM_GAIN1__LNAGAIN__MASK                             0x0001e000U
23991 #define RADIO130NM_GAIN1__LNAGAIN__READ(src) \
23992                     (((u_int32_t)(src)\
23993                     & 0x0001e000U) >> 13)
23994 #define RADIO130NM_GAIN1__LNAGAIN__WRITE(src) \
23995                     (((u_int32_t)(src)\
23996                     << 13) & 0x0001e000U)
23997 #define RADIO130NM_GAIN1__LNAGAIN__MODIFY(dst, src) \
23998                     (dst) = ((dst) &\
23999                     ~0x0001e000U) | (((u_int32_t)(src) <<\
24000                     13) & 0x0001e000U)
24001 #define RADIO130NM_GAIN1__LNAGAIN__VERIFY(src) \
24002                     (!((((u_int32_t)(src)\
24003                     << 13) & ~0x0001e000U)))
24004
24005 /* macros for field LNAON */
24006 #define RADIO130NM_GAIN1__LNAON__SHIFT                                       17
24007 #define RADIO130NM_GAIN1__LNAON__WIDTH                                        1
24008 #define RADIO130NM_GAIN1__LNAON__MASK                               0x00020000U
24009 #define RADIO130NM_GAIN1__LNAON__READ(src) \
24010                     (((u_int32_t)(src)\
24011                     & 0x00020000U) >> 17)
24012 #define RADIO130NM_GAIN1__LNAON__WRITE(src) \
24013                     (((u_int32_t)(src)\
24014                     << 17) & 0x00020000U)
24015 #define RADIO130NM_GAIN1__LNAON__MODIFY(dst, src) \
24016                     (dst) = ((dst) &\
24017                     ~0x00020000U) | (((u_int32_t)(src) <<\
24018                     17) & 0x00020000U)
24019 #define RADIO130NM_GAIN1__LNAON__VERIFY(src) \
24020                     (!((((u_int32_t)(src)\
24021                     << 17) & ~0x00020000U)))
24022 #define RADIO130NM_GAIN1__LNAON__SET(dst) \
24023                     (dst) = ((dst) &\
24024                     ~0x00020000U) | ((u_int32_t)(1) << 17)
24025 #define RADIO130NM_GAIN1__LNAON__CLR(dst) \
24026                     (dst) = ((dst) &\
24027                     ~0x00020000U) | ((u_int32_t)(0) << 17)
24028
24029 /* macros for field PAOUT2GN */
24030 #define RADIO130NM_GAIN1__PAOUT2GN__SHIFT                                    18
24031 #define RADIO130NM_GAIN1__PAOUT2GN__WIDTH                                     3
24032 #define RADIO130NM_GAIN1__PAOUT2GN__MASK                            0x001c0000U
24033 #define RADIO130NM_GAIN1__PAOUT2GN__READ(src) \
24034                     (((u_int32_t)(src)\
24035                     & 0x001c0000U) >> 18)
24036 #define RADIO130NM_GAIN1__PAOUT2GN__WRITE(src) \
24037                     (((u_int32_t)(src)\
24038                     << 18) & 0x001c0000U)
24039 #define RADIO130NM_GAIN1__PAOUT2GN__MODIFY(dst, src) \
24040                     (dst) = ((dst) &\
24041                     ~0x001c0000U) | (((u_int32_t)(src) <<\
24042                     18) & 0x001c0000U)
24043 #define RADIO130NM_GAIN1__PAOUT2GN__VERIFY(src) \
24044                     (!((((u_int32_t)(src)\
24045                     << 18) & ~0x001c0000U)))
24046
24047 /* macros for field PADRVGN */
24048 #define RADIO130NM_GAIN1__PADRVGN__SHIFT                                     21
24049 #define RADIO130NM_GAIN1__PADRVGN__WIDTH                                      3
24050 #define RADIO130NM_GAIN1__PADRVGN__MASK                             0x00e00000U
24051 #define RADIO130NM_GAIN1__PADRVGN__READ(src) \
24052                     (((u_int32_t)(src)\
24053                     & 0x00e00000U) >> 21)
24054 #define RADIO130NM_GAIN1__PADRVGN__WRITE(src) \
24055                     (((u_int32_t)(src)\
24056                     << 21) & 0x00e00000U)
24057 #define RADIO130NM_GAIN1__PADRVGN__MODIFY(dst, src) \
24058                     (dst) = ((dst) &\
24059                     ~0x00e00000U) | (((u_int32_t)(src) <<\
24060                     21) & 0x00e00000U)
24061 #define RADIO130NM_GAIN1__PADRVGN__VERIFY(src) \
24062                     (!((((u_int32_t)(src)\
24063                     << 21) & ~0x00e00000U)))
24064
24065 /* macros for field PABUF5GN */
24066 #define RADIO130NM_GAIN1__PABUF5GN__SHIFT                                    24
24067 #define RADIO130NM_GAIN1__PABUF5GN__WIDTH                                     1
24068 #define RADIO130NM_GAIN1__PABUF5GN__MASK                            0x01000000U
24069 #define RADIO130NM_GAIN1__PABUF5GN__READ(src) \
24070                     (((u_int32_t)(src)\
24071                     & 0x01000000U) >> 24)
24072 #define RADIO130NM_GAIN1__PABUF5GN__WRITE(src) \
24073                     (((u_int32_t)(src)\
24074                     << 24) & 0x01000000U)
24075 #define RADIO130NM_GAIN1__PABUF5GN__MODIFY(dst, src) \
24076                     (dst) = ((dst) &\
24077                     ~0x01000000U) | (((u_int32_t)(src) <<\
24078                     24) & 0x01000000U)
24079 #define RADIO130NM_GAIN1__PABUF5GN__VERIFY(src) \
24080                     (!((((u_int32_t)(src)\
24081                     << 24) & ~0x01000000U)))
24082 #define RADIO130NM_GAIN1__PABUF5GN__SET(dst) \
24083                     (dst) = ((dst) &\
24084                     ~0x01000000U) | ((u_int32_t)(1) << 24)
24085 #define RADIO130NM_GAIN1__PABUF5GN__CLR(dst) \
24086                     (dst) = ((dst) &\
24087                     ~0x01000000U) | ((u_int32_t)(0) << 24)
24088
24089 /* macros for field TXV2IGAIN */
24090 #define RADIO130NM_GAIN1__TXV2IGAIN__SHIFT                                   25
24091 #define RADIO130NM_GAIN1__TXV2IGAIN__WIDTH                                    2
24092 #define RADIO130NM_GAIN1__TXV2IGAIN__MASK                           0x06000000U
24093 #define RADIO130NM_GAIN1__TXV2IGAIN__READ(src) \
24094                     (((u_int32_t)(src)\
24095                     & 0x06000000U) >> 25)
24096 #define RADIO130NM_GAIN1__TXV2IGAIN__WRITE(src) \
24097                     (((u_int32_t)(src)\
24098                     << 25) & 0x06000000U)
24099 #define RADIO130NM_GAIN1__TXV2IGAIN__MODIFY(dst, src) \
24100                     (dst) = ((dst) &\
24101                     ~0x06000000U) | (((u_int32_t)(src) <<\
24102                     25) & 0x06000000U)
24103 #define RADIO130NM_GAIN1__TXV2IGAIN__VERIFY(src) \
24104                     (!((((u_int32_t)(src)\
24105                     << 25) & ~0x06000000U)))
24106
24107 /* macros for field TX1DBLOQGAIN */
24108 #define RADIO130NM_GAIN1__TX1DBLOQGAIN__SHIFT                                27
24109 #define RADIO130NM_GAIN1__TX1DBLOQGAIN__WIDTH                                 3
24110 #define RADIO130NM_GAIN1__TX1DBLOQGAIN__MASK                        0x38000000U
24111 #define RADIO130NM_GAIN1__TX1DBLOQGAIN__READ(src) \
24112                     (((u_int32_t)(src)\
24113                     & 0x38000000U) >> 27)
24114 #define RADIO130NM_GAIN1__TX1DBLOQGAIN__WRITE(src) \
24115                     (((u_int32_t)(src)\
24116                     << 27) & 0x38000000U)
24117 #define RADIO130NM_GAIN1__TX1DBLOQGAIN__MODIFY(dst, src) \
24118                     (dst) = ((dst) &\
24119                     ~0x38000000U) | (((u_int32_t)(src) <<\
24120                     27) & 0x38000000U)
24121 #define RADIO130NM_GAIN1__TX1DBLOQGAIN__VERIFY(src) \
24122                     (!((((u_int32_t)(src)\
24123                     << 27) & ~0x38000000U)))
24124
24125 /* macros for field TX6DBLOQGAIN */
24126 #define RADIO130NM_GAIN1__TX6DBLOQGAIN__SHIFT                                30
24127 #define RADIO130NM_GAIN1__TX6DBLOQGAIN__WIDTH                                 2
24128 #define RADIO130NM_GAIN1__TX6DBLOQGAIN__MASK                        0xc0000000U
24129 #define RADIO130NM_GAIN1__TX6DBLOQGAIN__READ(src) \
24130                     (((u_int32_t)(src)\
24131                     & 0xc0000000U) >> 30)
24132 #define RADIO130NM_GAIN1__TX6DBLOQGAIN__WRITE(src) \
24133                     (((u_int32_t)(src)\
24134                     << 30) & 0xc0000000U)
24135 #define RADIO130NM_GAIN1__TX6DBLOQGAIN__MODIFY(dst, src) \
24136                     (dst) = ((dst) &\
24137                     ~0xc0000000U) | (((u_int32_t)(src) <<\
24138                     30) & 0xc0000000U)
24139 #define RADIO130NM_GAIN1__TX6DBLOQGAIN__VERIFY(src) \
24140                     (!((((u_int32_t)(src)\
24141                     << 30) & ~0xc0000000U)))
24142 #define RADIO130NM_GAIN1__TYPE                                        u_int32_t
24143 #define RADIO130NM_GAIN1__READ                                      0xffffffffU
24144 #define RADIO130NM_GAIN1__WRITE                                     0xffffffffU
24145
24146 #endif /* __RADIO130NM_GAIN1_MACRO__ */
24147
24148
24149 /* macros for merlin2_0_radio_reg_map.GAIN1 */
24150 #define INST_MERLIN2_0_RADIO_REG_MAP__GAIN1__NUM                              1
24151
24152 /* macros for BlueprintGlobalNameSpace::RADIO130NM_TOP0 */
24153 #ifndef __RADIO130NM_TOP0_MACRO__
24154 #define __RADIO130NM_TOP0_MACRO__
24155
24156 /* macros for field FORCEMSBLOW */
24157 #define RADIO130NM_TOP0__FORCEMSBLOW__SHIFT                                   0
24158 #define RADIO130NM_TOP0__FORCEMSBLOW__WIDTH                                   1
24159 #define RADIO130NM_TOP0__FORCEMSBLOW__MASK                          0x00000001U
24160 #define RADIO130NM_TOP0__FORCEMSBLOW__READ(src)  (u_int32_t)(src) & 0x00000001U
24161 #define RADIO130NM_TOP0__FORCEMSBLOW__WRITE(src) \
24162                     ((u_int32_t)(src)\
24163                     & 0x00000001U)
24164 #define RADIO130NM_TOP0__FORCEMSBLOW__MODIFY(dst, src) \
24165                     (dst) = ((dst) &\
24166                     ~0x00000001U) | ((u_int32_t)(src) &\
24167                     0x00000001U)
24168 #define RADIO130NM_TOP0__FORCEMSBLOW__VERIFY(src) \
24169                     (!(((u_int32_t)(src)\
24170                     & ~0x00000001U)))
24171 #define RADIO130NM_TOP0__FORCEMSBLOW__SET(dst) \
24172                     (dst) = ((dst) &\
24173                     ~0x00000001U) | (u_int32_t)(1)
24174 #define RADIO130NM_TOP0__FORCEMSBLOW__CLR(dst) \
24175                     (dst) = ((dst) &\
24176                     ~0x00000001U) | (u_int32_t)(0)
24177
24178 /* macros for field PWDBIAS */
24179 #define RADIO130NM_TOP0__PWDBIAS__SHIFT                                       1
24180 #define RADIO130NM_TOP0__PWDBIAS__WIDTH                                       1
24181 #define RADIO130NM_TOP0__PWDBIAS__MASK                              0x00000002U
24182 #define RADIO130NM_TOP0__PWDBIAS__READ(src) \
24183                     (((u_int32_t)(src)\
24184                     & 0x00000002U) >> 1)
24185 #define RADIO130NM_TOP0__PWDBIAS__WRITE(src) \
24186                     (((u_int32_t)(src)\
24187                     << 1) & 0x00000002U)
24188 #define RADIO130NM_TOP0__PWDBIAS__MODIFY(dst, src) \
24189                     (dst) = ((dst) &\
24190                     ~0x00000002U) | (((u_int32_t)(src) <<\
24191                     1) & 0x00000002U)
24192 #define RADIO130NM_TOP0__PWDBIAS__VERIFY(src) \
24193                     (!((((u_int32_t)(src)\
24194                     << 1) & ~0x00000002U)))
24195 #define RADIO130NM_TOP0__PWDBIAS__SET(dst) \
24196                     (dst) = ((dst) &\
24197                     ~0x00000002U) | ((u_int32_t)(1) << 1)
24198 #define RADIO130NM_TOP0__PWDBIAS__CLR(dst) \
24199                     (dst) = ((dst) &\
24200                     ~0x00000002U) | ((u_int32_t)(0) << 1)
24201
24202 /* macros for field SYNTHON_FORCE */
24203 #define RADIO130NM_TOP0__SYNTHON_FORCE__SHIFT                                 2
24204 #define RADIO130NM_TOP0__SYNTHON_FORCE__WIDTH                                 1
24205 #define RADIO130NM_TOP0__SYNTHON_FORCE__MASK                        0x00000004U
24206 #define RADIO130NM_TOP0__SYNTHON_FORCE__READ(src) \
24207                     (((u_int32_t)(src)\
24208                     & 0x00000004U) >> 2)
24209 #define RADIO130NM_TOP0__SYNTHON_FORCE__WRITE(src) \
24210                     (((u_int32_t)(src)\
24211                     << 2) & 0x00000004U)
24212 #define RADIO130NM_TOP0__SYNTHON_FORCE__MODIFY(dst, src) \
24213                     (dst) = ((dst) &\
24214                     ~0x00000004U) | (((u_int32_t)(src) <<\
24215                     2) & 0x00000004U)
24216 #define RADIO130NM_TOP0__SYNTHON_FORCE__VERIFY(src) \
24217                     (!((((u_int32_t)(src)\
24218                     << 2) & ~0x00000004U)))
24219 #define RADIO130NM_TOP0__SYNTHON_FORCE__SET(dst) \
24220                     (dst) = ((dst) &\
24221                     ~0x00000004U) | ((u_int32_t)(1) << 2)
24222 #define RADIO130NM_TOP0__SYNTHON_FORCE__CLR(dst) \
24223                     (dst) = ((dst) &\
24224                     ~0x00000004U) | ((u_int32_t)(0) << 2)
24225
24226 /* macros for field SCLKEN_FORCE */
24227 #define RADIO130NM_TOP0__SCLKEN_FORCE__SHIFT                                  3
24228 #define RADIO130NM_TOP0__SCLKEN_FORCE__WIDTH                                  1
24229 #define RADIO130NM_TOP0__SCLKEN_FORCE__MASK                         0x00000008U
24230 #define RADIO130NM_TOP0__SCLKEN_FORCE__READ(src) \
24231                     (((u_int32_t)(src)\
24232                     & 0x00000008U) >> 3)
24233 #define RADIO130NM_TOP0__SCLKEN_FORCE__WRITE(src) \
24234                     (((u_int32_t)(src)\
24235                     << 3) & 0x00000008U)
24236 #define RADIO130NM_TOP0__SCLKEN_FORCE__MODIFY(dst, src) \
24237                     (dst) = ((dst) &\
24238                     ~0x00000008U) | (((u_int32_t)(src) <<\
24239                     3) & 0x00000008U)
24240 #define RADIO130NM_TOP0__SCLKEN_FORCE__VERIFY(src) \
24241                     (!((((u_int32_t)(src)\
24242                     << 3) & ~0x00000008U)))
24243 #define RADIO130NM_TOP0__SCLKEN_FORCE__SET(dst) \
24244                     (dst) = ((dst) &\
24245                     ~0x00000008U) | ((u_int32_t)(1) << 3)
24246 #define RADIO130NM_TOP0__SCLKEN_FORCE__CLR(dst) \
24247                     (dst) = ((dst) &\
24248                     ~0x00000008U) | ((u_int32_t)(0) << 3)
24249
24250 /* macros for field OSCON */
24251 #define RADIO130NM_TOP0__OSCON__SHIFT                                         4
24252 #define RADIO130NM_TOP0__OSCON__WIDTH                                         1
24253 #define RADIO130NM_TOP0__OSCON__MASK                                0x00000010U
24254 #define RADIO130NM_TOP0__OSCON__READ(src) \
24255                     (((u_int32_t)(src)\
24256                     & 0x00000010U) >> 4)
24257 #define RADIO130NM_TOP0__OSCON__WRITE(src) \
24258                     (((u_int32_t)(src)\
24259                     << 4) & 0x00000010U)
24260 #define RADIO130NM_TOP0__OSCON__MODIFY(dst, src) \
24261                     (dst) = ((dst) &\
24262                     ~0x00000010U) | (((u_int32_t)(src) <<\
24263                     4) & 0x00000010U)
24264 #define RADIO130NM_TOP0__OSCON__VERIFY(src) \
24265                     (!((((u_int32_t)(src)\
24266                     << 4) & ~0x00000010U)))
24267 #define RADIO130NM_TOP0__OSCON__SET(dst) \
24268                     (dst) = ((dst) &\
24269                     ~0x00000010U) | ((u_int32_t)(1) << 4)
24270 #define RADIO130NM_TOP0__OSCON__CLR(dst) \
24271                     (dst) = ((dst) &\
24272                     ~0x00000010U) | ((u_int32_t)(0) << 4)
24273
24274 /* macros for field PWDCLKIN */
24275 #define RADIO130NM_TOP0__PWDCLKIN__SHIFT                                      5
24276 #define RADIO130NM_TOP0__PWDCLKIN__WIDTH                                      1
24277 #define RADIO130NM_TOP0__PWDCLKIN__MASK                             0x00000020U
24278 #define RADIO130NM_TOP0__PWDCLKIN__READ(src) \
24279                     (((u_int32_t)(src)\
24280                     & 0x00000020U) >> 5)
24281 #define RADIO130NM_TOP0__PWDCLKIN__WRITE(src) \
24282                     (((u_int32_t)(src)\
24283                     << 5) & 0x00000020U)
24284 #define RADIO130NM_TOP0__PWDCLKIN__MODIFY(dst, src) \
24285                     (dst) = ((dst) &\
24286                     ~0x00000020U) | (((u_int32_t)(src) <<\
24287                     5) & 0x00000020U)
24288 #define RADIO130NM_TOP0__PWDCLKIN__VERIFY(src) \
24289                     (!((((u_int32_t)(src)\
24290                     << 5) & ~0x00000020U)))
24291 #define RADIO130NM_TOP0__PWDCLKIN__SET(dst) \
24292                     (dst) = ((dst) &\
24293                     ~0x00000020U) | ((u_int32_t)(1) << 5)
24294 #define RADIO130NM_TOP0__PWDCLKIN__CLR(dst) \
24295                     (dst) = ((dst) &\
24296                     ~0x00000020U) | ((u_int32_t)(0) << 5)
24297
24298 /* macros for field LOCALXTAL */
24299 #define RADIO130NM_TOP0__LOCALXTAL__SHIFT                                     6
24300 #define RADIO130NM_TOP0__LOCALXTAL__WIDTH                                     1
24301 #define RADIO130NM_TOP0__LOCALXTAL__MASK                            0x00000040U
24302 #define RADIO130NM_TOP0__LOCALXTAL__READ(src) \
24303                     (((u_int32_t)(src)\
24304                     & 0x00000040U) >> 6)
24305 #define RADIO130NM_TOP0__LOCALXTAL__WRITE(src) \
24306                     (((u_int32_t)(src)\
24307                     << 6) & 0x00000040U)
24308 #define RADIO130NM_TOP0__LOCALXTAL__MODIFY(dst, src) \
24309                     (dst) = ((dst) &\
24310                     ~0x00000040U) | (((u_int32_t)(src) <<\
24311                     6) & 0x00000040U)
24312 #define RADIO130NM_TOP0__LOCALXTAL__VERIFY(src) \
24313                     (!((((u_int32_t)(src)\
24314                     << 6) & ~0x00000040U)))
24315 #define RADIO130NM_TOP0__LOCALXTAL__SET(dst) \
24316                     (dst) = ((dst) &\
24317                     ~0x00000040U) | ((u_int32_t)(1) << 6)
24318 #define RADIO130NM_TOP0__LOCALXTAL__CLR(dst) \
24319                     (dst) = ((dst) &\
24320                     ~0x00000040U) | ((u_int32_t)(0) << 6)
24321
24322 /* macros for field XPAON */
24323 #define RADIO130NM_TOP0__XPAON__SHIFT                                         7
24324 #define RADIO130NM_TOP0__XPAON__WIDTH                                         1
24325 #define RADIO130NM_TOP0__XPAON__MASK                                0x00000080U
24326 #define RADIO130NM_TOP0__XPAON__READ(src) \
24327                     (((u_int32_t)(src)\
24328                     & 0x00000080U) >> 7)
24329 #define RADIO130NM_TOP0__XPAON__WRITE(src) \
24330                     (((u_int32_t)(src)\
24331                     << 7) & 0x00000080U)
24332 #define RADIO130NM_TOP0__XPAON__MODIFY(dst, src) \
24333                     (dst) = ((dst) &\
24334                     ~0x00000080U) | (((u_int32_t)(src) <<\
24335                     7) & 0x00000080U)
24336 #define RADIO130NM_TOP0__XPAON__VERIFY(src) \
24337                     (!((((u_int32_t)(src)\
24338                     << 7) & ~0x00000080U)))
24339 #define RADIO130NM_TOP0__XPAON__SET(dst) \
24340                     (dst) = ((dst) &\
24341                     ~0x00000080U) | ((u_int32_t)(1) << 7)
24342 #define RADIO130NM_TOP0__XPAON__CLR(dst) \
24343                     (dst) = ((dst) &\
24344                     ~0x00000080U) | ((u_int32_t)(0) << 7)
24345
24346 /* macros for field XLNAON */
24347 #define RADIO130NM_TOP0__XLNAON__SHIFT                                        8
24348 #define RADIO130NM_TOP0__XLNAON__WIDTH                                        2
24349 #define RADIO130NM_TOP0__XLNAON__MASK                               0x00000300U
24350 #define RADIO130NM_TOP0__XLNAON__READ(src) \
24351                     (((u_int32_t)(src)\
24352                     & 0x00000300U) >> 8)
24353 #define RADIO130NM_TOP0__XLNAON__WRITE(src) \
24354                     (((u_int32_t)(src)\
24355                     << 8) & 0x00000300U)
24356 #define RADIO130NM_TOP0__XLNAON__MODIFY(dst, src) \
24357                     (dst) = ((dst) &\
24358                     ~0x00000300U) | (((u_int32_t)(src) <<\
24359                     8) & 0x00000300U)
24360 #define RADIO130NM_TOP0__XLNAON__VERIFY(src) \
24361                     (!((((u_int32_t)(src)\
24362                     << 8) & ~0x00000300U)))
24363
24364 /* macros for field PAON */
24365 #define RADIO130NM_TOP0__PAON__SHIFT                                         10
24366 #define RADIO130NM_TOP0__PAON__WIDTH                                          2
24367 #define RADIO130NM_TOP0__PAON__MASK                                 0x00000c00U
24368 #define RADIO130NM_TOP0__PAON__READ(src) \
24369                     (((u_int32_t)(src)\
24370                     & 0x00000c00U) >> 10)
24371 #define RADIO130NM_TOP0__PAON__WRITE(src) \
24372                     (((u_int32_t)(src)\
24373                     << 10) & 0x00000c00U)
24374 #define RADIO130NM_TOP0__PAON__MODIFY(dst, src) \
24375                     (dst) = ((dst) &\
24376                     ~0x00000c00U) | (((u_int32_t)(src) <<\
24377                     10) & 0x00000c00U)
24378 #define RADIO130NM_TOP0__PAON__VERIFY(src) \
24379                     (!((((u_int32_t)(src)\
24380                     << 10) & ~0x00000c00U)))
24381
24382 /* macros for field TXON */
24383 #define RADIO130NM_TOP0__TXON__SHIFT                                         12
24384 #define RADIO130NM_TOP0__TXON__WIDTH                                          2
24385 #define RADIO130NM_TOP0__TXON__MASK                                 0x00003000U
24386 #define RADIO130NM_TOP0__TXON__READ(src) \
24387                     (((u_int32_t)(src)\
24388                     & 0x00003000U) >> 12)
24389 #define RADIO130NM_TOP0__TXON__WRITE(src) \
24390                     (((u_int32_t)(src)\
24391                     << 12) & 0x00003000U)
24392 #define RADIO130NM_TOP0__TXON__MODIFY(dst, src) \
24393                     (dst) = ((dst) &\
24394                     ~0x00003000U) | (((u_int32_t)(src) <<\
24395                     12) & 0x00003000U)
24396 #define RADIO130NM_TOP0__TXON__VERIFY(src) \
24397                     (!((((u_int32_t)(src)\
24398                     << 12) & ~0x00003000U)))
24399
24400 /* macros for field RXON */
24401 #define RADIO130NM_TOP0__RXON__SHIFT                                         14
24402 #define RADIO130NM_TOP0__RXON__WIDTH                                          2
24403 #define RADIO130NM_TOP0__RXON__MASK                                 0x0000c000U
24404 #define RADIO130NM_TOP0__RXON__READ(src) \
24405                     (((u_int32_t)(src)\
24406                     & 0x0000c000U) >> 14)
24407 #define RADIO130NM_TOP0__RXON__WRITE(src) \
24408                     (((u_int32_t)(src)\
24409                     << 14) & 0x0000c000U)
24410 #define RADIO130NM_TOP0__RXON__MODIFY(dst, src) \
24411                     (dst) = ((dst) &\
24412                     ~0x0000c000U) | (((u_int32_t)(src) <<\
24413                     14) & 0x0000c000U)
24414 #define RADIO130NM_TOP0__RXON__VERIFY(src) \
24415                     (!((((u_int32_t)(src)\
24416                     << 14) & ~0x0000c000U)))
24417
24418 /* macros for field SYNTHON */
24419 #define RADIO130NM_TOP0__SYNTHON__SHIFT                                      16
24420 #define RADIO130NM_TOP0__SYNTHON__WIDTH                                       1
24421 #define RADIO130NM_TOP0__SYNTHON__MASK                              0x00010000U
24422 #define RADIO130NM_TOP0__SYNTHON__READ(src) \
24423                     (((u_int32_t)(src)\
24424                     & 0x00010000U) >> 16)
24425 #define RADIO130NM_TOP0__SYNTHON__WRITE(src) \
24426                     (((u_int32_t)(src)\
24427                     << 16) & 0x00010000U)
24428 #define RADIO130NM_TOP0__SYNTHON__MODIFY(dst, src) \
24429                     (dst) = ((dst) &\
24430                     ~0x00010000U) | (((u_int32_t)(src) <<\
24431                     16) & 0x00010000U)
24432 #define RADIO130NM_TOP0__SYNTHON__VERIFY(src) \
24433                     (!((((u_int32_t)(src)\
24434                     << 16) & ~0x00010000U)))
24435 #define RADIO130NM_TOP0__SYNTHON__SET(dst) \
24436                     (dst) = ((dst) &\
24437                     ~0x00010000U) | ((u_int32_t)(1) << 16)
24438 #define RADIO130NM_TOP0__SYNTHON__CLR(dst) \
24439                     (dst) = ((dst) &\
24440                     ~0x00010000U) | ((u_int32_t)(0) << 16)
24441
24442 /* macros for field TURBOMODE */
24443 #define RADIO130NM_TOP0__TURBOMODE__SHIFT                                    17
24444 #define RADIO130NM_TOP0__TURBOMODE__WIDTH                                     1
24445 #define RADIO130NM_TOP0__TURBOMODE__MASK                            0x00020000U
24446 #define RADIO130NM_TOP0__TURBOMODE__READ(src) \
24447                     (((u_int32_t)(src)\
24448                     & 0x00020000U) >> 17)
24449 #define RADIO130NM_TOP0__TURBOMODE__WRITE(src) \
24450                     (((u_int32_t)(src)\
24451                     << 17) & 0x00020000U)
24452 #define RADIO130NM_TOP0__TURBOMODE__MODIFY(dst, src) \
24453                     (dst) = ((dst) &\
24454                     ~0x00020000U) | (((u_int32_t)(src) <<\
24455                     17) & 0x00020000U)
24456 #define RADIO130NM_TOP0__TURBOMODE__VERIFY(src) \
24457                     (!((((u_int32_t)(src)\
24458                     << 17) & ~0x00020000U)))
24459 #define RADIO130NM_TOP0__TURBOMODE__SET(dst) \
24460                     (dst) = ((dst) &\
24461                     ~0x00020000U) | ((u_int32_t)(1) << 17)
24462 #define RADIO130NM_TOP0__TURBOMODE__CLR(dst) \
24463                     (dst) = ((dst) &\
24464                     ~0x00020000U) | ((u_int32_t)(0) << 17)
24465
24466 /* macros for field BMODERXTX */
24467 #define RADIO130NM_TOP0__BMODERXTX__SHIFT                                    18
24468 #define RADIO130NM_TOP0__BMODERXTX__WIDTH                                     2
24469 #define RADIO130NM_TOP0__BMODERXTX__MASK                            0x000c0000U
24470 #define RADIO130NM_TOP0__BMODERXTX__READ(src) \
24471                     (((u_int32_t)(src)\
24472                     & 0x000c0000U) >> 18)
24473 #define RADIO130NM_TOP0__BMODERXTX__WRITE(src) \
24474                     (((u_int32_t)(src)\
24475                     << 18) & 0x000c0000U)
24476 #define RADIO130NM_TOP0__BMODERXTX__MODIFY(dst, src) \
24477                     (dst) = ((dst) &\
24478                     ~0x000c0000U) | (((u_int32_t)(src) <<\
24479                     18) & 0x000c0000U)
24480 #define RADIO130NM_TOP0__BMODERXTX__VERIFY(src) \
24481                     (!((((u_int32_t)(src)\
24482                     << 18) & ~0x000c0000U)))
24483
24484 /* macros for field BMODE */
24485 #define RADIO130NM_TOP0__BMODE__SHIFT                                        20
24486 #define RADIO130NM_TOP0__BMODE__WIDTH                                         1
24487 #define RADIO130NM_TOP0__BMODE__MASK                                0x00100000U
24488 #define RADIO130NM_TOP0__BMODE__READ(src) \
24489                     (((u_int32_t)(src)\
24490                     & 0x00100000U) >> 20)
24491 #define RADIO130NM_TOP0__BMODE__WRITE(src) \
24492                     (((u_int32_t)(src)\
24493                     << 20) & 0x00100000U)
24494 #define RADIO130NM_TOP0__BMODE__MODIFY(dst, src) \
24495                     (dst) = ((dst) &\
24496                     ~0x00100000U) | (((u_int32_t)(src) <<\
24497                     20) & 0x00100000U)
24498 #define RADIO130NM_TOP0__BMODE__VERIFY(src) \
24499                     (!((((u_int32_t)(src)\
24500                     << 20) & ~0x00100000U)))
24501 #define RADIO130NM_TOP0__BMODE__SET(dst) \
24502                     (dst) = ((dst) &\
24503                     ~0x00100000U) | ((u_int32_t)(1) << 20)
24504 #define RADIO130NM_TOP0__BMODE__CLR(dst) \
24505                     (dst) = ((dst) &\
24506                     ~0x00100000U) | ((u_int32_t)(0) << 20)
24507
24508 /* macros for field CALTX */
24509 #define RADIO130NM_TOP0__CALTX__SHIFT                                        21
24510 #define RADIO130NM_TOP0__CALTX__WIDTH                                         2
24511 #define RADIO130NM_TOP0__CALTX__MASK                                0x00600000U
24512 #define RADIO130NM_TOP0__CALTX__READ(src) \
24513                     (((u_int32_t)(src)\
24514                     & 0x00600000U) >> 21)
24515 #define RADIO130NM_TOP0__CALTX__WRITE(src) \
24516                     (((u_int32_t)(src)\
24517                     << 21) & 0x00600000U)
24518 #define RADIO130NM_TOP0__CALTX__MODIFY(dst, src) \
24519                     (dst) = ((dst) &\
24520                     ~0x00600000U) | (((u_int32_t)(src) <<\
24521                     21) & 0x00600000U)
24522 #define RADIO130NM_TOP0__CALTX__VERIFY(src) \
24523                     (!((((u_int32_t)(src)\
24524                     << 21) & ~0x00600000U)))
24525
24526 /* macros for field CAL_RESIDUE */
24527 #define RADIO130NM_TOP0__CAL_RESIDUE__SHIFT                                  23
24528 #define RADIO130NM_TOP0__CAL_RESIDUE__WIDTH                                   2
24529 #define RADIO130NM_TOP0__CAL_RESIDUE__MASK                          0x01800000U
24530 #define RADIO130NM_TOP0__CAL_RESIDUE__READ(src) \
24531                     (((u_int32_t)(src)\
24532                     & 0x01800000U) >> 23)
24533 #define RADIO130NM_TOP0__CAL_RESIDUE__WRITE(src) \
24534                     (((u_int32_t)(src)\
24535                     << 23) & 0x01800000U)
24536 #define RADIO130NM_TOP0__CAL_RESIDUE__MODIFY(dst, src) \
24537                     (dst) = ((dst) &\
24538                     ~0x01800000U) | (((u_int32_t)(src) <<\
24539                     23) & 0x01800000U)
24540 #define RADIO130NM_TOP0__CAL_RESIDUE__VERIFY(src) \
24541                     (!((((u_int32_t)(src)\
24542                     << 23) & ~0x01800000U)))
24543
24544 /* macros for field CALDC */
24545 #define RADIO130NM_TOP0__CALDC__SHIFT                                        25
24546 #define RADIO130NM_TOP0__CALDC__WIDTH                                         2
24547 #define RADIO130NM_TOP0__CALDC__MASK                                0x06000000U
24548 #define RADIO130NM_TOP0__CALDC__READ(src) \
24549                     (((u_int32_t)(src)\
24550                     & 0x06000000U) >> 25)
24551 #define RADIO130NM_TOP0__CALDC__WRITE(src) \
24552                     (((u_int32_t)(src)\
24553                     << 25) & 0x06000000U)
24554 #define RADIO130NM_TOP0__CALDC__MODIFY(dst, src) \
24555                     (dst) = ((dst) &\
24556                     ~0x06000000U) | (((u_int32_t)(src) <<\
24557                     25) & 0x06000000U)
24558 #define RADIO130NM_TOP0__CALDC__VERIFY(src) \
24559                     (!((((u_int32_t)(src)\
24560                     << 25) & ~0x06000000U)))
24561
24562 /* macros for field CALFC */
24563 #define RADIO130NM_TOP0__CALFC__SHIFT                                        27
24564 #define RADIO130NM_TOP0__CALFC__WIDTH                                         2
24565 #define RADIO130NM_TOP0__CALFC__MASK                                0x18000000U
24566 #define RADIO130NM_TOP0__CALFC__READ(src) \
24567                     (((u_int32_t)(src)\
24568                     & 0x18000000U) >> 27)
24569 #define RADIO130NM_TOP0__CALFC__WRITE(src) \
24570                     (((u_int32_t)(src)\
24571                     << 27) & 0x18000000U)
24572 #define RADIO130NM_TOP0__CALFC__MODIFY(dst, src) \
24573                     (dst) = ((dst) &\
24574                     ~0x18000000U) | (((u_int32_t)(src) <<\
24575                     27) & 0x18000000U)
24576 #define RADIO130NM_TOP0__CALFC__VERIFY(src) \
24577                     (!((((u_int32_t)(src)\
24578                     << 27) & ~0x18000000U)))
24579
24580 /* macros for field LOCALMODE */
24581 #define RADIO130NM_TOP0__LOCALMODE__SHIFT                                    29
24582 #define RADIO130NM_TOP0__LOCALMODE__WIDTH                                     1
24583 #define RADIO130NM_TOP0__LOCALMODE__MASK                            0x20000000U
24584 #define RADIO130NM_TOP0__LOCALMODE__READ(src) \
24585                     (((u_int32_t)(src)\
24586                     & 0x20000000U) >> 29)
24587 #define RADIO130NM_TOP0__LOCALMODE__WRITE(src) \
24588                     (((u_int32_t)(src)\
24589                     << 29) & 0x20000000U)
24590 #define RADIO130NM_TOP0__LOCALMODE__MODIFY(dst, src) \
24591                     (dst) = ((dst) &\
24592                     ~0x20000000U) | (((u_int32_t)(src) <<\
24593                     29) & 0x20000000U)
24594 #define RADIO130NM_TOP0__LOCALMODE__VERIFY(src) \
24595                     (!((((u_int32_t)(src)\
24596                     << 29) & ~0x20000000U)))
24597 #define RADIO130NM_TOP0__LOCALMODE__SET(dst) \
24598                     (dst) = ((dst) &\
24599                     ~0x20000000U) | ((u_int32_t)(1) << 29)
24600 #define RADIO130NM_TOP0__LOCALMODE__CLR(dst) \
24601                     (dst) = ((dst) &\
24602                     ~0x20000000U) | ((u_int32_t)(0) << 29)
24603
24604 /* macros for field LOCALRXGAIN */
24605 #define RADIO130NM_TOP0__LOCALRXGAIN__SHIFT                                  30
24606 #define RADIO130NM_TOP0__LOCALRXGAIN__WIDTH                                   1
24607 #define RADIO130NM_TOP0__LOCALRXGAIN__MASK                          0x40000000U
24608 #define RADIO130NM_TOP0__LOCALRXGAIN__READ(src) \
24609                     (((u_int32_t)(src)\
24610                     & 0x40000000U) >> 30)
24611 #define RADIO130NM_TOP0__LOCALRXGAIN__WRITE(src) \
24612                     (((u_int32_t)(src)\
24613                     << 30) & 0x40000000U)
24614 #define RADIO130NM_TOP0__LOCALRXGAIN__MODIFY(dst, src) \
24615                     (dst) = ((dst) &\
24616                     ~0x40000000U) | (((u_int32_t)(src) <<\
24617                     30) & 0x40000000U)
24618 #define RADIO130NM_TOP0__LOCALRXGAIN__VERIFY(src) \
24619                     (!((((u_int32_t)(src)\
24620                     << 30) & ~0x40000000U)))
24621 #define RADIO130NM_TOP0__LOCALRXGAIN__SET(dst) \
24622                     (dst) = ((dst) &\
24623                     ~0x40000000U) | ((u_int32_t)(1) << 30)
24624 #define RADIO130NM_TOP0__LOCALRXGAIN__CLR(dst) \
24625                     (dst) = ((dst) &\
24626                     ~0x40000000U) | ((u_int32_t)(0) << 30)
24627
24628 /* macros for field LOCALTXGAIN */
24629 #define RADIO130NM_TOP0__LOCALTXGAIN__SHIFT                                  31
24630 #define RADIO130NM_TOP0__LOCALTXGAIN__WIDTH                                   1
24631 #define RADIO130NM_TOP0__LOCALTXGAIN__MASK                          0x80000000U
24632 #define RADIO130NM_TOP0__LOCALTXGAIN__READ(src) \
24633                     (((u_int32_t)(src)\
24634                     & 0x80000000U) >> 31)
24635 #define RADIO130NM_TOP0__LOCALTXGAIN__WRITE(src) \
24636                     (((u_int32_t)(src)\
24637                     << 31) & 0x80000000U)
24638 #define RADIO130NM_TOP0__LOCALTXGAIN__MODIFY(dst, src) \
24639                     (dst) = ((dst) &\
24640                     ~0x80000000U) | (((u_int32_t)(src) <<\
24641                     31) & 0x80000000U)
24642 #define RADIO130NM_TOP0__LOCALTXGAIN__VERIFY(src) \
24643                     (!((((u_int32_t)(src)\
24644                     << 31) & ~0x80000000U)))
24645 #define RADIO130NM_TOP0__LOCALTXGAIN__SET(dst) \
24646                     (dst) = ((dst) &\
24647                     ~0x80000000U) | ((u_int32_t)(1) << 31)
24648 #define RADIO130NM_TOP0__LOCALTXGAIN__CLR(dst) \
24649                     (dst) = ((dst) &\
24650                     ~0x80000000U) | ((u_int32_t)(0) << 31)
24651 #define RADIO130NM_TOP0__TYPE                                         u_int32_t
24652 #define RADIO130NM_TOP0__READ                                       0xffffffffU
24653 #define RADIO130NM_TOP0__WRITE                                      0xffffffffU
24654
24655 #endif /* __RADIO130NM_TOP0_MACRO__ */
24656
24657
24658 /* macros for merlin2_0_radio_reg_map.TOP0 */
24659 #define INST_MERLIN2_0_RADIO_REG_MAP__TOP0__NUM                               1
24660
24661 /* macros for BlueprintGlobalNameSpace::RADIO130NM_TOP1 */
24662 #ifndef __RADIO130NM_TOP1_MACRO__
24663 #define __RADIO130NM_TOP1_MACRO__
24664
24665 /* macros for field PLL_SVREG */
24666 #define RADIO130NM_TOP1__PLL_SVREG__SHIFT                                     0
24667 #define RADIO130NM_TOP1__PLL_SVREG__WIDTH                                     1
24668 #define RADIO130NM_TOP1__PLL_SVREG__MASK                            0x00000001U
24669 #define RADIO130NM_TOP1__PLL_SVREG__READ(src)    (u_int32_t)(src) & 0x00000001U
24670 #define RADIO130NM_TOP1__PLL_SVREG__WRITE(src) ((u_int32_t)(src) & 0x00000001U)
24671 #define RADIO130NM_TOP1__PLL_SVREG__MODIFY(dst, src) \
24672                     (dst) = ((dst) &\
24673                     ~0x00000001U) | ((u_int32_t)(src) &\
24674                     0x00000001U)
24675 #define RADIO130NM_TOP1__PLL_SVREG__VERIFY(src) \
24676                     (!(((u_int32_t)(src)\
24677                     & ~0x00000001U)))
24678 #define RADIO130NM_TOP1__PLL_SVREG__SET(dst) \
24679                     (dst) = ((dst) &\
24680                     ~0x00000001U) | (u_int32_t)(1)
24681 #define RADIO130NM_TOP1__PLL_SVREG__CLR(dst) \
24682                     (dst) = ((dst) &\
24683                     ~0x00000001U) | (u_int32_t)(0)
24684
24685 /* macros for field PLL_SCLAMP */
24686 #define RADIO130NM_TOP1__PLL_SCLAMP__SHIFT                                    1
24687 #define RADIO130NM_TOP1__PLL_SCLAMP__WIDTH                                    3
24688 #define RADIO130NM_TOP1__PLL_SCLAMP__MASK                           0x0000000eU
24689 #define RADIO130NM_TOP1__PLL_SCLAMP__READ(src) \
24690                     (((u_int32_t)(src)\
24691                     & 0x0000000eU) >> 1)
24692 #define RADIO130NM_TOP1__PLL_SCLAMP__WRITE(src) \
24693                     (((u_int32_t)(src)\
24694                     << 1) & 0x0000000eU)
24695 #define RADIO130NM_TOP1__PLL_SCLAMP__MODIFY(dst, src) \
24696                     (dst) = ((dst) &\
24697                     ~0x0000000eU) | (((u_int32_t)(src) <<\
24698                     1) & 0x0000000eU)
24699 #define RADIO130NM_TOP1__PLL_SCLAMP__VERIFY(src) \
24700                     (!((((u_int32_t)(src)\
24701                     << 1) & ~0x0000000eU)))
24702
24703 /* macros for field PLL_ICP */
24704 #define RADIO130NM_TOP1__PLL_ICP__SHIFT                                       4
24705 #define RADIO130NM_TOP1__PLL_ICP__WIDTH                                       3
24706 #define RADIO130NM_TOP1__PLL_ICP__MASK                              0x00000070U
24707 #define RADIO130NM_TOP1__PLL_ICP__READ(src) \
24708                     (((u_int32_t)(src)\
24709                     & 0x00000070U) >> 4)
24710 #define RADIO130NM_TOP1__PLL_ICP__WRITE(src) \
24711                     (((u_int32_t)(src)\
24712                     << 4) & 0x00000070U)
24713 #define RADIO130NM_TOP1__PLL_ICP__MODIFY(dst, src) \
24714                     (dst) = ((dst) &\
24715                     ~0x00000070U) | (((u_int32_t)(src) <<\
24716                     4) & 0x00000070U)
24717 #define RADIO130NM_TOP1__PLL_ICP__VERIFY(src) \
24718                     (!((((u_int32_t)(src)\
24719                     << 4) & ~0x00000070U)))
24720
24721 /* macros for field PLL_FILTER */
24722 #define RADIO130NM_TOP1__PLL_FILTER__SHIFT                                    7
24723 #define RADIO130NM_TOP1__PLL_FILTER__WIDTH                                    8
24724 #define RADIO130NM_TOP1__PLL_FILTER__MASK                           0x00007f80U
24725 #define RADIO130NM_TOP1__PLL_FILTER__READ(src) \
24726                     (((u_int32_t)(src)\
24727                     & 0x00007f80U) >> 7)
24728 #define RADIO130NM_TOP1__PLL_FILTER__WRITE(src) \
24729                     (((u_int32_t)(src)\
24730                     << 7) & 0x00007f80U)
24731 #define RADIO130NM_TOP1__PLL_FILTER__MODIFY(dst, src) \
24732                     (dst) = ((dst) &\
24733                     ~0x00007f80U) | (((u_int32_t)(src) <<\
24734                     7) & 0x00007f80U)
24735 #define RADIO130NM_TOP1__PLL_FILTER__VERIFY(src) \
24736                     (!((((u_int32_t)(src)\
24737                     << 7) & ~0x00007f80U)))
24738
24739 /* macros for field PLL_ATB */
24740 #define RADIO130NM_TOP1__PLL_ATB__SHIFT                                      15
24741 #define RADIO130NM_TOP1__PLL_ATB__WIDTH                                       2
24742 #define RADIO130NM_TOP1__PLL_ATB__MASK                              0x00018000U
24743 #define RADIO130NM_TOP1__PLL_ATB__READ(src) \
24744                     (((u_int32_t)(src)\
24745                     & 0x00018000U) >> 15)
24746 #define RADIO130NM_TOP1__PLL_ATB__WRITE(src) \
24747                     (((u_int32_t)(src)\
24748                     << 15) & 0x00018000U)
24749 #define RADIO130NM_TOP1__PLL_ATB__MODIFY(dst, src) \
24750                     (dst) = ((dst) &\
24751                     ~0x00018000U) | (((u_int32_t)(src) <<\
24752                     15) & 0x00018000U)
24753 #define RADIO130NM_TOP1__PLL_ATB__VERIFY(src) \
24754                     (!((((u_int32_t)(src)\
24755                     << 15) & ~0x00018000U)))
24756
24757 /* macros for field INV_CLK160_ADC */
24758 #define RADIO130NM_TOP1__INV_CLK160_ADC__SHIFT                               17
24759 #define RADIO130NM_TOP1__INV_CLK160_ADC__WIDTH                                1
24760 #define RADIO130NM_TOP1__INV_CLK160_ADC__MASK                       0x00020000U
24761 #define RADIO130NM_TOP1__INV_CLK160_ADC__READ(src) \
24762                     (((u_int32_t)(src)\
24763                     & 0x00020000U) >> 17)
24764 #define RADIO130NM_TOP1__INV_CLK160_ADC__WRITE(src) \
24765                     (((u_int32_t)(src)\
24766                     << 17) & 0x00020000U)
24767 #define RADIO130NM_TOP1__INV_CLK160_ADC__MODIFY(dst, src) \
24768                     (dst) = ((dst) &\
24769                     ~0x00020000U) | (((u_int32_t)(src) <<\
24770                     17) & 0x00020000U)
24771 #define RADIO130NM_TOP1__INV_CLK160_ADC__VERIFY(src) \
24772                     (!((((u_int32_t)(src)\
24773                     << 17) & ~0x00020000U)))
24774 #define RADIO130NM_TOP1__INV_CLK160_ADC__SET(dst) \
24775                     (dst) = ((dst) &\
24776                     ~0x00020000U) | ((u_int32_t)(1) << 17)
24777 #define RADIO130NM_TOP1__INV_CLK160_ADC__CLR(dst) \
24778                     (dst) = ((dst) &\
24779                     ~0x00020000U) | ((u_int32_t)(0) << 17)
24780
24781 /* macros for field DACLPMODE */
24782 #define RADIO130NM_TOP1__DACLPMODE__SHIFT                                    18
24783 #define RADIO130NM_TOP1__DACLPMODE__WIDTH                                     1
24784 #define RADIO130NM_TOP1__DACLPMODE__MASK                            0x00040000U
24785 #define RADIO130NM_TOP1__DACLPMODE__READ(src) \
24786                     (((u_int32_t)(src)\
24787                     & 0x00040000U) >> 18)
24788 #define RADIO130NM_TOP1__DACLPMODE__WRITE(src) \
24789                     (((u_int32_t)(src)\
24790                     << 18) & 0x00040000U)
24791 #define RADIO130NM_TOP1__DACLPMODE__MODIFY(dst, src) \
24792                     (dst) = ((dst) &\
24793                     ~0x00040000U) | (((u_int32_t)(src) <<\
24794                     18) & 0x00040000U)
24795 #define RADIO130NM_TOP1__DACLPMODE__VERIFY(src) \
24796                     (!((((u_int32_t)(src)\
24797                     << 18) & ~0x00040000U)))
24798 #define RADIO130NM_TOP1__DACLPMODE__SET(dst) \
24799                     (dst) = ((dst) &\
24800                     ~0x00040000U) | ((u_int32_t)(1) << 18)
24801 #define RADIO130NM_TOP1__DACLPMODE__CLR(dst) \
24802                     (dst) = ((dst) &\
24803                     ~0x00040000U) | ((u_int32_t)(0) << 18)
24804
24805 /* macros for field PWDDAC */
24806 #define RADIO130NM_TOP1__PWDDAC__SHIFT                                       19
24807 #define RADIO130NM_TOP1__PWDDAC__WIDTH                                        2
24808 #define RADIO130NM_TOP1__PWDDAC__MASK                               0x00180000U
24809 #define RADIO130NM_TOP1__PWDDAC__READ(src) \
24810                     (((u_int32_t)(src)\
24811                     & 0x00180000U) >> 19)
24812 #define RADIO130NM_TOP1__PWDDAC__WRITE(src) \
24813                     (((u_int32_t)(src)\
24814                     << 19) & 0x00180000U)
24815 #define RADIO130NM_TOP1__PWDDAC__MODIFY(dst, src) \
24816                     (dst) = ((dst) &\
24817                     ~0x00180000U) | (((u_int32_t)(src) <<\
24818                     19) & 0x00180000U)
24819 #define RADIO130NM_TOP1__PWDDAC__VERIFY(src) \
24820                     (!((((u_int32_t)(src)\
24821                     << 19) & ~0x00180000U)))
24822
24823 /* macros for field PWDADC */
24824 #define RADIO130NM_TOP1__PWDADC__SHIFT                                       21
24825 #define RADIO130NM_TOP1__PWDADC__WIDTH                                        2
24826 #define RADIO130NM_TOP1__PWDADC__MASK                               0x00600000U
24827 #define RADIO130NM_TOP1__PWDADC__READ(src) \
24828                     (((u_int32_t)(src)\
24829                     & 0x00600000U) >> 21)
24830 #define RADIO130NM_TOP1__PWDADC__WRITE(src) \
24831                     (((u_int32_t)(src)\
24832                     << 21) & 0x00600000U)
24833 #define RADIO130NM_TOP1__PWDADC__MODIFY(dst, src) \
24834                     (dst) = ((dst) &\
24835                     ~0x00600000U) | (((u_int32_t)(src) <<\
24836                     21) & 0x00600000U)
24837 #define RADIO130NM_TOP1__PWDADC__VERIFY(src) \
24838                     (!((((u_int32_t)(src)\
24839                     << 21) & ~0x00600000U)))
24840
24841 /* macros for field PWDPLL */
24842 #define RADIO130NM_TOP1__PWDPLL__SHIFT                                       23
24843 #define RADIO130NM_TOP1__PWDPLL__WIDTH                                        1
24844 #define RADIO130NM_TOP1__PWDPLL__MASK                               0x00800000U
24845 #define RADIO130NM_TOP1__PWDPLL__READ(src) \
24846                     (((u_int32_t)(src)\
24847                     & 0x00800000U) >> 23)
24848 #define RADIO130NM_TOP1__PWDPLL__WRITE(src) \
24849                     (((u_int32_t)(src)\
24850                     << 23) & 0x00800000U)
24851 #define RADIO130NM_TOP1__PWDPLL__MODIFY(dst, src) \
24852                     (dst) = ((dst) &\
24853                     ~0x00800000U) | (((u_int32_t)(src) <<\
24854                     23) & 0x00800000U)
24855 #define RADIO130NM_TOP1__PWDPLL__VERIFY(src) \
24856                     (!((((u_int32_t)(src)\
24857                     << 23) & ~0x00800000U)))
24858 #define RADIO130NM_TOP1__PWDPLL__SET(dst) \
24859                     (dst) = ((dst) &\
24860                     ~0x00800000U) | ((u_int32_t)(1) << 23)
24861 #define RADIO130NM_TOP1__PWDPLL__CLR(dst) \
24862                     (dst) = ((dst) &\
24863                     ~0x00800000U) | ((u_int32_t)(0) << 23)
24864
24865 /* macros for field LOCALADDAC */
24866 #define RADIO130NM_TOP1__LOCALADDAC__SHIFT                                   24
24867 #define RADIO130NM_TOP1__LOCALADDAC__WIDTH                                    1
24868 #define RADIO130NM_TOP1__LOCALADDAC__MASK                           0x01000000U
24869 #define RADIO130NM_TOP1__LOCALADDAC__READ(src) \
24870                     (((u_int32_t)(src)\
24871                     & 0x01000000U) >> 24)
24872 #define RADIO130NM_TOP1__LOCALADDAC__WRITE(src) \
24873                     (((u_int32_t)(src)\
24874                     << 24) & 0x01000000U)
24875 #define RADIO130NM_TOP1__LOCALADDAC__MODIFY(dst, src) \
24876                     (dst) = ((dst) &\
24877                     ~0x01000000U) | (((u_int32_t)(src) <<\
24878                     24) & 0x01000000U)
24879 #define RADIO130NM_TOP1__LOCALADDAC__VERIFY(src) \
24880                     (!((((u_int32_t)(src)\
24881                     << 24) & ~0x01000000U)))
24882 #define RADIO130NM_TOP1__LOCALADDAC__SET(dst) \
24883                     (dst) = ((dst) &\
24884                     ~0x01000000U) | ((u_int32_t)(1) << 24)
24885 #define RADIO130NM_TOP1__LOCALADDAC__CLR(dst) \
24886                     (dst) = ((dst) &\
24887                     ~0x01000000U) | ((u_int32_t)(0) << 24)
24888
24889 /* macros for field INT2GND */
24890 #define RADIO130NM_TOP1__INT2GND__SHIFT                                      25
24891 #define RADIO130NM_TOP1__INT2GND__WIDTH                                       1
24892 #define RADIO130NM_TOP1__INT2GND__MASK                              0x02000000U
24893 #define RADIO130NM_TOP1__INT2GND__READ(src) \
24894                     (((u_int32_t)(src)\
24895                     & 0x02000000U) >> 25)
24896 #define RADIO130NM_TOP1__INT2GND__WRITE(src) \
24897                     (((u_int32_t)(src)\
24898                     << 25) & 0x02000000U)
24899 #define RADIO130NM_TOP1__INT2GND__MODIFY(dst, src) \
24900                     (dst) = ((dst) &\
24901                     ~0x02000000U) | (((u_int32_t)(src) <<\
24902                     25) & 0x02000000U)
24903 #define RADIO130NM_TOP1__INT2GND__VERIFY(src) \
24904                     (!((((u_int32_t)(src)\
24905                     << 25) & ~0x02000000U)))
24906 #define RADIO130NM_TOP1__INT2GND__SET(dst) \
24907                     (dst) = ((dst) &\
24908                     ~0x02000000U) | ((u_int32_t)(1) << 25)
24909 #define RADIO130NM_TOP1__INT2GND__CLR(dst) \
24910                     (dst) = ((dst) &\
24911                     ~0x02000000U) | ((u_int32_t)(0) << 25)
24912
24913 /* macros for field PAD2GND */
24914 #define RADIO130NM_TOP1__PAD2GND__SHIFT                                      26
24915 #define RADIO130NM_TOP1__PAD2GND__WIDTH                                       1
24916 #define RADIO130NM_TOP1__PAD2GND__MASK                              0x04000000U
24917 #define RADIO130NM_TOP1__PAD2GND__READ(src) \
24918                     (((u_int32_t)(src)\
24919                     & 0x04000000U) >> 26)
24920 #define RADIO130NM_TOP1__PAD2GND__WRITE(src) \
24921                     (((u_int32_t)(src)\
24922                     << 26) & 0x04000000U)
24923 #define RADIO130NM_TOP1__PAD2GND__MODIFY(dst, src) \
24924                     (dst) = ((dst) &\
24925                     ~0x04000000U) | (((u_int32_t)(src) <<\
24926                     26) & 0x04000000U)
24927 #define RADIO130NM_TOP1__PAD2GND__VERIFY(src) \
24928                     (!((((u_int32_t)(src)\
24929                     << 26) & ~0x04000000U)))
24930 #define RADIO130NM_TOP1__PAD2GND__SET(dst) \
24931                     (dst) = ((dst) &\
24932                     ~0x04000000U) | ((u_int32_t)(1) << 26)
24933 #define RADIO130NM_TOP1__PAD2GND__CLR(dst) \
24934                     (dst) = ((dst) &\
24935                     ~0x04000000U) | ((u_int32_t)(0) << 26)
24936
24937 /* macros for field INTH2PAD */
24938 #define RADIO130NM_TOP1__INTH2PAD__SHIFT                                     27
24939 #define RADIO130NM_TOP1__INTH2PAD__WIDTH                                      1
24940 #define RADIO130NM_TOP1__INTH2PAD__MASK                             0x08000000U
24941 #define RADIO130NM_TOP1__INTH2PAD__READ(src) \
24942                     (((u_int32_t)(src)\
24943                     & 0x08000000U) >> 27)
24944 #define RADIO130NM_TOP1__INTH2PAD__WRITE(src) \
24945                     (((u_int32_t)(src)\
24946                     << 27) & 0x08000000U)
24947 #define RADIO130NM_TOP1__INTH2PAD__MODIFY(dst, src) \
24948                     (dst) = ((dst) &\
24949                     ~0x08000000U) | (((u_int32_t)(src) <<\
24950                     27) & 0x08000000U)
24951 #define RADIO130NM_TOP1__INTH2PAD__VERIFY(src) \
24952                     (!((((u_int32_t)(src)\
24953                     << 27) & ~0x08000000U)))
24954 #define RADIO130NM_TOP1__INTH2PAD__SET(dst) \
24955                     (dst) = ((dst) &\
24956                     ~0x08000000U) | ((u_int32_t)(1) << 27)
24957 #define RADIO130NM_TOP1__INTH2PAD__CLR(dst) \
24958                     (dst) = ((dst) &\
24959                     ~0x08000000U) | ((u_int32_t)(0) << 27)
24960
24961 /* macros for field INT2PAD */
24962 #define RADIO130NM_TOP1__INT2PAD__SHIFT                                      28
24963 #define RADIO130NM_TOP1__INT2PAD__WIDTH                                       1
24964 #define RADIO130NM_TOP1__INT2PAD__MASK                              0x10000000U
24965 #define RADIO130NM_TOP1__INT2PAD__READ(src) \
24966                     (((u_int32_t)(src)\
24967                     & 0x10000000U) >> 28)
24968 #define RADIO130NM_TOP1__INT2PAD__WRITE(src) \
24969                     (((u_int32_t)(src)\
24970                     << 28) & 0x10000000U)
24971 #define RADIO130NM_TOP1__INT2PAD__MODIFY(dst, src) \
24972                     (dst) = ((dst) &\
24973                     ~0x10000000U) | (((u_int32_t)(src) <<\
24974                     28) & 0x10000000U)
24975 #define RADIO130NM_TOP1__INT2PAD__VERIFY(src) \
24976                     (!((((u_int32_t)(src)\
24977                     << 28) & ~0x10000000U)))
24978 #define RADIO130NM_TOP1__INT2PAD__SET(dst) \
24979                     (dst) = ((dst) &\
24980                     ~0x10000000U) | ((u_int32_t)(1) << 28)
24981 #define RADIO130NM_TOP1__INT2PAD__CLR(dst) \
24982                     (dst) = ((dst) &\
24983                     ~0x10000000U) | ((u_int32_t)(0) << 28)
24984
24985 /* macros for field REVID */
24986 #define RADIO130NM_TOP1__REVID__SHIFT                                        29
24987 #define RADIO130NM_TOP1__REVID__WIDTH                                         3
24988 #define RADIO130NM_TOP1__REVID__MASK                                0xe0000000U
24989 #define RADIO130NM_TOP1__REVID__READ(src) \
24990                     (((u_int32_t)(src)\
24991                     & 0xe0000000U) >> 29)
24992 #define RADIO130NM_TOP1__TYPE                                         u_int32_t
24993 #define RADIO130NM_TOP1__READ                                       0xffffffffU
24994 #define RADIO130NM_TOP1__WRITE                                      0xffffffffU
24995
24996 #endif /* __RADIO130NM_TOP1_MACRO__ */
24997
24998
24999 /* macros for merlin2_0_radio_reg_map.TOP1 */
25000 #define INST_MERLIN2_0_RADIO_REG_MAP__TOP1__NUM                               1
25001
25002 /* macros for BlueprintGlobalNameSpace::RADIO130NM_TOP2 */
25003 #ifndef __RADIO130NM_TOP2_MACRO__
25004 #define __RADIO130NM_TOP2_MACRO__
25005
25006 /* macros for field BYPASSVREGLO */
25007 #define RADIO130NM_TOP2__BYPASSVREGLO__SHIFT                                  0
25008 #define RADIO130NM_TOP2__BYPASSVREGLO__WIDTH                                  1
25009 #define RADIO130NM_TOP2__BYPASSVREGLO__MASK                         0x00000001U
25010 #define RADIO130NM_TOP2__BYPASSVREGLO__READ(src) (u_int32_t)(src) & 0x00000001U
25011 #define RADIO130NM_TOP2__BYPASSVREGLO__WRITE(src) \
25012                     ((u_int32_t)(src)\
25013                     & 0x00000001U)
25014 #define RADIO130NM_TOP2__BYPASSVREGLO__MODIFY(dst, src) \
25015                     (dst) = ((dst) &\
25016                     ~0x00000001U) | ((u_int32_t)(src) &\
25017                     0x00000001U)
25018 #define RADIO130NM_TOP2__BYPASSVREGLO__VERIFY(src) \
25019                     (!(((u_int32_t)(src)\
25020                     & ~0x00000001U)))
25021 #define RADIO130NM_TOP2__BYPASSVREGLO__SET(dst) \
25022                     (dst) = ((dst) &\
25023                     ~0x00000001U) | (u_int32_t)(1)
25024 #define RADIO130NM_TOP2__BYPASSVREGLO__CLR(dst) \
25025                     (dst) = ((dst) &\
25026                     ~0x00000001U) | (u_int32_t)(0)
25027
25028 /* macros for field DATAOUTSEL */
25029 #define RADIO130NM_TOP2__DATAOUTSEL__SHIFT                                    1
25030 #define RADIO130NM_TOP2__DATAOUTSEL__WIDTH                                    2
25031 #define RADIO130NM_TOP2__DATAOUTSEL__MASK                           0x00000006U
25032 #define RADIO130NM_TOP2__DATAOUTSEL__READ(src) \
25033                     (((u_int32_t)(src)\
25034                     & 0x00000006U) >> 1)
25035 #define RADIO130NM_TOP2__DATAOUTSEL__WRITE(src) \
25036                     (((u_int32_t)(src)\
25037                     << 1) & 0x00000006U)
25038 #define RADIO130NM_TOP2__DATAOUTSEL__MODIFY(dst, src) \
25039                     (dst) = ((dst) &\
25040                     ~0x00000006U) | (((u_int32_t)(src) <<\
25041                     1) & 0x00000006U)
25042 #define RADIO130NM_TOP2__DATAOUTSEL__VERIFY(src) \
25043                     (!((((u_int32_t)(src)\
25044                     << 1) & ~0x00000006U)))
25045
25046 /* macros for field TXPC_CLKDELAY */
25047 #define RADIO130NM_TOP2__TXPC_CLKDELAY__SHIFT                                 3
25048 #define RADIO130NM_TOP2__TXPC_CLKDELAY__WIDTH                                 1
25049 #define RADIO130NM_TOP2__TXPC_CLKDELAY__MASK                        0x00000008U
25050 #define RADIO130NM_TOP2__TXPC_CLKDELAY__READ(src) \
25051                     (((u_int32_t)(src)\
25052                     & 0x00000008U) >> 3)
25053 #define RADIO130NM_TOP2__TXPC_CLKDELAY__WRITE(src) \
25054                     (((u_int32_t)(src)\
25055                     << 3) & 0x00000008U)
25056 #define RADIO130NM_TOP2__TXPC_CLKDELAY__MODIFY(dst, src) \
25057                     (dst) = ((dst) &\
25058                     ~0x00000008U) | (((u_int32_t)(src) <<\
25059                     3) & 0x00000008U)
25060 #define RADIO130NM_TOP2__TXPC_CLKDELAY__VERIFY(src) \
25061                     (!((((u_int32_t)(src)\
25062                     << 3) & ~0x00000008U)))
25063 #define RADIO130NM_TOP2__TXPC_CLKDELAY__SET(dst) \
25064                     (dst) = ((dst) &\
25065                     ~0x00000008U) | ((u_int32_t)(1) << 3)
25066 #define RADIO130NM_TOP2__TXPC_CLKDELAY__CLR(dst) \
25067                     (dst) = ((dst) &\
25068                     ~0x00000008U) | ((u_int32_t)(0) << 3)
25069
25070 /* macros for field TXPC_XPDBS */
25071 #define RADIO130NM_TOP2__TXPC_XPDBS__SHIFT                                    4
25072 #define RADIO130NM_TOP2__TXPC_XPDBS__WIDTH                                    3
25073 #define RADIO130NM_TOP2__TXPC_XPDBS__MASK                           0x00000070U
25074 #define RADIO130NM_TOP2__TXPC_XPDBS__READ(src) \
25075                     (((u_int32_t)(src)\
25076                     & 0x00000070U) >> 4)
25077 #define RADIO130NM_TOP2__TXPC_XPDBS__WRITE(src) \
25078                     (((u_int32_t)(src)\
25079                     << 4) & 0x00000070U)
25080 #define RADIO130NM_TOP2__TXPC_XPDBS__MODIFY(dst, src) \
25081                     (dst) = ((dst) &\
25082                     ~0x00000070U) | (((u_int32_t)(src) <<\
25083                     4) & 0x00000070U)
25084 #define RADIO130NM_TOP2__TXPC_XPDBS__VERIFY(src) \
25085                     (!((((u_int32_t)(src)\
25086                     << 4) & ~0x00000070U)))
25087
25088 /* macros for field TXPC_TESTPWD */
25089 #define RADIO130NM_TOP2__TXPC_TESTPWD__SHIFT                                  7
25090 #define RADIO130NM_TOP2__TXPC_TESTPWD__WIDTH                                  1
25091 #define RADIO130NM_TOP2__TXPC_TESTPWD__MASK                         0x00000080U
25092 #define RADIO130NM_TOP2__TXPC_TESTPWD__READ(src) \
25093                     (((u_int32_t)(src)\
25094                     & 0x00000080U) >> 7)
25095 #define RADIO130NM_TOP2__TXPC_TESTPWD__WRITE(src) \
25096                     (((u_int32_t)(src)\
25097                     << 7) & 0x00000080U)
25098 #define RADIO130NM_TOP2__TXPC_TESTPWD__MODIFY(dst, src) \
25099                     (dst) = ((dst) &\
25100                     ~0x00000080U) | (((u_int32_t)(src) <<\
25101                     7) & 0x00000080U)
25102 #define RADIO130NM_TOP2__TXPC_TESTPWD__VERIFY(src) \
25103                     (!((((u_int32_t)(src)\
25104                     << 7) & ~0x00000080U)))
25105 #define RADIO130NM_TOP2__TXPC_TESTPWD__SET(dst) \
25106                     (dst) = ((dst) &\
25107                     ~0x00000080U) | ((u_int32_t)(1) << 7)
25108 #define RADIO130NM_TOP2__TXPC_TESTPWD__CLR(dst) \
25109                     (dst) = ((dst) &\
25110                     ~0x00000080U) | ((u_int32_t)(0) << 7)
25111
25112 /* macros for field TXPC_TESTGAIN */
25113 #define RADIO130NM_TOP2__TXPC_TESTGAIN__SHIFT                                 8
25114 #define RADIO130NM_TOP2__TXPC_TESTGAIN__WIDTH                                 2
25115 #define RADIO130NM_TOP2__TXPC_TESTGAIN__MASK                        0x00000300U
25116 #define RADIO130NM_TOP2__TXPC_TESTGAIN__READ(src) \
25117                     (((u_int32_t)(src)\
25118                     & 0x00000300U) >> 8)
25119 #define RADIO130NM_TOP2__TXPC_TESTGAIN__WRITE(src) \
25120                     (((u_int32_t)(src)\
25121                     << 8) & 0x00000300U)
25122 #define RADIO130NM_TOP2__TXPC_TESTGAIN__MODIFY(dst, src) \
25123                     (dst) = ((dst) &\
25124                     ~0x00000300U) | (((u_int32_t)(src) <<\
25125                     8) & 0x00000300U)
25126 #define RADIO130NM_TOP2__TXPC_TESTGAIN__VERIFY(src) \
25127                     (!((((u_int32_t)(src)\
25128                     << 8) & ~0x00000300U)))
25129
25130 /* macros for field TXPC_TESTDAC */
25131 #define RADIO130NM_TOP2__TXPC_TESTDAC__SHIFT                                 10
25132 #define RADIO130NM_TOP2__TXPC_TESTDAC__WIDTH                                  6
25133 #define RADIO130NM_TOP2__TXPC_TESTDAC__MASK                         0x0000fc00U
25134 #define RADIO130NM_TOP2__TXPC_TESTDAC__READ(src) \
25135                     (((u_int32_t)(src)\
25136                     & 0x0000fc00U) >> 10)
25137 #define RADIO130NM_TOP2__TXPC_TESTDAC__WRITE(src) \
25138                     (((u_int32_t)(src)\
25139                     << 10) & 0x0000fc00U)
25140 #define RADIO130NM_TOP2__TXPC_TESTDAC__MODIFY(dst, src) \
25141                     (dst) = ((dst) &\
25142                     ~0x0000fc00U) | (((u_int32_t)(src) <<\
25143                     10) & 0x0000fc00U)
25144 #define RADIO130NM_TOP2__TXPC_TESTDAC__VERIFY(src) \
25145                     (!((((u_int32_t)(src)\
25146                     << 10) & ~0x0000fc00U)))
25147
25148 /* macros for field TXPC_TEST */
25149 #define RADIO130NM_TOP2__TXPC_TEST__SHIFT                                    16
25150 #define RADIO130NM_TOP2__TXPC_TEST__WIDTH                                     1
25151 #define RADIO130NM_TOP2__TXPC_TEST__MASK                            0x00010000U
25152 #define RADIO130NM_TOP2__TXPC_TEST__READ(src) \
25153                     (((u_int32_t)(src)\
25154                     & 0x00010000U) >> 16)
25155 #define RADIO130NM_TOP2__TXPC_TEST__WRITE(src) \
25156                     (((u_int32_t)(src)\
25157                     << 16) & 0x00010000U)
25158 #define RADIO130NM_TOP2__TXPC_TEST__MODIFY(dst, src) \
25159                     (dst) = ((dst) &\
25160                     ~0x00010000U) | (((u_int32_t)(src) <<\
25161                     16) & 0x00010000U)
25162 #define RADIO130NM_TOP2__TXPC_TEST__VERIFY(src) \
25163                     (!((((u_int32_t)(src)\
25164                     << 16) & ~0x00010000U)))
25165 #define RADIO130NM_TOP2__TXPC_TEST__SET(dst) \
25166                     (dst) = ((dst) &\
25167                     ~0x00010000U) | ((u_int32_t)(1) << 16)
25168 #define RADIO130NM_TOP2__TXPC_TEST__CLR(dst) \
25169                     (dst) = ((dst) &\
25170                     ~0x00010000U) | ((u_int32_t)(0) << 16)
25171
25172 /* macros for field TXPC_NEGOUT */
25173 #define RADIO130NM_TOP2__TXPC_NEGOUT__SHIFT                                  17
25174 #define RADIO130NM_TOP2__TXPC_NEGOUT__WIDTH                                   1
25175 #define RADIO130NM_TOP2__TXPC_NEGOUT__MASK                          0x00020000U
25176 #define RADIO130NM_TOP2__TXPC_NEGOUT__READ(src) \
25177                     (((u_int32_t)(src)\
25178                     & 0x00020000U) >> 17)
25179 #define RADIO130NM_TOP2__TXPC_NEGOUT__WRITE(src) \
25180                     (((u_int32_t)(src)\
25181                     << 17) & 0x00020000U)
25182 #define RADIO130NM_TOP2__TXPC_NEGOUT__MODIFY(dst, src) \
25183                     (dst) = ((dst) &\
25184                     ~0x00020000U) | (((u_int32_t)(src) <<\
25185                     17) & 0x00020000U)
25186 #define RADIO130NM_TOP2__TXPC_NEGOUT__VERIFY(src) \
25187                     (!((((u_int32_t)(src)\
25188                     << 17) & ~0x00020000U)))
25189 #define RADIO130NM_TOP2__TXPC_NEGOUT__SET(dst) \
25190                     (dst) = ((dst) &\
25191                     ~0x00020000U) | ((u_int32_t)(1) << 17)
25192 #define RADIO130NM_TOP2__TXPC_NEGOUT__CLR(dst) \
25193                     (dst) = ((dst) &\
25194                     ~0x00020000U) | ((u_int32_t)(0) << 17)
25195
25196 /* macros for field XTALDIV */
25197 #define RADIO130NM_TOP2__XTALDIV__SHIFT                                      18
25198 #define RADIO130NM_TOP2__XTALDIV__WIDTH                                       2
25199 #define RADIO130NM_TOP2__XTALDIV__MASK                              0x000c0000U
25200 #define RADIO130NM_TOP2__XTALDIV__READ(src) \
25201                     (((u_int32_t)(src)\
25202                     & 0x000c0000U) >> 18)
25203 #define RADIO130NM_TOP2__XTALDIV__WRITE(src) \
25204                     (((u_int32_t)(src)\
25205                     << 18) & 0x000c0000U)
25206 #define RADIO130NM_TOP2__XTALDIV__MODIFY(dst, src) \
25207                     (dst) = ((dst) &\
25208                     ~0x000c0000U) | (((u_int32_t)(src) <<\
25209                     18) & 0x000c0000U)
25210 #define RADIO130NM_TOP2__XTALDIV__VERIFY(src) \
25211                     (!((((u_int32_t)(src)\
25212                     << 18) & ~0x000c0000U)))
25213
25214 /* macros for field LOCALBIAS2X */
25215 #define RADIO130NM_TOP2__LOCALBIAS2X__SHIFT                                  20
25216 #define RADIO130NM_TOP2__LOCALBIAS2X__WIDTH                                   1
25217 #define RADIO130NM_TOP2__LOCALBIAS2X__MASK                          0x00100000U
25218 #define RADIO130NM_TOP2__LOCALBIAS2X__READ(src) \
25219                     (((u_int32_t)(src)\
25220                     & 0x00100000U) >> 20)
25221 #define RADIO130NM_TOP2__LOCALBIAS2X__WRITE(src) \
25222                     (((u_int32_t)(src)\
25223                     << 20) & 0x00100000U)
25224 #define RADIO130NM_TOP2__LOCALBIAS2X__MODIFY(dst, src) \
25225                     (dst) = ((dst) &\
25226                     ~0x00100000U) | (((u_int32_t)(src) <<\
25227                     20) & 0x00100000U)
25228 #define RADIO130NM_TOP2__LOCALBIAS2X__VERIFY(src) \
25229                     (!((((u_int32_t)(src)\
25230                     << 20) & ~0x00100000U)))
25231 #define RADIO130NM_TOP2__LOCALBIAS2X__SET(dst) \
25232                     (dst) = ((dst) &\
25233                     ~0x00100000U) | ((u_int32_t)(1) << 20)
25234 #define RADIO130NM_TOP2__LOCALBIAS2X__CLR(dst) \
25235                     (dst) = ((dst) &\
25236                     ~0x00100000U) | ((u_int32_t)(0) << 20)
25237
25238 /* macros for field LOCALBIAS */
25239 #define RADIO130NM_TOP2__LOCALBIAS__SHIFT                                    21
25240 #define RADIO130NM_TOP2__LOCALBIAS__WIDTH                                     1
25241 #define RADIO130NM_TOP2__LOCALBIAS__MASK                            0x00200000U
25242 #define RADIO130NM_TOP2__LOCALBIAS__READ(src) \
25243                     (((u_int32_t)(src)\
25244                     & 0x00200000U) >> 21)
25245 #define RADIO130NM_TOP2__LOCALBIAS__WRITE(src) \
25246                     (((u_int32_t)(src)\
25247                     << 21) & 0x00200000U)
25248 #define RADIO130NM_TOP2__LOCALBIAS__MODIFY(dst, src) \
25249                     (dst) = ((dst) &\
25250                     ~0x00200000U) | (((u_int32_t)(src) <<\
25251                     21) & 0x00200000U)
25252 #define RADIO130NM_TOP2__LOCALBIAS__VERIFY(src) \
25253                     (!((((u_int32_t)(src)\
25254                     << 21) & ~0x00200000U)))
25255 #define RADIO130NM_TOP2__LOCALBIAS__SET(dst) \
25256                     (dst) = ((dst) &\
25257                     ~0x00200000U) | ((u_int32_t)(1) << 21)
25258 #define RADIO130NM_TOP2__LOCALBIAS__CLR(dst) \
25259                     (dst) = ((dst) &\
25260                     ~0x00200000U) | ((u_int32_t)(0) << 21)
25261
25262 /* macros for field PWDCLKIND */
25263 #define RADIO130NM_TOP2__PWDCLKIND__SHIFT                                    22
25264 #define RADIO130NM_TOP2__PWDCLKIND__WIDTH                                     1
25265 #define RADIO130NM_TOP2__PWDCLKIND__MASK                            0x00400000U
25266 #define RADIO130NM_TOP2__PWDCLKIND__READ(src) \
25267                     (((u_int32_t)(src)\
25268                     & 0x00400000U) >> 22)
25269 #define RADIO130NM_TOP2__PWDCLKIND__WRITE(src) \
25270                     (((u_int32_t)(src)\
25271                     << 22) & 0x00400000U)
25272 #define RADIO130NM_TOP2__PWDCLKIND__MODIFY(dst, src) \
25273                     (dst) = ((dst) &\
25274                     ~0x00400000U) | (((u_int32_t)(src) <<\
25275                     22) & 0x00400000U)
25276 #define RADIO130NM_TOP2__PWDCLKIND__VERIFY(src) \
25277                     (!((((u_int32_t)(src)\
25278                     << 22) & ~0x00400000U)))
25279 #define RADIO130NM_TOP2__PWDCLKIND__SET(dst) \
25280                     (dst) = ((dst) &\
25281                     ~0x00400000U) | ((u_int32_t)(1) << 22)
25282 #define RADIO130NM_TOP2__PWDCLKIND__CLR(dst) \
25283                     (dst) = ((dst) &\
25284                     ~0x00400000U) | ((u_int32_t)(0) << 22)
25285
25286 /* macros for field PWDXINPAD */
25287 #define RADIO130NM_TOP2__PWDXINPAD__SHIFT                                    23
25288 #define RADIO130NM_TOP2__PWDXINPAD__WIDTH                                     1
25289 #define RADIO130NM_TOP2__PWDXINPAD__MASK                            0x00800000U
25290 #define RADIO130NM_TOP2__PWDXINPAD__READ(src) \
25291                     (((u_int32_t)(src)\
25292                     & 0x00800000U) >> 23)
25293 #define RADIO130NM_TOP2__PWDXINPAD__WRITE(src) \
25294                     (((u_int32_t)(src)\
25295                     << 23) & 0x00800000U)
25296 #define RADIO130NM_TOP2__PWDXINPAD__MODIFY(dst, src) \
25297                     (dst) = ((dst) &\
25298                     ~0x00800000U) | (((u_int32_t)(src) <<\
25299                     23) & 0x00800000U)
25300 #define RADIO130NM_TOP2__PWDXINPAD__VERIFY(src) \
25301                     (!((((u_int32_t)(src)\
25302                     << 23) & ~0x00800000U)))
25303 #define RADIO130NM_TOP2__PWDXINPAD__SET(dst) \
25304                     (dst) = ((dst) &\
25305                     ~0x00800000U) | ((u_int32_t)(1) << 23)
25306 #define RADIO130NM_TOP2__PWDXINPAD__CLR(dst) \
25307                     (dst) = ((dst) &\
25308                     ~0x00800000U) | ((u_int32_t)(0) << 23)
25309
25310 /* macros for field NOTCXODET */
25311 #define RADIO130NM_TOP2__NOTCXODET__SHIFT                                    24
25312 #define RADIO130NM_TOP2__NOTCXODET__WIDTH                                     1
25313 #define RADIO130NM_TOP2__NOTCXODET__MASK                            0x01000000U
25314 #define RADIO130NM_TOP2__NOTCXODET__READ(src) \
25315                     (((u_int32_t)(src)\
25316                     & 0x01000000U) >> 24)
25317 #define RADIO130NM_TOP2__NOTCXODET__WRITE(src) \
25318                     (((u_int32_t)(src)\
25319                     << 24) & 0x01000000U)
25320 #define RADIO130NM_TOP2__NOTCXODET__MODIFY(dst, src) \
25321                     (dst) = ((dst) &\
25322                     ~0x01000000U) | (((u_int32_t)(src) <<\
25323                     24) & 0x01000000U)
25324 #define RADIO130NM_TOP2__NOTCXODET__VERIFY(src) \
25325                     (!((((u_int32_t)(src)\
25326                     << 24) & ~0x01000000U)))
25327 #define RADIO130NM_TOP2__NOTCXODET__SET(dst) \
25328                     (dst) = ((dst) &\
25329                     ~0x01000000U) | ((u_int32_t)(1) << 24)
25330 #define RADIO130NM_TOP2__NOTCXODET__CLR(dst) \
25331                     (dst) = ((dst) &\
25332                     ~0x01000000U) | ((u_int32_t)(0) << 24)
25333
25334 /* macros for field XLNABUFIN */
25335 #define RADIO130NM_TOP2__XLNABUFIN__SHIFT                                    25
25336 #define RADIO130NM_TOP2__XLNABUFIN__WIDTH                                     1
25337 #define RADIO130NM_TOP2__XLNABUFIN__MASK                            0x02000000U
25338 #define RADIO130NM_TOP2__XLNABUFIN__READ(src) \
25339                     (((u_int32_t)(src)\
25340                     & 0x02000000U) >> 25)
25341 #define RADIO130NM_TOP2__XLNABUFIN__WRITE(src) \
25342                     (((u_int32_t)(src)\
25343                     << 25) & 0x02000000U)
25344 #define RADIO130NM_TOP2__XLNABUFIN__MODIFY(dst, src) \
25345                     (dst) = ((dst) &\
25346                     ~0x02000000U) | (((u_int32_t)(src) <<\
25347                     25) & 0x02000000U)
25348 #define RADIO130NM_TOP2__XLNABUFIN__VERIFY(src) \
25349                     (!((((u_int32_t)(src)\
25350                     << 25) & ~0x02000000U)))
25351 #define RADIO130NM_TOP2__XLNABUFIN__SET(dst) \
25352                     (dst) = ((dst) &\
25353                     ~0x02000000U) | ((u_int32_t)(1) << 25)
25354 #define RADIO130NM_TOP2__XLNABUFIN__CLR(dst) \
25355                     (dst) = ((dst) &\
25356                     ~0x02000000U) | ((u_int32_t)(0) << 25)
25357
25358 /* macros for field XLNAISEL */
25359 #define RADIO130NM_TOP2__XLNAISEL__SHIFT                                     26
25360 #define RADIO130NM_TOP2__XLNAISEL__WIDTH                                      2
25361 #define RADIO130NM_TOP2__XLNAISEL__MASK                             0x0c000000U
25362 #define RADIO130NM_TOP2__XLNAISEL__READ(src) \
25363                     (((u_int32_t)(src)\
25364                     & 0x0c000000U) >> 26)
25365 #define RADIO130NM_TOP2__XLNAISEL__WRITE(src) \
25366                     (((u_int32_t)(src)\
25367                     << 26) & 0x0c000000U)
25368 #define RADIO130NM_TOP2__XLNAISEL__MODIFY(dst, src) \
25369                     (dst) = ((dst) &\
25370                     ~0x0c000000U) | (((u_int32_t)(src) <<\
25371                     26) & 0x0c000000U)
25372 #define RADIO130NM_TOP2__XLNAISEL__VERIFY(src) \
25373                     (!((((u_int32_t)(src)\
25374                     << 26) & ~0x0c000000U)))
25375
25376 /* macros for field XLNABUFMODE */
25377 #define RADIO130NM_TOP2__XLNABUFMODE__SHIFT                                  28
25378 #define RADIO130NM_TOP2__XLNABUFMODE__WIDTH                                   1
25379 #define RADIO130NM_TOP2__XLNABUFMODE__MASK                          0x10000000U
25380 #define RADIO130NM_TOP2__XLNABUFMODE__READ(src) \
25381                     (((u_int32_t)(src)\
25382                     & 0x10000000U) >> 28)
25383 #define RADIO130NM_TOP2__XLNABUFMODE__WRITE(src) \
25384                     (((u_int32_t)(src)\
25385                     << 28) & 0x10000000U)
25386 #define RADIO130NM_TOP2__XLNABUFMODE__MODIFY(dst, src) \
25387                     (dst) = ((dst) &\
25388                     ~0x10000000U) | (((u_int32_t)(src) <<\
25389                     28) & 0x10000000U)
25390 #define RADIO130NM_TOP2__XLNABUFMODE__VERIFY(src) \
25391                     (!((((u_int32_t)(src)\
25392                     << 28) & ~0x10000000U)))
25393 #define RADIO130NM_TOP2__XLNABUFMODE__SET(dst) \
25394                     (dst) = ((dst) &\
25395                     ~0x10000000U) | ((u_int32_t)(1) << 28)
25396 #define RADIO130NM_TOP2__XLNABUFMODE__CLR(dst) \
25397                     (dst) = ((dst) &\
25398                     ~0x10000000U) | ((u_int32_t)(0) << 28)
25399
25400 /* macros for field FORCE_XLDO_ON */
25401 #define RADIO130NM_TOP2__FORCE_XLDO_ON__SHIFT                                29
25402 #define RADIO130NM_TOP2__FORCE_XLDO_ON__WIDTH                                 1
25403 #define RADIO130NM_TOP2__FORCE_XLDO_ON__MASK                        0x20000000U
25404 #define RADIO130NM_TOP2__FORCE_XLDO_ON__READ(src) \
25405                     (((u_int32_t)(src)\
25406                     & 0x20000000U) >> 29)
25407 #define RADIO130NM_TOP2__FORCE_XLDO_ON__WRITE(src) \
25408                     (((u_int32_t)(src)\
25409                     << 29) & 0x20000000U)
25410 #define RADIO130NM_TOP2__FORCE_XLDO_ON__MODIFY(dst, src) \
25411                     (dst) = ((dst) &\
25412                     ~0x20000000U) | (((u_int32_t)(src) <<\
25413                     29) & 0x20000000U)
25414 #define RADIO130NM_TOP2__FORCE_XLDO_ON__VERIFY(src) \
25415                     (!((((u_int32_t)(src)\
25416                     << 29) & ~0x20000000U)))
25417 #define RADIO130NM_TOP2__FORCE_XLDO_ON__SET(dst) \
25418                     (dst) = ((dst) &\
25419                     ~0x20000000U) | ((u_int32_t)(1) << 29)
25420 #define RADIO130NM_TOP2__FORCE_XLDO_ON__CLR(dst) \
25421                     (dst) = ((dst) &\
25422                     ~0x20000000U) | ((u_int32_t)(0) << 29)
25423
25424 /* macros for field XPABIAS_LVL */
25425 #define RADIO130NM_TOP2__XPABIAS_LVL__SHIFT                                  30
25426 #define RADIO130NM_TOP2__XPABIAS_LVL__WIDTH                                   2
25427 #define RADIO130NM_TOP2__XPABIAS_LVL__MASK                          0xc0000000U
25428 #define RADIO130NM_TOP2__XPABIAS_LVL__READ(src) \
25429                     (((u_int32_t)(src)\
25430                     & 0xc0000000U) >> 30)
25431 #define RADIO130NM_TOP2__XPABIAS_LVL__WRITE(src) \
25432                     (((u_int32_t)(src)\
25433                     << 30) & 0xc0000000U)
25434 #define RADIO130NM_TOP2__XPABIAS_LVL__MODIFY(dst, src) \
25435                     (dst) = ((dst) &\
25436                     ~0xc0000000U) | (((u_int32_t)(src) <<\
25437                     30) & 0xc0000000U)
25438 #define RADIO130NM_TOP2__XPABIAS_LVL__VERIFY(src) \
25439                     (!((((u_int32_t)(src)\
25440                     << 30) & ~0xc0000000U)))
25441 #define RADIO130NM_TOP2__TYPE                                         u_int32_t
25442 #define RADIO130NM_TOP2__READ                                       0xffffffffU
25443 #define RADIO130NM_TOP2__WRITE                                      0xffffffffU
25444
25445 #endif /* __RADIO130NM_TOP2_MACRO__ */
25446
25447
25448 /* macros for merlin2_0_radio_reg_map.TOP2 */
25449 #define INST_MERLIN2_0_RADIO_REG_MAP__TOP2__NUM                               1
25450
25451 /* macros for BlueprintGlobalNameSpace::RADIO130NM_TOP3 */
25452 #ifndef __RADIO130NM_TOP3_MACRO__
25453 #define __RADIO130NM_TOP3_MACRO__
25454
25455 /* macros for field VREGLO_ATBSEL */
25456 #define RADIO130NM_TOP3__VREGLO_ATBSEL__SHIFT                                 0
25457 #define RADIO130NM_TOP3__VREGLO_ATBSEL__WIDTH                                 3
25458 #define RADIO130NM_TOP3__VREGLO_ATBSEL__MASK                        0x00000007U
25459 #define RADIO130NM_TOP3__VREGLO_ATBSEL__READ(src) \
25460                     (u_int32_t)(src)\
25461                     & 0x00000007U
25462 #define RADIO130NM_TOP3__VREGLO_ATBSEL__WRITE(src) \
25463                     ((u_int32_t)(src)\
25464                     & 0x00000007U)
25465 #define RADIO130NM_TOP3__VREGLO_ATBSEL__MODIFY(dst, src) \
25466                     (dst) = ((dst) &\
25467                     ~0x00000007U) | ((u_int32_t)(src) &\
25468                     0x00000007U)
25469 #define RADIO130NM_TOP3__VREGLO_ATBSEL__VERIFY(src) \
25470                     (!(((u_int32_t)(src)\
25471                     & ~0x00000007U)))
25472
25473 /* macros for field PLLFBDIVB */
25474 #define RADIO130NM_TOP3__PLLFBDIVB__SHIFT                                     3
25475 #define RADIO130NM_TOP3__PLLFBDIVB__WIDTH                                    10
25476 #define RADIO130NM_TOP3__PLLFBDIVB__MASK                            0x00001ff8U
25477 #define RADIO130NM_TOP3__PLLFBDIVB__READ(src) \
25478                     (((u_int32_t)(src)\
25479                     & 0x00001ff8U) >> 3)
25480 #define RADIO130NM_TOP3__PLLFBDIVB__WRITE(src) \
25481                     (((u_int32_t)(src)\
25482                     << 3) & 0x00001ff8U)
25483 #define RADIO130NM_TOP3__PLLFBDIVB__MODIFY(dst, src) \
25484                     (dst) = ((dst) &\
25485                     ~0x00001ff8U) | (((u_int32_t)(src) <<\
25486                     3) & 0x00001ff8U)
25487 #define RADIO130NM_TOP3__PLLFBDIVB__VERIFY(src) \
25488                     (!((((u_int32_t)(src)\
25489                     << 3) & ~0x00001ff8U)))
25490
25491 /* macros for field PLLFBDIVA */
25492 #define RADIO130NM_TOP3__PLLFBDIVA__SHIFT                                    13
25493 #define RADIO130NM_TOP3__PLLFBDIVA__WIDTH                                    10
25494 #define RADIO130NM_TOP3__PLLFBDIVA__MASK                            0x007fe000U
25495 #define RADIO130NM_TOP3__PLLFBDIVA__READ(src) \
25496                     (((u_int32_t)(src)\
25497                     & 0x007fe000U) >> 13)
25498 #define RADIO130NM_TOP3__PLLFBDIVA__WRITE(src) \
25499                     (((u_int32_t)(src)\
25500                     << 13) & 0x007fe000U)
25501 #define RADIO130NM_TOP3__PLLFBDIVA__MODIFY(dst, src) \
25502                     (dst) = ((dst) &\
25503                     ~0x007fe000U) | (((u_int32_t)(src) <<\
25504                     13) & 0x007fe000U)
25505 #define RADIO130NM_TOP3__PLLFBDIVA__VERIFY(src) \
25506                     (!((((u_int32_t)(src)\
25507                     << 13) & ~0x007fe000U)))
25508
25509 /* macros for field PLLREFDIVB */
25510 #define RADIO130NM_TOP3__PLLREFDIVB__SHIFT                                   23
25511 #define RADIO130NM_TOP3__PLLREFDIVB__WIDTH                                    4
25512 #define RADIO130NM_TOP3__PLLREFDIVB__MASK                           0x07800000U
25513 #define RADIO130NM_TOP3__PLLREFDIVB__READ(src) \
25514                     (((u_int32_t)(src)\
25515                     & 0x07800000U) >> 23)
25516 #define RADIO130NM_TOP3__PLLREFDIVB__WRITE(src) \
25517                     (((u_int32_t)(src)\
25518                     << 23) & 0x07800000U)
25519 #define RADIO130NM_TOP3__PLLREFDIVB__MODIFY(dst, src) \
25520                     (dst) = ((dst) &\
25521                     ~0x07800000U) | (((u_int32_t)(src) <<\
25522                     23) & 0x07800000U)
25523 #define RADIO130NM_TOP3__PLLREFDIVB__VERIFY(src) \
25524                     (!((((u_int32_t)(src)\
25525                     << 23) & ~0x07800000U)))
25526
25527 /* macros for field PLLREFDIVA */
25528 #define RADIO130NM_TOP3__PLLREFDIVA__SHIFT                                   27
25529 #define RADIO130NM_TOP3__PLLREFDIVA__WIDTH                                    4
25530 #define RADIO130NM_TOP3__PLLREFDIVA__MASK                           0x78000000U
25531 #define RADIO130NM_TOP3__PLLREFDIVA__READ(src) \
25532                     (((u_int32_t)(src)\
25533                     & 0x78000000U) >> 27)
25534 #define RADIO130NM_TOP3__PLLREFDIVA__WRITE(src) \
25535                     (((u_int32_t)(src)\
25536                     << 27) & 0x78000000U)
25537 #define RADIO130NM_TOP3__PLLREFDIVA__MODIFY(dst, src) \
25538                     (dst) = ((dst) &\
25539                     ~0x78000000U) | (((u_int32_t)(src) <<\
25540                     27) & 0x78000000U)
25541 #define RADIO130NM_TOP3__PLLREFDIVA__VERIFY(src) \
25542                     (!((((u_int32_t)(src)\
25543                     << 27) & ~0x78000000U)))
25544
25545 /* macros for field LOCALPLLDIV */
25546 #define RADIO130NM_TOP3__LOCALPLLDIV__SHIFT                                  31
25547 #define RADIO130NM_TOP3__LOCALPLLDIV__WIDTH                                   1
25548 #define RADIO130NM_TOP3__LOCALPLLDIV__MASK                          0x80000000U
25549 #define RADIO130NM_TOP3__LOCALPLLDIV__READ(src) \
25550                     (((u_int32_t)(src)\
25551                     & 0x80000000U) >> 31)
25552 #define RADIO130NM_TOP3__LOCALPLLDIV__WRITE(src) \
25553                     (((u_int32_t)(src)\
25554                     << 31) & 0x80000000U)
25555 #define RADIO130NM_TOP3__LOCALPLLDIV__MODIFY(dst, src) \
25556                     (dst) = ((dst) &\
25557                     ~0x80000000U) | (((u_int32_t)(src) <<\
25558                     31) & 0x80000000U)
25559 #define RADIO130NM_TOP3__LOCALPLLDIV__VERIFY(src) \
25560                     (!((((u_int32_t)(src)\
25561                     << 31) & ~0x80000000U)))
25562 #define RADIO130NM_TOP3__LOCALPLLDIV__SET(dst) \
25563                     (dst) = ((dst) &\
25564                     ~0x80000000U) | ((u_int32_t)(1) << 31)
25565 #define RADIO130NM_TOP3__LOCALPLLDIV__CLR(dst) \
25566                     (dst) = ((dst) &\
25567                     ~0x80000000U) | ((u_int32_t)(0) << 31)
25568 #define RADIO130NM_TOP3__TYPE                                         u_int32_t
25569 #define RADIO130NM_TOP3__READ                                       0xffffffffU
25570 #define RADIO130NM_TOP3__WRITE                                      0xffffffffU
25571
25572 #endif /* __RADIO130NM_TOP3_MACRO__ */
25573
25574
25575 /* macros for merlin2_0_radio_reg_map.TOP3 */
25576 #define INST_MERLIN2_0_RADIO_REG_MAP__TOP3__NUM                               1
25577
25578 /* macros for BlueprintGlobalNameSpace::analog_intf_reg_csr::SW_OVERRIDE */
25579 #ifndef __ANALOG_INTF_REG_CSR__SW_OVERRIDE_MACRO__
25580 #define __ANALOG_INTF_REG_CSR__SW_OVERRIDE_MACRO__
25581
25582 /* macros for field ENABLE */
25583 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__ENABLE__SHIFT                       0
25584 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__ENABLE__WIDTH                       1
25585 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__ENABLE__MASK              0x00000001U
25586 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__ENABLE__READ(src) \
25587                     (u_int32_t)(src)\
25588                     & 0x00000001U
25589 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__ENABLE__WRITE(src) \
25590                     ((u_int32_t)(src)\
25591                     & 0x00000001U)
25592 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__ENABLE__MODIFY(dst, src) \
25593                     (dst) = ((dst) &\
25594                     ~0x00000001U) | ((u_int32_t)(src) &\
25595                     0x00000001U)
25596 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__ENABLE__VERIFY(src) \
25597                     (!(((u_int32_t)(src)\
25598                     & ~0x00000001U)))
25599 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__ENABLE__SET(dst) \
25600                     (dst) = ((dst) &\
25601                     ~0x00000001U) | (u_int32_t)(1)
25602 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__ENABLE__CLR(dst) \
25603                     (dst) = ((dst) &\
25604                     ~0x00000001U) | (u_int32_t)(0)
25605
25606 /* macros for field SUPDATE_DELAY */
25607 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__SUPDATE_DELAY__SHIFT                1
25608 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__SUPDATE_DELAY__WIDTH                1
25609 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__SUPDATE_DELAY__MASK       0x00000002U
25610 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__SUPDATE_DELAY__READ(src) \
25611                     (((u_int32_t)(src)\
25612                     & 0x00000002U) >> 1)
25613 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__SUPDATE_DELAY__WRITE(src) \
25614                     (((u_int32_t)(src)\
25615                     << 1) & 0x00000002U)
25616 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__SUPDATE_DELAY__MODIFY(dst, src) \
25617                     (dst) = ((dst) &\
25618                     ~0x00000002U) | (((u_int32_t)(src) <<\
25619                     1) & 0x00000002U)
25620 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__SUPDATE_DELAY__VERIFY(src) \
25621                     (!((((u_int32_t)(src)\
25622                     << 1) & ~0x00000002U)))
25623 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__SUPDATE_DELAY__SET(dst) \
25624                     (dst) = ((dst) &\
25625                     ~0x00000002U) | ((u_int32_t)(1) << 1)
25626 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__SUPDATE_DELAY__CLR(dst) \
25627                     (dst) = ((dst) &\
25628                     ~0x00000002U) | ((u_int32_t)(0) << 1)
25629 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__TYPE                        u_int32_t
25630 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__READ                      0x00000003U
25631 #define ANALOG_INTF_REG_CSR__SW_OVERRIDE__WRITE                     0x00000003U
25632
25633 #endif /* __ANALOG_INTF_REG_CSR__SW_OVERRIDE_MACRO__ */
25634
25635
25636 /* macros for analog_intf_reg_csr_block.SW_OVERRIDE */
25637 #define INST_ANALOG_INTF_REG_CSR_BLOCK__SW_OVERRIDE__NUM                      1
25638
25639 /* macros for BlueprintGlobalNameSpace::analog_intf_reg_csr::SIN_VAL */
25640 #ifndef __ANALOG_INTF_REG_CSR__SIN_VAL_MACRO__
25641 #define __ANALOG_INTF_REG_CSR__SIN_VAL_MACRO__
25642
25643 /* macros for field SIN */
25644 #define ANALOG_INTF_REG_CSR__SIN_VAL__SIN__SHIFT                              0
25645 #define ANALOG_INTF_REG_CSR__SIN_VAL__SIN__WIDTH                              1
25646 #define ANALOG_INTF_REG_CSR__SIN_VAL__SIN__MASK                     0x00000001U
25647 #define ANALOG_INTF_REG_CSR__SIN_VAL__SIN__READ(src) \
25648                     (u_int32_t)(src)\
25649                     & 0x00000001U
25650 #define ANALOG_INTF_REG_CSR__SIN_VAL__SIN__SET(dst) \
25651                     (dst) = ((dst) &\
25652                     ~0x00000001U) | (u_int32_t)(1)
25653 #define ANALOG_INTF_REG_CSR__SIN_VAL__SIN__CLR(dst) \
25654                     (dst) = ((dst) &\
25655                     ~0x00000001U) | (u_int32_t)(0)
25656 #define ANALOG_INTF_REG_CSR__SIN_VAL__TYPE                            u_int32_t
25657 #define ANALOG_INTF_REG_CSR__SIN_VAL__READ                          0x00000001U
25658
25659 #endif /* __ANALOG_INTF_REG_CSR__SIN_VAL_MACRO__ */
25660
25661
25662 /* macros for analog_intf_reg_csr_block.SIN_VAL */
25663 #define INST_ANALOG_INTF_REG_CSR_BLOCK__SIN_VAL__NUM                          1
25664
25665 /* macros for BlueprintGlobalNameSpace::analog_intf_reg_csr::SW_SCLK */
25666 #ifndef __ANALOG_INTF_REG_CSR__SW_SCLK_MACRO__
25667 #define __ANALOG_INTF_REG_CSR__SW_SCLK_MACRO__
25668
25669 /* macros for field SW_SCLK */
25670 #define ANALOG_INTF_REG_CSR__SW_SCLK__SW_SCLK__SHIFT                          0
25671 #define ANALOG_INTF_REG_CSR__SW_SCLK__SW_SCLK__WIDTH                          1
25672 #define ANALOG_INTF_REG_CSR__SW_SCLK__SW_SCLK__MASK                 0x00000001U
25673 #define ANALOG_INTF_REG_CSR__SW_SCLK__SW_SCLK__READ(src) \
25674                     (u_int32_t)(src)\
25675                     & 0x00000001U
25676 #define ANALOG_INTF_REG_CSR__SW_SCLK__SW_SCLK__WRITE(src) \
25677                     ((u_int32_t)(src)\
25678                     & 0x00000001U)
25679 #define ANALOG_INTF_REG_CSR__SW_SCLK__SW_SCLK__MODIFY(dst, src) \
25680                     (dst) = ((dst) &\
25681                     ~0x00000001U) | ((u_int32_t)(src) &\
25682                     0x00000001U)
25683 #define ANALOG_INTF_REG_CSR__SW_SCLK__SW_SCLK__VERIFY(src) \
25684                     (!(((u_int32_t)(src)\
25685                     & ~0x00000001U)))
25686 #define ANALOG_INTF_REG_CSR__SW_SCLK__SW_SCLK__SET(dst) \
25687                     (dst) = ((dst) &\
25688                     ~0x00000001U) | (u_int32_t)(1)
25689 #define ANALOG_INTF_REG_CSR__SW_SCLK__SW_SCLK__CLR(dst) \
25690                     (dst) = ((dst) &\
25691                     ~0x00000001U) | (u_int32_t)(0)
25692 #define ANALOG_INTF_REG_CSR__SW_SCLK__TYPE                            u_int32_t
25693 #define ANALOG_INTF_REG_CSR__SW_SCLK__READ                          0x00000001U
25694 #define ANALOG_INTF_REG_CSR__SW_SCLK__WRITE                         0x00000001U
25695
25696 #endif /* __ANALOG_INTF_REG_CSR__SW_SCLK_MACRO__ */
25697
25698
25699 /* macros for analog_intf_reg_csr_block.SW_SCLK */
25700 #define INST_ANALOG_INTF_REG_CSR_BLOCK__SW_SCLK__NUM                          1
25701
25702 /* macros for BlueprintGlobalNameSpace::analog_intf_reg_csr::SW_CNTL */
25703 #ifndef __ANALOG_INTF_REG_CSR__SW_CNTL_MACRO__
25704 #define __ANALOG_INTF_REG_CSR__SW_CNTL_MACRO__
25705
25706 /* macros for field SW_SOUT */
25707 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SOUT__SHIFT                          0
25708 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SOUT__WIDTH                          1
25709 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SOUT__MASK                 0x00000001U
25710 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SOUT__READ(src) \
25711                     (u_int32_t)(src)\
25712                     & 0x00000001U
25713 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SOUT__WRITE(src) \
25714                     ((u_int32_t)(src)\
25715                     & 0x00000001U)
25716 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SOUT__MODIFY(dst, src) \
25717                     (dst) = ((dst) &\
25718                     ~0x00000001U) | ((u_int32_t)(src) &\
25719                     0x00000001U)
25720 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SOUT__VERIFY(src) \
25721                     (!(((u_int32_t)(src)\
25722                     & ~0x00000001U)))
25723 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SOUT__SET(dst) \
25724                     (dst) = ((dst) &\
25725                     ~0x00000001U) | (u_int32_t)(1)
25726 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SOUT__CLR(dst) \
25727                     (dst) = ((dst) &\
25728                     ~0x00000001U) | (u_int32_t)(0)
25729
25730 /* macros for field SW_SUPDATE */
25731 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SUPDATE__SHIFT                       1
25732 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SUPDATE__WIDTH                       1
25733 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SUPDATE__MASK              0x00000002U
25734 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SUPDATE__READ(src) \
25735                     (((u_int32_t)(src)\
25736                     & 0x00000002U) >> 1)
25737 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SUPDATE__WRITE(src) \
25738                     (((u_int32_t)(src)\
25739                     << 1) & 0x00000002U)
25740 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SUPDATE__MODIFY(dst, src) \
25741                     (dst) = ((dst) &\
25742                     ~0x00000002U) | (((u_int32_t)(src) <<\
25743                     1) & 0x00000002U)
25744 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SUPDATE__VERIFY(src) \
25745                     (!((((u_int32_t)(src)\
25746                     << 1) & ~0x00000002U)))
25747 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SUPDATE__SET(dst) \
25748                     (dst) = ((dst) &\
25749                     ~0x00000002U) | ((u_int32_t)(1) << 1)
25750 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SUPDATE__CLR(dst) \
25751                     (dst) = ((dst) &\
25752                     ~0x00000002U) | ((u_int32_t)(0) << 1)
25753
25754 /* macros for field SW_SCAPTURE */
25755 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SCAPTURE__SHIFT                      2
25756 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SCAPTURE__WIDTH                      1
25757 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SCAPTURE__MASK             0x00000004U
25758 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SCAPTURE__READ(src) \
25759                     (((u_int32_t)(src)\
25760                     & 0x00000004U) >> 2)
25761 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SCAPTURE__WRITE(src) \
25762                     (((u_int32_t)(src)\
25763                     << 2) & 0x00000004U)
25764 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SCAPTURE__MODIFY(dst, src) \
25765                     (dst) = ((dst) &\
25766                     ~0x00000004U) | (((u_int32_t)(src) <<\
25767                     2) & 0x00000004U)
25768 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SCAPTURE__VERIFY(src) \
25769                     (!((((u_int32_t)(src)\
25770                     << 2) & ~0x00000004U)))
25771 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SCAPTURE__SET(dst) \
25772                     (dst) = ((dst) &\
25773                     ~0x00000004U) | ((u_int32_t)(1) << 2)
25774 #define ANALOG_INTF_REG_CSR__SW_CNTL__SW_SCAPTURE__CLR(dst) \
25775                     (dst) = ((dst) &\
25776                     ~0x00000004U) | ((u_int32_t)(0) << 2)
25777 #define ANALOG_INTF_REG_CSR__SW_CNTL__TYPE                            u_int32_t
25778 #define ANALOG_INTF_REG_CSR__SW_CNTL__READ                          0x00000007U
25779 #define ANALOG_INTF_REG_CSR__SW_CNTL__WRITE                         0x00000007U
25780
25781 #endif /* __ANALOG_INTF_REG_CSR__SW_CNTL_MACRO__ */
25782
25783
25784 /* macros for analog_intf_reg_csr_block.SW_CNTL */
25785 #define INST_ANALOG_INTF_REG_CSR_BLOCK__SW_CNTL__NUM                          1
25786
25787 /* macros for BlueprintGlobalNameSpace::MAC_PCU_STA_ADDR_L32 */
25788 #ifndef __MAC_PCU_STA_ADDR_L32_MACRO__
25789 #define __MAC_PCU_STA_ADDR_L32_MACRO__
25790
25791 /* macros for field ADDR_31_0 */
25792 #define MAC_PCU_STA_ADDR_L32__ADDR_31_0__SHIFT                                0
25793 #define MAC_PCU_STA_ADDR_L32__ADDR_31_0__WIDTH                               32
25794 #define MAC_PCU_STA_ADDR_L32__ADDR_31_0__MASK                       0xffffffffU
25795 #define MAC_PCU_STA_ADDR_L32__ADDR_31_0__READ(src) \
25796                     (u_int32_t)(src)\
25797                     & 0xffffffffU
25798 #define MAC_PCU_STA_ADDR_L32__ADDR_31_0__WRITE(src) \
25799                     ((u_int32_t)(src)\
25800                     & 0xffffffffU)
25801 #define MAC_PCU_STA_ADDR_L32__ADDR_31_0__MODIFY(dst, src) \
25802                     (dst) = ((dst) &\
25803                     ~0xffffffffU) | ((u_int32_t)(src) &\
25804                     0xffffffffU)
25805 #define MAC_PCU_STA_ADDR_L32__ADDR_31_0__VERIFY(src) \
25806                     (!(((u_int32_t)(src)\
25807                     & ~0xffffffffU)))
25808 #define MAC_PCU_STA_ADDR_L32__TYPE                                    u_int32_t
25809 #define MAC_PCU_STA_ADDR_L32__READ                                  0xffffffffU
25810 #define MAC_PCU_STA_ADDR_L32__WRITE                                 0xffffffffU
25811
25812 #endif /* __MAC_PCU_STA_ADDR_L32_MACRO__ */
25813
25814
25815 /* macros for mac_pcu_reg_block.MAC_PCU_STA_ADDR_L32 */
25816 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_STA_ADDR_L32__NUM                     1
25817
25818 /* macros for BlueprintGlobalNameSpace::MAC_PCU_STA_ADDR_U16 */
25819 #ifndef __MAC_PCU_STA_ADDR_U16_MACRO__
25820 #define __MAC_PCU_STA_ADDR_U16_MACRO__
25821
25822 /* macros for field ADDR_47_32 */
25823 #define MAC_PCU_STA_ADDR_U16__ADDR_47_32__SHIFT                               0
25824 #define MAC_PCU_STA_ADDR_U16__ADDR_47_32__WIDTH                              16
25825 #define MAC_PCU_STA_ADDR_U16__ADDR_47_32__MASK                      0x0000ffffU
25826 #define MAC_PCU_STA_ADDR_U16__ADDR_47_32__READ(src) \
25827                     (u_int32_t)(src)\
25828                     & 0x0000ffffU
25829 #define MAC_PCU_STA_ADDR_U16__ADDR_47_32__WRITE(src) \
25830                     ((u_int32_t)(src)\
25831                     & 0x0000ffffU)
25832 #define MAC_PCU_STA_ADDR_U16__ADDR_47_32__MODIFY(dst, src) \
25833                     (dst) = ((dst) &\
25834                     ~0x0000ffffU) | ((u_int32_t)(src) &\
25835                     0x0000ffffU)
25836 #define MAC_PCU_STA_ADDR_U16__ADDR_47_32__VERIFY(src) \
25837                     (!(((u_int32_t)(src)\
25838                     & ~0x0000ffffU)))
25839
25840 /* macros for field STA_AP */
25841 #define MAC_PCU_STA_ADDR_U16__STA_AP__SHIFT                                  16
25842 #define MAC_PCU_STA_ADDR_U16__STA_AP__WIDTH                                   1
25843 #define MAC_PCU_STA_ADDR_U16__STA_AP__MASK                          0x00010000U
25844 #define MAC_PCU_STA_ADDR_U16__STA_AP__READ(src) \
25845                     (((u_int32_t)(src)\
25846                     & 0x00010000U) >> 16)
25847 #define MAC_PCU_STA_ADDR_U16__STA_AP__WRITE(src) \
25848                     (((u_int32_t)(src)\
25849                     << 16) & 0x00010000U)
25850 #define MAC_PCU_STA_ADDR_U16__STA_AP__MODIFY(dst, src) \
25851                     (dst) = ((dst) &\
25852                     ~0x00010000U) | (((u_int32_t)(src) <<\
25853                     16) & 0x00010000U)
25854 #define MAC_PCU_STA_ADDR_U16__STA_AP__VERIFY(src) \
25855                     (!((((u_int32_t)(src)\
25856                     << 16) & ~0x00010000U)))
25857 #define MAC_PCU_STA_ADDR_U16__STA_AP__SET(dst) \
25858                     (dst) = ((dst) &\
25859                     ~0x00010000U) | ((u_int32_t)(1) << 16)
25860 #define MAC_PCU_STA_ADDR_U16__STA_AP__CLR(dst) \
25861                     (dst) = ((dst) &\
25862                     ~0x00010000U) | ((u_int32_t)(0) << 16)
25863
25864 /* macros for field ADHOC */
25865 #define MAC_PCU_STA_ADDR_U16__ADHOC__SHIFT                                   17
25866 #define MAC_PCU_STA_ADDR_U16__ADHOC__WIDTH                                    1
25867 #define MAC_PCU_STA_ADDR_U16__ADHOC__MASK                           0x00020000U
25868 #define MAC_PCU_STA_ADDR_U16__ADHOC__READ(src) \
25869                     (((u_int32_t)(src)\
25870                     & 0x00020000U) >> 17)
25871 #define MAC_PCU_STA_ADDR_U16__ADHOC__WRITE(src) \
25872                     (((u_int32_t)(src)\
25873                     << 17) & 0x00020000U)
25874 #define MAC_PCU_STA_ADDR_U16__ADHOC__MODIFY(dst, src) \
25875                     (dst) = ((dst) &\
25876                     ~0x00020000U) | (((u_int32_t)(src) <<\
25877                     17) & 0x00020000U)
25878 #define MAC_PCU_STA_ADDR_U16__ADHOC__VERIFY(src) \
25879                     (!((((u_int32_t)(src)\
25880                     << 17) & ~0x00020000U)))
25881 #define MAC_PCU_STA_ADDR_U16__ADHOC__SET(dst) \
25882                     (dst) = ((dst) &\
25883                     ~0x00020000U) | ((u_int32_t)(1) << 17)
25884 #define MAC_PCU_STA_ADDR_U16__ADHOC__CLR(dst) \
25885                     (dst) = ((dst) &\
25886                     ~0x00020000U) | ((u_int32_t)(0) << 17)
25887
25888 /* macros for field PW_SAVE */
25889 #define MAC_PCU_STA_ADDR_U16__PW_SAVE__SHIFT                                 18
25890 #define MAC_PCU_STA_ADDR_U16__PW_SAVE__WIDTH                                  1
25891 #define MAC_PCU_STA_ADDR_U16__PW_SAVE__MASK                         0x00040000U
25892 #define MAC_PCU_STA_ADDR_U16__PW_SAVE__READ(src) \
25893                     (((u_int32_t)(src)\
25894                     & 0x00040000U) >> 18)
25895 #define MAC_PCU_STA_ADDR_U16__PW_SAVE__WRITE(src) \
25896                     (((u_int32_t)(src)\
25897                     << 18) & 0x00040000U)
25898 #define MAC_PCU_STA_ADDR_U16__PW_SAVE__MODIFY(dst, src) \
25899                     (dst) = ((dst) &\
25900                     ~0x00040000U) | (((u_int32_t)(src) <<\
25901                     18) & 0x00040000U)
25902 #define MAC_PCU_STA_ADDR_U16__PW_SAVE__VERIFY(src) \
25903                     (!((((u_int32_t)(src)\
25904                     << 18) & ~0x00040000U)))
25905 #define MAC_PCU_STA_ADDR_U16__PW_SAVE__SET(dst) \
25906                     (dst) = ((dst) &\
25907                     ~0x00040000U) | ((u_int32_t)(1) << 18)
25908 #define MAC_PCU_STA_ADDR_U16__PW_SAVE__CLR(dst) \
25909                     (dst) = ((dst) &\
25910                     ~0x00040000U) | ((u_int32_t)(0) << 18)
25911
25912 /* macros for field KEYSRCH_DIS */
25913 #define MAC_PCU_STA_ADDR_U16__KEYSRCH_DIS__SHIFT                             19
25914 #define MAC_PCU_STA_ADDR_U16__KEYSRCH_DIS__WIDTH                              1
25915 #define MAC_PCU_STA_ADDR_U16__KEYSRCH_DIS__MASK                     0x00080000U
25916 #define MAC_PCU_STA_ADDR_U16__KEYSRCH_DIS__READ(src) \
25917                     (((u_int32_t)(src)\
25918                     & 0x00080000U) >> 19)
25919 #define MAC_PCU_STA_ADDR_U16__KEYSRCH_DIS__WRITE(src) \
25920                     (((u_int32_t)(src)\
25921                     << 19) & 0x00080000U)
25922 #define MAC_PCU_STA_ADDR_U16__KEYSRCH_DIS__MODIFY(dst, src) \
25923                     (dst) = ((dst) &\
25924                     ~0x00080000U) | (((u_int32_t)(src) <<\
25925                     19) & 0x00080000U)
25926 #define MAC_PCU_STA_ADDR_U16__KEYSRCH_DIS__VERIFY(src) \
25927                     (!((((u_int32_t)(src)\
25928                     << 19) & ~0x00080000U)))
25929 #define MAC_PCU_STA_ADDR_U16__KEYSRCH_DIS__SET(dst) \
25930                     (dst) = ((dst) &\
25931                     ~0x00080000U) | ((u_int32_t)(1) << 19)
25932 #define MAC_PCU_STA_ADDR_U16__KEYSRCH_DIS__CLR(dst) \
25933                     (dst) = ((dst) &\
25934                     ~0x00080000U) | ((u_int32_t)(0) << 19)
25935
25936 /* macros for field PCF */
25937 #define MAC_PCU_STA_ADDR_U16__PCF__SHIFT                                     20
25938 #define MAC_PCU_STA_ADDR_U16__PCF__WIDTH                                      1
25939 #define MAC_PCU_STA_ADDR_U16__PCF__MASK                             0x00100000U
25940 #define MAC_PCU_STA_ADDR_U16__PCF__READ(src) \
25941                     (((u_int32_t)(src)\
25942                     & 0x00100000U) >> 20)
25943 #define MAC_PCU_STA_ADDR_U16__PCF__WRITE(src) \
25944                     (((u_int32_t)(src)\
25945                     << 20) & 0x00100000U)
25946 #define MAC_PCU_STA_ADDR_U16__PCF__MODIFY(dst, src) \
25947                     (dst) = ((dst) &\
25948                     ~0x00100000U) | (((u_int32_t)(src) <<\
25949                     20) & 0x00100000U)
25950 #define MAC_PCU_STA_ADDR_U16__PCF__VERIFY(src) \
25951                     (!((((u_int32_t)(src)\
25952                     << 20) & ~0x00100000U)))
25953 #define MAC_PCU_STA_ADDR_U16__PCF__SET(dst) \
25954                     (dst) = ((dst) &\
25955                     ~0x00100000U) | ((u_int32_t)(1) << 20)
25956 #define MAC_PCU_STA_ADDR_U16__PCF__CLR(dst) \
25957                     (dst) = ((dst) &\
25958                     ~0x00100000U) | ((u_int32_t)(0) << 20)
25959
25960 /* macros for field USE_DEFANT */
25961 #define MAC_PCU_STA_ADDR_U16__USE_DEFANT__SHIFT                              21
25962 #define MAC_PCU_STA_ADDR_U16__USE_DEFANT__WIDTH                               1
25963 #define MAC_PCU_STA_ADDR_U16__USE_DEFANT__MASK                      0x00200000U
25964 #define MAC_PCU_STA_ADDR_U16__USE_DEFANT__READ(src) \
25965                     (((u_int32_t)(src)\
25966                     & 0x00200000U) >> 21)
25967 #define MAC_PCU_STA_ADDR_U16__USE_DEFANT__WRITE(src) \
25968                     (((u_int32_t)(src)\
25969                     << 21) & 0x00200000U)
25970 #define MAC_PCU_STA_ADDR_U16__USE_DEFANT__MODIFY(dst, src) \
25971                     (dst) = ((dst) &\
25972                     ~0x00200000U) | (((u_int32_t)(src) <<\
25973                     21) & 0x00200000U)
25974 #define MAC_PCU_STA_ADDR_U16__USE_DEFANT__VERIFY(src) \
25975                     (!((((u_int32_t)(src)\
25976                     << 21) & ~0x00200000U)))
25977 #define MAC_PCU_STA_ADDR_U16__USE_DEFANT__SET(dst) \
25978                     (dst) = ((dst) &\
25979                     ~0x00200000U) | ((u_int32_t)(1) << 21)
25980 #define MAC_PCU_STA_ADDR_U16__USE_DEFANT__CLR(dst) \
25981                     (dst) = ((dst) &\
25982                     ~0x00200000U) | ((u_int32_t)(0) << 21)
25983
25984 /* macros for field DEFANT_UPDATE */
25985 #define MAC_PCU_STA_ADDR_U16__DEFANT_UPDATE__SHIFT                           22
25986 #define MAC_PCU_STA_ADDR_U16__DEFANT_UPDATE__WIDTH                            1
25987 #define MAC_PCU_STA_ADDR_U16__DEFANT_UPDATE__MASK                   0x00400000U
25988 #define MAC_PCU_STA_ADDR_U16__DEFANT_UPDATE__READ(src) \
25989                     (((u_int32_t)(src)\
25990                     & 0x00400000U) >> 22)
25991 #define MAC_PCU_STA_ADDR_U16__DEFANT_UPDATE__WRITE(src) \
25992                     (((u_int32_t)(src)\
25993                     << 22) & 0x00400000U)
25994 #define MAC_PCU_STA_ADDR_U16__DEFANT_UPDATE__MODIFY(dst, src) \
25995                     (dst) = ((dst) &\
25996                     ~0x00400000U) | (((u_int32_t)(src) <<\
25997                     22) & 0x00400000U)
25998 #define MAC_PCU_STA_ADDR_U16__DEFANT_UPDATE__VERIFY(src) \
25999                     (!((((u_int32_t)(src)\
26000                     << 22) & ~0x00400000U)))
26001 #define MAC_PCU_STA_ADDR_U16__DEFANT_UPDATE__SET(dst) \
26002                     (dst) = ((dst) &\
26003                     ~0x00400000U) | ((u_int32_t)(1) << 22)
26004 #define MAC_PCU_STA_ADDR_U16__DEFANT_UPDATE__CLR(dst) \
26005                     (dst) = ((dst) &\
26006                     ~0x00400000U) | ((u_int32_t)(0) << 22)
26007
26008 /* macros for field RTS_USE_DEF */
26009 #define MAC_PCU_STA_ADDR_U16__RTS_USE_DEF__SHIFT                             23
26010 #define MAC_PCU_STA_ADDR_U16__RTS_USE_DEF__WIDTH                              1
26011 #define MAC_PCU_STA_ADDR_U16__RTS_USE_DEF__MASK                     0x00800000U
26012 #define MAC_PCU_STA_ADDR_U16__RTS_USE_DEF__READ(src) \
26013                     (((u_int32_t)(src)\
26014                     & 0x00800000U) >> 23)
26015 #define MAC_PCU_STA_ADDR_U16__RTS_USE_DEF__WRITE(src) \
26016                     (((u_int32_t)(src)\
26017                     << 23) & 0x00800000U)
26018 #define MAC_PCU_STA_ADDR_U16__RTS_USE_DEF__MODIFY(dst, src) \
26019                     (dst) = ((dst) &\
26020                     ~0x00800000U) | (((u_int32_t)(src) <<\
26021                     23) & 0x00800000U)
26022 #define MAC_PCU_STA_ADDR_U16__RTS_USE_DEF__VERIFY(src) \
26023                     (!((((u_int32_t)(src)\
26024                     << 23) & ~0x00800000U)))
26025 #define MAC_PCU_STA_ADDR_U16__RTS_USE_DEF__SET(dst) \
26026                     (dst) = ((dst) &\
26027                     ~0x00800000U) | ((u_int32_t)(1) << 23)
26028 #define MAC_PCU_STA_ADDR_U16__RTS_USE_DEF__CLR(dst) \
26029                     (dst) = ((dst) &\
26030                     ~0x00800000U) | ((u_int32_t)(0) << 23)
26031
26032 /* macros for field ACKCTS_6MB */
26033 #define MAC_PCU_STA_ADDR_U16__ACKCTS_6MB__SHIFT                              24
26034 #define MAC_PCU_STA_ADDR_U16__ACKCTS_6MB__WIDTH                               1
26035 #define MAC_PCU_STA_ADDR_U16__ACKCTS_6MB__MASK                      0x01000000U
26036 #define MAC_PCU_STA_ADDR_U16__ACKCTS_6MB__READ(src) \
26037                     (((u_int32_t)(src)\
26038                     & 0x01000000U) >> 24)
26039 #define MAC_PCU_STA_ADDR_U16__ACKCTS_6MB__WRITE(src) \
26040                     (((u_int32_t)(src)\
26041                     << 24) & 0x01000000U)
26042 #define MAC_PCU_STA_ADDR_U16__ACKCTS_6MB__MODIFY(dst, src) \
26043                     (dst) = ((dst) &\
26044                     ~0x01000000U) | (((u_int32_t)(src) <<\
26045                     24) & 0x01000000U)
26046 #define MAC_PCU_STA_ADDR_U16__ACKCTS_6MB__VERIFY(src) \
26047                     (!((((u_int32_t)(src)\
26048                     << 24) & ~0x01000000U)))
26049 #define MAC_PCU_STA_ADDR_U16__ACKCTS_6MB__SET(dst) \
26050                     (dst) = ((dst) &\
26051                     ~0x01000000U) | ((u_int32_t)(1) << 24)
26052 #define MAC_PCU_STA_ADDR_U16__ACKCTS_6MB__CLR(dst) \
26053                     (dst) = ((dst) &\
26054                     ~0x01000000U) | ((u_int32_t)(0) << 24)
26055
26056 /* macros for field BASE_RATE_11B */
26057 #define MAC_PCU_STA_ADDR_U16__BASE_RATE_11B__SHIFT                           25
26058 #define MAC_PCU_STA_ADDR_U16__BASE_RATE_11B__WIDTH                            1
26059 #define MAC_PCU_STA_ADDR_U16__BASE_RATE_11B__MASK                   0x02000000U
26060 #define MAC_PCU_STA_ADDR_U16__BASE_RATE_11B__READ(src) \
26061                     (((u_int32_t)(src)\
26062                     & 0x02000000U) >> 25)
26063 #define MAC_PCU_STA_ADDR_U16__BASE_RATE_11B__WRITE(src) \
26064                     (((u_int32_t)(src)\
26065                     << 25) & 0x02000000U)
26066 #define MAC_PCU_STA_ADDR_U16__BASE_RATE_11B__MODIFY(dst, src) \
26067                     (dst) = ((dst) &\
26068                     ~0x02000000U) | (((u_int32_t)(src) <<\
26069                     25) & 0x02000000U)
26070 #define MAC_PCU_STA_ADDR_U16__BASE_RATE_11B__VERIFY(src) \
26071                     (!((((u_int32_t)(src)\
26072                     << 25) & ~0x02000000U)))
26073 #define MAC_PCU_STA_ADDR_U16__BASE_RATE_11B__SET(dst) \
26074                     (dst) = ((dst) &\
26075                     ~0x02000000U) | ((u_int32_t)(1) << 25)
26076 #define MAC_PCU_STA_ADDR_U16__BASE_RATE_11B__CLR(dst) \
26077                     (dst) = ((dst) &\
26078                     ~0x02000000U) | ((u_int32_t)(0) << 25)
26079
26080 /* macros for field SECTOR_SELF_GEN */
26081 #define MAC_PCU_STA_ADDR_U16__SECTOR_SELF_GEN__SHIFT                         26
26082 #define MAC_PCU_STA_ADDR_U16__SECTOR_SELF_GEN__WIDTH                          1
26083 #define MAC_PCU_STA_ADDR_U16__SECTOR_SELF_GEN__MASK                 0x04000000U
26084 #define MAC_PCU_STA_ADDR_U16__SECTOR_SELF_GEN__READ(src) \
26085                     (((u_int32_t)(src)\
26086                     & 0x04000000U) >> 26)
26087 #define MAC_PCU_STA_ADDR_U16__SECTOR_SELF_GEN__WRITE(src) \
26088                     (((u_int32_t)(src)\
26089                     << 26) & 0x04000000U)
26090 #define MAC_PCU_STA_ADDR_U16__SECTOR_SELF_GEN__MODIFY(dst, src) \
26091                     (dst) = ((dst) &\
26092                     ~0x04000000U) | (((u_int32_t)(src) <<\
26093                     26) & 0x04000000U)
26094 #define MAC_PCU_STA_ADDR_U16__SECTOR_SELF_GEN__VERIFY(src) \
26095                     (!((((u_int32_t)(src)\
26096                     << 26) & ~0x04000000U)))
26097 #define MAC_PCU_STA_ADDR_U16__SECTOR_SELF_GEN__SET(dst) \
26098                     (dst) = ((dst) &\
26099                     ~0x04000000U) | ((u_int32_t)(1) << 26)
26100 #define MAC_PCU_STA_ADDR_U16__SECTOR_SELF_GEN__CLR(dst) \
26101                     (dst) = ((dst) &\
26102                     ~0x04000000U) | ((u_int32_t)(0) << 26)
26103
26104 /* macros for field CRPT_MIC_ENABLE */
26105 #define MAC_PCU_STA_ADDR_U16__CRPT_MIC_ENABLE__SHIFT                         27
26106 #define MAC_PCU_STA_ADDR_U16__CRPT_MIC_ENABLE__WIDTH                          1
26107 #define MAC_PCU_STA_ADDR_U16__CRPT_MIC_ENABLE__MASK                 0x08000000U
26108 #define MAC_PCU_STA_ADDR_U16__CRPT_MIC_ENABLE__READ(src) \
26109                     (((u_int32_t)(src)\
26110                     & 0x08000000U) >> 27)
26111 #define MAC_PCU_STA_ADDR_U16__CRPT_MIC_ENABLE__WRITE(src) \
26112                     (((u_int32_t)(src)\
26113                     << 27) & 0x08000000U)
26114 #define MAC_PCU_STA_ADDR_U16__CRPT_MIC_ENABLE__MODIFY(dst, src) \
26115                     (dst) = ((dst) &\
26116                     ~0x08000000U) | (((u_int32_t)(src) <<\
26117                     27) & 0x08000000U)
26118 #define MAC_PCU_STA_ADDR_U16__CRPT_MIC_ENABLE__VERIFY(src) \
26119                     (!((((u_int32_t)(src)\
26120                     << 27) & ~0x08000000U)))
26121 #define MAC_PCU_STA_ADDR_U16__CRPT_MIC_ENABLE__SET(dst) \
26122                     (dst) = ((dst) &\
26123                     ~0x08000000U) | ((u_int32_t)(1) << 27)
26124 #define MAC_PCU_STA_ADDR_U16__CRPT_MIC_ENABLE__CLR(dst) \
26125                     (dst) = ((dst) &\
26126                     ~0x08000000U) | ((u_int32_t)(0) << 27)
26127
26128 /* macros for field KSRCH_MODE */
26129 #define MAC_PCU_STA_ADDR_U16__KSRCH_MODE__SHIFT                              28
26130 #define MAC_PCU_STA_ADDR_U16__KSRCH_MODE__WIDTH                               1
26131 #define MAC_PCU_STA_ADDR_U16__KSRCH_MODE__MASK                      0x10000000U
26132 #define MAC_PCU_STA_ADDR_U16__KSRCH_MODE__READ(src) \
26133                     (((u_int32_t)(src)\
26134                     & 0x10000000U) >> 28)
26135 #define MAC_PCU_STA_ADDR_U16__KSRCH_MODE__WRITE(src) \
26136                     (((u_int32_t)(src)\
26137                     << 28) & 0x10000000U)
26138 #define MAC_PCU_STA_ADDR_U16__KSRCH_MODE__MODIFY(dst, src) \
26139                     (dst) = ((dst) &\
26140                     ~0x10000000U) | (((u_int32_t)(src) <<\
26141                     28) & 0x10000000U)
26142 #define MAC_PCU_STA_ADDR_U16__KSRCH_MODE__VERIFY(src) \
26143                     (!((((u_int32_t)(src)\
26144                     << 28) & ~0x10000000U)))
26145 #define MAC_PCU_STA_ADDR_U16__KSRCH_MODE__SET(dst) \
26146                     (dst) = ((dst) &\
26147                     ~0x10000000U) | ((u_int32_t)(1) << 28)
26148 #define MAC_PCU_STA_ADDR_U16__KSRCH_MODE__CLR(dst) \
26149                     (dst) = ((dst) &\
26150                     ~0x10000000U) | ((u_int32_t)(0) << 28)
26151
26152 /* macros for field PRESERVE_SEQNUM */
26153 #define MAC_PCU_STA_ADDR_U16__PRESERVE_SEQNUM__SHIFT                         29
26154 #define MAC_PCU_STA_ADDR_U16__PRESERVE_SEQNUM__WIDTH                          1
26155 #define MAC_PCU_STA_ADDR_U16__PRESERVE_SEQNUM__MASK                 0x20000000U
26156 #define MAC_PCU_STA_ADDR_U16__PRESERVE_SEQNUM__READ(src) \
26157                     (((u_int32_t)(src)\
26158                     & 0x20000000U) >> 29)
26159 #define MAC_PCU_STA_ADDR_U16__PRESERVE_SEQNUM__WRITE(src) \
26160                     (((u_int32_t)(src)\
26161                     << 29) & 0x20000000U)
26162 #define MAC_PCU_STA_ADDR_U16__PRESERVE_SEQNUM__MODIFY(dst, src) \
26163                     (dst) = ((dst) &\
26164                     ~0x20000000U) | (((u_int32_t)(src) <<\
26165                     29) & 0x20000000U)
26166 #define MAC_PCU_STA_ADDR_U16__PRESERVE_SEQNUM__VERIFY(src) \
26167                     (!((((u_int32_t)(src)\
26168                     << 29) & ~0x20000000U)))
26169 #define MAC_PCU_STA_ADDR_U16__PRESERVE_SEQNUM__SET(dst) \
26170                     (dst) = ((dst) &\
26171                     ~0x20000000U) | ((u_int32_t)(1) << 29)
26172 #define MAC_PCU_STA_ADDR_U16__PRESERVE_SEQNUM__CLR(dst) \
26173                     (dst) = ((dst) &\
26174                     ~0x20000000U) | ((u_int32_t)(0) << 29)
26175
26176 /* macros for field CBCIV_ENDIAN */
26177 #define MAC_PCU_STA_ADDR_U16__CBCIV_ENDIAN__SHIFT                            30
26178 #define MAC_PCU_STA_ADDR_U16__CBCIV_ENDIAN__WIDTH                             1
26179 #define MAC_PCU_STA_ADDR_U16__CBCIV_ENDIAN__MASK                    0x40000000U
26180 #define MAC_PCU_STA_ADDR_U16__CBCIV_ENDIAN__READ(src) \
26181                     (((u_int32_t)(src)\
26182                     & 0x40000000U) >> 30)
26183 #define MAC_PCU_STA_ADDR_U16__CBCIV_ENDIAN__WRITE(src) \
26184                     (((u_int32_t)(src)\
26185                     << 30) & 0x40000000U)
26186 #define MAC_PCU_STA_ADDR_U16__CBCIV_ENDIAN__MODIFY(dst, src) \
26187                     (dst) = ((dst) &\
26188                     ~0x40000000U) | (((u_int32_t)(src) <<\
26189                     30) & 0x40000000U)
26190 #define MAC_PCU_STA_ADDR_U16__CBCIV_ENDIAN__VERIFY(src) \
26191                     (!((((u_int32_t)(src)\
26192                     << 30) & ~0x40000000U)))
26193 #define MAC_PCU_STA_ADDR_U16__CBCIV_ENDIAN__SET(dst) \
26194                     (dst) = ((dst) &\
26195                     ~0x40000000U) | ((u_int32_t)(1) << 30)
26196 #define MAC_PCU_STA_ADDR_U16__CBCIV_ENDIAN__CLR(dst) \
26197                     (dst) = ((dst) &\
26198                     ~0x40000000U) | ((u_int32_t)(0) << 30)
26199
26200 /* macros for field ADHOC_MCAST_SEARCH */
26201 #define MAC_PCU_STA_ADDR_U16__ADHOC_MCAST_SEARCH__SHIFT                      31
26202 #define MAC_PCU_STA_ADDR_U16__ADHOC_MCAST_SEARCH__WIDTH                       1
26203 #define MAC_PCU_STA_ADDR_U16__ADHOC_MCAST_SEARCH__MASK              0x80000000U
26204 #define MAC_PCU_STA_ADDR_U16__ADHOC_MCAST_SEARCH__READ(src) \
26205                     (((u_int32_t)(src)\
26206                     & 0x80000000U) >> 31)
26207 #define MAC_PCU_STA_ADDR_U16__ADHOC_MCAST_SEARCH__WRITE(src) \
26208                     (((u_int32_t)(src)\
26209                     << 31) & 0x80000000U)
26210 #define MAC_PCU_STA_ADDR_U16__ADHOC_MCAST_SEARCH__MODIFY(dst, src) \
26211                     (dst) = ((dst) &\
26212                     ~0x80000000U) | (((u_int32_t)(src) <<\
26213                     31) & 0x80000000U)
26214 #define MAC_PCU_STA_ADDR_U16__ADHOC_MCAST_SEARCH__VERIFY(src) \
26215                     (!((((u_int32_t)(src)\
26216                     << 31) & ~0x80000000U)))
26217 #define MAC_PCU_STA_ADDR_U16__ADHOC_MCAST_SEARCH__SET(dst) \
26218                     (dst) = ((dst) &\
26219                     ~0x80000000U) | ((u_int32_t)(1) << 31)
26220 #define MAC_PCU_STA_ADDR_U16__ADHOC_MCAST_SEARCH__CLR(dst) \
26221                     (dst) = ((dst) &\
26222                     ~0x80000000U) | ((u_int32_t)(0) << 31)
26223 #define MAC_PCU_STA_ADDR_U16__TYPE                                    u_int32_t
26224 #define MAC_PCU_STA_ADDR_U16__READ                                  0xffffffffU
26225 #define MAC_PCU_STA_ADDR_U16__WRITE                                 0xffffffffU
26226
26227 #endif /* __MAC_PCU_STA_ADDR_U16_MACRO__ */
26228
26229
26230 /* macros for mac_pcu_reg_block.MAC_PCU_STA_ADDR_U16 */
26231 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_STA_ADDR_U16__NUM                     1
26232
26233 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BSSID_L32 */
26234 #ifndef __MAC_PCU_BSSID_L32_MACRO__
26235 #define __MAC_PCU_BSSID_L32_MACRO__
26236
26237 /* macros for field ADDR */
26238 #define MAC_PCU_BSSID_L32__ADDR__SHIFT                                        0
26239 #define MAC_PCU_BSSID_L32__ADDR__WIDTH                                       32
26240 #define MAC_PCU_BSSID_L32__ADDR__MASK                               0xffffffffU
26241 #define MAC_PCU_BSSID_L32__ADDR__READ(src)       (u_int32_t)(src) & 0xffffffffU
26242 #define MAC_PCU_BSSID_L32__ADDR__WRITE(src)    ((u_int32_t)(src) & 0xffffffffU)
26243 #define MAC_PCU_BSSID_L32__ADDR__MODIFY(dst, src) \
26244                     (dst) = ((dst) &\
26245                     ~0xffffffffU) | ((u_int32_t)(src) &\
26246                     0xffffffffU)
26247 #define MAC_PCU_BSSID_L32__ADDR__VERIFY(src) \
26248                     (!(((u_int32_t)(src)\
26249                     & ~0xffffffffU)))
26250 #define MAC_PCU_BSSID_L32__TYPE                                       u_int32_t
26251 #define MAC_PCU_BSSID_L32__READ                                     0xffffffffU
26252 #define MAC_PCU_BSSID_L32__WRITE                                    0xffffffffU
26253
26254 #endif /* __MAC_PCU_BSSID_L32_MACRO__ */
26255
26256
26257 /* macros for mac_pcu_reg_block.MAC_PCU_BSSID_L32 */
26258 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BSSID_L32__NUM                        1
26259
26260 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BSSID_U16 */
26261 #ifndef __MAC_PCU_BSSID_U16_MACRO__
26262 #define __MAC_PCU_BSSID_U16_MACRO__
26263
26264 /* macros for field ADDR */
26265 #define MAC_PCU_BSSID_U16__ADDR__SHIFT                                        0
26266 #define MAC_PCU_BSSID_U16__ADDR__WIDTH                                       16
26267 #define MAC_PCU_BSSID_U16__ADDR__MASK                               0x0000ffffU
26268 #define MAC_PCU_BSSID_U16__ADDR__READ(src)       (u_int32_t)(src) & 0x0000ffffU
26269 #define MAC_PCU_BSSID_U16__ADDR__WRITE(src)    ((u_int32_t)(src) & 0x0000ffffU)
26270 #define MAC_PCU_BSSID_U16__ADDR__MODIFY(dst, src) \
26271                     (dst) = ((dst) &\
26272                     ~0x0000ffffU) | ((u_int32_t)(src) &\
26273                     0x0000ffffU)
26274 #define MAC_PCU_BSSID_U16__ADDR__VERIFY(src) \
26275                     (!(((u_int32_t)(src)\
26276                     & ~0x0000ffffU)))
26277
26278 /* macros for field AID */
26279 #define MAC_PCU_BSSID_U16__AID__SHIFT                                        16
26280 #define MAC_PCU_BSSID_U16__AID__WIDTH                                        11
26281 #define MAC_PCU_BSSID_U16__AID__MASK                                0x07ff0000U
26282 #define MAC_PCU_BSSID_U16__AID__READ(src) \
26283                     (((u_int32_t)(src)\
26284                     & 0x07ff0000U) >> 16)
26285 #define MAC_PCU_BSSID_U16__AID__WRITE(src) \
26286                     (((u_int32_t)(src)\
26287                     << 16) & 0x07ff0000U)
26288 #define MAC_PCU_BSSID_U16__AID__MODIFY(dst, src) \
26289                     (dst) = ((dst) &\
26290                     ~0x07ff0000U) | (((u_int32_t)(src) <<\
26291                     16) & 0x07ff0000U)
26292 #define MAC_PCU_BSSID_U16__AID__VERIFY(src) \
26293                     (!((((u_int32_t)(src)\
26294                     << 16) & ~0x07ff0000U)))
26295 #define MAC_PCU_BSSID_U16__TYPE                                       u_int32_t
26296 #define MAC_PCU_BSSID_U16__READ                                     0x07ffffffU
26297 #define MAC_PCU_BSSID_U16__WRITE                                    0x07ffffffU
26298
26299 #endif /* __MAC_PCU_BSSID_U16_MACRO__ */
26300
26301
26302 /* macros for mac_pcu_reg_block.MAC_PCU_BSSID_U16 */
26303 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BSSID_U16__NUM                        1
26304
26305 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BCN_RSSI_AVE */
26306 #ifndef __MAC_PCU_BCN_RSSI_AVE_MACRO__
26307 #define __MAC_PCU_BCN_RSSI_AVE_MACRO__
26308
26309 /* macros for field AVE_VALUE */
26310 #define MAC_PCU_BCN_RSSI_AVE__AVE_VALUE__SHIFT                                0
26311 #define MAC_PCU_BCN_RSSI_AVE__AVE_VALUE__WIDTH                               12
26312 #define MAC_PCU_BCN_RSSI_AVE__AVE_VALUE__MASK                       0x00000fffU
26313 #define MAC_PCU_BCN_RSSI_AVE__AVE_VALUE__READ(src) \
26314                     (u_int32_t)(src)\
26315                     & 0x00000fffU
26316 #define MAC_PCU_BCN_RSSI_AVE__TYPE                                    u_int32_t
26317 #define MAC_PCU_BCN_RSSI_AVE__READ                                  0x00000fffU
26318
26319 #endif /* __MAC_PCU_BCN_RSSI_AVE_MACRO__ */
26320
26321
26322 /* macros for mac_pcu_reg_block.MAC_PCU_BCN_RSSI_AVE */
26323 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BCN_RSSI_AVE__NUM                     1
26324
26325 /* macros for BlueprintGlobalNameSpace::MAC_PCU_ACK_CTS_TIMEOUT */
26326 #ifndef __MAC_PCU_ACK_CTS_TIMEOUT_MACRO__
26327 #define __MAC_PCU_ACK_CTS_TIMEOUT_MACRO__
26328
26329 /* macros for field ACK_TIMEOUT */
26330 #define MAC_PCU_ACK_CTS_TIMEOUT__ACK_TIMEOUT__SHIFT                           0
26331 #define MAC_PCU_ACK_CTS_TIMEOUT__ACK_TIMEOUT__WIDTH                          14
26332 #define MAC_PCU_ACK_CTS_TIMEOUT__ACK_TIMEOUT__MASK                  0x00003fffU
26333 #define MAC_PCU_ACK_CTS_TIMEOUT__ACK_TIMEOUT__READ(src) \
26334                     (u_int32_t)(src)\
26335                     & 0x00003fffU
26336 #define MAC_PCU_ACK_CTS_TIMEOUT__ACK_TIMEOUT__WRITE(src) \
26337                     ((u_int32_t)(src)\
26338                     & 0x00003fffU)
26339 #define MAC_PCU_ACK_CTS_TIMEOUT__ACK_TIMEOUT__MODIFY(dst, src) \
26340                     (dst) = ((dst) &\
26341                     ~0x00003fffU) | ((u_int32_t)(src) &\
26342                     0x00003fffU)
26343 #define MAC_PCU_ACK_CTS_TIMEOUT__ACK_TIMEOUT__VERIFY(src) \
26344                     (!(((u_int32_t)(src)\
26345                     & ~0x00003fffU)))
26346
26347 /* macros for field CTS_TIMEOUT */
26348 #define MAC_PCU_ACK_CTS_TIMEOUT__CTS_TIMEOUT__SHIFT                          16
26349 #define MAC_PCU_ACK_CTS_TIMEOUT__CTS_TIMEOUT__WIDTH                          14
26350 #define MAC_PCU_ACK_CTS_TIMEOUT__CTS_TIMEOUT__MASK                  0x3fff0000U
26351 #define MAC_PCU_ACK_CTS_TIMEOUT__CTS_TIMEOUT__READ(src) \
26352                     (((u_int32_t)(src)\
26353                     & 0x3fff0000U) >> 16)
26354 #define MAC_PCU_ACK_CTS_TIMEOUT__CTS_TIMEOUT__WRITE(src) \
26355                     (((u_int32_t)(src)\
26356                     << 16) & 0x3fff0000U)
26357 #define MAC_PCU_ACK_CTS_TIMEOUT__CTS_TIMEOUT__MODIFY(dst, src) \
26358                     (dst) = ((dst) &\
26359                     ~0x3fff0000U) | (((u_int32_t)(src) <<\
26360                     16) & 0x3fff0000U)
26361 #define MAC_PCU_ACK_CTS_TIMEOUT__CTS_TIMEOUT__VERIFY(src) \
26362                     (!((((u_int32_t)(src)\
26363                     << 16) & ~0x3fff0000U)))
26364 #define MAC_PCU_ACK_CTS_TIMEOUT__TYPE                                 u_int32_t
26365 #define MAC_PCU_ACK_CTS_TIMEOUT__READ                               0x3fff3fffU
26366 #define MAC_PCU_ACK_CTS_TIMEOUT__WRITE                              0x3fff3fffU
26367
26368 #endif /* __MAC_PCU_ACK_CTS_TIMEOUT_MACRO__ */
26369
26370
26371 /* macros for mac_pcu_reg_block.MAC_PCU_ACK_CTS_TIMEOUT */
26372 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_ACK_CTS_TIMEOUT__NUM                  1
26373
26374 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BCN_RSSI_CTL */
26375 #ifndef __MAC_PCU_BCN_RSSI_CTL_MACRO__
26376 #define __MAC_PCU_BCN_RSSI_CTL_MACRO__
26377
26378 /* macros for field RSSI_THRESH */
26379 #define MAC_PCU_BCN_RSSI_CTL__RSSI_THRESH__SHIFT                              0
26380 #define MAC_PCU_BCN_RSSI_CTL__RSSI_THRESH__WIDTH                              8
26381 #define MAC_PCU_BCN_RSSI_CTL__RSSI_THRESH__MASK                     0x000000ffU
26382 #define MAC_PCU_BCN_RSSI_CTL__RSSI_THRESH__READ(src) \
26383                     (u_int32_t)(src)\
26384                     & 0x000000ffU
26385 #define MAC_PCU_BCN_RSSI_CTL__RSSI_THRESH__WRITE(src) \
26386                     ((u_int32_t)(src)\
26387                     & 0x000000ffU)
26388 #define MAC_PCU_BCN_RSSI_CTL__RSSI_THRESH__MODIFY(dst, src) \
26389                     (dst) = ((dst) &\
26390                     ~0x000000ffU) | ((u_int32_t)(src) &\
26391                     0x000000ffU)
26392 #define MAC_PCU_BCN_RSSI_CTL__RSSI_THRESH__VERIFY(src) \
26393                     (!(((u_int32_t)(src)\
26394                     & ~0x000000ffU)))
26395
26396 /* macros for field MISS_THRESH */
26397 #define MAC_PCU_BCN_RSSI_CTL__MISS_THRESH__SHIFT                              8
26398 #define MAC_PCU_BCN_RSSI_CTL__MISS_THRESH__WIDTH                              8
26399 #define MAC_PCU_BCN_RSSI_CTL__MISS_THRESH__MASK                     0x0000ff00U
26400 #define MAC_PCU_BCN_RSSI_CTL__MISS_THRESH__READ(src) \
26401                     (((u_int32_t)(src)\
26402                     & 0x0000ff00U) >> 8)
26403 #define MAC_PCU_BCN_RSSI_CTL__MISS_THRESH__WRITE(src) \
26404                     (((u_int32_t)(src)\
26405                     << 8) & 0x0000ff00U)
26406 #define MAC_PCU_BCN_RSSI_CTL__MISS_THRESH__MODIFY(dst, src) \
26407                     (dst) = ((dst) &\
26408                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
26409                     8) & 0x0000ff00U)
26410 #define MAC_PCU_BCN_RSSI_CTL__MISS_THRESH__VERIFY(src) \
26411                     (!((((u_int32_t)(src)\
26412                     << 8) & ~0x0000ff00U)))
26413
26414 /* macros for field WEIGHT */
26415 #define MAC_PCU_BCN_RSSI_CTL__WEIGHT__SHIFT                                  24
26416 #define MAC_PCU_BCN_RSSI_CTL__WEIGHT__WIDTH                                   5
26417 #define MAC_PCU_BCN_RSSI_CTL__WEIGHT__MASK                          0x1f000000U
26418 #define MAC_PCU_BCN_RSSI_CTL__WEIGHT__READ(src) \
26419                     (((u_int32_t)(src)\
26420                     & 0x1f000000U) >> 24)
26421 #define MAC_PCU_BCN_RSSI_CTL__WEIGHT__WRITE(src) \
26422                     (((u_int32_t)(src)\
26423                     << 24) & 0x1f000000U)
26424 #define MAC_PCU_BCN_RSSI_CTL__WEIGHT__MODIFY(dst, src) \
26425                     (dst) = ((dst) &\
26426                     ~0x1f000000U) | (((u_int32_t)(src) <<\
26427                     24) & 0x1f000000U)
26428 #define MAC_PCU_BCN_RSSI_CTL__WEIGHT__VERIFY(src) \
26429                     (!((((u_int32_t)(src)\
26430                     << 24) & ~0x1f000000U)))
26431
26432 /* macros for field RESET */
26433 #define MAC_PCU_BCN_RSSI_CTL__RESET__SHIFT                                   29
26434 #define MAC_PCU_BCN_RSSI_CTL__RESET__WIDTH                                    1
26435 #define MAC_PCU_BCN_RSSI_CTL__RESET__MASK                           0x20000000U
26436 #define MAC_PCU_BCN_RSSI_CTL__RESET__READ(src) \
26437                     (((u_int32_t)(src)\
26438                     & 0x20000000U) >> 29)
26439 #define MAC_PCU_BCN_RSSI_CTL__RESET__WRITE(src) \
26440                     (((u_int32_t)(src)\
26441                     << 29) & 0x20000000U)
26442 #define MAC_PCU_BCN_RSSI_CTL__RESET__MODIFY(dst, src) \
26443                     (dst) = ((dst) &\
26444                     ~0x20000000U) | (((u_int32_t)(src) <<\
26445                     29) & 0x20000000U)
26446 #define MAC_PCU_BCN_RSSI_CTL__RESET__VERIFY(src) \
26447                     (!((((u_int32_t)(src)\
26448                     << 29) & ~0x20000000U)))
26449 #define MAC_PCU_BCN_RSSI_CTL__RESET__SET(dst) \
26450                     (dst) = ((dst) &\
26451                     ~0x20000000U) | ((u_int32_t)(1) << 29)
26452 #define MAC_PCU_BCN_RSSI_CTL__RESET__CLR(dst) \
26453                     (dst) = ((dst) &\
26454                     ~0x20000000U) | ((u_int32_t)(0) << 29)
26455 #define MAC_PCU_BCN_RSSI_CTL__TYPE                                    u_int32_t
26456 #define MAC_PCU_BCN_RSSI_CTL__READ                                  0x3f00ffffU
26457 #define MAC_PCU_BCN_RSSI_CTL__WRITE                                 0x3f00ffffU
26458
26459 #endif /* __MAC_PCU_BCN_RSSI_CTL_MACRO__ */
26460
26461
26462 /* macros for mac_pcu_reg_block.MAC_PCU_BCN_RSSI_CTL */
26463 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BCN_RSSI_CTL__NUM                     1
26464
26465 /* macros for BlueprintGlobalNameSpace::MAC_PCU_USEC_LATENCY */
26466 #ifndef __MAC_PCU_USEC_LATENCY_MACRO__
26467 #define __MAC_PCU_USEC_LATENCY_MACRO__
26468
26469 /* macros for field USEC */
26470 #define MAC_PCU_USEC_LATENCY__USEC__SHIFT                                     0
26471 #define MAC_PCU_USEC_LATENCY__USEC__WIDTH                                     8
26472 #define MAC_PCU_USEC_LATENCY__USEC__MASK                            0x000000ffU
26473 #define MAC_PCU_USEC_LATENCY__USEC__READ(src)    (u_int32_t)(src) & 0x000000ffU
26474 #define MAC_PCU_USEC_LATENCY__USEC__WRITE(src) ((u_int32_t)(src) & 0x000000ffU)
26475 #define MAC_PCU_USEC_LATENCY__USEC__MODIFY(dst, src) \
26476                     (dst) = ((dst) &\
26477                     ~0x000000ffU) | ((u_int32_t)(src) &\
26478                     0x000000ffU)
26479 #define MAC_PCU_USEC_LATENCY__USEC__VERIFY(src) \
26480                     (!(((u_int32_t)(src)\
26481                     & ~0x000000ffU)))
26482
26483 /* macros for field TX_LATENCY */
26484 #define MAC_PCU_USEC_LATENCY__TX_LATENCY__SHIFT                              14
26485 #define MAC_PCU_USEC_LATENCY__TX_LATENCY__WIDTH                               9
26486 #define MAC_PCU_USEC_LATENCY__TX_LATENCY__MASK                      0x007fc000U
26487 #define MAC_PCU_USEC_LATENCY__TX_LATENCY__READ(src) \
26488                     (((u_int32_t)(src)\
26489                     & 0x007fc000U) >> 14)
26490 #define MAC_PCU_USEC_LATENCY__TX_LATENCY__WRITE(src) \
26491                     (((u_int32_t)(src)\
26492                     << 14) & 0x007fc000U)
26493 #define MAC_PCU_USEC_LATENCY__TX_LATENCY__MODIFY(dst, src) \
26494                     (dst) = ((dst) &\
26495                     ~0x007fc000U) | (((u_int32_t)(src) <<\
26496                     14) & 0x007fc000U)
26497 #define MAC_PCU_USEC_LATENCY__TX_LATENCY__VERIFY(src) \
26498                     (!((((u_int32_t)(src)\
26499                     << 14) & ~0x007fc000U)))
26500
26501 /* macros for field RX_LATENCY */
26502 #define MAC_PCU_USEC_LATENCY__RX_LATENCY__SHIFT                              23
26503 #define MAC_PCU_USEC_LATENCY__RX_LATENCY__WIDTH                               6
26504 #define MAC_PCU_USEC_LATENCY__RX_LATENCY__MASK                      0x1f800000U
26505 #define MAC_PCU_USEC_LATENCY__RX_LATENCY__READ(src) \
26506                     (((u_int32_t)(src)\
26507                     & 0x1f800000U) >> 23)
26508 #define MAC_PCU_USEC_LATENCY__RX_LATENCY__WRITE(src) \
26509                     (((u_int32_t)(src)\
26510                     << 23) & 0x1f800000U)
26511 #define MAC_PCU_USEC_LATENCY__RX_LATENCY__MODIFY(dst, src) \
26512                     (dst) = ((dst) &\
26513                     ~0x1f800000U) | (((u_int32_t)(src) <<\
26514                     23) & 0x1f800000U)
26515 #define MAC_PCU_USEC_LATENCY__RX_LATENCY__VERIFY(src) \
26516                     (!((((u_int32_t)(src)\
26517                     << 23) & ~0x1f800000U)))
26518 #define MAC_PCU_USEC_LATENCY__TYPE                                    u_int32_t
26519 #define MAC_PCU_USEC_LATENCY__READ                                  0x1fffc0ffU
26520 #define MAC_PCU_USEC_LATENCY__WRITE                                 0x1fffc0ffU
26521
26522 #endif /* __MAC_PCU_USEC_LATENCY_MACRO__ */
26523
26524
26525 /* macros for mac_pcu_reg_block.MAC_PCU_USEC_LATENCY */
26526 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_USEC_LATENCY__NUM                     1
26527
26528 /* macros for BlueprintGlobalNameSpace::MAC_PCU_RESET_TSF */
26529 #ifndef __MAC_PCU_RESET_TSF_MACRO__
26530 #define __MAC_PCU_RESET_TSF_MACRO__
26531
26532 /* macros for field ONE_SHOT */
26533 #define MAC_PCU_RESET_TSF__ONE_SHOT__SHIFT                                   24
26534 #define MAC_PCU_RESET_TSF__ONE_SHOT__WIDTH                                    1
26535 #define MAC_PCU_RESET_TSF__ONE_SHOT__MASK                           0x01000000U
26536 #define MAC_PCU_RESET_TSF__ONE_SHOT__READ(src) \
26537                     (((u_int32_t)(src)\
26538                     & 0x01000000U) >> 24)
26539 #define MAC_PCU_RESET_TSF__ONE_SHOT__WRITE(src) \
26540                     (((u_int32_t)(src)\
26541                     << 24) & 0x01000000U)
26542 #define MAC_PCU_RESET_TSF__ONE_SHOT__MODIFY(dst, src) \
26543                     (dst) = ((dst) &\
26544                     ~0x01000000U) | (((u_int32_t)(src) <<\
26545                     24) & 0x01000000U)
26546 #define MAC_PCU_RESET_TSF__ONE_SHOT__VERIFY(src) \
26547                     (!((((u_int32_t)(src)\
26548                     << 24) & ~0x01000000U)))
26549 #define MAC_PCU_RESET_TSF__ONE_SHOT__SET(dst) \
26550                     (dst) = ((dst) &\
26551                     ~0x01000000U) | ((u_int32_t)(1) << 24)
26552 #define MAC_PCU_RESET_TSF__ONE_SHOT__CLR(dst) \
26553                     (dst) = ((dst) &\
26554                     ~0x01000000U) | ((u_int32_t)(0) << 24)
26555
26556 /* macros for field ONE_SHOT2 */
26557 #define MAC_PCU_RESET_TSF__ONE_SHOT2__SHIFT                                  25
26558 #define MAC_PCU_RESET_TSF__ONE_SHOT2__WIDTH                                   1
26559 #define MAC_PCU_RESET_TSF__ONE_SHOT2__MASK                          0x02000000U
26560 #define MAC_PCU_RESET_TSF__ONE_SHOT2__READ(src) \
26561                     (((u_int32_t)(src)\
26562                     & 0x02000000U) >> 25)
26563 #define MAC_PCU_RESET_TSF__ONE_SHOT2__WRITE(src) \
26564                     (((u_int32_t)(src)\
26565                     << 25) & 0x02000000U)
26566 #define MAC_PCU_RESET_TSF__ONE_SHOT2__MODIFY(dst, src) \
26567                     (dst) = ((dst) &\
26568                     ~0x02000000U) | (((u_int32_t)(src) <<\
26569                     25) & 0x02000000U)
26570 #define MAC_PCU_RESET_TSF__ONE_SHOT2__VERIFY(src) \
26571                     (!((((u_int32_t)(src)\
26572                     << 25) & ~0x02000000U)))
26573 #define MAC_PCU_RESET_TSF__ONE_SHOT2__SET(dst) \
26574                     (dst) = ((dst) &\
26575                     ~0x02000000U) | ((u_int32_t)(1) << 25)
26576 #define MAC_PCU_RESET_TSF__ONE_SHOT2__CLR(dst) \
26577                     (dst) = ((dst) &\
26578                     ~0x02000000U) | ((u_int32_t)(0) << 25)
26579 #define MAC_PCU_RESET_TSF__TYPE                                       u_int32_t
26580 #define MAC_PCU_RESET_TSF__READ                                     0x03000000U
26581 #define MAC_PCU_RESET_TSF__WRITE                                    0x03000000U
26582
26583 #endif /* __MAC_PCU_RESET_TSF_MACRO__ */
26584
26585
26586 /* macros for mac_pcu_reg_block.MAC_PCU_RESET_TSF */
26587 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_RESET_TSF__NUM                        1
26588
26589 /* macros for BlueprintGlobalNameSpace::MAC_PCU_MAX_CFP_DUR */
26590 #ifndef __MAC_PCU_MAX_CFP_DUR_MACRO__
26591 #define __MAC_PCU_MAX_CFP_DUR_MACRO__
26592
26593 /* macros for field VALUE */
26594 #define MAC_PCU_MAX_CFP_DUR__VALUE__SHIFT                                     0
26595 #define MAC_PCU_MAX_CFP_DUR__VALUE__WIDTH                                    16
26596 #define MAC_PCU_MAX_CFP_DUR__VALUE__MASK                            0x0000ffffU
26597 #define MAC_PCU_MAX_CFP_DUR__VALUE__READ(src)    (u_int32_t)(src) & 0x0000ffffU
26598 #define MAC_PCU_MAX_CFP_DUR__VALUE__WRITE(src) ((u_int32_t)(src) & 0x0000ffffU)
26599 #define MAC_PCU_MAX_CFP_DUR__VALUE__MODIFY(dst, src) \
26600                     (dst) = ((dst) &\
26601                     ~0x0000ffffU) | ((u_int32_t)(src) &\
26602                     0x0000ffffU)
26603 #define MAC_PCU_MAX_CFP_DUR__VALUE__VERIFY(src) \
26604                     (!(((u_int32_t)(src)\
26605                     & ~0x0000ffffU)))
26606
26607 /* macros for field USEC_FRAC_NUMERATOR */
26608 #define MAC_PCU_MAX_CFP_DUR__USEC_FRAC_NUMERATOR__SHIFT                      16
26609 #define MAC_PCU_MAX_CFP_DUR__USEC_FRAC_NUMERATOR__WIDTH                       4
26610 #define MAC_PCU_MAX_CFP_DUR__USEC_FRAC_NUMERATOR__MASK              0x000f0000U
26611 #define MAC_PCU_MAX_CFP_DUR__USEC_FRAC_NUMERATOR__READ(src) \
26612                     (((u_int32_t)(src)\
26613                     & 0x000f0000U) >> 16)
26614 #define MAC_PCU_MAX_CFP_DUR__USEC_FRAC_NUMERATOR__WRITE(src) \
26615                     (((u_int32_t)(src)\
26616                     << 16) & 0x000f0000U)
26617 #define MAC_PCU_MAX_CFP_DUR__USEC_FRAC_NUMERATOR__MODIFY(dst, src) \
26618                     (dst) = ((dst) &\
26619                     ~0x000f0000U) | (((u_int32_t)(src) <<\
26620                     16) & 0x000f0000U)
26621 #define MAC_PCU_MAX_CFP_DUR__USEC_FRAC_NUMERATOR__VERIFY(src) \
26622                     (!((((u_int32_t)(src)\
26623                     << 16) & ~0x000f0000U)))
26624
26625 /* macros for field USEC_FRAC_DENOMINATOR */
26626 #define MAC_PCU_MAX_CFP_DUR__USEC_FRAC_DENOMINATOR__SHIFT                    24
26627 #define MAC_PCU_MAX_CFP_DUR__USEC_FRAC_DENOMINATOR__WIDTH                     4
26628 #define MAC_PCU_MAX_CFP_DUR__USEC_FRAC_DENOMINATOR__MASK            0x0f000000U
26629 #define MAC_PCU_MAX_CFP_DUR__USEC_FRAC_DENOMINATOR__READ(src) \
26630                     (((u_int32_t)(src)\
26631                     & 0x0f000000U) >> 24)
26632 #define MAC_PCU_MAX_CFP_DUR__USEC_FRAC_DENOMINATOR__WRITE(src) \
26633                     (((u_int32_t)(src)\
26634                     << 24) & 0x0f000000U)
26635 #define MAC_PCU_MAX_CFP_DUR__USEC_FRAC_DENOMINATOR__MODIFY(dst, src) \
26636                     (dst) = ((dst) &\
26637                     ~0x0f000000U) | (((u_int32_t)(src) <<\
26638                     24) & 0x0f000000U)
26639 #define MAC_PCU_MAX_CFP_DUR__USEC_FRAC_DENOMINATOR__VERIFY(src) \
26640                     (!((((u_int32_t)(src)\
26641                     << 24) & ~0x0f000000U)))
26642 #define MAC_PCU_MAX_CFP_DUR__TYPE                                     u_int32_t
26643 #define MAC_PCU_MAX_CFP_DUR__READ                                   0x0f0fffffU
26644 #define MAC_PCU_MAX_CFP_DUR__WRITE                                  0x0f0fffffU
26645
26646 #endif /* __MAC_PCU_MAX_CFP_DUR_MACRO__ */
26647
26648
26649 /* macros for mac_pcu_reg_block.MAC_PCU_MAX_CFP_DUR */
26650 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_MAX_CFP_DUR__NUM                      1
26651
26652 /* macros for BlueprintGlobalNameSpace::MAC_PCU_RX_FILTER */
26653 #ifndef __MAC_PCU_RX_FILTER_MACRO__
26654 #define __MAC_PCU_RX_FILTER_MACRO__
26655
26656 /* macros for field UNICAST */
26657 #define MAC_PCU_RX_FILTER__UNICAST__SHIFT                                     0
26658 #define MAC_PCU_RX_FILTER__UNICAST__WIDTH                                     1
26659 #define MAC_PCU_RX_FILTER__UNICAST__MASK                            0x00000001U
26660 #define MAC_PCU_RX_FILTER__UNICAST__READ(src)    (u_int32_t)(src) & 0x00000001U
26661 #define MAC_PCU_RX_FILTER__UNICAST__WRITE(src) ((u_int32_t)(src) & 0x00000001U)
26662 #define MAC_PCU_RX_FILTER__UNICAST__MODIFY(dst, src) \
26663                     (dst) = ((dst) &\
26664                     ~0x00000001U) | ((u_int32_t)(src) &\
26665                     0x00000001U)
26666 #define MAC_PCU_RX_FILTER__UNICAST__VERIFY(src) \
26667                     (!(((u_int32_t)(src)\
26668                     & ~0x00000001U)))
26669 #define MAC_PCU_RX_FILTER__UNICAST__SET(dst) \
26670                     (dst) = ((dst) &\
26671                     ~0x00000001U) | (u_int32_t)(1)
26672 #define MAC_PCU_RX_FILTER__UNICAST__CLR(dst) \
26673                     (dst) = ((dst) &\
26674                     ~0x00000001U) | (u_int32_t)(0)
26675
26676 /* macros for field MULTICAST */
26677 #define MAC_PCU_RX_FILTER__MULTICAST__SHIFT                                   1
26678 #define MAC_PCU_RX_FILTER__MULTICAST__WIDTH                                   1
26679 #define MAC_PCU_RX_FILTER__MULTICAST__MASK                          0x00000002U
26680 #define MAC_PCU_RX_FILTER__MULTICAST__READ(src) \
26681                     (((u_int32_t)(src)\
26682                     & 0x00000002U) >> 1)
26683 #define MAC_PCU_RX_FILTER__MULTICAST__WRITE(src) \
26684                     (((u_int32_t)(src)\
26685                     << 1) & 0x00000002U)
26686 #define MAC_PCU_RX_FILTER__MULTICAST__MODIFY(dst, src) \
26687                     (dst) = ((dst) &\
26688                     ~0x00000002U) | (((u_int32_t)(src) <<\
26689                     1) & 0x00000002U)
26690 #define MAC_PCU_RX_FILTER__MULTICAST__VERIFY(src) \
26691                     (!((((u_int32_t)(src)\
26692                     << 1) & ~0x00000002U)))
26693 #define MAC_PCU_RX_FILTER__MULTICAST__SET(dst) \
26694                     (dst) = ((dst) &\
26695                     ~0x00000002U) | ((u_int32_t)(1) << 1)
26696 #define MAC_PCU_RX_FILTER__MULTICAST__CLR(dst) \
26697                     (dst) = ((dst) &\
26698                     ~0x00000002U) | ((u_int32_t)(0) << 1)
26699
26700 /* macros for field BROADCAST */
26701 #define MAC_PCU_RX_FILTER__BROADCAST__SHIFT                                   2
26702 #define MAC_PCU_RX_FILTER__BROADCAST__WIDTH                                   1
26703 #define MAC_PCU_RX_FILTER__BROADCAST__MASK                          0x00000004U
26704 #define MAC_PCU_RX_FILTER__BROADCAST__READ(src) \
26705                     (((u_int32_t)(src)\
26706                     & 0x00000004U) >> 2)
26707 #define MAC_PCU_RX_FILTER__BROADCAST__WRITE(src) \
26708                     (((u_int32_t)(src)\
26709                     << 2) & 0x00000004U)
26710 #define MAC_PCU_RX_FILTER__BROADCAST__MODIFY(dst, src) \
26711                     (dst) = ((dst) &\
26712                     ~0x00000004U) | (((u_int32_t)(src) <<\
26713                     2) & 0x00000004U)
26714 #define MAC_PCU_RX_FILTER__BROADCAST__VERIFY(src) \
26715                     (!((((u_int32_t)(src)\
26716                     << 2) & ~0x00000004U)))
26717 #define MAC_PCU_RX_FILTER__BROADCAST__SET(dst) \
26718                     (dst) = ((dst) &\
26719                     ~0x00000004U) | ((u_int32_t)(1) << 2)
26720 #define MAC_PCU_RX_FILTER__BROADCAST__CLR(dst) \
26721                     (dst) = ((dst) &\
26722                     ~0x00000004U) | ((u_int32_t)(0) << 2)
26723
26724 /* macros for field CONTROL */
26725 #define MAC_PCU_RX_FILTER__CONTROL__SHIFT                                     3
26726 #define MAC_PCU_RX_FILTER__CONTROL__WIDTH                                     1
26727 #define MAC_PCU_RX_FILTER__CONTROL__MASK                            0x00000008U
26728 #define MAC_PCU_RX_FILTER__CONTROL__READ(src) \
26729                     (((u_int32_t)(src)\
26730                     & 0x00000008U) >> 3)
26731 #define MAC_PCU_RX_FILTER__CONTROL__WRITE(src) \
26732                     (((u_int32_t)(src)\
26733                     << 3) & 0x00000008U)
26734 #define MAC_PCU_RX_FILTER__CONTROL__MODIFY(dst, src) \
26735                     (dst) = ((dst) &\
26736                     ~0x00000008U) | (((u_int32_t)(src) <<\
26737                     3) & 0x00000008U)
26738 #define MAC_PCU_RX_FILTER__CONTROL__VERIFY(src) \
26739                     (!((((u_int32_t)(src)\
26740                     << 3) & ~0x00000008U)))
26741 #define MAC_PCU_RX_FILTER__CONTROL__SET(dst) \
26742                     (dst) = ((dst) &\
26743                     ~0x00000008U) | ((u_int32_t)(1) << 3)
26744 #define MAC_PCU_RX_FILTER__CONTROL__CLR(dst) \
26745                     (dst) = ((dst) &\
26746                     ~0x00000008U) | ((u_int32_t)(0) << 3)
26747
26748 /* macros for field BEACON */
26749 #define MAC_PCU_RX_FILTER__BEACON__SHIFT                                      4
26750 #define MAC_PCU_RX_FILTER__BEACON__WIDTH                                      1
26751 #define MAC_PCU_RX_FILTER__BEACON__MASK                             0x00000010U
26752 #define MAC_PCU_RX_FILTER__BEACON__READ(src) \
26753                     (((u_int32_t)(src)\
26754                     & 0x00000010U) >> 4)
26755 #define MAC_PCU_RX_FILTER__BEACON__WRITE(src) \
26756                     (((u_int32_t)(src)\
26757                     << 4) & 0x00000010U)
26758 #define MAC_PCU_RX_FILTER__BEACON__MODIFY(dst, src) \
26759                     (dst) = ((dst) &\
26760                     ~0x00000010U) | (((u_int32_t)(src) <<\
26761                     4) & 0x00000010U)
26762 #define MAC_PCU_RX_FILTER__BEACON__VERIFY(src) \
26763                     (!((((u_int32_t)(src)\
26764                     << 4) & ~0x00000010U)))
26765 #define MAC_PCU_RX_FILTER__BEACON__SET(dst) \
26766                     (dst) = ((dst) &\
26767                     ~0x00000010U) | ((u_int32_t)(1) << 4)
26768 #define MAC_PCU_RX_FILTER__BEACON__CLR(dst) \
26769                     (dst) = ((dst) &\
26770                     ~0x00000010U) | ((u_int32_t)(0) << 4)
26771
26772 /* macros for field PROMISCUOUS */
26773 #define MAC_PCU_RX_FILTER__PROMISCUOUS__SHIFT                                 5
26774 #define MAC_PCU_RX_FILTER__PROMISCUOUS__WIDTH                                 1
26775 #define MAC_PCU_RX_FILTER__PROMISCUOUS__MASK                        0x00000020U
26776 #define MAC_PCU_RX_FILTER__PROMISCUOUS__READ(src) \
26777                     (((u_int32_t)(src)\
26778                     & 0x00000020U) >> 5)
26779 #define MAC_PCU_RX_FILTER__PROMISCUOUS__WRITE(src) \
26780                     (((u_int32_t)(src)\
26781                     << 5) & 0x00000020U)
26782 #define MAC_PCU_RX_FILTER__PROMISCUOUS__MODIFY(dst, src) \
26783                     (dst) = ((dst) &\
26784                     ~0x00000020U) | (((u_int32_t)(src) <<\
26785                     5) & 0x00000020U)
26786 #define MAC_PCU_RX_FILTER__PROMISCUOUS__VERIFY(src) \
26787                     (!((((u_int32_t)(src)\
26788                     << 5) & ~0x00000020U)))
26789 #define MAC_PCU_RX_FILTER__PROMISCUOUS__SET(dst) \
26790                     (dst) = ((dst) &\
26791                     ~0x00000020U) | ((u_int32_t)(1) << 5)
26792 #define MAC_PCU_RX_FILTER__PROMISCUOUS__CLR(dst) \
26793                     (dst) = ((dst) &\
26794                     ~0x00000020U) | ((u_int32_t)(0) << 5)
26795
26796 /* macros for field XR_POLL */
26797 #define MAC_PCU_RX_FILTER__XR_POLL__SHIFT                                     6
26798 #define MAC_PCU_RX_FILTER__XR_POLL__WIDTH                                     1
26799 #define MAC_PCU_RX_FILTER__XR_POLL__MASK                            0x00000040U
26800 #define MAC_PCU_RX_FILTER__XR_POLL__READ(src) \
26801                     (((u_int32_t)(src)\
26802                     & 0x00000040U) >> 6)
26803 #define MAC_PCU_RX_FILTER__XR_POLL__WRITE(src) \
26804                     (((u_int32_t)(src)\
26805                     << 6) & 0x00000040U)
26806 #define MAC_PCU_RX_FILTER__XR_POLL__MODIFY(dst, src) \
26807                     (dst) = ((dst) &\
26808                     ~0x00000040U) | (((u_int32_t)(src) <<\
26809                     6) & 0x00000040U)
26810 #define MAC_PCU_RX_FILTER__XR_POLL__VERIFY(src) \
26811                     (!((((u_int32_t)(src)\
26812                     << 6) & ~0x00000040U)))
26813 #define MAC_PCU_RX_FILTER__XR_POLL__SET(dst) \
26814                     (dst) = ((dst) &\
26815                     ~0x00000040U) | ((u_int32_t)(1) << 6)
26816 #define MAC_PCU_RX_FILTER__XR_POLL__CLR(dst) \
26817                     (dst) = ((dst) &\
26818                     ~0x00000040U) | ((u_int32_t)(0) << 6)
26819
26820 /* macros for field PROBE_REQ */
26821 #define MAC_PCU_RX_FILTER__PROBE_REQ__SHIFT                                   7
26822 #define MAC_PCU_RX_FILTER__PROBE_REQ__WIDTH                                   1
26823 #define MAC_PCU_RX_FILTER__PROBE_REQ__MASK                          0x00000080U
26824 #define MAC_PCU_RX_FILTER__PROBE_REQ__READ(src) \
26825                     (((u_int32_t)(src)\
26826                     & 0x00000080U) >> 7)
26827 #define MAC_PCU_RX_FILTER__PROBE_REQ__WRITE(src) \
26828                     (((u_int32_t)(src)\
26829                     << 7) & 0x00000080U)
26830 #define MAC_PCU_RX_FILTER__PROBE_REQ__MODIFY(dst, src) \
26831                     (dst) = ((dst) &\
26832                     ~0x00000080U) | (((u_int32_t)(src) <<\
26833                     7) & 0x00000080U)
26834 #define MAC_PCU_RX_FILTER__PROBE_REQ__VERIFY(src) \
26835                     (!((((u_int32_t)(src)\
26836                     << 7) & ~0x00000080U)))
26837 #define MAC_PCU_RX_FILTER__PROBE_REQ__SET(dst) \
26838                     (dst) = ((dst) &\
26839                     ~0x00000080U) | ((u_int32_t)(1) << 7)
26840 #define MAC_PCU_RX_FILTER__PROBE_REQ__CLR(dst) \
26841                     (dst) = ((dst) &\
26842                     ~0x00000080U) | ((u_int32_t)(0) << 7)
26843
26844 /* macros for field SYNC_FRAME */
26845 #define MAC_PCU_RX_FILTER__SYNC_FRAME__SHIFT                                  8
26846 #define MAC_PCU_RX_FILTER__SYNC_FRAME__WIDTH                                  1
26847 #define MAC_PCU_RX_FILTER__SYNC_FRAME__MASK                         0x00000100U
26848 #define MAC_PCU_RX_FILTER__SYNC_FRAME__READ(src) \
26849                     (((u_int32_t)(src)\
26850                     & 0x00000100U) >> 8)
26851 #define MAC_PCU_RX_FILTER__SYNC_FRAME__WRITE(src) \
26852                     (((u_int32_t)(src)\
26853                     << 8) & 0x00000100U)
26854 #define MAC_PCU_RX_FILTER__SYNC_FRAME__MODIFY(dst, src) \
26855                     (dst) = ((dst) &\
26856                     ~0x00000100U) | (((u_int32_t)(src) <<\
26857                     8) & 0x00000100U)
26858 #define MAC_PCU_RX_FILTER__SYNC_FRAME__VERIFY(src) \
26859                     (!((((u_int32_t)(src)\
26860                     << 8) & ~0x00000100U)))
26861 #define MAC_PCU_RX_FILTER__SYNC_FRAME__SET(dst) \
26862                     (dst) = ((dst) &\
26863                     ~0x00000100U) | ((u_int32_t)(1) << 8)
26864 #define MAC_PCU_RX_FILTER__SYNC_FRAME__CLR(dst) \
26865                     (dst) = ((dst) &\
26866                     ~0x00000100U) | ((u_int32_t)(0) << 8)
26867
26868 /* macros for field MY_BEACON */
26869 #define MAC_PCU_RX_FILTER__MY_BEACON__SHIFT                                   9
26870 #define MAC_PCU_RX_FILTER__MY_BEACON__WIDTH                                   1
26871 #define MAC_PCU_RX_FILTER__MY_BEACON__MASK                          0x00000200U
26872 #define MAC_PCU_RX_FILTER__MY_BEACON__READ(src) \
26873                     (((u_int32_t)(src)\
26874                     & 0x00000200U) >> 9)
26875 #define MAC_PCU_RX_FILTER__MY_BEACON__WRITE(src) \
26876                     (((u_int32_t)(src)\
26877                     << 9) & 0x00000200U)
26878 #define MAC_PCU_RX_FILTER__MY_BEACON__MODIFY(dst, src) \
26879                     (dst) = ((dst) &\
26880                     ~0x00000200U) | (((u_int32_t)(src) <<\
26881                     9) & 0x00000200U)
26882 #define MAC_PCU_RX_FILTER__MY_BEACON__VERIFY(src) \
26883                     (!((((u_int32_t)(src)\
26884                     << 9) & ~0x00000200U)))
26885 #define MAC_PCU_RX_FILTER__MY_BEACON__SET(dst) \
26886                     (dst) = ((dst) &\
26887                     ~0x00000200U) | ((u_int32_t)(1) << 9)
26888 #define MAC_PCU_RX_FILTER__MY_BEACON__CLR(dst) \
26889                     (dst) = ((dst) &\
26890                     ~0x00000200U) | ((u_int32_t)(0) << 9)
26891
26892 /* macros for field COMPRESSED_BAR */
26893 #define MAC_PCU_RX_FILTER__COMPRESSED_BAR__SHIFT                             10
26894 #define MAC_PCU_RX_FILTER__COMPRESSED_BAR__WIDTH                              1
26895 #define MAC_PCU_RX_FILTER__COMPRESSED_BAR__MASK                     0x00000400U
26896 #define MAC_PCU_RX_FILTER__COMPRESSED_BAR__READ(src) \
26897                     (((u_int32_t)(src)\
26898                     & 0x00000400U) >> 10)
26899 #define MAC_PCU_RX_FILTER__COMPRESSED_BAR__WRITE(src) \
26900                     (((u_int32_t)(src)\
26901                     << 10) & 0x00000400U)
26902 #define MAC_PCU_RX_FILTER__COMPRESSED_BAR__MODIFY(dst, src) \
26903                     (dst) = ((dst) &\
26904                     ~0x00000400U) | (((u_int32_t)(src) <<\
26905                     10) & 0x00000400U)
26906 #define MAC_PCU_RX_FILTER__COMPRESSED_BAR__VERIFY(src) \
26907                     (!((((u_int32_t)(src)\
26908                     << 10) & ~0x00000400U)))
26909 #define MAC_PCU_RX_FILTER__COMPRESSED_BAR__SET(dst) \
26910                     (dst) = ((dst) &\
26911                     ~0x00000400U) | ((u_int32_t)(1) << 10)
26912 #define MAC_PCU_RX_FILTER__COMPRESSED_BAR__CLR(dst) \
26913                     (dst) = ((dst) &\
26914                     ~0x00000400U) | ((u_int32_t)(0) << 10)
26915
26916 /* macros for field COMPRESSED_BA */
26917 #define MAC_PCU_RX_FILTER__COMPRESSED_BA__SHIFT                              11
26918 #define MAC_PCU_RX_FILTER__COMPRESSED_BA__WIDTH                               1
26919 #define MAC_PCU_RX_FILTER__COMPRESSED_BA__MASK                      0x00000800U
26920 #define MAC_PCU_RX_FILTER__COMPRESSED_BA__READ(src) \
26921                     (((u_int32_t)(src)\
26922                     & 0x00000800U) >> 11)
26923 #define MAC_PCU_RX_FILTER__COMPRESSED_BA__WRITE(src) \
26924                     (((u_int32_t)(src)\
26925                     << 11) & 0x00000800U)
26926 #define MAC_PCU_RX_FILTER__COMPRESSED_BA__MODIFY(dst, src) \
26927                     (dst) = ((dst) &\
26928                     ~0x00000800U) | (((u_int32_t)(src) <<\
26929                     11) & 0x00000800U)
26930 #define MAC_PCU_RX_FILTER__COMPRESSED_BA__VERIFY(src) \
26931                     (!((((u_int32_t)(src)\
26932                     << 11) & ~0x00000800U)))
26933 #define MAC_PCU_RX_FILTER__COMPRESSED_BA__SET(dst) \
26934                     (dst) = ((dst) &\
26935                     ~0x00000800U) | ((u_int32_t)(1) << 11)
26936 #define MAC_PCU_RX_FILTER__COMPRESSED_BA__CLR(dst) \
26937                     (dst) = ((dst) &\
26938                     ~0x00000800U) | ((u_int32_t)(0) << 11)
26939
26940 /* macros for field UNCOMPRESSED_BA_BAR */
26941 #define MAC_PCU_RX_FILTER__UNCOMPRESSED_BA_BAR__SHIFT                        12
26942 #define MAC_PCU_RX_FILTER__UNCOMPRESSED_BA_BAR__WIDTH                         1
26943 #define MAC_PCU_RX_FILTER__UNCOMPRESSED_BA_BAR__MASK                0x00001000U
26944 #define MAC_PCU_RX_FILTER__UNCOMPRESSED_BA_BAR__READ(src) \
26945                     (((u_int32_t)(src)\
26946                     & 0x00001000U) >> 12)
26947 #define MAC_PCU_RX_FILTER__UNCOMPRESSED_BA_BAR__WRITE(src) \
26948                     (((u_int32_t)(src)\
26949                     << 12) & 0x00001000U)
26950 #define MAC_PCU_RX_FILTER__UNCOMPRESSED_BA_BAR__MODIFY(dst, src) \
26951                     (dst) = ((dst) &\
26952                     ~0x00001000U) | (((u_int32_t)(src) <<\
26953                     12) & 0x00001000U)
26954 #define MAC_PCU_RX_FILTER__UNCOMPRESSED_BA_BAR__VERIFY(src) \
26955                     (!((((u_int32_t)(src)\
26956                     << 12) & ~0x00001000U)))
26957 #define MAC_PCU_RX_FILTER__UNCOMPRESSED_BA_BAR__SET(dst) \
26958                     (dst) = ((dst) &\
26959                     ~0x00001000U) | ((u_int32_t)(1) << 12)
26960 #define MAC_PCU_RX_FILTER__UNCOMPRESSED_BA_BAR__CLR(dst) \
26961                     (dst) = ((dst) &\
26962                     ~0x00001000U) | ((u_int32_t)(0) << 12)
26963
26964 /* macros for field ASSUME_RADAR */
26965 #define MAC_PCU_RX_FILTER__ASSUME_RADAR__SHIFT                               13
26966 #define MAC_PCU_RX_FILTER__ASSUME_RADAR__WIDTH                                1
26967 #define MAC_PCU_RX_FILTER__ASSUME_RADAR__MASK                       0x00002000U
26968 #define MAC_PCU_RX_FILTER__ASSUME_RADAR__READ(src) \
26969                     (((u_int32_t)(src)\
26970                     & 0x00002000U) >> 13)
26971 #define MAC_PCU_RX_FILTER__ASSUME_RADAR__WRITE(src) \
26972                     (((u_int32_t)(src)\
26973                     << 13) & 0x00002000U)
26974 #define MAC_PCU_RX_FILTER__ASSUME_RADAR__MODIFY(dst, src) \
26975                     (dst) = ((dst) &\
26976                     ~0x00002000U) | (((u_int32_t)(src) <<\
26977                     13) & 0x00002000U)
26978 #define MAC_PCU_RX_FILTER__ASSUME_RADAR__VERIFY(src) \
26979                     (!((((u_int32_t)(src)\
26980                     << 13) & ~0x00002000U)))
26981 #define MAC_PCU_RX_FILTER__ASSUME_RADAR__SET(dst) \
26982                     (dst) = ((dst) &\
26983                     ~0x00002000U) | ((u_int32_t)(1) << 13)
26984 #define MAC_PCU_RX_FILTER__ASSUME_RADAR__CLR(dst) \
26985                     (dst) = ((dst) &\
26986                     ~0x00002000U) | ((u_int32_t)(0) << 13)
26987
26988 /* macros for field PS_POLL */
26989 #define MAC_PCU_RX_FILTER__PS_POLL__SHIFT                                    14
26990 #define MAC_PCU_RX_FILTER__PS_POLL__WIDTH                                     1
26991 #define MAC_PCU_RX_FILTER__PS_POLL__MASK                            0x00004000U
26992 #define MAC_PCU_RX_FILTER__PS_POLL__READ(src) \
26993                     (((u_int32_t)(src)\
26994                     & 0x00004000U) >> 14)
26995 #define MAC_PCU_RX_FILTER__PS_POLL__WRITE(src) \
26996                     (((u_int32_t)(src)\
26997                     << 14) & 0x00004000U)
26998 #define MAC_PCU_RX_FILTER__PS_POLL__MODIFY(dst, src) \
26999                     (dst) = ((dst) &\
27000                     ~0x00004000U) | (((u_int32_t)(src) <<\
27001                     14) & 0x00004000U)
27002 #define MAC_PCU_RX_FILTER__PS_POLL__VERIFY(src) \
27003                     (!((((u_int32_t)(src)\
27004                     << 14) & ~0x00004000U)))
27005 #define MAC_PCU_RX_FILTER__PS_POLL__SET(dst) \
27006                     (dst) = ((dst) &\
27007                     ~0x00004000U) | ((u_int32_t)(1) << 14)
27008 #define MAC_PCU_RX_FILTER__PS_POLL__CLR(dst) \
27009                     (dst) = ((dst) &\
27010                     ~0x00004000U) | ((u_int32_t)(0) << 14)
27011
27012 /* macros for field MCAST_BCAST_ALL */
27013 #define MAC_PCU_RX_FILTER__MCAST_BCAST_ALL__SHIFT                            15
27014 #define MAC_PCU_RX_FILTER__MCAST_BCAST_ALL__WIDTH                             1
27015 #define MAC_PCU_RX_FILTER__MCAST_BCAST_ALL__MASK                    0x00008000U
27016 #define MAC_PCU_RX_FILTER__MCAST_BCAST_ALL__READ(src) \
27017                     (((u_int32_t)(src)\
27018                     & 0x00008000U) >> 15)
27019 #define MAC_PCU_RX_FILTER__MCAST_BCAST_ALL__WRITE(src) \
27020                     (((u_int32_t)(src)\
27021                     << 15) & 0x00008000U)
27022 #define MAC_PCU_RX_FILTER__MCAST_BCAST_ALL__MODIFY(dst, src) \
27023                     (dst) = ((dst) &\
27024                     ~0x00008000U) | (((u_int32_t)(src) <<\
27025                     15) & 0x00008000U)
27026 #define MAC_PCU_RX_FILTER__MCAST_BCAST_ALL__VERIFY(src) \
27027                     (!((((u_int32_t)(src)\
27028                     << 15) & ~0x00008000U)))
27029 #define MAC_PCU_RX_FILTER__MCAST_BCAST_ALL__SET(dst) \
27030                     (dst) = ((dst) &\
27031                     ~0x00008000U) | ((u_int32_t)(1) << 15)
27032 #define MAC_PCU_RX_FILTER__MCAST_BCAST_ALL__CLR(dst) \
27033                     (dst) = ((dst) &\
27034                     ~0x00008000U) | ((u_int32_t)(0) << 15)
27035
27036 /* macros for field RST_DLMTR_CNT_DISABLE */
27037 #define MAC_PCU_RX_FILTER__RST_DLMTR_CNT_DISABLE__SHIFT                      16
27038 #define MAC_PCU_RX_FILTER__RST_DLMTR_CNT_DISABLE__WIDTH                       1
27039 #define MAC_PCU_RX_FILTER__RST_DLMTR_CNT_DISABLE__MASK              0x00010000U
27040 #define MAC_PCU_RX_FILTER__RST_DLMTR_CNT_DISABLE__READ(src) \
27041                     (((u_int32_t)(src)\
27042                     & 0x00010000U) >> 16)
27043 #define MAC_PCU_RX_FILTER__RST_DLMTR_CNT_DISABLE__WRITE(src) \
27044                     (((u_int32_t)(src)\
27045                     << 16) & 0x00010000U)
27046 #define MAC_PCU_RX_FILTER__RST_DLMTR_CNT_DISABLE__MODIFY(dst, src) \
27047                     (dst) = ((dst) &\
27048                     ~0x00010000U) | (((u_int32_t)(src) <<\
27049                     16) & 0x00010000U)
27050 #define MAC_PCU_RX_FILTER__RST_DLMTR_CNT_DISABLE__VERIFY(src) \
27051                     (!((((u_int32_t)(src)\
27052                     << 16) & ~0x00010000U)))
27053 #define MAC_PCU_RX_FILTER__RST_DLMTR_CNT_DISABLE__SET(dst) \
27054                     (dst) = ((dst) &\
27055                     ~0x00010000U) | ((u_int32_t)(1) << 16)
27056 #define MAC_PCU_RX_FILTER__RST_DLMTR_CNT_DISABLE__CLR(dst) \
27057                     (dst) = ((dst) &\
27058                     ~0x00010000U) | ((u_int32_t)(0) << 16)
27059
27060 /* macros for field HW_BCN_PROC_ENABLE */
27061 #define MAC_PCU_RX_FILTER__HW_BCN_PROC_ENABLE__SHIFT                         17
27062 #define MAC_PCU_RX_FILTER__HW_BCN_PROC_ENABLE__WIDTH                          1
27063 #define MAC_PCU_RX_FILTER__HW_BCN_PROC_ENABLE__MASK                 0x00020000U
27064 #define MAC_PCU_RX_FILTER__HW_BCN_PROC_ENABLE__READ(src) \
27065                     (((u_int32_t)(src)\
27066                     & 0x00020000U) >> 17)
27067 #define MAC_PCU_RX_FILTER__HW_BCN_PROC_ENABLE__WRITE(src) \
27068                     (((u_int32_t)(src)\
27069                     << 17) & 0x00020000U)
27070 #define MAC_PCU_RX_FILTER__HW_BCN_PROC_ENABLE__MODIFY(dst, src) \
27071                     (dst) = ((dst) &\
27072                     ~0x00020000U) | (((u_int32_t)(src) <<\
27073                     17) & 0x00020000U)
27074 #define MAC_PCU_RX_FILTER__HW_BCN_PROC_ENABLE__VERIFY(src) \
27075                     (!((((u_int32_t)(src)\
27076                     << 17) & ~0x00020000U)))
27077 #define MAC_PCU_RX_FILTER__HW_BCN_PROC_ENABLE__SET(dst) \
27078                     (dst) = ((dst) &\
27079                     ~0x00020000U) | ((u_int32_t)(1) << 17)
27080 #define MAC_PCU_RX_FILTER__HW_BCN_PROC_ENABLE__CLR(dst) \
27081                     (dst) = ((dst) &\
27082                     ~0x00020000U) | ((u_int32_t)(0) << 17)
27083
27084 /* macros for field MGMT_ACTION_MCAST */
27085 #define MAC_PCU_RX_FILTER__MGMT_ACTION_MCAST__SHIFT                          18
27086 #define MAC_PCU_RX_FILTER__MGMT_ACTION_MCAST__WIDTH                           1
27087 #define MAC_PCU_RX_FILTER__MGMT_ACTION_MCAST__MASK                  0x00040000U
27088 #define MAC_PCU_RX_FILTER__MGMT_ACTION_MCAST__READ(src) \
27089                     (((u_int32_t)(src)\
27090                     & 0x00040000U) >> 18)
27091 #define MAC_PCU_RX_FILTER__MGMT_ACTION_MCAST__WRITE(src) \
27092                     (((u_int32_t)(src)\
27093                     << 18) & 0x00040000U)
27094 #define MAC_PCU_RX_FILTER__MGMT_ACTION_MCAST__MODIFY(dst, src) \
27095                     (dst) = ((dst) &\
27096                     ~0x00040000U) | (((u_int32_t)(src) <<\
27097                     18) & 0x00040000U)
27098 #define MAC_PCU_RX_FILTER__MGMT_ACTION_MCAST__VERIFY(src) \
27099                     (!((((u_int32_t)(src)\
27100                     << 18) & ~0x00040000U)))
27101 #define MAC_PCU_RX_FILTER__MGMT_ACTION_MCAST__SET(dst) \
27102                     (dst) = ((dst) &\
27103                     ~0x00040000U) | ((u_int32_t)(1) << 18)
27104 #define MAC_PCU_RX_FILTER__MGMT_ACTION_MCAST__CLR(dst) \
27105                     (dst) = ((dst) &\
27106                     ~0x00040000U) | ((u_int32_t)(0) << 18)
27107 #define MAC_PCU_RX_FILTER__TYPE                                       u_int32_t
27108 #define MAC_PCU_RX_FILTER__READ                                     0x0007ffffU
27109 #define MAC_PCU_RX_FILTER__WRITE                                    0x0007ffffU
27110
27111 #endif /* __MAC_PCU_RX_FILTER_MACRO__ */
27112
27113
27114 /* macros for mac_pcu_reg_block.MAC_PCU_RX_FILTER */
27115 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_RX_FILTER__NUM                        1
27116
27117 /* macros for BlueprintGlobalNameSpace::MAC_PCU_MCAST_FILTER_L32 */
27118 #ifndef __MAC_PCU_MCAST_FILTER_L32_MACRO__
27119 #define __MAC_PCU_MCAST_FILTER_L32_MACRO__
27120
27121 /* macros for field VALUE */
27122 #define MAC_PCU_MCAST_FILTER_L32__VALUE__SHIFT                                0
27123 #define MAC_PCU_MCAST_FILTER_L32__VALUE__WIDTH                               32
27124 #define MAC_PCU_MCAST_FILTER_L32__VALUE__MASK                       0xffffffffU
27125 #define MAC_PCU_MCAST_FILTER_L32__VALUE__READ(src) \
27126                     (u_int32_t)(src)\
27127                     & 0xffffffffU
27128 #define MAC_PCU_MCAST_FILTER_L32__VALUE__WRITE(src) \
27129                     ((u_int32_t)(src)\
27130                     & 0xffffffffU)
27131 #define MAC_PCU_MCAST_FILTER_L32__VALUE__MODIFY(dst, src) \
27132                     (dst) = ((dst) &\
27133                     ~0xffffffffU) | ((u_int32_t)(src) &\
27134                     0xffffffffU)
27135 #define MAC_PCU_MCAST_FILTER_L32__VALUE__VERIFY(src) \
27136                     (!(((u_int32_t)(src)\
27137                     & ~0xffffffffU)))
27138 #define MAC_PCU_MCAST_FILTER_L32__TYPE                                u_int32_t
27139 #define MAC_PCU_MCAST_FILTER_L32__READ                              0xffffffffU
27140 #define MAC_PCU_MCAST_FILTER_L32__WRITE                             0xffffffffU
27141
27142 #endif /* __MAC_PCU_MCAST_FILTER_L32_MACRO__ */
27143
27144
27145 /* macros for mac_pcu_reg_block.MAC_PCU_MCAST_FILTER_L32 */
27146 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_MCAST_FILTER_L32__NUM                 1
27147
27148 /* macros for BlueprintGlobalNameSpace::MAC_PCU_MCAST_FILTER_U32 */
27149 #ifndef __MAC_PCU_MCAST_FILTER_U32_MACRO__
27150 #define __MAC_PCU_MCAST_FILTER_U32_MACRO__
27151
27152 /* macros for field VALUE */
27153 #define MAC_PCU_MCAST_FILTER_U32__VALUE__SHIFT                                0
27154 #define MAC_PCU_MCAST_FILTER_U32__VALUE__WIDTH                               32
27155 #define MAC_PCU_MCAST_FILTER_U32__VALUE__MASK                       0xffffffffU
27156 #define MAC_PCU_MCAST_FILTER_U32__VALUE__READ(src) \
27157                     (u_int32_t)(src)\
27158                     & 0xffffffffU
27159 #define MAC_PCU_MCAST_FILTER_U32__VALUE__WRITE(src) \
27160                     ((u_int32_t)(src)\
27161                     & 0xffffffffU)
27162 #define MAC_PCU_MCAST_FILTER_U32__VALUE__MODIFY(dst, src) \
27163                     (dst) = ((dst) &\
27164                     ~0xffffffffU) | ((u_int32_t)(src) &\
27165                     0xffffffffU)
27166 #define MAC_PCU_MCAST_FILTER_U32__VALUE__VERIFY(src) \
27167                     (!(((u_int32_t)(src)\
27168                     & ~0xffffffffU)))
27169 #define MAC_PCU_MCAST_FILTER_U32__TYPE                                u_int32_t
27170 #define MAC_PCU_MCAST_FILTER_U32__READ                              0xffffffffU
27171 #define MAC_PCU_MCAST_FILTER_U32__WRITE                             0xffffffffU
27172
27173 #endif /* __MAC_PCU_MCAST_FILTER_U32_MACRO__ */
27174
27175
27176 /* macros for mac_pcu_reg_block.MAC_PCU_MCAST_FILTER_U32 */
27177 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_MCAST_FILTER_U32__NUM                 1
27178
27179 /* macros for BlueprintGlobalNameSpace::MAC_PCU_DIAG_SW */
27180 #ifndef __MAC_PCU_DIAG_SW_MACRO__
27181 #define __MAC_PCU_DIAG_SW_MACRO__
27182
27183 /* macros for field INVALID_KEY_NO_ACK */
27184 #define MAC_PCU_DIAG_SW__INVALID_KEY_NO_ACK__SHIFT                            0
27185 #define MAC_PCU_DIAG_SW__INVALID_KEY_NO_ACK__WIDTH                            1
27186 #define MAC_PCU_DIAG_SW__INVALID_KEY_NO_ACK__MASK                   0x00000001U
27187 #define MAC_PCU_DIAG_SW__INVALID_KEY_NO_ACK__READ(src) \
27188                     (u_int32_t)(src)\
27189                     & 0x00000001U
27190 #define MAC_PCU_DIAG_SW__INVALID_KEY_NO_ACK__WRITE(src) \
27191                     ((u_int32_t)(src)\
27192                     & 0x00000001U)
27193 #define MAC_PCU_DIAG_SW__INVALID_KEY_NO_ACK__MODIFY(dst, src) \
27194                     (dst) = ((dst) &\
27195                     ~0x00000001U) | ((u_int32_t)(src) &\
27196                     0x00000001U)
27197 #define MAC_PCU_DIAG_SW__INVALID_KEY_NO_ACK__VERIFY(src) \
27198                     (!(((u_int32_t)(src)\
27199                     & ~0x00000001U)))
27200 #define MAC_PCU_DIAG_SW__INVALID_KEY_NO_ACK__SET(dst) \
27201                     (dst) = ((dst) &\
27202                     ~0x00000001U) | (u_int32_t)(1)
27203 #define MAC_PCU_DIAG_SW__INVALID_KEY_NO_ACK__CLR(dst) \
27204                     (dst) = ((dst) &\
27205                     ~0x00000001U) | (u_int32_t)(0)
27206
27207 /* macros for field NO_ACK */
27208 #define MAC_PCU_DIAG_SW__NO_ACK__SHIFT                                        1
27209 #define MAC_PCU_DIAG_SW__NO_ACK__WIDTH                                        1
27210 #define MAC_PCU_DIAG_SW__NO_ACK__MASK                               0x00000002U
27211 #define MAC_PCU_DIAG_SW__NO_ACK__READ(src) \
27212                     (((u_int32_t)(src)\
27213                     & 0x00000002U) >> 1)
27214 #define MAC_PCU_DIAG_SW__NO_ACK__WRITE(src) \
27215                     (((u_int32_t)(src)\
27216                     << 1) & 0x00000002U)
27217 #define MAC_PCU_DIAG_SW__NO_ACK__MODIFY(dst, src) \
27218                     (dst) = ((dst) &\
27219                     ~0x00000002U) | (((u_int32_t)(src) <<\
27220                     1) & 0x00000002U)
27221 #define MAC_PCU_DIAG_SW__NO_ACK__VERIFY(src) \
27222                     (!((((u_int32_t)(src)\
27223                     << 1) & ~0x00000002U)))
27224 #define MAC_PCU_DIAG_SW__NO_ACK__SET(dst) \
27225                     (dst) = ((dst) &\
27226                     ~0x00000002U) | ((u_int32_t)(1) << 1)
27227 #define MAC_PCU_DIAG_SW__NO_ACK__CLR(dst) \
27228                     (dst) = ((dst) &\
27229                     ~0x00000002U) | ((u_int32_t)(0) << 1)
27230
27231 /* macros for field NO_CTS */
27232 #define MAC_PCU_DIAG_SW__NO_CTS__SHIFT                                        2
27233 #define MAC_PCU_DIAG_SW__NO_CTS__WIDTH                                        1
27234 #define MAC_PCU_DIAG_SW__NO_CTS__MASK                               0x00000004U
27235 #define MAC_PCU_DIAG_SW__NO_CTS__READ(src) \
27236                     (((u_int32_t)(src)\
27237                     & 0x00000004U) >> 2)
27238 #define MAC_PCU_DIAG_SW__NO_CTS__WRITE(src) \
27239                     (((u_int32_t)(src)\
27240                     << 2) & 0x00000004U)
27241 #define MAC_PCU_DIAG_SW__NO_CTS__MODIFY(dst, src) \
27242                     (dst) = ((dst) &\
27243                     ~0x00000004U) | (((u_int32_t)(src) <<\
27244                     2) & 0x00000004U)
27245 #define MAC_PCU_DIAG_SW__NO_CTS__VERIFY(src) \
27246                     (!((((u_int32_t)(src)\
27247                     << 2) & ~0x00000004U)))
27248 #define MAC_PCU_DIAG_SW__NO_CTS__SET(dst) \
27249                     (dst) = ((dst) &\
27250                     ~0x00000004U) | ((u_int32_t)(1) << 2)
27251 #define MAC_PCU_DIAG_SW__NO_CTS__CLR(dst) \
27252                     (dst) = ((dst) &\
27253                     ~0x00000004U) | ((u_int32_t)(0) << 2)
27254
27255 /* macros for field NO_ENCRYPT */
27256 #define MAC_PCU_DIAG_SW__NO_ENCRYPT__SHIFT                                    3
27257 #define MAC_PCU_DIAG_SW__NO_ENCRYPT__WIDTH                                    1
27258 #define MAC_PCU_DIAG_SW__NO_ENCRYPT__MASK                           0x00000008U
27259 #define MAC_PCU_DIAG_SW__NO_ENCRYPT__READ(src) \
27260                     (((u_int32_t)(src)\
27261                     & 0x00000008U) >> 3)
27262 #define MAC_PCU_DIAG_SW__NO_ENCRYPT__WRITE(src) \
27263                     (((u_int32_t)(src)\
27264                     << 3) & 0x00000008U)
27265 #define MAC_PCU_DIAG_SW__NO_ENCRYPT__MODIFY(dst, src) \
27266                     (dst) = ((dst) &\
27267                     ~0x00000008U) | (((u_int32_t)(src) <<\
27268                     3) & 0x00000008U)
27269 #define MAC_PCU_DIAG_SW__NO_ENCRYPT__VERIFY(src) \
27270                     (!((((u_int32_t)(src)\
27271                     << 3) & ~0x00000008U)))
27272 #define MAC_PCU_DIAG_SW__NO_ENCRYPT__SET(dst) \
27273                     (dst) = ((dst) &\
27274                     ~0x00000008U) | ((u_int32_t)(1) << 3)
27275 #define MAC_PCU_DIAG_SW__NO_ENCRYPT__CLR(dst) \
27276                     (dst) = ((dst) &\
27277                     ~0x00000008U) | ((u_int32_t)(0) << 3)
27278
27279 /* macros for field NO_DECRYPT */
27280 #define MAC_PCU_DIAG_SW__NO_DECRYPT__SHIFT                                    4
27281 #define MAC_PCU_DIAG_SW__NO_DECRYPT__WIDTH                                    1
27282 #define MAC_PCU_DIAG_SW__NO_DECRYPT__MASK                           0x00000010U
27283 #define MAC_PCU_DIAG_SW__NO_DECRYPT__READ(src) \
27284                     (((u_int32_t)(src)\
27285                     & 0x00000010U) >> 4)
27286 #define MAC_PCU_DIAG_SW__NO_DECRYPT__WRITE(src) \
27287                     (((u_int32_t)(src)\
27288                     << 4) & 0x00000010U)
27289 #define MAC_PCU_DIAG_SW__NO_DECRYPT__MODIFY(dst, src) \
27290                     (dst) = ((dst) &\
27291                     ~0x00000010U) | (((u_int32_t)(src) <<\
27292                     4) & 0x00000010U)
27293 #define MAC_PCU_DIAG_SW__NO_DECRYPT__VERIFY(src) \
27294                     (!((((u_int32_t)(src)\
27295                     << 4) & ~0x00000010U)))
27296 #define MAC_PCU_DIAG_SW__NO_DECRYPT__SET(dst) \
27297                     (dst) = ((dst) &\
27298                     ~0x00000010U) | ((u_int32_t)(1) << 4)
27299 #define MAC_PCU_DIAG_SW__NO_DECRYPT__CLR(dst) \
27300                     (dst) = ((dst) &\
27301                     ~0x00000010U) | ((u_int32_t)(0) << 4)
27302
27303 /* macros for field HALT_RX */
27304 #define MAC_PCU_DIAG_SW__HALT_RX__SHIFT                                       5
27305 #define MAC_PCU_DIAG_SW__HALT_RX__WIDTH                                       1
27306 #define MAC_PCU_DIAG_SW__HALT_RX__MASK                              0x00000020U
27307 #define MAC_PCU_DIAG_SW__HALT_RX__READ(src) \
27308                     (((u_int32_t)(src)\
27309                     & 0x00000020U) >> 5)
27310 #define MAC_PCU_DIAG_SW__HALT_RX__WRITE(src) \
27311                     (((u_int32_t)(src)\
27312                     << 5) & 0x00000020U)
27313 #define MAC_PCU_DIAG_SW__HALT_RX__MODIFY(dst, src) \
27314                     (dst) = ((dst) &\
27315                     ~0x00000020U) | (((u_int32_t)(src) <<\
27316                     5) & 0x00000020U)
27317 #define MAC_PCU_DIAG_SW__HALT_RX__VERIFY(src) \
27318                     (!((((u_int32_t)(src)\
27319                     << 5) & ~0x00000020U)))
27320 #define MAC_PCU_DIAG_SW__HALT_RX__SET(dst) \
27321                     (dst) = ((dst) &\
27322                     ~0x00000020U) | ((u_int32_t)(1) << 5)
27323 #define MAC_PCU_DIAG_SW__HALT_RX__CLR(dst) \
27324                     (dst) = ((dst) &\
27325                     ~0x00000020U) | ((u_int32_t)(0) << 5)
27326
27327 /* macros for field LOOP_BACK */
27328 #define MAC_PCU_DIAG_SW__LOOP_BACK__SHIFT                                     6
27329 #define MAC_PCU_DIAG_SW__LOOP_BACK__WIDTH                                     1
27330 #define MAC_PCU_DIAG_SW__LOOP_BACK__MASK                            0x00000040U
27331 #define MAC_PCU_DIAG_SW__LOOP_BACK__READ(src) \
27332                     (((u_int32_t)(src)\
27333                     & 0x00000040U) >> 6)
27334 #define MAC_PCU_DIAG_SW__LOOP_BACK__WRITE(src) \
27335                     (((u_int32_t)(src)\
27336                     << 6) & 0x00000040U)
27337 #define MAC_PCU_DIAG_SW__LOOP_BACK__MODIFY(dst, src) \
27338                     (dst) = ((dst) &\
27339                     ~0x00000040U) | (((u_int32_t)(src) <<\
27340                     6) & 0x00000040U)
27341 #define MAC_PCU_DIAG_SW__LOOP_BACK__VERIFY(src) \
27342                     (!((((u_int32_t)(src)\
27343                     << 6) & ~0x00000040U)))
27344 #define MAC_PCU_DIAG_SW__LOOP_BACK__SET(dst) \
27345                     (dst) = ((dst) &\
27346                     ~0x00000040U) | ((u_int32_t)(1) << 6)
27347 #define MAC_PCU_DIAG_SW__LOOP_BACK__CLR(dst) \
27348                     (dst) = ((dst) &\
27349                     ~0x00000040U) | ((u_int32_t)(0) << 6)
27350
27351 /* macros for field CORRUPT_FCS */
27352 #define MAC_PCU_DIAG_SW__CORRUPT_FCS__SHIFT                                   7
27353 #define MAC_PCU_DIAG_SW__CORRUPT_FCS__WIDTH                                   1
27354 #define MAC_PCU_DIAG_SW__CORRUPT_FCS__MASK                          0x00000080U
27355 #define MAC_PCU_DIAG_SW__CORRUPT_FCS__READ(src) \
27356                     (((u_int32_t)(src)\
27357                     & 0x00000080U) >> 7)
27358 #define MAC_PCU_DIAG_SW__CORRUPT_FCS__WRITE(src) \
27359                     (((u_int32_t)(src)\
27360                     << 7) & 0x00000080U)
27361 #define MAC_PCU_DIAG_SW__CORRUPT_FCS__MODIFY(dst, src) \
27362                     (dst) = ((dst) &\
27363                     ~0x00000080U) | (((u_int32_t)(src) <<\
27364                     7) & 0x00000080U)
27365 #define MAC_PCU_DIAG_SW__CORRUPT_FCS__VERIFY(src) \
27366                     (!((((u_int32_t)(src)\
27367                     << 7) & ~0x00000080U)))
27368 #define MAC_PCU_DIAG_SW__CORRUPT_FCS__SET(dst) \
27369                     (dst) = ((dst) &\
27370                     ~0x00000080U) | ((u_int32_t)(1) << 7)
27371 #define MAC_PCU_DIAG_SW__CORRUPT_FCS__CLR(dst) \
27372                     (dst) = ((dst) &\
27373                     ~0x00000080U) | ((u_int32_t)(0) << 7)
27374
27375 /* macros for field DUMP_CHAN_INFO */
27376 #define MAC_PCU_DIAG_SW__DUMP_CHAN_INFO__SHIFT                                8
27377 #define MAC_PCU_DIAG_SW__DUMP_CHAN_INFO__WIDTH                                1
27378 #define MAC_PCU_DIAG_SW__DUMP_CHAN_INFO__MASK                       0x00000100U
27379 #define MAC_PCU_DIAG_SW__DUMP_CHAN_INFO__READ(src) \
27380                     (((u_int32_t)(src)\
27381                     & 0x00000100U) >> 8)
27382 #define MAC_PCU_DIAG_SW__DUMP_CHAN_INFO__WRITE(src) \
27383                     (((u_int32_t)(src)\
27384                     << 8) & 0x00000100U)
27385 #define MAC_PCU_DIAG_SW__DUMP_CHAN_INFO__MODIFY(dst, src) \
27386                     (dst) = ((dst) &\
27387                     ~0x00000100U) | (((u_int32_t)(src) <<\
27388                     8) & 0x00000100U)
27389 #define MAC_PCU_DIAG_SW__DUMP_CHAN_INFO__VERIFY(src) \
27390                     (!((((u_int32_t)(src)\
27391                     << 8) & ~0x00000100U)))
27392 #define MAC_PCU_DIAG_SW__DUMP_CHAN_INFO__SET(dst) \
27393                     (dst) = ((dst) &\
27394                     ~0x00000100U) | ((u_int32_t)(1) << 8)
27395 #define MAC_PCU_DIAG_SW__DUMP_CHAN_INFO__CLR(dst) \
27396                     (dst) = ((dst) &\
27397                     ~0x00000100U) | ((u_int32_t)(0) << 8)
27398
27399 /* macros for field ACCEPT_NON_V0 */
27400 #define MAC_PCU_DIAG_SW__ACCEPT_NON_V0__SHIFT                                17
27401 #define MAC_PCU_DIAG_SW__ACCEPT_NON_V0__WIDTH                                 1
27402 #define MAC_PCU_DIAG_SW__ACCEPT_NON_V0__MASK                        0x00020000U
27403 #define MAC_PCU_DIAG_SW__ACCEPT_NON_V0__READ(src) \
27404                     (((u_int32_t)(src)\
27405                     & 0x00020000U) >> 17)
27406 #define MAC_PCU_DIAG_SW__ACCEPT_NON_V0__WRITE(src) \
27407                     (((u_int32_t)(src)\
27408                     << 17) & 0x00020000U)
27409 #define MAC_PCU_DIAG_SW__ACCEPT_NON_V0__MODIFY(dst, src) \
27410                     (dst) = ((dst) &\
27411                     ~0x00020000U) | (((u_int32_t)(src) <<\
27412                     17) & 0x00020000U)
27413 #define MAC_PCU_DIAG_SW__ACCEPT_NON_V0__VERIFY(src) \
27414                     (!((((u_int32_t)(src)\
27415                     << 17) & ~0x00020000U)))
27416 #define MAC_PCU_DIAG_SW__ACCEPT_NON_V0__SET(dst) \
27417                     (dst) = ((dst) &\
27418                     ~0x00020000U) | ((u_int32_t)(1) << 17)
27419 #define MAC_PCU_DIAG_SW__ACCEPT_NON_V0__CLR(dst) \
27420                     (dst) = ((dst) &\
27421                     ~0x00020000U) | ((u_int32_t)(0) << 17)
27422
27423 /* macros for field OBS_SEL_1_0 */
27424 #define MAC_PCU_DIAG_SW__OBS_SEL_1_0__SHIFT                                  18
27425 #define MAC_PCU_DIAG_SW__OBS_SEL_1_0__WIDTH                                   2
27426 #define MAC_PCU_DIAG_SW__OBS_SEL_1_0__MASK                          0x000c0000U
27427 #define MAC_PCU_DIAG_SW__OBS_SEL_1_0__READ(src) \
27428                     (((u_int32_t)(src)\
27429                     & 0x000c0000U) >> 18)
27430 #define MAC_PCU_DIAG_SW__OBS_SEL_1_0__WRITE(src) \
27431                     (((u_int32_t)(src)\
27432                     << 18) & 0x000c0000U)
27433 #define MAC_PCU_DIAG_SW__OBS_SEL_1_0__MODIFY(dst, src) \
27434                     (dst) = ((dst) &\
27435                     ~0x000c0000U) | (((u_int32_t)(src) <<\
27436                     18) & 0x000c0000U)
27437 #define MAC_PCU_DIAG_SW__OBS_SEL_1_0__VERIFY(src) \
27438                     (!((((u_int32_t)(src)\
27439                     << 18) & ~0x000c0000U)))
27440
27441 /* macros for field RX_CLEAR_HIGH */
27442 #define MAC_PCU_DIAG_SW__RX_CLEAR_HIGH__SHIFT                                20
27443 #define MAC_PCU_DIAG_SW__RX_CLEAR_HIGH__WIDTH                                 1
27444 #define MAC_PCU_DIAG_SW__RX_CLEAR_HIGH__MASK                        0x00100000U
27445 #define MAC_PCU_DIAG_SW__RX_CLEAR_HIGH__READ(src) \
27446                     (((u_int32_t)(src)\
27447                     & 0x00100000U) >> 20)
27448 #define MAC_PCU_DIAG_SW__RX_CLEAR_HIGH__WRITE(src) \
27449                     (((u_int32_t)(src)\
27450                     << 20) & 0x00100000U)
27451 #define MAC_PCU_DIAG_SW__RX_CLEAR_HIGH__MODIFY(dst, src) \
27452                     (dst) = ((dst) &\
27453                     ~0x00100000U) | (((u_int32_t)(src) <<\
27454                     20) & 0x00100000U)
27455 #define MAC_PCU_DIAG_SW__RX_CLEAR_HIGH__VERIFY(src) \
27456                     (!((((u_int32_t)(src)\
27457                     << 20) & ~0x00100000U)))
27458 #define MAC_PCU_DIAG_SW__RX_CLEAR_HIGH__SET(dst) \
27459                     (dst) = ((dst) &\
27460                     ~0x00100000U) | ((u_int32_t)(1) << 20)
27461 #define MAC_PCU_DIAG_SW__RX_CLEAR_HIGH__CLR(dst) \
27462                     (dst) = ((dst) &\
27463                     ~0x00100000U) | ((u_int32_t)(0) << 20)
27464
27465 /* macros for field IGNORE_NAV */
27466 #define MAC_PCU_DIAG_SW__IGNORE_NAV__SHIFT                                   21
27467 #define MAC_PCU_DIAG_SW__IGNORE_NAV__WIDTH                                    1
27468 #define MAC_PCU_DIAG_SW__IGNORE_NAV__MASK                           0x00200000U
27469 #define MAC_PCU_DIAG_SW__IGNORE_NAV__READ(src) \
27470                     (((u_int32_t)(src)\
27471                     & 0x00200000U) >> 21)
27472 #define MAC_PCU_DIAG_SW__IGNORE_NAV__WRITE(src) \
27473                     (((u_int32_t)(src)\
27474                     << 21) & 0x00200000U)
27475 #define MAC_PCU_DIAG_SW__IGNORE_NAV__MODIFY(dst, src) \
27476                     (dst) = ((dst) &\
27477                     ~0x00200000U) | (((u_int32_t)(src) <<\
27478                     21) & 0x00200000U)
27479 #define MAC_PCU_DIAG_SW__IGNORE_NAV__VERIFY(src) \
27480                     (!((((u_int32_t)(src)\
27481                     << 21) & ~0x00200000U)))
27482 #define MAC_PCU_DIAG_SW__IGNORE_NAV__SET(dst) \
27483                     (dst) = ((dst) &\
27484                     ~0x00200000U) | ((u_int32_t)(1) << 21)
27485 #define MAC_PCU_DIAG_SW__IGNORE_NAV__CLR(dst) \
27486                     (dst) = ((dst) &\
27487                     ~0x00200000U) | ((u_int32_t)(0) << 21)
27488
27489 /* macros for field CHAN_IDLE_HIGH */
27490 #define MAC_PCU_DIAG_SW__CHAN_IDLE_HIGH__SHIFT                               22
27491 #define MAC_PCU_DIAG_SW__CHAN_IDLE_HIGH__WIDTH                                1
27492 #define MAC_PCU_DIAG_SW__CHAN_IDLE_HIGH__MASK                       0x00400000U
27493 #define MAC_PCU_DIAG_SW__CHAN_IDLE_HIGH__READ(src) \
27494                     (((u_int32_t)(src)\
27495                     & 0x00400000U) >> 22)
27496 #define MAC_PCU_DIAG_SW__CHAN_IDLE_HIGH__WRITE(src) \
27497                     (((u_int32_t)(src)\
27498                     << 22) & 0x00400000U)
27499 #define MAC_PCU_DIAG_SW__CHAN_IDLE_HIGH__MODIFY(dst, src) \
27500                     (dst) = ((dst) &\
27501                     ~0x00400000U) | (((u_int32_t)(src) <<\
27502                     22) & 0x00400000U)
27503 #define MAC_PCU_DIAG_SW__CHAN_IDLE_HIGH__VERIFY(src) \
27504                     (!((((u_int32_t)(src)\
27505                     << 22) & ~0x00400000U)))
27506 #define MAC_PCU_DIAG_SW__CHAN_IDLE_HIGH__SET(dst) \
27507                     (dst) = ((dst) &\
27508                     ~0x00400000U) | ((u_int32_t)(1) << 22)
27509 #define MAC_PCU_DIAG_SW__CHAN_IDLE_HIGH__CLR(dst) \
27510                     (dst) = ((dst) &\
27511                     ~0x00400000U) | ((u_int32_t)(0) << 22)
27512
27513 /* macros for field PHYERR_ENABLE_EIFS_CTL */
27514 #define MAC_PCU_DIAG_SW__PHYERR_ENABLE_EIFS_CTL__SHIFT                       23
27515 #define MAC_PCU_DIAG_SW__PHYERR_ENABLE_EIFS_CTL__WIDTH                        1
27516 #define MAC_PCU_DIAG_SW__PHYERR_ENABLE_EIFS_CTL__MASK               0x00800000U
27517 #define MAC_PCU_DIAG_SW__PHYERR_ENABLE_EIFS_CTL__READ(src) \
27518                     (((u_int32_t)(src)\
27519                     & 0x00800000U) >> 23)
27520 #define MAC_PCU_DIAG_SW__PHYERR_ENABLE_EIFS_CTL__WRITE(src) \
27521                     (((u_int32_t)(src)\
27522                     << 23) & 0x00800000U)
27523 #define MAC_PCU_DIAG_SW__PHYERR_ENABLE_EIFS_CTL__MODIFY(dst, src) \
27524                     (dst) = ((dst) &\
27525                     ~0x00800000U) | (((u_int32_t)(src) <<\
27526                     23) & 0x00800000U)
27527 #define MAC_PCU_DIAG_SW__PHYERR_ENABLE_EIFS_CTL__VERIFY(src) \
27528                     (!((((u_int32_t)(src)\
27529                     << 23) & ~0x00800000U)))
27530 #define MAC_PCU_DIAG_SW__PHYERR_ENABLE_EIFS_CTL__SET(dst) \
27531                     (dst) = ((dst) &\
27532                     ~0x00800000U) | ((u_int32_t)(1) << 23)
27533 #define MAC_PCU_DIAG_SW__PHYERR_ENABLE_EIFS_CTL__CLR(dst) \
27534                     (dst) = ((dst) &\
27535                     ~0x00800000U) | ((u_int32_t)(0) << 23)
27536
27537 /* macros for field DUAL_CHAIN_CHAN_INFO */
27538 #define MAC_PCU_DIAG_SW__DUAL_CHAIN_CHAN_INFO__SHIFT                         24
27539 #define MAC_PCU_DIAG_SW__DUAL_CHAIN_CHAN_INFO__WIDTH                          1
27540 #define MAC_PCU_DIAG_SW__DUAL_CHAIN_CHAN_INFO__MASK                 0x01000000U
27541 #define MAC_PCU_DIAG_SW__DUAL_CHAIN_CHAN_INFO__READ(src) \
27542                     (((u_int32_t)(src)\
27543                     & 0x01000000U) >> 24)
27544 #define MAC_PCU_DIAG_SW__DUAL_CHAIN_CHAN_INFO__WRITE(src) \
27545                     (((u_int32_t)(src)\
27546                     << 24) & 0x01000000U)
27547 #define MAC_PCU_DIAG_SW__DUAL_CHAIN_CHAN_INFO__MODIFY(dst, src) \
27548                     (dst) = ((dst) &\
27549                     ~0x01000000U) | (((u_int32_t)(src) <<\
27550                     24) & 0x01000000U)
27551 #define MAC_PCU_DIAG_SW__DUAL_CHAIN_CHAN_INFO__VERIFY(src) \
27552                     (!((((u_int32_t)(src)\
27553                     << 24) & ~0x01000000U)))
27554 #define MAC_PCU_DIAG_SW__DUAL_CHAIN_CHAN_INFO__SET(dst) \
27555                     (dst) = ((dst) &\
27556                     ~0x01000000U) | ((u_int32_t)(1) << 24)
27557 #define MAC_PCU_DIAG_SW__DUAL_CHAIN_CHAN_INFO__CLR(dst) \
27558                     (dst) = ((dst) &\
27559                     ~0x01000000U) | ((u_int32_t)(0) << 24)
27560
27561 /* macros for field FORCE_RX_ABORT */
27562 #define MAC_PCU_DIAG_SW__FORCE_RX_ABORT__SHIFT                               25
27563 #define MAC_PCU_DIAG_SW__FORCE_RX_ABORT__WIDTH                                1
27564 #define MAC_PCU_DIAG_SW__FORCE_RX_ABORT__MASK                       0x02000000U
27565 #define MAC_PCU_DIAG_SW__FORCE_RX_ABORT__READ(src) \
27566                     (((u_int32_t)(src)\
27567                     & 0x02000000U) >> 25)
27568 #define MAC_PCU_DIAG_SW__FORCE_RX_ABORT__WRITE(src) \
27569                     (((u_int32_t)(src)\
27570                     << 25) & 0x02000000U)
27571 #define MAC_PCU_DIAG_SW__FORCE_RX_ABORT__MODIFY(dst, src) \
27572                     (dst) = ((dst) &\
27573                     ~0x02000000U) | (((u_int32_t)(src) <<\
27574                     25) & 0x02000000U)
27575 #define MAC_PCU_DIAG_SW__FORCE_RX_ABORT__VERIFY(src) \
27576                     (!((((u_int32_t)(src)\
27577                     << 25) & ~0x02000000U)))
27578 #define MAC_PCU_DIAG_SW__FORCE_RX_ABORT__SET(dst) \
27579                     (dst) = ((dst) &\
27580                     ~0x02000000U) | ((u_int32_t)(1) << 25)
27581 #define MAC_PCU_DIAG_SW__FORCE_RX_ABORT__CLR(dst) \
27582                     (dst) = ((dst) &\
27583                     ~0x02000000U) | ((u_int32_t)(0) << 25)
27584
27585 /* macros for field SATURATE_CYCLE_CNT */
27586 #define MAC_PCU_DIAG_SW__SATURATE_CYCLE_CNT__SHIFT                           26
27587 #define MAC_PCU_DIAG_SW__SATURATE_CYCLE_CNT__WIDTH                            1
27588 #define MAC_PCU_DIAG_SW__SATURATE_CYCLE_CNT__MASK                   0x04000000U
27589 #define MAC_PCU_DIAG_SW__SATURATE_CYCLE_CNT__READ(src) \
27590                     (((u_int32_t)(src)\
27591                     & 0x04000000U) >> 26)
27592 #define MAC_PCU_DIAG_SW__SATURATE_CYCLE_CNT__WRITE(src) \
27593                     (((u_int32_t)(src)\
27594                     << 26) & 0x04000000U)
27595 #define MAC_PCU_DIAG_SW__SATURATE_CYCLE_CNT__MODIFY(dst, src) \
27596                     (dst) = ((dst) &\
27597                     ~0x04000000U) | (((u_int32_t)(src) <<\
27598                     26) & 0x04000000U)
27599 #define MAC_PCU_DIAG_SW__SATURATE_CYCLE_CNT__VERIFY(src) \
27600                     (!((((u_int32_t)(src)\
27601                     << 26) & ~0x04000000U)))
27602 #define MAC_PCU_DIAG_SW__SATURATE_CYCLE_CNT__SET(dst) \
27603                     (dst) = ((dst) &\
27604                     ~0x04000000U) | ((u_int32_t)(1) << 26)
27605 #define MAC_PCU_DIAG_SW__SATURATE_CYCLE_CNT__CLR(dst) \
27606                     (dst) = ((dst) &\
27607                     ~0x04000000U) | ((u_int32_t)(0) << 26)
27608
27609 /* macros for field OBS_SEL_2 */
27610 #define MAC_PCU_DIAG_SW__OBS_SEL_2__SHIFT                                    27
27611 #define MAC_PCU_DIAG_SW__OBS_SEL_2__WIDTH                                     1
27612 #define MAC_PCU_DIAG_SW__OBS_SEL_2__MASK                            0x08000000U
27613 #define MAC_PCU_DIAG_SW__OBS_SEL_2__READ(src) \
27614                     (((u_int32_t)(src)\
27615                     & 0x08000000U) >> 27)
27616 #define MAC_PCU_DIAG_SW__OBS_SEL_2__WRITE(src) \
27617                     (((u_int32_t)(src)\
27618                     << 27) & 0x08000000U)
27619 #define MAC_PCU_DIAG_SW__OBS_SEL_2__MODIFY(dst, src) \
27620                     (dst) = ((dst) &\
27621                     ~0x08000000U) | (((u_int32_t)(src) <<\
27622                     27) & 0x08000000U)
27623 #define MAC_PCU_DIAG_SW__OBS_SEL_2__VERIFY(src) \
27624                     (!((((u_int32_t)(src)\
27625                     << 27) & ~0x08000000U)))
27626 #define MAC_PCU_DIAG_SW__OBS_SEL_2__SET(dst) \
27627                     (dst) = ((dst) &\
27628                     ~0x08000000U) | ((u_int32_t)(1) << 27)
27629 #define MAC_PCU_DIAG_SW__OBS_SEL_2__CLR(dst) \
27630                     (dst) = ((dst) &\
27631                     ~0x08000000U) | ((u_int32_t)(0) << 27)
27632
27633 /* macros for field RX_CLEAR_CTL_LOW */
27634 #define MAC_PCU_DIAG_SW__RX_CLEAR_CTL_LOW__SHIFT                             28
27635 #define MAC_PCU_DIAG_SW__RX_CLEAR_CTL_LOW__WIDTH                              1
27636 #define MAC_PCU_DIAG_SW__RX_CLEAR_CTL_LOW__MASK                     0x10000000U
27637 #define MAC_PCU_DIAG_SW__RX_CLEAR_CTL_LOW__READ(src) \
27638                     (((u_int32_t)(src)\
27639                     & 0x10000000U) >> 28)
27640 #define MAC_PCU_DIAG_SW__RX_CLEAR_CTL_LOW__WRITE(src) \
27641                     (((u_int32_t)(src)\
27642                     << 28) & 0x10000000U)
27643 #define MAC_PCU_DIAG_SW__RX_CLEAR_CTL_LOW__MODIFY(dst, src) \
27644                     (dst) = ((dst) &\
27645                     ~0x10000000U) | (((u_int32_t)(src) <<\
27646                     28) & 0x10000000U)
27647 #define MAC_PCU_DIAG_SW__RX_CLEAR_CTL_LOW__VERIFY(src) \
27648                     (!((((u_int32_t)(src)\
27649                     << 28) & ~0x10000000U)))
27650 #define MAC_PCU_DIAG_SW__RX_CLEAR_CTL_LOW__SET(dst) \
27651                     (dst) = ((dst) &\
27652                     ~0x10000000U) | ((u_int32_t)(1) << 28)
27653 #define MAC_PCU_DIAG_SW__RX_CLEAR_CTL_LOW__CLR(dst) \
27654                     (dst) = ((dst) &\
27655                     ~0x10000000U) | ((u_int32_t)(0) << 28)
27656
27657 /* macros for field RX_CLEAR_EXT_LOW */
27658 #define MAC_PCU_DIAG_SW__RX_CLEAR_EXT_LOW__SHIFT                             29
27659 #define MAC_PCU_DIAG_SW__RX_CLEAR_EXT_LOW__WIDTH                              1
27660 #define MAC_PCU_DIAG_SW__RX_CLEAR_EXT_LOW__MASK                     0x20000000U
27661 #define MAC_PCU_DIAG_SW__RX_CLEAR_EXT_LOW__READ(src) \
27662                     (((u_int32_t)(src)\
27663                     & 0x20000000U) >> 29)
27664 #define MAC_PCU_DIAG_SW__RX_CLEAR_EXT_LOW__WRITE(src) \
27665                     (((u_int32_t)(src)\
27666                     << 29) & 0x20000000U)
27667 #define MAC_PCU_DIAG_SW__RX_CLEAR_EXT_LOW__MODIFY(dst, src) \
27668                     (dst) = ((dst) &\
27669                     ~0x20000000U) | (((u_int32_t)(src) <<\
27670                     29) & 0x20000000U)
27671 #define MAC_PCU_DIAG_SW__RX_CLEAR_EXT_LOW__VERIFY(src) \
27672                     (!((((u_int32_t)(src)\
27673                     << 29) & ~0x20000000U)))
27674 #define MAC_PCU_DIAG_SW__RX_CLEAR_EXT_LOW__SET(dst) \
27675                     (dst) = ((dst) &\
27676                     ~0x20000000U) | ((u_int32_t)(1) << 29)
27677 #define MAC_PCU_DIAG_SW__RX_CLEAR_EXT_LOW__CLR(dst) \
27678                     (dst) = ((dst) &\
27679                     ~0x20000000U) | ((u_int32_t)(0) << 29)
27680
27681 /* macros for field DEBUG_MODE */
27682 #define MAC_PCU_DIAG_SW__DEBUG_MODE__SHIFT                                   30
27683 #define MAC_PCU_DIAG_SW__DEBUG_MODE__WIDTH                                    2
27684 #define MAC_PCU_DIAG_SW__DEBUG_MODE__MASK                           0xc0000000U
27685 #define MAC_PCU_DIAG_SW__DEBUG_MODE__READ(src) \
27686                     (((u_int32_t)(src)\
27687                     & 0xc0000000U) >> 30)
27688 #define MAC_PCU_DIAG_SW__DEBUG_MODE__WRITE(src) \
27689                     (((u_int32_t)(src)\
27690                     << 30) & 0xc0000000U)
27691 #define MAC_PCU_DIAG_SW__DEBUG_MODE__MODIFY(dst, src) \
27692                     (dst) = ((dst) &\
27693                     ~0xc0000000U) | (((u_int32_t)(src) <<\
27694                     30) & 0xc0000000U)
27695 #define MAC_PCU_DIAG_SW__DEBUG_MODE__VERIFY(src) \
27696                     (!((((u_int32_t)(src)\
27697                     << 30) & ~0xc0000000U)))
27698 #define MAC_PCU_DIAG_SW__TYPE                                         u_int32_t
27699 #define MAC_PCU_DIAG_SW__READ                                       0xfffe01ffU
27700 #define MAC_PCU_DIAG_SW__WRITE                                      0xfffe01ffU
27701
27702 #endif /* __MAC_PCU_DIAG_SW_MACRO__ */
27703
27704
27705 /* macros for mac_pcu_reg_block.MAC_PCU_DIAG_SW */
27706 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_DIAG_SW__NUM                          1
27707
27708 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TSF_L32 */
27709 #ifndef __MAC_PCU_TSF_L32_MACRO__
27710 #define __MAC_PCU_TSF_L32_MACRO__
27711
27712 /* macros for field VALUE */
27713 #define MAC_PCU_TSF_L32__VALUE__SHIFT                                         0
27714 #define MAC_PCU_TSF_L32__VALUE__WIDTH                                        32
27715 #define MAC_PCU_TSF_L32__VALUE__MASK                                0xffffffffU
27716 #define MAC_PCU_TSF_L32__VALUE__READ(src)        (u_int32_t)(src) & 0xffffffffU
27717 #define MAC_PCU_TSF_L32__VALUE__WRITE(src)     ((u_int32_t)(src) & 0xffffffffU)
27718 #define MAC_PCU_TSF_L32__VALUE__MODIFY(dst, src) \
27719                     (dst) = ((dst) &\
27720                     ~0xffffffffU) | ((u_int32_t)(src) &\
27721                     0xffffffffU)
27722 #define MAC_PCU_TSF_L32__VALUE__VERIFY(src) \
27723                     (!(((u_int32_t)(src)\
27724                     & ~0xffffffffU)))
27725 #define MAC_PCU_TSF_L32__TYPE                                         u_int32_t
27726 #define MAC_PCU_TSF_L32__READ                                       0xffffffffU
27727 #define MAC_PCU_TSF_L32__WRITE                                      0xffffffffU
27728
27729 #endif /* __MAC_PCU_TSF_L32_MACRO__ */
27730
27731
27732 /* macros for mac_pcu_reg_block.MAC_PCU_TSF_L32 */
27733 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TSF_L32__NUM                          1
27734
27735 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TSF_U32 */
27736 #ifndef __MAC_PCU_TSF_U32_MACRO__
27737 #define __MAC_PCU_TSF_U32_MACRO__
27738
27739 /* macros for field VALUE */
27740 #define MAC_PCU_TSF_U32__VALUE__SHIFT                                         0
27741 #define MAC_PCU_TSF_U32__VALUE__WIDTH                                        32
27742 #define MAC_PCU_TSF_U32__VALUE__MASK                                0xffffffffU
27743 #define MAC_PCU_TSF_U32__VALUE__READ(src)        (u_int32_t)(src) & 0xffffffffU
27744 #define MAC_PCU_TSF_U32__VALUE__WRITE(src)     ((u_int32_t)(src) & 0xffffffffU)
27745 #define MAC_PCU_TSF_U32__VALUE__MODIFY(dst, src) \
27746                     (dst) = ((dst) &\
27747                     ~0xffffffffU) | ((u_int32_t)(src) &\
27748                     0xffffffffU)
27749 #define MAC_PCU_TSF_U32__VALUE__VERIFY(src) \
27750                     (!(((u_int32_t)(src)\
27751                     & ~0xffffffffU)))
27752 #define MAC_PCU_TSF_U32__TYPE                                         u_int32_t
27753 #define MAC_PCU_TSF_U32__READ                                       0xffffffffU
27754 #define MAC_PCU_TSF_U32__WRITE                                      0xffffffffU
27755
27756 #endif /* __MAC_PCU_TSF_U32_MACRO__ */
27757
27758
27759 /* macros for mac_pcu_reg_block.MAC_PCU_TSF_U32 */
27760 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TSF_U32__NUM                          1
27761
27762 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TST_ADDAC */
27763 #ifndef __MAC_PCU_TST_ADDAC_MACRO__
27764 #define __MAC_PCU_TST_ADDAC_MACRO__
27765
27766 /* macros for field CONT_TX */
27767 #define MAC_PCU_TST_ADDAC__CONT_TX__SHIFT                                     0
27768 #define MAC_PCU_TST_ADDAC__CONT_TX__WIDTH                                     1
27769 #define MAC_PCU_TST_ADDAC__CONT_TX__MASK                            0x00000001U
27770 #define MAC_PCU_TST_ADDAC__CONT_TX__READ(src)    (u_int32_t)(src) & 0x00000001U
27771 #define MAC_PCU_TST_ADDAC__CONT_TX__WRITE(src) ((u_int32_t)(src) & 0x00000001U)
27772 #define MAC_PCU_TST_ADDAC__CONT_TX__MODIFY(dst, src) \
27773                     (dst) = ((dst) &\
27774                     ~0x00000001U) | ((u_int32_t)(src) &\
27775                     0x00000001U)
27776 #define MAC_PCU_TST_ADDAC__CONT_TX__VERIFY(src) \
27777                     (!(((u_int32_t)(src)\
27778                     & ~0x00000001U)))
27779 #define MAC_PCU_TST_ADDAC__CONT_TX__SET(dst) \
27780                     (dst) = ((dst) &\
27781                     ~0x00000001U) | (u_int32_t)(1)
27782 #define MAC_PCU_TST_ADDAC__CONT_TX__CLR(dst) \
27783                     (dst) = ((dst) &\
27784                     ~0x00000001U) | (u_int32_t)(0)
27785
27786 /* macros for field TESTMODE */
27787 #define MAC_PCU_TST_ADDAC__TESTMODE__SHIFT                                    1
27788 #define MAC_PCU_TST_ADDAC__TESTMODE__WIDTH                                    1
27789 #define MAC_PCU_TST_ADDAC__TESTMODE__MASK                           0x00000002U
27790 #define MAC_PCU_TST_ADDAC__TESTMODE__READ(src) \
27791                     (((u_int32_t)(src)\
27792                     & 0x00000002U) >> 1)
27793 #define MAC_PCU_TST_ADDAC__TESTMODE__WRITE(src) \
27794                     (((u_int32_t)(src)\
27795                     << 1) & 0x00000002U)
27796 #define MAC_PCU_TST_ADDAC__TESTMODE__MODIFY(dst, src) \
27797                     (dst) = ((dst) &\
27798                     ~0x00000002U) | (((u_int32_t)(src) <<\
27799                     1) & 0x00000002U)
27800 #define MAC_PCU_TST_ADDAC__TESTMODE__VERIFY(src) \
27801                     (!((((u_int32_t)(src)\
27802                     << 1) & ~0x00000002U)))
27803 #define MAC_PCU_TST_ADDAC__TESTMODE__SET(dst) \
27804                     (dst) = ((dst) &\
27805                     ~0x00000002U) | ((u_int32_t)(1) << 1)
27806 #define MAC_PCU_TST_ADDAC__TESTMODE__CLR(dst) \
27807                     (dst) = ((dst) &\
27808                     ~0x00000002U) | ((u_int32_t)(0) << 1)
27809
27810 /* macros for field LOOP */
27811 #define MAC_PCU_TST_ADDAC__LOOP__SHIFT                                        2
27812 #define MAC_PCU_TST_ADDAC__LOOP__WIDTH                                        1
27813 #define MAC_PCU_TST_ADDAC__LOOP__MASK                               0x00000004U
27814 #define MAC_PCU_TST_ADDAC__LOOP__READ(src) \
27815                     (((u_int32_t)(src)\
27816                     & 0x00000004U) >> 2)
27817 #define MAC_PCU_TST_ADDAC__LOOP__WRITE(src) \
27818                     (((u_int32_t)(src)\
27819                     << 2) & 0x00000004U)
27820 #define MAC_PCU_TST_ADDAC__LOOP__MODIFY(dst, src) \
27821                     (dst) = ((dst) &\
27822                     ~0x00000004U) | (((u_int32_t)(src) <<\
27823                     2) & 0x00000004U)
27824 #define MAC_PCU_TST_ADDAC__LOOP__VERIFY(src) \
27825                     (!((((u_int32_t)(src)\
27826                     << 2) & ~0x00000004U)))
27827 #define MAC_PCU_TST_ADDAC__LOOP__SET(dst) \
27828                     (dst) = ((dst) &\
27829                     ~0x00000004U) | ((u_int32_t)(1) << 2)
27830 #define MAC_PCU_TST_ADDAC__LOOP__CLR(dst) \
27831                     (dst) = ((dst) &\
27832                     ~0x00000004U) | ((u_int32_t)(0) << 2)
27833
27834 /* macros for field LOOP_LEN */
27835 #define MAC_PCU_TST_ADDAC__LOOP_LEN__SHIFT                                    3
27836 #define MAC_PCU_TST_ADDAC__LOOP_LEN__WIDTH                                   11
27837 #define MAC_PCU_TST_ADDAC__LOOP_LEN__MASK                           0x00003ff8U
27838 #define MAC_PCU_TST_ADDAC__LOOP_LEN__READ(src) \
27839                     (((u_int32_t)(src)\
27840                     & 0x00003ff8U) >> 3)
27841 #define MAC_PCU_TST_ADDAC__LOOP_LEN__WRITE(src) \
27842                     (((u_int32_t)(src)\
27843                     << 3) & 0x00003ff8U)
27844 #define MAC_PCU_TST_ADDAC__LOOP_LEN__MODIFY(dst, src) \
27845                     (dst) = ((dst) &\
27846                     ~0x00003ff8U) | (((u_int32_t)(src) <<\
27847                     3) & 0x00003ff8U)
27848 #define MAC_PCU_TST_ADDAC__LOOP_LEN__VERIFY(src) \
27849                     (!((((u_int32_t)(src)\
27850                     << 3) & ~0x00003ff8U)))
27851
27852 /* macros for field UPPER_8B */
27853 #define MAC_PCU_TST_ADDAC__UPPER_8B__SHIFT                                   14
27854 #define MAC_PCU_TST_ADDAC__UPPER_8B__WIDTH                                    1
27855 #define MAC_PCU_TST_ADDAC__UPPER_8B__MASK                           0x00004000U
27856 #define MAC_PCU_TST_ADDAC__UPPER_8B__READ(src) \
27857                     (((u_int32_t)(src)\
27858                     & 0x00004000U) >> 14)
27859 #define MAC_PCU_TST_ADDAC__UPPER_8B__WRITE(src) \
27860                     (((u_int32_t)(src)\
27861                     << 14) & 0x00004000U)
27862 #define MAC_PCU_TST_ADDAC__UPPER_8B__MODIFY(dst, src) \
27863                     (dst) = ((dst) &\
27864                     ~0x00004000U) | (((u_int32_t)(src) <<\
27865                     14) & 0x00004000U)
27866 #define MAC_PCU_TST_ADDAC__UPPER_8B__VERIFY(src) \
27867                     (!((((u_int32_t)(src)\
27868                     << 14) & ~0x00004000U)))
27869 #define MAC_PCU_TST_ADDAC__UPPER_8B__SET(dst) \
27870                     (dst) = ((dst) &\
27871                     ~0x00004000U) | ((u_int32_t)(1) << 14)
27872 #define MAC_PCU_TST_ADDAC__UPPER_8B__CLR(dst) \
27873                     (dst) = ((dst) &\
27874                     ~0x00004000U) | ((u_int32_t)(0) << 14)
27875
27876 /* macros for field TRIG_SEL */
27877 #define MAC_PCU_TST_ADDAC__TRIG_SEL__SHIFT                                   16
27878 #define MAC_PCU_TST_ADDAC__TRIG_SEL__WIDTH                                    1
27879 #define MAC_PCU_TST_ADDAC__TRIG_SEL__MASK                           0x00010000U
27880 #define MAC_PCU_TST_ADDAC__TRIG_SEL__READ(src) \
27881                     (((u_int32_t)(src)\
27882                     & 0x00010000U) >> 16)
27883 #define MAC_PCU_TST_ADDAC__TRIG_SEL__WRITE(src) \
27884                     (((u_int32_t)(src)\
27885                     << 16) & 0x00010000U)
27886 #define MAC_PCU_TST_ADDAC__TRIG_SEL__MODIFY(dst, src) \
27887                     (dst) = ((dst) &\
27888                     ~0x00010000U) | (((u_int32_t)(src) <<\
27889                     16) & 0x00010000U)
27890 #define MAC_PCU_TST_ADDAC__TRIG_SEL__VERIFY(src) \
27891                     (!((((u_int32_t)(src)\
27892                     << 16) & ~0x00010000U)))
27893 #define MAC_PCU_TST_ADDAC__TRIG_SEL__SET(dst) \
27894                     (dst) = ((dst) &\
27895                     ~0x00010000U) | ((u_int32_t)(1) << 16)
27896 #define MAC_PCU_TST_ADDAC__TRIG_SEL__CLR(dst) \
27897                     (dst) = ((dst) &\
27898                     ~0x00010000U) | ((u_int32_t)(0) << 16)
27899
27900 /* macros for field TRIG_POLARITY */
27901 #define MAC_PCU_TST_ADDAC__TRIG_POLARITY__SHIFT                              17
27902 #define MAC_PCU_TST_ADDAC__TRIG_POLARITY__WIDTH                               1
27903 #define MAC_PCU_TST_ADDAC__TRIG_POLARITY__MASK                      0x00020000U
27904 #define MAC_PCU_TST_ADDAC__TRIG_POLARITY__READ(src) \
27905                     (((u_int32_t)(src)\
27906                     & 0x00020000U) >> 17)
27907 #define MAC_PCU_TST_ADDAC__TRIG_POLARITY__WRITE(src) \
27908                     (((u_int32_t)(src)\
27909                     << 17) & 0x00020000U)
27910 #define MAC_PCU_TST_ADDAC__TRIG_POLARITY__MODIFY(dst, src) \
27911                     (dst) = ((dst) &\
27912                     ~0x00020000U) | (((u_int32_t)(src) <<\
27913                     17) & 0x00020000U)
27914 #define MAC_PCU_TST_ADDAC__TRIG_POLARITY__VERIFY(src) \
27915                     (!((((u_int32_t)(src)\
27916                     << 17) & ~0x00020000U)))
27917 #define MAC_PCU_TST_ADDAC__TRIG_POLARITY__SET(dst) \
27918                     (dst) = ((dst) &\
27919                     ~0x00020000U) | ((u_int32_t)(1) << 17)
27920 #define MAC_PCU_TST_ADDAC__TRIG_POLARITY__CLR(dst) \
27921                     (dst) = ((dst) &\
27922                     ~0x00020000U) | ((u_int32_t)(0) << 17)
27923
27924 /* macros for field CONT_TEST */
27925 #define MAC_PCU_TST_ADDAC__CONT_TEST__SHIFT                                  18
27926 #define MAC_PCU_TST_ADDAC__CONT_TEST__WIDTH                                   1
27927 #define MAC_PCU_TST_ADDAC__CONT_TEST__MASK                          0x00040000U
27928 #define MAC_PCU_TST_ADDAC__CONT_TEST__READ(src) \
27929                     (((u_int32_t)(src)\
27930                     & 0x00040000U) >> 18)
27931 #define MAC_PCU_TST_ADDAC__CONT_TEST__SET(dst) \
27932                     (dst) = ((dst) &\
27933                     ~0x00040000U) | ((u_int32_t)(1) << 18)
27934 #define MAC_PCU_TST_ADDAC__CONT_TEST__CLR(dst) \
27935                     (dst) = ((dst) &\
27936                     ~0x00040000U) | ((u_int32_t)(0) << 18)
27937
27938 /* macros for field TEST_CAPTURE */
27939 #define MAC_PCU_TST_ADDAC__TEST_CAPTURE__SHIFT                               19
27940 #define MAC_PCU_TST_ADDAC__TEST_CAPTURE__WIDTH                                1
27941 #define MAC_PCU_TST_ADDAC__TEST_CAPTURE__MASK                       0x00080000U
27942 #define MAC_PCU_TST_ADDAC__TEST_CAPTURE__READ(src) \
27943                     (((u_int32_t)(src)\
27944                     & 0x00080000U) >> 19)
27945 #define MAC_PCU_TST_ADDAC__TEST_CAPTURE__WRITE(src) \
27946                     (((u_int32_t)(src)\
27947                     << 19) & 0x00080000U)
27948 #define MAC_PCU_TST_ADDAC__TEST_CAPTURE__MODIFY(dst, src) \
27949                     (dst) = ((dst) &\
27950                     ~0x00080000U) | (((u_int32_t)(src) <<\
27951                     19) & 0x00080000U)
27952 #define MAC_PCU_TST_ADDAC__TEST_CAPTURE__VERIFY(src) \
27953                     (!((((u_int32_t)(src)\
27954                     << 19) & ~0x00080000U)))
27955 #define MAC_PCU_TST_ADDAC__TEST_CAPTURE__SET(dst) \
27956                     (dst) = ((dst) &\
27957                     ~0x00080000U) | ((u_int32_t)(1) << 19)
27958 #define MAC_PCU_TST_ADDAC__TEST_CAPTURE__CLR(dst) \
27959                     (dst) = ((dst) &\
27960                     ~0x00080000U) | ((u_int32_t)(0) << 19)
27961
27962 /* macros for field TEST_ARM */
27963 #define MAC_PCU_TST_ADDAC__TEST_ARM__SHIFT                                   20
27964 #define MAC_PCU_TST_ADDAC__TEST_ARM__WIDTH                                    1
27965 #define MAC_PCU_TST_ADDAC__TEST_ARM__MASK                           0x00100000U
27966 #define MAC_PCU_TST_ADDAC__TEST_ARM__READ(src) \
27967                     (((u_int32_t)(src)\
27968                     & 0x00100000U) >> 20)
27969 #define MAC_PCU_TST_ADDAC__TEST_ARM__WRITE(src) \
27970                     (((u_int32_t)(src)\
27971                     << 20) & 0x00100000U)
27972 #define MAC_PCU_TST_ADDAC__TEST_ARM__MODIFY(dst, src) \
27973                     (dst) = ((dst) &\
27974                     ~0x00100000U) | (((u_int32_t)(src) <<\
27975                     20) & 0x00100000U)
27976 #define MAC_PCU_TST_ADDAC__TEST_ARM__VERIFY(src) \
27977                     (!((((u_int32_t)(src)\
27978                     << 20) & ~0x00100000U)))
27979 #define MAC_PCU_TST_ADDAC__TEST_ARM__SET(dst) \
27980                     (dst) = ((dst) &\
27981                     ~0x00100000U) | ((u_int32_t)(1) << 20)
27982 #define MAC_PCU_TST_ADDAC__TEST_ARM__CLR(dst) \
27983                     (dst) = ((dst) &\
27984                     ~0x00100000U) | ((u_int32_t)(0) << 20)
27985 #define MAC_PCU_TST_ADDAC__TYPE                                       u_int32_t
27986 #define MAC_PCU_TST_ADDAC__READ                                     0x001f7fffU
27987 #define MAC_PCU_TST_ADDAC__WRITE                                    0x001f7fffU
27988
27989 #endif /* __MAC_PCU_TST_ADDAC_MACRO__ */
27990
27991
27992 /* macros for mac_pcu_reg_block.MAC_PCU_TST_ADDAC */
27993 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TST_ADDAC__NUM                        1
27994
27995 /* macros for BlueprintGlobalNameSpace::MAC_PCU_DEF_ANTENNA */
27996 #ifndef __MAC_PCU_DEF_ANTENNA_MACRO__
27997 #define __MAC_PCU_DEF_ANTENNA_MACRO__
27998
27999 /* macros for field VALUE */
28000 #define MAC_PCU_DEF_ANTENNA__VALUE__SHIFT                                     0
28001 #define MAC_PCU_DEF_ANTENNA__VALUE__WIDTH                                    24
28002 #define MAC_PCU_DEF_ANTENNA__VALUE__MASK                            0x00ffffffU
28003 #define MAC_PCU_DEF_ANTENNA__VALUE__READ(src)    (u_int32_t)(src) & 0x00ffffffU
28004 #define MAC_PCU_DEF_ANTENNA__VALUE__WRITE(src) ((u_int32_t)(src) & 0x00ffffffU)
28005 #define MAC_PCU_DEF_ANTENNA__VALUE__MODIFY(dst, src) \
28006                     (dst) = ((dst) &\
28007                     ~0x00ffffffU) | ((u_int32_t)(src) &\
28008                     0x00ffffffU)
28009 #define MAC_PCU_DEF_ANTENNA__VALUE__VERIFY(src) \
28010                     (!(((u_int32_t)(src)\
28011                     & ~0x00ffffffU)))
28012
28013 /* macros for field TX_DEF_ANT_SEL */
28014 #define MAC_PCU_DEF_ANTENNA__TX_DEF_ANT_SEL__SHIFT                           24
28015 #define MAC_PCU_DEF_ANTENNA__TX_DEF_ANT_SEL__WIDTH                            1
28016 #define MAC_PCU_DEF_ANTENNA__TX_DEF_ANT_SEL__MASK                   0x01000000U
28017 #define MAC_PCU_DEF_ANTENNA__TX_DEF_ANT_SEL__READ(src) \
28018                     (((u_int32_t)(src)\
28019                     & 0x01000000U) >> 24)
28020 #define MAC_PCU_DEF_ANTENNA__TX_DEF_ANT_SEL__WRITE(src) \
28021                     (((u_int32_t)(src)\
28022                     << 24) & 0x01000000U)
28023 #define MAC_PCU_DEF_ANTENNA__TX_DEF_ANT_SEL__MODIFY(dst, src) \
28024                     (dst) = ((dst) &\
28025                     ~0x01000000U) | (((u_int32_t)(src) <<\
28026                     24) & 0x01000000U)
28027 #define MAC_PCU_DEF_ANTENNA__TX_DEF_ANT_SEL__VERIFY(src) \
28028                     (!((((u_int32_t)(src)\
28029                     << 24) & ~0x01000000U)))
28030 #define MAC_PCU_DEF_ANTENNA__TX_DEF_ANT_SEL__SET(dst) \
28031                     (dst) = ((dst) &\
28032                     ~0x01000000U) | ((u_int32_t)(1) << 24)
28033 #define MAC_PCU_DEF_ANTENNA__TX_DEF_ANT_SEL__CLR(dst) \
28034                     (dst) = ((dst) &\
28035                     ~0x01000000U) | ((u_int32_t)(0) << 24)
28036
28037 /* macros for field SLOW_TX_ANT_EN */
28038 #define MAC_PCU_DEF_ANTENNA__SLOW_TX_ANT_EN__SHIFT                           25
28039 #define MAC_PCU_DEF_ANTENNA__SLOW_TX_ANT_EN__WIDTH                            1
28040 #define MAC_PCU_DEF_ANTENNA__SLOW_TX_ANT_EN__MASK                   0x02000000U
28041 #define MAC_PCU_DEF_ANTENNA__SLOW_TX_ANT_EN__READ(src) \
28042                     (((u_int32_t)(src)\
28043                     & 0x02000000U) >> 25)
28044 #define MAC_PCU_DEF_ANTENNA__SLOW_TX_ANT_EN__WRITE(src) \
28045                     (((u_int32_t)(src)\
28046                     << 25) & 0x02000000U)
28047 #define MAC_PCU_DEF_ANTENNA__SLOW_TX_ANT_EN__MODIFY(dst, src) \
28048                     (dst) = ((dst) &\
28049                     ~0x02000000U) | (((u_int32_t)(src) <<\
28050                     25) & 0x02000000U)
28051 #define MAC_PCU_DEF_ANTENNA__SLOW_TX_ANT_EN__VERIFY(src) \
28052                     (!((((u_int32_t)(src)\
28053                     << 25) & ~0x02000000U)))
28054 #define MAC_PCU_DEF_ANTENNA__SLOW_TX_ANT_EN__SET(dst) \
28055                     (dst) = ((dst) &\
28056                     ~0x02000000U) | ((u_int32_t)(1) << 25)
28057 #define MAC_PCU_DEF_ANTENNA__SLOW_TX_ANT_EN__CLR(dst) \
28058                     (dst) = ((dst) &\
28059                     ~0x02000000U) | ((u_int32_t)(0) << 25)
28060
28061 /* macros for field TX_CUR_ANT */
28062 #define MAC_PCU_DEF_ANTENNA__TX_CUR_ANT__SHIFT                               26
28063 #define MAC_PCU_DEF_ANTENNA__TX_CUR_ANT__WIDTH                                1
28064 #define MAC_PCU_DEF_ANTENNA__TX_CUR_ANT__MASK                       0x04000000U
28065 #define MAC_PCU_DEF_ANTENNA__TX_CUR_ANT__READ(src) \
28066                     (((u_int32_t)(src)\
28067                     & 0x04000000U) >> 26)
28068 #define MAC_PCU_DEF_ANTENNA__TX_CUR_ANT__WRITE(src) \
28069                     (((u_int32_t)(src)\
28070                     << 26) & 0x04000000U)
28071 #define MAC_PCU_DEF_ANTENNA__TX_CUR_ANT__MODIFY(dst, src) \
28072                     (dst) = ((dst) &\
28073                     ~0x04000000U) | (((u_int32_t)(src) <<\
28074                     26) & 0x04000000U)
28075 #define MAC_PCU_DEF_ANTENNA__TX_CUR_ANT__VERIFY(src) \
28076                     (!((((u_int32_t)(src)\
28077                     << 26) & ~0x04000000U)))
28078 #define MAC_PCU_DEF_ANTENNA__TX_CUR_ANT__SET(dst) \
28079                     (dst) = ((dst) &\
28080                     ~0x04000000U) | ((u_int32_t)(1) << 26)
28081 #define MAC_PCU_DEF_ANTENNA__TX_CUR_ANT__CLR(dst) \
28082                     (dst) = ((dst) &\
28083                     ~0x04000000U) | ((u_int32_t)(0) << 26)
28084
28085 /* macros for field FAST_DEF_ANT */
28086 #define MAC_PCU_DEF_ANTENNA__FAST_DEF_ANT__SHIFT                             27
28087 #define MAC_PCU_DEF_ANTENNA__FAST_DEF_ANT__WIDTH                              1
28088 #define MAC_PCU_DEF_ANTENNA__FAST_DEF_ANT__MASK                     0x08000000U
28089 #define MAC_PCU_DEF_ANTENNA__FAST_DEF_ANT__READ(src) \
28090                     (((u_int32_t)(src)\
28091                     & 0x08000000U) >> 27)
28092 #define MAC_PCU_DEF_ANTENNA__FAST_DEF_ANT__WRITE(src) \
28093                     (((u_int32_t)(src)\
28094                     << 27) & 0x08000000U)
28095 #define MAC_PCU_DEF_ANTENNA__FAST_DEF_ANT__MODIFY(dst, src) \
28096                     (dst) = ((dst) &\
28097                     ~0x08000000U) | (((u_int32_t)(src) <<\
28098                     27) & 0x08000000U)
28099 #define MAC_PCU_DEF_ANTENNA__FAST_DEF_ANT__VERIFY(src) \
28100                     (!((((u_int32_t)(src)\
28101                     << 27) & ~0x08000000U)))
28102 #define MAC_PCU_DEF_ANTENNA__FAST_DEF_ANT__SET(dst) \
28103                     (dst) = ((dst) &\
28104                     ~0x08000000U) | ((u_int32_t)(1) << 27)
28105 #define MAC_PCU_DEF_ANTENNA__FAST_DEF_ANT__CLR(dst) \
28106                     (dst) = ((dst) &\
28107                     ~0x08000000U) | ((u_int32_t)(0) << 27)
28108
28109 /* macros for field RX_LNA_CONFIG_SEL */
28110 #define MAC_PCU_DEF_ANTENNA__RX_LNA_CONFIG_SEL__SHIFT                        28
28111 #define MAC_PCU_DEF_ANTENNA__RX_LNA_CONFIG_SEL__WIDTH                         1
28112 #define MAC_PCU_DEF_ANTENNA__RX_LNA_CONFIG_SEL__MASK                0x10000000U
28113 #define MAC_PCU_DEF_ANTENNA__RX_LNA_CONFIG_SEL__READ(src) \
28114                     (((u_int32_t)(src)\
28115                     & 0x10000000U) >> 28)
28116 #define MAC_PCU_DEF_ANTENNA__RX_LNA_CONFIG_SEL__WRITE(src) \
28117                     (((u_int32_t)(src)\
28118                     << 28) & 0x10000000U)
28119 #define MAC_PCU_DEF_ANTENNA__RX_LNA_CONFIG_SEL__MODIFY(dst, src) \
28120                     (dst) = ((dst) &\
28121                     ~0x10000000U) | (((u_int32_t)(src) <<\
28122                     28) & 0x10000000U)
28123 #define MAC_PCU_DEF_ANTENNA__RX_LNA_CONFIG_SEL__VERIFY(src) \
28124                     (!((((u_int32_t)(src)\
28125                     << 28) & ~0x10000000U)))
28126 #define MAC_PCU_DEF_ANTENNA__RX_LNA_CONFIG_SEL__SET(dst) \
28127                     (dst) = ((dst) &\
28128                     ~0x10000000U) | ((u_int32_t)(1) << 28)
28129 #define MAC_PCU_DEF_ANTENNA__RX_LNA_CONFIG_SEL__CLR(dst) \
28130                     (dst) = ((dst) &\
28131                     ~0x10000000U) | ((u_int32_t)(0) << 28)
28132
28133 /* macros for field FAST_TX_ANT_EN */
28134 #define MAC_PCU_DEF_ANTENNA__FAST_TX_ANT_EN__SHIFT                           29
28135 #define MAC_PCU_DEF_ANTENNA__FAST_TX_ANT_EN__WIDTH                            1
28136 #define MAC_PCU_DEF_ANTENNA__FAST_TX_ANT_EN__MASK                   0x20000000U
28137 #define MAC_PCU_DEF_ANTENNA__FAST_TX_ANT_EN__READ(src) \
28138                     (((u_int32_t)(src)\
28139                     & 0x20000000U) >> 29)
28140 #define MAC_PCU_DEF_ANTENNA__FAST_TX_ANT_EN__WRITE(src) \
28141                     (((u_int32_t)(src)\
28142                     << 29) & 0x20000000U)
28143 #define MAC_PCU_DEF_ANTENNA__FAST_TX_ANT_EN__MODIFY(dst, src) \
28144                     (dst) = ((dst) &\
28145                     ~0x20000000U) | (((u_int32_t)(src) <<\
28146                     29) & 0x20000000U)
28147 #define MAC_PCU_DEF_ANTENNA__FAST_TX_ANT_EN__VERIFY(src) \
28148                     (!((((u_int32_t)(src)\
28149                     << 29) & ~0x20000000U)))
28150 #define MAC_PCU_DEF_ANTENNA__FAST_TX_ANT_EN__SET(dst) \
28151                     (dst) = ((dst) &\
28152                     ~0x20000000U) | ((u_int32_t)(1) << 29)
28153 #define MAC_PCU_DEF_ANTENNA__FAST_TX_ANT_EN__CLR(dst) \
28154                     (dst) = ((dst) &\
28155                     ~0x20000000U) | ((u_int32_t)(0) << 29)
28156 #define MAC_PCU_DEF_ANTENNA__TYPE                                     u_int32_t
28157 #define MAC_PCU_DEF_ANTENNA__READ                                   0x3fffffffU
28158 #define MAC_PCU_DEF_ANTENNA__WRITE                                  0x3fffffffU
28159
28160 #endif /* __MAC_PCU_DEF_ANTENNA_MACRO__ */
28161
28162
28163 /* macros for mac_pcu_reg_block.MAC_PCU_DEF_ANTENNA */
28164 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_DEF_ANTENNA__NUM                      1
28165
28166 /* macros for BlueprintGlobalNameSpace::MAC_PCU_AES_MUTE_MASK_0 */
28167 #ifndef __MAC_PCU_AES_MUTE_MASK_0_MACRO__
28168 #define __MAC_PCU_AES_MUTE_MASK_0_MACRO__
28169
28170 /* macros for field FC */
28171 #define MAC_PCU_AES_MUTE_MASK_0__FC__SHIFT                                    0
28172 #define MAC_PCU_AES_MUTE_MASK_0__FC__WIDTH                                   16
28173 #define MAC_PCU_AES_MUTE_MASK_0__FC__MASK                           0x0000ffffU
28174 #define MAC_PCU_AES_MUTE_MASK_0__FC__READ(src)   (u_int32_t)(src) & 0x0000ffffU
28175 #define MAC_PCU_AES_MUTE_MASK_0__FC__WRITE(src) \
28176                     ((u_int32_t)(src)\
28177                     & 0x0000ffffU)
28178 #define MAC_PCU_AES_MUTE_MASK_0__FC__MODIFY(dst, src) \
28179                     (dst) = ((dst) &\
28180                     ~0x0000ffffU) | ((u_int32_t)(src) &\
28181                     0x0000ffffU)
28182 #define MAC_PCU_AES_MUTE_MASK_0__FC__VERIFY(src) \
28183                     (!(((u_int32_t)(src)\
28184                     & ~0x0000ffffU)))
28185
28186 /* macros for field QOS */
28187 #define MAC_PCU_AES_MUTE_MASK_0__QOS__SHIFT                                  16
28188 #define MAC_PCU_AES_MUTE_MASK_0__QOS__WIDTH                                  16
28189 #define MAC_PCU_AES_MUTE_MASK_0__QOS__MASK                          0xffff0000U
28190 #define MAC_PCU_AES_MUTE_MASK_0__QOS__READ(src) \
28191                     (((u_int32_t)(src)\
28192                     & 0xffff0000U) >> 16)
28193 #define MAC_PCU_AES_MUTE_MASK_0__QOS__WRITE(src) \
28194                     (((u_int32_t)(src)\
28195                     << 16) & 0xffff0000U)
28196 #define MAC_PCU_AES_MUTE_MASK_0__QOS__MODIFY(dst, src) \
28197                     (dst) = ((dst) &\
28198                     ~0xffff0000U) | (((u_int32_t)(src) <<\
28199                     16) & 0xffff0000U)
28200 #define MAC_PCU_AES_MUTE_MASK_0__QOS__VERIFY(src) \
28201                     (!((((u_int32_t)(src)\
28202                     << 16) & ~0xffff0000U)))
28203 #define MAC_PCU_AES_MUTE_MASK_0__TYPE                                 u_int32_t
28204 #define MAC_PCU_AES_MUTE_MASK_0__READ                               0xffffffffU
28205 #define MAC_PCU_AES_MUTE_MASK_0__WRITE                              0xffffffffU
28206
28207 #endif /* __MAC_PCU_AES_MUTE_MASK_0_MACRO__ */
28208
28209
28210 /* macros for mac_pcu_reg_block.MAC_PCU_AES_MUTE_MASK_0 */
28211 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_AES_MUTE_MASK_0__NUM                  1
28212
28213 /* macros for BlueprintGlobalNameSpace::MAC_PCU_AES_MUTE_MASK_1 */
28214 #ifndef __MAC_PCU_AES_MUTE_MASK_1_MACRO__
28215 #define __MAC_PCU_AES_MUTE_MASK_1_MACRO__
28216
28217 /* macros for field SEQ */
28218 #define MAC_PCU_AES_MUTE_MASK_1__SEQ__SHIFT                                   0
28219 #define MAC_PCU_AES_MUTE_MASK_1__SEQ__WIDTH                                  16
28220 #define MAC_PCU_AES_MUTE_MASK_1__SEQ__MASK                          0x0000ffffU
28221 #define MAC_PCU_AES_MUTE_MASK_1__SEQ__READ(src)  (u_int32_t)(src) & 0x0000ffffU
28222 #define MAC_PCU_AES_MUTE_MASK_1__SEQ__WRITE(src) \
28223                     ((u_int32_t)(src)\
28224                     & 0x0000ffffU)
28225 #define MAC_PCU_AES_MUTE_MASK_1__SEQ__MODIFY(dst, src) \
28226                     (dst) = ((dst) &\
28227                     ~0x0000ffffU) | ((u_int32_t)(src) &\
28228                     0x0000ffffU)
28229 #define MAC_PCU_AES_MUTE_MASK_1__SEQ__VERIFY(src) \
28230                     (!(((u_int32_t)(src)\
28231                     & ~0x0000ffffU)))
28232
28233 /* macros for field FC_MGMT */
28234 #define MAC_PCU_AES_MUTE_MASK_1__FC_MGMT__SHIFT                              16
28235 #define MAC_PCU_AES_MUTE_MASK_1__FC_MGMT__WIDTH                              16
28236 #define MAC_PCU_AES_MUTE_MASK_1__FC_MGMT__MASK                      0xffff0000U
28237 #define MAC_PCU_AES_MUTE_MASK_1__FC_MGMT__READ(src) \
28238                     (((u_int32_t)(src)\
28239                     & 0xffff0000U) >> 16)
28240 #define MAC_PCU_AES_MUTE_MASK_1__FC_MGMT__WRITE(src) \
28241                     (((u_int32_t)(src)\
28242                     << 16) & 0xffff0000U)
28243 #define MAC_PCU_AES_MUTE_MASK_1__FC_MGMT__MODIFY(dst, src) \
28244                     (dst) = ((dst) &\
28245                     ~0xffff0000U) | (((u_int32_t)(src) <<\
28246                     16) & 0xffff0000U)
28247 #define MAC_PCU_AES_MUTE_MASK_1__FC_MGMT__VERIFY(src) \
28248                     (!((((u_int32_t)(src)\
28249                     << 16) & ~0xffff0000U)))
28250 #define MAC_PCU_AES_MUTE_MASK_1__TYPE                                 u_int32_t
28251 #define MAC_PCU_AES_MUTE_MASK_1__READ                               0xffffffffU
28252 #define MAC_PCU_AES_MUTE_MASK_1__WRITE                              0xffffffffU
28253
28254 #endif /* __MAC_PCU_AES_MUTE_MASK_1_MACRO__ */
28255
28256
28257 /* macros for mac_pcu_reg_block.MAC_PCU_AES_MUTE_MASK_1 */
28258 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_AES_MUTE_MASK_1__NUM                  1
28259
28260 /* macros for BlueprintGlobalNameSpace::MAC_PCU_GATED_CLKS */
28261 #ifndef __MAC_PCU_GATED_CLKS_MACRO__
28262 #define __MAC_PCU_GATED_CLKS_MACRO__
28263
28264 /* macros for field GATED_TX */
28265 #define MAC_PCU_GATED_CLKS__GATED_TX__SHIFT                                   1
28266 #define MAC_PCU_GATED_CLKS__GATED_TX__WIDTH                                   1
28267 #define MAC_PCU_GATED_CLKS__GATED_TX__MASK                          0x00000002U
28268 #define MAC_PCU_GATED_CLKS__GATED_TX__READ(src) \
28269                     (((u_int32_t)(src)\
28270                     & 0x00000002U) >> 1)
28271 #define MAC_PCU_GATED_CLKS__GATED_TX__WRITE(src) \
28272                     (((u_int32_t)(src)\
28273                     << 1) & 0x00000002U)
28274 #define MAC_PCU_GATED_CLKS__GATED_TX__MODIFY(dst, src) \
28275                     (dst) = ((dst) &\
28276                     ~0x00000002U) | (((u_int32_t)(src) <<\
28277                     1) & 0x00000002U)
28278 #define MAC_PCU_GATED_CLKS__GATED_TX__VERIFY(src) \
28279                     (!((((u_int32_t)(src)\
28280                     << 1) & ~0x00000002U)))
28281 #define MAC_PCU_GATED_CLKS__GATED_TX__SET(dst) \
28282                     (dst) = ((dst) &\
28283                     ~0x00000002U) | ((u_int32_t)(1) << 1)
28284 #define MAC_PCU_GATED_CLKS__GATED_TX__CLR(dst) \
28285                     (dst) = ((dst) &\
28286                     ~0x00000002U) | ((u_int32_t)(0) << 1)
28287
28288 /* macros for field GATED_RX */
28289 #define MAC_PCU_GATED_CLKS__GATED_RX__SHIFT                                   2
28290 #define MAC_PCU_GATED_CLKS__GATED_RX__WIDTH                                   1
28291 #define MAC_PCU_GATED_CLKS__GATED_RX__MASK                          0x00000004U
28292 #define MAC_PCU_GATED_CLKS__GATED_RX__READ(src) \
28293                     (((u_int32_t)(src)\
28294                     & 0x00000004U) >> 2)
28295 #define MAC_PCU_GATED_CLKS__GATED_RX__WRITE(src) \
28296                     (((u_int32_t)(src)\
28297                     << 2) & 0x00000004U)
28298 #define MAC_PCU_GATED_CLKS__GATED_RX__MODIFY(dst, src) \
28299                     (dst) = ((dst) &\
28300                     ~0x00000004U) | (((u_int32_t)(src) <<\
28301                     2) & 0x00000004U)
28302 #define MAC_PCU_GATED_CLKS__GATED_RX__VERIFY(src) \
28303                     (!((((u_int32_t)(src)\
28304                     << 2) & ~0x00000004U)))
28305 #define MAC_PCU_GATED_CLKS__GATED_RX__SET(dst) \
28306                     (dst) = ((dst) &\
28307                     ~0x00000004U) | ((u_int32_t)(1) << 2)
28308 #define MAC_PCU_GATED_CLKS__GATED_RX__CLR(dst) \
28309                     (dst) = ((dst) &\
28310                     ~0x00000004U) | ((u_int32_t)(0) << 2)
28311
28312 /* macros for field GATED_REG */
28313 #define MAC_PCU_GATED_CLKS__GATED_REG__SHIFT                                  3
28314 #define MAC_PCU_GATED_CLKS__GATED_REG__WIDTH                                  1
28315 #define MAC_PCU_GATED_CLKS__GATED_REG__MASK                         0x00000008U
28316 #define MAC_PCU_GATED_CLKS__GATED_REG__READ(src) \
28317                     (((u_int32_t)(src)\
28318                     & 0x00000008U) >> 3)
28319 #define MAC_PCU_GATED_CLKS__GATED_REG__WRITE(src) \
28320                     (((u_int32_t)(src)\
28321                     << 3) & 0x00000008U)
28322 #define MAC_PCU_GATED_CLKS__GATED_REG__MODIFY(dst, src) \
28323                     (dst) = ((dst) &\
28324                     ~0x00000008U) | (((u_int32_t)(src) <<\
28325                     3) & 0x00000008U)
28326 #define MAC_PCU_GATED_CLKS__GATED_REG__VERIFY(src) \
28327                     (!((((u_int32_t)(src)\
28328                     << 3) & ~0x00000008U)))
28329 #define MAC_PCU_GATED_CLKS__GATED_REG__SET(dst) \
28330                     (dst) = ((dst) &\
28331                     ~0x00000008U) | ((u_int32_t)(1) << 3)
28332 #define MAC_PCU_GATED_CLKS__GATED_REG__CLR(dst) \
28333                     (dst) = ((dst) &\
28334                     ~0x00000008U) | ((u_int32_t)(0) << 3)
28335 #define MAC_PCU_GATED_CLKS__TYPE                                      u_int32_t
28336 #define MAC_PCU_GATED_CLKS__READ                                    0x0000000eU
28337 #define MAC_PCU_GATED_CLKS__WRITE                                   0x0000000eU
28338
28339 #endif /* __MAC_PCU_GATED_CLKS_MACRO__ */
28340
28341
28342 /* macros for mac_pcu_reg_block.MAC_PCU_GATED_CLKS */
28343 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_GATED_CLKS__NUM                       1
28344
28345 /* macros for BlueprintGlobalNameSpace::MAC_PCU_OBS_BUS_2 */
28346 #ifndef __MAC_PCU_OBS_BUS_2_MACRO__
28347 #define __MAC_PCU_OBS_BUS_2_MACRO__
28348
28349 /* macros for field VALUE */
28350 #define MAC_PCU_OBS_BUS_2__VALUE__SHIFT                                       0
28351 #define MAC_PCU_OBS_BUS_2__VALUE__WIDTH                                      18
28352 #define MAC_PCU_OBS_BUS_2__VALUE__MASK                              0x0003ffffU
28353 #define MAC_PCU_OBS_BUS_2__VALUE__READ(src)      (u_int32_t)(src) & 0x0003ffffU
28354
28355 /* macros for field WCF_STATE */
28356 #define MAC_PCU_OBS_BUS_2__WCF_STATE__SHIFT                                  18
28357 #define MAC_PCU_OBS_BUS_2__WCF_STATE__WIDTH                                   4
28358 #define MAC_PCU_OBS_BUS_2__WCF_STATE__MASK                          0x003c0000U
28359 #define MAC_PCU_OBS_BUS_2__WCF_STATE__READ(src) \
28360                     (((u_int32_t)(src)\
28361                     & 0x003c0000U) >> 18)
28362
28363 /* macros for field WCF0_FULL */
28364 #define MAC_PCU_OBS_BUS_2__WCF0_FULL__SHIFT                                  22
28365 #define MAC_PCU_OBS_BUS_2__WCF0_FULL__WIDTH                                   1
28366 #define MAC_PCU_OBS_BUS_2__WCF0_FULL__MASK                          0x00400000U
28367 #define MAC_PCU_OBS_BUS_2__WCF0_FULL__READ(src) \
28368                     (((u_int32_t)(src)\
28369                     & 0x00400000U) >> 22)
28370 #define MAC_PCU_OBS_BUS_2__WCF0_FULL__SET(dst) \
28371                     (dst) = ((dst) &\
28372                     ~0x00400000U) | ((u_int32_t)(1) << 22)
28373 #define MAC_PCU_OBS_BUS_2__WCF0_FULL__CLR(dst) \
28374                     (dst) = ((dst) &\
28375                     ~0x00400000U) | ((u_int32_t)(0) << 22)
28376
28377 /* macros for field WCF1_FULL */
28378 #define MAC_PCU_OBS_BUS_2__WCF1_FULL__SHIFT                                  23
28379 #define MAC_PCU_OBS_BUS_2__WCF1_FULL__WIDTH                                   1
28380 #define MAC_PCU_OBS_BUS_2__WCF1_FULL__MASK                          0x00800000U
28381 #define MAC_PCU_OBS_BUS_2__WCF1_FULL__READ(src) \
28382                     (((u_int32_t)(src)\
28383                     & 0x00800000U) >> 23)
28384 #define MAC_PCU_OBS_BUS_2__WCF1_FULL__SET(dst) \
28385                     (dst) = ((dst) &\
28386                     ~0x00800000U) | ((u_int32_t)(1) << 23)
28387 #define MAC_PCU_OBS_BUS_2__WCF1_FULL__CLR(dst) \
28388                     (dst) = ((dst) &\
28389                     ~0x00800000U) | ((u_int32_t)(0) << 23)
28390
28391 /* macros for field WCF_COUNT */
28392 #define MAC_PCU_OBS_BUS_2__WCF_COUNT__SHIFT                                  24
28393 #define MAC_PCU_OBS_BUS_2__WCF_COUNT__WIDTH                                   5
28394 #define MAC_PCU_OBS_BUS_2__WCF_COUNT__MASK                          0x1f000000U
28395 #define MAC_PCU_OBS_BUS_2__WCF_COUNT__READ(src) \
28396                     (((u_int32_t)(src)\
28397                     & 0x1f000000U) >> 24)
28398
28399 /* macros for field MACBB_ALL_AWAKE */
28400 #define MAC_PCU_OBS_BUS_2__MACBB_ALL_AWAKE__SHIFT                            29
28401 #define MAC_PCU_OBS_BUS_2__MACBB_ALL_AWAKE__WIDTH                             1
28402 #define MAC_PCU_OBS_BUS_2__MACBB_ALL_AWAKE__MASK                    0x20000000U
28403 #define MAC_PCU_OBS_BUS_2__MACBB_ALL_AWAKE__READ(src) \
28404                     (((u_int32_t)(src)\
28405                     & 0x20000000U) >> 29)
28406 #define MAC_PCU_OBS_BUS_2__MACBB_ALL_AWAKE__SET(dst) \
28407                     (dst) = ((dst) &\
28408                     ~0x20000000U) | ((u_int32_t)(1) << 29)
28409 #define MAC_PCU_OBS_BUS_2__MACBB_ALL_AWAKE__CLR(dst) \
28410                     (dst) = ((dst) &\
28411                     ~0x20000000U) | ((u_int32_t)(0) << 29)
28412 #define MAC_PCU_OBS_BUS_2__TYPE                                       u_int32_t
28413 #define MAC_PCU_OBS_BUS_2__READ                                     0x3fffffffU
28414
28415 #endif /* __MAC_PCU_OBS_BUS_2_MACRO__ */
28416
28417
28418 /* macros for mac_pcu_reg_block.MAC_PCU_OBS_BUS_2 */
28419 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_OBS_BUS_2__NUM                        1
28420
28421 /* macros for BlueprintGlobalNameSpace::MAC_PCU_OBS_BUS_1 */
28422 #ifndef __MAC_PCU_OBS_BUS_1_MACRO__
28423 #define __MAC_PCU_OBS_BUS_1_MACRO__
28424
28425 /* macros for field PCU_DIRECTED */
28426 #define MAC_PCU_OBS_BUS_1__PCU_DIRECTED__SHIFT                                0
28427 #define MAC_PCU_OBS_BUS_1__PCU_DIRECTED__WIDTH                                1
28428 #define MAC_PCU_OBS_BUS_1__PCU_DIRECTED__MASK                       0x00000001U
28429 #define MAC_PCU_OBS_BUS_1__PCU_DIRECTED__READ(src) \
28430                     (u_int32_t)(src)\
28431                     & 0x00000001U
28432 #define MAC_PCU_OBS_BUS_1__PCU_DIRECTED__SET(dst) \
28433                     (dst) = ((dst) &\
28434                     ~0x00000001U) | (u_int32_t)(1)
28435 #define MAC_PCU_OBS_BUS_1__PCU_DIRECTED__CLR(dst) \
28436                     (dst) = ((dst) &\
28437                     ~0x00000001U) | (u_int32_t)(0)
28438
28439 /* macros for field PCU_RX_END */
28440 #define MAC_PCU_OBS_BUS_1__PCU_RX_END__SHIFT                                  1
28441 #define MAC_PCU_OBS_BUS_1__PCU_RX_END__WIDTH                                  1
28442 #define MAC_PCU_OBS_BUS_1__PCU_RX_END__MASK                         0x00000002U
28443 #define MAC_PCU_OBS_BUS_1__PCU_RX_END__READ(src) \
28444                     (((u_int32_t)(src)\
28445                     & 0x00000002U) >> 1)
28446 #define MAC_PCU_OBS_BUS_1__PCU_RX_END__SET(dst) \
28447                     (dst) = ((dst) &\
28448                     ~0x00000002U) | ((u_int32_t)(1) << 1)
28449 #define MAC_PCU_OBS_BUS_1__PCU_RX_END__CLR(dst) \
28450                     (dst) = ((dst) &\
28451                     ~0x00000002U) | ((u_int32_t)(0) << 1)
28452
28453 /* macros for field RX_WEP */
28454 #define MAC_PCU_OBS_BUS_1__RX_WEP__SHIFT                                      2
28455 #define MAC_PCU_OBS_BUS_1__RX_WEP__WIDTH                                      1
28456 #define MAC_PCU_OBS_BUS_1__RX_WEP__MASK                             0x00000004U
28457 #define MAC_PCU_OBS_BUS_1__RX_WEP__READ(src) \
28458                     (((u_int32_t)(src)\
28459                     & 0x00000004U) >> 2)
28460 #define MAC_PCU_OBS_BUS_1__RX_WEP__SET(dst) \
28461                     (dst) = ((dst) &\
28462                     ~0x00000004U) | ((u_int32_t)(1) << 2)
28463 #define MAC_PCU_OBS_BUS_1__RX_WEP__CLR(dst) \
28464                     (dst) = ((dst) &\
28465                     ~0x00000004U) | ((u_int32_t)(0) << 2)
28466
28467 /* macros for field RX_MY_BEACON */
28468 #define MAC_PCU_OBS_BUS_1__RX_MY_BEACON__SHIFT                                3
28469 #define MAC_PCU_OBS_BUS_1__RX_MY_BEACON__WIDTH                                1
28470 #define MAC_PCU_OBS_BUS_1__RX_MY_BEACON__MASK                       0x00000008U
28471 #define MAC_PCU_OBS_BUS_1__RX_MY_BEACON__READ(src) \
28472                     (((u_int32_t)(src)\
28473                     & 0x00000008U) >> 3)
28474 #define MAC_PCU_OBS_BUS_1__RX_MY_BEACON__SET(dst) \
28475                     (dst) = ((dst) &\
28476                     ~0x00000008U) | ((u_int32_t)(1) << 3)
28477 #define MAC_PCU_OBS_BUS_1__RX_MY_BEACON__CLR(dst) \
28478                     (dst) = ((dst) &\
28479                     ~0x00000008U) | ((u_int32_t)(0) << 3)
28480
28481 /* macros for field FILTER_PASS */
28482 #define MAC_PCU_OBS_BUS_1__FILTER_PASS__SHIFT                                 4
28483 #define MAC_PCU_OBS_BUS_1__FILTER_PASS__WIDTH                                 1
28484 #define MAC_PCU_OBS_BUS_1__FILTER_PASS__MASK                        0x00000010U
28485 #define MAC_PCU_OBS_BUS_1__FILTER_PASS__READ(src) \
28486                     (((u_int32_t)(src)\
28487                     & 0x00000010U) >> 4)
28488 #define MAC_PCU_OBS_BUS_1__FILTER_PASS__SET(dst) \
28489                     (dst) = ((dst) &\
28490                     ~0x00000010U) | ((u_int32_t)(1) << 4)
28491 #define MAC_PCU_OBS_BUS_1__FILTER_PASS__CLR(dst) \
28492                     (dst) = ((dst) &\
28493                     ~0x00000010U) | ((u_int32_t)(0) << 4)
28494
28495 /* macros for field TX_HCF */
28496 #define MAC_PCU_OBS_BUS_1__TX_HCF__SHIFT                                      5
28497 #define MAC_PCU_OBS_BUS_1__TX_HCF__WIDTH                                      1
28498 #define MAC_PCU_OBS_BUS_1__TX_HCF__MASK                             0x00000020U
28499 #define MAC_PCU_OBS_BUS_1__TX_HCF__READ(src) \
28500                     (((u_int32_t)(src)\
28501                     & 0x00000020U) >> 5)
28502 #define MAC_PCU_OBS_BUS_1__TX_HCF__SET(dst) \
28503                     (dst) = ((dst) &\
28504                     ~0x00000020U) | ((u_int32_t)(1) << 5)
28505 #define MAC_PCU_OBS_BUS_1__TX_HCF__CLR(dst) \
28506                     (dst) = ((dst) &\
28507                     ~0x00000020U) | ((u_int32_t)(0) << 5)
28508
28509 /* macros for field TM_QUIET_TIME */
28510 #define MAC_PCU_OBS_BUS_1__TM_QUIET_TIME__SHIFT                               6
28511 #define MAC_PCU_OBS_BUS_1__TM_QUIET_TIME__WIDTH                               1
28512 #define MAC_PCU_OBS_BUS_1__TM_QUIET_TIME__MASK                      0x00000040U
28513 #define MAC_PCU_OBS_BUS_1__TM_QUIET_TIME__READ(src) \
28514                     (((u_int32_t)(src)\
28515                     & 0x00000040U) >> 6)
28516 #define MAC_PCU_OBS_BUS_1__TM_QUIET_TIME__SET(dst) \
28517                     (dst) = ((dst) &\
28518                     ~0x00000040U) | ((u_int32_t)(1) << 6)
28519 #define MAC_PCU_OBS_BUS_1__TM_QUIET_TIME__CLR(dst) \
28520                     (dst) = ((dst) &\
28521                     ~0x00000040U) | ((u_int32_t)(0) << 6)
28522
28523 /* macros for field PCU_CHANNEL_IDLE */
28524 #define MAC_PCU_OBS_BUS_1__PCU_CHANNEL_IDLE__SHIFT                            7
28525 #define MAC_PCU_OBS_BUS_1__PCU_CHANNEL_IDLE__WIDTH                            1
28526 #define MAC_PCU_OBS_BUS_1__PCU_CHANNEL_IDLE__MASK                   0x00000080U
28527 #define MAC_PCU_OBS_BUS_1__PCU_CHANNEL_IDLE__READ(src) \
28528                     (((u_int32_t)(src)\
28529                     & 0x00000080U) >> 7)
28530 #define MAC_PCU_OBS_BUS_1__PCU_CHANNEL_IDLE__SET(dst) \
28531                     (dst) = ((dst) &\
28532                     ~0x00000080U) | ((u_int32_t)(1) << 7)
28533 #define MAC_PCU_OBS_BUS_1__PCU_CHANNEL_IDLE__CLR(dst) \
28534                     (dst) = ((dst) &\
28535                     ~0x00000080U) | ((u_int32_t)(0) << 7)
28536
28537 /* macros for field TX_HOLD */
28538 #define MAC_PCU_OBS_BUS_1__TX_HOLD__SHIFT                                     8
28539 #define MAC_PCU_OBS_BUS_1__TX_HOLD__WIDTH                                     1
28540 #define MAC_PCU_OBS_BUS_1__TX_HOLD__MASK                            0x00000100U
28541 #define MAC_PCU_OBS_BUS_1__TX_HOLD__READ(src) \
28542                     (((u_int32_t)(src)\
28543                     & 0x00000100U) >> 8)
28544 #define MAC_PCU_OBS_BUS_1__TX_HOLD__SET(dst) \
28545                     (dst) = ((dst) &\
28546                     ~0x00000100U) | ((u_int32_t)(1) << 8)
28547 #define MAC_PCU_OBS_BUS_1__TX_HOLD__CLR(dst) \
28548                     (dst) = ((dst) &\
28549                     ~0x00000100U) | ((u_int32_t)(0) << 8)
28550
28551 /* macros for field TX_FRAME */
28552 #define MAC_PCU_OBS_BUS_1__TX_FRAME__SHIFT                                    9
28553 #define MAC_PCU_OBS_BUS_1__TX_FRAME__WIDTH                                    1
28554 #define MAC_PCU_OBS_BUS_1__TX_FRAME__MASK                           0x00000200U
28555 #define MAC_PCU_OBS_BUS_1__TX_FRAME__READ(src) \
28556                     (((u_int32_t)(src)\
28557                     & 0x00000200U) >> 9)
28558 #define MAC_PCU_OBS_BUS_1__TX_FRAME__SET(dst) \
28559                     (dst) = ((dst) &\
28560                     ~0x00000200U) | ((u_int32_t)(1) << 9)
28561 #define MAC_PCU_OBS_BUS_1__TX_FRAME__CLR(dst) \
28562                     (dst) = ((dst) &\
28563                     ~0x00000200U) | ((u_int32_t)(0) << 9)
28564
28565 /* macros for field RX_FRAME */
28566 #define MAC_PCU_OBS_BUS_1__RX_FRAME__SHIFT                                   10
28567 #define MAC_PCU_OBS_BUS_1__RX_FRAME__WIDTH                                    1
28568 #define MAC_PCU_OBS_BUS_1__RX_FRAME__MASK                           0x00000400U
28569 #define MAC_PCU_OBS_BUS_1__RX_FRAME__READ(src) \
28570                     (((u_int32_t)(src)\
28571                     & 0x00000400U) >> 10)
28572 #define MAC_PCU_OBS_BUS_1__RX_FRAME__SET(dst) \
28573                     (dst) = ((dst) &\
28574                     ~0x00000400U) | ((u_int32_t)(1) << 10)
28575 #define MAC_PCU_OBS_BUS_1__RX_FRAME__CLR(dst) \
28576                     (dst) = ((dst) &\
28577                     ~0x00000400U) | ((u_int32_t)(0) << 10)
28578
28579 /* macros for field RX_CLEAR */
28580 #define MAC_PCU_OBS_BUS_1__RX_CLEAR__SHIFT                                   11
28581 #define MAC_PCU_OBS_BUS_1__RX_CLEAR__WIDTH                                    1
28582 #define MAC_PCU_OBS_BUS_1__RX_CLEAR__MASK                           0x00000800U
28583 #define MAC_PCU_OBS_BUS_1__RX_CLEAR__READ(src) \
28584                     (((u_int32_t)(src)\
28585                     & 0x00000800U) >> 11)
28586 #define MAC_PCU_OBS_BUS_1__RX_CLEAR__SET(dst) \
28587                     (dst) = ((dst) &\
28588                     ~0x00000800U) | ((u_int32_t)(1) << 11)
28589 #define MAC_PCU_OBS_BUS_1__RX_CLEAR__CLR(dst) \
28590                     (dst) = ((dst) &\
28591                     ~0x00000800U) | ((u_int32_t)(0) << 11)
28592
28593 /* macros for field WEP_STATE */
28594 #define MAC_PCU_OBS_BUS_1__WEP_STATE__SHIFT                                  12
28595 #define MAC_PCU_OBS_BUS_1__WEP_STATE__WIDTH                                   6
28596 #define MAC_PCU_OBS_BUS_1__WEP_STATE__MASK                          0x0003f000U
28597 #define MAC_PCU_OBS_BUS_1__WEP_STATE__READ(src) \
28598                     (((u_int32_t)(src)\
28599                     & 0x0003f000U) >> 12)
28600
28601 /* macros for field RX_STATE */
28602 #define MAC_PCU_OBS_BUS_1__RX_STATE__SHIFT                                   20
28603 #define MAC_PCU_OBS_BUS_1__RX_STATE__WIDTH                                    5
28604 #define MAC_PCU_OBS_BUS_1__RX_STATE__MASK                           0x01f00000U
28605 #define MAC_PCU_OBS_BUS_1__RX_STATE__READ(src) \
28606                     (((u_int32_t)(src)\
28607                     & 0x01f00000U) >> 20)
28608
28609 /* macros for field TX_STATE */
28610 #define MAC_PCU_OBS_BUS_1__TX_STATE__SHIFT                                   25
28611 #define MAC_PCU_OBS_BUS_1__TX_STATE__WIDTH                                    6
28612 #define MAC_PCU_OBS_BUS_1__TX_STATE__MASK                           0x7e000000U
28613 #define MAC_PCU_OBS_BUS_1__TX_STATE__READ(src) \
28614                     (((u_int32_t)(src)\
28615                     & 0x7e000000U) >> 25)
28616 #define MAC_PCU_OBS_BUS_1__TYPE                                       u_int32_t
28617 #define MAC_PCU_OBS_BUS_1__READ                                     0x7ff3ffffU
28618
28619 #endif /* __MAC_PCU_OBS_BUS_1_MACRO__ */
28620
28621
28622 /* macros for mac_pcu_reg_block.MAC_PCU_OBS_BUS_1 */
28623 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_OBS_BUS_1__NUM                        1
28624
28625 /* macros for BlueprintGlobalNameSpace::MAC_PCU_DYM_MIMO_PWR_SAVE */
28626 #ifndef __MAC_PCU_DYM_MIMO_PWR_SAVE_MACRO__
28627 #define __MAC_PCU_DYM_MIMO_PWR_SAVE_MACRO__
28628
28629 /* macros for field USE_MAC_CTRL */
28630 #define MAC_PCU_DYM_MIMO_PWR_SAVE__USE_MAC_CTRL__SHIFT                        0
28631 #define MAC_PCU_DYM_MIMO_PWR_SAVE__USE_MAC_CTRL__WIDTH                        1
28632 #define MAC_PCU_DYM_MIMO_PWR_SAVE__USE_MAC_CTRL__MASK               0x00000001U
28633 #define MAC_PCU_DYM_MIMO_PWR_SAVE__USE_MAC_CTRL__READ(src) \
28634                     (u_int32_t)(src)\
28635                     & 0x00000001U
28636 #define MAC_PCU_DYM_MIMO_PWR_SAVE__USE_MAC_CTRL__WRITE(src) \
28637                     ((u_int32_t)(src)\
28638                     & 0x00000001U)
28639 #define MAC_PCU_DYM_MIMO_PWR_SAVE__USE_MAC_CTRL__MODIFY(dst, src) \
28640                     (dst) = ((dst) &\
28641                     ~0x00000001U) | ((u_int32_t)(src) &\
28642                     0x00000001U)
28643 #define MAC_PCU_DYM_MIMO_PWR_SAVE__USE_MAC_CTRL__VERIFY(src) \
28644                     (!(((u_int32_t)(src)\
28645                     & ~0x00000001U)))
28646 #define MAC_PCU_DYM_MIMO_PWR_SAVE__USE_MAC_CTRL__SET(dst) \
28647                     (dst) = ((dst) &\
28648                     ~0x00000001U) | (u_int32_t)(1)
28649 #define MAC_PCU_DYM_MIMO_PWR_SAVE__USE_MAC_CTRL__CLR(dst) \
28650                     (dst) = ((dst) &\
28651                     ~0x00000001U) | (u_int32_t)(0)
28652
28653 /* macros for field HW_CTRL_EN */
28654 #define MAC_PCU_DYM_MIMO_PWR_SAVE__HW_CTRL_EN__SHIFT                          1
28655 #define MAC_PCU_DYM_MIMO_PWR_SAVE__HW_CTRL_EN__WIDTH                          1
28656 #define MAC_PCU_DYM_MIMO_PWR_SAVE__HW_CTRL_EN__MASK                 0x00000002U
28657 #define MAC_PCU_DYM_MIMO_PWR_SAVE__HW_CTRL_EN__READ(src) \
28658                     (((u_int32_t)(src)\
28659                     & 0x00000002U) >> 1)
28660 #define MAC_PCU_DYM_MIMO_PWR_SAVE__HW_CTRL_EN__WRITE(src) \
28661                     (((u_int32_t)(src)\
28662                     << 1) & 0x00000002U)
28663 #define MAC_PCU_DYM_MIMO_PWR_SAVE__HW_CTRL_EN__MODIFY(dst, src) \
28664                     (dst) = ((dst) &\
28665                     ~0x00000002U) | (((u_int32_t)(src) <<\
28666                     1) & 0x00000002U)
28667 #define MAC_PCU_DYM_MIMO_PWR_SAVE__HW_CTRL_EN__VERIFY(src) \
28668                     (!((((u_int32_t)(src)\
28669                     << 1) & ~0x00000002U)))
28670 #define MAC_PCU_DYM_MIMO_PWR_SAVE__HW_CTRL_EN__SET(dst) \
28671                     (dst) = ((dst) &\
28672                     ~0x00000002U) | ((u_int32_t)(1) << 1)
28673 #define MAC_PCU_DYM_MIMO_PWR_SAVE__HW_CTRL_EN__CLR(dst) \
28674                     (dst) = ((dst) &\
28675                     ~0x00000002U) | ((u_int32_t)(0) << 1)
28676
28677 /* macros for field SW_CHAIN_MASK_SEL */
28678 #define MAC_PCU_DYM_MIMO_PWR_SAVE__SW_CHAIN_MASK_SEL__SHIFT                   2
28679 #define MAC_PCU_DYM_MIMO_PWR_SAVE__SW_CHAIN_MASK_SEL__WIDTH                   1
28680 #define MAC_PCU_DYM_MIMO_PWR_SAVE__SW_CHAIN_MASK_SEL__MASK          0x00000004U
28681 #define MAC_PCU_DYM_MIMO_PWR_SAVE__SW_CHAIN_MASK_SEL__READ(src) \
28682                     (((u_int32_t)(src)\
28683                     & 0x00000004U) >> 2)
28684 #define MAC_PCU_DYM_MIMO_PWR_SAVE__SW_CHAIN_MASK_SEL__WRITE(src) \
28685                     (((u_int32_t)(src)\
28686                     << 2) & 0x00000004U)
28687 #define MAC_PCU_DYM_MIMO_PWR_SAVE__SW_CHAIN_MASK_SEL__MODIFY(dst, src) \
28688                     (dst) = ((dst) &\
28689                     ~0x00000004U) | (((u_int32_t)(src) <<\
28690                     2) & 0x00000004U)
28691 #define MAC_PCU_DYM_MIMO_PWR_SAVE__SW_CHAIN_MASK_SEL__VERIFY(src) \
28692                     (!((((u_int32_t)(src)\
28693                     << 2) & ~0x00000004U)))
28694 #define MAC_PCU_DYM_MIMO_PWR_SAVE__SW_CHAIN_MASK_SEL__SET(dst) \
28695                     (dst) = ((dst) &\
28696                     ~0x00000004U) | ((u_int32_t)(1) << 2)
28697 #define MAC_PCU_DYM_MIMO_PWR_SAVE__SW_CHAIN_MASK_SEL__CLR(dst) \
28698                     (dst) = ((dst) &\
28699                     ~0x00000004U) | ((u_int32_t)(0) << 2)
28700
28701 /* macros for field LOW_PWR_CHAIN_MASK */
28702 #define MAC_PCU_DYM_MIMO_PWR_SAVE__LOW_PWR_CHAIN_MASK__SHIFT                  4
28703 #define MAC_PCU_DYM_MIMO_PWR_SAVE__LOW_PWR_CHAIN_MASK__WIDTH                  3
28704 #define MAC_PCU_DYM_MIMO_PWR_SAVE__LOW_PWR_CHAIN_MASK__MASK         0x00000070U
28705 #define MAC_PCU_DYM_MIMO_PWR_SAVE__LOW_PWR_CHAIN_MASK__READ(src) \
28706                     (((u_int32_t)(src)\
28707                     & 0x00000070U) >> 4)
28708 #define MAC_PCU_DYM_MIMO_PWR_SAVE__LOW_PWR_CHAIN_MASK__WRITE(src) \
28709                     (((u_int32_t)(src)\
28710                     << 4) & 0x00000070U)
28711 #define MAC_PCU_DYM_MIMO_PWR_SAVE__LOW_PWR_CHAIN_MASK__MODIFY(dst, src) \
28712                     (dst) = ((dst) &\
28713                     ~0x00000070U) | (((u_int32_t)(src) <<\
28714                     4) & 0x00000070U)
28715 #define MAC_PCU_DYM_MIMO_PWR_SAVE__LOW_PWR_CHAIN_MASK__VERIFY(src) \
28716                     (!((((u_int32_t)(src)\
28717                     << 4) & ~0x00000070U)))
28718
28719 /* macros for field HI_PWR_CHAIN_MASK */
28720 #define MAC_PCU_DYM_MIMO_PWR_SAVE__HI_PWR_CHAIN_MASK__SHIFT                   8
28721 #define MAC_PCU_DYM_MIMO_PWR_SAVE__HI_PWR_CHAIN_MASK__WIDTH                   3
28722 #define MAC_PCU_DYM_MIMO_PWR_SAVE__HI_PWR_CHAIN_MASK__MASK          0x00000700U
28723 #define MAC_PCU_DYM_MIMO_PWR_SAVE__HI_PWR_CHAIN_MASK__READ(src) \
28724                     (((u_int32_t)(src)\
28725                     & 0x00000700U) >> 8)
28726 #define MAC_PCU_DYM_MIMO_PWR_SAVE__HI_PWR_CHAIN_MASK__WRITE(src) \
28727                     (((u_int32_t)(src)\
28728                     << 8) & 0x00000700U)
28729 #define MAC_PCU_DYM_MIMO_PWR_SAVE__HI_PWR_CHAIN_MASK__MODIFY(dst, src) \
28730                     (dst) = ((dst) &\
28731                     ~0x00000700U) | (((u_int32_t)(src) <<\
28732                     8) & 0x00000700U)
28733 #define MAC_PCU_DYM_MIMO_PWR_SAVE__HI_PWR_CHAIN_MASK__VERIFY(src) \
28734                     (!((((u_int32_t)(src)\
28735                     << 8) & ~0x00000700U)))
28736 #define MAC_PCU_DYM_MIMO_PWR_SAVE__TYPE                               u_int32_t
28737 #define MAC_PCU_DYM_MIMO_PWR_SAVE__READ                             0x00000777U
28738 #define MAC_PCU_DYM_MIMO_PWR_SAVE__WRITE                            0x00000777U
28739
28740 #endif /* __MAC_PCU_DYM_MIMO_PWR_SAVE_MACRO__ */
28741
28742
28743 /* macros for mac_pcu_reg_block.MAC_PCU_DYM_MIMO_PWR_SAVE */
28744 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_DYM_MIMO_PWR_SAVE__NUM                1
28745
28746 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_LSB */
28747 #ifndef __MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_LSB_MACRO__
28748 #define __MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_LSB_MACRO__
28749
28750 /* macros for field VALUE */
28751 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_LSB__VALUE__SHIFT             0
28752 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_LSB__VALUE__WIDTH            32
28753 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_LSB__VALUE__MASK    0xffffffffU
28754 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_LSB__VALUE__READ(src) \
28755                     (u_int32_t)(src)\
28756                     & 0xffffffffU
28757 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_LSB__VALUE__WRITE(src) \
28758                     ((u_int32_t)(src)\
28759                     & 0xffffffffU)
28760 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_LSB__VALUE__MODIFY(dst, src) \
28761                     (dst) = ((dst) &\
28762                     ~0xffffffffU) | ((u_int32_t)(src) &\
28763                     0xffffffffU)
28764 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_LSB__VALUE__VERIFY(src) \
28765                     (!(((u_int32_t)(src)\
28766                     & ~0xffffffffU)))
28767 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_LSB__TYPE             u_int32_t
28768 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_LSB__READ           0xffffffffU
28769 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_LSB__WRITE          0xffffffffU
28770
28771 #endif /* __MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_LSB_MACRO__ */
28772
28773
28774 /* macros for mac_pcu_reg_block.MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_LSB */
28775 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_LSB__NUM \
28776                     1
28777
28778 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_MSB */
28779 #ifndef __MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_MSB_MACRO__
28780 #define __MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_MSB_MACRO__
28781
28782 /* macros for field VALUE */
28783 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_MSB__VALUE__SHIFT             0
28784 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_MSB__VALUE__WIDTH            32
28785 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_MSB__VALUE__MASK    0xffffffffU
28786 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_MSB__VALUE__READ(src) \
28787                     (u_int32_t)(src)\
28788                     & 0xffffffffU
28789 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_MSB__VALUE__WRITE(src) \
28790                     ((u_int32_t)(src)\
28791                     & 0xffffffffU)
28792 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_MSB__VALUE__MODIFY(dst, src) \
28793                     (dst) = ((dst) &\
28794                     ~0xffffffffU) | ((u_int32_t)(src) &\
28795                     0xffffffffU)
28796 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_MSB__VALUE__VERIFY(src) \
28797                     (!(((u_int32_t)(src)\
28798                     & ~0xffffffffU)))
28799 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_MSB__TYPE             u_int32_t
28800 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_MSB__READ           0xffffffffU
28801 #define MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_MSB__WRITE          0xffffffffU
28802
28803 #endif /* __MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_MSB_MACRO__ */
28804
28805
28806 /* macros for mac_pcu_reg_block.MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_MSB */
28807 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TDMA_TXFRAME_START_TIME_TRIGGER_MSB__NUM \
28808                     1
28809
28810 /* macros for BlueprintGlobalNameSpace::MAC_PCU_LAST_BEACON_TSF */
28811 #ifndef __MAC_PCU_LAST_BEACON_TSF_MACRO__
28812 #define __MAC_PCU_LAST_BEACON_TSF_MACRO__
28813
28814 /* macros for field VALUE */
28815 #define MAC_PCU_LAST_BEACON_TSF__VALUE__SHIFT                                 0
28816 #define MAC_PCU_LAST_BEACON_TSF__VALUE__WIDTH                                32
28817 #define MAC_PCU_LAST_BEACON_TSF__VALUE__MASK                        0xffffffffU
28818 #define MAC_PCU_LAST_BEACON_TSF__VALUE__READ(src) \
28819                     (u_int32_t)(src)\
28820                     & 0xffffffffU
28821 #define MAC_PCU_LAST_BEACON_TSF__TYPE                                 u_int32_t
28822 #define MAC_PCU_LAST_BEACON_TSF__READ                               0xffffffffU
28823
28824 #endif /* __MAC_PCU_LAST_BEACON_TSF_MACRO__ */
28825
28826
28827 /* macros for mac_pcu_reg_block.MAC_PCU_LAST_BEACON_TSF */
28828 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_LAST_BEACON_TSF__NUM                  1
28829
28830 /* macros for BlueprintGlobalNameSpace::MAC_PCU_NAV */
28831 #ifndef __MAC_PCU_NAV_MACRO__
28832 #define __MAC_PCU_NAV_MACRO__
28833
28834 /* macros for field VALUE */
28835 #define MAC_PCU_NAV__VALUE__SHIFT                                             0
28836 #define MAC_PCU_NAV__VALUE__WIDTH                                            26
28837 #define MAC_PCU_NAV__VALUE__MASK                                    0x03ffffffU
28838 #define MAC_PCU_NAV__VALUE__READ(src)            (u_int32_t)(src) & 0x03ffffffU
28839 #define MAC_PCU_NAV__VALUE__WRITE(src)         ((u_int32_t)(src) & 0x03ffffffU)
28840 #define MAC_PCU_NAV__VALUE__MODIFY(dst, src) \
28841                     (dst) = ((dst) &\
28842                     ~0x03ffffffU) | ((u_int32_t)(src) &\
28843                     0x03ffffffU)
28844 #define MAC_PCU_NAV__VALUE__VERIFY(src)  (!(((u_int32_t)(src) & ~0x03ffffffU)))
28845 #define MAC_PCU_NAV__TYPE                                             u_int32_t
28846 #define MAC_PCU_NAV__READ                                           0x03ffffffU
28847 #define MAC_PCU_NAV__WRITE                                          0x03ffffffU
28848
28849 #endif /* __MAC_PCU_NAV_MACRO__ */
28850
28851
28852 /* macros for mac_pcu_reg_block.MAC_PCU_NAV */
28853 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_NAV__NUM                              1
28854
28855 /* macros for BlueprintGlobalNameSpace::MAC_PCU_RTS_SUCCESS_CNT */
28856 #ifndef __MAC_PCU_RTS_SUCCESS_CNT_MACRO__
28857 #define __MAC_PCU_RTS_SUCCESS_CNT_MACRO__
28858
28859 /* macros for field VALUE */
28860 #define MAC_PCU_RTS_SUCCESS_CNT__VALUE__SHIFT                                 0
28861 #define MAC_PCU_RTS_SUCCESS_CNT__VALUE__WIDTH                                16
28862 #define MAC_PCU_RTS_SUCCESS_CNT__VALUE__MASK                        0x0000ffffU
28863 #define MAC_PCU_RTS_SUCCESS_CNT__VALUE__READ(src) \
28864                     (u_int32_t)(src)\
28865                     & 0x0000ffffU
28866 #define MAC_PCU_RTS_SUCCESS_CNT__TYPE                                 u_int32_t
28867 #define MAC_PCU_RTS_SUCCESS_CNT__READ                               0x0000ffffU
28868
28869 #endif /* __MAC_PCU_RTS_SUCCESS_CNT_MACRO__ */
28870
28871
28872 /* macros for mac_pcu_reg_block.MAC_PCU_RTS_SUCCESS_CNT */
28873 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_RTS_SUCCESS_CNT__NUM                  1
28874
28875 /* macros for BlueprintGlobalNameSpace::MAC_PCU_RTS_FAIL_CNT */
28876 #ifndef __MAC_PCU_RTS_FAIL_CNT_MACRO__
28877 #define __MAC_PCU_RTS_FAIL_CNT_MACRO__
28878
28879 /* macros for field VALUE */
28880 #define MAC_PCU_RTS_FAIL_CNT__VALUE__SHIFT                                    0
28881 #define MAC_PCU_RTS_FAIL_CNT__VALUE__WIDTH                                   16
28882 #define MAC_PCU_RTS_FAIL_CNT__VALUE__MASK                           0x0000ffffU
28883 #define MAC_PCU_RTS_FAIL_CNT__VALUE__READ(src)   (u_int32_t)(src) & 0x0000ffffU
28884 #define MAC_PCU_RTS_FAIL_CNT__TYPE                                    u_int32_t
28885 #define MAC_PCU_RTS_FAIL_CNT__READ                                  0x0000ffffU
28886
28887 #endif /* __MAC_PCU_RTS_FAIL_CNT_MACRO__ */
28888
28889
28890 /* macros for mac_pcu_reg_block.MAC_PCU_RTS_FAIL_CNT */
28891 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_RTS_FAIL_CNT__NUM                     1
28892
28893 /* macros for BlueprintGlobalNameSpace::MAC_PCU_ACK_FAIL_CNT */
28894 #ifndef __MAC_PCU_ACK_FAIL_CNT_MACRO__
28895 #define __MAC_PCU_ACK_FAIL_CNT_MACRO__
28896
28897 /* macros for field VALUE */
28898 #define MAC_PCU_ACK_FAIL_CNT__VALUE__SHIFT                                    0
28899 #define MAC_PCU_ACK_FAIL_CNT__VALUE__WIDTH                                   16
28900 #define MAC_PCU_ACK_FAIL_CNT__VALUE__MASK                           0x0000ffffU
28901 #define MAC_PCU_ACK_FAIL_CNT__VALUE__READ(src)   (u_int32_t)(src) & 0x0000ffffU
28902 #define MAC_PCU_ACK_FAIL_CNT__TYPE                                    u_int32_t
28903 #define MAC_PCU_ACK_FAIL_CNT__READ                                  0x0000ffffU
28904
28905 #endif /* __MAC_PCU_ACK_FAIL_CNT_MACRO__ */
28906
28907
28908 /* macros for mac_pcu_reg_block.MAC_PCU_ACK_FAIL_CNT */
28909 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_ACK_FAIL_CNT__NUM                     1
28910
28911 /* macros for BlueprintGlobalNameSpace::MAC_PCU_FCS_FAIL_CNT */
28912 #ifndef __MAC_PCU_FCS_FAIL_CNT_MACRO__
28913 #define __MAC_PCU_FCS_FAIL_CNT_MACRO__
28914
28915 /* macros for field VALUE */
28916 #define MAC_PCU_FCS_FAIL_CNT__VALUE__SHIFT                                    0
28917 #define MAC_PCU_FCS_FAIL_CNT__VALUE__WIDTH                                   16
28918 #define MAC_PCU_FCS_FAIL_CNT__VALUE__MASK                           0x0000ffffU
28919 #define MAC_PCU_FCS_FAIL_CNT__VALUE__READ(src)   (u_int32_t)(src) & 0x0000ffffU
28920 #define MAC_PCU_FCS_FAIL_CNT__TYPE                                    u_int32_t
28921 #define MAC_PCU_FCS_FAIL_CNT__READ                                  0x0000ffffU
28922
28923 #endif /* __MAC_PCU_FCS_FAIL_CNT_MACRO__ */
28924
28925
28926 /* macros for mac_pcu_reg_block.MAC_PCU_FCS_FAIL_CNT */
28927 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_FCS_FAIL_CNT__NUM                     1
28928
28929 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BEACON_CNT */
28930 #ifndef __MAC_PCU_BEACON_CNT_MACRO__
28931 #define __MAC_PCU_BEACON_CNT_MACRO__
28932
28933 /* macros for field VALUE */
28934 #define MAC_PCU_BEACON_CNT__VALUE__SHIFT                                      0
28935 #define MAC_PCU_BEACON_CNT__VALUE__WIDTH                                     16
28936 #define MAC_PCU_BEACON_CNT__VALUE__MASK                             0x0000ffffU
28937 #define MAC_PCU_BEACON_CNT__VALUE__READ(src)     (u_int32_t)(src) & 0x0000ffffU
28938 #define MAC_PCU_BEACON_CNT__TYPE                                      u_int32_t
28939 #define MAC_PCU_BEACON_CNT__READ                                    0x0000ffffU
28940
28941 #endif /* __MAC_PCU_BEACON_CNT_MACRO__ */
28942
28943
28944 /* macros for mac_pcu_reg_block.MAC_PCU_BEACON_CNT */
28945 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BEACON_CNT__NUM                       1
28946
28947 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TDMA_SLOT_ALERT_CNTL */
28948 #ifndef __MAC_PCU_TDMA_SLOT_ALERT_CNTL_MACRO__
28949 #define __MAC_PCU_TDMA_SLOT_ALERT_CNTL_MACRO__
28950
28951 /* macros for field VALUE */
28952 #define MAC_PCU_TDMA_SLOT_ALERT_CNTL__VALUE__SHIFT                            0
28953 #define MAC_PCU_TDMA_SLOT_ALERT_CNTL__VALUE__WIDTH                           16
28954 #define MAC_PCU_TDMA_SLOT_ALERT_CNTL__VALUE__MASK                   0x0000ffffU
28955 #define MAC_PCU_TDMA_SLOT_ALERT_CNTL__VALUE__READ(src) \
28956                     (u_int32_t)(src)\
28957                     & 0x0000ffffU
28958 #define MAC_PCU_TDMA_SLOT_ALERT_CNTL__VALUE__WRITE(src) \
28959                     ((u_int32_t)(src)\
28960                     & 0x0000ffffU)
28961 #define MAC_PCU_TDMA_SLOT_ALERT_CNTL__VALUE__MODIFY(dst, src) \
28962                     (dst) = ((dst) &\
28963                     ~0x0000ffffU) | ((u_int32_t)(src) &\
28964                     0x0000ffffU)
28965 #define MAC_PCU_TDMA_SLOT_ALERT_CNTL__VALUE__VERIFY(src) \
28966                     (!(((u_int32_t)(src)\
28967                     & ~0x0000ffffU)))
28968 #define MAC_PCU_TDMA_SLOT_ALERT_CNTL__TYPE                            u_int32_t
28969 #define MAC_PCU_TDMA_SLOT_ALERT_CNTL__READ                          0x0000ffffU
28970 #define MAC_PCU_TDMA_SLOT_ALERT_CNTL__WRITE                         0x0000ffffU
28971
28972 #endif /* __MAC_PCU_TDMA_SLOT_ALERT_CNTL_MACRO__ */
28973
28974
28975 /* macros for mac_pcu_reg_block.MAC_PCU_TDMA_SLOT_ALERT_CNTL */
28976 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TDMA_SLOT_ALERT_CNTL__NUM             1
28977
28978 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BASIC_SET */
28979 #ifndef __MAC_PCU_BASIC_SET_MACRO__
28980 #define __MAC_PCU_BASIC_SET_MACRO__
28981
28982 /* macros for field MCS */
28983 #define MAC_PCU_BASIC_SET__MCS__SHIFT                                         0
28984 #define MAC_PCU_BASIC_SET__MCS__WIDTH                                        32
28985 #define MAC_PCU_BASIC_SET__MCS__MASK                                0xffffffffU
28986 #define MAC_PCU_BASIC_SET__MCS__READ(src)        (u_int32_t)(src) & 0xffffffffU
28987 #define MAC_PCU_BASIC_SET__MCS__WRITE(src)     ((u_int32_t)(src) & 0xffffffffU)
28988 #define MAC_PCU_BASIC_SET__MCS__MODIFY(dst, src) \
28989                     (dst) = ((dst) &\
28990                     ~0xffffffffU) | ((u_int32_t)(src) &\
28991                     0xffffffffU)
28992 #define MAC_PCU_BASIC_SET__MCS__VERIFY(src) \
28993                     (!(((u_int32_t)(src)\
28994                     & ~0xffffffffU)))
28995 #define MAC_PCU_BASIC_SET__TYPE                                       u_int32_t
28996 #define MAC_PCU_BASIC_SET__READ                                     0xffffffffU
28997 #define MAC_PCU_BASIC_SET__WRITE                                    0xffffffffU
28998
28999 #endif /* __MAC_PCU_BASIC_SET_MACRO__ */
29000
29001
29002 /* macros for mac_pcu_reg_block.MAC_PCU_BASIC_SET */
29003 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BASIC_SET__NUM                        1
29004
29005 /* macros for BlueprintGlobalNameSpace::MAC_PCU_MGMT_SEQ */
29006 #ifndef __MAC_PCU_MGMT_SEQ_MACRO__
29007 #define __MAC_PCU_MGMT_SEQ_MACRO__
29008
29009 /* macros for field MIN */
29010 #define MAC_PCU_MGMT_SEQ__MIN__SHIFT                                          0
29011 #define MAC_PCU_MGMT_SEQ__MIN__WIDTH                                         12
29012 #define MAC_PCU_MGMT_SEQ__MIN__MASK                                 0x00000fffU
29013 #define MAC_PCU_MGMT_SEQ__MIN__READ(src)         (u_int32_t)(src) & 0x00000fffU
29014 #define MAC_PCU_MGMT_SEQ__MIN__WRITE(src)      ((u_int32_t)(src) & 0x00000fffU)
29015 #define MAC_PCU_MGMT_SEQ__MIN__MODIFY(dst, src) \
29016                     (dst) = ((dst) &\
29017                     ~0x00000fffU) | ((u_int32_t)(src) &\
29018                     0x00000fffU)
29019 #define MAC_PCU_MGMT_SEQ__MIN__VERIFY(src) \
29020                     (!(((u_int32_t)(src)\
29021                     & ~0x00000fffU)))
29022
29023 /* macros for field MAX */
29024 #define MAC_PCU_MGMT_SEQ__MAX__SHIFT                                         16
29025 #define MAC_PCU_MGMT_SEQ__MAX__WIDTH                                         12
29026 #define MAC_PCU_MGMT_SEQ__MAX__MASK                                 0x0fff0000U
29027 #define MAC_PCU_MGMT_SEQ__MAX__READ(src) \
29028                     (((u_int32_t)(src)\
29029                     & 0x0fff0000U) >> 16)
29030 #define MAC_PCU_MGMT_SEQ__MAX__WRITE(src) \
29031                     (((u_int32_t)(src)\
29032                     << 16) & 0x0fff0000U)
29033 #define MAC_PCU_MGMT_SEQ__MAX__MODIFY(dst, src) \
29034                     (dst) = ((dst) &\
29035                     ~0x0fff0000U) | (((u_int32_t)(src) <<\
29036                     16) & 0x0fff0000U)
29037 #define MAC_PCU_MGMT_SEQ__MAX__VERIFY(src) \
29038                     (!((((u_int32_t)(src)\
29039                     << 16) & ~0x0fff0000U)))
29040 #define MAC_PCU_MGMT_SEQ__TYPE                                        u_int32_t
29041 #define MAC_PCU_MGMT_SEQ__READ                                      0x0fff0fffU
29042 #define MAC_PCU_MGMT_SEQ__WRITE                                     0x0fff0fffU
29043
29044 #endif /* __MAC_PCU_MGMT_SEQ_MACRO__ */
29045
29046
29047 /* macros for mac_pcu_reg_block.MAC_PCU_MGMT_SEQ */
29048 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_MGMT_SEQ__NUM                         1
29049
29050 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BF_RPT1 */
29051 #ifndef __MAC_PCU_BF_RPT1_MACRO__
29052 #define __MAC_PCU_BF_RPT1_MACRO__
29053
29054 /* macros for field V_ACTION_VALUE */
29055 #define MAC_PCU_BF_RPT1__V_ACTION_VALUE__SHIFT                                0
29056 #define MAC_PCU_BF_RPT1__V_ACTION_VALUE__WIDTH                                8
29057 #define MAC_PCU_BF_RPT1__V_ACTION_VALUE__MASK                       0x000000ffU
29058 #define MAC_PCU_BF_RPT1__V_ACTION_VALUE__READ(src) \
29059                     (u_int32_t)(src)\
29060                     & 0x000000ffU
29061 #define MAC_PCU_BF_RPT1__V_ACTION_VALUE__WRITE(src) \
29062                     ((u_int32_t)(src)\
29063                     & 0x000000ffU)
29064 #define MAC_PCU_BF_RPT1__V_ACTION_VALUE__MODIFY(dst, src) \
29065                     (dst) = ((dst) &\
29066                     ~0x000000ffU) | ((u_int32_t)(src) &\
29067                     0x000000ffU)
29068 #define MAC_PCU_BF_RPT1__V_ACTION_VALUE__VERIFY(src) \
29069                     (!(((u_int32_t)(src)\
29070                     & ~0x000000ffU)))
29071
29072 /* macros for field CV_ACTION_VALUE */
29073 #define MAC_PCU_BF_RPT1__CV_ACTION_VALUE__SHIFT                               8
29074 #define MAC_PCU_BF_RPT1__CV_ACTION_VALUE__WIDTH                               8
29075 #define MAC_PCU_BF_RPT1__CV_ACTION_VALUE__MASK                      0x0000ff00U
29076 #define MAC_PCU_BF_RPT1__CV_ACTION_VALUE__READ(src) \
29077                     (((u_int32_t)(src)\
29078                     & 0x0000ff00U) >> 8)
29079 #define MAC_PCU_BF_RPT1__CV_ACTION_VALUE__WRITE(src) \
29080                     (((u_int32_t)(src)\
29081                     << 8) & 0x0000ff00U)
29082 #define MAC_PCU_BF_RPT1__CV_ACTION_VALUE__MODIFY(dst, src) \
29083                     (dst) = ((dst) &\
29084                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
29085                     8) & 0x0000ff00U)
29086 #define MAC_PCU_BF_RPT1__CV_ACTION_VALUE__VERIFY(src) \
29087                     (!((((u_int32_t)(src)\
29088                     << 8) & ~0x0000ff00U)))
29089
29090 /* macros for field CATEGORY_VALUE */
29091 #define MAC_PCU_BF_RPT1__CATEGORY_VALUE__SHIFT                               16
29092 #define MAC_PCU_BF_RPT1__CATEGORY_VALUE__WIDTH                                8
29093 #define MAC_PCU_BF_RPT1__CATEGORY_VALUE__MASK                       0x00ff0000U
29094 #define MAC_PCU_BF_RPT1__CATEGORY_VALUE__READ(src) \
29095                     (((u_int32_t)(src)\
29096                     & 0x00ff0000U) >> 16)
29097 #define MAC_PCU_BF_RPT1__CATEGORY_VALUE__WRITE(src) \
29098                     (((u_int32_t)(src)\
29099                     << 16) & 0x00ff0000U)
29100 #define MAC_PCU_BF_RPT1__CATEGORY_VALUE__MODIFY(dst, src) \
29101                     (dst) = ((dst) &\
29102                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
29103                     16) & 0x00ff0000U)
29104 #define MAC_PCU_BF_RPT1__CATEGORY_VALUE__VERIFY(src) \
29105                     (!((((u_int32_t)(src)\
29106                     << 16) & ~0x00ff0000U)))
29107
29108 /* macros for field FRAME_SUBTYPE_VALUE */
29109 #define MAC_PCU_BF_RPT1__FRAME_SUBTYPE_VALUE__SHIFT                          24
29110 #define MAC_PCU_BF_RPT1__FRAME_SUBTYPE_VALUE__WIDTH                           4
29111 #define MAC_PCU_BF_RPT1__FRAME_SUBTYPE_VALUE__MASK                  0x0f000000U
29112 #define MAC_PCU_BF_RPT1__FRAME_SUBTYPE_VALUE__READ(src) \
29113                     (((u_int32_t)(src)\
29114                     & 0x0f000000U) >> 24)
29115 #define MAC_PCU_BF_RPT1__FRAME_SUBTYPE_VALUE__WRITE(src) \
29116                     (((u_int32_t)(src)\
29117                     << 24) & 0x0f000000U)
29118 #define MAC_PCU_BF_RPT1__FRAME_SUBTYPE_VALUE__MODIFY(dst, src) \
29119                     (dst) = ((dst) &\
29120                     ~0x0f000000U) | (((u_int32_t)(src) <<\
29121                     24) & 0x0f000000U)
29122 #define MAC_PCU_BF_RPT1__FRAME_SUBTYPE_VALUE__VERIFY(src) \
29123                     (!((((u_int32_t)(src)\
29124                     << 24) & ~0x0f000000U)))
29125
29126 /* macros for field FRAME_TYPE_VALUE */
29127 #define MAC_PCU_BF_RPT1__FRAME_TYPE_VALUE__SHIFT                             28
29128 #define MAC_PCU_BF_RPT1__FRAME_TYPE_VALUE__WIDTH                              2
29129 #define MAC_PCU_BF_RPT1__FRAME_TYPE_VALUE__MASK                     0x30000000U
29130 #define MAC_PCU_BF_RPT1__FRAME_TYPE_VALUE__READ(src) \
29131                     (((u_int32_t)(src)\
29132                     & 0x30000000U) >> 28)
29133 #define MAC_PCU_BF_RPT1__FRAME_TYPE_VALUE__WRITE(src) \
29134                     (((u_int32_t)(src)\
29135                     << 28) & 0x30000000U)
29136 #define MAC_PCU_BF_RPT1__FRAME_TYPE_VALUE__MODIFY(dst, src) \
29137                     (dst) = ((dst) &\
29138                     ~0x30000000U) | (((u_int32_t)(src) <<\
29139                     28) & 0x30000000U)
29140 #define MAC_PCU_BF_RPT1__FRAME_TYPE_VALUE__VERIFY(src) \
29141                     (!((((u_int32_t)(src)\
29142                     << 28) & ~0x30000000U)))
29143 #define MAC_PCU_BF_RPT1__TYPE                                         u_int32_t
29144 #define MAC_PCU_BF_RPT1__READ                                       0x3fffffffU
29145 #define MAC_PCU_BF_RPT1__WRITE                                      0x3fffffffU
29146
29147 #endif /* __MAC_PCU_BF_RPT1_MACRO__ */
29148
29149
29150 /* macros for mac_pcu_reg_block.MAC_PCU_BF_RPT1 */
29151 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BF_RPT1__NUM                          1
29152
29153 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BF_RPT2 */
29154 #ifndef __MAC_PCU_BF_RPT2_MACRO__
29155 #define __MAC_PCU_BF_RPT2_MACRO__
29156
29157 /* macros for field FRAME_SUBTYPE_VALUE */
29158 #define MAC_PCU_BF_RPT2__FRAME_SUBTYPE_VALUE__SHIFT                           0
29159 #define MAC_PCU_BF_RPT2__FRAME_SUBTYPE_VALUE__WIDTH                           4
29160 #define MAC_PCU_BF_RPT2__FRAME_SUBTYPE_VALUE__MASK                  0x0000000fU
29161 #define MAC_PCU_BF_RPT2__FRAME_SUBTYPE_VALUE__READ(src) \
29162                     (u_int32_t)(src)\
29163                     & 0x0000000fU
29164 #define MAC_PCU_BF_RPT2__FRAME_SUBTYPE_VALUE__WRITE(src) \
29165                     ((u_int32_t)(src)\
29166                     & 0x0000000fU)
29167 #define MAC_PCU_BF_RPT2__FRAME_SUBTYPE_VALUE__MODIFY(dst, src) \
29168                     (dst) = ((dst) &\
29169                     ~0x0000000fU) | ((u_int32_t)(src) &\
29170                     0x0000000fU)
29171 #define MAC_PCU_BF_RPT2__FRAME_SUBTYPE_VALUE__VERIFY(src) \
29172                     (!(((u_int32_t)(src)\
29173                     & ~0x0000000fU)))
29174 #define MAC_PCU_BF_RPT2__TYPE                                         u_int32_t
29175 #define MAC_PCU_BF_RPT2__READ                                       0x0000000fU
29176 #define MAC_PCU_BF_RPT2__WRITE                                      0x0000000fU
29177
29178 #endif /* __MAC_PCU_BF_RPT2_MACRO__ */
29179
29180
29181 /* macros for mac_pcu_reg_block.MAC_PCU_BF_RPT2 */
29182 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BF_RPT2__NUM                          1
29183
29184 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TX_ANT_1 */
29185 #ifndef __MAC_PCU_TX_ANT_1_MACRO__
29186 #define __MAC_PCU_TX_ANT_1_MACRO__
29187
29188 /* macros for field VALUE */
29189 #define MAC_PCU_TX_ANT_1__VALUE__SHIFT                                        0
29190 #define MAC_PCU_TX_ANT_1__VALUE__WIDTH                                       32
29191 #define MAC_PCU_TX_ANT_1__VALUE__MASK                               0xffffffffU
29192 #define MAC_PCU_TX_ANT_1__VALUE__READ(src)       (u_int32_t)(src) & 0xffffffffU
29193 #define MAC_PCU_TX_ANT_1__VALUE__WRITE(src)    ((u_int32_t)(src) & 0xffffffffU)
29194 #define MAC_PCU_TX_ANT_1__VALUE__MODIFY(dst, src) \
29195                     (dst) = ((dst) &\
29196                     ~0xffffffffU) | ((u_int32_t)(src) &\
29197                     0xffffffffU)
29198 #define MAC_PCU_TX_ANT_1__VALUE__VERIFY(src) \
29199                     (!(((u_int32_t)(src)\
29200                     & ~0xffffffffU)))
29201 #define MAC_PCU_TX_ANT_1__TYPE                                        u_int32_t
29202 #define MAC_PCU_TX_ANT_1__READ                                      0xffffffffU
29203 #define MAC_PCU_TX_ANT_1__WRITE                                     0xffffffffU
29204
29205 #endif /* __MAC_PCU_TX_ANT_1_MACRO__ */
29206
29207
29208 /* macros for mac_pcu_reg_block.MAC_PCU_TX_ANT_1 */
29209 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TX_ANT_1__NUM                         1
29210
29211 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TX_ANT_2 */
29212 #ifndef __MAC_PCU_TX_ANT_2_MACRO__
29213 #define __MAC_PCU_TX_ANT_2_MACRO__
29214
29215 /* macros for field VALUE */
29216 #define MAC_PCU_TX_ANT_2__VALUE__SHIFT                                        0
29217 #define MAC_PCU_TX_ANT_2__VALUE__WIDTH                                       32
29218 #define MAC_PCU_TX_ANT_2__VALUE__MASK                               0xffffffffU
29219 #define MAC_PCU_TX_ANT_2__VALUE__READ(src)       (u_int32_t)(src) & 0xffffffffU
29220 #define MAC_PCU_TX_ANT_2__VALUE__WRITE(src)    ((u_int32_t)(src) & 0xffffffffU)
29221 #define MAC_PCU_TX_ANT_2__VALUE__MODIFY(dst, src) \
29222                     (dst) = ((dst) &\
29223                     ~0xffffffffU) | ((u_int32_t)(src) &\
29224                     0xffffffffU)
29225 #define MAC_PCU_TX_ANT_2__VALUE__VERIFY(src) \
29226                     (!(((u_int32_t)(src)\
29227                     & ~0xffffffffU)))
29228 #define MAC_PCU_TX_ANT_2__TYPE                                        u_int32_t
29229 #define MAC_PCU_TX_ANT_2__READ                                      0xffffffffU
29230 #define MAC_PCU_TX_ANT_2__WRITE                                     0xffffffffU
29231
29232 #endif /* __MAC_PCU_TX_ANT_2_MACRO__ */
29233
29234
29235 /* macros for mac_pcu_reg_block.MAC_PCU_TX_ANT_2 */
29236 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TX_ANT_2__NUM                         1
29237
29238 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TX_ANT_3 */
29239 #ifndef __MAC_PCU_TX_ANT_3_MACRO__
29240 #define __MAC_PCU_TX_ANT_3_MACRO__
29241
29242 /* macros for field VALUE */
29243 #define MAC_PCU_TX_ANT_3__VALUE__SHIFT                                        0
29244 #define MAC_PCU_TX_ANT_3__VALUE__WIDTH                                       32
29245 #define MAC_PCU_TX_ANT_3__VALUE__MASK                               0xffffffffU
29246 #define MAC_PCU_TX_ANT_3__VALUE__READ(src)       (u_int32_t)(src) & 0xffffffffU
29247 #define MAC_PCU_TX_ANT_3__VALUE__WRITE(src)    ((u_int32_t)(src) & 0xffffffffU)
29248 #define MAC_PCU_TX_ANT_3__VALUE__MODIFY(dst, src) \
29249                     (dst) = ((dst) &\
29250                     ~0xffffffffU) | ((u_int32_t)(src) &\
29251                     0xffffffffU)
29252 #define MAC_PCU_TX_ANT_3__VALUE__VERIFY(src) \
29253                     (!(((u_int32_t)(src)\
29254                     & ~0xffffffffU)))
29255 #define MAC_PCU_TX_ANT_3__TYPE                                        u_int32_t
29256 #define MAC_PCU_TX_ANT_3__READ                                      0xffffffffU
29257 #define MAC_PCU_TX_ANT_3__WRITE                                     0xffffffffU
29258
29259 #endif /* __MAC_PCU_TX_ANT_3_MACRO__ */
29260
29261
29262 /* macros for mac_pcu_reg_block.MAC_PCU_TX_ANT_3 */
29263 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TX_ANT_3__NUM                         1
29264
29265 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TX_ANT_4 */
29266 #ifndef __MAC_PCU_TX_ANT_4_MACRO__
29267 #define __MAC_PCU_TX_ANT_4_MACRO__
29268
29269 /* macros for field VALUE */
29270 #define MAC_PCU_TX_ANT_4__VALUE__SHIFT                                        0
29271 #define MAC_PCU_TX_ANT_4__VALUE__WIDTH                                       32
29272 #define MAC_PCU_TX_ANT_4__VALUE__MASK                               0xffffffffU
29273 #define MAC_PCU_TX_ANT_4__VALUE__READ(src)       (u_int32_t)(src) & 0xffffffffU
29274 #define MAC_PCU_TX_ANT_4__VALUE__WRITE(src)    ((u_int32_t)(src) & 0xffffffffU)
29275 #define MAC_PCU_TX_ANT_4__VALUE__MODIFY(dst, src) \
29276                     (dst) = ((dst) &\
29277                     ~0xffffffffU) | ((u_int32_t)(src) &\
29278                     0xffffffffU)
29279 #define MAC_PCU_TX_ANT_4__VALUE__VERIFY(src) \
29280                     (!(((u_int32_t)(src)\
29281                     & ~0xffffffffU)))
29282 #define MAC_PCU_TX_ANT_4__TYPE                                        u_int32_t
29283 #define MAC_PCU_TX_ANT_4__READ                                      0xffffffffU
29284 #define MAC_PCU_TX_ANT_4__WRITE                                     0xffffffffU
29285
29286 #endif /* __MAC_PCU_TX_ANT_4_MACRO__ */
29287
29288
29289 /* macros for mac_pcu_reg_block.MAC_PCU_TX_ANT_4 */
29290 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TX_ANT_4__NUM                         1
29291
29292 /* macros for BlueprintGlobalNameSpace::MAC_PCU_XRMODE */
29293 #ifndef __MAC_PCU_XRMODE_MACRO__
29294 #define __MAC_PCU_XRMODE_MACRO__
29295
29296 /* macros for field POLL_TYPE */
29297 #define MAC_PCU_XRMODE__POLL_TYPE__SHIFT                                      0
29298 #define MAC_PCU_XRMODE__POLL_TYPE__WIDTH                                      6
29299 #define MAC_PCU_XRMODE__POLL_TYPE__MASK                             0x0000003fU
29300 #define MAC_PCU_XRMODE__POLL_TYPE__READ(src)     (u_int32_t)(src) & 0x0000003fU
29301 #define MAC_PCU_XRMODE__POLL_TYPE__WRITE(src)  ((u_int32_t)(src) & 0x0000003fU)
29302 #define MAC_PCU_XRMODE__POLL_TYPE__MODIFY(dst, src) \
29303                     (dst) = ((dst) &\
29304                     ~0x0000003fU) | ((u_int32_t)(src) &\
29305                     0x0000003fU)
29306 #define MAC_PCU_XRMODE__POLL_TYPE__VERIFY(src) \
29307                     (!(((u_int32_t)(src)\
29308                     & ~0x0000003fU)))
29309
29310 /* macros for field WAIT_FOR_POLL */
29311 #define MAC_PCU_XRMODE__WAIT_FOR_POLL__SHIFT                                  7
29312 #define MAC_PCU_XRMODE__WAIT_FOR_POLL__WIDTH                                  1
29313 #define MAC_PCU_XRMODE__WAIT_FOR_POLL__MASK                         0x00000080U
29314 #define MAC_PCU_XRMODE__WAIT_FOR_POLL__READ(src) \
29315                     (((u_int32_t)(src)\
29316                     & 0x00000080U) >> 7)
29317 #define MAC_PCU_XRMODE__WAIT_FOR_POLL__WRITE(src) \
29318                     (((u_int32_t)(src)\
29319                     << 7) & 0x00000080U)
29320 #define MAC_PCU_XRMODE__WAIT_FOR_POLL__MODIFY(dst, src) \
29321                     (dst) = ((dst) &\
29322                     ~0x00000080U) | (((u_int32_t)(src) <<\
29323                     7) & 0x00000080U)
29324 #define MAC_PCU_XRMODE__WAIT_FOR_POLL__VERIFY(src) \
29325                     (!((((u_int32_t)(src)\
29326                     << 7) & ~0x00000080U)))
29327 #define MAC_PCU_XRMODE__WAIT_FOR_POLL__SET(dst) \
29328                     (dst) = ((dst) &\
29329                     ~0x00000080U) | ((u_int32_t)(1) << 7)
29330 #define MAC_PCU_XRMODE__WAIT_FOR_POLL__CLR(dst) \
29331                     (dst) = ((dst) &\
29332                     ~0x00000080U) | ((u_int32_t)(0) << 7)
29333
29334 /* macros for field FRAME_HOLD */
29335 #define MAC_PCU_XRMODE__FRAME_HOLD__SHIFT                                    20
29336 #define MAC_PCU_XRMODE__FRAME_HOLD__WIDTH                                    12
29337 #define MAC_PCU_XRMODE__FRAME_HOLD__MASK                            0xfff00000U
29338 #define MAC_PCU_XRMODE__FRAME_HOLD__READ(src) \
29339                     (((u_int32_t)(src)\
29340                     & 0xfff00000U) >> 20)
29341 #define MAC_PCU_XRMODE__FRAME_HOLD__WRITE(src) \
29342                     (((u_int32_t)(src)\
29343                     << 20) & 0xfff00000U)
29344 #define MAC_PCU_XRMODE__FRAME_HOLD__MODIFY(dst, src) \
29345                     (dst) = ((dst) &\
29346                     ~0xfff00000U) | (((u_int32_t)(src) <<\
29347                     20) & 0xfff00000U)
29348 #define MAC_PCU_XRMODE__FRAME_HOLD__VERIFY(src) \
29349                     (!((((u_int32_t)(src)\
29350                     << 20) & ~0xfff00000U)))
29351 #define MAC_PCU_XRMODE__TYPE                                          u_int32_t
29352 #define MAC_PCU_XRMODE__READ                                        0xfff000bfU
29353 #define MAC_PCU_XRMODE__WRITE                                       0xfff000bfU
29354
29355 #endif /* __MAC_PCU_XRMODE_MACRO__ */
29356
29357
29358 /* macros for mac_pcu_reg_block.MAC_PCU_XRMODE */
29359 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_XRMODE__NUM                           1
29360
29361 /* macros for BlueprintGlobalNameSpace::MAC_PCU_XRDEL */
29362 #ifndef __MAC_PCU_XRDEL_MACRO__
29363 #define __MAC_PCU_XRDEL_MACRO__
29364
29365 /* macros for field SLOT_DELAY */
29366 #define MAC_PCU_XRDEL__SLOT_DELAY__SHIFT                                      0
29367 #define MAC_PCU_XRDEL__SLOT_DELAY__WIDTH                                     16
29368 #define MAC_PCU_XRDEL__SLOT_DELAY__MASK                             0x0000ffffU
29369 #define MAC_PCU_XRDEL__SLOT_DELAY__READ(src)     (u_int32_t)(src) & 0x0000ffffU
29370 #define MAC_PCU_XRDEL__SLOT_DELAY__WRITE(src)  ((u_int32_t)(src) & 0x0000ffffU)
29371 #define MAC_PCU_XRDEL__SLOT_DELAY__MODIFY(dst, src) \
29372                     (dst) = ((dst) &\
29373                     ~0x0000ffffU) | ((u_int32_t)(src) &\
29374                     0x0000ffffU)
29375 #define MAC_PCU_XRDEL__SLOT_DELAY__VERIFY(src) \
29376                     (!(((u_int32_t)(src)\
29377                     & ~0x0000ffffU)))
29378
29379 /* macros for field CHIRP_DATA_DELAY */
29380 #define MAC_PCU_XRDEL__CHIRP_DATA_DELAY__SHIFT                               16
29381 #define MAC_PCU_XRDEL__CHIRP_DATA_DELAY__WIDTH                               16
29382 #define MAC_PCU_XRDEL__CHIRP_DATA_DELAY__MASK                       0xffff0000U
29383 #define MAC_PCU_XRDEL__CHIRP_DATA_DELAY__READ(src) \
29384                     (((u_int32_t)(src)\
29385                     & 0xffff0000U) >> 16)
29386 #define MAC_PCU_XRDEL__CHIRP_DATA_DELAY__WRITE(src) \
29387                     (((u_int32_t)(src)\
29388                     << 16) & 0xffff0000U)
29389 #define MAC_PCU_XRDEL__CHIRP_DATA_DELAY__MODIFY(dst, src) \
29390                     (dst) = ((dst) &\
29391                     ~0xffff0000U) | (((u_int32_t)(src) <<\
29392                     16) & 0xffff0000U)
29393 #define MAC_PCU_XRDEL__CHIRP_DATA_DELAY__VERIFY(src) \
29394                     (!((((u_int32_t)(src)\
29395                     << 16) & ~0xffff0000U)))
29396 #define MAC_PCU_XRDEL__TYPE                                           u_int32_t
29397 #define MAC_PCU_XRDEL__READ                                         0xffffffffU
29398 #define MAC_PCU_XRDEL__WRITE                                        0xffffffffU
29399
29400 #endif /* __MAC_PCU_XRDEL_MACRO__ */
29401
29402
29403 /* macros for mac_pcu_reg_block.MAC_PCU_XRDEL */
29404 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_XRDEL__NUM                            1
29405
29406 /* macros for BlueprintGlobalNameSpace::MAC_PCU_XRTO */
29407 #ifndef __MAC_PCU_XRTO_MACRO__
29408 #define __MAC_PCU_XRTO_MACRO__
29409
29410 /* macros for field CHIRP_TIMEOUT */
29411 #define MAC_PCU_XRTO__CHIRP_TIMEOUT__SHIFT                                    0
29412 #define MAC_PCU_XRTO__CHIRP_TIMEOUT__WIDTH                                   16
29413 #define MAC_PCU_XRTO__CHIRP_TIMEOUT__MASK                           0x0000ffffU
29414 #define MAC_PCU_XRTO__CHIRP_TIMEOUT__READ(src)   (u_int32_t)(src) & 0x0000ffffU
29415 #define MAC_PCU_XRTO__CHIRP_TIMEOUT__WRITE(src) \
29416                     ((u_int32_t)(src)\
29417                     & 0x0000ffffU)
29418 #define MAC_PCU_XRTO__CHIRP_TIMEOUT__MODIFY(dst, src) \
29419                     (dst) = ((dst) &\
29420                     ~0x0000ffffU) | ((u_int32_t)(src) &\
29421                     0x0000ffffU)
29422 #define MAC_PCU_XRTO__CHIRP_TIMEOUT__VERIFY(src) \
29423                     (!(((u_int32_t)(src)\
29424                     & ~0x0000ffffU)))
29425
29426 /* macros for field POLL_TIMEOUT */
29427 #define MAC_PCU_XRTO__POLL_TIMEOUT__SHIFT                                    16
29428 #define MAC_PCU_XRTO__POLL_TIMEOUT__WIDTH                                    16
29429 #define MAC_PCU_XRTO__POLL_TIMEOUT__MASK                            0xffff0000U
29430 #define MAC_PCU_XRTO__POLL_TIMEOUT__READ(src) \
29431                     (((u_int32_t)(src)\
29432                     & 0xffff0000U) >> 16)
29433 #define MAC_PCU_XRTO__POLL_TIMEOUT__WRITE(src) \
29434                     (((u_int32_t)(src)\
29435                     << 16) & 0xffff0000U)
29436 #define MAC_PCU_XRTO__POLL_TIMEOUT__MODIFY(dst, src) \
29437                     (dst) = ((dst) &\
29438                     ~0xffff0000U) | (((u_int32_t)(src) <<\
29439                     16) & 0xffff0000U)
29440 #define MAC_PCU_XRTO__POLL_TIMEOUT__VERIFY(src) \
29441                     (!((((u_int32_t)(src)\
29442                     << 16) & ~0xffff0000U)))
29443 #define MAC_PCU_XRTO__TYPE                                            u_int32_t
29444 #define MAC_PCU_XRTO__READ                                          0xffffffffU
29445 #define MAC_PCU_XRTO__WRITE                                         0xffffffffU
29446
29447 #endif /* __MAC_PCU_XRTO_MACRO__ */
29448
29449
29450 /* macros for mac_pcu_reg_block.MAC_PCU_XRTO */
29451 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_XRTO__NUM                             1
29452
29453 /* macros for BlueprintGlobalNameSpace::MAC_PCU_XRCRP */
29454 #ifndef __MAC_PCU_XRCRP_MACRO__
29455 #define __MAC_PCU_XRCRP_MACRO__
29456
29457 /* macros for field SEND_CHIRP */
29458 #define MAC_PCU_XRCRP__SEND_CHIRP__SHIFT                                      0
29459 #define MAC_PCU_XRCRP__SEND_CHIRP__WIDTH                                      1
29460 #define MAC_PCU_XRCRP__SEND_CHIRP__MASK                             0x00000001U
29461 #define MAC_PCU_XRCRP__SEND_CHIRP__READ(src)     (u_int32_t)(src) & 0x00000001U
29462 #define MAC_PCU_XRCRP__SEND_CHIRP__WRITE(src)  ((u_int32_t)(src) & 0x00000001U)
29463 #define MAC_PCU_XRCRP__SEND_CHIRP__MODIFY(dst, src) \
29464                     (dst) = ((dst) &\
29465                     ~0x00000001U) | ((u_int32_t)(src) &\
29466                     0x00000001U)
29467 #define MAC_PCU_XRCRP__SEND_CHIRP__VERIFY(src) \
29468                     (!(((u_int32_t)(src)\
29469                     & ~0x00000001U)))
29470 #define MAC_PCU_XRCRP__SEND_CHIRP__SET(dst) \
29471                     (dst) = ((dst) &\
29472                     ~0x00000001U) | (u_int32_t)(1)
29473 #define MAC_PCU_XRCRP__SEND_CHIRP__CLR(dst) \
29474                     (dst) = ((dst) &\
29475                     ~0x00000001U) | (u_int32_t)(0)
29476
29477 /* macros for field CHIRP_GAP */
29478 #define MAC_PCU_XRCRP__CHIRP_GAP__SHIFT                                      16
29479 #define MAC_PCU_XRCRP__CHIRP_GAP__WIDTH                                      16
29480 #define MAC_PCU_XRCRP__CHIRP_GAP__MASK                              0xffff0000U
29481 #define MAC_PCU_XRCRP__CHIRP_GAP__READ(src) \
29482                     (((u_int32_t)(src)\
29483                     & 0xffff0000U) >> 16)
29484 #define MAC_PCU_XRCRP__CHIRP_GAP__WRITE(src) \
29485                     (((u_int32_t)(src)\
29486                     << 16) & 0xffff0000U)
29487 #define MAC_PCU_XRCRP__CHIRP_GAP__MODIFY(dst, src) \
29488                     (dst) = ((dst) &\
29489                     ~0xffff0000U) | (((u_int32_t)(src) <<\
29490                     16) & 0xffff0000U)
29491 #define MAC_PCU_XRCRP__CHIRP_GAP__VERIFY(src) \
29492                     (!((((u_int32_t)(src)\
29493                     << 16) & ~0xffff0000U)))
29494 #define MAC_PCU_XRCRP__TYPE                                           u_int32_t
29495 #define MAC_PCU_XRCRP__READ                                         0xffff0001U
29496 #define MAC_PCU_XRCRP__WRITE                                        0xffff0001U
29497
29498 #endif /* __MAC_PCU_XRCRP_MACRO__ */
29499
29500
29501 /* macros for mac_pcu_reg_block.MAC_PCU_XRCRP */
29502 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_XRCRP__NUM                            1
29503
29504 /* macros for BlueprintGlobalNameSpace::MAC_PCU_XRSTMP */
29505 #ifndef __MAC_PCU_XRSTMP_MACRO__
29506 #define __MAC_PCU_XRSTMP_MACRO__
29507
29508 /* macros for field RX_ABORT_RSSI */
29509 #define MAC_PCU_XRSTMP__RX_ABORT_RSSI__SHIFT                                  0
29510 #define MAC_PCU_XRSTMP__RX_ABORT_RSSI__WIDTH                                  1
29511 #define MAC_PCU_XRSTMP__RX_ABORT_RSSI__MASK                         0x00000001U
29512 #define MAC_PCU_XRSTMP__RX_ABORT_RSSI__READ(src) (u_int32_t)(src) & 0x00000001U
29513 #define MAC_PCU_XRSTMP__RX_ABORT_RSSI__WRITE(src) \
29514                     ((u_int32_t)(src)\
29515                     & 0x00000001U)
29516 #define MAC_PCU_XRSTMP__RX_ABORT_RSSI__MODIFY(dst, src) \
29517                     (dst) = ((dst) &\
29518                     ~0x00000001U) | ((u_int32_t)(src) &\
29519                     0x00000001U)
29520 #define MAC_PCU_XRSTMP__RX_ABORT_RSSI__VERIFY(src) \
29521                     (!(((u_int32_t)(src)\
29522                     & ~0x00000001U)))
29523 #define MAC_PCU_XRSTMP__RX_ABORT_RSSI__SET(dst) \
29524                     (dst) = ((dst) &\
29525                     ~0x00000001U) | (u_int32_t)(1)
29526 #define MAC_PCU_XRSTMP__RX_ABORT_RSSI__CLR(dst) \
29527                     (dst) = ((dst) &\
29528                     ~0x00000001U) | (u_int32_t)(0)
29529
29530 /* macros for field RX_ABORT_BSSID */
29531 #define MAC_PCU_XRSTMP__RX_ABORT_BSSID__SHIFT                                 1
29532 #define MAC_PCU_XRSTMP__RX_ABORT_BSSID__WIDTH                                 1
29533 #define MAC_PCU_XRSTMP__RX_ABORT_BSSID__MASK                        0x00000002U
29534 #define MAC_PCU_XRSTMP__RX_ABORT_BSSID__READ(src) \
29535                     (((u_int32_t)(src)\
29536                     & 0x00000002U) >> 1)
29537 #define MAC_PCU_XRSTMP__RX_ABORT_BSSID__WRITE(src) \
29538                     (((u_int32_t)(src)\
29539                     << 1) & 0x00000002U)
29540 #define MAC_PCU_XRSTMP__RX_ABORT_BSSID__MODIFY(dst, src) \
29541                     (dst) = ((dst) &\
29542                     ~0x00000002U) | (((u_int32_t)(src) <<\
29543                     1) & 0x00000002U)
29544 #define MAC_PCU_XRSTMP__RX_ABORT_BSSID__VERIFY(src) \
29545                     (!((((u_int32_t)(src)\
29546                     << 1) & ~0x00000002U)))
29547 #define MAC_PCU_XRSTMP__RX_ABORT_BSSID__SET(dst) \
29548                     (dst) = ((dst) &\
29549                     ~0x00000002U) | ((u_int32_t)(1) << 1)
29550 #define MAC_PCU_XRSTMP__RX_ABORT_BSSID__CLR(dst) \
29551                     (dst) = ((dst) &\
29552                     ~0x00000002U) | ((u_int32_t)(0) << 1)
29553
29554 /* macros for field TX_STOMP_RSSI */
29555 #define MAC_PCU_XRSTMP__TX_STOMP_RSSI__SHIFT                                  2
29556 #define MAC_PCU_XRSTMP__TX_STOMP_RSSI__WIDTH                                  1
29557 #define MAC_PCU_XRSTMP__TX_STOMP_RSSI__MASK                         0x00000004U
29558 #define MAC_PCU_XRSTMP__TX_STOMP_RSSI__READ(src) \
29559                     (((u_int32_t)(src)\
29560                     & 0x00000004U) >> 2)
29561 #define MAC_PCU_XRSTMP__TX_STOMP_RSSI__WRITE(src) \
29562                     (((u_int32_t)(src)\
29563                     << 2) & 0x00000004U)
29564 #define MAC_PCU_XRSTMP__TX_STOMP_RSSI__MODIFY(dst, src) \
29565                     (dst) = ((dst) &\
29566                     ~0x00000004U) | (((u_int32_t)(src) <<\
29567                     2) & 0x00000004U)
29568 #define MAC_PCU_XRSTMP__TX_STOMP_RSSI__VERIFY(src) \
29569                     (!((((u_int32_t)(src)\
29570                     << 2) & ~0x00000004U)))
29571 #define MAC_PCU_XRSTMP__TX_STOMP_RSSI__SET(dst) \
29572                     (dst) = ((dst) &\
29573                     ~0x00000004U) | ((u_int32_t)(1) << 2)
29574 #define MAC_PCU_XRSTMP__TX_STOMP_RSSI__CLR(dst) \
29575                     (dst) = ((dst) &\
29576                     ~0x00000004U) | ((u_int32_t)(0) << 2)
29577
29578 /* macros for field TX_STOMP_BSSID */
29579 #define MAC_PCU_XRSTMP__TX_STOMP_BSSID__SHIFT                                 3
29580 #define MAC_PCU_XRSTMP__TX_STOMP_BSSID__WIDTH                                 1
29581 #define MAC_PCU_XRSTMP__TX_STOMP_BSSID__MASK                        0x00000008U
29582 #define MAC_PCU_XRSTMP__TX_STOMP_BSSID__READ(src) \
29583                     (((u_int32_t)(src)\
29584                     & 0x00000008U) >> 3)
29585 #define MAC_PCU_XRSTMP__TX_STOMP_BSSID__WRITE(src) \
29586                     (((u_int32_t)(src)\
29587                     << 3) & 0x00000008U)
29588 #define MAC_PCU_XRSTMP__TX_STOMP_BSSID__MODIFY(dst, src) \
29589                     (dst) = ((dst) &\
29590                     ~0x00000008U) | (((u_int32_t)(src) <<\
29591                     3) & 0x00000008U)
29592 #define MAC_PCU_XRSTMP__TX_STOMP_BSSID__VERIFY(src) \
29593                     (!((((u_int32_t)(src)\
29594                     << 3) & ~0x00000008U)))
29595 #define MAC_PCU_XRSTMP__TX_STOMP_BSSID__SET(dst) \
29596                     (dst) = ((dst) &\
29597                     ~0x00000008U) | ((u_int32_t)(1) << 3)
29598 #define MAC_PCU_XRSTMP__TX_STOMP_BSSID__CLR(dst) \
29599                     (dst) = ((dst) &\
29600                     ~0x00000008U) | ((u_int32_t)(0) << 3)
29601
29602 /* macros for field TX_STOMP_DATA */
29603 #define MAC_PCU_XRSTMP__TX_STOMP_DATA__SHIFT                                  4
29604 #define MAC_PCU_XRSTMP__TX_STOMP_DATA__WIDTH                                  1
29605 #define MAC_PCU_XRSTMP__TX_STOMP_DATA__MASK                         0x00000010U
29606 #define MAC_PCU_XRSTMP__TX_STOMP_DATA__READ(src) \
29607                     (((u_int32_t)(src)\
29608                     & 0x00000010U) >> 4)
29609 #define MAC_PCU_XRSTMP__TX_STOMP_DATA__WRITE(src) \
29610                     (((u_int32_t)(src)\
29611                     << 4) & 0x00000010U)
29612 #define MAC_PCU_XRSTMP__TX_STOMP_DATA__MODIFY(dst, src) \
29613                     (dst) = ((dst) &\
29614                     ~0x00000010U) | (((u_int32_t)(src) <<\
29615                     4) & 0x00000010U)
29616 #define MAC_PCU_XRSTMP__TX_STOMP_DATA__VERIFY(src) \
29617                     (!((((u_int32_t)(src)\
29618                     << 4) & ~0x00000010U)))
29619 #define MAC_PCU_XRSTMP__TX_STOMP_DATA__SET(dst) \
29620                     (dst) = ((dst) &\
29621                     ~0x00000010U) | ((u_int32_t)(1) << 4)
29622 #define MAC_PCU_XRSTMP__TX_STOMP_DATA__CLR(dst) \
29623                     (dst) = ((dst) &\
29624                     ~0x00000010U) | ((u_int32_t)(0) << 4)
29625
29626 /* macros for field RX_ABORT_DATA */
29627 #define MAC_PCU_XRSTMP__RX_ABORT_DATA__SHIFT                                  5
29628 #define MAC_PCU_XRSTMP__RX_ABORT_DATA__WIDTH                                  1
29629 #define MAC_PCU_XRSTMP__RX_ABORT_DATA__MASK                         0x00000020U
29630 #define MAC_PCU_XRSTMP__RX_ABORT_DATA__READ(src) \
29631                     (((u_int32_t)(src)\
29632                     & 0x00000020U) >> 5)
29633 #define MAC_PCU_XRSTMP__RX_ABORT_DATA__WRITE(src) \
29634                     (((u_int32_t)(src)\
29635                     << 5) & 0x00000020U)
29636 #define MAC_PCU_XRSTMP__RX_ABORT_DATA__MODIFY(dst, src) \
29637                     (dst) = ((dst) &\
29638                     ~0x00000020U) | (((u_int32_t)(src) <<\
29639                     5) & 0x00000020U)
29640 #define MAC_PCU_XRSTMP__RX_ABORT_DATA__VERIFY(src) \
29641                     (!((((u_int32_t)(src)\
29642                     << 5) & ~0x00000020U)))
29643 #define MAC_PCU_XRSTMP__RX_ABORT_DATA__SET(dst) \
29644                     (dst) = ((dst) &\
29645                     ~0x00000020U) | ((u_int32_t)(1) << 5)
29646 #define MAC_PCU_XRSTMP__RX_ABORT_DATA__CLR(dst) \
29647                     (dst) = ((dst) &\
29648                     ~0x00000020U) | ((u_int32_t)(0) << 5)
29649
29650 /* macros for field TX_STOMP_RSSI_THRESH */
29651 #define MAC_PCU_XRSTMP__TX_STOMP_RSSI_THRESH__SHIFT                           8
29652 #define MAC_PCU_XRSTMP__TX_STOMP_RSSI_THRESH__WIDTH                           8
29653 #define MAC_PCU_XRSTMP__TX_STOMP_RSSI_THRESH__MASK                  0x0000ff00U
29654 #define MAC_PCU_XRSTMP__TX_STOMP_RSSI_THRESH__READ(src) \
29655                     (((u_int32_t)(src)\
29656                     & 0x0000ff00U) >> 8)
29657 #define MAC_PCU_XRSTMP__TX_STOMP_RSSI_THRESH__WRITE(src) \
29658                     (((u_int32_t)(src)\
29659                     << 8) & 0x0000ff00U)
29660 #define MAC_PCU_XRSTMP__TX_STOMP_RSSI_THRESH__MODIFY(dst, src) \
29661                     (dst) = ((dst) &\
29662                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
29663                     8) & 0x0000ff00U)
29664 #define MAC_PCU_XRSTMP__TX_STOMP_RSSI_THRESH__VERIFY(src) \
29665                     (!((((u_int32_t)(src)\
29666                     << 8) & ~0x0000ff00U)))
29667
29668 /* macros for field RX_ABORT_RSSI_THRESH */
29669 #define MAC_PCU_XRSTMP__RX_ABORT_RSSI_THRESH__SHIFT                          16
29670 #define MAC_PCU_XRSTMP__RX_ABORT_RSSI_THRESH__WIDTH                           8
29671 #define MAC_PCU_XRSTMP__RX_ABORT_RSSI_THRESH__MASK                  0x00ff0000U
29672 #define MAC_PCU_XRSTMP__RX_ABORT_RSSI_THRESH__READ(src) \
29673                     (((u_int32_t)(src)\
29674                     & 0x00ff0000U) >> 16)
29675 #define MAC_PCU_XRSTMP__RX_ABORT_RSSI_THRESH__WRITE(src) \
29676                     (((u_int32_t)(src)\
29677                     << 16) & 0x00ff0000U)
29678 #define MAC_PCU_XRSTMP__RX_ABORT_RSSI_THRESH__MODIFY(dst, src) \
29679                     (dst) = ((dst) &\
29680                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
29681                     16) & 0x00ff0000U)
29682 #define MAC_PCU_XRSTMP__RX_ABORT_RSSI_THRESH__VERIFY(src) \
29683                     (!((((u_int32_t)(src)\
29684                     << 16) & ~0x00ff0000U)))
29685 #define MAC_PCU_XRSTMP__TYPE                                          u_int32_t
29686 #define MAC_PCU_XRSTMP__READ                                        0x00ffff3fU
29687 #define MAC_PCU_XRSTMP__WRITE                                       0x00ffff3fU
29688
29689 #endif /* __MAC_PCU_XRSTMP_MACRO__ */
29690
29691
29692 /* macros for mac_pcu_reg_block.MAC_PCU_XRSTMP */
29693 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_XRSTMP__NUM                           1
29694
29695 /* macros for BlueprintGlobalNameSpace::MAC_PCU_SLP1 */
29696 #ifndef __MAC_PCU_SLP1_MACRO__
29697 #define __MAC_PCU_SLP1_MACRO__
29698
29699 /* macros for field ASSUME_DTIM */
29700 #define MAC_PCU_SLP1__ASSUME_DTIM__SHIFT                                     19
29701 #define MAC_PCU_SLP1__ASSUME_DTIM__WIDTH                                      1
29702 #define MAC_PCU_SLP1__ASSUME_DTIM__MASK                             0x00080000U
29703 #define MAC_PCU_SLP1__ASSUME_DTIM__READ(src) \
29704                     (((u_int32_t)(src)\
29705                     & 0x00080000U) >> 19)
29706 #define MAC_PCU_SLP1__ASSUME_DTIM__WRITE(src) \
29707                     (((u_int32_t)(src)\
29708                     << 19) & 0x00080000U)
29709 #define MAC_PCU_SLP1__ASSUME_DTIM__MODIFY(dst, src) \
29710                     (dst) = ((dst) &\
29711                     ~0x00080000U) | (((u_int32_t)(src) <<\
29712                     19) & 0x00080000U)
29713 #define MAC_PCU_SLP1__ASSUME_DTIM__VERIFY(src) \
29714                     (!((((u_int32_t)(src)\
29715                     << 19) & ~0x00080000U)))
29716 #define MAC_PCU_SLP1__ASSUME_DTIM__SET(dst) \
29717                     (dst) = ((dst) &\
29718                     ~0x00080000U) | ((u_int32_t)(1) << 19)
29719 #define MAC_PCU_SLP1__ASSUME_DTIM__CLR(dst) \
29720                     (dst) = ((dst) &\
29721                     ~0x00080000U) | ((u_int32_t)(0) << 19)
29722
29723 /* macros for field CAB_TIMEOUT */
29724 #define MAC_PCU_SLP1__CAB_TIMEOUT__SHIFT                                     21
29725 #define MAC_PCU_SLP1__CAB_TIMEOUT__WIDTH                                     11
29726 #define MAC_PCU_SLP1__CAB_TIMEOUT__MASK                             0xffe00000U
29727 #define MAC_PCU_SLP1__CAB_TIMEOUT__READ(src) \
29728                     (((u_int32_t)(src)\
29729                     & 0xffe00000U) >> 21)
29730 #define MAC_PCU_SLP1__CAB_TIMEOUT__WRITE(src) \
29731                     (((u_int32_t)(src)\
29732                     << 21) & 0xffe00000U)
29733 #define MAC_PCU_SLP1__CAB_TIMEOUT__MODIFY(dst, src) \
29734                     (dst) = ((dst) &\
29735                     ~0xffe00000U) | (((u_int32_t)(src) <<\
29736                     21) & 0xffe00000U)
29737 #define MAC_PCU_SLP1__CAB_TIMEOUT__VERIFY(src) \
29738                     (!((((u_int32_t)(src)\
29739                     << 21) & ~0xffe00000U)))
29740 #define MAC_PCU_SLP1__TYPE                                            u_int32_t
29741 #define MAC_PCU_SLP1__READ                                          0xffe80000U
29742 #define MAC_PCU_SLP1__WRITE                                         0xffe80000U
29743
29744 #endif /* __MAC_PCU_SLP1_MACRO__ */
29745
29746
29747 /* macros for mac_pcu_reg_block.MAC_PCU_SLP1 */
29748 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_SLP1__NUM                             1
29749
29750 /* macros for BlueprintGlobalNameSpace::MAC_PCU_SLP2 */
29751 #ifndef __MAC_PCU_SLP2_MACRO__
29752 #define __MAC_PCU_SLP2_MACRO__
29753
29754 /* macros for field BEACON_TIMEOUT */
29755 #define MAC_PCU_SLP2__BEACON_TIMEOUT__SHIFT                                  21
29756 #define MAC_PCU_SLP2__BEACON_TIMEOUT__WIDTH                                  11
29757 #define MAC_PCU_SLP2__BEACON_TIMEOUT__MASK                          0xffe00000U
29758 #define MAC_PCU_SLP2__BEACON_TIMEOUT__READ(src) \
29759                     (((u_int32_t)(src)\
29760                     & 0xffe00000U) >> 21)
29761 #define MAC_PCU_SLP2__BEACON_TIMEOUT__WRITE(src) \
29762                     (((u_int32_t)(src)\
29763                     << 21) & 0xffe00000U)
29764 #define MAC_PCU_SLP2__BEACON_TIMEOUT__MODIFY(dst, src) \
29765                     (dst) = ((dst) &\
29766                     ~0xffe00000U) | (((u_int32_t)(src) <<\
29767                     21) & 0xffe00000U)
29768 #define MAC_PCU_SLP2__BEACON_TIMEOUT__VERIFY(src) \
29769                     (!((((u_int32_t)(src)\
29770                     << 21) & ~0xffe00000U)))
29771 #define MAC_PCU_SLP2__TYPE                                            u_int32_t
29772 #define MAC_PCU_SLP2__READ                                          0xffe00000U
29773 #define MAC_PCU_SLP2__WRITE                                         0xffe00000U
29774
29775 #endif /* __MAC_PCU_SLP2_MACRO__ */
29776
29777
29778 /* macros for mac_pcu_reg_block.MAC_PCU_SLP2 */
29779 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_SLP2__NUM                             1
29780
29781 /* macros for BlueprintGlobalNameSpace::MAC_PCU_SELF_GEN_DEFAULT */
29782 #ifndef __MAC_PCU_SELF_GEN_DEFAULT_MACRO__
29783 #define __MAC_PCU_SELF_GEN_DEFAULT_MACRO__
29784
29785 /* macros for field MMSS */
29786 #define MAC_PCU_SELF_GEN_DEFAULT__MMSS__SHIFT                                 0
29787 #define MAC_PCU_SELF_GEN_DEFAULT__MMSS__WIDTH                                 3
29788 #define MAC_PCU_SELF_GEN_DEFAULT__MMSS__MASK                        0x00000007U
29789 #define MAC_PCU_SELF_GEN_DEFAULT__MMSS__READ(src) \
29790                     (u_int32_t)(src)\
29791                     & 0x00000007U
29792 #define MAC_PCU_SELF_GEN_DEFAULT__MMSS__WRITE(src) \
29793                     ((u_int32_t)(src)\
29794                     & 0x00000007U)
29795 #define MAC_PCU_SELF_GEN_DEFAULT__MMSS__MODIFY(dst, src) \
29796                     (dst) = ((dst) &\
29797                     ~0x00000007U) | ((u_int32_t)(src) &\
29798                     0x00000007U)
29799 #define MAC_PCU_SELF_GEN_DEFAULT__MMSS__VERIFY(src) \
29800                     (!(((u_int32_t)(src)\
29801                     & ~0x00000007U)))
29802
29803 /* macros for field CEC */
29804 #define MAC_PCU_SELF_GEN_DEFAULT__CEC__SHIFT                                  3
29805 #define MAC_PCU_SELF_GEN_DEFAULT__CEC__WIDTH                                  2
29806 #define MAC_PCU_SELF_GEN_DEFAULT__CEC__MASK                         0x00000018U
29807 #define MAC_PCU_SELF_GEN_DEFAULT__CEC__READ(src) \
29808                     (((u_int32_t)(src)\
29809                     & 0x00000018U) >> 3)
29810 #define MAC_PCU_SELF_GEN_DEFAULT__CEC__WRITE(src) \
29811                     (((u_int32_t)(src)\
29812                     << 3) & 0x00000018U)
29813 #define MAC_PCU_SELF_GEN_DEFAULT__CEC__MODIFY(dst, src) \
29814                     (dst) = ((dst) &\
29815                     ~0x00000018U) | (((u_int32_t)(src) <<\
29816                     3) & 0x00000018U)
29817 #define MAC_PCU_SELF_GEN_DEFAULT__CEC__VERIFY(src) \
29818                     (!((((u_int32_t)(src)\
29819                     << 3) & ~0x00000018U)))
29820
29821 /* macros for field STAGGER_SOUNDING */
29822 #define MAC_PCU_SELF_GEN_DEFAULT__STAGGER_SOUNDING__SHIFT                     5
29823 #define MAC_PCU_SELF_GEN_DEFAULT__STAGGER_SOUNDING__WIDTH                     1
29824 #define MAC_PCU_SELF_GEN_DEFAULT__STAGGER_SOUNDING__MASK            0x00000020U
29825 #define MAC_PCU_SELF_GEN_DEFAULT__STAGGER_SOUNDING__READ(src) \
29826                     (((u_int32_t)(src)\
29827                     & 0x00000020U) >> 5)
29828 #define MAC_PCU_SELF_GEN_DEFAULT__STAGGER_SOUNDING__WRITE(src) \
29829                     (((u_int32_t)(src)\
29830                     << 5) & 0x00000020U)
29831 #define MAC_PCU_SELF_GEN_DEFAULT__STAGGER_SOUNDING__MODIFY(dst, src) \
29832                     (dst) = ((dst) &\
29833                     ~0x00000020U) | (((u_int32_t)(src) <<\
29834                     5) & 0x00000020U)
29835 #define MAC_PCU_SELF_GEN_DEFAULT__STAGGER_SOUNDING__VERIFY(src) \
29836                     (!((((u_int32_t)(src)\
29837                     << 5) & ~0x00000020U)))
29838 #define MAC_PCU_SELF_GEN_DEFAULT__STAGGER_SOUNDING__SET(dst) \
29839                     (dst) = ((dst) &\
29840                     ~0x00000020U) | ((u_int32_t)(1) << 5)
29841 #define MAC_PCU_SELF_GEN_DEFAULT__STAGGER_SOUNDING__CLR(dst) \
29842                     (dst) = ((dst) &\
29843                     ~0x00000020U) | ((u_int32_t)(0) << 5)
29844 #define MAC_PCU_SELF_GEN_DEFAULT__TYPE                                u_int32_t
29845 #define MAC_PCU_SELF_GEN_DEFAULT__READ                              0x0000003fU
29846 #define MAC_PCU_SELF_GEN_DEFAULT__WRITE                             0x0000003fU
29847
29848 #endif /* __MAC_PCU_SELF_GEN_DEFAULT_MACRO__ */
29849
29850
29851 /* macros for mac_pcu_reg_block.MAC_PCU_SELF_GEN_DEFAULT */
29852 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_SELF_GEN_DEFAULT__NUM                 1
29853
29854 /* macros for BlueprintGlobalNameSpace::MAC_PCU_ADDR1_MASK_L32 */
29855 #ifndef __MAC_PCU_ADDR1_MASK_L32_MACRO__
29856 #define __MAC_PCU_ADDR1_MASK_L32_MACRO__
29857
29858 /* macros for field VALUE */
29859 #define MAC_PCU_ADDR1_MASK_L32__VALUE__SHIFT                                  0
29860 #define MAC_PCU_ADDR1_MASK_L32__VALUE__WIDTH                                 32
29861 #define MAC_PCU_ADDR1_MASK_L32__VALUE__MASK                         0xffffffffU
29862 #define MAC_PCU_ADDR1_MASK_L32__VALUE__READ(src) (u_int32_t)(src) & 0xffffffffU
29863 #define MAC_PCU_ADDR1_MASK_L32__VALUE__WRITE(src) \
29864                     ((u_int32_t)(src)\
29865                     & 0xffffffffU)
29866 #define MAC_PCU_ADDR1_MASK_L32__VALUE__MODIFY(dst, src) \
29867                     (dst) = ((dst) &\
29868                     ~0xffffffffU) | ((u_int32_t)(src) &\
29869                     0xffffffffU)
29870 #define MAC_PCU_ADDR1_MASK_L32__VALUE__VERIFY(src) \
29871                     (!(((u_int32_t)(src)\
29872                     & ~0xffffffffU)))
29873 #define MAC_PCU_ADDR1_MASK_L32__TYPE                                  u_int32_t
29874 #define MAC_PCU_ADDR1_MASK_L32__READ                                0xffffffffU
29875 #define MAC_PCU_ADDR1_MASK_L32__WRITE                               0xffffffffU
29876
29877 #endif /* __MAC_PCU_ADDR1_MASK_L32_MACRO__ */
29878
29879
29880 /* macros for mac_pcu_reg_block.MAC_PCU_ADDR1_MASK_L32 */
29881 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_ADDR1_MASK_L32__NUM                   1
29882
29883 /* macros for BlueprintGlobalNameSpace::MAC_PCU_ADDR1_MASK_U16 */
29884 #ifndef __MAC_PCU_ADDR1_MASK_U16_MACRO__
29885 #define __MAC_PCU_ADDR1_MASK_U16_MACRO__
29886
29887 /* macros for field VALUE */
29888 #define MAC_PCU_ADDR1_MASK_U16__VALUE__SHIFT                                  0
29889 #define MAC_PCU_ADDR1_MASK_U16__VALUE__WIDTH                                 16
29890 #define MAC_PCU_ADDR1_MASK_U16__VALUE__MASK                         0x0000ffffU
29891 #define MAC_PCU_ADDR1_MASK_U16__VALUE__READ(src) (u_int32_t)(src) & 0x0000ffffU
29892 #define MAC_PCU_ADDR1_MASK_U16__VALUE__WRITE(src) \
29893                     ((u_int32_t)(src)\
29894                     & 0x0000ffffU)
29895 #define MAC_PCU_ADDR1_MASK_U16__VALUE__MODIFY(dst, src) \
29896                     (dst) = ((dst) &\
29897                     ~0x0000ffffU) | ((u_int32_t)(src) &\
29898                     0x0000ffffU)
29899 #define MAC_PCU_ADDR1_MASK_U16__VALUE__VERIFY(src) \
29900                     (!(((u_int32_t)(src)\
29901                     & ~0x0000ffffU)))
29902 #define MAC_PCU_ADDR1_MASK_U16__TYPE                                  u_int32_t
29903 #define MAC_PCU_ADDR1_MASK_U16__READ                                0x0000ffffU
29904 #define MAC_PCU_ADDR1_MASK_U16__WRITE                               0x0000ffffU
29905
29906 #endif /* __MAC_PCU_ADDR1_MASK_U16_MACRO__ */
29907
29908
29909 /* macros for mac_pcu_reg_block.MAC_PCU_ADDR1_MASK_U16 */
29910 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_ADDR1_MASK_U16__NUM                   1
29911
29912 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TPC */
29913 #ifndef __MAC_PCU_TPC_MACRO__
29914 #define __MAC_PCU_TPC_MACRO__
29915
29916 /* macros for field ACK_PWR */
29917 #define MAC_PCU_TPC__ACK_PWR__SHIFT                                           0
29918 #define MAC_PCU_TPC__ACK_PWR__WIDTH                                           6
29919 #define MAC_PCU_TPC__ACK_PWR__MASK                                  0x0000003fU
29920 #define MAC_PCU_TPC__ACK_PWR__READ(src)          (u_int32_t)(src) & 0x0000003fU
29921 #define MAC_PCU_TPC__ACK_PWR__WRITE(src)       ((u_int32_t)(src) & 0x0000003fU)
29922 #define MAC_PCU_TPC__ACK_PWR__MODIFY(dst, src) \
29923                     (dst) = ((dst) &\
29924                     ~0x0000003fU) | ((u_int32_t)(src) &\
29925                     0x0000003fU)
29926 #define MAC_PCU_TPC__ACK_PWR__VERIFY(src) \
29927                     (!(((u_int32_t)(src)\
29928                     & ~0x0000003fU)))
29929
29930 /* macros for field CTS_PWR */
29931 #define MAC_PCU_TPC__CTS_PWR__SHIFT                                           8
29932 #define MAC_PCU_TPC__CTS_PWR__WIDTH                                           6
29933 #define MAC_PCU_TPC__CTS_PWR__MASK                                  0x00003f00U
29934 #define MAC_PCU_TPC__CTS_PWR__READ(src) (((u_int32_t)(src) & 0x00003f00U) >> 8)
29935 #define MAC_PCU_TPC__CTS_PWR__WRITE(src) \
29936                     (((u_int32_t)(src)\
29937                     << 8) & 0x00003f00U)
29938 #define MAC_PCU_TPC__CTS_PWR__MODIFY(dst, src) \
29939                     (dst) = ((dst) &\
29940                     ~0x00003f00U) | (((u_int32_t)(src) <<\
29941                     8) & 0x00003f00U)
29942 #define MAC_PCU_TPC__CTS_PWR__VERIFY(src) \
29943                     (!((((u_int32_t)(src)\
29944                     << 8) & ~0x00003f00U)))
29945
29946 /* macros for field CHIRP_PWR */
29947 #define MAC_PCU_TPC__CHIRP_PWR__SHIFT                                        16
29948 #define MAC_PCU_TPC__CHIRP_PWR__WIDTH                                         6
29949 #define MAC_PCU_TPC__CHIRP_PWR__MASK                                0x003f0000U
29950 #define MAC_PCU_TPC__CHIRP_PWR__READ(src) \
29951                     (((u_int32_t)(src)\
29952                     & 0x003f0000U) >> 16)
29953 #define MAC_PCU_TPC__CHIRP_PWR__WRITE(src) \
29954                     (((u_int32_t)(src)\
29955                     << 16) & 0x003f0000U)
29956 #define MAC_PCU_TPC__CHIRP_PWR__MODIFY(dst, src) \
29957                     (dst) = ((dst) &\
29958                     ~0x003f0000U) | (((u_int32_t)(src) <<\
29959                     16) & 0x003f0000U)
29960 #define MAC_PCU_TPC__CHIRP_PWR__VERIFY(src) \
29961                     (!((((u_int32_t)(src)\
29962                     << 16) & ~0x003f0000U)))
29963
29964 /* macros for field RPT_PWR */
29965 #define MAC_PCU_TPC__RPT_PWR__SHIFT                                          24
29966 #define MAC_PCU_TPC__RPT_PWR__WIDTH                                           6
29967 #define MAC_PCU_TPC__RPT_PWR__MASK                                  0x3f000000U
29968 #define MAC_PCU_TPC__RPT_PWR__READ(src) \
29969                     (((u_int32_t)(src)\
29970                     & 0x3f000000U) >> 24)
29971 #define MAC_PCU_TPC__RPT_PWR__WRITE(src) \
29972                     (((u_int32_t)(src)\
29973                     << 24) & 0x3f000000U)
29974 #define MAC_PCU_TPC__RPT_PWR__MODIFY(dst, src) \
29975                     (dst) = ((dst) &\
29976                     ~0x3f000000U) | (((u_int32_t)(src) <<\
29977                     24) & 0x3f000000U)
29978 #define MAC_PCU_TPC__RPT_PWR__VERIFY(src) \
29979                     (!((((u_int32_t)(src)\
29980                     << 24) & ~0x3f000000U)))
29981 #define MAC_PCU_TPC__TYPE                                             u_int32_t
29982 #define MAC_PCU_TPC__READ                                           0x3f3f3f3fU
29983 #define MAC_PCU_TPC__WRITE                                          0x3f3f3f3fU
29984
29985 #endif /* __MAC_PCU_TPC_MACRO__ */
29986
29987
29988 /* macros for mac_pcu_reg_block.MAC_PCU_TPC */
29989 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TPC__NUM                              1
29990
29991 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TX_FRAME_CNT */
29992 #ifndef __MAC_PCU_TX_FRAME_CNT_MACRO__
29993 #define __MAC_PCU_TX_FRAME_CNT_MACRO__
29994
29995 /* macros for field VALUE */
29996 #define MAC_PCU_TX_FRAME_CNT__VALUE__SHIFT                                    0
29997 #define MAC_PCU_TX_FRAME_CNT__VALUE__WIDTH                                   32
29998 #define MAC_PCU_TX_FRAME_CNT__VALUE__MASK                           0xffffffffU
29999 #define MAC_PCU_TX_FRAME_CNT__VALUE__READ(src)   (u_int32_t)(src) & 0xffffffffU
30000 #define MAC_PCU_TX_FRAME_CNT__VALUE__WRITE(src) \
30001                     ((u_int32_t)(src)\
30002                     & 0xffffffffU)
30003 #define MAC_PCU_TX_FRAME_CNT__VALUE__MODIFY(dst, src) \
30004                     (dst) = ((dst) &\
30005                     ~0xffffffffU) | ((u_int32_t)(src) &\
30006                     0xffffffffU)
30007 #define MAC_PCU_TX_FRAME_CNT__VALUE__VERIFY(src) \
30008                     (!(((u_int32_t)(src)\
30009                     & ~0xffffffffU)))
30010 #define MAC_PCU_TX_FRAME_CNT__TYPE                                    u_int32_t
30011 #define MAC_PCU_TX_FRAME_CNT__READ                                  0xffffffffU
30012 #define MAC_PCU_TX_FRAME_CNT__WRITE                                 0xffffffffU
30013
30014 #endif /* __MAC_PCU_TX_FRAME_CNT_MACRO__ */
30015
30016
30017 /* macros for mac_pcu_reg_block.MAC_PCU_TX_FRAME_CNT */
30018 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TX_FRAME_CNT__NUM                     1
30019
30020 /* macros for BlueprintGlobalNameSpace::MAC_PCU_RX_FRAME_CNT */
30021 #ifndef __MAC_PCU_RX_FRAME_CNT_MACRO__
30022 #define __MAC_PCU_RX_FRAME_CNT_MACRO__
30023
30024 /* macros for field VALUE */
30025 #define MAC_PCU_RX_FRAME_CNT__VALUE__SHIFT                                    0
30026 #define MAC_PCU_RX_FRAME_CNT__VALUE__WIDTH                                   32
30027 #define MAC_PCU_RX_FRAME_CNT__VALUE__MASK                           0xffffffffU
30028 #define MAC_PCU_RX_FRAME_CNT__VALUE__READ(src)   (u_int32_t)(src) & 0xffffffffU
30029 #define MAC_PCU_RX_FRAME_CNT__VALUE__WRITE(src) \
30030                     ((u_int32_t)(src)\
30031                     & 0xffffffffU)
30032 #define MAC_PCU_RX_FRAME_CNT__VALUE__MODIFY(dst, src) \
30033                     (dst) = ((dst) &\
30034                     ~0xffffffffU) | ((u_int32_t)(src) &\
30035                     0xffffffffU)
30036 #define MAC_PCU_RX_FRAME_CNT__VALUE__VERIFY(src) \
30037                     (!(((u_int32_t)(src)\
30038                     & ~0xffffffffU)))
30039 #define MAC_PCU_RX_FRAME_CNT__TYPE                                    u_int32_t
30040 #define MAC_PCU_RX_FRAME_CNT__READ                                  0xffffffffU
30041 #define MAC_PCU_RX_FRAME_CNT__WRITE                                 0xffffffffU
30042
30043 #endif /* __MAC_PCU_RX_FRAME_CNT_MACRO__ */
30044
30045
30046 /* macros for mac_pcu_reg_block.MAC_PCU_RX_FRAME_CNT */
30047 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_RX_FRAME_CNT__NUM                     1
30048
30049 /* macros for BlueprintGlobalNameSpace::MAC_PCU_RX_CLEAR_CNT */
30050 #ifndef __MAC_PCU_RX_CLEAR_CNT_MACRO__
30051 #define __MAC_PCU_RX_CLEAR_CNT_MACRO__
30052
30053 /* macros for field VALUE */
30054 #define MAC_PCU_RX_CLEAR_CNT__VALUE__SHIFT                                    0
30055 #define MAC_PCU_RX_CLEAR_CNT__VALUE__WIDTH                                   32
30056 #define MAC_PCU_RX_CLEAR_CNT__VALUE__MASK                           0xffffffffU
30057 #define MAC_PCU_RX_CLEAR_CNT__VALUE__READ(src)   (u_int32_t)(src) & 0xffffffffU
30058 #define MAC_PCU_RX_CLEAR_CNT__VALUE__WRITE(src) \
30059                     ((u_int32_t)(src)\
30060                     & 0xffffffffU)
30061 #define MAC_PCU_RX_CLEAR_CNT__VALUE__MODIFY(dst, src) \
30062                     (dst) = ((dst) &\
30063                     ~0xffffffffU) | ((u_int32_t)(src) &\
30064                     0xffffffffU)
30065 #define MAC_PCU_RX_CLEAR_CNT__VALUE__VERIFY(src) \
30066                     (!(((u_int32_t)(src)\
30067                     & ~0xffffffffU)))
30068 #define MAC_PCU_RX_CLEAR_CNT__TYPE                                    u_int32_t
30069 #define MAC_PCU_RX_CLEAR_CNT__READ                                  0xffffffffU
30070 #define MAC_PCU_RX_CLEAR_CNT__WRITE                                 0xffffffffU
30071
30072 #endif /* __MAC_PCU_RX_CLEAR_CNT_MACRO__ */
30073
30074
30075 /* macros for mac_pcu_reg_block.MAC_PCU_RX_CLEAR_CNT */
30076 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_RX_CLEAR_CNT__NUM                     1
30077
30078 /* macros for BlueprintGlobalNameSpace::MAC_PCU_CYCLE_CNT */
30079 #ifndef __MAC_PCU_CYCLE_CNT_MACRO__
30080 #define __MAC_PCU_CYCLE_CNT_MACRO__
30081
30082 /* macros for field VALUE */
30083 #define MAC_PCU_CYCLE_CNT__VALUE__SHIFT                                       0
30084 #define MAC_PCU_CYCLE_CNT__VALUE__WIDTH                                      32
30085 #define MAC_PCU_CYCLE_CNT__VALUE__MASK                              0xffffffffU
30086 #define MAC_PCU_CYCLE_CNT__VALUE__READ(src)      (u_int32_t)(src) & 0xffffffffU
30087 #define MAC_PCU_CYCLE_CNT__VALUE__WRITE(src)   ((u_int32_t)(src) & 0xffffffffU)
30088 #define MAC_PCU_CYCLE_CNT__VALUE__MODIFY(dst, src) \
30089                     (dst) = ((dst) &\
30090                     ~0xffffffffU) | ((u_int32_t)(src) &\
30091                     0xffffffffU)
30092 #define MAC_PCU_CYCLE_CNT__VALUE__VERIFY(src) \
30093                     (!(((u_int32_t)(src)\
30094                     & ~0xffffffffU)))
30095 #define MAC_PCU_CYCLE_CNT__TYPE                                       u_int32_t
30096 #define MAC_PCU_CYCLE_CNT__READ                                     0xffffffffU
30097 #define MAC_PCU_CYCLE_CNT__WRITE                                    0xffffffffU
30098
30099 #endif /* __MAC_PCU_CYCLE_CNT_MACRO__ */
30100
30101
30102 /* macros for mac_pcu_reg_block.MAC_PCU_CYCLE_CNT */
30103 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_CYCLE_CNT__NUM                        1
30104
30105 /* macros for BlueprintGlobalNameSpace::MAC_PCU_QUIET_TIME_1 */
30106 #ifndef __MAC_PCU_QUIET_TIME_1_MACRO__
30107 #define __MAC_PCU_QUIET_TIME_1_MACRO__
30108
30109 /* macros for field ACK_CTS_ENABLE */
30110 #define MAC_PCU_QUIET_TIME_1__ACK_CTS_ENABLE__SHIFT                          17
30111 #define MAC_PCU_QUIET_TIME_1__ACK_CTS_ENABLE__WIDTH                           1
30112 #define MAC_PCU_QUIET_TIME_1__ACK_CTS_ENABLE__MASK                  0x00020000U
30113 #define MAC_PCU_QUIET_TIME_1__ACK_CTS_ENABLE__READ(src) \
30114                     (((u_int32_t)(src)\
30115                     & 0x00020000U) >> 17)
30116 #define MAC_PCU_QUIET_TIME_1__ACK_CTS_ENABLE__WRITE(src) \
30117                     (((u_int32_t)(src)\
30118                     << 17) & 0x00020000U)
30119 #define MAC_PCU_QUIET_TIME_1__ACK_CTS_ENABLE__MODIFY(dst, src) \
30120                     (dst) = ((dst) &\
30121                     ~0x00020000U) | (((u_int32_t)(src) <<\
30122                     17) & 0x00020000U)
30123 #define MAC_PCU_QUIET_TIME_1__ACK_CTS_ENABLE__VERIFY(src) \
30124                     (!((((u_int32_t)(src)\
30125                     << 17) & ~0x00020000U)))
30126 #define MAC_PCU_QUIET_TIME_1__ACK_CTS_ENABLE__SET(dst) \
30127                     (dst) = ((dst) &\
30128                     ~0x00020000U) | ((u_int32_t)(1) << 17)
30129 #define MAC_PCU_QUIET_TIME_1__ACK_CTS_ENABLE__CLR(dst) \
30130                     (dst) = ((dst) &\
30131                     ~0x00020000U) | ((u_int32_t)(0) << 17)
30132 #define MAC_PCU_QUIET_TIME_1__TYPE                                    u_int32_t
30133 #define MAC_PCU_QUIET_TIME_1__READ                                  0x00020000U
30134 #define MAC_PCU_QUIET_TIME_1__WRITE                                 0x00020000U
30135
30136 #endif /* __MAC_PCU_QUIET_TIME_1_MACRO__ */
30137
30138
30139 /* macros for mac_pcu_reg_block.MAC_PCU_QUIET_TIME_1 */
30140 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_QUIET_TIME_1__NUM                     1
30141
30142 /* macros for BlueprintGlobalNameSpace::MAC_PCU_QUIET_TIME_2 */
30143 #ifndef __MAC_PCU_QUIET_TIME_2_MACRO__
30144 #define __MAC_PCU_QUIET_TIME_2_MACRO__
30145
30146 /* macros for field DURATION */
30147 #define MAC_PCU_QUIET_TIME_2__DURATION__SHIFT                                16
30148 #define MAC_PCU_QUIET_TIME_2__DURATION__WIDTH                                16
30149 #define MAC_PCU_QUIET_TIME_2__DURATION__MASK                        0xffff0000U
30150 #define MAC_PCU_QUIET_TIME_2__DURATION__READ(src) \
30151                     (((u_int32_t)(src)\
30152                     & 0xffff0000U) >> 16)
30153 #define MAC_PCU_QUIET_TIME_2__DURATION__WRITE(src) \
30154                     (((u_int32_t)(src)\
30155                     << 16) & 0xffff0000U)
30156 #define MAC_PCU_QUIET_TIME_2__DURATION__MODIFY(dst, src) \
30157                     (dst) = ((dst) &\
30158                     ~0xffff0000U) | (((u_int32_t)(src) <<\
30159                     16) & 0xffff0000U)
30160 #define MAC_PCU_QUIET_TIME_2__DURATION__VERIFY(src) \
30161                     (!((((u_int32_t)(src)\
30162                     << 16) & ~0xffff0000U)))
30163 #define MAC_PCU_QUIET_TIME_2__TYPE                                    u_int32_t
30164 #define MAC_PCU_QUIET_TIME_2__READ                                  0xffff0000U
30165 #define MAC_PCU_QUIET_TIME_2__WRITE                                 0xffff0000U
30166
30167 #endif /* __MAC_PCU_QUIET_TIME_2_MACRO__ */
30168
30169
30170 /* macros for mac_pcu_reg_block.MAC_PCU_QUIET_TIME_2 */
30171 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_QUIET_TIME_2__NUM                     1
30172
30173 /* macros for BlueprintGlobalNameSpace::MAC_PCU_QOS_NO_ACK */
30174 #ifndef __MAC_PCU_QOS_NO_ACK_MACRO__
30175 #define __MAC_PCU_QOS_NO_ACK_MACRO__
30176
30177 /* macros for field TWO_BIT_VALUES */
30178 #define MAC_PCU_QOS_NO_ACK__TWO_BIT_VALUES__SHIFT                             0
30179 #define MAC_PCU_QOS_NO_ACK__TWO_BIT_VALUES__WIDTH                             4
30180 #define MAC_PCU_QOS_NO_ACK__TWO_BIT_VALUES__MASK                    0x0000000fU
30181 #define MAC_PCU_QOS_NO_ACK__TWO_BIT_VALUES__READ(src) \
30182                     (u_int32_t)(src)\
30183                     & 0x0000000fU
30184 #define MAC_PCU_QOS_NO_ACK__TWO_BIT_VALUES__WRITE(src) \
30185                     ((u_int32_t)(src)\
30186                     & 0x0000000fU)
30187 #define MAC_PCU_QOS_NO_ACK__TWO_BIT_VALUES__MODIFY(dst, src) \
30188                     (dst) = ((dst) &\
30189                     ~0x0000000fU) | ((u_int32_t)(src) &\
30190                     0x0000000fU)
30191 #define MAC_PCU_QOS_NO_ACK__TWO_BIT_VALUES__VERIFY(src) \
30192                     (!(((u_int32_t)(src)\
30193                     & ~0x0000000fU)))
30194
30195 /* macros for field BIT_OFFSET */
30196 #define MAC_PCU_QOS_NO_ACK__BIT_OFFSET__SHIFT                                 4
30197 #define MAC_PCU_QOS_NO_ACK__BIT_OFFSET__WIDTH                                 3
30198 #define MAC_PCU_QOS_NO_ACK__BIT_OFFSET__MASK                        0x00000070U
30199 #define MAC_PCU_QOS_NO_ACK__BIT_OFFSET__READ(src) \
30200                     (((u_int32_t)(src)\
30201                     & 0x00000070U) >> 4)
30202 #define MAC_PCU_QOS_NO_ACK__BIT_OFFSET__WRITE(src) \
30203                     (((u_int32_t)(src)\
30204                     << 4) & 0x00000070U)
30205 #define MAC_PCU_QOS_NO_ACK__BIT_OFFSET__MODIFY(dst, src) \
30206                     (dst) = ((dst) &\
30207                     ~0x00000070U) | (((u_int32_t)(src) <<\
30208                     4) & 0x00000070U)
30209 #define MAC_PCU_QOS_NO_ACK__BIT_OFFSET__VERIFY(src) \
30210                     (!((((u_int32_t)(src)\
30211                     << 4) & ~0x00000070U)))
30212
30213 /* macros for field BYTE_OFFSET */
30214 #define MAC_PCU_QOS_NO_ACK__BYTE_OFFSET__SHIFT                                7
30215 #define MAC_PCU_QOS_NO_ACK__BYTE_OFFSET__WIDTH                                2
30216 #define MAC_PCU_QOS_NO_ACK__BYTE_OFFSET__MASK                       0x00000180U
30217 #define MAC_PCU_QOS_NO_ACK__BYTE_OFFSET__READ(src) \
30218                     (((u_int32_t)(src)\
30219                     & 0x00000180U) >> 7)
30220 #define MAC_PCU_QOS_NO_ACK__BYTE_OFFSET__WRITE(src) \
30221                     (((u_int32_t)(src)\
30222                     << 7) & 0x00000180U)
30223 #define MAC_PCU_QOS_NO_ACK__BYTE_OFFSET__MODIFY(dst, src) \
30224                     (dst) = ((dst) &\
30225                     ~0x00000180U) | (((u_int32_t)(src) <<\
30226                     7) & 0x00000180U)
30227 #define MAC_PCU_QOS_NO_ACK__BYTE_OFFSET__VERIFY(src) \
30228                     (!((((u_int32_t)(src)\
30229                     << 7) & ~0x00000180U)))
30230 #define MAC_PCU_QOS_NO_ACK__TYPE                                      u_int32_t
30231 #define MAC_PCU_QOS_NO_ACK__READ                                    0x000001ffU
30232 #define MAC_PCU_QOS_NO_ACK__WRITE                                   0x000001ffU
30233
30234 #endif /* __MAC_PCU_QOS_NO_ACK_MACRO__ */
30235
30236
30237 /* macros for mac_pcu_reg_block.MAC_PCU_QOS_NO_ACK */
30238 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_QOS_NO_ACK__NUM                       1
30239
30240 /* macros for BlueprintGlobalNameSpace::MAC_PCU_PHY_ERROR_MASK */
30241 #ifndef __MAC_PCU_PHY_ERROR_MASK_MACRO__
30242 #define __MAC_PCU_PHY_ERROR_MASK_MACRO__
30243
30244 /* macros for field VALUE */
30245 #define MAC_PCU_PHY_ERROR_MASK__VALUE__SHIFT                                  0
30246 #define MAC_PCU_PHY_ERROR_MASK__VALUE__WIDTH                                 32
30247 #define MAC_PCU_PHY_ERROR_MASK__VALUE__MASK                         0xffffffffU
30248 #define MAC_PCU_PHY_ERROR_MASK__VALUE__READ(src) (u_int32_t)(src) & 0xffffffffU
30249 #define MAC_PCU_PHY_ERROR_MASK__VALUE__WRITE(src) \
30250                     ((u_int32_t)(src)\
30251                     & 0xffffffffU)
30252 #define MAC_PCU_PHY_ERROR_MASK__VALUE__MODIFY(dst, src) \
30253                     (dst) = ((dst) &\
30254                     ~0xffffffffU) | ((u_int32_t)(src) &\
30255                     0xffffffffU)
30256 #define MAC_PCU_PHY_ERROR_MASK__VALUE__VERIFY(src) \
30257                     (!(((u_int32_t)(src)\
30258                     & ~0xffffffffU)))
30259 #define MAC_PCU_PHY_ERROR_MASK__TYPE                                  u_int32_t
30260 #define MAC_PCU_PHY_ERROR_MASK__READ                                0xffffffffU
30261 #define MAC_PCU_PHY_ERROR_MASK__WRITE                               0xffffffffU
30262
30263 #endif /* __MAC_PCU_PHY_ERROR_MASK_MACRO__ */
30264
30265
30266 /* macros for mac_pcu_reg_block.MAC_PCU_PHY_ERROR_MASK */
30267 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_PHY_ERROR_MASK__NUM                   1
30268
30269 /* macros for BlueprintGlobalNameSpace::MAC_PCU_XRLAT */
30270 #ifndef __MAC_PCU_XRLAT_MACRO__
30271 #define __MAC_PCU_XRLAT_MACRO__
30272
30273 /* macros for field VALUE */
30274 #define MAC_PCU_XRLAT__VALUE__SHIFT                                           0
30275 #define MAC_PCU_XRLAT__VALUE__WIDTH                                          12
30276 #define MAC_PCU_XRLAT__VALUE__MASK                                  0x00000fffU
30277 #define MAC_PCU_XRLAT__VALUE__READ(src)          (u_int32_t)(src) & 0x00000fffU
30278 #define MAC_PCU_XRLAT__VALUE__WRITE(src)       ((u_int32_t)(src) & 0x00000fffU)
30279 #define MAC_PCU_XRLAT__VALUE__MODIFY(dst, src) \
30280                     (dst) = ((dst) &\
30281                     ~0x00000fffU) | ((u_int32_t)(src) &\
30282                     0x00000fffU)
30283 #define MAC_PCU_XRLAT__VALUE__VERIFY(src) \
30284                     (!(((u_int32_t)(src)\
30285                     & ~0x00000fffU)))
30286 #define MAC_PCU_XRLAT__TYPE                                           u_int32_t
30287 #define MAC_PCU_XRLAT__READ                                         0x00000fffU
30288 #define MAC_PCU_XRLAT__WRITE                                        0x00000fffU
30289
30290 #endif /* __MAC_PCU_XRLAT_MACRO__ */
30291
30292
30293 /* macros for mac_pcu_reg_block.MAC_PCU_XRLAT */
30294 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_XRLAT__NUM                            1
30295
30296 /* macros for BlueprintGlobalNameSpace::MAC_PCU_RXBUF */
30297 #ifndef __MAC_PCU_RXBUF_MACRO__
30298 #define __MAC_PCU_RXBUF_MACRO__
30299
30300 /* macros for field HIGH_PRIORITY_THRSHD */
30301 #define MAC_PCU_RXBUF__HIGH_PRIORITY_THRSHD__SHIFT                            0
30302 #define MAC_PCU_RXBUF__HIGH_PRIORITY_THRSHD__WIDTH                           11
30303 #define MAC_PCU_RXBUF__HIGH_PRIORITY_THRSHD__MASK                   0x000007ffU
30304 #define MAC_PCU_RXBUF__HIGH_PRIORITY_THRSHD__READ(src) \
30305                     (u_int32_t)(src)\
30306                     & 0x000007ffU
30307 #define MAC_PCU_RXBUF__HIGH_PRIORITY_THRSHD__WRITE(src) \
30308                     ((u_int32_t)(src)\
30309                     & 0x000007ffU)
30310 #define MAC_PCU_RXBUF__HIGH_PRIORITY_THRSHD__MODIFY(dst, src) \
30311                     (dst) = ((dst) &\
30312                     ~0x000007ffU) | ((u_int32_t)(src) &\
30313                     0x000007ffU)
30314 #define MAC_PCU_RXBUF__HIGH_PRIORITY_THRSHD__VERIFY(src) \
30315                     (!(((u_int32_t)(src)\
30316                     & ~0x000007ffU)))
30317
30318 /* macros for field REG_RD_ENABLE */
30319 #define MAC_PCU_RXBUF__REG_RD_ENABLE__SHIFT                                  11
30320 #define MAC_PCU_RXBUF__REG_RD_ENABLE__WIDTH                                   1
30321 #define MAC_PCU_RXBUF__REG_RD_ENABLE__MASK                          0x00000800U
30322 #define MAC_PCU_RXBUF__REG_RD_ENABLE__READ(src) \
30323                     (((u_int32_t)(src)\
30324                     & 0x00000800U) >> 11)
30325 #define MAC_PCU_RXBUF__REG_RD_ENABLE__WRITE(src) \
30326                     (((u_int32_t)(src)\
30327                     << 11) & 0x00000800U)
30328 #define MAC_PCU_RXBUF__REG_RD_ENABLE__MODIFY(dst, src) \
30329                     (dst) = ((dst) &\
30330                     ~0x00000800U) | (((u_int32_t)(src) <<\
30331                     11) & 0x00000800U)
30332 #define MAC_PCU_RXBUF__REG_RD_ENABLE__VERIFY(src) \
30333                     (!((((u_int32_t)(src)\
30334                     << 11) & ~0x00000800U)))
30335 #define MAC_PCU_RXBUF__REG_RD_ENABLE__SET(dst) \
30336                     (dst) = ((dst) &\
30337                     ~0x00000800U) | ((u_int32_t)(1) << 11)
30338 #define MAC_PCU_RXBUF__REG_RD_ENABLE__CLR(dst) \
30339                     (dst) = ((dst) &\
30340                     ~0x00000800U) | ((u_int32_t)(0) << 11)
30341 #define MAC_PCU_RXBUF__TYPE                                           u_int32_t
30342 #define MAC_PCU_RXBUF__READ                                         0x00000fffU
30343 #define MAC_PCU_RXBUF__WRITE                                        0x00000fffU
30344
30345 #endif /* __MAC_PCU_RXBUF_MACRO__ */
30346
30347
30348 /* macros for mac_pcu_reg_block.MAC_PCU_RXBUF */
30349 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_RXBUF__NUM                            1
30350
30351 /* macros for BlueprintGlobalNameSpace::MAC_PCU_MIC_QOS_CONTROL */
30352 #ifndef __MAC_PCU_MIC_QOS_CONTROL_MACRO__
30353 #define __MAC_PCU_MIC_QOS_CONTROL_MACRO__
30354
30355 /* macros for field VALUE_0 */
30356 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_0__SHIFT                               0
30357 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_0__WIDTH                               2
30358 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_0__MASK                      0x00000003U
30359 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_0__READ(src) \
30360                     (u_int32_t)(src)\
30361                     & 0x00000003U
30362 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_0__WRITE(src) \
30363                     ((u_int32_t)(src)\
30364                     & 0x00000003U)
30365 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_0__MODIFY(dst, src) \
30366                     (dst) = ((dst) &\
30367                     ~0x00000003U) | ((u_int32_t)(src) &\
30368                     0x00000003U)
30369 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_0__VERIFY(src) \
30370                     (!(((u_int32_t)(src)\
30371                     & ~0x00000003U)))
30372
30373 /* macros for field VALUE_1 */
30374 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_1__SHIFT                               2
30375 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_1__WIDTH                               2
30376 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_1__MASK                      0x0000000cU
30377 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_1__READ(src) \
30378                     (((u_int32_t)(src)\
30379                     & 0x0000000cU) >> 2)
30380 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_1__WRITE(src) \
30381                     (((u_int32_t)(src)\
30382                     << 2) & 0x0000000cU)
30383 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_1__MODIFY(dst, src) \
30384                     (dst) = ((dst) &\
30385                     ~0x0000000cU) | (((u_int32_t)(src) <<\
30386                     2) & 0x0000000cU)
30387 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_1__VERIFY(src) \
30388                     (!((((u_int32_t)(src)\
30389                     << 2) & ~0x0000000cU)))
30390
30391 /* macros for field VALUE_2 */
30392 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_2__SHIFT                               4
30393 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_2__WIDTH                               2
30394 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_2__MASK                      0x00000030U
30395 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_2__READ(src) \
30396                     (((u_int32_t)(src)\
30397                     & 0x00000030U) >> 4)
30398 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_2__WRITE(src) \
30399                     (((u_int32_t)(src)\
30400                     << 4) & 0x00000030U)
30401 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_2__MODIFY(dst, src) \
30402                     (dst) = ((dst) &\
30403                     ~0x00000030U) | (((u_int32_t)(src) <<\
30404                     4) & 0x00000030U)
30405 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_2__VERIFY(src) \
30406                     (!((((u_int32_t)(src)\
30407                     << 4) & ~0x00000030U)))
30408
30409 /* macros for field VALUE_3 */
30410 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_3__SHIFT                               6
30411 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_3__WIDTH                               2
30412 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_3__MASK                      0x000000c0U
30413 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_3__READ(src) \
30414                     (((u_int32_t)(src)\
30415                     & 0x000000c0U) >> 6)
30416 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_3__WRITE(src) \
30417                     (((u_int32_t)(src)\
30418                     << 6) & 0x000000c0U)
30419 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_3__MODIFY(dst, src) \
30420                     (dst) = ((dst) &\
30421                     ~0x000000c0U) | (((u_int32_t)(src) <<\
30422                     6) & 0x000000c0U)
30423 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_3__VERIFY(src) \
30424                     (!((((u_int32_t)(src)\
30425                     << 6) & ~0x000000c0U)))
30426
30427 /* macros for field VALUE_4 */
30428 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_4__SHIFT                               8
30429 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_4__WIDTH                               2
30430 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_4__MASK                      0x00000300U
30431 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_4__READ(src) \
30432                     (((u_int32_t)(src)\
30433                     & 0x00000300U) >> 8)
30434 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_4__WRITE(src) \
30435                     (((u_int32_t)(src)\
30436                     << 8) & 0x00000300U)
30437 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_4__MODIFY(dst, src) \
30438                     (dst) = ((dst) &\
30439                     ~0x00000300U) | (((u_int32_t)(src) <<\
30440                     8) & 0x00000300U)
30441 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_4__VERIFY(src) \
30442                     (!((((u_int32_t)(src)\
30443                     << 8) & ~0x00000300U)))
30444
30445 /* macros for field VALUE_5 */
30446 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_5__SHIFT                              10
30447 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_5__WIDTH                               2
30448 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_5__MASK                      0x00000c00U
30449 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_5__READ(src) \
30450                     (((u_int32_t)(src)\
30451                     & 0x00000c00U) >> 10)
30452 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_5__WRITE(src) \
30453                     (((u_int32_t)(src)\
30454                     << 10) & 0x00000c00U)
30455 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_5__MODIFY(dst, src) \
30456                     (dst) = ((dst) &\
30457                     ~0x00000c00U) | (((u_int32_t)(src) <<\
30458                     10) & 0x00000c00U)
30459 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_5__VERIFY(src) \
30460                     (!((((u_int32_t)(src)\
30461                     << 10) & ~0x00000c00U)))
30462
30463 /* macros for field VALUE_6 */
30464 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_6__SHIFT                              12
30465 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_6__WIDTH                               2
30466 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_6__MASK                      0x00003000U
30467 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_6__READ(src) \
30468                     (((u_int32_t)(src)\
30469                     & 0x00003000U) >> 12)
30470 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_6__WRITE(src) \
30471                     (((u_int32_t)(src)\
30472                     << 12) & 0x00003000U)
30473 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_6__MODIFY(dst, src) \
30474                     (dst) = ((dst) &\
30475                     ~0x00003000U) | (((u_int32_t)(src) <<\
30476                     12) & 0x00003000U)
30477 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_6__VERIFY(src) \
30478                     (!((((u_int32_t)(src)\
30479                     << 12) & ~0x00003000U)))
30480
30481 /* macros for field VALUE_7 */
30482 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_7__SHIFT                              14
30483 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_7__WIDTH                               2
30484 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_7__MASK                      0x0000c000U
30485 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_7__READ(src) \
30486                     (((u_int32_t)(src)\
30487                     & 0x0000c000U) >> 14)
30488 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_7__WRITE(src) \
30489                     (((u_int32_t)(src)\
30490                     << 14) & 0x0000c000U)
30491 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_7__MODIFY(dst, src) \
30492                     (dst) = ((dst) &\
30493                     ~0x0000c000U) | (((u_int32_t)(src) <<\
30494                     14) & 0x0000c000U)
30495 #define MAC_PCU_MIC_QOS_CONTROL__VALUE_7__VERIFY(src) \
30496                     (!((((u_int32_t)(src)\
30497                     << 14) & ~0x0000c000U)))
30498
30499 /* macros for field ENABLE */
30500 #define MAC_PCU_MIC_QOS_CONTROL__ENABLE__SHIFT                               16
30501 #define MAC_PCU_MIC_QOS_CONTROL__ENABLE__WIDTH                                1
30502 #define MAC_PCU_MIC_QOS_CONTROL__ENABLE__MASK                       0x00010000U
30503 #define MAC_PCU_MIC_QOS_CONTROL__ENABLE__READ(src) \
30504                     (((u_int32_t)(src)\
30505                     & 0x00010000U) >> 16)
30506 #define MAC_PCU_MIC_QOS_CONTROL__ENABLE__WRITE(src) \
30507                     (((u_int32_t)(src)\
30508                     << 16) & 0x00010000U)
30509 #define MAC_PCU_MIC_QOS_CONTROL__ENABLE__MODIFY(dst, src) \
30510                     (dst) = ((dst) &\
30511                     ~0x00010000U) | (((u_int32_t)(src) <<\
30512                     16) & 0x00010000U)
30513 #define MAC_PCU_MIC_QOS_CONTROL__ENABLE__VERIFY(src) \
30514                     (!((((u_int32_t)(src)\
30515                     << 16) & ~0x00010000U)))
30516 #define MAC_PCU_MIC_QOS_CONTROL__ENABLE__SET(dst) \
30517                     (dst) = ((dst) &\
30518                     ~0x00010000U) | ((u_int32_t)(1) << 16)
30519 #define MAC_PCU_MIC_QOS_CONTROL__ENABLE__CLR(dst) \
30520                     (dst) = ((dst) &\
30521                     ~0x00010000U) | ((u_int32_t)(0) << 16)
30522 #define MAC_PCU_MIC_QOS_CONTROL__TYPE                                 u_int32_t
30523 #define MAC_PCU_MIC_QOS_CONTROL__READ                               0x0001ffffU
30524 #define MAC_PCU_MIC_QOS_CONTROL__WRITE                              0x0001ffffU
30525
30526 #endif /* __MAC_PCU_MIC_QOS_CONTROL_MACRO__ */
30527
30528
30529 /* macros for mac_pcu_reg_block.MAC_PCU_MIC_QOS_CONTROL */
30530 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_MIC_QOS_CONTROL__NUM                  1
30531
30532 /* macros for BlueprintGlobalNameSpace::MAC_PCU_MIC_QOS_SELECT */
30533 #ifndef __MAC_PCU_MIC_QOS_SELECT_MACRO__
30534 #define __MAC_PCU_MIC_QOS_SELECT_MACRO__
30535
30536 /* macros for field VALUE_0 */
30537 #define MAC_PCU_MIC_QOS_SELECT__VALUE_0__SHIFT                                0
30538 #define MAC_PCU_MIC_QOS_SELECT__VALUE_0__WIDTH                                4
30539 #define MAC_PCU_MIC_QOS_SELECT__VALUE_0__MASK                       0x0000000fU
30540 #define MAC_PCU_MIC_QOS_SELECT__VALUE_0__READ(src) \
30541                     (u_int32_t)(src)\
30542                     & 0x0000000fU
30543 #define MAC_PCU_MIC_QOS_SELECT__VALUE_0__WRITE(src) \
30544                     ((u_int32_t)(src)\
30545                     & 0x0000000fU)
30546 #define MAC_PCU_MIC_QOS_SELECT__VALUE_0__MODIFY(dst, src) \
30547                     (dst) = ((dst) &\
30548                     ~0x0000000fU) | ((u_int32_t)(src) &\
30549                     0x0000000fU)
30550 #define MAC_PCU_MIC_QOS_SELECT__VALUE_0__VERIFY(src) \
30551                     (!(((u_int32_t)(src)\
30552                     & ~0x0000000fU)))
30553
30554 /* macros for field VALUE_1 */
30555 #define MAC_PCU_MIC_QOS_SELECT__VALUE_1__SHIFT                                4
30556 #define MAC_PCU_MIC_QOS_SELECT__VALUE_1__WIDTH                                4
30557 #define MAC_PCU_MIC_QOS_SELECT__VALUE_1__MASK                       0x000000f0U
30558 #define MAC_PCU_MIC_QOS_SELECT__VALUE_1__READ(src) \
30559                     (((u_int32_t)(src)\
30560                     & 0x000000f0U) >> 4)
30561 #define MAC_PCU_MIC_QOS_SELECT__VALUE_1__WRITE(src) \
30562                     (((u_int32_t)(src)\
30563                     << 4) & 0x000000f0U)
30564 #define MAC_PCU_MIC_QOS_SELECT__VALUE_1__MODIFY(dst, src) \
30565                     (dst) = ((dst) &\
30566                     ~0x000000f0U) | (((u_int32_t)(src) <<\
30567                     4) & 0x000000f0U)
30568 #define MAC_PCU_MIC_QOS_SELECT__VALUE_1__VERIFY(src) \
30569                     (!((((u_int32_t)(src)\
30570                     << 4) & ~0x000000f0U)))
30571
30572 /* macros for field VALUE_2 */
30573 #define MAC_PCU_MIC_QOS_SELECT__VALUE_2__SHIFT                                8
30574 #define MAC_PCU_MIC_QOS_SELECT__VALUE_2__WIDTH                                4
30575 #define MAC_PCU_MIC_QOS_SELECT__VALUE_2__MASK                       0x00000f00U
30576 #define MAC_PCU_MIC_QOS_SELECT__VALUE_2__READ(src) \
30577                     (((u_int32_t)(src)\
30578                     & 0x00000f00U) >> 8)
30579 #define MAC_PCU_MIC_QOS_SELECT__VALUE_2__WRITE(src) \
30580                     (((u_int32_t)(src)\
30581                     << 8) & 0x00000f00U)
30582 #define MAC_PCU_MIC_QOS_SELECT__VALUE_2__MODIFY(dst, src) \
30583                     (dst) = ((dst) &\
30584                     ~0x00000f00U) | (((u_int32_t)(src) <<\
30585                     8) & 0x00000f00U)
30586 #define MAC_PCU_MIC_QOS_SELECT__VALUE_2__VERIFY(src) \
30587                     (!((((u_int32_t)(src)\
30588                     << 8) & ~0x00000f00U)))
30589
30590 /* macros for field VALUE_3 */
30591 #define MAC_PCU_MIC_QOS_SELECT__VALUE_3__SHIFT                               12
30592 #define MAC_PCU_MIC_QOS_SELECT__VALUE_3__WIDTH                                4
30593 #define MAC_PCU_MIC_QOS_SELECT__VALUE_3__MASK                       0x0000f000U
30594 #define MAC_PCU_MIC_QOS_SELECT__VALUE_3__READ(src) \
30595                     (((u_int32_t)(src)\
30596                     & 0x0000f000U) >> 12)
30597 #define MAC_PCU_MIC_QOS_SELECT__VALUE_3__WRITE(src) \
30598                     (((u_int32_t)(src)\
30599                     << 12) & 0x0000f000U)
30600 #define MAC_PCU_MIC_QOS_SELECT__VALUE_3__MODIFY(dst, src) \
30601                     (dst) = ((dst) &\
30602                     ~0x0000f000U) | (((u_int32_t)(src) <<\
30603                     12) & 0x0000f000U)
30604 #define MAC_PCU_MIC_QOS_SELECT__VALUE_3__VERIFY(src) \
30605                     (!((((u_int32_t)(src)\
30606                     << 12) & ~0x0000f000U)))
30607
30608 /* macros for field VALUE_4 */
30609 #define MAC_PCU_MIC_QOS_SELECT__VALUE_4__SHIFT                               16
30610 #define MAC_PCU_MIC_QOS_SELECT__VALUE_4__WIDTH                                4
30611 #define MAC_PCU_MIC_QOS_SELECT__VALUE_4__MASK                       0x000f0000U
30612 #define MAC_PCU_MIC_QOS_SELECT__VALUE_4__READ(src) \
30613                     (((u_int32_t)(src)\
30614                     & 0x000f0000U) >> 16)
30615 #define MAC_PCU_MIC_QOS_SELECT__VALUE_4__WRITE(src) \
30616                     (((u_int32_t)(src)\
30617                     << 16) & 0x000f0000U)
30618 #define MAC_PCU_MIC_QOS_SELECT__VALUE_4__MODIFY(dst, src) \
30619                     (dst) = ((dst) &\
30620                     ~0x000f0000U) | (((u_int32_t)(src) <<\
30621                     16) & 0x000f0000U)
30622 #define MAC_PCU_MIC_QOS_SELECT__VALUE_4__VERIFY(src) \
30623                     (!((((u_int32_t)(src)\
30624                     << 16) & ~0x000f0000U)))
30625
30626 /* macros for field VALUE_5 */
30627 #define MAC_PCU_MIC_QOS_SELECT__VALUE_5__SHIFT                               20
30628 #define MAC_PCU_MIC_QOS_SELECT__VALUE_5__WIDTH                                4
30629 #define MAC_PCU_MIC_QOS_SELECT__VALUE_5__MASK                       0x00f00000U
30630 #define MAC_PCU_MIC_QOS_SELECT__VALUE_5__READ(src) \
30631                     (((u_int32_t)(src)\
30632                     & 0x00f00000U) >> 20)
30633 #define MAC_PCU_MIC_QOS_SELECT__VALUE_5__WRITE(src) \
30634                     (((u_int32_t)(src)\
30635                     << 20) & 0x00f00000U)
30636 #define MAC_PCU_MIC_QOS_SELECT__VALUE_5__MODIFY(dst, src) \
30637                     (dst) = ((dst) &\
30638                     ~0x00f00000U) | (((u_int32_t)(src) <<\
30639                     20) & 0x00f00000U)
30640 #define MAC_PCU_MIC_QOS_SELECT__VALUE_5__VERIFY(src) \
30641                     (!((((u_int32_t)(src)\
30642                     << 20) & ~0x00f00000U)))
30643
30644 /* macros for field VALUE_6 */
30645 #define MAC_PCU_MIC_QOS_SELECT__VALUE_6__SHIFT                               24
30646 #define MAC_PCU_MIC_QOS_SELECT__VALUE_6__WIDTH                                4
30647 #define MAC_PCU_MIC_QOS_SELECT__VALUE_6__MASK                       0x0f000000U
30648 #define MAC_PCU_MIC_QOS_SELECT__VALUE_6__READ(src) \
30649                     (((u_int32_t)(src)\
30650                     & 0x0f000000U) >> 24)
30651 #define MAC_PCU_MIC_QOS_SELECT__VALUE_6__WRITE(src) \
30652                     (((u_int32_t)(src)\
30653                     << 24) & 0x0f000000U)
30654 #define MAC_PCU_MIC_QOS_SELECT__VALUE_6__MODIFY(dst, src) \
30655                     (dst) = ((dst) &\
30656                     ~0x0f000000U) | (((u_int32_t)(src) <<\
30657                     24) & 0x0f000000U)
30658 #define MAC_PCU_MIC_QOS_SELECT__VALUE_6__VERIFY(src) \
30659                     (!((((u_int32_t)(src)\
30660                     << 24) & ~0x0f000000U)))
30661
30662 /* macros for field VALUE_7 */
30663 #define MAC_PCU_MIC_QOS_SELECT__VALUE_7__SHIFT                               28
30664 #define MAC_PCU_MIC_QOS_SELECT__VALUE_7__WIDTH                                4
30665 #define MAC_PCU_MIC_QOS_SELECT__VALUE_7__MASK                       0xf0000000U
30666 #define MAC_PCU_MIC_QOS_SELECT__VALUE_7__READ(src) \
30667                     (((u_int32_t)(src)\
30668                     & 0xf0000000U) >> 28)
30669 #define MAC_PCU_MIC_QOS_SELECT__VALUE_7__WRITE(src) \
30670                     (((u_int32_t)(src)\
30671                     << 28) & 0xf0000000U)
30672 #define MAC_PCU_MIC_QOS_SELECT__VALUE_7__MODIFY(dst, src) \
30673                     (dst) = ((dst) &\
30674                     ~0xf0000000U) | (((u_int32_t)(src) <<\
30675                     28) & 0xf0000000U)
30676 #define MAC_PCU_MIC_QOS_SELECT__VALUE_7__VERIFY(src) \
30677                     (!((((u_int32_t)(src)\
30678                     << 28) & ~0xf0000000U)))
30679 #define MAC_PCU_MIC_QOS_SELECT__TYPE                                  u_int32_t
30680 #define MAC_PCU_MIC_QOS_SELECT__READ                                0xffffffffU
30681 #define MAC_PCU_MIC_QOS_SELECT__WRITE                               0xffffffffU
30682
30683 #endif /* __MAC_PCU_MIC_QOS_SELECT_MACRO__ */
30684
30685
30686 /* macros for mac_pcu_reg_block.MAC_PCU_MIC_QOS_SELECT */
30687 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_MIC_QOS_SELECT__NUM                   1
30688
30689 /* macros for BlueprintGlobalNameSpace::MAC_PCU_MISC_MODE */
30690 #ifndef __MAC_PCU_MISC_MODE_MACRO__
30691 #define __MAC_PCU_MISC_MODE_MACRO__
30692
30693 /* macros for field BSSID_MATCH_FORCE */
30694 #define MAC_PCU_MISC_MODE__BSSID_MATCH_FORCE__SHIFT                           0
30695 #define MAC_PCU_MISC_MODE__BSSID_MATCH_FORCE__WIDTH                           1
30696 #define MAC_PCU_MISC_MODE__BSSID_MATCH_FORCE__MASK                  0x00000001U
30697 #define MAC_PCU_MISC_MODE__BSSID_MATCH_FORCE__READ(src) \
30698                     (u_int32_t)(src)\
30699                     & 0x00000001U
30700 #define MAC_PCU_MISC_MODE__BSSID_MATCH_FORCE__WRITE(src) \
30701                     ((u_int32_t)(src)\
30702                     & 0x00000001U)
30703 #define MAC_PCU_MISC_MODE__BSSID_MATCH_FORCE__MODIFY(dst, src) \
30704                     (dst) = ((dst) &\
30705                     ~0x00000001U) | ((u_int32_t)(src) &\
30706                     0x00000001U)
30707 #define MAC_PCU_MISC_MODE__BSSID_MATCH_FORCE__VERIFY(src) \
30708                     (!(((u_int32_t)(src)\
30709                     & ~0x00000001U)))
30710 #define MAC_PCU_MISC_MODE__BSSID_MATCH_FORCE__SET(dst) \
30711                     (dst) = ((dst) &\
30712                     ~0x00000001U) | (u_int32_t)(1)
30713 #define MAC_PCU_MISC_MODE__BSSID_MATCH_FORCE__CLR(dst) \
30714                     (dst) = ((dst) &\
30715                     ~0x00000001U) | (u_int32_t)(0)
30716
30717 /* macros for field DEBUG_MODE_AD */
30718 #define MAC_PCU_MISC_MODE__DEBUG_MODE_AD__SHIFT                               1
30719 #define MAC_PCU_MISC_MODE__DEBUG_MODE_AD__WIDTH                               1
30720 #define MAC_PCU_MISC_MODE__DEBUG_MODE_AD__MASK                      0x00000002U
30721 #define MAC_PCU_MISC_MODE__DEBUG_MODE_AD__READ(src) \
30722                     (((u_int32_t)(src)\
30723                     & 0x00000002U) >> 1)
30724 #define MAC_PCU_MISC_MODE__DEBUG_MODE_AD__WRITE(src) \
30725                     (((u_int32_t)(src)\
30726                     << 1) & 0x00000002U)
30727 #define MAC_PCU_MISC_MODE__DEBUG_MODE_AD__MODIFY(dst, src) \
30728                     (dst) = ((dst) &\
30729                     ~0x00000002U) | (((u_int32_t)(src) <<\
30730                     1) & 0x00000002U)
30731 #define MAC_PCU_MISC_MODE__DEBUG_MODE_AD__VERIFY(src) \
30732                     (!((((u_int32_t)(src)\
30733                     << 1) & ~0x00000002U)))
30734 #define MAC_PCU_MISC_MODE__DEBUG_MODE_AD__SET(dst) \
30735                     (dst) = ((dst) &\
30736                     ~0x00000002U) | ((u_int32_t)(1) << 1)
30737 #define MAC_PCU_MISC_MODE__DEBUG_MODE_AD__CLR(dst) \
30738                     (dst) = ((dst) &\
30739                     ~0x00000002U) | ((u_int32_t)(0) << 1)
30740
30741 /* macros for field MIC_NEW_LOCATION_ENABLE */
30742 #define MAC_PCU_MISC_MODE__MIC_NEW_LOCATION_ENABLE__SHIFT                     2
30743 #define MAC_PCU_MISC_MODE__MIC_NEW_LOCATION_ENABLE__WIDTH                     1
30744 #define MAC_PCU_MISC_MODE__MIC_NEW_LOCATION_ENABLE__MASK            0x00000004U
30745 #define MAC_PCU_MISC_MODE__MIC_NEW_LOCATION_ENABLE__READ(src) \
30746                     (((u_int32_t)(src)\
30747                     & 0x00000004U) >> 2)
30748 #define MAC_PCU_MISC_MODE__MIC_NEW_LOCATION_ENABLE__WRITE(src) \
30749                     (((u_int32_t)(src)\
30750                     << 2) & 0x00000004U)
30751 #define MAC_PCU_MISC_MODE__MIC_NEW_LOCATION_ENABLE__MODIFY(dst, src) \
30752                     (dst) = ((dst) &\
30753                     ~0x00000004U) | (((u_int32_t)(src) <<\
30754                     2) & 0x00000004U)
30755 #define MAC_PCU_MISC_MODE__MIC_NEW_LOCATION_ENABLE__VERIFY(src) \
30756                     (!((((u_int32_t)(src)\
30757                     << 2) & ~0x00000004U)))
30758 #define MAC_PCU_MISC_MODE__MIC_NEW_LOCATION_ENABLE__SET(dst) \
30759                     (dst) = ((dst) &\
30760                     ~0x00000004U) | ((u_int32_t)(1) << 2)
30761 #define MAC_PCU_MISC_MODE__MIC_NEW_LOCATION_ENABLE__CLR(dst) \
30762                     (dst) = ((dst) &\
30763                     ~0x00000004U) | ((u_int32_t)(0) << 2)
30764
30765 /* macros for field TX_ADD_TSF */
30766 #define MAC_PCU_MISC_MODE__TX_ADD_TSF__SHIFT                                  3
30767 #define MAC_PCU_MISC_MODE__TX_ADD_TSF__WIDTH                                  1
30768 #define MAC_PCU_MISC_MODE__TX_ADD_TSF__MASK                         0x00000008U
30769 #define MAC_PCU_MISC_MODE__TX_ADD_TSF__READ(src) \
30770                     (((u_int32_t)(src)\
30771                     & 0x00000008U) >> 3)
30772 #define MAC_PCU_MISC_MODE__TX_ADD_TSF__WRITE(src) \
30773                     (((u_int32_t)(src)\
30774                     << 3) & 0x00000008U)
30775 #define MAC_PCU_MISC_MODE__TX_ADD_TSF__MODIFY(dst, src) \
30776                     (dst) = ((dst) &\
30777                     ~0x00000008U) | (((u_int32_t)(src) <<\
30778                     3) & 0x00000008U)
30779 #define MAC_PCU_MISC_MODE__TX_ADD_TSF__VERIFY(src) \
30780                     (!((((u_int32_t)(src)\
30781                     << 3) & ~0x00000008U)))
30782 #define MAC_PCU_MISC_MODE__TX_ADD_TSF__SET(dst) \
30783                     (dst) = ((dst) &\
30784                     ~0x00000008U) | ((u_int32_t)(1) << 3)
30785 #define MAC_PCU_MISC_MODE__TX_ADD_TSF__CLR(dst) \
30786                     (dst) = ((dst) &\
30787                     ~0x00000008U) | ((u_int32_t)(0) << 3)
30788
30789 /* macros for field CCK_SIFS_MODE */
30790 #define MAC_PCU_MISC_MODE__CCK_SIFS_MODE__SHIFT                               4
30791 #define MAC_PCU_MISC_MODE__CCK_SIFS_MODE__WIDTH                               1
30792 #define MAC_PCU_MISC_MODE__CCK_SIFS_MODE__MASK                      0x00000010U
30793 #define MAC_PCU_MISC_MODE__CCK_SIFS_MODE__READ(src) \
30794                     (((u_int32_t)(src)\
30795                     & 0x00000010U) >> 4)
30796 #define MAC_PCU_MISC_MODE__CCK_SIFS_MODE__WRITE(src) \
30797                     (((u_int32_t)(src)\
30798                     << 4) & 0x00000010U)
30799 #define MAC_PCU_MISC_MODE__CCK_SIFS_MODE__MODIFY(dst, src) \
30800                     (dst) = ((dst) &\
30801                     ~0x00000010U) | (((u_int32_t)(src) <<\
30802                     4) & 0x00000010U)
30803 #define MAC_PCU_MISC_MODE__CCK_SIFS_MODE__VERIFY(src) \
30804                     (!((((u_int32_t)(src)\
30805                     << 4) & ~0x00000010U)))
30806 #define MAC_PCU_MISC_MODE__CCK_SIFS_MODE__SET(dst) \
30807                     (dst) = ((dst) &\
30808                     ~0x00000010U) | ((u_int32_t)(1) << 4)
30809 #define MAC_PCU_MISC_MODE__CCK_SIFS_MODE__CLR(dst) \
30810                     (dst) = ((dst) &\
30811                     ~0x00000010U) | ((u_int32_t)(0) << 4)
30812
30813 /* macros for field RXSM2SVD_PRE_RST */
30814 #define MAC_PCU_MISC_MODE__RXSM2SVD_PRE_RST__SHIFT                            5
30815 #define MAC_PCU_MISC_MODE__RXSM2SVD_PRE_RST__WIDTH                            1
30816 #define MAC_PCU_MISC_MODE__RXSM2SVD_PRE_RST__MASK                   0x00000020U
30817 #define MAC_PCU_MISC_MODE__RXSM2SVD_PRE_RST__READ(src) \
30818                     (((u_int32_t)(src)\
30819                     & 0x00000020U) >> 5)
30820 #define MAC_PCU_MISC_MODE__RXSM2SVD_PRE_RST__WRITE(src) \
30821                     (((u_int32_t)(src)\
30822                     << 5) & 0x00000020U)
30823 #define MAC_PCU_MISC_MODE__RXSM2SVD_PRE_RST__MODIFY(dst, src) \
30824                     (dst) = ((dst) &\
30825                     ~0x00000020U) | (((u_int32_t)(src) <<\
30826                     5) & 0x00000020U)
30827 #define MAC_PCU_MISC_MODE__RXSM2SVD_PRE_RST__VERIFY(src) \
30828                     (!((((u_int32_t)(src)\
30829                     << 5) & ~0x00000020U)))
30830 #define MAC_PCU_MISC_MODE__RXSM2SVD_PRE_RST__SET(dst) \
30831                     (dst) = ((dst) &\
30832                     ~0x00000020U) | ((u_int32_t)(1) << 5)
30833 #define MAC_PCU_MISC_MODE__RXSM2SVD_PRE_RST__CLR(dst) \
30834                     (dst) = ((dst) &\
30835                     ~0x00000020U) | ((u_int32_t)(0) << 5)
30836
30837 /* macros for field RCV_DELAY_SOUNDING_IM_TXBF */
30838 #define MAC_PCU_MISC_MODE__RCV_DELAY_SOUNDING_IM_TXBF__SHIFT                  6
30839 #define MAC_PCU_MISC_MODE__RCV_DELAY_SOUNDING_IM_TXBF__WIDTH                  1
30840 #define MAC_PCU_MISC_MODE__RCV_DELAY_SOUNDING_IM_TXBF__MASK         0x00000040U
30841 #define MAC_PCU_MISC_MODE__RCV_DELAY_SOUNDING_IM_TXBF__READ(src) \
30842                     (((u_int32_t)(src)\
30843                     & 0x00000040U) >> 6)
30844 #define MAC_PCU_MISC_MODE__RCV_DELAY_SOUNDING_IM_TXBF__WRITE(src) \
30845                     (((u_int32_t)(src)\
30846                     << 6) & 0x00000040U)
30847 #define MAC_PCU_MISC_MODE__RCV_DELAY_SOUNDING_IM_TXBF__MODIFY(dst, src) \
30848                     (dst) = ((dst) &\
30849                     ~0x00000040U) | (((u_int32_t)(src) <<\
30850                     6) & 0x00000040U)
30851 #define MAC_PCU_MISC_MODE__RCV_DELAY_SOUNDING_IM_TXBF__VERIFY(src) \
30852                     (!((((u_int32_t)(src)\
30853                     << 6) & ~0x00000040U)))
30854 #define MAC_PCU_MISC_MODE__RCV_DELAY_SOUNDING_IM_TXBF__SET(dst) \
30855                     (dst) = ((dst) &\
30856                     ~0x00000040U) | ((u_int32_t)(1) << 6)
30857 #define MAC_PCU_MISC_MODE__RCV_DELAY_SOUNDING_IM_TXBF__CLR(dst) \
30858                     (dst) = ((dst) &\
30859                     ~0x00000040U) | ((u_int32_t)(0) << 6)
30860
30861 /* macros for field DEBUG_MODE_BA_BITMAP */
30862 #define MAC_PCU_MISC_MODE__DEBUG_MODE_BA_BITMAP__SHIFT                        9
30863 #define MAC_PCU_MISC_MODE__DEBUG_MODE_BA_BITMAP__WIDTH                        1
30864 #define MAC_PCU_MISC_MODE__DEBUG_MODE_BA_BITMAP__MASK               0x00000200U
30865 #define MAC_PCU_MISC_MODE__DEBUG_MODE_BA_BITMAP__READ(src) \
30866                     (((u_int32_t)(src)\
30867                     & 0x00000200U) >> 9)
30868 #define MAC_PCU_MISC_MODE__DEBUG_MODE_BA_BITMAP__WRITE(src) \
30869                     (((u_int32_t)(src)\
30870                     << 9) & 0x00000200U)
30871 #define MAC_PCU_MISC_MODE__DEBUG_MODE_BA_BITMAP__MODIFY(dst, src) \
30872                     (dst) = ((dst) &\
30873                     ~0x00000200U) | (((u_int32_t)(src) <<\
30874                     9) & 0x00000200U)
30875 #define MAC_PCU_MISC_MODE__DEBUG_MODE_BA_BITMAP__VERIFY(src) \
30876                     (!((((u_int32_t)(src)\
30877                     << 9) & ~0x00000200U)))
30878 #define MAC_PCU_MISC_MODE__DEBUG_MODE_BA_BITMAP__SET(dst) \
30879                     (dst) = ((dst) &\
30880                     ~0x00000200U) | ((u_int32_t)(1) << 9)
30881 #define MAC_PCU_MISC_MODE__DEBUG_MODE_BA_BITMAP__CLR(dst) \
30882                     (dst) = ((dst) &\
30883                     ~0x00000200U) | ((u_int32_t)(0) << 9)
30884
30885 /* macros for field DEBUG_MODE_SIFS */
30886 #define MAC_PCU_MISC_MODE__DEBUG_MODE_SIFS__SHIFT                            10
30887 #define MAC_PCU_MISC_MODE__DEBUG_MODE_SIFS__WIDTH                             1
30888 #define MAC_PCU_MISC_MODE__DEBUG_MODE_SIFS__MASK                    0x00000400U
30889 #define MAC_PCU_MISC_MODE__DEBUG_MODE_SIFS__READ(src) \
30890                     (((u_int32_t)(src)\
30891                     & 0x00000400U) >> 10)
30892 #define MAC_PCU_MISC_MODE__DEBUG_MODE_SIFS__WRITE(src) \
30893                     (((u_int32_t)(src)\
30894                     << 10) & 0x00000400U)
30895 #define MAC_PCU_MISC_MODE__DEBUG_MODE_SIFS__MODIFY(dst, src) \
30896                     (dst) = ((dst) &\
30897                     ~0x00000400U) | (((u_int32_t)(src) <<\
30898                     10) & 0x00000400U)
30899 #define MAC_PCU_MISC_MODE__DEBUG_MODE_SIFS__VERIFY(src) \
30900                     (!((((u_int32_t)(src)\
30901                     << 10) & ~0x00000400U)))
30902 #define MAC_PCU_MISC_MODE__DEBUG_MODE_SIFS__SET(dst) \
30903                     (dst) = ((dst) &\
30904                     ~0x00000400U) | ((u_int32_t)(1) << 10)
30905 #define MAC_PCU_MISC_MODE__DEBUG_MODE_SIFS__CLR(dst) \
30906                     (dst) = ((dst) &\
30907                     ~0x00000400U) | ((u_int32_t)(0) << 10)
30908
30909 /* macros for field KC_RX_ANT_UPDATE */
30910 #define MAC_PCU_MISC_MODE__KC_RX_ANT_UPDATE__SHIFT                           11
30911 #define MAC_PCU_MISC_MODE__KC_RX_ANT_UPDATE__WIDTH                            1
30912 #define MAC_PCU_MISC_MODE__KC_RX_ANT_UPDATE__MASK                   0x00000800U
30913 #define MAC_PCU_MISC_MODE__KC_RX_ANT_UPDATE__READ(src) \
30914                     (((u_int32_t)(src)\
30915                     & 0x00000800U) >> 11)
30916 #define MAC_PCU_MISC_MODE__KC_RX_ANT_UPDATE__WRITE(src) \
30917                     (((u_int32_t)(src)\
30918                     << 11) & 0x00000800U)
30919 #define MAC_PCU_MISC_MODE__KC_RX_ANT_UPDATE__MODIFY(dst, src) \
30920                     (dst) = ((dst) &\
30921                     ~0x00000800U) | (((u_int32_t)(src) <<\
30922                     11) & 0x00000800U)
30923 #define MAC_PCU_MISC_MODE__KC_RX_ANT_UPDATE__VERIFY(src) \
30924                     (!((((u_int32_t)(src)\
30925                     << 11) & ~0x00000800U)))
30926 #define MAC_PCU_MISC_MODE__KC_RX_ANT_UPDATE__SET(dst) \
30927                     (dst) = ((dst) &\
30928                     ~0x00000800U) | ((u_int32_t)(1) << 11)
30929 #define MAC_PCU_MISC_MODE__KC_RX_ANT_UPDATE__CLR(dst) \
30930                     (dst) = ((dst) &\
30931                     ~0x00000800U) | ((u_int32_t)(0) << 11)
30932
30933 /* macros for field TXOP_TBTT_LIMIT_ENABLE */
30934 #define MAC_PCU_MISC_MODE__TXOP_TBTT_LIMIT_ENABLE__SHIFT                     12
30935 #define MAC_PCU_MISC_MODE__TXOP_TBTT_LIMIT_ENABLE__WIDTH                      1
30936 #define MAC_PCU_MISC_MODE__TXOP_TBTT_LIMIT_ENABLE__MASK             0x00001000U
30937 #define MAC_PCU_MISC_MODE__TXOP_TBTT_LIMIT_ENABLE__READ(src) \
30938                     (((u_int32_t)(src)\
30939                     & 0x00001000U) >> 12)
30940 #define MAC_PCU_MISC_MODE__TXOP_TBTT_LIMIT_ENABLE__WRITE(src) \
30941                     (((u_int32_t)(src)\
30942                     << 12) & 0x00001000U)
30943 #define MAC_PCU_MISC_MODE__TXOP_TBTT_LIMIT_ENABLE__MODIFY(dst, src) \
30944                     (dst) = ((dst) &\
30945                     ~0x00001000U) | (((u_int32_t)(src) <<\
30946                     12) & 0x00001000U)
30947 #define MAC_PCU_MISC_MODE__TXOP_TBTT_LIMIT_ENABLE__VERIFY(src) \
30948                     (!((((u_int32_t)(src)\
30949                     << 12) & ~0x00001000U)))
30950 #define MAC_PCU_MISC_MODE__TXOP_TBTT_LIMIT_ENABLE__SET(dst) \
30951                     (dst) = ((dst) &\
30952                     ~0x00001000U) | ((u_int32_t)(1) << 12)
30953 #define MAC_PCU_MISC_MODE__TXOP_TBTT_LIMIT_ENABLE__CLR(dst) \
30954                     (dst) = ((dst) &\
30955                     ~0x00001000U) | ((u_int32_t)(0) << 12)
30956
30957 /* macros for field MISS_BEACON_IN_SLEEP */
30958 #define MAC_PCU_MISC_MODE__MISS_BEACON_IN_SLEEP__SHIFT                       14
30959 #define MAC_PCU_MISC_MODE__MISS_BEACON_IN_SLEEP__WIDTH                        1
30960 #define MAC_PCU_MISC_MODE__MISS_BEACON_IN_SLEEP__MASK               0x00004000U
30961 #define MAC_PCU_MISC_MODE__MISS_BEACON_IN_SLEEP__READ(src) \
30962                     (((u_int32_t)(src)\
30963                     & 0x00004000U) >> 14)
30964 #define MAC_PCU_MISC_MODE__MISS_BEACON_IN_SLEEP__WRITE(src) \
30965                     (((u_int32_t)(src)\
30966                     << 14) & 0x00004000U)
30967 #define MAC_PCU_MISC_MODE__MISS_BEACON_IN_SLEEP__MODIFY(dst, src) \
30968                     (dst) = ((dst) &\
30969                     ~0x00004000U) | (((u_int32_t)(src) <<\
30970                     14) & 0x00004000U)
30971 #define MAC_PCU_MISC_MODE__MISS_BEACON_IN_SLEEP__VERIFY(src) \
30972                     (!((((u_int32_t)(src)\
30973                     << 14) & ~0x00004000U)))
30974 #define MAC_PCU_MISC_MODE__MISS_BEACON_IN_SLEEP__SET(dst) \
30975                     (dst) = ((dst) &\
30976                     ~0x00004000U) | ((u_int32_t)(1) << 14)
30977 #define MAC_PCU_MISC_MODE__MISS_BEACON_IN_SLEEP__CLR(dst) \
30978                     (dst) = ((dst) &\
30979                     ~0x00004000U) | ((u_int32_t)(0) << 14)
30980
30981 /* macros for field FORCE_QUIET_COLLISION */
30982 #define MAC_PCU_MISC_MODE__FORCE_QUIET_COLLISION__SHIFT                      18
30983 #define MAC_PCU_MISC_MODE__FORCE_QUIET_COLLISION__WIDTH                       1
30984 #define MAC_PCU_MISC_MODE__FORCE_QUIET_COLLISION__MASK              0x00040000U
30985 #define MAC_PCU_MISC_MODE__FORCE_QUIET_COLLISION__READ(src) \
30986                     (((u_int32_t)(src)\
30987                     & 0x00040000U) >> 18)
30988 #define MAC_PCU_MISC_MODE__FORCE_QUIET_COLLISION__WRITE(src) \
30989                     (((u_int32_t)(src)\
30990                     << 18) & 0x00040000U)
30991 #define MAC_PCU_MISC_MODE__FORCE_QUIET_COLLISION__MODIFY(dst, src) \
30992                     (dst) = ((dst) &\
30993                     ~0x00040000U) | (((u_int32_t)(src) <<\
30994                     18) & 0x00040000U)
30995 #define MAC_PCU_MISC_MODE__FORCE_QUIET_COLLISION__VERIFY(src) \
30996                     (!((((u_int32_t)(src)\
30997                     << 18) & ~0x00040000U)))
30998 #define MAC_PCU_MISC_MODE__FORCE_QUIET_COLLISION__SET(dst) \
30999                     (dst) = ((dst) &\
31000                     ~0x00040000U) | ((u_int32_t)(1) << 18)
31001 #define MAC_PCU_MISC_MODE__FORCE_QUIET_COLLISION__CLR(dst) \
31002                     (dst) = ((dst) &\
31003                     ~0x00040000U) | ((u_int32_t)(0) << 18)
31004
31005 /* macros for field BT_ANT_PREVENTS_RX */
31006 #define MAC_PCU_MISC_MODE__BT_ANT_PREVENTS_RX__SHIFT                         20
31007 #define MAC_PCU_MISC_MODE__BT_ANT_PREVENTS_RX__WIDTH                          1
31008 #define MAC_PCU_MISC_MODE__BT_ANT_PREVENTS_RX__MASK                 0x00100000U
31009 #define MAC_PCU_MISC_MODE__BT_ANT_PREVENTS_RX__READ(src) \
31010                     (((u_int32_t)(src)\
31011                     & 0x00100000U) >> 20)
31012 #define MAC_PCU_MISC_MODE__BT_ANT_PREVENTS_RX__WRITE(src) \
31013                     (((u_int32_t)(src)\
31014                     << 20) & 0x00100000U)
31015 #define MAC_PCU_MISC_MODE__BT_ANT_PREVENTS_RX__MODIFY(dst, src) \
31016                     (dst) = ((dst) &\
31017                     ~0x00100000U) | (((u_int32_t)(src) <<\
31018                     20) & 0x00100000U)
31019 #define MAC_PCU_MISC_MODE__BT_ANT_PREVENTS_RX__VERIFY(src) \
31020                     (!((((u_int32_t)(src)\
31021                     << 20) & ~0x00100000U)))
31022 #define MAC_PCU_MISC_MODE__BT_ANT_PREVENTS_RX__SET(dst) \
31023                     (dst) = ((dst) &\
31024                     ~0x00100000U) | ((u_int32_t)(1) << 20)
31025 #define MAC_PCU_MISC_MODE__BT_ANT_PREVENTS_RX__CLR(dst) \
31026                     (dst) = ((dst) &\
31027                     ~0x00100000U) | ((u_int32_t)(0) << 20)
31028
31029 /* macros for field TBTT_PROTECT */
31030 #define MAC_PCU_MISC_MODE__TBTT_PROTECT__SHIFT                               21
31031 #define MAC_PCU_MISC_MODE__TBTT_PROTECT__WIDTH                                1
31032 #define MAC_PCU_MISC_MODE__TBTT_PROTECT__MASK                       0x00200000U
31033 #define MAC_PCU_MISC_MODE__TBTT_PROTECT__READ(src) \
31034                     (((u_int32_t)(src)\
31035                     & 0x00200000U) >> 21)
31036 #define MAC_PCU_MISC_MODE__TBTT_PROTECT__WRITE(src) \
31037                     (((u_int32_t)(src)\
31038                     << 21) & 0x00200000U)
31039 #define MAC_PCU_MISC_MODE__TBTT_PROTECT__MODIFY(dst, src) \
31040                     (dst) = ((dst) &\
31041                     ~0x00200000U) | (((u_int32_t)(src) <<\
31042                     21) & 0x00200000U)
31043 #define MAC_PCU_MISC_MODE__TBTT_PROTECT__VERIFY(src) \
31044                     (!((((u_int32_t)(src)\
31045                     << 21) & ~0x00200000U)))
31046 #define MAC_PCU_MISC_MODE__TBTT_PROTECT__SET(dst) \
31047                     (dst) = ((dst) &\
31048                     ~0x00200000U) | ((u_int32_t)(1) << 21)
31049 #define MAC_PCU_MISC_MODE__TBTT_PROTECT__CLR(dst) \
31050                     (dst) = ((dst) &\
31051                     ~0x00200000U) | ((u_int32_t)(0) << 21)
31052
31053 /* macros for field HCF_POLL_CANCELS_NAV */
31054 #define MAC_PCU_MISC_MODE__HCF_POLL_CANCELS_NAV__SHIFT                       22
31055 #define MAC_PCU_MISC_MODE__HCF_POLL_CANCELS_NAV__WIDTH                        1
31056 #define MAC_PCU_MISC_MODE__HCF_POLL_CANCELS_NAV__MASK               0x00400000U
31057 #define MAC_PCU_MISC_MODE__HCF_POLL_CANCELS_NAV__READ(src) \
31058                     (((u_int32_t)(src)\
31059                     & 0x00400000U) >> 22)
31060 #define MAC_PCU_MISC_MODE__HCF_POLL_CANCELS_NAV__WRITE(src) \
31061                     (((u_int32_t)(src)\
31062                     << 22) & 0x00400000U)
31063 #define MAC_PCU_MISC_MODE__HCF_POLL_CANCELS_NAV__MODIFY(dst, src) \
31064                     (dst) = ((dst) &\
31065                     ~0x00400000U) | (((u_int32_t)(src) <<\
31066                     22) & 0x00400000U)
31067 #define MAC_PCU_MISC_MODE__HCF_POLL_CANCELS_NAV__VERIFY(src) \
31068                     (!((((u_int32_t)(src)\
31069                     << 22) & ~0x00400000U)))
31070 #define MAC_PCU_MISC_MODE__HCF_POLL_CANCELS_NAV__SET(dst) \
31071                     (dst) = ((dst) &\
31072                     ~0x00400000U) | ((u_int32_t)(1) << 22)
31073 #define MAC_PCU_MISC_MODE__HCF_POLL_CANCELS_NAV__CLR(dst) \
31074                     (dst) = ((dst) &\
31075                     ~0x00400000U) | ((u_int32_t)(0) << 22)
31076
31077 /* macros for field RX_HCF_POLL_ENABLE */
31078 #define MAC_PCU_MISC_MODE__RX_HCF_POLL_ENABLE__SHIFT                         23
31079 #define MAC_PCU_MISC_MODE__RX_HCF_POLL_ENABLE__WIDTH                          1
31080 #define MAC_PCU_MISC_MODE__RX_HCF_POLL_ENABLE__MASK                 0x00800000U
31081 #define MAC_PCU_MISC_MODE__RX_HCF_POLL_ENABLE__READ(src) \
31082                     (((u_int32_t)(src)\
31083                     & 0x00800000U) >> 23)
31084 #define MAC_PCU_MISC_MODE__RX_HCF_POLL_ENABLE__WRITE(src) \
31085                     (((u_int32_t)(src)\
31086                     << 23) & 0x00800000U)
31087 #define MAC_PCU_MISC_MODE__RX_HCF_POLL_ENABLE__MODIFY(dst, src) \
31088                     (dst) = ((dst) &\
31089                     ~0x00800000U) | (((u_int32_t)(src) <<\
31090                     23) & 0x00800000U)
31091 #define MAC_PCU_MISC_MODE__RX_HCF_POLL_ENABLE__VERIFY(src) \
31092                     (!((((u_int32_t)(src)\
31093                     << 23) & ~0x00800000U)))
31094 #define MAC_PCU_MISC_MODE__RX_HCF_POLL_ENABLE__SET(dst) \
31095                     (dst) = ((dst) &\
31096                     ~0x00800000U) | ((u_int32_t)(1) << 23)
31097 #define MAC_PCU_MISC_MODE__RX_HCF_POLL_ENABLE__CLR(dst) \
31098                     (dst) = ((dst) &\
31099                     ~0x00800000U) | ((u_int32_t)(0) << 23)
31100
31101 /* macros for field CLEAR_VMF */
31102 #define MAC_PCU_MISC_MODE__CLEAR_VMF__SHIFT                                  24
31103 #define MAC_PCU_MISC_MODE__CLEAR_VMF__WIDTH                                   1
31104 #define MAC_PCU_MISC_MODE__CLEAR_VMF__MASK                          0x01000000U
31105 #define MAC_PCU_MISC_MODE__CLEAR_VMF__READ(src) \
31106                     (((u_int32_t)(src)\
31107                     & 0x01000000U) >> 24)
31108 #define MAC_PCU_MISC_MODE__CLEAR_VMF__WRITE(src) \
31109                     (((u_int32_t)(src)\
31110                     << 24) & 0x01000000U)
31111 #define MAC_PCU_MISC_MODE__CLEAR_VMF__MODIFY(dst, src) \
31112                     (dst) = ((dst) &\
31113                     ~0x01000000U) | (((u_int32_t)(src) <<\
31114                     24) & 0x01000000U)
31115 #define MAC_PCU_MISC_MODE__CLEAR_VMF__VERIFY(src) \
31116                     (!((((u_int32_t)(src)\
31117                     << 24) & ~0x01000000U)))
31118 #define MAC_PCU_MISC_MODE__CLEAR_VMF__SET(dst) \
31119                     (dst) = ((dst) &\
31120                     ~0x01000000U) | ((u_int32_t)(1) << 24)
31121 #define MAC_PCU_MISC_MODE__CLEAR_VMF__CLR(dst) \
31122                     (dst) = ((dst) &\
31123                     ~0x01000000U) | ((u_int32_t)(0) << 24)
31124
31125 /* macros for field CLEAR_FIRST_HCF */
31126 #define MAC_PCU_MISC_MODE__CLEAR_FIRST_HCF__SHIFT                            25
31127 #define MAC_PCU_MISC_MODE__CLEAR_FIRST_HCF__WIDTH                             1
31128 #define MAC_PCU_MISC_MODE__CLEAR_FIRST_HCF__MASK                    0x02000000U
31129 #define MAC_PCU_MISC_MODE__CLEAR_FIRST_HCF__READ(src) \
31130                     (((u_int32_t)(src)\
31131                     & 0x02000000U) >> 25)
31132 #define MAC_PCU_MISC_MODE__CLEAR_FIRST_HCF__WRITE(src) \
31133                     (((u_int32_t)(src)\
31134                     << 25) & 0x02000000U)
31135 #define MAC_PCU_MISC_MODE__CLEAR_FIRST_HCF__MODIFY(dst, src) \
31136                     (dst) = ((dst) &\
31137                     ~0x02000000U) | (((u_int32_t)(src) <<\
31138                     25) & 0x02000000U)
31139 #define MAC_PCU_MISC_MODE__CLEAR_FIRST_HCF__VERIFY(src) \
31140                     (!((((u_int32_t)(src)\
31141                     << 25) & ~0x02000000U)))
31142 #define MAC_PCU_MISC_MODE__CLEAR_FIRST_HCF__SET(dst) \
31143                     (dst) = ((dst) &\
31144                     ~0x02000000U) | ((u_int32_t)(1) << 25)
31145 #define MAC_PCU_MISC_MODE__CLEAR_FIRST_HCF__CLR(dst) \
31146                     (dst) = ((dst) &\
31147                     ~0x02000000U) | ((u_int32_t)(0) << 25)
31148
31149 /* macros for field CLEAR_BA_VALID */
31150 #define MAC_PCU_MISC_MODE__CLEAR_BA_VALID__SHIFT                             26
31151 #define MAC_PCU_MISC_MODE__CLEAR_BA_VALID__WIDTH                              1
31152 #define MAC_PCU_MISC_MODE__CLEAR_BA_VALID__MASK                     0x04000000U
31153 #define MAC_PCU_MISC_MODE__CLEAR_BA_VALID__READ(src) \
31154                     (((u_int32_t)(src)\
31155                     & 0x04000000U) >> 26)
31156 #define MAC_PCU_MISC_MODE__CLEAR_BA_VALID__WRITE(src) \
31157                     (((u_int32_t)(src)\
31158                     << 26) & 0x04000000U)
31159 #define MAC_PCU_MISC_MODE__CLEAR_BA_VALID__MODIFY(dst, src) \
31160                     (dst) = ((dst) &\
31161                     ~0x04000000U) | (((u_int32_t)(src) <<\
31162                     26) & 0x04000000U)
31163 #define MAC_PCU_MISC_MODE__CLEAR_BA_VALID__VERIFY(src) \
31164                     (!((((u_int32_t)(src)\
31165                     << 26) & ~0x04000000U)))
31166 #define MAC_PCU_MISC_MODE__CLEAR_BA_VALID__SET(dst) \
31167                     (dst) = ((dst) &\
31168                     ~0x04000000U) | ((u_int32_t)(1) << 26)
31169 #define MAC_PCU_MISC_MODE__CLEAR_BA_VALID__CLR(dst) \
31170                     (dst) = ((dst) &\
31171                     ~0x04000000U) | ((u_int32_t)(0) << 26)
31172
31173 /* macros for field SEL_EVM */
31174 #define MAC_PCU_MISC_MODE__SEL_EVM__SHIFT                                    27
31175 #define MAC_PCU_MISC_MODE__SEL_EVM__WIDTH                                     1
31176 #define MAC_PCU_MISC_MODE__SEL_EVM__MASK                            0x08000000U
31177 #define MAC_PCU_MISC_MODE__SEL_EVM__READ(src) \
31178                     (((u_int32_t)(src)\
31179                     & 0x08000000U) >> 27)
31180 #define MAC_PCU_MISC_MODE__SEL_EVM__WRITE(src) \
31181                     (((u_int32_t)(src)\
31182                     << 27) & 0x08000000U)
31183 #define MAC_PCU_MISC_MODE__SEL_EVM__MODIFY(dst, src) \
31184                     (dst) = ((dst) &\
31185                     ~0x08000000U) | (((u_int32_t)(src) <<\
31186                     27) & 0x08000000U)
31187 #define MAC_PCU_MISC_MODE__SEL_EVM__VERIFY(src) \
31188                     (!((((u_int32_t)(src)\
31189                     << 27) & ~0x08000000U)))
31190 #define MAC_PCU_MISC_MODE__SEL_EVM__SET(dst) \
31191                     (dst) = ((dst) &\
31192                     ~0x08000000U) | ((u_int32_t)(1) << 27)
31193 #define MAC_PCU_MISC_MODE__SEL_EVM__CLR(dst) \
31194                     (dst) = ((dst) &\
31195                     ~0x08000000U) | ((u_int32_t)(0) << 27)
31196
31197 /* macros for field ALWAYS_PERFORM_KEY_SEARCH */
31198 #define MAC_PCU_MISC_MODE__ALWAYS_PERFORM_KEY_SEARCH__SHIFT                  28
31199 #define MAC_PCU_MISC_MODE__ALWAYS_PERFORM_KEY_SEARCH__WIDTH                   1
31200 #define MAC_PCU_MISC_MODE__ALWAYS_PERFORM_KEY_SEARCH__MASK          0x10000000U
31201 #define MAC_PCU_MISC_MODE__ALWAYS_PERFORM_KEY_SEARCH__READ(src) \
31202                     (((u_int32_t)(src)\
31203                     & 0x10000000U) >> 28)
31204 #define MAC_PCU_MISC_MODE__ALWAYS_PERFORM_KEY_SEARCH__WRITE(src) \
31205                     (((u_int32_t)(src)\
31206                     << 28) & 0x10000000U)
31207 #define MAC_PCU_MISC_MODE__ALWAYS_PERFORM_KEY_SEARCH__MODIFY(dst, src) \
31208                     (dst) = ((dst) &\
31209                     ~0x10000000U) | (((u_int32_t)(src) <<\
31210                     28) & 0x10000000U)
31211 #define MAC_PCU_MISC_MODE__ALWAYS_PERFORM_KEY_SEARCH__VERIFY(src) \
31212                     (!((((u_int32_t)(src)\
31213                     << 28) & ~0x10000000U)))
31214 #define MAC_PCU_MISC_MODE__ALWAYS_PERFORM_KEY_SEARCH__SET(dst) \
31215                     (dst) = ((dst) &\
31216                     ~0x10000000U) | ((u_int32_t)(1) << 28)
31217 #define MAC_PCU_MISC_MODE__ALWAYS_PERFORM_KEY_SEARCH__CLR(dst) \
31218                     (dst) = ((dst) &\
31219                     ~0x10000000U) | ((u_int32_t)(0) << 28)
31220
31221 /* macros for field USE_EOP_PTR_FOR_DMA_WR */
31222 #define MAC_PCU_MISC_MODE__USE_EOP_PTR_FOR_DMA_WR__SHIFT                     29
31223 #define MAC_PCU_MISC_MODE__USE_EOP_PTR_FOR_DMA_WR__WIDTH                      1
31224 #define MAC_PCU_MISC_MODE__USE_EOP_PTR_FOR_DMA_WR__MASK             0x20000000U
31225 #define MAC_PCU_MISC_MODE__USE_EOP_PTR_FOR_DMA_WR__READ(src) \
31226                     (((u_int32_t)(src)\
31227                     & 0x20000000U) >> 29)
31228 #define MAC_PCU_MISC_MODE__USE_EOP_PTR_FOR_DMA_WR__WRITE(src) \
31229                     (((u_int32_t)(src)\
31230                     << 29) & 0x20000000U)
31231 #define MAC_PCU_MISC_MODE__USE_EOP_PTR_FOR_DMA_WR__MODIFY(dst, src) \
31232                     (dst) = ((dst) &\
31233                     ~0x20000000U) | (((u_int32_t)(src) <<\
31234                     29) & 0x20000000U)
31235 #define MAC_PCU_MISC_MODE__USE_EOP_PTR_FOR_DMA_WR__VERIFY(src) \
31236                     (!((((u_int32_t)(src)\
31237                     << 29) & ~0x20000000U)))
31238 #define MAC_PCU_MISC_MODE__USE_EOP_PTR_FOR_DMA_WR__SET(dst) \
31239                     (dst) = ((dst) &\
31240                     ~0x20000000U) | ((u_int32_t)(1) << 29)
31241 #define MAC_PCU_MISC_MODE__USE_EOP_PTR_FOR_DMA_WR__CLR(dst) \
31242                     (dst) = ((dst) &\
31243                     ~0x20000000U) | ((u_int32_t)(0) << 29)
31244
31245 /* macros for field DEBUG_MODE */
31246 #define MAC_PCU_MISC_MODE__DEBUG_MODE__SHIFT                                 30
31247 #define MAC_PCU_MISC_MODE__DEBUG_MODE__WIDTH                                  2
31248 #define MAC_PCU_MISC_MODE__DEBUG_MODE__MASK                         0xc0000000U
31249 #define MAC_PCU_MISC_MODE__DEBUG_MODE__READ(src) \
31250                     (((u_int32_t)(src)\
31251                     & 0xc0000000U) >> 30)
31252 #define MAC_PCU_MISC_MODE__DEBUG_MODE__WRITE(src) \
31253                     (((u_int32_t)(src)\
31254                     << 30) & 0xc0000000U)
31255 #define MAC_PCU_MISC_MODE__DEBUG_MODE__MODIFY(dst, src) \
31256                     (dst) = ((dst) &\
31257                     ~0xc0000000U) | (((u_int32_t)(src) <<\
31258                     30) & 0xc0000000U)
31259 #define MAC_PCU_MISC_MODE__DEBUG_MODE__VERIFY(src) \
31260                     (!((((u_int32_t)(src)\
31261                     << 30) & ~0xc0000000U)))
31262 #define MAC_PCU_MISC_MODE__TYPE                                       u_int32_t
31263 #define MAC_PCU_MISC_MODE__READ                                     0xfff45e7fU
31264 #define MAC_PCU_MISC_MODE__WRITE                                    0xfff45e7fU
31265
31266 #endif /* __MAC_PCU_MISC_MODE_MACRO__ */
31267
31268
31269 /* macros for mac_pcu_reg_block.MAC_PCU_MISC_MODE */
31270 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_MISC_MODE__NUM                        1
31271
31272 /* macros for BlueprintGlobalNameSpace::MAC_PCU_FILTER_OFDM_CNT */
31273 #ifndef __MAC_PCU_FILTER_OFDM_CNT_MACRO__
31274 #define __MAC_PCU_FILTER_OFDM_CNT_MACRO__
31275
31276 /* macros for field VALUE */
31277 #define MAC_PCU_FILTER_OFDM_CNT__VALUE__SHIFT                                 0
31278 #define MAC_PCU_FILTER_OFDM_CNT__VALUE__WIDTH                                24
31279 #define MAC_PCU_FILTER_OFDM_CNT__VALUE__MASK                        0x00ffffffU
31280 #define MAC_PCU_FILTER_OFDM_CNT__VALUE__READ(src) \
31281                     (u_int32_t)(src)\
31282                     & 0x00ffffffU
31283 #define MAC_PCU_FILTER_OFDM_CNT__VALUE__WRITE(src) \
31284                     ((u_int32_t)(src)\
31285                     & 0x00ffffffU)
31286 #define MAC_PCU_FILTER_OFDM_CNT__VALUE__MODIFY(dst, src) \
31287                     (dst) = ((dst) &\
31288                     ~0x00ffffffU) | ((u_int32_t)(src) &\
31289                     0x00ffffffU)
31290 #define MAC_PCU_FILTER_OFDM_CNT__VALUE__VERIFY(src) \
31291                     (!(((u_int32_t)(src)\
31292                     & ~0x00ffffffU)))
31293 #define MAC_PCU_FILTER_OFDM_CNT__TYPE                                 u_int32_t
31294 #define MAC_PCU_FILTER_OFDM_CNT__READ                               0x00ffffffU
31295 #define MAC_PCU_FILTER_OFDM_CNT__WRITE                              0x00ffffffU
31296
31297 #endif /* __MAC_PCU_FILTER_OFDM_CNT_MACRO__ */
31298
31299
31300 /* macros for mac_pcu_reg_block.MAC_PCU_FILTER_OFDM_CNT */
31301 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_FILTER_OFDM_CNT__NUM                  1
31302
31303 /* macros for BlueprintGlobalNameSpace::MAC_PCU_FILTER_CCK_CNT */
31304 #ifndef __MAC_PCU_FILTER_CCK_CNT_MACRO__
31305 #define __MAC_PCU_FILTER_CCK_CNT_MACRO__
31306
31307 /* macros for field VALUE */
31308 #define MAC_PCU_FILTER_CCK_CNT__VALUE__SHIFT                                  0
31309 #define MAC_PCU_FILTER_CCK_CNT__VALUE__WIDTH                                 24
31310 #define MAC_PCU_FILTER_CCK_CNT__VALUE__MASK                         0x00ffffffU
31311 #define MAC_PCU_FILTER_CCK_CNT__VALUE__READ(src) (u_int32_t)(src) & 0x00ffffffU
31312 #define MAC_PCU_FILTER_CCK_CNT__VALUE__WRITE(src) \
31313                     ((u_int32_t)(src)\
31314                     & 0x00ffffffU)
31315 #define MAC_PCU_FILTER_CCK_CNT__VALUE__MODIFY(dst, src) \
31316                     (dst) = ((dst) &\
31317                     ~0x00ffffffU) | ((u_int32_t)(src) &\
31318                     0x00ffffffU)
31319 #define MAC_PCU_FILTER_CCK_CNT__VALUE__VERIFY(src) \
31320                     (!(((u_int32_t)(src)\
31321                     & ~0x00ffffffU)))
31322 #define MAC_PCU_FILTER_CCK_CNT__TYPE                                  u_int32_t
31323 #define MAC_PCU_FILTER_CCK_CNT__READ                                0x00ffffffU
31324 #define MAC_PCU_FILTER_CCK_CNT__WRITE                               0x00ffffffU
31325
31326 #endif /* __MAC_PCU_FILTER_CCK_CNT_MACRO__ */
31327
31328
31329 /* macros for mac_pcu_reg_block.MAC_PCU_FILTER_CCK_CNT */
31330 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_FILTER_CCK_CNT__NUM                   1
31331
31332 /* macros for BlueprintGlobalNameSpace::MAC_PCU_PHY_ERR_CNT_1 */
31333 #ifndef __MAC_PCU_PHY_ERR_CNT_1_MACRO__
31334 #define __MAC_PCU_PHY_ERR_CNT_1_MACRO__
31335
31336 /* macros for field VALUE */
31337 #define MAC_PCU_PHY_ERR_CNT_1__VALUE__SHIFT                                   0
31338 #define MAC_PCU_PHY_ERR_CNT_1__VALUE__WIDTH                                  24
31339 #define MAC_PCU_PHY_ERR_CNT_1__VALUE__MASK                          0x00ffffffU
31340 #define MAC_PCU_PHY_ERR_CNT_1__VALUE__READ(src)  (u_int32_t)(src) & 0x00ffffffU
31341 #define MAC_PCU_PHY_ERR_CNT_1__VALUE__WRITE(src) \
31342                     ((u_int32_t)(src)\
31343                     & 0x00ffffffU)
31344 #define MAC_PCU_PHY_ERR_CNT_1__VALUE__MODIFY(dst, src) \
31345                     (dst) = ((dst) &\
31346                     ~0x00ffffffU) | ((u_int32_t)(src) &\
31347                     0x00ffffffU)
31348 #define MAC_PCU_PHY_ERR_CNT_1__VALUE__VERIFY(src) \
31349                     (!(((u_int32_t)(src)\
31350                     & ~0x00ffffffU)))
31351 #define MAC_PCU_PHY_ERR_CNT_1__TYPE                                   u_int32_t
31352 #define MAC_PCU_PHY_ERR_CNT_1__READ                                 0x00ffffffU
31353 #define MAC_PCU_PHY_ERR_CNT_1__WRITE                                0x00ffffffU
31354
31355 #endif /* __MAC_PCU_PHY_ERR_CNT_1_MACRO__ */
31356
31357
31358 /* macros for mac_pcu_reg_block.MAC_PCU_PHY_ERR_CNT_1 */
31359 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_PHY_ERR_CNT_1__NUM                    1
31360
31361 /* macros for BlueprintGlobalNameSpace::MAC_PCU_PHY_ERR_CNT_1_MASK */
31362 #ifndef __MAC_PCU_PHY_ERR_CNT_1_MASK_MACRO__
31363 #define __MAC_PCU_PHY_ERR_CNT_1_MASK_MACRO__
31364
31365 /* macros for field VALUE */
31366 #define MAC_PCU_PHY_ERR_CNT_1_MASK__VALUE__SHIFT                              0
31367 #define MAC_PCU_PHY_ERR_CNT_1_MASK__VALUE__WIDTH                             32
31368 #define MAC_PCU_PHY_ERR_CNT_1_MASK__VALUE__MASK                     0xffffffffU
31369 #define MAC_PCU_PHY_ERR_CNT_1_MASK__VALUE__READ(src) \
31370                     (u_int32_t)(src)\
31371                     & 0xffffffffU
31372 #define MAC_PCU_PHY_ERR_CNT_1_MASK__VALUE__WRITE(src) \
31373                     ((u_int32_t)(src)\
31374                     & 0xffffffffU)
31375 #define MAC_PCU_PHY_ERR_CNT_1_MASK__VALUE__MODIFY(dst, src) \
31376                     (dst) = ((dst) &\
31377                     ~0xffffffffU) | ((u_int32_t)(src) &\
31378                     0xffffffffU)
31379 #define MAC_PCU_PHY_ERR_CNT_1_MASK__VALUE__VERIFY(src) \
31380                     (!(((u_int32_t)(src)\
31381                     & ~0xffffffffU)))
31382 #define MAC_PCU_PHY_ERR_CNT_1_MASK__TYPE                              u_int32_t
31383 #define MAC_PCU_PHY_ERR_CNT_1_MASK__READ                            0xffffffffU
31384 #define MAC_PCU_PHY_ERR_CNT_1_MASK__WRITE                           0xffffffffU
31385
31386 #endif /* __MAC_PCU_PHY_ERR_CNT_1_MASK_MACRO__ */
31387
31388
31389 /* macros for mac_pcu_reg_block.MAC_PCU_PHY_ERR_CNT_1_MASK */
31390 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_PHY_ERR_CNT_1_MASK__NUM               1
31391
31392 /* macros for BlueprintGlobalNameSpace::MAC_PCU_PHY_ERR_CNT_2 */
31393 #ifndef __MAC_PCU_PHY_ERR_CNT_2_MACRO__
31394 #define __MAC_PCU_PHY_ERR_CNT_2_MACRO__
31395
31396 /* macros for field VALUE */
31397 #define MAC_PCU_PHY_ERR_CNT_2__VALUE__SHIFT                                   0
31398 #define MAC_PCU_PHY_ERR_CNT_2__VALUE__WIDTH                                  24
31399 #define MAC_PCU_PHY_ERR_CNT_2__VALUE__MASK                          0x00ffffffU
31400 #define MAC_PCU_PHY_ERR_CNT_2__VALUE__READ(src)  (u_int32_t)(src) & 0x00ffffffU
31401 #define MAC_PCU_PHY_ERR_CNT_2__VALUE__WRITE(src) \
31402                     ((u_int32_t)(src)\
31403                     & 0x00ffffffU)
31404 #define MAC_PCU_PHY_ERR_CNT_2__VALUE__MODIFY(dst, src) \
31405                     (dst) = ((dst) &\
31406                     ~0x00ffffffU) | ((u_int32_t)(src) &\
31407                     0x00ffffffU)
31408 #define MAC_PCU_PHY_ERR_CNT_2__VALUE__VERIFY(src) \
31409                     (!(((u_int32_t)(src)\
31410                     & ~0x00ffffffU)))
31411 #define MAC_PCU_PHY_ERR_CNT_2__TYPE                                   u_int32_t
31412 #define MAC_PCU_PHY_ERR_CNT_2__READ                                 0x00ffffffU
31413 #define MAC_PCU_PHY_ERR_CNT_2__WRITE                                0x00ffffffU
31414
31415 #endif /* __MAC_PCU_PHY_ERR_CNT_2_MACRO__ */
31416
31417
31418 /* macros for mac_pcu_reg_block.MAC_PCU_PHY_ERR_CNT_2 */
31419 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_PHY_ERR_CNT_2__NUM                    1
31420
31421 /* macros for BlueprintGlobalNameSpace::MAC_PCU_PHY_ERR_CNT_2_MASK */
31422 #ifndef __MAC_PCU_PHY_ERR_CNT_2_MASK_MACRO__
31423 #define __MAC_PCU_PHY_ERR_CNT_2_MASK_MACRO__
31424
31425 /* macros for field VALUE */
31426 #define MAC_PCU_PHY_ERR_CNT_2_MASK__VALUE__SHIFT                              0
31427 #define MAC_PCU_PHY_ERR_CNT_2_MASK__VALUE__WIDTH                             32
31428 #define MAC_PCU_PHY_ERR_CNT_2_MASK__VALUE__MASK                     0xffffffffU
31429 #define MAC_PCU_PHY_ERR_CNT_2_MASK__VALUE__READ(src) \
31430                     (u_int32_t)(src)\
31431                     & 0xffffffffU
31432 #define MAC_PCU_PHY_ERR_CNT_2_MASK__VALUE__WRITE(src) \
31433                     ((u_int32_t)(src)\
31434                     & 0xffffffffU)
31435 #define MAC_PCU_PHY_ERR_CNT_2_MASK__VALUE__MODIFY(dst, src) \
31436                     (dst) = ((dst) &\
31437                     ~0xffffffffU) | ((u_int32_t)(src) &\
31438                     0xffffffffU)
31439 #define MAC_PCU_PHY_ERR_CNT_2_MASK__VALUE__VERIFY(src) \
31440                     (!(((u_int32_t)(src)\
31441                     & ~0xffffffffU)))
31442 #define MAC_PCU_PHY_ERR_CNT_2_MASK__TYPE                              u_int32_t
31443 #define MAC_PCU_PHY_ERR_CNT_2_MASK__READ                            0xffffffffU
31444 #define MAC_PCU_PHY_ERR_CNT_2_MASK__WRITE                           0xffffffffU
31445
31446 #endif /* __MAC_PCU_PHY_ERR_CNT_2_MASK_MACRO__ */
31447
31448
31449 /* macros for mac_pcu_reg_block.MAC_PCU_PHY_ERR_CNT_2_MASK */
31450 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_PHY_ERR_CNT_2_MASK__NUM               1
31451
31452 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TSF_THRESHOLD */
31453 #ifndef __MAC_PCU_TSF_THRESHOLD_MACRO__
31454 #define __MAC_PCU_TSF_THRESHOLD_MACRO__
31455
31456 /* macros for field VALUE */
31457 #define MAC_PCU_TSF_THRESHOLD__VALUE__SHIFT                                   0
31458 #define MAC_PCU_TSF_THRESHOLD__VALUE__WIDTH                                  16
31459 #define MAC_PCU_TSF_THRESHOLD__VALUE__MASK                          0x0000ffffU
31460 #define MAC_PCU_TSF_THRESHOLD__VALUE__READ(src)  (u_int32_t)(src) & 0x0000ffffU
31461 #define MAC_PCU_TSF_THRESHOLD__VALUE__WRITE(src) \
31462                     ((u_int32_t)(src)\
31463                     & 0x0000ffffU)
31464 #define MAC_PCU_TSF_THRESHOLD__VALUE__MODIFY(dst, src) \
31465                     (dst) = ((dst) &\
31466                     ~0x0000ffffU) | ((u_int32_t)(src) &\
31467                     0x0000ffffU)
31468 #define MAC_PCU_TSF_THRESHOLD__VALUE__VERIFY(src) \
31469                     (!(((u_int32_t)(src)\
31470                     & ~0x0000ffffU)))
31471 #define MAC_PCU_TSF_THRESHOLD__TYPE                                   u_int32_t
31472 #define MAC_PCU_TSF_THRESHOLD__READ                                 0x0000ffffU
31473 #define MAC_PCU_TSF_THRESHOLD__WRITE                                0x0000ffffU
31474
31475 #endif /* __MAC_PCU_TSF_THRESHOLD_MACRO__ */
31476
31477
31478 /* macros for mac_pcu_reg_block.MAC_PCU_TSF_THRESHOLD */
31479 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TSF_THRESHOLD__NUM                    1
31480
31481 /* macros for BlueprintGlobalNameSpace::MAC_PCU_PHY_ERROR_EIFS_MASK */
31482 #ifndef __MAC_PCU_PHY_ERROR_EIFS_MASK_MACRO__
31483 #define __MAC_PCU_PHY_ERROR_EIFS_MASK_MACRO__
31484
31485 /* macros for field VALUE */
31486 #define MAC_PCU_PHY_ERROR_EIFS_MASK__VALUE__SHIFT                             0
31487 #define MAC_PCU_PHY_ERROR_EIFS_MASK__VALUE__WIDTH                            32
31488 #define MAC_PCU_PHY_ERROR_EIFS_MASK__VALUE__MASK                    0xffffffffU
31489 #define MAC_PCU_PHY_ERROR_EIFS_MASK__VALUE__READ(src) \
31490                     (u_int32_t)(src)\
31491                     & 0xffffffffU
31492 #define MAC_PCU_PHY_ERROR_EIFS_MASK__VALUE__WRITE(src) \
31493                     ((u_int32_t)(src)\
31494                     & 0xffffffffU)
31495 #define MAC_PCU_PHY_ERROR_EIFS_MASK__VALUE__MODIFY(dst, src) \
31496                     (dst) = ((dst) &\
31497                     ~0xffffffffU) | ((u_int32_t)(src) &\
31498                     0xffffffffU)
31499 #define MAC_PCU_PHY_ERROR_EIFS_MASK__VALUE__VERIFY(src) \
31500                     (!(((u_int32_t)(src)\
31501                     & ~0xffffffffU)))
31502 #define MAC_PCU_PHY_ERROR_EIFS_MASK__TYPE                             u_int32_t
31503 #define MAC_PCU_PHY_ERROR_EIFS_MASK__READ                           0xffffffffU
31504 #define MAC_PCU_PHY_ERROR_EIFS_MASK__WRITE                          0xffffffffU
31505
31506 #endif /* __MAC_PCU_PHY_ERROR_EIFS_MASK_MACRO__ */
31507
31508
31509 /* macros for mac_pcu_reg_block.MAC_PCU_PHY_ERROR_EIFS_MASK */
31510 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_PHY_ERROR_EIFS_MASK__NUM              1
31511
31512 /* macros for BlueprintGlobalNameSpace::MAC_PCU_PHY_ERR_CNT_3 */
31513 #ifndef __MAC_PCU_PHY_ERR_CNT_3_MACRO__
31514 #define __MAC_PCU_PHY_ERR_CNT_3_MACRO__
31515
31516 /* macros for field VALUE */
31517 #define MAC_PCU_PHY_ERR_CNT_3__VALUE__SHIFT                                   0
31518 #define MAC_PCU_PHY_ERR_CNT_3__VALUE__WIDTH                                  24
31519 #define MAC_PCU_PHY_ERR_CNT_3__VALUE__MASK                          0x00ffffffU
31520 #define MAC_PCU_PHY_ERR_CNT_3__VALUE__READ(src)  (u_int32_t)(src) & 0x00ffffffU
31521 #define MAC_PCU_PHY_ERR_CNT_3__VALUE__WRITE(src) \
31522                     ((u_int32_t)(src)\
31523                     & 0x00ffffffU)
31524 #define MAC_PCU_PHY_ERR_CNT_3__VALUE__MODIFY(dst, src) \
31525                     (dst) = ((dst) &\
31526                     ~0x00ffffffU) | ((u_int32_t)(src) &\
31527                     0x00ffffffU)
31528 #define MAC_PCU_PHY_ERR_CNT_3__VALUE__VERIFY(src) \
31529                     (!(((u_int32_t)(src)\
31530                     & ~0x00ffffffU)))
31531 #define MAC_PCU_PHY_ERR_CNT_3__TYPE                                   u_int32_t
31532 #define MAC_PCU_PHY_ERR_CNT_3__READ                                 0x00ffffffU
31533 #define MAC_PCU_PHY_ERR_CNT_3__WRITE                                0x00ffffffU
31534
31535 #endif /* __MAC_PCU_PHY_ERR_CNT_3_MACRO__ */
31536
31537
31538 /* macros for mac_pcu_reg_block.MAC_PCU_PHY_ERR_CNT_3 */
31539 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_PHY_ERR_CNT_3__NUM                    1
31540
31541 /* macros for BlueprintGlobalNameSpace::MAC_PCU_PHY_ERR_CNT_3_MASK */
31542 #ifndef __MAC_PCU_PHY_ERR_CNT_3_MASK_MACRO__
31543 #define __MAC_PCU_PHY_ERR_CNT_3_MASK_MACRO__
31544
31545 /* macros for field VALUE */
31546 #define MAC_PCU_PHY_ERR_CNT_3_MASK__VALUE__SHIFT                              0
31547 #define MAC_PCU_PHY_ERR_CNT_3_MASK__VALUE__WIDTH                             32
31548 #define MAC_PCU_PHY_ERR_CNT_3_MASK__VALUE__MASK                     0xffffffffU
31549 #define MAC_PCU_PHY_ERR_CNT_3_MASK__VALUE__READ(src) \
31550                     (u_int32_t)(src)\
31551                     & 0xffffffffU
31552 #define MAC_PCU_PHY_ERR_CNT_3_MASK__VALUE__WRITE(src) \
31553                     ((u_int32_t)(src)\
31554                     & 0xffffffffU)
31555 #define MAC_PCU_PHY_ERR_CNT_3_MASK__VALUE__MODIFY(dst, src) \
31556                     (dst) = ((dst) &\
31557                     ~0xffffffffU) | ((u_int32_t)(src) &\
31558                     0xffffffffU)
31559 #define MAC_PCU_PHY_ERR_CNT_3_MASK__VALUE__VERIFY(src) \
31560                     (!(((u_int32_t)(src)\
31561                     & ~0xffffffffU)))
31562 #define MAC_PCU_PHY_ERR_CNT_3_MASK__TYPE                              u_int32_t
31563 #define MAC_PCU_PHY_ERR_CNT_3_MASK__READ                            0xffffffffU
31564 #define MAC_PCU_PHY_ERR_CNT_3_MASK__WRITE                           0xffffffffU
31565
31566 #endif /* __MAC_PCU_PHY_ERR_CNT_3_MASK_MACRO__ */
31567
31568
31569 /* macros for mac_pcu_reg_block.MAC_PCU_PHY_ERR_CNT_3_MASK */
31570 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_PHY_ERR_CNT_3_MASK__NUM               1
31571
31572 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BLUETOOTH_MODE */
31573 #ifndef __MAC_PCU_BLUETOOTH_MODE_MACRO__
31574 #define __MAC_PCU_BLUETOOTH_MODE_MACRO__
31575
31576 /* macros for field TIME_EXTEND */
31577 #define MAC_PCU_BLUETOOTH_MODE__TIME_EXTEND__SHIFT                            0
31578 #define MAC_PCU_BLUETOOTH_MODE__TIME_EXTEND__WIDTH                            8
31579 #define MAC_PCU_BLUETOOTH_MODE__TIME_EXTEND__MASK                   0x000000ffU
31580 #define MAC_PCU_BLUETOOTH_MODE__TIME_EXTEND__READ(src) \
31581                     (u_int32_t)(src)\
31582                     & 0x000000ffU
31583 #define MAC_PCU_BLUETOOTH_MODE__TIME_EXTEND__WRITE(src) \
31584                     ((u_int32_t)(src)\
31585                     & 0x000000ffU)
31586 #define MAC_PCU_BLUETOOTH_MODE__TIME_EXTEND__MODIFY(dst, src) \
31587                     (dst) = ((dst) &\
31588                     ~0x000000ffU) | ((u_int32_t)(src) &\
31589                     0x000000ffU)
31590 #define MAC_PCU_BLUETOOTH_MODE__TIME_EXTEND__VERIFY(src) \
31591                     (!(((u_int32_t)(src)\
31592                     & ~0x000000ffU)))
31593
31594 /* macros for field TX_STATE_EXTEND */
31595 #define MAC_PCU_BLUETOOTH_MODE__TX_STATE_EXTEND__SHIFT                        8
31596 #define MAC_PCU_BLUETOOTH_MODE__TX_STATE_EXTEND__WIDTH                        1
31597 #define MAC_PCU_BLUETOOTH_MODE__TX_STATE_EXTEND__MASK               0x00000100U
31598 #define MAC_PCU_BLUETOOTH_MODE__TX_STATE_EXTEND__READ(src) \
31599                     (((u_int32_t)(src)\
31600                     & 0x00000100U) >> 8)
31601 #define MAC_PCU_BLUETOOTH_MODE__TX_STATE_EXTEND__WRITE(src) \
31602                     (((u_int32_t)(src)\
31603                     << 8) & 0x00000100U)
31604 #define MAC_PCU_BLUETOOTH_MODE__TX_STATE_EXTEND__MODIFY(dst, src) \
31605                     (dst) = ((dst) &\
31606                     ~0x00000100U) | (((u_int32_t)(src) <<\
31607                     8) & 0x00000100U)
31608 #define MAC_PCU_BLUETOOTH_MODE__TX_STATE_EXTEND__VERIFY(src) \
31609                     (!((((u_int32_t)(src)\
31610                     << 8) & ~0x00000100U)))
31611 #define MAC_PCU_BLUETOOTH_MODE__TX_STATE_EXTEND__SET(dst) \
31612                     (dst) = ((dst) &\
31613                     ~0x00000100U) | ((u_int32_t)(1) << 8)
31614 #define MAC_PCU_BLUETOOTH_MODE__TX_STATE_EXTEND__CLR(dst) \
31615                     (dst) = ((dst) &\
31616                     ~0x00000100U) | ((u_int32_t)(0) << 8)
31617
31618 /* macros for field TX_FRAME_EXTEND */
31619 #define MAC_PCU_BLUETOOTH_MODE__TX_FRAME_EXTEND__SHIFT                        9
31620 #define MAC_PCU_BLUETOOTH_MODE__TX_FRAME_EXTEND__WIDTH                        1
31621 #define MAC_PCU_BLUETOOTH_MODE__TX_FRAME_EXTEND__MASK               0x00000200U
31622 #define MAC_PCU_BLUETOOTH_MODE__TX_FRAME_EXTEND__READ(src) \
31623                     (((u_int32_t)(src)\
31624                     & 0x00000200U) >> 9)
31625 #define MAC_PCU_BLUETOOTH_MODE__TX_FRAME_EXTEND__WRITE(src) \
31626                     (((u_int32_t)(src)\
31627                     << 9) & 0x00000200U)
31628 #define MAC_PCU_BLUETOOTH_MODE__TX_FRAME_EXTEND__MODIFY(dst, src) \
31629                     (dst) = ((dst) &\
31630                     ~0x00000200U) | (((u_int32_t)(src) <<\
31631                     9) & 0x00000200U)
31632 #define MAC_PCU_BLUETOOTH_MODE__TX_FRAME_EXTEND__VERIFY(src) \
31633                     (!((((u_int32_t)(src)\
31634                     << 9) & ~0x00000200U)))
31635 #define MAC_PCU_BLUETOOTH_MODE__TX_FRAME_EXTEND__SET(dst) \
31636                     (dst) = ((dst) &\
31637                     ~0x00000200U) | ((u_int32_t)(1) << 9)
31638 #define MAC_PCU_BLUETOOTH_MODE__TX_FRAME_EXTEND__CLR(dst) \
31639                     (dst) = ((dst) &\
31640                     ~0x00000200U) | ((u_int32_t)(0) << 9)
31641
31642 /* macros for field MODE */
31643 #define MAC_PCU_BLUETOOTH_MODE__MODE__SHIFT                                  10
31644 #define MAC_PCU_BLUETOOTH_MODE__MODE__WIDTH                                   2
31645 #define MAC_PCU_BLUETOOTH_MODE__MODE__MASK                          0x00000c00U
31646 #define MAC_PCU_BLUETOOTH_MODE__MODE__READ(src) \
31647                     (((u_int32_t)(src)\
31648                     & 0x00000c00U) >> 10)
31649 #define MAC_PCU_BLUETOOTH_MODE__MODE__WRITE(src) \
31650                     (((u_int32_t)(src)\
31651                     << 10) & 0x00000c00U)
31652 #define MAC_PCU_BLUETOOTH_MODE__MODE__MODIFY(dst, src) \
31653                     (dst) = ((dst) &\
31654                     ~0x00000c00U) | (((u_int32_t)(src) <<\
31655                     10) & 0x00000c00U)
31656 #define MAC_PCU_BLUETOOTH_MODE__MODE__VERIFY(src) \
31657                     (!((((u_int32_t)(src)\
31658                     << 10) & ~0x00000c00U)))
31659
31660 /* macros for field QUIET */
31661 #define MAC_PCU_BLUETOOTH_MODE__QUIET__SHIFT                                 12
31662 #define MAC_PCU_BLUETOOTH_MODE__QUIET__WIDTH                                  1
31663 #define MAC_PCU_BLUETOOTH_MODE__QUIET__MASK                         0x00001000U
31664 #define MAC_PCU_BLUETOOTH_MODE__QUIET__READ(src) \
31665                     (((u_int32_t)(src)\
31666                     & 0x00001000U) >> 12)
31667 #define MAC_PCU_BLUETOOTH_MODE__QUIET__WRITE(src) \
31668                     (((u_int32_t)(src)\
31669                     << 12) & 0x00001000U)
31670 #define MAC_PCU_BLUETOOTH_MODE__QUIET__MODIFY(dst, src) \
31671                     (dst) = ((dst) &\
31672                     ~0x00001000U) | (((u_int32_t)(src) <<\
31673                     12) & 0x00001000U)
31674 #define MAC_PCU_BLUETOOTH_MODE__QUIET__VERIFY(src) \
31675                     (!((((u_int32_t)(src)\
31676                     << 12) & ~0x00001000U)))
31677 #define MAC_PCU_BLUETOOTH_MODE__QUIET__SET(dst) \
31678                     (dst) = ((dst) &\
31679                     ~0x00001000U) | ((u_int32_t)(1) << 12)
31680 #define MAC_PCU_BLUETOOTH_MODE__QUIET__CLR(dst) \
31681                     (dst) = ((dst) &\
31682                     ~0x00001000U) | ((u_int32_t)(0) << 12)
31683
31684 /* macros for field QCU_THRESH */
31685 #define MAC_PCU_BLUETOOTH_MODE__QCU_THRESH__SHIFT                            13
31686 #define MAC_PCU_BLUETOOTH_MODE__QCU_THRESH__WIDTH                             4
31687 #define MAC_PCU_BLUETOOTH_MODE__QCU_THRESH__MASK                    0x0001e000U
31688 #define MAC_PCU_BLUETOOTH_MODE__QCU_THRESH__READ(src) \
31689                     (((u_int32_t)(src)\
31690                     & 0x0001e000U) >> 13)
31691 #define MAC_PCU_BLUETOOTH_MODE__QCU_THRESH__WRITE(src) \
31692                     (((u_int32_t)(src)\
31693                     << 13) & 0x0001e000U)
31694 #define MAC_PCU_BLUETOOTH_MODE__QCU_THRESH__MODIFY(dst, src) \
31695                     (dst) = ((dst) &\
31696                     ~0x0001e000U) | (((u_int32_t)(src) <<\
31697                     13) & 0x0001e000U)
31698 #define MAC_PCU_BLUETOOTH_MODE__QCU_THRESH__VERIFY(src) \
31699                     (!((((u_int32_t)(src)\
31700                     << 13) & ~0x0001e000U)))
31701
31702 /* macros for field RX_CLEAR_POLARITY */
31703 #define MAC_PCU_BLUETOOTH_MODE__RX_CLEAR_POLARITY__SHIFT                     17
31704 #define MAC_PCU_BLUETOOTH_MODE__RX_CLEAR_POLARITY__WIDTH                      1
31705 #define MAC_PCU_BLUETOOTH_MODE__RX_CLEAR_POLARITY__MASK             0x00020000U
31706 #define MAC_PCU_BLUETOOTH_MODE__RX_CLEAR_POLARITY__READ(src) \
31707                     (((u_int32_t)(src)\
31708                     & 0x00020000U) >> 17)
31709 #define MAC_PCU_BLUETOOTH_MODE__RX_CLEAR_POLARITY__WRITE(src) \
31710                     (((u_int32_t)(src)\
31711                     << 17) & 0x00020000U)
31712 #define MAC_PCU_BLUETOOTH_MODE__RX_CLEAR_POLARITY__MODIFY(dst, src) \
31713                     (dst) = ((dst) &\
31714                     ~0x00020000U) | (((u_int32_t)(src) <<\
31715                     17) & 0x00020000U)
31716 #define MAC_PCU_BLUETOOTH_MODE__RX_CLEAR_POLARITY__VERIFY(src) \
31717                     (!((((u_int32_t)(src)\
31718                     << 17) & ~0x00020000U)))
31719 #define MAC_PCU_BLUETOOTH_MODE__RX_CLEAR_POLARITY__SET(dst) \
31720                     (dst) = ((dst) &\
31721                     ~0x00020000U) | ((u_int32_t)(1) << 17)
31722 #define MAC_PCU_BLUETOOTH_MODE__RX_CLEAR_POLARITY__CLR(dst) \
31723                     (dst) = ((dst) &\
31724                     ~0x00020000U) | ((u_int32_t)(0) << 17)
31725
31726 /* macros for field PRIORITY_TIME */
31727 #define MAC_PCU_BLUETOOTH_MODE__PRIORITY_TIME__SHIFT                         18
31728 #define MAC_PCU_BLUETOOTH_MODE__PRIORITY_TIME__WIDTH                          6
31729 #define MAC_PCU_BLUETOOTH_MODE__PRIORITY_TIME__MASK                 0x00fc0000U
31730 #define MAC_PCU_BLUETOOTH_MODE__PRIORITY_TIME__READ(src) \
31731                     (((u_int32_t)(src)\
31732                     & 0x00fc0000U) >> 18)
31733 #define MAC_PCU_BLUETOOTH_MODE__PRIORITY_TIME__WRITE(src) \
31734                     (((u_int32_t)(src)\
31735                     << 18) & 0x00fc0000U)
31736 #define MAC_PCU_BLUETOOTH_MODE__PRIORITY_TIME__MODIFY(dst, src) \
31737                     (dst) = ((dst) &\
31738                     ~0x00fc0000U) | (((u_int32_t)(src) <<\
31739                     18) & 0x00fc0000U)
31740 #define MAC_PCU_BLUETOOTH_MODE__PRIORITY_TIME__VERIFY(src) \
31741                     (!((((u_int32_t)(src)\
31742                     << 18) & ~0x00fc0000U)))
31743
31744 /* macros for field FIRST_SLOT_TIME */
31745 #define MAC_PCU_BLUETOOTH_MODE__FIRST_SLOT_TIME__SHIFT                       24
31746 #define MAC_PCU_BLUETOOTH_MODE__FIRST_SLOT_TIME__WIDTH                        8
31747 #define MAC_PCU_BLUETOOTH_MODE__FIRST_SLOT_TIME__MASK               0xff000000U
31748 #define MAC_PCU_BLUETOOTH_MODE__FIRST_SLOT_TIME__READ(src) \
31749                     (((u_int32_t)(src)\
31750                     & 0xff000000U) >> 24)
31751 #define MAC_PCU_BLUETOOTH_MODE__FIRST_SLOT_TIME__WRITE(src) \
31752                     (((u_int32_t)(src)\
31753                     << 24) & 0xff000000U)
31754 #define MAC_PCU_BLUETOOTH_MODE__FIRST_SLOT_TIME__MODIFY(dst, src) \
31755                     (dst) = ((dst) &\
31756                     ~0xff000000U) | (((u_int32_t)(src) <<\
31757                     24) & 0xff000000U)
31758 #define MAC_PCU_BLUETOOTH_MODE__FIRST_SLOT_TIME__VERIFY(src) \
31759                     (!((((u_int32_t)(src)\
31760                     << 24) & ~0xff000000U)))
31761 #define MAC_PCU_BLUETOOTH_MODE__TYPE                                  u_int32_t
31762 #define MAC_PCU_BLUETOOTH_MODE__READ                                0xffffffffU
31763 #define MAC_PCU_BLUETOOTH_MODE__WRITE                               0xffffffffU
31764
31765 #endif /* __MAC_PCU_BLUETOOTH_MODE_MACRO__ */
31766
31767
31768 /* macros for mac_pcu_reg_block.MAC_PCU_BLUETOOTH_MODE */
31769 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BLUETOOTH_MODE__NUM                   1
31770
31771 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BLUETOOTH_WL_WEIGHTS0 */
31772 #ifndef __MAC_PCU_BLUETOOTH_WL_WEIGHTS0_MACRO__
31773 #define __MAC_PCU_BLUETOOTH_WL_WEIGHTS0_MACRO__
31774
31775 /* macros for field VALUE */
31776 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS0__VALUE__SHIFT                           0
31777 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS0__VALUE__WIDTH                          32
31778 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS0__VALUE__MASK                  0xffffffffU
31779 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS0__VALUE__READ(src) \
31780                     (u_int32_t)(src)\
31781                     & 0xffffffffU
31782 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS0__VALUE__WRITE(src) \
31783                     ((u_int32_t)(src)\
31784                     & 0xffffffffU)
31785 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS0__VALUE__MODIFY(dst, src) \
31786                     (dst) = ((dst) &\
31787                     ~0xffffffffU) | ((u_int32_t)(src) &\
31788                     0xffffffffU)
31789 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS0__VALUE__VERIFY(src) \
31790                     (!(((u_int32_t)(src)\
31791                     & ~0xffffffffU)))
31792 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS0__TYPE                           u_int32_t
31793 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS0__READ                         0xffffffffU
31794 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS0__WRITE                        0xffffffffU
31795
31796 #endif /* __MAC_PCU_BLUETOOTH_WL_WEIGHTS0_MACRO__ */
31797
31798
31799 /* macros for mac_pcu_reg_block.MAC_PCU_BLUETOOTH_WL_WEIGHTS0 */
31800 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BLUETOOTH_WL_WEIGHTS0__NUM            1
31801
31802 /* macros for BlueprintGlobalNameSpace::MAC_PCU_HCF_TIMEOUT */
31803 #ifndef __MAC_PCU_HCF_TIMEOUT_MACRO__
31804 #define __MAC_PCU_HCF_TIMEOUT_MACRO__
31805
31806 /* macros for field VALUE */
31807 #define MAC_PCU_HCF_TIMEOUT__VALUE__SHIFT                                     0
31808 #define MAC_PCU_HCF_TIMEOUT__VALUE__WIDTH                                    16
31809 #define MAC_PCU_HCF_TIMEOUT__VALUE__MASK                            0x0000ffffU
31810 #define MAC_PCU_HCF_TIMEOUT__VALUE__READ(src)    (u_int32_t)(src) & 0x0000ffffU
31811 #define MAC_PCU_HCF_TIMEOUT__VALUE__WRITE(src) ((u_int32_t)(src) & 0x0000ffffU)
31812 #define MAC_PCU_HCF_TIMEOUT__VALUE__MODIFY(dst, src) \
31813                     (dst) = ((dst) &\
31814                     ~0x0000ffffU) | ((u_int32_t)(src) &\
31815                     0x0000ffffU)
31816 #define MAC_PCU_HCF_TIMEOUT__VALUE__VERIFY(src) \
31817                     (!(((u_int32_t)(src)\
31818                     & ~0x0000ffffU)))
31819 #define MAC_PCU_HCF_TIMEOUT__TYPE                                     u_int32_t
31820 #define MAC_PCU_HCF_TIMEOUT__READ                                   0x0000ffffU
31821 #define MAC_PCU_HCF_TIMEOUT__WRITE                                  0x0000ffffU
31822
31823 #endif /* __MAC_PCU_HCF_TIMEOUT_MACRO__ */
31824
31825
31826 /* macros for mac_pcu_reg_block.MAC_PCU_HCF_TIMEOUT */
31827 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_HCF_TIMEOUT__NUM                      1
31828
31829 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BLUETOOTH_MODE2 */
31830 #ifndef __MAC_PCU_BLUETOOTH_MODE2_MACRO__
31831 #define __MAC_PCU_BLUETOOTH_MODE2_MACRO__
31832
31833 /* macros for field BCN_MISS_THRESH */
31834 #define MAC_PCU_BLUETOOTH_MODE2__BCN_MISS_THRESH__SHIFT                       0
31835 #define MAC_PCU_BLUETOOTH_MODE2__BCN_MISS_THRESH__WIDTH                       8
31836 #define MAC_PCU_BLUETOOTH_MODE2__BCN_MISS_THRESH__MASK              0x000000ffU
31837 #define MAC_PCU_BLUETOOTH_MODE2__BCN_MISS_THRESH__READ(src) \
31838                     (u_int32_t)(src)\
31839                     & 0x000000ffU
31840 #define MAC_PCU_BLUETOOTH_MODE2__BCN_MISS_THRESH__WRITE(src) \
31841                     ((u_int32_t)(src)\
31842                     & 0x000000ffU)
31843 #define MAC_PCU_BLUETOOTH_MODE2__BCN_MISS_THRESH__MODIFY(dst, src) \
31844                     (dst) = ((dst) &\
31845                     ~0x000000ffU) | ((u_int32_t)(src) &\
31846                     0x000000ffU)
31847 #define MAC_PCU_BLUETOOTH_MODE2__BCN_MISS_THRESH__VERIFY(src) \
31848                     (!(((u_int32_t)(src)\
31849                     & ~0x000000ffU)))
31850
31851 /* macros for field BCN_MISS_CNT */
31852 #define MAC_PCU_BLUETOOTH_MODE2__BCN_MISS_CNT__SHIFT                          8
31853 #define MAC_PCU_BLUETOOTH_MODE2__BCN_MISS_CNT__WIDTH                          8
31854 #define MAC_PCU_BLUETOOTH_MODE2__BCN_MISS_CNT__MASK                 0x0000ff00U
31855 #define MAC_PCU_BLUETOOTH_MODE2__BCN_MISS_CNT__READ(src) \
31856                     (((u_int32_t)(src)\
31857                     & 0x0000ff00U) >> 8)
31858
31859 /* macros for field HOLD_RX_CLEAR */
31860 #define MAC_PCU_BLUETOOTH_MODE2__HOLD_RX_CLEAR__SHIFT                        16
31861 #define MAC_PCU_BLUETOOTH_MODE2__HOLD_RX_CLEAR__WIDTH                         1
31862 #define MAC_PCU_BLUETOOTH_MODE2__HOLD_RX_CLEAR__MASK                0x00010000U
31863 #define MAC_PCU_BLUETOOTH_MODE2__HOLD_RX_CLEAR__READ(src) \
31864                     (((u_int32_t)(src)\
31865                     & 0x00010000U) >> 16)
31866 #define MAC_PCU_BLUETOOTH_MODE2__HOLD_RX_CLEAR__WRITE(src) \
31867                     (((u_int32_t)(src)\
31868                     << 16) & 0x00010000U)
31869 #define MAC_PCU_BLUETOOTH_MODE2__HOLD_RX_CLEAR__MODIFY(dst, src) \
31870                     (dst) = ((dst) &\
31871                     ~0x00010000U) | (((u_int32_t)(src) <<\
31872                     16) & 0x00010000U)
31873 #define MAC_PCU_BLUETOOTH_MODE2__HOLD_RX_CLEAR__VERIFY(src) \
31874                     (!((((u_int32_t)(src)\
31875                     << 16) & ~0x00010000U)))
31876 #define MAC_PCU_BLUETOOTH_MODE2__HOLD_RX_CLEAR__SET(dst) \
31877                     (dst) = ((dst) &\
31878                     ~0x00010000U) | ((u_int32_t)(1) << 16)
31879 #define MAC_PCU_BLUETOOTH_MODE2__HOLD_RX_CLEAR__CLR(dst) \
31880                     (dst) = ((dst) &\
31881                     ~0x00010000U) | ((u_int32_t)(0) << 16)
31882
31883 /* macros for field SLEEP_ALLOW_BT_ACCESS */
31884 #define MAC_PCU_BLUETOOTH_MODE2__SLEEP_ALLOW_BT_ACCESS__SHIFT                17
31885 #define MAC_PCU_BLUETOOTH_MODE2__SLEEP_ALLOW_BT_ACCESS__WIDTH                 1
31886 #define MAC_PCU_BLUETOOTH_MODE2__SLEEP_ALLOW_BT_ACCESS__MASK        0x00020000U
31887 #define MAC_PCU_BLUETOOTH_MODE2__SLEEP_ALLOW_BT_ACCESS__READ(src) \
31888                     (((u_int32_t)(src)\
31889                     & 0x00020000U) >> 17)
31890 #define MAC_PCU_BLUETOOTH_MODE2__SLEEP_ALLOW_BT_ACCESS__WRITE(src) \
31891                     (((u_int32_t)(src)\
31892                     << 17) & 0x00020000U)
31893 #define MAC_PCU_BLUETOOTH_MODE2__SLEEP_ALLOW_BT_ACCESS__MODIFY(dst, src) \
31894                     (dst) = ((dst) &\
31895                     ~0x00020000U) | (((u_int32_t)(src) <<\
31896                     17) & 0x00020000U)
31897 #define MAC_PCU_BLUETOOTH_MODE2__SLEEP_ALLOW_BT_ACCESS__VERIFY(src) \
31898                     (!((((u_int32_t)(src)\
31899                     << 17) & ~0x00020000U)))
31900 #define MAC_PCU_BLUETOOTH_MODE2__SLEEP_ALLOW_BT_ACCESS__SET(dst) \
31901                     (dst) = ((dst) &\
31902                     ~0x00020000U) | ((u_int32_t)(1) << 17)
31903 #define MAC_PCU_BLUETOOTH_MODE2__SLEEP_ALLOW_BT_ACCESS__CLR(dst) \
31904                     (dst) = ((dst) &\
31905                     ~0x00020000U) | ((u_int32_t)(0) << 17)
31906
31907 /* macros for field PROTECT_BT_AFTER_WAKEUP */
31908 #define MAC_PCU_BLUETOOTH_MODE2__PROTECT_BT_AFTER_WAKEUP__SHIFT              19
31909 #define MAC_PCU_BLUETOOTH_MODE2__PROTECT_BT_AFTER_WAKEUP__WIDTH               1
31910 #define MAC_PCU_BLUETOOTH_MODE2__PROTECT_BT_AFTER_WAKEUP__MASK      0x00080000U
31911 #define MAC_PCU_BLUETOOTH_MODE2__PROTECT_BT_AFTER_WAKEUP__READ(src) \
31912                     (((u_int32_t)(src)\
31913                     & 0x00080000U) >> 19)
31914 #define MAC_PCU_BLUETOOTH_MODE2__PROTECT_BT_AFTER_WAKEUP__WRITE(src) \
31915                     (((u_int32_t)(src)\
31916                     << 19) & 0x00080000U)
31917 #define MAC_PCU_BLUETOOTH_MODE2__PROTECT_BT_AFTER_WAKEUP__MODIFY(dst, src) \
31918                     (dst) = ((dst) &\
31919                     ~0x00080000U) | (((u_int32_t)(src) <<\
31920                     19) & 0x00080000U)
31921 #define MAC_PCU_BLUETOOTH_MODE2__PROTECT_BT_AFTER_WAKEUP__VERIFY(src) \
31922                     (!((((u_int32_t)(src)\
31923                     << 19) & ~0x00080000U)))
31924 #define MAC_PCU_BLUETOOTH_MODE2__PROTECT_BT_AFTER_WAKEUP__SET(dst) \
31925                     (dst) = ((dst) &\
31926                     ~0x00080000U) | ((u_int32_t)(1) << 19)
31927 #define MAC_PCU_BLUETOOTH_MODE2__PROTECT_BT_AFTER_WAKEUP__CLR(dst) \
31928                     (dst) = ((dst) &\
31929                     ~0x00080000U) | ((u_int32_t)(0) << 19)
31930
31931 /* macros for field DISABLE_BT_ANT */
31932 #define MAC_PCU_BLUETOOTH_MODE2__DISABLE_BT_ANT__SHIFT                       20
31933 #define MAC_PCU_BLUETOOTH_MODE2__DISABLE_BT_ANT__WIDTH                        1
31934 #define MAC_PCU_BLUETOOTH_MODE2__DISABLE_BT_ANT__MASK               0x00100000U
31935 #define MAC_PCU_BLUETOOTH_MODE2__DISABLE_BT_ANT__READ(src) \
31936                     (((u_int32_t)(src)\
31937                     & 0x00100000U) >> 20)
31938 #define MAC_PCU_BLUETOOTH_MODE2__DISABLE_BT_ANT__WRITE(src) \
31939                     (((u_int32_t)(src)\
31940                     << 20) & 0x00100000U)
31941 #define MAC_PCU_BLUETOOTH_MODE2__DISABLE_BT_ANT__MODIFY(dst, src) \
31942                     (dst) = ((dst) &\
31943                     ~0x00100000U) | (((u_int32_t)(src) <<\
31944                     20) & 0x00100000U)
31945 #define MAC_PCU_BLUETOOTH_MODE2__DISABLE_BT_ANT__VERIFY(src) \
31946                     (!((((u_int32_t)(src)\
31947                     << 20) & ~0x00100000U)))
31948 #define MAC_PCU_BLUETOOTH_MODE2__DISABLE_BT_ANT__SET(dst) \
31949                     (dst) = ((dst) &\
31950                     ~0x00100000U) | ((u_int32_t)(1) << 20)
31951 #define MAC_PCU_BLUETOOTH_MODE2__DISABLE_BT_ANT__CLR(dst) \
31952                     (dst) = ((dst) &\
31953                     ~0x00100000U) | ((u_int32_t)(0) << 20)
31954
31955 /* macros for field QUIET_2_WIRE */
31956 #define MAC_PCU_BLUETOOTH_MODE2__QUIET_2_WIRE__SHIFT                         21
31957 #define MAC_PCU_BLUETOOTH_MODE2__QUIET_2_WIRE__WIDTH                          1
31958 #define MAC_PCU_BLUETOOTH_MODE2__QUIET_2_WIRE__MASK                 0x00200000U
31959 #define MAC_PCU_BLUETOOTH_MODE2__QUIET_2_WIRE__READ(src) \
31960                     (((u_int32_t)(src)\
31961                     & 0x00200000U) >> 21)
31962 #define MAC_PCU_BLUETOOTH_MODE2__QUIET_2_WIRE__WRITE(src) \
31963                     (((u_int32_t)(src)\
31964                     << 21) & 0x00200000U)
31965 #define MAC_PCU_BLUETOOTH_MODE2__QUIET_2_WIRE__MODIFY(dst, src) \
31966                     (dst) = ((dst) &\
31967                     ~0x00200000U) | (((u_int32_t)(src) <<\
31968                     21) & 0x00200000U)
31969 #define MAC_PCU_BLUETOOTH_MODE2__QUIET_2_WIRE__VERIFY(src) \
31970                     (!((((u_int32_t)(src)\
31971                     << 21) & ~0x00200000U)))
31972 #define MAC_PCU_BLUETOOTH_MODE2__QUIET_2_WIRE__SET(dst) \
31973                     (dst) = ((dst) &\
31974                     ~0x00200000U) | ((u_int32_t)(1) << 21)
31975 #define MAC_PCU_BLUETOOTH_MODE2__QUIET_2_WIRE__CLR(dst) \
31976                     (dst) = ((dst) &\
31977                     ~0x00200000U) | ((u_int32_t)(0) << 21)
31978
31979 /* macros for field WL_ACTIVE_MODE */
31980 #define MAC_PCU_BLUETOOTH_MODE2__WL_ACTIVE_MODE__SHIFT                       22
31981 #define MAC_PCU_BLUETOOTH_MODE2__WL_ACTIVE_MODE__WIDTH                        2
31982 #define MAC_PCU_BLUETOOTH_MODE2__WL_ACTIVE_MODE__MASK               0x00c00000U
31983 #define MAC_PCU_BLUETOOTH_MODE2__WL_ACTIVE_MODE__READ(src) \
31984                     (((u_int32_t)(src)\
31985                     & 0x00c00000U) >> 22)
31986 #define MAC_PCU_BLUETOOTH_MODE2__WL_ACTIVE_MODE__WRITE(src) \
31987                     (((u_int32_t)(src)\
31988                     << 22) & 0x00c00000U)
31989 #define MAC_PCU_BLUETOOTH_MODE2__WL_ACTIVE_MODE__MODIFY(dst, src) \
31990                     (dst) = ((dst) &\
31991                     ~0x00c00000U) | (((u_int32_t)(src) <<\
31992                     22) & 0x00c00000U)
31993 #define MAC_PCU_BLUETOOTH_MODE2__WL_ACTIVE_MODE__VERIFY(src) \
31994                     (!((((u_int32_t)(src)\
31995                     << 22) & ~0x00c00000U)))
31996
31997 /* macros for field WL_TXRX_SEPARATE */
31998 #define MAC_PCU_BLUETOOTH_MODE2__WL_TXRX_SEPARATE__SHIFT                     24
31999 #define MAC_PCU_BLUETOOTH_MODE2__WL_TXRX_SEPARATE__WIDTH                      1
32000 #define MAC_PCU_BLUETOOTH_MODE2__WL_TXRX_SEPARATE__MASK             0x01000000U
32001 #define MAC_PCU_BLUETOOTH_MODE2__WL_TXRX_SEPARATE__READ(src) \
32002                     (((u_int32_t)(src)\
32003                     & 0x01000000U) >> 24)
32004 #define MAC_PCU_BLUETOOTH_MODE2__WL_TXRX_SEPARATE__WRITE(src) \
32005                     (((u_int32_t)(src)\
32006                     << 24) & 0x01000000U)
32007 #define MAC_PCU_BLUETOOTH_MODE2__WL_TXRX_SEPARATE__MODIFY(dst, src) \
32008                     (dst) = ((dst) &\
32009                     ~0x01000000U) | (((u_int32_t)(src) <<\
32010                     24) & 0x01000000U)
32011 #define MAC_PCU_BLUETOOTH_MODE2__WL_TXRX_SEPARATE__VERIFY(src) \
32012                     (!((((u_int32_t)(src)\
32013                     << 24) & ~0x01000000U)))
32014 #define MAC_PCU_BLUETOOTH_MODE2__WL_TXRX_SEPARATE__SET(dst) \
32015                     (dst) = ((dst) &\
32016                     ~0x01000000U) | ((u_int32_t)(1) << 24)
32017 #define MAC_PCU_BLUETOOTH_MODE2__WL_TXRX_SEPARATE__CLR(dst) \
32018                     (dst) = ((dst) &\
32019                     ~0x01000000U) | ((u_int32_t)(0) << 24)
32020
32021 /* macros for field RS_DISCARD_EXTEND */
32022 #define MAC_PCU_BLUETOOTH_MODE2__RS_DISCARD_EXTEND__SHIFT                    25
32023 #define MAC_PCU_BLUETOOTH_MODE2__RS_DISCARD_EXTEND__WIDTH                     1
32024 #define MAC_PCU_BLUETOOTH_MODE2__RS_DISCARD_EXTEND__MASK            0x02000000U
32025 #define MAC_PCU_BLUETOOTH_MODE2__RS_DISCARD_EXTEND__READ(src) \
32026                     (((u_int32_t)(src)\
32027                     & 0x02000000U) >> 25)
32028 #define MAC_PCU_BLUETOOTH_MODE2__RS_DISCARD_EXTEND__WRITE(src) \
32029                     (((u_int32_t)(src)\
32030                     << 25) & 0x02000000U)
32031 #define MAC_PCU_BLUETOOTH_MODE2__RS_DISCARD_EXTEND__MODIFY(dst, src) \
32032                     (dst) = ((dst) &\
32033                     ~0x02000000U) | (((u_int32_t)(src) <<\
32034                     25) & 0x02000000U)
32035 #define MAC_PCU_BLUETOOTH_MODE2__RS_DISCARD_EXTEND__VERIFY(src) \
32036                     (!((((u_int32_t)(src)\
32037                     << 25) & ~0x02000000U)))
32038 #define MAC_PCU_BLUETOOTH_MODE2__RS_DISCARD_EXTEND__SET(dst) \
32039                     (dst) = ((dst) &\
32040                     ~0x02000000U) | ((u_int32_t)(1) << 25)
32041 #define MAC_PCU_BLUETOOTH_MODE2__RS_DISCARD_EXTEND__CLR(dst) \
32042                     (dst) = ((dst) &\
32043                     ~0x02000000U) | ((u_int32_t)(0) << 25)
32044
32045 /* macros for field TSF_BT_ACTIVE_CTRL */
32046 #define MAC_PCU_BLUETOOTH_MODE2__TSF_BT_ACTIVE_CTRL__SHIFT                   26
32047 #define MAC_PCU_BLUETOOTH_MODE2__TSF_BT_ACTIVE_CTRL__WIDTH                    2
32048 #define MAC_PCU_BLUETOOTH_MODE2__TSF_BT_ACTIVE_CTRL__MASK           0x0c000000U
32049 #define MAC_PCU_BLUETOOTH_MODE2__TSF_BT_ACTIVE_CTRL__READ(src) \
32050                     (((u_int32_t)(src)\
32051                     & 0x0c000000U) >> 26)
32052 #define MAC_PCU_BLUETOOTH_MODE2__TSF_BT_ACTIVE_CTRL__WRITE(src) \
32053                     (((u_int32_t)(src)\
32054                     << 26) & 0x0c000000U)
32055 #define MAC_PCU_BLUETOOTH_MODE2__TSF_BT_ACTIVE_CTRL__MODIFY(dst, src) \
32056                     (dst) = ((dst) &\
32057                     ~0x0c000000U) | (((u_int32_t)(src) <<\
32058                     26) & 0x0c000000U)
32059 #define MAC_PCU_BLUETOOTH_MODE2__TSF_BT_ACTIVE_CTRL__VERIFY(src) \
32060                     (!((((u_int32_t)(src)\
32061                     << 26) & ~0x0c000000U)))
32062
32063 /* macros for field TSF_BT_PRIORITY_CTRL */
32064 #define MAC_PCU_BLUETOOTH_MODE2__TSF_BT_PRIORITY_CTRL__SHIFT                 28
32065 #define MAC_PCU_BLUETOOTH_MODE2__TSF_BT_PRIORITY_CTRL__WIDTH                  2
32066 #define MAC_PCU_BLUETOOTH_MODE2__TSF_BT_PRIORITY_CTRL__MASK         0x30000000U
32067 #define MAC_PCU_BLUETOOTH_MODE2__TSF_BT_PRIORITY_CTRL__READ(src) \
32068                     (((u_int32_t)(src)\
32069                     & 0x30000000U) >> 28)
32070 #define MAC_PCU_BLUETOOTH_MODE2__TSF_BT_PRIORITY_CTRL__WRITE(src) \
32071                     (((u_int32_t)(src)\
32072                     << 28) & 0x30000000U)
32073 #define MAC_PCU_BLUETOOTH_MODE2__TSF_BT_PRIORITY_CTRL__MODIFY(dst, src) \
32074                     (dst) = ((dst) &\
32075                     ~0x30000000U) | (((u_int32_t)(src) <<\
32076                     28) & 0x30000000U)
32077 #define MAC_PCU_BLUETOOTH_MODE2__TSF_BT_PRIORITY_CTRL__VERIFY(src) \
32078                     (!((((u_int32_t)(src)\
32079                     << 28) & ~0x30000000U)))
32080
32081 /* macros for field INTERRUPT_ENABLE */
32082 #define MAC_PCU_BLUETOOTH_MODE2__INTERRUPT_ENABLE__SHIFT                     30
32083 #define MAC_PCU_BLUETOOTH_MODE2__INTERRUPT_ENABLE__WIDTH                      1
32084 #define MAC_PCU_BLUETOOTH_MODE2__INTERRUPT_ENABLE__MASK             0x40000000U
32085 #define MAC_PCU_BLUETOOTH_MODE2__INTERRUPT_ENABLE__READ(src) \
32086                     (((u_int32_t)(src)\
32087                     & 0x40000000U) >> 30)
32088 #define MAC_PCU_BLUETOOTH_MODE2__INTERRUPT_ENABLE__WRITE(src) \
32089                     (((u_int32_t)(src)\
32090                     << 30) & 0x40000000U)
32091 #define MAC_PCU_BLUETOOTH_MODE2__INTERRUPT_ENABLE__MODIFY(dst, src) \
32092                     (dst) = ((dst) &\
32093                     ~0x40000000U) | (((u_int32_t)(src) <<\
32094                     30) & 0x40000000U)
32095 #define MAC_PCU_BLUETOOTH_MODE2__INTERRUPT_ENABLE__VERIFY(src) \
32096                     (!((((u_int32_t)(src)\
32097                     << 30) & ~0x40000000U)))
32098 #define MAC_PCU_BLUETOOTH_MODE2__INTERRUPT_ENABLE__SET(dst) \
32099                     (dst) = ((dst) &\
32100                     ~0x40000000U) | ((u_int32_t)(1) << 30)
32101 #define MAC_PCU_BLUETOOTH_MODE2__INTERRUPT_ENABLE__CLR(dst) \
32102                     (dst) = ((dst) &\
32103                     ~0x40000000U) | ((u_int32_t)(0) << 30)
32104
32105 /* macros for field PHY_ERR_BT_COLL_ENABLE */
32106 #define MAC_PCU_BLUETOOTH_MODE2__PHY_ERR_BT_COLL_ENABLE__SHIFT               31
32107 #define MAC_PCU_BLUETOOTH_MODE2__PHY_ERR_BT_COLL_ENABLE__WIDTH                1
32108 #define MAC_PCU_BLUETOOTH_MODE2__PHY_ERR_BT_COLL_ENABLE__MASK       0x80000000U
32109 #define MAC_PCU_BLUETOOTH_MODE2__PHY_ERR_BT_COLL_ENABLE__READ(src) \
32110                     (((u_int32_t)(src)\
32111                     & 0x80000000U) >> 31)
32112 #define MAC_PCU_BLUETOOTH_MODE2__PHY_ERR_BT_COLL_ENABLE__WRITE(src) \
32113                     (((u_int32_t)(src)\
32114                     << 31) & 0x80000000U)
32115 #define MAC_PCU_BLUETOOTH_MODE2__PHY_ERR_BT_COLL_ENABLE__MODIFY(dst, src) \
32116                     (dst) = ((dst) &\
32117                     ~0x80000000U) | (((u_int32_t)(src) <<\
32118                     31) & 0x80000000U)
32119 #define MAC_PCU_BLUETOOTH_MODE2__PHY_ERR_BT_COLL_ENABLE__VERIFY(src) \
32120                     (!((((u_int32_t)(src)\
32121                     << 31) & ~0x80000000U)))
32122 #define MAC_PCU_BLUETOOTH_MODE2__PHY_ERR_BT_COLL_ENABLE__SET(dst) \
32123                     (dst) = ((dst) &\
32124                     ~0x80000000U) | ((u_int32_t)(1) << 31)
32125 #define MAC_PCU_BLUETOOTH_MODE2__PHY_ERR_BT_COLL_ENABLE__CLR(dst) \
32126                     (dst) = ((dst) &\
32127                     ~0x80000000U) | ((u_int32_t)(0) << 31)
32128 #define MAC_PCU_BLUETOOTH_MODE2__TYPE                                 u_int32_t
32129 #define MAC_PCU_BLUETOOTH_MODE2__READ                               0xfffbffffU
32130 #define MAC_PCU_BLUETOOTH_MODE2__WRITE                              0xfffbffffU
32131
32132 #endif /* __MAC_PCU_BLUETOOTH_MODE2_MACRO__ */
32133
32134
32135 /* macros for mac_pcu_reg_block.MAC_PCU_BLUETOOTH_MODE2 */
32136 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BLUETOOTH_MODE2__NUM                  1
32137
32138 /* macros for BlueprintGlobalNameSpace::MAC_PCU_GENERIC_TIMERS2 */
32139 #ifndef __MAC_PCU_GENERIC_TIMERS2_MACRO__
32140 #define __MAC_PCU_GENERIC_TIMERS2_MACRO__
32141
32142 /* macros for field DATA */
32143 #define MAC_PCU_GENERIC_TIMERS2__DATA__SHIFT                                  0
32144 #define MAC_PCU_GENERIC_TIMERS2__DATA__WIDTH                                 32
32145 #define MAC_PCU_GENERIC_TIMERS2__DATA__MASK                         0xffffffffU
32146 #define MAC_PCU_GENERIC_TIMERS2__DATA__READ(src) (u_int32_t)(src) & 0xffffffffU
32147 #define MAC_PCU_GENERIC_TIMERS2__DATA__WRITE(src) \
32148                     ((u_int32_t)(src)\
32149                     & 0xffffffffU)
32150 #define MAC_PCU_GENERIC_TIMERS2__DATA__MODIFY(dst, src) \
32151                     (dst) = ((dst) &\
32152                     ~0xffffffffU) | ((u_int32_t)(src) &\
32153                     0xffffffffU)
32154 #define MAC_PCU_GENERIC_TIMERS2__DATA__VERIFY(src) \
32155                     (!(((u_int32_t)(src)\
32156                     & ~0xffffffffU)))
32157 #define MAC_PCU_GENERIC_TIMERS2__TYPE                                 u_int32_t
32158 #define MAC_PCU_GENERIC_TIMERS2__READ                               0xffffffffU
32159 #define MAC_PCU_GENERIC_TIMERS2__WRITE                              0xffffffffU
32160
32161 #endif /* __MAC_PCU_GENERIC_TIMERS2_MACRO__ */
32162
32163
32164 /* macros for mac_pcu_reg_block.MAC_PCU_GENERIC_TIMERS2 */
32165 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_GENERIC_TIMERS2__NUM                 16
32166
32167 /* macros for BlueprintGlobalNameSpace::MAC_PCU_GENERIC_TIMERS2_MODE */
32168 #ifndef __MAC_PCU_GENERIC_TIMERS2_MODE_MACRO__
32169 #define __MAC_PCU_GENERIC_TIMERS2_MODE_MACRO__
32170
32171 /* macros for field ENABLE */
32172 #define MAC_PCU_GENERIC_TIMERS2_MODE__ENABLE__SHIFT                           0
32173 #define MAC_PCU_GENERIC_TIMERS2_MODE__ENABLE__WIDTH                           8
32174 #define MAC_PCU_GENERIC_TIMERS2_MODE__ENABLE__MASK                  0x000000ffU
32175 #define MAC_PCU_GENERIC_TIMERS2_MODE__ENABLE__READ(src) \
32176                     (u_int32_t)(src)\
32177                     & 0x000000ffU
32178 #define MAC_PCU_GENERIC_TIMERS2_MODE__ENABLE__WRITE(src) \
32179                     ((u_int32_t)(src)\
32180                     & 0x000000ffU)
32181 #define MAC_PCU_GENERIC_TIMERS2_MODE__ENABLE__MODIFY(dst, src) \
32182                     (dst) = ((dst) &\
32183                     ~0x000000ffU) | ((u_int32_t)(src) &\
32184                     0x000000ffU)
32185 #define MAC_PCU_GENERIC_TIMERS2_MODE__ENABLE__VERIFY(src) \
32186                     (!(((u_int32_t)(src)\
32187                     & ~0x000000ffU)))
32188
32189 /* macros for field OVERFLOW_INDEX */
32190 #define MAC_PCU_GENERIC_TIMERS2_MODE__OVERFLOW_INDEX__SHIFT                   8
32191 #define MAC_PCU_GENERIC_TIMERS2_MODE__OVERFLOW_INDEX__WIDTH                   3
32192 #define MAC_PCU_GENERIC_TIMERS2_MODE__OVERFLOW_INDEX__MASK          0x00000700U
32193 #define MAC_PCU_GENERIC_TIMERS2_MODE__OVERFLOW_INDEX__READ(src) \
32194                     (((u_int32_t)(src)\
32195                     & 0x00000700U) >> 8)
32196 #define MAC_PCU_GENERIC_TIMERS2_MODE__TYPE                            u_int32_t
32197 #define MAC_PCU_GENERIC_TIMERS2_MODE__READ                          0x000007ffU
32198 #define MAC_PCU_GENERIC_TIMERS2_MODE__WRITE                         0x000007ffU
32199
32200 #endif /* __MAC_PCU_GENERIC_TIMERS2_MODE_MACRO__ */
32201
32202
32203 /* macros for mac_pcu_reg_block.MAC_PCU_GENERIC_TIMERS2_MODE */
32204 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_GENERIC_TIMERS2_MODE__NUM             1
32205
32206 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BLUETOOTH_WL_WEIGHTS1 */
32207 #ifndef __MAC_PCU_BLUETOOTH_WL_WEIGHTS1_MACRO__
32208 #define __MAC_PCU_BLUETOOTH_WL_WEIGHTS1_MACRO__
32209
32210 /* macros for field VALUE */
32211 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS1__VALUE__SHIFT                           0
32212 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS1__VALUE__WIDTH                          32
32213 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS1__VALUE__MASK                  0xffffffffU
32214 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS1__VALUE__READ(src) \
32215                     (u_int32_t)(src)\
32216                     & 0xffffffffU
32217 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS1__VALUE__WRITE(src) \
32218                     ((u_int32_t)(src)\
32219                     & 0xffffffffU)
32220 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS1__VALUE__MODIFY(dst, src) \
32221                     (dst) = ((dst) &\
32222                     ~0xffffffffU) | ((u_int32_t)(src) &\
32223                     0xffffffffU)
32224 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS1__VALUE__VERIFY(src) \
32225                     (!(((u_int32_t)(src)\
32226                     & ~0xffffffffU)))
32227 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS1__TYPE                           u_int32_t
32228 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS1__READ                         0xffffffffU
32229 #define MAC_PCU_BLUETOOTH_WL_WEIGHTS1__WRITE                        0xffffffffU
32230
32231 #endif /* __MAC_PCU_BLUETOOTH_WL_WEIGHTS1_MACRO__ */
32232
32233
32234 /* macros for mac_pcu_reg_block.MAC_PCU_BLUETOOTH_WL_WEIGHTS1 */
32235 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BLUETOOTH_WL_WEIGHTS1__NUM            1
32236
32237 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BLUETOOTH_TSF_BT_ACTIVE */
32238 #ifndef __MAC_PCU_BLUETOOTH_TSF_BT_ACTIVE_MACRO__
32239 #define __MAC_PCU_BLUETOOTH_TSF_BT_ACTIVE_MACRO__
32240
32241 /* macros for field VALUE */
32242 #define MAC_PCU_BLUETOOTH_TSF_BT_ACTIVE__VALUE__SHIFT                         0
32243 #define MAC_PCU_BLUETOOTH_TSF_BT_ACTIVE__VALUE__WIDTH                        32
32244 #define MAC_PCU_BLUETOOTH_TSF_BT_ACTIVE__VALUE__MASK                0xffffffffU
32245 #define MAC_PCU_BLUETOOTH_TSF_BT_ACTIVE__VALUE__READ(src) \
32246                     (u_int32_t)(src)\
32247                     & 0xffffffffU
32248 #define MAC_PCU_BLUETOOTH_TSF_BT_ACTIVE__TYPE                         u_int32_t
32249 #define MAC_PCU_BLUETOOTH_TSF_BT_ACTIVE__READ                       0xffffffffU
32250
32251 #endif /* __MAC_PCU_BLUETOOTH_TSF_BT_ACTIVE_MACRO__ */
32252
32253
32254 /* macros for mac_pcu_reg_block.MAC_PCU_BLUETOOTH_TSF_BT_ACTIVE */
32255 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BLUETOOTH_TSF_BT_ACTIVE__NUM          1
32256
32257 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BLUETOOTH_TSF_BT_PRIORITY */
32258 #ifndef __MAC_PCU_BLUETOOTH_TSF_BT_PRIORITY_MACRO__
32259 #define __MAC_PCU_BLUETOOTH_TSF_BT_PRIORITY_MACRO__
32260
32261 /* macros for field VALUE */
32262 #define MAC_PCU_BLUETOOTH_TSF_BT_PRIORITY__VALUE__SHIFT                       0
32263 #define MAC_PCU_BLUETOOTH_TSF_BT_PRIORITY__VALUE__WIDTH                      32
32264 #define MAC_PCU_BLUETOOTH_TSF_BT_PRIORITY__VALUE__MASK              0xffffffffU
32265 #define MAC_PCU_BLUETOOTH_TSF_BT_PRIORITY__VALUE__READ(src) \
32266                     (u_int32_t)(src)\
32267                     & 0xffffffffU
32268 #define MAC_PCU_BLUETOOTH_TSF_BT_PRIORITY__TYPE                       u_int32_t
32269 #define MAC_PCU_BLUETOOTH_TSF_BT_PRIORITY__READ                     0xffffffffU
32270
32271 #endif /* __MAC_PCU_BLUETOOTH_TSF_BT_PRIORITY_MACRO__ */
32272
32273
32274 /* macros for mac_pcu_reg_block.MAC_PCU_BLUETOOTH_TSF_BT_PRIORITY */
32275 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BLUETOOTH_TSF_BT_PRIORITY__NUM        1
32276
32277 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TXSIFS */
32278 #ifndef __MAC_PCU_TXSIFS_MACRO__
32279 #define __MAC_PCU_TXSIFS_MACRO__
32280
32281 /* macros for field SIFS_TIME */
32282 #define MAC_PCU_TXSIFS__SIFS_TIME__SHIFT                                      0
32283 #define MAC_PCU_TXSIFS__SIFS_TIME__WIDTH                                      8
32284 #define MAC_PCU_TXSIFS__SIFS_TIME__MASK                             0x000000ffU
32285 #define MAC_PCU_TXSIFS__SIFS_TIME__READ(src)     (u_int32_t)(src) & 0x000000ffU
32286 #define MAC_PCU_TXSIFS__SIFS_TIME__WRITE(src)  ((u_int32_t)(src) & 0x000000ffU)
32287 #define MAC_PCU_TXSIFS__SIFS_TIME__MODIFY(dst, src) \
32288                     (dst) = ((dst) &\
32289                     ~0x000000ffU) | ((u_int32_t)(src) &\
32290                     0x000000ffU)
32291 #define MAC_PCU_TXSIFS__SIFS_TIME__VERIFY(src) \
32292                     (!(((u_int32_t)(src)\
32293                     & ~0x000000ffU)))
32294
32295 /* macros for field TX_LATENCY */
32296 #define MAC_PCU_TXSIFS__TX_LATENCY__SHIFT                                     8
32297 #define MAC_PCU_TXSIFS__TX_LATENCY__WIDTH                                     4
32298 #define MAC_PCU_TXSIFS__TX_LATENCY__MASK                            0x00000f00U
32299 #define MAC_PCU_TXSIFS__TX_LATENCY__READ(src) \
32300                     (((u_int32_t)(src)\
32301                     & 0x00000f00U) >> 8)
32302 #define MAC_PCU_TXSIFS__TX_LATENCY__WRITE(src) \
32303                     (((u_int32_t)(src)\
32304                     << 8) & 0x00000f00U)
32305 #define MAC_PCU_TXSIFS__TX_LATENCY__MODIFY(dst, src) \
32306                     (dst) = ((dst) &\
32307                     ~0x00000f00U) | (((u_int32_t)(src) <<\
32308                     8) & 0x00000f00U)
32309 #define MAC_PCU_TXSIFS__TX_LATENCY__VERIFY(src) \
32310                     (!((((u_int32_t)(src)\
32311                     << 8) & ~0x00000f00U)))
32312
32313 /* macros for field ACK_SHIFT */
32314 #define MAC_PCU_TXSIFS__ACK_SHIFT__SHIFT                                     12
32315 #define MAC_PCU_TXSIFS__ACK_SHIFT__WIDTH                                      3
32316 #define MAC_PCU_TXSIFS__ACK_SHIFT__MASK                             0x00007000U
32317 #define MAC_PCU_TXSIFS__ACK_SHIFT__READ(src) \
32318                     (((u_int32_t)(src)\
32319                     & 0x00007000U) >> 12)
32320 #define MAC_PCU_TXSIFS__ACK_SHIFT__WRITE(src) \
32321                     (((u_int32_t)(src)\
32322                     << 12) & 0x00007000U)
32323 #define MAC_PCU_TXSIFS__ACK_SHIFT__MODIFY(dst, src) \
32324                     (dst) = ((dst) &\
32325                     ~0x00007000U) | (((u_int32_t)(src) <<\
32326                     12) & 0x00007000U)
32327 #define MAC_PCU_TXSIFS__ACK_SHIFT__VERIFY(src) \
32328                     (!((((u_int32_t)(src)\
32329                     << 12) & ~0x00007000U)))
32330 #define MAC_PCU_TXSIFS__TYPE                                          u_int32_t
32331 #define MAC_PCU_TXSIFS__READ                                        0x00007fffU
32332 #define MAC_PCU_TXSIFS__WRITE                                       0x00007fffU
32333
32334 #endif /* __MAC_PCU_TXSIFS_MACRO__ */
32335
32336
32337 /* macros for mac_pcu_reg_block.MAC_PCU_TXSIFS */
32338 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TXSIFS__NUM                           1
32339
32340 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BLUETOOTH_MODE3 */
32341 #ifndef __MAC_PCU_BLUETOOTH_MODE3_MACRO__
32342 #define __MAC_PCU_BLUETOOTH_MODE3_MACRO__
32343
32344 /* macros for field WL_ACTIVE_TIME */
32345 #define MAC_PCU_BLUETOOTH_MODE3__WL_ACTIVE_TIME__SHIFT                        0
32346 #define MAC_PCU_BLUETOOTH_MODE3__WL_ACTIVE_TIME__WIDTH                        8
32347 #define MAC_PCU_BLUETOOTH_MODE3__WL_ACTIVE_TIME__MASK               0x000000ffU
32348 #define MAC_PCU_BLUETOOTH_MODE3__WL_ACTIVE_TIME__READ(src) \
32349                     (u_int32_t)(src)\
32350                     & 0x000000ffU
32351 #define MAC_PCU_BLUETOOTH_MODE3__WL_ACTIVE_TIME__WRITE(src) \
32352                     ((u_int32_t)(src)\
32353                     & 0x000000ffU)
32354 #define MAC_PCU_BLUETOOTH_MODE3__WL_ACTIVE_TIME__MODIFY(dst, src) \
32355                     (dst) = ((dst) &\
32356                     ~0x000000ffU) | ((u_int32_t)(src) &\
32357                     0x000000ffU)
32358 #define MAC_PCU_BLUETOOTH_MODE3__WL_ACTIVE_TIME__VERIFY(src) \
32359                     (!(((u_int32_t)(src)\
32360                     & ~0x000000ffU)))
32361
32362 /* macros for field WL_QC_TIME */
32363 #define MAC_PCU_BLUETOOTH_MODE3__WL_QC_TIME__SHIFT                            8
32364 #define MAC_PCU_BLUETOOTH_MODE3__WL_QC_TIME__WIDTH                            8
32365 #define MAC_PCU_BLUETOOTH_MODE3__WL_QC_TIME__MASK                   0x0000ff00U
32366 #define MAC_PCU_BLUETOOTH_MODE3__WL_QC_TIME__READ(src) \
32367                     (((u_int32_t)(src)\
32368                     & 0x0000ff00U) >> 8)
32369 #define MAC_PCU_BLUETOOTH_MODE3__WL_QC_TIME__WRITE(src) \
32370                     (((u_int32_t)(src)\
32371                     << 8) & 0x0000ff00U)
32372 #define MAC_PCU_BLUETOOTH_MODE3__WL_QC_TIME__MODIFY(dst, src) \
32373                     (dst) = ((dst) &\
32374                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
32375                     8) & 0x0000ff00U)
32376 #define MAC_PCU_BLUETOOTH_MODE3__WL_QC_TIME__VERIFY(src) \
32377                     (!((((u_int32_t)(src)\
32378                     << 8) & ~0x0000ff00U)))
32379
32380 /* macros for field ALLOW_CONCURRENT_ACCESS */
32381 #define MAC_PCU_BLUETOOTH_MODE3__ALLOW_CONCURRENT_ACCESS__SHIFT              16
32382 #define MAC_PCU_BLUETOOTH_MODE3__ALLOW_CONCURRENT_ACCESS__WIDTH               4
32383 #define MAC_PCU_BLUETOOTH_MODE3__ALLOW_CONCURRENT_ACCESS__MASK      0x000f0000U
32384 #define MAC_PCU_BLUETOOTH_MODE3__ALLOW_CONCURRENT_ACCESS__READ(src) \
32385                     (((u_int32_t)(src)\
32386                     & 0x000f0000U) >> 16)
32387 #define MAC_PCU_BLUETOOTH_MODE3__ALLOW_CONCURRENT_ACCESS__WRITE(src) \
32388                     (((u_int32_t)(src)\
32389                     << 16) & 0x000f0000U)
32390 #define MAC_PCU_BLUETOOTH_MODE3__ALLOW_CONCURRENT_ACCESS__MODIFY(dst, src) \
32391                     (dst) = ((dst) &\
32392                     ~0x000f0000U) | (((u_int32_t)(src) <<\
32393                     16) & 0x000f0000U)
32394 #define MAC_PCU_BLUETOOTH_MODE3__ALLOW_CONCURRENT_ACCESS__VERIFY(src) \
32395                     (!((((u_int32_t)(src)\
32396                     << 16) & ~0x000f0000U)))
32397
32398 /* macros for field AGC_SATURATION_CNT_ENABLE */
32399 #define MAC_PCU_BLUETOOTH_MODE3__AGC_SATURATION_CNT_ENABLE__SHIFT            20
32400 #define MAC_PCU_BLUETOOTH_MODE3__AGC_SATURATION_CNT_ENABLE__WIDTH             1
32401 #define MAC_PCU_BLUETOOTH_MODE3__AGC_SATURATION_CNT_ENABLE__MASK    0x00100000U
32402 #define MAC_PCU_BLUETOOTH_MODE3__AGC_SATURATION_CNT_ENABLE__READ(src) \
32403                     (((u_int32_t)(src)\
32404                     & 0x00100000U) >> 20)
32405 #define MAC_PCU_BLUETOOTH_MODE3__AGC_SATURATION_CNT_ENABLE__WRITE(src) \
32406                     (((u_int32_t)(src)\
32407                     << 20) & 0x00100000U)
32408 #define MAC_PCU_BLUETOOTH_MODE3__AGC_SATURATION_CNT_ENABLE__MODIFY(dst, src) \
32409                     (dst) = ((dst) &\
32410                     ~0x00100000U) | (((u_int32_t)(src) <<\
32411                     20) & 0x00100000U)
32412 #define MAC_PCU_BLUETOOTH_MODE3__AGC_SATURATION_CNT_ENABLE__VERIFY(src) \
32413                     (!((((u_int32_t)(src)\
32414                     << 20) & ~0x00100000U)))
32415 #define MAC_PCU_BLUETOOTH_MODE3__AGC_SATURATION_CNT_ENABLE__SET(dst) \
32416                     (dst) = ((dst) &\
32417                     ~0x00100000U) | ((u_int32_t)(1) << 20)
32418 #define MAC_PCU_BLUETOOTH_MODE3__AGC_SATURATION_CNT_ENABLE__CLR(dst) \
32419                     (dst) = ((dst) &\
32420                     ~0x00100000U) | ((u_int32_t)(0) << 20)
32421 #define MAC_PCU_BLUETOOTH_MODE3__TYPE                                 u_int32_t
32422 #define MAC_PCU_BLUETOOTH_MODE3__READ                               0x001fffffU
32423 #define MAC_PCU_BLUETOOTH_MODE3__WRITE                              0x001fffffU
32424
32425 #endif /* __MAC_PCU_BLUETOOTH_MODE3_MACRO__ */
32426
32427
32428 /* macros for mac_pcu_reg_block.MAC_PCU_BLUETOOTH_MODE3 */
32429 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BLUETOOTH_MODE3__NUM                  1
32430
32431 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TXOP_X */
32432 #ifndef __MAC_PCU_TXOP_X_MACRO__
32433 #define __MAC_PCU_TXOP_X_MACRO__
32434
32435 /* macros for field VALUE */
32436 #define MAC_PCU_TXOP_X__VALUE__SHIFT                                          0
32437 #define MAC_PCU_TXOP_X__VALUE__WIDTH                                          8
32438 #define MAC_PCU_TXOP_X__VALUE__MASK                                 0x000000ffU
32439 #define MAC_PCU_TXOP_X__VALUE__READ(src)         (u_int32_t)(src) & 0x000000ffU
32440 #define MAC_PCU_TXOP_X__VALUE__WRITE(src)      ((u_int32_t)(src) & 0x000000ffU)
32441 #define MAC_PCU_TXOP_X__VALUE__MODIFY(dst, src) \
32442                     (dst) = ((dst) &\
32443                     ~0x000000ffU) | ((u_int32_t)(src) &\
32444                     0x000000ffU)
32445 #define MAC_PCU_TXOP_X__VALUE__VERIFY(src) \
32446                     (!(((u_int32_t)(src)\
32447                     & ~0x000000ffU)))
32448 #define MAC_PCU_TXOP_X__TYPE                                          u_int32_t
32449 #define MAC_PCU_TXOP_X__READ                                        0x000000ffU
32450 #define MAC_PCU_TXOP_X__WRITE                                       0x000000ffU
32451
32452 #endif /* __MAC_PCU_TXOP_X_MACRO__ */
32453
32454
32455 /* macros for mac_pcu_reg_block.MAC_PCU_TXOP_X */
32456 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TXOP_X__NUM                           1
32457
32458 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TXOP_0_3 */
32459 #ifndef __MAC_PCU_TXOP_0_3_MACRO__
32460 #define __MAC_PCU_TXOP_0_3_MACRO__
32461
32462 /* macros for field VALUE_0 */
32463 #define MAC_PCU_TXOP_0_3__VALUE_0__SHIFT                                      0
32464 #define MAC_PCU_TXOP_0_3__VALUE_0__WIDTH                                      8
32465 #define MAC_PCU_TXOP_0_3__VALUE_0__MASK                             0x000000ffU
32466 #define MAC_PCU_TXOP_0_3__VALUE_0__READ(src)     (u_int32_t)(src) & 0x000000ffU
32467 #define MAC_PCU_TXOP_0_3__VALUE_0__WRITE(src)  ((u_int32_t)(src) & 0x000000ffU)
32468 #define MAC_PCU_TXOP_0_3__VALUE_0__MODIFY(dst, src) \
32469                     (dst) = ((dst) &\
32470                     ~0x000000ffU) | ((u_int32_t)(src) &\
32471                     0x000000ffU)
32472 #define MAC_PCU_TXOP_0_3__VALUE_0__VERIFY(src) \
32473                     (!(((u_int32_t)(src)\
32474                     & ~0x000000ffU)))
32475
32476 /* macros for field VALUE_1 */
32477 #define MAC_PCU_TXOP_0_3__VALUE_1__SHIFT                                      8
32478 #define MAC_PCU_TXOP_0_3__VALUE_1__WIDTH                                      8
32479 #define MAC_PCU_TXOP_0_3__VALUE_1__MASK                             0x0000ff00U
32480 #define MAC_PCU_TXOP_0_3__VALUE_1__READ(src) \
32481                     (((u_int32_t)(src)\
32482                     & 0x0000ff00U) >> 8)
32483 #define MAC_PCU_TXOP_0_3__VALUE_1__WRITE(src) \
32484                     (((u_int32_t)(src)\
32485                     << 8) & 0x0000ff00U)
32486 #define MAC_PCU_TXOP_0_3__VALUE_1__MODIFY(dst, src) \
32487                     (dst) = ((dst) &\
32488                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
32489                     8) & 0x0000ff00U)
32490 #define MAC_PCU_TXOP_0_3__VALUE_1__VERIFY(src) \
32491                     (!((((u_int32_t)(src)\
32492                     << 8) & ~0x0000ff00U)))
32493
32494 /* macros for field VALUE_2 */
32495 #define MAC_PCU_TXOP_0_3__VALUE_2__SHIFT                                     16
32496 #define MAC_PCU_TXOP_0_3__VALUE_2__WIDTH                                      8
32497 #define MAC_PCU_TXOP_0_3__VALUE_2__MASK                             0x00ff0000U
32498 #define MAC_PCU_TXOP_0_3__VALUE_2__READ(src) \
32499                     (((u_int32_t)(src)\
32500                     & 0x00ff0000U) >> 16)
32501 #define MAC_PCU_TXOP_0_3__VALUE_2__WRITE(src) \
32502                     (((u_int32_t)(src)\
32503                     << 16) & 0x00ff0000U)
32504 #define MAC_PCU_TXOP_0_3__VALUE_2__MODIFY(dst, src) \
32505                     (dst) = ((dst) &\
32506                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
32507                     16) & 0x00ff0000U)
32508 #define MAC_PCU_TXOP_0_3__VALUE_2__VERIFY(src) \
32509                     (!((((u_int32_t)(src)\
32510                     << 16) & ~0x00ff0000U)))
32511
32512 /* macros for field VALUE_3 */
32513 #define MAC_PCU_TXOP_0_3__VALUE_3__SHIFT                                     24
32514 #define MAC_PCU_TXOP_0_3__VALUE_3__WIDTH                                      8
32515 #define MAC_PCU_TXOP_0_3__VALUE_3__MASK                             0xff000000U
32516 #define MAC_PCU_TXOP_0_3__VALUE_3__READ(src) \
32517                     (((u_int32_t)(src)\
32518                     & 0xff000000U) >> 24)
32519 #define MAC_PCU_TXOP_0_3__VALUE_3__WRITE(src) \
32520                     (((u_int32_t)(src)\
32521                     << 24) & 0xff000000U)
32522 #define MAC_PCU_TXOP_0_3__VALUE_3__MODIFY(dst, src) \
32523                     (dst) = ((dst) &\
32524                     ~0xff000000U) | (((u_int32_t)(src) <<\
32525                     24) & 0xff000000U)
32526 #define MAC_PCU_TXOP_0_3__VALUE_3__VERIFY(src) \
32527                     (!((((u_int32_t)(src)\
32528                     << 24) & ~0xff000000U)))
32529 #define MAC_PCU_TXOP_0_3__TYPE                                        u_int32_t
32530 #define MAC_PCU_TXOP_0_3__READ                                      0xffffffffU
32531 #define MAC_PCU_TXOP_0_3__WRITE                                     0xffffffffU
32532
32533 #endif /* __MAC_PCU_TXOP_0_3_MACRO__ */
32534
32535
32536 /* macros for mac_pcu_reg_block.MAC_PCU_TXOP_0_3 */
32537 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TXOP_0_3__NUM                         1
32538
32539 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TXOP_4_7 */
32540 #ifndef __MAC_PCU_TXOP_4_7_MACRO__
32541 #define __MAC_PCU_TXOP_4_7_MACRO__
32542
32543 /* macros for field VALUE_4 */
32544 #define MAC_PCU_TXOP_4_7__VALUE_4__SHIFT                                      0
32545 #define MAC_PCU_TXOP_4_7__VALUE_4__WIDTH                                      8
32546 #define MAC_PCU_TXOP_4_7__VALUE_4__MASK                             0x000000ffU
32547 #define MAC_PCU_TXOP_4_7__VALUE_4__READ(src)     (u_int32_t)(src) & 0x000000ffU
32548 #define MAC_PCU_TXOP_4_7__VALUE_4__WRITE(src)  ((u_int32_t)(src) & 0x000000ffU)
32549 #define MAC_PCU_TXOP_4_7__VALUE_4__MODIFY(dst, src) \
32550                     (dst) = ((dst) &\
32551                     ~0x000000ffU) | ((u_int32_t)(src) &\
32552                     0x000000ffU)
32553 #define MAC_PCU_TXOP_4_7__VALUE_4__VERIFY(src) \
32554                     (!(((u_int32_t)(src)\
32555                     & ~0x000000ffU)))
32556
32557 /* macros for field VALUE_5 */
32558 #define MAC_PCU_TXOP_4_7__VALUE_5__SHIFT                                      8
32559 #define MAC_PCU_TXOP_4_7__VALUE_5__WIDTH                                      8
32560 #define MAC_PCU_TXOP_4_7__VALUE_5__MASK                             0x0000ff00U
32561 #define MAC_PCU_TXOP_4_7__VALUE_5__READ(src) \
32562                     (((u_int32_t)(src)\
32563                     & 0x0000ff00U) >> 8)
32564 #define MAC_PCU_TXOP_4_7__VALUE_5__WRITE(src) \
32565                     (((u_int32_t)(src)\
32566                     << 8) & 0x0000ff00U)
32567 #define MAC_PCU_TXOP_4_7__VALUE_5__MODIFY(dst, src) \
32568                     (dst) = ((dst) &\
32569                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
32570                     8) & 0x0000ff00U)
32571 #define MAC_PCU_TXOP_4_7__VALUE_5__VERIFY(src) \
32572                     (!((((u_int32_t)(src)\
32573                     << 8) & ~0x0000ff00U)))
32574
32575 /* macros for field VALUE_6 */
32576 #define MAC_PCU_TXOP_4_7__VALUE_6__SHIFT                                     16
32577 #define MAC_PCU_TXOP_4_7__VALUE_6__WIDTH                                      8
32578 #define MAC_PCU_TXOP_4_7__VALUE_6__MASK                             0x00ff0000U
32579 #define MAC_PCU_TXOP_4_7__VALUE_6__READ(src) \
32580                     (((u_int32_t)(src)\
32581                     & 0x00ff0000U) >> 16)
32582 #define MAC_PCU_TXOP_4_7__VALUE_6__WRITE(src) \
32583                     (((u_int32_t)(src)\
32584                     << 16) & 0x00ff0000U)
32585 #define MAC_PCU_TXOP_4_7__VALUE_6__MODIFY(dst, src) \
32586                     (dst) = ((dst) &\
32587                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
32588                     16) & 0x00ff0000U)
32589 #define MAC_PCU_TXOP_4_7__VALUE_6__VERIFY(src) \
32590                     (!((((u_int32_t)(src)\
32591                     << 16) & ~0x00ff0000U)))
32592
32593 /* macros for field VALUE_7 */
32594 #define MAC_PCU_TXOP_4_7__VALUE_7__SHIFT                                     24
32595 #define MAC_PCU_TXOP_4_7__VALUE_7__WIDTH                                      8
32596 #define MAC_PCU_TXOP_4_7__VALUE_7__MASK                             0xff000000U
32597 #define MAC_PCU_TXOP_4_7__VALUE_7__READ(src) \
32598                     (((u_int32_t)(src)\
32599                     & 0xff000000U) >> 24)
32600 #define MAC_PCU_TXOP_4_7__VALUE_7__WRITE(src) \
32601                     (((u_int32_t)(src)\
32602                     << 24) & 0xff000000U)
32603 #define MAC_PCU_TXOP_4_7__VALUE_7__MODIFY(dst, src) \
32604                     (dst) = ((dst) &\
32605                     ~0xff000000U) | (((u_int32_t)(src) <<\
32606                     24) & 0xff000000U)
32607 #define MAC_PCU_TXOP_4_7__VALUE_7__VERIFY(src) \
32608                     (!((((u_int32_t)(src)\
32609                     << 24) & ~0xff000000U)))
32610 #define MAC_PCU_TXOP_4_7__TYPE                                        u_int32_t
32611 #define MAC_PCU_TXOP_4_7__READ                                      0xffffffffU
32612 #define MAC_PCU_TXOP_4_7__WRITE                                     0xffffffffU
32613
32614 #endif /* __MAC_PCU_TXOP_4_7_MACRO__ */
32615
32616
32617 /* macros for mac_pcu_reg_block.MAC_PCU_TXOP_4_7 */
32618 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TXOP_4_7__NUM                         1
32619
32620 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TXOP_8_11 */
32621 #ifndef __MAC_PCU_TXOP_8_11_MACRO__
32622 #define __MAC_PCU_TXOP_8_11_MACRO__
32623
32624 /* macros for field VALUE_8 */
32625 #define MAC_PCU_TXOP_8_11__VALUE_8__SHIFT                                     0
32626 #define MAC_PCU_TXOP_8_11__VALUE_8__WIDTH                                     8
32627 #define MAC_PCU_TXOP_8_11__VALUE_8__MASK                            0x000000ffU
32628 #define MAC_PCU_TXOP_8_11__VALUE_8__READ(src)    (u_int32_t)(src) & 0x000000ffU
32629 #define MAC_PCU_TXOP_8_11__VALUE_8__WRITE(src) ((u_int32_t)(src) & 0x000000ffU)
32630 #define MAC_PCU_TXOP_8_11__VALUE_8__MODIFY(dst, src) \
32631                     (dst) = ((dst) &\
32632                     ~0x000000ffU) | ((u_int32_t)(src) &\
32633                     0x000000ffU)
32634 #define MAC_PCU_TXOP_8_11__VALUE_8__VERIFY(src) \
32635                     (!(((u_int32_t)(src)\
32636                     & ~0x000000ffU)))
32637
32638 /* macros for field VALUE_9 */
32639 #define MAC_PCU_TXOP_8_11__VALUE_9__SHIFT                                     8
32640 #define MAC_PCU_TXOP_8_11__VALUE_9__WIDTH                                     8
32641 #define MAC_PCU_TXOP_8_11__VALUE_9__MASK                            0x0000ff00U
32642 #define MAC_PCU_TXOP_8_11__VALUE_9__READ(src) \
32643                     (((u_int32_t)(src)\
32644                     & 0x0000ff00U) >> 8)
32645 #define MAC_PCU_TXOP_8_11__VALUE_9__WRITE(src) \
32646                     (((u_int32_t)(src)\
32647                     << 8) & 0x0000ff00U)
32648 #define MAC_PCU_TXOP_8_11__VALUE_9__MODIFY(dst, src) \
32649                     (dst) = ((dst) &\
32650                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
32651                     8) & 0x0000ff00U)
32652 #define MAC_PCU_TXOP_8_11__VALUE_9__VERIFY(src) \
32653                     (!((((u_int32_t)(src)\
32654                     << 8) & ~0x0000ff00U)))
32655
32656 /* macros for field VALUE_10 */
32657 #define MAC_PCU_TXOP_8_11__VALUE_10__SHIFT                                   16
32658 #define MAC_PCU_TXOP_8_11__VALUE_10__WIDTH                                    8
32659 #define MAC_PCU_TXOP_8_11__VALUE_10__MASK                           0x00ff0000U
32660 #define MAC_PCU_TXOP_8_11__VALUE_10__READ(src) \
32661                     (((u_int32_t)(src)\
32662                     & 0x00ff0000U) >> 16)
32663 #define MAC_PCU_TXOP_8_11__VALUE_10__WRITE(src) \
32664                     (((u_int32_t)(src)\
32665                     << 16) & 0x00ff0000U)
32666 #define MAC_PCU_TXOP_8_11__VALUE_10__MODIFY(dst, src) \
32667                     (dst) = ((dst) &\
32668                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
32669                     16) & 0x00ff0000U)
32670 #define MAC_PCU_TXOP_8_11__VALUE_10__VERIFY(src) \
32671                     (!((((u_int32_t)(src)\
32672                     << 16) & ~0x00ff0000U)))
32673
32674 /* macros for field VALUE_11 */
32675 #define MAC_PCU_TXOP_8_11__VALUE_11__SHIFT                                   24
32676 #define MAC_PCU_TXOP_8_11__VALUE_11__WIDTH                                    8
32677 #define MAC_PCU_TXOP_8_11__VALUE_11__MASK                           0xff000000U
32678 #define MAC_PCU_TXOP_8_11__VALUE_11__READ(src) \
32679                     (((u_int32_t)(src)\
32680                     & 0xff000000U) >> 24)
32681 #define MAC_PCU_TXOP_8_11__VALUE_11__WRITE(src) \
32682                     (((u_int32_t)(src)\
32683                     << 24) & 0xff000000U)
32684 #define MAC_PCU_TXOP_8_11__VALUE_11__MODIFY(dst, src) \
32685                     (dst) = ((dst) &\
32686                     ~0xff000000U) | (((u_int32_t)(src) <<\
32687                     24) & 0xff000000U)
32688 #define MAC_PCU_TXOP_8_11__VALUE_11__VERIFY(src) \
32689                     (!((((u_int32_t)(src)\
32690                     << 24) & ~0xff000000U)))
32691 #define MAC_PCU_TXOP_8_11__TYPE                                       u_int32_t
32692 #define MAC_PCU_TXOP_8_11__READ                                     0xffffffffU
32693 #define MAC_PCU_TXOP_8_11__WRITE                                    0xffffffffU
32694
32695 #endif /* __MAC_PCU_TXOP_8_11_MACRO__ */
32696
32697
32698 /* macros for mac_pcu_reg_block.MAC_PCU_TXOP_8_11 */
32699 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TXOP_8_11__NUM                        1
32700
32701 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TXOP_12_15 */
32702 #ifndef __MAC_PCU_TXOP_12_15_MACRO__
32703 #define __MAC_PCU_TXOP_12_15_MACRO__
32704
32705 /* macros for field VALUE_12 */
32706 #define MAC_PCU_TXOP_12_15__VALUE_12__SHIFT                                   0
32707 #define MAC_PCU_TXOP_12_15__VALUE_12__WIDTH                                   8
32708 #define MAC_PCU_TXOP_12_15__VALUE_12__MASK                          0x000000ffU
32709 #define MAC_PCU_TXOP_12_15__VALUE_12__READ(src)  (u_int32_t)(src) & 0x000000ffU
32710 #define MAC_PCU_TXOP_12_15__VALUE_12__WRITE(src) \
32711                     ((u_int32_t)(src)\
32712                     & 0x000000ffU)
32713 #define MAC_PCU_TXOP_12_15__VALUE_12__MODIFY(dst, src) \
32714                     (dst) = ((dst) &\
32715                     ~0x000000ffU) | ((u_int32_t)(src) &\
32716                     0x000000ffU)
32717 #define MAC_PCU_TXOP_12_15__VALUE_12__VERIFY(src) \
32718                     (!(((u_int32_t)(src)\
32719                     & ~0x000000ffU)))
32720
32721 /* macros for field VALUE_13 */
32722 #define MAC_PCU_TXOP_12_15__VALUE_13__SHIFT                                   8
32723 #define MAC_PCU_TXOP_12_15__VALUE_13__WIDTH                                   8
32724 #define MAC_PCU_TXOP_12_15__VALUE_13__MASK                          0x0000ff00U
32725 #define MAC_PCU_TXOP_12_15__VALUE_13__READ(src) \
32726                     (((u_int32_t)(src)\
32727                     & 0x0000ff00U) >> 8)
32728 #define MAC_PCU_TXOP_12_15__VALUE_13__WRITE(src) \
32729                     (((u_int32_t)(src)\
32730                     << 8) & 0x0000ff00U)
32731 #define MAC_PCU_TXOP_12_15__VALUE_13__MODIFY(dst, src) \
32732                     (dst) = ((dst) &\
32733                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
32734                     8) & 0x0000ff00U)
32735 #define MAC_PCU_TXOP_12_15__VALUE_13__VERIFY(src) \
32736                     (!((((u_int32_t)(src)\
32737                     << 8) & ~0x0000ff00U)))
32738
32739 /* macros for field VALUE_14 */
32740 #define MAC_PCU_TXOP_12_15__VALUE_14__SHIFT                                  16
32741 #define MAC_PCU_TXOP_12_15__VALUE_14__WIDTH                                   8
32742 #define MAC_PCU_TXOP_12_15__VALUE_14__MASK                          0x00ff0000U
32743 #define MAC_PCU_TXOP_12_15__VALUE_14__READ(src) \
32744                     (((u_int32_t)(src)\
32745                     & 0x00ff0000U) >> 16)
32746 #define MAC_PCU_TXOP_12_15__VALUE_14__WRITE(src) \
32747                     (((u_int32_t)(src)\
32748                     << 16) & 0x00ff0000U)
32749 #define MAC_PCU_TXOP_12_15__VALUE_14__MODIFY(dst, src) \
32750                     (dst) = ((dst) &\
32751                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
32752                     16) & 0x00ff0000U)
32753 #define MAC_PCU_TXOP_12_15__VALUE_14__VERIFY(src) \
32754                     (!((((u_int32_t)(src)\
32755                     << 16) & ~0x00ff0000U)))
32756
32757 /* macros for field VALUE_15 */
32758 #define MAC_PCU_TXOP_12_15__VALUE_15__SHIFT                                  24
32759 #define MAC_PCU_TXOP_12_15__VALUE_15__WIDTH                                   8
32760 #define MAC_PCU_TXOP_12_15__VALUE_15__MASK                          0xff000000U
32761 #define MAC_PCU_TXOP_12_15__VALUE_15__READ(src) \
32762                     (((u_int32_t)(src)\
32763                     & 0xff000000U) >> 24)
32764 #define MAC_PCU_TXOP_12_15__VALUE_15__WRITE(src) \
32765                     (((u_int32_t)(src)\
32766                     << 24) & 0xff000000U)
32767 #define MAC_PCU_TXOP_12_15__VALUE_15__MODIFY(dst, src) \
32768                     (dst) = ((dst) &\
32769                     ~0xff000000U) | (((u_int32_t)(src) <<\
32770                     24) & 0xff000000U)
32771 #define MAC_PCU_TXOP_12_15__VALUE_15__VERIFY(src) \
32772                     (!((((u_int32_t)(src)\
32773                     << 24) & ~0xff000000U)))
32774 #define MAC_PCU_TXOP_12_15__TYPE                                      u_int32_t
32775 #define MAC_PCU_TXOP_12_15__READ                                    0xffffffffU
32776 #define MAC_PCU_TXOP_12_15__WRITE                                   0xffffffffU
32777
32778 #endif /* __MAC_PCU_TXOP_12_15_MACRO__ */
32779
32780
32781 /* macros for mac_pcu_reg_block.MAC_PCU_TXOP_12_15 */
32782 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TXOP_12_15__NUM                       1
32783
32784 /* macros for BlueprintGlobalNameSpace::MAC_PCU_GENERIC_TIMERS */
32785 #ifndef __MAC_PCU_GENERIC_TIMERS_MACRO__
32786 #define __MAC_PCU_GENERIC_TIMERS_MACRO__
32787
32788 /* macros for field DATA */
32789 #define MAC_PCU_GENERIC_TIMERS__DATA__SHIFT                                   0
32790 #define MAC_PCU_GENERIC_TIMERS__DATA__WIDTH                                  32
32791 #define MAC_PCU_GENERIC_TIMERS__DATA__MASK                          0xffffffffU
32792 #define MAC_PCU_GENERIC_TIMERS__DATA__READ(src)  (u_int32_t)(src) & 0xffffffffU
32793 #define MAC_PCU_GENERIC_TIMERS__DATA__WRITE(src) \
32794                     ((u_int32_t)(src)\
32795                     & 0xffffffffU)
32796 #define MAC_PCU_GENERIC_TIMERS__DATA__MODIFY(dst, src) \
32797                     (dst) = ((dst) &\
32798                     ~0xffffffffU) | ((u_int32_t)(src) &\
32799                     0xffffffffU)
32800 #define MAC_PCU_GENERIC_TIMERS__DATA__VERIFY(src) \
32801                     (!(((u_int32_t)(src)\
32802                     & ~0xffffffffU)))
32803 #define MAC_PCU_GENERIC_TIMERS__TYPE                                  u_int32_t
32804 #define MAC_PCU_GENERIC_TIMERS__READ                                0xffffffffU
32805 #define MAC_PCU_GENERIC_TIMERS__WRITE                               0xffffffffU
32806
32807 #endif /* __MAC_PCU_GENERIC_TIMERS_MACRO__ */
32808
32809
32810 /* macros for mac_pcu_reg_block.MAC_PCU_GENERIC_TIMERS */
32811 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_GENERIC_TIMERS__NUM                  16
32812
32813 /* macros for BlueprintGlobalNameSpace::MAC_PCU_GENERIC_TIMERS_MODE */
32814 #ifndef __MAC_PCU_GENERIC_TIMERS_MODE_MACRO__
32815 #define __MAC_PCU_GENERIC_TIMERS_MODE_MACRO__
32816
32817 /* macros for field ENABLE */
32818 #define MAC_PCU_GENERIC_TIMERS_MODE__ENABLE__SHIFT                            0
32819 #define MAC_PCU_GENERIC_TIMERS_MODE__ENABLE__WIDTH                            8
32820 #define MAC_PCU_GENERIC_TIMERS_MODE__ENABLE__MASK                   0x000000ffU
32821 #define MAC_PCU_GENERIC_TIMERS_MODE__ENABLE__READ(src) \
32822                     (u_int32_t)(src)\
32823                     & 0x000000ffU
32824 #define MAC_PCU_GENERIC_TIMERS_MODE__ENABLE__WRITE(src) \
32825                     ((u_int32_t)(src)\
32826                     & 0x000000ffU)
32827 #define MAC_PCU_GENERIC_TIMERS_MODE__ENABLE__MODIFY(dst, src) \
32828                     (dst) = ((dst) &\
32829                     ~0x000000ffU) | ((u_int32_t)(src) &\
32830                     0x000000ffU)
32831 #define MAC_PCU_GENERIC_TIMERS_MODE__ENABLE__VERIFY(src) \
32832                     (!(((u_int32_t)(src)\
32833                     & ~0x000000ffU)))
32834
32835 /* macros for field OVERFLOW_INDEX */
32836 #define MAC_PCU_GENERIC_TIMERS_MODE__OVERFLOW_INDEX__SHIFT                    8
32837 #define MAC_PCU_GENERIC_TIMERS_MODE__OVERFLOW_INDEX__WIDTH                    3
32838 #define MAC_PCU_GENERIC_TIMERS_MODE__OVERFLOW_INDEX__MASK           0x00000700U
32839 #define MAC_PCU_GENERIC_TIMERS_MODE__OVERFLOW_INDEX__READ(src) \
32840                     (((u_int32_t)(src)\
32841                     & 0x00000700U) >> 8)
32842
32843 /* macros for field THRESH */
32844 #define MAC_PCU_GENERIC_TIMERS_MODE__THRESH__SHIFT                           12
32845 #define MAC_PCU_GENERIC_TIMERS_MODE__THRESH__WIDTH                           20
32846 #define MAC_PCU_GENERIC_TIMERS_MODE__THRESH__MASK                   0xfffff000U
32847 #define MAC_PCU_GENERIC_TIMERS_MODE__THRESH__READ(src) \
32848                     (((u_int32_t)(src)\
32849                     & 0xfffff000U) >> 12)
32850 #define MAC_PCU_GENERIC_TIMERS_MODE__THRESH__WRITE(src) \
32851                     (((u_int32_t)(src)\
32852                     << 12) & 0xfffff000U)
32853 #define MAC_PCU_GENERIC_TIMERS_MODE__THRESH__MODIFY(dst, src) \
32854                     (dst) = ((dst) &\
32855                     ~0xfffff000U) | (((u_int32_t)(src) <<\
32856                     12) & 0xfffff000U)
32857 #define MAC_PCU_GENERIC_TIMERS_MODE__THRESH__VERIFY(src) \
32858                     (!((((u_int32_t)(src)\
32859                     << 12) & ~0xfffff000U)))
32860 #define MAC_PCU_GENERIC_TIMERS_MODE__TYPE                             u_int32_t
32861 #define MAC_PCU_GENERIC_TIMERS_MODE__READ                           0xfffff7ffU
32862 #define MAC_PCU_GENERIC_TIMERS_MODE__WRITE                          0xfffff7ffU
32863
32864 #endif /* __MAC_PCU_GENERIC_TIMERS_MODE_MACRO__ */
32865
32866
32867 /* macros for mac_pcu_reg_block.MAC_PCU_GENERIC_TIMERS_MODE */
32868 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_GENERIC_TIMERS_MODE__NUM              1
32869
32870 /* macros for BlueprintGlobalNameSpace::MAC_PCU_SLP32_MODE */
32871 #ifndef __MAC_PCU_SLP32_MODE_MACRO__
32872 #define __MAC_PCU_SLP32_MODE_MACRO__
32873
32874 /* macros for field HALF_CLK_LATENCY */
32875 #define MAC_PCU_SLP32_MODE__HALF_CLK_LATENCY__SHIFT                           0
32876 #define MAC_PCU_SLP32_MODE__HALF_CLK_LATENCY__WIDTH                          20
32877 #define MAC_PCU_SLP32_MODE__HALF_CLK_LATENCY__MASK                  0x000fffffU
32878 #define MAC_PCU_SLP32_MODE__HALF_CLK_LATENCY__READ(src) \
32879                     (u_int32_t)(src)\
32880                     & 0x000fffffU
32881 #define MAC_PCU_SLP32_MODE__HALF_CLK_LATENCY__WRITE(src) \
32882                     ((u_int32_t)(src)\
32883                     & 0x000fffffU)
32884 #define MAC_PCU_SLP32_MODE__HALF_CLK_LATENCY__MODIFY(dst, src) \
32885                     (dst) = ((dst) &\
32886                     ~0x000fffffU) | ((u_int32_t)(src) &\
32887                     0x000fffffU)
32888 #define MAC_PCU_SLP32_MODE__HALF_CLK_LATENCY__VERIFY(src) \
32889                     (!(((u_int32_t)(src)\
32890                     & ~0x000fffffU)))
32891
32892 /* macros for field ENABLE */
32893 #define MAC_PCU_SLP32_MODE__ENABLE__SHIFT                                    20
32894 #define MAC_PCU_SLP32_MODE__ENABLE__WIDTH                                     1
32895 #define MAC_PCU_SLP32_MODE__ENABLE__MASK                            0x00100000U
32896 #define MAC_PCU_SLP32_MODE__ENABLE__READ(src) \
32897                     (((u_int32_t)(src)\
32898                     & 0x00100000U) >> 20)
32899 #define MAC_PCU_SLP32_MODE__ENABLE__WRITE(src) \
32900                     (((u_int32_t)(src)\
32901                     << 20) & 0x00100000U)
32902 #define MAC_PCU_SLP32_MODE__ENABLE__MODIFY(dst, src) \
32903                     (dst) = ((dst) &\
32904                     ~0x00100000U) | (((u_int32_t)(src) <<\
32905                     20) & 0x00100000U)
32906 #define MAC_PCU_SLP32_MODE__ENABLE__VERIFY(src) \
32907                     (!((((u_int32_t)(src)\
32908                     << 20) & ~0x00100000U)))
32909 #define MAC_PCU_SLP32_MODE__ENABLE__SET(dst) \
32910                     (dst) = ((dst) &\
32911                     ~0x00100000U) | ((u_int32_t)(1) << 20)
32912 #define MAC_PCU_SLP32_MODE__ENABLE__CLR(dst) \
32913                     (dst) = ((dst) &\
32914                     ~0x00100000U) | ((u_int32_t)(0) << 20)
32915
32916 /* macros for field TSF_WRITE_STATUS */
32917 #define MAC_PCU_SLP32_MODE__TSF_WRITE_STATUS__SHIFT                          21
32918 #define MAC_PCU_SLP32_MODE__TSF_WRITE_STATUS__WIDTH                           1
32919 #define MAC_PCU_SLP32_MODE__TSF_WRITE_STATUS__MASK                  0x00200000U
32920 #define MAC_PCU_SLP32_MODE__TSF_WRITE_STATUS__READ(src) \
32921                     (((u_int32_t)(src)\
32922                     & 0x00200000U) >> 21)
32923 #define MAC_PCU_SLP32_MODE__TSF_WRITE_STATUS__SET(dst) \
32924                     (dst) = ((dst) &\
32925                     ~0x00200000U) | ((u_int32_t)(1) << 21)
32926 #define MAC_PCU_SLP32_MODE__TSF_WRITE_STATUS__CLR(dst) \
32927                     (dst) = ((dst) &\
32928                     ~0x00200000U) | ((u_int32_t)(0) << 21)
32929
32930 /* macros for field DISABLE_32KHZ */
32931 #define MAC_PCU_SLP32_MODE__DISABLE_32KHZ__SHIFT                             22
32932 #define MAC_PCU_SLP32_MODE__DISABLE_32KHZ__WIDTH                              1
32933 #define MAC_PCU_SLP32_MODE__DISABLE_32KHZ__MASK                     0x00400000U
32934 #define MAC_PCU_SLP32_MODE__DISABLE_32KHZ__READ(src) \
32935                     (((u_int32_t)(src)\
32936                     & 0x00400000U) >> 22)
32937 #define MAC_PCU_SLP32_MODE__DISABLE_32KHZ__WRITE(src) \
32938                     (((u_int32_t)(src)\
32939                     << 22) & 0x00400000U)
32940 #define MAC_PCU_SLP32_MODE__DISABLE_32KHZ__MODIFY(dst, src) \
32941                     (dst) = ((dst) &\
32942                     ~0x00400000U) | (((u_int32_t)(src) <<\
32943                     22) & 0x00400000U)
32944 #define MAC_PCU_SLP32_MODE__DISABLE_32KHZ__VERIFY(src) \
32945                     (!((((u_int32_t)(src)\
32946                     << 22) & ~0x00400000U)))
32947 #define MAC_PCU_SLP32_MODE__DISABLE_32KHZ__SET(dst) \
32948                     (dst) = ((dst) &\
32949                     ~0x00400000U) | ((u_int32_t)(1) << 22)
32950 #define MAC_PCU_SLP32_MODE__DISABLE_32KHZ__CLR(dst) \
32951                     (dst) = ((dst) &\
32952                     ~0x00400000U) | ((u_int32_t)(0) << 22)
32953
32954 /* macros for field FORCE_BIAS_BLOCK_ON */
32955 #define MAC_PCU_SLP32_MODE__FORCE_BIAS_BLOCK_ON__SHIFT                       23
32956 #define MAC_PCU_SLP32_MODE__FORCE_BIAS_BLOCK_ON__WIDTH                        1
32957 #define MAC_PCU_SLP32_MODE__FORCE_BIAS_BLOCK_ON__MASK               0x00800000U
32958 #define MAC_PCU_SLP32_MODE__FORCE_BIAS_BLOCK_ON__READ(src) \
32959                     (((u_int32_t)(src)\
32960                     & 0x00800000U) >> 23)
32961 #define MAC_PCU_SLP32_MODE__FORCE_BIAS_BLOCK_ON__WRITE(src) \
32962                     (((u_int32_t)(src)\
32963                     << 23) & 0x00800000U)
32964 #define MAC_PCU_SLP32_MODE__FORCE_BIAS_BLOCK_ON__MODIFY(dst, src) \
32965                     (dst) = ((dst) &\
32966                     ~0x00800000U) | (((u_int32_t)(src) <<\
32967                     23) & 0x00800000U)
32968 #define MAC_PCU_SLP32_MODE__FORCE_BIAS_BLOCK_ON__VERIFY(src) \
32969                     (!((((u_int32_t)(src)\
32970                     << 23) & ~0x00800000U)))
32971 #define MAC_PCU_SLP32_MODE__FORCE_BIAS_BLOCK_ON__SET(dst) \
32972                     (dst) = ((dst) &\
32973                     ~0x00800000U) | ((u_int32_t)(1) << 23)
32974 #define MAC_PCU_SLP32_MODE__FORCE_BIAS_BLOCK_ON__CLR(dst) \
32975                     (dst) = ((dst) &\
32976                     ~0x00800000U) | ((u_int32_t)(0) << 23)
32977
32978 /* macros for field TSF2_WRITE_STATUS */
32979 #define MAC_PCU_SLP32_MODE__TSF2_WRITE_STATUS__SHIFT                         24
32980 #define MAC_PCU_SLP32_MODE__TSF2_WRITE_STATUS__WIDTH                          1
32981 #define MAC_PCU_SLP32_MODE__TSF2_WRITE_STATUS__MASK                 0x01000000U
32982 #define MAC_PCU_SLP32_MODE__TSF2_WRITE_STATUS__READ(src) \
32983                     (((u_int32_t)(src)\
32984                     & 0x01000000U) >> 24)
32985 #define MAC_PCU_SLP32_MODE__TSF2_WRITE_STATUS__SET(dst) \
32986                     (dst) = ((dst) &\
32987                     ~0x01000000U) | ((u_int32_t)(1) << 24)
32988 #define MAC_PCU_SLP32_MODE__TSF2_WRITE_STATUS__CLR(dst) \
32989                     (dst) = ((dst) &\
32990                     ~0x01000000U) | ((u_int32_t)(0) << 24)
32991 #define MAC_PCU_SLP32_MODE__TYPE                                      u_int32_t
32992 #define MAC_PCU_SLP32_MODE__READ                                    0x01ffffffU
32993 #define MAC_PCU_SLP32_MODE__WRITE                                   0x01ffffffU
32994
32995 #endif /* __MAC_PCU_SLP32_MODE_MACRO__ */
32996
32997
32998 /* macros for mac_pcu_reg_block.MAC_PCU_SLP32_MODE */
32999 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_SLP32_MODE__NUM                       1
33000
33001 /* macros for BlueprintGlobalNameSpace::MAC_PCU_SLP32_WAKE */
33002 #ifndef __MAC_PCU_SLP32_WAKE_MACRO__
33003 #define __MAC_PCU_SLP32_WAKE_MACRO__
33004
33005 /* macros for field XTL_TIME */
33006 #define MAC_PCU_SLP32_WAKE__XTL_TIME__SHIFT                                   0
33007 #define MAC_PCU_SLP32_WAKE__XTL_TIME__WIDTH                                  16
33008 #define MAC_PCU_SLP32_WAKE__XTL_TIME__MASK                          0x0000ffffU
33009 #define MAC_PCU_SLP32_WAKE__XTL_TIME__READ(src)  (u_int32_t)(src) & 0x0000ffffU
33010 #define MAC_PCU_SLP32_WAKE__XTL_TIME__WRITE(src) \
33011                     ((u_int32_t)(src)\
33012                     & 0x0000ffffU)
33013 #define MAC_PCU_SLP32_WAKE__XTL_TIME__MODIFY(dst, src) \
33014                     (dst) = ((dst) &\
33015                     ~0x0000ffffU) | ((u_int32_t)(src) &\
33016                     0x0000ffffU)
33017 #define MAC_PCU_SLP32_WAKE__XTL_TIME__VERIFY(src) \
33018                     (!(((u_int32_t)(src)\
33019                     & ~0x0000ffffU)))
33020 #define MAC_PCU_SLP32_WAKE__TYPE                                      u_int32_t
33021 #define MAC_PCU_SLP32_WAKE__READ                                    0x0000ffffU
33022 #define MAC_PCU_SLP32_WAKE__WRITE                                   0x0000ffffU
33023
33024 #endif /* __MAC_PCU_SLP32_WAKE_MACRO__ */
33025
33026
33027 /* macros for mac_pcu_reg_block.MAC_PCU_SLP32_WAKE */
33028 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_SLP32_WAKE__NUM                       1
33029
33030 /* macros for BlueprintGlobalNameSpace::MAC_PCU_SLP32_INC */
33031 #ifndef __MAC_PCU_SLP32_INC_MACRO__
33032 #define __MAC_PCU_SLP32_INC_MACRO__
33033
33034 /* macros for field TSF_INC */
33035 #define MAC_PCU_SLP32_INC__TSF_INC__SHIFT                                     0
33036 #define MAC_PCU_SLP32_INC__TSF_INC__WIDTH                                    20
33037 #define MAC_PCU_SLP32_INC__TSF_INC__MASK                            0x000fffffU
33038 #define MAC_PCU_SLP32_INC__TSF_INC__READ(src)    (u_int32_t)(src) & 0x000fffffU
33039 #define MAC_PCU_SLP32_INC__TSF_INC__WRITE(src) ((u_int32_t)(src) & 0x000fffffU)
33040 #define MAC_PCU_SLP32_INC__TSF_INC__MODIFY(dst, src) \
33041                     (dst) = ((dst) &\
33042                     ~0x000fffffU) | ((u_int32_t)(src) &\
33043                     0x000fffffU)
33044 #define MAC_PCU_SLP32_INC__TSF_INC__VERIFY(src) \
33045                     (!(((u_int32_t)(src)\
33046                     & ~0x000fffffU)))
33047 #define MAC_PCU_SLP32_INC__TYPE                                       u_int32_t
33048 #define MAC_PCU_SLP32_INC__READ                                     0x000fffffU
33049 #define MAC_PCU_SLP32_INC__WRITE                                    0x000fffffU
33050
33051 #endif /* __MAC_PCU_SLP32_INC_MACRO__ */
33052
33053
33054 /* macros for mac_pcu_reg_block.MAC_PCU_SLP32_INC */
33055 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_SLP32_INC__NUM                        1
33056
33057 /* macros for BlueprintGlobalNameSpace::MAC_PCU_SLP_MIB1 */
33058 #ifndef __MAC_PCU_SLP_MIB1_MACRO__
33059 #define __MAC_PCU_SLP_MIB1_MACRO__
33060
33061 /* macros for field SLEEP_CNT */
33062 #define MAC_PCU_SLP_MIB1__SLEEP_CNT__SHIFT                                    0
33063 #define MAC_PCU_SLP_MIB1__SLEEP_CNT__WIDTH                                   32
33064 #define MAC_PCU_SLP_MIB1__SLEEP_CNT__MASK                           0xffffffffU
33065 #define MAC_PCU_SLP_MIB1__SLEEP_CNT__READ(src)   (u_int32_t)(src) & 0xffffffffU
33066 #define MAC_PCU_SLP_MIB1__SLEEP_CNT__WRITE(src) \
33067                     ((u_int32_t)(src)\
33068                     & 0xffffffffU)
33069 #define MAC_PCU_SLP_MIB1__SLEEP_CNT__MODIFY(dst, src) \
33070                     (dst) = ((dst) &\
33071                     ~0xffffffffU) | ((u_int32_t)(src) &\
33072                     0xffffffffU)
33073 #define MAC_PCU_SLP_MIB1__SLEEP_CNT__VERIFY(src) \
33074                     (!(((u_int32_t)(src)\
33075                     & ~0xffffffffU)))
33076 #define MAC_PCU_SLP_MIB1__TYPE                                        u_int32_t
33077 #define MAC_PCU_SLP_MIB1__READ                                      0xffffffffU
33078 #define MAC_PCU_SLP_MIB1__WRITE                                     0xffffffffU
33079
33080 #endif /* __MAC_PCU_SLP_MIB1_MACRO__ */
33081
33082
33083 /* macros for mac_pcu_reg_block.MAC_PCU_SLP_MIB1 */
33084 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_SLP_MIB1__NUM                         1
33085
33086 /* macros for BlueprintGlobalNameSpace::MAC_PCU_SLP_MIB2 */
33087 #ifndef __MAC_PCU_SLP_MIB2_MACRO__
33088 #define __MAC_PCU_SLP_MIB2_MACRO__
33089
33090 /* macros for field CYCLE_CNT */
33091 #define MAC_PCU_SLP_MIB2__CYCLE_CNT__SHIFT                                    0
33092 #define MAC_PCU_SLP_MIB2__CYCLE_CNT__WIDTH                                   32
33093 #define MAC_PCU_SLP_MIB2__CYCLE_CNT__MASK                           0xffffffffU
33094 #define MAC_PCU_SLP_MIB2__CYCLE_CNT__READ(src)   (u_int32_t)(src) & 0xffffffffU
33095 #define MAC_PCU_SLP_MIB2__CYCLE_CNT__WRITE(src) \
33096                     ((u_int32_t)(src)\
33097                     & 0xffffffffU)
33098 #define MAC_PCU_SLP_MIB2__CYCLE_CNT__MODIFY(dst, src) \
33099                     (dst) = ((dst) &\
33100                     ~0xffffffffU) | ((u_int32_t)(src) &\
33101                     0xffffffffU)
33102 #define MAC_PCU_SLP_MIB2__CYCLE_CNT__VERIFY(src) \
33103                     (!(((u_int32_t)(src)\
33104                     & ~0xffffffffU)))
33105 #define MAC_PCU_SLP_MIB2__TYPE                                        u_int32_t
33106 #define MAC_PCU_SLP_MIB2__READ                                      0xffffffffU
33107 #define MAC_PCU_SLP_MIB2__WRITE                                     0xffffffffU
33108
33109 #endif /* __MAC_PCU_SLP_MIB2_MACRO__ */
33110
33111
33112 /* macros for mac_pcu_reg_block.MAC_PCU_SLP_MIB2 */
33113 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_SLP_MIB2__NUM                         1
33114
33115 /* macros for BlueprintGlobalNameSpace::MAC_PCU_SLP_MIB3 */
33116 #ifndef __MAC_PCU_SLP_MIB3_MACRO__
33117 #define __MAC_PCU_SLP_MIB3_MACRO__
33118
33119 /* macros for field CLR_CNT */
33120 #define MAC_PCU_SLP_MIB3__CLR_CNT__SHIFT                                      0
33121 #define MAC_PCU_SLP_MIB3__CLR_CNT__WIDTH                                      1
33122 #define MAC_PCU_SLP_MIB3__CLR_CNT__MASK                             0x00000001U
33123 #define MAC_PCU_SLP_MIB3__CLR_CNT__READ(src)     (u_int32_t)(src) & 0x00000001U
33124 #define MAC_PCU_SLP_MIB3__CLR_CNT__WRITE(src)  ((u_int32_t)(src) & 0x00000001U)
33125 #define MAC_PCU_SLP_MIB3__CLR_CNT__MODIFY(dst, src) \
33126                     (dst) = ((dst) &\
33127                     ~0x00000001U) | ((u_int32_t)(src) &\
33128                     0x00000001U)
33129 #define MAC_PCU_SLP_MIB3__CLR_CNT__VERIFY(src) \
33130                     (!(((u_int32_t)(src)\
33131                     & ~0x00000001U)))
33132 #define MAC_PCU_SLP_MIB3__CLR_CNT__SET(dst) \
33133                     (dst) = ((dst) &\
33134                     ~0x00000001U) | (u_int32_t)(1)
33135 #define MAC_PCU_SLP_MIB3__CLR_CNT__CLR(dst) \
33136                     (dst) = ((dst) &\
33137                     ~0x00000001U) | (u_int32_t)(0)
33138
33139 /* macros for field PENDING */
33140 #define MAC_PCU_SLP_MIB3__PENDING__SHIFT                                      1
33141 #define MAC_PCU_SLP_MIB3__PENDING__WIDTH                                      1
33142 #define MAC_PCU_SLP_MIB3__PENDING__MASK                             0x00000002U
33143 #define MAC_PCU_SLP_MIB3__PENDING__READ(src) \
33144                     (((u_int32_t)(src)\
33145                     & 0x00000002U) >> 1)
33146 #define MAC_PCU_SLP_MIB3__PENDING__SET(dst) \
33147                     (dst) = ((dst) &\
33148                     ~0x00000002U) | ((u_int32_t)(1) << 1)
33149 #define MAC_PCU_SLP_MIB3__PENDING__CLR(dst) \
33150                     (dst) = ((dst) &\
33151                     ~0x00000002U) | ((u_int32_t)(0) << 1)
33152 #define MAC_PCU_SLP_MIB3__TYPE                                        u_int32_t
33153 #define MAC_PCU_SLP_MIB3__READ                                      0x00000003U
33154 #define MAC_PCU_SLP_MIB3__WRITE                                     0x00000003U
33155
33156 #endif /* __MAC_PCU_SLP_MIB3_MACRO__ */
33157
33158
33159 /* macros for mac_pcu_reg_block.MAC_PCU_SLP_MIB3 */
33160 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_SLP_MIB3__NUM                         1
33161
33162 /* macros for BlueprintGlobalNameSpace::MAC_PCU_WOW1 */
33163 #ifndef __MAC_PCU_WOW1_MACRO__
33164 #define __MAC_PCU_WOW1_MACRO__
33165
33166 /* macros for field PATTERN_ENABLE */
33167 #define MAC_PCU_WOW1__PATTERN_ENABLE__SHIFT                                   0
33168 #define MAC_PCU_WOW1__PATTERN_ENABLE__WIDTH                                   8
33169 #define MAC_PCU_WOW1__PATTERN_ENABLE__MASK                          0x000000ffU
33170 #define MAC_PCU_WOW1__PATTERN_ENABLE__READ(src)  (u_int32_t)(src) & 0x000000ffU
33171 #define MAC_PCU_WOW1__PATTERN_ENABLE__WRITE(src) \
33172                     ((u_int32_t)(src)\
33173                     & 0x000000ffU)
33174 #define MAC_PCU_WOW1__PATTERN_ENABLE__MODIFY(dst, src) \
33175                     (dst) = ((dst) &\
33176                     ~0x000000ffU) | ((u_int32_t)(src) &\
33177                     0x000000ffU)
33178 #define MAC_PCU_WOW1__PATTERN_ENABLE__VERIFY(src) \
33179                     (!(((u_int32_t)(src)\
33180                     & ~0x000000ffU)))
33181
33182 /* macros for field PATTERN_DETECT */
33183 #define MAC_PCU_WOW1__PATTERN_DETECT__SHIFT                                   8
33184 #define MAC_PCU_WOW1__PATTERN_DETECT__WIDTH                                   8
33185 #define MAC_PCU_WOW1__PATTERN_DETECT__MASK                          0x0000ff00U
33186 #define MAC_PCU_WOW1__PATTERN_DETECT__READ(src) \
33187                     (((u_int32_t)(src)\
33188                     & 0x0000ff00U) >> 8)
33189
33190 /* macros for field MAGIC_ENABLE */
33191 #define MAC_PCU_WOW1__MAGIC_ENABLE__SHIFT                                    16
33192 #define MAC_PCU_WOW1__MAGIC_ENABLE__WIDTH                                     1
33193 #define MAC_PCU_WOW1__MAGIC_ENABLE__MASK                            0x00010000U
33194 #define MAC_PCU_WOW1__MAGIC_ENABLE__READ(src) \
33195                     (((u_int32_t)(src)\
33196                     & 0x00010000U) >> 16)
33197 #define MAC_PCU_WOW1__MAGIC_ENABLE__WRITE(src) \
33198                     (((u_int32_t)(src)\
33199                     << 16) & 0x00010000U)
33200 #define MAC_PCU_WOW1__MAGIC_ENABLE__MODIFY(dst, src) \
33201                     (dst) = ((dst) &\
33202                     ~0x00010000U) | (((u_int32_t)(src) <<\
33203                     16) & 0x00010000U)
33204 #define MAC_PCU_WOW1__MAGIC_ENABLE__VERIFY(src) \
33205                     (!((((u_int32_t)(src)\
33206                     << 16) & ~0x00010000U)))
33207 #define MAC_PCU_WOW1__MAGIC_ENABLE__SET(dst) \
33208                     (dst) = ((dst) &\
33209                     ~0x00010000U) | ((u_int32_t)(1) << 16)
33210 #define MAC_PCU_WOW1__MAGIC_ENABLE__CLR(dst) \
33211                     (dst) = ((dst) &\
33212                     ~0x00010000U) | ((u_int32_t)(0) << 16)
33213
33214 /* macros for field MAGIC_DETECT */
33215 #define MAC_PCU_WOW1__MAGIC_DETECT__SHIFT                                    17
33216 #define MAC_PCU_WOW1__MAGIC_DETECT__WIDTH                                     1
33217 #define MAC_PCU_WOW1__MAGIC_DETECT__MASK                            0x00020000U
33218 #define MAC_PCU_WOW1__MAGIC_DETECT__READ(src) \
33219                     (((u_int32_t)(src)\
33220                     & 0x00020000U) >> 17)
33221 #define MAC_PCU_WOW1__MAGIC_DETECT__SET(dst) \
33222                     (dst) = ((dst) &\
33223                     ~0x00020000U) | ((u_int32_t)(1) << 17)
33224 #define MAC_PCU_WOW1__MAGIC_DETECT__CLR(dst) \
33225                     (dst) = ((dst) &\
33226                     ~0x00020000U) | ((u_int32_t)(0) << 17)
33227
33228 /* macros for field INTR_ENABLE */
33229 #define MAC_PCU_WOW1__INTR_ENABLE__SHIFT                                     18
33230 #define MAC_PCU_WOW1__INTR_ENABLE__WIDTH                                      1
33231 #define MAC_PCU_WOW1__INTR_ENABLE__MASK                             0x00040000U
33232 #define MAC_PCU_WOW1__INTR_ENABLE__READ(src) \
33233                     (((u_int32_t)(src)\
33234                     & 0x00040000U) >> 18)
33235 #define MAC_PCU_WOW1__INTR_ENABLE__WRITE(src) \
33236                     (((u_int32_t)(src)\
33237                     << 18) & 0x00040000U)
33238 #define MAC_PCU_WOW1__INTR_ENABLE__MODIFY(dst, src) \
33239                     (dst) = ((dst) &\
33240                     ~0x00040000U) | (((u_int32_t)(src) <<\
33241                     18) & 0x00040000U)
33242 #define MAC_PCU_WOW1__INTR_ENABLE__VERIFY(src) \
33243                     (!((((u_int32_t)(src)\
33244                     << 18) & ~0x00040000U)))
33245 #define MAC_PCU_WOW1__INTR_ENABLE__SET(dst) \
33246                     (dst) = ((dst) &\
33247                     ~0x00040000U) | ((u_int32_t)(1) << 18)
33248 #define MAC_PCU_WOW1__INTR_ENABLE__CLR(dst) \
33249                     (dst) = ((dst) &\
33250                     ~0x00040000U) | ((u_int32_t)(0) << 18)
33251
33252 /* macros for field INTR_DETECT */
33253 #define MAC_PCU_WOW1__INTR_DETECT__SHIFT                                     19
33254 #define MAC_PCU_WOW1__INTR_DETECT__WIDTH                                      1
33255 #define MAC_PCU_WOW1__INTR_DETECT__MASK                             0x00080000U
33256 #define MAC_PCU_WOW1__INTR_DETECT__READ(src) \
33257                     (((u_int32_t)(src)\
33258                     & 0x00080000U) >> 19)
33259 #define MAC_PCU_WOW1__INTR_DETECT__SET(dst) \
33260                     (dst) = ((dst) &\
33261                     ~0x00080000U) | ((u_int32_t)(1) << 19)
33262 #define MAC_PCU_WOW1__INTR_DETECT__CLR(dst) \
33263                     (dst) = ((dst) &\
33264                     ~0x00080000U) | ((u_int32_t)(0) << 19)
33265
33266 /* macros for field KEEP_ALIVE_FAIL */
33267 #define MAC_PCU_WOW1__KEEP_ALIVE_FAIL__SHIFT                                 20
33268 #define MAC_PCU_WOW1__KEEP_ALIVE_FAIL__WIDTH                                  1
33269 #define MAC_PCU_WOW1__KEEP_ALIVE_FAIL__MASK                         0x00100000U
33270 #define MAC_PCU_WOW1__KEEP_ALIVE_FAIL__READ(src) \
33271                     (((u_int32_t)(src)\
33272                     & 0x00100000U) >> 20)
33273 #define MAC_PCU_WOW1__KEEP_ALIVE_FAIL__SET(dst) \
33274                     (dst) = ((dst) &\
33275                     ~0x00100000U) | ((u_int32_t)(1) << 20)
33276 #define MAC_PCU_WOW1__KEEP_ALIVE_FAIL__CLR(dst) \
33277                     (dst) = ((dst) &\
33278                     ~0x00100000U) | ((u_int32_t)(0) << 20)
33279
33280 /* macros for field BEACON_FAIL */
33281 #define MAC_PCU_WOW1__BEACON_FAIL__SHIFT                                     21
33282 #define MAC_PCU_WOW1__BEACON_FAIL__WIDTH                                      1
33283 #define MAC_PCU_WOW1__BEACON_FAIL__MASK                             0x00200000U
33284 #define MAC_PCU_WOW1__BEACON_FAIL__READ(src) \
33285                     (((u_int32_t)(src)\
33286                     & 0x00200000U) >> 21)
33287 #define MAC_PCU_WOW1__BEACON_FAIL__SET(dst) \
33288                     (dst) = ((dst) &\
33289                     ~0x00200000U) | ((u_int32_t)(1) << 21)
33290 #define MAC_PCU_WOW1__BEACON_FAIL__CLR(dst) \
33291                     (dst) = ((dst) &\
33292                     ~0x00200000U) | ((u_int32_t)(0) << 21)
33293
33294 /* macros for field CW_BITS */
33295 #define MAC_PCU_WOW1__CW_BITS__SHIFT                                         28
33296 #define MAC_PCU_WOW1__CW_BITS__WIDTH                                          4
33297 #define MAC_PCU_WOW1__CW_BITS__MASK                                 0xf0000000U
33298 #define MAC_PCU_WOW1__CW_BITS__READ(src) \
33299                     (((u_int32_t)(src)\
33300                     & 0xf0000000U) >> 28)
33301 #define MAC_PCU_WOW1__CW_BITS__WRITE(src) \
33302                     (((u_int32_t)(src)\
33303                     << 28) & 0xf0000000U)
33304 #define MAC_PCU_WOW1__CW_BITS__MODIFY(dst, src) \
33305                     (dst) = ((dst) &\
33306                     ~0xf0000000U) | (((u_int32_t)(src) <<\
33307                     28) & 0xf0000000U)
33308 #define MAC_PCU_WOW1__CW_BITS__VERIFY(src) \
33309                     (!((((u_int32_t)(src)\
33310                     << 28) & ~0xf0000000U)))
33311 #define MAC_PCU_WOW1__TYPE                                            u_int32_t
33312 #define MAC_PCU_WOW1__READ                                          0xf03fffffU
33313 #define MAC_PCU_WOW1__WRITE                                         0xf03fffffU
33314
33315 #endif /* __MAC_PCU_WOW1_MACRO__ */
33316
33317
33318 /* macros for mac_pcu_reg_block.MAC_PCU_WOW1 */
33319 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_WOW1__NUM                             1
33320
33321 /* macros for BlueprintGlobalNameSpace::MAC_PCU_WOW2 */
33322 #ifndef __MAC_PCU_WOW2_MACRO__
33323 #define __MAC_PCU_WOW2_MACRO__
33324
33325 /* macros for field AIFS */
33326 #define MAC_PCU_WOW2__AIFS__SHIFT                                             0
33327 #define MAC_PCU_WOW2__AIFS__WIDTH                                             8
33328 #define MAC_PCU_WOW2__AIFS__MASK                                    0x000000ffU
33329 #define MAC_PCU_WOW2__AIFS__READ(src)            (u_int32_t)(src) & 0x000000ffU
33330 #define MAC_PCU_WOW2__AIFS__WRITE(src)         ((u_int32_t)(src) & 0x000000ffU)
33331 #define MAC_PCU_WOW2__AIFS__MODIFY(dst, src) \
33332                     (dst) = ((dst) &\
33333                     ~0x000000ffU) | ((u_int32_t)(src) &\
33334                     0x000000ffU)
33335 #define MAC_PCU_WOW2__AIFS__VERIFY(src)  (!(((u_int32_t)(src) & ~0x000000ffU)))
33336
33337 /* macros for field SLOT */
33338 #define MAC_PCU_WOW2__SLOT__SHIFT                                             8
33339 #define MAC_PCU_WOW2__SLOT__WIDTH                                             8
33340 #define MAC_PCU_WOW2__SLOT__MASK                                    0x0000ff00U
33341 #define MAC_PCU_WOW2__SLOT__READ(src)   (((u_int32_t)(src) & 0x0000ff00U) >> 8)
33342 #define MAC_PCU_WOW2__SLOT__WRITE(src)  (((u_int32_t)(src) << 8) & 0x0000ff00U)
33343 #define MAC_PCU_WOW2__SLOT__MODIFY(dst, src) \
33344                     (dst) = ((dst) &\
33345                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
33346                     8) & 0x0000ff00U)
33347 #define MAC_PCU_WOW2__SLOT__VERIFY(src) \
33348                     (!((((u_int32_t)(src)\
33349                     << 8) & ~0x0000ff00U)))
33350
33351 /* macros for field TRY_CNT */
33352 #define MAC_PCU_WOW2__TRY_CNT__SHIFT                                         16
33353 #define MAC_PCU_WOW2__TRY_CNT__WIDTH                                          8
33354 #define MAC_PCU_WOW2__TRY_CNT__MASK                                 0x00ff0000U
33355 #define MAC_PCU_WOW2__TRY_CNT__READ(src) \
33356                     (((u_int32_t)(src)\
33357                     & 0x00ff0000U) >> 16)
33358 #define MAC_PCU_WOW2__TRY_CNT__WRITE(src) \
33359                     (((u_int32_t)(src)\
33360                     << 16) & 0x00ff0000U)
33361 #define MAC_PCU_WOW2__TRY_CNT__MODIFY(dst, src) \
33362                     (dst) = ((dst) &\
33363                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
33364                     16) & 0x00ff0000U)
33365 #define MAC_PCU_WOW2__TRY_CNT__VERIFY(src) \
33366                     (!((((u_int32_t)(src)\
33367                     << 16) & ~0x00ff0000U)))
33368 #define MAC_PCU_WOW2__TYPE                                            u_int32_t
33369 #define MAC_PCU_WOW2__READ                                          0x00ffffffU
33370 #define MAC_PCU_WOW2__WRITE                                         0x00ffffffU
33371
33372 #endif /* __MAC_PCU_WOW2_MACRO__ */
33373
33374
33375 /* macros for mac_pcu_reg_block.MAC_PCU_WOW2 */
33376 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_WOW2__NUM                             1
33377
33378 /* macros for BlueprintGlobalNameSpace::MAC_PCU_LOGIC_ANALYZER */
33379 #ifndef __MAC_PCU_LOGIC_ANALYZER_MACRO__
33380 #define __MAC_PCU_LOGIC_ANALYZER_MACRO__
33381
33382 /* macros for field HOLD */
33383 #define MAC_PCU_LOGIC_ANALYZER__HOLD__SHIFT                                   0
33384 #define MAC_PCU_LOGIC_ANALYZER__HOLD__WIDTH                                   1
33385 #define MAC_PCU_LOGIC_ANALYZER__HOLD__MASK                          0x00000001U
33386 #define MAC_PCU_LOGIC_ANALYZER__HOLD__READ(src)  (u_int32_t)(src) & 0x00000001U
33387 #define MAC_PCU_LOGIC_ANALYZER__HOLD__WRITE(src) \
33388                     ((u_int32_t)(src)\
33389                     & 0x00000001U)
33390 #define MAC_PCU_LOGIC_ANALYZER__HOLD__MODIFY(dst, src) \
33391                     (dst) = ((dst) &\
33392                     ~0x00000001U) | ((u_int32_t)(src) &\
33393                     0x00000001U)
33394 #define MAC_PCU_LOGIC_ANALYZER__HOLD__VERIFY(src) \
33395                     (!(((u_int32_t)(src)\
33396                     & ~0x00000001U)))
33397 #define MAC_PCU_LOGIC_ANALYZER__HOLD__SET(dst) \
33398                     (dst) = ((dst) &\
33399                     ~0x00000001U) | (u_int32_t)(1)
33400 #define MAC_PCU_LOGIC_ANALYZER__HOLD__CLR(dst) \
33401                     (dst) = ((dst) &\
33402                     ~0x00000001U) | (u_int32_t)(0)
33403
33404 /* macros for field CLEAR */
33405 #define MAC_PCU_LOGIC_ANALYZER__CLEAR__SHIFT                                  1
33406 #define MAC_PCU_LOGIC_ANALYZER__CLEAR__WIDTH                                  1
33407 #define MAC_PCU_LOGIC_ANALYZER__CLEAR__MASK                         0x00000002U
33408 #define MAC_PCU_LOGIC_ANALYZER__CLEAR__READ(src) \
33409                     (((u_int32_t)(src)\
33410                     & 0x00000002U) >> 1)
33411 #define MAC_PCU_LOGIC_ANALYZER__CLEAR__WRITE(src) \
33412                     (((u_int32_t)(src)\
33413                     << 1) & 0x00000002U)
33414 #define MAC_PCU_LOGIC_ANALYZER__CLEAR__MODIFY(dst, src) \
33415                     (dst) = ((dst) &\
33416                     ~0x00000002U) | (((u_int32_t)(src) <<\
33417                     1) & 0x00000002U)
33418 #define MAC_PCU_LOGIC_ANALYZER__CLEAR__VERIFY(src) \
33419                     (!((((u_int32_t)(src)\
33420                     << 1) & ~0x00000002U)))
33421 #define MAC_PCU_LOGIC_ANALYZER__CLEAR__SET(dst) \
33422                     (dst) = ((dst) &\
33423                     ~0x00000002U) | ((u_int32_t)(1) << 1)
33424 #define MAC_PCU_LOGIC_ANALYZER__CLEAR__CLR(dst) \
33425                     (dst) = ((dst) &\
33426                     ~0x00000002U) | ((u_int32_t)(0) << 1)
33427
33428 /* macros for field STATE */
33429 #define MAC_PCU_LOGIC_ANALYZER__STATE__SHIFT                                  2
33430 #define MAC_PCU_LOGIC_ANALYZER__STATE__WIDTH                                  1
33431 #define MAC_PCU_LOGIC_ANALYZER__STATE__MASK                         0x00000004U
33432 #define MAC_PCU_LOGIC_ANALYZER__STATE__READ(src) \
33433                     (((u_int32_t)(src)\
33434                     & 0x00000004U) >> 2)
33435 #define MAC_PCU_LOGIC_ANALYZER__STATE__SET(dst) \
33436                     (dst) = ((dst) &\
33437                     ~0x00000004U) | ((u_int32_t)(1) << 2)
33438 #define MAC_PCU_LOGIC_ANALYZER__STATE__CLR(dst) \
33439                     (dst) = ((dst) &\
33440                     ~0x00000004U) | ((u_int32_t)(0) << 2)
33441
33442 /* macros for field ENABLE */
33443 #define MAC_PCU_LOGIC_ANALYZER__ENABLE__SHIFT                                 3
33444 #define MAC_PCU_LOGIC_ANALYZER__ENABLE__WIDTH                                 1
33445 #define MAC_PCU_LOGIC_ANALYZER__ENABLE__MASK                        0x00000008U
33446 #define MAC_PCU_LOGIC_ANALYZER__ENABLE__READ(src) \
33447                     (((u_int32_t)(src)\
33448                     & 0x00000008U) >> 3)
33449 #define MAC_PCU_LOGIC_ANALYZER__ENABLE__WRITE(src) \
33450                     (((u_int32_t)(src)\
33451                     << 3) & 0x00000008U)
33452 #define MAC_PCU_LOGIC_ANALYZER__ENABLE__MODIFY(dst, src) \
33453                     (dst) = ((dst) &\
33454                     ~0x00000008U) | (((u_int32_t)(src) <<\
33455                     3) & 0x00000008U)
33456 #define MAC_PCU_LOGIC_ANALYZER__ENABLE__VERIFY(src) \
33457                     (!((((u_int32_t)(src)\
33458                     << 3) & ~0x00000008U)))
33459 #define MAC_PCU_LOGIC_ANALYZER__ENABLE__SET(dst) \
33460                     (dst) = ((dst) &\
33461                     ~0x00000008U) | ((u_int32_t)(1) << 3)
33462 #define MAC_PCU_LOGIC_ANALYZER__ENABLE__CLR(dst) \
33463                     (dst) = ((dst) &\
33464                     ~0x00000008U) | ((u_int32_t)(0) << 3)
33465
33466 /* macros for field QCU_SEL */
33467 #define MAC_PCU_LOGIC_ANALYZER__QCU_SEL__SHIFT                                4
33468 #define MAC_PCU_LOGIC_ANALYZER__QCU_SEL__WIDTH                                4
33469 #define MAC_PCU_LOGIC_ANALYZER__QCU_SEL__MASK                       0x000000f0U
33470 #define MAC_PCU_LOGIC_ANALYZER__QCU_SEL__READ(src) \
33471                     (((u_int32_t)(src)\
33472                     & 0x000000f0U) >> 4)
33473 #define MAC_PCU_LOGIC_ANALYZER__QCU_SEL__WRITE(src) \
33474                     (((u_int32_t)(src)\
33475                     << 4) & 0x000000f0U)
33476 #define MAC_PCU_LOGIC_ANALYZER__QCU_SEL__MODIFY(dst, src) \
33477                     (dst) = ((dst) &\
33478                     ~0x000000f0U) | (((u_int32_t)(src) <<\
33479                     4) & 0x000000f0U)
33480 #define MAC_PCU_LOGIC_ANALYZER__QCU_SEL__VERIFY(src) \
33481                     (!((((u_int32_t)(src)\
33482                     << 4) & ~0x000000f0U)))
33483
33484 /* macros for field INT_ADDR */
33485 #define MAC_PCU_LOGIC_ANALYZER__INT_ADDR__SHIFT                               8
33486 #define MAC_PCU_LOGIC_ANALYZER__INT_ADDR__WIDTH                              10
33487 #define MAC_PCU_LOGIC_ANALYZER__INT_ADDR__MASK                      0x0003ff00U
33488 #define MAC_PCU_LOGIC_ANALYZER__INT_ADDR__READ(src) \
33489                     (((u_int32_t)(src)\
33490                     & 0x0003ff00U) >> 8)
33491
33492 /* macros for field DIAG_MODE */
33493 #define MAC_PCU_LOGIC_ANALYZER__DIAG_MODE__SHIFT                             18
33494 #define MAC_PCU_LOGIC_ANALYZER__DIAG_MODE__WIDTH                             14
33495 #define MAC_PCU_LOGIC_ANALYZER__DIAG_MODE__MASK                     0xfffc0000U
33496 #define MAC_PCU_LOGIC_ANALYZER__DIAG_MODE__READ(src) \
33497                     (((u_int32_t)(src)\
33498                     & 0xfffc0000U) >> 18)
33499 #define MAC_PCU_LOGIC_ANALYZER__DIAG_MODE__WRITE(src) \
33500                     (((u_int32_t)(src)\
33501                     << 18) & 0xfffc0000U)
33502 #define MAC_PCU_LOGIC_ANALYZER__DIAG_MODE__MODIFY(dst, src) \
33503                     (dst) = ((dst) &\
33504                     ~0xfffc0000U) | (((u_int32_t)(src) <<\
33505                     18) & 0xfffc0000U)
33506 #define MAC_PCU_LOGIC_ANALYZER__DIAG_MODE__VERIFY(src) \
33507                     (!((((u_int32_t)(src)\
33508                     << 18) & ~0xfffc0000U)))
33509 #define MAC_PCU_LOGIC_ANALYZER__TYPE                                  u_int32_t
33510 #define MAC_PCU_LOGIC_ANALYZER__READ                                0xffffffffU
33511 #define MAC_PCU_LOGIC_ANALYZER__WRITE                               0xffffffffU
33512
33513 #endif /* __MAC_PCU_LOGIC_ANALYZER_MACRO__ */
33514
33515
33516 /* macros for mac_pcu_reg_block.MAC_PCU_LOGIC_ANALYZER */
33517 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_LOGIC_ANALYZER__NUM                   1
33518
33519 /* macros for BlueprintGlobalNameSpace::MAC_PCU_LOGIC_ANALYZER_32L */
33520 #ifndef __MAC_PCU_LOGIC_ANALYZER_32L_MACRO__
33521 #define __MAC_PCU_LOGIC_ANALYZER_32L_MACRO__
33522
33523 /* macros for field MASK */
33524 #define MAC_PCU_LOGIC_ANALYZER_32L__MASK__SHIFT                               0
33525 #define MAC_PCU_LOGIC_ANALYZER_32L__MASK__WIDTH                              32
33526 #define MAC_PCU_LOGIC_ANALYZER_32L__MASK__MASK                      0xffffffffU
33527 #define MAC_PCU_LOGIC_ANALYZER_32L__MASK__READ(src) \
33528                     (u_int32_t)(src)\
33529                     & 0xffffffffU
33530 #define MAC_PCU_LOGIC_ANALYZER_32L__MASK__WRITE(src) \
33531                     ((u_int32_t)(src)\
33532                     & 0xffffffffU)
33533 #define MAC_PCU_LOGIC_ANALYZER_32L__MASK__MODIFY(dst, src) \
33534                     (dst) = ((dst) &\
33535                     ~0xffffffffU) | ((u_int32_t)(src) &\
33536                     0xffffffffU)
33537 #define MAC_PCU_LOGIC_ANALYZER_32L__MASK__VERIFY(src) \
33538                     (!(((u_int32_t)(src)\
33539                     & ~0xffffffffU)))
33540 #define MAC_PCU_LOGIC_ANALYZER_32L__TYPE                              u_int32_t
33541 #define MAC_PCU_LOGIC_ANALYZER_32L__READ                            0xffffffffU
33542 #define MAC_PCU_LOGIC_ANALYZER_32L__WRITE                           0xffffffffU
33543
33544 #endif /* __MAC_PCU_LOGIC_ANALYZER_32L_MACRO__ */
33545
33546
33547 /* macros for mac_pcu_reg_block.MAC_PCU_LOGIC_ANALYZER_32L */
33548 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_LOGIC_ANALYZER_32L__NUM               1
33549
33550 /* macros for BlueprintGlobalNameSpace::MAC_PCU_LOGIC_ANALYZER_16U */
33551 #ifndef __MAC_PCU_LOGIC_ANALYZER_16U_MACRO__
33552 #define __MAC_PCU_LOGIC_ANALYZER_16U_MACRO__
33553
33554 /* macros for field MASK */
33555 #define MAC_PCU_LOGIC_ANALYZER_16U__MASK__SHIFT                               0
33556 #define MAC_PCU_LOGIC_ANALYZER_16U__MASK__WIDTH                              16
33557 #define MAC_PCU_LOGIC_ANALYZER_16U__MASK__MASK                      0x0000ffffU
33558 #define MAC_PCU_LOGIC_ANALYZER_16U__MASK__READ(src) \
33559                     (u_int32_t)(src)\
33560                     & 0x0000ffffU
33561 #define MAC_PCU_LOGIC_ANALYZER_16U__MASK__WRITE(src) \
33562                     ((u_int32_t)(src)\
33563                     & 0x0000ffffU)
33564 #define MAC_PCU_LOGIC_ANALYZER_16U__MASK__MODIFY(dst, src) \
33565                     (dst) = ((dst) &\
33566                     ~0x0000ffffU) | ((u_int32_t)(src) &\
33567                     0x0000ffffU)
33568 #define MAC_PCU_LOGIC_ANALYZER_16U__MASK__VERIFY(src) \
33569                     (!(((u_int32_t)(src)\
33570                     & ~0x0000ffffU)))
33571 #define MAC_PCU_LOGIC_ANALYZER_16U__TYPE                              u_int32_t
33572 #define MAC_PCU_LOGIC_ANALYZER_16U__READ                            0x0000ffffU
33573 #define MAC_PCU_LOGIC_ANALYZER_16U__WRITE                           0x0000ffffU
33574
33575 #endif /* __MAC_PCU_LOGIC_ANALYZER_16U_MACRO__ */
33576
33577
33578 /* macros for mac_pcu_reg_block.MAC_PCU_LOGIC_ANALYZER_16U */
33579 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_LOGIC_ANALYZER_16U__NUM               1
33580
33581 /* macros for BlueprintGlobalNameSpace::MAC_PCU_WOW3_BEACON_FAIL */
33582 #ifndef __MAC_PCU_WOW3_BEACON_FAIL_MACRO__
33583 #define __MAC_PCU_WOW3_BEACON_FAIL_MACRO__
33584
33585 /* macros for field ENABLE */
33586 #define MAC_PCU_WOW3_BEACON_FAIL__ENABLE__SHIFT                               0
33587 #define MAC_PCU_WOW3_BEACON_FAIL__ENABLE__WIDTH                               1
33588 #define MAC_PCU_WOW3_BEACON_FAIL__ENABLE__MASK                      0x00000001U
33589 #define MAC_PCU_WOW3_BEACON_FAIL__ENABLE__READ(src) \
33590                     (u_int32_t)(src)\
33591                     & 0x00000001U
33592 #define MAC_PCU_WOW3_BEACON_FAIL__ENABLE__WRITE(src) \
33593                     ((u_int32_t)(src)\
33594                     & 0x00000001U)
33595 #define MAC_PCU_WOW3_BEACON_FAIL__ENABLE__MODIFY(dst, src) \
33596                     (dst) = ((dst) &\
33597                     ~0x00000001U) | ((u_int32_t)(src) &\
33598                     0x00000001U)
33599 #define MAC_PCU_WOW3_BEACON_FAIL__ENABLE__VERIFY(src) \
33600                     (!(((u_int32_t)(src)\
33601                     & ~0x00000001U)))
33602 #define MAC_PCU_WOW3_BEACON_FAIL__ENABLE__SET(dst) \
33603                     (dst) = ((dst) &\
33604                     ~0x00000001U) | (u_int32_t)(1)
33605 #define MAC_PCU_WOW3_BEACON_FAIL__ENABLE__CLR(dst) \
33606                     (dst) = ((dst) &\
33607                     ~0x00000001U) | (u_int32_t)(0)
33608 #define MAC_PCU_WOW3_BEACON_FAIL__TYPE                                u_int32_t
33609 #define MAC_PCU_WOW3_BEACON_FAIL__READ                              0x00000001U
33610 #define MAC_PCU_WOW3_BEACON_FAIL__WRITE                             0x00000001U
33611
33612 #endif /* __MAC_PCU_WOW3_BEACON_FAIL_MACRO__ */
33613
33614
33615 /* macros for mac_pcu_reg_block.MAC_PCU_WOW3_BEACON_FAIL */
33616 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_WOW3_BEACON_FAIL__NUM                 1
33617
33618 /* macros for BlueprintGlobalNameSpace::MAC_PCU_WOW3_BEACON */
33619 #ifndef __MAC_PCU_WOW3_BEACON_MACRO__
33620 #define __MAC_PCU_WOW3_BEACON_MACRO__
33621
33622 /* macros for field TIMEOUT */
33623 #define MAC_PCU_WOW3_BEACON__TIMEOUT__SHIFT                                   0
33624 #define MAC_PCU_WOW3_BEACON__TIMEOUT__WIDTH                                  32
33625 #define MAC_PCU_WOW3_BEACON__TIMEOUT__MASK                          0xffffffffU
33626 #define MAC_PCU_WOW3_BEACON__TIMEOUT__READ(src)  (u_int32_t)(src) & 0xffffffffU
33627 #define MAC_PCU_WOW3_BEACON__TIMEOUT__WRITE(src) \
33628                     ((u_int32_t)(src)\
33629                     & 0xffffffffU)
33630 #define MAC_PCU_WOW3_BEACON__TIMEOUT__MODIFY(dst, src) \
33631                     (dst) = ((dst) &\
33632                     ~0xffffffffU) | ((u_int32_t)(src) &\
33633                     0xffffffffU)
33634 #define MAC_PCU_WOW3_BEACON__TIMEOUT__VERIFY(src) \
33635                     (!(((u_int32_t)(src)\
33636                     & ~0xffffffffU)))
33637 #define MAC_PCU_WOW3_BEACON__TYPE                                     u_int32_t
33638 #define MAC_PCU_WOW3_BEACON__READ                                   0xffffffffU
33639 #define MAC_PCU_WOW3_BEACON__WRITE                                  0xffffffffU
33640
33641 #endif /* __MAC_PCU_WOW3_BEACON_MACRO__ */
33642
33643
33644 /* macros for mac_pcu_reg_block.MAC_PCU_WOW3_BEACON */
33645 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_WOW3_BEACON__NUM                      1
33646
33647 /* macros for BlueprintGlobalNameSpace::MAC_PCU_WOW3_KEEP_ALIVE */
33648 #ifndef __MAC_PCU_WOW3_KEEP_ALIVE_MACRO__
33649 #define __MAC_PCU_WOW3_KEEP_ALIVE_MACRO__
33650
33651 /* macros for field TIMEOUT */
33652 #define MAC_PCU_WOW3_KEEP_ALIVE__TIMEOUT__SHIFT                               0
33653 #define MAC_PCU_WOW3_KEEP_ALIVE__TIMEOUT__WIDTH                              32
33654 #define MAC_PCU_WOW3_KEEP_ALIVE__TIMEOUT__MASK                      0xffffffffU
33655 #define MAC_PCU_WOW3_KEEP_ALIVE__TIMEOUT__READ(src) \
33656                     (u_int32_t)(src)\
33657                     & 0xffffffffU
33658 #define MAC_PCU_WOW3_KEEP_ALIVE__TIMEOUT__WRITE(src) \
33659                     ((u_int32_t)(src)\
33660                     & 0xffffffffU)
33661 #define MAC_PCU_WOW3_KEEP_ALIVE__TIMEOUT__MODIFY(dst, src) \
33662                     (dst) = ((dst) &\
33663                     ~0xffffffffU) | ((u_int32_t)(src) &\
33664                     0xffffffffU)
33665 #define MAC_PCU_WOW3_KEEP_ALIVE__TIMEOUT__VERIFY(src) \
33666                     (!(((u_int32_t)(src)\
33667                     & ~0xffffffffU)))
33668 #define MAC_PCU_WOW3_KEEP_ALIVE__TYPE                                 u_int32_t
33669 #define MAC_PCU_WOW3_KEEP_ALIVE__READ                               0xffffffffU
33670 #define MAC_PCU_WOW3_KEEP_ALIVE__WRITE                              0xffffffffU
33671
33672 #endif /* __MAC_PCU_WOW3_KEEP_ALIVE_MACRO__ */
33673
33674
33675 /* macros for mac_pcu_reg_block.MAC_PCU_WOW3_KEEP_ALIVE */
33676 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_WOW3_KEEP_ALIVE__NUM                  1
33677
33678 /* macros for BlueprintGlobalNameSpace::MAC_PCU_WOW_KA */
33679 #ifndef __MAC_PCU_WOW_KA_MACRO__
33680 #define __MAC_PCU_WOW_KA_MACRO__
33681
33682 /* macros for field AUTO_DISABLE */
33683 #define MAC_PCU_WOW_KA__AUTO_DISABLE__SHIFT                                   0
33684 #define MAC_PCU_WOW_KA__AUTO_DISABLE__WIDTH                                   1
33685 #define MAC_PCU_WOW_KA__AUTO_DISABLE__MASK                          0x00000001U
33686 #define MAC_PCU_WOW_KA__AUTO_DISABLE__READ(src)  (u_int32_t)(src) & 0x00000001U
33687 #define MAC_PCU_WOW_KA__AUTO_DISABLE__WRITE(src) \
33688                     ((u_int32_t)(src)\
33689                     & 0x00000001U)
33690 #define MAC_PCU_WOW_KA__AUTO_DISABLE__MODIFY(dst, src) \
33691                     (dst) = ((dst) &\
33692                     ~0x00000001U) | ((u_int32_t)(src) &\
33693                     0x00000001U)
33694 #define MAC_PCU_WOW_KA__AUTO_DISABLE__VERIFY(src) \
33695                     (!(((u_int32_t)(src)\
33696                     & ~0x00000001U)))
33697 #define MAC_PCU_WOW_KA__AUTO_DISABLE__SET(dst) \
33698                     (dst) = ((dst) &\
33699                     ~0x00000001U) | (u_int32_t)(1)
33700 #define MAC_PCU_WOW_KA__AUTO_DISABLE__CLR(dst) \
33701                     (dst) = ((dst) &\
33702                     ~0x00000001U) | (u_int32_t)(0)
33703
33704 /* macros for field FAIL_DISABLE */
33705 #define MAC_PCU_WOW_KA__FAIL_DISABLE__SHIFT                                   1
33706 #define MAC_PCU_WOW_KA__FAIL_DISABLE__WIDTH                                   1
33707 #define MAC_PCU_WOW_KA__FAIL_DISABLE__MASK                          0x00000002U
33708 #define MAC_PCU_WOW_KA__FAIL_DISABLE__READ(src) \
33709                     (((u_int32_t)(src)\
33710                     & 0x00000002U) >> 1)
33711 #define MAC_PCU_WOW_KA__FAIL_DISABLE__WRITE(src) \
33712                     (((u_int32_t)(src)\
33713                     << 1) & 0x00000002U)
33714 #define MAC_PCU_WOW_KA__FAIL_DISABLE__MODIFY(dst, src) \
33715                     (dst) = ((dst) &\
33716                     ~0x00000002U) | (((u_int32_t)(src) <<\
33717                     1) & 0x00000002U)
33718 #define MAC_PCU_WOW_KA__FAIL_DISABLE__VERIFY(src) \
33719                     (!((((u_int32_t)(src)\
33720                     << 1) & ~0x00000002U)))
33721 #define MAC_PCU_WOW_KA__FAIL_DISABLE__SET(dst) \
33722                     (dst) = ((dst) &\
33723                     ~0x00000002U) | ((u_int32_t)(1) << 1)
33724 #define MAC_PCU_WOW_KA__FAIL_DISABLE__CLR(dst) \
33725                     (dst) = ((dst) &\
33726                     ~0x00000002U) | ((u_int32_t)(0) << 1)
33727
33728 /* macros for field BKOFF_CS_ENABLE */
33729 #define MAC_PCU_WOW_KA__BKOFF_CS_ENABLE__SHIFT                                2
33730 #define MAC_PCU_WOW_KA__BKOFF_CS_ENABLE__WIDTH                                1
33731 #define MAC_PCU_WOW_KA__BKOFF_CS_ENABLE__MASK                       0x00000004U
33732 #define MAC_PCU_WOW_KA__BKOFF_CS_ENABLE__READ(src) \
33733                     (((u_int32_t)(src)\
33734                     & 0x00000004U) >> 2)
33735 #define MAC_PCU_WOW_KA__BKOFF_CS_ENABLE__WRITE(src) \
33736                     (((u_int32_t)(src)\
33737                     << 2) & 0x00000004U)
33738 #define MAC_PCU_WOW_KA__BKOFF_CS_ENABLE__MODIFY(dst, src) \
33739                     (dst) = ((dst) &\
33740                     ~0x00000004U) | (((u_int32_t)(src) <<\
33741                     2) & 0x00000004U)
33742 #define MAC_PCU_WOW_KA__BKOFF_CS_ENABLE__VERIFY(src) \
33743                     (!((((u_int32_t)(src)\
33744                     << 2) & ~0x00000004U)))
33745 #define MAC_PCU_WOW_KA__BKOFF_CS_ENABLE__SET(dst) \
33746                     (dst) = ((dst) &\
33747                     ~0x00000004U) | ((u_int32_t)(1) << 2)
33748 #define MAC_PCU_WOW_KA__BKOFF_CS_ENABLE__CLR(dst) \
33749                     (dst) = ((dst) &\
33750                     ~0x00000004U) | ((u_int32_t)(0) << 2)
33751 #define MAC_PCU_WOW_KA__TYPE                                          u_int32_t
33752 #define MAC_PCU_WOW_KA__READ                                        0x00000007U
33753 #define MAC_PCU_WOW_KA__WRITE                                       0x00000007U
33754
33755 #endif /* __MAC_PCU_WOW_KA_MACRO__ */
33756
33757
33758 /* macros for mac_pcu_reg_block.MAC_PCU_WOW_KA */
33759 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_WOW_KA__NUM                           1
33760
33761 /* macros for BlueprintGlobalNameSpace::PCU_1US */
33762 #ifndef __PCU_1US_MACRO__
33763 #define __PCU_1US_MACRO__
33764
33765 /* macros for field SCALER */
33766 #define PCU_1US__SCALER__SHIFT                                                0
33767 #define PCU_1US__SCALER__WIDTH                                                7
33768 #define PCU_1US__SCALER__MASK                                       0x0000007fU
33769 #define PCU_1US__SCALER__READ(src)               (u_int32_t)(src) & 0x0000007fU
33770 #define PCU_1US__SCALER__WRITE(src)            ((u_int32_t)(src) & 0x0000007fU)
33771 #define PCU_1US__SCALER__MODIFY(dst, src) \
33772                     (dst) = ((dst) &\
33773                     ~0x0000007fU) | ((u_int32_t)(src) &\
33774                     0x0000007fU)
33775 #define PCU_1US__SCALER__VERIFY(src)     (!(((u_int32_t)(src) & ~0x0000007fU)))
33776 #define PCU_1US__TYPE                                                 u_int32_t
33777 #define PCU_1US__READ                                               0x0000007fU
33778 #define PCU_1US__WRITE                                              0x0000007fU
33779
33780 #endif /* __PCU_1US_MACRO__ */
33781
33782
33783 /* macros for mac_pcu_reg_block.PCU_1US */
33784 #define INST_MAC_PCU_REG_BLOCK__PCU_1US__NUM                                  1
33785
33786 /* macros for BlueprintGlobalNameSpace::PCU_KA */
33787 #ifndef __PCU_KA_MACRO__
33788 #define __PCU_KA_MACRO__
33789
33790 /* macros for field DEL */
33791 #define PCU_KA__DEL__SHIFT                                                    0
33792 #define PCU_KA__DEL__WIDTH                                                   12
33793 #define PCU_KA__DEL__MASK                                           0x00000fffU
33794 #define PCU_KA__DEL__READ(src)                   (u_int32_t)(src) & 0x00000fffU
33795 #define PCU_KA__DEL__WRITE(src)                ((u_int32_t)(src) & 0x00000fffU)
33796 #define PCU_KA__DEL__MODIFY(dst, src) \
33797                     (dst) = ((dst) &\
33798                     ~0x00000fffU) | ((u_int32_t)(src) &\
33799                     0x00000fffU)
33800 #define PCU_KA__DEL__VERIFY(src)         (!(((u_int32_t)(src) & ~0x00000fffU)))
33801 #define PCU_KA__TYPE                                                  u_int32_t
33802 #define PCU_KA__READ                                                0x00000fffU
33803 #define PCU_KA__WRITE                                               0x00000fffU
33804
33805 #endif /* __PCU_KA_MACRO__ */
33806
33807
33808 /* macros for mac_pcu_reg_block.PCU_KA */
33809 #define INST_MAC_PCU_REG_BLOCK__PCU_KA__NUM                                   1
33810
33811 /* macros for BlueprintGlobalNameSpace::WOW_EXACT */
33812 #ifndef __WOW_EXACT_MACRO__
33813 #define __WOW_EXACT_MACRO__
33814
33815 /* macros for field LENGTH */
33816 #define WOW_EXACT__LENGTH__SHIFT                                              0
33817 #define WOW_EXACT__LENGTH__WIDTH                                              8
33818 #define WOW_EXACT__LENGTH__MASK                                     0x000000ffU
33819 #define WOW_EXACT__LENGTH__READ(src)             (u_int32_t)(src) & 0x000000ffU
33820 #define WOW_EXACT__LENGTH__WRITE(src)          ((u_int32_t)(src) & 0x000000ffU)
33821 #define WOW_EXACT__LENGTH__MODIFY(dst, src) \
33822                     (dst) = ((dst) &\
33823                     ~0x000000ffU) | ((u_int32_t)(src) &\
33824                     0x000000ffU)
33825 #define WOW_EXACT__LENGTH__VERIFY(src)   (!(((u_int32_t)(src) & ~0x000000ffU)))
33826
33827 /* macros for field OFFSET */
33828 #define WOW_EXACT__OFFSET__SHIFT                                              8
33829 #define WOW_EXACT__OFFSET__WIDTH                                              8
33830 #define WOW_EXACT__OFFSET__MASK                                     0x0000ff00U
33831 #define WOW_EXACT__OFFSET__READ(src)    (((u_int32_t)(src) & 0x0000ff00U) >> 8)
33832 #define WOW_EXACT__OFFSET__WRITE(src)   (((u_int32_t)(src) << 8) & 0x0000ff00U)
33833 #define WOW_EXACT__OFFSET__MODIFY(dst, src) \
33834                     (dst) = ((dst) &\
33835                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
33836                     8) & 0x0000ff00U)
33837 #define WOW_EXACT__OFFSET__VERIFY(src) \
33838                     (!((((u_int32_t)(src)\
33839                     << 8) & ~0x0000ff00U)))
33840 #define WOW_EXACT__TYPE                                               u_int32_t
33841 #define WOW_EXACT__READ                                             0x0000ffffU
33842 #define WOW_EXACT__WRITE                                            0x0000ffffU
33843
33844 #endif /* __WOW_EXACT_MACRO__ */
33845
33846
33847 /* macros for mac_pcu_reg_block.WOW_EXACT */
33848 #define INST_MAC_PCU_REG_BLOCK__WOW_EXACT__NUM                                1
33849
33850 /* macros for BlueprintGlobalNameSpace::PCU_WOW4 */
33851 #ifndef __PCU_WOW4_MACRO__
33852 #define __PCU_WOW4_MACRO__
33853
33854 /* macros for field OFFSET0 */
33855 #define PCU_WOW4__OFFSET0__SHIFT                                              0
33856 #define PCU_WOW4__OFFSET0__WIDTH                                              8
33857 #define PCU_WOW4__OFFSET0__MASK                                     0x000000ffU
33858 #define PCU_WOW4__OFFSET0__READ(src)             (u_int32_t)(src) & 0x000000ffU
33859 #define PCU_WOW4__OFFSET0__WRITE(src)          ((u_int32_t)(src) & 0x000000ffU)
33860 #define PCU_WOW4__OFFSET0__MODIFY(dst, src) \
33861                     (dst) = ((dst) &\
33862                     ~0x000000ffU) | ((u_int32_t)(src) &\
33863                     0x000000ffU)
33864 #define PCU_WOW4__OFFSET0__VERIFY(src)   (!(((u_int32_t)(src) & ~0x000000ffU)))
33865
33866 /* macros for field OFFSET1 */
33867 #define PCU_WOW4__OFFSET1__SHIFT                                              8
33868 #define PCU_WOW4__OFFSET1__WIDTH                                              8
33869 #define PCU_WOW4__OFFSET1__MASK                                     0x0000ff00U
33870 #define PCU_WOW4__OFFSET1__READ(src)    (((u_int32_t)(src) & 0x0000ff00U) >> 8)
33871 #define PCU_WOW4__OFFSET1__WRITE(src)   (((u_int32_t)(src) << 8) & 0x0000ff00U)
33872 #define PCU_WOW4__OFFSET1__MODIFY(dst, src) \
33873                     (dst) = ((dst) &\
33874                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
33875                     8) & 0x0000ff00U)
33876 #define PCU_WOW4__OFFSET1__VERIFY(src) \
33877                     (!((((u_int32_t)(src)\
33878                     << 8) & ~0x0000ff00U)))
33879
33880 /* macros for field OFFSET2 */
33881 #define PCU_WOW4__OFFSET2__SHIFT                                             16
33882 #define PCU_WOW4__OFFSET2__WIDTH                                              8
33883 #define PCU_WOW4__OFFSET2__MASK                                     0x00ff0000U
33884 #define PCU_WOW4__OFFSET2__READ(src)   (((u_int32_t)(src) & 0x00ff0000U) >> 16)
33885 #define PCU_WOW4__OFFSET2__WRITE(src)  (((u_int32_t)(src) << 16) & 0x00ff0000U)
33886 #define PCU_WOW4__OFFSET2__MODIFY(dst, src) \
33887                     (dst) = ((dst) &\
33888                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
33889                     16) & 0x00ff0000U)
33890 #define PCU_WOW4__OFFSET2__VERIFY(src) \
33891                     (!((((u_int32_t)(src)\
33892                     << 16) & ~0x00ff0000U)))
33893
33894 /* macros for field OFFSET3 */
33895 #define PCU_WOW4__OFFSET3__SHIFT                                             24
33896 #define PCU_WOW4__OFFSET3__WIDTH                                              8
33897 #define PCU_WOW4__OFFSET3__MASK                                     0xff000000U
33898 #define PCU_WOW4__OFFSET3__READ(src)   (((u_int32_t)(src) & 0xff000000U) >> 24)
33899 #define PCU_WOW4__OFFSET3__WRITE(src)  (((u_int32_t)(src) << 24) & 0xff000000U)
33900 #define PCU_WOW4__OFFSET3__MODIFY(dst, src) \
33901                     (dst) = ((dst) &\
33902                     ~0xff000000U) | (((u_int32_t)(src) <<\
33903                     24) & 0xff000000U)
33904 #define PCU_WOW4__OFFSET3__VERIFY(src) \
33905                     (!((((u_int32_t)(src)\
33906                     << 24) & ~0xff000000U)))
33907 #define PCU_WOW4__TYPE                                                u_int32_t
33908 #define PCU_WOW4__READ                                              0xffffffffU
33909 #define PCU_WOW4__WRITE                                             0xffffffffU
33910
33911 #endif /* __PCU_WOW4_MACRO__ */
33912
33913
33914 /* macros for mac_pcu_reg_block.PCU_WOW4 */
33915 #define INST_MAC_PCU_REG_BLOCK__PCU_WOW4__NUM                                 1
33916
33917 /* macros for BlueprintGlobalNameSpace::PCU_WOW5 */
33918 #ifndef __PCU_WOW5_MACRO__
33919 #define __PCU_WOW5_MACRO__
33920
33921 /* macros for field OFFSET4 */
33922 #define PCU_WOW5__OFFSET4__SHIFT                                              0
33923 #define PCU_WOW5__OFFSET4__WIDTH                                              8
33924 #define PCU_WOW5__OFFSET4__MASK                                     0x000000ffU
33925 #define PCU_WOW5__OFFSET4__READ(src)             (u_int32_t)(src) & 0x000000ffU
33926 #define PCU_WOW5__OFFSET4__WRITE(src)          ((u_int32_t)(src) & 0x000000ffU)
33927 #define PCU_WOW5__OFFSET4__MODIFY(dst, src) \
33928                     (dst) = ((dst) &\
33929                     ~0x000000ffU) | ((u_int32_t)(src) &\
33930                     0x000000ffU)
33931 #define PCU_WOW5__OFFSET4__VERIFY(src)   (!(((u_int32_t)(src) & ~0x000000ffU)))
33932
33933 /* macros for field OFFSET5 */
33934 #define PCU_WOW5__OFFSET5__SHIFT                                              8
33935 #define PCU_WOW5__OFFSET5__WIDTH                                              8
33936 #define PCU_WOW5__OFFSET5__MASK                                     0x0000ff00U
33937 #define PCU_WOW5__OFFSET5__READ(src)    (((u_int32_t)(src) & 0x0000ff00U) >> 8)
33938 #define PCU_WOW5__OFFSET5__WRITE(src)   (((u_int32_t)(src) << 8) & 0x0000ff00U)
33939 #define PCU_WOW5__OFFSET5__MODIFY(dst, src) \
33940                     (dst) = ((dst) &\
33941                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
33942                     8) & 0x0000ff00U)
33943 #define PCU_WOW5__OFFSET5__VERIFY(src) \
33944                     (!((((u_int32_t)(src)\
33945                     << 8) & ~0x0000ff00U)))
33946
33947 /* macros for field OFFSET6 */
33948 #define PCU_WOW5__OFFSET6__SHIFT                                             16
33949 #define PCU_WOW5__OFFSET6__WIDTH                                              8
33950 #define PCU_WOW5__OFFSET6__MASK                                     0x00ff0000U
33951 #define PCU_WOW5__OFFSET6__READ(src)   (((u_int32_t)(src) & 0x00ff0000U) >> 16)
33952 #define PCU_WOW5__OFFSET6__WRITE(src)  (((u_int32_t)(src) << 16) & 0x00ff0000U)
33953 #define PCU_WOW5__OFFSET6__MODIFY(dst, src) \
33954                     (dst) = ((dst) &\
33955                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
33956                     16) & 0x00ff0000U)
33957 #define PCU_WOW5__OFFSET6__VERIFY(src) \
33958                     (!((((u_int32_t)(src)\
33959                     << 16) & ~0x00ff0000U)))
33960
33961 /* macros for field OFFSET7 */
33962 #define PCU_WOW5__OFFSET7__SHIFT                                             24
33963 #define PCU_WOW5__OFFSET7__WIDTH                                              8
33964 #define PCU_WOW5__OFFSET7__MASK                                     0xff000000U
33965 #define PCU_WOW5__OFFSET7__READ(src)   (((u_int32_t)(src) & 0xff000000U) >> 24)
33966 #define PCU_WOW5__OFFSET7__WRITE(src)  (((u_int32_t)(src) << 24) & 0xff000000U)
33967 #define PCU_WOW5__OFFSET7__MODIFY(dst, src) \
33968                     (dst) = ((dst) &\
33969                     ~0xff000000U) | (((u_int32_t)(src) <<\
33970                     24) & 0xff000000U)
33971 #define PCU_WOW5__OFFSET7__VERIFY(src) \
33972                     (!((((u_int32_t)(src)\
33973                     << 24) & ~0xff000000U)))
33974 #define PCU_WOW5__TYPE                                                u_int32_t
33975 #define PCU_WOW5__READ                                              0xffffffffU
33976 #define PCU_WOW5__WRITE                                             0xffffffffU
33977
33978 #endif /* __PCU_WOW5_MACRO__ */
33979
33980
33981 /* macros for mac_pcu_reg_block.PCU_WOW5 */
33982 #define INST_MAC_PCU_REG_BLOCK__PCU_WOW5__NUM                                 1
33983
33984 /* macros for BlueprintGlobalNameSpace::MAC_PCU_PHY_ERR_CNT_MASK_CONT */
33985 #ifndef __MAC_PCU_PHY_ERR_CNT_MASK_CONT_MACRO__
33986 #define __MAC_PCU_PHY_ERR_CNT_MASK_CONT_MACRO__
33987
33988 /* macros for field MASK1 */
33989 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK1__SHIFT                           0
33990 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK1__WIDTH                           8
33991 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK1__MASK                  0x000000ffU
33992 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK1__READ(src) \
33993                     (u_int32_t)(src)\
33994                     & 0x000000ffU
33995 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK1__WRITE(src) \
33996                     ((u_int32_t)(src)\
33997                     & 0x000000ffU)
33998 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK1__MODIFY(dst, src) \
33999                     (dst) = ((dst) &\
34000                     ~0x000000ffU) | ((u_int32_t)(src) &\
34001                     0x000000ffU)
34002 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK1__VERIFY(src) \
34003                     (!(((u_int32_t)(src)\
34004                     & ~0x000000ffU)))
34005
34006 /* macros for field MASK2 */
34007 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK2__SHIFT                           8
34008 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK2__WIDTH                           8
34009 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK2__MASK                  0x0000ff00U
34010 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK2__READ(src) \
34011                     (((u_int32_t)(src)\
34012                     & 0x0000ff00U) >> 8)
34013 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK2__WRITE(src) \
34014                     (((u_int32_t)(src)\
34015                     << 8) & 0x0000ff00U)
34016 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK2__MODIFY(dst, src) \
34017                     (dst) = ((dst) &\
34018                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
34019                     8) & 0x0000ff00U)
34020 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK2__VERIFY(src) \
34021                     (!((((u_int32_t)(src)\
34022                     << 8) & ~0x0000ff00U)))
34023
34024 /* macros for field MASK3 */
34025 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK3__SHIFT                          16
34026 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK3__WIDTH                           8
34027 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK3__MASK                  0x00ff0000U
34028 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK3__READ(src) \
34029                     (((u_int32_t)(src)\
34030                     & 0x00ff0000U) >> 16)
34031 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK3__WRITE(src) \
34032                     (((u_int32_t)(src)\
34033                     << 16) & 0x00ff0000U)
34034 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK3__MODIFY(dst, src) \
34035                     (dst) = ((dst) &\
34036                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
34037                     16) & 0x00ff0000U)
34038 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__MASK3__VERIFY(src) \
34039                     (!((((u_int32_t)(src)\
34040                     << 16) & ~0x00ff0000U)))
34041 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__TYPE                           u_int32_t
34042 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__READ                         0x00ffffffU
34043 #define MAC_PCU_PHY_ERR_CNT_MASK_CONT__WRITE                        0x00ffffffU
34044
34045 #endif /* __MAC_PCU_PHY_ERR_CNT_MASK_CONT_MACRO__ */
34046
34047
34048 /* macros for mac_pcu_reg_block.MAC_PCU_PHY_ERR_CNT_MASK_CONT */
34049 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_PHY_ERR_CNT_MASK_CONT__NUM            1
34050
34051 /* macros for BlueprintGlobalNameSpace::MAC_PCU_AZIMUTH_MODE */
34052 #ifndef __MAC_PCU_AZIMUTH_MODE_MACRO__
34053 #define __MAC_PCU_AZIMUTH_MODE_MACRO__
34054
34055 /* macros for field DISABLE_TSF_UPDATE */
34056 #define MAC_PCU_AZIMUTH_MODE__DISABLE_TSF_UPDATE__SHIFT                       0
34057 #define MAC_PCU_AZIMUTH_MODE__DISABLE_TSF_UPDATE__WIDTH                       1
34058 #define MAC_PCU_AZIMUTH_MODE__DISABLE_TSF_UPDATE__MASK              0x00000001U
34059 #define MAC_PCU_AZIMUTH_MODE__DISABLE_TSF_UPDATE__READ(src) \
34060                     (u_int32_t)(src)\
34061                     & 0x00000001U
34062 #define MAC_PCU_AZIMUTH_MODE__DISABLE_TSF_UPDATE__WRITE(src) \
34063                     ((u_int32_t)(src)\
34064                     & 0x00000001U)
34065 #define MAC_PCU_AZIMUTH_MODE__DISABLE_TSF_UPDATE__MODIFY(dst, src) \
34066                     (dst) = ((dst) &\
34067                     ~0x00000001U) | ((u_int32_t)(src) &\
34068                     0x00000001U)
34069 #define MAC_PCU_AZIMUTH_MODE__DISABLE_TSF_UPDATE__VERIFY(src) \
34070                     (!(((u_int32_t)(src)\
34071                     & ~0x00000001U)))
34072 #define MAC_PCU_AZIMUTH_MODE__DISABLE_TSF_UPDATE__SET(dst) \
34073                     (dst) = ((dst) &\
34074                     ~0x00000001U) | (u_int32_t)(1)
34075 #define MAC_PCU_AZIMUTH_MODE__DISABLE_TSF_UPDATE__CLR(dst) \
34076                     (dst) = ((dst) &\
34077                     ~0x00000001U) | (u_int32_t)(0)
34078
34079 /* macros for field KEY_SEARCH_AD1 */
34080 #define MAC_PCU_AZIMUTH_MODE__KEY_SEARCH_AD1__SHIFT                           1
34081 #define MAC_PCU_AZIMUTH_MODE__KEY_SEARCH_AD1__WIDTH                           1
34082 #define MAC_PCU_AZIMUTH_MODE__KEY_SEARCH_AD1__MASK                  0x00000002U
34083 #define MAC_PCU_AZIMUTH_MODE__KEY_SEARCH_AD1__READ(src) \
34084                     (((u_int32_t)(src)\
34085                     & 0x00000002U) >> 1)
34086 #define MAC_PCU_AZIMUTH_MODE__KEY_SEARCH_AD1__WRITE(src) \
34087                     (((u_int32_t)(src)\
34088                     << 1) & 0x00000002U)
34089 #define MAC_PCU_AZIMUTH_MODE__KEY_SEARCH_AD1__MODIFY(dst, src) \
34090                     (dst) = ((dst) &\
34091                     ~0x00000002U) | (((u_int32_t)(src) <<\
34092                     1) & 0x00000002U)
34093 #define MAC_PCU_AZIMUTH_MODE__KEY_SEARCH_AD1__VERIFY(src) \
34094                     (!((((u_int32_t)(src)\
34095                     << 1) & ~0x00000002U)))
34096 #define MAC_PCU_AZIMUTH_MODE__KEY_SEARCH_AD1__SET(dst) \
34097                     (dst) = ((dst) &\
34098                     ~0x00000002U) | ((u_int32_t)(1) << 1)
34099 #define MAC_PCU_AZIMUTH_MODE__KEY_SEARCH_AD1__CLR(dst) \
34100                     (dst) = ((dst) &\
34101                     ~0x00000002U) | ((u_int32_t)(0) << 1)
34102
34103 /* macros for field TX_TSF_STATUS_SEL */
34104 #define MAC_PCU_AZIMUTH_MODE__TX_TSF_STATUS_SEL__SHIFT                        2
34105 #define MAC_PCU_AZIMUTH_MODE__TX_TSF_STATUS_SEL__WIDTH                        1
34106 #define MAC_PCU_AZIMUTH_MODE__TX_TSF_STATUS_SEL__MASK               0x00000004U
34107 #define MAC_PCU_AZIMUTH_MODE__TX_TSF_STATUS_SEL__READ(src) \
34108                     (((u_int32_t)(src)\
34109                     & 0x00000004U) >> 2)
34110 #define MAC_PCU_AZIMUTH_MODE__TX_TSF_STATUS_SEL__WRITE(src) \
34111                     (((u_int32_t)(src)\
34112                     << 2) & 0x00000004U)
34113 #define MAC_PCU_AZIMUTH_MODE__TX_TSF_STATUS_SEL__MODIFY(dst, src) \
34114                     (dst) = ((dst) &\
34115                     ~0x00000004U) | (((u_int32_t)(src) <<\
34116                     2) & 0x00000004U)
34117 #define MAC_PCU_AZIMUTH_MODE__TX_TSF_STATUS_SEL__VERIFY(src) \
34118                     (!((((u_int32_t)(src)\
34119                     << 2) & ~0x00000004U)))
34120 #define MAC_PCU_AZIMUTH_MODE__TX_TSF_STATUS_SEL__SET(dst) \
34121                     (dst) = ((dst) &\
34122                     ~0x00000004U) | ((u_int32_t)(1) << 2)
34123 #define MAC_PCU_AZIMUTH_MODE__TX_TSF_STATUS_SEL__CLR(dst) \
34124                     (dst) = ((dst) &\
34125                     ~0x00000004U) | ((u_int32_t)(0) << 2)
34126
34127 /* macros for field RX_TSF_STATUS_SEL */
34128 #define MAC_PCU_AZIMUTH_MODE__RX_TSF_STATUS_SEL__SHIFT                        3
34129 #define MAC_PCU_AZIMUTH_MODE__RX_TSF_STATUS_SEL__WIDTH                        1
34130 #define MAC_PCU_AZIMUTH_MODE__RX_TSF_STATUS_SEL__MASK               0x00000008U
34131 #define MAC_PCU_AZIMUTH_MODE__RX_TSF_STATUS_SEL__READ(src) \
34132                     (((u_int32_t)(src)\
34133                     & 0x00000008U) >> 3)
34134 #define MAC_PCU_AZIMUTH_MODE__RX_TSF_STATUS_SEL__WRITE(src) \
34135                     (((u_int32_t)(src)\
34136                     << 3) & 0x00000008U)
34137 #define MAC_PCU_AZIMUTH_MODE__RX_TSF_STATUS_SEL__MODIFY(dst, src) \
34138                     (dst) = ((dst) &\
34139                     ~0x00000008U) | (((u_int32_t)(src) <<\
34140                     3) & 0x00000008U)
34141 #define MAC_PCU_AZIMUTH_MODE__RX_TSF_STATUS_SEL__VERIFY(src) \
34142                     (!((((u_int32_t)(src)\
34143                     << 3) & ~0x00000008U)))
34144 #define MAC_PCU_AZIMUTH_MODE__RX_TSF_STATUS_SEL__SET(dst) \
34145                     (dst) = ((dst) &\
34146                     ~0x00000008U) | ((u_int32_t)(1) << 3)
34147 #define MAC_PCU_AZIMUTH_MODE__RX_TSF_STATUS_SEL__CLR(dst) \
34148                     (dst) = ((dst) &\
34149                     ~0x00000008U) | ((u_int32_t)(0) << 3)
34150
34151 /* macros for field CLK_EN */
34152 #define MAC_PCU_AZIMUTH_MODE__CLK_EN__SHIFT                                   4
34153 #define MAC_PCU_AZIMUTH_MODE__CLK_EN__WIDTH                                   1
34154 #define MAC_PCU_AZIMUTH_MODE__CLK_EN__MASK                          0x00000010U
34155 #define MAC_PCU_AZIMUTH_MODE__CLK_EN__READ(src) \
34156                     (((u_int32_t)(src)\
34157                     & 0x00000010U) >> 4)
34158 #define MAC_PCU_AZIMUTH_MODE__CLK_EN__WRITE(src) \
34159                     (((u_int32_t)(src)\
34160                     << 4) & 0x00000010U)
34161 #define MAC_PCU_AZIMUTH_MODE__CLK_EN__MODIFY(dst, src) \
34162                     (dst) = ((dst) &\
34163                     ~0x00000010U) | (((u_int32_t)(src) <<\
34164                     4) & 0x00000010U)
34165 #define MAC_PCU_AZIMUTH_MODE__CLK_EN__VERIFY(src) \
34166                     (!((((u_int32_t)(src)\
34167                     << 4) & ~0x00000010U)))
34168 #define MAC_PCU_AZIMUTH_MODE__CLK_EN__SET(dst) \
34169                     (dst) = ((dst) &\
34170                     ~0x00000010U) | ((u_int32_t)(1) << 4)
34171 #define MAC_PCU_AZIMUTH_MODE__CLK_EN__CLR(dst) \
34172                     (dst) = ((dst) &\
34173                     ~0x00000010U) | ((u_int32_t)(0) << 4)
34174
34175 /* macros for field TX_DESC_EN */
34176 #define MAC_PCU_AZIMUTH_MODE__TX_DESC_EN__SHIFT                               5
34177 #define MAC_PCU_AZIMUTH_MODE__TX_DESC_EN__WIDTH                               1
34178 #define MAC_PCU_AZIMUTH_MODE__TX_DESC_EN__MASK                      0x00000020U
34179 #define MAC_PCU_AZIMUTH_MODE__TX_DESC_EN__READ(src) \
34180                     (((u_int32_t)(src)\
34181                     & 0x00000020U) >> 5)
34182 #define MAC_PCU_AZIMUTH_MODE__TX_DESC_EN__WRITE(src) \
34183                     (((u_int32_t)(src)\
34184                     << 5) & 0x00000020U)
34185 #define MAC_PCU_AZIMUTH_MODE__TX_DESC_EN__MODIFY(dst, src) \
34186                     (dst) = ((dst) &\
34187                     ~0x00000020U) | (((u_int32_t)(src) <<\
34188                     5) & 0x00000020U)
34189 #define MAC_PCU_AZIMUTH_MODE__TX_DESC_EN__VERIFY(src) \
34190                     (!((((u_int32_t)(src)\
34191                     << 5) & ~0x00000020U)))
34192 #define MAC_PCU_AZIMUTH_MODE__TX_DESC_EN__SET(dst) \
34193                     (dst) = ((dst) &\
34194                     ~0x00000020U) | ((u_int32_t)(1) << 5)
34195 #define MAC_PCU_AZIMUTH_MODE__TX_DESC_EN__CLR(dst) \
34196                     (dst) = ((dst) &\
34197                     ~0x00000020U) | ((u_int32_t)(0) << 5)
34198
34199 /* macros for field ACK_CTS_MATCH_TX_AD2 */
34200 #define MAC_PCU_AZIMUTH_MODE__ACK_CTS_MATCH_TX_AD2__SHIFT                     6
34201 #define MAC_PCU_AZIMUTH_MODE__ACK_CTS_MATCH_TX_AD2__WIDTH                     1
34202 #define MAC_PCU_AZIMUTH_MODE__ACK_CTS_MATCH_TX_AD2__MASK            0x00000040U
34203 #define MAC_PCU_AZIMUTH_MODE__ACK_CTS_MATCH_TX_AD2__READ(src) \
34204                     (((u_int32_t)(src)\
34205                     & 0x00000040U) >> 6)
34206 #define MAC_PCU_AZIMUTH_MODE__ACK_CTS_MATCH_TX_AD2__WRITE(src) \
34207                     (((u_int32_t)(src)\
34208                     << 6) & 0x00000040U)
34209 #define MAC_PCU_AZIMUTH_MODE__ACK_CTS_MATCH_TX_AD2__MODIFY(dst, src) \
34210                     (dst) = ((dst) &\
34211                     ~0x00000040U) | (((u_int32_t)(src) <<\
34212                     6) & 0x00000040U)
34213 #define MAC_PCU_AZIMUTH_MODE__ACK_CTS_MATCH_TX_AD2__VERIFY(src) \
34214                     (!((((u_int32_t)(src)\
34215                     << 6) & ~0x00000040U)))
34216 #define MAC_PCU_AZIMUTH_MODE__ACK_CTS_MATCH_TX_AD2__SET(dst) \
34217                     (dst) = ((dst) &\
34218                     ~0x00000040U) | ((u_int32_t)(1) << 6)
34219 #define MAC_PCU_AZIMUTH_MODE__ACK_CTS_MATCH_TX_AD2__CLR(dst) \
34220                     (dst) = ((dst) &\
34221                     ~0x00000040U) | ((u_int32_t)(0) << 6)
34222
34223 /* macros for field BA_USES_AD1 */
34224 #define MAC_PCU_AZIMUTH_MODE__BA_USES_AD1__SHIFT                              7
34225 #define MAC_PCU_AZIMUTH_MODE__BA_USES_AD1__WIDTH                              1
34226 #define MAC_PCU_AZIMUTH_MODE__BA_USES_AD1__MASK                     0x00000080U
34227 #define MAC_PCU_AZIMUTH_MODE__BA_USES_AD1__READ(src) \
34228                     (((u_int32_t)(src)\
34229                     & 0x00000080U) >> 7)
34230 #define MAC_PCU_AZIMUTH_MODE__BA_USES_AD1__WRITE(src) \
34231                     (((u_int32_t)(src)\
34232                     << 7) & 0x00000080U)
34233 #define MAC_PCU_AZIMUTH_MODE__BA_USES_AD1__MODIFY(dst, src) \
34234                     (dst) = ((dst) &\
34235                     ~0x00000080U) | (((u_int32_t)(src) <<\
34236                     7) & 0x00000080U)
34237 #define MAC_PCU_AZIMUTH_MODE__BA_USES_AD1__VERIFY(src) \
34238                     (!((((u_int32_t)(src)\
34239                     << 7) & ~0x00000080U)))
34240 #define MAC_PCU_AZIMUTH_MODE__BA_USES_AD1__SET(dst) \
34241                     (dst) = ((dst) &\
34242                     ~0x00000080U) | ((u_int32_t)(1) << 7)
34243 #define MAC_PCU_AZIMUTH_MODE__BA_USES_AD1__CLR(dst) \
34244                     (dst) = ((dst) &\
34245                     ~0x00000080U) | ((u_int32_t)(0) << 7)
34246
34247 /* macros for field WMAC_CLK_SEL */
34248 #define MAC_PCU_AZIMUTH_MODE__WMAC_CLK_SEL__SHIFT                             8
34249 #define MAC_PCU_AZIMUTH_MODE__WMAC_CLK_SEL__WIDTH                             1
34250 #define MAC_PCU_AZIMUTH_MODE__WMAC_CLK_SEL__MASK                    0x00000100U
34251 #define MAC_PCU_AZIMUTH_MODE__WMAC_CLK_SEL__READ(src) \
34252                     (((u_int32_t)(src)\
34253                     & 0x00000100U) >> 8)
34254 #define MAC_PCU_AZIMUTH_MODE__WMAC_CLK_SEL__WRITE(src) \
34255                     (((u_int32_t)(src)\
34256                     << 8) & 0x00000100U)
34257 #define MAC_PCU_AZIMUTH_MODE__WMAC_CLK_SEL__MODIFY(dst, src) \
34258                     (dst) = ((dst) &\
34259                     ~0x00000100U) | (((u_int32_t)(src) <<\
34260                     8) & 0x00000100U)
34261 #define MAC_PCU_AZIMUTH_MODE__WMAC_CLK_SEL__VERIFY(src) \
34262                     (!((((u_int32_t)(src)\
34263                     << 8) & ~0x00000100U)))
34264 #define MAC_PCU_AZIMUTH_MODE__WMAC_CLK_SEL__SET(dst) \
34265                     (dst) = ((dst) &\
34266                     ~0x00000100U) | ((u_int32_t)(1) << 8)
34267 #define MAC_PCU_AZIMUTH_MODE__WMAC_CLK_SEL__CLR(dst) \
34268                     (dst) = ((dst) &\
34269                     ~0x00000100U) | ((u_int32_t)(0) << 8)
34270
34271 /* macros for field FILTER_PASS_HOLD */
34272 #define MAC_PCU_AZIMUTH_MODE__FILTER_PASS_HOLD__SHIFT                         9
34273 #define MAC_PCU_AZIMUTH_MODE__FILTER_PASS_HOLD__WIDTH                         1
34274 #define MAC_PCU_AZIMUTH_MODE__FILTER_PASS_HOLD__MASK                0x00000200U
34275 #define MAC_PCU_AZIMUTH_MODE__FILTER_PASS_HOLD__READ(src) \
34276                     (((u_int32_t)(src)\
34277                     & 0x00000200U) >> 9)
34278 #define MAC_PCU_AZIMUTH_MODE__FILTER_PASS_HOLD__WRITE(src) \
34279                     (((u_int32_t)(src)\
34280                     << 9) & 0x00000200U)
34281 #define MAC_PCU_AZIMUTH_MODE__FILTER_PASS_HOLD__MODIFY(dst, src) \
34282                     (dst) = ((dst) &\
34283                     ~0x00000200U) | (((u_int32_t)(src) <<\
34284                     9) & 0x00000200U)
34285 #define MAC_PCU_AZIMUTH_MODE__FILTER_PASS_HOLD__VERIFY(src) \
34286                     (!((((u_int32_t)(src)\
34287                     << 9) & ~0x00000200U)))
34288 #define MAC_PCU_AZIMUTH_MODE__FILTER_PASS_HOLD__SET(dst) \
34289                     (dst) = ((dst) &\
34290                     ~0x00000200U) | ((u_int32_t)(1) << 9)
34291 #define MAC_PCU_AZIMUTH_MODE__FILTER_PASS_HOLD__CLR(dst) \
34292                     (dst) = ((dst) &\
34293                     ~0x00000200U) | ((u_int32_t)(0) << 9)
34294 #define MAC_PCU_AZIMUTH_MODE__TYPE                                    u_int32_t
34295 #define MAC_PCU_AZIMUTH_MODE__READ                                  0x000003ffU
34296 #define MAC_PCU_AZIMUTH_MODE__WRITE                                 0x000003ffU
34297
34298 #endif /* __MAC_PCU_AZIMUTH_MODE_MACRO__ */
34299
34300
34301 /* macros for mac_pcu_reg_block.MAC_PCU_AZIMUTH_MODE */
34302 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_AZIMUTH_MODE__NUM                     1
34303
34304 /* macros for BlueprintGlobalNameSpace::MAC_PCU_AZIMUTH_TIME_STAMP */
34305 #ifndef __MAC_PCU_AZIMUTH_TIME_STAMP_MACRO__
34306 #define __MAC_PCU_AZIMUTH_TIME_STAMP_MACRO__
34307
34308 /* macros for field VALUE */
34309 #define MAC_PCU_AZIMUTH_TIME_STAMP__VALUE__SHIFT                              0
34310 #define MAC_PCU_AZIMUTH_TIME_STAMP__VALUE__WIDTH                             32
34311 #define MAC_PCU_AZIMUTH_TIME_STAMP__VALUE__MASK                     0xffffffffU
34312 #define MAC_PCU_AZIMUTH_TIME_STAMP__VALUE__READ(src) \
34313                     (u_int32_t)(src)\
34314                     & 0xffffffffU
34315 #define MAC_PCU_AZIMUTH_TIME_STAMP__VALUE__WRITE(src) \
34316                     ((u_int32_t)(src)\
34317                     & 0xffffffffU)
34318 #define MAC_PCU_AZIMUTH_TIME_STAMP__VALUE__MODIFY(dst, src) \
34319                     (dst) = ((dst) &\
34320                     ~0xffffffffU) | ((u_int32_t)(src) &\
34321                     0xffffffffU)
34322 #define MAC_PCU_AZIMUTH_TIME_STAMP__VALUE__VERIFY(src) \
34323                     (!(((u_int32_t)(src)\
34324                     & ~0xffffffffU)))
34325 #define MAC_PCU_AZIMUTH_TIME_STAMP__TYPE                              u_int32_t
34326 #define MAC_PCU_AZIMUTH_TIME_STAMP__READ                            0xffffffffU
34327 #define MAC_PCU_AZIMUTH_TIME_STAMP__WRITE                           0xffffffffU
34328
34329 #endif /* __MAC_PCU_AZIMUTH_TIME_STAMP_MACRO__ */
34330
34331
34332 /* macros for mac_pcu_reg_block.MAC_PCU_AZIMUTH_TIME_STAMP */
34333 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_AZIMUTH_TIME_STAMP__NUM               1
34334
34335 /* macros for BlueprintGlobalNameSpace::MAC_PCU_20_40_MODE */
34336 #ifndef __MAC_PCU_20_40_MODE_MACRO__
34337 #define __MAC_PCU_20_40_MODE_MACRO__
34338
34339 /* macros for field JOINED_RX_CLEAR */
34340 #define MAC_PCU_20_40_MODE__JOINED_RX_CLEAR__SHIFT                            0
34341 #define MAC_PCU_20_40_MODE__JOINED_RX_CLEAR__WIDTH                            1
34342 #define MAC_PCU_20_40_MODE__JOINED_RX_CLEAR__MASK                   0x00000001U
34343 #define MAC_PCU_20_40_MODE__JOINED_RX_CLEAR__READ(src) \
34344                     (u_int32_t)(src)\
34345                     & 0x00000001U
34346 #define MAC_PCU_20_40_MODE__JOINED_RX_CLEAR__WRITE(src) \
34347                     ((u_int32_t)(src)\
34348                     & 0x00000001U)
34349 #define MAC_PCU_20_40_MODE__JOINED_RX_CLEAR__MODIFY(dst, src) \
34350                     (dst) = ((dst) &\
34351                     ~0x00000001U) | ((u_int32_t)(src) &\
34352                     0x00000001U)
34353 #define MAC_PCU_20_40_MODE__JOINED_RX_CLEAR__VERIFY(src) \
34354                     (!(((u_int32_t)(src)\
34355                     & ~0x00000001U)))
34356 #define MAC_PCU_20_40_MODE__JOINED_RX_CLEAR__SET(dst) \
34357                     (dst) = ((dst) &\
34358                     ~0x00000001U) | (u_int32_t)(1)
34359 #define MAC_PCU_20_40_MODE__JOINED_RX_CLEAR__CLR(dst) \
34360                     (dst) = ((dst) &\
34361                     ~0x00000001U) | (u_int32_t)(0)
34362
34363 /* macros for field EXT_PIFS_ENABLE */
34364 #define MAC_PCU_20_40_MODE__EXT_PIFS_ENABLE__SHIFT                            1
34365 #define MAC_PCU_20_40_MODE__EXT_PIFS_ENABLE__WIDTH                            1
34366 #define MAC_PCU_20_40_MODE__EXT_PIFS_ENABLE__MASK                   0x00000002U
34367 #define MAC_PCU_20_40_MODE__EXT_PIFS_ENABLE__READ(src) \
34368                     (((u_int32_t)(src)\
34369                     & 0x00000002U) >> 1)
34370 #define MAC_PCU_20_40_MODE__EXT_PIFS_ENABLE__WRITE(src) \
34371                     (((u_int32_t)(src)\
34372                     << 1) & 0x00000002U)
34373 #define MAC_PCU_20_40_MODE__EXT_PIFS_ENABLE__MODIFY(dst, src) \
34374                     (dst) = ((dst) &\
34375                     ~0x00000002U) | (((u_int32_t)(src) <<\
34376                     1) & 0x00000002U)
34377 #define MAC_PCU_20_40_MODE__EXT_PIFS_ENABLE__VERIFY(src) \
34378                     (!((((u_int32_t)(src)\
34379                     << 1) & ~0x00000002U)))
34380 #define MAC_PCU_20_40_MODE__EXT_PIFS_ENABLE__SET(dst) \
34381                     (dst) = ((dst) &\
34382                     ~0x00000002U) | ((u_int32_t)(1) << 1)
34383 #define MAC_PCU_20_40_MODE__EXT_PIFS_ENABLE__CLR(dst) \
34384                     (dst) = ((dst) &\
34385                     ~0x00000002U) | ((u_int32_t)(0) << 1)
34386
34387 /* macros for field TX_HT20_ON_EXT_BUSY */
34388 #define MAC_PCU_20_40_MODE__TX_HT20_ON_EXT_BUSY__SHIFT                        2
34389 #define MAC_PCU_20_40_MODE__TX_HT20_ON_EXT_BUSY__WIDTH                        1
34390 #define MAC_PCU_20_40_MODE__TX_HT20_ON_EXT_BUSY__MASK               0x00000004U
34391 #define MAC_PCU_20_40_MODE__TX_HT20_ON_EXT_BUSY__READ(src) \
34392                     (((u_int32_t)(src)\
34393                     & 0x00000004U) >> 2)
34394 #define MAC_PCU_20_40_MODE__TX_HT20_ON_EXT_BUSY__WRITE(src) \
34395                     (((u_int32_t)(src)\
34396                     << 2) & 0x00000004U)
34397 #define MAC_PCU_20_40_MODE__TX_HT20_ON_EXT_BUSY__MODIFY(dst, src) \
34398                     (dst) = ((dst) &\
34399                     ~0x00000004U) | (((u_int32_t)(src) <<\
34400                     2) & 0x00000004U)
34401 #define MAC_PCU_20_40_MODE__TX_HT20_ON_EXT_BUSY__VERIFY(src) \
34402                     (!((((u_int32_t)(src)\
34403                     << 2) & ~0x00000004U)))
34404 #define MAC_PCU_20_40_MODE__TX_HT20_ON_EXT_BUSY__SET(dst) \
34405                     (dst) = ((dst) &\
34406                     ~0x00000004U) | ((u_int32_t)(1) << 2)
34407 #define MAC_PCU_20_40_MODE__TX_HT20_ON_EXT_BUSY__CLR(dst) \
34408                     (dst) = ((dst) &\
34409                     ~0x00000004U) | ((u_int32_t)(0) << 2)
34410
34411 /* macros for field SWAMPED_FORCES_RX_CLEAR_CTL_IDLE */
34412 #define MAC_PCU_20_40_MODE__SWAMPED_FORCES_RX_CLEAR_CTL_IDLE__SHIFT           3
34413 #define MAC_PCU_20_40_MODE__SWAMPED_FORCES_RX_CLEAR_CTL_IDLE__WIDTH           1
34414 #define MAC_PCU_20_40_MODE__SWAMPED_FORCES_RX_CLEAR_CTL_IDLE__MASK  0x00000008U
34415 #define MAC_PCU_20_40_MODE__SWAMPED_FORCES_RX_CLEAR_CTL_IDLE__READ(src) \
34416                     (((u_int32_t)(src)\
34417                     & 0x00000008U) >> 3)
34418 #define MAC_PCU_20_40_MODE__SWAMPED_FORCES_RX_CLEAR_CTL_IDLE__WRITE(src) \
34419                     (((u_int32_t)(src)\
34420                     << 3) & 0x00000008U)
34421 #define MAC_PCU_20_40_MODE__SWAMPED_FORCES_RX_CLEAR_CTL_IDLE__MODIFY(dst, src) \
34422                     (dst) = ((dst) &\
34423                     ~0x00000008U) | (((u_int32_t)(src) <<\
34424                     3) & 0x00000008U)
34425 #define MAC_PCU_20_40_MODE__SWAMPED_FORCES_RX_CLEAR_CTL_IDLE__VERIFY(src) \
34426                     (!((((u_int32_t)(src)\
34427                     << 3) & ~0x00000008U)))
34428 #define MAC_PCU_20_40_MODE__SWAMPED_FORCES_RX_CLEAR_CTL_IDLE__SET(dst) \
34429                     (dst) = ((dst) &\
34430                     ~0x00000008U) | ((u_int32_t)(1) << 3)
34431 #define MAC_PCU_20_40_MODE__SWAMPED_FORCES_RX_CLEAR_CTL_IDLE__CLR(dst) \
34432                     (dst) = ((dst) &\
34433                     ~0x00000008U) | ((u_int32_t)(0) << 3)
34434
34435 /* macros for field PIFS_CYCLES */
34436 #define MAC_PCU_20_40_MODE__PIFS_CYCLES__SHIFT                                4
34437 #define MAC_PCU_20_40_MODE__PIFS_CYCLES__WIDTH                               12
34438 #define MAC_PCU_20_40_MODE__PIFS_CYCLES__MASK                       0x0000fff0U
34439 #define MAC_PCU_20_40_MODE__PIFS_CYCLES__READ(src) \
34440                     (((u_int32_t)(src)\
34441                     & 0x0000fff0U) >> 4)
34442 #define MAC_PCU_20_40_MODE__PIFS_CYCLES__WRITE(src) \
34443                     (((u_int32_t)(src)\
34444                     << 4) & 0x0000fff0U)
34445 #define MAC_PCU_20_40_MODE__PIFS_CYCLES__MODIFY(dst, src) \
34446                     (dst) = ((dst) &\
34447                     ~0x0000fff0U) | (((u_int32_t)(src) <<\
34448                     4) & 0x0000fff0U)
34449 #define MAC_PCU_20_40_MODE__PIFS_CYCLES__VERIFY(src) \
34450                     (!((((u_int32_t)(src)\
34451                     << 4) & ~0x0000fff0U)))
34452 #define MAC_PCU_20_40_MODE__TYPE                                      u_int32_t
34453 #define MAC_PCU_20_40_MODE__READ                                    0x0000ffffU
34454 #define MAC_PCU_20_40_MODE__WRITE                                   0x0000ffffU
34455
34456 #endif /* __MAC_PCU_20_40_MODE_MACRO__ */
34457
34458
34459 /* macros for mac_pcu_reg_block.MAC_PCU_20_40_MODE */
34460 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_20_40_MODE__NUM                       1
34461
34462 /* macros for BlueprintGlobalNameSpace::MAC_PCU_H_XFER_TIMEOUT */
34463 #ifndef __MAC_PCU_H_XFER_TIMEOUT_MACRO__
34464 #define __MAC_PCU_H_XFER_TIMEOUT_MACRO__
34465
34466 /* macros for field VALUE */
34467 #define MAC_PCU_H_XFER_TIMEOUT__VALUE__SHIFT                                  0
34468 #define MAC_PCU_H_XFER_TIMEOUT__VALUE__WIDTH                                  5
34469 #define MAC_PCU_H_XFER_TIMEOUT__VALUE__MASK                         0x0000001fU
34470 #define MAC_PCU_H_XFER_TIMEOUT__VALUE__READ(src) (u_int32_t)(src) & 0x0000001fU
34471 #define MAC_PCU_H_XFER_TIMEOUT__VALUE__WRITE(src) \
34472                     ((u_int32_t)(src)\
34473                     & 0x0000001fU)
34474 #define MAC_PCU_H_XFER_TIMEOUT__VALUE__MODIFY(dst, src) \
34475                     (dst) = ((dst) &\
34476                     ~0x0000001fU) | ((u_int32_t)(src) &\
34477                     0x0000001fU)
34478 #define MAC_PCU_H_XFER_TIMEOUT__VALUE__VERIFY(src) \
34479                     (!(((u_int32_t)(src)\
34480                     & ~0x0000001fU)))
34481
34482 /* macros for field DISABLE */
34483 #define MAC_PCU_H_XFER_TIMEOUT__DISABLE__SHIFT                                5
34484 #define MAC_PCU_H_XFER_TIMEOUT__DISABLE__WIDTH                                1
34485 #define MAC_PCU_H_XFER_TIMEOUT__DISABLE__MASK                       0x00000020U
34486 #define MAC_PCU_H_XFER_TIMEOUT__DISABLE__READ(src) \
34487                     (((u_int32_t)(src)\
34488                     & 0x00000020U) >> 5)
34489 #define MAC_PCU_H_XFER_TIMEOUT__DISABLE__WRITE(src) \
34490                     (((u_int32_t)(src)\
34491                     << 5) & 0x00000020U)
34492 #define MAC_PCU_H_XFER_TIMEOUT__DISABLE__MODIFY(dst, src) \
34493                     (dst) = ((dst) &\
34494                     ~0x00000020U) | (((u_int32_t)(src) <<\
34495                     5) & 0x00000020U)
34496 #define MAC_PCU_H_XFER_TIMEOUT__DISABLE__VERIFY(src) \
34497                     (!((((u_int32_t)(src)\
34498                     << 5) & ~0x00000020U)))
34499 #define MAC_PCU_H_XFER_TIMEOUT__DISABLE__SET(dst) \
34500                     (dst) = ((dst) &\
34501                     ~0x00000020U) | ((u_int32_t)(1) << 5)
34502 #define MAC_PCU_H_XFER_TIMEOUT__DISABLE__CLR(dst) \
34503                     (dst) = ((dst) &\
34504                     ~0x00000020U) | ((u_int32_t)(0) << 5)
34505
34506 /* macros for field EXTXBF_IMMEDIATE_RESP */
34507 #define MAC_PCU_H_XFER_TIMEOUT__EXTXBF_IMMEDIATE_RESP__SHIFT                  6
34508 #define MAC_PCU_H_XFER_TIMEOUT__EXTXBF_IMMEDIATE_RESP__WIDTH                  1
34509 #define MAC_PCU_H_XFER_TIMEOUT__EXTXBF_IMMEDIATE_RESP__MASK         0x00000040U
34510 #define MAC_PCU_H_XFER_TIMEOUT__EXTXBF_IMMEDIATE_RESP__READ(src) \
34511                     (((u_int32_t)(src)\
34512                     & 0x00000040U) >> 6)
34513 #define MAC_PCU_H_XFER_TIMEOUT__EXTXBF_IMMEDIATE_RESP__WRITE(src) \
34514                     (((u_int32_t)(src)\
34515                     << 6) & 0x00000040U)
34516 #define MAC_PCU_H_XFER_TIMEOUT__EXTXBF_IMMEDIATE_RESP__MODIFY(dst, src) \
34517                     (dst) = ((dst) &\
34518                     ~0x00000040U) | (((u_int32_t)(src) <<\
34519                     6) & 0x00000040U)
34520 #define MAC_PCU_H_XFER_TIMEOUT__EXTXBF_IMMEDIATE_RESP__VERIFY(src) \
34521                     (!((((u_int32_t)(src)\
34522                     << 6) & ~0x00000040U)))
34523 #define MAC_PCU_H_XFER_TIMEOUT__EXTXBF_IMMEDIATE_RESP__SET(dst) \
34524                     (dst) = ((dst) &\
34525                     ~0x00000040U) | ((u_int32_t)(1) << 6)
34526 #define MAC_PCU_H_XFER_TIMEOUT__EXTXBF_IMMEDIATE_RESP__CLR(dst) \
34527                     (dst) = ((dst) &\
34528                     ~0x00000040U) | ((u_int32_t)(0) << 6)
34529
34530 /* macros for field DELAY_EXTXBF_ONLY_UPLOAD_H */
34531 #define MAC_PCU_H_XFER_TIMEOUT__DELAY_EXTXBF_ONLY_UPLOAD_H__SHIFT             7
34532 #define MAC_PCU_H_XFER_TIMEOUT__DELAY_EXTXBF_ONLY_UPLOAD_H__WIDTH             1
34533 #define MAC_PCU_H_XFER_TIMEOUT__DELAY_EXTXBF_ONLY_UPLOAD_H__MASK    0x00000080U
34534 #define MAC_PCU_H_XFER_TIMEOUT__DELAY_EXTXBF_ONLY_UPLOAD_H__READ(src) \
34535                     (((u_int32_t)(src)\
34536                     & 0x00000080U) >> 7)
34537 #define MAC_PCU_H_XFER_TIMEOUT__DELAY_EXTXBF_ONLY_UPLOAD_H__WRITE(src) \
34538                     (((u_int32_t)(src)\
34539                     << 7) & 0x00000080U)
34540 #define MAC_PCU_H_XFER_TIMEOUT__DELAY_EXTXBF_ONLY_UPLOAD_H__MODIFY(dst, src) \
34541                     (dst) = ((dst) &\
34542                     ~0x00000080U) | (((u_int32_t)(src) <<\
34543                     7) & 0x00000080U)
34544 #define MAC_PCU_H_XFER_TIMEOUT__DELAY_EXTXBF_ONLY_UPLOAD_H__VERIFY(src) \
34545                     (!((((u_int32_t)(src)\
34546                     << 7) & ~0x00000080U)))
34547 #define MAC_PCU_H_XFER_TIMEOUT__DELAY_EXTXBF_ONLY_UPLOAD_H__SET(dst) \
34548                     (dst) = ((dst) &\
34549                     ~0x00000080U) | ((u_int32_t)(1) << 7)
34550 #define MAC_PCU_H_XFER_TIMEOUT__DELAY_EXTXBF_ONLY_UPLOAD_H__CLR(dst) \
34551                     (dst) = ((dst) &\
34552                     ~0x00000080U) | ((u_int32_t)(0) << 7)
34553
34554 /* macros for field EXTXBF_NOACK_NORPT */
34555 #define MAC_PCU_H_XFER_TIMEOUT__EXTXBF_NOACK_NORPT__SHIFT                     8
34556 #define MAC_PCU_H_XFER_TIMEOUT__EXTXBF_NOACK_NORPT__WIDTH                     1
34557 #define MAC_PCU_H_XFER_TIMEOUT__EXTXBF_NOACK_NORPT__MASK            0x00000100U
34558 #define MAC_PCU_H_XFER_TIMEOUT__EXTXBF_NOACK_NORPT__READ(src) \
34559                     (((u_int32_t)(src)\
34560                     & 0x00000100U) >> 8)
34561 #define MAC_PCU_H_XFER_TIMEOUT__EXTXBF_NOACK_NORPT__WRITE(src) \
34562                     (((u_int32_t)(src)\
34563                     << 8) & 0x00000100U)
34564 #define MAC_PCU_H_XFER_TIMEOUT__EXTXBF_NOACK_NORPT__MODIFY(dst, src) \
34565                     (dst) = ((dst) &\
34566                     ~0x00000100U) | (((u_int32_t)(src) <<\
34567                     8) & 0x00000100U)
34568 #define MAC_PCU_H_XFER_TIMEOUT__EXTXBF_NOACK_NORPT__VERIFY(src) \
34569                     (!((((u_int32_t)(src)\
34570                     << 8) & ~0x00000100U)))
34571 #define MAC_PCU_H_XFER_TIMEOUT__EXTXBF_NOACK_NORPT__SET(dst) \
34572                     (dst) = ((dst) &\
34573                     ~0x00000100U) | ((u_int32_t)(1) << 8)
34574 #define MAC_PCU_H_XFER_TIMEOUT__EXTXBF_NOACK_NORPT__CLR(dst) \
34575                     (dst) = ((dst) &\
34576                     ~0x00000100U) | ((u_int32_t)(0) << 8)
34577 #define MAC_PCU_H_XFER_TIMEOUT__TYPE                                  u_int32_t
34578 #define MAC_PCU_H_XFER_TIMEOUT__READ                                0x000001ffU
34579 #define MAC_PCU_H_XFER_TIMEOUT__WRITE                               0x000001ffU
34580
34581 #endif /* __MAC_PCU_H_XFER_TIMEOUT_MACRO__ */
34582
34583
34584 /* macros for mac_pcu_reg_block.MAC_PCU_H_XFER_TIMEOUT */
34585 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_H_XFER_TIMEOUT__NUM                   1
34586
34587 /* macros for BlueprintGlobalNameSpace::MAC_PCU_RX_CLEAR_DIFF_CNT */
34588 #ifndef __MAC_PCU_RX_CLEAR_DIFF_CNT_MACRO__
34589 #define __MAC_PCU_RX_CLEAR_DIFF_CNT_MACRO__
34590
34591 /* macros for field VALUE */
34592 #define MAC_PCU_RX_CLEAR_DIFF_CNT__VALUE__SHIFT                               0
34593 #define MAC_PCU_RX_CLEAR_DIFF_CNT__VALUE__WIDTH                              32
34594 #define MAC_PCU_RX_CLEAR_DIFF_CNT__VALUE__MASK                      0xffffffffU
34595 #define MAC_PCU_RX_CLEAR_DIFF_CNT__VALUE__READ(src) \
34596                     (u_int32_t)(src)\
34597                     & 0xffffffffU
34598 #define MAC_PCU_RX_CLEAR_DIFF_CNT__VALUE__WRITE(src) \
34599                     ((u_int32_t)(src)\
34600                     & 0xffffffffU)
34601 #define MAC_PCU_RX_CLEAR_DIFF_CNT__VALUE__MODIFY(dst, src) \
34602                     (dst) = ((dst) &\
34603                     ~0xffffffffU) | ((u_int32_t)(src) &\
34604                     0xffffffffU)
34605 #define MAC_PCU_RX_CLEAR_DIFF_CNT__VALUE__VERIFY(src) \
34606                     (!(((u_int32_t)(src)\
34607                     & ~0xffffffffU)))
34608 #define MAC_PCU_RX_CLEAR_DIFF_CNT__TYPE                               u_int32_t
34609 #define MAC_PCU_RX_CLEAR_DIFF_CNT__READ                             0xffffffffU
34610 #define MAC_PCU_RX_CLEAR_DIFF_CNT__WRITE                            0xffffffffU
34611
34612 #endif /* __MAC_PCU_RX_CLEAR_DIFF_CNT_MACRO__ */
34613
34614
34615 /* macros for mac_pcu_reg_block.MAC_PCU_RX_CLEAR_DIFF_CNT */
34616 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_RX_CLEAR_DIFF_CNT__NUM                1
34617
34618 /* macros for BlueprintGlobalNameSpace::MAC_PCU_SELF_GEN_ANTENNA_MASK */
34619 #ifndef __MAC_PCU_SELF_GEN_ANTENNA_MASK_MACRO__
34620 #define __MAC_PCU_SELF_GEN_ANTENNA_MASK_MACRO__
34621
34622 /* macros for field VALUE */
34623 #define MAC_PCU_SELF_GEN_ANTENNA_MASK__VALUE__SHIFT                           0
34624 #define MAC_PCU_SELF_GEN_ANTENNA_MASK__VALUE__WIDTH                           3
34625 #define MAC_PCU_SELF_GEN_ANTENNA_MASK__VALUE__MASK                  0x00000007U
34626 #define MAC_PCU_SELF_GEN_ANTENNA_MASK__VALUE__READ(src) \
34627                     (u_int32_t)(src)\
34628                     & 0x00000007U
34629 #define MAC_PCU_SELF_GEN_ANTENNA_MASK__VALUE__WRITE(src) \
34630                     ((u_int32_t)(src)\
34631                     & 0x00000007U)
34632 #define MAC_PCU_SELF_GEN_ANTENNA_MASK__VALUE__MODIFY(dst, src) \
34633                     (dst) = ((dst) &\
34634                     ~0x00000007U) | ((u_int32_t)(src) &\
34635                     0x00000007U)
34636 #define MAC_PCU_SELF_GEN_ANTENNA_MASK__VALUE__VERIFY(src) \
34637                     (!(((u_int32_t)(src)\
34638                     & ~0x00000007U)))
34639 #define MAC_PCU_SELF_GEN_ANTENNA_MASK__TYPE                           u_int32_t
34640 #define MAC_PCU_SELF_GEN_ANTENNA_MASK__READ                         0x00000007U
34641 #define MAC_PCU_SELF_GEN_ANTENNA_MASK__WRITE                        0x00000007U
34642
34643 #endif /* __MAC_PCU_SELF_GEN_ANTENNA_MASK_MACRO__ */
34644
34645
34646 /* macros for mac_pcu_reg_block.MAC_PCU_SELF_GEN_ANTENNA_MASK */
34647 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_SELF_GEN_ANTENNA_MASK__NUM            1
34648
34649 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BA_BAR_CONTROL */
34650 #ifndef __MAC_PCU_BA_BAR_CONTROL_MACRO__
34651 #define __MAC_PCU_BA_BAR_CONTROL_MACRO__
34652
34653 /* macros for field COMPRESSED_OFFSET */
34654 #define MAC_PCU_BA_BAR_CONTROL__COMPRESSED_OFFSET__SHIFT                      0
34655 #define MAC_PCU_BA_BAR_CONTROL__COMPRESSED_OFFSET__WIDTH                      4
34656 #define MAC_PCU_BA_BAR_CONTROL__COMPRESSED_OFFSET__MASK             0x0000000fU
34657 #define MAC_PCU_BA_BAR_CONTROL__COMPRESSED_OFFSET__READ(src) \
34658                     (u_int32_t)(src)\
34659                     & 0x0000000fU
34660 #define MAC_PCU_BA_BAR_CONTROL__COMPRESSED_OFFSET__WRITE(src) \
34661                     ((u_int32_t)(src)\
34662                     & 0x0000000fU)
34663 #define MAC_PCU_BA_BAR_CONTROL__COMPRESSED_OFFSET__MODIFY(dst, src) \
34664                     (dst) = ((dst) &\
34665                     ~0x0000000fU) | ((u_int32_t)(src) &\
34666                     0x0000000fU)
34667 #define MAC_PCU_BA_BAR_CONTROL__COMPRESSED_OFFSET__VERIFY(src) \
34668                     (!(((u_int32_t)(src)\
34669                     & ~0x0000000fU)))
34670
34671 /* macros for field ACK_POLICY_OFFSET */
34672 #define MAC_PCU_BA_BAR_CONTROL__ACK_POLICY_OFFSET__SHIFT                      4
34673 #define MAC_PCU_BA_BAR_CONTROL__ACK_POLICY_OFFSET__WIDTH                      4
34674 #define MAC_PCU_BA_BAR_CONTROL__ACK_POLICY_OFFSET__MASK             0x000000f0U
34675 #define MAC_PCU_BA_BAR_CONTROL__ACK_POLICY_OFFSET__READ(src) \
34676                     (((u_int32_t)(src)\
34677                     & 0x000000f0U) >> 4)
34678 #define MAC_PCU_BA_BAR_CONTROL__ACK_POLICY_OFFSET__WRITE(src) \
34679                     (((u_int32_t)(src)\
34680                     << 4) & 0x000000f0U)
34681 #define MAC_PCU_BA_BAR_CONTROL__ACK_POLICY_OFFSET__MODIFY(dst, src) \
34682                     (dst) = ((dst) &\
34683                     ~0x000000f0U) | (((u_int32_t)(src) <<\
34684                     4) & 0x000000f0U)
34685 #define MAC_PCU_BA_BAR_CONTROL__ACK_POLICY_OFFSET__VERIFY(src) \
34686                     (!((((u_int32_t)(src)\
34687                     << 4) & ~0x000000f0U)))
34688
34689 /* macros for field COMPRESSED_VALUE */
34690 #define MAC_PCU_BA_BAR_CONTROL__COMPRESSED_VALUE__SHIFT                       8
34691 #define MAC_PCU_BA_BAR_CONTROL__COMPRESSED_VALUE__WIDTH                       1
34692 #define MAC_PCU_BA_BAR_CONTROL__COMPRESSED_VALUE__MASK              0x00000100U
34693 #define MAC_PCU_BA_BAR_CONTROL__COMPRESSED_VALUE__READ(src) \
34694                     (((u_int32_t)(src)\
34695                     & 0x00000100U) >> 8)
34696 #define MAC_PCU_BA_BAR_CONTROL__COMPRESSED_VALUE__WRITE(src) \
34697                     (((u_int32_t)(src)\
34698                     << 8) & 0x00000100U)
34699 #define MAC_PCU_BA_BAR_CONTROL__COMPRESSED_VALUE__MODIFY(dst, src) \
34700                     (dst) = ((dst) &\
34701                     ~0x00000100U) | (((u_int32_t)(src) <<\
34702                     8) & 0x00000100U)
34703 #define MAC_PCU_BA_BAR_CONTROL__COMPRESSED_VALUE__VERIFY(src) \
34704                     (!((((u_int32_t)(src)\
34705                     << 8) & ~0x00000100U)))
34706 #define MAC_PCU_BA_BAR_CONTROL__COMPRESSED_VALUE__SET(dst) \
34707                     (dst) = ((dst) &\
34708                     ~0x00000100U) | ((u_int32_t)(1) << 8)
34709 #define MAC_PCU_BA_BAR_CONTROL__COMPRESSED_VALUE__CLR(dst) \
34710                     (dst) = ((dst) &\
34711                     ~0x00000100U) | ((u_int32_t)(0) << 8)
34712
34713 /* macros for field ACK_POLICY_VALUE */
34714 #define MAC_PCU_BA_BAR_CONTROL__ACK_POLICY_VALUE__SHIFT                       9
34715 #define MAC_PCU_BA_BAR_CONTROL__ACK_POLICY_VALUE__WIDTH                       1
34716 #define MAC_PCU_BA_BAR_CONTROL__ACK_POLICY_VALUE__MASK              0x00000200U
34717 #define MAC_PCU_BA_BAR_CONTROL__ACK_POLICY_VALUE__READ(src) \
34718                     (((u_int32_t)(src)\
34719                     & 0x00000200U) >> 9)
34720 #define MAC_PCU_BA_BAR_CONTROL__ACK_POLICY_VALUE__WRITE(src) \
34721                     (((u_int32_t)(src)\
34722                     << 9) & 0x00000200U)
34723 #define MAC_PCU_BA_BAR_CONTROL__ACK_POLICY_VALUE__MODIFY(dst, src) \
34724                     (dst) = ((dst) &\
34725                     ~0x00000200U) | (((u_int32_t)(src) <<\
34726                     9) & 0x00000200U)
34727 #define MAC_PCU_BA_BAR_CONTROL__ACK_POLICY_VALUE__VERIFY(src) \
34728                     (!((((u_int32_t)(src)\
34729                     << 9) & ~0x00000200U)))
34730 #define MAC_PCU_BA_BAR_CONTROL__ACK_POLICY_VALUE__SET(dst) \
34731                     (dst) = ((dst) &\
34732                     ~0x00000200U) | ((u_int32_t)(1) << 9)
34733 #define MAC_PCU_BA_BAR_CONTROL__ACK_POLICY_VALUE__CLR(dst) \
34734                     (dst) = ((dst) &\
34735                     ~0x00000200U) | ((u_int32_t)(0) << 9)
34736
34737 /* macros for field FORCE_NO_MATCH */
34738 #define MAC_PCU_BA_BAR_CONTROL__FORCE_NO_MATCH__SHIFT                        10
34739 #define MAC_PCU_BA_BAR_CONTROL__FORCE_NO_MATCH__WIDTH                         1
34740 #define MAC_PCU_BA_BAR_CONTROL__FORCE_NO_MATCH__MASK                0x00000400U
34741 #define MAC_PCU_BA_BAR_CONTROL__FORCE_NO_MATCH__READ(src) \
34742                     (((u_int32_t)(src)\
34743                     & 0x00000400U) >> 10)
34744 #define MAC_PCU_BA_BAR_CONTROL__FORCE_NO_MATCH__WRITE(src) \
34745                     (((u_int32_t)(src)\
34746                     << 10) & 0x00000400U)
34747 #define MAC_PCU_BA_BAR_CONTROL__FORCE_NO_MATCH__MODIFY(dst, src) \
34748                     (dst) = ((dst) &\
34749                     ~0x00000400U) | (((u_int32_t)(src) <<\
34750                     10) & 0x00000400U)
34751 #define MAC_PCU_BA_BAR_CONTROL__FORCE_NO_MATCH__VERIFY(src) \
34752                     (!((((u_int32_t)(src)\
34753                     << 10) & ~0x00000400U)))
34754 #define MAC_PCU_BA_BAR_CONTROL__FORCE_NO_MATCH__SET(dst) \
34755                     (dst) = ((dst) &\
34756                     ~0x00000400U) | ((u_int32_t)(1) << 10)
34757 #define MAC_PCU_BA_BAR_CONTROL__FORCE_NO_MATCH__CLR(dst) \
34758                     (dst) = ((dst) &\
34759                     ~0x00000400U) | ((u_int32_t)(0) << 10)
34760
34761 /* macros for field TX_BA_CLEAR_BA_VALID */
34762 #define MAC_PCU_BA_BAR_CONTROL__TX_BA_CLEAR_BA_VALID__SHIFT                  11
34763 #define MAC_PCU_BA_BAR_CONTROL__TX_BA_CLEAR_BA_VALID__WIDTH                   1
34764 #define MAC_PCU_BA_BAR_CONTROL__TX_BA_CLEAR_BA_VALID__MASK          0x00000800U
34765 #define MAC_PCU_BA_BAR_CONTROL__TX_BA_CLEAR_BA_VALID__READ(src) \
34766                     (((u_int32_t)(src)\
34767                     & 0x00000800U) >> 11)
34768 #define MAC_PCU_BA_BAR_CONTROL__TX_BA_CLEAR_BA_VALID__WRITE(src) \
34769                     (((u_int32_t)(src)\
34770                     << 11) & 0x00000800U)
34771 #define MAC_PCU_BA_BAR_CONTROL__TX_BA_CLEAR_BA_VALID__MODIFY(dst, src) \
34772                     (dst) = ((dst) &\
34773                     ~0x00000800U) | (((u_int32_t)(src) <<\
34774                     11) & 0x00000800U)
34775 #define MAC_PCU_BA_BAR_CONTROL__TX_BA_CLEAR_BA_VALID__VERIFY(src) \
34776                     (!((((u_int32_t)(src)\
34777                     << 11) & ~0x00000800U)))
34778 #define MAC_PCU_BA_BAR_CONTROL__TX_BA_CLEAR_BA_VALID__SET(dst) \
34779                     (dst) = ((dst) &\
34780                     ~0x00000800U) | ((u_int32_t)(1) << 11)
34781 #define MAC_PCU_BA_BAR_CONTROL__TX_BA_CLEAR_BA_VALID__CLR(dst) \
34782                     (dst) = ((dst) &\
34783                     ~0x00000800U) | ((u_int32_t)(0) << 11)
34784
34785 /* macros for field UPDATE_BA_BITMAP_QOS_NULL */
34786 #define MAC_PCU_BA_BAR_CONTROL__UPDATE_BA_BITMAP_QOS_NULL__SHIFT             12
34787 #define MAC_PCU_BA_BAR_CONTROL__UPDATE_BA_BITMAP_QOS_NULL__WIDTH              1
34788 #define MAC_PCU_BA_BAR_CONTROL__UPDATE_BA_BITMAP_QOS_NULL__MASK     0x00001000U
34789 #define MAC_PCU_BA_BAR_CONTROL__UPDATE_BA_BITMAP_QOS_NULL__READ(src) \
34790                     (((u_int32_t)(src)\
34791                     & 0x00001000U) >> 12)
34792 #define MAC_PCU_BA_BAR_CONTROL__UPDATE_BA_BITMAP_QOS_NULL__WRITE(src) \
34793                     (((u_int32_t)(src)\
34794                     << 12) & 0x00001000U)
34795 #define MAC_PCU_BA_BAR_CONTROL__UPDATE_BA_BITMAP_QOS_NULL__MODIFY(dst, src) \
34796                     (dst) = ((dst) &\
34797                     ~0x00001000U) | (((u_int32_t)(src) <<\
34798                     12) & 0x00001000U)
34799 #define MAC_PCU_BA_BAR_CONTROL__UPDATE_BA_BITMAP_QOS_NULL__VERIFY(src) \
34800                     (!((((u_int32_t)(src)\
34801                     << 12) & ~0x00001000U)))
34802 #define MAC_PCU_BA_BAR_CONTROL__UPDATE_BA_BITMAP_QOS_NULL__SET(dst) \
34803                     (dst) = ((dst) &\
34804                     ~0x00001000U) | ((u_int32_t)(1) << 12)
34805 #define MAC_PCU_BA_BAR_CONTROL__UPDATE_BA_BITMAP_QOS_NULL__CLR(dst) \
34806                     (dst) = ((dst) &\
34807                     ~0x00001000U) | ((u_int32_t)(0) << 12)
34808 #define MAC_PCU_BA_BAR_CONTROL__TYPE                                  u_int32_t
34809 #define MAC_PCU_BA_BAR_CONTROL__READ                                0x00001fffU
34810 #define MAC_PCU_BA_BAR_CONTROL__WRITE                               0x00001fffU
34811
34812 #endif /* __MAC_PCU_BA_BAR_CONTROL_MACRO__ */
34813
34814
34815 /* macros for mac_pcu_reg_block.MAC_PCU_BA_BAR_CONTROL */
34816 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BA_BAR_CONTROL__NUM                   1
34817
34818 /* macros for BlueprintGlobalNameSpace::MAC_PCU_LEGACY_PLCP_SPOOF */
34819 #ifndef __MAC_PCU_LEGACY_PLCP_SPOOF_MACRO__
34820 #define __MAC_PCU_LEGACY_PLCP_SPOOF_MACRO__
34821
34822 /* macros for field EIFS_MINUS_DIFS */
34823 #define MAC_PCU_LEGACY_PLCP_SPOOF__EIFS_MINUS_DIFS__SHIFT                     0
34824 #define MAC_PCU_LEGACY_PLCP_SPOOF__EIFS_MINUS_DIFS__WIDTH                     8
34825 #define MAC_PCU_LEGACY_PLCP_SPOOF__EIFS_MINUS_DIFS__MASK            0x000000ffU
34826 #define MAC_PCU_LEGACY_PLCP_SPOOF__EIFS_MINUS_DIFS__READ(src) \
34827                     (u_int32_t)(src)\
34828                     & 0x000000ffU
34829 #define MAC_PCU_LEGACY_PLCP_SPOOF__EIFS_MINUS_DIFS__WRITE(src) \
34830                     ((u_int32_t)(src)\
34831                     & 0x000000ffU)
34832 #define MAC_PCU_LEGACY_PLCP_SPOOF__EIFS_MINUS_DIFS__MODIFY(dst, src) \
34833                     (dst) = ((dst) &\
34834                     ~0x000000ffU) | ((u_int32_t)(src) &\
34835                     0x000000ffU)
34836 #define MAC_PCU_LEGACY_PLCP_SPOOF__EIFS_MINUS_DIFS__VERIFY(src) \
34837                     (!(((u_int32_t)(src)\
34838                     & ~0x000000ffU)))
34839
34840 /* macros for field MIN_LENGTH */
34841 #define MAC_PCU_LEGACY_PLCP_SPOOF__MIN_LENGTH__SHIFT                          8
34842 #define MAC_PCU_LEGACY_PLCP_SPOOF__MIN_LENGTH__WIDTH                          5
34843 #define MAC_PCU_LEGACY_PLCP_SPOOF__MIN_LENGTH__MASK                 0x00001f00U
34844 #define MAC_PCU_LEGACY_PLCP_SPOOF__MIN_LENGTH__READ(src) \
34845                     (((u_int32_t)(src)\
34846                     & 0x00001f00U) >> 8)
34847 #define MAC_PCU_LEGACY_PLCP_SPOOF__MIN_LENGTH__WRITE(src) \
34848                     (((u_int32_t)(src)\
34849                     << 8) & 0x00001f00U)
34850 #define MAC_PCU_LEGACY_PLCP_SPOOF__MIN_LENGTH__MODIFY(dst, src) \
34851                     (dst) = ((dst) &\
34852                     ~0x00001f00U) | (((u_int32_t)(src) <<\
34853                     8) & 0x00001f00U)
34854 #define MAC_PCU_LEGACY_PLCP_SPOOF__MIN_LENGTH__VERIFY(src) \
34855                     (!((((u_int32_t)(src)\
34856                     << 8) & ~0x00001f00U)))
34857 #define MAC_PCU_LEGACY_PLCP_SPOOF__TYPE                               u_int32_t
34858 #define MAC_PCU_LEGACY_PLCP_SPOOF__READ                             0x00001fffU
34859 #define MAC_PCU_LEGACY_PLCP_SPOOF__WRITE                            0x00001fffU
34860
34861 #endif /* __MAC_PCU_LEGACY_PLCP_SPOOF_MACRO__ */
34862
34863
34864 /* macros for mac_pcu_reg_block.MAC_PCU_LEGACY_PLCP_SPOOF */
34865 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_LEGACY_PLCP_SPOOF__NUM                1
34866
34867 /* macros for BlueprintGlobalNameSpace::MAC_PCU_PHY_ERROR_MASK_CONT */
34868 #ifndef __MAC_PCU_PHY_ERROR_MASK_CONT_MACRO__
34869 #define __MAC_PCU_PHY_ERROR_MASK_CONT_MACRO__
34870
34871 /* macros for field MASK_VALUE */
34872 #define MAC_PCU_PHY_ERROR_MASK_CONT__MASK_VALUE__SHIFT                        0
34873 #define MAC_PCU_PHY_ERROR_MASK_CONT__MASK_VALUE__WIDTH                        8
34874 #define MAC_PCU_PHY_ERROR_MASK_CONT__MASK_VALUE__MASK               0x000000ffU
34875 #define MAC_PCU_PHY_ERROR_MASK_CONT__MASK_VALUE__READ(src) \
34876                     (u_int32_t)(src)\
34877                     & 0x000000ffU
34878 #define MAC_PCU_PHY_ERROR_MASK_CONT__MASK_VALUE__WRITE(src) \
34879                     ((u_int32_t)(src)\
34880                     & 0x000000ffU)
34881 #define MAC_PCU_PHY_ERROR_MASK_CONT__MASK_VALUE__MODIFY(dst, src) \
34882                     (dst) = ((dst) &\
34883                     ~0x000000ffU) | ((u_int32_t)(src) &\
34884                     0x000000ffU)
34885 #define MAC_PCU_PHY_ERROR_MASK_CONT__MASK_VALUE__VERIFY(src) \
34886                     (!(((u_int32_t)(src)\
34887                     & ~0x000000ffU)))
34888
34889 /* macros for field EIFS_VALUE */
34890 #define MAC_PCU_PHY_ERROR_MASK_CONT__EIFS_VALUE__SHIFT                       16
34891 #define MAC_PCU_PHY_ERROR_MASK_CONT__EIFS_VALUE__WIDTH                        8
34892 #define MAC_PCU_PHY_ERROR_MASK_CONT__EIFS_VALUE__MASK               0x00ff0000U
34893 #define MAC_PCU_PHY_ERROR_MASK_CONT__EIFS_VALUE__READ(src) \
34894                     (((u_int32_t)(src)\
34895                     & 0x00ff0000U) >> 16)
34896 #define MAC_PCU_PHY_ERROR_MASK_CONT__EIFS_VALUE__WRITE(src) \
34897                     (((u_int32_t)(src)\
34898                     << 16) & 0x00ff0000U)
34899 #define MAC_PCU_PHY_ERROR_MASK_CONT__EIFS_VALUE__MODIFY(dst, src) \
34900                     (dst) = ((dst) &\
34901                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
34902                     16) & 0x00ff0000U)
34903 #define MAC_PCU_PHY_ERROR_MASK_CONT__EIFS_VALUE__VERIFY(src) \
34904                     (!((((u_int32_t)(src)\
34905                     << 16) & ~0x00ff0000U)))
34906 #define MAC_PCU_PHY_ERROR_MASK_CONT__TYPE                             u_int32_t
34907 #define MAC_PCU_PHY_ERROR_MASK_CONT__READ                           0x00ff00ffU
34908 #define MAC_PCU_PHY_ERROR_MASK_CONT__WRITE                          0x00ff00ffU
34909
34910 #endif /* __MAC_PCU_PHY_ERROR_MASK_CONT_MACRO__ */
34911
34912
34913 /* macros for mac_pcu_reg_block.MAC_PCU_PHY_ERROR_MASK_CONT */
34914 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_PHY_ERROR_MASK_CONT__NUM              1
34915
34916 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TX_TIMER */
34917 #ifndef __MAC_PCU_TX_TIMER_MACRO__
34918 #define __MAC_PCU_TX_TIMER_MACRO__
34919
34920 /* macros for field TX_TIMER */
34921 #define MAC_PCU_TX_TIMER__TX_TIMER__SHIFT                                     0
34922 #define MAC_PCU_TX_TIMER__TX_TIMER__WIDTH                                    15
34923 #define MAC_PCU_TX_TIMER__TX_TIMER__MASK                            0x00007fffU
34924 #define MAC_PCU_TX_TIMER__TX_TIMER__READ(src)    (u_int32_t)(src) & 0x00007fffU
34925 #define MAC_PCU_TX_TIMER__TX_TIMER__WRITE(src) ((u_int32_t)(src) & 0x00007fffU)
34926 #define MAC_PCU_TX_TIMER__TX_TIMER__MODIFY(dst, src) \
34927                     (dst) = ((dst) &\
34928                     ~0x00007fffU) | ((u_int32_t)(src) &\
34929                     0x00007fffU)
34930 #define MAC_PCU_TX_TIMER__TX_TIMER__VERIFY(src) \
34931                     (!(((u_int32_t)(src)\
34932                     & ~0x00007fffU)))
34933
34934 /* macros for field TX_TIMER_ENABLE */
34935 #define MAC_PCU_TX_TIMER__TX_TIMER_ENABLE__SHIFT                             15
34936 #define MAC_PCU_TX_TIMER__TX_TIMER_ENABLE__WIDTH                              1
34937 #define MAC_PCU_TX_TIMER__TX_TIMER_ENABLE__MASK                     0x00008000U
34938 #define MAC_PCU_TX_TIMER__TX_TIMER_ENABLE__READ(src) \
34939                     (((u_int32_t)(src)\
34940                     & 0x00008000U) >> 15)
34941 #define MAC_PCU_TX_TIMER__TX_TIMER_ENABLE__WRITE(src) \
34942                     (((u_int32_t)(src)\
34943                     << 15) & 0x00008000U)
34944 #define MAC_PCU_TX_TIMER__TX_TIMER_ENABLE__MODIFY(dst, src) \
34945                     (dst) = ((dst) &\
34946                     ~0x00008000U) | (((u_int32_t)(src) <<\
34947                     15) & 0x00008000U)
34948 #define MAC_PCU_TX_TIMER__TX_TIMER_ENABLE__VERIFY(src) \
34949                     (!((((u_int32_t)(src)\
34950                     << 15) & ~0x00008000U)))
34951 #define MAC_PCU_TX_TIMER__TX_TIMER_ENABLE__SET(dst) \
34952                     (dst) = ((dst) &\
34953                     ~0x00008000U) | ((u_int32_t)(1) << 15)
34954 #define MAC_PCU_TX_TIMER__TX_TIMER_ENABLE__CLR(dst) \
34955                     (dst) = ((dst) &\
34956                     ~0x00008000U) | ((u_int32_t)(0) << 15)
34957
34958 /* macros for field RIFS_TIMER */
34959 #define MAC_PCU_TX_TIMER__RIFS_TIMER__SHIFT                                  16
34960 #define MAC_PCU_TX_TIMER__RIFS_TIMER__WIDTH                                   4
34961 #define MAC_PCU_TX_TIMER__RIFS_TIMER__MASK                          0x000f0000U
34962 #define MAC_PCU_TX_TIMER__RIFS_TIMER__READ(src) \
34963                     (((u_int32_t)(src)\
34964                     & 0x000f0000U) >> 16)
34965 #define MAC_PCU_TX_TIMER__RIFS_TIMER__WRITE(src) \
34966                     (((u_int32_t)(src)\
34967                     << 16) & 0x000f0000U)
34968 #define MAC_PCU_TX_TIMER__RIFS_TIMER__MODIFY(dst, src) \
34969                     (dst) = ((dst) &\
34970                     ~0x000f0000U) | (((u_int32_t)(src) <<\
34971                     16) & 0x000f0000U)
34972 #define MAC_PCU_TX_TIMER__RIFS_TIMER__VERIFY(src) \
34973                     (!((((u_int32_t)(src)\
34974                     << 16) & ~0x000f0000U)))
34975
34976 /* macros for field QUIET_TIMER */
34977 #define MAC_PCU_TX_TIMER__QUIET_TIMER__SHIFT                                 20
34978 #define MAC_PCU_TX_TIMER__QUIET_TIMER__WIDTH                                  5
34979 #define MAC_PCU_TX_TIMER__QUIET_TIMER__MASK                         0x01f00000U
34980 #define MAC_PCU_TX_TIMER__QUIET_TIMER__READ(src) \
34981                     (((u_int32_t)(src)\
34982                     & 0x01f00000U) >> 20)
34983 #define MAC_PCU_TX_TIMER__QUIET_TIMER__WRITE(src) \
34984                     (((u_int32_t)(src)\
34985                     << 20) & 0x01f00000U)
34986 #define MAC_PCU_TX_TIMER__QUIET_TIMER__MODIFY(dst, src) \
34987                     (dst) = ((dst) &\
34988                     ~0x01f00000U) | (((u_int32_t)(src) <<\
34989                     20) & 0x01f00000U)
34990 #define MAC_PCU_TX_TIMER__QUIET_TIMER__VERIFY(src) \
34991                     (!((((u_int32_t)(src)\
34992                     << 20) & ~0x01f00000U)))
34993
34994 /* macros for field QUIET_TIMER_ENABLE */
34995 #define MAC_PCU_TX_TIMER__QUIET_TIMER_ENABLE__SHIFT                          25
34996 #define MAC_PCU_TX_TIMER__QUIET_TIMER_ENABLE__WIDTH                           1
34997 #define MAC_PCU_TX_TIMER__QUIET_TIMER_ENABLE__MASK                  0x02000000U
34998 #define MAC_PCU_TX_TIMER__QUIET_TIMER_ENABLE__READ(src) \
34999                     (((u_int32_t)(src)\
35000                     & 0x02000000U) >> 25)
35001 #define MAC_PCU_TX_TIMER__QUIET_TIMER_ENABLE__WRITE(src) \
35002                     (((u_int32_t)(src)\
35003                     << 25) & 0x02000000U)
35004 #define MAC_PCU_TX_TIMER__QUIET_TIMER_ENABLE__MODIFY(dst, src) \
35005                     (dst) = ((dst) &\
35006                     ~0x02000000U) | (((u_int32_t)(src) <<\
35007                     25) & 0x02000000U)
35008 #define MAC_PCU_TX_TIMER__QUIET_TIMER_ENABLE__VERIFY(src) \
35009                     (!((((u_int32_t)(src)\
35010                     << 25) & ~0x02000000U)))
35011 #define MAC_PCU_TX_TIMER__QUIET_TIMER_ENABLE__SET(dst) \
35012                     (dst) = ((dst) &\
35013                     ~0x02000000U) | ((u_int32_t)(1) << 25)
35014 #define MAC_PCU_TX_TIMER__QUIET_TIMER_ENABLE__CLR(dst) \
35015                     (dst) = ((dst) &\
35016                     ~0x02000000U) | ((u_int32_t)(0) << 25)
35017 #define MAC_PCU_TX_TIMER__TYPE                                        u_int32_t
35018 #define MAC_PCU_TX_TIMER__READ                                      0x03ffffffU
35019 #define MAC_PCU_TX_TIMER__WRITE                                     0x03ffffffU
35020
35021 #endif /* __MAC_PCU_TX_TIMER_MACRO__ */
35022
35023
35024 /* macros for mac_pcu_reg_block.MAC_PCU_TX_TIMER */
35025 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TX_TIMER__NUM                         1
35026
35027 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TXBUF_CTRL */
35028 #ifndef __MAC_PCU_TXBUF_CTRL_MACRO__
35029 #define __MAC_PCU_TXBUF_CTRL_MACRO__
35030
35031 /* macros for field USABLE_ENTRIES */
35032 #define MAC_PCU_TXBUF_CTRL__USABLE_ENTRIES__SHIFT                             0
35033 #define MAC_PCU_TXBUF_CTRL__USABLE_ENTRIES__WIDTH                            12
35034 #define MAC_PCU_TXBUF_CTRL__USABLE_ENTRIES__MASK                    0x00000fffU
35035 #define MAC_PCU_TXBUF_CTRL__USABLE_ENTRIES__READ(src) \
35036                     (u_int32_t)(src)\
35037                     & 0x00000fffU
35038 #define MAC_PCU_TXBUF_CTRL__USABLE_ENTRIES__WRITE(src) \
35039                     ((u_int32_t)(src)\
35040                     & 0x00000fffU)
35041 #define MAC_PCU_TXBUF_CTRL__USABLE_ENTRIES__MODIFY(dst, src) \
35042                     (dst) = ((dst) &\
35043                     ~0x00000fffU) | ((u_int32_t)(src) &\
35044                     0x00000fffU)
35045 #define MAC_PCU_TXBUF_CTRL__USABLE_ENTRIES__VERIFY(src) \
35046                     (!(((u_int32_t)(src)\
35047                     & ~0x00000fffU)))
35048
35049 /* macros for field TX_FIFO_WRAP_ENABLE */
35050 #define MAC_PCU_TXBUF_CTRL__TX_FIFO_WRAP_ENABLE__SHIFT                       16
35051 #define MAC_PCU_TXBUF_CTRL__TX_FIFO_WRAP_ENABLE__WIDTH                        1
35052 #define MAC_PCU_TXBUF_CTRL__TX_FIFO_WRAP_ENABLE__MASK               0x00010000U
35053 #define MAC_PCU_TXBUF_CTRL__TX_FIFO_WRAP_ENABLE__READ(src) \
35054                     (((u_int32_t)(src)\
35055                     & 0x00010000U) >> 16)
35056 #define MAC_PCU_TXBUF_CTRL__TX_FIFO_WRAP_ENABLE__WRITE(src) \
35057                     (((u_int32_t)(src)\
35058                     << 16) & 0x00010000U)
35059 #define MAC_PCU_TXBUF_CTRL__TX_FIFO_WRAP_ENABLE__MODIFY(dst, src) \
35060                     (dst) = ((dst) &\
35061                     ~0x00010000U) | (((u_int32_t)(src) <<\
35062                     16) & 0x00010000U)
35063 #define MAC_PCU_TXBUF_CTRL__TX_FIFO_WRAP_ENABLE__VERIFY(src) \
35064                     (!((((u_int32_t)(src)\
35065                     << 16) & ~0x00010000U)))
35066 #define MAC_PCU_TXBUF_CTRL__TX_FIFO_WRAP_ENABLE__SET(dst) \
35067                     (dst) = ((dst) &\
35068                     ~0x00010000U) | ((u_int32_t)(1) << 16)
35069 #define MAC_PCU_TXBUF_CTRL__TX_FIFO_WRAP_ENABLE__CLR(dst) \
35070                     (dst) = ((dst) &\
35071                     ~0x00010000U) | ((u_int32_t)(0) << 16)
35072 #define MAC_PCU_TXBUF_CTRL__TYPE                                      u_int32_t
35073 #define MAC_PCU_TXBUF_CTRL__READ                                    0x00010fffU
35074 #define MAC_PCU_TXBUF_CTRL__WRITE                                   0x00010fffU
35075
35076 #endif /* __MAC_PCU_TXBUF_CTRL_MACRO__ */
35077
35078
35079 /* macros for mac_pcu_reg_block.MAC_PCU_TXBUF_CTRL */
35080 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TXBUF_CTRL__NUM                       1
35081
35082 /* macros for BlueprintGlobalNameSpace::MAC_PCU_MISC_MODE2 */
35083 #ifndef __MAC_PCU_MISC_MODE2_MACRO__
35084 #define __MAC_PCU_MISC_MODE2_MACRO__
35085
35086 /* macros for field BUG_21532_FIX_ENABLE */
35087 #define MAC_PCU_MISC_MODE2__BUG_21532_FIX_ENABLE__SHIFT                       0
35088 #define MAC_PCU_MISC_MODE2__BUG_21532_FIX_ENABLE__WIDTH                       1
35089 #define MAC_PCU_MISC_MODE2__BUG_21532_FIX_ENABLE__MASK              0x00000001U
35090 #define MAC_PCU_MISC_MODE2__BUG_21532_FIX_ENABLE__READ(src) \
35091                     (u_int32_t)(src)\
35092                     & 0x00000001U
35093 #define MAC_PCU_MISC_MODE2__BUG_21532_FIX_ENABLE__WRITE(src) \
35094                     ((u_int32_t)(src)\
35095                     & 0x00000001U)
35096 #define MAC_PCU_MISC_MODE2__BUG_21532_FIX_ENABLE__MODIFY(dst, src) \
35097                     (dst) = ((dst) &\
35098                     ~0x00000001U) | ((u_int32_t)(src) &\
35099                     0x00000001U)
35100 #define MAC_PCU_MISC_MODE2__BUG_21532_FIX_ENABLE__VERIFY(src) \
35101                     (!(((u_int32_t)(src)\
35102                     & ~0x00000001U)))
35103 #define MAC_PCU_MISC_MODE2__BUG_21532_FIX_ENABLE__SET(dst) \
35104                     (dst) = ((dst) &\
35105                     ~0x00000001U) | (u_int32_t)(1)
35106 #define MAC_PCU_MISC_MODE2__BUG_21532_FIX_ENABLE__CLR(dst) \
35107                     (dst) = ((dst) &\
35108                     ~0x00000001U) | (u_int32_t)(0)
35109
35110 /* macros for field MGMT_CRYPTO_ENABLE */
35111 #define MAC_PCU_MISC_MODE2__MGMT_CRYPTO_ENABLE__SHIFT                         1
35112 #define MAC_PCU_MISC_MODE2__MGMT_CRYPTO_ENABLE__WIDTH                         1
35113 #define MAC_PCU_MISC_MODE2__MGMT_CRYPTO_ENABLE__MASK                0x00000002U
35114 #define MAC_PCU_MISC_MODE2__MGMT_CRYPTO_ENABLE__READ(src) \
35115                     (((u_int32_t)(src)\
35116                     & 0x00000002U) >> 1)
35117 #define MAC_PCU_MISC_MODE2__MGMT_CRYPTO_ENABLE__WRITE(src) \
35118                     (((u_int32_t)(src)\
35119                     << 1) & 0x00000002U)
35120 #define MAC_PCU_MISC_MODE2__MGMT_CRYPTO_ENABLE__MODIFY(dst, src) \
35121                     (dst) = ((dst) &\
35122                     ~0x00000002U) | (((u_int32_t)(src) <<\
35123                     1) & 0x00000002U)
35124 #define MAC_PCU_MISC_MODE2__MGMT_CRYPTO_ENABLE__VERIFY(src) \
35125                     (!((((u_int32_t)(src)\
35126                     << 1) & ~0x00000002U)))
35127 #define MAC_PCU_MISC_MODE2__MGMT_CRYPTO_ENABLE__SET(dst) \
35128                     (dst) = ((dst) &\
35129                     ~0x00000002U) | ((u_int32_t)(1) << 1)
35130 #define MAC_PCU_MISC_MODE2__MGMT_CRYPTO_ENABLE__CLR(dst) \
35131                     (dst) = ((dst) &\
35132                     ~0x00000002U) | ((u_int32_t)(0) << 1)
35133
35134 /* macros for field NO_CRYPTO_FOR_NON_DATA_PKT */
35135 #define MAC_PCU_MISC_MODE2__NO_CRYPTO_FOR_NON_DATA_PKT__SHIFT                 2
35136 #define MAC_PCU_MISC_MODE2__NO_CRYPTO_FOR_NON_DATA_PKT__WIDTH                 1
35137 #define MAC_PCU_MISC_MODE2__NO_CRYPTO_FOR_NON_DATA_PKT__MASK        0x00000004U
35138 #define MAC_PCU_MISC_MODE2__NO_CRYPTO_FOR_NON_DATA_PKT__READ(src) \
35139                     (((u_int32_t)(src)\
35140                     & 0x00000004U) >> 2)
35141 #define MAC_PCU_MISC_MODE2__NO_CRYPTO_FOR_NON_DATA_PKT__WRITE(src) \
35142                     (((u_int32_t)(src)\
35143                     << 2) & 0x00000004U)
35144 #define MAC_PCU_MISC_MODE2__NO_CRYPTO_FOR_NON_DATA_PKT__MODIFY(dst, src) \
35145                     (dst) = ((dst) &\
35146                     ~0x00000004U) | (((u_int32_t)(src) <<\
35147                     2) & 0x00000004U)
35148 #define MAC_PCU_MISC_MODE2__NO_CRYPTO_FOR_NON_DATA_PKT__VERIFY(src) \
35149                     (!((((u_int32_t)(src)\
35150                     << 2) & ~0x00000004U)))
35151 #define MAC_PCU_MISC_MODE2__NO_CRYPTO_FOR_NON_DATA_PKT__SET(dst) \
35152                     (dst) = ((dst) &\
35153                     ~0x00000004U) | ((u_int32_t)(1) << 2)
35154 #define MAC_PCU_MISC_MODE2__NO_CRYPTO_FOR_NON_DATA_PKT__CLR(dst) \
35155                     (dst) = ((dst) &\
35156                     ~0x00000004U) | ((u_int32_t)(0) << 2)
35157
35158 /* macros for field BUG_58603_FIX_ENABLE */
35159 #define MAC_PCU_MISC_MODE2__BUG_58603_FIX_ENABLE__SHIFT                       3
35160 #define MAC_PCU_MISC_MODE2__BUG_58603_FIX_ENABLE__WIDTH                       1
35161 #define MAC_PCU_MISC_MODE2__BUG_58603_FIX_ENABLE__MASK              0x00000008U
35162 #define MAC_PCU_MISC_MODE2__BUG_58603_FIX_ENABLE__READ(src) \
35163                     (((u_int32_t)(src)\
35164                     & 0x00000008U) >> 3)
35165 #define MAC_PCU_MISC_MODE2__BUG_58603_FIX_ENABLE__WRITE(src) \
35166                     (((u_int32_t)(src)\
35167                     << 3) & 0x00000008U)
35168 #define MAC_PCU_MISC_MODE2__BUG_58603_FIX_ENABLE__MODIFY(dst, src) \
35169                     (dst) = ((dst) &\
35170                     ~0x00000008U) | (((u_int32_t)(src) <<\
35171                     3) & 0x00000008U)
35172 #define MAC_PCU_MISC_MODE2__BUG_58603_FIX_ENABLE__VERIFY(src) \
35173                     (!((((u_int32_t)(src)\
35174                     << 3) & ~0x00000008U)))
35175 #define MAC_PCU_MISC_MODE2__BUG_58603_FIX_ENABLE__SET(dst) \
35176                     (dst) = ((dst) &\
35177                     ~0x00000008U) | ((u_int32_t)(1) << 3)
35178 #define MAC_PCU_MISC_MODE2__BUG_58603_FIX_ENABLE__CLR(dst) \
35179                     (dst) = ((dst) &\
35180                     ~0x00000008U) | ((u_int32_t)(0) << 3)
35181
35182 /* macros for field BUG_58057_FIX_ENABLE */
35183 #define MAC_PCU_MISC_MODE2__BUG_58057_FIX_ENABLE__SHIFT                       4
35184 #define MAC_PCU_MISC_MODE2__BUG_58057_FIX_ENABLE__WIDTH                       1
35185 #define MAC_PCU_MISC_MODE2__BUG_58057_FIX_ENABLE__MASK              0x00000010U
35186 #define MAC_PCU_MISC_MODE2__BUG_58057_FIX_ENABLE__READ(src) \
35187                     (((u_int32_t)(src)\
35188                     & 0x00000010U) >> 4)
35189 #define MAC_PCU_MISC_MODE2__BUG_58057_FIX_ENABLE__WRITE(src) \
35190                     (((u_int32_t)(src)\
35191                     << 4) & 0x00000010U)
35192 #define MAC_PCU_MISC_MODE2__BUG_58057_FIX_ENABLE__MODIFY(dst, src) \
35193                     (dst) = ((dst) &\
35194                     ~0x00000010U) | (((u_int32_t)(src) <<\
35195                     4) & 0x00000010U)
35196 #define MAC_PCU_MISC_MODE2__BUG_58057_FIX_ENABLE__VERIFY(src) \
35197                     (!((((u_int32_t)(src)\
35198                     << 4) & ~0x00000010U)))
35199 #define MAC_PCU_MISC_MODE2__BUG_58057_FIX_ENABLE__SET(dst) \
35200                     (dst) = ((dst) &\
35201                     ~0x00000010U) | ((u_int32_t)(1) << 4)
35202 #define MAC_PCU_MISC_MODE2__BUG_58057_FIX_ENABLE__CLR(dst) \
35203                     (dst) = ((dst) &\
35204                     ~0x00000010U) | ((u_int32_t)(0) << 4)
35205
35206 /* macros for field RESERVED_0 */
35207 #define MAC_PCU_MISC_MODE2__RESERVED_0__SHIFT                                 5
35208 #define MAC_PCU_MISC_MODE2__RESERVED_0__WIDTH                                 1
35209 #define MAC_PCU_MISC_MODE2__RESERVED_0__MASK                        0x00000020U
35210 #define MAC_PCU_MISC_MODE2__RESERVED_0__READ(src) \
35211                     (((u_int32_t)(src)\
35212                     & 0x00000020U) >> 5)
35213 #define MAC_PCU_MISC_MODE2__RESERVED_0__WRITE(src) \
35214                     (((u_int32_t)(src)\
35215                     << 5) & 0x00000020U)
35216 #define MAC_PCU_MISC_MODE2__RESERVED_0__MODIFY(dst, src) \
35217                     (dst) = ((dst) &\
35218                     ~0x00000020U) | (((u_int32_t)(src) <<\
35219                     5) & 0x00000020U)
35220 #define MAC_PCU_MISC_MODE2__RESERVED_0__VERIFY(src) \
35221                     (!((((u_int32_t)(src)\
35222                     << 5) & ~0x00000020U)))
35223 #define MAC_PCU_MISC_MODE2__RESERVED_0__SET(dst) \
35224                     (dst) = ((dst) &\
35225                     ~0x00000020U) | ((u_int32_t)(1) << 5)
35226 #define MAC_PCU_MISC_MODE2__RESERVED_0__CLR(dst) \
35227                     (dst) = ((dst) &\
35228                     ~0x00000020U) | ((u_int32_t)(0) << 5)
35229
35230 /* macros for field ADHOC_MCAST_KEYID_ENABLE */
35231 #define MAC_PCU_MISC_MODE2__ADHOC_MCAST_KEYID_ENABLE__SHIFT                   6
35232 #define MAC_PCU_MISC_MODE2__ADHOC_MCAST_KEYID_ENABLE__WIDTH                   1
35233 #define MAC_PCU_MISC_MODE2__ADHOC_MCAST_KEYID_ENABLE__MASK          0x00000040U
35234 #define MAC_PCU_MISC_MODE2__ADHOC_MCAST_KEYID_ENABLE__READ(src) \
35235                     (((u_int32_t)(src)\
35236                     & 0x00000040U) >> 6)
35237 #define MAC_PCU_MISC_MODE2__ADHOC_MCAST_KEYID_ENABLE__WRITE(src) \
35238                     (((u_int32_t)(src)\
35239                     << 6) & 0x00000040U)
35240 #define MAC_PCU_MISC_MODE2__ADHOC_MCAST_KEYID_ENABLE__MODIFY(dst, src) \
35241                     (dst) = ((dst) &\
35242                     ~0x00000040U) | (((u_int32_t)(src) <<\
35243                     6) & 0x00000040U)
35244 #define MAC_PCU_MISC_MODE2__ADHOC_MCAST_KEYID_ENABLE__VERIFY(src) \
35245                     (!((((u_int32_t)(src)\
35246                     << 6) & ~0x00000040U)))
35247 #define MAC_PCU_MISC_MODE2__ADHOC_MCAST_KEYID_ENABLE__SET(dst) \
35248                     (dst) = ((dst) &\
35249                     ~0x00000040U) | ((u_int32_t)(1) << 6)
35250 #define MAC_PCU_MISC_MODE2__ADHOC_MCAST_KEYID_ENABLE__CLR(dst) \
35251                     (dst) = ((dst) &\
35252                     ~0x00000040U) | ((u_int32_t)(0) << 6)
35253
35254 /* macros for field CFP_IGNORE */
35255 #define MAC_PCU_MISC_MODE2__CFP_IGNORE__SHIFT                                 7
35256 #define MAC_PCU_MISC_MODE2__CFP_IGNORE__WIDTH                                 1
35257 #define MAC_PCU_MISC_MODE2__CFP_IGNORE__MASK                        0x00000080U
35258 #define MAC_PCU_MISC_MODE2__CFP_IGNORE__READ(src) \
35259                     (((u_int32_t)(src)\
35260                     & 0x00000080U) >> 7)
35261 #define MAC_PCU_MISC_MODE2__CFP_IGNORE__WRITE(src) \
35262                     (((u_int32_t)(src)\
35263                     << 7) & 0x00000080U)
35264 #define MAC_PCU_MISC_MODE2__CFP_IGNORE__MODIFY(dst, src) \
35265                     (dst) = ((dst) &\
35266                     ~0x00000080U) | (((u_int32_t)(src) <<\
35267                     7) & 0x00000080U)
35268 #define MAC_PCU_MISC_MODE2__CFP_IGNORE__VERIFY(src) \
35269                     (!((((u_int32_t)(src)\
35270                     << 7) & ~0x00000080U)))
35271 #define MAC_PCU_MISC_MODE2__CFP_IGNORE__SET(dst) \
35272                     (dst) = ((dst) &\
35273                     ~0x00000080U) | ((u_int32_t)(1) << 7)
35274 #define MAC_PCU_MISC_MODE2__CFP_IGNORE__CLR(dst) \
35275                     (dst) = ((dst) &\
35276                     ~0x00000080U) | ((u_int32_t)(0) << 7)
35277
35278 /* macros for field MGMT_QOS */
35279 #define MAC_PCU_MISC_MODE2__MGMT_QOS__SHIFT                                   8
35280 #define MAC_PCU_MISC_MODE2__MGMT_QOS__WIDTH                                   8
35281 #define MAC_PCU_MISC_MODE2__MGMT_QOS__MASK                          0x0000ff00U
35282 #define MAC_PCU_MISC_MODE2__MGMT_QOS__READ(src) \
35283                     (((u_int32_t)(src)\
35284                     & 0x0000ff00U) >> 8)
35285 #define MAC_PCU_MISC_MODE2__MGMT_QOS__WRITE(src) \
35286                     (((u_int32_t)(src)\
35287                     << 8) & 0x0000ff00U)
35288 #define MAC_PCU_MISC_MODE2__MGMT_QOS__MODIFY(dst, src) \
35289                     (dst) = ((dst) &\
35290                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
35291                     8) & 0x0000ff00U)
35292 #define MAC_PCU_MISC_MODE2__MGMT_QOS__VERIFY(src) \
35293                     (!((((u_int32_t)(src)\
35294                     << 8) & ~0x0000ff00U)))
35295
35296 /* macros for field ENABLE_LOAD_NAV_BEACON_DURATION */
35297 #define MAC_PCU_MISC_MODE2__ENABLE_LOAD_NAV_BEACON_DURATION__SHIFT           16
35298 #define MAC_PCU_MISC_MODE2__ENABLE_LOAD_NAV_BEACON_DURATION__WIDTH            1
35299 #define MAC_PCU_MISC_MODE2__ENABLE_LOAD_NAV_BEACON_DURATION__MASK   0x00010000U
35300 #define MAC_PCU_MISC_MODE2__ENABLE_LOAD_NAV_BEACON_DURATION__READ(src) \
35301                     (((u_int32_t)(src)\
35302                     & 0x00010000U) >> 16)
35303 #define MAC_PCU_MISC_MODE2__ENABLE_LOAD_NAV_BEACON_DURATION__WRITE(src) \
35304                     (((u_int32_t)(src)\
35305                     << 16) & 0x00010000U)
35306 #define MAC_PCU_MISC_MODE2__ENABLE_LOAD_NAV_BEACON_DURATION__MODIFY(dst, src) \
35307                     (dst) = ((dst) &\
35308                     ~0x00010000U) | (((u_int32_t)(src) <<\
35309                     16) & 0x00010000U)
35310 #define MAC_PCU_MISC_MODE2__ENABLE_LOAD_NAV_BEACON_DURATION__VERIFY(src) \
35311                     (!((((u_int32_t)(src)\
35312                     << 16) & ~0x00010000U)))
35313 #define MAC_PCU_MISC_MODE2__ENABLE_LOAD_NAV_BEACON_DURATION__SET(dst) \
35314                     (dst) = ((dst) &\
35315                     ~0x00010000U) | ((u_int32_t)(1) << 16)
35316 #define MAC_PCU_MISC_MODE2__ENABLE_LOAD_NAV_BEACON_DURATION__CLR(dst) \
35317                     (dst) = ((dst) &\
35318                     ~0x00010000U) | ((u_int32_t)(0) << 16)
35319
35320 /* macros for field AGG_WEP */
35321 #define MAC_PCU_MISC_MODE2__AGG_WEP__SHIFT                                   17
35322 #define MAC_PCU_MISC_MODE2__AGG_WEP__WIDTH                                    1
35323 #define MAC_PCU_MISC_MODE2__AGG_WEP__MASK                           0x00020000U
35324 #define MAC_PCU_MISC_MODE2__AGG_WEP__READ(src) \
35325                     (((u_int32_t)(src)\
35326                     & 0x00020000U) >> 17)
35327 #define MAC_PCU_MISC_MODE2__AGG_WEP__WRITE(src) \
35328                     (((u_int32_t)(src)\
35329                     << 17) & 0x00020000U)
35330 #define MAC_PCU_MISC_MODE2__AGG_WEP__MODIFY(dst, src) \
35331                     (dst) = ((dst) &\
35332                     ~0x00020000U) | (((u_int32_t)(src) <<\
35333                     17) & 0x00020000U)
35334 #define MAC_PCU_MISC_MODE2__AGG_WEP__VERIFY(src) \
35335                     (!((((u_int32_t)(src)\
35336                     << 17) & ~0x00020000U)))
35337 #define MAC_PCU_MISC_MODE2__AGG_WEP__SET(dst) \
35338                     (dst) = ((dst) &\
35339                     ~0x00020000U) | ((u_int32_t)(1) << 17)
35340 #define MAC_PCU_MISC_MODE2__AGG_WEP__CLR(dst) \
35341                     (dst) = ((dst) &\
35342                     ~0x00020000U) | ((u_int32_t)(0) << 17)
35343
35344 /* macros for field BC_MC_WAPI_MODE */
35345 #define MAC_PCU_MISC_MODE2__BC_MC_WAPI_MODE__SHIFT                           18
35346 #define MAC_PCU_MISC_MODE2__BC_MC_WAPI_MODE__WIDTH                            1
35347 #define MAC_PCU_MISC_MODE2__BC_MC_WAPI_MODE__MASK                   0x00040000U
35348 #define MAC_PCU_MISC_MODE2__BC_MC_WAPI_MODE__READ(src) \
35349                     (((u_int32_t)(src)\
35350                     & 0x00040000U) >> 18)
35351 #define MAC_PCU_MISC_MODE2__BC_MC_WAPI_MODE__WRITE(src) \
35352                     (((u_int32_t)(src)\
35353                     << 18) & 0x00040000U)
35354 #define MAC_PCU_MISC_MODE2__BC_MC_WAPI_MODE__MODIFY(dst, src) \
35355                     (dst) = ((dst) &\
35356                     ~0x00040000U) | (((u_int32_t)(src) <<\
35357                     18) & 0x00040000U)
35358 #define MAC_PCU_MISC_MODE2__BC_MC_WAPI_MODE__VERIFY(src) \
35359                     (!((((u_int32_t)(src)\
35360                     << 18) & ~0x00040000U)))
35361 #define MAC_PCU_MISC_MODE2__BC_MC_WAPI_MODE__SET(dst) \
35362                     (dst) = ((dst) &\
35363                     ~0x00040000U) | ((u_int32_t)(1) << 18)
35364 #define MAC_PCU_MISC_MODE2__BC_MC_WAPI_MODE__CLR(dst) \
35365                     (dst) = ((dst) &\
35366                     ~0x00040000U) | ((u_int32_t)(0) << 18)
35367
35368 /* macros for field DUR_ACCOUNT_BY_BA */
35369 #define MAC_PCU_MISC_MODE2__DUR_ACCOUNT_BY_BA__SHIFT                         19
35370 #define MAC_PCU_MISC_MODE2__DUR_ACCOUNT_BY_BA__WIDTH                          1
35371 #define MAC_PCU_MISC_MODE2__DUR_ACCOUNT_BY_BA__MASK                 0x00080000U
35372 #define MAC_PCU_MISC_MODE2__DUR_ACCOUNT_BY_BA__READ(src) \
35373                     (((u_int32_t)(src)\
35374                     & 0x00080000U) >> 19)
35375 #define MAC_PCU_MISC_MODE2__DUR_ACCOUNT_BY_BA__WRITE(src) \
35376                     (((u_int32_t)(src)\
35377                     << 19) & 0x00080000U)
35378 #define MAC_PCU_MISC_MODE2__DUR_ACCOUNT_BY_BA__MODIFY(dst, src) \
35379                     (dst) = ((dst) &\
35380                     ~0x00080000U) | (((u_int32_t)(src) <<\
35381                     19) & 0x00080000U)
35382 #define MAC_PCU_MISC_MODE2__DUR_ACCOUNT_BY_BA__VERIFY(src) \
35383                     (!((((u_int32_t)(src)\
35384                     << 19) & ~0x00080000U)))
35385 #define MAC_PCU_MISC_MODE2__DUR_ACCOUNT_BY_BA__SET(dst) \
35386                     (dst) = ((dst) &\
35387                     ~0x00080000U) | ((u_int32_t)(1) << 19)
35388 #define MAC_PCU_MISC_MODE2__DUR_ACCOUNT_BY_BA__CLR(dst) \
35389                     (dst) = ((dst) &\
35390                     ~0x00080000U) | ((u_int32_t)(0) << 19)
35391
35392 /* macros for field BUG_28676 */
35393 #define MAC_PCU_MISC_MODE2__BUG_28676__SHIFT                                 20
35394 #define MAC_PCU_MISC_MODE2__BUG_28676__WIDTH                                  1
35395 #define MAC_PCU_MISC_MODE2__BUG_28676__MASK                         0x00100000U
35396 #define MAC_PCU_MISC_MODE2__BUG_28676__READ(src) \
35397                     (((u_int32_t)(src)\
35398                     & 0x00100000U) >> 20)
35399 #define MAC_PCU_MISC_MODE2__BUG_28676__WRITE(src) \
35400                     (((u_int32_t)(src)\
35401                     << 20) & 0x00100000U)
35402 #define MAC_PCU_MISC_MODE2__BUG_28676__MODIFY(dst, src) \
35403                     (dst) = ((dst) &\
35404                     ~0x00100000U) | (((u_int32_t)(src) <<\
35405                     20) & 0x00100000U)
35406 #define MAC_PCU_MISC_MODE2__BUG_28676__VERIFY(src) \
35407                     (!((((u_int32_t)(src)\
35408                     << 20) & ~0x00100000U)))
35409 #define MAC_PCU_MISC_MODE2__BUG_28676__SET(dst) \
35410                     (dst) = ((dst) &\
35411                     ~0x00100000U) | ((u_int32_t)(1) << 20)
35412 #define MAC_PCU_MISC_MODE2__BUG_28676__CLR(dst) \
35413                     (dst) = ((dst) &\
35414                     ~0x00100000U) | ((u_int32_t)(0) << 20)
35415
35416 /* macros for field CLEAR_MORE_FRAG */
35417 #define MAC_PCU_MISC_MODE2__CLEAR_MORE_FRAG__SHIFT                           21
35418 #define MAC_PCU_MISC_MODE2__CLEAR_MORE_FRAG__WIDTH                            1
35419 #define MAC_PCU_MISC_MODE2__CLEAR_MORE_FRAG__MASK                   0x00200000U
35420 #define MAC_PCU_MISC_MODE2__CLEAR_MORE_FRAG__READ(src) \
35421                     (((u_int32_t)(src)\
35422                     & 0x00200000U) >> 21)
35423 #define MAC_PCU_MISC_MODE2__CLEAR_MORE_FRAG__WRITE(src) \
35424                     (((u_int32_t)(src)\
35425                     << 21) & 0x00200000U)
35426 #define MAC_PCU_MISC_MODE2__CLEAR_MORE_FRAG__MODIFY(dst, src) \
35427                     (dst) = ((dst) &\
35428                     ~0x00200000U) | (((u_int32_t)(src) <<\
35429                     21) & 0x00200000U)
35430 #define MAC_PCU_MISC_MODE2__CLEAR_MORE_FRAG__VERIFY(src) \
35431                     (!((((u_int32_t)(src)\
35432                     << 21) & ~0x00200000U)))
35433 #define MAC_PCU_MISC_MODE2__CLEAR_MORE_FRAG__SET(dst) \
35434                     (dst) = ((dst) &\
35435                     ~0x00200000U) | ((u_int32_t)(1) << 21)
35436 #define MAC_PCU_MISC_MODE2__CLEAR_MORE_FRAG__CLR(dst) \
35437                     (dst) = ((dst) &\
35438                     ~0x00200000U) | ((u_int32_t)(0) << 21)
35439
35440 /* macros for field IGNORE_TXOP_1ST_PKT */
35441 #define MAC_PCU_MISC_MODE2__IGNORE_TXOP_1ST_PKT__SHIFT                       22
35442 #define MAC_PCU_MISC_MODE2__IGNORE_TXOP_1ST_PKT__WIDTH                        1
35443 #define MAC_PCU_MISC_MODE2__IGNORE_TXOP_1ST_PKT__MASK               0x00400000U
35444 #define MAC_PCU_MISC_MODE2__IGNORE_TXOP_1ST_PKT__READ(src) \
35445                     (((u_int32_t)(src)\
35446                     & 0x00400000U) >> 22)
35447 #define MAC_PCU_MISC_MODE2__IGNORE_TXOP_1ST_PKT__WRITE(src) \
35448                     (((u_int32_t)(src)\
35449                     << 22) & 0x00400000U)
35450 #define MAC_PCU_MISC_MODE2__IGNORE_TXOP_1ST_PKT__MODIFY(dst, src) \
35451                     (dst) = ((dst) &\
35452                     ~0x00400000U) | (((u_int32_t)(src) <<\
35453                     22) & 0x00400000U)
35454 #define MAC_PCU_MISC_MODE2__IGNORE_TXOP_1ST_PKT__VERIFY(src) \
35455                     (!((((u_int32_t)(src)\
35456                     << 22) & ~0x00400000U)))
35457 #define MAC_PCU_MISC_MODE2__IGNORE_TXOP_1ST_PKT__SET(dst) \
35458                     (dst) = ((dst) &\
35459                     ~0x00400000U) | ((u_int32_t)(1) << 22)
35460 #define MAC_PCU_MISC_MODE2__IGNORE_TXOP_1ST_PKT__CLR(dst) \
35461                     (dst) = ((dst) &\
35462                     ~0x00400000U) | ((u_int32_t)(0) << 22)
35463
35464 /* macros for field MPDU_DENSITY_STS_FIX */
35465 #define MAC_PCU_MISC_MODE2__MPDU_DENSITY_STS_FIX__SHIFT                      23
35466 #define MAC_PCU_MISC_MODE2__MPDU_DENSITY_STS_FIX__WIDTH                       1
35467 #define MAC_PCU_MISC_MODE2__MPDU_DENSITY_STS_FIX__MASK              0x00800000U
35468 #define MAC_PCU_MISC_MODE2__MPDU_DENSITY_STS_FIX__READ(src) \
35469                     (((u_int32_t)(src)\
35470                     & 0x00800000U) >> 23)
35471 #define MAC_PCU_MISC_MODE2__MPDU_DENSITY_STS_FIX__WRITE(src) \
35472                     (((u_int32_t)(src)\
35473                     << 23) & 0x00800000U)
35474 #define MAC_PCU_MISC_MODE2__MPDU_DENSITY_STS_FIX__MODIFY(dst, src) \
35475                     (dst) = ((dst) &\
35476                     ~0x00800000U) | (((u_int32_t)(src) <<\
35477                     23) & 0x00800000U)
35478 #define MAC_PCU_MISC_MODE2__MPDU_DENSITY_STS_FIX__VERIFY(src) \
35479                     (!((((u_int32_t)(src)\
35480                     << 23) & ~0x00800000U)))
35481 #define MAC_PCU_MISC_MODE2__MPDU_DENSITY_STS_FIX__SET(dst) \
35482                     (dst) = ((dst) &\
35483                     ~0x00800000U) | ((u_int32_t)(1) << 23)
35484 #define MAC_PCU_MISC_MODE2__MPDU_DENSITY_STS_FIX__CLR(dst) \
35485                     (dst) = ((dst) &\
35486                     ~0x00800000U) | ((u_int32_t)(0) << 23)
35487
35488 /* macros for field MPDU_DENSITY_WAIT_WEP */
35489 #define MAC_PCU_MISC_MODE2__MPDU_DENSITY_WAIT_WEP__SHIFT                     24
35490 #define MAC_PCU_MISC_MODE2__MPDU_DENSITY_WAIT_WEP__WIDTH                      1
35491 #define MAC_PCU_MISC_MODE2__MPDU_DENSITY_WAIT_WEP__MASK             0x01000000U
35492 #define MAC_PCU_MISC_MODE2__MPDU_DENSITY_WAIT_WEP__READ(src) \
35493                     (((u_int32_t)(src)\
35494                     & 0x01000000U) >> 24)
35495 #define MAC_PCU_MISC_MODE2__MPDU_DENSITY_WAIT_WEP__WRITE(src) \
35496                     (((u_int32_t)(src)\
35497                     << 24) & 0x01000000U)
35498 #define MAC_PCU_MISC_MODE2__MPDU_DENSITY_WAIT_WEP__MODIFY(dst, src) \
35499                     (dst) = ((dst) &\
35500                     ~0x01000000U) | (((u_int32_t)(src) <<\
35501                     24) & 0x01000000U)
35502 #define MAC_PCU_MISC_MODE2__MPDU_DENSITY_WAIT_WEP__VERIFY(src) \
35503                     (!((((u_int32_t)(src)\
35504                     << 24) & ~0x01000000U)))
35505 #define MAC_PCU_MISC_MODE2__MPDU_DENSITY_WAIT_WEP__SET(dst) \
35506                     (dst) = ((dst) &\
35507                     ~0x01000000U) | ((u_int32_t)(1) << 24)
35508 #define MAC_PCU_MISC_MODE2__MPDU_DENSITY_WAIT_WEP__CLR(dst) \
35509                     (dst) = ((dst) &\
35510                     ~0x01000000U) | ((u_int32_t)(0) << 24)
35511
35512 /* macros for field RCV_TIMESTAMP_FIX */
35513 #define MAC_PCU_MISC_MODE2__RCV_TIMESTAMP_FIX__SHIFT                         25
35514 #define MAC_PCU_MISC_MODE2__RCV_TIMESTAMP_FIX__WIDTH                          1
35515 #define MAC_PCU_MISC_MODE2__RCV_TIMESTAMP_FIX__MASK                 0x02000000U
35516 #define MAC_PCU_MISC_MODE2__RCV_TIMESTAMP_FIX__READ(src) \
35517                     (((u_int32_t)(src)\
35518                     & 0x02000000U) >> 25)
35519 #define MAC_PCU_MISC_MODE2__RCV_TIMESTAMP_FIX__WRITE(src) \
35520                     (((u_int32_t)(src)\
35521                     << 25) & 0x02000000U)
35522 #define MAC_PCU_MISC_MODE2__RCV_TIMESTAMP_FIX__MODIFY(dst, src) \
35523                     (dst) = ((dst) &\
35524                     ~0x02000000U) | (((u_int32_t)(src) <<\
35525                     25) & 0x02000000U)
35526 #define MAC_PCU_MISC_MODE2__RCV_TIMESTAMP_FIX__VERIFY(src) \
35527                     (!((((u_int32_t)(src)\
35528                     << 25) & ~0x02000000U)))
35529 #define MAC_PCU_MISC_MODE2__RCV_TIMESTAMP_FIX__SET(dst) \
35530                     (dst) = ((dst) &\
35531                     ~0x02000000U) | ((u_int32_t)(1) << 25)
35532 #define MAC_PCU_MISC_MODE2__RCV_TIMESTAMP_FIX__CLR(dst) \
35533                     (dst) = ((dst) &\
35534                     ~0x02000000U) | ((u_int32_t)(0) << 25)
35535
35536 /* macros for field PM_FIELD_FOR_NON_CTRL */
35537 #define MAC_PCU_MISC_MODE2__PM_FIELD_FOR_NON_CTRL__SHIFT                     26
35538 #define MAC_PCU_MISC_MODE2__PM_FIELD_FOR_NON_CTRL__WIDTH                      1
35539 #define MAC_PCU_MISC_MODE2__PM_FIELD_FOR_NON_CTRL__MASK             0x04000000U
35540 #define MAC_PCU_MISC_MODE2__PM_FIELD_FOR_NON_CTRL__READ(src) \
35541                     (((u_int32_t)(src)\
35542                     & 0x04000000U) >> 26)
35543 #define MAC_PCU_MISC_MODE2__PM_FIELD_FOR_NON_CTRL__WRITE(src) \
35544                     (((u_int32_t)(src)\
35545                     << 26) & 0x04000000U)
35546 #define MAC_PCU_MISC_MODE2__PM_FIELD_FOR_NON_CTRL__MODIFY(dst, src) \
35547                     (dst) = ((dst) &\
35548                     ~0x04000000U) | (((u_int32_t)(src) <<\
35549                     26) & 0x04000000U)
35550 #define MAC_PCU_MISC_MODE2__PM_FIELD_FOR_NON_CTRL__VERIFY(src) \
35551                     (!((((u_int32_t)(src)\
35552                     << 26) & ~0x04000000U)))
35553 #define MAC_PCU_MISC_MODE2__PM_FIELD_FOR_NON_CTRL__SET(dst) \
35554                     (dst) = ((dst) &\
35555                     ~0x04000000U) | ((u_int32_t)(1) << 26)
35556 #define MAC_PCU_MISC_MODE2__PM_FIELD_FOR_NON_CTRL__CLR(dst) \
35557                     (dst) = ((dst) &\
35558                     ~0x04000000U) | ((u_int32_t)(0) << 26)
35559
35560 /* macros for field DECOUPLE_DECRYPTION */
35561 #define MAC_PCU_MISC_MODE2__DECOUPLE_DECRYPTION__SHIFT                       27
35562 #define MAC_PCU_MISC_MODE2__DECOUPLE_DECRYPTION__WIDTH                        1
35563 #define MAC_PCU_MISC_MODE2__DECOUPLE_DECRYPTION__MASK               0x08000000U
35564 #define MAC_PCU_MISC_MODE2__DECOUPLE_DECRYPTION__READ(src) \
35565                     (((u_int32_t)(src)\
35566                     & 0x08000000U) >> 27)
35567 #define MAC_PCU_MISC_MODE2__DECOUPLE_DECRYPTION__WRITE(src) \
35568                     (((u_int32_t)(src)\
35569                     << 27) & 0x08000000U)
35570 #define MAC_PCU_MISC_MODE2__DECOUPLE_DECRYPTION__MODIFY(dst, src) \
35571                     (dst) = ((dst) &\
35572                     ~0x08000000U) | (((u_int32_t)(src) <<\
35573                     27) & 0x08000000U)
35574 #define MAC_PCU_MISC_MODE2__DECOUPLE_DECRYPTION__VERIFY(src) \
35575                     (!((((u_int32_t)(src)\
35576                     << 27) & ~0x08000000U)))
35577 #define MAC_PCU_MISC_MODE2__DECOUPLE_DECRYPTION__SET(dst) \
35578                     (dst) = ((dst) &\
35579                     ~0x08000000U) | ((u_int32_t)(1) << 27)
35580 #define MAC_PCU_MISC_MODE2__DECOUPLE_DECRYPTION__CLR(dst) \
35581                     (dst) = ((dst) &\
35582                     ~0x08000000U) | ((u_int32_t)(0) << 27)
35583
35584 /* macros for field H_TO_SW_DEBUG_MODE */
35585 #define MAC_PCU_MISC_MODE2__H_TO_SW_DEBUG_MODE__SHIFT                        28
35586 #define MAC_PCU_MISC_MODE2__H_TO_SW_DEBUG_MODE__WIDTH                         1
35587 #define MAC_PCU_MISC_MODE2__H_TO_SW_DEBUG_MODE__MASK                0x10000000U
35588 #define MAC_PCU_MISC_MODE2__H_TO_SW_DEBUG_MODE__READ(src) \
35589                     (((u_int32_t)(src)\
35590                     & 0x10000000U) >> 28)
35591 #define MAC_PCU_MISC_MODE2__H_TO_SW_DEBUG_MODE__WRITE(src) \
35592                     (((u_int32_t)(src)\
35593                     << 28) & 0x10000000U)
35594 #define MAC_PCU_MISC_MODE2__H_TO_SW_DEBUG_MODE__MODIFY(dst, src) \
35595                     (dst) = ((dst) &\
35596                     ~0x10000000U) | (((u_int32_t)(src) <<\
35597                     28) & 0x10000000U)
35598 #define MAC_PCU_MISC_MODE2__H_TO_SW_DEBUG_MODE__VERIFY(src) \
35599                     (!((((u_int32_t)(src)\
35600                     << 28) & ~0x10000000U)))
35601 #define MAC_PCU_MISC_MODE2__H_TO_SW_DEBUG_MODE__SET(dst) \
35602                     (dst) = ((dst) &\
35603                     ~0x10000000U) | ((u_int32_t)(1) << 28)
35604 #define MAC_PCU_MISC_MODE2__H_TO_SW_DEBUG_MODE__CLR(dst) \
35605                     (dst) = ((dst) &\
35606                     ~0x10000000U) | ((u_int32_t)(0) << 28)
35607
35608 /* macros for field TXBF_ACT_RPT_DONE_PASS */
35609 #define MAC_PCU_MISC_MODE2__TXBF_ACT_RPT_DONE_PASS__SHIFT                    29
35610 #define MAC_PCU_MISC_MODE2__TXBF_ACT_RPT_DONE_PASS__WIDTH                     1
35611 #define MAC_PCU_MISC_MODE2__TXBF_ACT_RPT_DONE_PASS__MASK            0x20000000U
35612 #define MAC_PCU_MISC_MODE2__TXBF_ACT_RPT_DONE_PASS__READ(src) \
35613                     (((u_int32_t)(src)\
35614                     & 0x20000000U) >> 29)
35615 #define MAC_PCU_MISC_MODE2__TXBF_ACT_RPT_DONE_PASS__WRITE(src) \
35616                     (((u_int32_t)(src)\
35617                     << 29) & 0x20000000U)
35618 #define MAC_PCU_MISC_MODE2__TXBF_ACT_RPT_DONE_PASS__MODIFY(dst, src) \
35619                     (dst) = ((dst) &\
35620                     ~0x20000000U) | (((u_int32_t)(src) <<\
35621                     29) & 0x20000000U)
35622 #define MAC_PCU_MISC_MODE2__TXBF_ACT_RPT_DONE_PASS__VERIFY(src) \
35623                     (!((((u_int32_t)(src)\
35624                     << 29) & ~0x20000000U)))
35625 #define MAC_PCU_MISC_MODE2__TXBF_ACT_RPT_DONE_PASS__SET(dst) \
35626                     (dst) = ((dst) &\
35627                     ~0x20000000U) | ((u_int32_t)(1) << 29)
35628 #define MAC_PCU_MISC_MODE2__TXBF_ACT_RPT_DONE_PASS__CLR(dst) \
35629                     (dst) = ((dst) &\
35630                     ~0x20000000U) | ((u_int32_t)(0) << 29)
35631
35632 /* macros for field PCU_LOOP_TXBF */
35633 #define MAC_PCU_MISC_MODE2__PCU_LOOP_TXBF__SHIFT                             30
35634 #define MAC_PCU_MISC_MODE2__PCU_LOOP_TXBF__WIDTH                              1
35635 #define MAC_PCU_MISC_MODE2__PCU_LOOP_TXBF__MASK                     0x40000000U
35636 #define MAC_PCU_MISC_MODE2__PCU_LOOP_TXBF__READ(src) \
35637                     (((u_int32_t)(src)\
35638                     & 0x40000000U) >> 30)
35639 #define MAC_PCU_MISC_MODE2__PCU_LOOP_TXBF__WRITE(src) \
35640                     (((u_int32_t)(src)\
35641                     << 30) & 0x40000000U)
35642 #define MAC_PCU_MISC_MODE2__PCU_LOOP_TXBF__MODIFY(dst, src) \
35643                     (dst) = ((dst) &\
35644                     ~0x40000000U) | (((u_int32_t)(src) <<\
35645                     30) & 0x40000000U)
35646 #define MAC_PCU_MISC_MODE2__PCU_LOOP_TXBF__VERIFY(src) \
35647                     (!((((u_int32_t)(src)\
35648                     << 30) & ~0x40000000U)))
35649 #define MAC_PCU_MISC_MODE2__PCU_LOOP_TXBF__SET(dst) \
35650                     (dst) = ((dst) &\
35651                     ~0x40000000U) | ((u_int32_t)(1) << 30)
35652 #define MAC_PCU_MISC_MODE2__PCU_LOOP_TXBF__CLR(dst) \
35653                     (dst) = ((dst) &\
35654                     ~0x40000000U) | ((u_int32_t)(0) << 30)
35655
35656 /* macros for field CLEAR_WEP_TXBUSY_ON_TXURN */
35657 #define MAC_PCU_MISC_MODE2__CLEAR_WEP_TXBUSY_ON_TXURN__SHIFT                 31
35658 #define MAC_PCU_MISC_MODE2__CLEAR_WEP_TXBUSY_ON_TXURN__WIDTH                  1
35659 #define MAC_PCU_MISC_MODE2__CLEAR_WEP_TXBUSY_ON_TXURN__MASK         0x80000000U
35660 #define MAC_PCU_MISC_MODE2__CLEAR_WEP_TXBUSY_ON_TXURN__READ(src) \
35661                     (((u_int32_t)(src)\
35662                     & 0x80000000U) >> 31)
35663 #define MAC_PCU_MISC_MODE2__CLEAR_WEP_TXBUSY_ON_TXURN__WRITE(src) \
35664                     (((u_int32_t)(src)\
35665                     << 31) & 0x80000000U)
35666 #define MAC_PCU_MISC_MODE2__CLEAR_WEP_TXBUSY_ON_TXURN__MODIFY(dst, src) \
35667                     (dst) = ((dst) &\
35668                     ~0x80000000U) | (((u_int32_t)(src) <<\
35669                     31) & 0x80000000U)
35670 #define MAC_PCU_MISC_MODE2__CLEAR_WEP_TXBUSY_ON_TXURN__VERIFY(src) \
35671                     (!((((u_int32_t)(src)\
35672                     << 31) & ~0x80000000U)))
35673 #define MAC_PCU_MISC_MODE2__CLEAR_WEP_TXBUSY_ON_TXURN__SET(dst) \
35674                     (dst) = ((dst) &\
35675                     ~0x80000000U) | ((u_int32_t)(1) << 31)
35676 #define MAC_PCU_MISC_MODE2__CLEAR_WEP_TXBUSY_ON_TXURN__CLR(dst) \
35677                     (dst) = ((dst) &\
35678                     ~0x80000000U) | ((u_int32_t)(0) << 31)
35679 #define MAC_PCU_MISC_MODE2__TYPE                                      u_int32_t
35680 #define MAC_PCU_MISC_MODE2__READ                                    0xffffffffU
35681 #define MAC_PCU_MISC_MODE2__WRITE                                   0xffffffffU
35682
35683 #endif /* __MAC_PCU_MISC_MODE2_MACRO__ */
35684
35685
35686 /* macros for mac_pcu_reg_block.MAC_PCU_MISC_MODE2 */
35687 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_MISC_MODE2__NUM                       1
35688
35689 /* macros for BlueprintGlobalNameSpace::MAC_PCU_ALT_AES_MUTE_MASK */
35690 #ifndef __MAC_PCU_ALT_AES_MUTE_MASK_MACRO__
35691 #define __MAC_PCU_ALT_AES_MUTE_MASK_MACRO__
35692
35693 /* macros for field QOS */
35694 #define MAC_PCU_ALT_AES_MUTE_MASK__QOS__SHIFT                                16
35695 #define MAC_PCU_ALT_AES_MUTE_MASK__QOS__WIDTH                                16
35696 #define MAC_PCU_ALT_AES_MUTE_MASK__QOS__MASK                        0xffff0000U
35697 #define MAC_PCU_ALT_AES_MUTE_MASK__QOS__READ(src) \
35698                     (((u_int32_t)(src)\
35699                     & 0xffff0000U) >> 16)
35700 #define MAC_PCU_ALT_AES_MUTE_MASK__QOS__WRITE(src) \
35701                     (((u_int32_t)(src)\
35702                     << 16) & 0xffff0000U)
35703 #define MAC_PCU_ALT_AES_MUTE_MASK__QOS__MODIFY(dst, src) \
35704                     (dst) = ((dst) &\
35705                     ~0xffff0000U) | (((u_int32_t)(src) <<\
35706                     16) & 0xffff0000U)
35707 #define MAC_PCU_ALT_AES_MUTE_MASK__QOS__VERIFY(src) \
35708                     (!((((u_int32_t)(src)\
35709                     << 16) & ~0xffff0000U)))
35710 #define MAC_PCU_ALT_AES_MUTE_MASK__TYPE                               u_int32_t
35711 #define MAC_PCU_ALT_AES_MUTE_MASK__READ                             0xffff0000U
35712 #define MAC_PCU_ALT_AES_MUTE_MASK__WRITE                            0xffff0000U
35713
35714 #endif /* __MAC_PCU_ALT_AES_MUTE_MASK_MACRO__ */
35715
35716
35717 /* macros for mac_pcu_reg_block.MAC_PCU_ALT_AES_MUTE_MASK */
35718 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_ALT_AES_MUTE_MASK__NUM                1
35719
35720 /* macros for BlueprintGlobalNameSpace::MAC_PCU_WOW6 */
35721 #ifndef __MAC_PCU_WOW6_MACRO__
35722 #define __MAC_PCU_WOW6_MACRO__
35723
35724 /* macros for field RXBUF_START_ADDR */
35725 #define MAC_PCU_WOW6__RXBUF_START_ADDR__SHIFT                                 0
35726 #define MAC_PCU_WOW6__RXBUF_START_ADDR__WIDTH                                16
35727 #define MAC_PCU_WOW6__RXBUF_START_ADDR__MASK                        0x0000ffffU
35728 #define MAC_PCU_WOW6__RXBUF_START_ADDR__READ(src) \
35729                     (u_int32_t)(src)\
35730                     & 0x0000ffffU
35731 #define MAC_PCU_WOW6__TYPE                                            u_int32_t
35732 #define MAC_PCU_WOW6__READ                                          0x0000ffffU
35733
35734 #endif /* __MAC_PCU_WOW6_MACRO__ */
35735
35736
35737 /* macros for mac_pcu_reg_block.MAC_PCU_WOW6 */
35738 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_WOW6__NUM                             1
35739
35740 /* macros for BlueprintGlobalNameSpace::ASYNC_FIFO_REG1 */
35741 #ifndef __ASYNC_FIFO_REG1_MACRO__
35742 #define __ASYNC_FIFO_REG1_MACRO__
35743
35744 /* macros for field DBG */
35745 #define ASYNC_FIFO_REG1__DBG__SHIFT                                           0
35746 #define ASYNC_FIFO_REG1__DBG__WIDTH                                          30
35747 #define ASYNC_FIFO_REG1__DBG__MASK                                  0x3fffffffU
35748 #define ASYNC_FIFO_REG1__DBG__READ(src)          (u_int32_t)(src) & 0x3fffffffU
35749 #define ASYNC_FIFO_REG1__DBG__WRITE(src)       ((u_int32_t)(src) & 0x3fffffffU)
35750 #define ASYNC_FIFO_REG1__DBG__MODIFY(dst, src) \
35751                     (dst) = ((dst) &\
35752                     ~0x3fffffffU) | ((u_int32_t)(src) &\
35753                     0x3fffffffU)
35754 #define ASYNC_FIFO_REG1__DBG__VERIFY(src) \
35755                     (!(((u_int32_t)(src)\
35756                     & ~0x3fffffffU)))
35757 #define ASYNC_FIFO_REG1__TYPE                                         u_int32_t
35758 #define ASYNC_FIFO_REG1__READ                                       0x3fffffffU
35759 #define ASYNC_FIFO_REG1__WRITE                                      0x3fffffffU
35760
35761 #endif /* __ASYNC_FIFO_REG1_MACRO__ */
35762
35763
35764 /* macros for mac_pcu_reg_block.ASYNC_FIFO_REG1 */
35765 #define INST_MAC_PCU_REG_BLOCK__ASYNC_FIFO_REG1__NUM                          1
35766
35767 /* macros for BlueprintGlobalNameSpace::ASYNC_FIFO_REG2 */
35768 #ifndef __ASYNC_FIFO_REG2_MACRO__
35769 #define __ASYNC_FIFO_REG2_MACRO__
35770
35771 /* macros for field DBG */
35772 #define ASYNC_FIFO_REG2__DBG__SHIFT                                           0
35773 #define ASYNC_FIFO_REG2__DBG__WIDTH                                          28
35774 #define ASYNC_FIFO_REG2__DBG__MASK                                  0x0fffffffU
35775 #define ASYNC_FIFO_REG2__DBG__READ(src)          (u_int32_t)(src) & 0x0fffffffU
35776 #define ASYNC_FIFO_REG2__DBG__WRITE(src)       ((u_int32_t)(src) & 0x0fffffffU)
35777 #define ASYNC_FIFO_REG2__DBG__MODIFY(dst, src) \
35778                     (dst) = ((dst) &\
35779                     ~0x0fffffffU) | ((u_int32_t)(src) &\
35780                     0x0fffffffU)
35781 #define ASYNC_FIFO_REG2__DBG__VERIFY(src) \
35782                     (!(((u_int32_t)(src)\
35783                     & ~0x0fffffffU)))
35784 #define ASYNC_FIFO_REG2__TYPE                                         u_int32_t
35785 #define ASYNC_FIFO_REG2__READ                                       0x0fffffffU
35786 #define ASYNC_FIFO_REG2__WRITE                                      0x0fffffffU
35787
35788 #endif /* __ASYNC_FIFO_REG2_MACRO__ */
35789
35790
35791 /* macros for mac_pcu_reg_block.ASYNC_FIFO_REG2 */
35792 #define INST_MAC_PCU_REG_BLOCK__ASYNC_FIFO_REG2__NUM                          1
35793
35794 /* macros for BlueprintGlobalNameSpace::ASYNC_FIFO_REG3 */
35795 #ifndef __ASYNC_FIFO_REG3_MACRO__
35796 #define __ASYNC_FIFO_REG3_MACRO__
35797
35798 /* macros for field DBG */
35799 #define ASYNC_FIFO_REG3__DBG__SHIFT                                           0
35800 #define ASYNC_FIFO_REG3__DBG__WIDTH                                          10
35801 #define ASYNC_FIFO_REG3__DBG__MASK                                  0x000003ffU
35802 #define ASYNC_FIFO_REG3__DBG__READ(src)          (u_int32_t)(src) & 0x000003ffU
35803 #define ASYNC_FIFO_REG3__DBG__WRITE(src)       ((u_int32_t)(src) & 0x000003ffU)
35804 #define ASYNC_FIFO_REG3__DBG__MODIFY(dst, src) \
35805                     (dst) = ((dst) &\
35806                     ~0x000003ffU) | ((u_int32_t)(src) &\
35807                     0x000003ffU)
35808 #define ASYNC_FIFO_REG3__DBG__VERIFY(src) \
35809                     (!(((u_int32_t)(src)\
35810                     & ~0x000003ffU)))
35811
35812 /* macros for field DATAPATH_SEL */
35813 #define ASYNC_FIFO_REG3__DATAPATH_SEL__SHIFT                                 10
35814 #define ASYNC_FIFO_REG3__DATAPATH_SEL__WIDTH                                  1
35815 #define ASYNC_FIFO_REG3__DATAPATH_SEL__MASK                         0x00000400U
35816 #define ASYNC_FIFO_REG3__DATAPATH_SEL__READ(src) \
35817                     (((u_int32_t)(src)\
35818                     & 0x00000400U) >> 10)
35819 #define ASYNC_FIFO_REG3__DATAPATH_SEL__WRITE(src) \
35820                     (((u_int32_t)(src)\
35821                     << 10) & 0x00000400U)
35822 #define ASYNC_FIFO_REG3__DATAPATH_SEL__MODIFY(dst, src) \
35823                     (dst) = ((dst) &\
35824                     ~0x00000400U) | (((u_int32_t)(src) <<\
35825                     10) & 0x00000400U)
35826 #define ASYNC_FIFO_REG3__DATAPATH_SEL__VERIFY(src) \
35827                     (!((((u_int32_t)(src)\
35828                     << 10) & ~0x00000400U)))
35829 #define ASYNC_FIFO_REG3__DATAPATH_SEL__SET(dst) \
35830                     (dst) = ((dst) &\
35831                     ~0x00000400U) | ((u_int32_t)(1) << 10)
35832 #define ASYNC_FIFO_REG3__DATAPATH_SEL__CLR(dst) \
35833                     (dst) = ((dst) &\
35834                     ~0x00000400U) | ((u_int32_t)(0) << 10)
35835
35836 /* macros for field SFT_RST_N */
35837 #define ASYNC_FIFO_REG3__SFT_RST_N__SHIFT                                    31
35838 #define ASYNC_FIFO_REG3__SFT_RST_N__WIDTH                                     1
35839 #define ASYNC_FIFO_REG3__SFT_RST_N__MASK                            0x80000000U
35840 #define ASYNC_FIFO_REG3__SFT_RST_N__READ(src) \
35841                     (((u_int32_t)(src)\
35842                     & 0x80000000U) >> 31)
35843 #define ASYNC_FIFO_REG3__SFT_RST_N__WRITE(src) \
35844                     (((u_int32_t)(src)\
35845                     << 31) & 0x80000000U)
35846 #define ASYNC_FIFO_REG3__SFT_RST_N__MODIFY(dst, src) \
35847                     (dst) = ((dst) &\
35848                     ~0x80000000U) | (((u_int32_t)(src) <<\
35849                     31) & 0x80000000U)
35850 #define ASYNC_FIFO_REG3__SFT_RST_N__VERIFY(src) \
35851                     (!((((u_int32_t)(src)\
35852                     << 31) & ~0x80000000U)))
35853 #define ASYNC_FIFO_REG3__SFT_RST_N__SET(dst) \
35854                     (dst) = ((dst) &\
35855                     ~0x80000000U) | ((u_int32_t)(1) << 31)
35856 #define ASYNC_FIFO_REG3__SFT_RST_N__CLR(dst) \
35857                     (dst) = ((dst) &\
35858                     ~0x80000000U) | ((u_int32_t)(0) << 31)
35859 #define ASYNC_FIFO_REG3__TYPE                                         u_int32_t
35860 #define ASYNC_FIFO_REG3__READ                                       0x800007ffU
35861 #define ASYNC_FIFO_REG3__WRITE                                      0x800007ffU
35862
35863 #endif /* __ASYNC_FIFO_REG3_MACRO__ */
35864
35865
35866 /* macros for mac_pcu_reg_block.ASYNC_FIFO_REG3 */
35867 #define INST_MAC_PCU_REG_BLOCK__ASYNC_FIFO_REG3__NUM                          1
35868
35869 /* macros for BlueprintGlobalNameSpace::MAC_PCU_WOW5 */
35870 #ifndef __MAC_PCU_WOW5_MACRO__
35871 #define __MAC_PCU_WOW5_MACRO__
35872
35873 /* macros for field RX_ABORT_ENABLE */
35874 #define MAC_PCU_WOW5__RX_ABORT_ENABLE__SHIFT                                  0
35875 #define MAC_PCU_WOW5__RX_ABORT_ENABLE__WIDTH                                 16
35876 #define MAC_PCU_WOW5__RX_ABORT_ENABLE__MASK                         0x0000ffffU
35877 #define MAC_PCU_WOW5__RX_ABORT_ENABLE__READ(src) (u_int32_t)(src) & 0x0000ffffU
35878 #define MAC_PCU_WOW5__RX_ABORT_ENABLE__WRITE(src) \
35879                     ((u_int32_t)(src)\
35880                     & 0x0000ffffU)
35881 #define MAC_PCU_WOW5__RX_ABORT_ENABLE__MODIFY(dst, src) \
35882                     (dst) = ((dst) &\
35883                     ~0x0000ffffU) | ((u_int32_t)(src) &\
35884                     0x0000ffffU)
35885 #define MAC_PCU_WOW5__RX_ABORT_ENABLE__VERIFY(src) \
35886                     (!(((u_int32_t)(src)\
35887                     & ~0x0000ffffU)))
35888 #define MAC_PCU_WOW5__TYPE                                            u_int32_t
35889 #define MAC_PCU_WOW5__READ                                          0x0000ffffU
35890 #define MAC_PCU_WOW5__WRITE                                         0x0000ffffU
35891
35892 #endif /* __MAC_PCU_WOW5_MACRO__ */
35893
35894
35895 /* macros for mac_pcu_reg_block.MAC_PCU_WOW5 */
35896 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_WOW5__NUM                             1
35897
35898 /* macros for BlueprintGlobalNameSpace::MAC_PCU_WOW_LENGTH1 */
35899 #ifndef __MAC_PCU_WOW_LENGTH1_MACRO__
35900 #define __MAC_PCU_WOW_LENGTH1_MACRO__
35901
35902 /* macros for field PATTERN_3 */
35903 #define MAC_PCU_WOW_LENGTH1__PATTERN_3__SHIFT                                 0
35904 #define MAC_PCU_WOW_LENGTH1__PATTERN_3__WIDTH                                 8
35905 #define MAC_PCU_WOW_LENGTH1__PATTERN_3__MASK                        0x000000ffU
35906 #define MAC_PCU_WOW_LENGTH1__PATTERN_3__READ(src) \
35907                     (u_int32_t)(src)\
35908                     & 0x000000ffU
35909 #define MAC_PCU_WOW_LENGTH1__PATTERN_3__WRITE(src) \
35910                     ((u_int32_t)(src)\
35911                     & 0x000000ffU)
35912 #define MAC_PCU_WOW_LENGTH1__PATTERN_3__MODIFY(dst, src) \
35913                     (dst) = ((dst) &\
35914                     ~0x000000ffU) | ((u_int32_t)(src) &\
35915                     0x000000ffU)
35916 #define MAC_PCU_WOW_LENGTH1__PATTERN_3__VERIFY(src) \
35917                     (!(((u_int32_t)(src)\
35918                     & ~0x000000ffU)))
35919
35920 /* macros for field PATTERN_2 */
35921 #define MAC_PCU_WOW_LENGTH1__PATTERN_2__SHIFT                                 8
35922 #define MAC_PCU_WOW_LENGTH1__PATTERN_2__WIDTH                                 8
35923 #define MAC_PCU_WOW_LENGTH1__PATTERN_2__MASK                        0x0000ff00U
35924 #define MAC_PCU_WOW_LENGTH1__PATTERN_2__READ(src) \
35925                     (((u_int32_t)(src)\
35926                     & 0x0000ff00U) >> 8)
35927 #define MAC_PCU_WOW_LENGTH1__PATTERN_2__WRITE(src) \
35928                     (((u_int32_t)(src)\
35929                     << 8) & 0x0000ff00U)
35930 #define MAC_PCU_WOW_LENGTH1__PATTERN_2__MODIFY(dst, src) \
35931                     (dst) = ((dst) &\
35932                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
35933                     8) & 0x0000ff00U)
35934 #define MAC_PCU_WOW_LENGTH1__PATTERN_2__VERIFY(src) \
35935                     (!((((u_int32_t)(src)\
35936                     << 8) & ~0x0000ff00U)))
35937
35938 /* macros for field PATTERN_1 */
35939 #define MAC_PCU_WOW_LENGTH1__PATTERN_1__SHIFT                                16
35940 #define MAC_PCU_WOW_LENGTH1__PATTERN_1__WIDTH                                 8
35941 #define MAC_PCU_WOW_LENGTH1__PATTERN_1__MASK                        0x00ff0000U
35942 #define MAC_PCU_WOW_LENGTH1__PATTERN_1__READ(src) \
35943                     (((u_int32_t)(src)\
35944                     & 0x00ff0000U) >> 16)
35945 #define MAC_PCU_WOW_LENGTH1__PATTERN_1__WRITE(src) \
35946                     (((u_int32_t)(src)\
35947                     << 16) & 0x00ff0000U)
35948 #define MAC_PCU_WOW_LENGTH1__PATTERN_1__MODIFY(dst, src) \
35949                     (dst) = ((dst) &\
35950                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
35951                     16) & 0x00ff0000U)
35952 #define MAC_PCU_WOW_LENGTH1__PATTERN_1__VERIFY(src) \
35953                     (!((((u_int32_t)(src)\
35954                     << 16) & ~0x00ff0000U)))
35955
35956 /* macros for field PATTERN_0 */
35957 #define MAC_PCU_WOW_LENGTH1__PATTERN_0__SHIFT                                24
35958 #define MAC_PCU_WOW_LENGTH1__PATTERN_0__WIDTH                                 8
35959 #define MAC_PCU_WOW_LENGTH1__PATTERN_0__MASK                        0xff000000U
35960 #define MAC_PCU_WOW_LENGTH1__PATTERN_0__READ(src) \
35961                     (((u_int32_t)(src)\
35962                     & 0xff000000U) >> 24)
35963 #define MAC_PCU_WOW_LENGTH1__PATTERN_0__WRITE(src) \
35964                     (((u_int32_t)(src)\
35965                     << 24) & 0xff000000U)
35966 #define MAC_PCU_WOW_LENGTH1__PATTERN_0__MODIFY(dst, src) \
35967                     (dst) = ((dst) &\
35968                     ~0xff000000U) | (((u_int32_t)(src) <<\
35969                     24) & 0xff000000U)
35970 #define MAC_PCU_WOW_LENGTH1__PATTERN_0__VERIFY(src) \
35971                     (!((((u_int32_t)(src)\
35972                     << 24) & ~0xff000000U)))
35973 #define MAC_PCU_WOW_LENGTH1__TYPE                                     u_int32_t
35974 #define MAC_PCU_WOW_LENGTH1__READ                                   0xffffffffU
35975 #define MAC_PCU_WOW_LENGTH1__WRITE                                  0xffffffffU
35976
35977 #endif /* __MAC_PCU_WOW_LENGTH1_MACRO__ */
35978
35979
35980 /* macros for mac_pcu_reg_block.MAC_PCU_WOW_LENGTH1 */
35981 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_WOW_LENGTH1__NUM                      1
35982
35983 /* macros for BlueprintGlobalNameSpace::MAC_PCU_WOW_LENGTH2 */
35984 #ifndef __MAC_PCU_WOW_LENGTH2_MACRO__
35985 #define __MAC_PCU_WOW_LENGTH2_MACRO__
35986
35987 /* macros for field PATTERN_7 */
35988 #define MAC_PCU_WOW_LENGTH2__PATTERN_7__SHIFT                                 0
35989 #define MAC_PCU_WOW_LENGTH2__PATTERN_7__WIDTH                                 8
35990 #define MAC_PCU_WOW_LENGTH2__PATTERN_7__MASK                        0x000000ffU
35991 #define MAC_PCU_WOW_LENGTH2__PATTERN_7__READ(src) \
35992                     (u_int32_t)(src)\
35993                     & 0x000000ffU
35994 #define MAC_PCU_WOW_LENGTH2__PATTERN_7__WRITE(src) \
35995                     ((u_int32_t)(src)\
35996                     & 0x000000ffU)
35997 #define MAC_PCU_WOW_LENGTH2__PATTERN_7__MODIFY(dst, src) \
35998                     (dst) = ((dst) &\
35999                     ~0x000000ffU) | ((u_int32_t)(src) &\
36000                     0x000000ffU)
36001 #define MAC_PCU_WOW_LENGTH2__PATTERN_7__VERIFY(src) \
36002                     (!(((u_int32_t)(src)\
36003                     & ~0x000000ffU)))
36004
36005 /* macros for field PATTERN_6 */
36006 #define MAC_PCU_WOW_LENGTH2__PATTERN_6__SHIFT                                 8
36007 #define MAC_PCU_WOW_LENGTH2__PATTERN_6__WIDTH                                 8
36008 #define MAC_PCU_WOW_LENGTH2__PATTERN_6__MASK                        0x0000ff00U
36009 #define MAC_PCU_WOW_LENGTH2__PATTERN_6__READ(src) \
36010                     (((u_int32_t)(src)\
36011                     & 0x0000ff00U) >> 8)
36012 #define MAC_PCU_WOW_LENGTH2__PATTERN_6__WRITE(src) \
36013                     (((u_int32_t)(src)\
36014                     << 8) & 0x0000ff00U)
36015 #define MAC_PCU_WOW_LENGTH2__PATTERN_6__MODIFY(dst, src) \
36016                     (dst) = ((dst) &\
36017                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
36018                     8) & 0x0000ff00U)
36019 #define MAC_PCU_WOW_LENGTH2__PATTERN_6__VERIFY(src) \
36020                     (!((((u_int32_t)(src)\
36021                     << 8) & ~0x0000ff00U)))
36022
36023 /* macros for field PATTERN_5 */
36024 #define MAC_PCU_WOW_LENGTH2__PATTERN_5__SHIFT                                16
36025 #define MAC_PCU_WOW_LENGTH2__PATTERN_5__WIDTH                                 8
36026 #define MAC_PCU_WOW_LENGTH2__PATTERN_5__MASK                        0x00ff0000U
36027 #define MAC_PCU_WOW_LENGTH2__PATTERN_5__READ(src) \
36028                     (((u_int32_t)(src)\
36029                     & 0x00ff0000U) >> 16)
36030 #define MAC_PCU_WOW_LENGTH2__PATTERN_5__WRITE(src) \
36031                     (((u_int32_t)(src)\
36032                     << 16) & 0x00ff0000U)
36033 #define MAC_PCU_WOW_LENGTH2__PATTERN_5__MODIFY(dst, src) \
36034                     (dst) = ((dst) &\
36035                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
36036                     16) & 0x00ff0000U)
36037 #define MAC_PCU_WOW_LENGTH2__PATTERN_5__VERIFY(src) \
36038                     (!((((u_int32_t)(src)\
36039                     << 16) & ~0x00ff0000U)))
36040
36041 /* macros for field PATTERN_4 */
36042 #define MAC_PCU_WOW_LENGTH2__PATTERN_4__SHIFT                                24
36043 #define MAC_PCU_WOW_LENGTH2__PATTERN_4__WIDTH                                 8
36044 #define MAC_PCU_WOW_LENGTH2__PATTERN_4__MASK                        0xff000000U
36045 #define MAC_PCU_WOW_LENGTH2__PATTERN_4__READ(src) \
36046                     (((u_int32_t)(src)\
36047                     & 0xff000000U) >> 24)
36048 #define MAC_PCU_WOW_LENGTH2__PATTERN_4__WRITE(src) \
36049                     (((u_int32_t)(src)\
36050                     << 24) & 0xff000000U)
36051 #define MAC_PCU_WOW_LENGTH2__PATTERN_4__MODIFY(dst, src) \
36052                     (dst) = ((dst) &\
36053                     ~0xff000000U) | (((u_int32_t)(src) <<\
36054                     24) & 0xff000000U)
36055 #define MAC_PCU_WOW_LENGTH2__PATTERN_4__VERIFY(src) \
36056                     (!((((u_int32_t)(src)\
36057                     << 24) & ~0xff000000U)))
36058 #define MAC_PCU_WOW_LENGTH2__TYPE                                     u_int32_t
36059 #define MAC_PCU_WOW_LENGTH2__READ                                   0xffffffffU
36060 #define MAC_PCU_WOW_LENGTH2__WRITE                                  0xffffffffU
36061
36062 #endif /* __MAC_PCU_WOW_LENGTH2_MACRO__ */
36063
36064
36065 /* macros for mac_pcu_reg_block.MAC_PCU_WOW_LENGTH2 */
36066 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_WOW_LENGTH2__NUM                      1
36067
36068 /* macros for BlueprintGlobalNameSpace::WOW_PATTERN_MATCH_LESS_THAN_256_BYTES */
36069 #ifndef __WOW_PATTERN_MATCH_LESS_THAN_256_BYTES_MACRO__
36070 #define __WOW_PATTERN_MATCH_LESS_THAN_256_BYTES_MACRO__
36071
36072 /* macros for field EN */
36073 #define WOW_PATTERN_MATCH_LESS_THAN_256_BYTES__EN__SHIFT                      0
36074 #define WOW_PATTERN_MATCH_LESS_THAN_256_BYTES__EN__WIDTH                     16
36075 #define WOW_PATTERN_MATCH_LESS_THAN_256_BYTES__EN__MASK             0x0000ffffU
36076 #define WOW_PATTERN_MATCH_LESS_THAN_256_BYTES__EN__READ(src) \
36077                     (u_int32_t)(src)\
36078                     & 0x0000ffffU
36079 #define WOW_PATTERN_MATCH_LESS_THAN_256_BYTES__EN__WRITE(src) \
36080                     ((u_int32_t)(src)\
36081                     & 0x0000ffffU)
36082 #define WOW_PATTERN_MATCH_LESS_THAN_256_BYTES__EN__MODIFY(dst, src) \
36083                     (dst) = ((dst) &\
36084                     ~0x0000ffffU) | ((u_int32_t)(src) &\
36085                     0x0000ffffU)
36086 #define WOW_PATTERN_MATCH_LESS_THAN_256_BYTES__EN__VERIFY(src) \
36087                     (!(((u_int32_t)(src)\
36088                     & ~0x0000ffffU)))
36089 #define WOW_PATTERN_MATCH_LESS_THAN_256_BYTES__TYPE                   u_int32_t
36090 #define WOW_PATTERN_MATCH_LESS_THAN_256_BYTES__READ                 0x0000ffffU
36091 #define WOW_PATTERN_MATCH_LESS_THAN_256_BYTES__WRITE                0x0000ffffU
36092
36093 #endif /* __WOW_PATTERN_MATCH_LESS_THAN_256_BYTES_MACRO__ */
36094
36095
36096 /* macros for mac_pcu_reg_block.WOW_PATTERN_MATCH_LESS_THAN_256_BYTES */
36097 #define INST_MAC_PCU_REG_BLOCK__WOW_PATTERN_MATCH_LESS_THAN_256_BYTES__NUM    1
36098
36099 /* macros for BlueprintGlobalNameSpace::MAC_PCU_WOW4 */
36100 #ifndef __MAC_PCU_WOW4_MACRO__
36101 #define __MAC_PCU_WOW4_MACRO__
36102
36103 /* macros for field PATTERN_ENABLE */
36104 #define MAC_PCU_WOW4__PATTERN_ENABLE__SHIFT                                   0
36105 #define MAC_PCU_WOW4__PATTERN_ENABLE__WIDTH                                   8
36106 #define MAC_PCU_WOW4__PATTERN_ENABLE__MASK                          0x000000ffU
36107 #define MAC_PCU_WOW4__PATTERN_ENABLE__READ(src)  (u_int32_t)(src) & 0x000000ffU
36108 #define MAC_PCU_WOW4__PATTERN_ENABLE__WRITE(src) \
36109                     ((u_int32_t)(src)\
36110                     & 0x000000ffU)
36111 #define MAC_PCU_WOW4__PATTERN_ENABLE__MODIFY(dst, src) \
36112                     (dst) = ((dst) &\
36113                     ~0x000000ffU) | ((u_int32_t)(src) &\
36114                     0x000000ffU)
36115 #define MAC_PCU_WOW4__PATTERN_ENABLE__VERIFY(src) \
36116                     (!(((u_int32_t)(src)\
36117                     & ~0x000000ffU)))
36118
36119 /* macros for field PATTERN_DETECT */
36120 #define MAC_PCU_WOW4__PATTERN_DETECT__SHIFT                                   8
36121 #define MAC_PCU_WOW4__PATTERN_DETECT__WIDTH                                   8
36122 #define MAC_PCU_WOW4__PATTERN_DETECT__MASK                          0x0000ff00U
36123 #define MAC_PCU_WOW4__PATTERN_DETECT__READ(src) \
36124                     (((u_int32_t)(src)\
36125                     & 0x0000ff00U) >> 8)
36126 #define MAC_PCU_WOW4__TYPE                                            u_int32_t
36127 #define MAC_PCU_WOW4__READ                                          0x0000ffffU
36128 #define MAC_PCU_WOW4__WRITE                                         0x0000ffffU
36129
36130 #endif /* __MAC_PCU_WOW4_MACRO__ */
36131
36132
36133 /* macros for mac_pcu_reg_block.MAC_PCU_WOW4 */
36134 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_WOW4__NUM                             1
36135
36136 /* macros for BlueprintGlobalNameSpace::WOW2_EXACT */
36137 #ifndef __WOW2_EXACT_MACRO__
36138 #define __WOW2_EXACT_MACRO__
36139
36140 /* macros for field LENGTH */
36141 #define WOW2_EXACT__LENGTH__SHIFT                                             0
36142 #define WOW2_EXACT__LENGTH__WIDTH                                             8
36143 #define WOW2_EXACT__LENGTH__MASK                                    0x000000ffU
36144 #define WOW2_EXACT__LENGTH__READ(src)            (u_int32_t)(src) & 0x000000ffU
36145 #define WOW2_EXACT__LENGTH__WRITE(src)         ((u_int32_t)(src) & 0x000000ffU)
36146 #define WOW2_EXACT__LENGTH__MODIFY(dst, src) \
36147                     (dst) = ((dst) &\
36148                     ~0x000000ffU) | ((u_int32_t)(src) &\
36149                     0x000000ffU)
36150 #define WOW2_EXACT__LENGTH__VERIFY(src)  (!(((u_int32_t)(src) & ~0x000000ffU)))
36151
36152 /* macros for field OFFSET */
36153 #define WOW2_EXACT__OFFSET__SHIFT                                             8
36154 #define WOW2_EXACT__OFFSET__WIDTH                                             8
36155 #define WOW2_EXACT__OFFSET__MASK                                    0x0000ff00U
36156 #define WOW2_EXACT__OFFSET__READ(src)   (((u_int32_t)(src) & 0x0000ff00U) >> 8)
36157 #define WOW2_EXACT__OFFSET__WRITE(src)  (((u_int32_t)(src) << 8) & 0x0000ff00U)
36158 #define WOW2_EXACT__OFFSET__MODIFY(dst, src) \
36159                     (dst) = ((dst) &\
36160                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
36161                     8) & 0x0000ff00U)
36162 #define WOW2_EXACT__OFFSET__VERIFY(src) \
36163                     (!((((u_int32_t)(src)\
36164                     << 8) & ~0x0000ff00U)))
36165 #define WOW2_EXACT__TYPE                                              u_int32_t
36166 #define WOW2_EXACT__READ                                            0x0000ffffU
36167 #define WOW2_EXACT__WRITE                                           0x0000ffffU
36168
36169 #endif /* __WOW2_EXACT_MACRO__ */
36170
36171
36172 /* macros for mac_pcu_reg_block.WOW2_EXACT */
36173 #define INST_MAC_PCU_REG_BLOCK__WOW2_EXACT__NUM                               1
36174
36175 /* macros for BlueprintGlobalNameSpace::PCU_WOW6 */
36176 #ifndef __PCU_WOW6_MACRO__
36177 #define __PCU_WOW6_MACRO__
36178
36179 /* macros for field OFFSET8 */
36180 #define PCU_WOW6__OFFSET8__SHIFT                                              0
36181 #define PCU_WOW6__OFFSET8__WIDTH                                              8
36182 #define PCU_WOW6__OFFSET8__MASK                                     0x000000ffU
36183 #define PCU_WOW6__OFFSET8__READ(src)             (u_int32_t)(src) & 0x000000ffU
36184 #define PCU_WOW6__OFFSET8__WRITE(src)          ((u_int32_t)(src) & 0x000000ffU)
36185 #define PCU_WOW6__OFFSET8__MODIFY(dst, src) \
36186                     (dst) = ((dst) &\
36187                     ~0x000000ffU) | ((u_int32_t)(src) &\
36188                     0x000000ffU)
36189 #define PCU_WOW6__OFFSET8__VERIFY(src)   (!(((u_int32_t)(src) & ~0x000000ffU)))
36190
36191 /* macros for field OFFSET9 */
36192 #define PCU_WOW6__OFFSET9__SHIFT                                              8
36193 #define PCU_WOW6__OFFSET9__WIDTH                                              8
36194 #define PCU_WOW6__OFFSET9__MASK                                     0x0000ff00U
36195 #define PCU_WOW6__OFFSET9__READ(src)    (((u_int32_t)(src) & 0x0000ff00U) >> 8)
36196 #define PCU_WOW6__OFFSET9__WRITE(src)   (((u_int32_t)(src) << 8) & 0x0000ff00U)
36197 #define PCU_WOW6__OFFSET9__MODIFY(dst, src) \
36198                     (dst) = ((dst) &\
36199                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
36200                     8) & 0x0000ff00U)
36201 #define PCU_WOW6__OFFSET9__VERIFY(src) \
36202                     (!((((u_int32_t)(src)\
36203                     << 8) & ~0x0000ff00U)))
36204
36205 /* macros for field OFFSET10 */
36206 #define PCU_WOW6__OFFSET10__SHIFT                                            16
36207 #define PCU_WOW6__OFFSET10__WIDTH                                             8
36208 #define PCU_WOW6__OFFSET10__MASK                                    0x00ff0000U
36209 #define PCU_WOW6__OFFSET10__READ(src)  (((u_int32_t)(src) & 0x00ff0000U) >> 16)
36210 #define PCU_WOW6__OFFSET10__WRITE(src) (((u_int32_t)(src) << 16) & 0x00ff0000U)
36211 #define PCU_WOW6__OFFSET10__MODIFY(dst, src) \
36212                     (dst) = ((dst) &\
36213                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
36214                     16) & 0x00ff0000U)
36215 #define PCU_WOW6__OFFSET10__VERIFY(src) \
36216                     (!((((u_int32_t)(src)\
36217                     << 16) & ~0x00ff0000U)))
36218
36219 /* macros for field OFFSET11 */
36220 #define PCU_WOW6__OFFSET11__SHIFT                                            24
36221 #define PCU_WOW6__OFFSET11__WIDTH                                             8
36222 #define PCU_WOW6__OFFSET11__MASK                                    0xff000000U
36223 #define PCU_WOW6__OFFSET11__READ(src)  (((u_int32_t)(src) & 0xff000000U) >> 24)
36224 #define PCU_WOW6__OFFSET11__WRITE(src) (((u_int32_t)(src) << 24) & 0xff000000U)
36225 #define PCU_WOW6__OFFSET11__MODIFY(dst, src) \
36226                     (dst) = ((dst) &\
36227                     ~0xff000000U) | (((u_int32_t)(src) <<\
36228                     24) & 0xff000000U)
36229 #define PCU_WOW6__OFFSET11__VERIFY(src) \
36230                     (!((((u_int32_t)(src)\
36231                     << 24) & ~0xff000000U)))
36232 #define PCU_WOW6__TYPE                                                u_int32_t
36233 #define PCU_WOW6__READ                                              0xffffffffU
36234 #define PCU_WOW6__WRITE                                             0xffffffffU
36235
36236 #endif /* __PCU_WOW6_MACRO__ */
36237
36238
36239 /* macros for mac_pcu_reg_block.PCU_WOW6 */
36240 #define INST_MAC_PCU_REG_BLOCK__PCU_WOW6__NUM                                 1
36241
36242 /* macros for BlueprintGlobalNameSpace::PCU_WOW7 */
36243 #ifndef __PCU_WOW7_MACRO__
36244 #define __PCU_WOW7_MACRO__
36245
36246 /* macros for field OFFSET12 */
36247 #define PCU_WOW7__OFFSET12__SHIFT                                             0
36248 #define PCU_WOW7__OFFSET12__WIDTH                                             8
36249 #define PCU_WOW7__OFFSET12__MASK                                    0x000000ffU
36250 #define PCU_WOW7__OFFSET12__READ(src)            (u_int32_t)(src) & 0x000000ffU
36251 #define PCU_WOW7__OFFSET12__WRITE(src)         ((u_int32_t)(src) & 0x000000ffU)
36252 #define PCU_WOW7__OFFSET12__MODIFY(dst, src) \
36253                     (dst) = ((dst) &\
36254                     ~0x000000ffU) | ((u_int32_t)(src) &\
36255                     0x000000ffU)
36256 #define PCU_WOW7__OFFSET12__VERIFY(src)  (!(((u_int32_t)(src) & ~0x000000ffU)))
36257
36258 /* macros for field OFFSET13 */
36259 #define PCU_WOW7__OFFSET13__SHIFT                                             8
36260 #define PCU_WOW7__OFFSET13__WIDTH                                             8
36261 #define PCU_WOW7__OFFSET13__MASK                                    0x0000ff00U
36262 #define PCU_WOW7__OFFSET13__READ(src)   (((u_int32_t)(src) & 0x0000ff00U) >> 8)
36263 #define PCU_WOW7__OFFSET13__WRITE(src)  (((u_int32_t)(src) << 8) & 0x0000ff00U)
36264 #define PCU_WOW7__OFFSET13__MODIFY(dst, src) \
36265                     (dst) = ((dst) &\
36266                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
36267                     8) & 0x0000ff00U)
36268 #define PCU_WOW7__OFFSET13__VERIFY(src) \
36269                     (!((((u_int32_t)(src)\
36270                     << 8) & ~0x0000ff00U)))
36271
36272 /* macros for field OFFSET14 */
36273 #define PCU_WOW7__OFFSET14__SHIFT                                            16
36274 #define PCU_WOW7__OFFSET14__WIDTH                                             8
36275 #define PCU_WOW7__OFFSET14__MASK                                    0x00ff0000U
36276 #define PCU_WOW7__OFFSET14__READ(src)  (((u_int32_t)(src) & 0x00ff0000U) >> 16)
36277 #define PCU_WOW7__OFFSET14__WRITE(src) (((u_int32_t)(src) << 16) & 0x00ff0000U)
36278 #define PCU_WOW7__OFFSET14__MODIFY(dst, src) \
36279                     (dst) = ((dst) &\
36280                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
36281                     16) & 0x00ff0000U)
36282 #define PCU_WOW7__OFFSET14__VERIFY(src) \
36283                     (!((((u_int32_t)(src)\
36284                     << 16) & ~0x00ff0000U)))
36285
36286 /* macros for field OFFSET15 */
36287 #define PCU_WOW7__OFFSET15__SHIFT                                            24
36288 #define PCU_WOW7__OFFSET15__WIDTH                                             8
36289 #define PCU_WOW7__OFFSET15__MASK                                    0xff000000U
36290 #define PCU_WOW7__OFFSET15__READ(src)  (((u_int32_t)(src) & 0xff000000U) >> 24)
36291 #define PCU_WOW7__OFFSET15__WRITE(src) (((u_int32_t)(src) << 24) & 0xff000000U)
36292 #define PCU_WOW7__OFFSET15__MODIFY(dst, src) \
36293                     (dst) = ((dst) &\
36294                     ~0xff000000U) | (((u_int32_t)(src) <<\
36295                     24) & 0xff000000U)
36296 #define PCU_WOW7__OFFSET15__VERIFY(src) \
36297                     (!((((u_int32_t)(src)\
36298                     << 24) & ~0xff000000U)))
36299 #define PCU_WOW7__TYPE                                                u_int32_t
36300 #define PCU_WOW7__READ                                              0xffffffffU
36301 #define PCU_WOW7__WRITE                                             0xffffffffU
36302
36303 #endif /* __PCU_WOW7_MACRO__ */
36304
36305
36306 /* macros for mac_pcu_reg_block.PCU_WOW7 */
36307 #define INST_MAC_PCU_REG_BLOCK__PCU_WOW7__NUM                                 1
36308
36309 /* macros for BlueprintGlobalNameSpace::MAC_PCU_WOW_LENGTH3 */
36310 #ifndef __MAC_PCU_WOW_LENGTH3_MACRO__
36311 #define __MAC_PCU_WOW_LENGTH3_MACRO__
36312
36313 /* macros for field PATTERN_11 */
36314 #define MAC_PCU_WOW_LENGTH3__PATTERN_11__SHIFT                                0
36315 #define MAC_PCU_WOW_LENGTH3__PATTERN_11__WIDTH                                8
36316 #define MAC_PCU_WOW_LENGTH3__PATTERN_11__MASK                       0x000000ffU
36317 #define MAC_PCU_WOW_LENGTH3__PATTERN_11__READ(src) \
36318                     (u_int32_t)(src)\
36319                     & 0x000000ffU
36320 #define MAC_PCU_WOW_LENGTH3__PATTERN_11__WRITE(src) \
36321                     ((u_int32_t)(src)\
36322                     & 0x000000ffU)
36323 #define MAC_PCU_WOW_LENGTH3__PATTERN_11__MODIFY(dst, src) \
36324                     (dst) = ((dst) &\
36325                     ~0x000000ffU) | ((u_int32_t)(src) &\
36326                     0x000000ffU)
36327 #define MAC_PCU_WOW_LENGTH3__PATTERN_11__VERIFY(src) \
36328                     (!(((u_int32_t)(src)\
36329                     & ~0x000000ffU)))
36330
36331 /* macros for field PATTERN_10 */
36332 #define MAC_PCU_WOW_LENGTH3__PATTERN_10__SHIFT                                8
36333 #define MAC_PCU_WOW_LENGTH3__PATTERN_10__WIDTH                                8
36334 #define MAC_PCU_WOW_LENGTH3__PATTERN_10__MASK                       0x0000ff00U
36335 #define MAC_PCU_WOW_LENGTH3__PATTERN_10__READ(src) \
36336                     (((u_int32_t)(src)\
36337                     & 0x0000ff00U) >> 8)
36338 #define MAC_PCU_WOW_LENGTH3__PATTERN_10__WRITE(src) \
36339                     (((u_int32_t)(src)\
36340                     << 8) & 0x0000ff00U)
36341 #define MAC_PCU_WOW_LENGTH3__PATTERN_10__MODIFY(dst, src) \
36342                     (dst) = ((dst) &\
36343                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
36344                     8) & 0x0000ff00U)
36345 #define MAC_PCU_WOW_LENGTH3__PATTERN_10__VERIFY(src) \
36346                     (!((((u_int32_t)(src)\
36347                     << 8) & ~0x0000ff00U)))
36348
36349 /* macros for field PATTERN_9 */
36350 #define MAC_PCU_WOW_LENGTH3__PATTERN_9__SHIFT                                16
36351 #define MAC_PCU_WOW_LENGTH3__PATTERN_9__WIDTH                                 8
36352 #define MAC_PCU_WOW_LENGTH3__PATTERN_9__MASK                        0x00ff0000U
36353 #define MAC_PCU_WOW_LENGTH3__PATTERN_9__READ(src) \
36354                     (((u_int32_t)(src)\
36355                     & 0x00ff0000U) >> 16)
36356 #define MAC_PCU_WOW_LENGTH3__PATTERN_9__WRITE(src) \
36357                     (((u_int32_t)(src)\
36358                     << 16) & 0x00ff0000U)
36359 #define MAC_PCU_WOW_LENGTH3__PATTERN_9__MODIFY(dst, src) \
36360                     (dst) = ((dst) &\
36361                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
36362                     16) & 0x00ff0000U)
36363 #define MAC_PCU_WOW_LENGTH3__PATTERN_9__VERIFY(src) \
36364                     (!((((u_int32_t)(src)\
36365                     << 16) & ~0x00ff0000U)))
36366
36367 /* macros for field PATTERN_8 */
36368 #define MAC_PCU_WOW_LENGTH3__PATTERN_8__SHIFT                                24
36369 #define MAC_PCU_WOW_LENGTH3__PATTERN_8__WIDTH                                 8
36370 #define MAC_PCU_WOW_LENGTH3__PATTERN_8__MASK                        0xff000000U
36371 #define MAC_PCU_WOW_LENGTH3__PATTERN_8__READ(src) \
36372                     (((u_int32_t)(src)\
36373                     & 0xff000000U) >> 24)
36374 #define MAC_PCU_WOW_LENGTH3__PATTERN_8__WRITE(src) \
36375                     (((u_int32_t)(src)\
36376                     << 24) & 0xff000000U)
36377 #define MAC_PCU_WOW_LENGTH3__PATTERN_8__MODIFY(dst, src) \
36378                     (dst) = ((dst) &\
36379                     ~0xff000000U) | (((u_int32_t)(src) <<\
36380                     24) & 0xff000000U)
36381 #define MAC_PCU_WOW_LENGTH3__PATTERN_8__VERIFY(src) \
36382                     (!((((u_int32_t)(src)\
36383                     << 24) & ~0xff000000U)))
36384 #define MAC_PCU_WOW_LENGTH3__TYPE                                     u_int32_t
36385 #define MAC_PCU_WOW_LENGTH3__READ                                   0xffffffffU
36386 #define MAC_PCU_WOW_LENGTH3__WRITE                                  0xffffffffU
36387
36388 #endif /* __MAC_PCU_WOW_LENGTH3_MACRO__ */
36389
36390
36391 /* macros for mac_pcu_reg_block.MAC_PCU_WOW_LENGTH3 */
36392 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_WOW_LENGTH3__NUM                      1
36393
36394 /* macros for BlueprintGlobalNameSpace::MAC_PCU_WOW_LENGTH4 */
36395 #ifndef __MAC_PCU_WOW_LENGTH4_MACRO__
36396 #define __MAC_PCU_WOW_LENGTH4_MACRO__
36397
36398 /* macros for field PATTERN_15 */
36399 #define MAC_PCU_WOW_LENGTH4__PATTERN_15__SHIFT                                0
36400 #define MAC_PCU_WOW_LENGTH4__PATTERN_15__WIDTH                                8
36401 #define MAC_PCU_WOW_LENGTH4__PATTERN_15__MASK                       0x000000ffU
36402 #define MAC_PCU_WOW_LENGTH4__PATTERN_15__READ(src) \
36403                     (u_int32_t)(src)\
36404                     & 0x000000ffU
36405 #define MAC_PCU_WOW_LENGTH4__PATTERN_15__WRITE(src) \
36406                     ((u_int32_t)(src)\
36407                     & 0x000000ffU)
36408 #define MAC_PCU_WOW_LENGTH4__PATTERN_15__MODIFY(dst, src) \
36409                     (dst) = ((dst) &\
36410                     ~0x000000ffU) | ((u_int32_t)(src) &\
36411                     0x000000ffU)
36412 #define MAC_PCU_WOW_LENGTH4__PATTERN_15__VERIFY(src) \
36413                     (!(((u_int32_t)(src)\
36414                     & ~0x000000ffU)))
36415
36416 /* macros for field PATTERN_14 */
36417 #define MAC_PCU_WOW_LENGTH4__PATTERN_14__SHIFT                                8
36418 #define MAC_PCU_WOW_LENGTH4__PATTERN_14__WIDTH                                8
36419 #define MAC_PCU_WOW_LENGTH4__PATTERN_14__MASK                       0x0000ff00U
36420 #define MAC_PCU_WOW_LENGTH4__PATTERN_14__READ(src) \
36421                     (((u_int32_t)(src)\
36422                     & 0x0000ff00U) >> 8)
36423 #define MAC_PCU_WOW_LENGTH4__PATTERN_14__WRITE(src) \
36424                     (((u_int32_t)(src)\
36425                     << 8) & 0x0000ff00U)
36426 #define MAC_PCU_WOW_LENGTH4__PATTERN_14__MODIFY(dst, src) \
36427                     (dst) = ((dst) &\
36428                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
36429                     8) & 0x0000ff00U)
36430 #define MAC_PCU_WOW_LENGTH4__PATTERN_14__VERIFY(src) \
36431                     (!((((u_int32_t)(src)\
36432                     << 8) & ~0x0000ff00U)))
36433
36434 /* macros for field PATTERN_13 */
36435 #define MAC_PCU_WOW_LENGTH4__PATTERN_13__SHIFT                               16
36436 #define MAC_PCU_WOW_LENGTH4__PATTERN_13__WIDTH                                8
36437 #define MAC_PCU_WOW_LENGTH4__PATTERN_13__MASK                       0x00ff0000U
36438 #define MAC_PCU_WOW_LENGTH4__PATTERN_13__READ(src) \
36439                     (((u_int32_t)(src)\
36440                     & 0x00ff0000U) >> 16)
36441 #define MAC_PCU_WOW_LENGTH4__PATTERN_13__WRITE(src) \
36442                     (((u_int32_t)(src)\
36443                     << 16) & 0x00ff0000U)
36444 #define MAC_PCU_WOW_LENGTH4__PATTERN_13__MODIFY(dst, src) \
36445                     (dst) = ((dst) &\
36446                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
36447                     16) & 0x00ff0000U)
36448 #define MAC_PCU_WOW_LENGTH4__PATTERN_13__VERIFY(src) \
36449                     (!((((u_int32_t)(src)\
36450                     << 16) & ~0x00ff0000U)))
36451
36452 /* macros for field PATTERN_12 */
36453 #define MAC_PCU_WOW_LENGTH4__PATTERN_12__SHIFT                               24
36454 #define MAC_PCU_WOW_LENGTH4__PATTERN_12__WIDTH                                8
36455 #define MAC_PCU_WOW_LENGTH4__PATTERN_12__MASK                       0xff000000U
36456 #define MAC_PCU_WOW_LENGTH4__PATTERN_12__READ(src) \
36457                     (((u_int32_t)(src)\
36458                     & 0xff000000U) >> 24)
36459 #define MAC_PCU_WOW_LENGTH4__PATTERN_12__WRITE(src) \
36460                     (((u_int32_t)(src)\
36461                     << 24) & 0xff000000U)
36462 #define MAC_PCU_WOW_LENGTH4__PATTERN_12__MODIFY(dst, src) \
36463                     (dst) = ((dst) &\
36464                     ~0xff000000U) | (((u_int32_t)(src) <<\
36465                     24) & 0xff000000U)
36466 #define MAC_PCU_WOW_LENGTH4__PATTERN_12__VERIFY(src) \
36467                     (!((((u_int32_t)(src)\
36468                     << 24) & ~0xff000000U)))
36469 #define MAC_PCU_WOW_LENGTH4__TYPE                                     u_int32_t
36470 #define MAC_PCU_WOW_LENGTH4__READ                                   0xffffffffU
36471 #define MAC_PCU_WOW_LENGTH4__WRITE                                  0xffffffffU
36472
36473 #endif /* __MAC_PCU_WOW_LENGTH4_MACRO__ */
36474
36475
36476 /* macros for mac_pcu_reg_block.MAC_PCU_WOW_LENGTH4 */
36477 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_WOW_LENGTH4__NUM                      1
36478
36479 /* macros for BlueprintGlobalNameSpace::MAC_PCU_LOCATION_MODE_CONTROL */
36480 #ifndef __MAC_PCU_LOCATION_MODE_CONTROL_MACRO__
36481 #define __MAC_PCU_LOCATION_MODE_CONTROL_MACRO__
36482
36483 /* macros for field ENABLE */
36484 #define MAC_PCU_LOCATION_MODE_CONTROL__ENABLE__SHIFT                          0
36485 #define MAC_PCU_LOCATION_MODE_CONTROL__ENABLE__WIDTH                          1
36486 #define MAC_PCU_LOCATION_MODE_CONTROL__ENABLE__MASK                 0x00000001U
36487 #define MAC_PCU_LOCATION_MODE_CONTROL__ENABLE__READ(src) \
36488                     (u_int32_t)(src)\
36489                     & 0x00000001U
36490 #define MAC_PCU_LOCATION_MODE_CONTROL__ENABLE__WRITE(src) \
36491                     ((u_int32_t)(src)\
36492                     & 0x00000001U)
36493 #define MAC_PCU_LOCATION_MODE_CONTROL__ENABLE__MODIFY(dst, src) \
36494                     (dst) = ((dst) &\
36495                     ~0x00000001U) | ((u_int32_t)(src) &\
36496                     0x00000001U)
36497 #define MAC_PCU_LOCATION_MODE_CONTROL__ENABLE__VERIFY(src) \
36498                     (!(((u_int32_t)(src)\
36499                     & ~0x00000001U)))
36500 #define MAC_PCU_LOCATION_MODE_CONTROL__ENABLE__SET(dst) \
36501                     (dst) = ((dst) &\
36502                     ~0x00000001U) | (u_int32_t)(1)
36503 #define MAC_PCU_LOCATION_MODE_CONTROL__ENABLE__CLR(dst) \
36504                     (dst) = ((dst) &\
36505                     ~0x00000001U) | (u_int32_t)(0)
36506 #define MAC_PCU_LOCATION_MODE_CONTROL__TYPE                           u_int32_t
36507 #define MAC_PCU_LOCATION_MODE_CONTROL__READ                         0x00000001U
36508 #define MAC_PCU_LOCATION_MODE_CONTROL__WRITE                        0x00000001U
36509
36510 #endif /* __MAC_PCU_LOCATION_MODE_CONTROL_MACRO__ */
36511
36512
36513 /* macros for mac_pcu_reg_block.MAC_PCU_LOCATION_MODE_CONTROL */
36514 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_LOCATION_MODE_CONTROL__NUM            1
36515
36516 /* macros for BlueprintGlobalNameSpace::MAC_PCU_LOCATION_MODE_TIMER */
36517 #ifndef __MAC_PCU_LOCATION_MODE_TIMER_MACRO__
36518 #define __MAC_PCU_LOCATION_MODE_TIMER_MACRO__
36519
36520 /* macros for field VALUE */
36521 #define MAC_PCU_LOCATION_MODE_TIMER__VALUE__SHIFT                             0
36522 #define MAC_PCU_LOCATION_MODE_TIMER__VALUE__WIDTH                            32
36523 #define MAC_PCU_LOCATION_MODE_TIMER__VALUE__MASK                    0xffffffffU
36524 #define MAC_PCU_LOCATION_MODE_TIMER__VALUE__READ(src) \
36525                     (u_int32_t)(src)\
36526                     & 0xffffffffU
36527 #define MAC_PCU_LOCATION_MODE_TIMER__VALUE__WRITE(src) \
36528                     ((u_int32_t)(src)\
36529                     & 0xffffffffU)
36530 #define MAC_PCU_LOCATION_MODE_TIMER__VALUE__MODIFY(dst, src) \
36531                     (dst) = ((dst) &\
36532                     ~0xffffffffU) | ((u_int32_t)(src) &\
36533                     0xffffffffU)
36534 #define MAC_PCU_LOCATION_MODE_TIMER__VALUE__VERIFY(src) \
36535                     (!(((u_int32_t)(src)\
36536                     & ~0xffffffffU)))
36537 #define MAC_PCU_LOCATION_MODE_TIMER__TYPE                             u_int32_t
36538 #define MAC_PCU_LOCATION_MODE_TIMER__READ                           0xffffffffU
36539 #define MAC_PCU_LOCATION_MODE_TIMER__WRITE                          0xffffffffU
36540
36541 #endif /* __MAC_PCU_LOCATION_MODE_TIMER_MACRO__ */
36542
36543
36544 /* macros for mac_pcu_reg_block.MAC_PCU_LOCATION_MODE_TIMER */
36545 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_LOCATION_MODE_TIMER__NUM              1
36546
36547 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TSF2_L32 */
36548 #ifndef __MAC_PCU_TSF2_L32_MACRO__
36549 #define __MAC_PCU_TSF2_L32_MACRO__
36550
36551 /* macros for field VALUE */
36552 #define MAC_PCU_TSF2_L32__VALUE__SHIFT                                        0
36553 #define MAC_PCU_TSF2_L32__VALUE__WIDTH                                       32
36554 #define MAC_PCU_TSF2_L32__VALUE__MASK                               0xffffffffU
36555 #define MAC_PCU_TSF2_L32__VALUE__READ(src)       (u_int32_t)(src) & 0xffffffffU
36556 #define MAC_PCU_TSF2_L32__VALUE__WRITE(src)    ((u_int32_t)(src) & 0xffffffffU)
36557 #define MAC_PCU_TSF2_L32__VALUE__MODIFY(dst, src) \
36558                     (dst) = ((dst) &\
36559                     ~0xffffffffU) | ((u_int32_t)(src) &\
36560                     0xffffffffU)
36561 #define MAC_PCU_TSF2_L32__VALUE__VERIFY(src) \
36562                     (!(((u_int32_t)(src)\
36563                     & ~0xffffffffU)))
36564 #define MAC_PCU_TSF2_L32__TYPE                                        u_int32_t
36565 #define MAC_PCU_TSF2_L32__READ                                      0xffffffffU
36566 #define MAC_PCU_TSF2_L32__WRITE                                     0xffffffffU
36567
36568 #endif /* __MAC_PCU_TSF2_L32_MACRO__ */
36569
36570
36571 /* macros for mac_pcu_reg_block.MAC_PCU_TSF2_L32 */
36572 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TSF2_L32__NUM                         1
36573
36574 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TSF2_U32 */
36575 #ifndef __MAC_PCU_TSF2_U32_MACRO__
36576 #define __MAC_PCU_TSF2_U32_MACRO__
36577
36578 /* macros for field VALUE */
36579 #define MAC_PCU_TSF2_U32__VALUE__SHIFT                                        0
36580 #define MAC_PCU_TSF2_U32__VALUE__WIDTH                                       32
36581 #define MAC_PCU_TSF2_U32__VALUE__MASK                               0xffffffffU
36582 #define MAC_PCU_TSF2_U32__VALUE__READ(src)       (u_int32_t)(src) & 0xffffffffU
36583 #define MAC_PCU_TSF2_U32__VALUE__WRITE(src)    ((u_int32_t)(src) & 0xffffffffU)
36584 #define MAC_PCU_TSF2_U32__VALUE__MODIFY(dst, src) \
36585                     (dst) = ((dst) &\
36586                     ~0xffffffffU) | ((u_int32_t)(src) &\
36587                     0xffffffffU)
36588 #define MAC_PCU_TSF2_U32__VALUE__VERIFY(src) \
36589                     (!(((u_int32_t)(src)\
36590                     & ~0xffffffffU)))
36591 #define MAC_PCU_TSF2_U32__TYPE                                        u_int32_t
36592 #define MAC_PCU_TSF2_U32__READ                                      0xffffffffU
36593 #define MAC_PCU_TSF2_U32__WRITE                                     0xffffffffU
36594
36595 #endif /* __MAC_PCU_TSF2_U32_MACRO__ */
36596
36597
36598 /* macros for mac_pcu_reg_block.MAC_PCU_TSF2_U32 */
36599 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TSF2_U32__NUM                         1
36600
36601 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BSSID2_L32 */
36602 #ifndef __MAC_PCU_BSSID2_L32_MACRO__
36603 #define __MAC_PCU_BSSID2_L32_MACRO__
36604
36605 /* macros for field ADDR */
36606 #define MAC_PCU_BSSID2_L32__ADDR__SHIFT                                       0
36607 #define MAC_PCU_BSSID2_L32__ADDR__WIDTH                                      32
36608 #define MAC_PCU_BSSID2_L32__ADDR__MASK                              0xffffffffU
36609 #define MAC_PCU_BSSID2_L32__ADDR__READ(src)      (u_int32_t)(src) & 0xffffffffU
36610 #define MAC_PCU_BSSID2_L32__ADDR__WRITE(src)   ((u_int32_t)(src) & 0xffffffffU)
36611 #define MAC_PCU_BSSID2_L32__ADDR__MODIFY(dst, src) \
36612                     (dst) = ((dst) &\
36613                     ~0xffffffffU) | ((u_int32_t)(src) &\
36614                     0xffffffffU)
36615 #define MAC_PCU_BSSID2_L32__ADDR__VERIFY(src) \
36616                     (!(((u_int32_t)(src)\
36617                     & ~0xffffffffU)))
36618 #define MAC_PCU_BSSID2_L32__TYPE                                      u_int32_t
36619 #define MAC_PCU_BSSID2_L32__READ                                    0xffffffffU
36620 #define MAC_PCU_BSSID2_L32__WRITE                                   0xffffffffU
36621
36622 #endif /* __MAC_PCU_BSSID2_L32_MACRO__ */
36623
36624
36625 /* macros for mac_pcu_reg_block.MAC_PCU_BSSID2_L32 */
36626 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BSSID2_L32__NUM                       1
36627
36628 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BSSID2_U16 */
36629 #ifndef __MAC_PCU_BSSID2_U16_MACRO__
36630 #define __MAC_PCU_BSSID2_U16_MACRO__
36631
36632 /* macros for field ADDR */
36633 #define MAC_PCU_BSSID2_U16__ADDR__SHIFT                                       0
36634 #define MAC_PCU_BSSID2_U16__ADDR__WIDTH                                      16
36635 #define MAC_PCU_BSSID2_U16__ADDR__MASK                              0x0000ffffU
36636 #define MAC_PCU_BSSID2_U16__ADDR__READ(src)      (u_int32_t)(src) & 0x0000ffffU
36637 #define MAC_PCU_BSSID2_U16__ADDR__WRITE(src)   ((u_int32_t)(src) & 0x0000ffffU)
36638 #define MAC_PCU_BSSID2_U16__ADDR__MODIFY(dst, src) \
36639                     (dst) = ((dst) &\
36640                     ~0x0000ffffU) | ((u_int32_t)(src) &\
36641                     0x0000ffffU)
36642 #define MAC_PCU_BSSID2_U16__ADDR__VERIFY(src) \
36643                     (!(((u_int32_t)(src)\
36644                     & ~0x0000ffffU)))
36645
36646 /* macros for field ENABLE */
36647 #define MAC_PCU_BSSID2_U16__ENABLE__SHIFT                                    16
36648 #define MAC_PCU_BSSID2_U16__ENABLE__WIDTH                                     1
36649 #define MAC_PCU_BSSID2_U16__ENABLE__MASK                            0x00010000U
36650 #define MAC_PCU_BSSID2_U16__ENABLE__READ(src) \
36651                     (((u_int32_t)(src)\
36652                     & 0x00010000U) >> 16)
36653 #define MAC_PCU_BSSID2_U16__ENABLE__WRITE(src) \
36654                     (((u_int32_t)(src)\
36655                     << 16) & 0x00010000U)
36656 #define MAC_PCU_BSSID2_U16__ENABLE__MODIFY(dst, src) \
36657                     (dst) = ((dst) &\
36658                     ~0x00010000U) | (((u_int32_t)(src) <<\
36659                     16) & 0x00010000U)
36660 #define MAC_PCU_BSSID2_U16__ENABLE__VERIFY(src) \
36661                     (!((((u_int32_t)(src)\
36662                     << 16) & ~0x00010000U)))
36663 #define MAC_PCU_BSSID2_U16__ENABLE__SET(dst) \
36664                     (dst) = ((dst) &\
36665                     ~0x00010000U) | ((u_int32_t)(1) << 16)
36666 #define MAC_PCU_BSSID2_U16__ENABLE__CLR(dst) \
36667                     (dst) = ((dst) &\
36668                     ~0x00010000U) | ((u_int32_t)(0) << 16)
36669 #define MAC_PCU_BSSID2_U16__TYPE                                      u_int32_t
36670 #define MAC_PCU_BSSID2_U16__READ                                    0x0001ffffU
36671 #define MAC_PCU_BSSID2_U16__WRITE                                   0x0001ffffU
36672
36673 #endif /* __MAC_PCU_BSSID2_U16_MACRO__ */
36674
36675
36676 /* macros for mac_pcu_reg_block.MAC_PCU_BSSID2_U16 */
36677 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BSSID2_U16__NUM                       1
36678
36679 /* macros for BlueprintGlobalNameSpace::MAC_PCU_DIRECT_CONNECT */
36680 #ifndef __MAC_PCU_DIRECT_CONNECT_MACRO__
36681 #define __MAC_PCU_DIRECT_CONNECT_MACRO__
36682
36683 /* macros for field AP_STA_ENABLE */
36684 #define MAC_PCU_DIRECT_CONNECT__AP_STA_ENABLE__SHIFT                          0
36685 #define MAC_PCU_DIRECT_CONNECT__AP_STA_ENABLE__WIDTH                          1
36686 #define MAC_PCU_DIRECT_CONNECT__AP_STA_ENABLE__MASK                 0x00000001U
36687 #define MAC_PCU_DIRECT_CONNECT__AP_STA_ENABLE__READ(src) \
36688                     (u_int32_t)(src)\
36689                     & 0x00000001U
36690 #define MAC_PCU_DIRECT_CONNECT__AP_STA_ENABLE__WRITE(src) \
36691                     ((u_int32_t)(src)\
36692                     & 0x00000001U)
36693 #define MAC_PCU_DIRECT_CONNECT__AP_STA_ENABLE__MODIFY(dst, src) \
36694                     (dst) = ((dst) &\
36695                     ~0x00000001U) | ((u_int32_t)(src) &\
36696                     0x00000001U)
36697 #define MAC_PCU_DIRECT_CONNECT__AP_STA_ENABLE__VERIFY(src) \
36698                     (!(((u_int32_t)(src)\
36699                     & ~0x00000001U)))
36700 #define MAC_PCU_DIRECT_CONNECT__AP_STA_ENABLE__SET(dst) \
36701                     (dst) = ((dst) &\
36702                     ~0x00000001U) | (u_int32_t)(1)
36703 #define MAC_PCU_DIRECT_CONNECT__AP_STA_ENABLE__CLR(dst) \
36704                     (dst) = ((dst) &\
36705                     ~0x00000001U) | (u_int32_t)(0)
36706
36707 /* macros for field TBTT_TIMER_0_8_SEL */
36708 #define MAC_PCU_DIRECT_CONNECT__TBTT_TIMER_0_8_SEL__SHIFT                     4
36709 #define MAC_PCU_DIRECT_CONNECT__TBTT_TIMER_0_8_SEL__WIDTH                     1
36710 #define MAC_PCU_DIRECT_CONNECT__TBTT_TIMER_0_8_SEL__MASK            0x00000010U
36711 #define MAC_PCU_DIRECT_CONNECT__TBTT_TIMER_0_8_SEL__READ(src) \
36712                     (((u_int32_t)(src)\
36713                     & 0x00000010U) >> 4)
36714 #define MAC_PCU_DIRECT_CONNECT__TBTT_TIMER_0_8_SEL__WRITE(src) \
36715                     (((u_int32_t)(src)\
36716                     << 4) & 0x00000010U)
36717 #define MAC_PCU_DIRECT_CONNECT__TBTT_TIMER_0_8_SEL__MODIFY(dst, src) \
36718                     (dst) = ((dst) &\
36719                     ~0x00000010U) | (((u_int32_t)(src) <<\
36720                     4) & 0x00000010U)
36721 #define MAC_PCU_DIRECT_CONNECT__TBTT_TIMER_0_8_SEL__VERIFY(src) \
36722                     (!((((u_int32_t)(src)\
36723                     << 4) & ~0x00000010U)))
36724 #define MAC_PCU_DIRECT_CONNECT__TBTT_TIMER_0_8_SEL__SET(dst) \
36725                     (dst) = ((dst) &\
36726                     ~0x00000010U) | ((u_int32_t)(1) << 4)
36727 #define MAC_PCU_DIRECT_CONNECT__TBTT_TIMER_0_8_SEL__CLR(dst) \
36728                     (dst) = ((dst) &\
36729                     ~0x00000010U) | ((u_int32_t)(0) << 4)
36730
36731 /* macros for field DMA_BALERT_TIMER_1_9_SEL */
36732 #define MAC_PCU_DIRECT_CONNECT__DMA_BALERT_TIMER_1_9_SEL__SHIFT               5
36733 #define MAC_PCU_DIRECT_CONNECT__DMA_BALERT_TIMER_1_9_SEL__WIDTH               1
36734 #define MAC_PCU_DIRECT_CONNECT__DMA_BALERT_TIMER_1_9_SEL__MASK      0x00000020U
36735 #define MAC_PCU_DIRECT_CONNECT__DMA_BALERT_TIMER_1_9_SEL__READ(src) \
36736                     (((u_int32_t)(src)\
36737                     & 0x00000020U) >> 5)
36738 #define MAC_PCU_DIRECT_CONNECT__DMA_BALERT_TIMER_1_9_SEL__WRITE(src) \
36739                     (((u_int32_t)(src)\
36740                     << 5) & 0x00000020U)
36741 #define MAC_PCU_DIRECT_CONNECT__DMA_BALERT_TIMER_1_9_SEL__MODIFY(dst, src) \
36742                     (dst) = ((dst) &\
36743                     ~0x00000020U) | (((u_int32_t)(src) <<\
36744                     5) & 0x00000020U)
36745 #define MAC_PCU_DIRECT_CONNECT__DMA_BALERT_TIMER_1_9_SEL__VERIFY(src) \
36746                     (!((((u_int32_t)(src)\
36747                     << 5) & ~0x00000020U)))
36748 #define MAC_PCU_DIRECT_CONNECT__DMA_BALERT_TIMER_1_9_SEL__SET(dst) \
36749                     (dst) = ((dst) &\
36750                     ~0x00000020U) | ((u_int32_t)(1) << 5)
36751 #define MAC_PCU_DIRECT_CONNECT__DMA_BALERT_TIMER_1_9_SEL__CLR(dst) \
36752                     (dst) = ((dst) &\
36753                     ~0x00000020U) | ((u_int32_t)(0) << 5)
36754
36755 /* macros for field SW_BALERT_TIMER_2_10_SEL */
36756 #define MAC_PCU_DIRECT_CONNECT__SW_BALERT_TIMER_2_10_SEL__SHIFT               6
36757 #define MAC_PCU_DIRECT_CONNECT__SW_BALERT_TIMER_2_10_SEL__WIDTH               1
36758 #define MAC_PCU_DIRECT_CONNECT__SW_BALERT_TIMER_2_10_SEL__MASK      0x00000040U
36759 #define MAC_PCU_DIRECT_CONNECT__SW_BALERT_TIMER_2_10_SEL__READ(src) \
36760                     (((u_int32_t)(src)\
36761                     & 0x00000040U) >> 6)
36762 #define MAC_PCU_DIRECT_CONNECT__SW_BALERT_TIMER_2_10_SEL__WRITE(src) \
36763                     (((u_int32_t)(src)\
36764                     << 6) & 0x00000040U)
36765 #define MAC_PCU_DIRECT_CONNECT__SW_BALERT_TIMER_2_10_SEL__MODIFY(dst, src) \
36766                     (dst) = ((dst) &\
36767                     ~0x00000040U) | (((u_int32_t)(src) <<\
36768                     6) & 0x00000040U)
36769 #define MAC_PCU_DIRECT_CONNECT__SW_BALERT_TIMER_2_10_SEL__VERIFY(src) \
36770                     (!((((u_int32_t)(src)\
36771                     << 6) & ~0x00000040U)))
36772 #define MAC_PCU_DIRECT_CONNECT__SW_BALERT_TIMER_2_10_SEL__SET(dst) \
36773                     (dst) = ((dst) &\
36774                     ~0x00000040U) | ((u_int32_t)(1) << 6)
36775 #define MAC_PCU_DIRECT_CONNECT__SW_BALERT_TIMER_2_10_SEL__CLR(dst) \
36776                     (dst) = ((dst) &\
36777                     ~0x00000040U) | ((u_int32_t)(0) << 6)
36778
36779 /* macros for field HCF_TO_TIMER_3_11_SEL */
36780 #define MAC_PCU_DIRECT_CONNECT__HCF_TO_TIMER_3_11_SEL__SHIFT                  7
36781 #define MAC_PCU_DIRECT_CONNECT__HCF_TO_TIMER_3_11_SEL__WIDTH                  1
36782 #define MAC_PCU_DIRECT_CONNECT__HCF_TO_TIMER_3_11_SEL__MASK         0x00000080U
36783 #define MAC_PCU_DIRECT_CONNECT__HCF_TO_TIMER_3_11_SEL__READ(src) \
36784                     (((u_int32_t)(src)\
36785                     & 0x00000080U) >> 7)
36786 #define MAC_PCU_DIRECT_CONNECT__HCF_TO_TIMER_3_11_SEL__WRITE(src) \
36787                     (((u_int32_t)(src)\
36788                     << 7) & 0x00000080U)
36789 #define MAC_PCU_DIRECT_CONNECT__HCF_TO_TIMER_3_11_SEL__MODIFY(dst, src) \
36790                     (dst) = ((dst) &\
36791                     ~0x00000080U) | (((u_int32_t)(src) <<\
36792                     7) & 0x00000080U)
36793 #define MAC_PCU_DIRECT_CONNECT__HCF_TO_TIMER_3_11_SEL__VERIFY(src) \
36794                     (!((((u_int32_t)(src)\
36795                     << 7) & ~0x00000080U)))
36796 #define MAC_PCU_DIRECT_CONNECT__HCF_TO_TIMER_3_11_SEL__SET(dst) \
36797                     (dst) = ((dst) &\
36798                     ~0x00000080U) | ((u_int32_t)(1) << 7)
36799 #define MAC_PCU_DIRECT_CONNECT__HCF_TO_TIMER_3_11_SEL__CLR(dst) \
36800                     (dst) = ((dst) &\
36801                     ~0x00000080U) | ((u_int32_t)(0) << 7)
36802
36803 /* macros for field NEXT_TIM_TIMER_4_12_SEL */
36804 #define MAC_PCU_DIRECT_CONNECT__NEXT_TIM_TIMER_4_12_SEL__SHIFT                8
36805 #define MAC_PCU_DIRECT_CONNECT__NEXT_TIM_TIMER_4_12_SEL__WIDTH                1
36806 #define MAC_PCU_DIRECT_CONNECT__NEXT_TIM_TIMER_4_12_SEL__MASK       0x00000100U
36807 #define MAC_PCU_DIRECT_CONNECT__NEXT_TIM_TIMER_4_12_SEL__READ(src) \
36808                     (((u_int32_t)(src)\
36809                     & 0x00000100U) >> 8)
36810 #define MAC_PCU_DIRECT_CONNECT__NEXT_TIM_TIMER_4_12_SEL__WRITE(src) \
36811                     (((u_int32_t)(src)\
36812                     << 8) & 0x00000100U)
36813 #define MAC_PCU_DIRECT_CONNECT__NEXT_TIM_TIMER_4_12_SEL__MODIFY(dst, src) \
36814                     (dst) = ((dst) &\
36815                     ~0x00000100U) | (((u_int32_t)(src) <<\
36816                     8) & 0x00000100U)
36817 #define MAC_PCU_DIRECT_CONNECT__NEXT_TIM_TIMER_4_12_SEL__VERIFY(src) \
36818                     (!((((u_int32_t)(src)\
36819                     << 8) & ~0x00000100U)))
36820 #define MAC_PCU_DIRECT_CONNECT__NEXT_TIM_TIMER_4_12_SEL__SET(dst) \
36821                     (dst) = ((dst) &\
36822                     ~0x00000100U) | ((u_int32_t)(1) << 8)
36823 #define MAC_PCU_DIRECT_CONNECT__NEXT_TIM_TIMER_4_12_SEL__CLR(dst) \
36824                     (dst) = ((dst) &\
36825                     ~0x00000100U) | ((u_int32_t)(0) << 8)
36826
36827 /* macros for field NEXT_DTIM_TIMER_5_13_SEL */
36828 #define MAC_PCU_DIRECT_CONNECT__NEXT_DTIM_TIMER_5_13_SEL__SHIFT               9
36829 #define MAC_PCU_DIRECT_CONNECT__NEXT_DTIM_TIMER_5_13_SEL__WIDTH               1
36830 #define MAC_PCU_DIRECT_CONNECT__NEXT_DTIM_TIMER_5_13_SEL__MASK      0x00000200U
36831 #define MAC_PCU_DIRECT_CONNECT__NEXT_DTIM_TIMER_5_13_SEL__READ(src) \
36832                     (((u_int32_t)(src)\
36833                     & 0x00000200U) >> 9)
36834 #define MAC_PCU_DIRECT_CONNECT__NEXT_DTIM_TIMER_5_13_SEL__WRITE(src) \
36835                     (((u_int32_t)(src)\
36836                     << 9) & 0x00000200U)
36837 #define MAC_PCU_DIRECT_CONNECT__NEXT_DTIM_TIMER_5_13_SEL__MODIFY(dst, src) \
36838                     (dst) = ((dst) &\
36839                     ~0x00000200U) | (((u_int32_t)(src) <<\
36840                     9) & 0x00000200U)
36841 #define MAC_PCU_DIRECT_CONNECT__NEXT_DTIM_TIMER_5_13_SEL__VERIFY(src) \
36842                     (!((((u_int32_t)(src)\
36843                     << 9) & ~0x00000200U)))
36844 #define MAC_PCU_DIRECT_CONNECT__NEXT_DTIM_TIMER_5_13_SEL__SET(dst) \
36845                     (dst) = ((dst) &\
36846                     ~0x00000200U) | ((u_int32_t)(1) << 9)
36847 #define MAC_PCU_DIRECT_CONNECT__NEXT_DTIM_TIMER_5_13_SEL__CLR(dst) \
36848                     (dst) = ((dst) &\
36849                     ~0x00000200U) | ((u_int32_t)(0) << 9)
36850
36851 /* macros for field QUIET_TM_TIMER_6_14_SEL */
36852 #define MAC_PCU_DIRECT_CONNECT__QUIET_TM_TIMER_6_14_SEL__SHIFT               10
36853 #define MAC_PCU_DIRECT_CONNECT__QUIET_TM_TIMER_6_14_SEL__WIDTH                1
36854 #define MAC_PCU_DIRECT_CONNECT__QUIET_TM_TIMER_6_14_SEL__MASK       0x00000400U
36855 #define MAC_PCU_DIRECT_CONNECT__QUIET_TM_TIMER_6_14_SEL__READ(src) \
36856                     (((u_int32_t)(src)\
36857                     & 0x00000400U) >> 10)
36858 #define MAC_PCU_DIRECT_CONNECT__QUIET_TM_TIMER_6_14_SEL__WRITE(src) \
36859                     (((u_int32_t)(src)\
36860                     << 10) & 0x00000400U)
36861 #define MAC_PCU_DIRECT_CONNECT__QUIET_TM_TIMER_6_14_SEL__MODIFY(dst, src) \
36862                     (dst) = ((dst) &\
36863                     ~0x00000400U) | (((u_int32_t)(src) <<\
36864                     10) & 0x00000400U)
36865 #define MAC_PCU_DIRECT_CONNECT__QUIET_TM_TIMER_6_14_SEL__VERIFY(src) \
36866                     (!((((u_int32_t)(src)\
36867                     << 10) & ~0x00000400U)))
36868 #define MAC_PCU_DIRECT_CONNECT__QUIET_TM_TIMER_6_14_SEL__SET(dst) \
36869                     (dst) = ((dst) &\
36870                     ~0x00000400U) | ((u_int32_t)(1) << 10)
36871 #define MAC_PCU_DIRECT_CONNECT__QUIET_TM_TIMER_6_14_SEL__CLR(dst) \
36872                     (dst) = ((dst) &\
36873                     ~0x00000400U) | ((u_int32_t)(0) << 10)
36874
36875 /* macros for field TBTT2_TIMER_0_8_SEL */
36876 #define MAC_PCU_DIRECT_CONNECT__TBTT2_TIMER_0_8_SEL__SHIFT                   11
36877 #define MAC_PCU_DIRECT_CONNECT__TBTT2_TIMER_0_8_SEL__WIDTH                    1
36878 #define MAC_PCU_DIRECT_CONNECT__TBTT2_TIMER_0_8_SEL__MASK           0x00000800U
36879 #define MAC_PCU_DIRECT_CONNECT__TBTT2_TIMER_0_8_SEL__READ(src) \
36880                     (((u_int32_t)(src)\
36881                     & 0x00000800U) >> 11)
36882 #define MAC_PCU_DIRECT_CONNECT__TBTT2_TIMER_0_8_SEL__WRITE(src) \
36883                     (((u_int32_t)(src)\
36884                     << 11) & 0x00000800U)
36885 #define MAC_PCU_DIRECT_CONNECT__TBTT2_TIMER_0_8_SEL__MODIFY(dst, src) \
36886                     (dst) = ((dst) &\
36887                     ~0x00000800U) | (((u_int32_t)(src) <<\
36888                     11) & 0x00000800U)
36889 #define MAC_PCU_DIRECT_CONNECT__TBTT2_TIMER_0_8_SEL__VERIFY(src) \
36890                     (!((((u_int32_t)(src)\
36891                     << 11) & ~0x00000800U)))
36892 #define MAC_PCU_DIRECT_CONNECT__TBTT2_TIMER_0_8_SEL__SET(dst) \
36893                     (dst) = ((dst) &\
36894                     ~0x00000800U) | ((u_int32_t)(1) << 11)
36895 #define MAC_PCU_DIRECT_CONNECT__TBTT2_TIMER_0_8_SEL__CLR(dst) \
36896                     (dst) = ((dst) &\
36897                     ~0x00000800U) | ((u_int32_t)(0) << 11)
36898
36899 /* macros for field AP_TSF_1_2_SEL */
36900 #define MAC_PCU_DIRECT_CONNECT__AP_TSF_1_2_SEL__SHIFT                        12
36901 #define MAC_PCU_DIRECT_CONNECT__AP_TSF_1_2_SEL__WIDTH                         1
36902 #define MAC_PCU_DIRECT_CONNECT__AP_TSF_1_2_SEL__MASK                0x00001000U
36903 #define MAC_PCU_DIRECT_CONNECT__AP_TSF_1_2_SEL__READ(src) \
36904                     (((u_int32_t)(src)\
36905                     & 0x00001000U) >> 12)
36906 #define MAC_PCU_DIRECT_CONNECT__AP_TSF_1_2_SEL__WRITE(src) \
36907                     (((u_int32_t)(src)\
36908                     << 12) & 0x00001000U)
36909 #define MAC_PCU_DIRECT_CONNECT__AP_TSF_1_2_SEL__MODIFY(dst, src) \
36910                     (dst) = ((dst) &\
36911                     ~0x00001000U) | (((u_int32_t)(src) <<\
36912                     12) & 0x00001000U)
36913 #define MAC_PCU_DIRECT_CONNECT__AP_TSF_1_2_SEL__VERIFY(src) \
36914                     (!((((u_int32_t)(src)\
36915                     << 12) & ~0x00001000U)))
36916 #define MAC_PCU_DIRECT_CONNECT__AP_TSF_1_2_SEL__SET(dst) \
36917                     (dst) = ((dst) &\
36918                     ~0x00001000U) | ((u_int32_t)(1) << 12)
36919 #define MAC_PCU_DIRECT_CONNECT__AP_TSF_1_2_SEL__CLR(dst) \
36920                     (dst) = ((dst) &\
36921                     ~0x00001000U) | ((u_int32_t)(0) << 12)
36922
36923 /* macros for field STA_TSF_1_2_SEL */
36924 #define MAC_PCU_DIRECT_CONNECT__STA_TSF_1_2_SEL__SHIFT                       13
36925 #define MAC_PCU_DIRECT_CONNECT__STA_TSF_1_2_SEL__WIDTH                        1
36926 #define MAC_PCU_DIRECT_CONNECT__STA_TSF_1_2_SEL__MASK               0x00002000U
36927 #define MAC_PCU_DIRECT_CONNECT__STA_TSF_1_2_SEL__READ(src) \
36928                     (((u_int32_t)(src)\
36929                     & 0x00002000U) >> 13)
36930 #define MAC_PCU_DIRECT_CONNECT__STA_TSF_1_2_SEL__WRITE(src) \
36931                     (((u_int32_t)(src)\
36932                     << 13) & 0x00002000U)
36933 #define MAC_PCU_DIRECT_CONNECT__STA_TSF_1_2_SEL__MODIFY(dst, src) \
36934                     (dst) = ((dst) &\
36935                     ~0x00002000U) | (((u_int32_t)(src) <<\
36936                     13) & 0x00002000U)
36937 #define MAC_PCU_DIRECT_CONNECT__STA_TSF_1_2_SEL__VERIFY(src) \
36938                     (!((((u_int32_t)(src)\
36939                     << 13) & ~0x00002000U)))
36940 #define MAC_PCU_DIRECT_CONNECT__STA_TSF_1_2_SEL__SET(dst) \
36941                     (dst) = ((dst) &\
36942                     ~0x00002000U) | ((u_int32_t)(1) << 13)
36943 #define MAC_PCU_DIRECT_CONNECT__STA_TSF_1_2_SEL__CLR(dst) \
36944                     (dst) = ((dst) &\
36945                     ~0x00002000U) | ((u_int32_t)(0) << 13)
36946 #define MAC_PCU_DIRECT_CONNECT__TYPE                                  u_int32_t
36947 #define MAC_PCU_DIRECT_CONNECT__READ                                0x00003ff1U
36948 #define MAC_PCU_DIRECT_CONNECT__WRITE                               0x00003ff1U
36949
36950 #endif /* __MAC_PCU_DIRECT_CONNECT_MACRO__ */
36951
36952
36953 /* macros for mac_pcu_reg_block.MAC_PCU_DIRECT_CONNECT */
36954 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_DIRECT_CONNECT__NUM                   1
36955
36956 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TID_TO_AC */
36957 #ifndef __MAC_PCU_TID_TO_AC_MACRO__
36958 #define __MAC_PCU_TID_TO_AC_MACRO__
36959
36960 /* macros for field DATA */
36961 #define MAC_PCU_TID_TO_AC__DATA__SHIFT                                        0
36962 #define MAC_PCU_TID_TO_AC__DATA__WIDTH                                       32
36963 #define MAC_PCU_TID_TO_AC__DATA__MASK                               0xffffffffU
36964 #define MAC_PCU_TID_TO_AC__DATA__READ(src)       (u_int32_t)(src) & 0xffffffffU
36965 #define MAC_PCU_TID_TO_AC__DATA__WRITE(src)    ((u_int32_t)(src) & 0xffffffffU)
36966 #define MAC_PCU_TID_TO_AC__DATA__MODIFY(dst, src) \
36967                     (dst) = ((dst) &\
36968                     ~0xffffffffU) | ((u_int32_t)(src) &\
36969                     0xffffffffU)
36970 #define MAC_PCU_TID_TO_AC__DATA__VERIFY(src) \
36971                     (!(((u_int32_t)(src)\
36972                     & ~0xffffffffU)))
36973 #define MAC_PCU_TID_TO_AC__TYPE                                       u_int32_t
36974 #define MAC_PCU_TID_TO_AC__READ                                     0xffffffffU
36975 #define MAC_PCU_TID_TO_AC__WRITE                                    0xffffffffU
36976
36977 #endif /* __MAC_PCU_TID_TO_AC_MACRO__ */
36978
36979
36980 /* macros for mac_pcu_reg_block.MAC_PCU_TID_TO_AC */
36981 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TID_TO_AC__NUM                        1
36982
36983 /* macros for BlueprintGlobalNameSpace::MAC_PCU_HP_QUEUE */
36984 #ifndef __MAC_PCU_HP_QUEUE_MACRO__
36985 #define __MAC_PCU_HP_QUEUE_MACRO__
36986
36987 /* macros for field ENABLE */
36988 #define MAC_PCU_HP_QUEUE__ENABLE__SHIFT                                       0
36989 #define MAC_PCU_HP_QUEUE__ENABLE__WIDTH                                       1
36990 #define MAC_PCU_HP_QUEUE__ENABLE__MASK                              0x00000001U
36991 #define MAC_PCU_HP_QUEUE__ENABLE__READ(src)      (u_int32_t)(src) & 0x00000001U
36992 #define MAC_PCU_HP_QUEUE__ENABLE__WRITE(src)   ((u_int32_t)(src) & 0x00000001U)
36993 #define MAC_PCU_HP_QUEUE__ENABLE__MODIFY(dst, src) \
36994                     (dst) = ((dst) &\
36995                     ~0x00000001U) | ((u_int32_t)(src) &\
36996                     0x00000001U)
36997 #define MAC_PCU_HP_QUEUE__ENABLE__VERIFY(src) \
36998                     (!(((u_int32_t)(src)\
36999                     & ~0x00000001U)))
37000 #define MAC_PCU_HP_QUEUE__ENABLE__SET(dst) \
37001                     (dst) = ((dst) &\
37002                     ~0x00000001U) | (u_int32_t)(1)
37003 #define MAC_PCU_HP_QUEUE__ENABLE__CLR(dst) \
37004                     (dst) = ((dst) &\
37005                     ~0x00000001U) | (u_int32_t)(0)
37006
37007 /* macros for field AC_MASK_BE */
37008 #define MAC_PCU_HP_QUEUE__AC_MASK_BE__SHIFT                                   1
37009 #define MAC_PCU_HP_QUEUE__AC_MASK_BE__WIDTH                                   1
37010 #define MAC_PCU_HP_QUEUE__AC_MASK_BE__MASK                          0x00000002U
37011 #define MAC_PCU_HP_QUEUE__AC_MASK_BE__READ(src) \
37012                     (((u_int32_t)(src)\
37013                     & 0x00000002U) >> 1)
37014 #define MAC_PCU_HP_QUEUE__AC_MASK_BE__WRITE(src) \
37015                     (((u_int32_t)(src)\
37016                     << 1) & 0x00000002U)
37017 #define MAC_PCU_HP_QUEUE__AC_MASK_BE__MODIFY(dst, src) \
37018                     (dst) = ((dst) &\
37019                     ~0x00000002U) | (((u_int32_t)(src) <<\
37020                     1) & 0x00000002U)
37021 #define MAC_PCU_HP_QUEUE__AC_MASK_BE__VERIFY(src) \
37022                     (!((((u_int32_t)(src)\
37023                     << 1) & ~0x00000002U)))
37024 #define MAC_PCU_HP_QUEUE__AC_MASK_BE__SET(dst) \
37025                     (dst) = ((dst) &\
37026                     ~0x00000002U) | ((u_int32_t)(1) << 1)
37027 #define MAC_PCU_HP_QUEUE__AC_MASK_BE__CLR(dst) \
37028                     (dst) = ((dst) &\
37029                     ~0x00000002U) | ((u_int32_t)(0) << 1)
37030
37031 /* macros for field AC_MASK_BK */
37032 #define MAC_PCU_HP_QUEUE__AC_MASK_BK__SHIFT                                   2
37033 #define MAC_PCU_HP_QUEUE__AC_MASK_BK__WIDTH                                   1
37034 #define MAC_PCU_HP_QUEUE__AC_MASK_BK__MASK                          0x00000004U
37035 #define MAC_PCU_HP_QUEUE__AC_MASK_BK__READ(src) \
37036                     (((u_int32_t)(src)\
37037                     & 0x00000004U) >> 2)
37038 #define MAC_PCU_HP_QUEUE__AC_MASK_BK__WRITE(src) \
37039                     (((u_int32_t)(src)\
37040                     << 2) & 0x00000004U)
37041 #define MAC_PCU_HP_QUEUE__AC_MASK_BK__MODIFY(dst, src) \
37042                     (dst) = ((dst) &\
37043                     ~0x00000004U) | (((u_int32_t)(src) <<\
37044                     2) & 0x00000004U)
37045 #define MAC_PCU_HP_QUEUE__AC_MASK_BK__VERIFY(src) \
37046                     (!((((u_int32_t)(src)\
37047                     << 2) & ~0x00000004U)))
37048 #define MAC_PCU_HP_QUEUE__AC_MASK_BK__SET(dst) \
37049                     (dst) = ((dst) &\
37050                     ~0x00000004U) | ((u_int32_t)(1) << 2)
37051 #define MAC_PCU_HP_QUEUE__AC_MASK_BK__CLR(dst) \
37052                     (dst) = ((dst) &\
37053                     ~0x00000004U) | ((u_int32_t)(0) << 2)
37054
37055 /* macros for field AC_MASK_VI */
37056 #define MAC_PCU_HP_QUEUE__AC_MASK_VI__SHIFT                                   3
37057 #define MAC_PCU_HP_QUEUE__AC_MASK_VI__WIDTH                                   1
37058 #define MAC_PCU_HP_QUEUE__AC_MASK_VI__MASK                          0x00000008U
37059 #define MAC_PCU_HP_QUEUE__AC_MASK_VI__READ(src) \
37060                     (((u_int32_t)(src)\
37061                     & 0x00000008U) >> 3)
37062 #define MAC_PCU_HP_QUEUE__AC_MASK_VI__WRITE(src) \
37063                     (((u_int32_t)(src)\
37064                     << 3) & 0x00000008U)
37065 #define MAC_PCU_HP_QUEUE__AC_MASK_VI__MODIFY(dst, src) \
37066                     (dst) = ((dst) &\
37067                     ~0x00000008U) | (((u_int32_t)(src) <<\
37068                     3) & 0x00000008U)
37069 #define MAC_PCU_HP_QUEUE__AC_MASK_VI__VERIFY(src) \
37070                     (!((((u_int32_t)(src)\
37071                     << 3) & ~0x00000008U)))
37072 #define MAC_PCU_HP_QUEUE__AC_MASK_VI__SET(dst) \
37073                     (dst) = ((dst) &\
37074                     ~0x00000008U) | ((u_int32_t)(1) << 3)
37075 #define MAC_PCU_HP_QUEUE__AC_MASK_VI__CLR(dst) \
37076                     (dst) = ((dst) &\
37077                     ~0x00000008U) | ((u_int32_t)(0) << 3)
37078
37079 /* macros for field AC_MASK_VO */
37080 #define MAC_PCU_HP_QUEUE__AC_MASK_VO__SHIFT                                   4
37081 #define MAC_PCU_HP_QUEUE__AC_MASK_VO__WIDTH                                   1
37082 #define MAC_PCU_HP_QUEUE__AC_MASK_VO__MASK                          0x00000010U
37083 #define MAC_PCU_HP_QUEUE__AC_MASK_VO__READ(src) \
37084                     (((u_int32_t)(src)\
37085                     & 0x00000010U) >> 4)
37086 #define MAC_PCU_HP_QUEUE__AC_MASK_VO__WRITE(src) \
37087                     (((u_int32_t)(src)\
37088                     << 4) & 0x00000010U)
37089 #define MAC_PCU_HP_QUEUE__AC_MASK_VO__MODIFY(dst, src) \
37090                     (dst) = ((dst) &\
37091                     ~0x00000010U) | (((u_int32_t)(src) <<\
37092                     4) & 0x00000010U)
37093 #define MAC_PCU_HP_QUEUE__AC_MASK_VO__VERIFY(src) \
37094                     (!((((u_int32_t)(src)\
37095                     << 4) & ~0x00000010U)))
37096 #define MAC_PCU_HP_QUEUE__AC_MASK_VO__SET(dst) \
37097                     (dst) = ((dst) &\
37098                     ~0x00000010U) | ((u_int32_t)(1) << 4)
37099 #define MAC_PCU_HP_QUEUE__AC_MASK_VO__CLR(dst) \
37100                     (dst) = ((dst) &\
37101                     ~0x00000010U) | ((u_int32_t)(0) << 4)
37102
37103 /* macros for field HPQON_UAPSD */
37104 #define MAC_PCU_HP_QUEUE__HPQON_UAPSD__SHIFT                                  5
37105 #define MAC_PCU_HP_QUEUE__HPQON_UAPSD__WIDTH                                  1
37106 #define MAC_PCU_HP_QUEUE__HPQON_UAPSD__MASK                         0x00000020U
37107 #define MAC_PCU_HP_QUEUE__HPQON_UAPSD__READ(src) \
37108                     (((u_int32_t)(src)\
37109                     & 0x00000020U) >> 5)
37110 #define MAC_PCU_HP_QUEUE__HPQON_UAPSD__WRITE(src) \
37111                     (((u_int32_t)(src)\
37112                     << 5) & 0x00000020U)
37113 #define MAC_PCU_HP_QUEUE__HPQON_UAPSD__MODIFY(dst, src) \
37114                     (dst) = ((dst) &\
37115                     ~0x00000020U) | (((u_int32_t)(src) <<\
37116                     5) & 0x00000020U)
37117 #define MAC_PCU_HP_QUEUE__HPQON_UAPSD__VERIFY(src) \
37118                     (!((((u_int32_t)(src)\
37119                     << 5) & ~0x00000020U)))
37120 #define MAC_PCU_HP_QUEUE__HPQON_UAPSD__SET(dst) \
37121                     (dst) = ((dst) &\
37122                     ~0x00000020U) | ((u_int32_t)(1) << 5)
37123 #define MAC_PCU_HP_QUEUE__HPQON_UAPSD__CLR(dst) \
37124                     (dst) = ((dst) &\
37125                     ~0x00000020U) | ((u_int32_t)(0) << 5)
37126
37127 /* macros for field FRAME_FILTER_ENABLE0 */
37128 #define MAC_PCU_HP_QUEUE__FRAME_FILTER_ENABLE0__SHIFT                         6
37129 #define MAC_PCU_HP_QUEUE__FRAME_FILTER_ENABLE0__WIDTH                         1
37130 #define MAC_PCU_HP_QUEUE__FRAME_FILTER_ENABLE0__MASK                0x00000040U
37131 #define MAC_PCU_HP_QUEUE__FRAME_FILTER_ENABLE0__READ(src) \
37132                     (((u_int32_t)(src)\
37133                     & 0x00000040U) >> 6)
37134 #define MAC_PCU_HP_QUEUE__FRAME_FILTER_ENABLE0__WRITE(src) \
37135                     (((u_int32_t)(src)\
37136                     << 6) & 0x00000040U)
37137 #define MAC_PCU_HP_QUEUE__FRAME_FILTER_ENABLE0__MODIFY(dst, src) \
37138                     (dst) = ((dst) &\
37139                     ~0x00000040U) | (((u_int32_t)(src) <<\
37140                     6) & 0x00000040U)
37141 #define MAC_PCU_HP_QUEUE__FRAME_FILTER_ENABLE0__VERIFY(src) \
37142                     (!((((u_int32_t)(src)\
37143                     << 6) & ~0x00000040U)))
37144 #define MAC_PCU_HP_QUEUE__FRAME_FILTER_ENABLE0__SET(dst) \
37145                     (dst) = ((dst) &\
37146                     ~0x00000040U) | ((u_int32_t)(1) << 6)
37147 #define MAC_PCU_HP_QUEUE__FRAME_FILTER_ENABLE0__CLR(dst) \
37148                     (dst) = ((dst) &\
37149                     ~0x00000040U) | ((u_int32_t)(0) << 6)
37150
37151 /* macros for field FRAME_BSSID_MATCH0 */
37152 #define MAC_PCU_HP_QUEUE__FRAME_BSSID_MATCH0__SHIFT                           7
37153 #define MAC_PCU_HP_QUEUE__FRAME_BSSID_MATCH0__WIDTH                           1
37154 #define MAC_PCU_HP_QUEUE__FRAME_BSSID_MATCH0__MASK                  0x00000080U
37155 #define MAC_PCU_HP_QUEUE__FRAME_BSSID_MATCH0__READ(src) \
37156                     (((u_int32_t)(src)\
37157                     & 0x00000080U) >> 7)
37158 #define MAC_PCU_HP_QUEUE__FRAME_BSSID_MATCH0__WRITE(src) \
37159                     (((u_int32_t)(src)\
37160                     << 7) & 0x00000080U)
37161 #define MAC_PCU_HP_QUEUE__FRAME_BSSID_MATCH0__MODIFY(dst, src) \
37162                     (dst) = ((dst) &\
37163                     ~0x00000080U) | (((u_int32_t)(src) <<\
37164                     7) & 0x00000080U)
37165 #define MAC_PCU_HP_QUEUE__FRAME_BSSID_MATCH0__VERIFY(src) \
37166                     (!((((u_int32_t)(src)\
37167                     << 7) & ~0x00000080U)))
37168 #define MAC_PCU_HP_QUEUE__FRAME_BSSID_MATCH0__SET(dst) \
37169                     (dst) = ((dst) &\
37170                     ~0x00000080U) | ((u_int32_t)(1) << 7)
37171 #define MAC_PCU_HP_QUEUE__FRAME_BSSID_MATCH0__CLR(dst) \
37172                     (dst) = ((dst) &\
37173                     ~0x00000080U) | ((u_int32_t)(0) << 7)
37174
37175 /* macros for field FRAME_TYPE0 */
37176 #define MAC_PCU_HP_QUEUE__FRAME_TYPE0__SHIFT                                  8
37177 #define MAC_PCU_HP_QUEUE__FRAME_TYPE0__WIDTH                                  2
37178 #define MAC_PCU_HP_QUEUE__FRAME_TYPE0__MASK                         0x00000300U
37179 #define MAC_PCU_HP_QUEUE__FRAME_TYPE0__READ(src) \
37180                     (((u_int32_t)(src)\
37181                     & 0x00000300U) >> 8)
37182 #define MAC_PCU_HP_QUEUE__FRAME_TYPE0__WRITE(src) \
37183                     (((u_int32_t)(src)\
37184                     << 8) & 0x00000300U)
37185 #define MAC_PCU_HP_QUEUE__FRAME_TYPE0__MODIFY(dst, src) \
37186                     (dst) = ((dst) &\
37187                     ~0x00000300U) | (((u_int32_t)(src) <<\
37188                     8) & 0x00000300U)
37189 #define MAC_PCU_HP_QUEUE__FRAME_TYPE0__VERIFY(src) \
37190                     (!((((u_int32_t)(src)\
37191                     << 8) & ~0x00000300U)))
37192
37193 /* macros for field FRAME_TYPE_MASK0 */
37194 #define MAC_PCU_HP_QUEUE__FRAME_TYPE_MASK0__SHIFT                            10
37195 #define MAC_PCU_HP_QUEUE__FRAME_TYPE_MASK0__WIDTH                             2
37196 #define MAC_PCU_HP_QUEUE__FRAME_TYPE_MASK0__MASK                    0x00000c00U
37197 #define MAC_PCU_HP_QUEUE__FRAME_TYPE_MASK0__READ(src) \
37198                     (((u_int32_t)(src)\
37199                     & 0x00000c00U) >> 10)
37200 #define MAC_PCU_HP_QUEUE__FRAME_TYPE_MASK0__WRITE(src) \
37201                     (((u_int32_t)(src)\
37202                     << 10) & 0x00000c00U)
37203 #define MAC_PCU_HP_QUEUE__FRAME_TYPE_MASK0__MODIFY(dst, src) \
37204                     (dst) = ((dst) &\
37205                     ~0x00000c00U) | (((u_int32_t)(src) <<\
37206                     10) & 0x00000c00U)
37207 #define MAC_PCU_HP_QUEUE__FRAME_TYPE_MASK0__VERIFY(src) \
37208                     (!((((u_int32_t)(src)\
37209                     << 10) & ~0x00000c00U)))
37210
37211 /* macros for field FRAME_SUBTYPE0 */
37212 #define MAC_PCU_HP_QUEUE__FRAME_SUBTYPE0__SHIFT                              12
37213 #define MAC_PCU_HP_QUEUE__FRAME_SUBTYPE0__WIDTH                               4
37214 #define MAC_PCU_HP_QUEUE__FRAME_SUBTYPE0__MASK                      0x0000f000U
37215 #define MAC_PCU_HP_QUEUE__FRAME_SUBTYPE0__READ(src) \
37216                     (((u_int32_t)(src)\
37217                     & 0x0000f000U) >> 12)
37218 #define MAC_PCU_HP_QUEUE__FRAME_SUBTYPE0__WRITE(src) \
37219                     (((u_int32_t)(src)\
37220                     << 12) & 0x0000f000U)
37221 #define MAC_PCU_HP_QUEUE__FRAME_SUBTYPE0__MODIFY(dst, src) \
37222                     (dst) = ((dst) &\
37223                     ~0x0000f000U) | (((u_int32_t)(src) <<\
37224                     12) & 0x0000f000U)
37225 #define MAC_PCU_HP_QUEUE__FRAME_SUBTYPE0__VERIFY(src) \
37226                     (!((((u_int32_t)(src)\
37227                     << 12) & ~0x0000f000U)))
37228
37229 /* macros for field FRAME_SUBTYPE_MASK0 */
37230 #define MAC_PCU_HP_QUEUE__FRAME_SUBTYPE_MASK0__SHIFT                         16
37231 #define MAC_PCU_HP_QUEUE__FRAME_SUBTYPE_MASK0__WIDTH                          4
37232 #define MAC_PCU_HP_QUEUE__FRAME_SUBTYPE_MASK0__MASK                 0x000f0000U
37233 #define MAC_PCU_HP_QUEUE__FRAME_SUBTYPE_MASK0__READ(src) \
37234                     (((u_int32_t)(src)\
37235                     & 0x000f0000U) >> 16)
37236 #define MAC_PCU_HP_QUEUE__FRAME_SUBTYPE_MASK0__WRITE(src) \
37237                     (((u_int32_t)(src)\
37238                     << 16) & 0x000f0000U)
37239 #define MAC_PCU_HP_QUEUE__FRAME_SUBTYPE_MASK0__MODIFY(dst, src) \
37240                     (dst) = ((dst) &\
37241                     ~0x000f0000U) | (((u_int32_t)(src) <<\
37242                     16) & 0x000f0000U)
37243 #define MAC_PCU_HP_QUEUE__FRAME_SUBTYPE_MASK0__VERIFY(src) \
37244                     (!((((u_int32_t)(src)\
37245                     << 16) & ~0x000f0000U)))
37246
37247 /* macros for field UAPSD_EN */
37248 #define MAC_PCU_HP_QUEUE__UAPSD_EN__SHIFT                                    20
37249 #define MAC_PCU_HP_QUEUE__UAPSD_EN__WIDTH                                     1
37250 #define MAC_PCU_HP_QUEUE__UAPSD_EN__MASK                            0x00100000U
37251 #define MAC_PCU_HP_QUEUE__UAPSD_EN__READ(src) \
37252                     (((u_int32_t)(src)\
37253                     & 0x00100000U) >> 20)
37254 #define MAC_PCU_HP_QUEUE__UAPSD_EN__WRITE(src) \
37255                     (((u_int32_t)(src)\
37256                     << 20) & 0x00100000U)
37257 #define MAC_PCU_HP_QUEUE__UAPSD_EN__MODIFY(dst, src) \
37258                     (dst) = ((dst) &\
37259                     ~0x00100000U) | (((u_int32_t)(src) <<\
37260                     20) & 0x00100000U)
37261 #define MAC_PCU_HP_QUEUE__UAPSD_EN__VERIFY(src) \
37262                     (!((((u_int32_t)(src)\
37263                     << 20) & ~0x00100000U)))
37264 #define MAC_PCU_HP_QUEUE__UAPSD_EN__SET(dst) \
37265                     (dst) = ((dst) &\
37266                     ~0x00100000U) | ((u_int32_t)(1) << 20)
37267 #define MAC_PCU_HP_QUEUE__UAPSD_EN__CLR(dst) \
37268                     (dst) = ((dst) &\
37269                     ~0x00100000U) | ((u_int32_t)(0) << 20)
37270 #define MAC_PCU_HP_QUEUE__TYPE                                        u_int32_t
37271 #define MAC_PCU_HP_QUEUE__READ                                      0x001fffffU
37272 #define MAC_PCU_HP_QUEUE__WRITE                                     0x001fffffU
37273
37274 #endif /* __MAC_PCU_HP_QUEUE_MACRO__ */
37275
37276
37277 /* macros for mac_pcu_reg_block.MAC_PCU_HP_QUEUE */
37278 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_HP_QUEUE__NUM                         1
37279
37280 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BLUETOOTH_BT_WEIGHTS0 */
37281 #ifndef __MAC_PCU_BLUETOOTH_BT_WEIGHTS0_MACRO__
37282 #define __MAC_PCU_BLUETOOTH_BT_WEIGHTS0_MACRO__
37283
37284 /* macros for field VALUE */
37285 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS0__VALUE__SHIFT                           0
37286 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS0__VALUE__WIDTH                          32
37287 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS0__VALUE__MASK                  0xffffffffU
37288 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS0__VALUE__READ(src) \
37289                     (u_int32_t)(src)\
37290                     & 0xffffffffU
37291 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS0__VALUE__WRITE(src) \
37292                     ((u_int32_t)(src)\
37293                     & 0xffffffffU)
37294 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS0__VALUE__MODIFY(dst, src) \
37295                     (dst) = ((dst) &\
37296                     ~0xffffffffU) | ((u_int32_t)(src) &\
37297                     0xffffffffU)
37298 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS0__VALUE__VERIFY(src) \
37299                     (!(((u_int32_t)(src)\
37300                     & ~0xffffffffU)))
37301 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS0__TYPE                           u_int32_t
37302 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS0__READ                         0xffffffffU
37303 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS0__WRITE                        0xffffffffU
37304
37305 #endif /* __MAC_PCU_BLUETOOTH_BT_WEIGHTS0_MACRO__ */
37306
37307
37308 /* macros for mac_pcu_reg_block.MAC_PCU_BLUETOOTH_BT_WEIGHTS0 */
37309 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BLUETOOTH_BT_WEIGHTS0__NUM            1
37310
37311 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BLUETOOTH_BT_WEIGHTS1 */
37312 #ifndef __MAC_PCU_BLUETOOTH_BT_WEIGHTS1_MACRO__
37313 #define __MAC_PCU_BLUETOOTH_BT_WEIGHTS1_MACRO__
37314
37315 /* macros for field VALUE */
37316 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS1__VALUE__SHIFT                           0
37317 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS1__VALUE__WIDTH                          32
37318 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS1__VALUE__MASK                  0xffffffffU
37319 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS1__VALUE__READ(src) \
37320                     (u_int32_t)(src)\
37321                     & 0xffffffffU
37322 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS1__VALUE__WRITE(src) \
37323                     ((u_int32_t)(src)\
37324                     & 0xffffffffU)
37325 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS1__VALUE__MODIFY(dst, src) \
37326                     (dst) = ((dst) &\
37327                     ~0xffffffffU) | ((u_int32_t)(src) &\
37328                     0xffffffffU)
37329 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS1__VALUE__VERIFY(src) \
37330                     (!(((u_int32_t)(src)\
37331                     & ~0xffffffffU)))
37332 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS1__TYPE                           u_int32_t
37333 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS1__READ                         0xffffffffU
37334 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS1__WRITE                        0xffffffffU
37335
37336 #endif /* __MAC_PCU_BLUETOOTH_BT_WEIGHTS1_MACRO__ */
37337
37338
37339 /* macros for mac_pcu_reg_block.MAC_PCU_BLUETOOTH_BT_WEIGHTS1 */
37340 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BLUETOOTH_BT_WEIGHTS1__NUM            1
37341
37342 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BLUETOOTH_BT_WEIGHTS2 */
37343 #ifndef __MAC_PCU_BLUETOOTH_BT_WEIGHTS2_MACRO__
37344 #define __MAC_PCU_BLUETOOTH_BT_WEIGHTS2_MACRO__
37345
37346 /* macros for field VALUE */
37347 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS2__VALUE__SHIFT                           0
37348 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS2__VALUE__WIDTH                          32
37349 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS2__VALUE__MASK                  0xffffffffU
37350 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS2__VALUE__READ(src) \
37351                     (u_int32_t)(src)\
37352                     & 0xffffffffU
37353 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS2__VALUE__WRITE(src) \
37354                     ((u_int32_t)(src)\
37355                     & 0xffffffffU)
37356 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS2__VALUE__MODIFY(dst, src) \
37357                     (dst) = ((dst) &\
37358                     ~0xffffffffU) | ((u_int32_t)(src) &\
37359                     0xffffffffU)
37360 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS2__VALUE__VERIFY(src) \
37361                     (!(((u_int32_t)(src)\
37362                     & ~0xffffffffU)))
37363 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS2__TYPE                           u_int32_t
37364 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS2__READ                         0xffffffffU
37365 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS2__WRITE                        0xffffffffU
37366
37367 #endif /* __MAC_PCU_BLUETOOTH_BT_WEIGHTS2_MACRO__ */
37368
37369
37370 /* macros for mac_pcu_reg_block.MAC_PCU_BLUETOOTH_BT_WEIGHTS2 */
37371 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BLUETOOTH_BT_WEIGHTS2__NUM            1
37372
37373 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BLUETOOTH_BT_WEIGHTS3 */
37374 #ifndef __MAC_PCU_BLUETOOTH_BT_WEIGHTS3_MACRO__
37375 #define __MAC_PCU_BLUETOOTH_BT_WEIGHTS3_MACRO__
37376
37377 /* macros for field VALUE */
37378 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS3__VALUE__SHIFT                           0
37379 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS3__VALUE__WIDTH                          32
37380 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS3__VALUE__MASK                  0xffffffffU
37381 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS3__VALUE__READ(src) \
37382                     (u_int32_t)(src)\
37383                     & 0xffffffffU
37384 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS3__VALUE__WRITE(src) \
37385                     ((u_int32_t)(src)\
37386                     & 0xffffffffU)
37387 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS3__VALUE__MODIFY(dst, src) \
37388                     (dst) = ((dst) &\
37389                     ~0xffffffffU) | ((u_int32_t)(src) &\
37390                     0xffffffffU)
37391 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS3__VALUE__VERIFY(src) \
37392                     (!(((u_int32_t)(src)\
37393                     & ~0xffffffffU)))
37394 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS3__TYPE                           u_int32_t
37395 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS3__READ                         0xffffffffU
37396 #define MAC_PCU_BLUETOOTH_BT_WEIGHTS3__WRITE                        0xffffffffU
37397
37398 #endif /* __MAC_PCU_BLUETOOTH_BT_WEIGHTS3_MACRO__ */
37399
37400
37401 /* macros for mac_pcu_reg_block.MAC_PCU_BLUETOOTH_BT_WEIGHTS3 */
37402 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BLUETOOTH_BT_WEIGHTS3__NUM            1
37403
37404 /* macros for BlueprintGlobalNameSpace::MAC_PCU_AGC_SATURATION_CNT0 */
37405 #ifndef __MAC_PCU_AGC_SATURATION_CNT0_MACRO__
37406 #define __MAC_PCU_AGC_SATURATION_CNT0_MACRO__
37407
37408 /* macros for field VALUE */
37409 #define MAC_PCU_AGC_SATURATION_CNT0__VALUE__SHIFT                             0
37410 #define MAC_PCU_AGC_SATURATION_CNT0__VALUE__WIDTH                            32
37411 #define MAC_PCU_AGC_SATURATION_CNT0__VALUE__MASK                    0xffffffffU
37412 #define MAC_PCU_AGC_SATURATION_CNT0__VALUE__READ(src) \
37413                     (u_int32_t)(src)\
37414                     & 0xffffffffU
37415 #define MAC_PCU_AGC_SATURATION_CNT0__VALUE__WRITE(src) \
37416                     ((u_int32_t)(src)\
37417                     & 0xffffffffU)
37418 #define MAC_PCU_AGC_SATURATION_CNT0__VALUE__MODIFY(dst, src) \
37419                     (dst) = ((dst) &\
37420                     ~0xffffffffU) | ((u_int32_t)(src) &\
37421                     0xffffffffU)
37422 #define MAC_PCU_AGC_SATURATION_CNT0__VALUE__VERIFY(src) \
37423                     (!(((u_int32_t)(src)\
37424                     & ~0xffffffffU)))
37425 #define MAC_PCU_AGC_SATURATION_CNT0__TYPE                             u_int32_t
37426 #define MAC_PCU_AGC_SATURATION_CNT0__READ                           0xffffffffU
37427 #define MAC_PCU_AGC_SATURATION_CNT0__WRITE                          0xffffffffU
37428
37429 #endif /* __MAC_PCU_AGC_SATURATION_CNT0_MACRO__ */
37430
37431
37432 /* macros for mac_pcu_reg_block.MAC_PCU_AGC_SATURATION_CNT0 */
37433 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_AGC_SATURATION_CNT0__NUM              1
37434
37435 /* macros for BlueprintGlobalNameSpace::MAC_PCU_AGC_SATURATION_CNT1 */
37436 #ifndef __MAC_PCU_AGC_SATURATION_CNT1_MACRO__
37437 #define __MAC_PCU_AGC_SATURATION_CNT1_MACRO__
37438
37439 /* macros for field VALUE */
37440 #define MAC_PCU_AGC_SATURATION_CNT1__VALUE__SHIFT                             0
37441 #define MAC_PCU_AGC_SATURATION_CNT1__VALUE__WIDTH                            32
37442 #define MAC_PCU_AGC_SATURATION_CNT1__VALUE__MASK                    0xffffffffU
37443 #define MAC_PCU_AGC_SATURATION_CNT1__VALUE__READ(src) \
37444                     (u_int32_t)(src)\
37445                     & 0xffffffffU
37446 #define MAC_PCU_AGC_SATURATION_CNT1__VALUE__WRITE(src) \
37447                     ((u_int32_t)(src)\
37448                     & 0xffffffffU)
37449 #define MAC_PCU_AGC_SATURATION_CNT1__VALUE__MODIFY(dst, src) \
37450                     (dst) = ((dst) &\
37451                     ~0xffffffffU) | ((u_int32_t)(src) &\
37452                     0xffffffffU)
37453 #define MAC_PCU_AGC_SATURATION_CNT1__VALUE__VERIFY(src) \
37454                     (!(((u_int32_t)(src)\
37455                     & ~0xffffffffU)))
37456 #define MAC_PCU_AGC_SATURATION_CNT1__TYPE                             u_int32_t
37457 #define MAC_PCU_AGC_SATURATION_CNT1__READ                           0xffffffffU
37458 #define MAC_PCU_AGC_SATURATION_CNT1__WRITE                          0xffffffffU
37459
37460 #endif /* __MAC_PCU_AGC_SATURATION_CNT1_MACRO__ */
37461
37462
37463 /* macros for mac_pcu_reg_block.MAC_PCU_AGC_SATURATION_CNT1 */
37464 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_AGC_SATURATION_CNT1__NUM              1
37465
37466 /* macros for BlueprintGlobalNameSpace::MAC_PCU_AGC_SATURATION_CNT2 */
37467 #ifndef __MAC_PCU_AGC_SATURATION_CNT2_MACRO__
37468 #define __MAC_PCU_AGC_SATURATION_CNT2_MACRO__
37469
37470 /* macros for field VALUE */
37471 #define MAC_PCU_AGC_SATURATION_CNT2__VALUE__SHIFT                             0
37472 #define MAC_PCU_AGC_SATURATION_CNT2__VALUE__WIDTH                            32
37473 #define MAC_PCU_AGC_SATURATION_CNT2__VALUE__MASK                    0xffffffffU
37474 #define MAC_PCU_AGC_SATURATION_CNT2__VALUE__READ(src) \
37475                     (u_int32_t)(src)\
37476                     & 0xffffffffU
37477 #define MAC_PCU_AGC_SATURATION_CNT2__VALUE__WRITE(src) \
37478                     ((u_int32_t)(src)\
37479                     & 0xffffffffU)
37480 #define MAC_PCU_AGC_SATURATION_CNT2__VALUE__MODIFY(dst, src) \
37481                     (dst) = ((dst) &\
37482                     ~0xffffffffU) | ((u_int32_t)(src) &\
37483                     0xffffffffU)
37484 #define MAC_PCU_AGC_SATURATION_CNT2__VALUE__VERIFY(src) \
37485                     (!(((u_int32_t)(src)\
37486                     & ~0xffffffffU)))
37487 #define MAC_PCU_AGC_SATURATION_CNT2__TYPE                             u_int32_t
37488 #define MAC_PCU_AGC_SATURATION_CNT2__READ                           0xffffffffU
37489 #define MAC_PCU_AGC_SATURATION_CNT2__WRITE                          0xffffffffU
37490
37491 #endif /* __MAC_PCU_AGC_SATURATION_CNT2_MACRO__ */
37492
37493
37494 /* macros for mac_pcu_reg_block.MAC_PCU_AGC_SATURATION_CNT2 */
37495 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_AGC_SATURATION_CNT2__NUM              1
37496
37497 /* macros for BlueprintGlobalNameSpace::MAC_PCU_HW_BCN_PROC1 */
37498 #ifndef __MAC_PCU_HW_BCN_PROC1_MACRO__
37499 #define __MAC_PCU_HW_BCN_PROC1_MACRO__
37500
37501 /* macros for field CRC_ENABLE */
37502 #define MAC_PCU_HW_BCN_PROC1__CRC_ENABLE__SHIFT                               0
37503 #define MAC_PCU_HW_BCN_PROC1__CRC_ENABLE__WIDTH                               1
37504 #define MAC_PCU_HW_BCN_PROC1__CRC_ENABLE__MASK                      0x00000001U
37505 #define MAC_PCU_HW_BCN_PROC1__CRC_ENABLE__READ(src) \
37506                     (u_int32_t)(src)\
37507                     & 0x00000001U
37508 #define MAC_PCU_HW_BCN_PROC1__CRC_ENABLE__WRITE(src) \
37509                     ((u_int32_t)(src)\
37510                     & 0x00000001U)
37511 #define MAC_PCU_HW_BCN_PROC1__CRC_ENABLE__MODIFY(dst, src) \
37512                     (dst) = ((dst) &\
37513                     ~0x00000001U) | ((u_int32_t)(src) &\
37514                     0x00000001U)
37515 #define MAC_PCU_HW_BCN_PROC1__CRC_ENABLE__VERIFY(src) \
37516                     (!(((u_int32_t)(src)\
37517                     & ~0x00000001U)))
37518 #define MAC_PCU_HW_BCN_PROC1__CRC_ENABLE__SET(dst) \
37519                     (dst) = ((dst) &\
37520                     ~0x00000001U) | (u_int32_t)(1)
37521 #define MAC_PCU_HW_BCN_PROC1__CRC_ENABLE__CLR(dst) \
37522                     (dst) = ((dst) &\
37523                     ~0x00000001U) | (u_int32_t)(0)
37524
37525 /* macros for field RESET_CRC */
37526 #define MAC_PCU_HW_BCN_PROC1__RESET_CRC__SHIFT                                1
37527 #define MAC_PCU_HW_BCN_PROC1__RESET_CRC__WIDTH                                1
37528 #define MAC_PCU_HW_BCN_PROC1__RESET_CRC__MASK                       0x00000002U
37529 #define MAC_PCU_HW_BCN_PROC1__RESET_CRC__READ(src) \
37530                     (((u_int32_t)(src)\
37531                     & 0x00000002U) >> 1)
37532 #define MAC_PCU_HW_BCN_PROC1__RESET_CRC__WRITE(src) \
37533                     (((u_int32_t)(src)\
37534                     << 1) & 0x00000002U)
37535 #define MAC_PCU_HW_BCN_PROC1__RESET_CRC__MODIFY(dst, src) \
37536                     (dst) = ((dst) &\
37537                     ~0x00000002U) | (((u_int32_t)(src) <<\
37538                     1) & 0x00000002U)
37539 #define MAC_PCU_HW_BCN_PROC1__RESET_CRC__VERIFY(src) \
37540                     (!((((u_int32_t)(src)\
37541                     << 1) & ~0x00000002U)))
37542 #define MAC_PCU_HW_BCN_PROC1__RESET_CRC__SET(dst) \
37543                     (dst) = ((dst) &\
37544                     ~0x00000002U) | ((u_int32_t)(1) << 1)
37545 #define MAC_PCU_HW_BCN_PROC1__RESET_CRC__CLR(dst) \
37546                     (dst) = ((dst) &\
37547                     ~0x00000002U) | ((u_int32_t)(0) << 1)
37548
37549 /* macros for field EXCLUDE_BCN_INTVL */
37550 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_BCN_INTVL__SHIFT                        2
37551 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_BCN_INTVL__WIDTH                        1
37552 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_BCN_INTVL__MASK               0x00000004U
37553 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_BCN_INTVL__READ(src) \
37554                     (((u_int32_t)(src)\
37555                     & 0x00000004U) >> 2)
37556 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_BCN_INTVL__WRITE(src) \
37557                     (((u_int32_t)(src)\
37558                     << 2) & 0x00000004U)
37559 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_BCN_INTVL__MODIFY(dst, src) \
37560                     (dst) = ((dst) &\
37561                     ~0x00000004U) | (((u_int32_t)(src) <<\
37562                     2) & 0x00000004U)
37563 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_BCN_INTVL__VERIFY(src) \
37564                     (!((((u_int32_t)(src)\
37565                     << 2) & ~0x00000004U)))
37566 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_BCN_INTVL__SET(dst) \
37567                     (dst) = ((dst) &\
37568                     ~0x00000004U) | ((u_int32_t)(1) << 2)
37569 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_BCN_INTVL__CLR(dst) \
37570                     (dst) = ((dst) &\
37571                     ~0x00000004U) | ((u_int32_t)(0) << 2)
37572
37573 /* macros for field EXCLUDE_CAP_INFO */
37574 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_CAP_INFO__SHIFT                         3
37575 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_CAP_INFO__WIDTH                         1
37576 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_CAP_INFO__MASK                0x00000008U
37577 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_CAP_INFO__READ(src) \
37578                     (((u_int32_t)(src)\
37579                     & 0x00000008U) >> 3)
37580 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_CAP_INFO__WRITE(src) \
37581                     (((u_int32_t)(src)\
37582                     << 3) & 0x00000008U)
37583 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_CAP_INFO__MODIFY(dst, src) \
37584                     (dst) = ((dst) &\
37585                     ~0x00000008U) | (((u_int32_t)(src) <<\
37586                     3) & 0x00000008U)
37587 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_CAP_INFO__VERIFY(src) \
37588                     (!((((u_int32_t)(src)\
37589                     << 3) & ~0x00000008U)))
37590 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_CAP_INFO__SET(dst) \
37591                     (dst) = ((dst) &\
37592                     ~0x00000008U) | ((u_int32_t)(1) << 3)
37593 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_CAP_INFO__CLR(dst) \
37594                     (dst) = ((dst) &\
37595                     ~0x00000008U) | ((u_int32_t)(0) << 3)
37596
37597 /* macros for field EXCLUDE_TIM_ELM */
37598 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_TIM_ELM__SHIFT                          4
37599 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_TIM_ELM__WIDTH                          1
37600 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_TIM_ELM__MASK                 0x00000010U
37601 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_TIM_ELM__READ(src) \
37602                     (((u_int32_t)(src)\
37603                     & 0x00000010U) >> 4)
37604 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_TIM_ELM__WRITE(src) \
37605                     (((u_int32_t)(src)\
37606                     << 4) & 0x00000010U)
37607 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_TIM_ELM__MODIFY(dst, src) \
37608                     (dst) = ((dst) &\
37609                     ~0x00000010U) | (((u_int32_t)(src) <<\
37610                     4) & 0x00000010U)
37611 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_TIM_ELM__VERIFY(src) \
37612                     (!((((u_int32_t)(src)\
37613                     << 4) & ~0x00000010U)))
37614 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_TIM_ELM__SET(dst) \
37615                     (dst) = ((dst) &\
37616                     ~0x00000010U) | ((u_int32_t)(1) << 4)
37617 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_TIM_ELM__CLR(dst) \
37618                     (dst) = ((dst) &\
37619                     ~0x00000010U) | ((u_int32_t)(0) << 4)
37620
37621 /* macros for field EXCLUDE_ELM0 */
37622 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM0__SHIFT                             5
37623 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM0__WIDTH                             1
37624 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM0__MASK                    0x00000020U
37625 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM0__READ(src) \
37626                     (((u_int32_t)(src)\
37627                     & 0x00000020U) >> 5)
37628 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM0__WRITE(src) \
37629                     (((u_int32_t)(src)\
37630                     << 5) & 0x00000020U)
37631 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM0__MODIFY(dst, src) \
37632                     (dst) = ((dst) &\
37633                     ~0x00000020U) | (((u_int32_t)(src) <<\
37634                     5) & 0x00000020U)
37635 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM0__VERIFY(src) \
37636                     (!((((u_int32_t)(src)\
37637                     << 5) & ~0x00000020U)))
37638 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM0__SET(dst) \
37639                     (dst) = ((dst) &\
37640                     ~0x00000020U) | ((u_int32_t)(1) << 5)
37641 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM0__CLR(dst) \
37642                     (dst) = ((dst) &\
37643                     ~0x00000020U) | ((u_int32_t)(0) << 5)
37644
37645 /* macros for field EXCLUDE_ELM1 */
37646 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM1__SHIFT                             6
37647 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM1__WIDTH                             1
37648 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM1__MASK                    0x00000040U
37649 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM1__READ(src) \
37650                     (((u_int32_t)(src)\
37651                     & 0x00000040U) >> 6)
37652 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM1__WRITE(src) \
37653                     (((u_int32_t)(src)\
37654                     << 6) & 0x00000040U)
37655 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM1__MODIFY(dst, src) \
37656                     (dst) = ((dst) &\
37657                     ~0x00000040U) | (((u_int32_t)(src) <<\
37658                     6) & 0x00000040U)
37659 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM1__VERIFY(src) \
37660                     (!((((u_int32_t)(src)\
37661                     << 6) & ~0x00000040U)))
37662 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM1__SET(dst) \
37663                     (dst) = ((dst) &\
37664                     ~0x00000040U) | ((u_int32_t)(1) << 6)
37665 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM1__CLR(dst) \
37666                     (dst) = ((dst) &\
37667                     ~0x00000040U) | ((u_int32_t)(0) << 6)
37668
37669 /* macros for field EXCLUDE_ELM2 */
37670 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM2__SHIFT                             7
37671 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM2__WIDTH                             1
37672 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM2__MASK                    0x00000080U
37673 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM2__READ(src) \
37674                     (((u_int32_t)(src)\
37675                     & 0x00000080U) >> 7)
37676 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM2__WRITE(src) \
37677                     (((u_int32_t)(src)\
37678                     << 7) & 0x00000080U)
37679 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM2__MODIFY(dst, src) \
37680                     (dst) = ((dst) &\
37681                     ~0x00000080U) | (((u_int32_t)(src) <<\
37682                     7) & 0x00000080U)
37683 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM2__VERIFY(src) \
37684                     (!((((u_int32_t)(src)\
37685                     << 7) & ~0x00000080U)))
37686 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM2__SET(dst) \
37687                     (dst) = ((dst) &\
37688                     ~0x00000080U) | ((u_int32_t)(1) << 7)
37689 #define MAC_PCU_HW_BCN_PROC1__EXCLUDE_ELM2__CLR(dst) \
37690                     (dst) = ((dst) &\
37691                     ~0x00000080U) | ((u_int32_t)(0) << 7)
37692
37693 /* macros for field ELM0_ID */
37694 #define MAC_PCU_HW_BCN_PROC1__ELM0_ID__SHIFT                                  8
37695 #define MAC_PCU_HW_BCN_PROC1__ELM0_ID__WIDTH                                  8
37696 #define MAC_PCU_HW_BCN_PROC1__ELM0_ID__MASK                         0x0000ff00U
37697 #define MAC_PCU_HW_BCN_PROC1__ELM0_ID__READ(src) \
37698                     (((u_int32_t)(src)\
37699                     & 0x0000ff00U) >> 8)
37700 #define MAC_PCU_HW_BCN_PROC1__ELM0_ID__WRITE(src) \
37701                     (((u_int32_t)(src)\
37702                     << 8) & 0x0000ff00U)
37703 #define MAC_PCU_HW_BCN_PROC1__ELM0_ID__MODIFY(dst, src) \
37704                     (dst) = ((dst) &\
37705                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
37706                     8) & 0x0000ff00U)
37707 #define MAC_PCU_HW_BCN_PROC1__ELM0_ID__VERIFY(src) \
37708                     (!((((u_int32_t)(src)\
37709                     << 8) & ~0x0000ff00U)))
37710
37711 /* macros for field ELM1_ID */
37712 #define MAC_PCU_HW_BCN_PROC1__ELM1_ID__SHIFT                                 16
37713 #define MAC_PCU_HW_BCN_PROC1__ELM1_ID__WIDTH                                  8
37714 #define MAC_PCU_HW_BCN_PROC1__ELM1_ID__MASK                         0x00ff0000U
37715 #define MAC_PCU_HW_BCN_PROC1__ELM1_ID__READ(src) \
37716                     (((u_int32_t)(src)\
37717                     & 0x00ff0000U) >> 16)
37718 #define MAC_PCU_HW_BCN_PROC1__ELM1_ID__WRITE(src) \
37719                     (((u_int32_t)(src)\
37720                     << 16) & 0x00ff0000U)
37721 #define MAC_PCU_HW_BCN_PROC1__ELM1_ID__MODIFY(dst, src) \
37722                     (dst) = ((dst) &\
37723                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
37724                     16) & 0x00ff0000U)
37725 #define MAC_PCU_HW_BCN_PROC1__ELM1_ID__VERIFY(src) \
37726                     (!((((u_int32_t)(src)\
37727                     << 16) & ~0x00ff0000U)))
37728
37729 /* macros for field ELM2_ID */
37730 #define MAC_PCU_HW_BCN_PROC1__ELM2_ID__SHIFT                                 24
37731 #define MAC_PCU_HW_BCN_PROC1__ELM2_ID__WIDTH                                  8
37732 #define MAC_PCU_HW_BCN_PROC1__ELM2_ID__MASK                         0xff000000U
37733 #define MAC_PCU_HW_BCN_PROC1__ELM2_ID__READ(src) \
37734                     (((u_int32_t)(src)\
37735                     & 0xff000000U) >> 24)
37736 #define MAC_PCU_HW_BCN_PROC1__ELM2_ID__WRITE(src) \
37737                     (((u_int32_t)(src)\
37738                     << 24) & 0xff000000U)
37739 #define MAC_PCU_HW_BCN_PROC1__ELM2_ID__MODIFY(dst, src) \
37740                     (dst) = ((dst) &\
37741                     ~0xff000000U) | (((u_int32_t)(src) <<\
37742                     24) & 0xff000000U)
37743 #define MAC_PCU_HW_BCN_PROC1__ELM2_ID__VERIFY(src) \
37744                     (!((((u_int32_t)(src)\
37745                     << 24) & ~0xff000000U)))
37746 #define MAC_PCU_HW_BCN_PROC1__TYPE                                    u_int32_t
37747 #define MAC_PCU_HW_BCN_PROC1__READ                                  0xffffffffU
37748 #define MAC_PCU_HW_BCN_PROC1__WRITE                                 0xffffffffU
37749
37750 #endif /* __MAC_PCU_HW_BCN_PROC1_MACRO__ */
37751
37752
37753 /* macros for mac_pcu_reg_block.MAC_PCU_HW_BCN_PROC1 */
37754 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_HW_BCN_PROC1__NUM                     1
37755
37756 /* macros for BlueprintGlobalNameSpace::MAC_PCU_HW_BCN_PROC2 */
37757 #ifndef __MAC_PCU_HW_BCN_PROC2_MACRO__
37758 #define __MAC_PCU_HW_BCN_PROC2_MACRO__
37759
37760 /* macros for field FILTER_INTERVAL_ENABLE */
37761 #define MAC_PCU_HW_BCN_PROC2__FILTER_INTERVAL_ENABLE__SHIFT                   0
37762 #define MAC_PCU_HW_BCN_PROC2__FILTER_INTERVAL_ENABLE__WIDTH                   1
37763 #define MAC_PCU_HW_BCN_PROC2__FILTER_INTERVAL_ENABLE__MASK          0x00000001U
37764 #define MAC_PCU_HW_BCN_PROC2__FILTER_INTERVAL_ENABLE__READ(src) \
37765                     (u_int32_t)(src)\
37766                     & 0x00000001U
37767 #define MAC_PCU_HW_BCN_PROC2__FILTER_INTERVAL_ENABLE__WRITE(src) \
37768                     ((u_int32_t)(src)\
37769                     & 0x00000001U)
37770 #define MAC_PCU_HW_BCN_PROC2__FILTER_INTERVAL_ENABLE__MODIFY(dst, src) \
37771                     (dst) = ((dst) &\
37772                     ~0x00000001U) | ((u_int32_t)(src) &\
37773                     0x00000001U)
37774 #define MAC_PCU_HW_BCN_PROC2__FILTER_INTERVAL_ENABLE__VERIFY(src) \
37775                     (!(((u_int32_t)(src)\
37776                     & ~0x00000001U)))
37777 #define MAC_PCU_HW_BCN_PROC2__FILTER_INTERVAL_ENABLE__SET(dst) \
37778                     (dst) = ((dst) &\
37779                     ~0x00000001U) | (u_int32_t)(1)
37780 #define MAC_PCU_HW_BCN_PROC2__FILTER_INTERVAL_ENABLE__CLR(dst) \
37781                     (dst) = ((dst) &\
37782                     ~0x00000001U) | (u_int32_t)(0)
37783
37784 /* macros for field RESET_INTERVAL */
37785 #define MAC_PCU_HW_BCN_PROC2__RESET_INTERVAL__SHIFT                           1
37786 #define MAC_PCU_HW_BCN_PROC2__RESET_INTERVAL__WIDTH                           1
37787 #define MAC_PCU_HW_BCN_PROC2__RESET_INTERVAL__MASK                  0x00000002U
37788 #define MAC_PCU_HW_BCN_PROC2__RESET_INTERVAL__READ(src) \
37789                     (((u_int32_t)(src)\
37790                     & 0x00000002U) >> 1)
37791 #define MAC_PCU_HW_BCN_PROC2__RESET_INTERVAL__WRITE(src) \
37792                     (((u_int32_t)(src)\
37793                     << 1) & 0x00000002U)
37794 #define MAC_PCU_HW_BCN_PROC2__RESET_INTERVAL__MODIFY(dst, src) \
37795                     (dst) = ((dst) &\
37796                     ~0x00000002U) | (((u_int32_t)(src) <<\
37797                     1) & 0x00000002U)
37798 #define MAC_PCU_HW_BCN_PROC2__RESET_INTERVAL__VERIFY(src) \
37799                     (!((((u_int32_t)(src)\
37800                     << 1) & ~0x00000002U)))
37801 #define MAC_PCU_HW_BCN_PROC2__RESET_INTERVAL__SET(dst) \
37802                     (dst) = ((dst) &\
37803                     ~0x00000002U) | ((u_int32_t)(1) << 1)
37804 #define MAC_PCU_HW_BCN_PROC2__RESET_INTERVAL__CLR(dst) \
37805                     (dst) = ((dst) &\
37806                     ~0x00000002U) | ((u_int32_t)(0) << 1)
37807
37808 /* macros for field EXCLUDE_ELM3 */
37809 #define MAC_PCU_HW_BCN_PROC2__EXCLUDE_ELM3__SHIFT                             2
37810 #define MAC_PCU_HW_BCN_PROC2__EXCLUDE_ELM3__WIDTH                             1
37811 #define MAC_PCU_HW_BCN_PROC2__EXCLUDE_ELM3__MASK                    0x00000004U
37812 #define MAC_PCU_HW_BCN_PROC2__EXCLUDE_ELM3__READ(src) \
37813                     (((u_int32_t)(src)\
37814                     & 0x00000004U) >> 2)
37815 #define MAC_PCU_HW_BCN_PROC2__EXCLUDE_ELM3__WRITE(src) \
37816                     (((u_int32_t)(src)\
37817                     << 2) & 0x00000004U)
37818 #define MAC_PCU_HW_BCN_PROC2__EXCLUDE_ELM3__MODIFY(dst, src) \
37819                     (dst) = ((dst) &\
37820                     ~0x00000004U) | (((u_int32_t)(src) <<\
37821                     2) & 0x00000004U)
37822 #define MAC_PCU_HW_BCN_PROC2__EXCLUDE_ELM3__VERIFY(src) \
37823                     (!((((u_int32_t)(src)\
37824                     << 2) & ~0x00000004U)))
37825 #define MAC_PCU_HW_BCN_PROC2__EXCLUDE_ELM3__SET(dst) \
37826                     (dst) = ((dst) &\
37827                     ~0x00000004U) | ((u_int32_t)(1) << 2)
37828 #define MAC_PCU_HW_BCN_PROC2__EXCLUDE_ELM3__CLR(dst) \
37829                     (dst) = ((dst) &\
37830                     ~0x00000004U) | ((u_int32_t)(0) << 2)
37831
37832 /* macros for field FILTER_INTERVAL */
37833 #define MAC_PCU_HW_BCN_PROC2__FILTER_INTERVAL__SHIFT                          8
37834 #define MAC_PCU_HW_BCN_PROC2__FILTER_INTERVAL__WIDTH                          8
37835 #define MAC_PCU_HW_BCN_PROC2__FILTER_INTERVAL__MASK                 0x0000ff00U
37836 #define MAC_PCU_HW_BCN_PROC2__FILTER_INTERVAL__READ(src) \
37837                     (((u_int32_t)(src)\
37838                     & 0x0000ff00U) >> 8)
37839 #define MAC_PCU_HW_BCN_PROC2__FILTER_INTERVAL__WRITE(src) \
37840                     (((u_int32_t)(src)\
37841                     << 8) & 0x0000ff00U)
37842 #define MAC_PCU_HW_BCN_PROC2__FILTER_INTERVAL__MODIFY(dst, src) \
37843                     (dst) = ((dst) &\
37844                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
37845                     8) & 0x0000ff00U)
37846 #define MAC_PCU_HW_BCN_PROC2__FILTER_INTERVAL__VERIFY(src) \
37847                     (!((((u_int32_t)(src)\
37848                     << 8) & ~0x0000ff00U)))
37849
37850 /* macros for field ELM3_ID */
37851 #define MAC_PCU_HW_BCN_PROC2__ELM3_ID__SHIFT                                 16
37852 #define MAC_PCU_HW_BCN_PROC2__ELM3_ID__WIDTH                                  8
37853 #define MAC_PCU_HW_BCN_PROC2__ELM3_ID__MASK                         0x00ff0000U
37854 #define MAC_PCU_HW_BCN_PROC2__ELM3_ID__READ(src) \
37855                     (((u_int32_t)(src)\
37856                     & 0x00ff0000U) >> 16)
37857 #define MAC_PCU_HW_BCN_PROC2__ELM3_ID__WRITE(src) \
37858                     (((u_int32_t)(src)\
37859                     << 16) & 0x00ff0000U)
37860 #define MAC_PCU_HW_BCN_PROC2__ELM3_ID__MODIFY(dst, src) \
37861                     (dst) = ((dst) &\
37862                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
37863                     16) & 0x00ff0000U)
37864 #define MAC_PCU_HW_BCN_PROC2__ELM3_ID__VERIFY(src) \
37865                     (!((((u_int32_t)(src)\
37866                     << 16) & ~0x00ff0000U)))
37867 #define MAC_PCU_HW_BCN_PROC2__TYPE                                    u_int32_t
37868 #define MAC_PCU_HW_BCN_PROC2__READ                                  0x00ffff07U
37869 #define MAC_PCU_HW_BCN_PROC2__WRITE                                 0x00ffff07U
37870
37871 #endif /* __MAC_PCU_HW_BCN_PROC2_MACRO__ */
37872
37873
37874 /* macros for mac_pcu_reg_block.MAC_PCU_HW_BCN_PROC2 */
37875 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_HW_BCN_PROC2__NUM                     1
37876
37877 /* macros for BlueprintGlobalNameSpace::MAC_PCU_MISC_MODE3 */
37878 #ifndef __MAC_PCU_MISC_MODE3_MACRO__
37879 #define __MAC_PCU_MISC_MODE3_MACRO__
37880
37881 /* macros for field BUG_55702_FIX_ENABLE */
37882 #define MAC_PCU_MISC_MODE3__BUG_55702_FIX_ENABLE__SHIFT                       0
37883 #define MAC_PCU_MISC_MODE3__BUG_55702_FIX_ENABLE__WIDTH                       1
37884 #define MAC_PCU_MISC_MODE3__BUG_55702_FIX_ENABLE__MASK              0x00000001U
37885 #define MAC_PCU_MISC_MODE3__BUG_55702_FIX_ENABLE__READ(src) \
37886                     (u_int32_t)(src)\
37887                     & 0x00000001U
37888 #define MAC_PCU_MISC_MODE3__BUG_55702_FIX_ENABLE__WRITE(src) \
37889                     ((u_int32_t)(src)\
37890                     & 0x00000001U)
37891 #define MAC_PCU_MISC_MODE3__BUG_55702_FIX_ENABLE__MODIFY(dst, src) \
37892                     (dst) = ((dst) &\
37893                     ~0x00000001U) | ((u_int32_t)(src) &\
37894                     0x00000001U)
37895 #define MAC_PCU_MISC_MODE3__BUG_55702_FIX_ENABLE__VERIFY(src) \
37896                     (!(((u_int32_t)(src)\
37897                     & ~0x00000001U)))
37898 #define MAC_PCU_MISC_MODE3__BUG_55702_FIX_ENABLE__SET(dst) \
37899                     (dst) = ((dst) &\
37900                     ~0x00000001U) | (u_int32_t)(1)
37901 #define MAC_PCU_MISC_MODE3__BUG_55702_FIX_ENABLE__CLR(dst) \
37902                     (dst) = ((dst) &\
37903                     ~0x00000001U) | (u_int32_t)(0)
37904
37905 /* macros for field AES_3STREAM */
37906 #define MAC_PCU_MISC_MODE3__AES_3STREAM__SHIFT                                1
37907 #define MAC_PCU_MISC_MODE3__AES_3STREAM__WIDTH                                1
37908 #define MAC_PCU_MISC_MODE3__AES_3STREAM__MASK                       0x00000002U
37909 #define MAC_PCU_MISC_MODE3__AES_3STREAM__READ(src) \
37910                     (((u_int32_t)(src)\
37911                     & 0x00000002U) >> 1)
37912 #define MAC_PCU_MISC_MODE3__AES_3STREAM__WRITE(src) \
37913                     (((u_int32_t)(src)\
37914                     << 1) & 0x00000002U)
37915 #define MAC_PCU_MISC_MODE3__AES_3STREAM__MODIFY(dst, src) \
37916                     (dst) = ((dst) &\
37917                     ~0x00000002U) | (((u_int32_t)(src) <<\
37918                     1) & 0x00000002U)
37919 #define MAC_PCU_MISC_MODE3__AES_3STREAM__VERIFY(src) \
37920                     (!((((u_int32_t)(src)\
37921                     << 1) & ~0x00000002U)))
37922 #define MAC_PCU_MISC_MODE3__AES_3STREAM__SET(dst) \
37923                     (dst) = ((dst) &\
37924                     ~0x00000002U) | ((u_int32_t)(1) << 1)
37925 #define MAC_PCU_MISC_MODE3__AES_3STREAM__CLR(dst) \
37926                     (dst) = ((dst) &\
37927                     ~0x00000002U) | ((u_int32_t)(0) << 1)
37928
37929 /* macros for field REGULAR_SOUNDING */
37930 #define MAC_PCU_MISC_MODE3__REGULAR_SOUNDING__SHIFT                           2
37931 #define MAC_PCU_MISC_MODE3__REGULAR_SOUNDING__WIDTH                           1
37932 #define MAC_PCU_MISC_MODE3__REGULAR_SOUNDING__MASK                  0x00000004U
37933 #define MAC_PCU_MISC_MODE3__REGULAR_SOUNDING__READ(src) \
37934                     (((u_int32_t)(src)\
37935                     & 0x00000004U) >> 2)
37936 #define MAC_PCU_MISC_MODE3__REGULAR_SOUNDING__WRITE(src) \
37937                     (((u_int32_t)(src)\
37938                     << 2) & 0x00000004U)
37939 #define MAC_PCU_MISC_MODE3__REGULAR_SOUNDING__MODIFY(dst, src) \
37940                     (dst) = ((dst) &\
37941                     ~0x00000004U) | (((u_int32_t)(src) <<\
37942                     2) & 0x00000004U)
37943 #define MAC_PCU_MISC_MODE3__REGULAR_SOUNDING__VERIFY(src) \
37944                     (!((((u_int32_t)(src)\
37945                     << 2) & ~0x00000004U)))
37946 #define MAC_PCU_MISC_MODE3__REGULAR_SOUNDING__SET(dst) \
37947                     (dst) = ((dst) &\
37948                     ~0x00000004U) | ((u_int32_t)(1) << 2)
37949 #define MAC_PCU_MISC_MODE3__REGULAR_SOUNDING__CLR(dst) \
37950                     (dst) = ((dst) &\
37951                     ~0x00000004U) | ((u_int32_t)(0) << 2)
37952
37953 /* macros for field BUG_58011_FIX_ENABLE */
37954 #define MAC_PCU_MISC_MODE3__BUG_58011_FIX_ENABLE__SHIFT                       3
37955 #define MAC_PCU_MISC_MODE3__BUG_58011_FIX_ENABLE__WIDTH                       1
37956 #define MAC_PCU_MISC_MODE3__BUG_58011_FIX_ENABLE__MASK              0x00000008U
37957 #define MAC_PCU_MISC_MODE3__BUG_58011_FIX_ENABLE__READ(src) \
37958                     (((u_int32_t)(src)\
37959                     & 0x00000008U) >> 3)
37960 #define MAC_PCU_MISC_MODE3__BUG_58011_FIX_ENABLE__WRITE(src) \
37961                     (((u_int32_t)(src)\
37962                     << 3) & 0x00000008U)
37963 #define MAC_PCU_MISC_MODE3__BUG_58011_FIX_ENABLE__MODIFY(dst, src) \
37964                     (dst) = ((dst) &\
37965                     ~0x00000008U) | (((u_int32_t)(src) <<\
37966                     3) & 0x00000008U)
37967 #define MAC_PCU_MISC_MODE3__BUG_58011_FIX_ENABLE__VERIFY(src) \
37968                     (!((((u_int32_t)(src)\
37969                     << 3) & ~0x00000008U)))
37970 #define MAC_PCU_MISC_MODE3__BUG_58011_FIX_ENABLE__SET(dst) \
37971                     (dst) = ((dst) &\
37972                     ~0x00000008U) | ((u_int32_t)(1) << 3)
37973 #define MAC_PCU_MISC_MODE3__BUG_58011_FIX_ENABLE__CLR(dst) \
37974                     (dst) = ((dst) &\
37975                     ~0x00000008U) | ((u_int32_t)(0) << 3)
37976
37977 /* macros for field BUG_56991_FIX_ENABLE */
37978 #define MAC_PCU_MISC_MODE3__BUG_56991_FIX_ENABLE__SHIFT                       4
37979 #define MAC_PCU_MISC_MODE3__BUG_56991_FIX_ENABLE__WIDTH                       1
37980 #define MAC_PCU_MISC_MODE3__BUG_56991_FIX_ENABLE__MASK              0x00000010U
37981 #define MAC_PCU_MISC_MODE3__BUG_56991_FIX_ENABLE__READ(src) \
37982                     (((u_int32_t)(src)\
37983                     & 0x00000010U) >> 4)
37984 #define MAC_PCU_MISC_MODE3__BUG_56991_FIX_ENABLE__WRITE(src) \
37985                     (((u_int32_t)(src)\
37986                     << 4) & 0x00000010U)
37987 #define MAC_PCU_MISC_MODE3__BUG_56991_FIX_ENABLE__MODIFY(dst, src) \
37988                     (dst) = ((dst) &\
37989                     ~0x00000010U) | (((u_int32_t)(src) <<\
37990                     4) & 0x00000010U)
37991 #define MAC_PCU_MISC_MODE3__BUG_56991_FIX_ENABLE__VERIFY(src) \
37992                     (!((((u_int32_t)(src)\
37993                     << 4) & ~0x00000010U)))
37994 #define MAC_PCU_MISC_MODE3__BUG_56991_FIX_ENABLE__SET(dst) \
37995                     (dst) = ((dst) &\
37996                     ~0x00000010U) | ((u_int32_t)(1) << 4)
37997 #define MAC_PCU_MISC_MODE3__BUG_56991_FIX_ENABLE__CLR(dst) \
37998                     (dst) = ((dst) &\
37999                     ~0x00000010U) | ((u_int32_t)(0) << 4)
38000
38001 /* macros for field WOW_ADDR1_MASK_ENABLE */
38002 #define MAC_PCU_MISC_MODE3__WOW_ADDR1_MASK_ENABLE__SHIFT                      5
38003 #define MAC_PCU_MISC_MODE3__WOW_ADDR1_MASK_ENABLE__WIDTH                      1
38004 #define MAC_PCU_MISC_MODE3__WOW_ADDR1_MASK_ENABLE__MASK             0x00000020U
38005 #define MAC_PCU_MISC_MODE3__WOW_ADDR1_MASK_ENABLE__READ(src) \
38006                     (((u_int32_t)(src)\
38007                     & 0x00000020U) >> 5)
38008 #define MAC_PCU_MISC_MODE3__WOW_ADDR1_MASK_ENABLE__WRITE(src) \
38009                     (((u_int32_t)(src)\
38010                     << 5) & 0x00000020U)
38011 #define MAC_PCU_MISC_MODE3__WOW_ADDR1_MASK_ENABLE__MODIFY(dst, src) \
38012                     (dst) = ((dst) &\
38013                     ~0x00000020U) | (((u_int32_t)(src) <<\
38014                     5) & 0x00000020U)
38015 #define MAC_PCU_MISC_MODE3__WOW_ADDR1_MASK_ENABLE__VERIFY(src) \
38016                     (!((((u_int32_t)(src)\
38017                     << 5) & ~0x00000020U)))
38018 #define MAC_PCU_MISC_MODE3__WOW_ADDR1_MASK_ENABLE__SET(dst) \
38019                     (dst) = ((dst) &\
38020                     ~0x00000020U) | ((u_int32_t)(1) << 5)
38021 #define MAC_PCU_MISC_MODE3__WOW_ADDR1_MASK_ENABLE__CLR(dst) \
38022                     (dst) = ((dst) &\
38023                     ~0x00000020U) | ((u_int32_t)(0) << 5)
38024
38025 /* macros for field BUG_61936_FIX_ENABLE */
38026 #define MAC_PCU_MISC_MODE3__BUG_61936_FIX_ENABLE__SHIFT                       6
38027 #define MAC_PCU_MISC_MODE3__BUG_61936_FIX_ENABLE__WIDTH                       1
38028 #define MAC_PCU_MISC_MODE3__BUG_61936_FIX_ENABLE__MASK              0x00000040U
38029 #define MAC_PCU_MISC_MODE3__BUG_61936_FIX_ENABLE__READ(src) \
38030                     (((u_int32_t)(src)\
38031                     & 0x00000040U) >> 6)
38032 #define MAC_PCU_MISC_MODE3__BUG_61936_FIX_ENABLE__WRITE(src) \
38033                     (((u_int32_t)(src)\
38034                     << 6) & 0x00000040U)
38035 #define MAC_PCU_MISC_MODE3__BUG_61936_FIX_ENABLE__MODIFY(dst, src) \
38036                     (dst) = ((dst) &\
38037                     ~0x00000040U) | (((u_int32_t)(src) <<\
38038                     6) & 0x00000040U)
38039 #define MAC_PCU_MISC_MODE3__BUG_61936_FIX_ENABLE__VERIFY(src) \
38040                     (!((((u_int32_t)(src)\
38041                     << 6) & ~0x00000040U)))
38042 #define MAC_PCU_MISC_MODE3__BUG_61936_FIX_ENABLE__SET(dst) \
38043                     (dst) = ((dst) &\
38044                     ~0x00000040U) | ((u_int32_t)(1) << 6)
38045 #define MAC_PCU_MISC_MODE3__BUG_61936_FIX_ENABLE__CLR(dst) \
38046                     (dst) = ((dst) &\
38047                     ~0x00000040U) | ((u_int32_t)(0) << 6)
38048
38049 /* macros for field CHECK_LENGTH_FOR_BA */
38050 #define MAC_PCU_MISC_MODE3__CHECK_LENGTH_FOR_BA__SHIFT                        7
38051 #define MAC_PCU_MISC_MODE3__CHECK_LENGTH_FOR_BA__WIDTH                        1
38052 #define MAC_PCU_MISC_MODE3__CHECK_LENGTH_FOR_BA__MASK               0x00000080U
38053 #define MAC_PCU_MISC_MODE3__CHECK_LENGTH_FOR_BA__READ(src) \
38054                     (((u_int32_t)(src)\
38055                     & 0x00000080U) >> 7)
38056 #define MAC_PCU_MISC_MODE3__CHECK_LENGTH_FOR_BA__WRITE(src) \
38057                     (((u_int32_t)(src)\
38058                     << 7) & 0x00000080U)
38059 #define MAC_PCU_MISC_MODE3__CHECK_LENGTH_FOR_BA__MODIFY(dst, src) \
38060                     (dst) = ((dst) &\
38061                     ~0x00000080U) | (((u_int32_t)(src) <<\
38062                     7) & 0x00000080U)
38063 #define MAC_PCU_MISC_MODE3__CHECK_LENGTH_FOR_BA__VERIFY(src) \
38064                     (!((((u_int32_t)(src)\
38065                     << 7) & ~0x00000080U)))
38066 #define MAC_PCU_MISC_MODE3__CHECK_LENGTH_FOR_BA__SET(dst) \
38067                     (dst) = ((dst) &\
38068                     ~0x00000080U) | ((u_int32_t)(1) << 7)
38069 #define MAC_PCU_MISC_MODE3__CHECK_LENGTH_FOR_BA__CLR(dst) \
38070                     (dst) = ((dst) &\
38071                     ~0x00000080U) | ((u_int32_t)(0) << 7)
38072
38073 /* macros for field BA_FRAME_LENGTH */
38074 #define MAC_PCU_MISC_MODE3__BA_FRAME_LENGTH__SHIFT                            8
38075 #define MAC_PCU_MISC_MODE3__BA_FRAME_LENGTH__WIDTH                            8
38076 #define MAC_PCU_MISC_MODE3__BA_FRAME_LENGTH__MASK                   0x0000ff00U
38077 #define MAC_PCU_MISC_MODE3__BA_FRAME_LENGTH__READ(src) \
38078                     (((u_int32_t)(src)\
38079                     & 0x0000ff00U) >> 8)
38080 #define MAC_PCU_MISC_MODE3__BA_FRAME_LENGTH__WRITE(src) \
38081                     (((u_int32_t)(src)\
38082                     << 8) & 0x0000ff00U)
38083 #define MAC_PCU_MISC_MODE3__BA_FRAME_LENGTH__MODIFY(dst, src) \
38084                     (dst) = ((dst) &\
38085                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
38086                     8) & 0x0000ff00U)
38087 #define MAC_PCU_MISC_MODE3__BA_FRAME_LENGTH__VERIFY(src) \
38088                     (!((((u_int32_t)(src)\
38089                     << 8) & ~0x0000ff00U)))
38090
38091 /* macros for field MATCH_TID_FOR_BA */
38092 #define MAC_PCU_MISC_MODE3__MATCH_TID_FOR_BA__SHIFT                          16
38093 #define MAC_PCU_MISC_MODE3__MATCH_TID_FOR_BA__WIDTH                           1
38094 #define MAC_PCU_MISC_MODE3__MATCH_TID_FOR_BA__MASK                  0x00010000U
38095 #define MAC_PCU_MISC_MODE3__MATCH_TID_FOR_BA__READ(src) \
38096                     (((u_int32_t)(src)\
38097                     & 0x00010000U) >> 16)
38098 #define MAC_PCU_MISC_MODE3__MATCH_TID_FOR_BA__WRITE(src) \
38099                     (((u_int32_t)(src)\
38100                     << 16) & 0x00010000U)
38101 #define MAC_PCU_MISC_MODE3__MATCH_TID_FOR_BA__MODIFY(dst, src) \
38102                     (dst) = ((dst) &\
38103                     ~0x00010000U) | (((u_int32_t)(src) <<\
38104                     16) & 0x00010000U)
38105 #define MAC_PCU_MISC_MODE3__MATCH_TID_FOR_BA__VERIFY(src) \
38106                     (!((((u_int32_t)(src)\
38107                     << 16) & ~0x00010000U)))
38108 #define MAC_PCU_MISC_MODE3__MATCH_TID_FOR_BA__SET(dst) \
38109                     (dst) = ((dst) &\
38110                     ~0x00010000U) | ((u_int32_t)(1) << 16)
38111 #define MAC_PCU_MISC_MODE3__MATCH_TID_FOR_BA__CLR(dst) \
38112                     (dst) = ((dst) &\
38113                     ~0x00010000U) | ((u_int32_t)(0) << 16)
38114
38115 /* macros for field WAPI_ORDER_MASK */
38116 #define MAC_PCU_MISC_MODE3__WAPI_ORDER_MASK__SHIFT                           17
38117 #define MAC_PCU_MISC_MODE3__WAPI_ORDER_MASK__WIDTH                            1
38118 #define MAC_PCU_MISC_MODE3__WAPI_ORDER_MASK__MASK                   0x00020000U
38119 #define MAC_PCU_MISC_MODE3__WAPI_ORDER_MASK__READ(src) \
38120                     (((u_int32_t)(src)\
38121                     & 0x00020000U) >> 17)
38122 #define MAC_PCU_MISC_MODE3__WAPI_ORDER_MASK__WRITE(src) \
38123                     (((u_int32_t)(src)\
38124                     << 17) & 0x00020000U)
38125 #define MAC_PCU_MISC_MODE3__WAPI_ORDER_MASK__MODIFY(dst, src) \
38126                     (dst) = ((dst) &\
38127                     ~0x00020000U) | (((u_int32_t)(src) <<\
38128                     17) & 0x00020000U)
38129 #define MAC_PCU_MISC_MODE3__WAPI_ORDER_MASK__VERIFY(src) \
38130                     (!((((u_int32_t)(src)\
38131                     << 17) & ~0x00020000U)))
38132 #define MAC_PCU_MISC_MODE3__WAPI_ORDER_MASK__SET(dst) \
38133                     (dst) = ((dst) &\
38134                     ~0x00020000U) | ((u_int32_t)(1) << 17)
38135 #define MAC_PCU_MISC_MODE3__WAPI_ORDER_MASK__CLR(dst) \
38136                     (dst) = ((dst) &\
38137                     ~0x00020000U) | ((u_int32_t)(0) << 17)
38138
38139 /* macros for field BB_LDPC_EN */
38140 #define MAC_PCU_MISC_MODE3__BB_LDPC_EN__SHIFT                                18
38141 #define MAC_PCU_MISC_MODE3__BB_LDPC_EN__WIDTH                                 1
38142 #define MAC_PCU_MISC_MODE3__BB_LDPC_EN__MASK                        0x00040000U
38143 #define MAC_PCU_MISC_MODE3__BB_LDPC_EN__READ(src) \
38144                     (((u_int32_t)(src)\
38145                     & 0x00040000U) >> 18)
38146 #define MAC_PCU_MISC_MODE3__BB_LDPC_EN__WRITE(src) \
38147                     (((u_int32_t)(src)\
38148                     << 18) & 0x00040000U)
38149 #define MAC_PCU_MISC_MODE3__BB_LDPC_EN__MODIFY(dst, src) \
38150                     (dst) = ((dst) &\
38151                     ~0x00040000U) | (((u_int32_t)(src) <<\
38152                     18) & 0x00040000U)
38153 #define MAC_PCU_MISC_MODE3__BB_LDPC_EN__VERIFY(src) \
38154                     (!((((u_int32_t)(src)\
38155                     << 18) & ~0x00040000U)))
38156 #define MAC_PCU_MISC_MODE3__BB_LDPC_EN__SET(dst) \
38157                     (dst) = ((dst) &\
38158                     ~0x00040000U) | ((u_int32_t)(1) << 18)
38159 #define MAC_PCU_MISC_MODE3__BB_LDPC_EN__CLR(dst) \
38160                     (dst) = ((dst) &\
38161                     ~0x00040000U) | ((u_int32_t)(0) << 18)
38162 #define MAC_PCU_MISC_MODE3__TYPE                                      u_int32_t
38163 #define MAC_PCU_MISC_MODE3__READ                                    0x0007ffffU
38164 #define MAC_PCU_MISC_MODE3__WRITE                                   0x0007ffffU
38165
38166 #endif /* __MAC_PCU_MISC_MODE3_MACRO__ */
38167
38168
38169 /* macros for mac_pcu_reg_block.MAC_PCU_MISC_MODE3 */
38170 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_MISC_MODE3__NUM                       1
38171
38172 /* macros for BlueprintGlobalNameSpace::MAC_PCU_TXBUF_BA */
38173 #ifndef __MAC_PCU_TXBUF_BA_MACRO__
38174 #define __MAC_PCU_TXBUF_BA_MACRO__
38175
38176 /* macros for field DATA */
38177 #define MAC_PCU_TXBUF_BA__DATA__SHIFT                                         0
38178 #define MAC_PCU_TXBUF_BA__DATA__WIDTH                                        32
38179 #define MAC_PCU_TXBUF_BA__DATA__MASK                                0xffffffffU
38180 #define MAC_PCU_TXBUF_BA__DATA__READ(src)        (u_int32_t)(src) & 0xffffffffU
38181 #define MAC_PCU_TXBUF_BA__DATA__WRITE(src)     ((u_int32_t)(src) & 0xffffffffU)
38182 #define MAC_PCU_TXBUF_BA__DATA__MODIFY(dst, src) \
38183                     (dst) = ((dst) &\
38184                     ~0xffffffffU) | ((u_int32_t)(src) &\
38185                     0xffffffffU)
38186 #define MAC_PCU_TXBUF_BA__DATA__VERIFY(src) \
38187                     (!(((u_int32_t)(src)\
38188                     & ~0xffffffffU)))
38189 #define MAC_PCU_TXBUF_BA__TYPE                                        u_int32_t
38190 #define MAC_PCU_TXBUF_BA__READ                                      0xffffffffU
38191 #define MAC_PCU_TXBUF_BA__WRITE                                     0xffffffffU
38192
38193 #endif /* __MAC_PCU_TXBUF_BA_MACRO__ */
38194
38195
38196 /* macros for mac_pcu_reg_block.MAC_PCU_TXBUF_BA */
38197 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_TXBUF_BA__NUM                        64
38198
38199 /* macros for BlueprintGlobalNameSpace::MAC_PCU_KEY_CACHE */
38200 #ifndef __MAC_PCU_KEY_CACHE_MACRO__
38201 #define __MAC_PCU_KEY_CACHE_MACRO__
38202
38203 /* macros for field DATA */
38204 #define MAC_PCU_KEY_CACHE__DATA__SHIFT                                        0
38205 #define MAC_PCU_KEY_CACHE__DATA__WIDTH                                       32
38206 #define MAC_PCU_KEY_CACHE__DATA__MASK                               0xffffffffU
38207 #define MAC_PCU_KEY_CACHE__DATA__READ(src)       (u_int32_t)(src) & 0xffffffffU
38208 #define MAC_PCU_KEY_CACHE__DATA__WRITE(src)    ((u_int32_t)(src) & 0xffffffffU)
38209 #define MAC_PCU_KEY_CACHE__DATA__MODIFY(dst, src) \
38210                     (dst) = ((dst) &\
38211                     ~0xffffffffU) | ((u_int32_t)(src) &\
38212                     0xffffffffU)
38213 #define MAC_PCU_KEY_CACHE__DATA__VERIFY(src) \
38214                     (!(((u_int32_t)(src)\
38215                     & ~0xffffffffU)))
38216 #define MAC_PCU_KEY_CACHE__TYPE                                       u_int32_t
38217 #define MAC_PCU_KEY_CACHE__READ                                     0xffffffffU
38218 #define MAC_PCU_KEY_CACHE__WRITE                                    0xffffffffU
38219
38220 #endif /* __MAC_PCU_KEY_CACHE_MACRO__ */
38221
38222
38223 /* macros for mac_pcu_reg_block.MAC_PCU_KEY_CACHE */
38224 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_KEY_CACHE__NUM                     1024
38225
38226 /* macros for BlueprintGlobalNameSpace::MAC_PCU_BUF */
38227 #ifndef __MAC_PCU_BUF_MACRO__
38228 #define __MAC_PCU_BUF_MACRO__
38229
38230 /* macros for field DATA */
38231 #define MAC_PCU_BUF__DATA__SHIFT                                              0
38232 #define MAC_PCU_BUF__DATA__WIDTH                                             32
38233 #define MAC_PCU_BUF__DATA__MASK                                     0xffffffffU
38234 #define MAC_PCU_BUF__DATA__READ(src)             (u_int32_t)(src) & 0xffffffffU
38235 #define MAC_PCU_BUF__DATA__WRITE(src)          ((u_int32_t)(src) & 0xffffffffU)
38236 #define MAC_PCU_BUF__DATA__MODIFY(dst, src) \
38237                     (dst) = ((dst) &\
38238                     ~0xffffffffU) | ((u_int32_t)(src) &\
38239                     0xffffffffU)
38240 #define MAC_PCU_BUF__DATA__VERIFY(src)   (!(((u_int32_t)(src) & ~0xffffffffU)))
38241 #define MAC_PCU_BUF__TYPE                                             u_int32_t
38242 #define MAC_PCU_BUF__READ                                           0xffffffffU
38243 #define MAC_PCU_BUF__WRITE                                          0xffffffffU
38244
38245 #endif /* __MAC_PCU_BUF_MACRO__ */
38246
38247
38248 /* macros for mac_pcu_reg_block.MAC_PCU_BUF */
38249 #define INST_MAC_PCU_REG_BLOCK__MAC_PCU_BUF__NUM                           2048
38250
38251 /* macros for BlueprintGlobalNameSpace::timing_controls_1 */
38252 #ifndef __TIMING_CONTROLS_1_MACRO__
38253 #define __TIMING_CONTROLS_1_MACRO__
38254
38255 /* macros for field ste_thr */
38256 #define TIMING_CONTROLS_1__STE_THR__SHIFT                                     0
38257 #define TIMING_CONTROLS_1__STE_THR__WIDTH                                     7
38258 #define TIMING_CONTROLS_1__STE_THR__MASK                            0x0000007fU
38259 #define TIMING_CONTROLS_1__STE_THR__READ(src)    (u_int32_t)(src) & 0x0000007fU
38260 #define TIMING_CONTROLS_1__STE_THR__WRITE(src) ((u_int32_t)(src) & 0x0000007fU)
38261 #define TIMING_CONTROLS_1__STE_THR__MODIFY(dst, src) \
38262                     (dst) = ((dst) &\
38263                     ~0x0000007fU) | ((u_int32_t)(src) &\
38264                     0x0000007fU)
38265 #define TIMING_CONTROLS_1__STE_THR__VERIFY(src) \
38266                     (!(((u_int32_t)(src)\
38267                     & ~0x0000007fU)))
38268
38269 /* macros for field ste_to_long1 */
38270 #define TIMING_CONTROLS_1__STE_TO_LONG1__SHIFT                                7
38271 #define TIMING_CONTROLS_1__STE_TO_LONG1__WIDTH                                6
38272 #define TIMING_CONTROLS_1__STE_TO_LONG1__MASK                       0x00001f80U
38273 #define TIMING_CONTROLS_1__STE_TO_LONG1__READ(src) \
38274                     (((u_int32_t)(src)\
38275                     & 0x00001f80U) >> 7)
38276 #define TIMING_CONTROLS_1__STE_TO_LONG1__WRITE(src) \
38277                     (((u_int32_t)(src)\
38278                     << 7) & 0x00001f80U)
38279 #define TIMING_CONTROLS_1__STE_TO_LONG1__MODIFY(dst, src) \
38280                     (dst) = ((dst) &\
38281                     ~0x00001f80U) | (((u_int32_t)(src) <<\
38282                     7) & 0x00001f80U)
38283 #define TIMING_CONTROLS_1__STE_TO_LONG1__VERIFY(src) \
38284                     (!((((u_int32_t)(src)\
38285                     << 7) & ~0x00001f80U)))
38286
38287 /* macros for field timing_backoff */
38288 #define TIMING_CONTROLS_1__TIMING_BACKOFF__SHIFT                             13
38289 #define TIMING_CONTROLS_1__TIMING_BACKOFF__WIDTH                              4
38290 #define TIMING_CONTROLS_1__TIMING_BACKOFF__MASK                     0x0001e000U
38291 #define TIMING_CONTROLS_1__TIMING_BACKOFF__READ(src) \
38292                     (((u_int32_t)(src)\
38293                     & 0x0001e000U) >> 13)
38294 #define TIMING_CONTROLS_1__TIMING_BACKOFF__WRITE(src) \
38295                     (((u_int32_t)(src)\
38296                     << 13) & 0x0001e000U)
38297 #define TIMING_CONTROLS_1__TIMING_BACKOFF__MODIFY(dst, src) \
38298                     (dst) = ((dst) &\
38299                     ~0x0001e000U) | (((u_int32_t)(src) <<\
38300                     13) & 0x0001e000U)
38301 #define TIMING_CONTROLS_1__TIMING_BACKOFF__VERIFY(src) \
38302                     (!((((u_int32_t)(src)\
38303                     << 13) & ~0x0001e000U)))
38304
38305 /* macros for field enable_ht_fine_ppm */
38306 #define TIMING_CONTROLS_1__ENABLE_HT_FINE_PPM__SHIFT                         17
38307 #define TIMING_CONTROLS_1__ENABLE_HT_FINE_PPM__WIDTH                          1
38308 #define TIMING_CONTROLS_1__ENABLE_HT_FINE_PPM__MASK                 0x00020000U
38309 #define TIMING_CONTROLS_1__ENABLE_HT_FINE_PPM__READ(src) \
38310                     (((u_int32_t)(src)\
38311                     & 0x00020000U) >> 17)
38312 #define TIMING_CONTROLS_1__ENABLE_HT_FINE_PPM__WRITE(src) \
38313                     (((u_int32_t)(src)\
38314                     << 17) & 0x00020000U)
38315 #define TIMING_CONTROLS_1__ENABLE_HT_FINE_PPM__MODIFY(dst, src) \
38316                     (dst) = ((dst) &\
38317                     ~0x00020000U) | (((u_int32_t)(src) <<\
38318                     17) & 0x00020000U)
38319 #define TIMING_CONTROLS_1__ENABLE_HT_FINE_PPM__VERIFY(src) \
38320                     (!((((u_int32_t)(src)\
38321                     << 17) & ~0x00020000U)))
38322 #define TIMING_CONTROLS_1__ENABLE_HT_FINE_PPM__SET(dst) \
38323                     (dst) = ((dst) &\
38324                     ~0x00020000U) | ((u_int32_t)(1) << 17)
38325 #define TIMING_CONTROLS_1__ENABLE_HT_FINE_PPM__CLR(dst) \
38326                     (dst) = ((dst) &\
38327                     ~0x00020000U) | ((u_int32_t)(0) << 17)
38328
38329 /* macros for field ht_fine_ppm_stream */
38330 #define TIMING_CONTROLS_1__HT_FINE_PPM_STREAM__SHIFT                         18
38331 #define TIMING_CONTROLS_1__HT_FINE_PPM_STREAM__WIDTH                          2
38332 #define TIMING_CONTROLS_1__HT_FINE_PPM_STREAM__MASK                 0x000c0000U
38333 #define TIMING_CONTROLS_1__HT_FINE_PPM_STREAM__READ(src) \
38334                     (((u_int32_t)(src)\
38335                     & 0x000c0000U) >> 18)
38336 #define TIMING_CONTROLS_1__HT_FINE_PPM_STREAM__WRITE(src) \
38337                     (((u_int32_t)(src)\
38338                     << 18) & 0x000c0000U)
38339 #define TIMING_CONTROLS_1__HT_FINE_PPM_STREAM__MODIFY(dst, src) \
38340                     (dst) = ((dst) &\
38341                     ~0x000c0000U) | (((u_int32_t)(src) <<\
38342                     18) & 0x000c0000U)
38343 #define TIMING_CONTROLS_1__HT_FINE_PPM_STREAM__VERIFY(src) \
38344                     (!((((u_int32_t)(src)\
38345                     << 18) & ~0x000c0000U)))
38346
38347 /* macros for field ht_fine_ppm_qam */
38348 #define TIMING_CONTROLS_1__HT_FINE_PPM_QAM__SHIFT                            20
38349 #define TIMING_CONTROLS_1__HT_FINE_PPM_QAM__WIDTH                             2
38350 #define TIMING_CONTROLS_1__HT_FINE_PPM_QAM__MASK                    0x00300000U
38351 #define TIMING_CONTROLS_1__HT_FINE_PPM_QAM__READ(src) \
38352                     (((u_int32_t)(src)\
38353                     & 0x00300000U) >> 20)
38354 #define TIMING_CONTROLS_1__HT_FINE_PPM_QAM__WRITE(src) \
38355                     (((u_int32_t)(src)\
38356                     << 20) & 0x00300000U)
38357 #define TIMING_CONTROLS_1__HT_FINE_PPM_QAM__MODIFY(dst, src) \
38358                     (dst) = ((dst) &\
38359                     ~0x00300000U) | (((u_int32_t)(src) <<\
38360                     20) & 0x00300000U)
38361 #define TIMING_CONTROLS_1__HT_FINE_PPM_QAM__VERIFY(src) \
38362                     (!((((u_int32_t)(src)\
38363                     << 20) & ~0x00300000U)))
38364
38365 /* macros for field enable_long_chanfil */
38366 #define TIMING_CONTROLS_1__ENABLE_LONG_CHANFIL__SHIFT                        22
38367 #define TIMING_CONTROLS_1__ENABLE_LONG_CHANFIL__WIDTH                         1
38368 #define TIMING_CONTROLS_1__ENABLE_LONG_CHANFIL__MASK                0x00400000U
38369 #define TIMING_CONTROLS_1__ENABLE_LONG_CHANFIL__READ(src) \
38370                     (((u_int32_t)(src)\
38371                     & 0x00400000U) >> 22)
38372 #define TIMING_CONTROLS_1__ENABLE_LONG_CHANFIL__WRITE(src) \
38373                     (((u_int32_t)(src)\
38374                     << 22) & 0x00400000U)
38375 #define TIMING_CONTROLS_1__ENABLE_LONG_CHANFIL__MODIFY(dst, src) \
38376                     (dst) = ((dst) &\
38377                     ~0x00400000U) | (((u_int32_t)(src) <<\
38378                     22) & 0x00400000U)
38379 #define TIMING_CONTROLS_1__ENABLE_LONG_CHANFIL__VERIFY(src) \
38380                     (!((((u_int32_t)(src)\
38381                     << 22) & ~0x00400000U)))
38382 #define TIMING_CONTROLS_1__ENABLE_LONG_CHANFIL__SET(dst) \
38383                     (dst) = ((dst) &\
38384                     ~0x00400000U) | ((u_int32_t)(1) << 22)
38385 #define TIMING_CONTROLS_1__ENABLE_LONG_CHANFIL__CLR(dst) \
38386                     (dst) = ((dst) &\
38387                     ~0x00400000U) | ((u_int32_t)(0) << 22)
38388
38389 /* macros for field enable_rx_stbc */
38390 #define TIMING_CONTROLS_1__ENABLE_RX_STBC__SHIFT                             23
38391 #define TIMING_CONTROLS_1__ENABLE_RX_STBC__WIDTH                              1
38392 #define TIMING_CONTROLS_1__ENABLE_RX_STBC__MASK                     0x00800000U
38393 #define TIMING_CONTROLS_1__ENABLE_RX_STBC__READ(src) \
38394                     (((u_int32_t)(src)\
38395                     & 0x00800000U) >> 23)
38396 #define TIMING_CONTROLS_1__ENABLE_RX_STBC__WRITE(src) \
38397                     (((u_int32_t)(src)\
38398                     << 23) & 0x00800000U)
38399 #define TIMING_CONTROLS_1__ENABLE_RX_STBC__MODIFY(dst, src) \
38400                     (dst) = ((dst) &\
38401                     ~0x00800000U) | (((u_int32_t)(src) <<\
38402                     23) & 0x00800000U)
38403 #define TIMING_CONTROLS_1__ENABLE_RX_STBC__VERIFY(src) \
38404                     (!((((u_int32_t)(src)\
38405                     << 23) & ~0x00800000U)))
38406 #define TIMING_CONTROLS_1__ENABLE_RX_STBC__SET(dst) \
38407                     (dst) = ((dst) &\
38408                     ~0x00800000U) | ((u_int32_t)(1) << 23)
38409 #define TIMING_CONTROLS_1__ENABLE_RX_STBC__CLR(dst) \
38410                     (dst) = ((dst) &\
38411                     ~0x00800000U) | ((u_int32_t)(0) << 23)
38412
38413 /* macros for field enable_channel_filter */
38414 #define TIMING_CONTROLS_1__ENABLE_CHANNEL_FILTER__SHIFT                      24
38415 #define TIMING_CONTROLS_1__ENABLE_CHANNEL_FILTER__WIDTH                       1
38416 #define TIMING_CONTROLS_1__ENABLE_CHANNEL_FILTER__MASK              0x01000000U
38417 #define TIMING_CONTROLS_1__ENABLE_CHANNEL_FILTER__READ(src) \
38418                     (((u_int32_t)(src)\
38419                     & 0x01000000U) >> 24)
38420 #define TIMING_CONTROLS_1__ENABLE_CHANNEL_FILTER__WRITE(src) \
38421                     (((u_int32_t)(src)\
38422                     << 24) & 0x01000000U)
38423 #define TIMING_CONTROLS_1__ENABLE_CHANNEL_FILTER__MODIFY(dst, src) \
38424                     (dst) = ((dst) &\
38425                     ~0x01000000U) | (((u_int32_t)(src) <<\
38426                     24) & 0x01000000U)
38427 #define TIMING_CONTROLS_1__ENABLE_CHANNEL_FILTER__VERIFY(src) \
38428                     (!((((u_int32_t)(src)\
38429                     << 24) & ~0x01000000U)))
38430 #define TIMING_CONTROLS_1__ENABLE_CHANNEL_FILTER__SET(dst) \
38431                     (dst) = ((dst) &\
38432                     ~0x01000000U) | ((u_int32_t)(1) << 24)
38433 #define TIMING_CONTROLS_1__ENABLE_CHANNEL_FILTER__CLR(dst) \
38434                     (dst) = ((dst) &\
38435                     ~0x01000000U) | ((u_int32_t)(0) << 24)
38436
38437 /* macros for field false_alarm */
38438 #define TIMING_CONTROLS_1__FALSE_ALARM__SHIFT                                25
38439 #define TIMING_CONTROLS_1__FALSE_ALARM__WIDTH                                 2
38440 #define TIMING_CONTROLS_1__FALSE_ALARM__MASK                        0x06000000U
38441 #define TIMING_CONTROLS_1__FALSE_ALARM__READ(src) \
38442                     (((u_int32_t)(src)\
38443                     & 0x06000000U) >> 25)
38444 #define TIMING_CONTROLS_1__FALSE_ALARM__WRITE(src) \
38445                     (((u_int32_t)(src)\
38446                     << 25) & 0x06000000U)
38447 #define TIMING_CONTROLS_1__FALSE_ALARM__MODIFY(dst, src) \
38448                     (dst) = ((dst) &\
38449                     ~0x06000000U) | (((u_int32_t)(src) <<\
38450                     25) & 0x06000000U)
38451 #define TIMING_CONTROLS_1__FALSE_ALARM__VERIFY(src) \
38452                     (!((((u_int32_t)(src)\
38453                     << 25) & ~0x06000000U)))
38454
38455 /* macros for field enable_long_rescale */
38456 #define TIMING_CONTROLS_1__ENABLE_LONG_RESCALE__SHIFT                        27
38457 #define TIMING_CONTROLS_1__ENABLE_LONG_RESCALE__WIDTH                         1
38458 #define TIMING_CONTROLS_1__ENABLE_LONG_RESCALE__MASK                0x08000000U
38459 #define TIMING_CONTROLS_1__ENABLE_LONG_RESCALE__READ(src) \
38460                     (((u_int32_t)(src)\
38461                     & 0x08000000U) >> 27)
38462 #define TIMING_CONTROLS_1__ENABLE_LONG_RESCALE__WRITE(src) \
38463                     (((u_int32_t)(src)\
38464                     << 27) & 0x08000000U)
38465 #define TIMING_CONTROLS_1__ENABLE_LONG_RESCALE__MODIFY(dst, src) \
38466                     (dst) = ((dst) &\
38467                     ~0x08000000U) | (((u_int32_t)(src) <<\
38468                     27) & 0x08000000U)
38469 #define TIMING_CONTROLS_1__ENABLE_LONG_RESCALE__VERIFY(src) \
38470                     (!((((u_int32_t)(src)\
38471                     << 27) & ~0x08000000U)))
38472 #define TIMING_CONTROLS_1__ENABLE_LONG_RESCALE__SET(dst) \
38473                     (dst) = ((dst) &\
38474                     ~0x08000000U) | ((u_int32_t)(1) << 27)
38475 #define TIMING_CONTROLS_1__ENABLE_LONG_RESCALE__CLR(dst) \
38476                     (dst) = ((dst) &\
38477                     ~0x08000000U) | ((u_int32_t)(0) << 27)
38478
38479 /* macros for field timing_leak_enable */
38480 #define TIMING_CONTROLS_1__TIMING_LEAK_ENABLE__SHIFT                         28
38481 #define TIMING_CONTROLS_1__TIMING_LEAK_ENABLE__WIDTH                          1
38482 #define TIMING_CONTROLS_1__TIMING_LEAK_ENABLE__MASK                 0x10000000U
38483 #define TIMING_CONTROLS_1__TIMING_LEAK_ENABLE__READ(src) \
38484                     (((u_int32_t)(src)\
38485                     & 0x10000000U) >> 28)
38486 #define TIMING_CONTROLS_1__TIMING_LEAK_ENABLE__WRITE(src) \
38487                     (((u_int32_t)(src)\
38488                     << 28) & 0x10000000U)
38489 #define TIMING_CONTROLS_1__TIMING_LEAK_ENABLE__MODIFY(dst, src) \
38490                     (dst) = ((dst) &\
38491                     ~0x10000000U) | (((u_int32_t)(src) <<\
38492                     28) & 0x10000000U)
38493 #define TIMING_CONTROLS_1__TIMING_LEAK_ENABLE__VERIFY(src) \
38494                     (!((((u_int32_t)(src)\
38495                     << 28) & ~0x10000000U)))
38496 #define TIMING_CONTROLS_1__TIMING_LEAK_ENABLE__SET(dst) \
38497                     (dst) = ((dst) &\
38498                     ~0x10000000U) | ((u_int32_t)(1) << 28)
38499 #define TIMING_CONTROLS_1__TIMING_LEAK_ENABLE__CLR(dst) \
38500                     (dst) = ((dst) &\
38501                     ~0x10000000U) | ((u_int32_t)(0) << 28)
38502
38503 /* macros for field coarse_ppm_select */
38504 #define TIMING_CONTROLS_1__COARSE_PPM_SELECT__SHIFT                          29
38505 #define TIMING_CONTROLS_1__COARSE_PPM_SELECT__WIDTH                           2
38506 #define TIMING_CONTROLS_1__COARSE_PPM_SELECT__MASK                  0x60000000U
38507 #define TIMING_CONTROLS_1__COARSE_PPM_SELECT__READ(src) \
38508                     (((u_int32_t)(src)\
38509                     & 0x60000000U) >> 29)
38510 #define TIMING_CONTROLS_1__COARSE_PPM_SELECT__WRITE(src) \
38511                     (((u_int32_t)(src)\
38512                     << 29) & 0x60000000U)
38513 #define TIMING_CONTROLS_1__COARSE_PPM_SELECT__MODIFY(dst, src) \
38514                     (dst) = ((dst) &\
38515                     ~0x60000000U) | (((u_int32_t)(src) <<\
38516                     29) & 0x60000000U)
38517 #define TIMING_CONTROLS_1__COARSE_PPM_SELECT__VERIFY(src) \
38518                     (!((((u_int32_t)(src)\
38519                     << 29) & ~0x60000000U)))
38520
38521 /* macros for field fft_scaling */
38522 #define TIMING_CONTROLS_1__FFT_SCALING__SHIFT                                31
38523 #define TIMING_CONTROLS_1__FFT_SCALING__WIDTH                                 1
38524 #define TIMING_CONTROLS_1__FFT_SCALING__MASK                        0x80000000U
38525 #define TIMING_CONTROLS_1__FFT_SCALING__READ(src) \
38526                     (((u_int32_t)(src)\
38527                     & 0x80000000U) >> 31)
38528 #define TIMING_CONTROLS_1__FFT_SCALING__WRITE(src) \
38529                     (((u_int32_t)(src)\
38530                     << 31) & 0x80000000U)
38531 #define TIMING_CONTROLS_1__FFT_SCALING__MODIFY(dst, src) \
38532                     (dst) = ((dst) &\
38533                     ~0x80000000U) | (((u_int32_t)(src) <<\
38534                     31) & 0x80000000U)
38535 #define TIMING_CONTROLS_1__FFT_SCALING__VERIFY(src) \
38536                     (!((((u_int32_t)(src)\
38537                     << 31) & ~0x80000000U)))
38538 #define TIMING_CONTROLS_1__FFT_SCALING__SET(dst) \
38539                     (dst) = ((dst) &\
38540                     ~0x80000000U) | ((u_int32_t)(1) << 31)
38541 #define TIMING_CONTROLS_1__FFT_SCALING__CLR(dst) \
38542                     (dst) = ((dst) &\
38543                     ~0x80000000U) | ((u_int32_t)(0) << 31)
38544 #define TIMING_CONTROLS_1__TYPE                                       u_int32_t
38545 #define TIMING_CONTROLS_1__READ                                     0xffffffffU
38546 #define TIMING_CONTROLS_1__WRITE                                    0xffffffffU
38547
38548 #endif /* __TIMING_CONTROLS_1_MACRO__ */
38549
38550
38551 /* macros for bb_reg_block.bb_chn_reg_map.BB_timing_controls_1 */
38552 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_TIMING_CONTROLS_1__NUM          1
38553
38554 /* macros for BlueprintGlobalNameSpace::timing_controls_2 */
38555 #ifndef __TIMING_CONTROLS_2_MACRO__
38556 #define __TIMING_CONTROLS_2_MACRO__
38557
38558 /* macros for field forced_delta_phi_symbol */
38559 #define TIMING_CONTROLS_2__FORCED_DELTA_PHI_SYMBOL__SHIFT                     0
38560 #define TIMING_CONTROLS_2__FORCED_DELTA_PHI_SYMBOL__WIDTH                    12
38561 #define TIMING_CONTROLS_2__FORCED_DELTA_PHI_SYMBOL__MASK            0x00000fffU
38562 #define TIMING_CONTROLS_2__FORCED_DELTA_PHI_SYMBOL__READ(src) \
38563                     (u_int32_t)(src)\
38564                     & 0x00000fffU
38565 #define TIMING_CONTROLS_2__FORCED_DELTA_PHI_SYMBOL__WRITE(src) \
38566                     ((u_int32_t)(src)\
38567                     & 0x00000fffU)
38568 #define TIMING_CONTROLS_2__FORCED_DELTA_PHI_SYMBOL__MODIFY(dst, src) \
38569                     (dst) = ((dst) &\
38570                     ~0x00000fffU) | ((u_int32_t)(src) &\
38571                     0x00000fffU)
38572 #define TIMING_CONTROLS_2__FORCED_DELTA_PHI_SYMBOL__VERIFY(src) \
38573                     (!(((u_int32_t)(src)\
38574                     & ~0x00000fffU)))
38575
38576 /* macros for field force_delta_phi_symbol */
38577 #define TIMING_CONTROLS_2__FORCE_DELTA_PHI_SYMBOL__SHIFT                     12
38578 #define TIMING_CONTROLS_2__FORCE_DELTA_PHI_SYMBOL__WIDTH                      1
38579 #define TIMING_CONTROLS_2__FORCE_DELTA_PHI_SYMBOL__MASK             0x00001000U
38580 #define TIMING_CONTROLS_2__FORCE_DELTA_PHI_SYMBOL__READ(src) \
38581                     (((u_int32_t)(src)\
38582                     & 0x00001000U) >> 12)
38583 #define TIMING_CONTROLS_2__FORCE_DELTA_PHI_SYMBOL__WRITE(src) \
38584                     (((u_int32_t)(src)\
38585                     << 12) & 0x00001000U)
38586 #define TIMING_CONTROLS_2__FORCE_DELTA_PHI_SYMBOL__MODIFY(dst, src) \
38587                     (dst) = ((dst) &\
38588                     ~0x00001000U) | (((u_int32_t)(src) <<\
38589                     12) & 0x00001000U)
38590 #define TIMING_CONTROLS_2__FORCE_DELTA_PHI_SYMBOL__VERIFY(src) \
38591                     (!((((u_int32_t)(src)\
38592                     << 12) & ~0x00001000U)))
38593 #define TIMING_CONTROLS_2__FORCE_DELTA_PHI_SYMBOL__SET(dst) \
38594                     (dst) = ((dst) &\
38595                     ~0x00001000U) | ((u_int32_t)(1) << 12)
38596 #define TIMING_CONTROLS_2__FORCE_DELTA_PHI_SYMBOL__CLR(dst) \
38597                     (dst) = ((dst) &\
38598                     ~0x00001000U) | ((u_int32_t)(0) << 12)
38599
38600 /* macros for field enable_magnitude_track */
38601 #define TIMING_CONTROLS_2__ENABLE_MAGNITUDE_TRACK__SHIFT                     13
38602 #define TIMING_CONTROLS_2__ENABLE_MAGNITUDE_TRACK__WIDTH                      1
38603 #define TIMING_CONTROLS_2__ENABLE_MAGNITUDE_TRACK__MASK             0x00002000U
38604 #define TIMING_CONTROLS_2__ENABLE_MAGNITUDE_TRACK__READ(src) \
38605                     (((u_int32_t)(src)\
38606                     & 0x00002000U) >> 13)
38607 #define TIMING_CONTROLS_2__ENABLE_MAGNITUDE_TRACK__WRITE(src) \
38608                     (((u_int32_t)(src)\
38609                     << 13) & 0x00002000U)
38610 #define TIMING_CONTROLS_2__ENABLE_MAGNITUDE_TRACK__MODIFY(dst, src) \
38611                     (dst) = ((dst) &\
38612                     ~0x00002000U) | (((u_int32_t)(src) <<\
38613                     13) & 0x00002000U)
38614 #define TIMING_CONTROLS_2__ENABLE_MAGNITUDE_TRACK__VERIFY(src) \
38615                     (!((((u_int32_t)(src)\
38616                     << 13) & ~0x00002000U)))
38617 #define TIMING_CONTROLS_2__ENABLE_MAGNITUDE_TRACK__SET(dst) \
38618                     (dst) = ((dst) &\
38619                     ~0x00002000U) | ((u_int32_t)(1) << 13)
38620 #define TIMING_CONTROLS_2__ENABLE_MAGNITUDE_TRACK__CLR(dst) \
38621                     (dst) = ((dst) &\
38622                     ~0x00002000U) | ((u_int32_t)(0) << 13)
38623
38624 /* macros for field enable_slope_filter */
38625 #define TIMING_CONTROLS_2__ENABLE_SLOPE_FILTER__SHIFT                        14
38626 #define TIMING_CONTROLS_2__ENABLE_SLOPE_FILTER__WIDTH                         1
38627 #define TIMING_CONTROLS_2__ENABLE_SLOPE_FILTER__MASK                0x00004000U
38628 #define TIMING_CONTROLS_2__ENABLE_SLOPE_FILTER__READ(src) \
38629                     (((u_int32_t)(src)\
38630                     & 0x00004000U) >> 14)
38631 #define TIMING_CONTROLS_2__ENABLE_SLOPE_FILTER__WRITE(src) \
38632                     (((u_int32_t)(src)\
38633                     << 14) & 0x00004000U)
38634 #define TIMING_CONTROLS_2__ENABLE_SLOPE_FILTER__MODIFY(dst, src) \
38635                     (dst) = ((dst) &\
38636                     ~0x00004000U) | (((u_int32_t)(src) <<\
38637                     14) & 0x00004000U)
38638 #define TIMING_CONTROLS_2__ENABLE_SLOPE_FILTER__VERIFY(src) \
38639                     (!((((u_int32_t)(src)\
38640                     << 14) & ~0x00004000U)))
38641 #define TIMING_CONTROLS_2__ENABLE_SLOPE_FILTER__SET(dst) \
38642                     (dst) = ((dst) &\
38643                     ~0x00004000U) | ((u_int32_t)(1) << 14)
38644 #define TIMING_CONTROLS_2__ENABLE_SLOPE_FILTER__CLR(dst) \
38645                     (dst) = ((dst) &\
38646                     ~0x00004000U) | ((u_int32_t)(0) << 14)
38647
38648 /* macros for field enable_offset_filter */
38649 #define TIMING_CONTROLS_2__ENABLE_OFFSET_FILTER__SHIFT                       15
38650 #define TIMING_CONTROLS_2__ENABLE_OFFSET_FILTER__WIDTH                        1
38651 #define TIMING_CONTROLS_2__ENABLE_OFFSET_FILTER__MASK               0x00008000U
38652 #define TIMING_CONTROLS_2__ENABLE_OFFSET_FILTER__READ(src) \
38653                     (((u_int32_t)(src)\
38654                     & 0x00008000U) >> 15)
38655 #define TIMING_CONTROLS_2__ENABLE_OFFSET_FILTER__WRITE(src) \
38656                     (((u_int32_t)(src)\
38657                     << 15) & 0x00008000U)
38658 #define TIMING_CONTROLS_2__ENABLE_OFFSET_FILTER__MODIFY(dst, src) \
38659                     (dst) = ((dst) &\
38660                     ~0x00008000U) | (((u_int32_t)(src) <<\
38661                     15) & 0x00008000U)
38662 #define TIMING_CONTROLS_2__ENABLE_OFFSET_FILTER__VERIFY(src) \
38663                     (!((((u_int32_t)(src)\
38664                     << 15) & ~0x00008000U)))
38665 #define TIMING_CONTROLS_2__ENABLE_OFFSET_FILTER__SET(dst) \
38666                     (dst) = ((dst) &\
38667                     ~0x00008000U) | ((u_int32_t)(1) << 15)
38668 #define TIMING_CONTROLS_2__ENABLE_OFFSET_FILTER__CLR(dst) \
38669                     (dst) = ((dst) &\
38670                     ~0x00008000U) | ((u_int32_t)(0) << 15)
38671
38672 /* macros for field dc_off_deltaf_thres */
38673 #define TIMING_CONTROLS_2__DC_OFF_DELTAF_THRES__SHIFT                        16
38674 #define TIMING_CONTROLS_2__DC_OFF_DELTAF_THRES__WIDTH                         7
38675 #define TIMING_CONTROLS_2__DC_OFF_DELTAF_THRES__MASK                0x007f0000U
38676 #define TIMING_CONTROLS_2__DC_OFF_DELTAF_THRES__READ(src) \
38677                     (((u_int32_t)(src)\
38678                     & 0x007f0000U) >> 16)
38679 #define TIMING_CONTROLS_2__DC_OFF_DELTAF_THRES__WRITE(src) \
38680                     (((u_int32_t)(src)\
38681                     << 16) & 0x007f0000U)
38682 #define TIMING_CONTROLS_2__DC_OFF_DELTAF_THRES__MODIFY(dst, src) \
38683                     (dst) = ((dst) &\
38684                     ~0x007f0000U) | (((u_int32_t)(src) <<\
38685                     16) & 0x007f0000U)
38686 #define TIMING_CONTROLS_2__DC_OFF_DELTAF_THRES__VERIFY(src) \
38687                     (!((((u_int32_t)(src)\
38688                     << 16) & ~0x007f0000U)))
38689
38690 /* macros for field dc_off_tim_const */
38691 #define TIMING_CONTROLS_2__DC_OFF_TIM_CONST__SHIFT                           24
38692 #define TIMING_CONTROLS_2__DC_OFF_TIM_CONST__WIDTH                            3
38693 #define TIMING_CONTROLS_2__DC_OFF_TIM_CONST__MASK                   0x07000000U
38694 #define TIMING_CONTROLS_2__DC_OFF_TIM_CONST__READ(src) \
38695                     (((u_int32_t)(src)\
38696                     & 0x07000000U) >> 24)
38697 #define TIMING_CONTROLS_2__DC_OFF_TIM_CONST__WRITE(src) \
38698                     (((u_int32_t)(src)\
38699                     << 24) & 0x07000000U)
38700 #define TIMING_CONTROLS_2__DC_OFF_TIM_CONST__MODIFY(dst, src) \
38701                     (dst) = ((dst) &\
38702                     ~0x07000000U) | (((u_int32_t)(src) <<\
38703                     24) & 0x07000000U)
38704 #define TIMING_CONTROLS_2__DC_OFF_TIM_CONST__VERIFY(src) \
38705                     (!((((u_int32_t)(src)\
38706                     << 24) & ~0x07000000U)))
38707
38708 /* macros for field enable_dc_offset */
38709 #define TIMING_CONTROLS_2__ENABLE_DC_OFFSET__SHIFT                           27
38710 #define TIMING_CONTROLS_2__ENABLE_DC_OFFSET__WIDTH                            1
38711 #define TIMING_CONTROLS_2__ENABLE_DC_OFFSET__MASK                   0x08000000U
38712 #define TIMING_CONTROLS_2__ENABLE_DC_OFFSET__READ(src) \
38713                     (((u_int32_t)(src)\
38714                     & 0x08000000U) >> 27)
38715 #define TIMING_CONTROLS_2__ENABLE_DC_OFFSET__WRITE(src) \
38716                     (((u_int32_t)(src)\
38717                     << 27) & 0x08000000U)
38718 #define TIMING_CONTROLS_2__ENABLE_DC_OFFSET__MODIFY(dst, src) \
38719                     (dst) = ((dst) &\
38720                     ~0x08000000U) | (((u_int32_t)(src) <<\
38721                     27) & 0x08000000U)
38722 #define TIMING_CONTROLS_2__ENABLE_DC_OFFSET__VERIFY(src) \
38723                     (!((((u_int32_t)(src)\
38724                     << 27) & ~0x08000000U)))
38725 #define TIMING_CONTROLS_2__ENABLE_DC_OFFSET__SET(dst) \
38726                     (dst) = ((dst) &\
38727                     ~0x08000000U) | ((u_int32_t)(1) << 27)
38728 #define TIMING_CONTROLS_2__ENABLE_DC_OFFSET__CLR(dst) \
38729                     (dst) = ((dst) &\
38730                     ~0x08000000U) | ((u_int32_t)(0) << 27)
38731
38732 /* macros for field enable_dc_offset_track */
38733 #define TIMING_CONTROLS_2__ENABLE_DC_OFFSET_TRACK__SHIFT                     28
38734 #define TIMING_CONTROLS_2__ENABLE_DC_OFFSET_TRACK__WIDTH                      1
38735 #define TIMING_CONTROLS_2__ENABLE_DC_OFFSET_TRACK__MASK             0x10000000U
38736 #define TIMING_CONTROLS_2__ENABLE_DC_OFFSET_TRACK__READ(src) \
38737                     (((u_int32_t)(src)\
38738                     & 0x10000000U) >> 28)
38739 #define TIMING_CONTROLS_2__ENABLE_DC_OFFSET_TRACK__WRITE(src) \
38740                     (((u_int32_t)(src)\
38741                     << 28) & 0x10000000U)
38742 #define TIMING_CONTROLS_2__ENABLE_DC_OFFSET_TRACK__MODIFY(dst, src) \
38743                     (dst) = ((dst) &\
38744                     ~0x10000000U) | (((u_int32_t)(src) <<\
38745                     28) & 0x10000000U)
38746 #define TIMING_CONTROLS_2__ENABLE_DC_OFFSET_TRACK__VERIFY(src) \
38747                     (!((((u_int32_t)(src)\
38748                     << 28) & ~0x10000000U)))
38749 #define TIMING_CONTROLS_2__ENABLE_DC_OFFSET_TRACK__SET(dst) \
38750                     (dst) = ((dst) &\
38751                     ~0x10000000U) | ((u_int32_t)(1) << 28)
38752 #define TIMING_CONTROLS_2__ENABLE_DC_OFFSET_TRACK__CLR(dst) \
38753                     (dst) = ((dst) &\
38754                     ~0x10000000U) | ((u_int32_t)(0) << 28)
38755
38756 /* macros for field enable_weighting */
38757 #define TIMING_CONTROLS_2__ENABLE_WEIGHTING__SHIFT                           29
38758 #define TIMING_CONTROLS_2__ENABLE_WEIGHTING__WIDTH                            1
38759 #define TIMING_CONTROLS_2__ENABLE_WEIGHTING__MASK                   0x20000000U
38760 #define TIMING_CONTROLS_2__ENABLE_WEIGHTING__READ(src) \
38761                     (((u_int32_t)(src)\
38762                     & 0x20000000U) >> 29)
38763 #define TIMING_CONTROLS_2__ENABLE_WEIGHTING__WRITE(src) \
38764                     (((u_int32_t)(src)\
38765                     << 29) & 0x20000000U)
38766 #define TIMING_CONTROLS_2__ENABLE_WEIGHTING__MODIFY(dst, src) \
38767                     (dst) = ((dst) &\
38768                     ~0x20000000U) | (((u_int32_t)(src) <<\
38769                     29) & 0x20000000U)
38770 #define TIMING_CONTROLS_2__ENABLE_WEIGHTING__VERIFY(src) \
38771                     (!((((u_int32_t)(src)\
38772                     << 29) & ~0x20000000U)))
38773 #define TIMING_CONTROLS_2__ENABLE_WEIGHTING__SET(dst) \
38774                     (dst) = ((dst) &\
38775                     ~0x20000000U) | ((u_int32_t)(1) << 29)
38776 #define TIMING_CONTROLS_2__ENABLE_WEIGHTING__CLR(dst) \
38777                     (dst) = ((dst) &\
38778                     ~0x20000000U) | ((u_int32_t)(0) << 29)
38779
38780 /* macros for field traceback128 */
38781 #define TIMING_CONTROLS_2__TRACEBACK128__SHIFT                               30
38782 #define TIMING_CONTROLS_2__TRACEBACK128__WIDTH                                1
38783 #define TIMING_CONTROLS_2__TRACEBACK128__MASK                       0x40000000U
38784 #define TIMING_CONTROLS_2__TRACEBACK128__READ(src) \
38785                     (((u_int32_t)(src)\
38786                     & 0x40000000U) >> 30)
38787 #define TIMING_CONTROLS_2__TRACEBACK128__WRITE(src) \
38788                     (((u_int32_t)(src)\
38789                     << 30) & 0x40000000U)
38790 #define TIMING_CONTROLS_2__TRACEBACK128__MODIFY(dst, src) \
38791                     (dst) = ((dst) &\
38792                     ~0x40000000U) | (((u_int32_t)(src) <<\
38793                     30) & 0x40000000U)
38794 #define TIMING_CONTROLS_2__TRACEBACK128__VERIFY(src) \
38795                     (!((((u_int32_t)(src)\
38796                     << 30) & ~0x40000000U)))
38797 #define TIMING_CONTROLS_2__TRACEBACK128__SET(dst) \
38798                     (dst) = ((dst) &\
38799                     ~0x40000000U) | ((u_int32_t)(1) << 30)
38800 #define TIMING_CONTROLS_2__TRACEBACK128__CLR(dst) \
38801                     (dst) = ((dst) &\
38802                     ~0x40000000U) | ((u_int32_t)(0) << 30)
38803
38804 /* macros for field enable_ht_fine_timing */
38805 #define TIMING_CONTROLS_2__ENABLE_HT_FINE_TIMING__SHIFT                      31
38806 #define TIMING_CONTROLS_2__ENABLE_HT_FINE_TIMING__WIDTH                       1
38807 #define TIMING_CONTROLS_2__ENABLE_HT_FINE_TIMING__MASK              0x80000000U
38808 #define TIMING_CONTROLS_2__ENABLE_HT_FINE_TIMING__READ(src) \
38809                     (((u_int32_t)(src)\
38810                     & 0x80000000U) >> 31)
38811 #define TIMING_CONTROLS_2__ENABLE_HT_FINE_TIMING__WRITE(src) \
38812                     (((u_int32_t)(src)\
38813                     << 31) & 0x80000000U)
38814 #define TIMING_CONTROLS_2__ENABLE_HT_FINE_TIMING__MODIFY(dst, src) \
38815                     (dst) = ((dst) &\
38816                     ~0x80000000U) | (((u_int32_t)(src) <<\
38817                     31) & 0x80000000U)
38818 #define TIMING_CONTROLS_2__ENABLE_HT_FINE_TIMING__VERIFY(src) \
38819                     (!((((u_int32_t)(src)\
38820                     << 31) & ~0x80000000U)))
38821 #define TIMING_CONTROLS_2__ENABLE_HT_FINE_TIMING__SET(dst) \
38822                     (dst) = ((dst) &\
38823                     ~0x80000000U) | ((u_int32_t)(1) << 31)
38824 #define TIMING_CONTROLS_2__ENABLE_HT_FINE_TIMING__CLR(dst) \
38825                     (dst) = ((dst) &\
38826                     ~0x80000000U) | ((u_int32_t)(0) << 31)
38827 #define TIMING_CONTROLS_2__TYPE                                       u_int32_t
38828 #define TIMING_CONTROLS_2__READ                                     0xff7fffffU
38829 #define TIMING_CONTROLS_2__WRITE                                    0xff7fffffU
38830
38831 #endif /* __TIMING_CONTROLS_2_MACRO__ */
38832
38833
38834 /* macros for bb_reg_block.bb_chn_reg_map.BB_timing_controls_2 */
38835 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_TIMING_CONTROLS_2__NUM          1
38836
38837 /* macros for BlueprintGlobalNameSpace::timing_controls_3 */
38838 #ifndef __TIMING_CONTROLS_3_MACRO__
38839 #define __TIMING_CONTROLS_3_MACRO__
38840
38841 /* macros for field ppm_rescue_interval */
38842 #define TIMING_CONTROLS_3__PPM_RESCUE_INTERVAL__SHIFT                         0
38843 #define TIMING_CONTROLS_3__PPM_RESCUE_INTERVAL__WIDTH                         8
38844 #define TIMING_CONTROLS_3__PPM_RESCUE_INTERVAL__MASK                0x000000ffU
38845 #define TIMING_CONTROLS_3__PPM_RESCUE_INTERVAL__READ(src) \
38846                     (u_int32_t)(src)\
38847                     & 0x000000ffU
38848 #define TIMING_CONTROLS_3__PPM_RESCUE_INTERVAL__WRITE(src) \
38849                     ((u_int32_t)(src)\
38850                     & 0x000000ffU)
38851 #define TIMING_CONTROLS_3__PPM_RESCUE_INTERVAL__MODIFY(dst, src) \
38852                     (dst) = ((dst) &\
38853                     ~0x000000ffU) | ((u_int32_t)(src) &\
38854                     0x000000ffU)
38855 #define TIMING_CONTROLS_3__PPM_RESCUE_INTERVAL__VERIFY(src) \
38856                     (!(((u_int32_t)(src)\
38857                     & ~0x000000ffU)))
38858
38859 /* macros for field enable_ppm_rescue */
38860 #define TIMING_CONTROLS_3__ENABLE_PPM_RESCUE__SHIFT                           8
38861 #define TIMING_CONTROLS_3__ENABLE_PPM_RESCUE__WIDTH                           1
38862 #define TIMING_CONTROLS_3__ENABLE_PPM_RESCUE__MASK                  0x00000100U
38863 #define TIMING_CONTROLS_3__ENABLE_PPM_RESCUE__READ(src) \
38864                     (((u_int32_t)(src)\
38865                     & 0x00000100U) >> 8)
38866 #define TIMING_CONTROLS_3__ENABLE_PPM_RESCUE__WRITE(src) \
38867                     (((u_int32_t)(src)\
38868                     << 8) & 0x00000100U)
38869 #define TIMING_CONTROLS_3__ENABLE_PPM_RESCUE__MODIFY(dst, src) \
38870                     (dst) = ((dst) &\
38871                     ~0x00000100U) | (((u_int32_t)(src) <<\
38872                     8) & 0x00000100U)
38873 #define TIMING_CONTROLS_3__ENABLE_PPM_RESCUE__VERIFY(src) \
38874                     (!((((u_int32_t)(src)\
38875                     << 8) & ~0x00000100U)))
38876 #define TIMING_CONTROLS_3__ENABLE_PPM_RESCUE__SET(dst) \
38877                     (dst) = ((dst) &\
38878                     ~0x00000100U) | ((u_int32_t)(1) << 8)
38879 #define TIMING_CONTROLS_3__ENABLE_PPM_RESCUE__CLR(dst) \
38880                     (dst) = ((dst) &\
38881                     ~0x00000100U) | ((u_int32_t)(0) << 8)
38882
38883 /* macros for field enable_fine_ppm */
38884 #define TIMING_CONTROLS_3__ENABLE_FINE_PPM__SHIFT                             9
38885 #define TIMING_CONTROLS_3__ENABLE_FINE_PPM__WIDTH                             1
38886 #define TIMING_CONTROLS_3__ENABLE_FINE_PPM__MASK                    0x00000200U
38887 #define TIMING_CONTROLS_3__ENABLE_FINE_PPM__READ(src) \
38888                     (((u_int32_t)(src)\
38889                     & 0x00000200U) >> 9)
38890 #define TIMING_CONTROLS_3__ENABLE_FINE_PPM__WRITE(src) \
38891                     (((u_int32_t)(src)\
38892                     << 9) & 0x00000200U)
38893 #define TIMING_CONTROLS_3__ENABLE_FINE_PPM__MODIFY(dst, src) \
38894                     (dst) = ((dst) &\
38895                     ~0x00000200U) | (((u_int32_t)(src) <<\
38896                     9) & 0x00000200U)
38897 #define TIMING_CONTROLS_3__ENABLE_FINE_PPM__VERIFY(src) \
38898                     (!((((u_int32_t)(src)\
38899                     << 9) & ~0x00000200U)))
38900 #define TIMING_CONTROLS_3__ENABLE_FINE_PPM__SET(dst) \
38901                     (dst) = ((dst) &\
38902                     ~0x00000200U) | ((u_int32_t)(1) << 9)
38903 #define TIMING_CONTROLS_3__ENABLE_FINE_PPM__CLR(dst) \
38904                     (dst) = ((dst) &\
38905                     ~0x00000200U) | ((u_int32_t)(0) << 9)
38906
38907 /* macros for field enable_fine_interp */
38908 #define TIMING_CONTROLS_3__ENABLE_FINE_INTERP__SHIFT                         10
38909 #define TIMING_CONTROLS_3__ENABLE_FINE_INTERP__WIDTH                          1
38910 #define TIMING_CONTROLS_3__ENABLE_FINE_INTERP__MASK                 0x00000400U
38911 #define TIMING_CONTROLS_3__ENABLE_FINE_INTERP__READ(src) \
38912                     (((u_int32_t)(src)\
38913                     & 0x00000400U) >> 10)
38914 #define TIMING_CONTROLS_3__ENABLE_FINE_INTERP__WRITE(src) \
38915                     (((u_int32_t)(src)\
38916                     << 10) & 0x00000400U)
38917 #define TIMING_CONTROLS_3__ENABLE_FINE_INTERP__MODIFY(dst, src) \
38918                     (dst) = ((dst) &\
38919                     ~0x00000400U) | (((u_int32_t)(src) <<\
38920                     10) & 0x00000400U)
38921 #define TIMING_CONTROLS_3__ENABLE_FINE_INTERP__VERIFY(src) \
38922                     (!((((u_int32_t)(src)\
38923                     << 10) & ~0x00000400U)))
38924 #define TIMING_CONTROLS_3__ENABLE_FINE_INTERP__SET(dst) \
38925                     (dst) = ((dst) &\
38926                     ~0x00000400U) | ((u_int32_t)(1) << 10)
38927 #define TIMING_CONTROLS_3__ENABLE_FINE_INTERP__CLR(dst) \
38928                     (dst) = ((dst) &\
38929                     ~0x00000400U) | ((u_int32_t)(0) << 10)
38930
38931 /* macros for field continuous_ppm_rescue */
38932 #define TIMING_CONTROLS_3__CONTINUOUS_PPM_RESCUE__SHIFT                      11
38933 #define TIMING_CONTROLS_3__CONTINUOUS_PPM_RESCUE__WIDTH                       1
38934 #define TIMING_CONTROLS_3__CONTINUOUS_PPM_RESCUE__MASK              0x00000800U
38935 #define TIMING_CONTROLS_3__CONTINUOUS_PPM_RESCUE__READ(src) \
38936                     (((u_int32_t)(src)\
38937                     & 0x00000800U) >> 11)
38938 #define TIMING_CONTROLS_3__CONTINUOUS_PPM_RESCUE__WRITE(src) \
38939                     (((u_int32_t)(src)\
38940                     << 11) & 0x00000800U)
38941 #define TIMING_CONTROLS_3__CONTINUOUS_PPM_RESCUE__MODIFY(dst, src) \
38942                     (dst) = ((dst) &\
38943                     ~0x00000800U) | (((u_int32_t)(src) <<\
38944                     11) & 0x00000800U)
38945 #define TIMING_CONTROLS_3__CONTINUOUS_PPM_RESCUE__VERIFY(src) \
38946                     (!((((u_int32_t)(src)\
38947                     << 11) & ~0x00000800U)))
38948 #define TIMING_CONTROLS_3__CONTINUOUS_PPM_RESCUE__SET(dst) \
38949                     (dst) = ((dst) &\
38950                     ~0x00000800U) | ((u_int32_t)(1) << 11)
38951 #define TIMING_CONTROLS_3__CONTINUOUS_PPM_RESCUE__CLR(dst) \
38952                     (dst) = ((dst) &\
38953                     ~0x00000800U) | ((u_int32_t)(0) << 11)
38954
38955 /* macros for field enable_df_chanest */
38956 #define TIMING_CONTROLS_3__ENABLE_DF_CHANEST__SHIFT                          12
38957 #define TIMING_CONTROLS_3__ENABLE_DF_CHANEST__WIDTH                           1
38958 #define TIMING_CONTROLS_3__ENABLE_DF_CHANEST__MASK                  0x00001000U
38959 #define TIMING_CONTROLS_3__ENABLE_DF_CHANEST__READ(src) \
38960                     (((u_int32_t)(src)\
38961                     & 0x00001000U) >> 12)
38962 #define TIMING_CONTROLS_3__ENABLE_DF_CHANEST__WRITE(src) \
38963                     (((u_int32_t)(src)\
38964                     << 12) & 0x00001000U)
38965 #define TIMING_CONTROLS_3__ENABLE_DF_CHANEST__MODIFY(dst, src) \
38966                     (dst) = ((dst) &\
38967                     ~0x00001000U) | (((u_int32_t)(src) <<\
38968                     12) & 0x00001000U)
38969 #define TIMING_CONTROLS_3__ENABLE_DF_CHANEST__VERIFY(src) \
38970                     (!((((u_int32_t)(src)\
38971                     << 12) & ~0x00001000U)))
38972 #define TIMING_CONTROLS_3__ENABLE_DF_CHANEST__SET(dst) \
38973                     (dst) = ((dst) &\
38974                     ~0x00001000U) | ((u_int32_t)(1) << 12)
38975 #define TIMING_CONTROLS_3__ENABLE_DF_CHANEST__CLR(dst) \
38976                     (dst) = ((dst) &\
38977                     ~0x00001000U) | ((u_int32_t)(0) << 12)
38978
38979 /* macros for field delta_slope_coef_exp */
38980 #define TIMING_CONTROLS_3__DELTA_SLOPE_COEF_EXP__SHIFT                       13
38981 #define TIMING_CONTROLS_3__DELTA_SLOPE_COEF_EXP__WIDTH                        4
38982 #define TIMING_CONTROLS_3__DELTA_SLOPE_COEF_EXP__MASK               0x0001e000U
38983 #define TIMING_CONTROLS_3__DELTA_SLOPE_COEF_EXP__READ(src) \
38984                     (((u_int32_t)(src)\
38985                     & 0x0001e000U) >> 13)
38986 #define TIMING_CONTROLS_3__DELTA_SLOPE_COEF_EXP__WRITE(src) \
38987                     (((u_int32_t)(src)\
38988                     << 13) & 0x0001e000U)
38989 #define TIMING_CONTROLS_3__DELTA_SLOPE_COEF_EXP__MODIFY(dst, src) \
38990                     (dst) = ((dst) &\
38991                     ~0x0001e000U) | (((u_int32_t)(src) <<\
38992                     13) & 0x0001e000U)
38993 #define TIMING_CONTROLS_3__DELTA_SLOPE_COEF_EXP__VERIFY(src) \
38994                     (!((((u_int32_t)(src)\
38995                     << 13) & ~0x0001e000U)))
38996
38997 /* macros for field delta_slope_coef_man */
38998 #define TIMING_CONTROLS_3__DELTA_SLOPE_COEF_MAN__SHIFT                       17
38999 #define TIMING_CONTROLS_3__DELTA_SLOPE_COEF_MAN__WIDTH                       15
39000 #define TIMING_CONTROLS_3__DELTA_SLOPE_COEF_MAN__MASK               0xfffe0000U
39001 #define TIMING_CONTROLS_3__DELTA_SLOPE_COEF_MAN__READ(src) \
39002                     (((u_int32_t)(src)\
39003                     & 0xfffe0000U) >> 17)
39004 #define TIMING_CONTROLS_3__DELTA_SLOPE_COEF_MAN__WRITE(src) \
39005                     (((u_int32_t)(src)\
39006                     << 17) & 0xfffe0000U)
39007 #define TIMING_CONTROLS_3__DELTA_SLOPE_COEF_MAN__MODIFY(dst, src) \
39008                     (dst) = ((dst) &\
39009                     ~0xfffe0000U) | (((u_int32_t)(src) <<\
39010                     17) & 0xfffe0000U)
39011 #define TIMING_CONTROLS_3__DELTA_SLOPE_COEF_MAN__VERIFY(src) \
39012                     (!((((u_int32_t)(src)\
39013                     << 17) & ~0xfffe0000U)))
39014 #define TIMING_CONTROLS_3__TYPE                                       u_int32_t
39015 #define TIMING_CONTROLS_3__READ                                     0xffffffffU
39016 #define TIMING_CONTROLS_3__WRITE                                    0xffffffffU
39017
39018 #endif /* __TIMING_CONTROLS_3_MACRO__ */
39019
39020
39021 /* macros for bb_reg_block.bb_chn_reg_map.BB_timing_controls_3 */
39022 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_TIMING_CONTROLS_3__NUM          1
39023
39024 /* macros for BlueprintGlobalNameSpace::timing_control_4 */
39025 #ifndef __TIMING_CONTROL_4_MACRO__
39026 #define __TIMING_CONTROL_4_MACRO__
39027
39028 /* macros for field cal_lg_count_max */
39029 #define TIMING_CONTROL_4__CAL_LG_COUNT_MAX__SHIFT                            12
39030 #define TIMING_CONTROL_4__CAL_LG_COUNT_MAX__WIDTH                             4
39031 #define TIMING_CONTROL_4__CAL_LG_COUNT_MAX__MASK                    0x0000f000U
39032 #define TIMING_CONTROL_4__CAL_LG_COUNT_MAX__READ(src) \
39033                     (((u_int32_t)(src)\
39034                     & 0x0000f000U) >> 12)
39035 #define TIMING_CONTROL_4__CAL_LG_COUNT_MAX__WRITE(src) \
39036                     (((u_int32_t)(src)\
39037                     << 12) & 0x0000f000U)
39038 #define TIMING_CONTROL_4__CAL_LG_COUNT_MAX__MODIFY(dst, src) \
39039                     (dst) = ((dst) &\
39040                     ~0x0000f000U) | (((u_int32_t)(src) <<\
39041                     12) & 0x0000f000U)
39042 #define TIMING_CONTROL_4__CAL_LG_COUNT_MAX__VERIFY(src) \
39043                     (!((((u_int32_t)(src)\
39044                     << 12) & ~0x0000f000U)))
39045
39046 /* macros for field do_gain_dc_iq_cal */
39047 #define TIMING_CONTROL_4__DO_GAIN_DC_IQ_CAL__SHIFT                           16
39048 #define TIMING_CONTROL_4__DO_GAIN_DC_IQ_CAL__WIDTH                            1
39049 #define TIMING_CONTROL_4__DO_GAIN_DC_IQ_CAL__MASK                   0x00010000U
39050 #define TIMING_CONTROL_4__DO_GAIN_DC_IQ_CAL__READ(src) \
39051                     (((u_int32_t)(src)\
39052                     & 0x00010000U) >> 16)
39053 #define TIMING_CONTROL_4__DO_GAIN_DC_IQ_CAL__WRITE(src) \
39054                     (((u_int32_t)(src)\
39055                     << 16) & 0x00010000U)
39056 #define TIMING_CONTROL_4__DO_GAIN_DC_IQ_CAL__MODIFY(dst, src) \
39057                     (dst) = ((dst) &\
39058                     ~0x00010000U) | (((u_int32_t)(src) <<\
39059                     16) & 0x00010000U)
39060 #define TIMING_CONTROL_4__DO_GAIN_DC_IQ_CAL__VERIFY(src) \
39061                     (!((((u_int32_t)(src)\
39062                     << 16) & ~0x00010000U)))
39063 #define TIMING_CONTROL_4__DO_GAIN_DC_IQ_CAL__SET(dst) \
39064                     (dst) = ((dst) &\
39065                     ~0x00010000U) | ((u_int32_t)(1) << 16)
39066 #define TIMING_CONTROL_4__DO_GAIN_DC_IQ_CAL__CLR(dst) \
39067                     (dst) = ((dst) &\
39068                     ~0x00010000U) | ((u_int32_t)(0) << 16)
39069
39070 /* macros for field use_pilot_track_df */
39071 #define TIMING_CONTROL_4__USE_PILOT_TRACK_DF__SHIFT                          17
39072 #define TIMING_CONTROL_4__USE_PILOT_TRACK_DF__WIDTH                           4
39073 #define TIMING_CONTROL_4__USE_PILOT_TRACK_DF__MASK                  0x001e0000U
39074 #define TIMING_CONTROL_4__USE_PILOT_TRACK_DF__READ(src) \
39075                     (((u_int32_t)(src)\
39076                     & 0x001e0000U) >> 17)
39077 #define TIMING_CONTROL_4__USE_PILOT_TRACK_DF__WRITE(src) \
39078                     (((u_int32_t)(src)\
39079                     << 17) & 0x001e0000U)
39080 #define TIMING_CONTROL_4__USE_PILOT_TRACK_DF__MODIFY(dst, src) \
39081                     (dst) = ((dst) &\
39082                     ~0x001e0000U) | (((u_int32_t)(src) <<\
39083                     17) & 0x001e0000U)
39084 #define TIMING_CONTROL_4__USE_PILOT_TRACK_DF__VERIFY(src) \
39085                     (!((((u_int32_t)(src)\
39086                     << 17) & ~0x001e0000U)))
39087
39088 /* macros for field early_trigger_thr */
39089 #define TIMING_CONTROL_4__EARLY_TRIGGER_THR__SHIFT                           21
39090 #define TIMING_CONTROL_4__EARLY_TRIGGER_THR__WIDTH                            7
39091 #define TIMING_CONTROL_4__EARLY_TRIGGER_THR__MASK                   0x0fe00000U
39092 #define TIMING_CONTROL_4__EARLY_TRIGGER_THR__READ(src) \
39093                     (((u_int32_t)(src)\
39094                     & 0x0fe00000U) >> 21)
39095 #define TIMING_CONTROL_4__EARLY_TRIGGER_THR__WRITE(src) \
39096                     (((u_int32_t)(src)\
39097                     << 21) & 0x0fe00000U)
39098 #define TIMING_CONTROL_4__EARLY_TRIGGER_THR__MODIFY(dst, src) \
39099                     (dst) = ((dst) &\
39100                     ~0x0fe00000U) | (((u_int32_t)(src) <<\
39101                     21) & 0x0fe00000U)
39102 #define TIMING_CONTROL_4__EARLY_TRIGGER_THR__VERIFY(src) \
39103                     (!((((u_int32_t)(src)\
39104                     << 21) & ~0x0fe00000U)))
39105
39106 /* macros for field enable_pilot_mask */
39107 #define TIMING_CONTROL_4__ENABLE_PILOT_MASK__SHIFT                           28
39108 #define TIMING_CONTROL_4__ENABLE_PILOT_MASK__WIDTH                            1
39109 #define TIMING_CONTROL_4__ENABLE_PILOT_MASK__MASK                   0x10000000U
39110 #define TIMING_CONTROL_4__ENABLE_PILOT_MASK__READ(src) \
39111                     (((u_int32_t)(src)\
39112                     & 0x10000000U) >> 28)
39113 #define TIMING_CONTROL_4__ENABLE_PILOT_MASK__WRITE(src) \
39114                     (((u_int32_t)(src)\
39115                     << 28) & 0x10000000U)
39116 #define TIMING_CONTROL_4__ENABLE_PILOT_MASK__MODIFY(dst, src) \
39117                     (dst) = ((dst) &\
39118                     ~0x10000000U) | (((u_int32_t)(src) <<\
39119                     28) & 0x10000000U)
39120 #define TIMING_CONTROL_4__ENABLE_PILOT_MASK__VERIFY(src) \
39121                     (!((((u_int32_t)(src)\
39122                     << 28) & ~0x10000000U)))
39123 #define TIMING_CONTROL_4__ENABLE_PILOT_MASK__SET(dst) \
39124                     (dst) = ((dst) &\
39125                     ~0x10000000U) | ((u_int32_t)(1) << 28)
39126 #define TIMING_CONTROL_4__ENABLE_PILOT_MASK__CLR(dst) \
39127                     (dst) = ((dst) &\
39128                     ~0x10000000U) | ((u_int32_t)(0) << 28)
39129
39130 /* macros for field enable_chan_mask */
39131 #define TIMING_CONTROL_4__ENABLE_CHAN_MASK__SHIFT                            29
39132 #define TIMING_CONTROL_4__ENABLE_CHAN_MASK__WIDTH                             1
39133 #define TIMING_CONTROL_4__ENABLE_CHAN_MASK__MASK                    0x20000000U
39134 #define TIMING_CONTROL_4__ENABLE_CHAN_MASK__READ(src) \
39135                     (((u_int32_t)(src)\
39136                     & 0x20000000U) >> 29)
39137 #define TIMING_CONTROL_4__ENABLE_CHAN_MASK__WRITE(src) \
39138                     (((u_int32_t)(src)\
39139                     << 29) & 0x20000000U)
39140 #define TIMING_CONTROL_4__ENABLE_CHAN_MASK__MODIFY(dst, src) \
39141                     (dst) = ((dst) &\
39142                     ~0x20000000U) | (((u_int32_t)(src) <<\
39143                     29) & 0x20000000U)
39144 #define TIMING_CONTROL_4__ENABLE_CHAN_MASK__VERIFY(src) \
39145                     (!((((u_int32_t)(src)\
39146                     << 29) & ~0x20000000U)))
39147 #define TIMING_CONTROL_4__ENABLE_CHAN_MASK__SET(dst) \
39148                     (dst) = ((dst) &\
39149                     ~0x20000000U) | ((u_int32_t)(1) << 29)
39150 #define TIMING_CONTROL_4__ENABLE_CHAN_MASK__CLR(dst) \
39151                     (dst) = ((dst) &\
39152                     ~0x20000000U) | ((u_int32_t)(0) << 29)
39153
39154 /* macros for field enable_spur_filter */
39155 #define TIMING_CONTROL_4__ENABLE_SPUR_FILTER__SHIFT                          30
39156 #define TIMING_CONTROL_4__ENABLE_SPUR_FILTER__WIDTH                           1
39157 #define TIMING_CONTROL_4__ENABLE_SPUR_FILTER__MASK                  0x40000000U
39158 #define TIMING_CONTROL_4__ENABLE_SPUR_FILTER__READ(src) \
39159                     (((u_int32_t)(src)\
39160                     & 0x40000000U) >> 30)
39161 #define TIMING_CONTROL_4__ENABLE_SPUR_FILTER__WRITE(src) \
39162                     (((u_int32_t)(src)\
39163                     << 30) & 0x40000000U)
39164 #define TIMING_CONTROL_4__ENABLE_SPUR_FILTER__MODIFY(dst, src) \
39165                     (dst) = ((dst) &\
39166                     ~0x40000000U) | (((u_int32_t)(src) <<\
39167                     30) & 0x40000000U)
39168 #define TIMING_CONTROL_4__ENABLE_SPUR_FILTER__VERIFY(src) \
39169                     (!((((u_int32_t)(src)\
39170                     << 30) & ~0x40000000U)))
39171 #define TIMING_CONTROL_4__ENABLE_SPUR_FILTER__SET(dst) \
39172                     (dst) = ((dst) &\
39173                     ~0x40000000U) | ((u_int32_t)(1) << 30)
39174 #define TIMING_CONTROL_4__ENABLE_SPUR_FILTER__CLR(dst) \
39175                     (dst) = ((dst) &\
39176                     ~0x40000000U) | ((u_int32_t)(0) << 30)
39177
39178 /* macros for field enable_spur_rssi */
39179 #define TIMING_CONTROL_4__ENABLE_SPUR_RSSI__SHIFT                            31
39180 #define TIMING_CONTROL_4__ENABLE_SPUR_RSSI__WIDTH                             1
39181 #define TIMING_CONTROL_4__ENABLE_SPUR_RSSI__MASK                    0x80000000U
39182 #define TIMING_CONTROL_4__ENABLE_SPUR_RSSI__READ(src) \
39183                     (((u_int32_t)(src)\
39184                     & 0x80000000U) >> 31)
39185 #define TIMING_CONTROL_4__ENABLE_SPUR_RSSI__WRITE(src) \
39186                     (((u_int32_t)(src)\
39187                     << 31) & 0x80000000U)
39188 #define TIMING_CONTROL_4__ENABLE_SPUR_RSSI__MODIFY(dst, src) \
39189                     (dst) = ((dst) &\
39190                     ~0x80000000U) | (((u_int32_t)(src) <<\
39191                     31) & 0x80000000U)
39192 #define TIMING_CONTROL_4__ENABLE_SPUR_RSSI__VERIFY(src) \
39193                     (!((((u_int32_t)(src)\
39194                     << 31) & ~0x80000000U)))
39195 #define TIMING_CONTROL_4__ENABLE_SPUR_RSSI__SET(dst) \
39196                     (dst) = ((dst) &\
39197                     ~0x80000000U) | ((u_int32_t)(1) << 31)
39198 #define TIMING_CONTROL_4__ENABLE_SPUR_RSSI__CLR(dst) \
39199                     (dst) = ((dst) &\
39200                     ~0x80000000U) | ((u_int32_t)(0) << 31)
39201 #define TIMING_CONTROL_4__TYPE                                        u_int32_t
39202 #define TIMING_CONTROL_4__READ                                      0xfffff000U
39203 #define TIMING_CONTROL_4__WRITE                                     0xfffff000U
39204
39205 #endif /* __TIMING_CONTROL_4_MACRO__ */
39206
39207
39208 /* macros for bb_reg_block.bb_chn_reg_map.BB_timing_control_4 */
39209 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_TIMING_CONTROL_4__NUM           1
39210
39211 /* macros for BlueprintGlobalNameSpace::timing_control_5 */
39212 #ifndef __TIMING_CONTROL_5_MACRO__
39213 #define __TIMING_CONTROL_5_MACRO__
39214
39215 /* macros for field enable_cycpwr_thr1 */
39216 #define TIMING_CONTROL_5__ENABLE_CYCPWR_THR1__SHIFT                           0
39217 #define TIMING_CONTROL_5__ENABLE_CYCPWR_THR1__WIDTH                           1
39218 #define TIMING_CONTROL_5__ENABLE_CYCPWR_THR1__MASK                  0x00000001U
39219 #define TIMING_CONTROL_5__ENABLE_CYCPWR_THR1__READ(src) \
39220                     (u_int32_t)(src)\
39221                     & 0x00000001U
39222 #define TIMING_CONTROL_5__ENABLE_CYCPWR_THR1__WRITE(src) \
39223                     ((u_int32_t)(src)\
39224                     & 0x00000001U)
39225 #define TIMING_CONTROL_5__ENABLE_CYCPWR_THR1__MODIFY(dst, src) \
39226                     (dst) = ((dst) &\
39227                     ~0x00000001U) | ((u_int32_t)(src) &\
39228                     0x00000001U)
39229 #define TIMING_CONTROL_5__ENABLE_CYCPWR_THR1__VERIFY(src) \
39230                     (!(((u_int32_t)(src)\
39231                     & ~0x00000001U)))
39232 #define TIMING_CONTROL_5__ENABLE_CYCPWR_THR1__SET(dst) \
39233                     (dst) = ((dst) &\
39234                     ~0x00000001U) | (u_int32_t)(1)
39235 #define TIMING_CONTROL_5__ENABLE_CYCPWR_THR1__CLR(dst) \
39236                     (dst) = ((dst) &\
39237                     ~0x00000001U) | (u_int32_t)(0)
39238
39239 /* macros for field cycpwr_thr1 */
39240 #define TIMING_CONTROL_5__CYCPWR_THR1__SHIFT                                  1
39241 #define TIMING_CONTROL_5__CYCPWR_THR1__WIDTH                                  7
39242 #define TIMING_CONTROL_5__CYCPWR_THR1__MASK                         0x000000feU
39243 #define TIMING_CONTROL_5__CYCPWR_THR1__READ(src) \
39244                     (((u_int32_t)(src)\
39245                     & 0x000000feU) >> 1)
39246 #define TIMING_CONTROL_5__CYCPWR_THR1__WRITE(src) \
39247                     (((u_int32_t)(src)\
39248                     << 1) & 0x000000feU)
39249 #define TIMING_CONTROL_5__CYCPWR_THR1__MODIFY(dst, src) \
39250                     (dst) = ((dst) &\
39251                     ~0x000000feU) | (((u_int32_t)(src) <<\
39252                     1) & 0x000000feU)
39253 #define TIMING_CONTROL_5__CYCPWR_THR1__VERIFY(src) \
39254                     (!((((u_int32_t)(src)\
39255                     << 1) & ~0x000000feU)))
39256
39257 /* macros for field enable_rssi_thr1a */
39258 #define TIMING_CONTROL_5__ENABLE_RSSI_THR1A__SHIFT                           15
39259 #define TIMING_CONTROL_5__ENABLE_RSSI_THR1A__WIDTH                            1
39260 #define TIMING_CONTROL_5__ENABLE_RSSI_THR1A__MASK                   0x00008000U
39261 #define TIMING_CONTROL_5__ENABLE_RSSI_THR1A__READ(src) \
39262                     (((u_int32_t)(src)\
39263                     & 0x00008000U) >> 15)
39264 #define TIMING_CONTROL_5__ENABLE_RSSI_THR1A__WRITE(src) \
39265                     (((u_int32_t)(src)\
39266                     << 15) & 0x00008000U)
39267 #define TIMING_CONTROL_5__ENABLE_RSSI_THR1A__MODIFY(dst, src) \
39268                     (dst) = ((dst) &\
39269                     ~0x00008000U) | (((u_int32_t)(src) <<\
39270                     15) & 0x00008000U)
39271 #define TIMING_CONTROL_5__ENABLE_RSSI_THR1A__VERIFY(src) \
39272                     (!((((u_int32_t)(src)\
39273                     << 15) & ~0x00008000U)))
39274 #define TIMING_CONTROL_5__ENABLE_RSSI_THR1A__SET(dst) \
39275                     (dst) = ((dst) &\
39276                     ~0x00008000U) | ((u_int32_t)(1) << 15)
39277 #define TIMING_CONTROL_5__ENABLE_RSSI_THR1A__CLR(dst) \
39278                     (dst) = ((dst) &\
39279                     ~0x00008000U) | ((u_int32_t)(0) << 15)
39280
39281 /* macros for field rssi_thr1a */
39282 #define TIMING_CONTROL_5__RSSI_THR1A__SHIFT                                  16
39283 #define TIMING_CONTROL_5__RSSI_THR1A__WIDTH                                   7
39284 #define TIMING_CONTROL_5__RSSI_THR1A__MASK                          0x007f0000U
39285 #define TIMING_CONTROL_5__RSSI_THR1A__READ(src) \
39286                     (((u_int32_t)(src)\
39287                     & 0x007f0000U) >> 16)
39288 #define TIMING_CONTROL_5__RSSI_THR1A__WRITE(src) \
39289                     (((u_int32_t)(src)\
39290                     << 16) & 0x007f0000U)
39291 #define TIMING_CONTROL_5__RSSI_THR1A__MODIFY(dst, src) \
39292                     (dst) = ((dst) &\
39293                     ~0x007f0000U) | (((u_int32_t)(src) <<\
39294                     16) & 0x007f0000U)
39295 #define TIMING_CONTROL_5__RSSI_THR1A__VERIFY(src) \
39296                     (!((((u_int32_t)(src)\
39297                     << 16) & ~0x007f0000U)))
39298
39299 /* macros for field long_sc_thresh_hi_rssi */
39300 #define TIMING_CONTROL_5__LONG_SC_THRESH_HI_RSSI__SHIFT                      23
39301 #define TIMING_CONTROL_5__LONG_SC_THRESH_HI_RSSI__WIDTH                       7
39302 #define TIMING_CONTROL_5__LONG_SC_THRESH_HI_RSSI__MASK              0x3f800000U
39303 #define TIMING_CONTROL_5__LONG_SC_THRESH_HI_RSSI__READ(src) \
39304                     (((u_int32_t)(src)\
39305                     & 0x3f800000U) >> 23)
39306 #define TIMING_CONTROL_5__LONG_SC_THRESH_HI_RSSI__WRITE(src) \
39307                     (((u_int32_t)(src)\
39308                     << 23) & 0x3f800000U)
39309 #define TIMING_CONTROL_5__LONG_SC_THRESH_HI_RSSI__MODIFY(dst, src) \
39310                     (dst) = ((dst) &\
39311                     ~0x3f800000U) | (((u_int32_t)(src) <<\
39312                     23) & 0x3f800000U)
39313 #define TIMING_CONTROL_5__LONG_SC_THRESH_HI_RSSI__VERIFY(src) \
39314                     (!((((u_int32_t)(src)\
39315                     << 23) & ~0x3f800000U)))
39316
39317 /* macros for field forced_agc_str_pri */
39318 #define TIMING_CONTROL_5__FORCED_AGC_STR_PRI__SHIFT                          30
39319 #define TIMING_CONTROL_5__FORCED_AGC_STR_PRI__WIDTH                           1
39320 #define TIMING_CONTROL_5__FORCED_AGC_STR_PRI__MASK                  0x40000000U
39321 #define TIMING_CONTROL_5__FORCED_AGC_STR_PRI__READ(src) \
39322                     (((u_int32_t)(src)\
39323                     & 0x40000000U) >> 30)
39324 #define TIMING_CONTROL_5__FORCED_AGC_STR_PRI__WRITE(src) \
39325                     (((u_int32_t)(src)\
39326                     << 30) & 0x40000000U)
39327 #define TIMING_CONTROL_5__FORCED_AGC_STR_PRI__MODIFY(dst, src) \
39328                     (dst) = ((dst) &\
39329                     ~0x40000000U) | (((u_int32_t)(src) <<\
39330                     30) & 0x40000000U)
39331 #define TIMING_CONTROL_5__FORCED_AGC_STR_PRI__VERIFY(src) \
39332                     (!((((u_int32_t)(src)\
39333                     << 30) & ~0x40000000U)))
39334 #define TIMING_CONTROL_5__FORCED_AGC_STR_PRI__SET(dst) \
39335                     (dst) = ((dst) &\
39336                     ~0x40000000U) | ((u_int32_t)(1) << 30)
39337 #define TIMING_CONTROL_5__FORCED_AGC_STR_PRI__CLR(dst) \
39338                     (dst) = ((dst) &\
39339                     ~0x40000000U) | ((u_int32_t)(0) << 30)
39340
39341 /* macros for field forced_agc_str_pri_en */
39342 #define TIMING_CONTROL_5__FORCED_AGC_STR_PRI_EN__SHIFT                       31
39343 #define TIMING_CONTROL_5__FORCED_AGC_STR_PRI_EN__WIDTH                        1
39344 #define TIMING_CONTROL_5__FORCED_AGC_STR_PRI_EN__MASK               0x80000000U
39345 #define TIMING_CONTROL_5__FORCED_AGC_STR_PRI_EN__READ(src) \
39346                     (((u_int32_t)(src)\
39347                     & 0x80000000U) >> 31)
39348 #define TIMING_CONTROL_5__FORCED_AGC_STR_PRI_EN__WRITE(src) \
39349                     (((u_int32_t)(src)\
39350                     << 31) & 0x80000000U)
39351 #define TIMING_CONTROL_5__FORCED_AGC_STR_PRI_EN__MODIFY(dst, src) \
39352                     (dst) = ((dst) &\
39353                     ~0x80000000U) | (((u_int32_t)(src) <<\
39354                     31) & 0x80000000U)
39355 #define TIMING_CONTROL_5__FORCED_AGC_STR_PRI_EN__VERIFY(src) \
39356                     (!((((u_int32_t)(src)\
39357                     << 31) & ~0x80000000U)))
39358 #define TIMING_CONTROL_5__FORCED_AGC_STR_PRI_EN__SET(dst) \
39359                     (dst) = ((dst) &\
39360                     ~0x80000000U) | ((u_int32_t)(1) << 31)
39361 #define TIMING_CONTROL_5__FORCED_AGC_STR_PRI_EN__CLR(dst) \
39362                     (dst) = ((dst) &\
39363                     ~0x80000000U) | ((u_int32_t)(0) << 31)
39364 #define TIMING_CONTROL_5__TYPE                                        u_int32_t
39365 #define TIMING_CONTROL_5__READ                                      0xffff80ffU
39366 #define TIMING_CONTROL_5__WRITE                                     0xffff80ffU
39367
39368 #endif /* __TIMING_CONTROL_5_MACRO__ */
39369
39370
39371 /* macros for bb_reg_block.bb_chn_reg_map.BB_timing_control_5 */
39372 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_TIMING_CONTROL_5__NUM           1
39373
39374 /* macros for BlueprintGlobalNameSpace::timing_control_6 */
39375 #ifndef __TIMING_CONTROL_6_MACRO__
39376 #define __TIMING_CONTROL_6_MACRO__
39377
39378 /* macros for field hi_rssi_thresh */
39379 #define TIMING_CONTROL_6__HI_RSSI_THRESH__SHIFT                               0
39380 #define TIMING_CONTROL_6__HI_RSSI_THRESH__WIDTH                               8
39381 #define TIMING_CONTROL_6__HI_RSSI_THRESH__MASK                      0x000000ffU
39382 #define TIMING_CONTROL_6__HI_RSSI_THRESH__READ(src) \
39383                     (u_int32_t)(src)\
39384                     & 0x000000ffU
39385 #define TIMING_CONTROL_6__HI_RSSI_THRESH__WRITE(src) \
39386                     ((u_int32_t)(src)\
39387                     & 0x000000ffU)
39388 #define TIMING_CONTROL_6__HI_RSSI_THRESH__MODIFY(dst, src) \
39389                     (dst) = ((dst) &\
39390                     ~0x000000ffU) | ((u_int32_t)(src) &\
39391                     0x000000ffU)
39392 #define TIMING_CONTROL_6__HI_RSSI_THRESH__VERIFY(src) \
39393                     (!(((u_int32_t)(src)\
39394                     & ~0x000000ffU)))
39395
39396 /* macros for field early_trigger_thr_hi_rssi */
39397 #define TIMING_CONTROL_6__EARLY_TRIGGER_THR_HI_RSSI__SHIFT                    8
39398 #define TIMING_CONTROL_6__EARLY_TRIGGER_THR_HI_RSSI__WIDTH                    7
39399 #define TIMING_CONTROL_6__EARLY_TRIGGER_THR_HI_RSSI__MASK           0x00007f00U
39400 #define TIMING_CONTROL_6__EARLY_TRIGGER_THR_HI_RSSI__READ(src) \
39401                     (((u_int32_t)(src)\
39402                     & 0x00007f00U) >> 8)
39403 #define TIMING_CONTROL_6__EARLY_TRIGGER_THR_HI_RSSI__WRITE(src) \
39404                     (((u_int32_t)(src)\
39405                     << 8) & 0x00007f00U)
39406 #define TIMING_CONTROL_6__EARLY_TRIGGER_THR_HI_RSSI__MODIFY(dst, src) \
39407                     (dst) = ((dst) &\
39408                     ~0x00007f00U) | (((u_int32_t)(src) <<\
39409                     8) & 0x00007f00U)
39410 #define TIMING_CONTROL_6__EARLY_TRIGGER_THR_HI_RSSI__VERIFY(src) \
39411                     (!((((u_int32_t)(src)\
39412                     << 8) & ~0x00007f00U)))
39413
39414 /* macros for field ofdm_xcorr_thresh */
39415 #define TIMING_CONTROL_6__OFDM_XCORR_THRESH__SHIFT                           15
39416 #define TIMING_CONTROL_6__OFDM_XCORR_THRESH__WIDTH                            6
39417 #define TIMING_CONTROL_6__OFDM_XCORR_THRESH__MASK                   0x001f8000U
39418 #define TIMING_CONTROL_6__OFDM_XCORR_THRESH__READ(src) \
39419                     (((u_int32_t)(src)\
39420                     & 0x001f8000U) >> 15)
39421 #define TIMING_CONTROL_6__OFDM_XCORR_THRESH__WRITE(src) \
39422                     (((u_int32_t)(src)\
39423                     << 15) & 0x001f8000U)
39424 #define TIMING_CONTROL_6__OFDM_XCORR_THRESH__MODIFY(dst, src) \
39425                     (dst) = ((dst) &\
39426                     ~0x001f8000U) | (((u_int32_t)(src) <<\
39427                     15) & 0x001f8000U)
39428 #define TIMING_CONTROL_6__OFDM_XCORR_THRESH__VERIFY(src) \
39429                     (!((((u_int32_t)(src)\
39430                     << 15) & ~0x001f8000U)))
39431
39432 /* macros for field ofdm_xcorr_thresh_hi_rssi */
39433 #define TIMING_CONTROL_6__OFDM_XCORR_THRESH_HI_RSSI__SHIFT                   21
39434 #define TIMING_CONTROL_6__OFDM_XCORR_THRESH_HI_RSSI__WIDTH                    7
39435 #define TIMING_CONTROL_6__OFDM_XCORR_THRESH_HI_RSSI__MASK           0x0fe00000U
39436 #define TIMING_CONTROL_6__OFDM_XCORR_THRESH_HI_RSSI__READ(src) \
39437                     (((u_int32_t)(src)\
39438                     & 0x0fe00000U) >> 21)
39439 #define TIMING_CONTROL_6__OFDM_XCORR_THRESH_HI_RSSI__WRITE(src) \
39440                     (((u_int32_t)(src)\
39441                     << 21) & 0x0fe00000U)
39442 #define TIMING_CONTROL_6__OFDM_XCORR_THRESH_HI_RSSI__MODIFY(dst, src) \
39443                     (dst) = ((dst) &\
39444                     ~0x0fe00000U) | (((u_int32_t)(src) <<\
39445                     21) & 0x0fe00000U)
39446 #define TIMING_CONTROL_6__OFDM_XCORR_THRESH_HI_RSSI__VERIFY(src) \
39447                     (!((((u_int32_t)(src)\
39448                     << 21) & ~0x0fe00000U)))
39449
39450 /* macros for field long_medium_ratio_thr */
39451 #define TIMING_CONTROL_6__LONG_MEDIUM_RATIO_THR__SHIFT                       28
39452 #define TIMING_CONTROL_6__LONG_MEDIUM_RATIO_THR__WIDTH                        4
39453 #define TIMING_CONTROL_6__LONG_MEDIUM_RATIO_THR__MASK               0xf0000000U
39454 #define TIMING_CONTROL_6__LONG_MEDIUM_RATIO_THR__READ(src) \
39455                     (((u_int32_t)(src)\
39456                     & 0xf0000000U) >> 28)
39457 #define TIMING_CONTROL_6__LONG_MEDIUM_RATIO_THR__WRITE(src) \
39458                     (((u_int32_t)(src)\
39459                     << 28) & 0xf0000000U)
39460 #define TIMING_CONTROL_6__LONG_MEDIUM_RATIO_THR__MODIFY(dst, src) \
39461                     (dst) = ((dst) &\
39462                     ~0xf0000000U) | (((u_int32_t)(src) <<\
39463                     28) & 0xf0000000U)
39464 #define TIMING_CONTROL_6__LONG_MEDIUM_RATIO_THR__VERIFY(src) \
39465                     (!((((u_int32_t)(src)\
39466                     << 28) & ~0xf0000000U)))
39467 #define TIMING_CONTROL_6__TYPE                                        u_int32_t
39468 #define TIMING_CONTROL_6__READ                                      0xffffffffU
39469 #define TIMING_CONTROL_6__WRITE                                     0xffffffffU
39470
39471 #endif /* __TIMING_CONTROL_6_MACRO__ */
39472
39473
39474 /* macros for bb_reg_block.bb_chn_reg_map.BB_timing_control_6 */
39475 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_TIMING_CONTROL_6__NUM           1
39476
39477 /* macros for BlueprintGlobalNameSpace::timing_control_11 */
39478 #ifndef __TIMING_CONTROL_11_MACRO__
39479 #define __TIMING_CONTROL_11_MACRO__
39480
39481 /* macros for field spur_delta_phase */
39482 #define TIMING_CONTROL_11__SPUR_DELTA_PHASE__SHIFT                            0
39483 #define TIMING_CONTROL_11__SPUR_DELTA_PHASE__WIDTH                           20
39484 #define TIMING_CONTROL_11__SPUR_DELTA_PHASE__MASK                   0x000fffffU
39485 #define TIMING_CONTROL_11__SPUR_DELTA_PHASE__READ(src) \
39486                     (u_int32_t)(src)\
39487                     & 0x000fffffU
39488 #define TIMING_CONTROL_11__SPUR_DELTA_PHASE__WRITE(src) \
39489                     ((u_int32_t)(src)\
39490                     & 0x000fffffU)
39491 #define TIMING_CONTROL_11__SPUR_DELTA_PHASE__MODIFY(dst, src) \
39492                     (dst) = ((dst) &\
39493                     ~0x000fffffU) | ((u_int32_t)(src) &\
39494                     0x000fffffU)
39495 #define TIMING_CONTROL_11__SPUR_DELTA_PHASE__VERIFY(src) \
39496                     (!(((u_int32_t)(src)\
39497                     & ~0x000fffffU)))
39498
39499 /* macros for field spur_freq_sd */
39500 #define TIMING_CONTROL_11__SPUR_FREQ_SD__SHIFT                               20
39501 #define TIMING_CONTROL_11__SPUR_FREQ_SD__WIDTH                               10
39502 #define TIMING_CONTROL_11__SPUR_FREQ_SD__MASK                       0x3ff00000U
39503 #define TIMING_CONTROL_11__SPUR_FREQ_SD__READ(src) \
39504                     (((u_int32_t)(src)\
39505                     & 0x3ff00000U) >> 20)
39506 #define TIMING_CONTROL_11__SPUR_FREQ_SD__WRITE(src) \
39507                     (((u_int32_t)(src)\
39508                     << 20) & 0x3ff00000U)
39509 #define TIMING_CONTROL_11__SPUR_FREQ_SD__MODIFY(dst, src) \
39510                     (dst) = ((dst) &\
39511                     ~0x3ff00000U) | (((u_int32_t)(src) <<\
39512                     20) & 0x3ff00000U)
39513 #define TIMING_CONTROL_11__SPUR_FREQ_SD__VERIFY(src) \
39514                     (!((((u_int32_t)(src)\
39515                     << 20) & ~0x3ff00000U)))
39516
39517 /* macros for field use_spur_filter_in_agc */
39518 #define TIMING_CONTROL_11__USE_SPUR_FILTER_IN_AGC__SHIFT                     30
39519 #define TIMING_CONTROL_11__USE_SPUR_FILTER_IN_AGC__WIDTH                      1
39520 #define TIMING_CONTROL_11__USE_SPUR_FILTER_IN_AGC__MASK             0x40000000U
39521 #define TIMING_CONTROL_11__USE_SPUR_FILTER_IN_AGC__READ(src) \
39522                     (((u_int32_t)(src)\
39523                     & 0x40000000U) >> 30)
39524 #define TIMING_CONTROL_11__USE_SPUR_FILTER_IN_AGC__WRITE(src) \
39525                     (((u_int32_t)(src)\
39526                     << 30) & 0x40000000U)
39527 #define TIMING_CONTROL_11__USE_SPUR_FILTER_IN_AGC__MODIFY(dst, src) \
39528                     (dst) = ((dst) &\
39529                     ~0x40000000U) | (((u_int32_t)(src) <<\
39530                     30) & 0x40000000U)
39531 #define TIMING_CONTROL_11__USE_SPUR_FILTER_IN_AGC__VERIFY(src) \
39532                     (!((((u_int32_t)(src)\
39533                     << 30) & ~0x40000000U)))
39534 #define TIMING_CONTROL_11__USE_SPUR_FILTER_IN_AGC__SET(dst) \
39535                     (dst) = ((dst) &\
39536                     ~0x40000000U) | ((u_int32_t)(1) << 30)
39537 #define TIMING_CONTROL_11__USE_SPUR_FILTER_IN_AGC__CLR(dst) \
39538                     (dst) = ((dst) &\
39539                     ~0x40000000U) | ((u_int32_t)(0) << 30)
39540
39541 /* macros for field use_spur_filter_in_selfcor */
39542 #define TIMING_CONTROL_11__USE_SPUR_FILTER_IN_SELFCOR__SHIFT                 31
39543 #define TIMING_CONTROL_11__USE_SPUR_FILTER_IN_SELFCOR__WIDTH                  1
39544 #define TIMING_CONTROL_11__USE_SPUR_FILTER_IN_SELFCOR__MASK         0x80000000U
39545 #define TIMING_CONTROL_11__USE_SPUR_FILTER_IN_SELFCOR__READ(src) \
39546                     (((u_int32_t)(src)\
39547                     & 0x80000000U) >> 31)
39548 #define TIMING_CONTROL_11__USE_SPUR_FILTER_IN_SELFCOR__WRITE(src) \
39549                     (((u_int32_t)(src)\
39550                     << 31) & 0x80000000U)
39551 #define TIMING_CONTROL_11__USE_SPUR_FILTER_IN_SELFCOR__MODIFY(dst, src) \
39552                     (dst) = ((dst) &\
39553                     ~0x80000000U) | (((u_int32_t)(src) <<\
39554                     31) & 0x80000000U)
39555 #define TIMING_CONTROL_11__USE_SPUR_FILTER_IN_SELFCOR__VERIFY(src) \
39556                     (!((((u_int32_t)(src)\
39557                     << 31) & ~0x80000000U)))
39558 #define TIMING_CONTROL_11__USE_SPUR_FILTER_IN_SELFCOR__SET(dst) \
39559                     (dst) = ((dst) &\
39560                     ~0x80000000U) | ((u_int32_t)(1) << 31)
39561 #define TIMING_CONTROL_11__USE_SPUR_FILTER_IN_SELFCOR__CLR(dst) \
39562                     (dst) = ((dst) &\
39563                     ~0x80000000U) | ((u_int32_t)(0) << 31)
39564 #define TIMING_CONTROL_11__TYPE                                       u_int32_t
39565 #define TIMING_CONTROL_11__READ                                     0xffffffffU
39566 #define TIMING_CONTROL_11__WRITE                                    0xffffffffU
39567
39568 #endif /* __TIMING_CONTROL_11_MACRO__ */
39569
39570
39571 /* macros for bb_reg_block.bb_chn_reg_map.BB_timing_control_11 */
39572 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_TIMING_CONTROL_11__NUM          1
39573
39574 /* macros for BlueprintGlobalNameSpace::spur_mask_controls */
39575 #ifndef __SPUR_MASK_CONTROLS_MACRO__
39576 #define __SPUR_MASK_CONTROLS_MACRO__
39577
39578 /* macros for field spur_rssi_thresh */
39579 #define SPUR_MASK_CONTROLS__SPUR_RSSI_THRESH__SHIFT                           0
39580 #define SPUR_MASK_CONTROLS__SPUR_RSSI_THRESH__WIDTH                           8
39581 #define SPUR_MASK_CONTROLS__SPUR_RSSI_THRESH__MASK                  0x000000ffU
39582 #define SPUR_MASK_CONTROLS__SPUR_RSSI_THRESH__READ(src) \
39583                     (u_int32_t)(src)\
39584                     & 0x000000ffU
39585 #define SPUR_MASK_CONTROLS__SPUR_RSSI_THRESH__WRITE(src) \
39586                     ((u_int32_t)(src)\
39587                     & 0x000000ffU)
39588 #define SPUR_MASK_CONTROLS__SPUR_RSSI_THRESH__MODIFY(dst, src) \
39589                     (dst) = ((dst) &\
39590                     ~0x000000ffU) | ((u_int32_t)(src) &\
39591                     0x000000ffU)
39592 #define SPUR_MASK_CONTROLS__SPUR_RSSI_THRESH__VERIFY(src) \
39593                     (!(((u_int32_t)(src)\
39594                     & ~0x000000ffU)))
39595
39596 /* macros for field en_vit_spur_rssi */
39597 #define SPUR_MASK_CONTROLS__EN_VIT_SPUR_RSSI__SHIFT                           8
39598 #define SPUR_MASK_CONTROLS__EN_VIT_SPUR_RSSI__WIDTH                           1
39599 #define SPUR_MASK_CONTROLS__EN_VIT_SPUR_RSSI__MASK                  0x00000100U
39600 #define SPUR_MASK_CONTROLS__EN_VIT_SPUR_RSSI__READ(src) \
39601                     (((u_int32_t)(src)\
39602                     & 0x00000100U) >> 8)
39603 #define SPUR_MASK_CONTROLS__EN_VIT_SPUR_RSSI__WRITE(src) \
39604                     (((u_int32_t)(src)\
39605                     << 8) & 0x00000100U)
39606 #define SPUR_MASK_CONTROLS__EN_VIT_SPUR_RSSI__MODIFY(dst, src) \
39607                     (dst) = ((dst) &\
39608                     ~0x00000100U) | (((u_int32_t)(src) <<\
39609                     8) & 0x00000100U)
39610 #define SPUR_MASK_CONTROLS__EN_VIT_SPUR_RSSI__VERIFY(src) \
39611                     (!((((u_int32_t)(src)\
39612                     << 8) & ~0x00000100U)))
39613 #define SPUR_MASK_CONTROLS__EN_VIT_SPUR_RSSI__SET(dst) \
39614                     (dst) = ((dst) &\
39615                     ~0x00000100U) | ((u_int32_t)(1) << 8)
39616 #define SPUR_MASK_CONTROLS__EN_VIT_SPUR_RSSI__CLR(dst) \
39617                     (dst) = ((dst) &\
39618                     ~0x00000100U) | ((u_int32_t)(0) << 8)
39619
39620 /* macros for field enable_mask_ppm */
39621 #define SPUR_MASK_CONTROLS__ENABLE_MASK_PPM__SHIFT                           17
39622 #define SPUR_MASK_CONTROLS__ENABLE_MASK_PPM__WIDTH                            1
39623 #define SPUR_MASK_CONTROLS__ENABLE_MASK_PPM__MASK                   0x00020000U
39624 #define SPUR_MASK_CONTROLS__ENABLE_MASK_PPM__READ(src) \
39625                     (((u_int32_t)(src)\
39626                     & 0x00020000U) >> 17)
39627 #define SPUR_MASK_CONTROLS__ENABLE_MASK_PPM__WRITE(src) \
39628                     (((u_int32_t)(src)\
39629                     << 17) & 0x00020000U)
39630 #define SPUR_MASK_CONTROLS__ENABLE_MASK_PPM__MODIFY(dst, src) \
39631                     (dst) = ((dst) &\
39632                     ~0x00020000U) | (((u_int32_t)(src) <<\
39633                     17) & 0x00020000U)
39634 #define SPUR_MASK_CONTROLS__ENABLE_MASK_PPM__VERIFY(src) \
39635                     (!((((u_int32_t)(src)\
39636                     << 17) & ~0x00020000U)))
39637 #define SPUR_MASK_CONTROLS__ENABLE_MASK_PPM__SET(dst) \
39638                     (dst) = ((dst) &\
39639                     ~0x00020000U) | ((u_int32_t)(1) << 17)
39640 #define SPUR_MASK_CONTROLS__ENABLE_MASK_PPM__CLR(dst) \
39641                     (dst) = ((dst) &\
39642                     ~0x00020000U) | ((u_int32_t)(0) << 17)
39643
39644 /* macros for field mask_rate_cntl */
39645 #define SPUR_MASK_CONTROLS__MASK_RATE_CNTL__SHIFT                            18
39646 #define SPUR_MASK_CONTROLS__MASK_RATE_CNTL__WIDTH                             8
39647 #define SPUR_MASK_CONTROLS__MASK_RATE_CNTL__MASK                    0x03fc0000U
39648 #define SPUR_MASK_CONTROLS__MASK_RATE_CNTL__READ(src) \
39649                     (((u_int32_t)(src)\
39650                     & 0x03fc0000U) >> 18)
39651 #define SPUR_MASK_CONTROLS__MASK_RATE_CNTL__WRITE(src) \
39652                     (((u_int32_t)(src)\
39653                     << 18) & 0x03fc0000U)
39654 #define SPUR_MASK_CONTROLS__MASK_RATE_CNTL__MODIFY(dst, src) \
39655                     (dst) = ((dst) &\
39656                     ~0x03fc0000U) | (((u_int32_t)(src) <<\
39657                     18) & 0x03fc0000U)
39658 #define SPUR_MASK_CONTROLS__MASK_RATE_CNTL__VERIFY(src) \
39659                     (!((((u_int32_t)(src)\
39660                     << 18) & ~0x03fc0000U)))
39661
39662 /* macros for field enable_nf_rssi_spur_mit */
39663 #define SPUR_MASK_CONTROLS__ENABLE_NF_RSSI_SPUR_MIT__SHIFT                   26
39664 #define SPUR_MASK_CONTROLS__ENABLE_NF_RSSI_SPUR_MIT__WIDTH                    1
39665 #define SPUR_MASK_CONTROLS__ENABLE_NF_RSSI_SPUR_MIT__MASK           0x04000000U
39666 #define SPUR_MASK_CONTROLS__ENABLE_NF_RSSI_SPUR_MIT__READ(src) \
39667                     (((u_int32_t)(src)\
39668                     & 0x04000000U) >> 26)
39669 #define SPUR_MASK_CONTROLS__ENABLE_NF_RSSI_SPUR_MIT__WRITE(src) \
39670                     (((u_int32_t)(src)\
39671                     << 26) & 0x04000000U)
39672 #define SPUR_MASK_CONTROLS__ENABLE_NF_RSSI_SPUR_MIT__MODIFY(dst, src) \
39673                     (dst) = ((dst) &\
39674                     ~0x04000000U) | (((u_int32_t)(src) <<\
39675                     26) & 0x04000000U)
39676 #define SPUR_MASK_CONTROLS__ENABLE_NF_RSSI_SPUR_MIT__VERIFY(src) \
39677                     (!((((u_int32_t)(src)\
39678                     << 26) & ~0x04000000U)))
39679 #define SPUR_MASK_CONTROLS__ENABLE_NF_RSSI_SPUR_MIT__SET(dst) \
39680                     (dst) = ((dst) &\
39681                     ~0x04000000U) | ((u_int32_t)(1) << 26)
39682 #define SPUR_MASK_CONTROLS__ENABLE_NF_RSSI_SPUR_MIT__CLR(dst) \
39683                     (dst) = ((dst) &\
39684                     ~0x04000000U) | ((u_int32_t)(0) << 26)
39685 #define SPUR_MASK_CONTROLS__TYPE                                      u_int32_t
39686 #define SPUR_MASK_CONTROLS__READ                                    0x07fe01ffU
39687 #define SPUR_MASK_CONTROLS__WRITE                                   0x07fe01ffU
39688
39689 #endif /* __SPUR_MASK_CONTROLS_MACRO__ */
39690
39691
39692 /* macros for bb_reg_block.bb_chn_reg_map.BB_spur_mask_controls */
39693 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_SPUR_MASK_CONTROLS__NUM         1
39694
39695 /* macros for BlueprintGlobalNameSpace::find_signal_low */
39696 #ifndef __FIND_SIGNAL_LOW_MACRO__
39697 #define __FIND_SIGNAL_LOW_MACRO__
39698
39699 /* macros for field relstep_low */
39700 #define FIND_SIGNAL_LOW__RELSTEP_LOW__SHIFT                                   0
39701 #define FIND_SIGNAL_LOW__RELSTEP_LOW__WIDTH                                   6
39702 #define FIND_SIGNAL_LOW__RELSTEP_LOW__MASK                          0x0000003fU
39703 #define FIND_SIGNAL_LOW__RELSTEP_LOW__READ(src)  (u_int32_t)(src) & 0x0000003fU
39704 #define FIND_SIGNAL_LOW__RELSTEP_LOW__WRITE(src) \
39705                     ((u_int32_t)(src)\
39706                     & 0x0000003fU)
39707 #define FIND_SIGNAL_LOW__RELSTEP_LOW__MODIFY(dst, src) \
39708                     (dst) = ((dst) &\
39709                     ~0x0000003fU) | ((u_int32_t)(src) &\
39710                     0x0000003fU)
39711 #define FIND_SIGNAL_LOW__RELSTEP_LOW__VERIFY(src) \
39712                     (!(((u_int32_t)(src)\
39713                     & ~0x0000003fU)))
39714
39715 /* macros for field firstep_low */
39716 #define FIND_SIGNAL_LOW__FIRSTEP_LOW__SHIFT                                   6
39717 #define FIND_SIGNAL_LOW__FIRSTEP_LOW__WIDTH                                   6
39718 #define FIND_SIGNAL_LOW__FIRSTEP_LOW__MASK                          0x00000fc0U
39719 #define FIND_SIGNAL_LOW__FIRSTEP_LOW__READ(src) \
39720                     (((u_int32_t)(src)\
39721                     & 0x00000fc0U) >> 6)
39722 #define FIND_SIGNAL_LOW__FIRSTEP_LOW__WRITE(src) \
39723                     (((u_int32_t)(src)\
39724                     << 6) & 0x00000fc0U)
39725 #define FIND_SIGNAL_LOW__FIRSTEP_LOW__MODIFY(dst, src) \
39726                     (dst) = ((dst) &\
39727                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
39728                     6) & 0x00000fc0U)
39729 #define FIND_SIGNAL_LOW__FIRSTEP_LOW__VERIFY(src) \
39730                     (!((((u_int32_t)(src)\
39731                     << 6) & ~0x00000fc0U)))
39732
39733 /* macros for field firpwr_low */
39734 #define FIND_SIGNAL_LOW__FIRPWR_LOW__SHIFT                                   12
39735 #define FIND_SIGNAL_LOW__FIRPWR_LOW__WIDTH                                    8
39736 #define FIND_SIGNAL_LOW__FIRPWR_LOW__MASK                           0x000ff000U
39737 #define FIND_SIGNAL_LOW__FIRPWR_LOW__READ(src) \
39738                     (((u_int32_t)(src)\
39739                     & 0x000ff000U) >> 12)
39740 #define FIND_SIGNAL_LOW__FIRPWR_LOW__WRITE(src) \
39741                     (((u_int32_t)(src)\
39742                     << 12) & 0x000ff000U)
39743 #define FIND_SIGNAL_LOW__FIRPWR_LOW__MODIFY(dst, src) \
39744                     (dst) = ((dst) &\
39745                     ~0x000ff000U) | (((u_int32_t)(src) <<\
39746                     12) & 0x000ff000U)
39747 #define FIND_SIGNAL_LOW__FIRPWR_LOW__VERIFY(src) \
39748                     (!((((u_int32_t)(src)\
39749                     << 12) & ~0x000ff000U)))
39750
39751 /* macros for field ycok_max_low */
39752 #define FIND_SIGNAL_LOW__YCOK_MAX_LOW__SHIFT                                 20
39753 #define FIND_SIGNAL_LOW__YCOK_MAX_LOW__WIDTH                                  4
39754 #define FIND_SIGNAL_LOW__YCOK_MAX_LOW__MASK                         0x00f00000U
39755 #define FIND_SIGNAL_LOW__YCOK_MAX_LOW__READ(src) \
39756                     (((u_int32_t)(src)\
39757                     & 0x00f00000U) >> 20)
39758 #define FIND_SIGNAL_LOW__YCOK_MAX_LOW__WRITE(src) \
39759                     (((u_int32_t)(src)\
39760                     << 20) & 0x00f00000U)
39761 #define FIND_SIGNAL_LOW__YCOK_MAX_LOW__MODIFY(dst, src) \
39762                     (dst) = ((dst) &\
39763                     ~0x00f00000U) | (((u_int32_t)(src) <<\
39764                     20) & 0x00f00000U)
39765 #define FIND_SIGNAL_LOW__YCOK_MAX_LOW__VERIFY(src) \
39766                     (!((((u_int32_t)(src)\
39767                     << 20) & ~0x00f00000U)))
39768
39769 /* macros for field long_sc_thresh */
39770 #define FIND_SIGNAL_LOW__LONG_SC_THRESH__SHIFT                               24
39771 #define FIND_SIGNAL_LOW__LONG_SC_THRESH__WIDTH                                7
39772 #define FIND_SIGNAL_LOW__LONG_SC_THRESH__MASK                       0x7f000000U
39773 #define FIND_SIGNAL_LOW__LONG_SC_THRESH__READ(src) \
39774                     (((u_int32_t)(src)\
39775                     & 0x7f000000U) >> 24)
39776 #define FIND_SIGNAL_LOW__LONG_SC_THRESH__WRITE(src) \
39777                     (((u_int32_t)(src)\
39778                     << 24) & 0x7f000000U)
39779 #define FIND_SIGNAL_LOW__LONG_SC_THRESH__MODIFY(dst, src) \
39780                     (dst) = ((dst) &\
39781                     ~0x7f000000U) | (((u_int32_t)(src) <<\
39782                     24) & 0x7f000000U)
39783 #define FIND_SIGNAL_LOW__LONG_SC_THRESH__VERIFY(src) \
39784                     (!((((u_int32_t)(src)\
39785                     << 24) & ~0x7f000000U)))
39786 #define FIND_SIGNAL_LOW__TYPE                                         u_int32_t
39787 #define FIND_SIGNAL_LOW__READ                                       0x7fffffffU
39788 #define FIND_SIGNAL_LOW__WRITE                                      0x7fffffffU
39789
39790 #endif /* __FIND_SIGNAL_LOW_MACRO__ */
39791
39792
39793 /* macros for bb_reg_block.bb_chn_reg_map.BB_find_signal_low */
39794 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_FIND_SIGNAL_LOW__NUM            1
39795
39796 /* macros for BlueprintGlobalNameSpace::sfcorr */
39797 #ifndef __SFCORR_MACRO__
39798 #define __SFCORR_MACRO__
39799
39800 /* macros for field m2count_thr */
39801 #define SFCORR__M2COUNT_THR__SHIFT                                            0
39802 #define SFCORR__M2COUNT_THR__WIDTH                                            5
39803 #define SFCORR__M2COUNT_THR__MASK                                   0x0000001fU
39804 #define SFCORR__M2COUNT_THR__READ(src)           (u_int32_t)(src) & 0x0000001fU
39805 #define SFCORR__M2COUNT_THR__WRITE(src)        ((u_int32_t)(src) & 0x0000001fU)
39806 #define SFCORR__M2COUNT_THR__MODIFY(dst, src) \
39807                     (dst) = ((dst) &\
39808                     ~0x0000001fU) | ((u_int32_t)(src) &\
39809                     0x0000001fU)
39810 #define SFCORR__M2COUNT_THR__VERIFY(src) (!(((u_int32_t)(src) & ~0x0000001fU)))
39811
39812 /* macros for field adcsat_thresh */
39813 #define SFCORR__ADCSAT_THRESH__SHIFT                                          5
39814 #define SFCORR__ADCSAT_THRESH__WIDTH                                          6
39815 #define SFCORR__ADCSAT_THRESH__MASK                                 0x000007e0U
39816 #define SFCORR__ADCSAT_THRESH__READ(src) \
39817                     (((u_int32_t)(src)\
39818                     & 0x000007e0U) >> 5)
39819 #define SFCORR__ADCSAT_THRESH__WRITE(src) \
39820                     (((u_int32_t)(src)\
39821                     << 5) & 0x000007e0U)
39822 #define SFCORR__ADCSAT_THRESH__MODIFY(dst, src) \
39823                     (dst) = ((dst) &\
39824                     ~0x000007e0U) | (((u_int32_t)(src) <<\
39825                     5) & 0x000007e0U)
39826 #define SFCORR__ADCSAT_THRESH__VERIFY(src) \
39827                     (!((((u_int32_t)(src)\
39828                     << 5) & ~0x000007e0U)))
39829
39830 /* macros for field adcsat_icount */
39831 #define SFCORR__ADCSAT_ICOUNT__SHIFT                                         11
39832 #define SFCORR__ADCSAT_ICOUNT__WIDTH                                          6
39833 #define SFCORR__ADCSAT_ICOUNT__MASK                                 0x0001f800U
39834 #define SFCORR__ADCSAT_ICOUNT__READ(src) \
39835                     (((u_int32_t)(src)\
39836                     & 0x0001f800U) >> 11)
39837 #define SFCORR__ADCSAT_ICOUNT__WRITE(src) \
39838                     (((u_int32_t)(src)\
39839                     << 11) & 0x0001f800U)
39840 #define SFCORR__ADCSAT_ICOUNT__MODIFY(dst, src) \
39841                     (dst) = ((dst) &\
39842                     ~0x0001f800U) | (((u_int32_t)(src) <<\
39843                     11) & 0x0001f800U)
39844 #define SFCORR__ADCSAT_ICOUNT__VERIFY(src) \
39845                     (!((((u_int32_t)(src)\
39846                     << 11) & ~0x0001f800U)))
39847
39848 /* macros for field m1_thres */
39849 #define SFCORR__M1_THRES__SHIFT                                              17
39850 #define SFCORR__M1_THRES__WIDTH                                               7
39851 #define SFCORR__M1_THRES__MASK                                      0x00fe0000U
39852 #define SFCORR__M1_THRES__READ(src)    (((u_int32_t)(src) & 0x00fe0000U) >> 17)
39853 #define SFCORR__M1_THRES__WRITE(src)   (((u_int32_t)(src) << 17) & 0x00fe0000U)
39854 #define SFCORR__M1_THRES__MODIFY(dst, src) \
39855                     (dst) = ((dst) &\
39856                     ~0x00fe0000U) | (((u_int32_t)(src) <<\
39857                     17) & 0x00fe0000U)
39858 #define SFCORR__M1_THRES__VERIFY(src) \
39859                     (!((((u_int32_t)(src)\
39860                     << 17) & ~0x00fe0000U)))
39861
39862 /* macros for field m2_thres */
39863 #define SFCORR__M2_THRES__SHIFT                                              24
39864 #define SFCORR__M2_THRES__WIDTH                                               7
39865 #define SFCORR__M2_THRES__MASK                                      0x7f000000U
39866 #define SFCORR__M2_THRES__READ(src)    (((u_int32_t)(src) & 0x7f000000U) >> 24)
39867 #define SFCORR__M2_THRES__WRITE(src)   (((u_int32_t)(src) << 24) & 0x7f000000U)
39868 #define SFCORR__M2_THRES__MODIFY(dst, src) \
39869                     (dst) = ((dst) &\
39870                     ~0x7f000000U) | (((u_int32_t)(src) <<\
39871                     24) & 0x7f000000U)
39872 #define SFCORR__M2_THRES__VERIFY(src) \
39873                     (!((((u_int32_t)(src)\
39874                     << 24) & ~0x7f000000U)))
39875 #define SFCORR__TYPE                                                  u_int32_t
39876 #define SFCORR__READ                                                0x7fffffffU
39877 #define SFCORR__WRITE                                               0x7fffffffU
39878
39879 #endif /* __SFCORR_MACRO__ */
39880
39881
39882 /* macros for bb_reg_block.bb_chn_reg_map.BB_sfcorr */
39883 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_SFCORR__NUM                     1
39884
39885 /* macros for BlueprintGlobalNameSpace::self_corr_low */
39886 #ifndef __SELF_CORR_LOW_MACRO__
39887 #define __SELF_CORR_LOW_MACRO__
39888
39889 /* macros for field use_self_corr_low */
39890 #define SELF_CORR_LOW__USE_SELF_CORR_LOW__SHIFT                               0
39891 #define SELF_CORR_LOW__USE_SELF_CORR_LOW__WIDTH                               1
39892 #define SELF_CORR_LOW__USE_SELF_CORR_LOW__MASK                      0x00000001U
39893 #define SELF_CORR_LOW__USE_SELF_CORR_LOW__READ(src) \
39894                     (u_int32_t)(src)\
39895                     & 0x00000001U
39896 #define SELF_CORR_LOW__USE_SELF_CORR_LOW__WRITE(src) \
39897                     ((u_int32_t)(src)\
39898                     & 0x00000001U)
39899 #define SELF_CORR_LOW__USE_SELF_CORR_LOW__MODIFY(dst, src) \
39900                     (dst) = ((dst) &\
39901                     ~0x00000001U) | ((u_int32_t)(src) &\
39902                     0x00000001U)
39903 #define SELF_CORR_LOW__USE_SELF_CORR_LOW__VERIFY(src) \
39904                     (!(((u_int32_t)(src)\
39905                     & ~0x00000001U)))
39906 #define SELF_CORR_LOW__USE_SELF_CORR_LOW__SET(dst) \
39907                     (dst) = ((dst) &\
39908                     ~0x00000001U) | (u_int32_t)(1)
39909 #define SELF_CORR_LOW__USE_SELF_CORR_LOW__CLR(dst) \
39910                     (dst) = ((dst) &\
39911                     ~0x00000001U) | (u_int32_t)(0)
39912
39913 /* macros for field m1count_max_low */
39914 #define SELF_CORR_LOW__M1COUNT_MAX_LOW__SHIFT                                 1
39915 #define SELF_CORR_LOW__M1COUNT_MAX_LOW__WIDTH                                 7
39916 #define SELF_CORR_LOW__M1COUNT_MAX_LOW__MASK                        0x000000feU
39917 #define SELF_CORR_LOW__M1COUNT_MAX_LOW__READ(src) \
39918                     (((u_int32_t)(src)\
39919                     & 0x000000feU) >> 1)
39920 #define SELF_CORR_LOW__M1COUNT_MAX_LOW__WRITE(src) \
39921                     (((u_int32_t)(src)\
39922                     << 1) & 0x000000feU)
39923 #define SELF_CORR_LOW__M1COUNT_MAX_LOW__MODIFY(dst, src) \
39924                     (dst) = ((dst) &\
39925                     ~0x000000feU) | (((u_int32_t)(src) <<\
39926                     1) & 0x000000feU)
39927 #define SELF_CORR_LOW__M1COUNT_MAX_LOW__VERIFY(src) \
39928                     (!((((u_int32_t)(src)\
39929                     << 1) & ~0x000000feU)))
39930
39931 /* macros for field m2count_thr_low */
39932 #define SELF_CORR_LOW__M2COUNT_THR_LOW__SHIFT                                 8
39933 #define SELF_CORR_LOW__M2COUNT_THR_LOW__WIDTH                                 6
39934 #define SELF_CORR_LOW__M2COUNT_THR_LOW__MASK                        0x00003f00U
39935 #define SELF_CORR_LOW__M2COUNT_THR_LOW__READ(src) \
39936                     (((u_int32_t)(src)\
39937                     & 0x00003f00U) >> 8)
39938 #define SELF_CORR_LOW__M2COUNT_THR_LOW__WRITE(src) \
39939                     (((u_int32_t)(src)\
39940                     << 8) & 0x00003f00U)
39941 #define SELF_CORR_LOW__M2COUNT_THR_LOW__MODIFY(dst, src) \
39942                     (dst) = ((dst) &\
39943                     ~0x00003f00U) | (((u_int32_t)(src) <<\
39944                     8) & 0x00003f00U)
39945 #define SELF_CORR_LOW__M2COUNT_THR_LOW__VERIFY(src) \
39946                     (!((((u_int32_t)(src)\
39947                     << 8) & ~0x00003f00U)))
39948
39949 /* macros for field m1_thresh_low */
39950 #define SELF_CORR_LOW__M1_THRESH_LOW__SHIFT                                  14
39951 #define SELF_CORR_LOW__M1_THRESH_LOW__WIDTH                                   7
39952 #define SELF_CORR_LOW__M1_THRESH_LOW__MASK                          0x001fc000U
39953 #define SELF_CORR_LOW__M1_THRESH_LOW__READ(src) \
39954                     (((u_int32_t)(src)\
39955                     & 0x001fc000U) >> 14)
39956 #define SELF_CORR_LOW__M1_THRESH_LOW__WRITE(src) \
39957                     (((u_int32_t)(src)\
39958                     << 14) & 0x001fc000U)
39959 #define SELF_CORR_LOW__M1_THRESH_LOW__MODIFY(dst, src) \
39960                     (dst) = ((dst) &\
39961                     ~0x001fc000U) | (((u_int32_t)(src) <<\
39962                     14) & 0x001fc000U)
39963 #define SELF_CORR_LOW__M1_THRESH_LOW__VERIFY(src) \
39964                     (!((((u_int32_t)(src)\
39965                     << 14) & ~0x001fc000U)))
39966
39967 /* macros for field m2_thresh_low */
39968 #define SELF_CORR_LOW__M2_THRESH_LOW__SHIFT                                  21
39969 #define SELF_CORR_LOW__M2_THRESH_LOW__WIDTH                                   7
39970 #define SELF_CORR_LOW__M2_THRESH_LOW__MASK                          0x0fe00000U
39971 #define SELF_CORR_LOW__M2_THRESH_LOW__READ(src) \
39972                     (((u_int32_t)(src)\
39973                     & 0x0fe00000U) >> 21)
39974 #define SELF_CORR_LOW__M2_THRESH_LOW__WRITE(src) \
39975                     (((u_int32_t)(src)\
39976                     << 21) & 0x0fe00000U)
39977 #define SELF_CORR_LOW__M2_THRESH_LOW__MODIFY(dst, src) \
39978                     (dst) = ((dst) &\
39979                     ~0x0fe00000U) | (((u_int32_t)(src) <<\
39980                     21) & 0x0fe00000U)
39981 #define SELF_CORR_LOW__M2_THRESH_LOW__VERIFY(src) \
39982                     (!((((u_int32_t)(src)\
39983                     << 21) & ~0x0fe00000U)))
39984 #define SELF_CORR_LOW__TYPE                                           u_int32_t
39985 #define SELF_CORR_LOW__READ                                         0x0fffffffU
39986 #define SELF_CORR_LOW__WRITE                                        0x0fffffffU
39987
39988 #endif /* __SELF_CORR_LOW_MACRO__ */
39989
39990
39991 /* macros for bb_reg_block.bb_chn_reg_map.BB_self_corr_low */
39992 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_SELF_CORR_LOW__NUM              1
39993
39994 /* macros for BlueprintGlobalNameSpace::ext_chan_scorr_thr */
39995 #ifndef __EXT_CHAN_SCORR_THR_MACRO__
39996 #define __EXT_CHAN_SCORR_THR_MACRO__
39997
39998 /* macros for field m1_thres_ext */
39999 #define EXT_CHAN_SCORR_THR__M1_THRES_EXT__SHIFT                               0
40000 #define EXT_CHAN_SCORR_THR__M1_THRES_EXT__WIDTH                               7
40001 #define EXT_CHAN_SCORR_THR__M1_THRES_EXT__MASK                      0x0000007fU
40002 #define EXT_CHAN_SCORR_THR__M1_THRES_EXT__READ(src) \
40003                     (u_int32_t)(src)\
40004                     & 0x0000007fU
40005 #define EXT_CHAN_SCORR_THR__M1_THRES_EXT__WRITE(src) \
40006                     ((u_int32_t)(src)\
40007                     & 0x0000007fU)
40008 #define EXT_CHAN_SCORR_THR__M1_THRES_EXT__MODIFY(dst, src) \
40009                     (dst) = ((dst) &\
40010                     ~0x0000007fU) | ((u_int32_t)(src) &\
40011                     0x0000007fU)
40012 #define EXT_CHAN_SCORR_THR__M1_THRES_EXT__VERIFY(src) \
40013                     (!(((u_int32_t)(src)\
40014                     & ~0x0000007fU)))
40015
40016 /* macros for field m2_thres_ext */
40017 #define EXT_CHAN_SCORR_THR__M2_THRES_EXT__SHIFT                               7
40018 #define EXT_CHAN_SCORR_THR__M2_THRES_EXT__WIDTH                               7
40019 #define EXT_CHAN_SCORR_THR__M2_THRES_EXT__MASK                      0x00003f80U
40020 #define EXT_CHAN_SCORR_THR__M2_THRES_EXT__READ(src) \
40021                     (((u_int32_t)(src)\
40022                     & 0x00003f80U) >> 7)
40023 #define EXT_CHAN_SCORR_THR__M2_THRES_EXT__WRITE(src) \
40024                     (((u_int32_t)(src)\
40025                     << 7) & 0x00003f80U)
40026 #define EXT_CHAN_SCORR_THR__M2_THRES_EXT__MODIFY(dst, src) \
40027                     (dst) = ((dst) &\
40028                     ~0x00003f80U) | (((u_int32_t)(src) <<\
40029                     7) & 0x00003f80U)
40030 #define EXT_CHAN_SCORR_THR__M2_THRES_EXT__VERIFY(src) \
40031                     (!((((u_int32_t)(src)\
40032                     << 7) & ~0x00003f80U)))
40033
40034 /* macros for field m1_thres_low_ext */
40035 #define EXT_CHAN_SCORR_THR__M1_THRES_LOW_EXT__SHIFT                          14
40036 #define EXT_CHAN_SCORR_THR__M1_THRES_LOW_EXT__WIDTH                           7
40037 #define EXT_CHAN_SCORR_THR__M1_THRES_LOW_EXT__MASK                  0x001fc000U
40038 #define EXT_CHAN_SCORR_THR__M1_THRES_LOW_EXT__READ(src) \
40039                     (((u_int32_t)(src)\
40040                     & 0x001fc000U) >> 14)
40041 #define EXT_CHAN_SCORR_THR__M1_THRES_LOW_EXT__WRITE(src) \
40042                     (((u_int32_t)(src)\
40043                     << 14) & 0x001fc000U)
40044 #define EXT_CHAN_SCORR_THR__M1_THRES_LOW_EXT__MODIFY(dst, src) \
40045                     (dst) = ((dst) &\
40046                     ~0x001fc000U) | (((u_int32_t)(src) <<\
40047                     14) & 0x001fc000U)
40048 #define EXT_CHAN_SCORR_THR__M1_THRES_LOW_EXT__VERIFY(src) \
40049                     (!((((u_int32_t)(src)\
40050                     << 14) & ~0x001fc000U)))
40051
40052 /* macros for field m2_thres_low_ext */
40053 #define EXT_CHAN_SCORR_THR__M2_THRES_LOW_EXT__SHIFT                          21
40054 #define EXT_CHAN_SCORR_THR__M2_THRES_LOW_EXT__WIDTH                           7
40055 #define EXT_CHAN_SCORR_THR__M2_THRES_LOW_EXT__MASK                  0x0fe00000U
40056 #define EXT_CHAN_SCORR_THR__M2_THRES_LOW_EXT__READ(src) \
40057                     (((u_int32_t)(src)\
40058                     & 0x0fe00000U) >> 21)
40059 #define EXT_CHAN_SCORR_THR__M2_THRES_LOW_EXT__WRITE(src) \
40060                     (((u_int32_t)(src)\
40061                     << 21) & 0x0fe00000U)
40062 #define EXT_CHAN_SCORR_THR__M2_THRES_LOW_EXT__MODIFY(dst, src) \
40063                     (dst) = ((dst) &\
40064                     ~0x0fe00000U) | (((u_int32_t)(src) <<\
40065                     21) & 0x0fe00000U)
40066 #define EXT_CHAN_SCORR_THR__M2_THRES_LOW_EXT__VERIFY(src) \
40067                     (!((((u_int32_t)(src)\
40068                     << 21) & ~0x0fe00000U)))
40069
40070 /* macros for field spur_subchannel_sd */
40071 #define EXT_CHAN_SCORR_THR__SPUR_SUBCHANNEL_SD__SHIFT                        28
40072 #define EXT_CHAN_SCORR_THR__SPUR_SUBCHANNEL_SD__WIDTH                         1
40073 #define EXT_CHAN_SCORR_THR__SPUR_SUBCHANNEL_SD__MASK                0x10000000U
40074 #define EXT_CHAN_SCORR_THR__SPUR_SUBCHANNEL_SD__READ(src) \
40075                     (((u_int32_t)(src)\
40076                     & 0x10000000U) >> 28)
40077 #define EXT_CHAN_SCORR_THR__SPUR_SUBCHANNEL_SD__WRITE(src) \
40078                     (((u_int32_t)(src)\
40079                     << 28) & 0x10000000U)
40080 #define EXT_CHAN_SCORR_THR__SPUR_SUBCHANNEL_SD__MODIFY(dst, src) \
40081                     (dst) = ((dst) &\
40082                     ~0x10000000U) | (((u_int32_t)(src) <<\
40083                     28) & 0x10000000U)
40084 #define EXT_CHAN_SCORR_THR__SPUR_SUBCHANNEL_SD__VERIFY(src) \
40085                     (!((((u_int32_t)(src)\
40086                     << 28) & ~0x10000000U)))
40087 #define EXT_CHAN_SCORR_THR__SPUR_SUBCHANNEL_SD__SET(dst) \
40088                     (dst) = ((dst) &\
40089                     ~0x10000000U) | ((u_int32_t)(1) << 28)
40090 #define EXT_CHAN_SCORR_THR__SPUR_SUBCHANNEL_SD__CLR(dst) \
40091                     (dst) = ((dst) &\
40092                     ~0x10000000U) | ((u_int32_t)(0) << 28)
40093 #define EXT_CHAN_SCORR_THR__TYPE                                      u_int32_t
40094 #define EXT_CHAN_SCORR_THR__READ                                    0x1fffffffU
40095 #define EXT_CHAN_SCORR_THR__WRITE                                   0x1fffffffU
40096
40097 #endif /* __EXT_CHAN_SCORR_THR_MACRO__ */
40098
40099
40100 /* macros for bb_reg_block.bb_chn_reg_map.BB_ext_chan_scorr_thr */
40101 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_EXT_CHAN_SCORR_THR__NUM         1
40102
40103 /* macros for BlueprintGlobalNameSpace::ext_chan_pwr_thr_2_b0 */
40104 #ifndef __EXT_CHAN_PWR_THR_2_B0_MACRO__
40105 #define __EXT_CHAN_PWR_THR_2_B0_MACRO__
40106
40107 /* macros for field cf_maxCCApwr_ext_0 */
40108 #define EXT_CHAN_PWR_THR_2_B0__CF_MAXCCAPWR_EXT_0__SHIFT                      0
40109 #define EXT_CHAN_PWR_THR_2_B0__CF_MAXCCAPWR_EXT_0__WIDTH                      9
40110 #define EXT_CHAN_PWR_THR_2_B0__CF_MAXCCAPWR_EXT_0__MASK             0x000001ffU
40111 #define EXT_CHAN_PWR_THR_2_B0__CF_MAXCCAPWR_EXT_0__READ(src) \
40112                     (u_int32_t)(src)\
40113                     & 0x000001ffU
40114 #define EXT_CHAN_PWR_THR_2_B0__CF_MAXCCAPWR_EXT_0__WRITE(src) \
40115                     ((u_int32_t)(src)\
40116                     & 0x000001ffU)
40117 #define EXT_CHAN_PWR_THR_2_B0__CF_MAXCCAPWR_EXT_0__MODIFY(dst, src) \
40118                     (dst) = ((dst) &\
40119                     ~0x000001ffU) | ((u_int32_t)(src) &\
40120                     0x000001ffU)
40121 #define EXT_CHAN_PWR_THR_2_B0__CF_MAXCCAPWR_EXT_0__VERIFY(src) \
40122                     (!(((u_int32_t)(src)\
40123                     & ~0x000001ffU)))
40124
40125 /* macros for field cycpwr_thr1_ext */
40126 #define EXT_CHAN_PWR_THR_2_B0__CYCPWR_THR1_EXT__SHIFT                         9
40127 #define EXT_CHAN_PWR_THR_2_B0__CYCPWR_THR1_EXT__WIDTH                         7
40128 #define EXT_CHAN_PWR_THR_2_B0__CYCPWR_THR1_EXT__MASK                0x0000fe00U
40129 #define EXT_CHAN_PWR_THR_2_B0__CYCPWR_THR1_EXT__READ(src) \
40130                     (((u_int32_t)(src)\
40131                     & 0x0000fe00U) >> 9)
40132 #define EXT_CHAN_PWR_THR_2_B0__CYCPWR_THR1_EXT__WRITE(src) \
40133                     (((u_int32_t)(src)\
40134                     << 9) & 0x0000fe00U)
40135 #define EXT_CHAN_PWR_THR_2_B0__CYCPWR_THR1_EXT__MODIFY(dst, src) \
40136                     (dst) = ((dst) &\
40137                     ~0x0000fe00U) | (((u_int32_t)(src) <<\
40138                     9) & 0x0000fe00U)
40139 #define EXT_CHAN_PWR_THR_2_B0__CYCPWR_THR1_EXT__VERIFY(src) \
40140                     (!((((u_int32_t)(src)\
40141                     << 9) & ~0x0000fe00U)))
40142
40143 /* macros for field minCCApwr_ext_0 */
40144 #define EXT_CHAN_PWR_THR_2_B0__MINCCAPWR_EXT_0__SHIFT                        16
40145 #define EXT_CHAN_PWR_THR_2_B0__MINCCAPWR_EXT_0__WIDTH                         9
40146 #define EXT_CHAN_PWR_THR_2_B0__MINCCAPWR_EXT_0__MASK                0x01ff0000U
40147 #define EXT_CHAN_PWR_THR_2_B0__MINCCAPWR_EXT_0__READ(src) \
40148                     (((u_int32_t)(src)\
40149                     & 0x01ff0000U) >> 16)
40150 #define EXT_CHAN_PWR_THR_2_B0__TYPE                                   u_int32_t
40151 #define EXT_CHAN_PWR_THR_2_B0__READ                                 0x01ffffffU
40152 #define EXT_CHAN_PWR_THR_2_B0__WRITE                                0x01ffffffU
40153
40154 #endif /* __EXT_CHAN_PWR_THR_2_B0_MACRO__ */
40155
40156
40157 /* macros for bb_reg_block.bb_chn_reg_map.BB_ext_chan_pwr_thr_2_b0 */
40158 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_EXT_CHAN_PWR_THR_2_B0__NUM      1
40159
40160 /* macros for BlueprintGlobalNameSpace::radar_detection */
40161 #ifndef __RADAR_DETECTION_MACRO__
40162 #define __RADAR_DETECTION_MACRO__
40163
40164 /* macros for field pulse_detect_enable */
40165 #define RADAR_DETECTION__PULSE_DETECT_ENABLE__SHIFT                           0
40166 #define RADAR_DETECTION__PULSE_DETECT_ENABLE__WIDTH                           1
40167 #define RADAR_DETECTION__PULSE_DETECT_ENABLE__MASK                  0x00000001U
40168 #define RADAR_DETECTION__PULSE_DETECT_ENABLE__READ(src) \
40169                     (u_int32_t)(src)\
40170                     & 0x00000001U
40171 #define RADAR_DETECTION__PULSE_DETECT_ENABLE__WRITE(src) \
40172                     ((u_int32_t)(src)\
40173                     & 0x00000001U)
40174 #define RADAR_DETECTION__PULSE_DETECT_ENABLE__MODIFY(dst, src) \
40175                     (dst) = ((dst) &\
40176                     ~0x00000001U) | ((u_int32_t)(src) &\
40177                     0x00000001U)
40178 #define RADAR_DETECTION__PULSE_DETECT_ENABLE__VERIFY(src) \
40179                     (!(((u_int32_t)(src)\
40180                     & ~0x00000001U)))
40181 #define RADAR_DETECTION__PULSE_DETECT_ENABLE__SET(dst) \
40182                     (dst) = ((dst) &\
40183                     ~0x00000001U) | (u_int32_t)(1)
40184 #define RADAR_DETECTION__PULSE_DETECT_ENABLE__CLR(dst) \
40185                     (dst) = ((dst) &\
40186                     ~0x00000001U) | (u_int32_t)(0)
40187
40188 /* macros for field pulse_in_band_thresh */
40189 #define RADAR_DETECTION__PULSE_IN_BAND_THRESH__SHIFT                          1
40190 #define RADAR_DETECTION__PULSE_IN_BAND_THRESH__WIDTH                          5
40191 #define RADAR_DETECTION__PULSE_IN_BAND_THRESH__MASK                 0x0000003eU
40192 #define RADAR_DETECTION__PULSE_IN_BAND_THRESH__READ(src) \
40193                     (((u_int32_t)(src)\
40194                     & 0x0000003eU) >> 1)
40195 #define RADAR_DETECTION__PULSE_IN_BAND_THRESH__WRITE(src) \
40196                     (((u_int32_t)(src)\
40197                     << 1) & 0x0000003eU)
40198 #define RADAR_DETECTION__PULSE_IN_BAND_THRESH__MODIFY(dst, src) \
40199                     (dst) = ((dst) &\
40200                     ~0x0000003eU) | (((u_int32_t)(src) <<\
40201                     1) & 0x0000003eU)
40202 #define RADAR_DETECTION__PULSE_IN_BAND_THRESH__VERIFY(src) \
40203                     (!((((u_int32_t)(src)\
40204                     << 1) & ~0x0000003eU)))
40205
40206 /* macros for field pulse_rssi_thresh */
40207 #define RADAR_DETECTION__PULSE_RSSI_THRESH__SHIFT                             6
40208 #define RADAR_DETECTION__PULSE_RSSI_THRESH__WIDTH                             6
40209 #define RADAR_DETECTION__PULSE_RSSI_THRESH__MASK                    0x00000fc0U
40210 #define RADAR_DETECTION__PULSE_RSSI_THRESH__READ(src) \
40211                     (((u_int32_t)(src)\
40212                     & 0x00000fc0U) >> 6)
40213 #define RADAR_DETECTION__PULSE_RSSI_THRESH__WRITE(src) \
40214                     (((u_int32_t)(src)\
40215                     << 6) & 0x00000fc0U)
40216 #define RADAR_DETECTION__PULSE_RSSI_THRESH__MODIFY(dst, src) \
40217                     (dst) = ((dst) &\
40218                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
40219                     6) & 0x00000fc0U)
40220 #define RADAR_DETECTION__PULSE_RSSI_THRESH__VERIFY(src) \
40221                     (!((((u_int32_t)(src)\
40222                     << 6) & ~0x00000fc0U)))
40223
40224 /* macros for field pulse_height_thresh */
40225 #define RADAR_DETECTION__PULSE_HEIGHT_THRESH__SHIFT                          12
40226 #define RADAR_DETECTION__PULSE_HEIGHT_THRESH__WIDTH                           6
40227 #define RADAR_DETECTION__PULSE_HEIGHT_THRESH__MASK                  0x0003f000U
40228 #define RADAR_DETECTION__PULSE_HEIGHT_THRESH__READ(src) \
40229                     (((u_int32_t)(src)\
40230                     & 0x0003f000U) >> 12)
40231 #define RADAR_DETECTION__PULSE_HEIGHT_THRESH__WRITE(src) \
40232                     (((u_int32_t)(src)\
40233                     << 12) & 0x0003f000U)
40234 #define RADAR_DETECTION__PULSE_HEIGHT_THRESH__MODIFY(dst, src) \
40235                     (dst) = ((dst) &\
40236                     ~0x0003f000U) | (((u_int32_t)(src) <<\
40237                     12) & 0x0003f000U)
40238 #define RADAR_DETECTION__PULSE_HEIGHT_THRESH__VERIFY(src) \
40239                     (!((((u_int32_t)(src)\
40240                     << 12) & ~0x0003f000U)))
40241
40242 /* macros for field radar_rssi_thresh */
40243 #define RADAR_DETECTION__RADAR_RSSI_THRESH__SHIFT                            18
40244 #define RADAR_DETECTION__RADAR_RSSI_THRESH__WIDTH                             6
40245 #define RADAR_DETECTION__RADAR_RSSI_THRESH__MASK                    0x00fc0000U
40246 #define RADAR_DETECTION__RADAR_RSSI_THRESH__READ(src) \
40247                     (((u_int32_t)(src)\
40248                     & 0x00fc0000U) >> 18)
40249 #define RADAR_DETECTION__RADAR_RSSI_THRESH__WRITE(src) \
40250                     (((u_int32_t)(src)\
40251                     << 18) & 0x00fc0000U)
40252 #define RADAR_DETECTION__RADAR_RSSI_THRESH__MODIFY(dst, src) \
40253                     (dst) = ((dst) &\
40254                     ~0x00fc0000U) | (((u_int32_t)(src) <<\
40255                     18) & 0x00fc0000U)
40256 #define RADAR_DETECTION__RADAR_RSSI_THRESH__VERIFY(src) \
40257                     (!((((u_int32_t)(src)\
40258                     << 18) & ~0x00fc0000U)))
40259
40260 /* macros for field radar_firpwr_thresh */
40261 #define RADAR_DETECTION__RADAR_FIRPWR_THRESH__SHIFT                          24
40262 #define RADAR_DETECTION__RADAR_FIRPWR_THRESH__WIDTH                           7
40263 #define RADAR_DETECTION__RADAR_FIRPWR_THRESH__MASK                  0x7f000000U
40264 #define RADAR_DETECTION__RADAR_FIRPWR_THRESH__READ(src) \
40265                     (((u_int32_t)(src)\
40266                     & 0x7f000000U) >> 24)
40267 #define RADAR_DETECTION__RADAR_FIRPWR_THRESH__WRITE(src) \
40268                     (((u_int32_t)(src)\
40269                     << 24) & 0x7f000000U)
40270 #define RADAR_DETECTION__RADAR_FIRPWR_THRESH__MODIFY(dst, src) \
40271                     (dst) = ((dst) &\
40272                     ~0x7f000000U) | (((u_int32_t)(src) <<\
40273                     24) & 0x7f000000U)
40274 #define RADAR_DETECTION__RADAR_FIRPWR_THRESH__VERIFY(src) \
40275                     (!((((u_int32_t)(src)\
40276                     << 24) & ~0x7f000000U)))
40277
40278 /* macros for field enable_radar_fft */
40279 #define RADAR_DETECTION__ENABLE_RADAR_FFT__SHIFT                             31
40280 #define RADAR_DETECTION__ENABLE_RADAR_FFT__WIDTH                              1
40281 #define RADAR_DETECTION__ENABLE_RADAR_FFT__MASK                     0x80000000U
40282 #define RADAR_DETECTION__ENABLE_RADAR_FFT__READ(src) \
40283                     (((u_int32_t)(src)\
40284                     & 0x80000000U) >> 31)
40285 #define RADAR_DETECTION__ENABLE_RADAR_FFT__WRITE(src) \
40286                     (((u_int32_t)(src)\
40287                     << 31) & 0x80000000U)
40288 #define RADAR_DETECTION__ENABLE_RADAR_FFT__MODIFY(dst, src) \
40289                     (dst) = ((dst) &\
40290                     ~0x80000000U) | (((u_int32_t)(src) <<\
40291                     31) & 0x80000000U)
40292 #define RADAR_DETECTION__ENABLE_RADAR_FFT__VERIFY(src) \
40293                     (!((((u_int32_t)(src)\
40294                     << 31) & ~0x80000000U)))
40295 #define RADAR_DETECTION__ENABLE_RADAR_FFT__SET(dst) \
40296                     (dst) = ((dst) &\
40297                     ~0x80000000U) | ((u_int32_t)(1) << 31)
40298 #define RADAR_DETECTION__ENABLE_RADAR_FFT__CLR(dst) \
40299                     (dst) = ((dst) &\
40300                     ~0x80000000U) | ((u_int32_t)(0) << 31)
40301 #define RADAR_DETECTION__TYPE                                         u_int32_t
40302 #define RADAR_DETECTION__READ                                       0xffffffffU
40303 #define RADAR_DETECTION__WRITE                                      0xffffffffU
40304
40305 #endif /* __RADAR_DETECTION_MACRO__ */
40306
40307
40308 /* macros for bb_reg_block.bb_chn_reg_map.BB_radar_detection */
40309 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_RADAR_DETECTION__NUM            1
40310
40311 /* macros for BlueprintGlobalNameSpace::radar_detection_2 */
40312 #ifndef __RADAR_DETECTION_2_MACRO__
40313 #define __RADAR_DETECTION_2_MACRO__
40314
40315 /* macros for field radar_length_max */
40316 #define RADAR_DETECTION_2__RADAR_LENGTH_MAX__SHIFT                            0
40317 #define RADAR_DETECTION_2__RADAR_LENGTH_MAX__WIDTH                            8
40318 #define RADAR_DETECTION_2__RADAR_LENGTH_MAX__MASK                   0x000000ffU
40319 #define RADAR_DETECTION_2__RADAR_LENGTH_MAX__READ(src) \
40320                     (u_int32_t)(src)\
40321                     & 0x000000ffU
40322 #define RADAR_DETECTION_2__RADAR_LENGTH_MAX__WRITE(src) \
40323                     ((u_int32_t)(src)\
40324                     & 0x000000ffU)
40325 #define RADAR_DETECTION_2__RADAR_LENGTH_MAX__MODIFY(dst, src) \
40326                     (dst) = ((dst) &\
40327                     ~0x000000ffU) | ((u_int32_t)(src) &\
40328                     0x000000ffU)
40329 #define RADAR_DETECTION_2__RADAR_LENGTH_MAX__VERIFY(src) \
40330                     (!(((u_int32_t)(src)\
40331                     & ~0x000000ffU)))
40332
40333 /* macros for field pulse_relstep_thresh */
40334 #define RADAR_DETECTION_2__PULSE_RELSTEP_THRESH__SHIFT                        8
40335 #define RADAR_DETECTION_2__PULSE_RELSTEP_THRESH__WIDTH                        5
40336 #define RADAR_DETECTION_2__PULSE_RELSTEP_THRESH__MASK               0x00001f00U
40337 #define RADAR_DETECTION_2__PULSE_RELSTEP_THRESH__READ(src) \
40338                     (((u_int32_t)(src)\
40339                     & 0x00001f00U) >> 8)
40340 #define RADAR_DETECTION_2__PULSE_RELSTEP_THRESH__WRITE(src) \
40341                     (((u_int32_t)(src)\
40342                     << 8) & 0x00001f00U)
40343 #define RADAR_DETECTION_2__PULSE_RELSTEP_THRESH__MODIFY(dst, src) \
40344                     (dst) = ((dst) &\
40345                     ~0x00001f00U) | (((u_int32_t)(src) <<\
40346                     8) & 0x00001f00U)
40347 #define RADAR_DETECTION_2__PULSE_RELSTEP_THRESH__VERIFY(src) \
40348                     (!((((u_int32_t)(src)\
40349                     << 8) & ~0x00001f00U)))
40350
40351 /* macros for field enable_pulse_relstep_check */
40352 #define RADAR_DETECTION_2__ENABLE_PULSE_RELSTEP_CHECK__SHIFT                 13
40353 #define RADAR_DETECTION_2__ENABLE_PULSE_RELSTEP_CHECK__WIDTH                  1
40354 #define RADAR_DETECTION_2__ENABLE_PULSE_RELSTEP_CHECK__MASK         0x00002000U
40355 #define RADAR_DETECTION_2__ENABLE_PULSE_RELSTEP_CHECK__READ(src) \
40356                     (((u_int32_t)(src)\
40357                     & 0x00002000U) >> 13)
40358 #define RADAR_DETECTION_2__ENABLE_PULSE_RELSTEP_CHECK__WRITE(src) \
40359                     (((u_int32_t)(src)\
40360                     << 13) & 0x00002000U)
40361 #define RADAR_DETECTION_2__ENABLE_PULSE_RELSTEP_CHECK__MODIFY(dst, src) \
40362                     (dst) = ((dst) &\
40363                     ~0x00002000U) | (((u_int32_t)(src) <<\
40364                     13) & 0x00002000U)
40365 #define RADAR_DETECTION_2__ENABLE_PULSE_RELSTEP_CHECK__VERIFY(src) \
40366                     (!((((u_int32_t)(src)\
40367                     << 13) & ~0x00002000U)))
40368 #define RADAR_DETECTION_2__ENABLE_PULSE_RELSTEP_CHECK__SET(dst) \
40369                     (dst) = ((dst) &\
40370                     ~0x00002000U) | ((u_int32_t)(1) << 13)
40371 #define RADAR_DETECTION_2__ENABLE_PULSE_RELSTEP_CHECK__CLR(dst) \
40372                     (dst) = ((dst) &\
40373                     ~0x00002000U) | ((u_int32_t)(0) << 13)
40374
40375 /* macros for field enable_max_radar_rssi */
40376 #define RADAR_DETECTION_2__ENABLE_MAX_RADAR_RSSI__SHIFT                      14
40377 #define RADAR_DETECTION_2__ENABLE_MAX_RADAR_RSSI__WIDTH                       1
40378 #define RADAR_DETECTION_2__ENABLE_MAX_RADAR_RSSI__MASK              0x00004000U
40379 #define RADAR_DETECTION_2__ENABLE_MAX_RADAR_RSSI__READ(src) \
40380                     (((u_int32_t)(src)\
40381                     & 0x00004000U) >> 14)
40382 #define RADAR_DETECTION_2__ENABLE_MAX_RADAR_RSSI__WRITE(src) \
40383                     (((u_int32_t)(src)\
40384                     << 14) & 0x00004000U)
40385 #define RADAR_DETECTION_2__ENABLE_MAX_RADAR_RSSI__MODIFY(dst, src) \
40386                     (dst) = ((dst) &\
40387                     ~0x00004000U) | (((u_int32_t)(src) <<\
40388                     14) & 0x00004000U)
40389 #define RADAR_DETECTION_2__ENABLE_MAX_RADAR_RSSI__VERIFY(src) \
40390                     (!((((u_int32_t)(src)\
40391                     << 14) & ~0x00004000U)))
40392 #define RADAR_DETECTION_2__ENABLE_MAX_RADAR_RSSI__SET(dst) \
40393                     (dst) = ((dst) &\
40394                     ~0x00004000U) | ((u_int32_t)(1) << 14)
40395 #define RADAR_DETECTION_2__ENABLE_MAX_RADAR_RSSI__CLR(dst) \
40396                     (dst) = ((dst) &\
40397                     ~0x00004000U) | ((u_int32_t)(0) << 14)
40398
40399 /* macros for field enable_block_radar_check */
40400 #define RADAR_DETECTION_2__ENABLE_BLOCK_RADAR_CHECK__SHIFT                   15
40401 #define RADAR_DETECTION_2__ENABLE_BLOCK_RADAR_CHECK__WIDTH                    1
40402 #define RADAR_DETECTION_2__ENABLE_BLOCK_RADAR_CHECK__MASK           0x00008000U
40403 #define RADAR_DETECTION_2__ENABLE_BLOCK_RADAR_CHECK__READ(src) \
40404                     (((u_int32_t)(src)\
40405                     & 0x00008000U) >> 15)
40406 #define RADAR_DETECTION_2__ENABLE_BLOCK_RADAR_CHECK__WRITE(src) \
40407                     (((u_int32_t)(src)\
40408                     << 15) & 0x00008000U)
40409 #define RADAR_DETECTION_2__ENABLE_BLOCK_RADAR_CHECK__MODIFY(dst, src) \
40410                     (dst) = ((dst) &\
40411                     ~0x00008000U) | (((u_int32_t)(src) <<\
40412                     15) & 0x00008000U)
40413 #define RADAR_DETECTION_2__ENABLE_BLOCK_RADAR_CHECK__VERIFY(src) \
40414                     (!((((u_int32_t)(src)\
40415                     << 15) & ~0x00008000U)))
40416 #define RADAR_DETECTION_2__ENABLE_BLOCK_RADAR_CHECK__SET(dst) \
40417                     (dst) = ((dst) &\
40418                     ~0x00008000U) | ((u_int32_t)(1) << 15)
40419 #define RADAR_DETECTION_2__ENABLE_BLOCK_RADAR_CHECK__CLR(dst) \
40420                     (dst) = ((dst) &\
40421                     ~0x00008000U) | ((u_int32_t)(0) << 15)
40422
40423 /* macros for field radar_relpwr_thresh */
40424 #define RADAR_DETECTION_2__RADAR_RELPWR_THRESH__SHIFT                        16
40425 #define RADAR_DETECTION_2__RADAR_RELPWR_THRESH__WIDTH                         6
40426 #define RADAR_DETECTION_2__RADAR_RELPWR_THRESH__MASK                0x003f0000U
40427 #define RADAR_DETECTION_2__RADAR_RELPWR_THRESH__READ(src) \
40428                     (((u_int32_t)(src)\
40429                     & 0x003f0000U) >> 16)
40430 #define RADAR_DETECTION_2__RADAR_RELPWR_THRESH__WRITE(src) \
40431                     (((u_int32_t)(src)\
40432                     << 16) & 0x003f0000U)
40433 #define RADAR_DETECTION_2__RADAR_RELPWR_THRESH__MODIFY(dst, src) \
40434                     (dst) = ((dst) &\
40435                     ~0x003f0000U) | (((u_int32_t)(src) <<\
40436                     16) & 0x003f0000U)
40437 #define RADAR_DETECTION_2__RADAR_RELPWR_THRESH__VERIFY(src) \
40438                     (!((((u_int32_t)(src)\
40439                     << 16) & ~0x003f0000U)))
40440
40441 /* macros for field radar_use_firpwr_128 */
40442 #define RADAR_DETECTION_2__RADAR_USE_FIRPWR_128__SHIFT                       22
40443 #define RADAR_DETECTION_2__RADAR_USE_FIRPWR_128__WIDTH                        1
40444 #define RADAR_DETECTION_2__RADAR_USE_FIRPWR_128__MASK               0x00400000U
40445 #define RADAR_DETECTION_2__RADAR_USE_FIRPWR_128__READ(src) \
40446                     (((u_int32_t)(src)\
40447                     & 0x00400000U) >> 22)
40448 #define RADAR_DETECTION_2__RADAR_USE_FIRPWR_128__WRITE(src) \
40449                     (((u_int32_t)(src)\
40450                     << 22) & 0x00400000U)
40451 #define RADAR_DETECTION_2__RADAR_USE_FIRPWR_128__MODIFY(dst, src) \
40452                     (dst) = ((dst) &\
40453                     ~0x00400000U) | (((u_int32_t)(src) <<\
40454                     22) & 0x00400000U)
40455 #define RADAR_DETECTION_2__RADAR_USE_FIRPWR_128__VERIFY(src) \
40456                     (!((((u_int32_t)(src)\
40457                     << 22) & ~0x00400000U)))
40458 #define RADAR_DETECTION_2__RADAR_USE_FIRPWR_128__SET(dst) \
40459                     (dst) = ((dst) &\
40460                     ~0x00400000U) | ((u_int32_t)(1) << 22)
40461 #define RADAR_DETECTION_2__RADAR_USE_FIRPWR_128__CLR(dst) \
40462                     (dst) = ((dst) &\
40463                     ~0x00400000U) | ((u_int32_t)(0) << 22)
40464
40465 /* macros for field enable_radar_relpwr_check */
40466 #define RADAR_DETECTION_2__ENABLE_RADAR_RELPWR_CHECK__SHIFT                  23
40467 #define RADAR_DETECTION_2__ENABLE_RADAR_RELPWR_CHECK__WIDTH                   1
40468 #define RADAR_DETECTION_2__ENABLE_RADAR_RELPWR_CHECK__MASK          0x00800000U
40469 #define RADAR_DETECTION_2__ENABLE_RADAR_RELPWR_CHECK__READ(src) \
40470                     (((u_int32_t)(src)\
40471                     & 0x00800000U) >> 23)
40472 #define RADAR_DETECTION_2__ENABLE_RADAR_RELPWR_CHECK__WRITE(src) \
40473                     (((u_int32_t)(src)\
40474                     << 23) & 0x00800000U)
40475 #define RADAR_DETECTION_2__ENABLE_RADAR_RELPWR_CHECK__MODIFY(dst, src) \
40476                     (dst) = ((dst) &\
40477                     ~0x00800000U) | (((u_int32_t)(src) <<\
40478                     23) & 0x00800000U)
40479 #define RADAR_DETECTION_2__ENABLE_RADAR_RELPWR_CHECK__VERIFY(src) \
40480                     (!((((u_int32_t)(src)\
40481                     << 23) & ~0x00800000U)))
40482 #define RADAR_DETECTION_2__ENABLE_RADAR_RELPWR_CHECK__SET(dst) \
40483                     (dst) = ((dst) &\
40484                     ~0x00800000U) | ((u_int32_t)(1) << 23)
40485 #define RADAR_DETECTION_2__ENABLE_RADAR_RELPWR_CHECK__CLR(dst) \
40486                     (dst) = ((dst) &\
40487                     ~0x00800000U) | ((u_int32_t)(0) << 23)
40488
40489 /* macros for field cf_radar_bin_thresh_sel */
40490 #define RADAR_DETECTION_2__CF_RADAR_BIN_THRESH_SEL__SHIFT                    24
40491 #define RADAR_DETECTION_2__CF_RADAR_BIN_THRESH_SEL__WIDTH                     3
40492 #define RADAR_DETECTION_2__CF_RADAR_BIN_THRESH_SEL__MASK            0x07000000U
40493 #define RADAR_DETECTION_2__CF_RADAR_BIN_THRESH_SEL__READ(src) \
40494                     (((u_int32_t)(src)\
40495                     & 0x07000000U) >> 24)
40496 #define RADAR_DETECTION_2__CF_RADAR_BIN_THRESH_SEL__WRITE(src) \
40497                     (((u_int32_t)(src)\
40498                     << 24) & 0x07000000U)
40499 #define RADAR_DETECTION_2__CF_RADAR_BIN_THRESH_SEL__MODIFY(dst, src) \
40500                     (dst) = ((dst) &\
40501                     ~0x07000000U) | (((u_int32_t)(src) <<\
40502                     24) & 0x07000000U)
40503 #define RADAR_DETECTION_2__CF_RADAR_BIN_THRESH_SEL__VERIFY(src) \
40504                     (!((((u_int32_t)(src)\
40505                     << 24) & ~0x07000000U)))
40506
40507 /* macros for field enable_pulse_gc_count_check */
40508 #define RADAR_DETECTION_2__ENABLE_PULSE_GC_COUNT_CHECK__SHIFT                27
40509 #define RADAR_DETECTION_2__ENABLE_PULSE_GC_COUNT_CHECK__WIDTH                 1
40510 #define RADAR_DETECTION_2__ENABLE_PULSE_GC_COUNT_CHECK__MASK        0x08000000U
40511 #define RADAR_DETECTION_2__ENABLE_PULSE_GC_COUNT_CHECK__READ(src) \
40512                     (((u_int32_t)(src)\
40513                     & 0x08000000U) >> 27)
40514 #define RADAR_DETECTION_2__ENABLE_PULSE_GC_COUNT_CHECK__WRITE(src) \
40515                     (((u_int32_t)(src)\
40516                     << 27) & 0x08000000U)
40517 #define RADAR_DETECTION_2__ENABLE_PULSE_GC_COUNT_CHECK__MODIFY(dst, src) \
40518                     (dst) = ((dst) &\
40519                     ~0x08000000U) | (((u_int32_t)(src) <<\
40520                     27) & 0x08000000U)
40521 #define RADAR_DETECTION_2__ENABLE_PULSE_GC_COUNT_CHECK__VERIFY(src) \
40522                     (!((((u_int32_t)(src)\
40523                     << 27) & ~0x08000000U)))
40524 #define RADAR_DETECTION_2__ENABLE_PULSE_GC_COUNT_CHECK__SET(dst) \
40525                     (dst) = ((dst) &\
40526                     ~0x08000000U) | ((u_int32_t)(1) << 27)
40527 #define RADAR_DETECTION_2__ENABLE_PULSE_GC_COUNT_CHECK__CLR(dst) \
40528                     (dst) = ((dst) &\
40529                     ~0x08000000U) | ((u_int32_t)(0) << 27)
40530 #define RADAR_DETECTION_2__TYPE                                       u_int32_t
40531 #define RADAR_DETECTION_2__READ                                     0x0fffffffU
40532 #define RADAR_DETECTION_2__WRITE                                    0x0fffffffU
40533
40534 #endif /* __RADAR_DETECTION_2_MACRO__ */
40535
40536
40537 /* macros for bb_reg_block.bb_chn_reg_map.BB_radar_detection_2 */
40538 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_RADAR_DETECTION_2__NUM          1
40539
40540 /* macros for BlueprintGlobalNameSpace::extension_radar */
40541 #ifndef __EXTENSION_RADAR_MACRO__
40542 #define __EXTENSION_RADAR_MACRO__
40543
40544 /* macros for field blocker40_max_radar */
40545 #define EXTENSION_RADAR__BLOCKER40_MAX_RADAR__SHIFT                           8
40546 #define EXTENSION_RADAR__BLOCKER40_MAX_RADAR__WIDTH                           6
40547 #define EXTENSION_RADAR__BLOCKER40_MAX_RADAR__MASK                  0x00003f00U
40548 #define EXTENSION_RADAR__BLOCKER40_MAX_RADAR__READ(src) \
40549                     (((u_int32_t)(src)\
40550                     & 0x00003f00U) >> 8)
40551 #define EXTENSION_RADAR__BLOCKER40_MAX_RADAR__WRITE(src) \
40552                     (((u_int32_t)(src)\
40553                     << 8) & 0x00003f00U)
40554 #define EXTENSION_RADAR__BLOCKER40_MAX_RADAR__MODIFY(dst, src) \
40555                     (dst) = ((dst) &\
40556                     ~0x00003f00U) | (((u_int32_t)(src) <<\
40557                     8) & 0x00003f00U)
40558 #define EXTENSION_RADAR__BLOCKER40_MAX_RADAR__VERIFY(src) \
40559                     (!((((u_int32_t)(src)\
40560                     << 8) & ~0x00003f00U)))
40561
40562 /* macros for field enable_ext_radar */
40563 #define EXTENSION_RADAR__ENABLE_EXT_RADAR__SHIFT                             14
40564 #define EXTENSION_RADAR__ENABLE_EXT_RADAR__WIDTH                              1
40565 #define EXTENSION_RADAR__ENABLE_EXT_RADAR__MASK                     0x00004000U
40566 #define EXTENSION_RADAR__ENABLE_EXT_RADAR__READ(src) \
40567                     (((u_int32_t)(src)\
40568                     & 0x00004000U) >> 14)
40569 #define EXTENSION_RADAR__ENABLE_EXT_RADAR__WRITE(src) \
40570                     (((u_int32_t)(src)\
40571                     << 14) & 0x00004000U)
40572 #define EXTENSION_RADAR__ENABLE_EXT_RADAR__MODIFY(dst, src) \
40573                     (dst) = ((dst) &\
40574                     ~0x00004000U) | (((u_int32_t)(src) <<\
40575                     14) & 0x00004000U)
40576 #define EXTENSION_RADAR__ENABLE_EXT_RADAR__VERIFY(src) \
40577                     (!((((u_int32_t)(src)\
40578                     << 14) & ~0x00004000U)))
40579 #define EXTENSION_RADAR__ENABLE_EXT_RADAR__SET(dst) \
40580                     (dst) = ((dst) &\
40581                     ~0x00004000U) | ((u_int32_t)(1) << 14)
40582 #define EXTENSION_RADAR__ENABLE_EXT_RADAR__CLR(dst) \
40583                     (dst) = ((dst) &\
40584                     ~0x00004000U) | ((u_int32_t)(0) << 14)
40585
40586 /* macros for field radar_dc_pwr_thresh */
40587 #define EXTENSION_RADAR__RADAR_DC_PWR_THRESH__SHIFT                          15
40588 #define EXTENSION_RADAR__RADAR_DC_PWR_THRESH__WIDTH                           8
40589 #define EXTENSION_RADAR__RADAR_DC_PWR_THRESH__MASK                  0x007f8000U
40590 #define EXTENSION_RADAR__RADAR_DC_PWR_THRESH__READ(src) \
40591                     (((u_int32_t)(src)\
40592                     & 0x007f8000U) >> 15)
40593 #define EXTENSION_RADAR__RADAR_DC_PWR_THRESH__WRITE(src) \
40594                     (((u_int32_t)(src)\
40595                     << 15) & 0x007f8000U)
40596 #define EXTENSION_RADAR__RADAR_DC_PWR_THRESH__MODIFY(dst, src) \
40597                     (dst) = ((dst) &\
40598                     ~0x007f8000U) | (((u_int32_t)(src) <<\
40599                     15) & 0x007f8000U)
40600 #define EXTENSION_RADAR__RADAR_DC_PWR_THRESH__VERIFY(src) \
40601                     (!((((u_int32_t)(src)\
40602                     << 15) & ~0x007f8000U)))
40603
40604 /* macros for field radar_lb_dc_cap */
40605 #define EXTENSION_RADAR__RADAR_LB_DC_CAP__SHIFT                              23
40606 #define EXTENSION_RADAR__RADAR_LB_DC_CAP__WIDTH                               8
40607 #define EXTENSION_RADAR__RADAR_LB_DC_CAP__MASK                      0x7f800000U
40608 #define EXTENSION_RADAR__RADAR_LB_DC_CAP__READ(src) \
40609                     (((u_int32_t)(src)\
40610                     & 0x7f800000U) >> 23)
40611 #define EXTENSION_RADAR__RADAR_LB_DC_CAP__WRITE(src) \
40612                     (((u_int32_t)(src)\
40613                     << 23) & 0x7f800000U)
40614 #define EXTENSION_RADAR__RADAR_LB_DC_CAP__MODIFY(dst, src) \
40615                     (dst) = ((dst) &\
40616                     ~0x7f800000U) | (((u_int32_t)(src) <<\
40617                     23) & 0x7f800000U)
40618 #define EXTENSION_RADAR__RADAR_LB_DC_CAP__VERIFY(src) \
40619                     (!((((u_int32_t)(src)\
40620                     << 23) & ~0x7f800000U)))
40621
40622 /* macros for field disable_adcsat_hold */
40623 #define EXTENSION_RADAR__DISABLE_ADCSAT_HOLD__SHIFT                          31
40624 #define EXTENSION_RADAR__DISABLE_ADCSAT_HOLD__WIDTH                           1
40625 #define EXTENSION_RADAR__DISABLE_ADCSAT_HOLD__MASK                  0x80000000U
40626 #define EXTENSION_RADAR__DISABLE_ADCSAT_HOLD__READ(src) \
40627                     (((u_int32_t)(src)\
40628                     & 0x80000000U) >> 31)
40629 #define EXTENSION_RADAR__DISABLE_ADCSAT_HOLD__WRITE(src) \
40630                     (((u_int32_t)(src)\
40631                     << 31) & 0x80000000U)
40632 #define EXTENSION_RADAR__DISABLE_ADCSAT_HOLD__MODIFY(dst, src) \
40633                     (dst) = ((dst) &\
40634                     ~0x80000000U) | (((u_int32_t)(src) <<\
40635                     31) & 0x80000000U)
40636 #define EXTENSION_RADAR__DISABLE_ADCSAT_HOLD__VERIFY(src) \
40637                     (!((((u_int32_t)(src)\
40638                     << 31) & ~0x80000000U)))
40639 #define EXTENSION_RADAR__DISABLE_ADCSAT_HOLD__SET(dst) \
40640                     (dst) = ((dst) &\
40641                     ~0x80000000U) | ((u_int32_t)(1) << 31)
40642 #define EXTENSION_RADAR__DISABLE_ADCSAT_HOLD__CLR(dst) \
40643                     (dst) = ((dst) &\
40644                     ~0x80000000U) | ((u_int32_t)(0) << 31)
40645 #define EXTENSION_RADAR__TYPE                                         u_int32_t
40646 #define EXTENSION_RADAR__READ                                       0xffffff00U
40647 #define EXTENSION_RADAR__WRITE                                      0xffffff00U
40648
40649 #endif /* __EXTENSION_RADAR_MACRO__ */
40650
40651
40652 /* macros for bb_reg_block.bb_chn_reg_map.BB_extension_radar */
40653 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_EXTENSION_RADAR__NUM            1
40654
40655 /* macros for BlueprintGlobalNameSpace::multichain_control */
40656 #ifndef __MULTICHAIN_CONTROL_MACRO__
40657 #define __MULTICHAIN_CONTROL_MACRO__
40658
40659 /* macros for field force_analog_gain_diff */
40660 #define MULTICHAIN_CONTROL__FORCE_ANALOG_GAIN_DIFF__SHIFT                     0
40661 #define MULTICHAIN_CONTROL__FORCE_ANALOG_GAIN_DIFF__WIDTH                     1
40662 #define MULTICHAIN_CONTROL__FORCE_ANALOG_GAIN_DIFF__MASK            0x00000001U
40663 #define MULTICHAIN_CONTROL__FORCE_ANALOG_GAIN_DIFF__READ(src) \
40664                     (u_int32_t)(src)\
40665                     & 0x00000001U
40666 #define MULTICHAIN_CONTROL__FORCE_ANALOG_GAIN_DIFF__WRITE(src) \
40667                     ((u_int32_t)(src)\
40668                     & 0x00000001U)
40669 #define MULTICHAIN_CONTROL__FORCE_ANALOG_GAIN_DIFF__MODIFY(dst, src) \
40670                     (dst) = ((dst) &\
40671                     ~0x00000001U) | ((u_int32_t)(src) &\
40672                     0x00000001U)
40673 #define MULTICHAIN_CONTROL__FORCE_ANALOG_GAIN_DIFF__VERIFY(src) \
40674                     (!(((u_int32_t)(src)\
40675                     & ~0x00000001U)))
40676 #define MULTICHAIN_CONTROL__FORCE_ANALOG_GAIN_DIFF__SET(dst) \
40677                     (dst) = ((dst) &\
40678                     ~0x00000001U) | (u_int32_t)(1)
40679 #define MULTICHAIN_CONTROL__FORCE_ANALOG_GAIN_DIFF__CLR(dst) \
40680                     (dst) = ((dst) &\
40681                     ~0x00000001U) | (u_int32_t)(0)
40682
40683 /* macros for field forced_gain_diff_01 */
40684 #define MULTICHAIN_CONTROL__FORCED_GAIN_DIFF_01__SHIFT                        1
40685 #define MULTICHAIN_CONTROL__FORCED_GAIN_DIFF_01__WIDTH                        7
40686 #define MULTICHAIN_CONTROL__FORCED_GAIN_DIFF_01__MASK               0x000000feU
40687 #define MULTICHAIN_CONTROL__FORCED_GAIN_DIFF_01__READ(src) \
40688                     (((u_int32_t)(src)\
40689                     & 0x000000feU) >> 1)
40690 #define MULTICHAIN_CONTROL__FORCED_GAIN_DIFF_01__WRITE(src) \
40691                     (((u_int32_t)(src)\
40692                     << 1) & 0x000000feU)
40693 #define MULTICHAIN_CONTROL__FORCED_GAIN_DIFF_01__MODIFY(dst, src) \
40694                     (dst) = ((dst) &\
40695                     ~0x000000feU) | (((u_int32_t)(src) <<\
40696                     1) & 0x000000feU)
40697 #define MULTICHAIN_CONTROL__FORCED_GAIN_DIFF_01__VERIFY(src) \
40698                     (!((((u_int32_t)(src)\
40699                     << 1) & ~0x000000feU)))
40700
40701 /* macros for field sync_synthon */
40702 #define MULTICHAIN_CONTROL__SYNC_SYNTHON__SHIFT                               8
40703 #define MULTICHAIN_CONTROL__SYNC_SYNTHON__WIDTH                               1
40704 #define MULTICHAIN_CONTROL__SYNC_SYNTHON__MASK                      0x00000100U
40705 #define MULTICHAIN_CONTROL__SYNC_SYNTHON__READ(src) \
40706                     (((u_int32_t)(src)\
40707                     & 0x00000100U) >> 8)
40708 #define MULTICHAIN_CONTROL__SYNC_SYNTHON__WRITE(src) \
40709                     (((u_int32_t)(src)\
40710                     << 8) & 0x00000100U)
40711 #define MULTICHAIN_CONTROL__SYNC_SYNTHON__MODIFY(dst, src) \
40712                     (dst) = ((dst) &\
40713                     ~0x00000100U) | (((u_int32_t)(src) <<\
40714                     8) & 0x00000100U)
40715 #define MULTICHAIN_CONTROL__SYNC_SYNTHON__VERIFY(src) \
40716                     (!((((u_int32_t)(src)\
40717                     << 8) & ~0x00000100U)))
40718 #define MULTICHAIN_CONTROL__SYNC_SYNTHON__SET(dst) \
40719                     (dst) = ((dst) &\
40720                     ~0x00000100U) | ((u_int32_t)(1) << 8)
40721 #define MULTICHAIN_CONTROL__SYNC_SYNTHON__CLR(dst) \
40722                     (dst) = ((dst) &\
40723                     ~0x00000100U) | ((u_int32_t)(0) << 8)
40724
40725 /* macros for field use_posedge_refclk */
40726 #define MULTICHAIN_CONTROL__USE_POSEDGE_REFCLK__SHIFT                         9
40727 #define MULTICHAIN_CONTROL__USE_POSEDGE_REFCLK__WIDTH                         1
40728 #define MULTICHAIN_CONTROL__USE_POSEDGE_REFCLK__MASK                0x00000200U
40729 #define MULTICHAIN_CONTROL__USE_POSEDGE_REFCLK__READ(src) \
40730                     (((u_int32_t)(src)\
40731                     & 0x00000200U) >> 9)
40732 #define MULTICHAIN_CONTROL__USE_POSEDGE_REFCLK__WRITE(src) \
40733                     (((u_int32_t)(src)\
40734                     << 9) & 0x00000200U)
40735 #define MULTICHAIN_CONTROL__USE_POSEDGE_REFCLK__MODIFY(dst, src) \
40736                     (dst) = ((dst) &\
40737                     ~0x00000200U) | (((u_int32_t)(src) <<\
40738                     9) & 0x00000200U)
40739 #define MULTICHAIN_CONTROL__USE_POSEDGE_REFCLK__VERIFY(src) \
40740                     (!((((u_int32_t)(src)\
40741                     << 9) & ~0x00000200U)))
40742 #define MULTICHAIN_CONTROL__USE_POSEDGE_REFCLK__SET(dst) \
40743                     (dst) = ((dst) &\
40744                     ~0x00000200U) | ((u_int32_t)(1) << 9)
40745 #define MULTICHAIN_CONTROL__USE_POSEDGE_REFCLK__CLR(dst) \
40746                     (dst) = ((dst) &\
40747                     ~0x00000200U) | ((u_int32_t)(0) << 9)
40748
40749 /* macros for field cf_short_sat */
40750 #define MULTICHAIN_CONTROL__CF_SHORT_SAT__SHIFT                              10
40751 #define MULTICHAIN_CONTROL__CF_SHORT_SAT__WIDTH                              11
40752 #define MULTICHAIN_CONTROL__CF_SHORT_SAT__MASK                      0x001ffc00U
40753 #define MULTICHAIN_CONTROL__CF_SHORT_SAT__READ(src) \
40754                     (((u_int32_t)(src)\
40755                     & 0x001ffc00U) >> 10)
40756 #define MULTICHAIN_CONTROL__CF_SHORT_SAT__WRITE(src) \
40757                     (((u_int32_t)(src)\
40758                     << 10) & 0x001ffc00U)
40759 #define MULTICHAIN_CONTROL__CF_SHORT_SAT__MODIFY(dst, src) \
40760                     (dst) = ((dst) &\
40761                     ~0x001ffc00U) | (((u_int32_t)(src) <<\
40762                     10) & 0x001ffc00U)
40763 #define MULTICHAIN_CONTROL__CF_SHORT_SAT__VERIFY(src) \
40764                     (!((((u_int32_t)(src)\
40765                     << 10) & ~0x001ffc00U)))
40766
40767 /* macros for field forced_gain_diff_02 */
40768 #define MULTICHAIN_CONTROL__FORCED_GAIN_DIFF_02__SHIFT                       22
40769 #define MULTICHAIN_CONTROL__FORCED_GAIN_DIFF_02__WIDTH                        7
40770 #define MULTICHAIN_CONTROL__FORCED_GAIN_DIFF_02__MASK               0x1fc00000U
40771 #define MULTICHAIN_CONTROL__FORCED_GAIN_DIFF_02__READ(src) \
40772                     (((u_int32_t)(src)\
40773                     & 0x1fc00000U) >> 22)
40774 #define MULTICHAIN_CONTROL__FORCED_GAIN_DIFF_02__WRITE(src) \
40775                     (((u_int32_t)(src)\
40776                     << 22) & 0x1fc00000U)
40777 #define MULTICHAIN_CONTROL__FORCED_GAIN_DIFF_02__MODIFY(dst, src) \
40778                     (dst) = ((dst) &\
40779                     ~0x1fc00000U) | (((u_int32_t)(src) <<\
40780                     22) & 0x1fc00000U)
40781 #define MULTICHAIN_CONTROL__FORCED_GAIN_DIFF_02__VERIFY(src) \
40782                     (!((((u_int32_t)(src)\
40783                     << 22) & ~0x1fc00000U)))
40784
40785 /* macros for field force_sigma_zero */
40786 #define MULTICHAIN_CONTROL__FORCE_SIGMA_ZERO__SHIFT                          29
40787 #define MULTICHAIN_CONTROL__FORCE_SIGMA_ZERO__WIDTH                           1
40788 #define MULTICHAIN_CONTROL__FORCE_SIGMA_ZERO__MASK                  0x20000000U
40789 #define MULTICHAIN_CONTROL__FORCE_SIGMA_ZERO__READ(src) \
40790                     (((u_int32_t)(src)\
40791                     & 0x20000000U) >> 29)
40792 #define MULTICHAIN_CONTROL__FORCE_SIGMA_ZERO__WRITE(src) \
40793                     (((u_int32_t)(src)\
40794                     << 29) & 0x20000000U)
40795 #define MULTICHAIN_CONTROL__FORCE_SIGMA_ZERO__MODIFY(dst, src) \
40796                     (dst) = ((dst) &\
40797                     ~0x20000000U) | (((u_int32_t)(src) <<\
40798                     29) & 0x20000000U)
40799 #define MULTICHAIN_CONTROL__FORCE_SIGMA_ZERO__VERIFY(src) \
40800                     (!((((u_int32_t)(src)\
40801                     << 29) & ~0x20000000U)))
40802 #define MULTICHAIN_CONTROL__FORCE_SIGMA_ZERO__SET(dst) \
40803                     (dst) = ((dst) &\
40804                     ~0x20000000U) | ((u_int32_t)(1) << 29)
40805 #define MULTICHAIN_CONTROL__FORCE_SIGMA_ZERO__CLR(dst) \
40806                     (dst) = ((dst) &\
40807                     ~0x20000000U) | ((u_int32_t)(0) << 29)
40808 #define MULTICHAIN_CONTROL__TYPE                                      u_int32_t
40809 #define MULTICHAIN_CONTROL__READ                                    0x3fdfffffU
40810 #define MULTICHAIN_CONTROL__WRITE                                   0x3fdfffffU
40811
40812 #endif /* __MULTICHAIN_CONTROL_MACRO__ */
40813
40814
40815 /* macros for bb_reg_block.bb_chn_reg_map.BB_multichain_control */
40816 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_MULTICHAIN_CONTROL__NUM         1
40817
40818 /* macros for BlueprintGlobalNameSpace::per_chain_csd */
40819 #ifndef __PER_CHAIN_CSD_MACRO__
40820 #define __PER_CHAIN_CSD_MACRO__
40821
40822 /* macros for field csd_chn1_2chains */
40823 #define PER_CHAIN_CSD__CSD_CHN1_2CHAINS__SHIFT                                0
40824 #define PER_CHAIN_CSD__CSD_CHN1_2CHAINS__WIDTH                                5
40825 #define PER_CHAIN_CSD__CSD_CHN1_2CHAINS__MASK                       0x0000001fU
40826 #define PER_CHAIN_CSD__CSD_CHN1_2CHAINS__READ(src) \
40827                     (u_int32_t)(src)\
40828                     & 0x0000001fU
40829 #define PER_CHAIN_CSD__CSD_CHN1_2CHAINS__WRITE(src) \
40830                     ((u_int32_t)(src)\
40831                     & 0x0000001fU)
40832 #define PER_CHAIN_CSD__CSD_CHN1_2CHAINS__MODIFY(dst, src) \
40833                     (dst) = ((dst) &\
40834                     ~0x0000001fU) | ((u_int32_t)(src) &\
40835                     0x0000001fU)
40836 #define PER_CHAIN_CSD__CSD_CHN1_2CHAINS__VERIFY(src) \
40837                     (!(((u_int32_t)(src)\
40838                     & ~0x0000001fU)))
40839
40840 /* macros for field csd_chn1_3chains */
40841 #define PER_CHAIN_CSD__CSD_CHN1_3CHAINS__SHIFT                                5
40842 #define PER_CHAIN_CSD__CSD_CHN1_3CHAINS__WIDTH                                5
40843 #define PER_CHAIN_CSD__CSD_CHN1_3CHAINS__MASK                       0x000003e0U
40844 #define PER_CHAIN_CSD__CSD_CHN1_3CHAINS__READ(src) \
40845                     (((u_int32_t)(src)\
40846                     & 0x000003e0U) >> 5)
40847 #define PER_CHAIN_CSD__CSD_CHN1_3CHAINS__WRITE(src) \
40848                     (((u_int32_t)(src)\
40849                     << 5) & 0x000003e0U)
40850 #define PER_CHAIN_CSD__CSD_CHN1_3CHAINS__MODIFY(dst, src) \
40851                     (dst) = ((dst) &\
40852                     ~0x000003e0U) | (((u_int32_t)(src) <<\
40853                     5) & 0x000003e0U)
40854 #define PER_CHAIN_CSD__CSD_CHN1_3CHAINS__VERIFY(src) \
40855                     (!((((u_int32_t)(src)\
40856                     << 5) & ~0x000003e0U)))
40857
40858 /* macros for field csd_chn2_3chains */
40859 #define PER_CHAIN_CSD__CSD_CHN2_3CHAINS__SHIFT                               10
40860 #define PER_CHAIN_CSD__CSD_CHN2_3CHAINS__WIDTH                                5
40861 #define PER_CHAIN_CSD__CSD_CHN2_3CHAINS__MASK                       0x00007c00U
40862 #define PER_CHAIN_CSD__CSD_CHN2_3CHAINS__READ(src) \
40863                     (((u_int32_t)(src)\
40864                     & 0x00007c00U) >> 10)
40865 #define PER_CHAIN_CSD__CSD_CHN2_3CHAINS__WRITE(src) \
40866                     (((u_int32_t)(src)\
40867                     << 10) & 0x00007c00U)
40868 #define PER_CHAIN_CSD__CSD_CHN2_3CHAINS__MODIFY(dst, src) \
40869                     (dst) = ((dst) &\
40870                     ~0x00007c00U) | (((u_int32_t)(src) <<\
40871                     10) & 0x00007c00U)
40872 #define PER_CHAIN_CSD__CSD_CHN2_3CHAINS__VERIFY(src) \
40873                     (!((((u_int32_t)(src)\
40874                     << 10) & ~0x00007c00U)))
40875 #define PER_CHAIN_CSD__TYPE                                           u_int32_t
40876 #define PER_CHAIN_CSD__READ                                         0x00007fffU
40877 #define PER_CHAIN_CSD__WRITE                                        0x00007fffU
40878
40879 #endif /* __PER_CHAIN_CSD_MACRO__ */
40880
40881
40882 /* macros for bb_reg_block.bb_chn_reg_map.BB_per_chain_csd */
40883 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_PER_CHAIN_CSD__NUM              1
40884
40885 /* macros for BlueprintGlobalNameSpace::tx_crc */
40886 #ifndef __TX_CRC_MACRO__
40887 #define __TX_CRC_MACRO__
40888
40889 /* macros for field tx_crc */
40890 #define TX_CRC__TX_CRC__SHIFT                                                 0
40891 #define TX_CRC__TX_CRC__WIDTH                                                16
40892 #define TX_CRC__TX_CRC__MASK                                        0x0000ffffU
40893 #define TX_CRC__TX_CRC__READ(src)                (u_int32_t)(src) & 0x0000ffffU
40894 #define TX_CRC__TYPE                                                  u_int32_t
40895 #define TX_CRC__READ                                                0x0000ffffU
40896
40897 #endif /* __TX_CRC_MACRO__ */
40898
40899
40900 /* macros for bb_reg_block.bb_chn_reg_map.BB_tx_crc */
40901 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_TX_CRC__NUM                     1
40902
40903 /* macros for BlueprintGlobalNameSpace::tstdac_constant */
40904 #ifndef __TSTDAC_CONSTANT_MACRO__
40905 #define __TSTDAC_CONSTANT_MACRO__
40906
40907 /* macros for field cf_tstdac_constant_i */
40908 #define TSTDAC_CONSTANT__CF_TSTDAC_CONSTANT_I__SHIFT                          0
40909 #define TSTDAC_CONSTANT__CF_TSTDAC_CONSTANT_I__WIDTH                         11
40910 #define TSTDAC_CONSTANT__CF_TSTDAC_CONSTANT_I__MASK                 0x000007ffU
40911 #define TSTDAC_CONSTANT__CF_TSTDAC_CONSTANT_I__READ(src) \
40912                     (u_int32_t)(src)\
40913                     & 0x000007ffU
40914 #define TSTDAC_CONSTANT__CF_TSTDAC_CONSTANT_I__WRITE(src) \
40915                     ((u_int32_t)(src)\
40916                     & 0x000007ffU)
40917 #define TSTDAC_CONSTANT__CF_TSTDAC_CONSTANT_I__MODIFY(dst, src) \
40918                     (dst) = ((dst) &\
40919                     ~0x000007ffU) | ((u_int32_t)(src) &\
40920                     0x000007ffU)
40921 #define TSTDAC_CONSTANT__CF_TSTDAC_CONSTANT_I__VERIFY(src) \
40922                     (!(((u_int32_t)(src)\
40923                     & ~0x000007ffU)))
40924
40925 /* macros for field cf_tstdac_constant_q */
40926 #define TSTDAC_CONSTANT__CF_TSTDAC_CONSTANT_Q__SHIFT                         11
40927 #define TSTDAC_CONSTANT__CF_TSTDAC_CONSTANT_Q__WIDTH                         11
40928 #define TSTDAC_CONSTANT__CF_TSTDAC_CONSTANT_Q__MASK                 0x003ff800U
40929 #define TSTDAC_CONSTANT__CF_TSTDAC_CONSTANT_Q__READ(src) \
40930                     (((u_int32_t)(src)\
40931                     & 0x003ff800U) >> 11)
40932 #define TSTDAC_CONSTANT__CF_TSTDAC_CONSTANT_Q__WRITE(src) \
40933                     (((u_int32_t)(src)\
40934                     << 11) & 0x003ff800U)
40935 #define TSTDAC_CONSTANT__CF_TSTDAC_CONSTANT_Q__MODIFY(dst, src) \
40936                     (dst) = ((dst) &\
40937                     ~0x003ff800U) | (((u_int32_t)(src) <<\
40938                     11) & 0x003ff800U)
40939 #define TSTDAC_CONSTANT__CF_TSTDAC_CONSTANT_Q__VERIFY(src) \
40940                     (!((((u_int32_t)(src)\
40941                     << 11) & ~0x003ff800U)))
40942 #define TSTDAC_CONSTANT__TYPE                                         u_int32_t
40943 #define TSTDAC_CONSTANT__READ                                       0x003fffffU
40944 #define TSTDAC_CONSTANT__WRITE                                      0x003fffffU
40945
40946 #endif /* __TSTDAC_CONSTANT_MACRO__ */
40947
40948
40949 /* macros for bb_reg_block.bb_chn_reg_map.BB_tstdac_constant */
40950 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_TSTDAC_CONSTANT__NUM            1
40951
40952 /* macros for BlueprintGlobalNameSpace::spur_report_b0 */
40953 #ifndef __SPUR_REPORT_B0_MACRO__
40954 #define __SPUR_REPORT_B0_MACRO__
40955
40956 /* macros for field spur_est_i_0 */
40957 #define SPUR_REPORT_B0__SPUR_EST_I_0__SHIFT                                   0
40958 #define SPUR_REPORT_B0__SPUR_EST_I_0__WIDTH                                   8
40959 #define SPUR_REPORT_B0__SPUR_EST_I_0__MASK                          0x000000ffU
40960 #define SPUR_REPORT_B0__SPUR_EST_I_0__READ(src)  (u_int32_t)(src) & 0x000000ffU
40961
40962 /* macros for field spur_est_q_0 */
40963 #define SPUR_REPORT_B0__SPUR_EST_Q_0__SHIFT                                   8
40964 #define SPUR_REPORT_B0__SPUR_EST_Q_0__WIDTH                                   8
40965 #define SPUR_REPORT_B0__SPUR_EST_Q_0__MASK                          0x0000ff00U
40966 #define SPUR_REPORT_B0__SPUR_EST_Q_0__READ(src) \
40967                     (((u_int32_t)(src)\
40968                     & 0x0000ff00U) >> 8)
40969
40970 /* macros for field power_with_spur_removed_0 */
40971 #define SPUR_REPORT_B0__POWER_WITH_SPUR_REMOVED_0__SHIFT                     16
40972 #define SPUR_REPORT_B0__POWER_WITH_SPUR_REMOVED_0__WIDTH                     16
40973 #define SPUR_REPORT_B0__POWER_WITH_SPUR_REMOVED_0__MASK             0xffff0000U
40974 #define SPUR_REPORT_B0__POWER_WITH_SPUR_REMOVED_0__READ(src) \
40975                     (((u_int32_t)(src)\
40976                     & 0xffff0000U) >> 16)
40977 #define SPUR_REPORT_B0__TYPE                                          u_int32_t
40978 #define SPUR_REPORT_B0__READ                                        0xffffffffU
40979
40980 #endif /* __SPUR_REPORT_B0_MACRO__ */
40981
40982
40983 /* macros for bb_reg_block.bb_chn_reg_map.BB_spur_report_b0 */
40984 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_SPUR_REPORT_B0__NUM             1
40985
40986 /* macros for BlueprintGlobalNameSpace::txiqcal_control_3 */
40987 #ifndef __TXIQCAL_CONTROL_3_MACRO__
40988 #define __TXIQCAL_CONTROL_3_MACRO__
40989
40990 /* macros for field pwr_high_db */
40991 #define TXIQCAL_CONTROL_3__PWR_HIGH_DB__SHIFT                                 0
40992 #define TXIQCAL_CONTROL_3__PWR_HIGH_DB__WIDTH                                 6
40993 #define TXIQCAL_CONTROL_3__PWR_HIGH_DB__MASK                        0x0000003fU
40994 #define TXIQCAL_CONTROL_3__PWR_HIGH_DB__READ(src) \
40995                     (u_int32_t)(src)\
40996                     & 0x0000003fU
40997 #define TXIQCAL_CONTROL_3__PWR_HIGH_DB__WRITE(src) \
40998                     ((u_int32_t)(src)\
40999                     & 0x0000003fU)
41000 #define TXIQCAL_CONTROL_3__PWR_HIGH_DB__MODIFY(dst, src) \
41001                     (dst) = ((dst) &\
41002                     ~0x0000003fU) | ((u_int32_t)(src) &\
41003                     0x0000003fU)
41004 #define TXIQCAL_CONTROL_3__PWR_HIGH_DB__VERIFY(src) \
41005                     (!(((u_int32_t)(src)\
41006                     & ~0x0000003fU)))
41007
41008 /* macros for field pwr_low_db */
41009 #define TXIQCAL_CONTROL_3__PWR_LOW_DB__SHIFT                                  6
41010 #define TXIQCAL_CONTROL_3__PWR_LOW_DB__WIDTH                                  6
41011 #define TXIQCAL_CONTROL_3__PWR_LOW_DB__MASK                         0x00000fc0U
41012 #define TXIQCAL_CONTROL_3__PWR_LOW_DB__READ(src) \
41013                     (((u_int32_t)(src)\
41014                     & 0x00000fc0U) >> 6)
41015 #define TXIQCAL_CONTROL_3__PWR_LOW_DB__WRITE(src) \
41016                     (((u_int32_t)(src)\
41017                     << 6) & 0x00000fc0U)
41018 #define TXIQCAL_CONTROL_3__PWR_LOW_DB__MODIFY(dst, src) \
41019                     (dst) = ((dst) &\
41020                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
41021                     6) & 0x00000fc0U)
41022 #define TXIQCAL_CONTROL_3__PWR_LOW_DB__VERIFY(src) \
41023                     (!((((u_int32_t)(src)\
41024                     << 6) & ~0x00000fc0U)))
41025
41026 /* macros for field iqcal_tone_phs_step */
41027 #define TXIQCAL_CONTROL_3__IQCAL_TONE_PHS_STEP__SHIFT                        12
41028 #define TXIQCAL_CONTROL_3__IQCAL_TONE_PHS_STEP__WIDTH                        10
41029 #define TXIQCAL_CONTROL_3__IQCAL_TONE_PHS_STEP__MASK                0x003ff000U
41030 #define TXIQCAL_CONTROL_3__IQCAL_TONE_PHS_STEP__READ(src) \
41031                     (((u_int32_t)(src)\
41032                     & 0x003ff000U) >> 12)
41033 #define TXIQCAL_CONTROL_3__IQCAL_TONE_PHS_STEP__WRITE(src) \
41034                     (((u_int32_t)(src)\
41035                     << 12) & 0x003ff000U)
41036 #define TXIQCAL_CONTROL_3__IQCAL_TONE_PHS_STEP__MODIFY(dst, src) \
41037                     (dst) = ((dst) &\
41038                     ~0x003ff000U) | (((u_int32_t)(src) <<\
41039                     12) & 0x003ff000U)
41040 #define TXIQCAL_CONTROL_3__IQCAL_TONE_PHS_STEP__VERIFY(src) \
41041                     (!((((u_int32_t)(src)\
41042                     << 12) & ~0x003ff000U)))
41043
41044 /* macros for field dc_est_len */
41045 #define TXIQCAL_CONTROL_3__DC_EST_LEN__SHIFT                                 22
41046 #define TXIQCAL_CONTROL_3__DC_EST_LEN__WIDTH                                  2
41047 #define TXIQCAL_CONTROL_3__DC_EST_LEN__MASK                         0x00c00000U
41048 #define TXIQCAL_CONTROL_3__DC_EST_LEN__READ(src) \
41049                     (((u_int32_t)(src)\
41050                     & 0x00c00000U) >> 22)
41051 #define TXIQCAL_CONTROL_3__DC_EST_LEN__WRITE(src) \
41052                     (((u_int32_t)(src)\
41053                     << 22) & 0x00c00000U)
41054 #define TXIQCAL_CONTROL_3__DC_EST_LEN__MODIFY(dst, src) \
41055                     (dst) = ((dst) &\
41056                     ~0x00c00000U) | (((u_int32_t)(src) <<\
41057                     22) & 0x00c00000U)
41058 #define TXIQCAL_CONTROL_3__DC_EST_LEN__VERIFY(src) \
41059                     (!((((u_int32_t)(src)\
41060                     << 22) & ~0x00c00000U)))
41061
41062 /* macros for field adc_sat_len */
41063 #define TXIQCAL_CONTROL_3__ADC_SAT_LEN__SHIFT                                24
41064 #define TXIQCAL_CONTROL_3__ADC_SAT_LEN__WIDTH                                 1
41065 #define TXIQCAL_CONTROL_3__ADC_SAT_LEN__MASK                        0x01000000U
41066 #define TXIQCAL_CONTROL_3__ADC_SAT_LEN__READ(src) \
41067                     (((u_int32_t)(src)\
41068                     & 0x01000000U) >> 24)
41069 #define TXIQCAL_CONTROL_3__ADC_SAT_LEN__WRITE(src) \
41070                     (((u_int32_t)(src)\
41071                     << 24) & 0x01000000U)
41072 #define TXIQCAL_CONTROL_3__ADC_SAT_LEN__MODIFY(dst, src) \
41073                     (dst) = ((dst) &\
41074                     ~0x01000000U) | (((u_int32_t)(src) <<\
41075                     24) & 0x01000000U)
41076 #define TXIQCAL_CONTROL_3__ADC_SAT_LEN__VERIFY(src) \
41077                     (!((((u_int32_t)(src)\
41078                     << 24) & ~0x01000000U)))
41079 #define TXIQCAL_CONTROL_3__ADC_SAT_LEN__SET(dst) \
41080                     (dst) = ((dst) &\
41081                     ~0x01000000U) | ((u_int32_t)(1) << 24)
41082 #define TXIQCAL_CONTROL_3__ADC_SAT_LEN__CLR(dst) \
41083                     (dst) = ((dst) &\
41084                     ~0x01000000U) | ((u_int32_t)(0) << 24)
41085
41086 /* macros for field adc_sat_sel */
41087 #define TXIQCAL_CONTROL_3__ADC_SAT_SEL__SHIFT                                25
41088 #define TXIQCAL_CONTROL_3__ADC_SAT_SEL__WIDTH                                 2
41089 #define TXIQCAL_CONTROL_3__ADC_SAT_SEL__MASK                        0x06000000U
41090 #define TXIQCAL_CONTROL_3__ADC_SAT_SEL__READ(src) \
41091                     (((u_int32_t)(src)\
41092                     & 0x06000000U) >> 25)
41093 #define TXIQCAL_CONTROL_3__ADC_SAT_SEL__WRITE(src) \
41094                     (((u_int32_t)(src)\
41095                     << 25) & 0x06000000U)
41096 #define TXIQCAL_CONTROL_3__ADC_SAT_SEL__MODIFY(dst, src) \
41097                     (dst) = ((dst) &\
41098                     ~0x06000000U) | (((u_int32_t)(src) <<\
41099                     25) & 0x06000000U)
41100 #define TXIQCAL_CONTROL_3__ADC_SAT_SEL__VERIFY(src) \
41101                     (!((((u_int32_t)(src)\
41102                     << 25) & ~0x06000000U)))
41103
41104 /* macros for field iqcal_meas_len */
41105 #define TXIQCAL_CONTROL_3__IQCAL_MEAS_LEN__SHIFT                             27
41106 #define TXIQCAL_CONTROL_3__IQCAL_MEAS_LEN__WIDTH                              2
41107 #define TXIQCAL_CONTROL_3__IQCAL_MEAS_LEN__MASK                     0x18000000U
41108 #define TXIQCAL_CONTROL_3__IQCAL_MEAS_LEN__READ(src) \
41109                     (((u_int32_t)(src)\
41110                     & 0x18000000U) >> 27)
41111 #define TXIQCAL_CONTROL_3__IQCAL_MEAS_LEN__WRITE(src) \
41112                     (((u_int32_t)(src)\
41113                     << 27) & 0x18000000U)
41114 #define TXIQCAL_CONTROL_3__IQCAL_MEAS_LEN__MODIFY(dst, src) \
41115                     (dst) = ((dst) &\
41116                     ~0x18000000U) | (((u_int32_t)(src) <<\
41117                     27) & 0x18000000U)
41118 #define TXIQCAL_CONTROL_3__IQCAL_MEAS_LEN__VERIFY(src) \
41119                     (!((((u_int32_t)(src)\
41120                     << 27) & ~0x18000000U)))
41121
41122 /* macros for field desired_size_db */
41123 #define TXIQCAL_CONTROL_3__DESIRED_SIZE_DB__SHIFT                            29
41124 #define TXIQCAL_CONTROL_3__DESIRED_SIZE_DB__WIDTH                             2
41125 #define TXIQCAL_CONTROL_3__DESIRED_SIZE_DB__MASK                    0x60000000U
41126 #define TXIQCAL_CONTROL_3__DESIRED_SIZE_DB__READ(src) \
41127                     (((u_int32_t)(src)\
41128                     & 0x60000000U) >> 29)
41129 #define TXIQCAL_CONTROL_3__DESIRED_SIZE_DB__WRITE(src) \
41130                     (((u_int32_t)(src)\
41131                     << 29) & 0x60000000U)
41132 #define TXIQCAL_CONTROL_3__DESIRED_SIZE_DB__MODIFY(dst, src) \
41133                     (dst) = ((dst) &\
41134                     ~0x60000000U) | (((u_int32_t)(src) <<\
41135                     29) & 0x60000000U)
41136 #define TXIQCAL_CONTROL_3__DESIRED_SIZE_DB__VERIFY(src) \
41137                     (!((((u_int32_t)(src)\
41138                     << 29) & ~0x60000000U)))
41139
41140 /* macros for field tx_iqcorr_en */
41141 #define TXIQCAL_CONTROL_3__TX_IQCORR_EN__SHIFT                               31
41142 #define TXIQCAL_CONTROL_3__TX_IQCORR_EN__WIDTH                                1
41143 #define TXIQCAL_CONTROL_3__TX_IQCORR_EN__MASK                       0x80000000U
41144 #define TXIQCAL_CONTROL_3__TX_IQCORR_EN__READ(src) \
41145                     (((u_int32_t)(src)\
41146                     & 0x80000000U) >> 31)
41147 #define TXIQCAL_CONTROL_3__TX_IQCORR_EN__WRITE(src) \
41148                     (((u_int32_t)(src)\
41149                     << 31) & 0x80000000U)
41150 #define TXIQCAL_CONTROL_3__TX_IQCORR_EN__MODIFY(dst, src) \
41151                     (dst) = ((dst) &\
41152                     ~0x80000000U) | (((u_int32_t)(src) <<\
41153                     31) & 0x80000000U)
41154 #define TXIQCAL_CONTROL_3__TX_IQCORR_EN__VERIFY(src) \
41155                     (!((((u_int32_t)(src)\
41156                     << 31) & ~0x80000000U)))
41157 #define TXIQCAL_CONTROL_3__TX_IQCORR_EN__SET(dst) \
41158                     (dst) = ((dst) &\
41159                     ~0x80000000U) | ((u_int32_t)(1) << 31)
41160 #define TXIQCAL_CONTROL_3__TX_IQCORR_EN__CLR(dst) \
41161                     (dst) = ((dst) &\
41162                     ~0x80000000U) | ((u_int32_t)(0) << 31)
41163 #define TXIQCAL_CONTROL_3__TYPE                                       u_int32_t
41164 #define TXIQCAL_CONTROL_3__READ                                     0xffffffffU
41165 #define TXIQCAL_CONTROL_3__WRITE                                    0xffffffffU
41166
41167 #endif /* __TXIQCAL_CONTROL_3_MACRO__ */
41168
41169
41170 /* macros for bb_reg_block.bb_chn_reg_map.BB_txiqcal_control_3 */
41171 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_TXIQCAL_CONTROL_3__NUM          1
41172
41173 /* macros for BlueprintGlobalNameSpace::iq_adc_meas_0_b0 */
41174 #ifndef __IQ_ADC_MEAS_0_B0_MACRO__
41175 #define __IQ_ADC_MEAS_0_B0_MACRO__
41176
41177 /* macros for field gain_dc_iq_cal_meas_0_0 */
41178 #define IQ_ADC_MEAS_0_B0__GAIN_DC_IQ_CAL_MEAS_0_0__SHIFT                      0
41179 #define IQ_ADC_MEAS_0_B0__GAIN_DC_IQ_CAL_MEAS_0_0__WIDTH                     32
41180 #define IQ_ADC_MEAS_0_B0__GAIN_DC_IQ_CAL_MEAS_0_0__MASK             0xffffffffU
41181 #define IQ_ADC_MEAS_0_B0__GAIN_DC_IQ_CAL_MEAS_0_0__READ(src) \
41182                     (u_int32_t)(src)\
41183                     & 0xffffffffU
41184 #define IQ_ADC_MEAS_0_B0__TYPE                                        u_int32_t
41185 #define IQ_ADC_MEAS_0_B0__READ                                      0xffffffffU
41186
41187 #endif /* __IQ_ADC_MEAS_0_B0_MACRO__ */
41188
41189
41190 /* macros for bb_reg_block.bb_chn_reg_map.BB_iq_adc_meas_0_b0 */
41191 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_IQ_ADC_MEAS_0_B0__NUM           1
41192
41193 /* macros for BlueprintGlobalNameSpace::iq_adc_meas_1_b0 */
41194 #ifndef __IQ_ADC_MEAS_1_B0_MACRO__
41195 #define __IQ_ADC_MEAS_1_B0_MACRO__
41196
41197 /* macros for field gain_dc_iq_cal_meas_1_0 */
41198 #define IQ_ADC_MEAS_1_B0__GAIN_DC_IQ_CAL_MEAS_1_0__SHIFT                      0
41199 #define IQ_ADC_MEAS_1_B0__GAIN_DC_IQ_CAL_MEAS_1_0__WIDTH                     32
41200 #define IQ_ADC_MEAS_1_B0__GAIN_DC_IQ_CAL_MEAS_1_0__MASK             0xffffffffU
41201 #define IQ_ADC_MEAS_1_B0__GAIN_DC_IQ_CAL_MEAS_1_0__READ(src) \
41202                     (u_int32_t)(src)\
41203                     & 0xffffffffU
41204 #define IQ_ADC_MEAS_1_B0__TYPE                                        u_int32_t
41205 #define IQ_ADC_MEAS_1_B0__READ                                      0xffffffffU
41206
41207 #endif /* __IQ_ADC_MEAS_1_B0_MACRO__ */
41208
41209
41210 /* macros for bb_reg_block.bb_chn_reg_map.BB_iq_adc_meas_1_b0 */
41211 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_IQ_ADC_MEAS_1_B0__NUM           1
41212
41213 /* macros for BlueprintGlobalNameSpace::iq_adc_meas_2_b0 */
41214 #ifndef __IQ_ADC_MEAS_2_B0_MACRO__
41215 #define __IQ_ADC_MEAS_2_B0_MACRO__
41216
41217 /* macros for field gain_dc_iq_cal_meas_2_0 */
41218 #define IQ_ADC_MEAS_2_B0__GAIN_DC_IQ_CAL_MEAS_2_0__SHIFT                      0
41219 #define IQ_ADC_MEAS_2_B0__GAIN_DC_IQ_CAL_MEAS_2_0__WIDTH                     32
41220 #define IQ_ADC_MEAS_2_B0__GAIN_DC_IQ_CAL_MEAS_2_0__MASK             0xffffffffU
41221 #define IQ_ADC_MEAS_2_B0__GAIN_DC_IQ_CAL_MEAS_2_0__READ(src) \
41222                     (u_int32_t)(src)\
41223                     & 0xffffffffU
41224 #define IQ_ADC_MEAS_2_B0__TYPE                                        u_int32_t
41225 #define IQ_ADC_MEAS_2_B0__READ                                      0xffffffffU
41226
41227 #endif /* __IQ_ADC_MEAS_2_B0_MACRO__ */
41228
41229
41230 /* macros for bb_reg_block.bb_chn_reg_map.BB_iq_adc_meas_2_b0 */
41231 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_IQ_ADC_MEAS_2_B0__NUM           1
41232
41233 /* macros for BlueprintGlobalNameSpace::iq_adc_meas_3_b0 */
41234 #ifndef __IQ_ADC_MEAS_3_B0_MACRO__
41235 #define __IQ_ADC_MEAS_3_B0_MACRO__
41236
41237 /* macros for field gain_dc_iq_cal_meas_3_0 */
41238 #define IQ_ADC_MEAS_3_B0__GAIN_DC_IQ_CAL_MEAS_3_0__SHIFT                      0
41239 #define IQ_ADC_MEAS_3_B0__GAIN_DC_IQ_CAL_MEAS_3_0__WIDTH                     32
41240 #define IQ_ADC_MEAS_3_B0__GAIN_DC_IQ_CAL_MEAS_3_0__MASK             0xffffffffU
41241 #define IQ_ADC_MEAS_3_B0__GAIN_DC_IQ_CAL_MEAS_3_0__READ(src) \
41242                     (u_int32_t)(src)\
41243                     & 0xffffffffU
41244 #define IQ_ADC_MEAS_3_B0__TYPE                                        u_int32_t
41245 #define IQ_ADC_MEAS_3_B0__READ                                      0xffffffffU
41246
41247 #endif /* __IQ_ADC_MEAS_3_B0_MACRO__ */
41248
41249
41250 /* macros for bb_reg_block.bb_chn_reg_map.BB_iq_adc_meas_3_b0 */
41251 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_IQ_ADC_MEAS_3_B0__NUM           1
41252
41253 /* macros for BlueprintGlobalNameSpace::tx_phase_ramp_b0 */
41254 #ifndef __TX_PHASE_RAMP_B0_MACRO__
41255 #define __TX_PHASE_RAMP_B0_MACRO__
41256
41257 /* macros for field cf_phase_ramp_enable_0 */
41258 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_ENABLE_0__SHIFT                       0
41259 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_ENABLE_0__WIDTH                       1
41260 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_ENABLE_0__MASK              0x00000001U
41261 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_ENABLE_0__READ(src) \
41262                     (u_int32_t)(src)\
41263                     & 0x00000001U
41264 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_ENABLE_0__WRITE(src) \
41265                     ((u_int32_t)(src)\
41266                     & 0x00000001U)
41267 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_ENABLE_0__MODIFY(dst, src) \
41268                     (dst) = ((dst) &\
41269                     ~0x00000001U) | ((u_int32_t)(src) &\
41270                     0x00000001U)
41271 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_ENABLE_0__VERIFY(src) \
41272                     (!(((u_int32_t)(src)\
41273                     & ~0x00000001U)))
41274 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_ENABLE_0__SET(dst) \
41275                     (dst) = ((dst) &\
41276                     ~0x00000001U) | (u_int32_t)(1)
41277 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_ENABLE_0__CLR(dst) \
41278                     (dst) = ((dst) &\
41279                     ~0x00000001U) | (u_int32_t)(0)
41280
41281 /* macros for field cf_phase_ramp_bias_0 */
41282 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_BIAS_0__SHIFT                         1
41283 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_BIAS_0__WIDTH                         6
41284 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_BIAS_0__MASK                0x0000007eU
41285 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_BIAS_0__READ(src) \
41286                     (((u_int32_t)(src)\
41287                     & 0x0000007eU) >> 1)
41288 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_BIAS_0__WRITE(src) \
41289                     (((u_int32_t)(src)\
41290                     << 1) & 0x0000007eU)
41291 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_BIAS_0__MODIFY(dst, src) \
41292                     (dst) = ((dst) &\
41293                     ~0x0000007eU) | (((u_int32_t)(src) <<\
41294                     1) & 0x0000007eU)
41295 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_BIAS_0__VERIFY(src) \
41296                     (!((((u_int32_t)(src)\
41297                     << 1) & ~0x0000007eU)))
41298
41299 /* macros for field cf_phase_ramp_init_0 */
41300 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_INIT_0__SHIFT                         7
41301 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_INIT_0__WIDTH                        10
41302 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_INIT_0__MASK                0x0001ff80U
41303 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_INIT_0__READ(src) \
41304                     (((u_int32_t)(src)\
41305                     & 0x0001ff80U) >> 7)
41306 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_INIT_0__WRITE(src) \
41307                     (((u_int32_t)(src)\
41308                     << 7) & 0x0001ff80U)
41309 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_INIT_0__MODIFY(dst, src) \
41310                     (dst) = ((dst) &\
41311                     ~0x0001ff80U) | (((u_int32_t)(src) <<\
41312                     7) & 0x0001ff80U)
41313 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_INIT_0__VERIFY(src) \
41314                     (!((((u_int32_t)(src)\
41315                     << 7) & ~0x0001ff80U)))
41316
41317 /* macros for field cf_phase_ramp_alpha_0 */
41318 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_ALPHA_0__SHIFT                       17
41319 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_ALPHA_0__WIDTH                        8
41320 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_ALPHA_0__MASK               0x01fe0000U
41321 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_ALPHA_0__READ(src) \
41322                     (((u_int32_t)(src)\
41323                     & 0x01fe0000U) >> 17)
41324 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_ALPHA_0__WRITE(src) \
41325                     (((u_int32_t)(src)\
41326                     << 17) & 0x01fe0000U)
41327 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_ALPHA_0__MODIFY(dst, src) \
41328                     (dst) = ((dst) &\
41329                     ~0x01fe0000U) | (((u_int32_t)(src) <<\
41330                     17) & 0x01fe0000U)
41331 #define TX_PHASE_RAMP_B0__CF_PHASE_RAMP_ALPHA_0__VERIFY(src) \
41332                     (!((((u_int32_t)(src)\
41333                     << 17) & ~0x01fe0000U)))
41334 #define TX_PHASE_RAMP_B0__TYPE                                        u_int32_t
41335 #define TX_PHASE_RAMP_B0__READ                                      0x01ffffffU
41336 #define TX_PHASE_RAMP_B0__WRITE                                     0x01ffffffU
41337
41338 #endif /* __TX_PHASE_RAMP_B0_MACRO__ */
41339
41340
41341 /* macros for bb_reg_block.bb_chn_reg_map.BB_tx_phase_ramp_b0 */
41342 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_TX_PHASE_RAMP_B0__NUM           1
41343
41344 /* macros for BlueprintGlobalNameSpace::adc_gain_dc_corr_b0 */
41345 #ifndef __ADC_GAIN_DC_CORR_B0_MACRO__
41346 #define __ADC_GAIN_DC_CORR_B0_MACRO__
41347
41348 /* macros for field adc_gain_corr_q_coeff_0 */
41349 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_Q_COEFF_0__SHIFT                   0
41350 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_Q_COEFF_0__WIDTH                   6
41351 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_Q_COEFF_0__MASK          0x0000003fU
41352 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_Q_COEFF_0__READ(src) \
41353                     (u_int32_t)(src)\
41354                     & 0x0000003fU
41355 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_Q_COEFF_0__WRITE(src) \
41356                     ((u_int32_t)(src)\
41357                     & 0x0000003fU)
41358 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_Q_COEFF_0__MODIFY(dst, src) \
41359                     (dst) = ((dst) &\
41360                     ~0x0000003fU) | ((u_int32_t)(src) &\
41361                     0x0000003fU)
41362 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_Q_COEFF_0__VERIFY(src) \
41363                     (!(((u_int32_t)(src)\
41364                     & ~0x0000003fU)))
41365
41366 /* macros for field adc_gain_corr_i_coeff_0 */
41367 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_I_COEFF_0__SHIFT                   6
41368 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_I_COEFF_0__WIDTH                   6
41369 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_I_COEFF_0__MASK          0x00000fc0U
41370 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_I_COEFF_0__READ(src) \
41371                     (((u_int32_t)(src)\
41372                     & 0x00000fc0U) >> 6)
41373 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_I_COEFF_0__WRITE(src) \
41374                     (((u_int32_t)(src)\
41375                     << 6) & 0x00000fc0U)
41376 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_I_COEFF_0__MODIFY(dst, src) \
41377                     (dst) = ((dst) &\
41378                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
41379                     6) & 0x00000fc0U)
41380 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_I_COEFF_0__VERIFY(src) \
41381                     (!((((u_int32_t)(src)\
41382                     << 6) & ~0x00000fc0U)))
41383
41384 /* macros for field adc_dc_corr_q_coeff_0 */
41385 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_Q_COEFF_0__SHIFT                    12
41386 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_Q_COEFF_0__WIDTH                     9
41387 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_Q_COEFF_0__MASK            0x001ff000U
41388 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_Q_COEFF_0__READ(src) \
41389                     (((u_int32_t)(src)\
41390                     & 0x001ff000U) >> 12)
41391 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_Q_COEFF_0__WRITE(src) \
41392                     (((u_int32_t)(src)\
41393                     << 12) & 0x001ff000U)
41394 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_Q_COEFF_0__MODIFY(dst, src) \
41395                     (dst) = ((dst) &\
41396                     ~0x001ff000U) | (((u_int32_t)(src) <<\
41397                     12) & 0x001ff000U)
41398 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_Q_COEFF_0__VERIFY(src) \
41399                     (!((((u_int32_t)(src)\
41400                     << 12) & ~0x001ff000U)))
41401
41402 /* macros for field adc_dc_corr_i_coeff_0 */
41403 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_I_COEFF_0__SHIFT                    21
41404 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_I_COEFF_0__WIDTH                     9
41405 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_I_COEFF_0__MASK            0x3fe00000U
41406 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_I_COEFF_0__READ(src) \
41407                     (((u_int32_t)(src)\
41408                     & 0x3fe00000U) >> 21)
41409 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_I_COEFF_0__WRITE(src) \
41410                     (((u_int32_t)(src)\
41411                     << 21) & 0x3fe00000U)
41412 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_I_COEFF_0__MODIFY(dst, src) \
41413                     (dst) = ((dst) &\
41414                     ~0x3fe00000U) | (((u_int32_t)(src) <<\
41415                     21) & 0x3fe00000U)
41416 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_I_COEFF_0__VERIFY(src) \
41417                     (!((((u_int32_t)(src)\
41418                     << 21) & ~0x3fe00000U)))
41419
41420 /* macros for field adc_gain_corr_enable */
41421 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_ENABLE__SHIFT                     30
41422 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_ENABLE__WIDTH                      1
41423 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_ENABLE__MASK             0x40000000U
41424 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_ENABLE__READ(src) \
41425                     (((u_int32_t)(src)\
41426                     & 0x40000000U) >> 30)
41427 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_ENABLE__WRITE(src) \
41428                     (((u_int32_t)(src)\
41429                     << 30) & 0x40000000U)
41430 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_ENABLE__MODIFY(dst, src) \
41431                     (dst) = ((dst) &\
41432                     ~0x40000000U) | (((u_int32_t)(src) <<\
41433                     30) & 0x40000000U)
41434 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_ENABLE__VERIFY(src) \
41435                     (!((((u_int32_t)(src)\
41436                     << 30) & ~0x40000000U)))
41437 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_ENABLE__SET(dst) \
41438                     (dst) = ((dst) &\
41439                     ~0x40000000U) | ((u_int32_t)(1) << 30)
41440 #define ADC_GAIN_DC_CORR_B0__ADC_GAIN_CORR_ENABLE__CLR(dst) \
41441                     (dst) = ((dst) &\
41442                     ~0x40000000U) | ((u_int32_t)(0) << 30)
41443
41444 /* macros for field adc_dc_corr_enable */
41445 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_ENABLE__SHIFT                       31
41446 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_ENABLE__WIDTH                        1
41447 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_ENABLE__MASK               0x80000000U
41448 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_ENABLE__READ(src) \
41449                     (((u_int32_t)(src)\
41450                     & 0x80000000U) >> 31)
41451 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_ENABLE__WRITE(src) \
41452                     (((u_int32_t)(src)\
41453                     << 31) & 0x80000000U)
41454 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_ENABLE__MODIFY(dst, src) \
41455                     (dst) = ((dst) &\
41456                     ~0x80000000U) | (((u_int32_t)(src) <<\
41457                     31) & 0x80000000U)
41458 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_ENABLE__VERIFY(src) \
41459                     (!((((u_int32_t)(src)\
41460                     << 31) & ~0x80000000U)))
41461 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_ENABLE__SET(dst) \
41462                     (dst) = ((dst) &\
41463                     ~0x80000000U) | ((u_int32_t)(1) << 31)
41464 #define ADC_GAIN_DC_CORR_B0__ADC_DC_CORR_ENABLE__CLR(dst) \
41465                     (dst) = ((dst) &\
41466                     ~0x80000000U) | ((u_int32_t)(0) << 31)
41467 #define ADC_GAIN_DC_CORR_B0__TYPE                                     u_int32_t
41468 #define ADC_GAIN_DC_CORR_B0__READ                                   0xffffffffU
41469 #define ADC_GAIN_DC_CORR_B0__WRITE                                  0xffffffffU
41470
41471 #endif /* __ADC_GAIN_DC_CORR_B0_MACRO__ */
41472
41473
41474 /* macros for bb_reg_block.bb_chn_reg_map.BB_adc_gain_dc_corr_b0 */
41475 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_ADC_GAIN_DC_CORR_B0__NUM        1
41476
41477 /* macros for BlueprintGlobalNameSpace::rx_iq_corr_b0 */
41478 #ifndef __RX_IQ_CORR_B0_MACRO__
41479 #define __RX_IQ_CORR_B0_MACRO__
41480
41481 /* macros for field rx_iqcorr_q_q_coff_0 */
41482 #define RX_IQ_CORR_B0__RX_IQCORR_Q_Q_COFF_0__SHIFT                            0
41483 #define RX_IQ_CORR_B0__RX_IQCORR_Q_Q_COFF_0__WIDTH                            7
41484 #define RX_IQ_CORR_B0__RX_IQCORR_Q_Q_COFF_0__MASK                   0x0000007fU
41485 #define RX_IQ_CORR_B0__RX_IQCORR_Q_Q_COFF_0__READ(src) \
41486                     (u_int32_t)(src)\
41487                     & 0x0000007fU
41488 #define RX_IQ_CORR_B0__RX_IQCORR_Q_Q_COFF_0__WRITE(src) \
41489                     ((u_int32_t)(src)\
41490                     & 0x0000007fU)
41491 #define RX_IQ_CORR_B0__RX_IQCORR_Q_Q_COFF_0__MODIFY(dst, src) \
41492                     (dst) = ((dst) &\
41493                     ~0x0000007fU) | ((u_int32_t)(src) &\
41494                     0x0000007fU)
41495 #define RX_IQ_CORR_B0__RX_IQCORR_Q_Q_COFF_0__VERIFY(src) \
41496                     (!(((u_int32_t)(src)\
41497                     & ~0x0000007fU)))
41498
41499 /* macros for field rx_iqcorr_q_i_coff_0 */
41500 #define RX_IQ_CORR_B0__RX_IQCORR_Q_I_COFF_0__SHIFT                            7
41501 #define RX_IQ_CORR_B0__RX_IQCORR_Q_I_COFF_0__WIDTH                            7
41502 #define RX_IQ_CORR_B0__RX_IQCORR_Q_I_COFF_0__MASK                   0x00003f80U
41503 #define RX_IQ_CORR_B0__RX_IQCORR_Q_I_COFF_0__READ(src) \
41504                     (((u_int32_t)(src)\
41505                     & 0x00003f80U) >> 7)
41506 #define RX_IQ_CORR_B0__RX_IQCORR_Q_I_COFF_0__WRITE(src) \
41507                     (((u_int32_t)(src)\
41508                     << 7) & 0x00003f80U)
41509 #define RX_IQ_CORR_B0__RX_IQCORR_Q_I_COFF_0__MODIFY(dst, src) \
41510                     (dst) = ((dst) &\
41511                     ~0x00003f80U) | (((u_int32_t)(src) <<\
41512                     7) & 0x00003f80U)
41513 #define RX_IQ_CORR_B0__RX_IQCORR_Q_I_COFF_0__VERIFY(src) \
41514                     (!((((u_int32_t)(src)\
41515                     << 7) & ~0x00003f80U)))
41516
41517 /* macros for field rx_iqcorr_enable */
41518 #define RX_IQ_CORR_B0__RX_IQCORR_ENABLE__SHIFT                               14
41519 #define RX_IQ_CORR_B0__RX_IQCORR_ENABLE__WIDTH                                1
41520 #define RX_IQ_CORR_B0__RX_IQCORR_ENABLE__MASK                       0x00004000U
41521 #define RX_IQ_CORR_B0__RX_IQCORR_ENABLE__READ(src) \
41522                     (((u_int32_t)(src)\
41523                     & 0x00004000U) >> 14)
41524 #define RX_IQ_CORR_B0__RX_IQCORR_ENABLE__WRITE(src) \
41525                     (((u_int32_t)(src)\
41526                     << 14) & 0x00004000U)
41527 #define RX_IQ_CORR_B0__RX_IQCORR_ENABLE__MODIFY(dst, src) \
41528                     (dst) = ((dst) &\
41529                     ~0x00004000U) | (((u_int32_t)(src) <<\
41530                     14) & 0x00004000U)
41531 #define RX_IQ_CORR_B0__RX_IQCORR_ENABLE__VERIFY(src) \
41532                     (!((((u_int32_t)(src)\
41533                     << 14) & ~0x00004000U)))
41534 #define RX_IQ_CORR_B0__RX_IQCORR_ENABLE__SET(dst) \
41535                     (dst) = ((dst) &\
41536                     ~0x00004000U) | ((u_int32_t)(1) << 14)
41537 #define RX_IQ_CORR_B0__RX_IQCORR_ENABLE__CLR(dst) \
41538                     (dst) = ((dst) &\
41539                     ~0x00004000U) | ((u_int32_t)(0) << 14)
41540
41541 /* macros for field loopback_iqcorr_q_q_coff_0 */
41542 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_Q_Q_COFF_0__SHIFT                     15
41543 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_Q_Q_COFF_0__WIDTH                      7
41544 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_Q_Q_COFF_0__MASK             0x003f8000U
41545 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_Q_Q_COFF_0__READ(src) \
41546                     (((u_int32_t)(src)\
41547                     & 0x003f8000U) >> 15)
41548 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_Q_Q_COFF_0__WRITE(src) \
41549                     (((u_int32_t)(src)\
41550                     << 15) & 0x003f8000U)
41551 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_Q_Q_COFF_0__MODIFY(dst, src) \
41552                     (dst) = ((dst) &\
41553                     ~0x003f8000U) | (((u_int32_t)(src) <<\
41554                     15) & 0x003f8000U)
41555 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_Q_Q_COFF_0__VERIFY(src) \
41556                     (!((((u_int32_t)(src)\
41557                     << 15) & ~0x003f8000U)))
41558
41559 /* macros for field loopback_iqcorr_q_i_coff_0 */
41560 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_Q_I_COFF_0__SHIFT                     22
41561 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_Q_I_COFF_0__WIDTH                      7
41562 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_Q_I_COFF_0__MASK             0x1fc00000U
41563 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_Q_I_COFF_0__READ(src) \
41564                     (((u_int32_t)(src)\
41565                     & 0x1fc00000U) >> 22)
41566 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_Q_I_COFF_0__WRITE(src) \
41567                     (((u_int32_t)(src)\
41568                     << 22) & 0x1fc00000U)
41569 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_Q_I_COFF_0__MODIFY(dst, src) \
41570                     (dst) = ((dst) &\
41571                     ~0x1fc00000U) | (((u_int32_t)(src) <<\
41572                     22) & 0x1fc00000U)
41573 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_Q_I_COFF_0__VERIFY(src) \
41574                     (!((((u_int32_t)(src)\
41575                     << 22) & ~0x1fc00000U)))
41576
41577 /* macros for field loopback_iqcorr_enable */
41578 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_ENABLE__SHIFT                         29
41579 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_ENABLE__WIDTH                          1
41580 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_ENABLE__MASK                 0x20000000U
41581 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_ENABLE__READ(src) \
41582                     (((u_int32_t)(src)\
41583                     & 0x20000000U) >> 29)
41584 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_ENABLE__WRITE(src) \
41585                     (((u_int32_t)(src)\
41586                     << 29) & 0x20000000U)
41587 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_ENABLE__MODIFY(dst, src) \
41588                     (dst) = ((dst) &\
41589                     ~0x20000000U) | (((u_int32_t)(src) <<\
41590                     29) & 0x20000000U)
41591 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_ENABLE__VERIFY(src) \
41592                     (!((((u_int32_t)(src)\
41593                     << 29) & ~0x20000000U)))
41594 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_ENABLE__SET(dst) \
41595                     (dst) = ((dst) &\
41596                     ~0x20000000U) | ((u_int32_t)(1) << 29)
41597 #define RX_IQ_CORR_B0__LOOPBACK_IQCORR_ENABLE__CLR(dst) \
41598                     (dst) = ((dst) &\
41599                     ~0x20000000U) | ((u_int32_t)(0) << 29)
41600 #define RX_IQ_CORR_B0__TYPE                                           u_int32_t
41601 #define RX_IQ_CORR_B0__READ                                         0x3fffffffU
41602 #define RX_IQ_CORR_B0__WRITE                                        0x3fffffffU
41603
41604 #endif /* __RX_IQ_CORR_B0_MACRO__ */
41605
41606
41607 /* macros for bb_reg_block.bb_chn_reg_map.BB_rx_iq_corr_b0 */
41608 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_RX_IQ_CORR_B0__NUM              1
41609
41610 /* macros for BlueprintGlobalNameSpace::paprd_am2am_mask */
41611 #ifndef __PAPRD_AM2AM_MASK_MACRO__
41612 #define __PAPRD_AM2AM_MASK_MACRO__
41613
41614 /* macros for field paprd_am2am_mask */
41615 #define PAPRD_AM2AM_MASK__PAPRD_AM2AM_MASK__SHIFT                             0
41616 #define PAPRD_AM2AM_MASK__PAPRD_AM2AM_MASK__WIDTH                            25
41617 #define PAPRD_AM2AM_MASK__PAPRD_AM2AM_MASK__MASK                    0x01ffffffU
41618 #define PAPRD_AM2AM_MASK__PAPRD_AM2AM_MASK__READ(src) \
41619                     (u_int32_t)(src)\
41620                     & 0x01ffffffU
41621 #define PAPRD_AM2AM_MASK__PAPRD_AM2AM_MASK__WRITE(src) \
41622                     ((u_int32_t)(src)\
41623                     & 0x01ffffffU)
41624 #define PAPRD_AM2AM_MASK__PAPRD_AM2AM_MASK__MODIFY(dst, src) \
41625                     (dst) = ((dst) &\
41626                     ~0x01ffffffU) | ((u_int32_t)(src) &\
41627                     0x01ffffffU)
41628 #define PAPRD_AM2AM_MASK__PAPRD_AM2AM_MASK__VERIFY(src) \
41629                     (!(((u_int32_t)(src)\
41630                     & ~0x01ffffffU)))
41631 #define PAPRD_AM2AM_MASK__TYPE                                        u_int32_t
41632 #define PAPRD_AM2AM_MASK__READ                                      0x01ffffffU
41633 #define PAPRD_AM2AM_MASK__WRITE                                     0x01ffffffU
41634
41635 #endif /* __PAPRD_AM2AM_MASK_MACRO__ */
41636
41637
41638 /* macros for bb_reg_block.bb_chn_reg_map.BB_paprd_am2am_mask */
41639 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_PAPRD_AM2AM_MASK__NUM           1
41640
41641 /* macros for BlueprintGlobalNameSpace::paprd_am2pm_mask */
41642 #ifndef __PAPRD_AM2PM_MASK_MACRO__
41643 #define __PAPRD_AM2PM_MASK_MACRO__
41644
41645 /* macros for field paprd_am2pm_mask */
41646 #define PAPRD_AM2PM_MASK__PAPRD_AM2PM_MASK__SHIFT                             0
41647 #define PAPRD_AM2PM_MASK__PAPRD_AM2PM_MASK__WIDTH                            25
41648 #define PAPRD_AM2PM_MASK__PAPRD_AM2PM_MASK__MASK                    0x01ffffffU
41649 #define PAPRD_AM2PM_MASK__PAPRD_AM2PM_MASK__READ(src) \
41650                     (u_int32_t)(src)\
41651                     & 0x01ffffffU
41652 #define PAPRD_AM2PM_MASK__PAPRD_AM2PM_MASK__WRITE(src) \
41653                     ((u_int32_t)(src)\
41654                     & 0x01ffffffU)
41655 #define PAPRD_AM2PM_MASK__PAPRD_AM2PM_MASK__MODIFY(dst, src) \
41656                     (dst) = ((dst) &\
41657                     ~0x01ffffffU) | ((u_int32_t)(src) &\
41658                     0x01ffffffU)
41659 #define PAPRD_AM2PM_MASK__PAPRD_AM2PM_MASK__VERIFY(src) \
41660                     (!(((u_int32_t)(src)\
41661                     & ~0x01ffffffU)))
41662 #define PAPRD_AM2PM_MASK__TYPE                                        u_int32_t
41663 #define PAPRD_AM2PM_MASK__READ                                      0x01ffffffU
41664 #define PAPRD_AM2PM_MASK__WRITE                                     0x01ffffffU
41665
41666 #endif /* __PAPRD_AM2PM_MASK_MACRO__ */
41667
41668
41669 /* macros for bb_reg_block.bb_chn_reg_map.BB_paprd_am2pm_mask */
41670 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_PAPRD_AM2PM_MASK__NUM           1
41671
41672 /* macros for BlueprintGlobalNameSpace::paprd_ht40_mask */
41673 #ifndef __PAPRD_HT40_MASK_MACRO__
41674 #define __PAPRD_HT40_MASK_MACRO__
41675
41676 /* macros for field paprd_ht40_mask */
41677 #define PAPRD_HT40_MASK__PAPRD_HT40_MASK__SHIFT                               0
41678 #define PAPRD_HT40_MASK__PAPRD_HT40_MASK__WIDTH                              25
41679 #define PAPRD_HT40_MASK__PAPRD_HT40_MASK__MASK                      0x01ffffffU
41680 #define PAPRD_HT40_MASK__PAPRD_HT40_MASK__READ(src) \
41681                     (u_int32_t)(src)\
41682                     & 0x01ffffffU
41683 #define PAPRD_HT40_MASK__PAPRD_HT40_MASK__WRITE(src) \
41684                     ((u_int32_t)(src)\
41685                     & 0x01ffffffU)
41686 #define PAPRD_HT40_MASK__PAPRD_HT40_MASK__MODIFY(dst, src) \
41687                     (dst) = ((dst) &\
41688                     ~0x01ffffffU) | ((u_int32_t)(src) &\
41689                     0x01ffffffU)
41690 #define PAPRD_HT40_MASK__PAPRD_HT40_MASK__VERIFY(src) \
41691                     (!(((u_int32_t)(src)\
41692                     & ~0x01ffffffU)))
41693 #define PAPRD_HT40_MASK__TYPE                                         u_int32_t
41694 #define PAPRD_HT40_MASK__READ                                       0x01ffffffU
41695 #define PAPRD_HT40_MASK__WRITE                                      0x01ffffffU
41696
41697 #endif /* __PAPRD_HT40_MASK_MACRO__ */
41698
41699
41700 /* macros for bb_reg_block.bb_chn_reg_map.BB_paprd_ht40_mask */
41701 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_PAPRD_HT40_MASK__NUM            1
41702
41703 /* macros for BlueprintGlobalNameSpace::paprd_ctrl0_b0 */
41704 #ifndef __PAPRD_CTRL0_B0_MACRO__
41705 #define __PAPRD_CTRL0_B0_MACRO__
41706
41707 /* macros for field paprd_enable_0 */
41708 #define PAPRD_CTRL0_B0__PAPRD_ENABLE_0__SHIFT                                 0
41709 #define PAPRD_CTRL0_B0__PAPRD_ENABLE_0__WIDTH                                 1
41710 #define PAPRD_CTRL0_B0__PAPRD_ENABLE_0__MASK                        0x00000001U
41711 #define PAPRD_CTRL0_B0__PAPRD_ENABLE_0__READ(src) \
41712                     (u_int32_t)(src)\
41713                     & 0x00000001U
41714 #define PAPRD_CTRL0_B0__PAPRD_ENABLE_0__WRITE(src) \
41715                     ((u_int32_t)(src)\
41716                     & 0x00000001U)
41717 #define PAPRD_CTRL0_B0__PAPRD_ENABLE_0__MODIFY(dst, src) \
41718                     (dst) = ((dst) &\
41719                     ~0x00000001U) | ((u_int32_t)(src) &\
41720                     0x00000001U)
41721 #define PAPRD_CTRL0_B0__PAPRD_ENABLE_0__VERIFY(src) \
41722                     (!(((u_int32_t)(src)\
41723                     & ~0x00000001U)))
41724 #define PAPRD_CTRL0_B0__PAPRD_ENABLE_0__SET(dst) \
41725                     (dst) = ((dst) &\
41726                     ~0x00000001U) | (u_int32_t)(1)
41727 #define PAPRD_CTRL0_B0__PAPRD_ENABLE_0__CLR(dst) \
41728                     (dst) = ((dst) &\
41729                     ~0x00000001U) | (u_int32_t)(0)
41730
41731 /* macros for field paprd_adaptive_use_single_table_0 */
41732 #define PAPRD_CTRL0_B0__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_0__SHIFT              1
41733 #define PAPRD_CTRL0_B0__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_0__WIDTH              1
41734 #define PAPRD_CTRL0_B0__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_0__MASK     0x00000002U
41735 #define PAPRD_CTRL0_B0__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_0__READ(src) \
41736                     (((u_int32_t)(src)\
41737                     & 0x00000002U) >> 1)
41738 #define PAPRD_CTRL0_B0__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_0__WRITE(src) \
41739                     (((u_int32_t)(src)\
41740                     << 1) & 0x00000002U)
41741 #define PAPRD_CTRL0_B0__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_0__MODIFY(dst, src) \
41742                     (dst) = ((dst) &\
41743                     ~0x00000002U) | (((u_int32_t)(src) <<\
41744                     1) & 0x00000002U)
41745 #define PAPRD_CTRL0_B0__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_0__VERIFY(src) \
41746                     (!((((u_int32_t)(src)\
41747                     << 1) & ~0x00000002U)))
41748 #define PAPRD_CTRL0_B0__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_0__SET(dst) \
41749                     (dst) = ((dst) &\
41750                     ~0x00000002U) | ((u_int32_t)(1) << 1)
41751 #define PAPRD_CTRL0_B0__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_0__CLR(dst) \
41752                     (dst) = ((dst) &\
41753                     ~0x00000002U) | ((u_int32_t)(0) << 1)
41754
41755 /* macros for field paprd_valid_gain_0 */
41756 #define PAPRD_CTRL0_B0__PAPRD_VALID_GAIN_0__SHIFT                             2
41757 #define PAPRD_CTRL0_B0__PAPRD_VALID_GAIN_0__WIDTH                            25
41758 #define PAPRD_CTRL0_B0__PAPRD_VALID_GAIN_0__MASK                    0x07fffffcU
41759 #define PAPRD_CTRL0_B0__PAPRD_VALID_GAIN_0__READ(src) \
41760                     (((u_int32_t)(src)\
41761                     & 0x07fffffcU) >> 2)
41762 #define PAPRD_CTRL0_B0__PAPRD_VALID_GAIN_0__WRITE(src) \
41763                     (((u_int32_t)(src)\
41764                     << 2) & 0x07fffffcU)
41765 #define PAPRD_CTRL0_B0__PAPRD_VALID_GAIN_0__MODIFY(dst, src) \
41766                     (dst) = ((dst) &\
41767                     ~0x07fffffcU) | (((u_int32_t)(src) <<\
41768                     2) & 0x07fffffcU)
41769 #define PAPRD_CTRL0_B0__PAPRD_VALID_GAIN_0__VERIFY(src) \
41770                     (!((((u_int32_t)(src)\
41771                     << 2) & ~0x07fffffcU)))
41772
41773 /* macros for field paprd_mag_thrsh_0 */
41774 #define PAPRD_CTRL0_B0__PAPRD_MAG_THRSH_0__SHIFT                             27
41775 #define PAPRD_CTRL0_B0__PAPRD_MAG_THRSH_0__WIDTH                              5
41776 #define PAPRD_CTRL0_B0__PAPRD_MAG_THRSH_0__MASK                     0xf8000000U
41777 #define PAPRD_CTRL0_B0__PAPRD_MAG_THRSH_0__READ(src) \
41778                     (((u_int32_t)(src)\
41779                     & 0xf8000000U) >> 27)
41780 #define PAPRD_CTRL0_B0__PAPRD_MAG_THRSH_0__WRITE(src) \
41781                     (((u_int32_t)(src)\
41782                     << 27) & 0xf8000000U)
41783 #define PAPRD_CTRL0_B0__PAPRD_MAG_THRSH_0__MODIFY(dst, src) \
41784                     (dst) = ((dst) &\
41785                     ~0xf8000000U) | (((u_int32_t)(src) <<\
41786                     27) & 0xf8000000U)
41787 #define PAPRD_CTRL0_B0__PAPRD_MAG_THRSH_0__VERIFY(src) \
41788                     (!((((u_int32_t)(src)\
41789                     << 27) & ~0xf8000000U)))
41790 #define PAPRD_CTRL0_B0__TYPE                                          u_int32_t
41791 #define PAPRD_CTRL0_B0__READ                                        0xffffffffU
41792 #define PAPRD_CTRL0_B0__WRITE                                       0xffffffffU
41793
41794 #endif /* __PAPRD_CTRL0_B0_MACRO__ */
41795
41796
41797 /* macros for bb_reg_block.bb_chn_reg_map.BB_paprd_ctrl0_b0 */
41798 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_PAPRD_CTRL0_B0__NUM             1
41799
41800 /* macros for BlueprintGlobalNameSpace::paprd_ctrl1_b0 */
41801 #ifndef __PAPRD_CTRL1_B0_MACRO__
41802 #define __PAPRD_CTRL1_B0_MACRO__
41803
41804 /* macros for field paprd_adaptive_scaling_enable_0 */
41805 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_SCALING_ENABLE_0__SHIFT                0
41806 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_SCALING_ENABLE_0__WIDTH                1
41807 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_SCALING_ENABLE_0__MASK       0x00000001U
41808 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_SCALING_ENABLE_0__READ(src) \
41809                     (u_int32_t)(src)\
41810                     & 0x00000001U
41811 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_SCALING_ENABLE_0__WRITE(src) \
41812                     ((u_int32_t)(src)\
41813                     & 0x00000001U)
41814 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_SCALING_ENABLE_0__MODIFY(dst, src) \
41815                     (dst) = ((dst) &\
41816                     ~0x00000001U) | ((u_int32_t)(src) &\
41817                     0x00000001U)
41818 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_SCALING_ENABLE_0__VERIFY(src) \
41819                     (!(((u_int32_t)(src)\
41820                     & ~0x00000001U)))
41821 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_SCALING_ENABLE_0__SET(dst) \
41822                     (dst) = ((dst) &\
41823                     ~0x00000001U) | (u_int32_t)(1)
41824 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_SCALING_ENABLE_0__CLR(dst) \
41825                     (dst) = ((dst) &\
41826                     ~0x00000001U) | (u_int32_t)(0)
41827
41828 /* macros for field paprd_adaptive_am2am_enable_0 */
41829 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_AM2AM_ENABLE_0__SHIFT                  1
41830 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_AM2AM_ENABLE_0__WIDTH                  1
41831 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_AM2AM_ENABLE_0__MASK         0x00000002U
41832 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_AM2AM_ENABLE_0__READ(src) \
41833                     (((u_int32_t)(src)\
41834                     & 0x00000002U) >> 1)
41835 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_AM2AM_ENABLE_0__WRITE(src) \
41836                     (((u_int32_t)(src)\
41837                     << 1) & 0x00000002U)
41838 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_AM2AM_ENABLE_0__MODIFY(dst, src) \
41839                     (dst) = ((dst) &\
41840                     ~0x00000002U) | (((u_int32_t)(src) <<\
41841                     1) & 0x00000002U)
41842 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_AM2AM_ENABLE_0__VERIFY(src) \
41843                     (!((((u_int32_t)(src)\
41844                     << 1) & ~0x00000002U)))
41845 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_AM2AM_ENABLE_0__SET(dst) \
41846                     (dst) = ((dst) &\
41847                     ~0x00000002U) | ((u_int32_t)(1) << 1)
41848 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_AM2AM_ENABLE_0__CLR(dst) \
41849                     (dst) = ((dst) &\
41850                     ~0x00000002U) | ((u_int32_t)(0) << 1)
41851
41852 /* macros for field paprd_adaptive_am2pm_enable_0 */
41853 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_AM2PM_ENABLE_0__SHIFT                  2
41854 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_AM2PM_ENABLE_0__WIDTH                  1
41855 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_AM2PM_ENABLE_0__MASK         0x00000004U
41856 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_AM2PM_ENABLE_0__READ(src) \
41857                     (((u_int32_t)(src)\
41858                     & 0x00000004U) >> 2)
41859 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_AM2PM_ENABLE_0__WRITE(src) \
41860                     (((u_int32_t)(src)\
41861                     << 2) & 0x00000004U)
41862 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_AM2PM_ENABLE_0__MODIFY(dst, src) \
41863                     (dst) = ((dst) &\
41864                     ~0x00000004U) | (((u_int32_t)(src) <<\
41865                     2) & 0x00000004U)
41866 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_AM2PM_ENABLE_0__VERIFY(src) \
41867                     (!((((u_int32_t)(src)\
41868                     << 2) & ~0x00000004U)))
41869 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_AM2PM_ENABLE_0__SET(dst) \
41870                     (dst) = ((dst) &\
41871                     ~0x00000004U) | ((u_int32_t)(1) << 2)
41872 #define PAPRD_CTRL1_B0__PAPRD_ADAPTIVE_AM2PM_ENABLE_0__CLR(dst) \
41873                     (dst) = ((dst) &\
41874                     ~0x00000004U) | ((u_int32_t)(0) << 2)
41875
41876 /* macros for field paprd_power_at_am2am_cal_0 */
41877 #define PAPRD_CTRL1_B0__PAPRD_POWER_AT_AM2AM_CAL_0__SHIFT                     3
41878 #define PAPRD_CTRL1_B0__PAPRD_POWER_AT_AM2AM_CAL_0__WIDTH                     6
41879 #define PAPRD_CTRL1_B0__PAPRD_POWER_AT_AM2AM_CAL_0__MASK            0x000001f8U
41880 #define PAPRD_CTRL1_B0__PAPRD_POWER_AT_AM2AM_CAL_0__READ(src) \
41881                     (((u_int32_t)(src)\
41882                     & 0x000001f8U) >> 3)
41883 #define PAPRD_CTRL1_B0__PAPRD_POWER_AT_AM2AM_CAL_0__WRITE(src) \
41884                     (((u_int32_t)(src)\
41885                     << 3) & 0x000001f8U)
41886 #define PAPRD_CTRL1_B0__PAPRD_POWER_AT_AM2AM_CAL_0__MODIFY(dst, src) \
41887                     (dst) = ((dst) &\
41888                     ~0x000001f8U) | (((u_int32_t)(src) <<\
41889                     3) & 0x000001f8U)
41890 #define PAPRD_CTRL1_B0__PAPRD_POWER_AT_AM2AM_CAL_0__VERIFY(src) \
41891                     (!((((u_int32_t)(src)\
41892                     << 3) & ~0x000001f8U)))
41893
41894 /* macros for field pa_gain_scale_factor_0 */
41895 #define PAPRD_CTRL1_B0__PA_GAIN_SCALE_FACTOR_0__SHIFT                         9
41896 #define PAPRD_CTRL1_B0__PA_GAIN_SCALE_FACTOR_0__WIDTH                         8
41897 #define PAPRD_CTRL1_B0__PA_GAIN_SCALE_FACTOR_0__MASK                0x0001fe00U
41898 #define PAPRD_CTRL1_B0__PA_GAIN_SCALE_FACTOR_0__READ(src) \
41899                     (((u_int32_t)(src)\
41900                     & 0x0001fe00U) >> 9)
41901 #define PAPRD_CTRL1_B0__PA_GAIN_SCALE_FACTOR_0__WRITE(src) \
41902                     (((u_int32_t)(src)\
41903                     << 9) & 0x0001fe00U)
41904 #define PAPRD_CTRL1_B0__PA_GAIN_SCALE_FACTOR_0__MODIFY(dst, src) \
41905                     (dst) = ((dst) &\
41906                     ~0x0001fe00U) | (((u_int32_t)(src) <<\
41907                     9) & 0x0001fe00U)
41908 #define PAPRD_CTRL1_B0__PA_GAIN_SCALE_FACTOR_0__VERIFY(src) \
41909                     (!((((u_int32_t)(src)\
41910                     << 9) & ~0x0001fe00U)))
41911
41912 /* macros for field paprd_mag_scale_factor_0 */
41913 #define PAPRD_CTRL1_B0__PAPRD_MAG_SCALE_FACTOR_0__SHIFT                      17
41914 #define PAPRD_CTRL1_B0__PAPRD_MAG_SCALE_FACTOR_0__WIDTH                      10
41915 #define PAPRD_CTRL1_B0__PAPRD_MAG_SCALE_FACTOR_0__MASK              0x07fe0000U
41916 #define PAPRD_CTRL1_B0__PAPRD_MAG_SCALE_FACTOR_0__READ(src) \
41917                     (((u_int32_t)(src)\
41918                     & 0x07fe0000U) >> 17)
41919 #define PAPRD_CTRL1_B0__PAPRD_MAG_SCALE_FACTOR_0__WRITE(src) \
41920                     (((u_int32_t)(src)\
41921                     << 17) & 0x07fe0000U)
41922 #define PAPRD_CTRL1_B0__PAPRD_MAG_SCALE_FACTOR_0__MODIFY(dst, src) \
41923                     (dst) = ((dst) &\
41924                     ~0x07fe0000U) | (((u_int32_t)(src) <<\
41925                     17) & 0x07fe0000U)
41926 #define PAPRD_CTRL1_B0__PAPRD_MAG_SCALE_FACTOR_0__VERIFY(src) \
41927                     (!((((u_int32_t)(src)\
41928                     << 17) & ~0x07fe0000U)))
41929
41930 /* macros for field paprd_trainer_iandq_sel_0 */
41931 #define PAPRD_CTRL1_B0__PAPRD_TRAINER_IANDQ_SEL_0__SHIFT                     27
41932 #define PAPRD_CTRL1_B0__PAPRD_TRAINER_IANDQ_SEL_0__WIDTH                      1
41933 #define PAPRD_CTRL1_B0__PAPRD_TRAINER_IANDQ_SEL_0__MASK             0x08000000U
41934 #define PAPRD_CTRL1_B0__PAPRD_TRAINER_IANDQ_SEL_0__READ(src) \
41935                     (((u_int32_t)(src)\
41936                     & 0x08000000U) >> 27)
41937 #define PAPRD_CTRL1_B0__PAPRD_TRAINER_IANDQ_SEL_0__WRITE(src) \
41938                     (((u_int32_t)(src)\
41939                     << 27) & 0x08000000U)
41940 #define PAPRD_CTRL1_B0__PAPRD_TRAINER_IANDQ_SEL_0__MODIFY(dst, src) \
41941                     (dst) = ((dst) &\
41942                     ~0x08000000U) | (((u_int32_t)(src) <<\
41943                     27) & 0x08000000U)
41944 #define PAPRD_CTRL1_B0__PAPRD_TRAINER_IANDQ_SEL_0__VERIFY(src) \
41945                     (!((((u_int32_t)(src)\
41946                     << 27) & ~0x08000000U)))
41947 #define PAPRD_CTRL1_B0__PAPRD_TRAINER_IANDQ_SEL_0__SET(dst) \
41948                     (dst) = ((dst) &\
41949                     ~0x08000000U) | ((u_int32_t)(1) << 27)
41950 #define PAPRD_CTRL1_B0__PAPRD_TRAINER_IANDQ_SEL_0__CLR(dst) \
41951                     (dst) = ((dst) &\
41952                     ~0x08000000U) | ((u_int32_t)(0) << 27)
41953 #define PAPRD_CTRL1_B0__TYPE                                          u_int32_t
41954 #define PAPRD_CTRL1_B0__READ                                        0x0fffffffU
41955 #define PAPRD_CTRL1_B0__WRITE                                       0x0fffffffU
41956
41957 #endif /* __PAPRD_CTRL1_B0_MACRO__ */
41958
41959
41960 /* macros for bb_reg_block.bb_chn_reg_map.BB_paprd_ctrl1_b0 */
41961 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_PAPRD_CTRL1_B0__NUM             1
41962
41963 /* macros for BlueprintGlobalNameSpace::pa_gain123_b0 */
41964 #ifndef __PA_GAIN123_B0_MACRO__
41965 #define __PA_GAIN123_B0_MACRO__
41966
41967 /* macros for field pa_gain1_0 */
41968 #define PA_GAIN123_B0__PA_GAIN1_0__SHIFT                                      0
41969 #define PA_GAIN123_B0__PA_GAIN1_0__WIDTH                                     10
41970 #define PA_GAIN123_B0__PA_GAIN1_0__MASK                             0x000003ffU
41971 #define PA_GAIN123_B0__PA_GAIN1_0__READ(src)     (u_int32_t)(src) & 0x000003ffU
41972 #define PA_GAIN123_B0__PA_GAIN1_0__WRITE(src)  ((u_int32_t)(src) & 0x000003ffU)
41973 #define PA_GAIN123_B0__PA_GAIN1_0__MODIFY(dst, src) \
41974                     (dst) = ((dst) &\
41975                     ~0x000003ffU) | ((u_int32_t)(src) &\
41976                     0x000003ffU)
41977 #define PA_GAIN123_B0__PA_GAIN1_0__VERIFY(src) \
41978                     (!(((u_int32_t)(src)\
41979                     & ~0x000003ffU)))
41980
41981 /* macros for field pa_gain2_0 */
41982 #define PA_GAIN123_B0__PA_GAIN2_0__SHIFT                                     10
41983 #define PA_GAIN123_B0__PA_GAIN2_0__WIDTH                                     10
41984 #define PA_GAIN123_B0__PA_GAIN2_0__MASK                             0x000ffc00U
41985 #define PA_GAIN123_B0__PA_GAIN2_0__READ(src) \
41986                     (((u_int32_t)(src)\
41987                     & 0x000ffc00U) >> 10)
41988 #define PA_GAIN123_B0__PA_GAIN2_0__WRITE(src) \
41989                     (((u_int32_t)(src)\
41990                     << 10) & 0x000ffc00U)
41991 #define PA_GAIN123_B0__PA_GAIN2_0__MODIFY(dst, src) \
41992                     (dst) = ((dst) &\
41993                     ~0x000ffc00U) | (((u_int32_t)(src) <<\
41994                     10) & 0x000ffc00U)
41995 #define PA_GAIN123_B0__PA_GAIN2_0__VERIFY(src) \
41996                     (!((((u_int32_t)(src)\
41997                     << 10) & ~0x000ffc00U)))
41998
41999 /* macros for field pa_gain3_0 */
42000 #define PA_GAIN123_B0__PA_GAIN3_0__SHIFT                                     20
42001 #define PA_GAIN123_B0__PA_GAIN3_0__WIDTH                                     10
42002 #define PA_GAIN123_B0__PA_GAIN3_0__MASK                             0x3ff00000U
42003 #define PA_GAIN123_B0__PA_GAIN3_0__READ(src) \
42004                     (((u_int32_t)(src)\
42005                     & 0x3ff00000U) >> 20)
42006 #define PA_GAIN123_B0__PA_GAIN3_0__WRITE(src) \
42007                     (((u_int32_t)(src)\
42008                     << 20) & 0x3ff00000U)
42009 #define PA_GAIN123_B0__PA_GAIN3_0__MODIFY(dst, src) \
42010                     (dst) = ((dst) &\
42011                     ~0x3ff00000U) | (((u_int32_t)(src) <<\
42012                     20) & 0x3ff00000U)
42013 #define PA_GAIN123_B0__PA_GAIN3_0__VERIFY(src) \
42014                     (!((((u_int32_t)(src)\
42015                     << 20) & ~0x3ff00000U)))
42016 #define PA_GAIN123_B0__TYPE                                           u_int32_t
42017 #define PA_GAIN123_B0__READ                                         0x3fffffffU
42018 #define PA_GAIN123_B0__WRITE                                        0x3fffffffU
42019
42020 #endif /* __PA_GAIN123_B0_MACRO__ */
42021
42022
42023 /* macros for bb_reg_block.bb_chn_reg_map.BB_pa_gain123_b0 */
42024 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_PA_GAIN123_B0__NUM              1
42025
42026 /* macros for BlueprintGlobalNameSpace::pa_gain45_b0 */
42027 #ifndef __PA_GAIN45_B0_MACRO__
42028 #define __PA_GAIN45_B0_MACRO__
42029
42030 /* macros for field pa_gain4_0 */
42031 #define PA_GAIN45_B0__PA_GAIN4_0__SHIFT                                       0
42032 #define PA_GAIN45_B0__PA_GAIN4_0__WIDTH                                      10
42033 #define PA_GAIN45_B0__PA_GAIN4_0__MASK                              0x000003ffU
42034 #define PA_GAIN45_B0__PA_GAIN4_0__READ(src)      (u_int32_t)(src) & 0x000003ffU
42035 #define PA_GAIN45_B0__PA_GAIN4_0__WRITE(src)   ((u_int32_t)(src) & 0x000003ffU)
42036 #define PA_GAIN45_B0__PA_GAIN4_0__MODIFY(dst, src) \
42037                     (dst) = ((dst) &\
42038                     ~0x000003ffU) | ((u_int32_t)(src) &\
42039                     0x000003ffU)
42040 #define PA_GAIN45_B0__PA_GAIN4_0__VERIFY(src) \
42041                     (!(((u_int32_t)(src)\
42042                     & ~0x000003ffU)))
42043
42044 /* macros for field pa_gain5_0 */
42045 #define PA_GAIN45_B0__PA_GAIN5_0__SHIFT                                      10
42046 #define PA_GAIN45_B0__PA_GAIN5_0__WIDTH                                      10
42047 #define PA_GAIN45_B0__PA_GAIN5_0__MASK                              0x000ffc00U
42048 #define PA_GAIN45_B0__PA_GAIN5_0__READ(src) \
42049                     (((u_int32_t)(src)\
42050                     & 0x000ffc00U) >> 10)
42051 #define PA_GAIN45_B0__PA_GAIN5_0__WRITE(src) \
42052                     (((u_int32_t)(src)\
42053                     << 10) & 0x000ffc00U)
42054 #define PA_GAIN45_B0__PA_GAIN5_0__MODIFY(dst, src) \
42055                     (dst) = ((dst) &\
42056                     ~0x000ffc00U) | (((u_int32_t)(src) <<\
42057                     10) & 0x000ffc00U)
42058 #define PA_GAIN45_B0__PA_GAIN5_0__VERIFY(src) \
42059                     (!((((u_int32_t)(src)\
42060                     << 10) & ~0x000ffc00U)))
42061
42062 /* macros for field paprd_adaptive_table_valid_0 */
42063 #define PA_GAIN45_B0__PAPRD_ADAPTIVE_TABLE_VALID_0__SHIFT                    20
42064 #define PA_GAIN45_B0__PAPRD_ADAPTIVE_TABLE_VALID_0__WIDTH                     5
42065 #define PA_GAIN45_B0__PAPRD_ADAPTIVE_TABLE_VALID_0__MASK            0x01f00000U
42066 #define PA_GAIN45_B0__PAPRD_ADAPTIVE_TABLE_VALID_0__READ(src) \
42067                     (((u_int32_t)(src)\
42068                     & 0x01f00000U) >> 20)
42069 #define PA_GAIN45_B0__PAPRD_ADAPTIVE_TABLE_VALID_0__WRITE(src) \
42070                     (((u_int32_t)(src)\
42071                     << 20) & 0x01f00000U)
42072 #define PA_GAIN45_B0__PAPRD_ADAPTIVE_TABLE_VALID_0__MODIFY(dst, src) \
42073                     (dst) = ((dst) &\
42074                     ~0x01f00000U) | (((u_int32_t)(src) <<\
42075                     20) & 0x01f00000U)
42076 #define PA_GAIN45_B0__PAPRD_ADAPTIVE_TABLE_VALID_0__VERIFY(src) \
42077                     (!((((u_int32_t)(src)\
42078                     << 20) & ~0x01f00000U)))
42079 #define PA_GAIN45_B0__TYPE                                            u_int32_t
42080 #define PA_GAIN45_B0__READ                                          0x01ffffffU
42081 #define PA_GAIN45_B0__WRITE                                         0x01ffffffU
42082
42083 #endif /* __PA_GAIN45_B0_MACRO__ */
42084
42085
42086 /* macros for bb_reg_block.bb_chn_reg_map.BB_pa_gain45_b0 */
42087 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_PA_GAIN45_B0__NUM               1
42088
42089 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_0_b0 */
42090 #ifndef __PAPRD_PRE_POST_SCALE_0_B0_MACRO__
42091 #define __PAPRD_PRE_POST_SCALE_0_B0_MACRO__
42092
42093 /* macros for field paprd_pre_post_scaling_0_0 */
42094 #define PAPRD_PRE_POST_SCALE_0_B0__PAPRD_PRE_POST_SCALING_0_0__SHIFT          0
42095 #define PAPRD_PRE_POST_SCALE_0_B0__PAPRD_PRE_POST_SCALING_0_0__WIDTH         18
42096 #define PAPRD_PRE_POST_SCALE_0_B0__PAPRD_PRE_POST_SCALING_0_0__MASK 0x0003ffffU
42097 #define PAPRD_PRE_POST_SCALE_0_B0__PAPRD_PRE_POST_SCALING_0_0__READ(src) \
42098                     (u_int32_t)(src)\
42099                     & 0x0003ffffU
42100 #define PAPRD_PRE_POST_SCALE_0_B0__PAPRD_PRE_POST_SCALING_0_0__WRITE(src) \
42101                     ((u_int32_t)(src)\
42102                     & 0x0003ffffU)
42103 #define PAPRD_PRE_POST_SCALE_0_B0__PAPRD_PRE_POST_SCALING_0_0__MODIFY(dst, src) \
42104                     (dst) = ((dst) &\
42105                     ~0x0003ffffU) | ((u_int32_t)(src) &\
42106                     0x0003ffffU)
42107 #define PAPRD_PRE_POST_SCALE_0_B0__PAPRD_PRE_POST_SCALING_0_0__VERIFY(src) \
42108                     (!(((u_int32_t)(src)\
42109                     & ~0x0003ffffU)))
42110 #define PAPRD_PRE_POST_SCALE_0_B0__TYPE                               u_int32_t
42111 #define PAPRD_PRE_POST_SCALE_0_B0__READ                             0x0003ffffU
42112 #define PAPRD_PRE_POST_SCALE_0_B0__WRITE                            0x0003ffffU
42113
42114 #endif /* __PAPRD_PRE_POST_SCALE_0_B0_MACRO__ */
42115
42116
42117 /* macros for bb_reg_block.bb_chn_reg_map.BB_paprd_pre_post_scale_0_b0 */
42118 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_PAPRD_PRE_POST_SCALE_0_B0__NUM  1
42119
42120 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_1_b0 */
42121 #ifndef __PAPRD_PRE_POST_SCALE_1_B0_MACRO__
42122 #define __PAPRD_PRE_POST_SCALE_1_B0_MACRO__
42123
42124 /* macros for field paprd_pre_post_scaling_1_0 */
42125 #define PAPRD_PRE_POST_SCALE_1_B0__PAPRD_PRE_POST_SCALING_1_0__SHIFT          0
42126 #define PAPRD_PRE_POST_SCALE_1_B0__PAPRD_PRE_POST_SCALING_1_0__WIDTH         18
42127 #define PAPRD_PRE_POST_SCALE_1_B0__PAPRD_PRE_POST_SCALING_1_0__MASK 0x0003ffffU
42128 #define PAPRD_PRE_POST_SCALE_1_B0__PAPRD_PRE_POST_SCALING_1_0__READ(src) \
42129                     (u_int32_t)(src)\
42130                     & 0x0003ffffU
42131 #define PAPRD_PRE_POST_SCALE_1_B0__PAPRD_PRE_POST_SCALING_1_0__WRITE(src) \
42132                     ((u_int32_t)(src)\
42133                     & 0x0003ffffU)
42134 #define PAPRD_PRE_POST_SCALE_1_B0__PAPRD_PRE_POST_SCALING_1_0__MODIFY(dst, src) \
42135                     (dst) = ((dst) &\
42136                     ~0x0003ffffU) | ((u_int32_t)(src) &\
42137                     0x0003ffffU)
42138 #define PAPRD_PRE_POST_SCALE_1_B0__PAPRD_PRE_POST_SCALING_1_0__VERIFY(src) \
42139                     (!(((u_int32_t)(src)\
42140                     & ~0x0003ffffU)))
42141 #define PAPRD_PRE_POST_SCALE_1_B0__TYPE                               u_int32_t
42142 #define PAPRD_PRE_POST_SCALE_1_B0__READ                             0x0003ffffU
42143 #define PAPRD_PRE_POST_SCALE_1_B0__WRITE                            0x0003ffffU
42144
42145 #endif /* __PAPRD_PRE_POST_SCALE_1_B0_MACRO__ */
42146
42147
42148 /* macros for bb_reg_block.bb_chn_reg_map.BB_paprd_pre_post_scale_1_b0 */
42149 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_PAPRD_PRE_POST_SCALE_1_B0__NUM  1
42150
42151 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_2_b0 */
42152 #ifndef __PAPRD_PRE_POST_SCALE_2_B0_MACRO__
42153 #define __PAPRD_PRE_POST_SCALE_2_B0_MACRO__
42154
42155 /* macros for field paprd_pre_post_scaling_2_0 */
42156 #define PAPRD_PRE_POST_SCALE_2_B0__PAPRD_PRE_POST_SCALING_2_0__SHIFT          0
42157 #define PAPRD_PRE_POST_SCALE_2_B0__PAPRD_PRE_POST_SCALING_2_0__WIDTH         18
42158 #define PAPRD_PRE_POST_SCALE_2_B0__PAPRD_PRE_POST_SCALING_2_0__MASK 0x0003ffffU
42159 #define PAPRD_PRE_POST_SCALE_2_B0__PAPRD_PRE_POST_SCALING_2_0__READ(src) \
42160                     (u_int32_t)(src)\
42161                     & 0x0003ffffU
42162 #define PAPRD_PRE_POST_SCALE_2_B0__PAPRD_PRE_POST_SCALING_2_0__WRITE(src) \
42163                     ((u_int32_t)(src)\
42164                     & 0x0003ffffU)
42165 #define PAPRD_PRE_POST_SCALE_2_B0__PAPRD_PRE_POST_SCALING_2_0__MODIFY(dst, src) \
42166                     (dst) = ((dst) &\
42167                     ~0x0003ffffU) | ((u_int32_t)(src) &\
42168                     0x0003ffffU)
42169 #define PAPRD_PRE_POST_SCALE_2_B0__PAPRD_PRE_POST_SCALING_2_0__VERIFY(src) \
42170                     (!(((u_int32_t)(src)\
42171                     & ~0x0003ffffU)))
42172 #define PAPRD_PRE_POST_SCALE_2_B0__TYPE                               u_int32_t
42173 #define PAPRD_PRE_POST_SCALE_2_B0__READ                             0x0003ffffU
42174 #define PAPRD_PRE_POST_SCALE_2_B0__WRITE                            0x0003ffffU
42175
42176 #endif /* __PAPRD_PRE_POST_SCALE_2_B0_MACRO__ */
42177
42178
42179 /* macros for bb_reg_block.bb_chn_reg_map.BB_paprd_pre_post_scale_2_b0 */
42180 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_PAPRD_PRE_POST_SCALE_2_B0__NUM  1
42181
42182 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_3_b0 */
42183 #ifndef __PAPRD_PRE_POST_SCALE_3_B0_MACRO__
42184 #define __PAPRD_PRE_POST_SCALE_3_B0_MACRO__
42185
42186 /* macros for field paprd_pre_post_scaling_3_0 */
42187 #define PAPRD_PRE_POST_SCALE_3_B0__PAPRD_PRE_POST_SCALING_3_0__SHIFT          0
42188 #define PAPRD_PRE_POST_SCALE_3_B0__PAPRD_PRE_POST_SCALING_3_0__WIDTH         18
42189 #define PAPRD_PRE_POST_SCALE_3_B0__PAPRD_PRE_POST_SCALING_3_0__MASK 0x0003ffffU
42190 #define PAPRD_PRE_POST_SCALE_3_B0__PAPRD_PRE_POST_SCALING_3_0__READ(src) \
42191                     (u_int32_t)(src)\
42192                     & 0x0003ffffU
42193 #define PAPRD_PRE_POST_SCALE_3_B0__PAPRD_PRE_POST_SCALING_3_0__WRITE(src) \
42194                     ((u_int32_t)(src)\
42195                     & 0x0003ffffU)
42196 #define PAPRD_PRE_POST_SCALE_3_B0__PAPRD_PRE_POST_SCALING_3_0__MODIFY(dst, src) \
42197                     (dst) = ((dst) &\
42198                     ~0x0003ffffU) | ((u_int32_t)(src) &\
42199                     0x0003ffffU)
42200 #define PAPRD_PRE_POST_SCALE_3_B0__PAPRD_PRE_POST_SCALING_3_0__VERIFY(src) \
42201                     (!(((u_int32_t)(src)\
42202                     & ~0x0003ffffU)))
42203 #define PAPRD_PRE_POST_SCALE_3_B0__TYPE                               u_int32_t
42204 #define PAPRD_PRE_POST_SCALE_3_B0__READ                             0x0003ffffU
42205 #define PAPRD_PRE_POST_SCALE_3_B0__WRITE                            0x0003ffffU
42206
42207 #endif /* __PAPRD_PRE_POST_SCALE_3_B0_MACRO__ */
42208
42209
42210 /* macros for bb_reg_block.bb_chn_reg_map.BB_paprd_pre_post_scale_3_b0 */
42211 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_PAPRD_PRE_POST_SCALE_3_B0__NUM  1
42212
42213 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_4_b0 */
42214 #ifndef __PAPRD_PRE_POST_SCALE_4_B0_MACRO__
42215 #define __PAPRD_PRE_POST_SCALE_4_B0_MACRO__
42216
42217 /* macros for field paprd_pre_post_scaling_4_0 */
42218 #define PAPRD_PRE_POST_SCALE_4_B0__PAPRD_PRE_POST_SCALING_4_0__SHIFT          0
42219 #define PAPRD_PRE_POST_SCALE_4_B0__PAPRD_PRE_POST_SCALING_4_0__WIDTH         18
42220 #define PAPRD_PRE_POST_SCALE_4_B0__PAPRD_PRE_POST_SCALING_4_0__MASK 0x0003ffffU
42221 #define PAPRD_PRE_POST_SCALE_4_B0__PAPRD_PRE_POST_SCALING_4_0__READ(src) \
42222                     (u_int32_t)(src)\
42223                     & 0x0003ffffU
42224 #define PAPRD_PRE_POST_SCALE_4_B0__PAPRD_PRE_POST_SCALING_4_0__WRITE(src) \
42225                     ((u_int32_t)(src)\
42226                     & 0x0003ffffU)
42227 #define PAPRD_PRE_POST_SCALE_4_B0__PAPRD_PRE_POST_SCALING_4_0__MODIFY(dst, src) \
42228                     (dst) = ((dst) &\
42229                     ~0x0003ffffU) | ((u_int32_t)(src) &\
42230                     0x0003ffffU)
42231 #define PAPRD_PRE_POST_SCALE_4_B0__PAPRD_PRE_POST_SCALING_4_0__VERIFY(src) \
42232                     (!(((u_int32_t)(src)\
42233                     & ~0x0003ffffU)))
42234 #define PAPRD_PRE_POST_SCALE_4_B0__TYPE                               u_int32_t
42235 #define PAPRD_PRE_POST_SCALE_4_B0__READ                             0x0003ffffU
42236 #define PAPRD_PRE_POST_SCALE_4_B0__WRITE                            0x0003ffffU
42237
42238 #endif /* __PAPRD_PRE_POST_SCALE_4_B0_MACRO__ */
42239
42240
42241 /* macros for bb_reg_block.bb_chn_reg_map.BB_paprd_pre_post_scale_4_b0 */
42242 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_PAPRD_PRE_POST_SCALE_4_B0__NUM  1
42243
42244 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_5_b0 */
42245 #ifndef __PAPRD_PRE_POST_SCALE_5_B0_MACRO__
42246 #define __PAPRD_PRE_POST_SCALE_5_B0_MACRO__
42247
42248 /* macros for field paprd_pre_post_scaling_5_0 */
42249 #define PAPRD_PRE_POST_SCALE_5_B0__PAPRD_PRE_POST_SCALING_5_0__SHIFT          0
42250 #define PAPRD_PRE_POST_SCALE_5_B0__PAPRD_PRE_POST_SCALING_5_0__WIDTH         18
42251 #define PAPRD_PRE_POST_SCALE_5_B0__PAPRD_PRE_POST_SCALING_5_0__MASK 0x0003ffffU
42252 #define PAPRD_PRE_POST_SCALE_5_B0__PAPRD_PRE_POST_SCALING_5_0__READ(src) \
42253                     (u_int32_t)(src)\
42254                     & 0x0003ffffU
42255 #define PAPRD_PRE_POST_SCALE_5_B0__PAPRD_PRE_POST_SCALING_5_0__WRITE(src) \
42256                     ((u_int32_t)(src)\
42257                     & 0x0003ffffU)
42258 #define PAPRD_PRE_POST_SCALE_5_B0__PAPRD_PRE_POST_SCALING_5_0__MODIFY(dst, src) \
42259                     (dst) = ((dst) &\
42260                     ~0x0003ffffU) | ((u_int32_t)(src) &\
42261                     0x0003ffffU)
42262 #define PAPRD_PRE_POST_SCALE_5_B0__PAPRD_PRE_POST_SCALING_5_0__VERIFY(src) \
42263                     (!(((u_int32_t)(src)\
42264                     & ~0x0003ffffU)))
42265 #define PAPRD_PRE_POST_SCALE_5_B0__TYPE                               u_int32_t
42266 #define PAPRD_PRE_POST_SCALE_5_B0__READ                             0x0003ffffU
42267 #define PAPRD_PRE_POST_SCALE_5_B0__WRITE                            0x0003ffffU
42268
42269 #endif /* __PAPRD_PRE_POST_SCALE_5_B0_MACRO__ */
42270
42271
42272 /* macros for bb_reg_block.bb_chn_reg_map.BB_paprd_pre_post_scale_5_b0 */
42273 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_PAPRD_PRE_POST_SCALE_5_B0__NUM  1
42274
42275 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_6_b0 */
42276 #ifndef __PAPRD_PRE_POST_SCALE_6_B0_MACRO__
42277 #define __PAPRD_PRE_POST_SCALE_6_B0_MACRO__
42278
42279 /* macros for field paprd_pre_post_scaling_6_0 */
42280 #define PAPRD_PRE_POST_SCALE_6_B0__PAPRD_PRE_POST_SCALING_6_0__SHIFT          0
42281 #define PAPRD_PRE_POST_SCALE_6_B0__PAPRD_PRE_POST_SCALING_6_0__WIDTH         18
42282 #define PAPRD_PRE_POST_SCALE_6_B0__PAPRD_PRE_POST_SCALING_6_0__MASK 0x0003ffffU
42283 #define PAPRD_PRE_POST_SCALE_6_B0__PAPRD_PRE_POST_SCALING_6_0__READ(src) \
42284                     (u_int32_t)(src)\
42285                     & 0x0003ffffU
42286 #define PAPRD_PRE_POST_SCALE_6_B0__PAPRD_PRE_POST_SCALING_6_0__WRITE(src) \
42287                     ((u_int32_t)(src)\
42288                     & 0x0003ffffU)
42289 #define PAPRD_PRE_POST_SCALE_6_B0__PAPRD_PRE_POST_SCALING_6_0__MODIFY(dst, src) \
42290                     (dst) = ((dst) &\
42291                     ~0x0003ffffU) | ((u_int32_t)(src) &\
42292                     0x0003ffffU)
42293 #define PAPRD_PRE_POST_SCALE_6_B0__PAPRD_PRE_POST_SCALING_6_0__VERIFY(src) \
42294                     (!(((u_int32_t)(src)\
42295                     & ~0x0003ffffU)))
42296 #define PAPRD_PRE_POST_SCALE_6_B0__TYPE                               u_int32_t
42297 #define PAPRD_PRE_POST_SCALE_6_B0__READ                             0x0003ffffU
42298 #define PAPRD_PRE_POST_SCALE_6_B0__WRITE                            0x0003ffffU
42299
42300 #endif /* __PAPRD_PRE_POST_SCALE_6_B0_MACRO__ */
42301
42302
42303 /* macros for bb_reg_block.bb_chn_reg_map.BB_paprd_pre_post_scale_6_b0 */
42304 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_PAPRD_PRE_POST_SCALE_6_B0__NUM  1
42305
42306 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_7_b0 */
42307 #ifndef __PAPRD_PRE_POST_SCALE_7_B0_MACRO__
42308 #define __PAPRD_PRE_POST_SCALE_7_B0_MACRO__
42309
42310 /* macros for field paprd_pre_post_scaling_7_0 */
42311 #define PAPRD_PRE_POST_SCALE_7_B0__PAPRD_PRE_POST_SCALING_7_0__SHIFT          0
42312 #define PAPRD_PRE_POST_SCALE_7_B0__PAPRD_PRE_POST_SCALING_7_0__WIDTH         18
42313 #define PAPRD_PRE_POST_SCALE_7_B0__PAPRD_PRE_POST_SCALING_7_0__MASK 0x0003ffffU
42314 #define PAPRD_PRE_POST_SCALE_7_B0__PAPRD_PRE_POST_SCALING_7_0__READ(src) \
42315                     (u_int32_t)(src)\
42316                     & 0x0003ffffU
42317 #define PAPRD_PRE_POST_SCALE_7_B0__PAPRD_PRE_POST_SCALING_7_0__WRITE(src) \
42318                     ((u_int32_t)(src)\
42319                     & 0x0003ffffU)
42320 #define PAPRD_PRE_POST_SCALE_7_B0__PAPRD_PRE_POST_SCALING_7_0__MODIFY(dst, src) \
42321                     (dst) = ((dst) &\
42322                     ~0x0003ffffU) | ((u_int32_t)(src) &\
42323                     0x0003ffffU)
42324 #define PAPRD_PRE_POST_SCALE_7_B0__PAPRD_PRE_POST_SCALING_7_0__VERIFY(src) \
42325                     (!(((u_int32_t)(src)\
42326                     & ~0x0003ffffU)))
42327 #define PAPRD_PRE_POST_SCALE_7_B0__TYPE                               u_int32_t
42328 #define PAPRD_PRE_POST_SCALE_7_B0__READ                             0x0003ffffU
42329 #define PAPRD_PRE_POST_SCALE_7_B0__WRITE                            0x0003ffffU
42330
42331 #endif /* __PAPRD_PRE_POST_SCALE_7_B0_MACRO__ */
42332
42333
42334 /* macros for bb_reg_block.bb_chn_reg_map.BB_paprd_pre_post_scale_7_b0 */
42335 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_PAPRD_PRE_POST_SCALE_7_B0__NUM  1
42336
42337 /* macros for BlueprintGlobalNameSpace::paprd_mem_tab */
42338 #ifndef __PAPRD_MEM_TAB_MACRO__
42339 #define __PAPRD_MEM_TAB_MACRO__
42340
42341 /* macros for field paprd_mem */
42342 #define PAPRD_MEM_TAB__PAPRD_MEM__SHIFT                                       0
42343 #define PAPRD_MEM_TAB__PAPRD_MEM__WIDTH                                      22
42344 #define PAPRD_MEM_TAB__PAPRD_MEM__MASK                              0x003fffffU
42345 #define PAPRD_MEM_TAB__PAPRD_MEM__READ(src)      (u_int32_t)(src) & 0x003fffffU
42346 #define PAPRD_MEM_TAB__PAPRD_MEM__WRITE(src)   ((u_int32_t)(src) & 0x003fffffU)
42347 #define PAPRD_MEM_TAB__PAPRD_MEM__MODIFY(dst, src) \
42348                     (dst) = ((dst) &\
42349                     ~0x003fffffU) | ((u_int32_t)(src) &\
42350                     0x003fffffU)
42351 #define PAPRD_MEM_TAB__PAPRD_MEM__VERIFY(src) \
42352                     (!(((u_int32_t)(src)\
42353                     & ~0x003fffffU)))
42354 #define PAPRD_MEM_TAB__TYPE                                           u_int32_t
42355 #define PAPRD_MEM_TAB__READ                                         0x003fffffU
42356 #define PAPRD_MEM_TAB__WRITE                                        0x003fffffU
42357
42358 #endif /* __PAPRD_MEM_TAB_MACRO__ */
42359
42360
42361 /* macros for bb_reg_block.bb_chn_reg_map.BB_paprd_mem_tab_b0 */
42362 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_PAPRD_MEM_TAB_B0__NUM         120
42363
42364 /* macros for BlueprintGlobalNameSpace::chan_info_chan_tab */
42365 #ifndef __CHAN_INFO_CHAN_TAB_MACRO__
42366 #define __CHAN_INFO_CHAN_TAB_MACRO__
42367
42368 /* macros for field chaninfo_word */
42369 #define CHAN_INFO_CHAN_TAB__CHANINFO_WORD__SHIFT                              0
42370 #define CHAN_INFO_CHAN_TAB__CHANINFO_WORD__WIDTH                             32
42371 #define CHAN_INFO_CHAN_TAB__CHANINFO_WORD__MASK                     0xffffffffU
42372 #define CHAN_INFO_CHAN_TAB__CHANINFO_WORD__READ(src) \
42373                     (u_int32_t)(src)\
42374                     & 0xffffffffU
42375 #define CHAN_INFO_CHAN_TAB__TYPE                                      u_int32_t
42376 #define CHAN_INFO_CHAN_TAB__READ                                    0xffffffffU
42377
42378 #endif /* __CHAN_INFO_CHAN_TAB_MACRO__ */
42379
42380
42381 /* macros for bb_reg_block.bb_chn_reg_map.BB_chan_info_chan_tab_b0 */
42382 #define INST_BB_REG_BLOCK__BB_CHN_REG_MAP__BB_CHAN_INFO_CHAN_TAB_B0__NUM     60
42383
42384 /* macros for BlueprintGlobalNameSpace::timing_control_3a */
42385 #ifndef __TIMING_CONTROL_3A_MACRO__
42386 #define __TIMING_CONTROL_3A_MACRO__
42387
42388 /* macros for field ste_thr_hi_rssi */
42389 #define TIMING_CONTROL_3A__STE_THR_HI_RSSI__SHIFT                             0
42390 #define TIMING_CONTROL_3A__STE_THR_HI_RSSI__WIDTH                             7
42391 #define TIMING_CONTROL_3A__STE_THR_HI_RSSI__MASK                    0x0000007fU
42392 #define TIMING_CONTROL_3A__STE_THR_HI_RSSI__READ(src) \
42393                     (u_int32_t)(src)\
42394                     & 0x0000007fU
42395 #define TIMING_CONTROL_3A__STE_THR_HI_RSSI__WRITE(src) \
42396                     ((u_int32_t)(src)\
42397                     & 0x0000007fU)
42398 #define TIMING_CONTROL_3A__STE_THR_HI_RSSI__MODIFY(dst, src) \
42399                     (dst) = ((dst) &\
42400                     ~0x0000007fU) | ((u_int32_t)(src) &\
42401                     0x0000007fU)
42402 #define TIMING_CONTROL_3A__STE_THR_HI_RSSI__VERIFY(src) \
42403                     (!(((u_int32_t)(src)\
42404                     & ~0x0000007fU)))
42405
42406 /* macros for field use_htsig1_20_40_bw_value */
42407 #define TIMING_CONTROL_3A__USE_HTSIG1_20_40_BW_VALUE__SHIFT                   7
42408 #define TIMING_CONTROL_3A__USE_HTSIG1_20_40_BW_VALUE__WIDTH                   1
42409 #define TIMING_CONTROL_3A__USE_HTSIG1_20_40_BW_VALUE__MASK          0x00000080U
42410 #define TIMING_CONTROL_3A__USE_HTSIG1_20_40_BW_VALUE__READ(src) \
42411                     (((u_int32_t)(src)\
42412                     & 0x00000080U) >> 7)
42413 #define TIMING_CONTROL_3A__USE_HTSIG1_20_40_BW_VALUE__WRITE(src) \
42414                     (((u_int32_t)(src)\
42415                     << 7) & 0x00000080U)
42416 #define TIMING_CONTROL_3A__USE_HTSIG1_20_40_BW_VALUE__MODIFY(dst, src) \
42417                     (dst) = ((dst) &\
42418                     ~0x00000080U) | (((u_int32_t)(src) <<\
42419                     7) & 0x00000080U)
42420 #define TIMING_CONTROL_3A__USE_HTSIG1_20_40_BW_VALUE__VERIFY(src) \
42421                     (!((((u_int32_t)(src)\
42422                     << 7) & ~0x00000080U)))
42423 #define TIMING_CONTROL_3A__USE_HTSIG1_20_40_BW_VALUE__SET(dst) \
42424                     (dst) = ((dst) &\
42425                     ~0x00000080U) | ((u_int32_t)(1) << 7)
42426 #define TIMING_CONTROL_3A__USE_HTSIG1_20_40_BW_VALUE__CLR(dst) \
42427                     (dst) = ((dst) &\
42428                     ~0x00000080U) | ((u_int32_t)(0) << 7)
42429 #define TIMING_CONTROL_3A__TYPE                                       u_int32_t
42430 #define TIMING_CONTROL_3A__READ                                     0x000000ffU
42431 #define TIMING_CONTROL_3A__WRITE                                    0x000000ffU
42432
42433 #endif /* __TIMING_CONTROL_3A_MACRO__ */
42434
42435
42436 /* macros for bb_reg_block.bb_mrc_reg_map.BB_timing_control_3a */
42437 #define INST_BB_REG_BLOCK__BB_MRC_REG_MAP__BB_TIMING_CONTROL_3A__NUM          1
42438
42439 /* macros for BlueprintGlobalNameSpace::ldpc_cntl1 */
42440 #ifndef __LDPC_CNTL1_MACRO__
42441 #define __LDPC_CNTL1_MACRO__
42442
42443 /* macros for field ldpc_llr_scaling0 */
42444 #define LDPC_CNTL1__LDPC_LLR_SCALING0__SHIFT                                  0
42445 #define LDPC_CNTL1__LDPC_LLR_SCALING0__WIDTH                                 32
42446 #define LDPC_CNTL1__LDPC_LLR_SCALING0__MASK                         0xffffffffU
42447 #define LDPC_CNTL1__LDPC_LLR_SCALING0__READ(src) (u_int32_t)(src) & 0xffffffffU
42448 #define LDPC_CNTL1__LDPC_LLR_SCALING0__WRITE(src) \
42449                     ((u_int32_t)(src)\
42450                     & 0xffffffffU)
42451 #define LDPC_CNTL1__LDPC_LLR_SCALING0__MODIFY(dst, src) \
42452                     (dst) = ((dst) &\
42453                     ~0xffffffffU) | ((u_int32_t)(src) &\
42454                     0xffffffffU)
42455 #define LDPC_CNTL1__LDPC_LLR_SCALING0__VERIFY(src) \
42456                     (!(((u_int32_t)(src)\
42457                     & ~0xffffffffU)))
42458 #define LDPC_CNTL1__TYPE                                              u_int32_t
42459 #define LDPC_CNTL1__READ                                            0xffffffffU
42460 #define LDPC_CNTL1__WRITE                                           0xffffffffU
42461
42462 #endif /* __LDPC_CNTL1_MACRO__ */
42463
42464
42465 /* macros for bb_reg_block.bb_mrc_reg_map.BB_ldpc_cntl1 */
42466 #define INST_BB_REG_BLOCK__BB_MRC_REG_MAP__BB_LDPC_CNTL1__NUM                 1
42467
42468 /* macros for BlueprintGlobalNameSpace::ldpc_cntl2 */
42469 #ifndef __LDPC_CNTL2_MACRO__
42470 #define __LDPC_CNTL2_MACRO__
42471
42472 /* macros for field ldpc_llr_scaling1 */
42473 #define LDPC_CNTL2__LDPC_LLR_SCALING1__SHIFT                                  0
42474 #define LDPC_CNTL2__LDPC_LLR_SCALING1__WIDTH                                 16
42475 #define LDPC_CNTL2__LDPC_LLR_SCALING1__MASK                         0x0000ffffU
42476 #define LDPC_CNTL2__LDPC_LLR_SCALING1__READ(src) (u_int32_t)(src) & 0x0000ffffU
42477 #define LDPC_CNTL2__LDPC_LLR_SCALING1__WRITE(src) \
42478                     ((u_int32_t)(src)\
42479                     & 0x0000ffffU)
42480 #define LDPC_CNTL2__LDPC_LLR_SCALING1__MODIFY(dst, src) \
42481                     (dst) = ((dst) &\
42482                     ~0x0000ffffU) | ((u_int32_t)(src) &\
42483                     0x0000ffffU)
42484 #define LDPC_CNTL2__LDPC_LLR_SCALING1__VERIFY(src) \
42485                     (!(((u_int32_t)(src)\
42486                     & ~0x0000ffffU)))
42487
42488 /* macros for field ldpc_latency */
42489 #define LDPC_CNTL2__LDPC_LATENCY__SHIFT                                      16
42490 #define LDPC_CNTL2__LDPC_LATENCY__WIDTH                                      11
42491 #define LDPC_CNTL2__LDPC_LATENCY__MASK                              0x07ff0000U
42492 #define LDPC_CNTL2__LDPC_LATENCY__READ(src) \
42493                     (((u_int32_t)(src)\
42494                     & 0x07ff0000U) >> 16)
42495 #define LDPC_CNTL2__LDPC_LATENCY__WRITE(src) \
42496                     (((u_int32_t)(src)\
42497                     << 16) & 0x07ff0000U)
42498 #define LDPC_CNTL2__LDPC_LATENCY__MODIFY(dst, src) \
42499                     (dst) = ((dst) &\
42500                     ~0x07ff0000U) | (((u_int32_t)(src) <<\
42501                     16) & 0x07ff0000U)
42502 #define LDPC_CNTL2__LDPC_LATENCY__VERIFY(src) \
42503                     (!((((u_int32_t)(src)\
42504                     << 16) & ~0x07ff0000U)))
42505 #define LDPC_CNTL2__TYPE                                              u_int32_t
42506 #define LDPC_CNTL2__READ                                            0x07ffffffU
42507 #define LDPC_CNTL2__WRITE                                           0x07ffffffU
42508
42509 #endif /* __LDPC_CNTL2_MACRO__ */
42510
42511
42512 /* macros for bb_reg_block.bb_mrc_reg_map.BB_ldpc_cntl2 */
42513 #define INST_BB_REG_BLOCK__BB_MRC_REG_MAP__BB_LDPC_CNTL2__NUM                 1
42514
42515 /* macros for BlueprintGlobalNameSpace::pilot_spur_mask */
42516 #ifndef __PILOT_SPUR_MASK_MACRO__
42517 #define __PILOT_SPUR_MASK_MACRO__
42518
42519 /* macros for field cf_pilot_mask_A */
42520 #define PILOT_SPUR_MASK__CF_PILOT_MASK_A__SHIFT                               0
42521 #define PILOT_SPUR_MASK__CF_PILOT_MASK_A__WIDTH                               5
42522 #define PILOT_SPUR_MASK__CF_PILOT_MASK_A__MASK                      0x0000001fU
42523 #define PILOT_SPUR_MASK__CF_PILOT_MASK_A__READ(src) \
42524                     (u_int32_t)(src)\
42525                     & 0x0000001fU
42526 #define PILOT_SPUR_MASK__CF_PILOT_MASK_A__WRITE(src) \
42527                     ((u_int32_t)(src)\
42528                     & 0x0000001fU)
42529 #define PILOT_SPUR_MASK__CF_PILOT_MASK_A__MODIFY(dst, src) \
42530                     (dst) = ((dst) &\
42531                     ~0x0000001fU) | ((u_int32_t)(src) &\
42532                     0x0000001fU)
42533 #define PILOT_SPUR_MASK__CF_PILOT_MASK_A__VERIFY(src) \
42534                     (!(((u_int32_t)(src)\
42535                     & ~0x0000001fU)))
42536
42537 /* macros for field cf_pilot_mask_idx_A */
42538 #define PILOT_SPUR_MASK__CF_PILOT_MASK_IDX_A__SHIFT                           5
42539 #define PILOT_SPUR_MASK__CF_PILOT_MASK_IDX_A__WIDTH                           7
42540 #define PILOT_SPUR_MASK__CF_PILOT_MASK_IDX_A__MASK                  0x00000fe0U
42541 #define PILOT_SPUR_MASK__CF_PILOT_MASK_IDX_A__READ(src) \
42542                     (((u_int32_t)(src)\
42543                     & 0x00000fe0U) >> 5)
42544 #define PILOT_SPUR_MASK__CF_PILOT_MASK_IDX_A__WRITE(src) \
42545                     (((u_int32_t)(src)\
42546                     << 5) & 0x00000fe0U)
42547 #define PILOT_SPUR_MASK__CF_PILOT_MASK_IDX_A__MODIFY(dst, src) \
42548                     (dst) = ((dst) &\
42549                     ~0x00000fe0U) | (((u_int32_t)(src) <<\
42550                     5) & 0x00000fe0U)
42551 #define PILOT_SPUR_MASK__CF_PILOT_MASK_IDX_A__VERIFY(src) \
42552                     (!((((u_int32_t)(src)\
42553                     << 5) & ~0x00000fe0U)))
42554
42555 /* macros for field cf_pilot_mask_B */
42556 #define PILOT_SPUR_MASK__CF_PILOT_MASK_B__SHIFT                              12
42557 #define PILOT_SPUR_MASK__CF_PILOT_MASK_B__WIDTH                               5
42558 #define PILOT_SPUR_MASK__CF_PILOT_MASK_B__MASK                      0x0001f000U
42559 #define PILOT_SPUR_MASK__CF_PILOT_MASK_B__READ(src) \
42560                     (((u_int32_t)(src)\
42561                     & 0x0001f000U) >> 12)
42562 #define PILOT_SPUR_MASK__CF_PILOT_MASK_B__WRITE(src) \
42563                     (((u_int32_t)(src)\
42564                     << 12) & 0x0001f000U)
42565 #define PILOT_SPUR_MASK__CF_PILOT_MASK_B__MODIFY(dst, src) \
42566                     (dst) = ((dst) &\
42567                     ~0x0001f000U) | (((u_int32_t)(src) <<\
42568                     12) & 0x0001f000U)
42569 #define PILOT_SPUR_MASK__CF_PILOT_MASK_B__VERIFY(src) \
42570                     (!((((u_int32_t)(src)\
42571                     << 12) & ~0x0001f000U)))
42572
42573 /* macros for field cf_pilot_mask_idx_B */
42574 #define PILOT_SPUR_MASK__CF_PILOT_MASK_IDX_B__SHIFT                          17
42575 #define PILOT_SPUR_MASK__CF_PILOT_MASK_IDX_B__WIDTH                           7
42576 #define PILOT_SPUR_MASK__CF_PILOT_MASK_IDX_B__MASK                  0x00fe0000U
42577 #define PILOT_SPUR_MASK__CF_PILOT_MASK_IDX_B__READ(src) \
42578                     (((u_int32_t)(src)\
42579                     & 0x00fe0000U) >> 17)
42580 #define PILOT_SPUR_MASK__CF_PILOT_MASK_IDX_B__WRITE(src) \
42581                     (((u_int32_t)(src)\
42582                     << 17) & 0x00fe0000U)
42583 #define PILOT_SPUR_MASK__CF_PILOT_MASK_IDX_B__MODIFY(dst, src) \
42584                     (dst) = ((dst) &\
42585                     ~0x00fe0000U) | (((u_int32_t)(src) <<\
42586                     17) & 0x00fe0000U)
42587 #define PILOT_SPUR_MASK__CF_PILOT_MASK_IDX_B__VERIFY(src) \
42588                     (!((((u_int32_t)(src)\
42589                     << 17) & ~0x00fe0000U)))
42590 #define PILOT_SPUR_MASK__TYPE                                         u_int32_t
42591 #define PILOT_SPUR_MASK__READ                                       0x00ffffffU
42592 #define PILOT_SPUR_MASK__WRITE                                      0x00ffffffU
42593
42594 #endif /* __PILOT_SPUR_MASK_MACRO__ */
42595
42596
42597 /* macros for bb_reg_block.bb_mrc_reg_map.BB_pilot_spur_mask */
42598 #define INST_BB_REG_BLOCK__BB_MRC_REG_MAP__BB_PILOT_SPUR_MASK__NUM            1
42599
42600 /* macros for BlueprintGlobalNameSpace::chan_spur_mask */
42601 #ifndef __CHAN_SPUR_MASK_MACRO__
42602 #define __CHAN_SPUR_MASK_MACRO__
42603
42604 /* macros for field cf_chan_mask_A */
42605 #define CHAN_SPUR_MASK__CF_CHAN_MASK_A__SHIFT                                 0
42606 #define CHAN_SPUR_MASK__CF_CHAN_MASK_A__WIDTH                                 5
42607 #define CHAN_SPUR_MASK__CF_CHAN_MASK_A__MASK                        0x0000001fU
42608 #define CHAN_SPUR_MASK__CF_CHAN_MASK_A__READ(src) \
42609                     (u_int32_t)(src)\
42610                     & 0x0000001fU
42611 #define CHAN_SPUR_MASK__CF_CHAN_MASK_A__WRITE(src) \
42612                     ((u_int32_t)(src)\
42613                     & 0x0000001fU)
42614 #define CHAN_SPUR_MASK__CF_CHAN_MASK_A__MODIFY(dst, src) \
42615                     (dst) = ((dst) &\
42616                     ~0x0000001fU) | ((u_int32_t)(src) &\
42617                     0x0000001fU)
42618 #define CHAN_SPUR_MASK__CF_CHAN_MASK_A__VERIFY(src) \
42619                     (!(((u_int32_t)(src)\
42620                     & ~0x0000001fU)))
42621
42622 /* macros for field cf_chan_mask_idx_A */
42623 #define CHAN_SPUR_MASK__CF_CHAN_MASK_IDX_A__SHIFT                             5
42624 #define CHAN_SPUR_MASK__CF_CHAN_MASK_IDX_A__WIDTH                             7
42625 #define CHAN_SPUR_MASK__CF_CHAN_MASK_IDX_A__MASK                    0x00000fe0U
42626 #define CHAN_SPUR_MASK__CF_CHAN_MASK_IDX_A__READ(src) \
42627                     (((u_int32_t)(src)\
42628                     & 0x00000fe0U) >> 5)
42629 #define CHAN_SPUR_MASK__CF_CHAN_MASK_IDX_A__WRITE(src) \
42630                     (((u_int32_t)(src)\
42631                     << 5) & 0x00000fe0U)
42632 #define CHAN_SPUR_MASK__CF_CHAN_MASK_IDX_A__MODIFY(dst, src) \
42633                     (dst) = ((dst) &\
42634                     ~0x00000fe0U) | (((u_int32_t)(src) <<\
42635                     5) & 0x00000fe0U)
42636 #define CHAN_SPUR_MASK__CF_CHAN_MASK_IDX_A__VERIFY(src) \
42637                     (!((((u_int32_t)(src)\
42638                     << 5) & ~0x00000fe0U)))
42639
42640 /* macros for field cf_chan_mask_B */
42641 #define CHAN_SPUR_MASK__CF_CHAN_MASK_B__SHIFT                                12
42642 #define CHAN_SPUR_MASK__CF_CHAN_MASK_B__WIDTH                                 5
42643 #define CHAN_SPUR_MASK__CF_CHAN_MASK_B__MASK                        0x0001f000U
42644 #define CHAN_SPUR_MASK__CF_CHAN_MASK_B__READ(src) \
42645                     (((u_int32_t)(src)\
42646                     & 0x0001f000U) >> 12)
42647 #define CHAN_SPUR_MASK__CF_CHAN_MASK_B__WRITE(src) \
42648                     (((u_int32_t)(src)\
42649                     << 12) & 0x0001f000U)
42650 #define CHAN_SPUR_MASK__CF_CHAN_MASK_B__MODIFY(dst, src) \
42651                     (dst) = ((dst) &\
42652                     ~0x0001f000U) | (((u_int32_t)(src) <<\
42653                     12) & 0x0001f000U)
42654 #define CHAN_SPUR_MASK__CF_CHAN_MASK_B__VERIFY(src) \
42655                     (!((((u_int32_t)(src)\
42656                     << 12) & ~0x0001f000U)))
42657
42658 /* macros for field cf_chan_mask_idx_B */
42659 #define CHAN_SPUR_MASK__CF_CHAN_MASK_IDX_B__SHIFT                            17
42660 #define CHAN_SPUR_MASK__CF_CHAN_MASK_IDX_B__WIDTH                             7
42661 #define CHAN_SPUR_MASK__CF_CHAN_MASK_IDX_B__MASK                    0x00fe0000U
42662 #define CHAN_SPUR_MASK__CF_CHAN_MASK_IDX_B__READ(src) \
42663                     (((u_int32_t)(src)\
42664                     & 0x00fe0000U) >> 17)
42665 #define CHAN_SPUR_MASK__CF_CHAN_MASK_IDX_B__WRITE(src) \
42666                     (((u_int32_t)(src)\
42667                     << 17) & 0x00fe0000U)
42668 #define CHAN_SPUR_MASK__CF_CHAN_MASK_IDX_B__MODIFY(dst, src) \
42669                     (dst) = ((dst) &\
42670                     ~0x00fe0000U) | (((u_int32_t)(src) <<\
42671                     17) & 0x00fe0000U)
42672 #define CHAN_SPUR_MASK__CF_CHAN_MASK_IDX_B__VERIFY(src) \
42673                     (!((((u_int32_t)(src)\
42674                     << 17) & ~0x00fe0000U)))
42675 #define CHAN_SPUR_MASK__TYPE                                          u_int32_t
42676 #define CHAN_SPUR_MASK__READ                                        0x00ffffffU
42677 #define CHAN_SPUR_MASK__WRITE                                       0x00ffffffU
42678
42679 #endif /* __CHAN_SPUR_MASK_MACRO__ */
42680
42681
42682 /* macros for bb_reg_block.bb_mrc_reg_map.BB_chan_spur_mask */
42683 #define INST_BB_REG_BLOCK__BB_MRC_REG_MAP__BB_CHAN_SPUR_MASK__NUM             1
42684
42685 /* macros for BlueprintGlobalNameSpace::short_gi_delta_slope */
42686 #ifndef __SHORT_GI_DELTA_SLOPE_MACRO__
42687 #define __SHORT_GI_DELTA_SLOPE_MACRO__
42688
42689 /* macros for field delta_slope_coef_exp_short_gi */
42690 #define SHORT_GI_DELTA_SLOPE__DELTA_SLOPE_COEF_EXP_SHORT_GI__SHIFT            0
42691 #define SHORT_GI_DELTA_SLOPE__DELTA_SLOPE_COEF_EXP_SHORT_GI__WIDTH            4
42692 #define SHORT_GI_DELTA_SLOPE__DELTA_SLOPE_COEF_EXP_SHORT_GI__MASK   0x0000000fU
42693 #define SHORT_GI_DELTA_SLOPE__DELTA_SLOPE_COEF_EXP_SHORT_GI__READ(src) \
42694                     (u_int32_t)(src)\
42695                     & 0x0000000fU
42696 #define SHORT_GI_DELTA_SLOPE__DELTA_SLOPE_COEF_EXP_SHORT_GI__WRITE(src) \
42697                     ((u_int32_t)(src)\
42698                     & 0x0000000fU)
42699 #define SHORT_GI_DELTA_SLOPE__DELTA_SLOPE_COEF_EXP_SHORT_GI__MODIFY(dst, src) \
42700                     (dst) = ((dst) &\
42701                     ~0x0000000fU) | ((u_int32_t)(src) &\
42702                     0x0000000fU)
42703 #define SHORT_GI_DELTA_SLOPE__DELTA_SLOPE_COEF_EXP_SHORT_GI__VERIFY(src) \
42704                     (!(((u_int32_t)(src)\
42705                     & ~0x0000000fU)))
42706
42707 /* macros for field delta_slope_coef_man_short_gi */
42708 #define SHORT_GI_DELTA_SLOPE__DELTA_SLOPE_COEF_MAN_SHORT_GI__SHIFT            4
42709 #define SHORT_GI_DELTA_SLOPE__DELTA_SLOPE_COEF_MAN_SHORT_GI__WIDTH           15
42710 #define SHORT_GI_DELTA_SLOPE__DELTA_SLOPE_COEF_MAN_SHORT_GI__MASK   0x0007fff0U
42711 #define SHORT_GI_DELTA_SLOPE__DELTA_SLOPE_COEF_MAN_SHORT_GI__READ(src) \
42712                     (((u_int32_t)(src)\
42713                     & 0x0007fff0U) >> 4)
42714 #define SHORT_GI_DELTA_SLOPE__DELTA_SLOPE_COEF_MAN_SHORT_GI__WRITE(src) \
42715                     (((u_int32_t)(src)\
42716                     << 4) & 0x0007fff0U)
42717 #define SHORT_GI_DELTA_SLOPE__DELTA_SLOPE_COEF_MAN_SHORT_GI__MODIFY(dst, src) \
42718                     (dst) = ((dst) &\
42719                     ~0x0007fff0U) | (((u_int32_t)(src) <<\
42720                     4) & 0x0007fff0U)
42721 #define SHORT_GI_DELTA_SLOPE__DELTA_SLOPE_COEF_MAN_SHORT_GI__VERIFY(src) \
42722                     (!((((u_int32_t)(src)\
42723                     << 4) & ~0x0007fff0U)))
42724 #define SHORT_GI_DELTA_SLOPE__TYPE                                    u_int32_t
42725 #define SHORT_GI_DELTA_SLOPE__READ                                  0x0007ffffU
42726 #define SHORT_GI_DELTA_SLOPE__WRITE                                 0x0007ffffU
42727
42728 #endif /* __SHORT_GI_DELTA_SLOPE_MACRO__ */
42729
42730
42731 /* macros for bb_reg_block.bb_mrc_reg_map.BB_short_gi_delta_slope */
42732 #define INST_BB_REG_BLOCK__BB_MRC_REG_MAP__BB_SHORT_GI_DELTA_SLOPE__NUM       1
42733
42734 /* macros for BlueprintGlobalNameSpace::ml_cntl1 */
42735 #ifndef __ML_CNTL1_MACRO__
42736 #define __ML_CNTL1_MACRO__
42737
42738 /* macros for field cf_ml_2s_weight_table */
42739 #define ML_CNTL1__CF_ML_2S_WEIGHT_TABLE__SHIFT                                0
42740 #define ML_CNTL1__CF_ML_2S_WEIGHT_TABLE__WIDTH                               24
42741 #define ML_CNTL1__CF_ML_2S_WEIGHT_TABLE__MASK                       0x00ffffffU
42742 #define ML_CNTL1__CF_ML_2S_WEIGHT_TABLE__READ(src) \
42743                     (u_int32_t)(src)\
42744                     & 0x00ffffffU
42745 #define ML_CNTL1__CF_ML_2S_WEIGHT_TABLE__WRITE(src) \
42746                     ((u_int32_t)(src)\
42747                     & 0x00ffffffU)
42748 #define ML_CNTL1__CF_ML_2S_WEIGHT_TABLE__MODIFY(dst, src) \
42749                     (dst) = ((dst) &\
42750                     ~0x00ffffffU) | ((u_int32_t)(src) &\
42751                     0x00ffffffU)
42752 #define ML_CNTL1__CF_ML_2S_WEIGHT_TABLE__VERIFY(src) \
42753                     (!(((u_int32_t)(src)\
42754                     & ~0x00ffffffU)))
42755
42756 /* macros for field cf_is_flat_ch_thr_ml */
42757 #define ML_CNTL1__CF_IS_FLAT_CH_THR_ML__SHIFT                                24
42758 #define ML_CNTL1__CF_IS_FLAT_CH_THR_ML__WIDTH                                 2
42759 #define ML_CNTL1__CF_IS_FLAT_CH_THR_ML__MASK                        0x03000000U
42760 #define ML_CNTL1__CF_IS_FLAT_CH_THR_ML__READ(src) \
42761                     (((u_int32_t)(src)\
42762                     & 0x03000000U) >> 24)
42763 #define ML_CNTL1__CF_IS_FLAT_CH_THR_ML__WRITE(src) \
42764                     (((u_int32_t)(src)\
42765                     << 24) & 0x03000000U)
42766 #define ML_CNTL1__CF_IS_FLAT_CH_THR_ML__MODIFY(dst, src) \
42767                     (dst) = ((dst) &\
42768                     ~0x03000000U) | (((u_int32_t)(src) <<\
42769                     24) & 0x03000000U)
42770 #define ML_CNTL1__CF_IS_FLAT_CH_THR_ML__VERIFY(src) \
42771                     (!((((u_int32_t)(src)\
42772                     << 24) & ~0x03000000U)))
42773
42774 /* macros for field cf_is_flat_ch_thr_zf */
42775 #define ML_CNTL1__CF_IS_FLAT_CH_THR_ZF__SHIFT                                26
42776 #define ML_CNTL1__CF_IS_FLAT_CH_THR_ZF__WIDTH                                 2
42777 #define ML_CNTL1__CF_IS_FLAT_CH_THR_ZF__MASK                        0x0c000000U
42778 #define ML_CNTL1__CF_IS_FLAT_CH_THR_ZF__READ(src) \
42779                     (((u_int32_t)(src)\
42780                     & 0x0c000000U) >> 26)
42781 #define ML_CNTL1__CF_IS_FLAT_CH_THR_ZF__WRITE(src) \
42782                     (((u_int32_t)(src)\
42783                     << 26) & 0x0c000000U)
42784 #define ML_CNTL1__CF_IS_FLAT_CH_THR_ZF__MODIFY(dst, src) \
42785                     (dst) = ((dst) &\
42786                     ~0x0c000000U) | (((u_int32_t)(src) <<\
42787                     26) & 0x0c000000U)
42788 #define ML_CNTL1__CF_IS_FLAT_CH_THR_ZF__VERIFY(src) \
42789                     (!((((u_int32_t)(src)\
42790                     << 26) & ~0x0c000000U)))
42791 #define ML_CNTL1__TYPE                                                u_int32_t
42792 #define ML_CNTL1__READ                                              0x0fffffffU
42793 #define ML_CNTL1__WRITE                                             0x0fffffffU
42794
42795 #endif /* __ML_CNTL1_MACRO__ */
42796
42797
42798 /* macros for bb_reg_block.bb_mrc_reg_map.BB_ml_cntl1 */
42799 #define INST_BB_REG_BLOCK__BB_MRC_REG_MAP__BB_ML_CNTL1__NUM                   1
42800
42801 /* macros for BlueprintGlobalNameSpace::ml_cntl2 */
42802 #ifndef __ML_CNTL2_MACRO__
42803 #define __ML_CNTL2_MACRO__
42804
42805 /* macros for field cf_ml_3s_weight_table */
42806 #define ML_CNTL2__CF_ML_3S_WEIGHT_TABLE__SHIFT                                0
42807 #define ML_CNTL2__CF_ML_3S_WEIGHT_TABLE__WIDTH                               24
42808 #define ML_CNTL2__CF_ML_3S_WEIGHT_TABLE__MASK                       0x00ffffffU
42809 #define ML_CNTL2__CF_ML_3S_WEIGHT_TABLE__READ(src) \
42810                     (u_int32_t)(src)\
42811                     & 0x00ffffffU
42812 #define ML_CNTL2__CF_ML_3S_WEIGHT_TABLE__WRITE(src) \
42813                     ((u_int32_t)(src)\
42814                     & 0x00ffffffU)
42815 #define ML_CNTL2__CF_ML_3S_WEIGHT_TABLE__MODIFY(dst, src) \
42816                     (dst) = ((dst) &\
42817                     ~0x00ffffffU) | ((u_int32_t)(src) &\
42818                     0x00ffffffU)
42819 #define ML_CNTL2__CF_ML_3S_WEIGHT_TABLE__VERIFY(src) \
42820                     (!(((u_int32_t)(src)\
42821                     & ~0x00ffffffU)))
42822 #define ML_CNTL2__TYPE                                                u_int32_t
42823 #define ML_CNTL2__READ                                              0x00ffffffU
42824 #define ML_CNTL2__WRITE                                             0x00ffffffU
42825
42826 #endif /* __ML_CNTL2_MACRO__ */
42827
42828
42829 /* macros for bb_reg_block.bb_mrc_reg_map.BB_ml_cntl2 */
42830 #define INST_BB_REG_BLOCK__BB_MRC_REG_MAP__BB_ML_CNTL2__NUM                   1
42831
42832 /* macros for BlueprintGlobalNameSpace::tstadc */
42833 #ifndef __TSTADC_MACRO__
42834 #define __TSTADC_MACRO__
42835
42836 /* macros for field tstadc_out_q */
42837 #define TSTADC__TSTADC_OUT_Q__SHIFT                                           0
42838 #define TSTADC__TSTADC_OUT_Q__WIDTH                                          10
42839 #define TSTADC__TSTADC_OUT_Q__MASK                                  0x000003ffU
42840 #define TSTADC__TSTADC_OUT_Q__READ(src)          (u_int32_t)(src) & 0x000003ffU
42841
42842 /* macros for field tstadc_out_i */
42843 #define TSTADC__TSTADC_OUT_I__SHIFT                                          10
42844 #define TSTADC__TSTADC_OUT_I__WIDTH                                          10
42845 #define TSTADC__TSTADC_OUT_I__MASK                                  0x000ffc00U
42846 #define TSTADC__TSTADC_OUT_I__READ(src) \
42847                     (((u_int32_t)(src)\
42848                     & 0x000ffc00U) >> 10)
42849 #define TSTADC__TYPE                                                  u_int32_t
42850 #define TSTADC__READ                                                0x000fffffU
42851
42852 #endif /* __TSTADC_MACRO__ */
42853
42854
42855 /* macros for bb_reg_block.bb_mrc_reg_map.BB_tstadc */
42856 #define INST_BB_REG_BLOCK__BB_MRC_REG_MAP__BB_TSTADC__NUM                     1
42857
42858 /* macros for BlueprintGlobalNameSpace::bbb_rx_ctrl_1 */
42859 #ifndef __BBB_RX_CTRL_1_MACRO__
42860 #define __BBB_RX_CTRL_1_MACRO__
42861
42862 /* macros for field coarse_tim_threshold_2 */
42863 #define BBB_RX_CTRL_1__COARSE_TIM_THRESHOLD_2__SHIFT                          0
42864 #define BBB_RX_CTRL_1__COARSE_TIM_THRESHOLD_2__WIDTH                          3
42865 #define BBB_RX_CTRL_1__COARSE_TIM_THRESHOLD_2__MASK                 0x00000007U
42866 #define BBB_RX_CTRL_1__COARSE_TIM_THRESHOLD_2__READ(src) \
42867                     (u_int32_t)(src)\
42868                     & 0x00000007U
42869 #define BBB_RX_CTRL_1__COARSE_TIM_THRESHOLD_2__WRITE(src) \
42870                     ((u_int32_t)(src)\
42871                     & 0x00000007U)
42872 #define BBB_RX_CTRL_1__COARSE_TIM_THRESHOLD_2__MODIFY(dst, src) \
42873                     (dst) = ((dst) &\
42874                     ~0x00000007U) | ((u_int32_t)(src) &\
42875                     0x00000007U)
42876 #define BBB_RX_CTRL_1__COARSE_TIM_THRESHOLD_2__VERIFY(src) \
42877                     (!(((u_int32_t)(src)\
42878                     & ~0x00000007U)))
42879
42880 /* macros for field coarse_tim_threshold */
42881 #define BBB_RX_CTRL_1__COARSE_TIM_THRESHOLD__SHIFT                            3
42882 #define BBB_RX_CTRL_1__COARSE_TIM_THRESHOLD__WIDTH                            5
42883 #define BBB_RX_CTRL_1__COARSE_TIM_THRESHOLD__MASK                   0x000000f8U
42884 #define BBB_RX_CTRL_1__COARSE_TIM_THRESHOLD__READ(src) \
42885                     (((u_int32_t)(src)\
42886                     & 0x000000f8U) >> 3)
42887 #define BBB_RX_CTRL_1__COARSE_TIM_THRESHOLD__WRITE(src) \
42888                     (((u_int32_t)(src)\
42889                     << 3) & 0x000000f8U)
42890 #define BBB_RX_CTRL_1__COARSE_TIM_THRESHOLD__MODIFY(dst, src) \
42891                     (dst) = ((dst) &\
42892                     ~0x000000f8U) | (((u_int32_t)(src) <<\
42893                     3) & 0x000000f8U)
42894 #define BBB_RX_CTRL_1__COARSE_TIM_THRESHOLD__VERIFY(src) \
42895                     (!((((u_int32_t)(src)\
42896                     << 3) & ~0x000000f8U)))
42897
42898 /* macros for field coarse_tim_n_sync */
42899 #define BBB_RX_CTRL_1__COARSE_TIM_N_SYNC__SHIFT                               8
42900 #define BBB_RX_CTRL_1__COARSE_TIM_N_SYNC__WIDTH                               3
42901 #define BBB_RX_CTRL_1__COARSE_TIM_N_SYNC__MASK                      0x00000700U
42902 #define BBB_RX_CTRL_1__COARSE_TIM_N_SYNC__READ(src) \
42903                     (((u_int32_t)(src)\
42904                     & 0x00000700U) >> 8)
42905 #define BBB_RX_CTRL_1__COARSE_TIM_N_SYNC__WRITE(src) \
42906                     (((u_int32_t)(src)\
42907                     << 8) & 0x00000700U)
42908 #define BBB_RX_CTRL_1__COARSE_TIM_N_SYNC__MODIFY(dst, src) \
42909                     (dst) = ((dst) &\
42910                     ~0x00000700U) | (((u_int32_t)(src) <<\
42911                     8) & 0x00000700U)
42912 #define BBB_RX_CTRL_1__COARSE_TIM_N_SYNC__VERIFY(src) \
42913                     (!((((u_int32_t)(src)\
42914                     << 8) & ~0x00000700U)))
42915
42916 /* macros for field max_bal_long */
42917 #define BBB_RX_CTRL_1__MAX_BAL_LONG__SHIFT                                   11
42918 #define BBB_RX_CTRL_1__MAX_BAL_LONG__WIDTH                                    5
42919 #define BBB_RX_CTRL_1__MAX_BAL_LONG__MASK                           0x0000f800U
42920 #define BBB_RX_CTRL_1__MAX_BAL_LONG__READ(src) \
42921                     (((u_int32_t)(src)\
42922                     & 0x0000f800U) >> 11)
42923 #define BBB_RX_CTRL_1__MAX_BAL_LONG__WRITE(src) \
42924                     (((u_int32_t)(src)\
42925                     << 11) & 0x0000f800U)
42926 #define BBB_RX_CTRL_1__MAX_BAL_LONG__MODIFY(dst, src) \
42927                     (dst) = ((dst) &\
42928                     ~0x0000f800U) | (((u_int32_t)(src) <<\
42929                     11) & 0x0000f800U)
42930 #define BBB_RX_CTRL_1__MAX_BAL_LONG__VERIFY(src) \
42931                     (!((((u_int32_t)(src)\
42932                     << 11) & ~0x0000f800U)))
42933
42934 /* macros for field max_bal_short */
42935 #define BBB_RX_CTRL_1__MAX_BAL_SHORT__SHIFT                                  16
42936 #define BBB_RX_CTRL_1__MAX_BAL_SHORT__WIDTH                                   5
42937 #define BBB_RX_CTRL_1__MAX_BAL_SHORT__MASK                          0x001f0000U
42938 #define BBB_RX_CTRL_1__MAX_BAL_SHORT__READ(src) \
42939                     (((u_int32_t)(src)\
42940                     & 0x001f0000U) >> 16)
42941 #define BBB_RX_CTRL_1__MAX_BAL_SHORT__WRITE(src) \
42942                     (((u_int32_t)(src)\
42943                     << 16) & 0x001f0000U)
42944 #define BBB_RX_CTRL_1__MAX_BAL_SHORT__MODIFY(dst, src) \
42945                     (dst) = ((dst) &\
42946                     ~0x001f0000U) | (((u_int32_t)(src) <<\
42947                     16) & 0x001f0000U)
42948 #define BBB_RX_CTRL_1__MAX_BAL_SHORT__VERIFY(src) \
42949                     (!((((u_int32_t)(src)\
42950                     << 16) & ~0x001f0000U)))
42951
42952 /* macros for field recon_lms_step */
42953 #define BBB_RX_CTRL_1__RECON_LMS_STEP__SHIFT                                 21
42954 #define BBB_RX_CTRL_1__RECON_LMS_STEP__WIDTH                                  3
42955 #define BBB_RX_CTRL_1__RECON_LMS_STEP__MASK                         0x00e00000U
42956 #define BBB_RX_CTRL_1__RECON_LMS_STEP__READ(src) \
42957                     (((u_int32_t)(src)\
42958                     & 0x00e00000U) >> 21)
42959 #define BBB_RX_CTRL_1__RECON_LMS_STEP__WRITE(src) \
42960                     (((u_int32_t)(src)\
42961                     << 21) & 0x00e00000U)
42962 #define BBB_RX_CTRL_1__RECON_LMS_STEP__MODIFY(dst, src) \
42963                     (dst) = ((dst) &\
42964                     ~0x00e00000U) | (((u_int32_t)(src) <<\
42965                     21) & 0x00e00000U)
42966 #define BBB_RX_CTRL_1__RECON_LMS_STEP__VERIFY(src) \
42967                     (!((((u_int32_t)(src)\
42968                     << 21) & ~0x00e00000U)))
42969
42970 /* macros for field sb_check_win */
42971 #define BBB_RX_CTRL_1__SB_CHECK_WIN__SHIFT                                   24
42972 #define BBB_RX_CTRL_1__SB_CHECK_WIN__WIDTH                                    7
42973 #define BBB_RX_CTRL_1__SB_CHECK_WIN__MASK                           0x7f000000U
42974 #define BBB_RX_CTRL_1__SB_CHECK_WIN__READ(src) \
42975                     (((u_int32_t)(src)\
42976                     & 0x7f000000U) >> 24)
42977 #define BBB_RX_CTRL_1__SB_CHECK_WIN__WRITE(src) \
42978                     (((u_int32_t)(src)\
42979                     << 24) & 0x7f000000U)
42980 #define BBB_RX_CTRL_1__SB_CHECK_WIN__MODIFY(dst, src) \
42981                     (dst) = ((dst) &\
42982                     ~0x7f000000U) | (((u_int32_t)(src) <<\
42983                     24) & 0x7f000000U)
42984 #define BBB_RX_CTRL_1__SB_CHECK_WIN__VERIFY(src) \
42985                     (!((((u_int32_t)(src)\
42986                     << 24) & ~0x7f000000U)))
42987
42988 /* macros for field en_rx_abort_cck */
42989 #define BBB_RX_CTRL_1__EN_RX_ABORT_CCK__SHIFT                                31
42990 #define BBB_RX_CTRL_1__EN_RX_ABORT_CCK__WIDTH                                 1
42991 #define BBB_RX_CTRL_1__EN_RX_ABORT_CCK__MASK                        0x80000000U
42992 #define BBB_RX_CTRL_1__EN_RX_ABORT_CCK__READ(src) \
42993                     (((u_int32_t)(src)\
42994                     & 0x80000000U) >> 31)
42995 #define BBB_RX_CTRL_1__EN_RX_ABORT_CCK__WRITE(src) \
42996                     (((u_int32_t)(src)\
42997                     << 31) & 0x80000000U)
42998 #define BBB_RX_CTRL_1__EN_RX_ABORT_CCK__MODIFY(dst, src) \
42999                     (dst) = ((dst) &\
43000                     ~0x80000000U) | (((u_int32_t)(src) <<\
43001                     31) & 0x80000000U)
43002 #define BBB_RX_CTRL_1__EN_RX_ABORT_CCK__VERIFY(src) \
43003                     (!((((u_int32_t)(src)\
43004                     << 31) & ~0x80000000U)))
43005 #define BBB_RX_CTRL_1__EN_RX_ABORT_CCK__SET(dst) \
43006                     (dst) = ((dst) &\
43007                     ~0x80000000U) | ((u_int32_t)(1) << 31)
43008 #define BBB_RX_CTRL_1__EN_RX_ABORT_CCK__CLR(dst) \
43009                     (dst) = ((dst) &\
43010                     ~0x80000000U) | ((u_int32_t)(0) << 31)
43011 #define BBB_RX_CTRL_1__TYPE                                           u_int32_t
43012 #define BBB_RX_CTRL_1__READ                                         0xffffffffU
43013 #define BBB_RX_CTRL_1__WRITE                                        0xffffffffU
43014
43015 #endif /* __BBB_RX_CTRL_1_MACRO__ */
43016
43017
43018 /* macros for bb_reg_block.bb_bbb_reg_map.BB_bbb_rx_ctrl_1 */
43019 #define INST_BB_REG_BLOCK__BB_BBB_REG_MAP__BB_BBB_RX_CTRL_1__NUM              1
43020
43021 /* macros for BlueprintGlobalNameSpace::bbb_rx_ctrl_2 */
43022 #ifndef __BBB_RX_CTRL_2_MACRO__
43023 #define __BBB_RX_CTRL_2_MACRO__
43024
43025 /* macros for field freq_est_n_avg_long */
43026 #define BBB_RX_CTRL_2__FREQ_EST_N_AVG_LONG__SHIFT                             0
43027 #define BBB_RX_CTRL_2__FREQ_EST_N_AVG_LONG__WIDTH                             6
43028 #define BBB_RX_CTRL_2__FREQ_EST_N_AVG_LONG__MASK                    0x0000003fU
43029 #define BBB_RX_CTRL_2__FREQ_EST_N_AVG_LONG__READ(src) \
43030                     (u_int32_t)(src)\
43031                     & 0x0000003fU
43032 #define BBB_RX_CTRL_2__FREQ_EST_N_AVG_LONG__WRITE(src) \
43033                     ((u_int32_t)(src)\
43034                     & 0x0000003fU)
43035 #define BBB_RX_CTRL_2__FREQ_EST_N_AVG_LONG__MODIFY(dst, src) \
43036                     (dst) = ((dst) &\
43037                     ~0x0000003fU) | ((u_int32_t)(src) &\
43038                     0x0000003fU)
43039 #define BBB_RX_CTRL_2__FREQ_EST_N_AVG_LONG__VERIFY(src) \
43040                     (!(((u_int32_t)(src)\
43041                     & ~0x0000003fU)))
43042
43043 /* macros for field chan_avg_long */
43044 #define BBB_RX_CTRL_2__CHAN_AVG_LONG__SHIFT                                   6
43045 #define BBB_RX_CTRL_2__CHAN_AVG_LONG__WIDTH                                   6
43046 #define BBB_RX_CTRL_2__CHAN_AVG_LONG__MASK                          0x00000fc0U
43047 #define BBB_RX_CTRL_2__CHAN_AVG_LONG__READ(src) \
43048                     (((u_int32_t)(src)\
43049                     & 0x00000fc0U) >> 6)
43050 #define BBB_RX_CTRL_2__CHAN_AVG_LONG__WRITE(src) \
43051                     (((u_int32_t)(src)\
43052                     << 6) & 0x00000fc0U)
43053 #define BBB_RX_CTRL_2__CHAN_AVG_LONG__MODIFY(dst, src) \
43054                     (dst) = ((dst) &\
43055                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
43056                     6) & 0x00000fc0U)
43057 #define BBB_RX_CTRL_2__CHAN_AVG_LONG__VERIFY(src) \
43058                     (!((((u_int32_t)(src)\
43059                     << 6) & ~0x00000fc0U)))
43060
43061 /* macros for field coarse_tim_threshold_3 */
43062 #define BBB_RX_CTRL_2__COARSE_TIM_THRESHOLD_3__SHIFT                         12
43063 #define BBB_RX_CTRL_2__COARSE_TIM_THRESHOLD_3__WIDTH                          5
43064 #define BBB_RX_CTRL_2__COARSE_TIM_THRESHOLD_3__MASK                 0x0001f000U
43065 #define BBB_RX_CTRL_2__COARSE_TIM_THRESHOLD_3__READ(src) \
43066                     (((u_int32_t)(src)\
43067                     & 0x0001f000U) >> 12)
43068 #define BBB_RX_CTRL_2__COARSE_TIM_THRESHOLD_3__WRITE(src) \
43069                     (((u_int32_t)(src)\
43070                     << 12) & 0x0001f000U)
43071 #define BBB_RX_CTRL_2__COARSE_TIM_THRESHOLD_3__MODIFY(dst, src) \
43072                     (dst) = ((dst) &\
43073                     ~0x0001f000U) | (((u_int32_t)(src) <<\
43074                     12) & 0x0001f000U)
43075 #define BBB_RX_CTRL_2__COARSE_TIM_THRESHOLD_3__VERIFY(src) \
43076                     (!((((u_int32_t)(src)\
43077                     << 12) & ~0x0001f000U)))
43078
43079 /* macros for field freq_track_update_period */
43080 #define BBB_RX_CTRL_2__FREQ_TRACK_UPDATE_PERIOD__SHIFT                       17
43081 #define BBB_RX_CTRL_2__FREQ_TRACK_UPDATE_PERIOD__WIDTH                        5
43082 #define BBB_RX_CTRL_2__FREQ_TRACK_UPDATE_PERIOD__MASK               0x003e0000U
43083 #define BBB_RX_CTRL_2__FREQ_TRACK_UPDATE_PERIOD__READ(src) \
43084                     (((u_int32_t)(src)\
43085                     & 0x003e0000U) >> 17)
43086 #define BBB_RX_CTRL_2__FREQ_TRACK_UPDATE_PERIOD__WRITE(src) \
43087                     (((u_int32_t)(src)\
43088                     << 17) & 0x003e0000U)
43089 #define BBB_RX_CTRL_2__FREQ_TRACK_UPDATE_PERIOD__MODIFY(dst, src) \
43090                     (dst) = ((dst) &\
43091                     ~0x003e0000U) | (((u_int32_t)(src) <<\
43092                     17) & 0x003e0000U)
43093 #define BBB_RX_CTRL_2__FREQ_TRACK_UPDATE_PERIOD__VERIFY(src) \
43094                     (!((((u_int32_t)(src)\
43095                     << 17) & ~0x003e0000U)))
43096
43097 /* macros for field freq_est_scaling_period */
43098 #define BBB_RX_CTRL_2__FREQ_EST_SCALING_PERIOD__SHIFT                        22
43099 #define BBB_RX_CTRL_2__FREQ_EST_SCALING_PERIOD__WIDTH                         4
43100 #define BBB_RX_CTRL_2__FREQ_EST_SCALING_PERIOD__MASK                0x03c00000U
43101 #define BBB_RX_CTRL_2__FREQ_EST_SCALING_PERIOD__READ(src) \
43102                     (((u_int32_t)(src)\
43103                     & 0x03c00000U) >> 22)
43104 #define BBB_RX_CTRL_2__FREQ_EST_SCALING_PERIOD__WRITE(src) \
43105                     (((u_int32_t)(src)\
43106                     << 22) & 0x03c00000U)
43107 #define BBB_RX_CTRL_2__FREQ_EST_SCALING_PERIOD__MODIFY(dst, src) \
43108                     (dst) = ((dst) &\
43109                     ~0x03c00000U) | (((u_int32_t)(src) <<\
43110                     22) & 0x03c00000U)
43111 #define BBB_RX_CTRL_2__FREQ_EST_SCALING_PERIOD__VERIFY(src) \
43112                     (!((((u_int32_t)(src)\
43113                     << 22) & ~0x03c00000U)))
43114
43115 /* macros for field loop_coef_dpsk_c2_data */
43116 #define BBB_RX_CTRL_2__LOOP_COEF_DPSK_C2_DATA__SHIFT                         26
43117 #define BBB_RX_CTRL_2__LOOP_COEF_DPSK_C2_DATA__WIDTH                          6
43118 #define BBB_RX_CTRL_2__LOOP_COEF_DPSK_C2_DATA__MASK                 0xfc000000U
43119 #define BBB_RX_CTRL_2__LOOP_COEF_DPSK_C2_DATA__READ(src) \
43120                     (((u_int32_t)(src)\
43121                     & 0xfc000000U) >> 26)
43122 #define BBB_RX_CTRL_2__LOOP_COEF_DPSK_C2_DATA__WRITE(src) \
43123                     (((u_int32_t)(src)\
43124                     << 26) & 0xfc000000U)
43125 #define BBB_RX_CTRL_2__LOOP_COEF_DPSK_C2_DATA__MODIFY(dst, src) \
43126                     (dst) = ((dst) &\
43127                     ~0xfc000000U) | (((u_int32_t)(src) <<\
43128                     26) & 0xfc000000U)
43129 #define BBB_RX_CTRL_2__LOOP_COEF_DPSK_C2_DATA__VERIFY(src) \
43130                     (!((((u_int32_t)(src)\
43131                     << 26) & ~0xfc000000U)))
43132 #define BBB_RX_CTRL_2__TYPE                                           u_int32_t
43133 #define BBB_RX_CTRL_2__READ                                         0xffffffffU
43134 #define BBB_RX_CTRL_2__WRITE                                        0xffffffffU
43135
43136 #endif /* __BBB_RX_CTRL_2_MACRO__ */
43137
43138
43139 /* macros for bb_reg_block.bb_bbb_reg_map.BB_bbb_rx_ctrl_2 */
43140 #define INST_BB_REG_BLOCK__BB_BBB_REG_MAP__BB_BBB_RX_CTRL_2__NUM              1
43141
43142 /* macros for BlueprintGlobalNameSpace::bbb_rx_ctrl_3 */
43143 #ifndef __BBB_RX_CTRL_3_MACRO__
43144 #define __BBB_RX_CTRL_3_MACRO__
43145
43146 /* macros for field tim_adjust_freq_dpsk */
43147 #define BBB_RX_CTRL_3__TIM_ADJUST_FREQ_DPSK__SHIFT                            0
43148 #define BBB_RX_CTRL_3__TIM_ADJUST_FREQ_DPSK__WIDTH                            8
43149 #define BBB_RX_CTRL_3__TIM_ADJUST_FREQ_DPSK__MASK                   0x000000ffU
43150 #define BBB_RX_CTRL_3__TIM_ADJUST_FREQ_DPSK__READ(src) \
43151                     (u_int32_t)(src)\
43152                     & 0x000000ffU
43153 #define BBB_RX_CTRL_3__TIM_ADJUST_FREQ_DPSK__WRITE(src) \
43154                     ((u_int32_t)(src)\
43155                     & 0x000000ffU)
43156 #define BBB_RX_CTRL_3__TIM_ADJUST_FREQ_DPSK__MODIFY(dst, src) \
43157                     (dst) = ((dst) &\
43158                     ~0x000000ffU) | ((u_int32_t)(src) &\
43159                     0x000000ffU)
43160 #define BBB_RX_CTRL_3__TIM_ADJUST_FREQ_DPSK__VERIFY(src) \
43161                     (!(((u_int32_t)(src)\
43162                     & ~0x000000ffU)))
43163
43164 /* macros for field tim_adjust_freq_cck */
43165 #define BBB_RX_CTRL_3__TIM_ADJUST_FREQ_CCK__SHIFT                             8
43166 #define BBB_RX_CTRL_3__TIM_ADJUST_FREQ_CCK__WIDTH                             8
43167 #define BBB_RX_CTRL_3__TIM_ADJUST_FREQ_CCK__MASK                    0x0000ff00U
43168 #define BBB_RX_CTRL_3__TIM_ADJUST_FREQ_CCK__READ(src) \
43169                     (((u_int32_t)(src)\
43170                     & 0x0000ff00U) >> 8)
43171 #define BBB_RX_CTRL_3__TIM_ADJUST_FREQ_CCK__WRITE(src) \
43172                     (((u_int32_t)(src)\
43173                     << 8) & 0x0000ff00U)
43174 #define BBB_RX_CTRL_3__TIM_ADJUST_FREQ_CCK__MODIFY(dst, src) \
43175                     (dst) = ((dst) &\
43176                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
43177                     8) & 0x0000ff00U)
43178 #define BBB_RX_CTRL_3__TIM_ADJUST_FREQ_CCK__VERIFY(src) \
43179                     (!((((u_int32_t)(src)\
43180                     << 8) & ~0x0000ff00U)))
43181
43182 /* macros for field timer_n_sfd */
43183 #define BBB_RX_CTRL_3__TIMER_N_SFD__SHIFT                                    16
43184 #define BBB_RX_CTRL_3__TIMER_N_SFD__WIDTH                                     8
43185 #define BBB_RX_CTRL_3__TIMER_N_SFD__MASK                            0x00ff0000U
43186 #define BBB_RX_CTRL_3__TIMER_N_SFD__READ(src) \
43187                     (((u_int32_t)(src)\
43188                     & 0x00ff0000U) >> 16)
43189 #define BBB_RX_CTRL_3__TIMER_N_SFD__WRITE(src) \
43190                     (((u_int32_t)(src)\
43191                     << 16) & 0x00ff0000U)
43192 #define BBB_RX_CTRL_3__TIMER_N_SFD__MODIFY(dst, src) \
43193                     (dst) = ((dst) &\
43194                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
43195                     16) & 0x00ff0000U)
43196 #define BBB_RX_CTRL_3__TIMER_N_SFD__VERIFY(src) \
43197                     (!((((u_int32_t)(src)\
43198                     << 16) & ~0x00ff0000U)))
43199 #define BBB_RX_CTRL_3__TYPE                                           u_int32_t
43200 #define BBB_RX_CTRL_3__READ                                         0x00ffffffU
43201 #define BBB_RX_CTRL_3__WRITE                                        0x00ffffffU
43202
43203 #endif /* __BBB_RX_CTRL_3_MACRO__ */
43204
43205
43206 /* macros for bb_reg_block.bb_bbb_reg_map.BB_bbb_rx_ctrl_3 */
43207 #define INST_BB_REG_BLOCK__BB_BBB_REG_MAP__BB_BBB_RX_CTRL_3__NUM              1
43208
43209 /* macros for BlueprintGlobalNameSpace::bbb_rx_ctrl_4 */
43210 #ifndef __BBB_RX_CTRL_4_MACRO__
43211 #define __BBB_RX_CTRL_4_MACRO__
43212
43213 /* macros for field timer_n_sync */
43214 #define BBB_RX_CTRL_4__TIMER_N_SYNC__SHIFT                                    0
43215 #define BBB_RX_CTRL_4__TIMER_N_SYNC__WIDTH                                    4
43216 #define BBB_RX_CTRL_4__TIMER_N_SYNC__MASK                           0x0000000fU
43217 #define BBB_RX_CTRL_4__TIMER_N_SYNC__READ(src)   (u_int32_t)(src) & 0x0000000fU
43218 #define BBB_RX_CTRL_4__TIMER_N_SYNC__WRITE(src) \
43219                     ((u_int32_t)(src)\
43220                     & 0x0000000fU)
43221 #define BBB_RX_CTRL_4__TIMER_N_SYNC__MODIFY(dst, src) \
43222                     (dst) = ((dst) &\
43223                     ~0x0000000fU) | ((u_int32_t)(src) &\
43224                     0x0000000fU)
43225 #define BBB_RX_CTRL_4__TIMER_N_SYNC__VERIFY(src) \
43226                     (!(((u_int32_t)(src)\
43227                     & ~0x0000000fU)))
43228
43229 /* macros for field tim_adjust_timer_exp */
43230 #define BBB_RX_CTRL_4__TIM_ADJUST_TIMER_EXP__SHIFT                            4
43231 #define BBB_RX_CTRL_4__TIM_ADJUST_TIMER_EXP__WIDTH                           12
43232 #define BBB_RX_CTRL_4__TIM_ADJUST_TIMER_EXP__MASK                   0x0000fff0U
43233 #define BBB_RX_CTRL_4__TIM_ADJUST_TIMER_EXP__READ(src) \
43234                     (((u_int32_t)(src)\
43235                     & 0x0000fff0U) >> 4)
43236 #define BBB_RX_CTRL_4__TIM_ADJUST_TIMER_EXP__WRITE(src) \
43237                     (((u_int32_t)(src)\
43238                     << 4) & 0x0000fff0U)
43239 #define BBB_RX_CTRL_4__TIM_ADJUST_TIMER_EXP__MODIFY(dst, src) \
43240                     (dst) = ((dst) &\
43241                     ~0x0000fff0U) | (((u_int32_t)(src) <<\
43242                     4) & 0x0000fff0U)
43243 #define BBB_RX_CTRL_4__TIM_ADJUST_TIMER_EXP__VERIFY(src) \
43244                     (!((((u_int32_t)(src)\
43245                     << 4) & ~0x0000fff0U)))
43246
43247 /* macros for field force_unlocked_clocks */
43248 #define BBB_RX_CTRL_4__FORCE_UNLOCKED_CLOCKS__SHIFT                          16
43249 #define BBB_RX_CTRL_4__FORCE_UNLOCKED_CLOCKS__WIDTH                           1
43250 #define BBB_RX_CTRL_4__FORCE_UNLOCKED_CLOCKS__MASK                  0x00010000U
43251 #define BBB_RX_CTRL_4__FORCE_UNLOCKED_CLOCKS__READ(src) \
43252                     (((u_int32_t)(src)\
43253                     & 0x00010000U) >> 16)
43254 #define BBB_RX_CTRL_4__FORCE_UNLOCKED_CLOCKS__WRITE(src) \
43255                     (((u_int32_t)(src)\
43256                     << 16) & 0x00010000U)
43257 #define BBB_RX_CTRL_4__FORCE_UNLOCKED_CLOCKS__MODIFY(dst, src) \
43258                     (dst) = ((dst) &\
43259                     ~0x00010000U) | (((u_int32_t)(src) <<\
43260                     16) & 0x00010000U)
43261 #define BBB_RX_CTRL_4__FORCE_UNLOCKED_CLOCKS__VERIFY(src) \
43262                     (!((((u_int32_t)(src)\
43263                     << 16) & ~0x00010000U)))
43264 #define BBB_RX_CTRL_4__FORCE_UNLOCKED_CLOCKS__SET(dst) \
43265                     (dst) = ((dst) &\
43266                     ~0x00010000U) | ((u_int32_t)(1) << 16)
43267 #define BBB_RX_CTRL_4__FORCE_UNLOCKED_CLOCKS__CLR(dst) \
43268                     (dst) = ((dst) &\
43269                     ~0x00010000U) | ((u_int32_t)(0) << 16)
43270
43271 /* macros for field dynamic_pream_sel */
43272 #define BBB_RX_CTRL_4__DYNAMIC_PREAM_SEL__SHIFT                              17
43273 #define BBB_RX_CTRL_4__DYNAMIC_PREAM_SEL__WIDTH                               1
43274 #define BBB_RX_CTRL_4__DYNAMIC_PREAM_SEL__MASK                      0x00020000U
43275 #define BBB_RX_CTRL_4__DYNAMIC_PREAM_SEL__READ(src) \
43276                     (((u_int32_t)(src)\
43277                     & 0x00020000U) >> 17)
43278 #define BBB_RX_CTRL_4__DYNAMIC_PREAM_SEL__WRITE(src) \
43279                     (((u_int32_t)(src)\
43280                     << 17) & 0x00020000U)
43281 #define BBB_RX_CTRL_4__DYNAMIC_PREAM_SEL__MODIFY(dst, src) \
43282                     (dst) = ((dst) &\
43283                     ~0x00020000U) | (((u_int32_t)(src) <<\
43284                     17) & 0x00020000U)
43285 #define BBB_RX_CTRL_4__DYNAMIC_PREAM_SEL__VERIFY(src) \
43286                     (!((((u_int32_t)(src)\
43287                     << 17) & ~0x00020000U)))
43288 #define BBB_RX_CTRL_4__DYNAMIC_PREAM_SEL__SET(dst) \
43289                     (dst) = ((dst) &\
43290                     ~0x00020000U) | ((u_int32_t)(1) << 17)
43291 #define BBB_RX_CTRL_4__DYNAMIC_PREAM_SEL__CLR(dst) \
43292                     (dst) = ((dst) &\
43293                     ~0x00020000U) | ((u_int32_t)(0) << 17)
43294
43295 /* macros for field short_preamble */
43296 #define BBB_RX_CTRL_4__SHORT_PREAMBLE__SHIFT                                 18
43297 #define BBB_RX_CTRL_4__SHORT_PREAMBLE__WIDTH                                  1
43298 #define BBB_RX_CTRL_4__SHORT_PREAMBLE__MASK                         0x00040000U
43299 #define BBB_RX_CTRL_4__SHORT_PREAMBLE__READ(src) \
43300                     (((u_int32_t)(src)\
43301                     & 0x00040000U) >> 18)
43302 #define BBB_RX_CTRL_4__SHORT_PREAMBLE__WRITE(src) \
43303                     (((u_int32_t)(src)\
43304                     << 18) & 0x00040000U)
43305 #define BBB_RX_CTRL_4__SHORT_PREAMBLE__MODIFY(dst, src) \
43306                     (dst) = ((dst) &\
43307                     ~0x00040000U) | (((u_int32_t)(src) <<\
43308                     18) & 0x00040000U)
43309 #define BBB_RX_CTRL_4__SHORT_PREAMBLE__VERIFY(src) \
43310                     (!((((u_int32_t)(src)\
43311                     << 18) & ~0x00040000U)))
43312 #define BBB_RX_CTRL_4__SHORT_PREAMBLE__SET(dst) \
43313                     (dst) = ((dst) &\
43314                     ~0x00040000U) | ((u_int32_t)(1) << 18)
43315 #define BBB_RX_CTRL_4__SHORT_PREAMBLE__CLR(dst) \
43316                     (dst) = ((dst) &\
43317                     ~0x00040000U) | ((u_int32_t)(0) << 18)
43318
43319 /* macros for field freq_est_n_avg_short */
43320 #define BBB_RX_CTRL_4__FREQ_EST_N_AVG_SHORT__SHIFT                           19
43321 #define BBB_RX_CTRL_4__FREQ_EST_N_AVG_SHORT__WIDTH                            6
43322 #define BBB_RX_CTRL_4__FREQ_EST_N_AVG_SHORT__MASK                   0x01f80000U
43323 #define BBB_RX_CTRL_4__FREQ_EST_N_AVG_SHORT__READ(src) \
43324                     (((u_int32_t)(src)\
43325                     & 0x01f80000U) >> 19)
43326 #define BBB_RX_CTRL_4__FREQ_EST_N_AVG_SHORT__WRITE(src) \
43327                     (((u_int32_t)(src)\
43328                     << 19) & 0x01f80000U)
43329 #define BBB_RX_CTRL_4__FREQ_EST_N_AVG_SHORT__MODIFY(dst, src) \
43330                     (dst) = ((dst) &\
43331                     ~0x01f80000U) | (((u_int32_t)(src) <<\
43332                     19) & 0x01f80000U)
43333 #define BBB_RX_CTRL_4__FREQ_EST_N_AVG_SHORT__VERIFY(src) \
43334                     (!((((u_int32_t)(src)\
43335                     << 19) & ~0x01f80000U)))
43336
43337 /* macros for field chan_avg_short */
43338 #define BBB_RX_CTRL_4__CHAN_AVG_SHORT__SHIFT                                 25
43339 #define BBB_RX_CTRL_4__CHAN_AVG_SHORT__WIDTH                                  6
43340 #define BBB_RX_CTRL_4__CHAN_AVG_SHORT__MASK                         0x7e000000U
43341 #define BBB_RX_CTRL_4__CHAN_AVG_SHORT__READ(src) \
43342                     (((u_int32_t)(src)\
43343                     & 0x7e000000U) >> 25)
43344 #define BBB_RX_CTRL_4__CHAN_AVG_SHORT__WRITE(src) \
43345                     (((u_int32_t)(src)\
43346                     << 25) & 0x7e000000U)
43347 #define BBB_RX_CTRL_4__CHAN_AVG_SHORT__MODIFY(dst, src) \
43348                     (dst) = ((dst) &\
43349                     ~0x7e000000U) | (((u_int32_t)(src) <<\
43350                     25) & 0x7e000000U)
43351 #define BBB_RX_CTRL_4__CHAN_AVG_SHORT__VERIFY(src) \
43352                     (!((((u_int32_t)(src)\
43353                     << 25) & ~0x7e000000U)))
43354
43355 /* macros for field use_mrc_weight */
43356 #define BBB_RX_CTRL_4__USE_MRC_WEIGHT__SHIFT                                 31
43357 #define BBB_RX_CTRL_4__USE_MRC_WEIGHT__WIDTH                                  1
43358 #define BBB_RX_CTRL_4__USE_MRC_WEIGHT__MASK                         0x80000000U
43359 #define BBB_RX_CTRL_4__USE_MRC_WEIGHT__READ(src) \
43360                     (((u_int32_t)(src)\
43361                     & 0x80000000U) >> 31)
43362 #define BBB_RX_CTRL_4__USE_MRC_WEIGHT__WRITE(src) \
43363                     (((u_int32_t)(src)\
43364                     << 31) & 0x80000000U)
43365 #define BBB_RX_CTRL_4__USE_MRC_WEIGHT__MODIFY(dst, src) \
43366                     (dst) = ((dst) &\
43367                     ~0x80000000U) | (((u_int32_t)(src) <<\
43368                     31) & 0x80000000U)
43369 #define BBB_RX_CTRL_4__USE_MRC_WEIGHT__VERIFY(src) \
43370                     (!((((u_int32_t)(src)\
43371                     << 31) & ~0x80000000U)))
43372 #define BBB_RX_CTRL_4__USE_MRC_WEIGHT__SET(dst) \
43373                     (dst) = ((dst) &\
43374                     ~0x80000000U) | ((u_int32_t)(1) << 31)
43375 #define BBB_RX_CTRL_4__USE_MRC_WEIGHT__CLR(dst) \
43376                     (dst) = ((dst) &\
43377                     ~0x80000000U) | ((u_int32_t)(0) << 31)
43378 #define BBB_RX_CTRL_4__TYPE                                           u_int32_t
43379 #define BBB_RX_CTRL_4__READ                                         0xffffffffU
43380 #define BBB_RX_CTRL_4__WRITE                                        0xffffffffU
43381
43382 #endif /* __BBB_RX_CTRL_4_MACRO__ */
43383
43384
43385 /* macros for bb_reg_block.bb_bbb_reg_map.BB_bbb_rx_ctrl_4 */
43386 #define INST_BB_REG_BLOCK__BB_BBB_REG_MAP__BB_BBB_RX_CTRL_4__NUM              1
43387
43388 /* macros for BlueprintGlobalNameSpace::bbb_rx_ctrl_5 */
43389 #ifndef __BBB_RX_CTRL_5_MACRO__
43390 #define __BBB_RX_CTRL_5_MACRO__
43391
43392 /* macros for field loop_coef_dpsk_c1_data */
43393 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C1_DATA__SHIFT                          0
43394 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C1_DATA__WIDTH                          5
43395 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C1_DATA__MASK                 0x0000001fU
43396 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C1_DATA__READ(src) \
43397                     (u_int32_t)(src)\
43398                     & 0x0000001fU
43399 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C1_DATA__WRITE(src) \
43400                     ((u_int32_t)(src)\
43401                     & 0x0000001fU)
43402 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C1_DATA__MODIFY(dst, src) \
43403                     (dst) = ((dst) &\
43404                     ~0x0000001fU) | ((u_int32_t)(src) &\
43405                     0x0000001fU)
43406 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C1_DATA__VERIFY(src) \
43407                     (!(((u_int32_t)(src)\
43408                     & ~0x0000001fU)))
43409
43410 /* macros for field loop_coef_dpsk_c1_head */
43411 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C1_HEAD__SHIFT                          5
43412 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C1_HEAD__WIDTH                          5
43413 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C1_HEAD__MASK                 0x000003e0U
43414 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C1_HEAD__READ(src) \
43415                     (((u_int32_t)(src)\
43416                     & 0x000003e0U) >> 5)
43417 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C1_HEAD__WRITE(src) \
43418                     (((u_int32_t)(src)\
43419                     << 5) & 0x000003e0U)
43420 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C1_HEAD__MODIFY(dst, src) \
43421                     (dst) = ((dst) &\
43422                     ~0x000003e0U) | (((u_int32_t)(src) <<\
43423                     5) & 0x000003e0U)
43424 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C1_HEAD__VERIFY(src) \
43425                     (!((((u_int32_t)(src)\
43426                     << 5) & ~0x000003e0U)))
43427
43428 /* macros for field loop_coef_dpsk_c2_head */
43429 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C2_HEAD__SHIFT                         10
43430 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C2_HEAD__WIDTH                          6
43431 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C2_HEAD__MASK                 0x0000fc00U
43432 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C2_HEAD__READ(src) \
43433                     (((u_int32_t)(src)\
43434                     & 0x0000fc00U) >> 10)
43435 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C2_HEAD__WRITE(src) \
43436                     (((u_int32_t)(src)\
43437                     << 10) & 0x0000fc00U)
43438 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C2_HEAD__MODIFY(dst, src) \
43439                     (dst) = ((dst) &\
43440                     ~0x0000fc00U) | (((u_int32_t)(src) <<\
43441                     10) & 0x0000fc00U)
43442 #define BBB_RX_CTRL_5__LOOP_COEF_DPSK_C2_HEAD__VERIFY(src) \
43443                     (!((((u_int32_t)(src)\
43444                     << 10) & ~0x0000fc00U)))
43445
43446 /* macros for field loop_coef_cck_c1 */
43447 #define BBB_RX_CTRL_5__LOOP_COEF_CCK_C1__SHIFT                               16
43448 #define BBB_RX_CTRL_5__LOOP_COEF_CCK_C1__WIDTH                                5
43449 #define BBB_RX_CTRL_5__LOOP_COEF_CCK_C1__MASK                       0x001f0000U
43450 #define BBB_RX_CTRL_5__LOOP_COEF_CCK_C1__READ(src) \
43451                     (((u_int32_t)(src)\
43452                     & 0x001f0000U) >> 16)
43453 #define BBB_RX_CTRL_5__LOOP_COEF_CCK_C1__WRITE(src) \
43454                     (((u_int32_t)(src)\
43455                     << 16) & 0x001f0000U)
43456 #define BBB_RX_CTRL_5__LOOP_COEF_CCK_C1__MODIFY(dst, src) \
43457                     (dst) = ((dst) &\
43458                     ~0x001f0000U) | (((u_int32_t)(src) <<\
43459                     16) & 0x001f0000U)
43460 #define BBB_RX_CTRL_5__LOOP_COEF_CCK_C1__VERIFY(src) \
43461                     (!((((u_int32_t)(src)\
43462                     << 16) & ~0x001f0000U)))
43463
43464 /* macros for field loop_coef_cck_c2 */
43465 #define BBB_RX_CTRL_5__LOOP_COEF_CCK_C2__SHIFT                               21
43466 #define BBB_RX_CTRL_5__LOOP_COEF_CCK_C2__WIDTH                                6
43467 #define BBB_RX_CTRL_5__LOOP_COEF_CCK_C2__MASK                       0x07e00000U
43468 #define BBB_RX_CTRL_5__LOOP_COEF_CCK_C2__READ(src) \
43469                     (((u_int32_t)(src)\
43470                     & 0x07e00000U) >> 21)
43471 #define BBB_RX_CTRL_5__LOOP_COEF_CCK_C2__WRITE(src) \
43472                     (((u_int32_t)(src)\
43473                     << 21) & 0x07e00000U)
43474 #define BBB_RX_CTRL_5__LOOP_COEF_CCK_C2__MODIFY(dst, src) \
43475                     (dst) = ((dst) &\
43476                     ~0x07e00000U) | (((u_int32_t)(src) <<\
43477                     21) & 0x07e00000U)
43478 #define BBB_RX_CTRL_5__LOOP_COEF_CCK_C2__VERIFY(src) \
43479                     (!((((u_int32_t)(src)\
43480                     << 21) & ~0x07e00000U)))
43481 #define BBB_RX_CTRL_5__TYPE                                           u_int32_t
43482 #define BBB_RX_CTRL_5__READ                                         0x07ffffffU
43483 #define BBB_RX_CTRL_5__WRITE                                        0x07ffffffU
43484
43485 #endif /* __BBB_RX_CTRL_5_MACRO__ */
43486
43487
43488 /* macros for bb_reg_block.bb_bbb_reg_map.BB_bbb_rx_ctrl_5 */
43489 #define INST_BB_REG_BLOCK__BB_BBB_REG_MAP__BB_BBB_RX_CTRL_5__NUM              1
43490
43491 /* macros for BlueprintGlobalNameSpace::bbb_rx_ctrl_6 */
43492 #ifndef __BBB_RX_CTRL_6_MACRO__
43493 #define __BBB_RX_CTRL_6_MACRO__
43494
43495 /* macros for field sync_start_delay */
43496 #define BBB_RX_CTRL_6__SYNC_START_DELAY__SHIFT                                0
43497 #define BBB_RX_CTRL_6__SYNC_START_DELAY__WIDTH                               10
43498 #define BBB_RX_CTRL_6__SYNC_START_DELAY__MASK                       0x000003ffU
43499 #define BBB_RX_CTRL_6__SYNC_START_DELAY__READ(src) \
43500                     (u_int32_t)(src)\
43501                     & 0x000003ffU
43502 #define BBB_RX_CTRL_6__SYNC_START_DELAY__WRITE(src) \
43503                     ((u_int32_t)(src)\
43504                     & 0x000003ffU)
43505 #define BBB_RX_CTRL_6__SYNC_START_DELAY__MODIFY(dst, src) \
43506                     (dst) = ((dst) &\
43507                     ~0x000003ffU) | ((u_int32_t)(src) &\
43508                     0x000003ffU)
43509 #define BBB_RX_CTRL_6__SYNC_START_DELAY__VERIFY(src) \
43510                     (!(((u_int32_t)(src)\
43511                     & ~0x000003ffU)))
43512
43513 /* macros for field map_1s_to_2s */
43514 #define BBB_RX_CTRL_6__MAP_1S_TO_2S__SHIFT                                   10
43515 #define BBB_RX_CTRL_6__MAP_1S_TO_2S__WIDTH                                    1
43516 #define BBB_RX_CTRL_6__MAP_1S_TO_2S__MASK                           0x00000400U
43517 #define BBB_RX_CTRL_6__MAP_1S_TO_2S__READ(src) \
43518                     (((u_int32_t)(src)\
43519                     & 0x00000400U) >> 10)
43520 #define BBB_RX_CTRL_6__MAP_1S_TO_2S__WRITE(src) \
43521                     (((u_int32_t)(src)\
43522                     << 10) & 0x00000400U)
43523 #define BBB_RX_CTRL_6__MAP_1S_TO_2S__MODIFY(dst, src) \
43524                     (dst) = ((dst) &\
43525                     ~0x00000400U) | (((u_int32_t)(src) <<\
43526                     10) & 0x00000400U)
43527 #define BBB_RX_CTRL_6__MAP_1S_TO_2S__VERIFY(src) \
43528                     (!((((u_int32_t)(src)\
43529                     << 10) & ~0x00000400U)))
43530 #define BBB_RX_CTRL_6__MAP_1S_TO_2S__SET(dst) \
43531                     (dst) = ((dst) &\
43532                     ~0x00000400U) | ((u_int32_t)(1) << 10)
43533 #define BBB_RX_CTRL_6__MAP_1S_TO_2S__CLR(dst) \
43534                     (dst) = ((dst) &\
43535                     ~0x00000400U) | ((u_int32_t)(0) << 10)
43536
43537 /* macros for field start_iir_delay */
43538 #define BBB_RX_CTRL_6__START_IIR_DELAY__SHIFT                                11
43539 #define BBB_RX_CTRL_6__START_IIR_DELAY__WIDTH                                10
43540 #define BBB_RX_CTRL_6__START_IIR_DELAY__MASK                        0x001ff800U
43541 #define BBB_RX_CTRL_6__START_IIR_DELAY__READ(src) \
43542                     (((u_int32_t)(src)\
43543                     & 0x001ff800U) >> 11)
43544 #define BBB_RX_CTRL_6__START_IIR_DELAY__WRITE(src) \
43545                     (((u_int32_t)(src)\
43546                     << 11) & 0x001ff800U)
43547 #define BBB_RX_CTRL_6__START_IIR_DELAY__MODIFY(dst, src) \
43548                     (dst) = ((dst) &\
43549                     ~0x001ff800U) | (((u_int32_t)(src) <<\
43550                     11) & 0x001ff800U)
43551 #define BBB_RX_CTRL_6__START_IIR_DELAY__VERIFY(src) \
43552                     (!((((u_int32_t)(src)\
43553                     << 11) & ~0x001ff800U)))
43554
43555 /* macros for field use_mcorr_weight */
43556 #define BBB_RX_CTRL_6__USE_MCORR_WEIGHT__SHIFT                               21
43557 #define BBB_RX_CTRL_6__USE_MCORR_WEIGHT__WIDTH                                1
43558 #define BBB_RX_CTRL_6__USE_MCORR_WEIGHT__MASK                       0x00200000U
43559 #define BBB_RX_CTRL_6__USE_MCORR_WEIGHT__READ(src) \
43560                     (((u_int32_t)(src)\
43561                     & 0x00200000U) >> 21)
43562 #define BBB_RX_CTRL_6__USE_MCORR_WEIGHT__WRITE(src) \
43563                     (((u_int32_t)(src)\
43564                     << 21) & 0x00200000U)
43565 #define BBB_RX_CTRL_6__USE_MCORR_WEIGHT__MODIFY(dst, src) \
43566                     (dst) = ((dst) &\
43567                     ~0x00200000U) | (((u_int32_t)(src) <<\
43568                     21) & 0x00200000U)
43569 #define BBB_RX_CTRL_6__USE_MCORR_WEIGHT__VERIFY(src) \
43570                     (!((((u_int32_t)(src)\
43571                     << 21) & ~0x00200000U)))
43572 #define BBB_RX_CTRL_6__USE_MCORR_WEIGHT__SET(dst) \
43573                     (dst) = ((dst) &\
43574                     ~0x00200000U) | ((u_int32_t)(1) << 21)
43575 #define BBB_RX_CTRL_6__USE_MCORR_WEIGHT__CLR(dst) \
43576                     (dst) = ((dst) &\
43577                     ~0x00200000U) | ((u_int32_t)(0) << 21)
43578
43579 /* macros for field use_bkpwr_for_center_index */
43580 #define BBB_RX_CTRL_6__USE_BKPWR_FOR_CENTER_INDEX__SHIFT                     22
43581 #define BBB_RX_CTRL_6__USE_BKPWR_FOR_CENTER_INDEX__WIDTH                      1
43582 #define BBB_RX_CTRL_6__USE_BKPWR_FOR_CENTER_INDEX__MASK             0x00400000U
43583 #define BBB_RX_CTRL_6__USE_BKPWR_FOR_CENTER_INDEX__READ(src) \
43584                     (((u_int32_t)(src)\
43585                     & 0x00400000U) >> 22)
43586 #define BBB_RX_CTRL_6__USE_BKPWR_FOR_CENTER_INDEX__WRITE(src) \
43587                     (((u_int32_t)(src)\
43588                     << 22) & 0x00400000U)
43589 #define BBB_RX_CTRL_6__USE_BKPWR_FOR_CENTER_INDEX__MODIFY(dst, src) \
43590                     (dst) = ((dst) &\
43591                     ~0x00400000U) | (((u_int32_t)(src) <<\
43592                     22) & 0x00400000U)
43593 #define BBB_RX_CTRL_6__USE_BKPWR_FOR_CENTER_INDEX__VERIFY(src) \
43594                     (!((((u_int32_t)(src)\
43595                     << 22) & ~0x00400000U)))
43596 #define BBB_RX_CTRL_6__USE_BKPWR_FOR_CENTER_INDEX__SET(dst) \
43597                     (dst) = ((dst) &\
43598                     ~0x00400000U) | ((u_int32_t)(1) << 22)
43599 #define BBB_RX_CTRL_6__USE_BKPWR_FOR_CENTER_INDEX__CLR(dst) \
43600                     (dst) = ((dst) &\
43601                     ~0x00400000U) | ((u_int32_t)(0) << 22)
43602
43603 /* macros for field cck_sel_chain_by_eo */
43604 #define BBB_RX_CTRL_6__CCK_SEL_CHAIN_BY_EO__SHIFT                            23
43605 #define BBB_RX_CTRL_6__CCK_SEL_CHAIN_BY_EO__WIDTH                             1
43606 #define BBB_RX_CTRL_6__CCK_SEL_CHAIN_BY_EO__MASK                    0x00800000U
43607 #define BBB_RX_CTRL_6__CCK_SEL_CHAIN_BY_EO__READ(src) \
43608                     (((u_int32_t)(src)\
43609                     & 0x00800000U) >> 23)
43610 #define BBB_RX_CTRL_6__CCK_SEL_CHAIN_BY_EO__WRITE(src) \
43611                     (((u_int32_t)(src)\
43612                     << 23) & 0x00800000U)
43613 #define BBB_RX_CTRL_6__CCK_SEL_CHAIN_BY_EO__MODIFY(dst, src) \
43614                     (dst) = ((dst) &\
43615                     ~0x00800000U) | (((u_int32_t)(src) <<\
43616                     23) & 0x00800000U)
43617 #define BBB_RX_CTRL_6__CCK_SEL_CHAIN_BY_EO__VERIFY(src) \
43618                     (!((((u_int32_t)(src)\
43619                     << 23) & ~0x00800000U)))
43620 #define BBB_RX_CTRL_6__CCK_SEL_CHAIN_BY_EO__SET(dst) \
43621                     (dst) = ((dst) &\
43622                     ~0x00800000U) | ((u_int32_t)(1) << 23)
43623 #define BBB_RX_CTRL_6__CCK_SEL_CHAIN_BY_EO__CLR(dst) \
43624                     (dst) = ((dst) &\
43625                     ~0x00800000U) | ((u_int32_t)(0) << 23)
43626
43627 /* macros for field force_cck_sel_chain */
43628 #define BBB_RX_CTRL_6__FORCE_CCK_SEL_CHAIN__SHIFT                            24
43629 #define BBB_RX_CTRL_6__FORCE_CCK_SEL_CHAIN__WIDTH                             1
43630 #define BBB_RX_CTRL_6__FORCE_CCK_SEL_CHAIN__MASK                    0x01000000U
43631 #define BBB_RX_CTRL_6__FORCE_CCK_SEL_CHAIN__READ(src) \
43632                     (((u_int32_t)(src)\
43633                     & 0x01000000U) >> 24)
43634 #define BBB_RX_CTRL_6__FORCE_CCK_SEL_CHAIN__WRITE(src) \
43635                     (((u_int32_t)(src)\
43636                     << 24) & 0x01000000U)
43637 #define BBB_RX_CTRL_6__FORCE_CCK_SEL_CHAIN__MODIFY(dst, src) \
43638                     (dst) = ((dst) &\
43639                     ~0x01000000U) | (((u_int32_t)(src) <<\
43640                     24) & 0x01000000U)
43641 #define BBB_RX_CTRL_6__FORCE_CCK_SEL_CHAIN__VERIFY(src) \
43642                     (!((((u_int32_t)(src)\
43643                     << 24) & ~0x01000000U)))
43644 #define BBB_RX_CTRL_6__FORCE_CCK_SEL_CHAIN__SET(dst) \
43645                     (dst) = ((dst) &\
43646                     ~0x01000000U) | ((u_int32_t)(1) << 24)
43647 #define BBB_RX_CTRL_6__FORCE_CCK_SEL_CHAIN__CLR(dst) \
43648                     (dst) = ((dst) &\
43649                     ~0x01000000U) | ((u_int32_t)(0) << 24)
43650
43651 /* macros for field force_center_index */
43652 #define BBB_RX_CTRL_6__FORCE_CENTER_INDEX__SHIFT                             25
43653 #define BBB_RX_CTRL_6__FORCE_CENTER_INDEX__WIDTH                              1
43654 #define BBB_RX_CTRL_6__FORCE_CENTER_INDEX__MASK                     0x02000000U
43655 #define BBB_RX_CTRL_6__FORCE_CENTER_INDEX__READ(src) \
43656                     (((u_int32_t)(src)\
43657                     & 0x02000000U) >> 25)
43658 #define BBB_RX_CTRL_6__FORCE_CENTER_INDEX__WRITE(src) \
43659                     (((u_int32_t)(src)\
43660                     << 25) & 0x02000000U)
43661 #define BBB_RX_CTRL_6__FORCE_CENTER_INDEX__MODIFY(dst, src) \
43662                     (dst) = ((dst) &\
43663                     ~0x02000000U) | (((u_int32_t)(src) <<\
43664                     25) & 0x02000000U)
43665 #define BBB_RX_CTRL_6__FORCE_CENTER_INDEX__VERIFY(src) \
43666                     (!((((u_int32_t)(src)\
43667                     << 25) & ~0x02000000U)))
43668 #define BBB_RX_CTRL_6__FORCE_CENTER_INDEX__SET(dst) \
43669                     (dst) = ((dst) &\
43670                     ~0x02000000U) | ((u_int32_t)(1) << 25)
43671 #define BBB_RX_CTRL_6__FORCE_CENTER_INDEX__CLR(dst) \
43672                     (dst) = ((dst) &\
43673                     ~0x02000000U) | ((u_int32_t)(0) << 25)
43674 #define BBB_RX_CTRL_6__TYPE                                           u_int32_t
43675 #define BBB_RX_CTRL_6__READ                                         0x03ffffffU
43676 #define BBB_RX_CTRL_6__WRITE                                        0x03ffffffU
43677
43678 #endif /* __BBB_RX_CTRL_6_MACRO__ */
43679
43680
43681 /* macros for bb_reg_block.bb_bbb_reg_map.BB_bbb_rx_ctrl_6 */
43682 #define INST_BB_REG_BLOCK__BB_BBB_REG_MAP__BB_BBB_RX_CTRL_6__NUM              1
43683
43684 /* macros for BlueprintGlobalNameSpace::force_clken_cck */
43685 #ifndef __FORCE_CLKEN_CCK_MACRO__
43686 #define __FORCE_CLKEN_CCK_MACRO__
43687
43688 /* macros for field force_rx_enable0 */
43689 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE0__SHIFT                              0
43690 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE0__WIDTH                              1
43691 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE0__MASK                     0x00000001U
43692 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE0__READ(src) \
43693                     (u_int32_t)(src)\
43694                     & 0x00000001U
43695 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE0__WRITE(src) \
43696                     ((u_int32_t)(src)\
43697                     & 0x00000001U)
43698 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE0__MODIFY(dst, src) \
43699                     (dst) = ((dst) &\
43700                     ~0x00000001U) | ((u_int32_t)(src) &\
43701                     0x00000001U)
43702 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE0__VERIFY(src) \
43703                     (!(((u_int32_t)(src)\
43704                     & ~0x00000001U)))
43705 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE0__SET(dst) \
43706                     (dst) = ((dst) &\
43707                     ~0x00000001U) | (u_int32_t)(1)
43708 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE0__CLR(dst) \
43709                     (dst) = ((dst) &\
43710                     ~0x00000001U) | (u_int32_t)(0)
43711
43712 /* macros for field force_rx_enable1 */
43713 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE1__SHIFT                              1
43714 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE1__WIDTH                              1
43715 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE1__MASK                     0x00000002U
43716 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE1__READ(src) \
43717                     (((u_int32_t)(src)\
43718                     & 0x00000002U) >> 1)
43719 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE1__WRITE(src) \
43720                     (((u_int32_t)(src)\
43721                     << 1) & 0x00000002U)
43722 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE1__MODIFY(dst, src) \
43723                     (dst) = ((dst) &\
43724                     ~0x00000002U) | (((u_int32_t)(src) <<\
43725                     1) & 0x00000002U)
43726 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE1__VERIFY(src) \
43727                     (!((((u_int32_t)(src)\
43728                     << 1) & ~0x00000002U)))
43729 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE1__SET(dst) \
43730                     (dst) = ((dst) &\
43731                     ~0x00000002U) | ((u_int32_t)(1) << 1)
43732 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE1__CLR(dst) \
43733                     (dst) = ((dst) &\
43734                     ~0x00000002U) | ((u_int32_t)(0) << 1)
43735
43736 /* macros for field force_rx_enable2 */
43737 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE2__SHIFT                              2
43738 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE2__WIDTH                              1
43739 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE2__MASK                     0x00000004U
43740 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE2__READ(src) \
43741                     (((u_int32_t)(src)\
43742                     & 0x00000004U) >> 2)
43743 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE2__WRITE(src) \
43744                     (((u_int32_t)(src)\
43745                     << 2) & 0x00000004U)
43746 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE2__MODIFY(dst, src) \
43747                     (dst) = ((dst) &\
43748                     ~0x00000004U) | (((u_int32_t)(src) <<\
43749                     2) & 0x00000004U)
43750 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE2__VERIFY(src) \
43751                     (!((((u_int32_t)(src)\
43752                     << 2) & ~0x00000004U)))
43753 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE2__SET(dst) \
43754                     (dst) = ((dst) &\
43755                     ~0x00000004U) | ((u_int32_t)(1) << 2)
43756 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE2__CLR(dst) \
43757                     (dst) = ((dst) &\
43758                     ~0x00000004U) | ((u_int32_t)(0) << 2)
43759
43760 /* macros for field force_rx_enable3 */
43761 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE3__SHIFT                              3
43762 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE3__WIDTH                              1
43763 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE3__MASK                     0x00000008U
43764 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE3__READ(src) \
43765                     (((u_int32_t)(src)\
43766                     & 0x00000008U) >> 3)
43767 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE3__WRITE(src) \
43768                     (((u_int32_t)(src)\
43769                     << 3) & 0x00000008U)
43770 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE3__MODIFY(dst, src) \
43771                     (dst) = ((dst) &\
43772                     ~0x00000008U) | (((u_int32_t)(src) <<\
43773                     3) & 0x00000008U)
43774 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE3__VERIFY(src) \
43775                     (!((((u_int32_t)(src)\
43776                     << 3) & ~0x00000008U)))
43777 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE3__SET(dst) \
43778                     (dst) = ((dst) &\
43779                     ~0x00000008U) | ((u_int32_t)(1) << 3)
43780 #define FORCE_CLKEN_CCK__FORCE_RX_ENABLE3__CLR(dst) \
43781                     (dst) = ((dst) &\
43782                     ~0x00000008U) | ((u_int32_t)(0) << 3)
43783
43784 /* macros for field force_rx_always */
43785 #define FORCE_CLKEN_CCK__FORCE_RX_ALWAYS__SHIFT                               4
43786 #define FORCE_CLKEN_CCK__FORCE_RX_ALWAYS__WIDTH                               1
43787 #define FORCE_CLKEN_CCK__FORCE_RX_ALWAYS__MASK                      0x00000010U
43788 #define FORCE_CLKEN_CCK__FORCE_RX_ALWAYS__READ(src) \
43789                     (((u_int32_t)(src)\
43790                     & 0x00000010U) >> 4)
43791 #define FORCE_CLKEN_CCK__FORCE_RX_ALWAYS__WRITE(src) \
43792                     (((u_int32_t)(src)\
43793                     << 4) & 0x00000010U)
43794 #define FORCE_CLKEN_CCK__FORCE_RX_ALWAYS__MODIFY(dst, src) \
43795                     (dst) = ((dst) &\
43796                     ~0x00000010U) | (((u_int32_t)(src) <<\
43797                     4) & 0x00000010U)
43798 #define FORCE_CLKEN_CCK__FORCE_RX_ALWAYS__VERIFY(src) \
43799                     (!((((u_int32_t)(src)\
43800                     << 4) & ~0x00000010U)))
43801 #define FORCE_CLKEN_CCK__FORCE_RX_ALWAYS__SET(dst) \
43802                     (dst) = ((dst) &\
43803                     ~0x00000010U) | ((u_int32_t)(1) << 4)
43804 #define FORCE_CLKEN_CCK__FORCE_RX_ALWAYS__CLR(dst) \
43805                     (dst) = ((dst) &\
43806                     ~0x00000010U) | ((u_int32_t)(0) << 4)
43807
43808 /* macros for field force_txsm_clken */
43809 #define FORCE_CLKEN_CCK__FORCE_TXSM_CLKEN__SHIFT                              5
43810 #define FORCE_CLKEN_CCK__FORCE_TXSM_CLKEN__WIDTH                              1
43811 #define FORCE_CLKEN_CCK__FORCE_TXSM_CLKEN__MASK                     0x00000020U
43812 #define FORCE_CLKEN_CCK__FORCE_TXSM_CLKEN__READ(src) \
43813                     (((u_int32_t)(src)\
43814                     & 0x00000020U) >> 5)
43815 #define FORCE_CLKEN_CCK__FORCE_TXSM_CLKEN__WRITE(src) \
43816                     (((u_int32_t)(src)\
43817                     << 5) & 0x00000020U)
43818 #define FORCE_CLKEN_CCK__FORCE_TXSM_CLKEN__MODIFY(dst, src) \
43819                     (dst) = ((dst) &\
43820                     ~0x00000020U) | (((u_int32_t)(src) <<\
43821                     5) & 0x00000020U)
43822 #define FORCE_CLKEN_CCK__FORCE_TXSM_CLKEN__VERIFY(src) \
43823                     (!((((u_int32_t)(src)\
43824                     << 5) & ~0x00000020U)))
43825 #define FORCE_CLKEN_CCK__FORCE_TXSM_CLKEN__SET(dst) \
43826                     (dst) = ((dst) &\
43827                     ~0x00000020U) | ((u_int32_t)(1) << 5)
43828 #define FORCE_CLKEN_CCK__FORCE_TXSM_CLKEN__CLR(dst) \
43829                     (dst) = ((dst) &\
43830                     ~0x00000020U) | ((u_int32_t)(0) << 5)
43831 #define FORCE_CLKEN_CCK__TYPE                                         u_int32_t
43832 #define FORCE_CLKEN_CCK__READ                                       0x0000003fU
43833 #define FORCE_CLKEN_CCK__WRITE                                      0x0000003fU
43834
43835 #endif /* __FORCE_CLKEN_CCK_MACRO__ */
43836
43837
43838 /* macros for bb_reg_block.bb_bbb_reg_map.BB_force_clken_cck */
43839 #define INST_BB_REG_BLOCK__BB_BBB_REG_MAP__BB_FORCE_CLKEN_CCK__NUM            1
43840
43841 /* macros for BlueprintGlobalNameSpace::settling_time */
43842 #ifndef __SETTLING_TIME_MACRO__
43843 #define __SETTLING_TIME_MACRO__
43844
43845 /* macros for field agc_settling */
43846 #define SETTLING_TIME__AGC_SETTLING__SHIFT                                    0
43847 #define SETTLING_TIME__AGC_SETTLING__WIDTH                                    7
43848 #define SETTLING_TIME__AGC_SETTLING__MASK                           0x0000007fU
43849 #define SETTLING_TIME__AGC_SETTLING__READ(src)   (u_int32_t)(src) & 0x0000007fU
43850 #define SETTLING_TIME__AGC_SETTLING__WRITE(src) \
43851                     ((u_int32_t)(src)\
43852                     & 0x0000007fU)
43853 #define SETTLING_TIME__AGC_SETTLING__MODIFY(dst, src) \
43854                     (dst) = ((dst) &\
43855                     ~0x0000007fU) | ((u_int32_t)(src) &\
43856                     0x0000007fU)
43857 #define SETTLING_TIME__AGC_SETTLING__VERIFY(src) \
43858                     (!(((u_int32_t)(src)\
43859                     & ~0x0000007fU)))
43860
43861 /* macros for field switch_settling */
43862 #define SETTLING_TIME__SWITCH_SETTLING__SHIFT                                 7
43863 #define SETTLING_TIME__SWITCH_SETTLING__WIDTH                                 7
43864 #define SETTLING_TIME__SWITCH_SETTLING__MASK                        0x00003f80U
43865 #define SETTLING_TIME__SWITCH_SETTLING__READ(src) \
43866                     (((u_int32_t)(src)\
43867                     & 0x00003f80U) >> 7)
43868 #define SETTLING_TIME__SWITCH_SETTLING__WRITE(src) \
43869                     (((u_int32_t)(src)\
43870                     << 7) & 0x00003f80U)
43871 #define SETTLING_TIME__SWITCH_SETTLING__MODIFY(dst, src) \
43872                     (dst) = ((dst) &\
43873                     ~0x00003f80U) | (((u_int32_t)(src) <<\
43874                     7) & 0x00003f80U)
43875 #define SETTLING_TIME__SWITCH_SETTLING__VERIFY(src) \
43876                     (!((((u_int32_t)(src)\
43877                     << 7) & ~0x00003f80U)))
43878
43879 /* macros for field adcsat_thrl */
43880 #define SETTLING_TIME__ADCSAT_THRL__SHIFT                                    14
43881 #define SETTLING_TIME__ADCSAT_THRL__WIDTH                                     6
43882 #define SETTLING_TIME__ADCSAT_THRL__MASK                            0x000fc000U
43883 #define SETTLING_TIME__ADCSAT_THRL__READ(src) \
43884                     (((u_int32_t)(src)\
43885                     & 0x000fc000U) >> 14)
43886 #define SETTLING_TIME__ADCSAT_THRL__WRITE(src) \
43887                     (((u_int32_t)(src)\
43888                     << 14) & 0x000fc000U)
43889 #define SETTLING_TIME__ADCSAT_THRL__MODIFY(dst, src) \
43890                     (dst) = ((dst) &\
43891                     ~0x000fc000U) | (((u_int32_t)(src) <<\
43892                     14) & 0x000fc000U)
43893 #define SETTLING_TIME__ADCSAT_THRL__VERIFY(src) \
43894                     (!((((u_int32_t)(src)\
43895                     << 14) & ~0x000fc000U)))
43896
43897 /* macros for field adcsat_thrh */
43898 #define SETTLING_TIME__ADCSAT_THRH__SHIFT                                    20
43899 #define SETTLING_TIME__ADCSAT_THRH__WIDTH                                     6
43900 #define SETTLING_TIME__ADCSAT_THRH__MASK                            0x03f00000U
43901 #define SETTLING_TIME__ADCSAT_THRH__READ(src) \
43902                     (((u_int32_t)(src)\
43903                     & 0x03f00000U) >> 20)
43904 #define SETTLING_TIME__ADCSAT_THRH__WRITE(src) \
43905                     (((u_int32_t)(src)\
43906                     << 20) & 0x03f00000U)
43907 #define SETTLING_TIME__ADCSAT_THRH__MODIFY(dst, src) \
43908                     (dst) = ((dst) &\
43909                     ~0x03f00000U) | (((u_int32_t)(src) <<\
43910                     20) & 0x03f00000U)
43911 #define SETTLING_TIME__ADCSAT_THRH__VERIFY(src) \
43912                     (!((((u_int32_t)(src)\
43913                     << 20) & ~0x03f00000U)))
43914
43915 /* macros for field lbreset_advance */
43916 #define SETTLING_TIME__LBRESET_ADVANCE__SHIFT                                26
43917 #define SETTLING_TIME__LBRESET_ADVANCE__WIDTH                                 4
43918 #define SETTLING_TIME__LBRESET_ADVANCE__MASK                        0x3c000000U
43919 #define SETTLING_TIME__LBRESET_ADVANCE__READ(src) \
43920                     (((u_int32_t)(src)\
43921                     & 0x3c000000U) >> 26)
43922 #define SETTLING_TIME__LBRESET_ADVANCE__WRITE(src) \
43923                     (((u_int32_t)(src)\
43924                     << 26) & 0x3c000000U)
43925 #define SETTLING_TIME__LBRESET_ADVANCE__MODIFY(dst, src) \
43926                     (dst) = ((dst) &\
43927                     ~0x3c000000U) | (((u_int32_t)(src) <<\
43928                     26) & 0x3c000000U)
43929 #define SETTLING_TIME__LBRESET_ADVANCE__VERIFY(src) \
43930                     (!((((u_int32_t)(src)\
43931                     << 26) & ~0x3c000000U)))
43932 #define SETTLING_TIME__TYPE                                           u_int32_t
43933 #define SETTLING_TIME__READ                                         0x3fffffffU
43934 #define SETTLING_TIME__WRITE                                        0x3fffffffU
43935
43936 #endif /* __SETTLING_TIME_MACRO__ */
43937
43938
43939 /* macros for bb_reg_block.bb_agc_reg_map.BB_settling_time */
43940 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_SETTLING_TIME__NUM              1
43941
43942 /* macros for BlueprintGlobalNameSpace::gain_force_max_gains_b0 */
43943 #ifndef __GAIN_FORCE_MAX_GAINS_B0_MACRO__
43944 #define __GAIN_FORCE_MAX_GAINS_B0_MACRO__
43945
43946 /* macros for field rf_gain_f_0 */
43947 #define GAIN_FORCE_MAX_GAINS_B0__RF_GAIN_F_0__SHIFT                           0
43948 #define GAIN_FORCE_MAX_GAINS_B0__RF_GAIN_F_0__WIDTH                           8
43949 #define GAIN_FORCE_MAX_GAINS_B0__RF_GAIN_F_0__MASK                  0x000000ffU
43950 #define GAIN_FORCE_MAX_GAINS_B0__RF_GAIN_F_0__READ(src) \
43951                     (u_int32_t)(src)\
43952                     & 0x000000ffU
43953 #define GAIN_FORCE_MAX_GAINS_B0__RF_GAIN_F_0__WRITE(src) \
43954                     ((u_int32_t)(src)\
43955                     & 0x000000ffU)
43956 #define GAIN_FORCE_MAX_GAINS_B0__RF_GAIN_F_0__MODIFY(dst, src) \
43957                     (dst) = ((dst) &\
43958                     ~0x000000ffU) | ((u_int32_t)(src) &\
43959                     0x000000ffU)
43960 #define GAIN_FORCE_MAX_GAINS_B0__RF_GAIN_F_0__VERIFY(src) \
43961                     (!(((u_int32_t)(src)\
43962                     & ~0x000000ffU)))
43963
43964 /* macros for field mb_gain_f_0 */
43965 #define GAIN_FORCE_MAX_GAINS_B0__MB_GAIN_F_0__SHIFT                           8
43966 #define GAIN_FORCE_MAX_GAINS_B0__MB_GAIN_F_0__WIDTH                           8
43967 #define GAIN_FORCE_MAX_GAINS_B0__MB_GAIN_F_0__MASK                  0x0000ff00U
43968 #define GAIN_FORCE_MAX_GAINS_B0__MB_GAIN_F_0__READ(src) \
43969                     (((u_int32_t)(src)\
43970                     & 0x0000ff00U) >> 8)
43971 #define GAIN_FORCE_MAX_GAINS_B0__MB_GAIN_F_0__WRITE(src) \
43972                     (((u_int32_t)(src)\
43973                     << 8) & 0x0000ff00U)
43974 #define GAIN_FORCE_MAX_GAINS_B0__MB_GAIN_F_0__MODIFY(dst, src) \
43975                     (dst) = ((dst) &\
43976                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
43977                     8) & 0x0000ff00U)
43978 #define GAIN_FORCE_MAX_GAINS_B0__MB_GAIN_F_0__VERIFY(src) \
43979                     (!((((u_int32_t)(src)\
43980                     << 8) & ~0x0000ff00U)))
43981
43982 /* macros for field xatten1_sw_f_0 */
43983 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN1_SW_F_0__SHIFT                       16
43984 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN1_SW_F_0__WIDTH                        1
43985 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN1_SW_F_0__MASK               0x00010000U
43986 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN1_SW_F_0__READ(src) \
43987                     (((u_int32_t)(src)\
43988                     & 0x00010000U) >> 16)
43989 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN1_SW_F_0__WRITE(src) \
43990                     (((u_int32_t)(src)\
43991                     << 16) & 0x00010000U)
43992 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN1_SW_F_0__MODIFY(dst, src) \
43993                     (dst) = ((dst) &\
43994                     ~0x00010000U) | (((u_int32_t)(src) <<\
43995                     16) & 0x00010000U)
43996 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN1_SW_F_0__VERIFY(src) \
43997                     (!((((u_int32_t)(src)\
43998                     << 16) & ~0x00010000U)))
43999 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN1_SW_F_0__SET(dst) \
44000                     (dst) = ((dst) &\
44001                     ~0x00010000U) | ((u_int32_t)(1) << 16)
44002 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN1_SW_F_0__CLR(dst) \
44003                     (dst) = ((dst) &\
44004                     ~0x00010000U) | ((u_int32_t)(0) << 16)
44005
44006 /* macros for field xatten2_sw_f_0 */
44007 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN2_SW_F_0__SHIFT                       17
44008 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN2_SW_F_0__WIDTH                        1
44009 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN2_SW_F_0__MASK               0x00020000U
44010 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN2_SW_F_0__READ(src) \
44011                     (((u_int32_t)(src)\
44012                     & 0x00020000U) >> 17)
44013 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN2_SW_F_0__WRITE(src) \
44014                     (((u_int32_t)(src)\
44015                     << 17) & 0x00020000U)
44016 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN2_SW_F_0__MODIFY(dst, src) \
44017                     (dst) = ((dst) &\
44018                     ~0x00020000U) | (((u_int32_t)(src) <<\
44019                     17) & 0x00020000U)
44020 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN2_SW_F_0__VERIFY(src) \
44021                     (!((((u_int32_t)(src)\
44022                     << 17) & ~0x00020000U)))
44023 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN2_SW_F_0__SET(dst) \
44024                     (dst) = ((dst) &\
44025                     ~0x00020000U) | ((u_int32_t)(1) << 17)
44026 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN2_SW_F_0__CLR(dst) \
44027                     (dst) = ((dst) &\
44028                     ~0x00020000U) | ((u_int32_t)(0) << 17)
44029
44030 /* macros for field xatten1_hyst_margin_0 */
44031 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN1_HYST_MARGIN_0__SHIFT                18
44032 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN1_HYST_MARGIN_0__WIDTH                 7
44033 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN1_HYST_MARGIN_0__MASK        0x01fc0000U
44034 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN1_HYST_MARGIN_0__READ(src) \
44035                     (((u_int32_t)(src)\
44036                     & 0x01fc0000U) >> 18)
44037 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN1_HYST_MARGIN_0__WRITE(src) \
44038                     (((u_int32_t)(src)\
44039                     << 18) & 0x01fc0000U)
44040 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN1_HYST_MARGIN_0__MODIFY(dst, src) \
44041                     (dst) = ((dst) &\
44042                     ~0x01fc0000U) | (((u_int32_t)(src) <<\
44043                     18) & 0x01fc0000U)
44044 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN1_HYST_MARGIN_0__VERIFY(src) \
44045                     (!((((u_int32_t)(src)\
44046                     << 18) & ~0x01fc0000U)))
44047
44048 /* macros for field xatten2_hyst_margin_0 */
44049 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN2_HYST_MARGIN_0__SHIFT                25
44050 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN2_HYST_MARGIN_0__WIDTH                 7
44051 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN2_HYST_MARGIN_0__MASK        0xfe000000U
44052 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN2_HYST_MARGIN_0__READ(src) \
44053                     (((u_int32_t)(src)\
44054                     & 0xfe000000U) >> 25)
44055 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN2_HYST_MARGIN_0__WRITE(src) \
44056                     (((u_int32_t)(src)\
44057                     << 25) & 0xfe000000U)
44058 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN2_HYST_MARGIN_0__MODIFY(dst, src) \
44059                     (dst) = ((dst) &\
44060                     ~0xfe000000U) | (((u_int32_t)(src) <<\
44061                     25) & 0xfe000000U)
44062 #define GAIN_FORCE_MAX_GAINS_B0__XATTEN2_HYST_MARGIN_0__VERIFY(src) \
44063                     (!((((u_int32_t)(src)\
44064                     << 25) & ~0xfe000000U)))
44065 #define GAIN_FORCE_MAX_GAINS_B0__TYPE                                 u_int32_t
44066 #define GAIN_FORCE_MAX_GAINS_B0__READ                               0xffffffffU
44067 #define GAIN_FORCE_MAX_GAINS_B0__WRITE                              0xffffffffU
44068
44069 #endif /* __GAIN_FORCE_MAX_GAINS_B0_MACRO__ */
44070
44071
44072 /* macros for bb_reg_block.bb_agc_reg_map.BB_gain_force_max_gains_b0 */
44073 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_GAIN_FORCE_MAX_GAINS_B0__NUM    1
44074
44075 /* macros for BlueprintGlobalNameSpace::gains_min_offsets */
44076 #ifndef __GAINS_MIN_OFFSETS_MACRO__
44077 #define __GAINS_MIN_OFFSETS_MACRO__
44078
44079 /* macros for field offsetC1 */
44080 #define GAINS_MIN_OFFSETS__OFFSETC1__SHIFT                                    0
44081 #define GAINS_MIN_OFFSETS__OFFSETC1__WIDTH                                    7
44082 #define GAINS_MIN_OFFSETS__OFFSETC1__MASK                           0x0000007fU
44083 #define GAINS_MIN_OFFSETS__OFFSETC1__READ(src)   (u_int32_t)(src) & 0x0000007fU
44084 #define GAINS_MIN_OFFSETS__OFFSETC1__WRITE(src) \
44085                     ((u_int32_t)(src)\
44086                     & 0x0000007fU)
44087 #define GAINS_MIN_OFFSETS__OFFSETC1__MODIFY(dst, src) \
44088                     (dst) = ((dst) &\
44089                     ~0x0000007fU) | ((u_int32_t)(src) &\
44090                     0x0000007fU)
44091 #define GAINS_MIN_OFFSETS__OFFSETC1__VERIFY(src) \
44092                     (!(((u_int32_t)(src)\
44093                     & ~0x0000007fU)))
44094
44095 /* macros for field offsetC2 */
44096 #define GAINS_MIN_OFFSETS__OFFSETC2__SHIFT                                    7
44097 #define GAINS_MIN_OFFSETS__OFFSETC2__WIDTH                                    5
44098 #define GAINS_MIN_OFFSETS__OFFSETC2__MASK                           0x00000f80U
44099 #define GAINS_MIN_OFFSETS__OFFSETC2__READ(src) \
44100                     (((u_int32_t)(src)\
44101                     & 0x00000f80U) >> 7)
44102 #define GAINS_MIN_OFFSETS__OFFSETC2__WRITE(src) \
44103                     (((u_int32_t)(src)\
44104                     << 7) & 0x00000f80U)
44105 #define GAINS_MIN_OFFSETS__OFFSETC2__MODIFY(dst, src) \
44106                     (dst) = ((dst) &\
44107                     ~0x00000f80U) | (((u_int32_t)(src) <<\
44108                     7) & 0x00000f80U)
44109 #define GAINS_MIN_OFFSETS__OFFSETC2__VERIFY(src) \
44110                     (!((((u_int32_t)(src)\
44111                     << 7) & ~0x00000f80U)))
44112
44113 /* macros for field offsetC3 */
44114 #define GAINS_MIN_OFFSETS__OFFSETC3__SHIFT                                   12
44115 #define GAINS_MIN_OFFSETS__OFFSETC3__WIDTH                                    5
44116 #define GAINS_MIN_OFFSETS__OFFSETC3__MASK                           0x0001f000U
44117 #define GAINS_MIN_OFFSETS__OFFSETC3__READ(src) \
44118                     (((u_int32_t)(src)\
44119                     & 0x0001f000U) >> 12)
44120 #define GAINS_MIN_OFFSETS__OFFSETC3__WRITE(src) \
44121                     (((u_int32_t)(src)\
44122                     << 12) & 0x0001f000U)
44123 #define GAINS_MIN_OFFSETS__OFFSETC3__MODIFY(dst, src) \
44124                     (dst) = ((dst) &\
44125                     ~0x0001f000U) | (((u_int32_t)(src) <<\
44126                     12) & 0x0001f000U)
44127 #define GAINS_MIN_OFFSETS__OFFSETC3__VERIFY(src) \
44128                     (!((((u_int32_t)(src)\
44129                     << 12) & ~0x0001f000U)))
44130
44131 /* macros for field gain_force */
44132 #define GAINS_MIN_OFFSETS__GAIN_FORCE__SHIFT                                 17
44133 #define GAINS_MIN_OFFSETS__GAIN_FORCE__WIDTH                                  1
44134 #define GAINS_MIN_OFFSETS__GAIN_FORCE__MASK                         0x00020000U
44135 #define GAINS_MIN_OFFSETS__GAIN_FORCE__READ(src) \
44136                     (((u_int32_t)(src)\
44137                     & 0x00020000U) >> 17)
44138 #define GAINS_MIN_OFFSETS__GAIN_FORCE__WRITE(src) \
44139                     (((u_int32_t)(src)\
44140                     << 17) & 0x00020000U)
44141 #define GAINS_MIN_OFFSETS__GAIN_FORCE__MODIFY(dst, src) \
44142                     (dst) = ((dst) &\
44143                     ~0x00020000U) | (((u_int32_t)(src) <<\
44144                     17) & 0x00020000U)
44145 #define GAINS_MIN_OFFSETS__GAIN_FORCE__VERIFY(src) \
44146                     (!((((u_int32_t)(src)\
44147                     << 17) & ~0x00020000U)))
44148 #define GAINS_MIN_OFFSETS__GAIN_FORCE__SET(dst) \
44149                     (dst) = ((dst) &\
44150                     ~0x00020000U) | ((u_int32_t)(1) << 17)
44151 #define GAINS_MIN_OFFSETS__GAIN_FORCE__CLR(dst) \
44152                     (dst) = ((dst) &\
44153                     ~0x00020000U) | ((u_int32_t)(0) << 17)
44154
44155 /* macros for field cf_agc_hist_enable */
44156 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_ENABLE__SHIFT                         18
44157 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_ENABLE__WIDTH                          1
44158 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_ENABLE__MASK                 0x00040000U
44159 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_ENABLE__READ(src) \
44160                     (((u_int32_t)(src)\
44161                     & 0x00040000U) >> 18)
44162 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_ENABLE__WRITE(src) \
44163                     (((u_int32_t)(src)\
44164                     << 18) & 0x00040000U)
44165 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_ENABLE__MODIFY(dst, src) \
44166                     (dst) = ((dst) &\
44167                     ~0x00040000U) | (((u_int32_t)(src) <<\
44168                     18) & 0x00040000U)
44169 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_ENABLE__VERIFY(src) \
44170                     (!((((u_int32_t)(src)\
44171                     << 18) & ~0x00040000U)))
44172 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_ENABLE__SET(dst) \
44173                     (dst) = ((dst) &\
44174                     ~0x00040000U) | ((u_int32_t)(1) << 18)
44175 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_ENABLE__CLR(dst) \
44176                     (dst) = ((dst) &\
44177                     ~0x00040000U) | ((u_int32_t)(0) << 18)
44178
44179 /* macros for field cf_agc_hist_gc */
44180 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_GC__SHIFT                             19
44181 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_GC__WIDTH                              1
44182 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_GC__MASK                     0x00080000U
44183 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_GC__READ(src) \
44184                     (((u_int32_t)(src)\
44185                     & 0x00080000U) >> 19)
44186 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_GC__WRITE(src) \
44187                     (((u_int32_t)(src)\
44188                     << 19) & 0x00080000U)
44189 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_GC__MODIFY(dst, src) \
44190                     (dst) = ((dst) &\
44191                     ~0x00080000U) | (((u_int32_t)(src) <<\
44192                     19) & 0x00080000U)
44193 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_GC__VERIFY(src) \
44194                     (!((((u_int32_t)(src)\
44195                     << 19) & ~0x00080000U)))
44196 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_GC__SET(dst) \
44197                     (dst) = ((dst) &\
44198                     ~0x00080000U) | ((u_int32_t)(1) << 19)
44199 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_GC__CLR(dst) \
44200                     (dst) = ((dst) &\
44201                     ~0x00080000U) | ((u_int32_t)(0) << 19)
44202
44203 /* macros for field cf_agc_hist_voting */
44204 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_VOTING__SHIFT                         20
44205 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_VOTING__WIDTH                          1
44206 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_VOTING__MASK                 0x00100000U
44207 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_VOTING__READ(src) \
44208                     (((u_int32_t)(src)\
44209                     & 0x00100000U) >> 20)
44210 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_VOTING__WRITE(src) \
44211                     (((u_int32_t)(src)\
44212                     << 20) & 0x00100000U)
44213 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_VOTING__MODIFY(dst, src) \
44214                     (dst) = ((dst) &\
44215                     ~0x00100000U) | (((u_int32_t)(src) <<\
44216                     20) & 0x00100000U)
44217 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_VOTING__VERIFY(src) \
44218                     (!((((u_int32_t)(src)\
44219                     << 20) & ~0x00100000U)))
44220 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_VOTING__SET(dst) \
44221                     (dst) = ((dst) &\
44222                     ~0x00100000U) | ((u_int32_t)(1) << 20)
44223 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_VOTING__CLR(dst) \
44224                     (dst) = ((dst) &\
44225                     ~0x00100000U) | ((u_int32_t)(0) << 20)
44226
44227 /* macros for field cf_agc_hist_phy_err */
44228 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_PHY_ERR__SHIFT                        21
44229 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_PHY_ERR__WIDTH                         1
44230 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_PHY_ERR__MASK                0x00200000U
44231 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_PHY_ERR__READ(src) \
44232                     (((u_int32_t)(src)\
44233                     & 0x00200000U) >> 21)
44234 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_PHY_ERR__WRITE(src) \
44235                     (((u_int32_t)(src)\
44236                     << 21) & 0x00200000U)
44237 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_PHY_ERR__MODIFY(dst, src) \
44238                     (dst) = ((dst) &\
44239                     ~0x00200000U) | (((u_int32_t)(src) <<\
44240                     21) & 0x00200000U)
44241 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_PHY_ERR__VERIFY(src) \
44242                     (!((((u_int32_t)(src)\
44243                     << 21) & ~0x00200000U)))
44244 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_PHY_ERR__SET(dst) \
44245                     (dst) = ((dst) &\
44246                     ~0x00200000U) | ((u_int32_t)(1) << 21)
44247 #define GAINS_MIN_OFFSETS__CF_AGC_HIST_PHY_ERR__CLR(dst) \
44248                     (dst) = ((dst) &\
44249                     ~0x00200000U) | ((u_int32_t)(0) << 21)
44250 #define GAINS_MIN_OFFSETS__TYPE                                       u_int32_t
44251 #define GAINS_MIN_OFFSETS__READ                                     0x003fffffU
44252 #define GAINS_MIN_OFFSETS__WRITE                                    0x003fffffU
44253
44254 #endif /* __GAINS_MIN_OFFSETS_MACRO__ */
44255
44256
44257 /* macros for bb_reg_block.bb_agc_reg_map.BB_gains_min_offsets */
44258 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_GAINS_MIN_OFFSETS__NUM          1
44259
44260 /* macros for BlueprintGlobalNameSpace::desired_sigsize */
44261 #ifndef __DESIRED_SIGSIZE_MACRO__
44262 #define __DESIRED_SIGSIZE_MACRO__
44263
44264 /* macros for field adc_desired_size */
44265 #define DESIRED_SIGSIZE__ADC_DESIRED_SIZE__SHIFT                              0
44266 #define DESIRED_SIGSIZE__ADC_DESIRED_SIZE__WIDTH                              8
44267 #define DESIRED_SIGSIZE__ADC_DESIRED_SIZE__MASK                     0x000000ffU
44268 #define DESIRED_SIGSIZE__ADC_DESIRED_SIZE__READ(src) \
44269                     (u_int32_t)(src)\
44270                     & 0x000000ffU
44271 #define DESIRED_SIGSIZE__ADC_DESIRED_SIZE__WRITE(src) \
44272                     ((u_int32_t)(src)\
44273                     & 0x000000ffU)
44274 #define DESIRED_SIGSIZE__ADC_DESIRED_SIZE__MODIFY(dst, src) \
44275                     (dst) = ((dst) &\
44276                     ~0x000000ffU) | ((u_int32_t)(src) &\
44277                     0x000000ffU)
44278 #define DESIRED_SIGSIZE__ADC_DESIRED_SIZE__VERIFY(src) \
44279                     (!(((u_int32_t)(src)\
44280                     & ~0x000000ffU)))
44281
44282 /* macros for field total_desired */
44283 #define DESIRED_SIGSIZE__TOTAL_DESIRED__SHIFT                                20
44284 #define DESIRED_SIGSIZE__TOTAL_DESIRED__WIDTH                                 8
44285 #define DESIRED_SIGSIZE__TOTAL_DESIRED__MASK                        0x0ff00000U
44286 #define DESIRED_SIGSIZE__TOTAL_DESIRED__READ(src) \
44287                     (((u_int32_t)(src)\
44288                     & 0x0ff00000U) >> 20)
44289 #define DESIRED_SIGSIZE__TOTAL_DESIRED__WRITE(src) \
44290                     (((u_int32_t)(src)\
44291                     << 20) & 0x0ff00000U)
44292 #define DESIRED_SIGSIZE__TOTAL_DESIRED__MODIFY(dst, src) \
44293                     (dst) = ((dst) &\
44294                     ~0x0ff00000U) | (((u_int32_t)(src) <<\
44295                     20) & 0x0ff00000U)
44296 #define DESIRED_SIGSIZE__TOTAL_DESIRED__VERIFY(src) \
44297                     (!((((u_int32_t)(src)\
44298                     << 20) & ~0x0ff00000U)))
44299
44300 /* macros for field init_gc_count_max */
44301 #define DESIRED_SIGSIZE__INIT_GC_COUNT_MAX__SHIFT                            28
44302 #define DESIRED_SIGSIZE__INIT_GC_COUNT_MAX__WIDTH                             2
44303 #define DESIRED_SIGSIZE__INIT_GC_COUNT_MAX__MASK                    0x30000000U
44304 #define DESIRED_SIGSIZE__INIT_GC_COUNT_MAX__READ(src) \
44305                     (((u_int32_t)(src)\
44306                     & 0x30000000U) >> 28)
44307 #define DESIRED_SIGSIZE__INIT_GC_COUNT_MAX__WRITE(src) \
44308                     (((u_int32_t)(src)\
44309                     << 28) & 0x30000000U)
44310 #define DESIRED_SIGSIZE__INIT_GC_COUNT_MAX__MODIFY(dst, src) \
44311                     (dst) = ((dst) &\
44312                     ~0x30000000U) | (((u_int32_t)(src) <<\
44313                     28) & 0x30000000U)
44314 #define DESIRED_SIGSIZE__INIT_GC_COUNT_MAX__VERIFY(src) \
44315                     (!((((u_int32_t)(src)\
44316                     << 28) & ~0x30000000U)))
44317
44318 /* macros for field reduce_init_gc_count */
44319 #define DESIRED_SIGSIZE__REDUCE_INIT_GC_COUNT__SHIFT                         30
44320 #define DESIRED_SIGSIZE__REDUCE_INIT_GC_COUNT__WIDTH                          1
44321 #define DESIRED_SIGSIZE__REDUCE_INIT_GC_COUNT__MASK                 0x40000000U
44322 #define DESIRED_SIGSIZE__REDUCE_INIT_GC_COUNT__READ(src) \
44323                     (((u_int32_t)(src)\
44324                     & 0x40000000U) >> 30)
44325 #define DESIRED_SIGSIZE__REDUCE_INIT_GC_COUNT__WRITE(src) \
44326                     (((u_int32_t)(src)\
44327                     << 30) & 0x40000000U)
44328 #define DESIRED_SIGSIZE__REDUCE_INIT_GC_COUNT__MODIFY(dst, src) \
44329                     (dst) = ((dst) &\
44330                     ~0x40000000U) | (((u_int32_t)(src) <<\
44331                     30) & 0x40000000U)
44332 #define DESIRED_SIGSIZE__REDUCE_INIT_GC_COUNT__VERIFY(src) \
44333                     (!((((u_int32_t)(src)\
44334                     << 30) & ~0x40000000U)))
44335 #define DESIRED_SIGSIZE__REDUCE_INIT_GC_COUNT__SET(dst) \
44336                     (dst) = ((dst) &\
44337                     ~0x40000000U) | ((u_int32_t)(1) << 30)
44338 #define DESIRED_SIGSIZE__REDUCE_INIT_GC_COUNT__CLR(dst) \
44339                     (dst) = ((dst) &\
44340                     ~0x40000000U) | ((u_int32_t)(0) << 30)
44341
44342 /* macros for field ena_init_gain */
44343 #define DESIRED_SIGSIZE__ENA_INIT_GAIN__SHIFT                                31
44344 #define DESIRED_SIGSIZE__ENA_INIT_GAIN__WIDTH                                 1
44345 #define DESIRED_SIGSIZE__ENA_INIT_GAIN__MASK                        0x80000000U
44346 #define DESIRED_SIGSIZE__ENA_INIT_GAIN__READ(src) \
44347                     (((u_int32_t)(src)\
44348                     & 0x80000000U) >> 31)
44349 #define DESIRED_SIGSIZE__ENA_INIT_GAIN__WRITE(src) \
44350                     (((u_int32_t)(src)\
44351                     << 31) & 0x80000000U)
44352 #define DESIRED_SIGSIZE__ENA_INIT_GAIN__MODIFY(dst, src) \
44353                     (dst) = ((dst) &\
44354                     ~0x80000000U) | (((u_int32_t)(src) <<\
44355                     31) & 0x80000000U)
44356 #define DESIRED_SIGSIZE__ENA_INIT_GAIN__VERIFY(src) \
44357                     (!((((u_int32_t)(src)\
44358                     << 31) & ~0x80000000U)))
44359 #define DESIRED_SIGSIZE__ENA_INIT_GAIN__SET(dst) \
44360                     (dst) = ((dst) &\
44361                     ~0x80000000U) | ((u_int32_t)(1) << 31)
44362 #define DESIRED_SIGSIZE__ENA_INIT_GAIN__CLR(dst) \
44363                     (dst) = ((dst) &\
44364                     ~0x80000000U) | ((u_int32_t)(0) << 31)
44365 #define DESIRED_SIGSIZE__TYPE                                         u_int32_t
44366 #define DESIRED_SIGSIZE__READ                                       0xfff000ffU
44367 #define DESIRED_SIGSIZE__WRITE                                      0xfff000ffU
44368
44369 #endif /* __DESIRED_SIGSIZE_MACRO__ */
44370
44371
44372 /* macros for bb_reg_block.bb_agc_reg_map.BB_desired_sigsize */
44373 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_DESIRED_SIGSIZE__NUM            1
44374
44375 /* macros for BlueprintGlobalNameSpace::find_signal */
44376 #ifndef __FIND_SIGNAL_MACRO__
44377 #define __FIND_SIGNAL_MACRO__
44378
44379 /* macros for field relstep */
44380 #define FIND_SIGNAL__RELSTEP__SHIFT                                           0
44381 #define FIND_SIGNAL__RELSTEP__WIDTH                                           6
44382 #define FIND_SIGNAL__RELSTEP__MASK                                  0x0000003fU
44383 #define FIND_SIGNAL__RELSTEP__READ(src)          (u_int32_t)(src) & 0x0000003fU
44384 #define FIND_SIGNAL__RELSTEP__WRITE(src)       ((u_int32_t)(src) & 0x0000003fU)
44385 #define FIND_SIGNAL__RELSTEP__MODIFY(dst, src) \
44386                     (dst) = ((dst) &\
44387                     ~0x0000003fU) | ((u_int32_t)(src) &\
44388                     0x0000003fU)
44389 #define FIND_SIGNAL__RELSTEP__VERIFY(src) \
44390                     (!(((u_int32_t)(src)\
44391                     & ~0x0000003fU)))
44392
44393 /* macros for field relpwr */
44394 #define FIND_SIGNAL__RELPWR__SHIFT                                            6
44395 #define FIND_SIGNAL__RELPWR__WIDTH                                            6
44396 #define FIND_SIGNAL__RELPWR__MASK                                   0x00000fc0U
44397 #define FIND_SIGNAL__RELPWR__READ(src)  (((u_int32_t)(src) & 0x00000fc0U) >> 6)
44398 #define FIND_SIGNAL__RELPWR__WRITE(src) (((u_int32_t)(src) << 6) & 0x00000fc0U)
44399 #define FIND_SIGNAL__RELPWR__MODIFY(dst, src) \
44400                     (dst) = ((dst) &\
44401                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
44402                     6) & 0x00000fc0U)
44403 #define FIND_SIGNAL__RELPWR__VERIFY(src) \
44404                     (!((((u_int32_t)(src)\
44405                     << 6) & ~0x00000fc0U)))
44406
44407 /* macros for field firstep */
44408 #define FIND_SIGNAL__FIRSTEP__SHIFT                                          12
44409 #define FIND_SIGNAL__FIRSTEP__WIDTH                                           6
44410 #define FIND_SIGNAL__FIRSTEP__MASK                                  0x0003f000U
44411 #define FIND_SIGNAL__FIRSTEP__READ(src) \
44412                     (((u_int32_t)(src)\
44413                     & 0x0003f000U) >> 12)
44414 #define FIND_SIGNAL__FIRSTEP__WRITE(src) \
44415                     (((u_int32_t)(src)\
44416                     << 12) & 0x0003f000U)
44417 #define FIND_SIGNAL__FIRSTEP__MODIFY(dst, src) \
44418                     (dst) = ((dst) &\
44419                     ~0x0003f000U) | (((u_int32_t)(src) <<\
44420                     12) & 0x0003f000U)
44421 #define FIND_SIGNAL__FIRSTEP__VERIFY(src) \
44422                     (!((((u_int32_t)(src)\
44423                     << 12) & ~0x0003f000U)))
44424
44425 /* macros for field firpwr */
44426 #define FIND_SIGNAL__FIRPWR__SHIFT                                           18
44427 #define FIND_SIGNAL__FIRPWR__WIDTH                                            8
44428 #define FIND_SIGNAL__FIRPWR__MASK                                   0x03fc0000U
44429 #define FIND_SIGNAL__FIRPWR__READ(src) (((u_int32_t)(src) & 0x03fc0000U) >> 18)
44430 #define FIND_SIGNAL__FIRPWR__WRITE(src) \
44431                     (((u_int32_t)(src)\
44432                     << 18) & 0x03fc0000U)
44433 #define FIND_SIGNAL__FIRPWR__MODIFY(dst, src) \
44434                     (dst) = ((dst) &\
44435                     ~0x03fc0000U) | (((u_int32_t)(src) <<\
44436                     18) & 0x03fc0000U)
44437 #define FIND_SIGNAL__FIRPWR__VERIFY(src) \
44438                     (!((((u_int32_t)(src)\
44439                     << 18) & ~0x03fc0000U)))
44440
44441 /* macros for field m1count_max */
44442 #define FIND_SIGNAL__M1COUNT_MAX__SHIFT                                      26
44443 #define FIND_SIGNAL__M1COUNT_MAX__WIDTH                                       6
44444 #define FIND_SIGNAL__M1COUNT_MAX__MASK                              0xfc000000U
44445 #define FIND_SIGNAL__M1COUNT_MAX__READ(src) \
44446                     (((u_int32_t)(src)\
44447                     & 0xfc000000U) >> 26)
44448 #define FIND_SIGNAL__M1COUNT_MAX__WRITE(src) \
44449                     (((u_int32_t)(src)\
44450                     << 26) & 0xfc000000U)
44451 #define FIND_SIGNAL__M1COUNT_MAX__MODIFY(dst, src) \
44452                     (dst) = ((dst) &\
44453                     ~0xfc000000U) | (((u_int32_t)(src) <<\
44454                     26) & 0xfc000000U)
44455 #define FIND_SIGNAL__M1COUNT_MAX__VERIFY(src) \
44456                     (!((((u_int32_t)(src)\
44457                     << 26) & ~0xfc000000U)))
44458 #define FIND_SIGNAL__TYPE                                             u_int32_t
44459 #define FIND_SIGNAL__READ                                           0xffffffffU
44460 #define FIND_SIGNAL__WRITE                                          0xffffffffU
44461
44462 #endif /* __FIND_SIGNAL_MACRO__ */
44463
44464
44465 /* macros for bb_reg_block.bb_agc_reg_map.BB_find_signal */
44466 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_FIND_SIGNAL__NUM                1
44467
44468 /* macros for BlueprintGlobalNameSpace::agc */
44469 #ifndef __AGC_MACRO__
44470 #define __AGC_MACRO__
44471
44472 /* macros for field coarsepwr_const */
44473 #define AGC__COARSEPWR_CONST__SHIFT                                           0
44474 #define AGC__COARSEPWR_CONST__WIDTH                                           7
44475 #define AGC__COARSEPWR_CONST__MASK                                  0x0000007fU
44476 #define AGC__COARSEPWR_CONST__READ(src)          (u_int32_t)(src) & 0x0000007fU
44477 #define AGC__COARSEPWR_CONST__WRITE(src)       ((u_int32_t)(src) & 0x0000007fU)
44478 #define AGC__COARSEPWR_CONST__MODIFY(dst, src) \
44479                     (dst) = ((dst) &\
44480                     ~0x0000007fU) | ((u_int32_t)(src) &\
44481                     0x0000007fU)
44482 #define AGC__COARSEPWR_CONST__VERIFY(src) \
44483                     (!(((u_int32_t)(src)\
44484                     & ~0x0000007fU)))
44485
44486 /* macros for field coarse_low */
44487 #define AGC__COARSE_LOW__SHIFT                                                7
44488 #define AGC__COARSE_LOW__WIDTH                                                8
44489 #define AGC__COARSE_LOW__MASK                                       0x00007f80U
44490 #define AGC__COARSE_LOW__READ(src)      (((u_int32_t)(src) & 0x00007f80U) >> 7)
44491 #define AGC__COARSE_LOW__WRITE(src)     (((u_int32_t)(src) << 7) & 0x00007f80U)
44492 #define AGC__COARSE_LOW__MODIFY(dst, src) \
44493                     (dst) = ((dst) &\
44494                     ~0x00007f80U) | (((u_int32_t)(src) <<\
44495                     7) & 0x00007f80U)
44496 #define AGC__COARSE_LOW__VERIFY(src) \
44497                     (!((((u_int32_t)(src)\
44498                     << 7) & ~0x00007f80U)))
44499
44500 /* macros for field coarse_high */
44501 #define AGC__COARSE_HIGH__SHIFT                                              15
44502 #define AGC__COARSE_HIGH__WIDTH                                               7
44503 #define AGC__COARSE_HIGH__MASK                                      0x003f8000U
44504 #define AGC__COARSE_HIGH__READ(src)    (((u_int32_t)(src) & 0x003f8000U) >> 15)
44505 #define AGC__COARSE_HIGH__WRITE(src)   (((u_int32_t)(src) << 15) & 0x003f8000U)
44506 #define AGC__COARSE_HIGH__MODIFY(dst, src) \
44507                     (dst) = ((dst) &\
44508                     ~0x003f8000U) | (((u_int32_t)(src) <<\
44509                     15) & 0x003f8000U)
44510 #define AGC__COARSE_HIGH__VERIFY(src) \
44511                     (!((((u_int32_t)(src)\
44512                     << 15) & ~0x003f8000U)))
44513
44514 /* macros for field quick_drop */
44515 #define AGC__QUICK_DROP__SHIFT                                               22
44516 #define AGC__QUICK_DROP__WIDTH                                                8
44517 #define AGC__QUICK_DROP__MASK                                       0x3fc00000U
44518 #define AGC__QUICK_DROP__READ(src)     (((u_int32_t)(src) & 0x3fc00000U) >> 22)
44519 #define AGC__QUICK_DROP__WRITE(src)    (((u_int32_t)(src) << 22) & 0x3fc00000U)
44520 #define AGC__QUICK_DROP__MODIFY(dst, src) \
44521                     (dst) = ((dst) &\
44522                     ~0x3fc00000U) | (((u_int32_t)(src) <<\
44523                     22) & 0x3fc00000U)
44524 #define AGC__QUICK_DROP__VERIFY(src) \
44525                     (!((((u_int32_t)(src)\
44526                     << 22) & ~0x3fc00000U)))
44527
44528 /* macros for field rssi_out_select */
44529 #define AGC__RSSI_OUT_SELECT__SHIFT                                          30
44530 #define AGC__RSSI_OUT_SELECT__WIDTH                                           2
44531 #define AGC__RSSI_OUT_SELECT__MASK                                  0xc0000000U
44532 #define AGC__RSSI_OUT_SELECT__READ(src) \
44533                     (((u_int32_t)(src)\
44534                     & 0xc0000000U) >> 30)
44535 #define AGC__RSSI_OUT_SELECT__WRITE(src) \
44536                     (((u_int32_t)(src)\
44537                     << 30) & 0xc0000000U)
44538 #define AGC__RSSI_OUT_SELECT__MODIFY(dst, src) \
44539                     (dst) = ((dst) &\
44540                     ~0xc0000000U) | (((u_int32_t)(src) <<\
44541                     30) & 0xc0000000U)
44542 #define AGC__RSSI_OUT_SELECT__VERIFY(src) \
44543                     (!((((u_int32_t)(src)\
44544                     << 30) & ~0xc0000000U)))
44545 #define AGC__TYPE                                                     u_int32_t
44546 #define AGC__READ                                                   0xffffffffU
44547 #define AGC__WRITE                                                  0xffffffffU
44548
44549 #endif /* __AGC_MACRO__ */
44550
44551
44552 /* macros for bb_reg_block.bb_agc_reg_map.BB_agc */
44553 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_AGC__NUM                        1
44554
44555 /* macros for BlueprintGlobalNameSpace::ext_atten_switch_ctl_b0 */
44556 #ifndef __EXT_ATTEN_SWITCH_CTL_B0_MACRO__
44557 #define __EXT_ATTEN_SWITCH_CTL_B0_MACRO__
44558
44559 /* macros for field xatten1_db_0 */
44560 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN1_DB_0__SHIFT                          0
44561 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN1_DB_0__WIDTH                          6
44562 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN1_DB_0__MASK                 0x0000003fU
44563 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN1_DB_0__READ(src) \
44564                     (u_int32_t)(src)\
44565                     & 0x0000003fU
44566 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN1_DB_0__WRITE(src) \
44567                     ((u_int32_t)(src)\
44568                     & 0x0000003fU)
44569 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN1_DB_0__MODIFY(dst, src) \
44570                     (dst) = ((dst) &\
44571                     ~0x0000003fU) | ((u_int32_t)(src) &\
44572                     0x0000003fU)
44573 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN1_DB_0__VERIFY(src) \
44574                     (!(((u_int32_t)(src)\
44575                     & ~0x0000003fU)))
44576
44577 /* macros for field xatten2_db_0 */
44578 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN2_DB_0__SHIFT                          6
44579 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN2_DB_0__WIDTH                          6
44580 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN2_DB_0__MASK                 0x00000fc0U
44581 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN2_DB_0__READ(src) \
44582                     (((u_int32_t)(src)\
44583                     & 0x00000fc0U) >> 6)
44584 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN2_DB_0__WRITE(src) \
44585                     (((u_int32_t)(src)\
44586                     << 6) & 0x00000fc0U)
44587 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN2_DB_0__MODIFY(dst, src) \
44588                     (dst) = ((dst) &\
44589                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
44590                     6) & 0x00000fc0U)
44591 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN2_DB_0__VERIFY(src) \
44592                     (!((((u_int32_t)(src)\
44593                     << 6) & ~0x00000fc0U)))
44594
44595 /* macros for field xatten1_margin_0 */
44596 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN1_MARGIN_0__SHIFT                     12
44597 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN1_MARGIN_0__WIDTH                      5
44598 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN1_MARGIN_0__MASK             0x0001f000U
44599 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN1_MARGIN_0__READ(src) \
44600                     (((u_int32_t)(src)\
44601                     & 0x0001f000U) >> 12)
44602 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN1_MARGIN_0__WRITE(src) \
44603                     (((u_int32_t)(src)\
44604                     << 12) & 0x0001f000U)
44605 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN1_MARGIN_0__MODIFY(dst, src) \
44606                     (dst) = ((dst) &\
44607                     ~0x0001f000U) | (((u_int32_t)(src) <<\
44608                     12) & 0x0001f000U)
44609 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN1_MARGIN_0__VERIFY(src) \
44610                     (!((((u_int32_t)(src)\
44611                     << 12) & ~0x0001f000U)))
44612
44613 /* macros for field xatten2_margin_0 */
44614 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN2_MARGIN_0__SHIFT                     17
44615 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN2_MARGIN_0__WIDTH                      5
44616 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN2_MARGIN_0__MASK             0x003e0000U
44617 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN2_MARGIN_0__READ(src) \
44618                     (((u_int32_t)(src)\
44619                     & 0x003e0000U) >> 17)
44620 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN2_MARGIN_0__WRITE(src) \
44621                     (((u_int32_t)(src)\
44622                     << 17) & 0x003e0000U)
44623 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN2_MARGIN_0__MODIFY(dst, src) \
44624                     (dst) = ((dst) &\
44625                     ~0x003e0000U) | (((u_int32_t)(src) <<\
44626                     17) & 0x003e0000U)
44627 #define EXT_ATTEN_SWITCH_CTL_B0__XATTEN2_MARGIN_0__VERIFY(src) \
44628                     (!((((u_int32_t)(src)\
44629                     << 17) & ~0x003e0000U)))
44630
44631 /* macros for field xlna_gain_db_0 */
44632 #define EXT_ATTEN_SWITCH_CTL_B0__XLNA_GAIN_DB_0__SHIFT                       22
44633 #define EXT_ATTEN_SWITCH_CTL_B0__XLNA_GAIN_DB_0__WIDTH                        5
44634 #define EXT_ATTEN_SWITCH_CTL_B0__XLNA_GAIN_DB_0__MASK               0x07c00000U
44635 #define EXT_ATTEN_SWITCH_CTL_B0__XLNA_GAIN_DB_0__READ(src) \
44636                     (((u_int32_t)(src)\
44637                     & 0x07c00000U) >> 22)
44638 #define EXT_ATTEN_SWITCH_CTL_B0__XLNA_GAIN_DB_0__WRITE(src) \
44639                     (((u_int32_t)(src)\
44640                     << 22) & 0x07c00000U)
44641 #define EXT_ATTEN_SWITCH_CTL_B0__XLNA_GAIN_DB_0__MODIFY(dst, src) \
44642                     (dst) = ((dst) &\
44643                     ~0x07c00000U) | (((u_int32_t)(src) <<\
44644                     22) & 0x07c00000U)
44645 #define EXT_ATTEN_SWITCH_CTL_B0__XLNA_GAIN_DB_0__VERIFY(src) \
44646                     (!((((u_int32_t)(src)\
44647                     << 22) & ~0x07c00000U)))
44648 #define EXT_ATTEN_SWITCH_CTL_B0__TYPE                                 u_int32_t
44649 #define EXT_ATTEN_SWITCH_CTL_B0__READ                               0x07ffffffU
44650 #define EXT_ATTEN_SWITCH_CTL_B0__WRITE                              0x07ffffffU
44651
44652 #endif /* __EXT_ATTEN_SWITCH_CTL_B0_MACRO__ */
44653
44654
44655 /* macros for bb_reg_block.bb_agc_reg_map.BB_ext_atten_switch_ctl_b0 */
44656 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_EXT_ATTEN_SWITCH_CTL_B0__NUM    1
44657
44658 /* macros for BlueprintGlobalNameSpace::cca_b0 */
44659 #ifndef __CCA_B0_MACRO__
44660 #define __CCA_B0_MACRO__
44661
44662 /* macros for field cf_maxCCApwr_0 */
44663 #define CCA_B0__CF_MAXCCAPWR_0__SHIFT                                         0
44664 #define CCA_B0__CF_MAXCCAPWR_0__WIDTH                                         9
44665 #define CCA_B0__CF_MAXCCAPWR_0__MASK                                0x000001ffU
44666 #define CCA_B0__CF_MAXCCAPWR_0__READ(src)        (u_int32_t)(src) & 0x000001ffU
44667 #define CCA_B0__CF_MAXCCAPWR_0__WRITE(src)     ((u_int32_t)(src) & 0x000001ffU)
44668 #define CCA_B0__CF_MAXCCAPWR_0__MODIFY(dst, src) \
44669                     (dst) = ((dst) &\
44670                     ~0x000001ffU) | ((u_int32_t)(src) &\
44671                     0x000001ffU)
44672 #define CCA_B0__CF_MAXCCAPWR_0__VERIFY(src) \
44673                     (!(((u_int32_t)(src)\
44674                     & ~0x000001ffU)))
44675
44676 /* macros for field cf_cca_count_maxC */
44677 #define CCA_B0__CF_CCA_COUNT_MAXC__SHIFT                                      9
44678 #define CCA_B0__CF_CCA_COUNT_MAXC__WIDTH                                      3
44679 #define CCA_B0__CF_CCA_COUNT_MAXC__MASK                             0x00000e00U
44680 #define CCA_B0__CF_CCA_COUNT_MAXC__READ(src) \
44681                     (((u_int32_t)(src)\
44682                     & 0x00000e00U) >> 9)
44683 #define CCA_B0__CF_CCA_COUNT_MAXC__WRITE(src) \
44684                     (((u_int32_t)(src)\
44685                     << 9) & 0x00000e00U)
44686 #define CCA_B0__CF_CCA_COUNT_MAXC__MODIFY(dst, src) \
44687                     (dst) = ((dst) &\
44688                     ~0x00000e00U) | (((u_int32_t)(src) <<\
44689                     9) & 0x00000e00U)
44690 #define CCA_B0__CF_CCA_COUNT_MAXC__VERIFY(src) \
44691                     (!((((u_int32_t)(src)\
44692                     << 9) & ~0x00000e00U)))
44693
44694 /* macros for field cf_thresh62 */
44695 #define CCA_B0__CF_THRESH62__SHIFT                                           12
44696 #define CCA_B0__CF_THRESH62__WIDTH                                            8
44697 #define CCA_B0__CF_THRESH62__MASK                                   0x000ff000U
44698 #define CCA_B0__CF_THRESH62__READ(src) (((u_int32_t)(src) & 0x000ff000U) >> 12)
44699 #define CCA_B0__CF_THRESH62__WRITE(src) \
44700                     (((u_int32_t)(src)\
44701                     << 12) & 0x000ff000U)
44702 #define CCA_B0__CF_THRESH62__MODIFY(dst, src) \
44703                     (dst) = ((dst) &\
44704                     ~0x000ff000U) | (((u_int32_t)(src) <<\
44705                     12) & 0x000ff000U)
44706 #define CCA_B0__CF_THRESH62__VERIFY(src) \
44707                     (!((((u_int32_t)(src)\
44708                     << 12) & ~0x000ff000U)))
44709
44710 /* macros for field minCCApwr_0 */
44711 #define CCA_B0__MINCCAPWR_0__SHIFT                                           20
44712 #define CCA_B0__MINCCAPWR_0__WIDTH                                            9
44713 #define CCA_B0__MINCCAPWR_0__MASK                                   0x1ff00000U
44714 #define CCA_B0__MINCCAPWR_0__READ(src) (((u_int32_t)(src) & 0x1ff00000U) >> 20)
44715 #define CCA_B0__TYPE                                                  u_int32_t
44716 #define CCA_B0__READ                                                0x1fffffffU
44717 #define CCA_B0__WRITE                                               0x1fffffffU
44718
44719 #endif /* __CCA_B0_MACRO__ */
44720
44721
44722 /* macros for bb_reg_block.bb_agc_reg_map.BB_cca_b0 */
44723 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_CCA_B0__NUM                     1
44724
44725 /* macros for BlueprintGlobalNameSpace::cca_ctrl_2_b0 */
44726 #ifndef __CCA_CTRL_2_B0_MACRO__
44727 #define __CCA_CTRL_2_B0_MACRO__
44728
44729 /* macros for field minCCApwr_thr_0 */
44730 #define CCA_CTRL_2_B0__MINCCAPWR_THR_0__SHIFT                                 0
44731 #define CCA_CTRL_2_B0__MINCCAPWR_THR_0__WIDTH                                 9
44732 #define CCA_CTRL_2_B0__MINCCAPWR_THR_0__MASK                        0x000001ffU
44733 #define CCA_CTRL_2_B0__MINCCAPWR_THR_0__READ(src) \
44734                     (u_int32_t)(src)\
44735                     & 0x000001ffU
44736 #define CCA_CTRL_2_B0__MINCCAPWR_THR_0__WRITE(src) \
44737                     ((u_int32_t)(src)\
44738                     & 0x000001ffU)
44739 #define CCA_CTRL_2_B0__MINCCAPWR_THR_0__MODIFY(dst, src) \
44740                     (dst) = ((dst) &\
44741                     ~0x000001ffU) | ((u_int32_t)(src) &\
44742                     0x000001ffU)
44743 #define CCA_CTRL_2_B0__MINCCAPWR_THR_0__VERIFY(src) \
44744                     (!(((u_int32_t)(src)\
44745                     & ~0x000001ffU)))
44746
44747 /* macros for field enable_minCCApwr_thr */
44748 #define CCA_CTRL_2_B0__ENABLE_MINCCAPWR_THR__SHIFT                            9
44749 #define CCA_CTRL_2_B0__ENABLE_MINCCAPWR_THR__WIDTH                            1
44750 #define CCA_CTRL_2_B0__ENABLE_MINCCAPWR_THR__MASK                   0x00000200U
44751 #define CCA_CTRL_2_B0__ENABLE_MINCCAPWR_THR__READ(src) \
44752                     (((u_int32_t)(src)\
44753                     & 0x00000200U) >> 9)
44754 #define CCA_CTRL_2_B0__ENABLE_MINCCAPWR_THR__WRITE(src) \
44755                     (((u_int32_t)(src)\
44756                     << 9) & 0x00000200U)
44757 #define CCA_CTRL_2_B0__ENABLE_MINCCAPWR_THR__MODIFY(dst, src) \
44758                     (dst) = ((dst) &\
44759                     ~0x00000200U) | (((u_int32_t)(src) <<\
44760                     9) & 0x00000200U)
44761 #define CCA_CTRL_2_B0__ENABLE_MINCCAPWR_THR__VERIFY(src) \
44762                     (!((((u_int32_t)(src)\
44763                     << 9) & ~0x00000200U)))
44764 #define CCA_CTRL_2_B0__ENABLE_MINCCAPWR_THR__SET(dst) \
44765                     (dst) = ((dst) &\
44766                     ~0x00000200U) | ((u_int32_t)(1) << 9)
44767 #define CCA_CTRL_2_B0__ENABLE_MINCCAPWR_THR__CLR(dst) \
44768                     (dst) = ((dst) &\
44769                     ~0x00000200U) | ((u_int32_t)(0) << 9)
44770
44771 /* macros for field NF_gain_comp_0 */
44772 #define CCA_CTRL_2_B0__NF_GAIN_COMP_0__SHIFT                                 10
44773 #define CCA_CTRL_2_B0__NF_GAIN_COMP_0__WIDTH                                  8
44774 #define CCA_CTRL_2_B0__NF_GAIN_COMP_0__MASK                         0x0003fc00U
44775 #define CCA_CTRL_2_B0__NF_GAIN_COMP_0__READ(src) \
44776                     (((u_int32_t)(src)\
44777                     & 0x0003fc00U) >> 10)
44778 #define CCA_CTRL_2_B0__NF_GAIN_COMP_0__WRITE(src) \
44779                     (((u_int32_t)(src)\
44780                     << 10) & 0x0003fc00U)
44781 #define CCA_CTRL_2_B0__NF_GAIN_COMP_0__MODIFY(dst, src) \
44782                     (dst) = ((dst) &\
44783                     ~0x0003fc00U) | (((u_int32_t)(src) <<\
44784                     10) & 0x0003fc00U)
44785 #define CCA_CTRL_2_B0__NF_GAIN_COMP_0__VERIFY(src) \
44786                     (!((((u_int32_t)(src)\
44787                     << 10) & ~0x0003fc00U)))
44788
44789 /* macros for field thresh62_mode */
44790 #define CCA_CTRL_2_B0__THRESH62_MODE__SHIFT                                  18
44791 #define CCA_CTRL_2_B0__THRESH62_MODE__WIDTH                                   1
44792 #define CCA_CTRL_2_B0__THRESH62_MODE__MASK                          0x00040000U
44793 #define CCA_CTRL_2_B0__THRESH62_MODE__READ(src) \
44794                     (((u_int32_t)(src)\
44795                     & 0x00040000U) >> 18)
44796 #define CCA_CTRL_2_B0__THRESH62_MODE__WRITE(src) \
44797                     (((u_int32_t)(src)\
44798                     << 18) & 0x00040000U)
44799 #define CCA_CTRL_2_B0__THRESH62_MODE__MODIFY(dst, src) \
44800                     (dst) = ((dst) &\
44801                     ~0x00040000U) | (((u_int32_t)(src) <<\
44802                     18) & 0x00040000U)
44803 #define CCA_CTRL_2_B0__THRESH62_MODE__VERIFY(src) \
44804                     (!((((u_int32_t)(src)\
44805                     << 18) & ~0x00040000U)))
44806 #define CCA_CTRL_2_B0__THRESH62_MODE__SET(dst) \
44807                     (dst) = ((dst) &\
44808                     ~0x00040000U) | ((u_int32_t)(1) << 18)
44809 #define CCA_CTRL_2_B0__THRESH62_MODE__CLR(dst) \
44810                     (dst) = ((dst) &\
44811                     ~0x00040000U) | ((u_int32_t)(0) << 18)
44812 #define CCA_CTRL_2_B0__TYPE                                           u_int32_t
44813 #define CCA_CTRL_2_B0__READ                                         0x0007ffffU
44814 #define CCA_CTRL_2_B0__WRITE                                        0x0007ffffU
44815
44816 #endif /* __CCA_CTRL_2_B0_MACRO__ */
44817
44818
44819 /* macros for bb_reg_block.bb_agc_reg_map.BB_cca_ctrl_2_b0 */
44820 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_CCA_CTRL_2_B0__NUM              1
44821
44822 /* macros for BlueprintGlobalNameSpace::restart */
44823 #ifndef __RESTART_MACRO__
44824 #define __RESTART_MACRO__
44825
44826 /* macros for field enable_restart */
44827 #define RESTART__ENABLE_RESTART__SHIFT                                        0
44828 #define RESTART__ENABLE_RESTART__WIDTH                                        1
44829 #define RESTART__ENABLE_RESTART__MASK                               0x00000001U
44830 #define RESTART__ENABLE_RESTART__READ(src)       (u_int32_t)(src) & 0x00000001U
44831 #define RESTART__ENABLE_RESTART__WRITE(src)    ((u_int32_t)(src) & 0x00000001U)
44832 #define RESTART__ENABLE_RESTART__MODIFY(dst, src) \
44833                     (dst) = ((dst) &\
44834                     ~0x00000001U) | ((u_int32_t)(src) &\
44835                     0x00000001U)
44836 #define RESTART__ENABLE_RESTART__VERIFY(src) \
44837                     (!(((u_int32_t)(src)\
44838                     & ~0x00000001U)))
44839 #define RESTART__ENABLE_RESTART__SET(dst) \
44840                     (dst) = ((dst) &\
44841                     ~0x00000001U) | (u_int32_t)(1)
44842 #define RESTART__ENABLE_RESTART__CLR(dst) \
44843                     (dst) = ((dst) &\
44844                     ~0x00000001U) | (u_int32_t)(0)
44845
44846 /* macros for field restart_lgfirpwr_delta */
44847 #define RESTART__RESTART_LGFIRPWR_DELTA__SHIFT                                1
44848 #define RESTART__RESTART_LGFIRPWR_DELTA__WIDTH                                5
44849 #define RESTART__RESTART_LGFIRPWR_DELTA__MASK                       0x0000003eU
44850 #define RESTART__RESTART_LGFIRPWR_DELTA__READ(src) \
44851                     (((u_int32_t)(src)\
44852                     & 0x0000003eU) >> 1)
44853 #define RESTART__RESTART_LGFIRPWR_DELTA__WRITE(src) \
44854                     (((u_int32_t)(src)\
44855                     << 1) & 0x0000003eU)
44856 #define RESTART__RESTART_LGFIRPWR_DELTA__MODIFY(dst, src) \
44857                     (dst) = ((dst) &\
44858                     ~0x0000003eU) | (((u_int32_t)(src) <<\
44859                     1) & 0x0000003eU)
44860 #define RESTART__RESTART_LGFIRPWR_DELTA__VERIFY(src) \
44861                     (!((((u_int32_t)(src)\
44862                     << 1) & ~0x0000003eU)))
44863
44864 /* macros for field enable_pwr_drop_err */
44865 #define RESTART__ENABLE_PWR_DROP_ERR__SHIFT                                   6
44866 #define RESTART__ENABLE_PWR_DROP_ERR__WIDTH                                   1
44867 #define RESTART__ENABLE_PWR_DROP_ERR__MASK                          0x00000040U
44868 #define RESTART__ENABLE_PWR_DROP_ERR__READ(src) \
44869                     (((u_int32_t)(src)\
44870                     & 0x00000040U) >> 6)
44871 #define RESTART__ENABLE_PWR_DROP_ERR__WRITE(src) \
44872                     (((u_int32_t)(src)\
44873                     << 6) & 0x00000040U)
44874 #define RESTART__ENABLE_PWR_DROP_ERR__MODIFY(dst, src) \
44875                     (dst) = ((dst) &\
44876                     ~0x00000040U) | (((u_int32_t)(src) <<\
44877                     6) & 0x00000040U)
44878 #define RESTART__ENABLE_PWR_DROP_ERR__VERIFY(src) \
44879                     (!((((u_int32_t)(src)\
44880                     << 6) & ~0x00000040U)))
44881 #define RESTART__ENABLE_PWR_DROP_ERR__SET(dst) \
44882                     (dst) = ((dst) &\
44883                     ~0x00000040U) | ((u_int32_t)(1) << 6)
44884 #define RESTART__ENABLE_PWR_DROP_ERR__CLR(dst) \
44885                     (dst) = ((dst) &\
44886                     ~0x00000040U) | ((u_int32_t)(0) << 6)
44887
44888 /* macros for field pwrdrop_lgfirpwr_delta */
44889 #define RESTART__PWRDROP_LGFIRPWR_DELTA__SHIFT                                7
44890 #define RESTART__PWRDROP_LGFIRPWR_DELTA__WIDTH                                5
44891 #define RESTART__PWRDROP_LGFIRPWR_DELTA__MASK                       0x00000f80U
44892 #define RESTART__PWRDROP_LGFIRPWR_DELTA__READ(src) \
44893                     (((u_int32_t)(src)\
44894                     & 0x00000f80U) >> 7)
44895 #define RESTART__PWRDROP_LGFIRPWR_DELTA__WRITE(src) \
44896                     (((u_int32_t)(src)\
44897                     << 7) & 0x00000f80U)
44898 #define RESTART__PWRDROP_LGFIRPWR_DELTA__MODIFY(dst, src) \
44899                     (dst) = ((dst) &\
44900                     ~0x00000f80U) | (((u_int32_t)(src) <<\
44901                     7) & 0x00000f80U)
44902 #define RESTART__PWRDROP_LGFIRPWR_DELTA__VERIFY(src) \
44903                     (!((((u_int32_t)(src)\
44904                     << 7) & ~0x00000f80U)))
44905
44906 /* macros for field ofdm_cck_rssi_bias */
44907 #define RESTART__OFDM_CCK_RSSI_BIAS__SHIFT                                   12
44908 #define RESTART__OFDM_CCK_RSSI_BIAS__WIDTH                                    6
44909 #define RESTART__OFDM_CCK_RSSI_BIAS__MASK                           0x0003f000U
44910 #define RESTART__OFDM_CCK_RSSI_BIAS__READ(src) \
44911                     (((u_int32_t)(src)\
44912                     & 0x0003f000U) >> 12)
44913 #define RESTART__OFDM_CCK_RSSI_BIAS__WRITE(src) \
44914                     (((u_int32_t)(src)\
44915                     << 12) & 0x0003f000U)
44916 #define RESTART__OFDM_CCK_RSSI_BIAS__MODIFY(dst, src) \
44917                     (dst) = ((dst) &\
44918                     ~0x0003f000U) | (((u_int32_t)(src) <<\
44919                     12) & 0x0003f000U)
44920 #define RESTART__OFDM_CCK_RSSI_BIAS__VERIFY(src) \
44921                     (!((((u_int32_t)(src)\
44922                     << 12) & ~0x0003f000U)))
44923
44924 /* macros for field ant_fast_div_gc_limit */
44925 #define RESTART__ANT_FAST_DIV_GC_LIMIT__SHIFT                                18
44926 #define RESTART__ANT_FAST_DIV_GC_LIMIT__WIDTH                                 3
44927 #define RESTART__ANT_FAST_DIV_GC_LIMIT__MASK                        0x001c0000U
44928 #define RESTART__ANT_FAST_DIV_GC_LIMIT__READ(src) \
44929                     (((u_int32_t)(src)\
44930                     & 0x001c0000U) >> 18)
44931 #define RESTART__ANT_FAST_DIV_GC_LIMIT__WRITE(src) \
44932                     (((u_int32_t)(src)\
44933                     << 18) & 0x001c0000U)
44934 #define RESTART__ANT_FAST_DIV_GC_LIMIT__MODIFY(dst, src) \
44935                     (dst) = ((dst) &\
44936                     ~0x001c0000U) | (((u_int32_t)(src) <<\
44937                     18) & 0x001c0000U)
44938 #define RESTART__ANT_FAST_DIV_GC_LIMIT__VERIFY(src) \
44939                     (!((((u_int32_t)(src)\
44940                     << 18) & ~0x001c0000U)))
44941
44942 /* macros for field enable_ant_fast_div_m2flag */
44943 #define RESTART__ENABLE_ANT_FAST_DIV_M2FLAG__SHIFT                           21
44944 #define RESTART__ENABLE_ANT_FAST_DIV_M2FLAG__WIDTH                            1
44945 #define RESTART__ENABLE_ANT_FAST_DIV_M2FLAG__MASK                   0x00200000U
44946 #define RESTART__ENABLE_ANT_FAST_DIV_M2FLAG__READ(src) \
44947                     (((u_int32_t)(src)\
44948                     & 0x00200000U) >> 21)
44949 #define RESTART__ENABLE_ANT_FAST_DIV_M2FLAG__WRITE(src) \
44950                     (((u_int32_t)(src)\
44951                     << 21) & 0x00200000U)
44952 #define RESTART__ENABLE_ANT_FAST_DIV_M2FLAG__MODIFY(dst, src) \
44953                     (dst) = ((dst) &\
44954                     ~0x00200000U) | (((u_int32_t)(src) <<\
44955                     21) & 0x00200000U)
44956 #define RESTART__ENABLE_ANT_FAST_DIV_M2FLAG__VERIFY(src) \
44957                     (!((((u_int32_t)(src)\
44958                     << 21) & ~0x00200000U)))
44959 #define RESTART__ENABLE_ANT_FAST_DIV_M2FLAG__SET(dst) \
44960                     (dst) = ((dst) &\
44961                     ~0x00200000U) | ((u_int32_t)(1) << 21)
44962 #define RESTART__ENABLE_ANT_FAST_DIV_M2FLAG__CLR(dst) \
44963                     (dst) = ((dst) &\
44964                     ~0x00200000U) | ((u_int32_t)(0) << 21)
44965
44966 /* macros for field weak_rssi_vote_thr */
44967 #define RESTART__WEAK_RSSI_VOTE_THR__SHIFT                                   22
44968 #define RESTART__WEAK_RSSI_VOTE_THR__WIDTH                                    7
44969 #define RESTART__WEAK_RSSI_VOTE_THR__MASK                           0x1fc00000U
44970 #define RESTART__WEAK_RSSI_VOTE_THR__READ(src) \
44971                     (((u_int32_t)(src)\
44972                     & 0x1fc00000U) >> 22)
44973 #define RESTART__WEAK_RSSI_VOTE_THR__WRITE(src) \
44974                     (((u_int32_t)(src)\
44975                     << 22) & 0x1fc00000U)
44976 #define RESTART__WEAK_RSSI_VOTE_THR__MODIFY(dst, src) \
44977                     (dst) = ((dst) &\
44978                     ~0x1fc00000U) | (((u_int32_t)(src) <<\
44979                     22) & 0x1fc00000U)
44980 #define RESTART__WEAK_RSSI_VOTE_THR__VERIFY(src) \
44981                     (!((((u_int32_t)(src)\
44982                     << 22) & ~0x1fc00000U)))
44983
44984 /* macros for field enable_pwr_drop_err_cck */
44985 #define RESTART__ENABLE_PWR_DROP_ERR_CCK__SHIFT                              29
44986 #define RESTART__ENABLE_PWR_DROP_ERR_CCK__WIDTH                               1
44987 #define RESTART__ENABLE_PWR_DROP_ERR_CCK__MASK                      0x20000000U
44988 #define RESTART__ENABLE_PWR_DROP_ERR_CCK__READ(src) \
44989                     (((u_int32_t)(src)\
44990                     & 0x20000000U) >> 29)
44991 #define RESTART__ENABLE_PWR_DROP_ERR_CCK__WRITE(src) \
44992                     (((u_int32_t)(src)\
44993                     << 29) & 0x20000000U)
44994 #define RESTART__ENABLE_PWR_DROP_ERR_CCK__MODIFY(dst, src) \
44995                     (dst) = ((dst) &\
44996                     ~0x20000000U) | (((u_int32_t)(src) <<\
44997                     29) & 0x20000000U)
44998 #define RESTART__ENABLE_PWR_DROP_ERR_CCK__VERIFY(src) \
44999                     (!((((u_int32_t)(src)\
45000                     << 29) & ~0x20000000U)))
45001 #define RESTART__ENABLE_PWR_DROP_ERR_CCK__SET(dst) \
45002                     (dst) = ((dst) &\
45003                     ~0x20000000U) | ((u_int32_t)(1) << 29)
45004 #define RESTART__ENABLE_PWR_DROP_ERR_CCK__CLR(dst) \
45005                     (dst) = ((dst) &\
45006                     ~0x20000000U) | ((u_int32_t)(0) << 29)
45007
45008 /* macros for field disable_dc_restart */
45009 #define RESTART__DISABLE_DC_RESTART__SHIFT                                   30
45010 #define RESTART__DISABLE_DC_RESTART__WIDTH                                    1
45011 #define RESTART__DISABLE_DC_RESTART__MASK                           0x40000000U
45012 #define RESTART__DISABLE_DC_RESTART__READ(src) \
45013                     (((u_int32_t)(src)\
45014                     & 0x40000000U) >> 30)
45015 #define RESTART__DISABLE_DC_RESTART__WRITE(src) \
45016                     (((u_int32_t)(src)\
45017                     << 30) & 0x40000000U)
45018 #define RESTART__DISABLE_DC_RESTART__MODIFY(dst, src) \
45019                     (dst) = ((dst) &\
45020                     ~0x40000000U) | (((u_int32_t)(src) <<\
45021                     30) & 0x40000000U)
45022 #define RESTART__DISABLE_DC_RESTART__VERIFY(src) \
45023                     (!((((u_int32_t)(src)\
45024                     << 30) & ~0x40000000U)))
45025 #define RESTART__DISABLE_DC_RESTART__SET(dst) \
45026                     (dst) = ((dst) &\
45027                     ~0x40000000U) | ((u_int32_t)(1) << 30)
45028 #define RESTART__DISABLE_DC_RESTART__CLR(dst) \
45029                     (dst) = ((dst) &\
45030                     ~0x40000000U) | ((u_int32_t)(0) << 30)
45031
45032 /* macros for field restart_mode_bw40 */
45033 #define RESTART__RESTART_MODE_BW40__SHIFT                                    31
45034 #define RESTART__RESTART_MODE_BW40__WIDTH                                     1
45035 #define RESTART__RESTART_MODE_BW40__MASK                            0x80000000U
45036 #define RESTART__RESTART_MODE_BW40__READ(src) \
45037                     (((u_int32_t)(src)\
45038                     & 0x80000000U) >> 31)
45039 #define RESTART__RESTART_MODE_BW40__WRITE(src) \
45040                     (((u_int32_t)(src)\
45041                     << 31) & 0x80000000U)
45042 #define RESTART__RESTART_MODE_BW40__MODIFY(dst, src) \
45043                     (dst) = ((dst) &\
45044                     ~0x80000000U) | (((u_int32_t)(src) <<\
45045                     31) & 0x80000000U)
45046 #define RESTART__RESTART_MODE_BW40__VERIFY(src) \
45047                     (!((((u_int32_t)(src)\
45048                     << 31) & ~0x80000000U)))
45049 #define RESTART__RESTART_MODE_BW40__SET(dst) \
45050                     (dst) = ((dst) &\
45051                     ~0x80000000U) | ((u_int32_t)(1) << 31)
45052 #define RESTART__RESTART_MODE_BW40__CLR(dst) \
45053                     (dst) = ((dst) &\
45054                     ~0x80000000U) | ((u_int32_t)(0) << 31)
45055 #define RESTART__TYPE                                                 u_int32_t
45056 #define RESTART__READ                                               0xffffffffU
45057 #define RESTART__WRITE                                              0xffffffffU
45058
45059 #endif /* __RESTART_MACRO__ */
45060
45061
45062 /* macros for bb_reg_block.bb_agc_reg_map.BB_restart */
45063 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_RESTART__NUM                    1
45064
45065 /* macros for BlueprintGlobalNameSpace::multichain_gain_ctrl */
45066 #ifndef __MULTICHAIN_GAIN_CTRL_MACRO__
45067 #define __MULTICHAIN_GAIN_CTRL_MACRO__
45068
45069 /* macros for field quickdrop_low */
45070 #define MULTICHAIN_GAIN_CTRL__QUICKDROP_LOW__SHIFT                            0
45071 #define MULTICHAIN_GAIN_CTRL__QUICKDROP_LOW__WIDTH                            8
45072 #define MULTICHAIN_GAIN_CTRL__QUICKDROP_LOW__MASK                   0x000000ffU
45073 #define MULTICHAIN_GAIN_CTRL__QUICKDROP_LOW__READ(src) \
45074                     (u_int32_t)(src)\
45075                     & 0x000000ffU
45076 #define MULTICHAIN_GAIN_CTRL__QUICKDROP_LOW__WRITE(src) \
45077                     ((u_int32_t)(src)\
45078                     & 0x000000ffU)
45079 #define MULTICHAIN_GAIN_CTRL__QUICKDROP_LOW__MODIFY(dst, src) \
45080                     (dst) = ((dst) &\
45081                     ~0x000000ffU) | ((u_int32_t)(src) &\
45082                     0x000000ffU)
45083 #define MULTICHAIN_GAIN_CTRL__QUICKDROP_LOW__VERIFY(src) \
45084                     (!(((u_int32_t)(src)\
45085                     & ~0x000000ffU)))
45086
45087 /* macros for field enable_check_strong_ant */
45088 #define MULTICHAIN_GAIN_CTRL__ENABLE_CHECK_STRONG_ANT__SHIFT                  8
45089 #define MULTICHAIN_GAIN_CTRL__ENABLE_CHECK_STRONG_ANT__WIDTH                  1
45090 #define MULTICHAIN_GAIN_CTRL__ENABLE_CHECK_STRONG_ANT__MASK         0x00000100U
45091 #define MULTICHAIN_GAIN_CTRL__ENABLE_CHECK_STRONG_ANT__READ(src) \
45092                     (((u_int32_t)(src)\
45093                     & 0x00000100U) >> 8)
45094 #define MULTICHAIN_GAIN_CTRL__ENABLE_CHECK_STRONG_ANT__WRITE(src) \
45095                     (((u_int32_t)(src)\
45096                     << 8) & 0x00000100U)
45097 #define MULTICHAIN_GAIN_CTRL__ENABLE_CHECK_STRONG_ANT__MODIFY(dst, src) \
45098                     (dst) = ((dst) &\
45099                     ~0x00000100U) | (((u_int32_t)(src) <<\
45100                     8) & 0x00000100U)
45101 #define MULTICHAIN_GAIN_CTRL__ENABLE_CHECK_STRONG_ANT__VERIFY(src) \
45102                     (!((((u_int32_t)(src)\
45103                     << 8) & ~0x00000100U)))
45104 #define MULTICHAIN_GAIN_CTRL__ENABLE_CHECK_STRONG_ANT__SET(dst) \
45105                     (dst) = ((dst) &\
45106                     ~0x00000100U) | ((u_int32_t)(1) << 8)
45107 #define MULTICHAIN_GAIN_CTRL__ENABLE_CHECK_STRONG_ANT__CLR(dst) \
45108                     (dst) = ((dst) &\
45109                     ~0x00000100U) | ((u_int32_t)(0) << 8)
45110
45111 /* macros for field ant_fast_div_bias */
45112 #define MULTICHAIN_GAIN_CTRL__ANT_FAST_DIV_BIAS__SHIFT                        9
45113 #define MULTICHAIN_GAIN_CTRL__ANT_FAST_DIV_BIAS__WIDTH                        6
45114 #define MULTICHAIN_GAIN_CTRL__ANT_FAST_DIV_BIAS__MASK               0x00007e00U
45115 #define MULTICHAIN_GAIN_CTRL__ANT_FAST_DIV_BIAS__READ(src) \
45116                     (((u_int32_t)(src)\
45117                     & 0x00007e00U) >> 9)
45118 #define MULTICHAIN_GAIN_CTRL__ANT_FAST_DIV_BIAS__WRITE(src) \
45119                     (((u_int32_t)(src)\
45120                     << 9) & 0x00007e00U)
45121 #define MULTICHAIN_GAIN_CTRL__ANT_FAST_DIV_BIAS__MODIFY(dst, src) \
45122                     (dst) = ((dst) &\
45123                     ~0x00007e00U) | (((u_int32_t)(src) <<\
45124                     9) & 0x00007e00U)
45125 #define MULTICHAIN_GAIN_CTRL__ANT_FAST_DIV_BIAS__VERIFY(src) \
45126                     (!((((u_int32_t)(src)\
45127                     << 9) & ~0x00007e00U)))
45128
45129 /* macros for field cap_gain_ratio_SNR */
45130 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_SNR__SHIFT                      15
45131 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_SNR__WIDTH                       6
45132 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_SNR__MASK              0x001f8000U
45133 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_SNR__READ(src) \
45134                     (((u_int32_t)(src)\
45135                     & 0x001f8000U) >> 15)
45136 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_SNR__WRITE(src) \
45137                     (((u_int32_t)(src)\
45138                     << 15) & 0x001f8000U)
45139 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_SNR__MODIFY(dst, src) \
45140                     (dst) = ((dst) &\
45141                     ~0x001f8000U) | (((u_int32_t)(src) <<\
45142                     15) & 0x001f8000U)
45143 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_SNR__VERIFY(src) \
45144                     (!((((u_int32_t)(src)\
45145                     << 15) & ~0x001f8000U)))
45146
45147 /* macros for field cap_gain_ratio_ena */
45148 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_ENA__SHIFT                      21
45149 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_ENA__WIDTH                       1
45150 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_ENA__MASK              0x00200000U
45151 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_ENA__READ(src) \
45152                     (((u_int32_t)(src)\
45153                     & 0x00200000U) >> 21)
45154 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_ENA__WRITE(src) \
45155                     (((u_int32_t)(src)\
45156                     << 21) & 0x00200000U)
45157 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_ENA__MODIFY(dst, src) \
45158                     (dst) = ((dst) &\
45159                     ~0x00200000U) | (((u_int32_t)(src) <<\
45160                     21) & 0x00200000U)
45161 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_ENA__VERIFY(src) \
45162                     (!((((u_int32_t)(src)\
45163                     << 21) & ~0x00200000U)))
45164 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_ENA__SET(dst) \
45165                     (dst) = ((dst) &\
45166                     ~0x00200000U) | ((u_int32_t)(1) << 21)
45167 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_ENA__CLR(dst) \
45168                     (dst) = ((dst) &\
45169                     ~0x00200000U) | ((u_int32_t)(0) << 21)
45170
45171 /* macros for field cap_gain_ratio_mode */
45172 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_MODE__SHIFT                     22
45173 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_MODE__WIDTH                      1
45174 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_MODE__MASK             0x00400000U
45175 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_MODE__READ(src) \
45176                     (((u_int32_t)(src)\
45177                     & 0x00400000U) >> 22)
45178 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_MODE__WRITE(src) \
45179                     (((u_int32_t)(src)\
45180                     << 22) & 0x00400000U)
45181 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_MODE__MODIFY(dst, src) \
45182                     (dst) = ((dst) &\
45183                     ~0x00400000U) | (((u_int32_t)(src) <<\
45184                     22) & 0x00400000U)
45185 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_MODE__VERIFY(src) \
45186                     (!((((u_int32_t)(src)\
45187                     << 22) & ~0x00400000U)))
45188 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_MODE__SET(dst) \
45189                     (dst) = ((dst) &\
45190                     ~0x00400000U) | ((u_int32_t)(1) << 22)
45191 #define MULTICHAIN_GAIN_CTRL__CAP_GAIN_RATIO_MODE__CLR(dst) \
45192                     (dst) = ((dst) &\
45193                     ~0x00400000U) | ((u_int32_t)(0) << 22)
45194
45195 /* macros for field enable_ant_sw_rx_prot */
45196 #define MULTICHAIN_GAIN_CTRL__ENABLE_ANT_SW_RX_PROT__SHIFT                   23
45197 #define MULTICHAIN_GAIN_CTRL__ENABLE_ANT_SW_RX_PROT__WIDTH                    1
45198 #define MULTICHAIN_GAIN_CTRL__ENABLE_ANT_SW_RX_PROT__MASK           0x00800000U
45199 #define MULTICHAIN_GAIN_CTRL__ENABLE_ANT_SW_RX_PROT__READ(src) \
45200                     (((u_int32_t)(src)\
45201                     & 0x00800000U) >> 23)
45202 #define MULTICHAIN_GAIN_CTRL__ENABLE_ANT_SW_RX_PROT__WRITE(src) \
45203                     (((u_int32_t)(src)\
45204                     << 23) & 0x00800000U)
45205 #define MULTICHAIN_GAIN_CTRL__ENABLE_ANT_SW_RX_PROT__MODIFY(dst, src) \
45206                     (dst) = ((dst) &\
45207                     ~0x00800000U) | (((u_int32_t)(src) <<\
45208                     23) & 0x00800000U)
45209 #define MULTICHAIN_GAIN_CTRL__ENABLE_ANT_SW_RX_PROT__VERIFY(src) \
45210                     (!((((u_int32_t)(src)\
45211                     << 23) & ~0x00800000U)))
45212 #define MULTICHAIN_GAIN_CTRL__ENABLE_ANT_SW_RX_PROT__SET(dst) \
45213                     (dst) = ((dst) &\
45214                     ~0x00800000U) | ((u_int32_t)(1) << 23)
45215 #define MULTICHAIN_GAIN_CTRL__ENABLE_ANT_SW_RX_PROT__CLR(dst) \
45216                     (dst) = ((dst) &\
45217                     ~0x00800000U) | ((u_int32_t)(0) << 23)
45218
45219 /* macros for field enable_ant_div_lnadiv */
45220 #define MULTICHAIN_GAIN_CTRL__ENABLE_ANT_DIV_LNADIV__SHIFT                   24
45221 #define MULTICHAIN_GAIN_CTRL__ENABLE_ANT_DIV_LNADIV__WIDTH                    1
45222 #define MULTICHAIN_GAIN_CTRL__ENABLE_ANT_DIV_LNADIV__MASK           0x01000000U
45223 #define MULTICHAIN_GAIN_CTRL__ENABLE_ANT_DIV_LNADIV__READ(src) \
45224                     (((u_int32_t)(src)\
45225                     & 0x01000000U) >> 24)
45226 #define MULTICHAIN_GAIN_CTRL__ENABLE_ANT_DIV_LNADIV__WRITE(src) \
45227                     (((u_int32_t)(src)\
45228                     << 24) & 0x01000000U)
45229 #define MULTICHAIN_GAIN_CTRL__ENABLE_ANT_DIV_LNADIV__MODIFY(dst, src) \
45230                     (dst) = ((dst) &\
45231                     ~0x01000000U) | (((u_int32_t)(src) <<\
45232                     24) & 0x01000000U)
45233 #define MULTICHAIN_GAIN_CTRL__ENABLE_ANT_DIV_LNADIV__VERIFY(src) \
45234                     (!((((u_int32_t)(src)\
45235                     << 24) & ~0x01000000U)))
45236 #define MULTICHAIN_GAIN_CTRL__ENABLE_ANT_DIV_LNADIV__SET(dst) \
45237                     (dst) = ((dst) &\
45238                     ~0x01000000U) | ((u_int32_t)(1) << 24)
45239 #define MULTICHAIN_GAIN_CTRL__ENABLE_ANT_DIV_LNADIV__CLR(dst) \
45240                     (dst) = ((dst) &\
45241                     ~0x01000000U) | ((u_int32_t)(0) << 24)
45242
45243 /* macros for field ant_div_alt_lnaconf */
45244 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_ALT_LNACONF__SHIFT                     25
45245 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_ALT_LNACONF__WIDTH                      2
45246 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_ALT_LNACONF__MASK             0x06000000U
45247 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_ALT_LNACONF__READ(src) \
45248                     (((u_int32_t)(src)\
45249                     & 0x06000000U) >> 25)
45250 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_ALT_LNACONF__WRITE(src) \
45251                     (((u_int32_t)(src)\
45252                     << 25) & 0x06000000U)
45253 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_ALT_LNACONF__MODIFY(dst, src) \
45254                     (dst) = ((dst) &\
45255                     ~0x06000000U) | (((u_int32_t)(src) <<\
45256                     25) & 0x06000000U)
45257 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_ALT_LNACONF__VERIFY(src) \
45258                     (!((((u_int32_t)(src)\
45259                     << 25) & ~0x06000000U)))
45260
45261 /* macros for field ant_div_main_lnaconf */
45262 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_MAIN_LNACONF__SHIFT                    27
45263 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_MAIN_LNACONF__WIDTH                     2
45264 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_MAIN_LNACONF__MASK            0x18000000U
45265 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_MAIN_LNACONF__READ(src) \
45266                     (((u_int32_t)(src)\
45267                     & 0x18000000U) >> 27)
45268 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_MAIN_LNACONF__WRITE(src) \
45269                     (((u_int32_t)(src)\
45270                     << 27) & 0x18000000U)
45271 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_MAIN_LNACONF__MODIFY(dst, src) \
45272                     (dst) = ((dst) &\
45273                     ~0x18000000U) | (((u_int32_t)(src) <<\
45274                     27) & 0x18000000U)
45275 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_MAIN_LNACONF__VERIFY(src) \
45276                     (!((((u_int32_t)(src)\
45277                     << 27) & ~0x18000000U)))
45278
45279 /* macros for field ant_div_alt_gaintb */
45280 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_ALT_GAINTB__SHIFT                      29
45281 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_ALT_GAINTB__WIDTH                       1
45282 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_ALT_GAINTB__MASK              0x20000000U
45283 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_ALT_GAINTB__READ(src) \
45284                     (((u_int32_t)(src)\
45285                     & 0x20000000U) >> 29)
45286 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_ALT_GAINTB__WRITE(src) \
45287                     (((u_int32_t)(src)\
45288                     << 29) & 0x20000000U)
45289 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_ALT_GAINTB__MODIFY(dst, src) \
45290                     (dst) = ((dst) &\
45291                     ~0x20000000U) | (((u_int32_t)(src) <<\
45292                     29) & 0x20000000U)
45293 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_ALT_GAINTB__VERIFY(src) \
45294                     (!((((u_int32_t)(src)\
45295                     << 29) & ~0x20000000U)))
45296 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_ALT_GAINTB__SET(dst) \
45297                     (dst) = ((dst) &\
45298                     ~0x20000000U) | ((u_int32_t)(1) << 29)
45299 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_ALT_GAINTB__CLR(dst) \
45300                     (dst) = ((dst) &\
45301                     ~0x20000000U) | ((u_int32_t)(0) << 29)
45302
45303 /* macros for field ant_div_main_gaintb */
45304 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_MAIN_GAINTB__SHIFT                     30
45305 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_MAIN_GAINTB__WIDTH                      1
45306 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_MAIN_GAINTB__MASK             0x40000000U
45307 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_MAIN_GAINTB__READ(src) \
45308                     (((u_int32_t)(src)\
45309                     & 0x40000000U) >> 30)
45310 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_MAIN_GAINTB__WRITE(src) \
45311                     (((u_int32_t)(src)\
45312                     << 30) & 0x40000000U)
45313 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_MAIN_GAINTB__MODIFY(dst, src) \
45314                     (dst) = ((dst) &\
45315                     ~0x40000000U) | (((u_int32_t)(src) <<\
45316                     30) & 0x40000000U)
45317 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_MAIN_GAINTB__VERIFY(src) \
45318                     (!((((u_int32_t)(src)\
45319                     << 30) & ~0x40000000U)))
45320 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_MAIN_GAINTB__SET(dst) \
45321                     (dst) = ((dst) &\
45322                     ~0x40000000U) | ((u_int32_t)(1) << 30)
45323 #define MULTICHAIN_GAIN_CTRL__ANT_DIV_MAIN_GAINTB__CLR(dst) \
45324                     (dst) = ((dst) &\
45325                     ~0x40000000U) | ((u_int32_t)(0) << 30)
45326 #define MULTICHAIN_GAIN_CTRL__TYPE                                    u_int32_t
45327 #define MULTICHAIN_GAIN_CTRL__READ                                  0x7fffffffU
45328 #define MULTICHAIN_GAIN_CTRL__WRITE                                 0x7fffffffU
45329
45330 #endif /* __MULTICHAIN_GAIN_CTRL_MACRO__ */
45331
45332
45333 /* macros for bb_reg_block.bb_agc_reg_map.BB_multichain_gain_ctrl */
45334 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_MULTICHAIN_GAIN_CTRL__NUM       1
45335
45336 /* macros for BlueprintGlobalNameSpace::ext_chan_pwr_thr_1 */
45337 #ifndef __EXT_CHAN_PWR_THR_1_MACRO__
45338 #define __EXT_CHAN_PWR_THR_1_MACRO__
45339
45340 /* macros for field thresh62_ext */
45341 #define EXT_CHAN_PWR_THR_1__THRESH62_EXT__SHIFT                               0
45342 #define EXT_CHAN_PWR_THR_1__THRESH62_EXT__WIDTH                               8
45343 #define EXT_CHAN_PWR_THR_1__THRESH62_EXT__MASK                      0x000000ffU
45344 #define EXT_CHAN_PWR_THR_1__THRESH62_EXT__READ(src) \
45345                     (u_int32_t)(src)\
45346                     & 0x000000ffU
45347 #define EXT_CHAN_PWR_THR_1__THRESH62_EXT__WRITE(src) \
45348                     ((u_int32_t)(src)\
45349                     & 0x000000ffU)
45350 #define EXT_CHAN_PWR_THR_1__THRESH62_EXT__MODIFY(dst, src) \
45351                     (dst) = ((dst) &\
45352                     ~0x000000ffU) | ((u_int32_t)(src) &\
45353                     0x000000ffU)
45354 #define EXT_CHAN_PWR_THR_1__THRESH62_EXT__VERIFY(src) \
45355                     (!(((u_int32_t)(src)\
45356                     & ~0x000000ffU)))
45357
45358 /* macros for field ant_div_alt_ant_minGainIdx */
45359 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_MINGAINIDX__SHIFT                 8
45360 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_MINGAINIDX__WIDTH                 8
45361 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_MINGAINIDX__MASK        0x0000ff00U
45362 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_MINGAINIDX__READ(src) \
45363                     (((u_int32_t)(src)\
45364                     & 0x0000ff00U) >> 8)
45365 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_MINGAINIDX__WRITE(src) \
45366                     (((u_int32_t)(src)\
45367                     << 8) & 0x0000ff00U)
45368 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_MINGAINIDX__MODIFY(dst, src) \
45369                     (dst) = ((dst) &\
45370                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
45371                     8) & 0x0000ff00U)
45372 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_MINGAINIDX__VERIFY(src) \
45373                     (!((((u_int32_t)(src)\
45374                     << 8) & ~0x0000ff00U)))
45375
45376 /* macros for field ant_div_alt_ant_deltaGainIdx */
45377 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_DELTAGAINIDX__SHIFT              16
45378 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_DELTAGAINIDX__WIDTH               5
45379 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_DELTAGAINIDX__MASK      0x001f0000U
45380 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_DELTAGAINIDX__READ(src) \
45381                     (((u_int32_t)(src)\
45382                     & 0x001f0000U) >> 16)
45383 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_DELTAGAINIDX__WRITE(src) \
45384                     (((u_int32_t)(src)\
45385                     << 16) & 0x001f0000U)
45386 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_DELTAGAINIDX__MODIFY(dst, src) \
45387                     (dst) = ((dst) &\
45388                     ~0x001f0000U) | (((u_int32_t)(src) <<\
45389                     16) & 0x001f0000U)
45390 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_DELTAGAINIDX__VERIFY(src) \
45391                     (!((((u_int32_t)(src)\
45392                     << 16) & ~0x001f0000U)))
45393
45394 /* macros for field ant_div_alt_ant_deltaNF */
45395 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_DELTANF__SHIFT                   21
45396 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_DELTANF__WIDTH                    6
45397 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_DELTANF__MASK           0x07e00000U
45398 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_DELTANF__READ(src) \
45399                     (((u_int32_t)(src)\
45400                     & 0x07e00000U) >> 21)
45401 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_DELTANF__WRITE(src) \
45402                     (((u_int32_t)(src)\
45403                     << 21) & 0x07e00000U)
45404 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_DELTANF__MODIFY(dst, src) \
45405                     (dst) = ((dst) &\
45406                     ~0x07e00000U) | (((u_int32_t)(src) <<\
45407                     21) & 0x07e00000U)
45408 #define EXT_CHAN_PWR_THR_1__ANT_DIV_ALT_ANT_DELTANF__VERIFY(src) \
45409                     (!((((u_int32_t)(src)\
45410                     << 21) & ~0x07e00000U)))
45411 #define EXT_CHAN_PWR_THR_1__TYPE                                      u_int32_t
45412 #define EXT_CHAN_PWR_THR_1__READ                                    0x07ffffffU
45413 #define EXT_CHAN_PWR_THR_1__WRITE                                   0x07ffffffU
45414
45415 #endif /* __EXT_CHAN_PWR_THR_1_MACRO__ */
45416
45417
45418 /* macros for bb_reg_block.bb_agc_reg_map.BB_ext_chan_pwr_thr_1 */
45419 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_EXT_CHAN_PWR_THR_1__NUM         1
45420
45421 /* macros for BlueprintGlobalNameSpace::ext_chan_detect_win */
45422 #ifndef __EXT_CHAN_DETECT_WIN_MACRO__
45423 #define __EXT_CHAN_DETECT_WIN_MACRO__
45424
45425 /* macros for field det_diff_win_weak */
45426 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK__SHIFT                         0
45427 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK__WIDTH                         4
45428 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK__MASK                0x0000000fU
45429 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK__READ(src) \
45430                     (u_int32_t)(src)\
45431                     & 0x0000000fU
45432 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK__WRITE(src) \
45433                     ((u_int32_t)(src)\
45434                     & 0x0000000fU)
45435 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK__MODIFY(dst, src) \
45436                     (dst) = ((dst) &\
45437                     ~0x0000000fU) | ((u_int32_t)(src) &\
45438                     0x0000000fU)
45439 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK__VERIFY(src) \
45440                     (!(((u_int32_t)(src)\
45441                     & ~0x0000000fU)))
45442
45443 /* macros for field det_diff_win_weak_low */
45444 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK_LOW__SHIFT                     4
45445 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK_LOW__WIDTH                     4
45446 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK_LOW__MASK            0x000000f0U
45447 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK_LOW__READ(src) \
45448                     (((u_int32_t)(src)\
45449                     & 0x000000f0U) >> 4)
45450 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK_LOW__WRITE(src) \
45451                     (((u_int32_t)(src)\
45452                     << 4) & 0x000000f0U)
45453 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK_LOW__MODIFY(dst, src) \
45454                     (dst) = ((dst) &\
45455                     ~0x000000f0U) | (((u_int32_t)(src) <<\
45456                     4) & 0x000000f0U)
45457 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK_LOW__VERIFY(src) \
45458                     (!((((u_int32_t)(src)\
45459                     << 4) & ~0x000000f0U)))
45460
45461 /* macros for field det_diff_win_weak_cck */
45462 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK_CCK__SHIFT                     8
45463 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK_CCK__WIDTH                     5
45464 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK_CCK__MASK            0x00001f00U
45465 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK_CCK__READ(src) \
45466                     (((u_int32_t)(src)\
45467                     & 0x00001f00U) >> 8)
45468 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK_CCK__WRITE(src) \
45469                     (((u_int32_t)(src)\
45470                     << 8) & 0x00001f00U)
45471 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK_CCK__MODIFY(dst, src) \
45472                     (dst) = ((dst) &\
45473                     ~0x00001f00U) | (((u_int32_t)(src) <<\
45474                     8) & 0x00001f00U)
45475 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_WEAK_CCK__VERIFY(src) \
45476                     (!((((u_int32_t)(src)\
45477                     << 8) & ~0x00001f00U)))
45478
45479 /* macros for field det_20h_count */
45480 #define EXT_CHAN_DETECT_WIN__DET_20H_COUNT__SHIFT                            13
45481 #define EXT_CHAN_DETECT_WIN__DET_20H_COUNT__WIDTH                             3
45482 #define EXT_CHAN_DETECT_WIN__DET_20H_COUNT__MASK                    0x0000e000U
45483 #define EXT_CHAN_DETECT_WIN__DET_20H_COUNT__READ(src) \
45484                     (((u_int32_t)(src)\
45485                     & 0x0000e000U) >> 13)
45486 #define EXT_CHAN_DETECT_WIN__DET_20H_COUNT__WRITE(src) \
45487                     (((u_int32_t)(src)\
45488                     << 13) & 0x0000e000U)
45489 #define EXT_CHAN_DETECT_WIN__DET_20H_COUNT__MODIFY(dst, src) \
45490                     (dst) = ((dst) &\
45491                     ~0x0000e000U) | (((u_int32_t)(src) <<\
45492                     13) & 0x0000e000U)
45493 #define EXT_CHAN_DETECT_WIN__DET_20H_COUNT__VERIFY(src) \
45494                     (!((((u_int32_t)(src)\
45495                     << 13) & ~0x0000e000U)))
45496
45497 /* macros for field det_ext_blk_count */
45498 #define EXT_CHAN_DETECT_WIN__DET_EXT_BLK_COUNT__SHIFT                        16
45499 #define EXT_CHAN_DETECT_WIN__DET_EXT_BLK_COUNT__WIDTH                         3
45500 #define EXT_CHAN_DETECT_WIN__DET_EXT_BLK_COUNT__MASK                0x00070000U
45501 #define EXT_CHAN_DETECT_WIN__DET_EXT_BLK_COUNT__READ(src) \
45502                     (((u_int32_t)(src)\
45503                     & 0x00070000U) >> 16)
45504 #define EXT_CHAN_DETECT_WIN__DET_EXT_BLK_COUNT__WRITE(src) \
45505                     (((u_int32_t)(src)\
45506                     << 16) & 0x00070000U)
45507 #define EXT_CHAN_DETECT_WIN__DET_EXT_BLK_COUNT__MODIFY(dst, src) \
45508                     (dst) = ((dst) &\
45509                     ~0x00070000U) | (((u_int32_t)(src) <<\
45510                     16) & 0x00070000U)
45511 #define EXT_CHAN_DETECT_WIN__DET_EXT_BLK_COUNT__VERIFY(src) \
45512                     (!((((u_int32_t)(src)\
45513                     << 16) & ~0x00070000U)))
45514
45515 /* macros for field weak_sig_thr_cck_ext */
45516 #define EXT_CHAN_DETECT_WIN__WEAK_SIG_THR_CCK_EXT__SHIFT                     19
45517 #define EXT_CHAN_DETECT_WIN__WEAK_SIG_THR_CCK_EXT__WIDTH                      6
45518 #define EXT_CHAN_DETECT_WIN__WEAK_SIG_THR_CCK_EXT__MASK             0x01f80000U
45519 #define EXT_CHAN_DETECT_WIN__WEAK_SIG_THR_CCK_EXT__READ(src) \
45520                     (((u_int32_t)(src)\
45521                     & 0x01f80000U) >> 19)
45522 #define EXT_CHAN_DETECT_WIN__WEAK_SIG_THR_CCK_EXT__WRITE(src) \
45523                     (((u_int32_t)(src)\
45524                     << 19) & 0x01f80000U)
45525 #define EXT_CHAN_DETECT_WIN__WEAK_SIG_THR_CCK_EXT__MODIFY(dst, src) \
45526                     (dst) = ((dst) &\
45527                     ~0x01f80000U) | (((u_int32_t)(src) <<\
45528                     19) & 0x01f80000U)
45529 #define EXT_CHAN_DETECT_WIN__WEAK_SIG_THR_CCK_EXT__VERIFY(src) \
45530                     (!((((u_int32_t)(src)\
45531                     << 19) & ~0x01f80000U)))
45532
45533 /* macros for field det_diff_win_thresh */
45534 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_THRESH__SHIFT                      25
45535 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_THRESH__WIDTH                       4
45536 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_THRESH__MASK              0x1e000000U
45537 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_THRESH__READ(src) \
45538                     (((u_int32_t)(src)\
45539                     & 0x1e000000U) >> 25)
45540 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_THRESH__WRITE(src) \
45541                     (((u_int32_t)(src)\
45542                     << 25) & 0x1e000000U)
45543 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_THRESH__MODIFY(dst, src) \
45544                     (dst) = ((dst) &\
45545                     ~0x1e000000U) | (((u_int32_t)(src) <<\
45546                     25) & 0x1e000000U)
45547 #define EXT_CHAN_DETECT_WIN__DET_DIFF_WIN_THRESH__VERIFY(src) \
45548                     (!((((u_int32_t)(src)\
45549                     << 25) & ~0x1e000000U)))
45550 #define EXT_CHAN_DETECT_WIN__TYPE                                     u_int32_t
45551 #define EXT_CHAN_DETECT_WIN__READ                                   0x1fffffffU
45552 #define EXT_CHAN_DETECT_WIN__WRITE                                  0x1fffffffU
45553
45554 #endif /* __EXT_CHAN_DETECT_WIN_MACRO__ */
45555
45556
45557 /* macros for bb_reg_block.bb_agc_reg_map.BB_ext_chan_detect_win */
45558 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_EXT_CHAN_DETECT_WIN__NUM        1
45559
45560 /* macros for BlueprintGlobalNameSpace::pwr_thr_20_40_det */
45561 #ifndef __PWR_THR_20_40_DET_MACRO__
45562 #define __PWR_THR_20_40_DET_MACRO__
45563
45564 /* macros for field pwrdiff40_thrstr */
45565 #define PWR_THR_20_40_DET__PWRDIFF40_THRSTR__SHIFT                            0
45566 #define PWR_THR_20_40_DET__PWRDIFF40_THRSTR__WIDTH                            5
45567 #define PWR_THR_20_40_DET__PWRDIFF40_THRSTR__MASK                   0x0000001fU
45568 #define PWR_THR_20_40_DET__PWRDIFF40_THRSTR__READ(src) \
45569                     (u_int32_t)(src)\
45570                     & 0x0000001fU
45571 #define PWR_THR_20_40_DET__PWRDIFF40_THRSTR__WRITE(src) \
45572                     ((u_int32_t)(src)\
45573                     & 0x0000001fU)
45574 #define PWR_THR_20_40_DET__PWRDIFF40_THRSTR__MODIFY(dst, src) \
45575                     (dst) = ((dst) &\
45576                     ~0x0000001fU) | ((u_int32_t)(src) &\
45577                     0x0000001fU)
45578 #define PWR_THR_20_40_DET__PWRDIFF40_THRSTR__VERIFY(src) \
45579                     (!(((u_int32_t)(src)\
45580                     & ~0x0000001fU)))
45581
45582 /* macros for field blocker40_max */
45583 #define PWR_THR_20_40_DET__BLOCKER40_MAX__SHIFT                               5
45584 #define PWR_THR_20_40_DET__BLOCKER40_MAX__WIDTH                               6
45585 #define PWR_THR_20_40_DET__BLOCKER40_MAX__MASK                      0x000007e0U
45586 #define PWR_THR_20_40_DET__BLOCKER40_MAX__READ(src) \
45587                     (((u_int32_t)(src)\
45588                     & 0x000007e0U) >> 5)
45589 #define PWR_THR_20_40_DET__BLOCKER40_MAX__WRITE(src) \
45590                     (((u_int32_t)(src)\
45591                     << 5) & 0x000007e0U)
45592 #define PWR_THR_20_40_DET__BLOCKER40_MAX__MODIFY(dst, src) \
45593                     (dst) = ((dst) &\
45594                     ~0x000007e0U) | (((u_int32_t)(src) <<\
45595                     5) & 0x000007e0U)
45596 #define PWR_THR_20_40_DET__BLOCKER40_MAX__VERIFY(src) \
45597                     (!((((u_int32_t)(src)\
45598                     << 5) & ~0x000007e0U)))
45599
45600 /* macros for field det40_pwrstep_max */
45601 #define PWR_THR_20_40_DET__DET40_PWRSTEP_MAX__SHIFT                          11
45602 #define PWR_THR_20_40_DET__DET40_PWRSTEP_MAX__WIDTH                           5
45603 #define PWR_THR_20_40_DET__DET40_PWRSTEP_MAX__MASK                  0x0000f800U
45604 #define PWR_THR_20_40_DET__DET40_PWRSTEP_MAX__READ(src) \
45605                     (((u_int32_t)(src)\
45606                     & 0x0000f800U) >> 11)
45607 #define PWR_THR_20_40_DET__DET40_PWRSTEP_MAX__WRITE(src) \
45608                     (((u_int32_t)(src)\
45609                     << 11) & 0x0000f800U)
45610 #define PWR_THR_20_40_DET__DET40_PWRSTEP_MAX__MODIFY(dst, src) \
45611                     (dst) = ((dst) &\
45612                     ~0x0000f800U) | (((u_int32_t)(src) <<\
45613                     11) & 0x0000f800U)
45614 #define PWR_THR_20_40_DET__DET40_PWRSTEP_MAX__VERIFY(src) \
45615                     (!((((u_int32_t)(src)\
45616                     << 11) & ~0x0000f800U)))
45617
45618 /* macros for field det40_thr_snr */
45619 #define PWR_THR_20_40_DET__DET40_THR_SNR__SHIFT                              16
45620 #define PWR_THR_20_40_DET__DET40_THR_SNR__WIDTH                               8
45621 #define PWR_THR_20_40_DET__DET40_THR_SNR__MASK                      0x00ff0000U
45622 #define PWR_THR_20_40_DET__DET40_THR_SNR__READ(src) \
45623                     (((u_int32_t)(src)\
45624                     & 0x00ff0000U) >> 16)
45625 #define PWR_THR_20_40_DET__DET40_THR_SNR__WRITE(src) \
45626                     (((u_int32_t)(src)\
45627                     << 16) & 0x00ff0000U)
45628 #define PWR_THR_20_40_DET__DET40_THR_SNR__MODIFY(dst, src) \
45629                     (dst) = ((dst) &\
45630                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
45631                     16) & 0x00ff0000U)
45632 #define PWR_THR_20_40_DET__DET40_THR_SNR__VERIFY(src) \
45633                     (!((((u_int32_t)(src)\
45634                     << 16) & ~0x00ff0000U)))
45635
45636 /* macros for field det40_pri_bias */
45637 #define PWR_THR_20_40_DET__DET40_PRI_BIAS__SHIFT                             24
45638 #define PWR_THR_20_40_DET__DET40_PRI_BIAS__WIDTH                              5
45639 #define PWR_THR_20_40_DET__DET40_PRI_BIAS__MASK                     0x1f000000U
45640 #define PWR_THR_20_40_DET__DET40_PRI_BIAS__READ(src) \
45641                     (((u_int32_t)(src)\
45642                     & 0x1f000000U) >> 24)
45643 #define PWR_THR_20_40_DET__DET40_PRI_BIAS__WRITE(src) \
45644                     (((u_int32_t)(src)\
45645                     << 24) & 0x1f000000U)
45646 #define PWR_THR_20_40_DET__DET40_PRI_BIAS__MODIFY(dst, src) \
45647                     (dst) = ((dst) &\
45648                     ~0x1f000000U) | (((u_int32_t)(src) <<\
45649                     24) & 0x1f000000U)
45650 #define PWR_THR_20_40_DET__DET40_PRI_BIAS__VERIFY(src) \
45651                     (!((((u_int32_t)(src)\
45652                     << 24) & ~0x1f000000U)))
45653
45654 /* macros for field pwrstep40_ena */
45655 #define PWR_THR_20_40_DET__PWRSTEP40_ENA__SHIFT                              29
45656 #define PWR_THR_20_40_DET__PWRSTEP40_ENA__WIDTH                               1
45657 #define PWR_THR_20_40_DET__PWRSTEP40_ENA__MASK                      0x20000000U
45658 #define PWR_THR_20_40_DET__PWRSTEP40_ENA__READ(src) \
45659                     (((u_int32_t)(src)\
45660                     & 0x20000000U) >> 29)
45661 #define PWR_THR_20_40_DET__PWRSTEP40_ENA__WRITE(src) \
45662                     (((u_int32_t)(src)\
45663                     << 29) & 0x20000000U)
45664 #define PWR_THR_20_40_DET__PWRSTEP40_ENA__MODIFY(dst, src) \
45665                     (dst) = ((dst) &\
45666                     ~0x20000000U) | (((u_int32_t)(src) <<\
45667                     29) & 0x20000000U)
45668 #define PWR_THR_20_40_DET__PWRSTEP40_ENA__VERIFY(src) \
45669                     (!((((u_int32_t)(src)\
45670                     << 29) & ~0x20000000U)))
45671 #define PWR_THR_20_40_DET__PWRSTEP40_ENA__SET(dst) \
45672                     (dst) = ((dst) &\
45673                     ~0x20000000U) | ((u_int32_t)(1) << 29)
45674 #define PWR_THR_20_40_DET__PWRSTEP40_ENA__CLR(dst) \
45675                     (dst) = ((dst) &\
45676                     ~0x20000000U) | ((u_int32_t)(0) << 29)
45677
45678 /* macros for field lowsnr40_ena */
45679 #define PWR_THR_20_40_DET__LOWSNR40_ENA__SHIFT                               30
45680 #define PWR_THR_20_40_DET__LOWSNR40_ENA__WIDTH                                1
45681 #define PWR_THR_20_40_DET__LOWSNR40_ENA__MASK                       0x40000000U
45682 #define PWR_THR_20_40_DET__LOWSNR40_ENA__READ(src) \
45683                     (((u_int32_t)(src)\
45684                     & 0x40000000U) >> 30)
45685 #define PWR_THR_20_40_DET__LOWSNR40_ENA__WRITE(src) \
45686                     (((u_int32_t)(src)\
45687                     << 30) & 0x40000000U)
45688 #define PWR_THR_20_40_DET__LOWSNR40_ENA__MODIFY(dst, src) \
45689                     (dst) = ((dst) &\
45690                     ~0x40000000U) | (((u_int32_t)(src) <<\
45691                     30) & 0x40000000U)
45692 #define PWR_THR_20_40_DET__LOWSNR40_ENA__VERIFY(src) \
45693                     (!((((u_int32_t)(src)\
45694                     << 30) & ~0x40000000U)))
45695 #define PWR_THR_20_40_DET__LOWSNR40_ENA__SET(dst) \
45696                     (dst) = ((dst) &\
45697                     ~0x40000000U) | ((u_int32_t)(1) << 30)
45698 #define PWR_THR_20_40_DET__LOWSNR40_ENA__CLR(dst) \
45699                     (dst) = ((dst) &\
45700                     ~0x40000000U) | ((u_int32_t)(0) << 30)
45701 #define PWR_THR_20_40_DET__TYPE                                       u_int32_t
45702 #define PWR_THR_20_40_DET__READ                                     0x7fffffffU
45703 #define PWR_THR_20_40_DET__WRITE                                    0x7fffffffU
45704
45705 #endif /* __PWR_THR_20_40_DET_MACRO__ */
45706
45707
45708 /* macros for bb_reg_block.bb_agc_reg_map.BB_pwr_thr_20_40_det */
45709 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_PWR_THR_20_40_DET__NUM          1
45710
45711 /* macros for BlueprintGlobalNameSpace::rifs_srch */
45712 #ifndef __RIFS_SRCH_MACRO__
45713 #define __RIFS_SRCH_MACRO__
45714
45715 /* macros for field init_gain_dB_offset */
45716 #define RIFS_SRCH__INIT_GAIN_DB_OFFSET__SHIFT                                 8
45717 #define RIFS_SRCH__INIT_GAIN_DB_OFFSET__WIDTH                                 8
45718 #define RIFS_SRCH__INIT_GAIN_DB_OFFSET__MASK                        0x0000ff00U
45719 #define RIFS_SRCH__INIT_GAIN_DB_OFFSET__READ(src) \
45720                     (((u_int32_t)(src)\
45721                     & 0x0000ff00U) >> 8)
45722 #define RIFS_SRCH__INIT_GAIN_DB_OFFSET__WRITE(src) \
45723                     (((u_int32_t)(src)\
45724                     << 8) & 0x0000ff00U)
45725 #define RIFS_SRCH__INIT_GAIN_DB_OFFSET__MODIFY(dst, src) \
45726                     (dst) = ((dst) &\
45727                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
45728                     8) & 0x0000ff00U)
45729 #define RIFS_SRCH__INIT_GAIN_DB_OFFSET__VERIFY(src) \
45730                     (!((((u_int32_t)(src)\
45731                     << 8) & ~0x0000ff00U)))
45732
45733 /* macros for field rifs_init_delay */
45734 #define RIFS_SRCH__RIFS_INIT_DELAY__SHIFT                                    16
45735 #define RIFS_SRCH__RIFS_INIT_DELAY__WIDTH                                    10
45736 #define RIFS_SRCH__RIFS_INIT_DELAY__MASK                            0x03ff0000U
45737 #define RIFS_SRCH__RIFS_INIT_DELAY__READ(src) \
45738                     (((u_int32_t)(src)\
45739                     & 0x03ff0000U) >> 16)
45740 #define RIFS_SRCH__RIFS_INIT_DELAY__WRITE(src) \
45741                     (((u_int32_t)(src)\
45742                     << 16) & 0x03ff0000U)
45743 #define RIFS_SRCH__RIFS_INIT_DELAY__MODIFY(dst, src) \
45744                     (dst) = ((dst) &\
45745                     ~0x03ff0000U) | (((u_int32_t)(src) <<\
45746                     16) & 0x03ff0000U)
45747 #define RIFS_SRCH__RIFS_INIT_DELAY__VERIFY(src) \
45748                     (!((((u_int32_t)(src)\
45749                     << 16) & ~0x03ff0000U)))
45750
45751 /* macros for field rifs_disable_pwrlow_gc */
45752 #define RIFS_SRCH__RIFS_DISABLE_PWRLOW_GC__SHIFT                             26
45753 #define RIFS_SRCH__RIFS_DISABLE_PWRLOW_GC__WIDTH                              1
45754 #define RIFS_SRCH__RIFS_DISABLE_PWRLOW_GC__MASK                     0x04000000U
45755 #define RIFS_SRCH__RIFS_DISABLE_PWRLOW_GC__READ(src) \
45756                     (((u_int32_t)(src)\
45757                     & 0x04000000U) >> 26)
45758 #define RIFS_SRCH__RIFS_DISABLE_PWRLOW_GC__WRITE(src) \
45759                     (((u_int32_t)(src)\
45760                     << 26) & 0x04000000U)
45761 #define RIFS_SRCH__RIFS_DISABLE_PWRLOW_GC__MODIFY(dst, src) \
45762                     (dst) = ((dst) &\
45763                     ~0x04000000U) | (((u_int32_t)(src) <<\
45764                     26) & 0x04000000U)
45765 #define RIFS_SRCH__RIFS_DISABLE_PWRLOW_GC__VERIFY(src) \
45766                     (!((((u_int32_t)(src)\
45767                     << 26) & ~0x04000000U)))
45768 #define RIFS_SRCH__RIFS_DISABLE_PWRLOW_GC__SET(dst) \
45769                     (dst) = ((dst) &\
45770                     ~0x04000000U) | ((u_int32_t)(1) << 26)
45771 #define RIFS_SRCH__RIFS_DISABLE_PWRLOW_GC__CLR(dst) \
45772                     (dst) = ((dst) &\
45773                     ~0x04000000U) | ((u_int32_t)(0) << 26)
45774
45775 /* macros for field rifs_disable_cck_det */
45776 #define RIFS_SRCH__RIFS_DISABLE_CCK_DET__SHIFT                               27
45777 #define RIFS_SRCH__RIFS_DISABLE_CCK_DET__WIDTH                                1
45778 #define RIFS_SRCH__RIFS_DISABLE_CCK_DET__MASK                       0x08000000U
45779 #define RIFS_SRCH__RIFS_DISABLE_CCK_DET__READ(src) \
45780                     (((u_int32_t)(src)\
45781                     & 0x08000000U) >> 27)
45782 #define RIFS_SRCH__RIFS_DISABLE_CCK_DET__WRITE(src) \
45783                     (((u_int32_t)(src)\
45784                     << 27) & 0x08000000U)
45785 #define RIFS_SRCH__RIFS_DISABLE_CCK_DET__MODIFY(dst, src) \
45786                     (dst) = ((dst) &\
45787                     ~0x08000000U) | (((u_int32_t)(src) <<\
45788                     27) & 0x08000000U)
45789 #define RIFS_SRCH__RIFS_DISABLE_CCK_DET__VERIFY(src) \
45790                     (!((((u_int32_t)(src)\
45791                     << 27) & ~0x08000000U)))
45792 #define RIFS_SRCH__RIFS_DISABLE_CCK_DET__SET(dst) \
45793                     (dst) = ((dst) &\
45794                     ~0x08000000U) | ((u_int32_t)(1) << 27)
45795 #define RIFS_SRCH__RIFS_DISABLE_CCK_DET__CLR(dst) \
45796                     (dst) = ((dst) &\
45797                     ~0x08000000U) | ((u_int32_t)(0) << 27)
45798 #define RIFS_SRCH__TYPE                                               u_int32_t
45799 #define RIFS_SRCH__READ                                             0x0fffff00U
45800 #define RIFS_SRCH__WRITE                                            0x0fffff00U
45801
45802 #endif /* __RIFS_SRCH_MACRO__ */
45803
45804
45805 /* macros for bb_reg_block.bb_agc_reg_map.BB_rifs_srch */
45806 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_RIFS_SRCH__NUM                  1
45807
45808 /* macros for BlueprintGlobalNameSpace::peak_det_ctrl_1 */
45809 #ifndef __PEAK_DET_CTRL_1_MACRO__
45810 #define __PEAK_DET_CTRL_1_MACRO__
45811
45812 /* macros for field use_oc_gain_table */
45813 #define PEAK_DET_CTRL_1__USE_OC_GAIN_TABLE__SHIFT                             0
45814 #define PEAK_DET_CTRL_1__USE_OC_GAIN_TABLE__WIDTH                             1
45815 #define PEAK_DET_CTRL_1__USE_OC_GAIN_TABLE__MASK                    0x00000001U
45816 #define PEAK_DET_CTRL_1__USE_OC_GAIN_TABLE__READ(src) \
45817                     (u_int32_t)(src)\
45818                     & 0x00000001U
45819 #define PEAK_DET_CTRL_1__USE_OC_GAIN_TABLE__WRITE(src) \
45820                     ((u_int32_t)(src)\
45821                     & 0x00000001U)
45822 #define PEAK_DET_CTRL_1__USE_OC_GAIN_TABLE__MODIFY(dst, src) \
45823                     (dst) = ((dst) &\
45824                     ~0x00000001U) | ((u_int32_t)(src) &\
45825                     0x00000001U)
45826 #define PEAK_DET_CTRL_1__USE_OC_GAIN_TABLE__VERIFY(src) \
45827                     (!(((u_int32_t)(src)\
45828                     & ~0x00000001U)))
45829 #define PEAK_DET_CTRL_1__USE_OC_GAIN_TABLE__SET(dst) \
45830                     (dst) = ((dst) &\
45831                     ~0x00000001U) | (u_int32_t)(1)
45832 #define PEAK_DET_CTRL_1__USE_OC_GAIN_TABLE__CLR(dst) \
45833                     (dst) = ((dst) &\
45834                     ~0x00000001U) | (u_int32_t)(0)
45835
45836 /* macros for field use_peak_det */
45837 #define PEAK_DET_CTRL_1__USE_PEAK_DET__SHIFT                                  1
45838 #define PEAK_DET_CTRL_1__USE_PEAK_DET__WIDTH                                  1
45839 #define PEAK_DET_CTRL_1__USE_PEAK_DET__MASK                         0x00000002U
45840 #define PEAK_DET_CTRL_1__USE_PEAK_DET__READ(src) \
45841                     (((u_int32_t)(src)\
45842                     & 0x00000002U) >> 1)
45843 #define PEAK_DET_CTRL_1__USE_PEAK_DET__WRITE(src) \
45844                     (((u_int32_t)(src)\
45845                     << 1) & 0x00000002U)
45846 #define PEAK_DET_CTRL_1__USE_PEAK_DET__MODIFY(dst, src) \
45847                     (dst) = ((dst) &\
45848                     ~0x00000002U) | (((u_int32_t)(src) <<\
45849                     1) & 0x00000002U)
45850 #define PEAK_DET_CTRL_1__USE_PEAK_DET__VERIFY(src) \
45851                     (!((((u_int32_t)(src)\
45852                     << 1) & ~0x00000002U)))
45853 #define PEAK_DET_CTRL_1__USE_PEAK_DET__SET(dst) \
45854                     (dst) = ((dst) &\
45855                     ~0x00000002U) | ((u_int32_t)(1) << 1)
45856 #define PEAK_DET_CTRL_1__USE_PEAK_DET__CLR(dst) \
45857                     (dst) = ((dst) &\
45858                     ~0x00000002U) | ((u_int32_t)(0) << 1)
45859
45860 /* macros for field peak_det_win_len */
45861 #define PEAK_DET_CTRL_1__PEAK_DET_WIN_LEN__SHIFT                              2
45862 #define PEAK_DET_CTRL_1__PEAK_DET_WIN_LEN__WIDTH                              6
45863 #define PEAK_DET_CTRL_1__PEAK_DET_WIN_LEN__MASK                     0x000000fcU
45864 #define PEAK_DET_CTRL_1__PEAK_DET_WIN_LEN__READ(src) \
45865                     (((u_int32_t)(src)\
45866                     & 0x000000fcU) >> 2)
45867 #define PEAK_DET_CTRL_1__PEAK_DET_WIN_LEN__WRITE(src) \
45868                     (((u_int32_t)(src)\
45869                     << 2) & 0x000000fcU)
45870 #define PEAK_DET_CTRL_1__PEAK_DET_WIN_LEN__MODIFY(dst, src) \
45871                     (dst) = ((dst) &\
45872                     ~0x000000fcU) | (((u_int32_t)(src) <<\
45873                     2) & 0x000000fcU)
45874 #define PEAK_DET_CTRL_1__PEAK_DET_WIN_LEN__VERIFY(src) \
45875                     (!((((u_int32_t)(src)\
45876                     << 2) & ~0x000000fcU)))
45877
45878 /* macros for field peak_det_tally_thr_low */
45879 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_LOW__SHIFT                        8
45880 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_LOW__WIDTH                        5
45881 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_LOW__MASK               0x00001f00U
45882 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_LOW__READ(src) \
45883                     (((u_int32_t)(src)\
45884                     & 0x00001f00U) >> 8)
45885 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_LOW__WRITE(src) \
45886                     (((u_int32_t)(src)\
45887                     << 8) & 0x00001f00U)
45888 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_LOW__MODIFY(dst, src) \
45889                     (dst) = ((dst) &\
45890                     ~0x00001f00U) | (((u_int32_t)(src) <<\
45891                     8) & 0x00001f00U)
45892 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_LOW__VERIFY(src) \
45893                     (!((((u_int32_t)(src)\
45894                     << 8) & ~0x00001f00U)))
45895
45896 /* macros for field peak_det_tally_thr_med */
45897 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_MED__SHIFT                       13
45898 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_MED__WIDTH                        5
45899 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_MED__MASK               0x0003e000U
45900 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_MED__READ(src) \
45901                     (((u_int32_t)(src)\
45902                     & 0x0003e000U) >> 13)
45903 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_MED__WRITE(src) \
45904                     (((u_int32_t)(src)\
45905                     << 13) & 0x0003e000U)
45906 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_MED__MODIFY(dst, src) \
45907                     (dst) = ((dst) &\
45908                     ~0x0003e000U) | (((u_int32_t)(src) <<\
45909                     13) & 0x0003e000U)
45910 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_MED__VERIFY(src) \
45911                     (!((((u_int32_t)(src)\
45912                     << 13) & ~0x0003e000U)))
45913
45914 /* macros for field peak_det_tally_thr_high */
45915 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_HIGH__SHIFT                      18
45916 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_HIGH__WIDTH                       5
45917 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_HIGH__MASK              0x007c0000U
45918 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_HIGH__READ(src) \
45919                     (((u_int32_t)(src)\
45920                     & 0x007c0000U) >> 18)
45921 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_HIGH__WRITE(src) \
45922                     (((u_int32_t)(src)\
45923                     << 18) & 0x007c0000U)
45924 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_HIGH__MODIFY(dst, src) \
45925                     (dst) = ((dst) &\
45926                     ~0x007c0000U) | (((u_int32_t)(src) <<\
45927                     18) & 0x007c0000U)
45928 #define PEAK_DET_CTRL_1__PEAK_DET_TALLY_THR_HIGH__VERIFY(src) \
45929                     (!((((u_int32_t)(src)\
45930                     << 18) & ~0x007c0000U)))
45931
45932 /* macros for field peak_det_settling */
45933 #define PEAK_DET_CTRL_1__PEAK_DET_SETTLING__SHIFT                            23
45934 #define PEAK_DET_CTRL_1__PEAK_DET_SETTLING__WIDTH                             7
45935 #define PEAK_DET_CTRL_1__PEAK_DET_SETTLING__MASK                    0x3f800000U
45936 #define PEAK_DET_CTRL_1__PEAK_DET_SETTLING__READ(src) \
45937                     (((u_int32_t)(src)\
45938                     & 0x3f800000U) >> 23)
45939 #define PEAK_DET_CTRL_1__PEAK_DET_SETTLING__WRITE(src) \
45940                     (((u_int32_t)(src)\
45941                     << 23) & 0x3f800000U)
45942 #define PEAK_DET_CTRL_1__PEAK_DET_SETTLING__MODIFY(dst, src) \
45943                     (dst) = ((dst) &\
45944                     ~0x3f800000U) | (((u_int32_t)(src) <<\
45945                     23) & 0x3f800000U)
45946 #define PEAK_DET_CTRL_1__PEAK_DET_SETTLING__VERIFY(src) \
45947                     (!((((u_int32_t)(src)\
45948                     << 23) & ~0x3f800000U)))
45949
45950 /* macros for field pwd_pkdet_during_cal */
45951 #define PEAK_DET_CTRL_1__PWD_PKDET_DURING_CAL__SHIFT                         30
45952 #define PEAK_DET_CTRL_1__PWD_PKDET_DURING_CAL__WIDTH                          1
45953 #define PEAK_DET_CTRL_1__PWD_PKDET_DURING_CAL__MASK                 0x40000000U
45954 #define PEAK_DET_CTRL_1__PWD_PKDET_DURING_CAL__READ(src) \
45955                     (((u_int32_t)(src)\
45956                     & 0x40000000U) >> 30)
45957 #define PEAK_DET_CTRL_1__PWD_PKDET_DURING_CAL__WRITE(src) \
45958                     (((u_int32_t)(src)\
45959                     << 30) & 0x40000000U)
45960 #define PEAK_DET_CTRL_1__PWD_PKDET_DURING_CAL__MODIFY(dst, src) \
45961                     (dst) = ((dst) &\
45962                     ~0x40000000U) | (((u_int32_t)(src) <<\
45963                     30) & 0x40000000U)
45964 #define PEAK_DET_CTRL_1__PWD_PKDET_DURING_CAL__VERIFY(src) \
45965                     (!((((u_int32_t)(src)\
45966                     << 30) & ~0x40000000U)))
45967 #define PEAK_DET_CTRL_1__PWD_PKDET_DURING_CAL__SET(dst) \
45968                     (dst) = ((dst) &\
45969                     ~0x40000000U) | ((u_int32_t)(1) << 30)
45970 #define PEAK_DET_CTRL_1__PWD_PKDET_DURING_CAL__CLR(dst) \
45971                     (dst) = ((dst) &\
45972                     ~0x40000000U) | ((u_int32_t)(0) << 30)
45973
45974 /* macros for field pwd_pkdet_during_rx */
45975 #define PEAK_DET_CTRL_1__PWD_PKDET_DURING_RX__SHIFT                          31
45976 #define PEAK_DET_CTRL_1__PWD_PKDET_DURING_RX__WIDTH                           1
45977 #define PEAK_DET_CTRL_1__PWD_PKDET_DURING_RX__MASK                  0x80000000U
45978 #define PEAK_DET_CTRL_1__PWD_PKDET_DURING_RX__READ(src) \
45979                     (((u_int32_t)(src)\
45980                     & 0x80000000U) >> 31)
45981 #define PEAK_DET_CTRL_1__PWD_PKDET_DURING_RX__WRITE(src) \
45982                     (((u_int32_t)(src)\
45983                     << 31) & 0x80000000U)
45984 #define PEAK_DET_CTRL_1__PWD_PKDET_DURING_RX__MODIFY(dst, src) \
45985                     (dst) = ((dst) &\
45986                     ~0x80000000U) | (((u_int32_t)(src) <<\
45987                     31) & 0x80000000U)
45988 #define PEAK_DET_CTRL_1__PWD_PKDET_DURING_RX__VERIFY(src) \
45989                     (!((((u_int32_t)(src)\
45990                     << 31) & ~0x80000000U)))
45991 #define PEAK_DET_CTRL_1__PWD_PKDET_DURING_RX__SET(dst) \
45992                     (dst) = ((dst) &\
45993                     ~0x80000000U) | ((u_int32_t)(1) << 31)
45994 #define PEAK_DET_CTRL_1__PWD_PKDET_DURING_RX__CLR(dst) \
45995                     (dst) = ((dst) &\
45996                     ~0x80000000U) | ((u_int32_t)(0) << 31)
45997 #define PEAK_DET_CTRL_1__TYPE                                         u_int32_t
45998 #define PEAK_DET_CTRL_1__READ                                       0xffffffffU
45999 #define PEAK_DET_CTRL_1__WRITE                                      0xffffffffU
46000
46001 #endif /* __PEAK_DET_CTRL_1_MACRO__ */
46002
46003
46004 /* macros for bb_reg_block.bb_agc_reg_map.BB_peak_det_ctrl_1 */
46005 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_PEAK_DET_CTRL_1__NUM            1
46006
46007 /* macros for BlueprintGlobalNameSpace::peak_det_ctrl_2 */
46008 #ifndef __PEAK_DET_CTRL_2_MACRO__
46009 #define __PEAK_DET_CTRL_2_MACRO__
46010
46011 /* macros for field rfsat_2_add_rfgain_del */
46012 #define PEAK_DET_CTRL_2__RFSAT_2_ADD_RFGAIN_DEL__SHIFT                        0
46013 #define PEAK_DET_CTRL_2__RFSAT_2_ADD_RFGAIN_DEL__WIDTH                       10
46014 #define PEAK_DET_CTRL_2__RFSAT_2_ADD_RFGAIN_DEL__MASK               0x000003ffU
46015 #define PEAK_DET_CTRL_2__RFSAT_2_ADD_RFGAIN_DEL__READ(src) \
46016                     (u_int32_t)(src)\
46017                     & 0x000003ffU
46018 #define PEAK_DET_CTRL_2__RFSAT_2_ADD_RFGAIN_DEL__WRITE(src) \
46019                     ((u_int32_t)(src)\
46020                     & 0x000003ffU)
46021 #define PEAK_DET_CTRL_2__RFSAT_2_ADD_RFGAIN_DEL__MODIFY(dst, src) \
46022                     (dst) = ((dst) &\
46023                     ~0x000003ffU) | ((u_int32_t)(src) &\
46024                     0x000003ffU)
46025 #define PEAK_DET_CTRL_2__RFSAT_2_ADD_RFGAIN_DEL__VERIFY(src) \
46026                     (!(((u_int32_t)(src)\
46027                     & ~0x000003ffU)))
46028
46029 /* macros for field rf_gain_drop_db_low */
46030 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_LOW__SHIFT                          10
46031 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_LOW__WIDTH                           5
46032 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_LOW__MASK                  0x00007c00U
46033 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_LOW__READ(src) \
46034                     (((u_int32_t)(src)\
46035                     & 0x00007c00U) >> 10)
46036 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_LOW__WRITE(src) \
46037                     (((u_int32_t)(src)\
46038                     << 10) & 0x00007c00U)
46039 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_LOW__MODIFY(dst, src) \
46040                     (dst) = ((dst) &\
46041                     ~0x00007c00U) | (((u_int32_t)(src) <<\
46042                     10) & 0x00007c00U)
46043 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_LOW__VERIFY(src) \
46044                     (!((((u_int32_t)(src)\
46045                     << 10) & ~0x00007c00U)))
46046
46047 /* macros for field rf_gain_drop_db_med */
46048 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_MED__SHIFT                          15
46049 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_MED__WIDTH                           5
46050 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_MED__MASK                  0x000f8000U
46051 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_MED__READ(src) \
46052                     (((u_int32_t)(src)\
46053                     & 0x000f8000U) >> 15)
46054 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_MED__WRITE(src) \
46055                     (((u_int32_t)(src)\
46056                     << 15) & 0x000f8000U)
46057 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_MED__MODIFY(dst, src) \
46058                     (dst) = ((dst) &\
46059                     ~0x000f8000U) | (((u_int32_t)(src) <<\
46060                     15) & 0x000f8000U)
46061 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_MED__VERIFY(src) \
46062                     (!((((u_int32_t)(src)\
46063                     << 15) & ~0x000f8000U)))
46064
46065 /* macros for field rf_gain_drop_db_high */
46066 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_HIGH__SHIFT                         20
46067 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_HIGH__WIDTH                          5
46068 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_HIGH__MASK                 0x01f00000U
46069 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_HIGH__READ(src) \
46070                     (((u_int32_t)(src)\
46071                     & 0x01f00000U) >> 20)
46072 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_HIGH__WRITE(src) \
46073                     (((u_int32_t)(src)\
46074                     << 20) & 0x01f00000U)
46075 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_HIGH__MODIFY(dst, src) \
46076                     (dst) = ((dst) &\
46077                     ~0x01f00000U) | (((u_int32_t)(src) <<\
46078                     20) & 0x01f00000U)
46079 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_HIGH__VERIFY(src) \
46080                     (!((((u_int32_t)(src)\
46081                     << 20) & ~0x01f00000U)))
46082
46083 /* macros for field rf_gain_drop_db_non */
46084 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_NON__SHIFT                          25
46085 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_NON__WIDTH                           5
46086 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_NON__MASK                  0x3e000000U
46087 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_NON__READ(src) \
46088                     (((u_int32_t)(src)\
46089                     & 0x3e000000U) >> 25)
46090 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_NON__WRITE(src) \
46091                     (((u_int32_t)(src)\
46092                     << 25) & 0x3e000000U)
46093 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_NON__MODIFY(dst, src) \
46094                     (dst) = ((dst) &\
46095                     ~0x3e000000U) | (((u_int32_t)(src) <<\
46096                     25) & 0x3e000000U)
46097 #define PEAK_DET_CTRL_2__RF_GAIN_DROP_DB_NON__VERIFY(src) \
46098                     (!((((u_int32_t)(src)\
46099                     << 25) & ~0x3e000000U)))
46100 //#define PEAK_DET_CTRL_2__TYPE                                         u_int32_t
46101 //#define PEAK_DET_CTRL_2__READ                                       0x3fffffffU
46102 //#define PEAK_DET_CTRL_2__WRITE                                      0x3fffffffU
46103
46104 #endif /* __PEAK_DET_CTRL_2_MACRO__ */
46105
46106
46107 /* macros for bb_reg_block.bb_agc_reg_map.BB_peak_det_ctrl_2 */
46108 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_PEAK_DET_CTRL_2__NUM            1
46109
46110 /* macros for BlueprintGlobalNameSpace::rx_gain_bounds_1 */
46111 #ifndef __RX_GAIN_BOUNDS_1_MACRO__
46112 #define __RX_GAIN_BOUNDS_1_MACRO__
46113
46114 /* macros for field rx_max_mb_gain */
46115 #define RX_GAIN_BOUNDS_1__RX_MAX_MB_GAIN__SHIFT                               0
46116 #define RX_GAIN_BOUNDS_1__RX_MAX_MB_GAIN__WIDTH                               8
46117 #define RX_GAIN_BOUNDS_1__RX_MAX_MB_GAIN__MASK                      0x000000ffU
46118 #define RX_GAIN_BOUNDS_1__RX_MAX_MB_GAIN__READ(src) \
46119                     (u_int32_t)(src)\
46120                     & 0x000000ffU
46121 #define RX_GAIN_BOUNDS_1__RX_MAX_MB_GAIN__WRITE(src) \
46122                     ((u_int32_t)(src)\
46123                     & 0x000000ffU)
46124 #define RX_GAIN_BOUNDS_1__RX_MAX_MB_GAIN__MODIFY(dst, src) \
46125                     (dst) = ((dst) &\
46126                     ~0x000000ffU) | ((u_int32_t)(src) &\
46127                     0x000000ffU)
46128 #define RX_GAIN_BOUNDS_1__RX_MAX_MB_GAIN__VERIFY(src) \
46129                     (!(((u_int32_t)(src)\
46130                     & ~0x000000ffU)))
46131
46132 /* macros for field rx_max_rf_gain_ref */
46133 #define RX_GAIN_BOUNDS_1__RX_MAX_RF_GAIN_REF__SHIFT                           8
46134 #define RX_GAIN_BOUNDS_1__RX_MAX_RF_GAIN_REF__WIDTH                           8
46135 #define RX_GAIN_BOUNDS_1__RX_MAX_RF_GAIN_REF__MASK                  0x0000ff00U
46136 #define RX_GAIN_BOUNDS_1__RX_MAX_RF_GAIN_REF__READ(src) \
46137                     (((u_int32_t)(src)\
46138                     & 0x0000ff00U) >> 8)
46139 #define RX_GAIN_BOUNDS_1__RX_MAX_RF_GAIN_REF__WRITE(src) \
46140                     (((u_int32_t)(src)\
46141                     << 8) & 0x0000ff00U)
46142 #define RX_GAIN_BOUNDS_1__RX_MAX_RF_GAIN_REF__MODIFY(dst, src) \
46143                     (dst) = ((dst) &\
46144                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
46145                     8) & 0x0000ff00U)
46146 #define RX_GAIN_BOUNDS_1__RX_MAX_RF_GAIN_REF__VERIFY(src) \
46147                     (!((((u_int32_t)(src)\
46148                     << 8) & ~0x0000ff00U)))
46149
46150 /* macros for field rx_max_rf_gain */
46151 #define RX_GAIN_BOUNDS_1__RX_MAX_RF_GAIN__SHIFT                              16
46152 #define RX_GAIN_BOUNDS_1__RX_MAX_RF_GAIN__WIDTH                               8
46153 #define RX_GAIN_BOUNDS_1__RX_MAX_RF_GAIN__MASK                      0x00ff0000U
46154 #define RX_GAIN_BOUNDS_1__RX_MAX_RF_GAIN__READ(src) \
46155                     (((u_int32_t)(src)\
46156                     & 0x00ff0000U) >> 16)
46157 #define RX_GAIN_BOUNDS_1__RX_MAX_RF_GAIN__WRITE(src) \
46158                     (((u_int32_t)(src)\
46159                     << 16) & 0x00ff0000U)
46160 #define RX_GAIN_BOUNDS_1__RX_MAX_RF_GAIN__MODIFY(dst, src) \
46161                     (dst) = ((dst) &\
46162                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
46163                     16) & 0x00ff0000U)
46164 #define RX_GAIN_BOUNDS_1__RX_MAX_RF_GAIN__VERIFY(src) \
46165                     (!((((u_int32_t)(src)\
46166                     << 16) & ~0x00ff0000U)))
46167
46168 /* macros for field rx_ocgain_sel_2G */
46169 #define RX_GAIN_BOUNDS_1__RX_OCGAIN_SEL_2G__SHIFT                            24
46170 #define RX_GAIN_BOUNDS_1__RX_OCGAIN_SEL_2G__WIDTH                             1
46171 #define RX_GAIN_BOUNDS_1__RX_OCGAIN_SEL_2G__MASK                    0x01000000U
46172 #define RX_GAIN_BOUNDS_1__RX_OCGAIN_SEL_2G__READ(src) \
46173                     (((u_int32_t)(src)\
46174                     & 0x01000000U) >> 24)
46175 #define RX_GAIN_BOUNDS_1__RX_OCGAIN_SEL_2G__WRITE(src) \
46176                     (((u_int32_t)(src)\
46177                     << 24) & 0x01000000U)
46178 #define RX_GAIN_BOUNDS_1__RX_OCGAIN_SEL_2G__MODIFY(dst, src) \
46179                     (dst) = ((dst) &\
46180                     ~0x01000000U) | (((u_int32_t)(src) <<\
46181                     24) & 0x01000000U)
46182 #define RX_GAIN_BOUNDS_1__RX_OCGAIN_SEL_2G__VERIFY(src) \
46183                     (!((((u_int32_t)(src)\
46184                     << 24) & ~0x01000000U)))
46185 #define RX_GAIN_BOUNDS_1__RX_OCGAIN_SEL_2G__SET(dst) \
46186                     (dst) = ((dst) &\
46187                     ~0x01000000U) | ((u_int32_t)(1) << 24)
46188 #define RX_GAIN_BOUNDS_1__RX_OCGAIN_SEL_2G__CLR(dst) \
46189                     (dst) = ((dst) &\
46190                     ~0x01000000U) | ((u_int32_t)(0) << 24)
46191
46192 /* macros for field rx_ocgain_sel_5G */
46193 #define RX_GAIN_BOUNDS_1__RX_OCGAIN_SEL_5G__SHIFT                            25
46194 #define RX_GAIN_BOUNDS_1__RX_OCGAIN_SEL_5G__WIDTH                             1
46195 #define RX_GAIN_BOUNDS_1__RX_OCGAIN_SEL_5G__MASK                    0x02000000U
46196 #define RX_GAIN_BOUNDS_1__RX_OCGAIN_SEL_5G__READ(src) \
46197                     (((u_int32_t)(src)\
46198                     & 0x02000000U) >> 25)
46199 #define RX_GAIN_BOUNDS_1__RX_OCGAIN_SEL_5G__WRITE(src) \
46200                     (((u_int32_t)(src)\
46201                     << 25) & 0x02000000U)
46202 #define RX_GAIN_BOUNDS_1__RX_OCGAIN_SEL_5G__MODIFY(dst, src) \
46203                     (dst) = ((dst) &\
46204                     ~0x02000000U) | (((u_int32_t)(src) <<\
46205                     25) & 0x02000000U)
46206 #define RX_GAIN_BOUNDS_1__RX_OCGAIN_SEL_5G__VERIFY(src) \
46207                     (!((((u_int32_t)(src)\
46208                     << 25) & ~0x02000000U)))
46209 #define RX_GAIN_BOUNDS_1__RX_OCGAIN_SEL_5G__SET(dst) \
46210                     (dst) = ((dst) &\
46211                     ~0x02000000U) | ((u_int32_t)(1) << 25)
46212 #define RX_GAIN_BOUNDS_1__RX_OCGAIN_SEL_5G__CLR(dst) \
46213                     (dst) = ((dst) &\
46214                     ~0x02000000U) | ((u_int32_t)(0) << 25)
46215 #define RX_GAIN_BOUNDS_1__TYPE                                        u_int32_t
46216 #define RX_GAIN_BOUNDS_1__READ                                      0x03ffffffU
46217 #define RX_GAIN_BOUNDS_1__WRITE                                     0x03ffffffU
46218
46219 #endif /* __RX_GAIN_BOUNDS_1_MACRO__ */
46220
46221
46222 /* macros for bb_reg_block.bb_agc_reg_map.BB_rx_gain_bounds_1 */
46223 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_RX_GAIN_BOUNDS_1__NUM           1
46224
46225 /* macros for BlueprintGlobalNameSpace::rx_gain_bounds_2 */
46226 #ifndef __RX_GAIN_BOUNDS_2_MACRO__
46227 #define __RX_GAIN_BOUNDS_2_MACRO__
46228
46229 /* macros for field gc_rssi_low_db */
46230 #define RX_GAIN_BOUNDS_2__GC_RSSI_LOW_DB__SHIFT                               0
46231 #define RX_GAIN_BOUNDS_2__GC_RSSI_LOW_DB__WIDTH                               8
46232 #define RX_GAIN_BOUNDS_2__GC_RSSI_LOW_DB__MASK                      0x000000ffU
46233 #define RX_GAIN_BOUNDS_2__GC_RSSI_LOW_DB__READ(src) \
46234                     (u_int32_t)(src)\
46235                     & 0x000000ffU
46236 #define RX_GAIN_BOUNDS_2__GC_RSSI_LOW_DB__WRITE(src) \
46237                     ((u_int32_t)(src)\
46238                     & 0x000000ffU)
46239 #define RX_GAIN_BOUNDS_2__GC_RSSI_LOW_DB__MODIFY(dst, src) \
46240                     (dst) = ((dst) &\
46241                     ~0x000000ffU) | ((u_int32_t)(src) &\
46242                     0x000000ffU)
46243 #define RX_GAIN_BOUNDS_2__GC_RSSI_LOW_DB__VERIFY(src) \
46244                     (!(((u_int32_t)(src)\
46245                     & ~0x000000ffU)))
46246
46247 /* macros for field rf_gain_ref_base_addr */
46248 #define RX_GAIN_BOUNDS_2__RF_GAIN_REF_BASE_ADDR__SHIFT                        8
46249 #define RX_GAIN_BOUNDS_2__RF_GAIN_REF_BASE_ADDR__WIDTH                        8
46250 #define RX_GAIN_BOUNDS_2__RF_GAIN_REF_BASE_ADDR__MASK               0x0000ff00U
46251 #define RX_GAIN_BOUNDS_2__RF_GAIN_REF_BASE_ADDR__READ(src) \
46252                     (((u_int32_t)(src)\
46253                     & 0x0000ff00U) >> 8)
46254 #define RX_GAIN_BOUNDS_2__RF_GAIN_REF_BASE_ADDR__WRITE(src) \
46255                     (((u_int32_t)(src)\
46256                     << 8) & 0x0000ff00U)
46257 #define RX_GAIN_BOUNDS_2__RF_GAIN_REF_BASE_ADDR__MODIFY(dst, src) \
46258                     (dst) = ((dst) &\
46259                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
46260                     8) & 0x0000ff00U)
46261 #define RX_GAIN_BOUNDS_2__RF_GAIN_REF_BASE_ADDR__VERIFY(src) \
46262                     (!((((u_int32_t)(src)\
46263                     << 8) & ~0x0000ff00U)))
46264
46265 /* macros for field rf_gain_base_addr */
46266 #define RX_GAIN_BOUNDS_2__RF_GAIN_BASE_ADDR__SHIFT                           16
46267 #define RX_GAIN_BOUNDS_2__RF_GAIN_BASE_ADDR__WIDTH                            8
46268 #define RX_GAIN_BOUNDS_2__RF_GAIN_BASE_ADDR__MASK                   0x00ff0000U
46269 #define RX_GAIN_BOUNDS_2__RF_GAIN_BASE_ADDR__READ(src) \
46270                     (((u_int32_t)(src)\
46271                     & 0x00ff0000U) >> 16)
46272 #define RX_GAIN_BOUNDS_2__RF_GAIN_BASE_ADDR__WRITE(src) \
46273                     (((u_int32_t)(src)\
46274                     << 16) & 0x00ff0000U)
46275 #define RX_GAIN_BOUNDS_2__RF_GAIN_BASE_ADDR__MODIFY(dst, src) \
46276                     (dst) = ((dst) &\
46277                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
46278                     16) & 0x00ff0000U)
46279 #define RX_GAIN_BOUNDS_2__RF_GAIN_BASE_ADDR__VERIFY(src) \
46280                     (!((((u_int32_t)(src)\
46281                     << 16) & ~0x00ff0000U)))
46282
46283 /* macros for field rf_gain_div_base_addr */
46284 #define RX_GAIN_BOUNDS_2__RF_GAIN_DIV_BASE_ADDR__SHIFT                       24
46285 #define RX_GAIN_BOUNDS_2__RF_GAIN_DIV_BASE_ADDR__WIDTH                        8
46286 #define RX_GAIN_BOUNDS_2__RF_GAIN_DIV_BASE_ADDR__MASK               0xff000000U
46287 #define RX_GAIN_BOUNDS_2__RF_GAIN_DIV_BASE_ADDR__READ(src) \
46288                     (((u_int32_t)(src)\
46289                     & 0xff000000U) >> 24)
46290 #define RX_GAIN_BOUNDS_2__RF_GAIN_DIV_BASE_ADDR__WRITE(src) \
46291                     (((u_int32_t)(src)\
46292                     << 24) & 0xff000000U)
46293 #define RX_GAIN_BOUNDS_2__RF_GAIN_DIV_BASE_ADDR__MODIFY(dst, src) \
46294                     (dst) = ((dst) &\
46295                     ~0xff000000U) | (((u_int32_t)(src) <<\
46296                     24) & 0xff000000U)
46297 #define RX_GAIN_BOUNDS_2__RF_GAIN_DIV_BASE_ADDR__VERIFY(src) \
46298                     (!((((u_int32_t)(src)\
46299                     << 24) & ~0xff000000U)))
46300 #define RX_GAIN_BOUNDS_2__TYPE                                        u_int32_t
46301 #define RX_GAIN_BOUNDS_2__READ                                      0xffffffffU
46302 #define RX_GAIN_BOUNDS_2__WRITE                                     0xffffffffU
46303
46304 #endif /* __RX_GAIN_BOUNDS_2_MACRO__ */
46305
46306
46307 /* macros for bb_reg_block.bb_agc_reg_map.BB_rx_gain_bounds_2 */
46308 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_RX_GAIN_BOUNDS_2__NUM           1
46309
46310 /* macros for BlueprintGlobalNameSpace::peak_det_cal_ctrl */
46311 #ifndef __PEAK_DET_CAL_CTRL_MACRO__
46312 #define __PEAK_DET_CAL_CTRL_MACRO__
46313
46314 /* macros for field pkdet_cal_win_thr */
46315 #define PEAK_DET_CAL_CTRL__PKDET_CAL_WIN_THR__SHIFT                           0
46316 #define PEAK_DET_CAL_CTRL__PKDET_CAL_WIN_THR__WIDTH                           6
46317 #define PEAK_DET_CAL_CTRL__PKDET_CAL_WIN_THR__MASK                  0x0000003fU
46318 #define PEAK_DET_CAL_CTRL__PKDET_CAL_WIN_THR__READ(src) \
46319                     (u_int32_t)(src)\
46320                     & 0x0000003fU
46321 #define PEAK_DET_CAL_CTRL__PKDET_CAL_WIN_THR__WRITE(src) \
46322                     ((u_int32_t)(src)\
46323                     & 0x0000003fU)
46324 #define PEAK_DET_CAL_CTRL__PKDET_CAL_WIN_THR__MODIFY(dst, src) \
46325                     (dst) = ((dst) &\
46326                     ~0x0000003fU) | ((u_int32_t)(src) &\
46327                     0x0000003fU)
46328 #define PEAK_DET_CAL_CTRL__PKDET_CAL_WIN_THR__VERIFY(src) \
46329                     (!(((u_int32_t)(src)\
46330                     & ~0x0000003fU)))
46331
46332 /* macros for field pkdet_cal_bias */
46333 #define PEAK_DET_CAL_CTRL__PKDET_CAL_BIAS__SHIFT                              6
46334 #define PEAK_DET_CAL_CTRL__PKDET_CAL_BIAS__WIDTH                              6
46335 #define PEAK_DET_CAL_CTRL__PKDET_CAL_BIAS__MASK                     0x00000fc0U
46336 #define PEAK_DET_CAL_CTRL__PKDET_CAL_BIAS__READ(src) \
46337                     (((u_int32_t)(src)\
46338                     & 0x00000fc0U) >> 6)
46339 #define PEAK_DET_CAL_CTRL__PKDET_CAL_BIAS__WRITE(src) \
46340                     (((u_int32_t)(src)\
46341                     << 6) & 0x00000fc0U)
46342 #define PEAK_DET_CAL_CTRL__PKDET_CAL_BIAS__MODIFY(dst, src) \
46343                     (dst) = ((dst) &\
46344                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
46345                     6) & 0x00000fc0U)
46346 #define PEAK_DET_CAL_CTRL__PKDET_CAL_BIAS__VERIFY(src) \
46347                     (!((((u_int32_t)(src)\
46348                     << 6) & ~0x00000fc0U)))
46349
46350 /* macros for field pkdet_cal_meas_time_sel */
46351 #define PEAK_DET_CAL_CTRL__PKDET_CAL_MEAS_TIME_SEL__SHIFT                    12
46352 #define PEAK_DET_CAL_CTRL__PKDET_CAL_MEAS_TIME_SEL__WIDTH                     2
46353 #define PEAK_DET_CAL_CTRL__PKDET_CAL_MEAS_TIME_SEL__MASK            0x00003000U
46354 #define PEAK_DET_CAL_CTRL__PKDET_CAL_MEAS_TIME_SEL__READ(src) \
46355                     (((u_int32_t)(src)\
46356                     & 0x00003000U) >> 12)
46357 #define PEAK_DET_CAL_CTRL__PKDET_CAL_MEAS_TIME_SEL__WRITE(src) \
46358                     (((u_int32_t)(src)\
46359                     << 12) & 0x00003000U)
46360 #define PEAK_DET_CAL_CTRL__PKDET_CAL_MEAS_TIME_SEL__MODIFY(dst, src) \
46361                     (dst) = ((dst) &\
46362                     ~0x00003000U) | (((u_int32_t)(src) <<\
46363                     12) & 0x00003000U)
46364 #define PEAK_DET_CAL_CTRL__PKDET_CAL_MEAS_TIME_SEL__VERIFY(src) \
46365                     (!((((u_int32_t)(src)\
46366                     << 12) & ~0x00003000U)))
46367 #define PEAK_DET_CAL_CTRL__TYPE                                       u_int32_t
46368 #define PEAK_DET_CAL_CTRL__READ                                     0x00003fffU
46369 #define PEAK_DET_CAL_CTRL__WRITE                                    0x00003fffU
46370
46371 #endif /* __PEAK_DET_CAL_CTRL_MACRO__ */
46372
46373
46374 /* macros for bb_reg_block.bb_agc_reg_map.BB_peak_det_cal_ctrl */
46375 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_PEAK_DET_CAL_CTRL__NUM          1
46376
46377 /* macros for BlueprintGlobalNameSpace::agc_dig_dc_ctrl */
46378 #ifndef __AGC_DIG_DC_CTRL_MACRO__
46379 #define __AGC_DIG_DC_CTRL_MACRO__
46380
46381 /* macros for field use_dig_dc */
46382 #define AGC_DIG_DC_CTRL__USE_DIG_DC__SHIFT                                    0
46383 #define AGC_DIG_DC_CTRL__USE_DIG_DC__WIDTH                                    1
46384 #define AGC_DIG_DC_CTRL__USE_DIG_DC__MASK                           0x00000001U
46385 #define AGC_DIG_DC_CTRL__USE_DIG_DC__READ(src)   (u_int32_t)(src) & 0x00000001U
46386 #define AGC_DIG_DC_CTRL__USE_DIG_DC__WRITE(src) \
46387                     ((u_int32_t)(src)\
46388                     & 0x00000001U)
46389 #define AGC_DIG_DC_CTRL__USE_DIG_DC__MODIFY(dst, src) \
46390                     (dst) = ((dst) &\
46391                     ~0x00000001U) | ((u_int32_t)(src) &\
46392                     0x00000001U)
46393 #define AGC_DIG_DC_CTRL__USE_DIG_DC__VERIFY(src) \
46394                     (!(((u_int32_t)(src)\
46395                     & ~0x00000001U)))
46396 #define AGC_DIG_DC_CTRL__USE_DIG_DC__SET(dst) \
46397                     (dst) = ((dst) &\
46398                     ~0x00000001U) | (u_int32_t)(1)
46399 #define AGC_DIG_DC_CTRL__USE_DIG_DC__CLR(dst) \
46400                     (dst) = ((dst) &\
46401                     ~0x00000001U) | (u_int32_t)(0)
46402
46403 /* macros for field dig_dc_scale_bias */
46404 #define AGC_DIG_DC_CTRL__DIG_DC_SCALE_BIAS__SHIFT                             1
46405 #define AGC_DIG_DC_CTRL__DIG_DC_SCALE_BIAS__WIDTH                             3
46406 #define AGC_DIG_DC_CTRL__DIG_DC_SCALE_BIAS__MASK                    0x0000000eU
46407 #define AGC_DIG_DC_CTRL__DIG_DC_SCALE_BIAS__READ(src) \
46408                     (((u_int32_t)(src)\
46409                     & 0x0000000eU) >> 1)
46410 #define AGC_DIG_DC_CTRL__DIG_DC_SCALE_BIAS__WRITE(src) \
46411                     (((u_int32_t)(src)\
46412                     << 1) & 0x0000000eU)
46413 #define AGC_DIG_DC_CTRL__DIG_DC_SCALE_BIAS__MODIFY(dst, src) \
46414                     (dst) = ((dst) &\
46415                     ~0x0000000eU) | (((u_int32_t)(src) <<\
46416                     1) & 0x0000000eU)
46417 #define AGC_DIG_DC_CTRL__DIG_DC_SCALE_BIAS__VERIFY(src) \
46418                     (!((((u_int32_t)(src)\
46419                     << 1) & ~0x0000000eU)))
46420
46421 /* macros for field dig_dc_correct_cap */
46422 #define AGC_DIG_DC_CTRL__DIG_DC_CORRECT_CAP__SHIFT                            4
46423 #define AGC_DIG_DC_CTRL__DIG_DC_CORRECT_CAP__WIDTH                            6
46424 #define AGC_DIG_DC_CTRL__DIG_DC_CORRECT_CAP__MASK                   0x000003f0U
46425 #define AGC_DIG_DC_CTRL__DIG_DC_CORRECT_CAP__READ(src) \
46426                     (((u_int32_t)(src)\
46427                     & 0x000003f0U) >> 4)
46428 #define AGC_DIG_DC_CTRL__DIG_DC_CORRECT_CAP__WRITE(src) \
46429                     (((u_int32_t)(src)\
46430                     << 4) & 0x000003f0U)
46431 #define AGC_DIG_DC_CTRL__DIG_DC_CORRECT_CAP__MODIFY(dst, src) \
46432                     (dst) = ((dst) &\
46433                     ~0x000003f0U) | (((u_int32_t)(src) <<\
46434                     4) & 0x000003f0U)
46435 #define AGC_DIG_DC_CTRL__DIG_DC_CORRECT_CAP__VERIFY(src) \
46436                     (!((((u_int32_t)(src)\
46437                     << 4) & ~0x000003f0U)))
46438
46439 /* macros for field dig_dc_switch_cck */
46440 #define AGC_DIG_DC_CTRL__DIG_DC_SWITCH_CCK__SHIFT                            10
46441 #define AGC_DIG_DC_CTRL__DIG_DC_SWITCH_CCK__WIDTH                             1
46442 #define AGC_DIG_DC_CTRL__DIG_DC_SWITCH_CCK__MASK                    0x00000400U
46443 #define AGC_DIG_DC_CTRL__DIG_DC_SWITCH_CCK__READ(src) \
46444                     (((u_int32_t)(src)\
46445                     & 0x00000400U) >> 10)
46446 #define AGC_DIG_DC_CTRL__DIG_DC_SWITCH_CCK__WRITE(src) \
46447                     (((u_int32_t)(src)\
46448                     << 10) & 0x00000400U)
46449 #define AGC_DIG_DC_CTRL__DIG_DC_SWITCH_CCK__MODIFY(dst, src) \
46450                     (dst) = ((dst) &\
46451                     ~0x00000400U) | (((u_int32_t)(src) <<\
46452                     10) & 0x00000400U)
46453 #define AGC_DIG_DC_CTRL__DIG_DC_SWITCH_CCK__VERIFY(src) \
46454                     (!((((u_int32_t)(src)\
46455                     << 10) & ~0x00000400U)))
46456 #define AGC_DIG_DC_CTRL__DIG_DC_SWITCH_CCK__SET(dst) \
46457                     (dst) = ((dst) &\
46458                     ~0x00000400U) | ((u_int32_t)(1) << 10)
46459 #define AGC_DIG_DC_CTRL__DIG_DC_SWITCH_CCK__CLR(dst) \
46460                     (dst) = ((dst) &\
46461                     ~0x00000400U) | ((u_int32_t)(0) << 10)
46462
46463 /* macros for field dig_dc_mixer_sel_mask */
46464 #define AGC_DIG_DC_CTRL__DIG_DC_MIXER_SEL_MASK__SHIFT                        16
46465 #define AGC_DIG_DC_CTRL__DIG_DC_MIXER_SEL_MASK__WIDTH                        16
46466 #define AGC_DIG_DC_CTRL__DIG_DC_MIXER_SEL_MASK__MASK                0xffff0000U
46467 #define AGC_DIG_DC_CTRL__DIG_DC_MIXER_SEL_MASK__READ(src) \
46468                     (((u_int32_t)(src)\
46469                     & 0xffff0000U) >> 16)
46470 #define AGC_DIG_DC_CTRL__DIG_DC_MIXER_SEL_MASK__WRITE(src) \
46471                     (((u_int32_t)(src)\
46472                     << 16) & 0xffff0000U)
46473 #define AGC_DIG_DC_CTRL__DIG_DC_MIXER_SEL_MASK__MODIFY(dst, src) \
46474                     (dst) = ((dst) &\
46475                     ~0xffff0000U) | (((u_int32_t)(src) <<\
46476                     16) & 0xffff0000U)
46477 #define AGC_DIG_DC_CTRL__DIG_DC_MIXER_SEL_MASK__VERIFY(src) \
46478                     (!((((u_int32_t)(src)\
46479                     << 16) & ~0xffff0000U)))
46480 #define AGC_DIG_DC_CTRL__TYPE                                         u_int32_t
46481 #define AGC_DIG_DC_CTRL__READ                                       0xffff07ffU
46482 #define AGC_DIG_DC_CTRL__WRITE                                      0xffff07ffU
46483
46484 #endif /* __AGC_DIG_DC_CTRL_MACRO__ */
46485
46486
46487 /* macros for bb_reg_block.bb_agc_reg_map.BB_agc_dig_dc_ctrl */
46488 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_AGC_DIG_DC_CTRL__NUM            1
46489
46490 /* macros for BlueprintGlobalNameSpace::bt_coex */
46491 #ifndef __BT_COEX_MACRO__
46492 #define __BT_COEX_MACRO__
46493
46494 /* macros for field enable_bt_coex */
46495 #define BT_COEX__ENABLE_BT_COEX__SHIFT                                        0
46496 #define BT_COEX__ENABLE_BT_COEX__WIDTH                                        1
46497 #define BT_COEX__ENABLE_BT_COEX__MASK                               0x00000001U
46498 #define BT_COEX__ENABLE_BT_COEX__READ(src)       (u_int32_t)(src) & 0x00000001U
46499 #define BT_COEX__ENABLE_BT_COEX__WRITE(src)    ((u_int32_t)(src) & 0x00000001U)
46500 #define BT_COEX__ENABLE_BT_COEX__MODIFY(dst, src) \
46501                     (dst) = ((dst) &\
46502                     ~0x00000001U) | ((u_int32_t)(src) &\
46503                     0x00000001U)
46504 #define BT_COEX__ENABLE_BT_COEX__VERIFY(src) \
46505                     (!(((u_int32_t)(src)\
46506                     & ~0x00000001U)))
46507 #define BT_COEX__ENABLE_BT_COEX__SET(dst) \
46508                     (dst) = ((dst) &\
46509                     ~0x00000001U) | (u_int32_t)(1)
46510 #define BT_COEX__ENABLE_BT_COEX__CLR(dst) \
46511                     (dst) = ((dst) &\
46512                     ~0x00000001U) | (u_int32_t)(0)
46513
46514 /* macros for field wlan_bt_priority */
46515 #define BT_COEX__WLAN_BT_PRIORITY__SHIFT                                      1
46516 #define BT_COEX__WLAN_BT_PRIORITY__WIDTH                                      1
46517 #define BT_COEX__WLAN_BT_PRIORITY__MASK                             0x00000002U
46518 #define BT_COEX__WLAN_BT_PRIORITY__READ(src) \
46519                     (((u_int32_t)(src)\
46520                     & 0x00000002U) >> 1)
46521 #define BT_COEX__WLAN_BT_PRIORITY__WRITE(src) \
46522                     (((u_int32_t)(src)\
46523                     << 1) & 0x00000002U)
46524 #define BT_COEX__WLAN_BT_PRIORITY__MODIFY(dst, src) \
46525                     (dst) = ((dst) &\
46526                     ~0x00000002U) | (((u_int32_t)(src) <<\
46527                     1) & 0x00000002U)
46528 #define BT_COEX__WLAN_BT_PRIORITY__VERIFY(src) \
46529                     (!((((u_int32_t)(src)\
46530                     << 1) & ~0x00000002U)))
46531 #define BT_COEX__WLAN_BT_PRIORITY__SET(dst) \
46532                     (dst) = ((dst) &\
46533                     ~0x00000002U) | ((u_int32_t)(1) << 1)
46534 #define BT_COEX__WLAN_BT_PRIORITY__CLR(dst) \
46535                     (dst) = ((dst) &\
46536                     ~0x00000002U) | ((u_int32_t)(0) << 1)
46537
46538 /* macros for field rfsat_restart_thresh */
46539 #define BT_COEX__RFSAT_RESTART_THRESH__SHIFT                                  2
46540 #define BT_COEX__RFSAT_RESTART_THRESH__WIDTH                                  2
46541 #define BT_COEX__RFSAT_RESTART_THRESH__MASK                         0x0000000cU
46542 #define BT_COEX__RFSAT_RESTART_THRESH__READ(src) \
46543                     (((u_int32_t)(src)\
46544                     & 0x0000000cU) >> 2)
46545 #define BT_COEX__RFSAT_RESTART_THRESH__WRITE(src) \
46546                     (((u_int32_t)(src)\
46547                     << 2) & 0x0000000cU)
46548 #define BT_COEX__RFSAT_RESTART_THRESH__MODIFY(dst, src) \
46549                     (dst) = ((dst) &\
46550                     ~0x0000000cU) | (((u_int32_t)(src) <<\
46551                     2) & 0x0000000cU)
46552 #define BT_COEX__RFSAT_RESTART_THRESH__VERIFY(src) \
46553                     (!((((u_int32_t)(src)\
46554                     << 2) & ~0x0000000cU)))
46555
46556 /* macros for field enable_rfsat_restart */
46557 #define BT_COEX__ENABLE_RFSAT_RESTART__SHIFT                                  4
46558 #define BT_COEX__ENABLE_RFSAT_RESTART__WIDTH                                  1
46559 #define BT_COEX__ENABLE_RFSAT_RESTART__MASK                         0x00000010U
46560 #define BT_COEX__ENABLE_RFSAT_RESTART__READ(src) \
46561                     (((u_int32_t)(src)\
46562                     & 0x00000010U) >> 4)
46563 #define BT_COEX__ENABLE_RFSAT_RESTART__WRITE(src) \
46564                     (((u_int32_t)(src)\
46565                     << 4) & 0x00000010U)
46566 #define BT_COEX__ENABLE_RFSAT_RESTART__MODIFY(dst, src) \
46567                     (dst) = ((dst) &\
46568                     ~0x00000010U) | (((u_int32_t)(src) <<\
46569                     4) & 0x00000010U)
46570 #define BT_COEX__ENABLE_RFSAT_RESTART__VERIFY(src) \
46571                     (!((((u_int32_t)(src)\
46572                     << 4) & ~0x00000010U)))
46573 #define BT_COEX__ENABLE_RFSAT_RESTART__SET(dst) \
46574                     (dst) = ((dst) &\
46575                     ~0x00000010U) | ((u_int32_t)(1) << 4)
46576 #define BT_COEX__ENABLE_RFSAT_RESTART__CLR(dst) \
46577                     (dst) = ((dst) &\
46578                     ~0x00000010U) | ((u_int32_t)(0) << 4)
46579 #define BT_COEX__TYPE                                                 u_int32_t
46580 #define BT_COEX__READ                                               0x0000001fU
46581 #define BT_COEX__WRITE                                              0x0000001fU
46582
46583 #endif /* __BT_COEX_MACRO__ */
46584
46585
46586 /* macros for bb_reg_block.bb_agc_reg_map.BB_bt_coex */
46587 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_BT_COEX__NUM                    1
46588
46589 /* macros for BlueprintGlobalNameSpace::rssi_b0 */
46590 #ifndef __RSSI_B0_MACRO__
46591 #define __RSSI_B0_MACRO__
46592
46593 /* macros for field rssi_0 */
46594 #define RSSI_B0__RSSI_0__SHIFT                                                0
46595 #define RSSI_B0__RSSI_0__WIDTH                                                8
46596 #define RSSI_B0__RSSI_0__MASK                                       0x000000ffU
46597 #define RSSI_B0__RSSI_0__READ(src)               (u_int32_t)(src) & 0x000000ffU
46598
46599 /* macros for field rssi_ext_0 */
46600 #define RSSI_B0__RSSI_EXT_0__SHIFT                                            8
46601 #define RSSI_B0__RSSI_EXT_0__WIDTH                                            8
46602 #define RSSI_B0__RSSI_EXT_0__MASK                                   0x0000ff00U
46603 #define RSSI_B0__RSSI_EXT_0__READ(src)  (((u_int32_t)(src) & 0x0000ff00U) >> 8)
46604 #define RSSI_B0__TYPE                                                 u_int32_t
46605 #define RSSI_B0__READ                                               0x0000ffffU
46606
46607 #endif /* __RSSI_B0_MACRO__ */
46608
46609
46610 /* macros for bb_reg_block.bb_agc_reg_map.BB_rssi_b0 */
46611 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_RSSI_B0__NUM                    1
46612
46613 /* macros for BlueprintGlobalNameSpace::spur_est_cck_report_b0 */
46614 #ifndef __SPUR_EST_CCK_REPORT_B0_MACRO__
46615 #define __SPUR_EST_CCK_REPORT_B0_MACRO__
46616
46617 /* macros for field spur_est_sd_i_0_cck */
46618 #define SPUR_EST_CCK_REPORT_B0__SPUR_EST_SD_I_0_CCK__SHIFT                    0
46619 #define SPUR_EST_CCK_REPORT_B0__SPUR_EST_SD_I_0_CCK__WIDTH                    8
46620 #define SPUR_EST_CCK_REPORT_B0__SPUR_EST_SD_I_0_CCK__MASK           0x000000ffU
46621 #define SPUR_EST_CCK_REPORT_B0__SPUR_EST_SD_I_0_CCK__READ(src) \
46622                     (u_int32_t)(src)\
46623                     & 0x000000ffU
46624
46625 /* macros for field spur_est_sd_q_0_cck */
46626 #define SPUR_EST_CCK_REPORT_B0__SPUR_EST_SD_Q_0_CCK__SHIFT                    8
46627 #define SPUR_EST_CCK_REPORT_B0__SPUR_EST_SD_Q_0_CCK__WIDTH                    8
46628 #define SPUR_EST_CCK_REPORT_B0__SPUR_EST_SD_Q_0_CCK__MASK           0x0000ff00U
46629 #define SPUR_EST_CCK_REPORT_B0__SPUR_EST_SD_Q_0_CCK__READ(src) \
46630                     (((u_int32_t)(src)\
46631                     & 0x0000ff00U) >> 8)
46632
46633 /* macros for field spur_est_i_0_cck */
46634 #define SPUR_EST_CCK_REPORT_B0__SPUR_EST_I_0_CCK__SHIFT                      16
46635 #define SPUR_EST_CCK_REPORT_B0__SPUR_EST_I_0_CCK__WIDTH                       8
46636 #define SPUR_EST_CCK_REPORT_B0__SPUR_EST_I_0_CCK__MASK              0x00ff0000U
46637 #define SPUR_EST_CCK_REPORT_B0__SPUR_EST_I_0_CCK__READ(src) \
46638                     (((u_int32_t)(src)\
46639                     & 0x00ff0000U) >> 16)
46640
46641 /* macros for field spur_est_q_0_cck */
46642 #define SPUR_EST_CCK_REPORT_B0__SPUR_EST_Q_0_CCK__SHIFT                      24
46643 #define SPUR_EST_CCK_REPORT_B0__SPUR_EST_Q_0_CCK__WIDTH                       8
46644 #define SPUR_EST_CCK_REPORT_B0__SPUR_EST_Q_0_CCK__MASK              0xff000000U
46645 #define SPUR_EST_CCK_REPORT_B0__SPUR_EST_Q_0_CCK__READ(src) \
46646                     (((u_int32_t)(src)\
46647                     & 0xff000000U) >> 24)
46648 #define SPUR_EST_CCK_REPORT_B0__TYPE                                  u_int32_t
46649 #define SPUR_EST_CCK_REPORT_B0__READ                                0xffffffffU
46650
46651 #endif /* __SPUR_EST_CCK_REPORT_B0_MACRO__ */
46652
46653
46654 /* macros for bb_reg_block.bb_agc_reg_map.BB_spur_est_cck_report_b0 */
46655 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_SPUR_EST_CCK_REPORT_B0__NUM     1
46656
46657 /* macros for BlueprintGlobalNameSpace::agc_dig_dc_status_i_b0 */
46658 #ifndef __AGC_DIG_DC_STATUS_I_B0_MACRO__
46659 #define __AGC_DIG_DC_STATUS_I_B0_MACRO__
46660
46661 /* macros for field dig_dc_C1_res_i_0 */
46662 #define AGC_DIG_DC_STATUS_I_B0__DIG_DC_C1_RES_I_0__SHIFT                      0
46663 #define AGC_DIG_DC_STATUS_I_B0__DIG_DC_C1_RES_I_0__WIDTH                      9
46664 #define AGC_DIG_DC_STATUS_I_B0__DIG_DC_C1_RES_I_0__MASK             0x000001ffU
46665 #define AGC_DIG_DC_STATUS_I_B0__DIG_DC_C1_RES_I_0__READ(src) \
46666                     (u_int32_t)(src)\
46667                     & 0x000001ffU
46668
46669 /* macros for field dig_dc_C2_res_i_0 */
46670 #define AGC_DIG_DC_STATUS_I_B0__DIG_DC_C2_RES_I_0__SHIFT                      9
46671 #define AGC_DIG_DC_STATUS_I_B0__DIG_DC_C2_RES_I_0__WIDTH                      9
46672 #define AGC_DIG_DC_STATUS_I_B0__DIG_DC_C2_RES_I_0__MASK             0x0003fe00U
46673 #define AGC_DIG_DC_STATUS_I_B0__DIG_DC_C2_RES_I_0__READ(src) \
46674                     (((u_int32_t)(src)\
46675                     & 0x0003fe00U) >> 9)
46676
46677 /* macros for field dig_dc_C3_res_i_0 */
46678 #define AGC_DIG_DC_STATUS_I_B0__DIG_DC_C3_RES_I_0__SHIFT                     18
46679 #define AGC_DIG_DC_STATUS_I_B0__DIG_DC_C3_RES_I_0__WIDTH                      9
46680 #define AGC_DIG_DC_STATUS_I_B0__DIG_DC_C3_RES_I_0__MASK             0x07fc0000U
46681 #define AGC_DIG_DC_STATUS_I_B0__DIG_DC_C3_RES_I_0__READ(src) \
46682                     (((u_int32_t)(src)\
46683                     & 0x07fc0000U) >> 18)
46684 #define AGC_DIG_DC_STATUS_I_B0__TYPE                                  u_int32_t
46685 #define AGC_DIG_DC_STATUS_I_B0__READ                                0x07ffffffU
46686
46687 #endif /* __AGC_DIG_DC_STATUS_I_B0_MACRO__ */
46688
46689
46690 /* macros for bb_reg_block.bb_agc_reg_map.BB_agc_dig_dc_status_i_b0 */
46691 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_AGC_DIG_DC_STATUS_I_B0__NUM     1
46692
46693 /* macros for BlueprintGlobalNameSpace::agc_dig_dc_status_q_b0 */
46694 #ifndef __AGC_DIG_DC_STATUS_Q_B0_MACRO__
46695 #define __AGC_DIG_DC_STATUS_Q_B0_MACRO__
46696
46697 /* macros for field dig_dc_C1_res_q_0 */
46698 #define AGC_DIG_DC_STATUS_Q_B0__DIG_DC_C1_RES_Q_0__SHIFT                      0
46699 #define AGC_DIG_DC_STATUS_Q_B0__DIG_DC_C1_RES_Q_0__WIDTH                      9
46700 #define AGC_DIG_DC_STATUS_Q_B0__DIG_DC_C1_RES_Q_0__MASK             0x000001ffU
46701 #define AGC_DIG_DC_STATUS_Q_B0__DIG_DC_C1_RES_Q_0__READ(src) \
46702                     (u_int32_t)(src)\
46703                     & 0x000001ffU
46704
46705 /* macros for field dig_dc_C2_res_q_0 */
46706 #define AGC_DIG_DC_STATUS_Q_B0__DIG_DC_C2_RES_Q_0__SHIFT                      9
46707 #define AGC_DIG_DC_STATUS_Q_B0__DIG_DC_C2_RES_Q_0__WIDTH                      9
46708 #define AGC_DIG_DC_STATUS_Q_B0__DIG_DC_C2_RES_Q_0__MASK             0x0003fe00U
46709 #define AGC_DIG_DC_STATUS_Q_B0__DIG_DC_C2_RES_Q_0__READ(src) \
46710                     (((u_int32_t)(src)\
46711                     & 0x0003fe00U) >> 9)
46712
46713 /* macros for field dig_dc_C3_res_q_0 */
46714 #define AGC_DIG_DC_STATUS_Q_B0__DIG_DC_C3_RES_Q_0__SHIFT                     18
46715 #define AGC_DIG_DC_STATUS_Q_B0__DIG_DC_C3_RES_Q_0__WIDTH                      9
46716 #define AGC_DIG_DC_STATUS_Q_B0__DIG_DC_C3_RES_Q_0__MASK             0x07fc0000U
46717 #define AGC_DIG_DC_STATUS_Q_B0__DIG_DC_C3_RES_Q_0__READ(src) \
46718                     (((u_int32_t)(src)\
46719                     & 0x07fc0000U) >> 18)
46720 #define AGC_DIG_DC_STATUS_Q_B0__TYPE                                  u_int32_t
46721 #define AGC_DIG_DC_STATUS_Q_B0__READ                                0x07ffffffU
46722
46723 #endif /* __AGC_DIG_DC_STATUS_Q_B0_MACRO__ */
46724
46725
46726 /* macros for bb_reg_block.bb_agc_reg_map.BB_agc_dig_dc_status_q_b0 */
46727 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_AGC_DIG_DC_STATUS_Q_B0__NUM     1
46728
46729 /* macros for BlueprintGlobalNameSpace::bbb_sig_detect */
46730 #ifndef __BBB_SIG_DETECT_MACRO__
46731 #define __BBB_SIG_DETECT_MACRO__
46732
46733 /* macros for field weak_sig_thr_cck */
46734 #define BBB_SIG_DETECT__WEAK_SIG_THR_CCK__SHIFT                               0
46735 #define BBB_SIG_DETECT__WEAK_SIG_THR_CCK__WIDTH                               6
46736 #define BBB_SIG_DETECT__WEAK_SIG_THR_CCK__MASK                      0x0000003fU
46737 #define BBB_SIG_DETECT__WEAK_SIG_THR_CCK__READ(src) \
46738                     (u_int32_t)(src)\
46739                     & 0x0000003fU
46740 #define BBB_SIG_DETECT__WEAK_SIG_THR_CCK__WRITE(src) \
46741                     ((u_int32_t)(src)\
46742                     & 0x0000003fU)
46743 #define BBB_SIG_DETECT__WEAK_SIG_THR_CCK__MODIFY(dst, src) \
46744                     (dst) = ((dst) &\
46745                     ~0x0000003fU) | ((u_int32_t)(src) &\
46746                     0x0000003fU)
46747 #define BBB_SIG_DETECT__WEAK_SIG_THR_CCK__VERIFY(src) \
46748                     (!(((u_int32_t)(src)\
46749                     & ~0x0000003fU)))
46750
46751 /* macros for field ant_switch_time */
46752 #define BBB_SIG_DETECT__ANT_SWITCH_TIME__SHIFT                                6
46753 #define BBB_SIG_DETECT__ANT_SWITCH_TIME__WIDTH                                7
46754 #define BBB_SIG_DETECT__ANT_SWITCH_TIME__MASK                       0x00001fc0U
46755 #define BBB_SIG_DETECT__ANT_SWITCH_TIME__READ(src) \
46756                     (((u_int32_t)(src)\
46757                     & 0x00001fc0U) >> 6)
46758 #define BBB_SIG_DETECT__ANT_SWITCH_TIME__WRITE(src) \
46759                     (((u_int32_t)(src)\
46760                     << 6) & 0x00001fc0U)
46761 #define BBB_SIG_DETECT__ANT_SWITCH_TIME__MODIFY(dst, src) \
46762                     (dst) = ((dst) &\
46763                     ~0x00001fc0U) | (((u_int32_t)(src) <<\
46764                     6) & 0x00001fc0U)
46765 #define BBB_SIG_DETECT__ANT_SWITCH_TIME__VERIFY(src) \
46766                     (!((((u_int32_t)(src)\
46767                     << 6) & ~0x00001fc0U)))
46768
46769 /* macros for field enable_ant_fast_div */
46770 #define BBB_SIG_DETECT__ENABLE_ANT_FAST_DIV__SHIFT                           13
46771 #define BBB_SIG_DETECT__ENABLE_ANT_FAST_DIV__WIDTH                            1
46772 #define BBB_SIG_DETECT__ENABLE_ANT_FAST_DIV__MASK                   0x00002000U
46773 #define BBB_SIG_DETECT__ENABLE_ANT_FAST_DIV__READ(src) \
46774                     (((u_int32_t)(src)\
46775                     & 0x00002000U) >> 13)
46776 #define BBB_SIG_DETECT__ENABLE_ANT_FAST_DIV__WRITE(src) \
46777                     (((u_int32_t)(src)\
46778                     << 13) & 0x00002000U)
46779 #define BBB_SIG_DETECT__ENABLE_ANT_FAST_DIV__MODIFY(dst, src) \
46780                     (dst) = ((dst) &\
46781                     ~0x00002000U) | (((u_int32_t)(src) <<\
46782                     13) & 0x00002000U)
46783 #define BBB_SIG_DETECT__ENABLE_ANT_FAST_DIV__VERIFY(src) \
46784                     (!((((u_int32_t)(src)\
46785                     << 13) & ~0x00002000U)))
46786 #define BBB_SIG_DETECT__ENABLE_ANT_FAST_DIV__SET(dst) \
46787                     (dst) = ((dst) &\
46788                     ~0x00002000U) | ((u_int32_t)(1) << 13)
46789 #define BBB_SIG_DETECT__ENABLE_ANT_FAST_DIV__CLR(dst) \
46790                     (dst) = ((dst) &\
46791                     ~0x00002000U) | ((u_int32_t)(0) << 13)
46792
46793 /* macros for field lb_alpha_128_cck */
46794 #define BBB_SIG_DETECT__LB_ALPHA_128_CCK__SHIFT                              14
46795 #define BBB_SIG_DETECT__LB_ALPHA_128_CCK__WIDTH                               1
46796 #define BBB_SIG_DETECT__LB_ALPHA_128_CCK__MASK                      0x00004000U
46797 #define BBB_SIG_DETECT__LB_ALPHA_128_CCK__READ(src) \
46798                     (((u_int32_t)(src)\
46799                     & 0x00004000U) >> 14)
46800 #define BBB_SIG_DETECT__LB_ALPHA_128_CCK__WRITE(src) \
46801                     (((u_int32_t)(src)\
46802                     << 14) & 0x00004000U)
46803 #define BBB_SIG_DETECT__LB_ALPHA_128_CCK__MODIFY(dst, src) \
46804                     (dst) = ((dst) &\
46805                     ~0x00004000U) | (((u_int32_t)(src) <<\
46806                     14) & 0x00004000U)
46807 #define BBB_SIG_DETECT__LB_ALPHA_128_CCK__VERIFY(src) \
46808                     (!((((u_int32_t)(src)\
46809                     << 14) & ~0x00004000U)))
46810 #define BBB_SIG_DETECT__LB_ALPHA_128_CCK__SET(dst) \
46811                     (dst) = ((dst) &\
46812                     ~0x00004000U) | ((u_int32_t)(1) << 14)
46813 #define BBB_SIG_DETECT__LB_ALPHA_128_CCK__CLR(dst) \
46814                     (dst) = ((dst) &\
46815                     ~0x00004000U) | ((u_int32_t)(0) << 14)
46816
46817 /* macros for field lb_rx_enable_cck */
46818 #define BBB_SIG_DETECT__LB_RX_ENABLE_CCK__SHIFT                              15
46819 #define BBB_SIG_DETECT__LB_RX_ENABLE_CCK__WIDTH                               1
46820 #define BBB_SIG_DETECT__LB_RX_ENABLE_CCK__MASK                      0x00008000U
46821 #define BBB_SIG_DETECT__LB_RX_ENABLE_CCK__READ(src) \
46822                     (((u_int32_t)(src)\
46823                     & 0x00008000U) >> 15)
46824 #define BBB_SIG_DETECT__LB_RX_ENABLE_CCK__WRITE(src) \
46825                     (((u_int32_t)(src)\
46826                     << 15) & 0x00008000U)
46827 #define BBB_SIG_DETECT__LB_RX_ENABLE_CCK__MODIFY(dst, src) \
46828                     (dst) = ((dst) &\
46829                     ~0x00008000U) | (((u_int32_t)(src) <<\
46830                     15) & 0x00008000U)
46831 #define BBB_SIG_DETECT__LB_RX_ENABLE_CCK__VERIFY(src) \
46832                     (!((((u_int32_t)(src)\
46833                     << 15) & ~0x00008000U)))
46834 #define BBB_SIG_DETECT__LB_RX_ENABLE_CCK__SET(dst) \
46835                     (dst) = ((dst) &\
46836                     ~0x00008000U) | ((u_int32_t)(1) << 15)
46837 #define BBB_SIG_DETECT__LB_RX_ENABLE_CCK__CLR(dst) \
46838                     (dst) = ((dst) &\
46839                     ~0x00008000U) | ((u_int32_t)(0) << 15)
46840
46841 /* macros for field cyc32_coarse_dc_est_cck */
46842 #define BBB_SIG_DETECT__CYC32_COARSE_DC_EST_CCK__SHIFT                       16
46843 #define BBB_SIG_DETECT__CYC32_COARSE_DC_EST_CCK__WIDTH                        1
46844 #define BBB_SIG_DETECT__CYC32_COARSE_DC_EST_CCK__MASK               0x00010000U
46845 #define BBB_SIG_DETECT__CYC32_COARSE_DC_EST_CCK__READ(src) \
46846                     (((u_int32_t)(src)\
46847                     & 0x00010000U) >> 16)
46848 #define BBB_SIG_DETECT__CYC32_COARSE_DC_EST_CCK__WRITE(src) \
46849                     (((u_int32_t)(src)\
46850                     << 16) & 0x00010000U)
46851 #define BBB_SIG_DETECT__CYC32_COARSE_DC_EST_CCK__MODIFY(dst, src) \
46852                     (dst) = ((dst) &\
46853                     ~0x00010000U) | (((u_int32_t)(src) <<\
46854                     16) & 0x00010000U)
46855 #define BBB_SIG_DETECT__CYC32_COARSE_DC_EST_CCK__VERIFY(src) \
46856                     (!((((u_int32_t)(src)\
46857                     << 16) & ~0x00010000U)))
46858 #define BBB_SIG_DETECT__CYC32_COARSE_DC_EST_CCK__SET(dst) \
46859                     (dst) = ((dst) &\
46860                     ~0x00010000U) | ((u_int32_t)(1) << 16)
46861 #define BBB_SIG_DETECT__CYC32_COARSE_DC_EST_CCK__CLR(dst) \
46862                     (dst) = ((dst) &\
46863                     ~0x00010000U) | ((u_int32_t)(0) << 16)
46864
46865 /* macros for field cyc64_coarse_dc_est_cck */
46866 #define BBB_SIG_DETECT__CYC64_COARSE_DC_EST_CCK__SHIFT                       17
46867 #define BBB_SIG_DETECT__CYC64_COARSE_DC_EST_CCK__WIDTH                        1
46868 #define BBB_SIG_DETECT__CYC64_COARSE_DC_EST_CCK__MASK               0x00020000U
46869 #define BBB_SIG_DETECT__CYC64_COARSE_DC_EST_CCK__READ(src) \
46870                     (((u_int32_t)(src)\
46871                     & 0x00020000U) >> 17)
46872 #define BBB_SIG_DETECT__CYC64_COARSE_DC_EST_CCK__WRITE(src) \
46873                     (((u_int32_t)(src)\
46874                     << 17) & 0x00020000U)
46875 #define BBB_SIG_DETECT__CYC64_COARSE_DC_EST_CCK__MODIFY(dst, src) \
46876                     (dst) = ((dst) &\
46877                     ~0x00020000U) | (((u_int32_t)(src) <<\
46878                     17) & 0x00020000U)
46879 #define BBB_SIG_DETECT__CYC64_COARSE_DC_EST_CCK__VERIFY(src) \
46880                     (!((((u_int32_t)(src)\
46881                     << 17) & ~0x00020000U)))
46882 #define BBB_SIG_DETECT__CYC64_COARSE_DC_EST_CCK__SET(dst) \
46883                     (dst) = ((dst) &\
46884                     ~0x00020000U) | ((u_int32_t)(1) << 17)
46885 #define BBB_SIG_DETECT__CYC64_COARSE_DC_EST_CCK__CLR(dst) \
46886                     (dst) = ((dst) &\
46887                     ~0x00020000U) | ((u_int32_t)(0) << 17)
46888
46889 /* macros for field enable_coarse_dc_cck */
46890 #define BBB_SIG_DETECT__ENABLE_COARSE_DC_CCK__SHIFT                          18
46891 #define BBB_SIG_DETECT__ENABLE_COARSE_DC_CCK__WIDTH                           1
46892 #define BBB_SIG_DETECT__ENABLE_COARSE_DC_CCK__MASK                  0x00040000U
46893 #define BBB_SIG_DETECT__ENABLE_COARSE_DC_CCK__READ(src) \
46894                     (((u_int32_t)(src)\
46895                     & 0x00040000U) >> 18)
46896 #define BBB_SIG_DETECT__ENABLE_COARSE_DC_CCK__WRITE(src) \
46897                     (((u_int32_t)(src)\
46898                     << 18) & 0x00040000U)
46899 #define BBB_SIG_DETECT__ENABLE_COARSE_DC_CCK__MODIFY(dst, src) \
46900                     (dst) = ((dst) &\
46901                     ~0x00040000U) | (((u_int32_t)(src) <<\
46902                     18) & 0x00040000U)
46903 #define BBB_SIG_DETECT__ENABLE_COARSE_DC_CCK__VERIFY(src) \
46904                     (!((((u_int32_t)(src)\
46905                     << 18) & ~0x00040000U)))
46906 #define BBB_SIG_DETECT__ENABLE_COARSE_DC_CCK__SET(dst) \
46907                     (dst) = ((dst) &\
46908                     ~0x00040000U) | ((u_int32_t)(1) << 18)
46909 #define BBB_SIG_DETECT__ENABLE_COARSE_DC_CCK__CLR(dst) \
46910                     (dst) = ((dst) &\
46911                     ~0x00040000U) | ((u_int32_t)(0) << 18)
46912
46913 /* macros for field cyc256_fine_dc_est_cck */
46914 #define BBB_SIG_DETECT__CYC256_FINE_DC_EST_CCK__SHIFT                        19
46915 #define BBB_SIG_DETECT__CYC256_FINE_DC_EST_CCK__WIDTH                         1
46916 #define BBB_SIG_DETECT__CYC256_FINE_DC_EST_CCK__MASK                0x00080000U
46917 #define BBB_SIG_DETECT__CYC256_FINE_DC_EST_CCK__READ(src) \
46918                     (((u_int32_t)(src)\
46919                     & 0x00080000U) >> 19)
46920 #define BBB_SIG_DETECT__CYC256_FINE_DC_EST_CCK__WRITE(src) \
46921                     (((u_int32_t)(src)\
46922                     << 19) & 0x00080000U)
46923 #define BBB_SIG_DETECT__CYC256_FINE_DC_EST_CCK__MODIFY(dst, src) \
46924                     (dst) = ((dst) &\
46925                     ~0x00080000U) | (((u_int32_t)(src) <<\
46926                     19) & 0x00080000U)
46927 #define BBB_SIG_DETECT__CYC256_FINE_DC_EST_CCK__VERIFY(src) \
46928                     (!((((u_int32_t)(src)\
46929                     << 19) & ~0x00080000U)))
46930 #define BBB_SIG_DETECT__CYC256_FINE_DC_EST_CCK__SET(dst) \
46931                     (dst) = ((dst) &\
46932                     ~0x00080000U) | ((u_int32_t)(1) << 19)
46933 #define BBB_SIG_DETECT__CYC256_FINE_DC_EST_CCK__CLR(dst) \
46934                     (dst) = ((dst) &\
46935                     ~0x00080000U) | ((u_int32_t)(0) << 19)
46936
46937 /* macros for field enable_fine_dc_cck */
46938 #define BBB_SIG_DETECT__ENABLE_FINE_DC_CCK__SHIFT                            20
46939 #define BBB_SIG_DETECT__ENABLE_FINE_DC_CCK__WIDTH                             1
46940 #define BBB_SIG_DETECT__ENABLE_FINE_DC_CCK__MASK                    0x00100000U
46941 #define BBB_SIG_DETECT__ENABLE_FINE_DC_CCK__READ(src) \
46942                     (((u_int32_t)(src)\
46943                     & 0x00100000U) >> 20)
46944 #define BBB_SIG_DETECT__ENABLE_FINE_DC_CCK__WRITE(src) \
46945                     (((u_int32_t)(src)\
46946                     << 20) & 0x00100000U)
46947 #define BBB_SIG_DETECT__ENABLE_FINE_DC_CCK__MODIFY(dst, src) \
46948                     (dst) = ((dst) &\
46949                     ~0x00100000U) | (((u_int32_t)(src) <<\
46950                     20) & 0x00100000U)
46951 #define BBB_SIG_DETECT__ENABLE_FINE_DC_CCK__VERIFY(src) \
46952                     (!((((u_int32_t)(src)\
46953                     << 20) & ~0x00100000U)))
46954 #define BBB_SIG_DETECT__ENABLE_FINE_DC_CCK__SET(dst) \
46955                     (dst) = ((dst) &\
46956                     ~0x00100000U) | ((u_int32_t)(1) << 20)
46957 #define BBB_SIG_DETECT__ENABLE_FINE_DC_CCK__CLR(dst) \
46958                     (dst) = ((dst) &\
46959                     ~0x00100000U) | ((u_int32_t)(0) << 20)
46960
46961 /* macros for field delay_start_sync_cck */
46962 #define BBB_SIG_DETECT__DELAY_START_SYNC_CCK__SHIFT                          21
46963 #define BBB_SIG_DETECT__DELAY_START_SYNC_CCK__WIDTH                           1
46964 #define BBB_SIG_DETECT__DELAY_START_SYNC_CCK__MASK                  0x00200000U
46965 #define BBB_SIG_DETECT__DELAY_START_SYNC_CCK__READ(src) \
46966                     (((u_int32_t)(src)\
46967                     & 0x00200000U) >> 21)
46968 #define BBB_SIG_DETECT__DELAY_START_SYNC_CCK__WRITE(src) \
46969                     (((u_int32_t)(src)\
46970                     << 21) & 0x00200000U)
46971 #define BBB_SIG_DETECT__DELAY_START_SYNC_CCK__MODIFY(dst, src) \
46972                     (dst) = ((dst) &\
46973                     ~0x00200000U) | (((u_int32_t)(src) <<\
46974                     21) & 0x00200000U)
46975 #define BBB_SIG_DETECT__DELAY_START_SYNC_CCK__VERIFY(src) \
46976                     (!((((u_int32_t)(src)\
46977                     << 21) & ~0x00200000U)))
46978 #define BBB_SIG_DETECT__DELAY_START_SYNC_CCK__SET(dst) \
46979                     (dst) = ((dst) &\
46980                     ~0x00200000U) | ((u_int32_t)(1) << 21)
46981 #define BBB_SIG_DETECT__DELAY_START_SYNC_CCK__CLR(dst) \
46982                     (dst) = ((dst) &\
46983                     ~0x00200000U) | ((u_int32_t)(0) << 21)
46984
46985 /* macros for field use_dc_est_during_srch */
46986 #define BBB_SIG_DETECT__USE_DC_EST_DURING_SRCH__SHIFT                        22
46987 #define BBB_SIG_DETECT__USE_DC_EST_DURING_SRCH__WIDTH                         1
46988 #define BBB_SIG_DETECT__USE_DC_EST_DURING_SRCH__MASK                0x00400000U
46989 #define BBB_SIG_DETECT__USE_DC_EST_DURING_SRCH__READ(src) \
46990                     (((u_int32_t)(src)\
46991                     & 0x00400000U) >> 22)
46992 #define BBB_SIG_DETECT__USE_DC_EST_DURING_SRCH__WRITE(src) \
46993                     (((u_int32_t)(src)\
46994                     << 22) & 0x00400000U)
46995 #define BBB_SIG_DETECT__USE_DC_EST_DURING_SRCH__MODIFY(dst, src) \
46996                     (dst) = ((dst) &\
46997                     ~0x00400000U) | (((u_int32_t)(src) <<\
46998                     22) & 0x00400000U)
46999 #define BBB_SIG_DETECT__USE_DC_EST_DURING_SRCH__VERIFY(src) \
47000                     (!((((u_int32_t)(src)\
47001                     << 22) & ~0x00400000U)))
47002 #define BBB_SIG_DETECT__USE_DC_EST_DURING_SRCH__SET(dst) \
47003                     (dst) = ((dst) &\
47004                     ~0x00400000U) | ((u_int32_t)(1) << 22)
47005 #define BBB_SIG_DETECT__USE_DC_EST_DURING_SRCH__CLR(dst) \
47006                     (dst) = ((dst) &\
47007                     ~0x00400000U) | ((u_int32_t)(0) << 22)
47008
47009 /* macros for field enable_barker_two_phase */
47010 #define BBB_SIG_DETECT__ENABLE_BARKER_TWO_PHASE__SHIFT                       31
47011 #define BBB_SIG_DETECT__ENABLE_BARKER_TWO_PHASE__WIDTH                        1
47012 #define BBB_SIG_DETECT__ENABLE_BARKER_TWO_PHASE__MASK               0x80000000U
47013 #define BBB_SIG_DETECT__ENABLE_BARKER_TWO_PHASE__READ(src) \
47014                     (((u_int32_t)(src)\
47015                     & 0x80000000U) >> 31)
47016 #define BBB_SIG_DETECT__ENABLE_BARKER_TWO_PHASE__WRITE(src) \
47017                     (((u_int32_t)(src)\
47018                     << 31) & 0x80000000U)
47019 #define BBB_SIG_DETECT__ENABLE_BARKER_TWO_PHASE__MODIFY(dst, src) \
47020                     (dst) = ((dst) &\
47021                     ~0x80000000U) | (((u_int32_t)(src) <<\
47022                     31) & 0x80000000U)
47023 #define BBB_SIG_DETECT__ENABLE_BARKER_TWO_PHASE__VERIFY(src) \
47024                     (!((((u_int32_t)(src)\
47025                     << 31) & ~0x80000000U)))
47026 #define BBB_SIG_DETECT__ENABLE_BARKER_TWO_PHASE__SET(dst) \
47027                     (dst) = ((dst) &\
47028                     ~0x80000000U) | ((u_int32_t)(1) << 31)
47029 #define BBB_SIG_DETECT__ENABLE_BARKER_TWO_PHASE__CLR(dst) \
47030                     (dst) = ((dst) &\
47031                     ~0x80000000U) | ((u_int32_t)(0) << 31)
47032 //#define BBB_SIG_DETECT__TYPE                                          u_int32_t
47033 //#define BBB_SIG_DETECT__READ                                        0x807fffffU
47034 //#define BBB_SIG_DETECT__WRITE                                       0x807fffffU
47035
47036 #endif /* __BBB_SIG_DETECT_MACRO__ */
47037
47038
47039 /* macros for bb_reg_block.bb_agc_reg_map.BB_bbb_sig_detect */
47040 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_BBB_SIG_DETECT__NUM             1
47041
47042 /* macros for BlueprintGlobalNameSpace::bbb_dagc_ctrl */
47043 #ifndef __BBB_DAGC_CTRL_MACRO__
47044 #define __BBB_DAGC_CTRL_MACRO__
47045
47046 /* macros for field enable_dagc_cck */
47047 #define BBB_DAGC_CTRL__ENABLE_DAGC_CCK__SHIFT                                 0
47048 #define BBB_DAGC_CTRL__ENABLE_DAGC_CCK__WIDTH                                 1
47049 #define BBB_DAGC_CTRL__ENABLE_DAGC_CCK__MASK                        0x00000001U
47050 #define BBB_DAGC_CTRL__ENABLE_DAGC_CCK__READ(src) \
47051                     (u_int32_t)(src)\
47052                     & 0x00000001U
47053 #define BBB_DAGC_CTRL__ENABLE_DAGC_CCK__WRITE(src) \
47054                     ((u_int32_t)(src)\
47055                     & 0x00000001U)
47056 #define BBB_DAGC_CTRL__ENABLE_DAGC_CCK__MODIFY(dst, src) \
47057                     (dst) = ((dst) &\
47058                     ~0x00000001U) | ((u_int32_t)(src) &\
47059                     0x00000001U)
47060 #define BBB_DAGC_CTRL__ENABLE_DAGC_CCK__VERIFY(src) \
47061                     (!(((u_int32_t)(src)\
47062                     & ~0x00000001U)))
47063 #define BBB_DAGC_CTRL__ENABLE_DAGC_CCK__SET(dst) \
47064                     (dst) = ((dst) &\
47065                     ~0x00000001U) | (u_int32_t)(1)
47066 #define BBB_DAGC_CTRL__ENABLE_DAGC_CCK__CLR(dst) \
47067                     (dst) = ((dst) &\
47068                     ~0x00000001U) | (u_int32_t)(0)
47069
47070 /* macros for field dagc_target_pwr_cck */
47071 #define BBB_DAGC_CTRL__DAGC_TARGET_PWR_CCK__SHIFT                             1
47072 #define BBB_DAGC_CTRL__DAGC_TARGET_PWR_CCK__WIDTH                             8
47073 #define BBB_DAGC_CTRL__DAGC_TARGET_PWR_CCK__MASK                    0x000001feU
47074 #define BBB_DAGC_CTRL__DAGC_TARGET_PWR_CCK__READ(src) \
47075                     (((u_int32_t)(src)\
47076                     & 0x000001feU) >> 1)
47077 #define BBB_DAGC_CTRL__DAGC_TARGET_PWR_CCK__WRITE(src) \
47078                     (((u_int32_t)(src)\
47079                     << 1) & 0x000001feU)
47080 #define BBB_DAGC_CTRL__DAGC_TARGET_PWR_CCK__MODIFY(dst, src) \
47081                     (dst) = ((dst) &\
47082                     ~0x000001feU) | (((u_int32_t)(src) <<\
47083                     1) & 0x000001feU)
47084 #define BBB_DAGC_CTRL__DAGC_TARGET_PWR_CCK__VERIFY(src) \
47085                     (!((((u_int32_t)(src)\
47086                     << 1) & ~0x000001feU)))
47087
47088 /* macros for field enable_barker_rssi_thr */
47089 #define BBB_DAGC_CTRL__ENABLE_BARKER_RSSI_THR__SHIFT                          9
47090 #define BBB_DAGC_CTRL__ENABLE_BARKER_RSSI_THR__WIDTH                          1
47091 #define BBB_DAGC_CTRL__ENABLE_BARKER_RSSI_THR__MASK                 0x00000200U
47092 #define BBB_DAGC_CTRL__ENABLE_BARKER_RSSI_THR__READ(src) \
47093                     (((u_int32_t)(src)\
47094                     & 0x00000200U) >> 9)
47095 #define BBB_DAGC_CTRL__ENABLE_BARKER_RSSI_THR__WRITE(src) \
47096                     (((u_int32_t)(src)\
47097                     << 9) & 0x00000200U)
47098 #define BBB_DAGC_CTRL__ENABLE_BARKER_RSSI_THR__MODIFY(dst, src) \
47099                     (dst) = ((dst) &\
47100                     ~0x00000200U) | (((u_int32_t)(src) <<\
47101                     9) & 0x00000200U)
47102 #define BBB_DAGC_CTRL__ENABLE_BARKER_RSSI_THR__VERIFY(src) \
47103                     (!((((u_int32_t)(src)\
47104                     << 9) & ~0x00000200U)))
47105 #define BBB_DAGC_CTRL__ENABLE_BARKER_RSSI_THR__SET(dst) \
47106                     (dst) = ((dst) &\
47107                     ~0x00000200U) | ((u_int32_t)(1) << 9)
47108 #define BBB_DAGC_CTRL__ENABLE_BARKER_RSSI_THR__CLR(dst) \
47109                     (dst) = ((dst) &\
47110                     ~0x00000200U) | ((u_int32_t)(0) << 9)
47111
47112 /* macros for field barker_rssi_thr */
47113 #define BBB_DAGC_CTRL__BARKER_RSSI_THR__SHIFT                                10
47114 #define BBB_DAGC_CTRL__BARKER_RSSI_THR__WIDTH                                 7
47115 #define BBB_DAGC_CTRL__BARKER_RSSI_THR__MASK                        0x0001fc00U
47116 #define BBB_DAGC_CTRL__BARKER_RSSI_THR__READ(src) \
47117                     (((u_int32_t)(src)\
47118                     & 0x0001fc00U) >> 10)
47119 #define BBB_DAGC_CTRL__BARKER_RSSI_THR__WRITE(src) \
47120                     (((u_int32_t)(src)\
47121                     << 10) & 0x0001fc00U)
47122 #define BBB_DAGC_CTRL__BARKER_RSSI_THR__MODIFY(dst, src) \
47123                     (dst) = ((dst) &\
47124                     ~0x0001fc00U) | (((u_int32_t)(src) <<\
47125                     10) & 0x0001fc00U)
47126 #define BBB_DAGC_CTRL__BARKER_RSSI_THR__VERIFY(src) \
47127                     (!((((u_int32_t)(src)\
47128                     << 10) & ~0x0001fc00U)))
47129
47130 /* macros for field enable_firstep_sel */
47131 #define BBB_DAGC_CTRL__ENABLE_FIRSTEP_SEL__SHIFT                             17
47132 #define BBB_DAGC_CTRL__ENABLE_FIRSTEP_SEL__WIDTH                              1
47133 #define BBB_DAGC_CTRL__ENABLE_FIRSTEP_SEL__MASK                     0x00020000U
47134 #define BBB_DAGC_CTRL__ENABLE_FIRSTEP_SEL__READ(src) \
47135                     (((u_int32_t)(src)\
47136                     & 0x00020000U) >> 17)
47137 #define BBB_DAGC_CTRL__ENABLE_FIRSTEP_SEL__WRITE(src) \
47138                     (((u_int32_t)(src)\
47139                     << 17) & 0x00020000U)
47140 #define BBB_DAGC_CTRL__ENABLE_FIRSTEP_SEL__MODIFY(dst, src) \
47141                     (dst) = ((dst) &\
47142                     ~0x00020000U) | (((u_int32_t)(src) <<\
47143                     17) & 0x00020000U)
47144 #define BBB_DAGC_CTRL__ENABLE_FIRSTEP_SEL__VERIFY(src) \
47145                     (!((((u_int32_t)(src)\
47146                     << 17) & ~0x00020000U)))
47147 #define BBB_DAGC_CTRL__ENABLE_FIRSTEP_SEL__SET(dst) \
47148                     (dst) = ((dst) &\
47149                     ~0x00020000U) | ((u_int32_t)(1) << 17)
47150 #define BBB_DAGC_CTRL__ENABLE_FIRSTEP_SEL__CLR(dst) \
47151                     (dst) = ((dst) &\
47152                     ~0x00020000U) | ((u_int32_t)(0) << 17)
47153
47154 /* macros for field firstep_2 */
47155 #define BBB_DAGC_CTRL__FIRSTEP_2__SHIFT                                      18
47156 #define BBB_DAGC_CTRL__FIRSTEP_2__WIDTH                                       6
47157 #define BBB_DAGC_CTRL__FIRSTEP_2__MASK                              0x00fc0000U
47158 #define BBB_DAGC_CTRL__FIRSTEP_2__READ(src) \
47159                     (((u_int32_t)(src)\
47160                     & 0x00fc0000U) >> 18)
47161 #define BBB_DAGC_CTRL__FIRSTEP_2__WRITE(src) \
47162                     (((u_int32_t)(src)\
47163                     << 18) & 0x00fc0000U)
47164 #define BBB_DAGC_CTRL__FIRSTEP_2__MODIFY(dst, src) \
47165                     (dst) = ((dst) &\
47166                     ~0x00fc0000U) | (((u_int32_t)(src) <<\
47167                     18) & 0x00fc0000U)
47168 #define BBB_DAGC_CTRL__FIRSTEP_2__VERIFY(src) \
47169                     (!((((u_int32_t)(src)\
47170                     << 18) & ~0x00fc0000U)))
47171
47172 /* macros for field firstep_count_lgmax */
47173 #define BBB_DAGC_CTRL__FIRSTEP_COUNT_LGMAX__SHIFT                            24
47174 #define BBB_DAGC_CTRL__FIRSTEP_COUNT_LGMAX__WIDTH                             4
47175 #define BBB_DAGC_CTRL__FIRSTEP_COUNT_LGMAX__MASK                    0x0f000000U
47176 #define BBB_DAGC_CTRL__FIRSTEP_COUNT_LGMAX__READ(src) \
47177                     (((u_int32_t)(src)\
47178                     & 0x0f000000U) >> 24)
47179 #define BBB_DAGC_CTRL__FIRSTEP_COUNT_LGMAX__WRITE(src) \
47180                     (((u_int32_t)(src)\
47181                     << 24) & 0x0f000000U)
47182 #define BBB_DAGC_CTRL__FIRSTEP_COUNT_LGMAX__MODIFY(dst, src) \
47183                     (dst) = ((dst) &\
47184                     ~0x0f000000U) | (((u_int32_t)(src) <<\
47185                     24) & 0x0f000000U)
47186 #define BBB_DAGC_CTRL__FIRSTEP_COUNT_LGMAX__VERIFY(src) \
47187                     (!((((u_int32_t)(src)\
47188                     << 24) & ~0x0f000000U)))
47189
47190 /* macros for field force_rx_chain_cck_0 */
47191 #define BBB_DAGC_CTRL__FORCE_RX_CHAIN_CCK_0__SHIFT                           28
47192 #define BBB_DAGC_CTRL__FORCE_RX_CHAIN_CCK_0__WIDTH                            2
47193 #define BBB_DAGC_CTRL__FORCE_RX_CHAIN_CCK_0__MASK                   0x30000000U
47194 #define BBB_DAGC_CTRL__FORCE_RX_CHAIN_CCK_0__READ(src) \
47195                     (((u_int32_t)(src)\
47196                     & 0x30000000U) >> 28)
47197 #define BBB_DAGC_CTRL__FORCE_RX_CHAIN_CCK_0__WRITE(src) \
47198                     (((u_int32_t)(src)\
47199                     << 28) & 0x30000000U)
47200 #define BBB_DAGC_CTRL__FORCE_RX_CHAIN_CCK_0__MODIFY(dst, src) \
47201                     (dst) = ((dst) &\
47202                     ~0x30000000U) | (((u_int32_t)(src) <<\
47203                     28) & 0x30000000U)
47204 #define BBB_DAGC_CTRL__FORCE_RX_CHAIN_CCK_0__VERIFY(src) \
47205                     (!((((u_int32_t)(src)\
47206                     << 28) & ~0x30000000U)))
47207
47208 /* macros for field force_rx_chain_cck_1 */
47209 #define BBB_DAGC_CTRL__FORCE_RX_CHAIN_CCK_1__SHIFT                           30
47210 #define BBB_DAGC_CTRL__FORCE_RX_CHAIN_CCK_1__WIDTH                            2
47211 #define BBB_DAGC_CTRL__FORCE_RX_CHAIN_CCK_1__MASK                   0xc0000000U
47212 #define BBB_DAGC_CTRL__FORCE_RX_CHAIN_CCK_1__READ(src) \
47213                     (((u_int32_t)(src)\
47214                     & 0xc0000000U) >> 30)
47215 #define BBB_DAGC_CTRL__FORCE_RX_CHAIN_CCK_1__WRITE(src) \
47216                     (((u_int32_t)(src)\
47217                     << 30) & 0xc0000000U)
47218 #define BBB_DAGC_CTRL__FORCE_RX_CHAIN_CCK_1__MODIFY(dst, src) \
47219                     (dst) = ((dst) &\
47220                     ~0xc0000000U) | (((u_int32_t)(src) <<\
47221                     30) & 0xc0000000U)
47222 #define BBB_DAGC_CTRL__FORCE_RX_CHAIN_CCK_1__VERIFY(src) \
47223                     (!((((u_int32_t)(src)\
47224                     << 30) & ~0xc0000000U)))
47225 #define BBB_DAGC_CTRL__TYPE                                           u_int32_t
47226 #define BBB_DAGC_CTRL__READ                                         0xffffffffU
47227 #define BBB_DAGC_CTRL__WRITE                                        0xffffffffU
47228
47229 #endif /* __BBB_DAGC_CTRL_MACRO__ */
47230
47231
47232 /* macros for bb_reg_block.bb_agc_reg_map.BB_bbb_dagc_ctrl */
47233 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_BBB_DAGC_CTRL__NUM              1
47234
47235 /* macros for BlueprintGlobalNameSpace::iqcorr_ctrl_cck */
47236 #ifndef __IQCORR_CTRL_CCK_MACRO__
47237 #define __IQCORR_CTRL_CCK_MACRO__
47238
47239 /* macros for field iqcorr_q_q_coff_cck */
47240 #define IQCORR_CTRL_CCK__IQCORR_Q_Q_COFF_CCK__SHIFT                           0
47241 #define IQCORR_CTRL_CCK__IQCORR_Q_Q_COFF_CCK__WIDTH                           5
47242 #define IQCORR_CTRL_CCK__IQCORR_Q_Q_COFF_CCK__MASK                  0x0000001fU
47243 #define IQCORR_CTRL_CCK__IQCORR_Q_Q_COFF_CCK__READ(src) \
47244                     (u_int32_t)(src)\
47245                     & 0x0000001fU
47246 #define IQCORR_CTRL_CCK__IQCORR_Q_Q_COFF_CCK__WRITE(src) \
47247                     ((u_int32_t)(src)\
47248                     & 0x0000001fU)
47249 #define IQCORR_CTRL_CCK__IQCORR_Q_Q_COFF_CCK__MODIFY(dst, src) \
47250                     (dst) = ((dst) &\
47251                     ~0x0000001fU) | ((u_int32_t)(src) &\
47252                     0x0000001fU)
47253 #define IQCORR_CTRL_CCK__IQCORR_Q_Q_COFF_CCK__VERIFY(src) \
47254                     (!(((u_int32_t)(src)\
47255                     & ~0x0000001fU)))
47256
47257 /* macros for field iqcorr_q_i_coff_cck */
47258 #define IQCORR_CTRL_CCK__IQCORR_Q_I_COFF_CCK__SHIFT                           5
47259 #define IQCORR_CTRL_CCK__IQCORR_Q_I_COFF_CCK__WIDTH                           6
47260 #define IQCORR_CTRL_CCK__IQCORR_Q_I_COFF_CCK__MASK                  0x000007e0U
47261 #define IQCORR_CTRL_CCK__IQCORR_Q_I_COFF_CCK__READ(src) \
47262                     (((u_int32_t)(src)\
47263                     & 0x000007e0U) >> 5)
47264 #define IQCORR_CTRL_CCK__IQCORR_Q_I_COFF_CCK__WRITE(src) \
47265                     (((u_int32_t)(src)\
47266                     << 5) & 0x000007e0U)
47267 #define IQCORR_CTRL_CCK__IQCORR_Q_I_COFF_CCK__MODIFY(dst, src) \
47268                     (dst) = ((dst) &\
47269                     ~0x000007e0U) | (((u_int32_t)(src) <<\
47270                     5) & 0x000007e0U)
47271 #define IQCORR_CTRL_CCK__IQCORR_Q_I_COFF_CCK__VERIFY(src) \
47272                     (!((((u_int32_t)(src)\
47273                     << 5) & ~0x000007e0U)))
47274
47275 /* macros for field enable_iqcorr_cck */
47276 #define IQCORR_CTRL_CCK__ENABLE_IQCORR_CCK__SHIFT                            11
47277 #define IQCORR_CTRL_CCK__ENABLE_IQCORR_CCK__WIDTH                             1
47278 #define IQCORR_CTRL_CCK__ENABLE_IQCORR_CCK__MASK                    0x00000800U
47279 #define IQCORR_CTRL_CCK__ENABLE_IQCORR_CCK__READ(src) \
47280                     (((u_int32_t)(src)\
47281                     & 0x00000800U) >> 11)
47282 #define IQCORR_CTRL_CCK__ENABLE_IQCORR_CCK__WRITE(src) \
47283                     (((u_int32_t)(src)\
47284                     << 11) & 0x00000800U)
47285 #define IQCORR_CTRL_CCK__ENABLE_IQCORR_CCK__MODIFY(dst, src) \
47286                     (dst) = ((dst) &\
47287                     ~0x00000800U) | (((u_int32_t)(src) <<\
47288                     11) & 0x00000800U)
47289 #define IQCORR_CTRL_CCK__ENABLE_IQCORR_CCK__VERIFY(src) \
47290                     (!((((u_int32_t)(src)\
47291                     << 11) & ~0x00000800U)))
47292 #define IQCORR_CTRL_CCK__ENABLE_IQCORR_CCK__SET(dst) \
47293                     (dst) = ((dst) &\
47294                     ~0x00000800U) | ((u_int32_t)(1) << 11)
47295 #define IQCORR_CTRL_CCK__ENABLE_IQCORR_CCK__CLR(dst) \
47296                     (dst) = ((dst) &\
47297                     ~0x00000800U) | ((u_int32_t)(0) << 11)
47298
47299 /* macros for field rxcal_meas_time_sel */
47300 #define IQCORR_CTRL_CCK__RXCAL_MEAS_TIME_SEL__SHIFT                          12
47301 #define IQCORR_CTRL_CCK__RXCAL_MEAS_TIME_SEL__WIDTH                           2
47302 #define IQCORR_CTRL_CCK__RXCAL_MEAS_TIME_SEL__MASK                  0x00003000U
47303 #define IQCORR_CTRL_CCK__RXCAL_MEAS_TIME_SEL__READ(src) \
47304                     (((u_int32_t)(src)\
47305                     & 0x00003000U) >> 12)
47306 #define IQCORR_CTRL_CCK__RXCAL_MEAS_TIME_SEL__WRITE(src) \
47307                     (((u_int32_t)(src)\
47308                     << 12) & 0x00003000U)
47309 #define IQCORR_CTRL_CCK__RXCAL_MEAS_TIME_SEL__MODIFY(dst, src) \
47310                     (dst) = ((dst) &\
47311                     ~0x00003000U) | (((u_int32_t)(src) <<\
47312                     12) & 0x00003000U)
47313 #define IQCORR_CTRL_CCK__RXCAL_MEAS_TIME_SEL__VERIFY(src) \
47314                     (!((((u_int32_t)(src)\
47315                     << 12) & ~0x00003000U)))
47316
47317 /* macros for field clcal_meas_time_sel */
47318 #define IQCORR_CTRL_CCK__CLCAL_MEAS_TIME_SEL__SHIFT                          14
47319 #define IQCORR_CTRL_CCK__CLCAL_MEAS_TIME_SEL__WIDTH                           2
47320 #define IQCORR_CTRL_CCK__CLCAL_MEAS_TIME_SEL__MASK                  0x0000c000U
47321 #define IQCORR_CTRL_CCK__CLCAL_MEAS_TIME_SEL__READ(src) \
47322                     (((u_int32_t)(src)\
47323                     & 0x0000c000U) >> 14)
47324 #define IQCORR_CTRL_CCK__CLCAL_MEAS_TIME_SEL__WRITE(src) \
47325                     (((u_int32_t)(src)\
47326                     << 14) & 0x0000c000U)
47327 #define IQCORR_CTRL_CCK__CLCAL_MEAS_TIME_SEL__MODIFY(dst, src) \
47328                     (dst) = ((dst) &\
47329                     ~0x0000c000U) | (((u_int32_t)(src) <<\
47330                     14) & 0x0000c000U)
47331 #define IQCORR_CTRL_CCK__CLCAL_MEAS_TIME_SEL__VERIFY(src) \
47332                     (!((((u_int32_t)(src)\
47333                     << 14) & ~0x0000c000U)))
47334
47335 /* macros for field cf_clc_init_rfgain */
47336 #define IQCORR_CTRL_CCK__CF_CLC_INIT_RFGAIN__SHIFT                           16
47337 #define IQCORR_CTRL_CCK__CF_CLC_INIT_RFGAIN__WIDTH                            5
47338 #define IQCORR_CTRL_CCK__CF_CLC_INIT_RFGAIN__MASK                   0x001f0000U
47339 #define IQCORR_CTRL_CCK__CF_CLC_INIT_RFGAIN__READ(src) \
47340                     (((u_int32_t)(src)\
47341                     & 0x001f0000U) >> 16)
47342 #define IQCORR_CTRL_CCK__CF_CLC_INIT_RFGAIN__WRITE(src) \
47343                     (((u_int32_t)(src)\
47344                     << 16) & 0x001f0000U)
47345 #define IQCORR_CTRL_CCK__CF_CLC_INIT_RFGAIN__MODIFY(dst, src) \
47346                     (dst) = ((dst) &\
47347                     ~0x001f0000U) | (((u_int32_t)(src) <<\
47348                     16) & 0x001f0000U)
47349 #define IQCORR_CTRL_CCK__CF_CLC_INIT_RFGAIN__VERIFY(src) \
47350                     (!((((u_int32_t)(src)\
47351                     << 16) & ~0x001f0000U)))
47352 #define IQCORR_CTRL_CCK__TYPE                                         u_int32_t
47353 #define IQCORR_CTRL_CCK__READ                                       0x001fffffU
47354 #define IQCORR_CTRL_CCK__WRITE                                      0x001fffffU
47355
47356 #endif /* __IQCORR_CTRL_CCK_MACRO__ */
47357
47358
47359 /* macros for bb_reg_block.bb_agc_reg_map.BB_iqcorr_ctrl_cck */
47360 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_IQCORR_CTRL_CCK__NUM            1
47361
47362 /* macros for BlueprintGlobalNameSpace::cck_spur_mit */
47363 #ifndef __CCK_SPUR_MIT_MACRO__
47364 #define __CCK_SPUR_MIT_MACRO__
47365
47366 /* macros for field use_cck_spur_mit */
47367 #define CCK_SPUR_MIT__USE_CCK_SPUR_MIT__SHIFT                                 0
47368 #define CCK_SPUR_MIT__USE_CCK_SPUR_MIT__WIDTH                                 1
47369 #define CCK_SPUR_MIT__USE_CCK_SPUR_MIT__MASK                        0x00000001U
47370 #define CCK_SPUR_MIT__USE_CCK_SPUR_MIT__READ(src) \
47371                     (u_int32_t)(src)\
47372                     & 0x00000001U
47373 #define CCK_SPUR_MIT__USE_CCK_SPUR_MIT__WRITE(src) \
47374                     ((u_int32_t)(src)\
47375                     & 0x00000001U)
47376 #define CCK_SPUR_MIT__USE_CCK_SPUR_MIT__MODIFY(dst, src) \
47377                     (dst) = ((dst) &\
47378                     ~0x00000001U) | ((u_int32_t)(src) &\
47379                     0x00000001U)
47380 #define CCK_SPUR_MIT__USE_CCK_SPUR_MIT__VERIFY(src) \
47381                     (!(((u_int32_t)(src)\
47382                     & ~0x00000001U)))
47383 #define CCK_SPUR_MIT__USE_CCK_SPUR_MIT__SET(dst) \
47384                     (dst) = ((dst) &\
47385                     ~0x00000001U) | (u_int32_t)(1)
47386 #define CCK_SPUR_MIT__USE_CCK_SPUR_MIT__CLR(dst) \
47387                     (dst) = ((dst) &\
47388                     ~0x00000001U) | (u_int32_t)(0)
47389
47390 /* macros for field spur_rssi_thr */
47391 #define CCK_SPUR_MIT__SPUR_RSSI_THR__SHIFT                                    1
47392 #define CCK_SPUR_MIT__SPUR_RSSI_THR__WIDTH                                    8
47393 #define CCK_SPUR_MIT__SPUR_RSSI_THR__MASK                           0x000001feU
47394 #define CCK_SPUR_MIT__SPUR_RSSI_THR__READ(src) \
47395                     (((u_int32_t)(src)\
47396                     & 0x000001feU) >> 1)
47397 #define CCK_SPUR_MIT__SPUR_RSSI_THR__WRITE(src) \
47398                     (((u_int32_t)(src)\
47399                     << 1) & 0x000001feU)
47400 #define CCK_SPUR_MIT__SPUR_RSSI_THR__MODIFY(dst, src) \
47401                     (dst) = ((dst) &\
47402                     ~0x000001feU) | (((u_int32_t)(src) <<\
47403                     1) & 0x000001feU)
47404 #define CCK_SPUR_MIT__SPUR_RSSI_THR__VERIFY(src) \
47405                     (!((((u_int32_t)(src)\
47406                     << 1) & ~0x000001feU)))
47407
47408 /* macros for field cck_spur_freq */
47409 #define CCK_SPUR_MIT__CCK_SPUR_FREQ__SHIFT                                    9
47410 #define CCK_SPUR_MIT__CCK_SPUR_FREQ__WIDTH                                   20
47411 #define CCK_SPUR_MIT__CCK_SPUR_FREQ__MASK                           0x1ffffe00U
47412 #define CCK_SPUR_MIT__CCK_SPUR_FREQ__READ(src) \
47413                     (((u_int32_t)(src)\
47414                     & 0x1ffffe00U) >> 9)
47415 #define CCK_SPUR_MIT__CCK_SPUR_FREQ__WRITE(src) \
47416                     (((u_int32_t)(src)\
47417                     << 9) & 0x1ffffe00U)
47418 #define CCK_SPUR_MIT__CCK_SPUR_FREQ__MODIFY(dst, src) \
47419                     (dst) = ((dst) &\
47420                     ~0x1ffffe00U) | (((u_int32_t)(src) <<\
47421                     9) & 0x1ffffe00U)
47422 #define CCK_SPUR_MIT__CCK_SPUR_FREQ__VERIFY(src) \
47423                     (!((((u_int32_t)(src)\
47424                     << 9) & ~0x1ffffe00U)))
47425
47426 /* macros for field spur_filter_type */
47427 #define CCK_SPUR_MIT__SPUR_FILTER_TYPE__SHIFT                                29
47428 #define CCK_SPUR_MIT__SPUR_FILTER_TYPE__WIDTH                                 2
47429 #define CCK_SPUR_MIT__SPUR_FILTER_TYPE__MASK                        0x60000000U
47430 #define CCK_SPUR_MIT__SPUR_FILTER_TYPE__READ(src) \
47431                     (((u_int32_t)(src)\
47432                     & 0x60000000U) >> 29)
47433 #define CCK_SPUR_MIT__SPUR_FILTER_TYPE__WRITE(src) \
47434                     (((u_int32_t)(src)\
47435                     << 29) & 0x60000000U)
47436 #define CCK_SPUR_MIT__SPUR_FILTER_TYPE__MODIFY(dst, src) \
47437                     (dst) = ((dst) &\
47438                     ~0x60000000U) | (((u_int32_t)(src) <<\
47439                     29) & 0x60000000U)
47440 #define CCK_SPUR_MIT__SPUR_FILTER_TYPE__VERIFY(src) \
47441                     (!((((u_int32_t)(src)\
47442                     << 29) & ~0x60000000U)))
47443 #define CCK_SPUR_MIT__TYPE                                            u_int32_t
47444 #define CCK_SPUR_MIT__READ                                          0x7fffffffU
47445 #define CCK_SPUR_MIT__WRITE                                         0x7fffffffU
47446
47447 #endif /* __CCK_SPUR_MIT_MACRO__ */
47448
47449
47450 /* macros for bb_reg_block.bb_agc_reg_map.BB_cck_spur_mit */
47451 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_CCK_SPUR_MIT__NUM               1
47452
47453 /* macros for BlueprintGlobalNameSpace::mrc_cck_ctrl */
47454 #ifndef __MRC_CCK_CTRL_MACRO__
47455 #define __MRC_CCK_CTRL_MACRO__
47456
47457 /* macros for field bbb_mrc_en */
47458 #define MRC_CCK_CTRL__BBB_MRC_EN__SHIFT                                       0
47459 #define MRC_CCK_CTRL__BBB_MRC_EN__WIDTH                                       1
47460 #define MRC_CCK_CTRL__BBB_MRC_EN__MASK                              0x00000001U
47461 #define MRC_CCK_CTRL__BBB_MRC_EN__READ(src)      (u_int32_t)(src) & 0x00000001U
47462 #define MRC_CCK_CTRL__BBB_MRC_EN__WRITE(src)   ((u_int32_t)(src) & 0x00000001U)
47463 #define MRC_CCK_CTRL__BBB_MRC_EN__MODIFY(dst, src) \
47464                     (dst) = ((dst) &\
47465                     ~0x00000001U) | ((u_int32_t)(src) &\
47466                     0x00000001U)
47467 #define MRC_CCK_CTRL__BBB_MRC_EN__VERIFY(src) \
47468                     (!(((u_int32_t)(src)\
47469                     & ~0x00000001U)))
47470 #define MRC_CCK_CTRL__BBB_MRC_EN__SET(dst) \
47471                     (dst) = ((dst) &\
47472                     ~0x00000001U) | (u_int32_t)(1)
47473 #define MRC_CCK_CTRL__BBB_MRC_EN__CLR(dst) \
47474                     (dst) = ((dst) &\
47475                     ~0x00000001U) | (u_int32_t)(0)
47476
47477 /* macros for field agcdp_cck_mrc_mux_reg */
47478 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_MUX_REG__SHIFT                            1
47479 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_MUX_REG__WIDTH                            1
47480 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_MUX_REG__MASK                   0x00000002U
47481 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_MUX_REG__READ(src) \
47482                     (((u_int32_t)(src)\
47483                     & 0x00000002U) >> 1)
47484 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_MUX_REG__WRITE(src) \
47485                     (((u_int32_t)(src)\
47486                     << 1) & 0x00000002U)
47487 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_MUX_REG__MODIFY(dst, src) \
47488                     (dst) = ((dst) &\
47489                     ~0x00000002U) | (((u_int32_t)(src) <<\
47490                     1) & 0x00000002U)
47491 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_MUX_REG__VERIFY(src) \
47492                     (!((((u_int32_t)(src)\
47493                     << 1) & ~0x00000002U)))
47494 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_MUX_REG__SET(dst) \
47495                     (dst) = ((dst) &\
47496                     ~0x00000002U) | ((u_int32_t)(1) << 1)
47497 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_MUX_REG__CLR(dst) \
47498                     (dst) = ((dst) &\
47499                     ~0x00000002U) | ((u_int32_t)(0) << 1)
47500
47501 /* macros for field agcdp_cck_pd_accu_thr_hi */
47502 #define MRC_CCK_CTRL__AGCDP_CCK_PD_ACCU_THR_HI__SHIFT                         2
47503 #define MRC_CCK_CTRL__AGCDP_CCK_PD_ACCU_THR_HI__WIDTH                         3
47504 #define MRC_CCK_CTRL__AGCDP_CCK_PD_ACCU_THR_HI__MASK                0x0000001cU
47505 #define MRC_CCK_CTRL__AGCDP_CCK_PD_ACCU_THR_HI__READ(src) \
47506                     (((u_int32_t)(src)\
47507                     & 0x0000001cU) >> 2)
47508 #define MRC_CCK_CTRL__AGCDP_CCK_PD_ACCU_THR_HI__WRITE(src) \
47509                     (((u_int32_t)(src)\
47510                     << 2) & 0x0000001cU)
47511 #define MRC_CCK_CTRL__AGCDP_CCK_PD_ACCU_THR_HI__MODIFY(dst, src) \
47512                     (dst) = ((dst) &\
47513                     ~0x0000001cU) | (((u_int32_t)(src) <<\
47514                     2) & 0x0000001cU)
47515 #define MRC_CCK_CTRL__AGCDP_CCK_PD_ACCU_THR_HI__VERIFY(src) \
47516                     (!((((u_int32_t)(src)\
47517                     << 2) & ~0x0000001cU)))
47518
47519 /* macros for field agcdp_cck_pd_accu_thr_low */
47520 #define MRC_CCK_CTRL__AGCDP_CCK_PD_ACCU_THR_LOW__SHIFT                        5
47521 #define MRC_CCK_CTRL__AGCDP_CCK_PD_ACCU_THR_LOW__WIDTH                        3
47522 #define MRC_CCK_CTRL__AGCDP_CCK_PD_ACCU_THR_LOW__MASK               0x000000e0U
47523 #define MRC_CCK_CTRL__AGCDP_CCK_PD_ACCU_THR_LOW__READ(src) \
47524                     (((u_int32_t)(src)\
47525                     & 0x000000e0U) >> 5)
47526 #define MRC_CCK_CTRL__AGCDP_CCK_PD_ACCU_THR_LOW__WRITE(src) \
47527                     (((u_int32_t)(src)\
47528                     << 5) & 0x000000e0U)
47529 #define MRC_CCK_CTRL__AGCDP_CCK_PD_ACCU_THR_LOW__MODIFY(dst, src) \
47530                     (dst) = ((dst) &\
47531                     ~0x000000e0U) | (((u_int32_t)(src) <<\
47532                     5) & 0x000000e0U)
47533 #define MRC_CCK_CTRL__AGCDP_CCK_PD_ACCU_THR_LOW__VERIFY(src) \
47534                     (!((((u_int32_t)(src)\
47535                     << 5) & ~0x000000e0U)))
47536
47537 /* macros for field agcdp_cck_barker_rssi_thr */
47538 #define MRC_CCK_CTRL__AGCDP_CCK_BARKER_RSSI_THR__SHIFT                        8
47539 #define MRC_CCK_CTRL__AGCDP_CCK_BARKER_RSSI_THR__WIDTH                        4
47540 #define MRC_CCK_CTRL__AGCDP_CCK_BARKER_RSSI_THR__MASK               0x00000f00U
47541 #define MRC_CCK_CTRL__AGCDP_CCK_BARKER_RSSI_THR__READ(src) \
47542                     (((u_int32_t)(src)\
47543                     & 0x00000f00U) >> 8)
47544 #define MRC_CCK_CTRL__AGCDP_CCK_BARKER_RSSI_THR__WRITE(src) \
47545                     (((u_int32_t)(src)\
47546                     << 8) & 0x00000f00U)
47547 #define MRC_CCK_CTRL__AGCDP_CCK_BARKER_RSSI_THR__MODIFY(dst, src) \
47548                     (dst) = ((dst) &\
47549                     ~0x00000f00U) | (((u_int32_t)(src) <<\
47550                     8) & 0x00000f00U)
47551 #define MRC_CCK_CTRL__AGCDP_CCK_BARKER_RSSI_THR__VERIFY(src) \
47552                     (!((((u_int32_t)(src)\
47553                     << 8) & ~0x00000f00U)))
47554
47555 /* macros for field agcdp_cck_mrc_bk_thr_hi */
47556 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_BK_THR_HI__SHIFT                         12
47557 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_BK_THR_HI__WIDTH                          5
47558 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_BK_THR_HI__MASK                 0x0001f000U
47559 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_BK_THR_HI__READ(src) \
47560                     (((u_int32_t)(src)\
47561                     & 0x0001f000U) >> 12)
47562 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_BK_THR_HI__WRITE(src) \
47563                     (((u_int32_t)(src)\
47564                     << 12) & 0x0001f000U)
47565 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_BK_THR_HI__MODIFY(dst, src) \
47566                     (dst) = ((dst) &\
47567                     ~0x0001f000U) | (((u_int32_t)(src) <<\
47568                     12) & 0x0001f000U)
47569 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_BK_THR_HI__VERIFY(src) \
47570                     (!((((u_int32_t)(src)\
47571                     << 12) & ~0x0001f000U)))
47572
47573 /* macros for field agcdp_cck_mrc_bk_thr_low */
47574 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_BK_THR_LOW__SHIFT                        17
47575 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_BK_THR_LOW__WIDTH                         5
47576 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_BK_THR_LOW__MASK                0x003e0000U
47577 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_BK_THR_LOW__READ(src) \
47578                     (((u_int32_t)(src)\
47579                     & 0x003e0000U) >> 17)
47580 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_BK_THR_LOW__WRITE(src) \
47581                     (((u_int32_t)(src)\
47582                     << 17) & 0x003e0000U)
47583 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_BK_THR_LOW__MODIFY(dst, src) \
47584                     (dst) = ((dst) &\
47585                     ~0x003e0000U) | (((u_int32_t)(src) <<\
47586                     17) & 0x003e0000U)
47587 #define MRC_CCK_CTRL__AGCDP_CCK_MRC_BK_THR_LOW__VERIFY(src) \
47588                     (!((((u_int32_t)(src)\
47589                     << 17) & ~0x003e0000U)))
47590
47591 /* macros for field agcdp_cck_min_value */
47592 #define MRC_CCK_CTRL__AGCDP_CCK_MIN_VALUE__SHIFT                             22
47593 #define MRC_CCK_CTRL__AGCDP_CCK_MIN_VALUE__WIDTH                              6
47594 #define MRC_CCK_CTRL__AGCDP_CCK_MIN_VALUE__MASK                     0x0fc00000U
47595 #define MRC_CCK_CTRL__AGCDP_CCK_MIN_VALUE__READ(src) \
47596                     (((u_int32_t)(src)\
47597                     & 0x0fc00000U) >> 22)
47598 #define MRC_CCK_CTRL__AGCDP_CCK_MIN_VALUE__WRITE(src) \
47599                     (((u_int32_t)(src)\
47600                     << 22) & 0x0fc00000U)
47601 #define MRC_CCK_CTRL__AGCDP_CCK_MIN_VALUE__MODIFY(dst, src) \
47602                     (dst) = ((dst) &\
47603                     ~0x0fc00000U) | (((u_int32_t)(src) <<\
47604                     22) & 0x0fc00000U)
47605 #define MRC_CCK_CTRL__AGCDP_CCK_MIN_VALUE__VERIFY(src) \
47606                     (!((((u_int32_t)(src)\
47607                     << 22) & ~0x0fc00000U)))
47608 #define MRC_CCK_CTRL__TYPE                                            u_int32_t
47609 #define MRC_CCK_CTRL__READ                                          0x0fffffffU
47610 #define MRC_CCK_CTRL__WRITE                                         0x0fffffffU
47611
47612 #endif /* __MRC_CCK_CTRL_MACRO__ */
47613
47614
47615 /* macros for bb_reg_block.bb_agc_reg_map.BB_mrc_cck_ctrl */
47616 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_MRC_CCK_CTRL__NUM               1
47617
47618 /* macros for BlueprintGlobalNameSpace::rx_ocgain */
47619 #ifndef __RX_OCGAIN_MACRO__
47620 #define __RX_OCGAIN_MACRO__
47621
47622 /* macros for field gain_entry */
47623 #define RX_OCGAIN__GAIN_ENTRY__SHIFT                                          0
47624 #define RX_OCGAIN__GAIN_ENTRY__WIDTH                                         32
47625 #define RX_OCGAIN__GAIN_ENTRY__MASK                                 0xffffffffU
47626 #define RX_OCGAIN__GAIN_ENTRY__WRITE(src)      ((u_int32_t)(src) & 0xffffffffU)
47627 #define RX_OCGAIN__GAIN_ENTRY__MODIFY(dst, src) \
47628                     (dst) = ((dst) &\
47629                     ~0xffffffffU) | ((u_int32_t)(src) &\
47630                     0xffffffffU)
47631 #define RX_OCGAIN__GAIN_ENTRY__VERIFY(src) \
47632                     (!(((u_int32_t)(src)\
47633                     & ~0xffffffffU)))
47634 #define RX_OCGAIN__TYPE                                               u_int32_t
47635 #define RX_OCGAIN__WRITE                                            0x00000000U
47636
47637 #endif /* __RX_OCGAIN_MACRO__ */
47638
47639
47640 /* macros for bb_reg_block.bb_agc_reg_map.BB_rx_ocgain */
47641 #define INST_BB_REG_BLOCK__BB_AGC_REG_MAP__BB_RX_OCGAIN__NUM                128
47642
47643 /* macros for BlueprintGlobalNameSpace::D2_chip_id */
47644 #ifndef __D2_CHIP_ID_MACRO__
47645 #define __D2_CHIP_ID_MACRO__
47646
47647 /* macros for field old_id */
47648 #define D2_CHIP_ID__OLD_ID__SHIFT                                             0
47649 #define D2_CHIP_ID__OLD_ID__WIDTH                                             8
47650 #define D2_CHIP_ID__OLD_ID__MASK                                    0x000000ffU
47651 #define D2_CHIP_ID__OLD_ID__READ(src)            (u_int32_t)(src) & 0x000000ffU
47652
47653 /* macros for field id */
47654 #define D2_CHIP_ID__ID__SHIFT                                                 8
47655 #define D2_CHIP_ID__ID__WIDTH                                                24
47656 #define D2_CHIP_ID__ID__MASK                                        0xffffff00U
47657 #define D2_CHIP_ID__ID__READ(src)       (((u_int32_t)(src) & 0xffffff00U) >> 8)
47658 #define D2_CHIP_ID__TYPE                                              u_int32_t
47659 #define D2_CHIP_ID__READ                                            0xffffffffU
47660
47661 #endif /* __D2_CHIP_ID_MACRO__ */
47662
47663
47664 /* macros for bb_reg_block.bb_sm_reg_map.BB_D2_chip_id */
47665 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_D2_CHIP_ID__NUM                  1
47666
47667 /* macros for BlueprintGlobalNameSpace::gen_controls */
47668 #ifndef __GEN_CONTROLS_MACRO__
47669 #define __GEN_CONTROLS_MACRO__
47670
47671 /* macros for field turbo */
47672 #define GEN_CONTROLS__TURBO__SHIFT                                            0
47673 #define GEN_CONTROLS__TURBO__WIDTH                                            1
47674 #define GEN_CONTROLS__TURBO__MASK                                   0x00000001U
47675 #define GEN_CONTROLS__TURBO__READ(src)           (u_int32_t)(src) & 0x00000001U
47676 #define GEN_CONTROLS__TURBO__WRITE(src)        ((u_int32_t)(src) & 0x00000001U)
47677 #define GEN_CONTROLS__TURBO__MODIFY(dst, src) \
47678                     (dst) = ((dst) &\
47679                     ~0x00000001U) | ((u_int32_t)(src) &\
47680                     0x00000001U)
47681 #define GEN_CONTROLS__TURBO__VERIFY(src) (!(((u_int32_t)(src) & ~0x00000001U)))
47682 #define GEN_CONTROLS__TURBO__SET(dst) \
47683                     (dst) = ((dst) &\
47684                     ~0x00000001U) | (u_int32_t)(1)
47685 #define GEN_CONTROLS__TURBO__CLR(dst) \
47686                     (dst) = ((dst) &\
47687                     ~0x00000001U) | (u_int32_t)(0)
47688
47689 /* macros for field cf_short20 */
47690 #define GEN_CONTROLS__CF_SHORT20__SHIFT                                       1
47691 #define GEN_CONTROLS__CF_SHORT20__WIDTH                                       1
47692 #define GEN_CONTROLS__CF_SHORT20__MASK                              0x00000002U
47693 #define GEN_CONTROLS__CF_SHORT20__READ(src) \
47694                     (((u_int32_t)(src)\
47695                     & 0x00000002U) >> 1)
47696 #define GEN_CONTROLS__CF_SHORT20__WRITE(src) \
47697                     (((u_int32_t)(src)\
47698                     << 1) & 0x00000002U)
47699 #define GEN_CONTROLS__CF_SHORT20__MODIFY(dst, src) \
47700                     (dst) = ((dst) &\
47701                     ~0x00000002U) | (((u_int32_t)(src) <<\
47702                     1) & 0x00000002U)
47703 #define GEN_CONTROLS__CF_SHORT20__VERIFY(src) \
47704                     (!((((u_int32_t)(src)\
47705                     << 1) & ~0x00000002U)))
47706 #define GEN_CONTROLS__CF_SHORT20__SET(dst) \
47707                     (dst) = ((dst) &\
47708                     ~0x00000002U) | ((u_int32_t)(1) << 1)
47709 #define GEN_CONTROLS__CF_SHORT20__CLR(dst) \
47710                     (dst) = ((dst) &\
47711                     ~0x00000002U) | ((u_int32_t)(0) << 1)
47712
47713 /* macros for field dyn_20_40 */
47714 #define GEN_CONTROLS__DYN_20_40__SHIFT                                        2
47715 #define GEN_CONTROLS__DYN_20_40__WIDTH                                        1
47716 #define GEN_CONTROLS__DYN_20_40__MASK                               0x00000004U
47717 #define GEN_CONTROLS__DYN_20_40__READ(src) \
47718                     (((u_int32_t)(src)\
47719                     & 0x00000004U) >> 2)
47720 #define GEN_CONTROLS__DYN_20_40__WRITE(src) \
47721                     (((u_int32_t)(src)\
47722                     << 2) & 0x00000004U)
47723 #define GEN_CONTROLS__DYN_20_40__MODIFY(dst, src) \
47724                     (dst) = ((dst) &\
47725                     ~0x00000004U) | (((u_int32_t)(src) <<\
47726                     2) & 0x00000004U)
47727 #define GEN_CONTROLS__DYN_20_40__VERIFY(src) \
47728                     (!((((u_int32_t)(src)\
47729                     << 2) & ~0x00000004U)))
47730 #define GEN_CONTROLS__DYN_20_40__SET(dst) \
47731                     (dst) = ((dst) &\
47732                     ~0x00000004U) | ((u_int32_t)(1) << 2)
47733 #define GEN_CONTROLS__DYN_20_40__CLR(dst) \
47734                     (dst) = ((dst) &\
47735                     ~0x00000004U) | ((u_int32_t)(0) << 2)
47736
47737 /* macros for field dyn_20_40_pri_only */
47738 #define GEN_CONTROLS__DYN_20_40_PRI_ONLY__SHIFT                               3
47739 #define GEN_CONTROLS__DYN_20_40_PRI_ONLY__WIDTH                               1
47740 #define GEN_CONTROLS__DYN_20_40_PRI_ONLY__MASK                      0x00000008U
47741 #define GEN_CONTROLS__DYN_20_40_PRI_ONLY__READ(src) \
47742                     (((u_int32_t)(src)\
47743                     & 0x00000008U) >> 3)
47744 #define GEN_CONTROLS__DYN_20_40_PRI_ONLY__WRITE(src) \
47745                     (((u_int32_t)(src)\
47746                     << 3) & 0x00000008U)
47747 #define GEN_CONTROLS__DYN_20_40_PRI_ONLY__MODIFY(dst, src) \
47748                     (dst) = ((dst) &\
47749                     ~0x00000008U) | (((u_int32_t)(src) <<\
47750                     3) & 0x00000008U)
47751 #define GEN_CONTROLS__DYN_20_40_PRI_ONLY__VERIFY(src) \
47752                     (!((((u_int32_t)(src)\
47753                     << 3) & ~0x00000008U)))
47754 #define GEN_CONTROLS__DYN_20_40_PRI_ONLY__SET(dst) \
47755                     (dst) = ((dst) &\
47756                     ~0x00000008U) | ((u_int32_t)(1) << 3)
47757 #define GEN_CONTROLS__DYN_20_40_PRI_ONLY__CLR(dst) \
47758                     (dst) = ((dst) &\
47759                     ~0x00000008U) | ((u_int32_t)(0) << 3)
47760
47761 /* macros for field dyn_20_40_pri_chn */
47762 #define GEN_CONTROLS__DYN_20_40_PRI_CHN__SHIFT                                4
47763 #define GEN_CONTROLS__DYN_20_40_PRI_CHN__WIDTH                                1
47764 #define GEN_CONTROLS__DYN_20_40_PRI_CHN__MASK                       0x00000010U
47765 #define GEN_CONTROLS__DYN_20_40_PRI_CHN__READ(src) \
47766                     (((u_int32_t)(src)\
47767                     & 0x00000010U) >> 4)
47768 #define GEN_CONTROLS__DYN_20_40_PRI_CHN__WRITE(src) \
47769                     (((u_int32_t)(src)\
47770                     << 4) & 0x00000010U)
47771 #define GEN_CONTROLS__DYN_20_40_PRI_CHN__MODIFY(dst, src) \
47772                     (dst) = ((dst) &\
47773                     ~0x00000010U) | (((u_int32_t)(src) <<\
47774                     4) & 0x00000010U)
47775 #define GEN_CONTROLS__DYN_20_40_PRI_CHN__VERIFY(src) \
47776                     (!((((u_int32_t)(src)\
47777                     << 4) & ~0x00000010U)))
47778 #define GEN_CONTROLS__DYN_20_40_PRI_CHN__SET(dst) \
47779                     (dst) = ((dst) &\
47780                     ~0x00000010U) | ((u_int32_t)(1) << 4)
47781 #define GEN_CONTROLS__DYN_20_40_PRI_CHN__CLR(dst) \
47782                     (dst) = ((dst) &\
47783                     ~0x00000010U) | ((u_int32_t)(0) << 4)
47784
47785 /* macros for field dyn_20_40_ext_chn */
47786 #define GEN_CONTROLS__DYN_20_40_EXT_CHN__SHIFT                                5
47787 #define GEN_CONTROLS__DYN_20_40_EXT_CHN__WIDTH                                1
47788 #define GEN_CONTROLS__DYN_20_40_EXT_CHN__MASK                       0x00000020U
47789 #define GEN_CONTROLS__DYN_20_40_EXT_CHN__READ(src) \
47790                     (((u_int32_t)(src)\
47791                     & 0x00000020U) >> 5)
47792 #define GEN_CONTROLS__DYN_20_40_EXT_CHN__WRITE(src) \
47793                     (((u_int32_t)(src)\
47794                     << 5) & 0x00000020U)
47795 #define GEN_CONTROLS__DYN_20_40_EXT_CHN__MODIFY(dst, src) \
47796                     (dst) = ((dst) &\
47797                     ~0x00000020U) | (((u_int32_t)(src) <<\
47798                     5) & 0x00000020U)
47799 #define GEN_CONTROLS__DYN_20_40_EXT_CHN__VERIFY(src) \
47800                     (!((((u_int32_t)(src)\
47801                     << 5) & ~0x00000020U)))
47802 #define GEN_CONTROLS__DYN_20_40_EXT_CHN__SET(dst) \
47803                     (dst) = ((dst) &\
47804                     ~0x00000020U) | ((u_int32_t)(1) << 5)
47805 #define GEN_CONTROLS__DYN_20_40_EXT_CHN__CLR(dst) \
47806                     (dst) = ((dst) &\
47807                     ~0x00000020U) | ((u_int32_t)(0) << 5)
47808
47809 /* macros for field ht_enable */
47810 #define GEN_CONTROLS__HT_ENABLE__SHIFT                                        6
47811 #define GEN_CONTROLS__HT_ENABLE__WIDTH                                        1
47812 #define GEN_CONTROLS__HT_ENABLE__MASK                               0x00000040U
47813 #define GEN_CONTROLS__HT_ENABLE__READ(src) \
47814                     (((u_int32_t)(src)\
47815                     & 0x00000040U) >> 6)
47816 #define GEN_CONTROLS__HT_ENABLE__WRITE(src) \
47817                     (((u_int32_t)(src)\
47818                     << 6) & 0x00000040U)
47819 #define GEN_CONTROLS__HT_ENABLE__MODIFY(dst, src) \
47820                     (dst) = ((dst) &\
47821                     ~0x00000040U) | (((u_int32_t)(src) <<\
47822                     6) & 0x00000040U)
47823 #define GEN_CONTROLS__HT_ENABLE__VERIFY(src) \
47824                     (!((((u_int32_t)(src)\
47825                     << 6) & ~0x00000040U)))
47826 #define GEN_CONTROLS__HT_ENABLE__SET(dst) \
47827                     (dst) = ((dst) &\
47828                     ~0x00000040U) | ((u_int32_t)(1) << 6)
47829 #define GEN_CONTROLS__HT_ENABLE__CLR(dst) \
47830                     (dst) = ((dst) &\
47831                     ~0x00000040U) | ((u_int32_t)(0) << 6)
47832
47833 /* macros for field allow_short_gi */
47834 #define GEN_CONTROLS__ALLOW_SHORT_GI__SHIFT                                   7
47835 #define GEN_CONTROLS__ALLOW_SHORT_GI__WIDTH                                   1
47836 #define GEN_CONTROLS__ALLOW_SHORT_GI__MASK                          0x00000080U
47837 #define GEN_CONTROLS__ALLOW_SHORT_GI__READ(src) \
47838                     (((u_int32_t)(src)\
47839                     & 0x00000080U) >> 7)
47840 #define GEN_CONTROLS__ALLOW_SHORT_GI__WRITE(src) \
47841                     (((u_int32_t)(src)\
47842                     << 7) & 0x00000080U)
47843 #define GEN_CONTROLS__ALLOW_SHORT_GI__MODIFY(dst, src) \
47844                     (dst) = ((dst) &\
47845                     ~0x00000080U) | (((u_int32_t)(src) <<\
47846                     7) & 0x00000080U)
47847 #define GEN_CONTROLS__ALLOW_SHORT_GI__VERIFY(src) \
47848                     (!((((u_int32_t)(src)\
47849                     << 7) & ~0x00000080U)))
47850 #define GEN_CONTROLS__ALLOW_SHORT_GI__SET(dst) \
47851                     (dst) = ((dst) &\
47852                     ~0x00000080U) | ((u_int32_t)(1) << 7)
47853 #define GEN_CONTROLS__ALLOW_SHORT_GI__CLR(dst) \
47854                     (dst) = ((dst) &\
47855                     ~0x00000080U) | ((u_int32_t)(0) << 7)
47856
47857 /* macros for field cf_2_chains_use_walsh */
47858 #define GEN_CONTROLS__CF_2_CHAINS_USE_WALSH__SHIFT                            8
47859 #define GEN_CONTROLS__CF_2_CHAINS_USE_WALSH__WIDTH                            1
47860 #define GEN_CONTROLS__CF_2_CHAINS_USE_WALSH__MASK                   0x00000100U
47861 #define GEN_CONTROLS__CF_2_CHAINS_USE_WALSH__READ(src) \
47862                     (((u_int32_t)(src)\
47863                     & 0x00000100U) >> 8)
47864 #define GEN_CONTROLS__CF_2_CHAINS_USE_WALSH__WRITE(src) \
47865                     (((u_int32_t)(src)\
47866                     << 8) & 0x00000100U)
47867 #define GEN_CONTROLS__CF_2_CHAINS_USE_WALSH__MODIFY(dst, src) \
47868                     (dst) = ((dst) &\
47869                     ~0x00000100U) | (((u_int32_t)(src) <<\
47870                     8) & 0x00000100U)
47871 #define GEN_CONTROLS__CF_2_CHAINS_USE_WALSH__VERIFY(src) \
47872                     (!((((u_int32_t)(src)\
47873                     << 8) & ~0x00000100U)))
47874 #define GEN_CONTROLS__CF_2_CHAINS_USE_WALSH__SET(dst) \
47875                     (dst) = ((dst) &\
47876                     ~0x00000100U) | ((u_int32_t)(1) << 8)
47877 #define GEN_CONTROLS__CF_2_CHAINS_USE_WALSH__CLR(dst) \
47878                     (dst) = ((dst) &\
47879                     ~0x00000100U) | ((u_int32_t)(0) << 8)
47880
47881 /* macros for field cf_3_chains_use_walsh */
47882 #define GEN_CONTROLS__CF_3_CHAINS_USE_WALSH__SHIFT                            9
47883 #define GEN_CONTROLS__CF_3_CHAINS_USE_WALSH__WIDTH                            1
47884 #define GEN_CONTROLS__CF_3_CHAINS_USE_WALSH__MASK                   0x00000200U
47885 #define GEN_CONTROLS__CF_3_CHAINS_USE_WALSH__READ(src) \
47886                     (((u_int32_t)(src)\
47887                     & 0x00000200U) >> 9)
47888 #define GEN_CONTROLS__CF_3_CHAINS_USE_WALSH__WRITE(src) \
47889                     (((u_int32_t)(src)\
47890                     << 9) & 0x00000200U)
47891 #define GEN_CONTROLS__CF_3_CHAINS_USE_WALSH__MODIFY(dst, src) \
47892                     (dst) = ((dst) &\
47893                     ~0x00000200U) | (((u_int32_t)(src) <<\
47894                     9) & 0x00000200U)
47895 #define GEN_CONTROLS__CF_3_CHAINS_USE_WALSH__VERIFY(src) \
47896                     (!((((u_int32_t)(src)\
47897                     << 9) & ~0x00000200U)))
47898 #define GEN_CONTROLS__CF_3_CHAINS_USE_WALSH__SET(dst) \
47899                     (dst) = ((dst) &\
47900                     ~0x00000200U) | ((u_int32_t)(1) << 9)
47901 #define GEN_CONTROLS__CF_3_CHAINS_USE_WALSH__CLR(dst) \
47902                     (dst) = ((dst) &\
47903                     ~0x00000200U) | ((u_int32_t)(0) << 9)
47904
47905 /* macros for field gf_enable */
47906 #define GEN_CONTROLS__GF_ENABLE__SHIFT                                       10
47907 #define GEN_CONTROLS__GF_ENABLE__WIDTH                                        1
47908 #define GEN_CONTROLS__GF_ENABLE__MASK                               0x00000400U
47909 #define GEN_CONTROLS__GF_ENABLE__READ(src) \
47910                     (((u_int32_t)(src)\
47911                     & 0x00000400U) >> 10)
47912 #define GEN_CONTROLS__GF_ENABLE__WRITE(src) \
47913                     (((u_int32_t)(src)\
47914                     << 10) & 0x00000400U)
47915 #define GEN_CONTROLS__GF_ENABLE__MODIFY(dst, src) \
47916                     (dst) = ((dst) &\
47917                     ~0x00000400U) | (((u_int32_t)(src) <<\
47918                     10) & 0x00000400U)
47919 #define GEN_CONTROLS__GF_ENABLE__VERIFY(src) \
47920                     (!((((u_int32_t)(src)\
47921                     << 10) & ~0x00000400U)))
47922 #define GEN_CONTROLS__GF_ENABLE__SET(dst) \
47923                     (dst) = ((dst) &\
47924                     ~0x00000400U) | ((u_int32_t)(1) << 10)
47925 #define GEN_CONTROLS__GF_ENABLE__CLR(dst) \
47926                     (dst) = ((dst) &\
47927                     ~0x00000400U) | ((u_int32_t)(0) << 10)
47928
47929 /* macros for field bypass_dac_fifo_n */
47930 #define GEN_CONTROLS__BYPASS_DAC_FIFO_N__SHIFT                               11
47931 #define GEN_CONTROLS__BYPASS_DAC_FIFO_N__WIDTH                                1
47932 #define GEN_CONTROLS__BYPASS_DAC_FIFO_N__MASK                       0x00000800U
47933 #define GEN_CONTROLS__BYPASS_DAC_FIFO_N__READ(src) \
47934                     (((u_int32_t)(src)\
47935                     & 0x00000800U) >> 11)
47936 #define GEN_CONTROLS__BYPASS_DAC_FIFO_N__WRITE(src) \
47937                     (((u_int32_t)(src)\
47938                     << 11) & 0x00000800U)
47939 #define GEN_CONTROLS__BYPASS_DAC_FIFO_N__MODIFY(dst, src) \
47940                     (dst) = ((dst) &\
47941                     ~0x00000800U) | (((u_int32_t)(src) <<\
47942                     11) & 0x00000800U)
47943 #define GEN_CONTROLS__BYPASS_DAC_FIFO_N__VERIFY(src) \
47944                     (!((((u_int32_t)(src)\
47945                     << 11) & ~0x00000800U)))
47946 #define GEN_CONTROLS__BYPASS_DAC_FIFO_N__SET(dst) \
47947                     (dst) = ((dst) &\
47948                     ~0x00000800U) | ((u_int32_t)(1) << 11)
47949 #define GEN_CONTROLS__BYPASS_DAC_FIFO_N__CLR(dst) \
47950                     (dst) = ((dst) &\
47951                     ~0x00000800U) | ((u_int32_t)(0) << 11)
47952
47953 /* macros for field ml_enable */
47954 #define GEN_CONTROLS__ML_ENABLE__SHIFT                                       12
47955 #define GEN_CONTROLS__ML_ENABLE__WIDTH                                        1
47956 #define GEN_CONTROLS__ML_ENABLE__MASK                               0x00001000U
47957 #define GEN_CONTROLS__ML_ENABLE__READ(src) \
47958                     (((u_int32_t)(src)\
47959                     & 0x00001000U) >> 12)
47960 #define GEN_CONTROLS__ML_ENABLE__WRITE(src) \
47961                     (((u_int32_t)(src)\
47962                     << 12) & 0x00001000U)
47963 #define GEN_CONTROLS__ML_ENABLE__MODIFY(dst, src) \
47964                     (dst) = ((dst) &\
47965                     ~0x00001000U) | (((u_int32_t)(src) <<\
47966                     12) & 0x00001000U)
47967 #define GEN_CONTROLS__ML_ENABLE__VERIFY(src) \
47968                     (!((((u_int32_t)(src)\
47969                     << 12) & ~0x00001000U)))
47970 #define GEN_CONTROLS__ML_ENABLE__SET(dst) \
47971                     (dst) = ((dst) &\
47972                     ~0x00001000U) | ((u_int32_t)(1) << 12)
47973 #define GEN_CONTROLS__ML_ENABLE__CLR(dst) \
47974                     (dst) = ((dst) &\
47975                     ~0x00001000U) | ((u_int32_t)(0) << 12)
47976
47977 /* macros for field cf_corr_tim_ht_dltf */
47978 #define GEN_CONTROLS__CF_CORR_TIM_HT_DLTF__SHIFT                             13
47979 #define GEN_CONTROLS__CF_CORR_TIM_HT_DLTF__WIDTH                              1
47980 #define GEN_CONTROLS__CF_CORR_TIM_HT_DLTF__MASK                     0x00002000U
47981 #define GEN_CONTROLS__CF_CORR_TIM_HT_DLTF__READ(src) \
47982                     (((u_int32_t)(src)\
47983                     & 0x00002000U) >> 13)
47984 #define GEN_CONTROLS__CF_CORR_TIM_HT_DLTF__WRITE(src) \
47985                     (((u_int32_t)(src)\
47986                     << 13) & 0x00002000U)
47987 #define GEN_CONTROLS__CF_CORR_TIM_HT_DLTF__MODIFY(dst, src) \
47988                     (dst) = ((dst) &\
47989                     ~0x00002000U) | (((u_int32_t)(src) <<\
47990                     13) & 0x00002000U)
47991 #define GEN_CONTROLS__CF_CORR_TIM_HT_DLTF__VERIFY(src) \
47992                     (!((((u_int32_t)(src)\
47993                     << 13) & ~0x00002000U)))
47994 #define GEN_CONTROLS__CF_CORR_TIM_HT_DLTF__SET(dst) \
47995                     (dst) = ((dst) &\
47996                     ~0x00002000U) | ((u_int32_t)(1) << 13)
47997 #define GEN_CONTROLS__CF_CORR_TIM_HT_DLTF__CLR(dst) \
47998                     (dst) = ((dst) &\
47999                     ~0x00002000U) | ((u_int32_t)(0) << 13)
48000
48001 /* macros for field bond_opt_chain_sel */
48002 #define GEN_CONTROLS__BOND_OPT_CHAIN_SEL__SHIFT                              14
48003 #define GEN_CONTROLS__BOND_OPT_CHAIN_SEL__WIDTH                               1
48004 #define GEN_CONTROLS__BOND_OPT_CHAIN_SEL__MASK                      0x00004000U
48005 #define GEN_CONTROLS__BOND_OPT_CHAIN_SEL__READ(src) \
48006                     (((u_int32_t)(src)\
48007                     & 0x00004000U) >> 14)
48008 #define GEN_CONTROLS__BOND_OPT_CHAIN_SEL__WRITE(src) \
48009                     (((u_int32_t)(src)\
48010                     << 14) & 0x00004000U)
48011 #define GEN_CONTROLS__BOND_OPT_CHAIN_SEL__MODIFY(dst, src) \
48012                     (dst) = ((dst) &\
48013                     ~0x00004000U) | (((u_int32_t)(src) <<\
48014                     14) & 0x00004000U)
48015 #define GEN_CONTROLS__BOND_OPT_CHAIN_SEL__VERIFY(src) \
48016                     (!((((u_int32_t)(src)\
48017                     << 14) & ~0x00004000U)))
48018 #define GEN_CONTROLS__BOND_OPT_CHAIN_SEL__SET(dst) \
48019                     (dst) = ((dst) &\
48020                     ~0x00004000U) | ((u_int32_t)(1) << 14)
48021 #define GEN_CONTROLS__BOND_OPT_CHAIN_SEL__CLR(dst) \
48022                     (dst) = ((dst) &\
48023                     ~0x00004000U) | ((u_int32_t)(0) << 14)
48024 //#define GEN_CONTROLS__TYPE                                            u_int32_t
48025 //#define GEN_CONTROLS__READ                                          0x00007fffU
48026 //#define GEN_CONTROLS__WRITE                                         0x00007fffU
48027
48028 #endif /* __GEN_CONTROLS_MACRO__ */
48029
48030
48031 /* macros for bb_reg_block.bb_sm_reg_map.BB_gen_controls */
48032 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_GEN_CONTROLS__NUM                1
48033
48034 /* macros for BlueprintGlobalNameSpace::modes_select */
48035 #ifndef __MODES_SELECT_MACRO__
48036 #define __MODES_SELECT_MACRO__
48037
48038 /* macros for field cck_mode */
48039 #define MODES_SELECT__CCK_MODE__SHIFT                                         0
48040 #define MODES_SELECT__CCK_MODE__WIDTH                                         1
48041 #define MODES_SELECT__CCK_MODE__MASK                                0x00000001U
48042 #define MODES_SELECT__CCK_MODE__READ(src)        (u_int32_t)(src) & 0x00000001U
48043 #define MODES_SELECT__CCK_MODE__WRITE(src)     ((u_int32_t)(src) & 0x00000001U)
48044 #define MODES_SELECT__CCK_MODE__MODIFY(dst, src) \
48045                     (dst) = ((dst) &\
48046                     ~0x00000001U) | ((u_int32_t)(src) &\
48047                     0x00000001U)
48048 #define MODES_SELECT__CCK_MODE__VERIFY(src) \
48049                     (!(((u_int32_t)(src)\
48050                     & ~0x00000001U)))
48051 #define MODES_SELECT__CCK_MODE__SET(dst) \
48052                     (dst) = ((dst) &\
48053                     ~0x00000001U) | (u_int32_t)(1)
48054 #define MODES_SELECT__CCK_MODE__CLR(dst) \
48055                     (dst) = ((dst) &\
48056                     ~0x00000001U) | (u_int32_t)(0)
48057
48058 /* macros for field dyn_ofdm_cck_mode */
48059 #define MODES_SELECT__DYN_OFDM_CCK_MODE__SHIFT                                2
48060 #define MODES_SELECT__DYN_OFDM_CCK_MODE__WIDTH                                1
48061 #define MODES_SELECT__DYN_OFDM_CCK_MODE__MASK                       0x00000004U
48062 #define MODES_SELECT__DYN_OFDM_CCK_MODE__READ(src) \
48063                     (((u_int32_t)(src)\
48064                     & 0x00000004U) >> 2)
48065 #define MODES_SELECT__DYN_OFDM_CCK_MODE__WRITE(src) \
48066                     (((u_int32_t)(src)\
48067                     << 2) & 0x00000004U)
48068 #define MODES_SELECT__DYN_OFDM_CCK_MODE__MODIFY(dst, src) \
48069                     (dst) = ((dst) &\
48070                     ~0x00000004U) | (((u_int32_t)(src) <<\
48071                     2) & 0x00000004U)
48072 #define MODES_SELECT__DYN_OFDM_CCK_MODE__VERIFY(src) \
48073                     (!((((u_int32_t)(src)\
48074                     << 2) & ~0x00000004U)))
48075 #define MODES_SELECT__DYN_OFDM_CCK_MODE__SET(dst) \
48076                     (dst) = ((dst) &\
48077                     ~0x00000004U) | ((u_int32_t)(1) << 2)
48078 #define MODES_SELECT__DYN_OFDM_CCK_MODE__CLR(dst) \
48079                     (dst) = ((dst) &\
48080                     ~0x00000004U) | ((u_int32_t)(0) << 2)
48081
48082 /* macros for field half_rate_mode */
48083 #define MODES_SELECT__HALF_RATE_MODE__SHIFT                                   5
48084 #define MODES_SELECT__HALF_RATE_MODE__WIDTH                                   1
48085 #define MODES_SELECT__HALF_RATE_MODE__MASK                          0x00000020U
48086 #define MODES_SELECT__HALF_RATE_MODE__READ(src) \
48087                     (((u_int32_t)(src)\
48088                     & 0x00000020U) >> 5)
48089 #define MODES_SELECT__HALF_RATE_MODE__WRITE(src) \
48090                     (((u_int32_t)(src)\
48091                     << 5) & 0x00000020U)
48092 #define MODES_SELECT__HALF_RATE_MODE__MODIFY(dst, src) \
48093                     (dst) = ((dst) &\
48094                     ~0x00000020U) | (((u_int32_t)(src) <<\
48095                     5) & 0x00000020U)
48096 #define MODES_SELECT__HALF_RATE_MODE__VERIFY(src) \
48097                     (!((((u_int32_t)(src)\
48098                     << 5) & ~0x00000020U)))
48099 #define MODES_SELECT__HALF_RATE_MODE__SET(dst) \
48100                     (dst) = ((dst) &\
48101                     ~0x00000020U) | ((u_int32_t)(1) << 5)
48102 #define MODES_SELECT__HALF_RATE_MODE__CLR(dst) \
48103                     (dst) = ((dst) &\
48104                     ~0x00000020U) | ((u_int32_t)(0) << 5)
48105
48106 /* macros for field quarter_rate_mode */
48107 #define MODES_SELECT__QUARTER_RATE_MODE__SHIFT                                6
48108 #define MODES_SELECT__QUARTER_RATE_MODE__WIDTH                                1
48109 #define MODES_SELECT__QUARTER_RATE_MODE__MASK                       0x00000040U
48110 #define MODES_SELECT__QUARTER_RATE_MODE__READ(src) \
48111                     (((u_int32_t)(src)\
48112                     & 0x00000040U) >> 6)
48113 #define MODES_SELECT__QUARTER_RATE_MODE__WRITE(src) \
48114                     (((u_int32_t)(src)\
48115                     << 6) & 0x00000040U)
48116 #define MODES_SELECT__QUARTER_RATE_MODE__MODIFY(dst, src) \
48117                     (dst) = ((dst) &\
48118                     ~0x00000040U) | (((u_int32_t)(src) <<\
48119                     6) & 0x00000040U)
48120 #define MODES_SELECT__QUARTER_RATE_MODE__VERIFY(src) \
48121                     (!((((u_int32_t)(src)\
48122                     << 6) & ~0x00000040U)))
48123 #define MODES_SELECT__QUARTER_RATE_MODE__SET(dst) \
48124                     (dst) = ((dst) &\
48125                     ~0x00000040U) | ((u_int32_t)(1) << 6)
48126 #define MODES_SELECT__QUARTER_RATE_MODE__CLR(dst) \
48127                     (dst) = ((dst) &\
48128                     ~0x00000040U) | ((u_int32_t)(0) << 6)
48129
48130 /* macros for field mac_clk_mode */
48131 #define MODES_SELECT__MAC_CLK_MODE__SHIFT                                     7
48132 #define MODES_SELECT__MAC_CLK_MODE__WIDTH                                     1
48133 #define MODES_SELECT__MAC_CLK_MODE__MASK                            0x00000080U
48134 #define MODES_SELECT__MAC_CLK_MODE__READ(src) \
48135                     (((u_int32_t)(src)\
48136                     & 0x00000080U) >> 7)
48137 #define MODES_SELECT__MAC_CLK_MODE__WRITE(src) \
48138                     (((u_int32_t)(src)\
48139                     << 7) & 0x00000080U)
48140 #define MODES_SELECT__MAC_CLK_MODE__MODIFY(dst, src) \
48141                     (dst) = ((dst) &\
48142                     ~0x00000080U) | (((u_int32_t)(src) <<\
48143                     7) & 0x00000080U)
48144 #define MODES_SELECT__MAC_CLK_MODE__VERIFY(src) \
48145                     (!((((u_int32_t)(src)\
48146                     << 7) & ~0x00000080U)))
48147 #define MODES_SELECT__MAC_CLK_MODE__SET(dst) \
48148                     (dst) = ((dst) &\
48149                     ~0x00000080U) | ((u_int32_t)(1) << 7)
48150 #define MODES_SELECT__MAC_CLK_MODE__CLR(dst) \
48151                     (dst) = ((dst) &\
48152                     ~0x00000080U) | ((u_int32_t)(0) << 7)
48153
48154 /* macros for field disable_dyn_cck_det */
48155 #define MODES_SELECT__DISABLE_DYN_CCK_DET__SHIFT                              8
48156 #define MODES_SELECT__DISABLE_DYN_CCK_DET__WIDTH                              1
48157 #define MODES_SELECT__DISABLE_DYN_CCK_DET__MASK                     0x00000100U
48158 #define MODES_SELECT__DISABLE_DYN_CCK_DET__READ(src) \
48159                     (((u_int32_t)(src)\
48160                     & 0x00000100U) >> 8)
48161 #define MODES_SELECT__DISABLE_DYN_CCK_DET__WRITE(src) \
48162                     (((u_int32_t)(src)\
48163                     << 8) & 0x00000100U)
48164 #define MODES_SELECT__DISABLE_DYN_CCK_DET__MODIFY(dst, src) \
48165                     (dst) = ((dst) &\
48166                     ~0x00000100U) | (((u_int32_t)(src) <<\
48167                     8) & 0x00000100U)
48168 #define MODES_SELECT__DISABLE_DYN_CCK_DET__VERIFY(src) \
48169                     (!((((u_int32_t)(src)\
48170                     << 8) & ~0x00000100U)))
48171 #define MODES_SELECT__DISABLE_DYN_CCK_DET__SET(dst) \
48172                     (dst) = ((dst) &\
48173                     ~0x00000100U) | ((u_int32_t)(1) << 8)
48174 #define MODES_SELECT__DISABLE_DYN_CCK_DET__CLR(dst) \
48175                     (dst) = ((dst) &\
48176                     ~0x00000100U) | ((u_int32_t)(0) << 8)
48177
48178 /* macros for field svd_half_rate_mode */
48179 #define MODES_SELECT__SVD_HALF_RATE_MODE__SHIFT                               9
48180 #define MODES_SELECT__SVD_HALF_RATE_MODE__WIDTH                               1
48181 #define MODES_SELECT__SVD_HALF_RATE_MODE__MASK                      0x00000200U
48182 #define MODES_SELECT__SVD_HALF_RATE_MODE__READ(src) \
48183                     (((u_int32_t)(src)\
48184                     & 0x00000200U) >> 9)
48185 #define MODES_SELECT__SVD_HALF_RATE_MODE__WRITE(src) \
48186                     (((u_int32_t)(src)\
48187                     << 9) & 0x00000200U)
48188 #define MODES_SELECT__SVD_HALF_RATE_MODE__MODIFY(dst, src) \
48189                     (dst) = ((dst) &\
48190                     ~0x00000200U) | (((u_int32_t)(src) <<\
48191                     9) & 0x00000200U)
48192 #define MODES_SELECT__SVD_HALF_RATE_MODE__VERIFY(src) \
48193                     (!((((u_int32_t)(src)\
48194                     << 9) & ~0x00000200U)))
48195 #define MODES_SELECT__SVD_HALF_RATE_MODE__SET(dst) \
48196                     (dst) = ((dst) &\
48197                     ~0x00000200U) | ((u_int32_t)(1) << 9)
48198 #define MODES_SELECT__SVD_HALF_RATE_MODE__CLR(dst) \
48199                     (dst) = ((dst) &\
48200                     ~0x00000200U) | ((u_int32_t)(0) << 9)
48201 #define MODES_SELECT__TYPE                                            u_int32_t
48202 #define MODES_SELECT__READ                                          0x000003e5U
48203 #define MODES_SELECT__WRITE                                         0x000003e5U
48204
48205 #endif /* __MODES_SELECT_MACRO__ */
48206
48207
48208 /* macros for bb_reg_block.bb_sm_reg_map.BB_modes_select */
48209 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_MODES_SELECT__NUM                1
48210
48211 /* macros for BlueprintGlobalNameSpace::active */
48212 #ifndef __ACTIVE_MACRO__
48213 #define __ACTIVE_MACRO__
48214
48215 /* macros for field cf_active */
48216 #define ACTIVE__CF_ACTIVE__SHIFT                                              0
48217 #define ACTIVE__CF_ACTIVE__WIDTH                                              1
48218 #define ACTIVE__CF_ACTIVE__MASK                                     0x00000001U
48219 #define ACTIVE__CF_ACTIVE__READ(src)             (u_int32_t)(src) & 0x00000001U
48220 #define ACTIVE__CF_ACTIVE__WRITE(src)          ((u_int32_t)(src) & 0x00000001U)
48221 #define ACTIVE__CF_ACTIVE__MODIFY(dst, src) \
48222                     (dst) = ((dst) &\
48223                     ~0x00000001U) | ((u_int32_t)(src) &\
48224                     0x00000001U)
48225 #define ACTIVE__CF_ACTIVE__VERIFY(src)   (!(((u_int32_t)(src) & ~0x00000001U)))
48226 #define ACTIVE__CF_ACTIVE__SET(dst) \
48227                     (dst) = ((dst) &\
48228                     ~0x00000001U) | (u_int32_t)(1)
48229 #define ACTIVE__CF_ACTIVE__CLR(dst) \
48230                     (dst) = ((dst) &\
48231                     ~0x00000001U) | (u_int32_t)(0)
48232 #define ACTIVE__TYPE                                                  u_int32_t
48233 #define ACTIVE__READ                                                0x00000001U
48234 #define ACTIVE__WRITE                                               0x00000001U
48235
48236 #endif /* __ACTIVE_MACRO__ */
48237
48238
48239 /* macros for bb_reg_block.bb_sm_reg_map.BB_active */
48240 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_ACTIVE__NUM                      1
48241
48242 /* macros for BlueprintGlobalNameSpace::vit_spur_mask_A */
48243 #ifndef __VIT_SPUR_MASK_A_MACRO__
48244 #define __VIT_SPUR_MASK_A_MACRO__
48245
48246 /* macros for field cf_punc_mask_A */
48247 #define VIT_SPUR_MASK_A__CF_PUNC_MASK_A__SHIFT                                0
48248 #define VIT_SPUR_MASK_A__CF_PUNC_MASK_A__WIDTH                               10
48249 #define VIT_SPUR_MASK_A__CF_PUNC_MASK_A__MASK                       0x000003ffU
48250 #define VIT_SPUR_MASK_A__CF_PUNC_MASK_A__READ(src) \
48251                     (u_int32_t)(src)\
48252                     & 0x000003ffU
48253 #define VIT_SPUR_MASK_A__CF_PUNC_MASK_A__WRITE(src) \
48254                     ((u_int32_t)(src)\
48255                     & 0x000003ffU)
48256 #define VIT_SPUR_MASK_A__CF_PUNC_MASK_A__MODIFY(dst, src) \
48257                     (dst) = ((dst) &\
48258                     ~0x000003ffU) | ((u_int32_t)(src) &\
48259                     0x000003ffU)
48260 #define VIT_SPUR_MASK_A__CF_PUNC_MASK_A__VERIFY(src) \
48261                     (!(((u_int32_t)(src)\
48262                     & ~0x000003ffU)))
48263
48264 /* macros for field cf_punc_mask_idx_A */
48265 #define VIT_SPUR_MASK_A__CF_PUNC_MASK_IDX_A__SHIFT                           10
48266 #define VIT_SPUR_MASK_A__CF_PUNC_MASK_IDX_A__WIDTH                            7
48267 #define VIT_SPUR_MASK_A__CF_PUNC_MASK_IDX_A__MASK                   0x0001fc00U
48268 #define VIT_SPUR_MASK_A__CF_PUNC_MASK_IDX_A__READ(src) \
48269                     (((u_int32_t)(src)\
48270                     & 0x0001fc00U) >> 10)
48271 #define VIT_SPUR_MASK_A__CF_PUNC_MASK_IDX_A__WRITE(src) \
48272                     (((u_int32_t)(src)\
48273                     << 10) & 0x0001fc00U)
48274 #define VIT_SPUR_MASK_A__CF_PUNC_MASK_IDX_A__MODIFY(dst, src) \
48275                     (dst) = ((dst) &\
48276                     ~0x0001fc00U) | (((u_int32_t)(src) <<\
48277                     10) & 0x0001fc00U)
48278 #define VIT_SPUR_MASK_A__CF_PUNC_MASK_IDX_A__VERIFY(src) \
48279                     (!((((u_int32_t)(src)\
48280                     << 10) & ~0x0001fc00U)))
48281 #define VIT_SPUR_MASK_A__TYPE                                         u_int32_t
48282 #define VIT_SPUR_MASK_A__READ                                       0x0001ffffU
48283 #define VIT_SPUR_MASK_A__WRITE                                      0x0001ffffU
48284
48285 #endif /* __VIT_SPUR_MASK_A_MACRO__ */
48286
48287
48288 /* macros for bb_reg_block.bb_sm_reg_map.BB_vit_spur_mask_A */
48289 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_VIT_SPUR_MASK_A__NUM             1
48290
48291 /* macros for BlueprintGlobalNameSpace::vit_spur_mask_B */
48292 #ifndef __VIT_SPUR_MASK_B_MACRO__
48293 #define __VIT_SPUR_MASK_B_MACRO__
48294
48295 /* macros for field cf_punc_mask_B */
48296 #define VIT_SPUR_MASK_B__CF_PUNC_MASK_B__SHIFT                                0
48297 #define VIT_SPUR_MASK_B__CF_PUNC_MASK_B__WIDTH                               10
48298 #define VIT_SPUR_MASK_B__CF_PUNC_MASK_B__MASK                       0x000003ffU
48299 #define VIT_SPUR_MASK_B__CF_PUNC_MASK_B__READ(src) \
48300                     (u_int32_t)(src)\
48301                     & 0x000003ffU
48302 #define VIT_SPUR_MASK_B__CF_PUNC_MASK_B__WRITE(src) \
48303                     ((u_int32_t)(src)\
48304                     & 0x000003ffU)
48305 #define VIT_SPUR_MASK_B__CF_PUNC_MASK_B__MODIFY(dst, src) \
48306                     (dst) = ((dst) &\
48307                     ~0x000003ffU) | ((u_int32_t)(src) &\
48308                     0x000003ffU)
48309 #define VIT_SPUR_MASK_B__CF_PUNC_MASK_B__VERIFY(src) \
48310                     (!(((u_int32_t)(src)\
48311                     & ~0x000003ffU)))
48312
48313 /* macros for field cf_punc_mask_idx_B */
48314 #define VIT_SPUR_MASK_B__CF_PUNC_MASK_IDX_B__SHIFT                           10
48315 #define VIT_SPUR_MASK_B__CF_PUNC_MASK_IDX_B__WIDTH                            7
48316 #define VIT_SPUR_MASK_B__CF_PUNC_MASK_IDX_B__MASK                   0x0001fc00U
48317 #define VIT_SPUR_MASK_B__CF_PUNC_MASK_IDX_B__READ(src) \
48318                     (((u_int32_t)(src)\
48319                     & 0x0001fc00U) >> 10)
48320 #define VIT_SPUR_MASK_B__CF_PUNC_MASK_IDX_B__WRITE(src) \
48321                     (((u_int32_t)(src)\
48322                     << 10) & 0x0001fc00U)
48323 #define VIT_SPUR_MASK_B__CF_PUNC_MASK_IDX_B__MODIFY(dst, src) \
48324                     (dst) = ((dst) &\
48325                     ~0x0001fc00U) | (((u_int32_t)(src) <<\
48326                     10) & 0x0001fc00U)
48327 #define VIT_SPUR_MASK_B__CF_PUNC_MASK_IDX_B__VERIFY(src) \
48328                     (!((((u_int32_t)(src)\
48329                     << 10) & ~0x0001fc00U)))
48330 #define VIT_SPUR_MASK_B__TYPE                                         u_int32_t
48331 #define VIT_SPUR_MASK_B__READ                                       0x0001ffffU
48332 #define VIT_SPUR_MASK_B__WRITE                                      0x0001ffffU
48333
48334 #endif /* __VIT_SPUR_MASK_B_MACRO__ */
48335
48336
48337 /* macros for bb_reg_block.bb_sm_reg_map.BB_vit_spur_mask_B */
48338 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_VIT_SPUR_MASK_B__NUM             1
48339
48340 /* macros for BlueprintGlobalNameSpace::spectral_scan */
48341 #ifndef __SPECTRAL_SCAN_MACRO__
48342 #define __SPECTRAL_SCAN_MACRO__
48343
48344 /* macros for field spectral_scan_ena */
48345 #define SPECTRAL_SCAN__SPECTRAL_SCAN_ENA__SHIFT                               0
48346 #define SPECTRAL_SCAN__SPECTRAL_SCAN_ENA__WIDTH                               1
48347 #define SPECTRAL_SCAN__SPECTRAL_SCAN_ENA__MASK                      0x00000001U
48348 #define SPECTRAL_SCAN__SPECTRAL_SCAN_ENA__READ(src) \
48349                     (u_int32_t)(src)\
48350                     & 0x00000001U
48351 #define SPECTRAL_SCAN__SPECTRAL_SCAN_ENA__WRITE(src) \
48352                     ((u_int32_t)(src)\
48353                     & 0x00000001U)
48354 #define SPECTRAL_SCAN__SPECTRAL_SCAN_ENA__MODIFY(dst, src) \
48355                     (dst) = ((dst) &\
48356                     ~0x00000001U) | ((u_int32_t)(src) &\
48357                     0x00000001U)
48358 #define SPECTRAL_SCAN__SPECTRAL_SCAN_ENA__VERIFY(src) \
48359                     (!(((u_int32_t)(src)\
48360                     & ~0x00000001U)))
48361 #define SPECTRAL_SCAN__SPECTRAL_SCAN_ENA__SET(dst) \
48362                     (dst) = ((dst) &\
48363                     ~0x00000001U) | (u_int32_t)(1)
48364 #define SPECTRAL_SCAN__SPECTRAL_SCAN_ENA__CLR(dst) \
48365                     (dst) = ((dst) &\
48366                     ~0x00000001U) | (u_int32_t)(0)
48367
48368 /* macros for field spectral_scan_active */
48369 #define SPECTRAL_SCAN__SPECTRAL_SCAN_ACTIVE__SHIFT                            1
48370 #define SPECTRAL_SCAN__SPECTRAL_SCAN_ACTIVE__WIDTH                            1
48371 #define SPECTRAL_SCAN__SPECTRAL_SCAN_ACTIVE__MASK                   0x00000002U
48372 #define SPECTRAL_SCAN__SPECTRAL_SCAN_ACTIVE__READ(src) \
48373                     (((u_int32_t)(src)\
48374                     & 0x00000002U) >> 1)
48375 #define SPECTRAL_SCAN__SPECTRAL_SCAN_ACTIVE__WRITE(src) \
48376                     (((u_int32_t)(src)\
48377                     << 1) & 0x00000002U)
48378 #define SPECTRAL_SCAN__SPECTRAL_SCAN_ACTIVE__MODIFY(dst, src) \
48379                     (dst) = ((dst) &\
48380                     ~0x00000002U) | (((u_int32_t)(src) <<\
48381                     1) & 0x00000002U)
48382 #define SPECTRAL_SCAN__SPECTRAL_SCAN_ACTIVE__VERIFY(src) \
48383                     (!((((u_int32_t)(src)\
48384                     << 1) & ~0x00000002U)))
48385 #define SPECTRAL_SCAN__SPECTRAL_SCAN_ACTIVE__SET(dst) \
48386                     (dst) = ((dst) &\
48387                     ~0x00000002U) | ((u_int32_t)(1) << 1)
48388 #define SPECTRAL_SCAN__SPECTRAL_SCAN_ACTIVE__CLR(dst) \
48389                     (dst) = ((dst) &\
48390                     ~0x00000002U) | ((u_int32_t)(0) << 1)
48391
48392 /* macros for field disable_radar_tctl_rst */
48393 #define SPECTRAL_SCAN__DISABLE_RADAR_TCTL_RST__SHIFT                          2
48394 #define SPECTRAL_SCAN__DISABLE_RADAR_TCTL_RST__WIDTH                          1
48395 #define SPECTRAL_SCAN__DISABLE_RADAR_TCTL_RST__MASK                 0x00000004U
48396 #define SPECTRAL_SCAN__DISABLE_RADAR_TCTL_RST__READ(src) \
48397                     (((u_int32_t)(src)\
48398                     & 0x00000004U) >> 2)
48399 #define SPECTRAL_SCAN__DISABLE_RADAR_TCTL_RST__WRITE(src) \
48400                     (((u_int32_t)(src)\
48401                     << 2) & 0x00000004U)
48402 #define SPECTRAL_SCAN__DISABLE_RADAR_TCTL_RST__MODIFY(dst, src) \
48403                     (dst) = ((dst) &\
48404                     ~0x00000004U) | (((u_int32_t)(src) <<\
48405                     2) & 0x00000004U)
48406 #define SPECTRAL_SCAN__DISABLE_RADAR_TCTL_RST__VERIFY(src) \
48407                     (!((((u_int32_t)(src)\
48408                     << 2) & ~0x00000004U)))
48409 #define SPECTRAL_SCAN__DISABLE_RADAR_TCTL_RST__SET(dst) \
48410                     (dst) = ((dst) &\
48411                     ~0x00000004U) | ((u_int32_t)(1) << 2)
48412 #define SPECTRAL_SCAN__DISABLE_RADAR_TCTL_RST__CLR(dst) \
48413                     (dst) = ((dst) &\
48414                     ~0x00000004U) | ((u_int32_t)(0) << 2)
48415
48416 /* macros for field disable_pulse_coarse_low */
48417 #define SPECTRAL_SCAN__DISABLE_PULSE_COARSE_LOW__SHIFT                        3
48418 #define SPECTRAL_SCAN__DISABLE_PULSE_COARSE_LOW__WIDTH                        1
48419 #define SPECTRAL_SCAN__DISABLE_PULSE_COARSE_LOW__MASK               0x00000008U
48420 #define SPECTRAL_SCAN__DISABLE_PULSE_COARSE_LOW__READ(src) \
48421                     (((u_int32_t)(src)\
48422                     & 0x00000008U) >> 3)
48423 #define SPECTRAL_SCAN__DISABLE_PULSE_COARSE_LOW__WRITE(src) \
48424                     (((u_int32_t)(src)\
48425                     << 3) & 0x00000008U)
48426 #define SPECTRAL_SCAN__DISABLE_PULSE_COARSE_LOW__MODIFY(dst, src) \
48427                     (dst) = ((dst) &\
48428                     ~0x00000008U) | (((u_int32_t)(src) <<\
48429                     3) & 0x00000008U)
48430 #define SPECTRAL_SCAN__DISABLE_PULSE_COARSE_LOW__VERIFY(src) \
48431                     (!((((u_int32_t)(src)\
48432                     << 3) & ~0x00000008U)))
48433 #define SPECTRAL_SCAN__DISABLE_PULSE_COARSE_LOW__SET(dst) \
48434                     (dst) = ((dst) &\
48435                     ~0x00000008U) | ((u_int32_t)(1) << 3)
48436 #define SPECTRAL_SCAN__DISABLE_PULSE_COARSE_LOW__CLR(dst) \
48437                     (dst) = ((dst) &\
48438                     ~0x00000008U) | ((u_int32_t)(0) << 3)
48439
48440 /* macros for field spectral_scan_fft_period */
48441 #define SPECTRAL_SCAN__SPECTRAL_SCAN_FFT_PERIOD__SHIFT                        4
48442 #define SPECTRAL_SCAN__SPECTRAL_SCAN_FFT_PERIOD__WIDTH                        4
48443 #define SPECTRAL_SCAN__SPECTRAL_SCAN_FFT_PERIOD__MASK               0x000000f0U
48444 #define SPECTRAL_SCAN__SPECTRAL_SCAN_FFT_PERIOD__READ(src) \
48445                     (((u_int32_t)(src)\
48446                     & 0x000000f0U) >> 4)
48447 #define SPECTRAL_SCAN__SPECTRAL_SCAN_FFT_PERIOD__WRITE(src) \
48448                     (((u_int32_t)(src)\
48449                     << 4) & 0x000000f0U)
48450 #define SPECTRAL_SCAN__SPECTRAL_SCAN_FFT_PERIOD__MODIFY(dst, src) \
48451                     (dst) = ((dst) &\
48452                     ~0x000000f0U) | (((u_int32_t)(src) <<\
48453                     4) & 0x000000f0U)
48454 #define SPECTRAL_SCAN__SPECTRAL_SCAN_FFT_PERIOD__VERIFY(src) \
48455                     (!((((u_int32_t)(src)\
48456                     << 4) & ~0x000000f0U)))
48457
48458 /* macros for field spectral_scan_period */
48459 #define SPECTRAL_SCAN__SPECTRAL_SCAN_PERIOD__SHIFT                            8
48460 #define SPECTRAL_SCAN__SPECTRAL_SCAN_PERIOD__WIDTH                            8
48461 #define SPECTRAL_SCAN__SPECTRAL_SCAN_PERIOD__MASK                   0x0000ff00U
48462 #define SPECTRAL_SCAN__SPECTRAL_SCAN_PERIOD__READ(src) \
48463                     (((u_int32_t)(src)\
48464                     & 0x0000ff00U) >> 8)
48465 #define SPECTRAL_SCAN__SPECTRAL_SCAN_PERIOD__WRITE(src) \
48466                     (((u_int32_t)(src)\
48467                     << 8) & 0x0000ff00U)
48468 #define SPECTRAL_SCAN__SPECTRAL_SCAN_PERIOD__MODIFY(dst, src) \
48469                     (dst) = ((dst) &\
48470                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
48471                     8) & 0x0000ff00U)
48472 #define SPECTRAL_SCAN__SPECTRAL_SCAN_PERIOD__VERIFY(src) \
48473                     (!((((u_int32_t)(src)\
48474                     << 8) & ~0x0000ff00U)))
48475
48476 /* macros for field spectral_scan_count */
48477 #define SPECTRAL_SCAN__SPECTRAL_SCAN_COUNT__SHIFT                            16
48478 #define SPECTRAL_SCAN__SPECTRAL_SCAN_COUNT__WIDTH                            12
48479 #define SPECTRAL_SCAN__SPECTRAL_SCAN_COUNT__MASK                    0x0fff0000U
48480 #define SPECTRAL_SCAN__SPECTRAL_SCAN_COUNT__READ(src) \
48481                     (((u_int32_t)(src)\
48482                     & 0x0fff0000U) >> 16)
48483 #define SPECTRAL_SCAN__SPECTRAL_SCAN_COUNT__WRITE(src) \
48484                     (((u_int32_t)(src)\
48485                     << 16) & 0x0fff0000U)
48486 #define SPECTRAL_SCAN__SPECTRAL_SCAN_COUNT__MODIFY(dst, src) \
48487                     (dst) = ((dst) &\
48488                     ~0x0fff0000U) | (((u_int32_t)(src) <<\
48489                     16) & 0x0fff0000U)
48490 #define SPECTRAL_SCAN__SPECTRAL_SCAN_COUNT__VERIFY(src) \
48491                     (!((((u_int32_t)(src)\
48492                     << 16) & ~0x0fff0000U)))
48493
48494 /* macros for field spectral_scan_short_rpt */
48495 #define SPECTRAL_SCAN__SPECTRAL_SCAN_SHORT_RPT__SHIFT                        28
48496 #define SPECTRAL_SCAN__SPECTRAL_SCAN_SHORT_RPT__WIDTH                         1
48497 #define SPECTRAL_SCAN__SPECTRAL_SCAN_SHORT_RPT__MASK                0x10000000U
48498 #define SPECTRAL_SCAN__SPECTRAL_SCAN_SHORT_RPT__READ(src) \
48499                     (((u_int32_t)(src)\
48500                     & 0x10000000U) >> 28)
48501 #define SPECTRAL_SCAN__SPECTRAL_SCAN_SHORT_RPT__WRITE(src) \
48502                     (((u_int32_t)(src)\
48503                     << 28) & 0x10000000U)
48504 #define SPECTRAL_SCAN__SPECTRAL_SCAN_SHORT_RPT__MODIFY(dst, src) \
48505                     (dst) = ((dst) &\
48506                     ~0x10000000U) | (((u_int32_t)(src) <<\
48507                     28) & 0x10000000U)
48508 #define SPECTRAL_SCAN__SPECTRAL_SCAN_SHORT_RPT__VERIFY(src) \
48509                     (!((((u_int32_t)(src)\
48510                     << 28) & ~0x10000000U)))
48511 #define SPECTRAL_SCAN__SPECTRAL_SCAN_SHORT_RPT__SET(dst) \
48512                     (dst) = ((dst) &\
48513                     ~0x10000000U) | ((u_int32_t)(1) << 28)
48514 #define SPECTRAL_SCAN__SPECTRAL_SCAN_SHORT_RPT__CLR(dst) \
48515                     (dst) = ((dst) &\
48516                     ~0x10000000U) | ((u_int32_t)(0) << 28)
48517
48518 /* macros for field spectral_scan_priority */
48519 #define SPECTRAL_SCAN__SPECTRAL_SCAN_PRIORITY__SHIFT                         29
48520 #define SPECTRAL_SCAN__SPECTRAL_SCAN_PRIORITY__WIDTH                          1
48521 #define SPECTRAL_SCAN__SPECTRAL_SCAN_PRIORITY__MASK                 0x20000000U
48522 #define SPECTRAL_SCAN__SPECTRAL_SCAN_PRIORITY__READ(src) \
48523                     (((u_int32_t)(src)\
48524                     & 0x20000000U) >> 29)
48525 #define SPECTRAL_SCAN__SPECTRAL_SCAN_PRIORITY__WRITE(src) \
48526                     (((u_int32_t)(src)\
48527                     << 29) & 0x20000000U)
48528 #define SPECTRAL_SCAN__SPECTRAL_SCAN_PRIORITY__MODIFY(dst, src) \
48529                     (dst) = ((dst) &\
48530                     ~0x20000000U) | (((u_int32_t)(src) <<\
48531                     29) & 0x20000000U)
48532 #define SPECTRAL_SCAN__SPECTRAL_SCAN_PRIORITY__VERIFY(src) \
48533                     (!((((u_int32_t)(src)\
48534                     << 29) & ~0x20000000U)))
48535 #define SPECTRAL_SCAN__SPECTRAL_SCAN_PRIORITY__SET(dst) \
48536                     (dst) = ((dst) &\
48537                     ~0x20000000U) | ((u_int32_t)(1) << 29)
48538 #define SPECTRAL_SCAN__SPECTRAL_SCAN_PRIORITY__CLR(dst) \
48539                     (dst) = ((dst) &\
48540                     ~0x20000000U) | ((u_int32_t)(0) << 29)
48541
48542 /* macros for field spectral_scan_use_err5 */
48543 #define SPECTRAL_SCAN__SPECTRAL_SCAN_USE_ERR5__SHIFT                         30
48544 #define SPECTRAL_SCAN__SPECTRAL_SCAN_USE_ERR5__WIDTH                          1
48545 #define SPECTRAL_SCAN__SPECTRAL_SCAN_USE_ERR5__MASK                 0x40000000U
48546 #define SPECTRAL_SCAN__SPECTRAL_SCAN_USE_ERR5__READ(src) \
48547                     (((u_int32_t)(src)\
48548                     & 0x40000000U) >> 30)
48549 #define SPECTRAL_SCAN__SPECTRAL_SCAN_USE_ERR5__WRITE(src) \
48550                     (((u_int32_t)(src)\
48551                     << 30) & 0x40000000U)
48552 #define SPECTRAL_SCAN__SPECTRAL_SCAN_USE_ERR5__MODIFY(dst, src) \
48553                     (dst) = ((dst) &\
48554                     ~0x40000000U) | (((u_int32_t)(src) <<\
48555                     30) & 0x40000000U)
48556 #define SPECTRAL_SCAN__SPECTRAL_SCAN_USE_ERR5__VERIFY(src) \
48557                     (!((((u_int32_t)(src)\
48558                     << 30) & ~0x40000000U)))
48559 #define SPECTRAL_SCAN__SPECTRAL_SCAN_USE_ERR5__SET(dst) \
48560                     (dst) = ((dst) &\
48561                     ~0x40000000U) | ((u_int32_t)(1) << 30)
48562 #define SPECTRAL_SCAN__SPECTRAL_SCAN_USE_ERR5__CLR(dst) \
48563                     (dst) = ((dst) &\
48564                     ~0x40000000U) | ((u_int32_t)(0) << 30)
48565 //#define SPECTRAL_SCAN__TYPE                                           u_int32_t
48566 //#define SPECTRAL_SCAN__READ                                         0x7fffffffU
48567 //#define SPECTRAL_SCAN__WRITE                                        0x7fffffffU
48568
48569 #endif /* __SPECTRAL_SCAN_MACRO__ */
48570
48571
48572 /* macros for bb_reg_block.bb_sm_reg_map.BB_spectral_scan */
48573 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_SPECTRAL_SCAN__NUM               1
48574
48575 /* macros for BlueprintGlobalNameSpace::radar_bw_filter */
48576 #ifndef __RADAR_BW_FILTER_MACRO__
48577 #define __RADAR_BW_FILTER_MACRO__
48578
48579 /* macros for field radar_avg_bw_check */
48580 #define RADAR_BW_FILTER__RADAR_AVG_BW_CHECK__SHIFT                            0
48581 #define RADAR_BW_FILTER__RADAR_AVG_BW_CHECK__WIDTH                            1
48582 #define RADAR_BW_FILTER__RADAR_AVG_BW_CHECK__MASK                   0x00000001U
48583 #define RADAR_BW_FILTER__RADAR_AVG_BW_CHECK__READ(src) \
48584                     (u_int32_t)(src)\
48585                     & 0x00000001U
48586 #define RADAR_BW_FILTER__RADAR_AVG_BW_CHECK__WRITE(src) \
48587                     ((u_int32_t)(src)\
48588                     & 0x00000001U)
48589 #define RADAR_BW_FILTER__RADAR_AVG_BW_CHECK__MODIFY(dst, src) \
48590                     (dst) = ((dst) &\
48591                     ~0x00000001U) | ((u_int32_t)(src) &\
48592                     0x00000001U)
48593 #define RADAR_BW_FILTER__RADAR_AVG_BW_CHECK__VERIFY(src) \
48594                     (!(((u_int32_t)(src)\
48595                     & ~0x00000001U)))
48596 #define RADAR_BW_FILTER__RADAR_AVG_BW_CHECK__SET(dst) \
48597                     (dst) = ((dst) &\
48598                     ~0x00000001U) | (u_int32_t)(1)
48599 #define RADAR_BW_FILTER__RADAR_AVG_BW_CHECK__CLR(dst) \
48600                     (dst) = ((dst) &\
48601                     ~0x00000001U) | (u_int32_t)(0)
48602
48603 /* macros for field radar_dc_src_sel */
48604 #define RADAR_BW_FILTER__RADAR_DC_SRC_SEL__SHIFT                              1
48605 #define RADAR_BW_FILTER__RADAR_DC_SRC_SEL__WIDTH                              1
48606 #define RADAR_BW_FILTER__RADAR_DC_SRC_SEL__MASK                     0x00000002U
48607 #define RADAR_BW_FILTER__RADAR_DC_SRC_SEL__READ(src) \
48608                     (((u_int32_t)(src)\
48609                     & 0x00000002U) >> 1)
48610 #define RADAR_BW_FILTER__RADAR_DC_SRC_SEL__WRITE(src) \
48611                     (((u_int32_t)(src)\
48612                     << 1) & 0x00000002U)
48613 #define RADAR_BW_FILTER__RADAR_DC_SRC_SEL__MODIFY(dst, src) \
48614                     (dst) = ((dst) &\
48615                     ~0x00000002U) | (((u_int32_t)(src) <<\
48616                     1) & 0x00000002U)
48617 #define RADAR_BW_FILTER__RADAR_DC_SRC_SEL__VERIFY(src) \
48618                     (!((((u_int32_t)(src)\
48619                     << 1) & ~0x00000002U)))
48620 #define RADAR_BW_FILTER__RADAR_DC_SRC_SEL__SET(dst) \
48621                     (dst) = ((dst) &\
48622                     ~0x00000002U) | ((u_int32_t)(1) << 1)
48623 #define RADAR_BW_FILTER__RADAR_DC_SRC_SEL__CLR(dst) \
48624                     (dst) = ((dst) &\
48625                     ~0x00000002U) | ((u_int32_t)(0) << 1)
48626
48627 /* macros for field radar_firpwr_sel */
48628 #define RADAR_BW_FILTER__RADAR_FIRPWR_SEL__SHIFT                              2
48629 #define RADAR_BW_FILTER__RADAR_FIRPWR_SEL__WIDTH                              2
48630 #define RADAR_BW_FILTER__RADAR_FIRPWR_SEL__MASK                     0x0000000cU
48631 #define RADAR_BW_FILTER__RADAR_FIRPWR_SEL__READ(src) \
48632                     (((u_int32_t)(src)\
48633                     & 0x0000000cU) >> 2)
48634 #define RADAR_BW_FILTER__RADAR_FIRPWR_SEL__WRITE(src) \
48635                     (((u_int32_t)(src)\
48636                     << 2) & 0x0000000cU)
48637 #define RADAR_BW_FILTER__RADAR_FIRPWR_SEL__MODIFY(dst, src) \
48638                     (dst) = ((dst) &\
48639                     ~0x0000000cU) | (((u_int32_t)(src) <<\
48640                     2) & 0x0000000cU)
48641 #define RADAR_BW_FILTER__RADAR_FIRPWR_SEL__VERIFY(src) \
48642                     (!((((u_int32_t)(src)\
48643                     << 2) & ~0x0000000cU)))
48644
48645 /* macros for field radar_pulse_width_sel */
48646 #define RADAR_BW_FILTER__RADAR_PULSE_WIDTH_SEL__SHIFT                         4
48647 #define RADAR_BW_FILTER__RADAR_PULSE_WIDTH_SEL__WIDTH                         2
48648 #define RADAR_BW_FILTER__RADAR_PULSE_WIDTH_SEL__MASK                0x00000030U
48649 #define RADAR_BW_FILTER__RADAR_PULSE_WIDTH_SEL__READ(src) \
48650                     (((u_int32_t)(src)\
48651                     & 0x00000030U) >> 4)
48652 #define RADAR_BW_FILTER__RADAR_PULSE_WIDTH_SEL__WRITE(src) \
48653                     (((u_int32_t)(src)\
48654                     << 4) & 0x00000030U)
48655 #define RADAR_BW_FILTER__RADAR_PULSE_WIDTH_SEL__MODIFY(dst, src) \
48656                     (dst) = ((dst) &\
48657                     ~0x00000030U) | (((u_int32_t)(src) <<\
48658                     4) & 0x00000030U)
48659 #define RADAR_BW_FILTER__RADAR_PULSE_WIDTH_SEL__VERIFY(src) \
48660                     (!((((u_int32_t)(src)\
48661                     << 4) & ~0x00000030U)))
48662
48663 /* macros for field radar_dc_firpwr_thresh */
48664 #define RADAR_BW_FILTER__RADAR_DC_FIRPWR_THRESH__SHIFT                        8
48665 #define RADAR_BW_FILTER__RADAR_DC_FIRPWR_THRESH__WIDTH                        7
48666 #define RADAR_BW_FILTER__RADAR_DC_FIRPWR_THRESH__MASK               0x00007f00U
48667 #define RADAR_BW_FILTER__RADAR_DC_FIRPWR_THRESH__READ(src) \
48668                     (((u_int32_t)(src)\
48669                     & 0x00007f00U) >> 8)
48670 #define RADAR_BW_FILTER__RADAR_DC_FIRPWR_THRESH__WRITE(src) \
48671                     (((u_int32_t)(src)\
48672                     << 8) & 0x00007f00U)
48673 #define RADAR_BW_FILTER__RADAR_DC_FIRPWR_THRESH__MODIFY(dst, src) \
48674                     (dst) = ((dst) &\
48675                     ~0x00007f00U) | (((u_int32_t)(src) <<\
48676                     8) & 0x00007f00U)
48677 #define RADAR_BW_FILTER__RADAR_DC_FIRPWR_THRESH__VERIFY(src) \
48678                     (!((((u_int32_t)(src)\
48679                     << 8) & ~0x00007f00U)))
48680
48681 /* macros for field radar_dc_pwr_bias */
48682 #define RADAR_BW_FILTER__RADAR_DC_PWR_BIAS__SHIFT                            15
48683 #define RADAR_BW_FILTER__RADAR_DC_PWR_BIAS__WIDTH                             6
48684 #define RADAR_BW_FILTER__RADAR_DC_PWR_BIAS__MASK                    0x001f8000U
48685 #define RADAR_BW_FILTER__RADAR_DC_PWR_BIAS__READ(src) \
48686                     (((u_int32_t)(src)\
48687                     & 0x001f8000U) >> 15)
48688 #define RADAR_BW_FILTER__RADAR_DC_PWR_BIAS__WRITE(src) \
48689                     (((u_int32_t)(src)\
48690                     << 15) & 0x001f8000U)
48691 #define RADAR_BW_FILTER__RADAR_DC_PWR_BIAS__MODIFY(dst, src) \
48692                     (dst) = ((dst) &\
48693                     ~0x001f8000U) | (((u_int32_t)(src) <<\
48694                     15) & 0x001f8000U)
48695 #define RADAR_BW_FILTER__RADAR_DC_PWR_BIAS__VERIFY(src) \
48696                     (!((((u_int32_t)(src)\
48697                     << 15) & ~0x001f8000U)))
48698
48699 /* macros for field radar_bin_max_bw */
48700 #define RADAR_BW_FILTER__RADAR_BIN_MAX_BW__SHIFT                             21
48701 #define RADAR_BW_FILTER__RADAR_BIN_MAX_BW__WIDTH                              6
48702 #define RADAR_BW_FILTER__RADAR_BIN_MAX_BW__MASK                     0x07e00000U
48703 #define RADAR_BW_FILTER__RADAR_BIN_MAX_BW__READ(src) \
48704                     (((u_int32_t)(src)\
48705                     & 0x07e00000U) >> 21)
48706 #define RADAR_BW_FILTER__RADAR_BIN_MAX_BW__WRITE(src) \
48707                     (((u_int32_t)(src)\
48708                     << 21) & 0x07e00000U)
48709 #define RADAR_BW_FILTER__RADAR_BIN_MAX_BW__MODIFY(dst, src) \
48710                     (dst) = ((dst) &\
48711                     ~0x07e00000U) | (((u_int32_t)(src) <<\
48712                     21) & 0x07e00000U)
48713 #define RADAR_BW_FILTER__RADAR_BIN_MAX_BW__VERIFY(src) \
48714                     (!((((u_int32_t)(src)\
48715                     << 21) & ~0x07e00000U)))
48716 #define RADAR_BW_FILTER__TYPE                                         u_int32_t
48717 #define RADAR_BW_FILTER__READ                                       0x07ffff3fU
48718 #define RADAR_BW_FILTER__WRITE                                      0x07ffff3fU
48719
48720 #endif /* __RADAR_BW_FILTER_MACRO__ */
48721
48722
48723 /* macros for bb_reg_block.bb_sm_reg_map.BB_radar_bw_filter */
48724 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_RADAR_BW_FILTER__NUM             1
48725
48726 /* macros for BlueprintGlobalNameSpace::search_start_delay */
48727 #ifndef __SEARCH_START_DELAY_MACRO__
48728 #define __SEARCH_START_DELAY_MACRO__
48729
48730 /* macros for field search_start_delay */
48731 #define SEARCH_START_DELAY__SEARCH_START_DELAY__SHIFT                         0
48732 #define SEARCH_START_DELAY__SEARCH_START_DELAY__WIDTH                        12
48733 #define SEARCH_START_DELAY__SEARCH_START_DELAY__MASK                0x00000fffU
48734 #define SEARCH_START_DELAY__SEARCH_START_DELAY__READ(src) \
48735                     (u_int32_t)(src)\
48736                     & 0x00000fffU
48737 #define SEARCH_START_DELAY__SEARCH_START_DELAY__WRITE(src) \
48738                     ((u_int32_t)(src)\
48739                     & 0x00000fffU)
48740 #define SEARCH_START_DELAY__SEARCH_START_DELAY__MODIFY(dst, src) \
48741                     (dst) = ((dst) &\
48742                     ~0x00000fffU) | ((u_int32_t)(src) &\
48743                     0x00000fffU)
48744 #define SEARCH_START_DELAY__SEARCH_START_DELAY__VERIFY(src) \
48745                     (!(((u_int32_t)(src)\
48746                     & ~0x00000fffU)))
48747
48748 /* macros for field enable_flt_svd */
48749 #define SEARCH_START_DELAY__ENABLE_FLT_SVD__SHIFT                            12
48750 #define SEARCH_START_DELAY__ENABLE_FLT_SVD__WIDTH                             1
48751 #define SEARCH_START_DELAY__ENABLE_FLT_SVD__MASK                    0x00001000U
48752 #define SEARCH_START_DELAY__ENABLE_FLT_SVD__READ(src) \
48753                     (((u_int32_t)(src)\
48754                     & 0x00001000U) >> 12)
48755 #define SEARCH_START_DELAY__ENABLE_FLT_SVD__WRITE(src) \
48756                     (((u_int32_t)(src)\
48757                     << 12) & 0x00001000U)
48758 #define SEARCH_START_DELAY__ENABLE_FLT_SVD__MODIFY(dst, src) \
48759                     (dst) = ((dst) &\
48760                     ~0x00001000U) | (((u_int32_t)(src) <<\
48761                     12) & 0x00001000U)
48762 #define SEARCH_START_DELAY__ENABLE_FLT_SVD__VERIFY(src) \
48763                     (!((((u_int32_t)(src)\
48764                     << 12) & ~0x00001000U)))
48765 #define SEARCH_START_DELAY__ENABLE_FLT_SVD__SET(dst) \
48766                     (dst) = ((dst) &\
48767                     ~0x00001000U) | ((u_int32_t)(1) << 12)
48768 #define SEARCH_START_DELAY__ENABLE_FLT_SVD__CLR(dst) \
48769                     (dst) = ((dst) &\
48770                     ~0x00001000U) | ((u_int32_t)(0) << 12)
48771
48772 /* macros for field enable_send_chan */
48773 #define SEARCH_START_DELAY__ENABLE_SEND_CHAN__SHIFT                          13
48774 #define SEARCH_START_DELAY__ENABLE_SEND_CHAN__WIDTH                           1
48775 #define SEARCH_START_DELAY__ENABLE_SEND_CHAN__MASK                  0x00002000U
48776 #define SEARCH_START_DELAY__ENABLE_SEND_CHAN__READ(src) \
48777                     (((u_int32_t)(src)\
48778                     & 0x00002000U) >> 13)
48779 #define SEARCH_START_DELAY__ENABLE_SEND_CHAN__WRITE(src) \
48780                     (((u_int32_t)(src)\
48781                     << 13) & 0x00002000U)
48782 #define SEARCH_START_DELAY__ENABLE_SEND_CHAN__MODIFY(dst, src) \
48783                     (dst) = ((dst) &\
48784                     ~0x00002000U) | (((u_int32_t)(src) <<\
48785                     13) & 0x00002000U)
48786 #define SEARCH_START_DELAY__ENABLE_SEND_CHAN__VERIFY(src) \
48787                     (!((((u_int32_t)(src)\
48788                     << 13) & ~0x00002000U)))
48789 #define SEARCH_START_DELAY__ENABLE_SEND_CHAN__SET(dst) \
48790                     (dst) = ((dst) &\
48791                     ~0x00002000U) | ((u_int32_t)(1) << 13)
48792 #define SEARCH_START_DELAY__ENABLE_SEND_CHAN__CLR(dst) \
48793                     (dst) = ((dst) &\
48794                     ~0x00002000U) | ((u_int32_t)(0) << 13)
48795 //#define SEARCH_START_DELAY__TYPE                                      u_int32_t
48796 //#define SEARCH_START_DELAY__READ                                    0x00003fffU
48797 //#define SEARCH_START_DELAY__WRITE                                   0x00003fffU
48798
48799 #endif /* __SEARCH_START_DELAY_MACRO__ */
48800
48801
48802 /* macros for bb_reg_block.bb_sm_reg_map.BB_search_start_delay */
48803 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_SEARCH_START_DELAY__NUM          1
48804
48805 /* macros for BlueprintGlobalNameSpace::max_rx_length */
48806 #ifndef __MAX_RX_LENGTH_MACRO__
48807 #define __MAX_RX_LENGTH_MACRO__
48808
48809 /* macros for field max_rx_length */
48810 #define MAX_RX_LENGTH__MAX_RX_LENGTH__SHIFT                                   0
48811 #define MAX_RX_LENGTH__MAX_RX_LENGTH__WIDTH                                  12
48812 #define MAX_RX_LENGTH__MAX_RX_LENGTH__MASK                          0x00000fffU
48813 #define MAX_RX_LENGTH__MAX_RX_LENGTH__READ(src)  (u_int32_t)(src) & 0x00000fffU
48814 #define MAX_RX_LENGTH__MAX_RX_LENGTH__WRITE(src) \
48815                     ((u_int32_t)(src)\
48816                     & 0x00000fffU)
48817 #define MAX_RX_LENGTH__MAX_RX_LENGTH__MODIFY(dst, src) \
48818                     (dst) = ((dst) &\
48819                     ~0x00000fffU) | ((u_int32_t)(src) &\
48820                     0x00000fffU)
48821 #define MAX_RX_LENGTH__MAX_RX_LENGTH__VERIFY(src) \
48822                     (!(((u_int32_t)(src)\
48823                     & ~0x00000fffU)))
48824
48825 /* macros for field max_ht_length */
48826 #define MAX_RX_LENGTH__MAX_HT_LENGTH__SHIFT                                  12
48827 #define MAX_RX_LENGTH__MAX_HT_LENGTH__WIDTH                                  18
48828 #define MAX_RX_LENGTH__MAX_HT_LENGTH__MASK                          0x3ffff000U
48829 #define MAX_RX_LENGTH__MAX_HT_LENGTH__READ(src) \
48830                     (((u_int32_t)(src)\
48831                     & 0x3ffff000U) >> 12)
48832 #define MAX_RX_LENGTH__MAX_HT_LENGTH__WRITE(src) \
48833                     (((u_int32_t)(src)\
48834                     << 12) & 0x3ffff000U)
48835 #define MAX_RX_LENGTH__MAX_HT_LENGTH__MODIFY(dst, src) \
48836                     (dst) = ((dst) &\
48837                     ~0x3ffff000U) | (((u_int32_t)(src) <<\
48838                     12) & 0x3ffff000U)
48839 #define MAX_RX_LENGTH__MAX_HT_LENGTH__VERIFY(src) \
48840                     (!((((u_int32_t)(src)\
48841                     << 12) & ~0x3ffff000U)))
48842 #define MAX_RX_LENGTH__TYPE                                           u_int32_t
48843 #define MAX_RX_LENGTH__READ                                         0x3fffffffU
48844 #define MAX_RX_LENGTH__WRITE                                        0x3fffffffU
48845
48846 #endif /* __MAX_RX_LENGTH_MACRO__ */
48847
48848
48849 /* macros for bb_reg_block.bb_sm_reg_map.BB_max_rx_length */
48850 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_MAX_RX_LENGTH__NUM               1
48851
48852 /* macros for BlueprintGlobalNameSpace::frame_control */
48853 #ifndef __FRAME_CONTROL_MACRO__
48854 #define __FRAME_CONTROL_MACRO__
48855
48856 /* macros for field cf_overlap_window */
48857 #define FRAME_CONTROL__CF_OVERLAP_WINDOW__SHIFT                               0
48858 #define FRAME_CONTROL__CF_OVERLAP_WINDOW__WIDTH                               2
48859 #define FRAME_CONTROL__CF_OVERLAP_WINDOW__MASK                      0x00000003U
48860 #define FRAME_CONTROL__CF_OVERLAP_WINDOW__READ(src) \
48861                     (u_int32_t)(src)\
48862                     & 0x00000003U
48863 #define FRAME_CONTROL__CF_OVERLAP_WINDOW__WRITE(src) \
48864                     ((u_int32_t)(src)\
48865                     & 0x00000003U)
48866 #define FRAME_CONTROL__CF_OVERLAP_WINDOW__MODIFY(dst, src) \
48867                     (dst) = ((dst) &\
48868                     ~0x00000003U) | ((u_int32_t)(src) &\
48869                     0x00000003U)
48870 #define FRAME_CONTROL__CF_OVERLAP_WINDOW__VERIFY(src) \
48871                     (!(((u_int32_t)(src)\
48872                     & ~0x00000003U)))
48873
48874 /* macros for field cf_scale_short */
48875 #define FRAME_CONTROL__CF_SCALE_SHORT__SHIFT                                  2
48876 #define FRAME_CONTROL__CF_SCALE_SHORT__WIDTH                                  1
48877 #define FRAME_CONTROL__CF_SCALE_SHORT__MASK                         0x00000004U
48878 #define FRAME_CONTROL__CF_SCALE_SHORT__READ(src) \
48879                     (((u_int32_t)(src)\
48880                     & 0x00000004U) >> 2)
48881 #define FRAME_CONTROL__CF_SCALE_SHORT__WRITE(src) \
48882                     (((u_int32_t)(src)\
48883                     << 2) & 0x00000004U)
48884 #define FRAME_CONTROL__CF_SCALE_SHORT__MODIFY(dst, src) \
48885                     (dst) = ((dst) &\
48886                     ~0x00000004U) | (((u_int32_t)(src) <<\
48887                     2) & 0x00000004U)
48888 #define FRAME_CONTROL__CF_SCALE_SHORT__VERIFY(src) \
48889                     (!((((u_int32_t)(src)\
48890                     << 2) & ~0x00000004U)))
48891 #define FRAME_CONTROL__CF_SCALE_SHORT__SET(dst) \
48892                     (dst) = ((dst) &\
48893                     ~0x00000004U) | ((u_int32_t)(1) << 2)
48894 #define FRAME_CONTROL__CF_SCALE_SHORT__CLR(dst) \
48895                     (dst) = ((dst) &\
48896                     ~0x00000004U) | ((u_int32_t)(0) << 2)
48897
48898 /* macros for field cf_tx_clip */
48899 #define FRAME_CONTROL__CF_TX_CLIP__SHIFT                                      3
48900 #define FRAME_CONTROL__CF_TX_CLIP__WIDTH                                      3
48901 #define FRAME_CONTROL__CF_TX_CLIP__MASK                             0x00000038U
48902 #define FRAME_CONTROL__CF_TX_CLIP__READ(src) \
48903                     (((u_int32_t)(src)\
48904                     & 0x00000038U) >> 3)
48905 #define FRAME_CONTROL__CF_TX_CLIP__WRITE(src) \
48906                     (((u_int32_t)(src)\
48907                     << 3) & 0x00000038U)
48908 #define FRAME_CONTROL__CF_TX_CLIP__MODIFY(dst, src) \
48909                     (dst) = ((dst) &\
48910                     ~0x00000038U) | (((u_int32_t)(src) <<\
48911                     3) & 0x00000038U)
48912 #define FRAME_CONTROL__CF_TX_CLIP__VERIFY(src) \
48913                     (!((((u_int32_t)(src)\
48914                     << 3) & ~0x00000038U)))
48915
48916 /* macros for field cf_tx_doublesamp_dac */
48917 #define FRAME_CONTROL__CF_TX_DOUBLESAMP_DAC__SHIFT                            6
48918 #define FRAME_CONTROL__CF_TX_DOUBLESAMP_DAC__WIDTH                            2
48919 #define FRAME_CONTROL__CF_TX_DOUBLESAMP_DAC__MASK                   0x000000c0U
48920 #define FRAME_CONTROL__CF_TX_DOUBLESAMP_DAC__READ(src) \
48921                     (((u_int32_t)(src)\
48922                     & 0x000000c0U) >> 6)
48923 #define FRAME_CONTROL__CF_TX_DOUBLESAMP_DAC__WRITE(src) \
48924                     (((u_int32_t)(src)\
48925                     << 6) & 0x000000c0U)
48926 #define FRAME_CONTROL__CF_TX_DOUBLESAMP_DAC__MODIFY(dst, src) \
48927                     (dst) = ((dst) &\
48928                     ~0x000000c0U) | (((u_int32_t)(src) <<\
48929                     6) & 0x000000c0U)
48930 #define FRAME_CONTROL__CF_TX_DOUBLESAMP_DAC__VERIFY(src) \
48931                     (!((((u_int32_t)(src)\
48932                     << 6) & ~0x000000c0U)))
48933
48934 /* macros for field tx_end_adjust */
48935 #define FRAME_CONTROL__TX_END_ADJUST__SHIFT                                   8
48936 #define FRAME_CONTROL__TX_END_ADJUST__WIDTH                                   8
48937 #define FRAME_CONTROL__TX_END_ADJUST__MASK                          0x0000ff00U
48938 #define FRAME_CONTROL__TX_END_ADJUST__READ(src) \
48939                     (((u_int32_t)(src)\
48940                     & 0x0000ff00U) >> 8)
48941 #define FRAME_CONTROL__TX_END_ADJUST__WRITE(src) \
48942                     (((u_int32_t)(src)\
48943                     << 8) & 0x0000ff00U)
48944 #define FRAME_CONTROL__TX_END_ADJUST__MODIFY(dst, src) \
48945                     (dst) = ((dst) &\
48946                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
48947                     8) & 0x0000ff00U)
48948 #define FRAME_CONTROL__TX_END_ADJUST__VERIFY(src) \
48949                     (!((((u_int32_t)(src)\
48950                     << 8) & ~0x0000ff00U)))
48951
48952 /* macros for field prepend_chan_info */
48953 #define FRAME_CONTROL__PREPEND_CHAN_INFO__SHIFT                              16
48954 #define FRAME_CONTROL__PREPEND_CHAN_INFO__WIDTH                               1
48955 #define FRAME_CONTROL__PREPEND_CHAN_INFO__MASK                      0x00010000U
48956 #define FRAME_CONTROL__PREPEND_CHAN_INFO__READ(src) \
48957                     (((u_int32_t)(src)\
48958                     & 0x00010000U) >> 16)
48959 #define FRAME_CONTROL__PREPEND_CHAN_INFO__WRITE(src) \
48960                     (((u_int32_t)(src)\
48961                     << 16) & 0x00010000U)
48962 #define FRAME_CONTROL__PREPEND_CHAN_INFO__MODIFY(dst, src) \
48963                     (dst) = ((dst) &\
48964                     ~0x00010000U) | (((u_int32_t)(src) <<\
48965                     16) & 0x00010000U)
48966 #define FRAME_CONTROL__PREPEND_CHAN_INFO__VERIFY(src) \
48967                     (!((((u_int32_t)(src)\
48968                     << 16) & ~0x00010000U)))
48969 #define FRAME_CONTROL__PREPEND_CHAN_INFO__SET(dst) \
48970                     (dst) = ((dst) &\
48971                     ~0x00010000U) | ((u_int32_t)(1) << 16)
48972 #define FRAME_CONTROL__PREPEND_CHAN_INFO__CLR(dst) \
48973                     (dst) = ((dst) &\
48974                     ~0x00010000U) | ((u_int32_t)(0) << 16)
48975
48976 /* macros for field short_high_par_norm */
48977 #define FRAME_CONTROL__SHORT_HIGH_PAR_NORM__SHIFT                            17
48978 #define FRAME_CONTROL__SHORT_HIGH_PAR_NORM__WIDTH                             1
48979 #define FRAME_CONTROL__SHORT_HIGH_PAR_NORM__MASK                    0x00020000U
48980 #define FRAME_CONTROL__SHORT_HIGH_PAR_NORM__READ(src) \
48981                     (((u_int32_t)(src)\
48982                     & 0x00020000U) >> 17)
48983 #define FRAME_CONTROL__SHORT_HIGH_PAR_NORM__WRITE(src) \
48984                     (((u_int32_t)(src)\
48985                     << 17) & 0x00020000U)
48986 #define FRAME_CONTROL__SHORT_HIGH_PAR_NORM__MODIFY(dst, src) \
48987                     (dst) = ((dst) &\
48988                     ~0x00020000U) | (((u_int32_t)(src) <<\
48989                     17) & 0x00020000U)
48990 #define FRAME_CONTROL__SHORT_HIGH_PAR_NORM__VERIFY(src) \
48991                     (!((((u_int32_t)(src)\
48992                     << 17) & ~0x00020000U)))
48993 #define FRAME_CONTROL__SHORT_HIGH_PAR_NORM__SET(dst) \
48994                     (dst) = ((dst) &\
48995                     ~0x00020000U) | ((u_int32_t)(1) << 17)
48996 #define FRAME_CONTROL__SHORT_HIGH_PAR_NORM__CLR(dst) \
48997                     (dst) = ((dst) &\
48998                     ~0x00020000U) | ((u_int32_t)(0) << 17)
48999
49000 /* macros for field en_err_green_field */
49001 #define FRAME_CONTROL__EN_ERR_GREEN_FIELD__SHIFT                             18
49002 #define FRAME_CONTROL__EN_ERR_GREEN_FIELD__WIDTH                              1
49003 #define FRAME_CONTROL__EN_ERR_GREEN_FIELD__MASK                     0x00040000U
49004 #define FRAME_CONTROL__EN_ERR_GREEN_FIELD__READ(src) \
49005                     (((u_int32_t)(src)\
49006                     & 0x00040000U) >> 18)
49007 #define FRAME_CONTROL__EN_ERR_GREEN_FIELD__WRITE(src) \
49008                     (((u_int32_t)(src)\
49009                     << 18) & 0x00040000U)
49010 #define FRAME_CONTROL__EN_ERR_GREEN_FIELD__MODIFY(dst, src) \
49011                     (dst) = ((dst) &\
49012                     ~0x00040000U) | (((u_int32_t)(src) <<\
49013                     18) & 0x00040000U)
49014 #define FRAME_CONTROL__EN_ERR_GREEN_FIELD__VERIFY(src) \
49015                     (!((((u_int32_t)(src)\
49016                     << 18) & ~0x00040000U)))
49017 #define FRAME_CONTROL__EN_ERR_GREEN_FIELD__SET(dst) \
49018                     (dst) = ((dst) &\
49019                     ~0x00040000U) | ((u_int32_t)(1) << 18)
49020 #define FRAME_CONTROL__EN_ERR_GREEN_FIELD__CLR(dst) \
49021                     (dst) = ((dst) &\
49022                     ~0x00040000U) | ((u_int32_t)(0) << 18)
49023
49024 /* macros for field en_err_xr_power_ratio */
49025 #define FRAME_CONTROL__EN_ERR_XR_POWER_RATIO__SHIFT                          19
49026 #define FRAME_CONTROL__EN_ERR_XR_POWER_RATIO__WIDTH                           1
49027 #define FRAME_CONTROL__EN_ERR_XR_POWER_RATIO__MASK                  0x00080000U
49028 #define FRAME_CONTROL__EN_ERR_XR_POWER_RATIO__READ(src) \
49029                     (((u_int32_t)(src)\
49030                     & 0x00080000U) >> 19)
49031 #define FRAME_CONTROL__EN_ERR_XR_POWER_RATIO__WRITE(src) \
49032                     (((u_int32_t)(src)\
49033                     << 19) & 0x00080000U)
49034 #define FRAME_CONTROL__EN_ERR_XR_POWER_RATIO__MODIFY(dst, src) \
49035                     (dst) = ((dst) &\
49036                     ~0x00080000U) | (((u_int32_t)(src) <<\
49037                     19) & 0x00080000U)
49038 #define FRAME_CONTROL__EN_ERR_XR_POWER_RATIO__VERIFY(src) \
49039                     (!((((u_int32_t)(src)\
49040                     << 19) & ~0x00080000U)))
49041 #define FRAME_CONTROL__EN_ERR_XR_POWER_RATIO__SET(dst) \
49042                     (dst) = ((dst) &\
49043                     ~0x00080000U) | ((u_int32_t)(1) << 19)
49044 #define FRAME_CONTROL__EN_ERR_XR_POWER_RATIO__CLR(dst) \
49045                     (dst) = ((dst) &\
49046                     ~0x00080000U) | ((u_int32_t)(0) << 19)
49047
49048 /* macros for field en_err_ofdm_xcorr */
49049 #define FRAME_CONTROL__EN_ERR_OFDM_XCORR__SHIFT                              20
49050 #define FRAME_CONTROL__EN_ERR_OFDM_XCORR__WIDTH                               1
49051 #define FRAME_CONTROL__EN_ERR_OFDM_XCORR__MASK                      0x00100000U
49052 #define FRAME_CONTROL__EN_ERR_OFDM_XCORR__READ(src) \
49053                     (((u_int32_t)(src)\
49054                     & 0x00100000U) >> 20)
49055 #define FRAME_CONTROL__EN_ERR_OFDM_XCORR__WRITE(src) \
49056                     (((u_int32_t)(src)\
49057                     << 20) & 0x00100000U)
49058 #define FRAME_CONTROL__EN_ERR_OFDM_XCORR__MODIFY(dst, src) \
49059                     (dst) = ((dst) &\
49060                     ~0x00100000U) | (((u_int32_t)(src) <<\
49061                     20) & 0x00100000U)
49062 #define FRAME_CONTROL__EN_ERR_OFDM_XCORR__VERIFY(src) \
49063                     (!((((u_int32_t)(src)\
49064                     << 20) & ~0x00100000U)))
49065 #define FRAME_CONTROL__EN_ERR_OFDM_XCORR__SET(dst) \
49066                     (dst) = ((dst) &\
49067                     ~0x00100000U) | ((u_int32_t)(1) << 20)
49068 #define FRAME_CONTROL__EN_ERR_OFDM_XCORR__CLR(dst) \
49069                     (dst) = ((dst) &\
49070                     ~0x00100000U) | ((u_int32_t)(0) << 20)
49071
49072 /* macros for field en_err_long_sc_thr */
49073 #define FRAME_CONTROL__EN_ERR_LONG_SC_THR__SHIFT                             21
49074 #define FRAME_CONTROL__EN_ERR_LONG_SC_THR__WIDTH                              1
49075 #define FRAME_CONTROL__EN_ERR_LONG_SC_THR__MASK                     0x00200000U
49076 #define FRAME_CONTROL__EN_ERR_LONG_SC_THR__READ(src) \
49077                     (((u_int32_t)(src)\
49078                     & 0x00200000U) >> 21)
49079 #define FRAME_CONTROL__EN_ERR_LONG_SC_THR__WRITE(src) \
49080                     (((u_int32_t)(src)\
49081                     << 21) & 0x00200000U)
49082 #define FRAME_CONTROL__EN_ERR_LONG_SC_THR__MODIFY(dst, src) \
49083                     (dst) = ((dst) &\
49084                     ~0x00200000U) | (((u_int32_t)(src) <<\
49085                     21) & 0x00200000U)
49086 #define FRAME_CONTROL__EN_ERR_LONG_SC_THR__VERIFY(src) \
49087                     (!((((u_int32_t)(src)\
49088                     << 21) & ~0x00200000U)))
49089 #define FRAME_CONTROL__EN_ERR_LONG_SC_THR__SET(dst) \
49090                     (dst) = ((dst) &\
49091                     ~0x00200000U) | ((u_int32_t)(1) << 21)
49092 #define FRAME_CONTROL__EN_ERR_LONG_SC_THR__CLR(dst) \
49093                     (dst) = ((dst) &\
49094                     ~0x00200000U) | ((u_int32_t)(0) << 21)
49095
49096 /* macros for field en_err_tim_long1 */
49097 #define FRAME_CONTROL__EN_ERR_TIM_LONG1__SHIFT                               22
49098 #define FRAME_CONTROL__EN_ERR_TIM_LONG1__WIDTH                                1
49099 #define FRAME_CONTROL__EN_ERR_TIM_LONG1__MASK                       0x00400000U
49100 #define FRAME_CONTROL__EN_ERR_TIM_LONG1__READ(src) \
49101                     (((u_int32_t)(src)\
49102                     & 0x00400000U) >> 22)
49103 #define FRAME_CONTROL__EN_ERR_TIM_LONG1__WRITE(src) \
49104                     (((u_int32_t)(src)\
49105                     << 22) & 0x00400000U)
49106 #define FRAME_CONTROL__EN_ERR_TIM_LONG1__MODIFY(dst, src) \
49107                     (dst) = ((dst) &\
49108                     ~0x00400000U) | (((u_int32_t)(src) <<\
49109                     22) & 0x00400000U)
49110 #define FRAME_CONTROL__EN_ERR_TIM_LONG1__VERIFY(src) \
49111                     (!((((u_int32_t)(src)\
49112                     << 22) & ~0x00400000U)))
49113 #define FRAME_CONTROL__EN_ERR_TIM_LONG1__SET(dst) \
49114                     (dst) = ((dst) &\
49115                     ~0x00400000U) | ((u_int32_t)(1) << 22)
49116 #define FRAME_CONTROL__EN_ERR_TIM_LONG1__CLR(dst) \
49117                     (dst) = ((dst) &\
49118                     ~0x00400000U) | ((u_int32_t)(0) << 22)
49119
49120 /* macros for field en_err_tim_early_trig */
49121 #define FRAME_CONTROL__EN_ERR_TIM_EARLY_TRIG__SHIFT                          23
49122 #define FRAME_CONTROL__EN_ERR_TIM_EARLY_TRIG__WIDTH                           1
49123 #define FRAME_CONTROL__EN_ERR_TIM_EARLY_TRIG__MASK                  0x00800000U
49124 #define FRAME_CONTROL__EN_ERR_TIM_EARLY_TRIG__READ(src) \
49125                     (((u_int32_t)(src)\
49126                     & 0x00800000U) >> 23)
49127 #define FRAME_CONTROL__EN_ERR_TIM_EARLY_TRIG__WRITE(src) \
49128                     (((u_int32_t)(src)\
49129                     << 23) & 0x00800000U)
49130 #define FRAME_CONTROL__EN_ERR_TIM_EARLY_TRIG__MODIFY(dst, src) \
49131                     (dst) = ((dst) &\
49132                     ~0x00800000U) | (((u_int32_t)(src) <<\
49133                     23) & 0x00800000U)
49134 #define FRAME_CONTROL__EN_ERR_TIM_EARLY_TRIG__VERIFY(src) \
49135                     (!((((u_int32_t)(src)\
49136                     << 23) & ~0x00800000U)))
49137 #define FRAME_CONTROL__EN_ERR_TIM_EARLY_TRIG__SET(dst) \
49138                     (dst) = ((dst) &\
49139                     ~0x00800000U) | ((u_int32_t)(1) << 23)
49140 #define FRAME_CONTROL__EN_ERR_TIM_EARLY_TRIG__CLR(dst) \
49141                     (dst) = ((dst) &\
49142                     ~0x00800000U) | ((u_int32_t)(0) << 23)
49143
49144 /* macros for field en_err_tim_timeout */
49145 #define FRAME_CONTROL__EN_ERR_TIM_TIMEOUT__SHIFT                             24
49146 #define FRAME_CONTROL__EN_ERR_TIM_TIMEOUT__WIDTH                              1
49147 #define FRAME_CONTROL__EN_ERR_TIM_TIMEOUT__MASK                     0x01000000U
49148 #define FRAME_CONTROL__EN_ERR_TIM_TIMEOUT__READ(src) \
49149                     (((u_int32_t)(src)\
49150                     & 0x01000000U) >> 24)
49151 #define FRAME_CONTROL__EN_ERR_TIM_TIMEOUT__WRITE(src) \
49152                     (((u_int32_t)(src)\
49153                     << 24) & 0x01000000U)
49154 #define FRAME_CONTROL__EN_ERR_TIM_TIMEOUT__MODIFY(dst, src) \
49155                     (dst) = ((dst) &\
49156                     ~0x01000000U) | (((u_int32_t)(src) <<\
49157                     24) & 0x01000000U)
49158 #define FRAME_CONTROL__EN_ERR_TIM_TIMEOUT__VERIFY(src) \
49159                     (!((((u_int32_t)(src)\
49160                     << 24) & ~0x01000000U)))
49161 #define FRAME_CONTROL__EN_ERR_TIM_TIMEOUT__SET(dst) \
49162                     (dst) = ((dst) &\
49163                     ~0x01000000U) | ((u_int32_t)(1) << 24)
49164 #define FRAME_CONTROL__EN_ERR_TIM_TIMEOUT__CLR(dst) \
49165                     (dst) = ((dst) &\
49166                     ~0x01000000U) | ((u_int32_t)(0) << 24)
49167
49168 /* macros for field en_err_signal_parity */
49169 #define FRAME_CONTROL__EN_ERR_SIGNAL_PARITY__SHIFT                           25
49170 #define FRAME_CONTROL__EN_ERR_SIGNAL_PARITY__WIDTH                            1
49171 #define FRAME_CONTROL__EN_ERR_SIGNAL_PARITY__MASK                   0x02000000U
49172 #define FRAME_CONTROL__EN_ERR_SIGNAL_PARITY__READ(src) \
49173                     (((u_int32_t)(src)\
49174                     & 0x02000000U) >> 25)
49175 #define FRAME_CONTROL__EN_ERR_SIGNAL_PARITY__WRITE(src) \
49176                     (((u_int32_t)(src)\
49177                     << 25) & 0x02000000U)
49178 #define FRAME_CONTROL__EN_ERR_SIGNAL_PARITY__MODIFY(dst, src) \
49179                     (dst) = ((dst) &\
49180                     ~0x02000000U) | (((u_int32_t)(src) <<\
49181                     25) & 0x02000000U)
49182 #define FRAME_CONTROL__EN_ERR_SIGNAL_PARITY__VERIFY(src) \
49183                     (!((((u_int32_t)(src)\
49184                     << 25) & ~0x02000000U)))
49185 #define FRAME_CONTROL__EN_ERR_SIGNAL_PARITY__SET(dst) \
49186                     (dst) = ((dst) &\
49187                     ~0x02000000U) | ((u_int32_t)(1) << 25)
49188 #define FRAME_CONTROL__EN_ERR_SIGNAL_PARITY__CLR(dst) \
49189                     (dst) = ((dst) &\
49190                     ~0x02000000U) | ((u_int32_t)(0) << 25)
49191
49192 /* macros for field en_err_rate_illegal */
49193 #define FRAME_CONTROL__EN_ERR_RATE_ILLEGAL__SHIFT                            26
49194 #define FRAME_CONTROL__EN_ERR_RATE_ILLEGAL__WIDTH                             1
49195 #define FRAME_CONTROL__EN_ERR_RATE_ILLEGAL__MASK                    0x04000000U
49196 #define FRAME_CONTROL__EN_ERR_RATE_ILLEGAL__READ(src) \
49197                     (((u_int32_t)(src)\
49198                     & 0x04000000U) >> 26)
49199 #define FRAME_CONTROL__EN_ERR_RATE_ILLEGAL__WRITE(src) \
49200                     (((u_int32_t)(src)\
49201                     << 26) & 0x04000000U)
49202 #define FRAME_CONTROL__EN_ERR_RATE_ILLEGAL__MODIFY(dst, src) \
49203                     (dst) = ((dst) &\
49204                     ~0x04000000U) | (((u_int32_t)(src) <<\
49205                     26) & 0x04000000U)
49206 #define FRAME_CONTROL__EN_ERR_RATE_ILLEGAL__VERIFY(src) \
49207                     (!((((u_int32_t)(src)\
49208                     << 26) & ~0x04000000U)))
49209 #define FRAME_CONTROL__EN_ERR_RATE_ILLEGAL__SET(dst) \
49210                     (dst) = ((dst) &\
49211                     ~0x04000000U) | ((u_int32_t)(1) << 26)
49212 #define FRAME_CONTROL__EN_ERR_RATE_ILLEGAL__CLR(dst) \
49213                     (dst) = ((dst) &\
49214                     ~0x04000000U) | ((u_int32_t)(0) << 26)
49215
49216 /* macros for field en_err_length_illegal */
49217 #define FRAME_CONTROL__EN_ERR_LENGTH_ILLEGAL__SHIFT                          27
49218 #define FRAME_CONTROL__EN_ERR_LENGTH_ILLEGAL__WIDTH                           1
49219 #define FRAME_CONTROL__EN_ERR_LENGTH_ILLEGAL__MASK                  0x08000000U
49220 #define FRAME_CONTROL__EN_ERR_LENGTH_ILLEGAL__READ(src) \
49221                     (((u_int32_t)(src)\
49222                     & 0x08000000U) >> 27)
49223 #define FRAME_CONTROL__EN_ERR_LENGTH_ILLEGAL__WRITE(src) \
49224                     (((u_int32_t)(src)\
49225                     << 27) & 0x08000000U)
49226 #define FRAME_CONTROL__EN_ERR_LENGTH_ILLEGAL__MODIFY(dst, src) \
49227                     (dst) = ((dst) &\
49228                     ~0x08000000U) | (((u_int32_t)(src) <<\
49229                     27) & 0x08000000U)
49230 #define FRAME_CONTROL__EN_ERR_LENGTH_ILLEGAL__VERIFY(src) \
49231                     (!((((u_int32_t)(src)\
49232                     << 27) & ~0x08000000U)))
49233 #define FRAME_CONTROL__EN_ERR_LENGTH_ILLEGAL__SET(dst) \
49234                     (dst) = ((dst) &\
49235                     ~0x08000000U) | ((u_int32_t)(1) << 27)
49236 #define FRAME_CONTROL__EN_ERR_LENGTH_ILLEGAL__CLR(dst) \
49237                     (dst) = ((dst) &\
49238                     ~0x08000000U) | ((u_int32_t)(0) << 27)
49239
49240 /* macros for field no_6mbps_service_err */
49241 #define FRAME_CONTROL__NO_6MBPS_SERVICE_ERR__SHIFT                           28
49242 #define FRAME_CONTROL__NO_6MBPS_SERVICE_ERR__WIDTH                            1
49243 #define FRAME_CONTROL__NO_6MBPS_SERVICE_ERR__MASK                   0x10000000U
49244 #define FRAME_CONTROL__NO_6MBPS_SERVICE_ERR__READ(src) \
49245                     (((u_int32_t)(src)\
49246                     & 0x10000000U) >> 28)
49247 #define FRAME_CONTROL__NO_6MBPS_SERVICE_ERR__WRITE(src) \
49248                     (((u_int32_t)(src)\
49249                     << 28) & 0x10000000U)
49250 #define FRAME_CONTROL__NO_6MBPS_SERVICE_ERR__MODIFY(dst, src) \
49251                     (dst) = ((dst) &\
49252                     ~0x10000000U) | (((u_int32_t)(src) <<\
49253                     28) & 0x10000000U)
49254 #define FRAME_CONTROL__NO_6MBPS_SERVICE_ERR__VERIFY(src) \
49255                     (!((((u_int32_t)(src)\
49256                     << 28) & ~0x10000000U)))
49257 #define FRAME_CONTROL__NO_6MBPS_SERVICE_ERR__SET(dst) \
49258                     (dst) = ((dst) &\
49259                     ~0x10000000U) | ((u_int32_t)(1) << 28)
49260 #define FRAME_CONTROL__NO_6MBPS_SERVICE_ERR__CLR(dst) \
49261                     (dst) = ((dst) &\
49262                     ~0x10000000U) | ((u_int32_t)(0) << 28)
49263
49264 /* macros for field en_err_service */
49265 #define FRAME_CONTROL__EN_ERR_SERVICE__SHIFT                                 29
49266 #define FRAME_CONTROL__EN_ERR_SERVICE__WIDTH                                  1
49267 #define FRAME_CONTROL__EN_ERR_SERVICE__MASK                         0x20000000U
49268 #define FRAME_CONTROL__EN_ERR_SERVICE__READ(src) \
49269                     (((u_int32_t)(src)\
49270                     & 0x20000000U) >> 29)
49271 #define FRAME_CONTROL__EN_ERR_SERVICE__WRITE(src) \
49272                     (((u_int32_t)(src)\
49273                     << 29) & 0x20000000U)
49274 #define FRAME_CONTROL__EN_ERR_SERVICE__MODIFY(dst, src) \
49275                     (dst) = ((dst) &\
49276                     ~0x20000000U) | (((u_int32_t)(src) <<\
49277                     29) & 0x20000000U)
49278 #define FRAME_CONTROL__EN_ERR_SERVICE__VERIFY(src) \
49279                     (!((((u_int32_t)(src)\
49280                     << 29) & ~0x20000000U)))
49281 #define FRAME_CONTROL__EN_ERR_SERVICE__SET(dst) \
49282                     (dst) = ((dst) &\
49283                     ~0x20000000U) | ((u_int32_t)(1) << 29)
49284 #define FRAME_CONTROL__EN_ERR_SERVICE__CLR(dst) \
49285                     (dst) = ((dst) &\
49286                     ~0x20000000U) | ((u_int32_t)(0) << 29)
49287
49288 /* macros for field en_err_tx_underrun */
49289 #define FRAME_CONTROL__EN_ERR_TX_UNDERRUN__SHIFT                             30
49290 #define FRAME_CONTROL__EN_ERR_TX_UNDERRUN__WIDTH                              1
49291 #define FRAME_CONTROL__EN_ERR_TX_UNDERRUN__MASK                     0x40000000U
49292 #define FRAME_CONTROL__EN_ERR_TX_UNDERRUN__READ(src) \
49293                     (((u_int32_t)(src)\
49294                     & 0x40000000U) >> 30)
49295 #define FRAME_CONTROL__EN_ERR_TX_UNDERRUN__WRITE(src) \
49296                     (((u_int32_t)(src)\
49297                     << 30) & 0x40000000U)
49298 #define FRAME_CONTROL__EN_ERR_TX_UNDERRUN__MODIFY(dst, src) \
49299                     (dst) = ((dst) &\
49300                     ~0x40000000U) | (((u_int32_t)(src) <<\
49301                     30) & 0x40000000U)
49302 #define FRAME_CONTROL__EN_ERR_TX_UNDERRUN__VERIFY(src) \
49303                     (!((((u_int32_t)(src)\
49304                     << 30) & ~0x40000000U)))
49305 #define FRAME_CONTROL__EN_ERR_TX_UNDERRUN__SET(dst) \
49306                     (dst) = ((dst) &\
49307                     ~0x40000000U) | ((u_int32_t)(1) << 30)
49308 #define FRAME_CONTROL__EN_ERR_TX_UNDERRUN__CLR(dst) \
49309                     (dst) = ((dst) &\
49310                     ~0x40000000U) | ((u_int32_t)(0) << 30)
49311
49312 /* macros for field en_err_rx_abort */
49313 #define FRAME_CONTROL__EN_ERR_RX_ABORT__SHIFT                                31
49314 #define FRAME_CONTROL__EN_ERR_RX_ABORT__WIDTH                                 1
49315 #define FRAME_CONTROL__EN_ERR_RX_ABORT__MASK                        0x80000000U
49316 #define FRAME_CONTROL__EN_ERR_RX_ABORT__READ(src) \
49317                     (((u_int32_t)(src)\
49318                     & 0x80000000U) >> 31)
49319 #define FRAME_CONTROL__EN_ERR_RX_ABORT__WRITE(src) \
49320                     (((u_int32_t)(src)\
49321                     << 31) & 0x80000000U)
49322 #define FRAME_CONTROL__EN_ERR_RX_ABORT__MODIFY(dst, src) \
49323                     (dst) = ((dst) &\
49324                     ~0x80000000U) | (((u_int32_t)(src) <<\
49325                     31) & 0x80000000U)
49326 #define FRAME_CONTROL__EN_ERR_RX_ABORT__VERIFY(src) \
49327                     (!((((u_int32_t)(src)\
49328                     << 31) & ~0x80000000U)))
49329 #define FRAME_CONTROL__EN_ERR_RX_ABORT__SET(dst) \
49330                     (dst) = ((dst) &\
49331                     ~0x80000000U) | ((u_int32_t)(1) << 31)
49332 #define FRAME_CONTROL__EN_ERR_RX_ABORT__CLR(dst) \
49333                     (dst) = ((dst) &\
49334                     ~0x80000000U) | ((u_int32_t)(0) << 31)
49335 #define FRAME_CONTROL__TYPE                                           u_int32_t
49336 #define FRAME_CONTROL__READ                                         0xffffffffU
49337 #define FRAME_CONTROL__WRITE                                        0xffffffffU
49338
49339 #endif /* __FRAME_CONTROL_MACRO__ */
49340
49341
49342 /* macros for bb_reg_block.bb_sm_reg_map.BB_frame_control */
49343 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_FRAME_CONTROL__NUM               1
49344
49345 /* macros for BlueprintGlobalNameSpace::rfbus_request */
49346 #ifndef __RFBUS_REQUEST_MACRO__
49347 #define __RFBUS_REQUEST_MACRO__
49348
49349 /* macros for field rfbus_request */
49350 #define RFBUS_REQUEST__RFBUS_REQUEST__SHIFT                                   0
49351 #define RFBUS_REQUEST__RFBUS_REQUEST__WIDTH                                   1
49352 #define RFBUS_REQUEST__RFBUS_REQUEST__MASK                          0x00000001U
49353 #define RFBUS_REQUEST__RFBUS_REQUEST__READ(src)  (u_int32_t)(src) & 0x00000001U
49354 #define RFBUS_REQUEST__RFBUS_REQUEST__WRITE(src) \
49355                     ((u_int32_t)(src)\
49356                     & 0x00000001U)
49357 #define RFBUS_REQUEST__RFBUS_REQUEST__MODIFY(dst, src) \
49358                     (dst) = ((dst) &\
49359                     ~0x00000001U) | ((u_int32_t)(src) &\
49360                     0x00000001U)
49361 #define RFBUS_REQUEST__RFBUS_REQUEST__VERIFY(src) \
49362                     (!(((u_int32_t)(src)\
49363                     & ~0x00000001U)))
49364 #define RFBUS_REQUEST__RFBUS_REQUEST__SET(dst) \
49365                     (dst) = ((dst) &\
49366                     ~0x00000001U) | (u_int32_t)(1)
49367 #define RFBUS_REQUEST__RFBUS_REQUEST__CLR(dst) \
49368                     (dst) = ((dst) &\
49369                     ~0x00000001U) | (u_int32_t)(0)
49370 #define RFBUS_REQUEST__TYPE                                           u_int32_t
49371 #define RFBUS_REQUEST__READ                                         0x00000001U
49372 #define RFBUS_REQUEST__WRITE                                        0x00000001U
49373
49374 #endif /* __RFBUS_REQUEST_MACRO__ */
49375
49376
49377 /* macros for bb_reg_block.bb_sm_reg_map.BB_rfbus_request */
49378 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_RFBUS_REQUEST__NUM               1
49379
49380 /* macros for BlueprintGlobalNameSpace::rfbus_grant */
49381 #ifndef __RFBUS_GRANT_MACRO__
49382 #define __RFBUS_GRANT_MACRO__
49383
49384 /* macros for field rfbus_grant */
49385 #define RFBUS_GRANT__RFBUS_GRANT__SHIFT                                       0
49386 #define RFBUS_GRANT__RFBUS_GRANT__WIDTH                                       1
49387 #define RFBUS_GRANT__RFBUS_GRANT__MASK                              0x00000001U
49388 #define RFBUS_GRANT__RFBUS_GRANT__READ(src)      (u_int32_t)(src) & 0x00000001U
49389 #define RFBUS_GRANT__RFBUS_GRANT__SET(dst) \
49390                     (dst) = ((dst) &\
49391                     ~0x00000001U) | (u_int32_t)(1)
49392 #define RFBUS_GRANT__RFBUS_GRANT__CLR(dst) \
49393                     (dst) = ((dst) &\
49394                     ~0x00000001U) | (u_int32_t)(0)
49395
49396 /* macros for field bt_ant */
49397 #define RFBUS_GRANT__BT_ANT__SHIFT                                            1
49398 #define RFBUS_GRANT__BT_ANT__WIDTH                                            1
49399 #define RFBUS_GRANT__BT_ANT__MASK                                   0x00000002U
49400 #define RFBUS_GRANT__BT_ANT__READ(src)  (((u_int32_t)(src) & 0x00000002U) >> 1)
49401 #define RFBUS_GRANT__BT_ANT__SET(dst) \
49402                     (dst) = ((dst) &\
49403                     ~0x00000002U) | ((u_int32_t)(1) << 1)
49404 #define RFBUS_GRANT__BT_ANT__CLR(dst) \
49405                     (dst) = ((dst) &\
49406                     ~0x00000002U) | ((u_int32_t)(0) << 1)
49407 #define RFBUS_GRANT__TYPE                                             u_int32_t
49408 #define RFBUS_GRANT__READ                                           0x00000003U
49409
49410 #endif /* __RFBUS_GRANT_MACRO__ */
49411
49412
49413 /* macros for bb_reg_block.bb_sm_reg_map.BB_rfbus_grant */
49414 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_RFBUS_GRANT__NUM                 1
49415
49416 /* macros for BlueprintGlobalNameSpace::rifs */
49417 #ifndef __RIFS_MACRO__
49418 #define __RIFS_MACRO__
49419
49420 /* macros for field disable_fcc_fix */
49421 #define RIFS__DISABLE_FCC_FIX__SHIFT                                         25
49422 #define RIFS__DISABLE_FCC_FIX__WIDTH                                          1
49423 #define RIFS__DISABLE_FCC_FIX__MASK                                 0x02000000U
49424 #define RIFS__DISABLE_FCC_FIX__READ(src) \
49425                     (((u_int32_t)(src)\
49426                     & 0x02000000U) >> 25)
49427 #define RIFS__DISABLE_FCC_FIX__WRITE(src) \
49428                     (((u_int32_t)(src)\
49429                     << 25) & 0x02000000U)
49430 #define RIFS__DISABLE_FCC_FIX__MODIFY(dst, src) \
49431                     (dst) = ((dst) &\
49432                     ~0x02000000U) | (((u_int32_t)(src) <<\
49433                     25) & 0x02000000U)
49434 #define RIFS__DISABLE_FCC_FIX__VERIFY(src) \
49435                     (!((((u_int32_t)(src)\
49436                     << 25) & ~0x02000000U)))
49437 #define RIFS__DISABLE_FCC_FIX__SET(dst) \
49438                     (dst) = ((dst) &\
49439                     ~0x02000000U) | ((u_int32_t)(1) << 25)
49440 #define RIFS__DISABLE_FCC_FIX__CLR(dst) \
49441                     (dst) = ((dst) &\
49442                     ~0x02000000U) | ((u_int32_t)(0) << 25)
49443
49444 /* macros for field enable_reset_tdomain */
49445 #define RIFS__ENABLE_RESET_TDOMAIN__SHIFT                                    26
49446 #define RIFS__ENABLE_RESET_TDOMAIN__WIDTH                                     1
49447 #define RIFS__ENABLE_RESET_TDOMAIN__MASK                            0x04000000U
49448 #define RIFS__ENABLE_RESET_TDOMAIN__READ(src) \
49449                     (((u_int32_t)(src)\
49450                     & 0x04000000U) >> 26)
49451 #define RIFS__ENABLE_RESET_TDOMAIN__WRITE(src) \
49452                     (((u_int32_t)(src)\
49453                     << 26) & 0x04000000U)
49454 #define RIFS__ENABLE_RESET_TDOMAIN__MODIFY(dst, src) \
49455                     (dst) = ((dst) &\
49456                     ~0x04000000U) | (((u_int32_t)(src) <<\
49457                     26) & 0x04000000U)
49458 #define RIFS__ENABLE_RESET_TDOMAIN__VERIFY(src) \
49459                     (!((((u_int32_t)(src)\
49460                     << 26) & ~0x04000000U)))
49461 #define RIFS__ENABLE_RESET_TDOMAIN__SET(dst) \
49462                     (dst) = ((dst) &\
49463                     ~0x04000000U) | ((u_int32_t)(1) << 26)
49464 #define RIFS__ENABLE_RESET_TDOMAIN__CLR(dst) \
49465                     (dst) = ((dst) &\
49466                     ~0x04000000U) | ((u_int32_t)(0) << 26)
49467
49468 /* macros for field disable_fcc_fix2 */
49469 #define RIFS__DISABLE_FCC_FIX2__SHIFT                                        27
49470 #define RIFS__DISABLE_FCC_FIX2__WIDTH                                         1
49471 #define RIFS__DISABLE_FCC_FIX2__MASK                                0x08000000U
49472 #define RIFS__DISABLE_FCC_FIX2__READ(src) \
49473                     (((u_int32_t)(src)\
49474                     & 0x08000000U) >> 27)
49475 #define RIFS__DISABLE_FCC_FIX2__WRITE(src) \
49476                     (((u_int32_t)(src)\
49477                     << 27) & 0x08000000U)
49478 #define RIFS__DISABLE_FCC_FIX2__MODIFY(dst, src) \
49479                     (dst) = ((dst) &\
49480                     ~0x08000000U) | (((u_int32_t)(src) <<\
49481                     27) & 0x08000000U)
49482 #define RIFS__DISABLE_FCC_FIX2__VERIFY(src) \
49483                     (!((((u_int32_t)(src)\
49484                     << 27) & ~0x08000000U)))
49485 #define RIFS__DISABLE_FCC_FIX2__SET(dst) \
49486                     (dst) = ((dst) &\
49487                     ~0x08000000U) | ((u_int32_t)(1) << 27)
49488 #define RIFS__DISABLE_FCC_FIX2__CLR(dst) \
49489                     (dst) = ((dst) &\
49490                     ~0x08000000U) | ((u_int32_t)(0) << 27)
49491
49492 /* macros for field disable_rifs_cck_fix */
49493 #define RIFS__DISABLE_RIFS_CCK_FIX__SHIFT                                    28
49494 #define RIFS__DISABLE_RIFS_CCK_FIX__WIDTH                                     1
49495 #define RIFS__DISABLE_RIFS_CCK_FIX__MASK                            0x10000000U
49496 #define RIFS__DISABLE_RIFS_CCK_FIX__READ(src) \
49497                     (((u_int32_t)(src)\
49498                     & 0x10000000U) >> 28)
49499 #define RIFS__DISABLE_RIFS_CCK_FIX__WRITE(src) \
49500                     (((u_int32_t)(src)\
49501                     << 28) & 0x10000000U)
49502 #define RIFS__DISABLE_RIFS_CCK_FIX__MODIFY(dst, src) \
49503                     (dst) = ((dst) &\
49504                     ~0x10000000U) | (((u_int32_t)(src) <<\
49505                     28) & 0x10000000U)
49506 #define RIFS__DISABLE_RIFS_CCK_FIX__VERIFY(src) \
49507                     (!((((u_int32_t)(src)\
49508                     << 28) & ~0x10000000U)))
49509 #define RIFS__DISABLE_RIFS_CCK_FIX__SET(dst) \
49510                     (dst) = ((dst) &\
49511                     ~0x10000000U) | ((u_int32_t)(1) << 28)
49512 #define RIFS__DISABLE_RIFS_CCK_FIX__CLR(dst) \
49513                     (dst) = ((dst) &\
49514                     ~0x10000000U) | ((u_int32_t)(0) << 28)
49515
49516 /* macros for field disable_error_reset_fix */
49517 #define RIFS__DISABLE_ERROR_RESET_FIX__SHIFT                                 29
49518 #define RIFS__DISABLE_ERROR_RESET_FIX__WIDTH                                  1
49519 #define RIFS__DISABLE_ERROR_RESET_FIX__MASK                         0x20000000U
49520 #define RIFS__DISABLE_ERROR_RESET_FIX__READ(src) \
49521                     (((u_int32_t)(src)\
49522                     & 0x20000000U) >> 29)
49523 #define RIFS__DISABLE_ERROR_RESET_FIX__WRITE(src) \
49524                     (((u_int32_t)(src)\
49525                     << 29) & 0x20000000U)
49526 #define RIFS__DISABLE_ERROR_RESET_FIX__MODIFY(dst, src) \
49527                     (dst) = ((dst) &\
49528                     ~0x20000000U) | (((u_int32_t)(src) <<\
49529                     29) & 0x20000000U)
49530 #define RIFS__DISABLE_ERROR_RESET_FIX__VERIFY(src) \
49531                     (!((((u_int32_t)(src)\
49532                     << 29) & ~0x20000000U)))
49533 #define RIFS__DISABLE_ERROR_RESET_FIX__SET(dst) \
49534                     (dst) = ((dst) &\
49535                     ~0x20000000U) | ((u_int32_t)(1) << 29)
49536 #define RIFS__DISABLE_ERROR_RESET_FIX__CLR(dst) \
49537                     (dst) = ((dst) &\
49538                     ~0x20000000U) | ((u_int32_t)(0) << 29)
49539
49540 /* macros for field radar_use_fdomain_reset */
49541 #define RIFS__RADAR_USE_FDOMAIN_RESET__SHIFT                                 30
49542 #define RIFS__RADAR_USE_FDOMAIN_RESET__WIDTH                                  1
49543 #define RIFS__RADAR_USE_FDOMAIN_RESET__MASK                         0x40000000U
49544 #define RIFS__RADAR_USE_FDOMAIN_RESET__READ(src) \
49545                     (((u_int32_t)(src)\
49546                     & 0x40000000U) >> 30)
49547 #define RIFS__RADAR_USE_FDOMAIN_RESET__WRITE(src) \
49548                     (((u_int32_t)(src)\
49549                     << 30) & 0x40000000U)
49550 #define RIFS__RADAR_USE_FDOMAIN_RESET__MODIFY(dst, src) \
49551                     (dst) = ((dst) &\
49552                     ~0x40000000U) | (((u_int32_t)(src) <<\
49553                     30) & 0x40000000U)
49554 #define RIFS__RADAR_USE_FDOMAIN_RESET__VERIFY(src) \
49555                     (!((((u_int32_t)(src)\
49556                     << 30) & ~0x40000000U)))
49557 #define RIFS__RADAR_USE_FDOMAIN_RESET__SET(dst) \
49558                     (dst) = ((dst) &\
49559                     ~0x40000000U) | ((u_int32_t)(1) << 30)
49560 #define RIFS__RADAR_USE_FDOMAIN_RESET__CLR(dst) \
49561                     (dst) = ((dst) &\
49562                     ~0x40000000U) | ((u_int32_t)(0) << 30)
49563 #define RIFS__TYPE                                                    u_int32_t
49564 #define RIFS__READ                                                  0x7e000000U
49565 #define RIFS__WRITE                                                 0x7e000000U
49566
49567 #endif /* __RIFS_MACRO__ */
49568
49569
49570 /* macros for bb_reg_block.bb_sm_reg_map.BB_rifs */
49571 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_RIFS__NUM                        1
49572
49573 /* macros for BlueprintGlobalNameSpace::rx_clear_delay */
49574 #ifndef __RX_CLEAR_DELAY_MACRO__
49575 #define __RX_CLEAR_DELAY_MACRO__
49576
49577 /* macros for field ofdm_xr_rx_clear_delay */
49578 #define RX_CLEAR_DELAY__OFDM_XR_RX_CLEAR_DELAY__SHIFT                         0
49579 #define RX_CLEAR_DELAY__OFDM_XR_RX_CLEAR_DELAY__WIDTH                        10
49580 #define RX_CLEAR_DELAY__OFDM_XR_RX_CLEAR_DELAY__MASK                0x000003ffU
49581 #define RX_CLEAR_DELAY__OFDM_XR_RX_CLEAR_DELAY__READ(src) \
49582                     (u_int32_t)(src)\
49583                     & 0x000003ffU
49584 #define RX_CLEAR_DELAY__OFDM_XR_RX_CLEAR_DELAY__WRITE(src) \
49585                     ((u_int32_t)(src)\
49586                     & 0x000003ffU)
49587 #define RX_CLEAR_DELAY__OFDM_XR_RX_CLEAR_DELAY__MODIFY(dst, src) \
49588                     (dst) = ((dst) &\
49589                     ~0x000003ffU) | ((u_int32_t)(src) &\
49590                     0x000003ffU)
49591 #define RX_CLEAR_DELAY__OFDM_XR_RX_CLEAR_DELAY__VERIFY(src) \
49592                     (!(((u_int32_t)(src)\
49593                     & ~0x000003ffU)))
49594 #define RX_CLEAR_DELAY__TYPE                                          u_int32_t
49595 #define RX_CLEAR_DELAY__READ                                        0x000003ffU
49596 #define RX_CLEAR_DELAY__WRITE                                       0x000003ffU
49597
49598 #endif /* __RX_CLEAR_DELAY_MACRO__ */
49599
49600
49601 /* macros for bb_reg_block.bb_sm_reg_map.BB_rx_clear_delay */
49602 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_RX_CLEAR_DELAY__NUM              1
49603
49604 /* macros for BlueprintGlobalNameSpace::analog_power_on_time */
49605 #ifndef __ANALOG_POWER_ON_TIME_MACRO__
49606 #define __ANALOG_POWER_ON_TIME_MACRO__
49607
49608 /* macros for field active_to_receive */
49609 #define ANALOG_POWER_ON_TIME__ACTIVE_TO_RECEIVE__SHIFT                        0
49610 #define ANALOG_POWER_ON_TIME__ACTIVE_TO_RECEIVE__WIDTH                       14
49611 #define ANALOG_POWER_ON_TIME__ACTIVE_TO_RECEIVE__MASK               0x00003fffU
49612 #define ANALOG_POWER_ON_TIME__ACTIVE_TO_RECEIVE__READ(src) \
49613                     (u_int32_t)(src)\
49614                     & 0x00003fffU
49615 #define ANALOG_POWER_ON_TIME__ACTIVE_TO_RECEIVE__WRITE(src) \
49616                     ((u_int32_t)(src)\
49617                     & 0x00003fffU)
49618 #define ANALOG_POWER_ON_TIME__ACTIVE_TO_RECEIVE__MODIFY(dst, src) \
49619                     (dst) = ((dst) &\
49620                     ~0x00003fffU) | ((u_int32_t)(src) &\
49621                     0x00003fffU)
49622 #define ANALOG_POWER_ON_TIME__ACTIVE_TO_RECEIVE__VERIFY(src) \
49623                     (!(((u_int32_t)(src)\
49624                     & ~0x00003fffU)))
49625 #define ANALOG_POWER_ON_TIME__TYPE                                    u_int32_t
49626 #define ANALOG_POWER_ON_TIME__READ                                  0x00003fffU
49627 #define ANALOG_POWER_ON_TIME__WRITE                                 0x00003fffU
49628
49629 #endif /* __ANALOG_POWER_ON_TIME_MACRO__ */
49630
49631
49632 /* macros for bb_reg_block.bb_sm_reg_map.BB_analog_power_on_time */
49633 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_ANALOG_POWER_ON_TIME__NUM        1
49634
49635 /* macros for BlueprintGlobalNameSpace::tx_timing_1 */
49636 #ifndef __TX_TIMING_1_MACRO__
49637 #define __TX_TIMING_1_MACRO__
49638
49639 /* macros for field tx_frame_to_adc_off */
49640 #define TX_TIMING_1__TX_FRAME_TO_ADC_OFF__SHIFT                               0
49641 #define TX_TIMING_1__TX_FRAME_TO_ADC_OFF__WIDTH                               8
49642 #define TX_TIMING_1__TX_FRAME_TO_ADC_OFF__MASK                      0x000000ffU
49643 #define TX_TIMING_1__TX_FRAME_TO_ADC_OFF__READ(src) \
49644                     (u_int32_t)(src)\
49645                     & 0x000000ffU
49646 #define TX_TIMING_1__TX_FRAME_TO_ADC_OFF__WRITE(src) \
49647                     ((u_int32_t)(src)\
49648                     & 0x000000ffU)
49649 #define TX_TIMING_1__TX_FRAME_TO_ADC_OFF__MODIFY(dst, src) \
49650                     (dst) = ((dst) &\
49651                     ~0x000000ffU) | ((u_int32_t)(src) &\
49652                     0x000000ffU)
49653 #define TX_TIMING_1__TX_FRAME_TO_ADC_OFF__VERIFY(src) \
49654                     (!(((u_int32_t)(src)\
49655                     & ~0x000000ffU)))
49656
49657 /* macros for field tx_frame_to_a2_rx_off */
49658 #define TX_TIMING_1__TX_FRAME_TO_A2_RX_OFF__SHIFT                             8
49659 #define TX_TIMING_1__TX_FRAME_TO_A2_RX_OFF__WIDTH                             8
49660 #define TX_TIMING_1__TX_FRAME_TO_A2_RX_OFF__MASK                    0x0000ff00U
49661 #define TX_TIMING_1__TX_FRAME_TO_A2_RX_OFF__READ(src) \
49662                     (((u_int32_t)(src)\
49663                     & 0x0000ff00U) >> 8)
49664 #define TX_TIMING_1__TX_FRAME_TO_A2_RX_OFF__WRITE(src) \
49665                     (((u_int32_t)(src)\
49666                     << 8) & 0x0000ff00U)
49667 #define TX_TIMING_1__TX_FRAME_TO_A2_RX_OFF__MODIFY(dst, src) \
49668                     (dst) = ((dst) &\
49669                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
49670                     8) & 0x0000ff00U)
49671 #define TX_TIMING_1__TX_FRAME_TO_A2_RX_OFF__VERIFY(src) \
49672                     (!((((u_int32_t)(src)\
49673                     << 8) & ~0x0000ff00U)))
49674
49675 /* macros for field tx_frame_to_dac_on */
49676 #define TX_TIMING_1__TX_FRAME_TO_DAC_ON__SHIFT                               16
49677 #define TX_TIMING_1__TX_FRAME_TO_DAC_ON__WIDTH                                8
49678 #define TX_TIMING_1__TX_FRAME_TO_DAC_ON__MASK                       0x00ff0000U
49679 #define TX_TIMING_1__TX_FRAME_TO_DAC_ON__READ(src) \
49680                     (((u_int32_t)(src)\
49681                     & 0x00ff0000U) >> 16)
49682 #define TX_TIMING_1__TX_FRAME_TO_DAC_ON__WRITE(src) \
49683                     (((u_int32_t)(src)\
49684                     << 16) & 0x00ff0000U)
49685 #define TX_TIMING_1__TX_FRAME_TO_DAC_ON__MODIFY(dst, src) \
49686                     (dst) = ((dst) &\
49687                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
49688                     16) & 0x00ff0000U)
49689 #define TX_TIMING_1__TX_FRAME_TO_DAC_ON__VERIFY(src) \
49690                     (!((((u_int32_t)(src)\
49691                     << 16) & ~0x00ff0000U)))
49692
49693 /* macros for field tx_frame_to_a2_tx_on */
49694 #define TX_TIMING_1__TX_FRAME_TO_A2_TX_ON__SHIFT                             24
49695 #define TX_TIMING_1__TX_FRAME_TO_A2_TX_ON__WIDTH                              8
49696 #define TX_TIMING_1__TX_FRAME_TO_A2_TX_ON__MASK                     0xff000000U
49697 #define TX_TIMING_1__TX_FRAME_TO_A2_TX_ON__READ(src) \
49698                     (((u_int32_t)(src)\
49699                     & 0xff000000U) >> 24)
49700 #define TX_TIMING_1__TX_FRAME_TO_A2_TX_ON__WRITE(src) \
49701                     (((u_int32_t)(src)\
49702                     << 24) & 0xff000000U)
49703 #define TX_TIMING_1__TX_FRAME_TO_A2_TX_ON__MODIFY(dst, src) \
49704                     (dst) = ((dst) &\
49705                     ~0xff000000U) | (((u_int32_t)(src) <<\
49706                     24) & 0xff000000U)
49707 #define TX_TIMING_1__TX_FRAME_TO_A2_TX_ON__VERIFY(src) \
49708                     (!((((u_int32_t)(src)\
49709                     << 24) & ~0xff000000U)))
49710 #define TX_TIMING_1__TYPE                                             u_int32_t
49711 #define TX_TIMING_1__READ                                           0xffffffffU
49712 #define TX_TIMING_1__WRITE                                          0xffffffffU
49713
49714 #endif /* __TX_TIMING_1_MACRO__ */
49715
49716
49717 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_timing_1 */
49718 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_TIMING_1__NUM                 1
49719
49720 /* macros for BlueprintGlobalNameSpace::tx_timing_2 */
49721 #ifndef __TX_TIMING_2_MACRO__
49722 #define __TX_TIMING_2_MACRO__
49723
49724 /* macros for field tx_frame_to_tx_d_start */
49725 #define TX_TIMING_2__TX_FRAME_TO_TX_D_START__SHIFT                            0
49726 #define TX_TIMING_2__TX_FRAME_TO_TX_D_START__WIDTH                            8
49727 #define TX_TIMING_2__TX_FRAME_TO_TX_D_START__MASK                   0x000000ffU
49728 #define TX_TIMING_2__TX_FRAME_TO_TX_D_START__READ(src) \
49729                     (u_int32_t)(src)\
49730                     & 0x000000ffU
49731 #define TX_TIMING_2__TX_FRAME_TO_TX_D_START__WRITE(src) \
49732                     ((u_int32_t)(src)\
49733                     & 0x000000ffU)
49734 #define TX_TIMING_2__TX_FRAME_TO_TX_D_START__MODIFY(dst, src) \
49735                     (dst) = ((dst) &\
49736                     ~0x000000ffU) | ((u_int32_t)(src) &\
49737                     0x000000ffU)
49738 #define TX_TIMING_2__TX_FRAME_TO_TX_D_START__VERIFY(src) \
49739                     (!(((u_int32_t)(src)\
49740                     & ~0x000000ffU)))
49741
49742 /* macros for field tx_frame_to_pa_on */
49743 #define TX_TIMING_2__TX_FRAME_TO_PA_ON__SHIFT                                 8
49744 #define TX_TIMING_2__TX_FRAME_TO_PA_ON__WIDTH                                 8
49745 #define TX_TIMING_2__TX_FRAME_TO_PA_ON__MASK                        0x0000ff00U
49746 #define TX_TIMING_2__TX_FRAME_TO_PA_ON__READ(src) \
49747                     (((u_int32_t)(src)\
49748                     & 0x0000ff00U) >> 8)
49749 #define TX_TIMING_2__TX_FRAME_TO_PA_ON__WRITE(src) \
49750                     (((u_int32_t)(src)\
49751                     << 8) & 0x0000ff00U)
49752 #define TX_TIMING_2__TX_FRAME_TO_PA_ON__MODIFY(dst, src) \
49753                     (dst) = ((dst) &\
49754                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
49755                     8) & 0x0000ff00U)
49756 #define TX_TIMING_2__TX_FRAME_TO_PA_ON__VERIFY(src) \
49757                     (!((((u_int32_t)(src)\
49758                     << 8) & ~0x0000ff00U)))
49759
49760 /* macros for field tx_end_to_pa_off */
49761 #define TX_TIMING_2__TX_END_TO_PA_OFF__SHIFT                                 16
49762 #define TX_TIMING_2__TX_END_TO_PA_OFF__WIDTH                                  8
49763 #define TX_TIMING_2__TX_END_TO_PA_OFF__MASK                         0x00ff0000U
49764 #define TX_TIMING_2__TX_END_TO_PA_OFF__READ(src) \
49765                     (((u_int32_t)(src)\
49766                     & 0x00ff0000U) >> 16)
49767 #define TX_TIMING_2__TX_END_TO_PA_OFF__WRITE(src) \
49768                     (((u_int32_t)(src)\
49769                     << 16) & 0x00ff0000U)
49770 #define TX_TIMING_2__TX_END_TO_PA_OFF__MODIFY(dst, src) \
49771                     (dst) = ((dst) &\
49772                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
49773                     16) & 0x00ff0000U)
49774 #define TX_TIMING_2__TX_END_TO_PA_OFF__VERIFY(src) \
49775                     (!((((u_int32_t)(src)\
49776                     << 16) & ~0x00ff0000U)))
49777
49778 /* macros for field tx_end_to_a2_tx_off */
49779 #define TX_TIMING_2__TX_END_TO_A2_TX_OFF__SHIFT                              24
49780 #define TX_TIMING_2__TX_END_TO_A2_TX_OFF__WIDTH                               8
49781 #define TX_TIMING_2__TX_END_TO_A2_TX_OFF__MASK                      0xff000000U
49782 #define TX_TIMING_2__TX_END_TO_A2_TX_OFF__READ(src) \
49783                     (((u_int32_t)(src)\
49784                     & 0xff000000U) >> 24)
49785 #define TX_TIMING_2__TX_END_TO_A2_TX_OFF__WRITE(src) \
49786                     (((u_int32_t)(src)\
49787                     << 24) & 0xff000000U)
49788 #define TX_TIMING_2__TX_END_TO_A2_TX_OFF__MODIFY(dst, src) \
49789                     (dst) = ((dst) &\
49790                     ~0xff000000U) | (((u_int32_t)(src) <<\
49791                     24) & 0xff000000U)
49792 #define TX_TIMING_2__TX_END_TO_A2_TX_OFF__VERIFY(src) \
49793                     (!((((u_int32_t)(src)\
49794                     << 24) & ~0xff000000U)))
49795 #define TX_TIMING_2__TYPE                                             u_int32_t
49796 #define TX_TIMING_2__READ                                           0xffffffffU
49797 #define TX_TIMING_2__WRITE                                          0xffffffffU
49798
49799 #endif /* __TX_TIMING_2_MACRO__ */
49800
49801
49802 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_timing_2 */
49803 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_TIMING_2__NUM                 1
49804
49805 /* macros for BlueprintGlobalNameSpace::tx_timing_3 */
49806 #ifndef __TX_TIMING_3_MACRO__
49807 #define __TX_TIMING_3_MACRO__
49808
49809 /* macros for field tx_end_to_dac_off */
49810 #define TX_TIMING_3__TX_END_TO_DAC_OFF__SHIFT                                 0
49811 #define TX_TIMING_3__TX_END_TO_DAC_OFF__WIDTH                                 8
49812 #define TX_TIMING_3__TX_END_TO_DAC_OFF__MASK                        0x000000ffU
49813 #define TX_TIMING_3__TX_END_TO_DAC_OFF__READ(src) \
49814                     (u_int32_t)(src)\
49815                     & 0x000000ffU
49816 #define TX_TIMING_3__TX_END_TO_DAC_OFF__WRITE(src) \
49817                     ((u_int32_t)(src)\
49818                     & 0x000000ffU)
49819 #define TX_TIMING_3__TX_END_TO_DAC_OFF__MODIFY(dst, src) \
49820                     (dst) = ((dst) &\
49821                     ~0x000000ffU) | ((u_int32_t)(src) &\
49822                     0x000000ffU)
49823 #define TX_TIMING_3__TX_END_TO_DAC_OFF__VERIFY(src) \
49824                     (!(((u_int32_t)(src)\
49825                     & ~0x000000ffU)))
49826
49827 /* macros for field tx_frame_to_therm_chain_on */
49828 #define TX_TIMING_3__TX_FRAME_TO_THERM_CHAIN_ON__SHIFT                        8
49829 #define TX_TIMING_3__TX_FRAME_TO_THERM_CHAIN_ON__WIDTH                        8
49830 #define TX_TIMING_3__TX_FRAME_TO_THERM_CHAIN_ON__MASK               0x0000ff00U
49831 #define TX_TIMING_3__TX_FRAME_TO_THERM_CHAIN_ON__READ(src) \
49832                     (((u_int32_t)(src)\
49833                     & 0x0000ff00U) >> 8)
49834 #define TX_TIMING_3__TX_FRAME_TO_THERM_CHAIN_ON__WRITE(src) \
49835                     (((u_int32_t)(src)\
49836                     << 8) & 0x0000ff00U)
49837 #define TX_TIMING_3__TX_FRAME_TO_THERM_CHAIN_ON__MODIFY(dst, src) \
49838                     (dst) = ((dst) &\
49839                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
49840                     8) & 0x0000ff00U)
49841 #define TX_TIMING_3__TX_FRAME_TO_THERM_CHAIN_ON__VERIFY(src) \
49842                     (!((((u_int32_t)(src)\
49843                     << 8) & ~0x0000ff00U)))
49844
49845 /* macros for field tx_end_to_a2_rx_on */
49846 #define TX_TIMING_3__TX_END_TO_A2_RX_ON__SHIFT                               16
49847 #define TX_TIMING_3__TX_END_TO_A2_RX_ON__WIDTH                                8
49848 #define TX_TIMING_3__TX_END_TO_A2_RX_ON__MASK                       0x00ff0000U
49849 #define TX_TIMING_3__TX_END_TO_A2_RX_ON__READ(src) \
49850                     (((u_int32_t)(src)\
49851                     & 0x00ff0000U) >> 16)
49852 #define TX_TIMING_3__TX_END_TO_A2_RX_ON__WRITE(src) \
49853                     (((u_int32_t)(src)\
49854                     << 16) & 0x00ff0000U)
49855 #define TX_TIMING_3__TX_END_TO_A2_RX_ON__MODIFY(dst, src) \
49856                     (dst) = ((dst) &\
49857                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
49858                     16) & 0x00ff0000U)
49859 #define TX_TIMING_3__TX_END_TO_A2_RX_ON__VERIFY(src) \
49860                     (!((((u_int32_t)(src)\
49861                     << 16) & ~0x00ff0000U)))
49862
49863 /* macros for field tx_end_to_adc_on */
49864 #define TX_TIMING_3__TX_END_TO_ADC_ON__SHIFT                                 24
49865 #define TX_TIMING_3__TX_END_TO_ADC_ON__WIDTH                                  8
49866 #define TX_TIMING_3__TX_END_TO_ADC_ON__MASK                         0xff000000U
49867 #define TX_TIMING_3__TX_END_TO_ADC_ON__READ(src) \
49868                     (((u_int32_t)(src)\
49869                     & 0xff000000U) >> 24)
49870 #define TX_TIMING_3__TX_END_TO_ADC_ON__WRITE(src) \
49871                     (((u_int32_t)(src)\
49872                     << 24) & 0xff000000U)
49873 #define TX_TIMING_3__TX_END_TO_ADC_ON__MODIFY(dst, src) \
49874                     (dst) = ((dst) &\
49875                     ~0xff000000U) | (((u_int32_t)(src) <<\
49876                     24) & 0xff000000U)
49877 #define TX_TIMING_3__TX_END_TO_ADC_ON__VERIFY(src) \
49878                     (!((((u_int32_t)(src)\
49879                     << 24) & ~0xff000000U)))
49880 #define TX_TIMING_3__TYPE                                             u_int32_t
49881 #define TX_TIMING_3__READ                                           0xffffffffU
49882 #define TX_TIMING_3__WRITE                                          0xffffffffU
49883
49884 #endif /* __TX_TIMING_3_MACRO__ */
49885
49886
49887 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_timing_3 */
49888 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_TIMING_3__NUM                 1
49889
49890 /* macros for BlueprintGlobalNameSpace::xpa_timing_control */
49891 #ifndef __XPA_TIMING_CONTROL_MACRO__
49892 #define __XPA_TIMING_CONTROL_MACRO__
49893
49894 /* macros for field tx_frame_to_xpaa_on */
49895 #define XPA_TIMING_CONTROL__TX_FRAME_TO_XPAA_ON__SHIFT                        0
49896 #define XPA_TIMING_CONTROL__TX_FRAME_TO_XPAA_ON__WIDTH                        8
49897 #define XPA_TIMING_CONTROL__TX_FRAME_TO_XPAA_ON__MASK               0x000000ffU
49898 #define XPA_TIMING_CONTROL__TX_FRAME_TO_XPAA_ON__READ(src) \
49899                     (u_int32_t)(src)\
49900                     & 0x000000ffU
49901 #define XPA_TIMING_CONTROL__TX_FRAME_TO_XPAA_ON__WRITE(src) \
49902                     ((u_int32_t)(src)\
49903                     & 0x000000ffU)
49904 #define XPA_TIMING_CONTROL__TX_FRAME_TO_XPAA_ON__MODIFY(dst, src) \
49905                     (dst) = ((dst) &\
49906                     ~0x000000ffU) | ((u_int32_t)(src) &\
49907                     0x000000ffU)
49908 #define XPA_TIMING_CONTROL__TX_FRAME_TO_XPAA_ON__VERIFY(src) \
49909                     (!(((u_int32_t)(src)\
49910                     & ~0x000000ffU)))
49911
49912 /* macros for field tx_frame_to_xpab_on */
49913 #define XPA_TIMING_CONTROL__TX_FRAME_TO_XPAB_ON__SHIFT                        8
49914 #define XPA_TIMING_CONTROL__TX_FRAME_TO_XPAB_ON__WIDTH                        8
49915 #define XPA_TIMING_CONTROL__TX_FRAME_TO_XPAB_ON__MASK               0x0000ff00U
49916 #define XPA_TIMING_CONTROL__TX_FRAME_TO_XPAB_ON__READ(src) \
49917                     (((u_int32_t)(src)\
49918                     & 0x0000ff00U) >> 8)
49919 #define XPA_TIMING_CONTROL__TX_FRAME_TO_XPAB_ON__WRITE(src) \
49920                     (((u_int32_t)(src)\
49921                     << 8) & 0x0000ff00U)
49922 #define XPA_TIMING_CONTROL__TX_FRAME_TO_XPAB_ON__MODIFY(dst, src) \
49923                     (dst) = ((dst) &\
49924                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
49925                     8) & 0x0000ff00U)
49926 #define XPA_TIMING_CONTROL__TX_FRAME_TO_XPAB_ON__VERIFY(src) \
49927                     (!((((u_int32_t)(src)\
49928                     << 8) & ~0x0000ff00U)))
49929
49930 /* macros for field tx_end_to_xpaa_off */
49931 #define XPA_TIMING_CONTROL__TX_END_TO_XPAA_OFF__SHIFT                        16
49932 #define XPA_TIMING_CONTROL__TX_END_TO_XPAA_OFF__WIDTH                         8
49933 #define XPA_TIMING_CONTROL__TX_END_TO_XPAA_OFF__MASK                0x00ff0000U
49934 #define XPA_TIMING_CONTROL__TX_END_TO_XPAA_OFF__READ(src) \
49935                     (((u_int32_t)(src)\
49936                     & 0x00ff0000U) >> 16)
49937 #define XPA_TIMING_CONTROL__TX_END_TO_XPAA_OFF__WRITE(src) \
49938                     (((u_int32_t)(src)\
49939                     << 16) & 0x00ff0000U)
49940 #define XPA_TIMING_CONTROL__TX_END_TO_XPAA_OFF__MODIFY(dst, src) \
49941                     (dst) = ((dst) &\
49942                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
49943                     16) & 0x00ff0000U)
49944 #define XPA_TIMING_CONTROL__TX_END_TO_XPAA_OFF__VERIFY(src) \
49945                     (!((((u_int32_t)(src)\
49946                     << 16) & ~0x00ff0000U)))
49947
49948 /* macros for field tx_end_to_xpab_off */
49949 #define XPA_TIMING_CONTROL__TX_END_TO_XPAB_OFF__SHIFT                        24
49950 #define XPA_TIMING_CONTROL__TX_END_TO_XPAB_OFF__WIDTH                         8
49951 #define XPA_TIMING_CONTROL__TX_END_TO_XPAB_OFF__MASK                0xff000000U
49952 #define XPA_TIMING_CONTROL__TX_END_TO_XPAB_OFF__READ(src) \
49953                     (((u_int32_t)(src)\
49954                     & 0xff000000U) >> 24)
49955 #define XPA_TIMING_CONTROL__TX_END_TO_XPAB_OFF__WRITE(src) \
49956                     (((u_int32_t)(src)\
49957                     << 24) & 0xff000000U)
49958 #define XPA_TIMING_CONTROL__TX_END_TO_XPAB_OFF__MODIFY(dst, src) \
49959                     (dst) = ((dst) &\
49960                     ~0xff000000U) | (((u_int32_t)(src) <<\
49961                     24) & 0xff000000U)
49962 #define XPA_TIMING_CONTROL__TX_END_TO_XPAB_OFF__VERIFY(src) \
49963                     (!((((u_int32_t)(src)\
49964                     << 24) & ~0xff000000U)))
49965 #define XPA_TIMING_CONTROL__TYPE                                      u_int32_t
49966 #define XPA_TIMING_CONTROL__READ                                    0xffffffffU
49967 #define XPA_TIMING_CONTROL__WRITE                                   0xffffffffU
49968
49969 #endif /* __XPA_TIMING_CONTROL_MACRO__ */
49970
49971
49972 /* macros for bb_reg_block.bb_sm_reg_map.BB_xpa_timing_control */
49973 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_XPA_TIMING_CONTROL__NUM          1
49974
49975 /* macros for BlueprintGlobalNameSpace::misc_pa_control */
49976 #ifndef __MISC_PA_CONTROL_MACRO__
49977 #define __MISC_PA_CONTROL_MACRO__
49978
49979 /* macros for field xpaa_active_high */
49980 #define MISC_PA_CONTROL__XPAA_ACTIVE_HIGH__SHIFT                              0
49981 #define MISC_PA_CONTROL__XPAA_ACTIVE_HIGH__WIDTH                              1
49982 #define MISC_PA_CONTROL__XPAA_ACTIVE_HIGH__MASK                     0x00000001U
49983 #define MISC_PA_CONTROL__XPAA_ACTIVE_HIGH__READ(src) \
49984                     (u_int32_t)(src)\
49985                     & 0x00000001U
49986 #define MISC_PA_CONTROL__XPAA_ACTIVE_HIGH__WRITE(src) \
49987                     ((u_int32_t)(src)\
49988                     & 0x00000001U)
49989 #define MISC_PA_CONTROL__XPAA_ACTIVE_HIGH__MODIFY(dst, src) \
49990                     (dst) = ((dst) &\
49991                     ~0x00000001U) | ((u_int32_t)(src) &\
49992                     0x00000001U)
49993 #define MISC_PA_CONTROL__XPAA_ACTIVE_HIGH__VERIFY(src) \
49994                     (!(((u_int32_t)(src)\
49995                     & ~0x00000001U)))
49996 #define MISC_PA_CONTROL__XPAA_ACTIVE_HIGH__SET(dst) \
49997                     (dst) = ((dst) &\
49998                     ~0x00000001U) | (u_int32_t)(1)
49999 #define MISC_PA_CONTROL__XPAA_ACTIVE_HIGH__CLR(dst) \
50000                     (dst) = ((dst) &\
50001                     ~0x00000001U) | (u_int32_t)(0)
50002
50003 /* macros for field xpab_active_high */
50004 #define MISC_PA_CONTROL__XPAB_ACTIVE_HIGH__SHIFT                              1
50005 #define MISC_PA_CONTROL__XPAB_ACTIVE_HIGH__WIDTH                              1
50006 #define MISC_PA_CONTROL__XPAB_ACTIVE_HIGH__MASK                     0x00000002U
50007 #define MISC_PA_CONTROL__XPAB_ACTIVE_HIGH__READ(src) \
50008                     (((u_int32_t)(src)\
50009                     & 0x00000002U) >> 1)
50010 #define MISC_PA_CONTROL__XPAB_ACTIVE_HIGH__WRITE(src) \
50011                     (((u_int32_t)(src)\
50012                     << 1) & 0x00000002U)
50013 #define MISC_PA_CONTROL__XPAB_ACTIVE_HIGH__MODIFY(dst, src) \
50014                     (dst) = ((dst) &\
50015                     ~0x00000002U) | (((u_int32_t)(src) <<\
50016                     1) & 0x00000002U)
50017 #define MISC_PA_CONTROL__XPAB_ACTIVE_HIGH__VERIFY(src) \
50018                     (!((((u_int32_t)(src)\
50019                     << 1) & ~0x00000002U)))
50020 #define MISC_PA_CONTROL__XPAB_ACTIVE_HIGH__SET(dst) \
50021                     (dst) = ((dst) &\
50022                     ~0x00000002U) | ((u_int32_t)(1) << 1)
50023 #define MISC_PA_CONTROL__XPAB_ACTIVE_HIGH__CLR(dst) \
50024                     (dst) = ((dst) &\
50025                     ~0x00000002U) | ((u_int32_t)(0) << 1)
50026
50027 /* macros for field enable_xpaa */
50028 #define MISC_PA_CONTROL__ENABLE_XPAA__SHIFT                                   2
50029 #define MISC_PA_CONTROL__ENABLE_XPAA__WIDTH                                   1
50030 #define MISC_PA_CONTROL__ENABLE_XPAA__MASK                          0x00000004U
50031 #define MISC_PA_CONTROL__ENABLE_XPAA__READ(src) \
50032                     (((u_int32_t)(src)\
50033                     & 0x00000004U) >> 2)
50034 #define MISC_PA_CONTROL__ENABLE_XPAA__WRITE(src) \
50035                     (((u_int32_t)(src)\
50036                     << 2) & 0x00000004U)
50037 #define MISC_PA_CONTROL__ENABLE_XPAA__MODIFY(dst, src) \
50038                     (dst) = ((dst) &\
50039                     ~0x00000004U) | (((u_int32_t)(src) <<\
50040                     2) & 0x00000004U)
50041 #define MISC_PA_CONTROL__ENABLE_XPAA__VERIFY(src) \
50042                     (!((((u_int32_t)(src)\
50043                     << 2) & ~0x00000004U)))
50044 #define MISC_PA_CONTROL__ENABLE_XPAA__SET(dst) \
50045                     (dst) = ((dst) &\
50046                     ~0x00000004U) | ((u_int32_t)(1) << 2)
50047 #define MISC_PA_CONTROL__ENABLE_XPAA__CLR(dst) \
50048                     (dst) = ((dst) &\
50049                     ~0x00000004U) | ((u_int32_t)(0) << 2)
50050
50051 /* macros for field enable_xpab */
50052 #define MISC_PA_CONTROL__ENABLE_XPAB__SHIFT                                   3
50053 #define MISC_PA_CONTROL__ENABLE_XPAB__WIDTH                                   1
50054 #define MISC_PA_CONTROL__ENABLE_XPAB__MASK                          0x00000008U
50055 #define MISC_PA_CONTROL__ENABLE_XPAB__READ(src) \
50056                     (((u_int32_t)(src)\
50057                     & 0x00000008U) >> 3)
50058 #define MISC_PA_CONTROL__ENABLE_XPAB__WRITE(src) \
50059                     (((u_int32_t)(src)\
50060                     << 3) & 0x00000008U)
50061 #define MISC_PA_CONTROL__ENABLE_XPAB__MODIFY(dst, src) \
50062                     (dst) = ((dst) &\
50063                     ~0x00000008U) | (((u_int32_t)(src) <<\
50064                     3) & 0x00000008U)
50065 #define MISC_PA_CONTROL__ENABLE_XPAB__VERIFY(src) \
50066                     (!((((u_int32_t)(src)\
50067                     << 3) & ~0x00000008U)))
50068 #define MISC_PA_CONTROL__ENABLE_XPAB__SET(dst) \
50069                     (dst) = ((dst) &\
50070                     ~0x00000008U) | ((u_int32_t)(1) << 3)
50071 #define MISC_PA_CONTROL__ENABLE_XPAB__CLR(dst) \
50072                     (dst) = ((dst) &\
50073                     ~0x00000008U) | ((u_int32_t)(0) << 3)
50074 #define MISC_PA_CONTROL__TYPE                                         u_int32_t
50075 #define MISC_PA_CONTROL__READ                                       0x0000000fU
50076 #define MISC_PA_CONTROL__WRITE                                      0x0000000fU
50077
50078 #endif /* __MISC_PA_CONTROL_MACRO__ */
50079
50080
50081 /* macros for bb_reg_block.bb_sm_reg_map.BB_misc_pa_control */
50082 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_MISC_PA_CONTROL__NUM             1
50083
50084 /* macros for BlueprintGlobalNameSpace::switch_table_chn_b0 */
50085 #ifndef __SWITCH_TABLE_CHN_B0_MACRO__
50086 #define __SWITCH_TABLE_CHN_B0_MACRO__
50087
50088 /* macros for field switch_table_idle_0 */
50089 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_IDLE_0__SHIFT                       0
50090 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_IDLE_0__WIDTH                       2
50091 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_IDLE_0__MASK              0x00000003U
50092 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_IDLE_0__READ(src) \
50093                     (u_int32_t)(src)\
50094                     & 0x00000003U
50095 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_IDLE_0__WRITE(src) \
50096                     ((u_int32_t)(src)\
50097                     & 0x00000003U)
50098 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_IDLE_0__MODIFY(dst, src) \
50099                     (dst) = ((dst) &\
50100                     ~0x00000003U) | ((u_int32_t)(src) &\
50101                     0x00000003U)
50102 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_IDLE_0__VERIFY(src) \
50103                     (!(((u_int32_t)(src)\
50104                     & ~0x00000003U)))
50105
50106 /* macros for field switch_table_t_0 */
50107 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_T_0__SHIFT                          2
50108 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_T_0__WIDTH                          2
50109 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_T_0__MASK                 0x0000000cU
50110 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_T_0__READ(src) \
50111                     (((u_int32_t)(src)\
50112                     & 0x0000000cU) >> 2)
50113 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_T_0__WRITE(src) \
50114                     (((u_int32_t)(src)\
50115                     << 2) & 0x0000000cU)
50116 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_T_0__MODIFY(dst, src) \
50117                     (dst) = ((dst) &\
50118                     ~0x0000000cU) | (((u_int32_t)(src) <<\
50119                     2) & 0x0000000cU)
50120 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_T_0__VERIFY(src) \
50121                     (!((((u_int32_t)(src)\
50122                     << 2) & ~0x0000000cU)))
50123
50124 /* macros for field switch_table_r_0 */
50125 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_R_0__SHIFT                          4
50126 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_R_0__WIDTH                          2
50127 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_R_0__MASK                 0x00000030U
50128 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_R_0__READ(src) \
50129                     (((u_int32_t)(src)\
50130                     & 0x00000030U) >> 4)
50131 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_R_0__WRITE(src) \
50132                     (((u_int32_t)(src)\
50133                     << 4) & 0x00000030U)
50134 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_R_0__MODIFY(dst, src) \
50135                     (dst) = ((dst) &\
50136                     ~0x00000030U) | (((u_int32_t)(src) <<\
50137                     4) & 0x00000030U)
50138 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_R_0__VERIFY(src) \
50139                     (!((((u_int32_t)(src)\
50140                     << 4) & ~0x00000030U)))
50141
50142 /* macros for field switch_table_rx1_0 */
50143 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_RX1_0__SHIFT                        6
50144 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_RX1_0__WIDTH                        2
50145 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_RX1_0__MASK               0x000000c0U
50146 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_RX1_0__READ(src) \
50147                     (((u_int32_t)(src)\
50148                     & 0x000000c0U) >> 6)
50149 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_RX1_0__WRITE(src) \
50150                     (((u_int32_t)(src)\
50151                     << 6) & 0x000000c0U)
50152 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_RX1_0__MODIFY(dst, src) \
50153                     (dst) = ((dst) &\
50154                     ~0x000000c0U) | (((u_int32_t)(src) <<\
50155                     6) & 0x000000c0U)
50156 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_RX1_0__VERIFY(src) \
50157                     (!((((u_int32_t)(src)\
50158                     << 6) & ~0x000000c0U)))
50159
50160 /* macros for field switch_table_rx12_0 */
50161 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_RX12_0__SHIFT                       8
50162 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_RX12_0__WIDTH                       2
50163 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_RX12_0__MASK              0x00000300U
50164 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_RX12_0__READ(src) \
50165                     (((u_int32_t)(src)\
50166                     & 0x00000300U) >> 8)
50167 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_RX12_0__WRITE(src) \
50168                     (((u_int32_t)(src)\
50169                     << 8) & 0x00000300U)
50170 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_RX12_0__MODIFY(dst, src) \
50171                     (dst) = ((dst) &\
50172                     ~0x00000300U) | (((u_int32_t)(src) <<\
50173                     8) & 0x00000300U)
50174 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_RX12_0__VERIFY(src) \
50175                     (!((((u_int32_t)(src)\
50176                     << 8) & ~0x00000300U)))
50177
50178 /* macros for field switch_table_b_0 */
50179 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_B_0__SHIFT                         10
50180 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_B_0__WIDTH                          2
50181 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_B_0__MASK                 0x00000c00U
50182 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_B_0__READ(src) \
50183                     (((u_int32_t)(src)\
50184                     & 0x00000c00U) >> 10)
50185 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_B_0__WRITE(src) \
50186                     (((u_int32_t)(src)\
50187                     << 10) & 0x00000c00U)
50188 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_B_0__MODIFY(dst, src) \
50189                     (dst) = ((dst) &\
50190                     ~0x00000c00U) | (((u_int32_t)(src) <<\
50191                     10) & 0x00000c00U)
50192 #define SWITCH_TABLE_CHN_B0__SWITCH_TABLE_B_0__VERIFY(src) \
50193                     (!((((u_int32_t)(src)\
50194                     << 10) & ~0x00000c00U)))
50195 #define SWITCH_TABLE_CHN_B0__TYPE                                     u_int32_t
50196 #define SWITCH_TABLE_CHN_B0__READ                                   0x00000fffU
50197 #define SWITCH_TABLE_CHN_B0__WRITE                                  0x00000fffU
50198
50199 #endif /* __SWITCH_TABLE_CHN_B0_MACRO__ */
50200
50201
50202 /* macros for bb_reg_block.bb_sm_reg_map.BB_switch_table_chn_b0 */
50203 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_SWITCH_TABLE_CHN_B0__NUM         1
50204
50205 /* macros for BlueprintGlobalNameSpace::switch_table_com1 */
50206 #ifndef __SWITCH_TABLE_COM1_MACRO__
50207 #define __SWITCH_TABLE_COM1_MACRO__
50208
50209 /* macros for field switch_table_com_idle */
50210 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_IDLE__SHIFT                       0
50211 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_IDLE__WIDTH                       4
50212 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_IDLE__MASK              0x0000000fU
50213 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_IDLE__READ(src) \
50214                     (u_int32_t)(src)\
50215                     & 0x0000000fU
50216 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_IDLE__WRITE(src) \
50217                     ((u_int32_t)(src)\
50218                     & 0x0000000fU)
50219 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_IDLE__MODIFY(dst, src) \
50220                     (dst) = ((dst) &\
50221                     ~0x0000000fU) | ((u_int32_t)(src) &\
50222                     0x0000000fU)
50223 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_IDLE__VERIFY(src) \
50224                     (!(((u_int32_t)(src)\
50225                     & ~0x0000000fU)))
50226
50227 /* macros for field switch_table_com_t1 */
50228 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_T1__SHIFT                         4
50229 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_T1__WIDTH                         4
50230 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_T1__MASK                0x000000f0U
50231 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_T1__READ(src) \
50232                     (((u_int32_t)(src)\
50233                     & 0x000000f0U) >> 4)
50234 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_T1__WRITE(src) \
50235                     (((u_int32_t)(src)\
50236                     << 4) & 0x000000f0U)
50237 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_T1__MODIFY(dst, src) \
50238                     (dst) = ((dst) &\
50239                     ~0x000000f0U) | (((u_int32_t)(src) <<\
50240                     4) & 0x000000f0U)
50241 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_T1__VERIFY(src) \
50242                     (!((((u_int32_t)(src)\
50243                     << 4) & ~0x000000f0U)))
50244
50245 /* macros for field switch_table_com_t2 */
50246 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_T2__SHIFT                         8
50247 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_T2__WIDTH                         4
50248 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_T2__MASK                0x00000f00U
50249 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_T2__READ(src) \
50250                     (((u_int32_t)(src)\
50251                     & 0x00000f00U) >> 8)
50252 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_T2__WRITE(src) \
50253                     (((u_int32_t)(src)\
50254                     << 8) & 0x00000f00U)
50255 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_T2__MODIFY(dst, src) \
50256                     (dst) = ((dst) &\
50257                     ~0x00000f00U) | (((u_int32_t)(src) <<\
50258                     8) & 0x00000f00U)
50259 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_T2__VERIFY(src) \
50260                     (!((((u_int32_t)(src)\
50261                     << 8) & ~0x00000f00U)))
50262
50263 /* macros for field switch_table_com_b */
50264 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_B__SHIFT                         12
50265 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_B__WIDTH                          4
50266 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_B__MASK                 0x0000f000U
50267 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_B__READ(src) \
50268                     (((u_int32_t)(src)\
50269                     & 0x0000f000U) >> 12)
50270 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_B__WRITE(src) \
50271                     (((u_int32_t)(src)\
50272                     << 12) & 0x0000f000U)
50273 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_B__MODIFY(dst, src) \
50274                     (dst) = ((dst) &\
50275                     ~0x0000f000U) | (((u_int32_t)(src) <<\
50276                     12) & 0x0000f000U)
50277 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_B__VERIFY(src) \
50278                     (!((((u_int32_t)(src)\
50279                     << 12) & ~0x0000f000U)))
50280
50281 /* macros for field switch_table_com_idle_alt */
50282 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_IDLE_ALT__SHIFT                  16
50283 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_IDLE_ALT__WIDTH                   4
50284 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_IDLE_ALT__MASK          0x000f0000U
50285 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_IDLE_ALT__READ(src) \
50286                     (((u_int32_t)(src)\
50287                     & 0x000f0000U) >> 16)
50288 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_IDLE_ALT__WRITE(src) \
50289                     (((u_int32_t)(src)\
50290                     << 16) & 0x000f0000U)
50291 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_IDLE_ALT__MODIFY(dst, src) \
50292                     (dst) = ((dst) &\
50293                     ~0x000f0000U) | (((u_int32_t)(src) <<\
50294                     16) & 0x000f0000U)
50295 #define SWITCH_TABLE_COM1__SWITCH_TABLE_COM_IDLE_ALT__VERIFY(src) \
50296                     (!((((u_int32_t)(src)\
50297                     << 16) & ~0x000f0000U)))
50298 //#define SWITCH_TABLE_COM1__TYPE                                       u_int32_t
50299 //#define SWITCH_TABLE_COM1__READ                                     0x000fffffU
50300 //#define SWITCH_TABLE_COM1__WRITE                                    0x000fffffU
50301
50302 #endif /* __SWITCH_TABLE_COM1_MACRO__ */
50303
50304
50305 /* macros for bb_reg_block.bb_sm_reg_map.BB_switch_table_com1 */
50306 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_SWITCH_TABLE_COM1__NUM           1
50307
50308 /* macros for BlueprintGlobalNameSpace::switch_table_com2 */
50309 #ifndef __SWITCH_TABLE_COM2_MACRO__
50310 #define __SWITCH_TABLE_COM2_MACRO__
50311
50312 /* macros for field switch_table_com_ra1l1 */
50313 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA1L1__SHIFT                      0
50314 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA1L1__WIDTH                      4
50315 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA1L1__MASK             0x0000000fU
50316 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA1L1__READ(src) \
50317                     (u_int32_t)(src)\
50318                     & 0x0000000fU
50319 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA1L1__WRITE(src) \
50320                     ((u_int32_t)(src)\
50321                     & 0x0000000fU)
50322 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA1L1__MODIFY(dst, src) \
50323                     (dst) = ((dst) &\
50324                     ~0x0000000fU) | ((u_int32_t)(src) &\
50325                     0x0000000fU)
50326 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA1L1__VERIFY(src) \
50327                     (!(((u_int32_t)(src)\
50328                     & ~0x0000000fU)))
50329
50330 /* macros for field switch_table_com_ra2l1 */
50331 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA2L1__SHIFT                      4
50332 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA2L1__WIDTH                      4
50333 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA2L1__MASK             0x000000f0U
50334 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA2L1__READ(src) \
50335                     (((u_int32_t)(src)\
50336                     & 0x000000f0U) >> 4)
50337 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA2L1__WRITE(src) \
50338                     (((u_int32_t)(src)\
50339                     << 4) & 0x000000f0U)
50340 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA2L1__MODIFY(dst, src) \
50341                     (dst) = ((dst) &\
50342                     ~0x000000f0U) | (((u_int32_t)(src) <<\
50343                     4) & 0x000000f0U)
50344 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA2L1__VERIFY(src) \
50345                     (!((((u_int32_t)(src)\
50346                     << 4) & ~0x000000f0U)))
50347
50348 /* macros for field switch_table_com_ra1l2 */
50349 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA1L2__SHIFT                      8
50350 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA1L2__WIDTH                      4
50351 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA1L2__MASK             0x00000f00U
50352 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA1L2__READ(src) \
50353                     (((u_int32_t)(src)\
50354                     & 0x00000f00U) >> 8)
50355 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA1L2__WRITE(src) \
50356                     (((u_int32_t)(src)\
50357                     << 8) & 0x00000f00U)
50358 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA1L2__MODIFY(dst, src) \
50359                     (dst) = ((dst) &\
50360                     ~0x00000f00U) | (((u_int32_t)(src) <<\
50361                     8) & 0x00000f00U)
50362 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA1L2__VERIFY(src) \
50363                     (!((((u_int32_t)(src)\
50364                     << 8) & ~0x00000f00U)))
50365
50366 /* macros for field switch_table_com_ra2l2 */
50367 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA2L2__SHIFT                     12
50368 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA2L2__WIDTH                      4
50369 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA2L2__MASK             0x0000f000U
50370 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA2L2__READ(src) \
50371                     (((u_int32_t)(src)\
50372                     & 0x0000f000U) >> 12)
50373 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA2L2__WRITE(src) \
50374                     (((u_int32_t)(src)\
50375                     << 12) & 0x0000f000U)
50376 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA2L2__MODIFY(dst, src) \
50377                     (dst) = ((dst) &\
50378                     ~0x0000f000U) | (((u_int32_t)(src) <<\
50379                     12) & 0x0000f000U)
50380 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA2L2__VERIFY(src) \
50381                     (!((((u_int32_t)(src)\
50382                     << 12) & ~0x0000f000U)))
50383
50384 /* macros for field switch_table_com_ra12 */
50385 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA12__SHIFT                      16
50386 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA12__WIDTH                       4
50387 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA12__MASK              0x000f0000U
50388 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA12__READ(src) \
50389                     (((u_int32_t)(src)\
50390                     & 0x000f0000U) >> 16)
50391 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA12__WRITE(src) \
50392                     (((u_int32_t)(src)\
50393                     << 16) & 0x000f0000U)
50394 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA12__MODIFY(dst, src) \
50395                     (dst) = ((dst) &\
50396                     ~0x000f0000U) | (((u_int32_t)(src) <<\
50397                     16) & 0x000f0000U)
50398 #define SWITCH_TABLE_COM2__SWITCH_TABLE_COM_RA12__VERIFY(src) \
50399                     (!((((u_int32_t)(src)\
50400                     << 16) & ~0x000f0000U)))
50401 #define SWITCH_TABLE_COM2__TYPE                                       u_int32_t
50402 #define SWITCH_TABLE_COM2__READ                                     0x000fffffU
50403 #define SWITCH_TABLE_COM2__WRITE                                    0x000fffffU
50404
50405 #endif /* __SWITCH_TABLE_COM2_MACRO__ */
50406
50407
50408 /* macros for bb_reg_block.bb_sm_reg_map.BB_switch_table_com2 */
50409 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_SWITCH_TABLE_COM2__NUM           1
50410
50411 /* macros for BlueprintGlobalNameSpace::multichain_enable */
50412 #ifndef __MULTICHAIN_ENABLE_MACRO__
50413 #define __MULTICHAIN_ENABLE_MACRO__
50414
50415 /* macros for field rx_chain_mask */
50416 #define MULTICHAIN_ENABLE__RX_CHAIN_MASK__SHIFT                               0
50417 #define MULTICHAIN_ENABLE__RX_CHAIN_MASK__WIDTH                               3
50418 #define MULTICHAIN_ENABLE__RX_CHAIN_MASK__MASK                      0x00000007U
50419 #define MULTICHAIN_ENABLE__RX_CHAIN_MASK__READ(src) \
50420                     (u_int32_t)(src)\
50421                     & 0x00000007U
50422 #define MULTICHAIN_ENABLE__RX_CHAIN_MASK__WRITE(src) \
50423                     ((u_int32_t)(src)\
50424                     & 0x00000007U)
50425 #define MULTICHAIN_ENABLE__RX_CHAIN_MASK__MODIFY(dst, src) \
50426                     (dst) = ((dst) &\
50427                     ~0x00000007U) | ((u_int32_t)(src) &\
50428                     0x00000007U)
50429 #define MULTICHAIN_ENABLE__RX_CHAIN_MASK__VERIFY(src) \
50430                     (!(((u_int32_t)(src)\
50431                     & ~0x00000007U)))
50432 #define MULTICHAIN_ENABLE__TYPE                                       u_int32_t
50433 #define MULTICHAIN_ENABLE__READ                                     0x00000007U
50434 #define MULTICHAIN_ENABLE__WRITE                                    0x00000007U
50435
50436 #endif /* __MULTICHAIN_ENABLE_MACRO__ */
50437
50438
50439 /* macros for bb_reg_block.bb_sm_reg_map.BB_multichain_enable */
50440 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_MULTICHAIN_ENABLE__NUM           1
50441
50442 /* macros for BlueprintGlobalNameSpace::cal_chain_mask */
50443 #ifndef __CAL_CHAIN_MASK_MACRO__
50444 #define __CAL_CHAIN_MASK_MACRO__
50445
50446 /* macros for field cal_chain_mask */
50447 #define CAL_CHAIN_MASK__CAL_CHAIN_MASK__SHIFT                                 0
50448 #define CAL_CHAIN_MASK__CAL_CHAIN_MASK__WIDTH                                 3
50449 #define CAL_CHAIN_MASK__CAL_CHAIN_MASK__MASK                        0x00000007U
50450 #define CAL_CHAIN_MASK__CAL_CHAIN_MASK__READ(src) \
50451                     (u_int32_t)(src)\
50452                     & 0x00000007U
50453 #define CAL_CHAIN_MASK__CAL_CHAIN_MASK__WRITE(src) \
50454                     ((u_int32_t)(src)\
50455                     & 0x00000007U)
50456 #define CAL_CHAIN_MASK__CAL_CHAIN_MASK__MODIFY(dst, src) \
50457                     (dst) = ((dst) &\
50458                     ~0x00000007U) | ((u_int32_t)(src) &\
50459                     0x00000007U)
50460 #define CAL_CHAIN_MASK__CAL_CHAIN_MASK__VERIFY(src) \
50461                     (!(((u_int32_t)(src)\
50462                     & ~0x00000007U)))
50463 #define CAL_CHAIN_MASK__TYPE                                          u_int32_t
50464 #define CAL_CHAIN_MASK__READ                                        0x00000007U
50465 #define CAL_CHAIN_MASK__WRITE                                       0x00000007U
50466
50467 #endif /* __CAL_CHAIN_MASK_MACRO__ */
50468
50469
50470 /* macros for bb_reg_block.bb_sm_reg_map.BB_cal_chain_mask */
50471 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CAL_CHAIN_MASK__NUM              1
50472
50473 /* macros for BlueprintGlobalNameSpace::agc_control */
50474 #ifndef __AGC_CONTROL_MACRO__
50475 #define __AGC_CONTROL_MACRO__
50476
50477 /* macros for field do_calibrate */
50478 #define AGC_CONTROL__DO_CALIBRATE__SHIFT                                      0
50479 #define AGC_CONTROL__DO_CALIBRATE__WIDTH                                      1
50480 #define AGC_CONTROL__DO_CALIBRATE__MASK                             0x00000001U
50481 #define AGC_CONTROL__DO_CALIBRATE__READ(src)     (u_int32_t)(src) & 0x00000001U
50482 #define AGC_CONTROL__DO_CALIBRATE__WRITE(src)  ((u_int32_t)(src) & 0x00000001U)
50483 #define AGC_CONTROL__DO_CALIBRATE__MODIFY(dst, src) \
50484                     (dst) = ((dst) &\
50485                     ~0x00000001U) | ((u_int32_t)(src) &\
50486                     0x00000001U)
50487 #define AGC_CONTROL__DO_CALIBRATE__VERIFY(src) \
50488                     (!(((u_int32_t)(src)\
50489                     & ~0x00000001U)))
50490 #define AGC_CONTROL__DO_CALIBRATE__SET(dst) \
50491                     (dst) = ((dst) &\
50492                     ~0x00000001U) | (u_int32_t)(1)
50493 #define AGC_CONTROL__DO_CALIBRATE__CLR(dst) \
50494                     (dst) = ((dst) &\
50495                     ~0x00000001U) | (u_int32_t)(0)
50496
50497 /* macros for field do_noisefloor */
50498 #define AGC_CONTROL__DO_NOISEFLOOR__SHIFT                                     1
50499 #define AGC_CONTROL__DO_NOISEFLOOR__WIDTH                                     1
50500 #define AGC_CONTROL__DO_NOISEFLOOR__MASK                            0x00000002U
50501 #define AGC_CONTROL__DO_NOISEFLOOR__READ(src) \
50502                     (((u_int32_t)(src)\
50503                     & 0x00000002U) >> 1)
50504 #define AGC_CONTROL__DO_NOISEFLOOR__WRITE(src) \
50505                     (((u_int32_t)(src)\
50506                     << 1) & 0x00000002U)
50507 #define AGC_CONTROL__DO_NOISEFLOOR__MODIFY(dst, src) \
50508                     (dst) = ((dst) &\
50509                     ~0x00000002U) | (((u_int32_t)(src) <<\
50510                     1) & 0x00000002U)
50511 #define AGC_CONTROL__DO_NOISEFLOOR__VERIFY(src) \
50512                     (!((((u_int32_t)(src)\
50513                     << 1) & ~0x00000002U)))
50514 #define AGC_CONTROL__DO_NOISEFLOOR__SET(dst) \
50515                     (dst) = ((dst) &\
50516                     ~0x00000002U) | ((u_int32_t)(1) << 1)
50517 #define AGC_CONTROL__DO_NOISEFLOOR__CLR(dst) \
50518                     (dst) = ((dst) &\
50519                     ~0x00000002U) | ((u_int32_t)(0) << 1)
50520
50521 /* macros for field min_num_gain_change */
50522 #define AGC_CONTROL__MIN_NUM_GAIN_CHANGE__SHIFT                               3
50523 #define AGC_CONTROL__MIN_NUM_GAIN_CHANGE__WIDTH                               3
50524 #define AGC_CONTROL__MIN_NUM_GAIN_CHANGE__MASK                      0x00000038U
50525 #define AGC_CONTROL__MIN_NUM_GAIN_CHANGE__READ(src) \
50526                     (((u_int32_t)(src)\
50527                     & 0x00000038U) >> 3)
50528 #define AGC_CONTROL__MIN_NUM_GAIN_CHANGE__WRITE(src) \
50529                     (((u_int32_t)(src)\
50530                     << 3) & 0x00000038U)
50531 #define AGC_CONTROL__MIN_NUM_GAIN_CHANGE__MODIFY(dst, src) \
50532                     (dst) = ((dst) &\
50533                     ~0x00000038U) | (((u_int32_t)(src) <<\
50534                     3) & 0x00000038U)
50535 #define AGC_CONTROL__MIN_NUM_GAIN_CHANGE__VERIFY(src) \
50536                     (!((((u_int32_t)(src)\
50537                     << 3) & ~0x00000038U)))
50538
50539 /* macros for field ycok_max */
50540 #define AGC_CONTROL__YCOK_MAX__SHIFT                                          6
50541 #define AGC_CONTROL__YCOK_MAX__WIDTH                                          4
50542 #define AGC_CONTROL__YCOK_MAX__MASK                                 0x000003c0U
50543 #define AGC_CONTROL__YCOK_MAX__READ(src) \
50544                     (((u_int32_t)(src)\
50545                     & 0x000003c0U) >> 6)
50546 #define AGC_CONTROL__YCOK_MAX__WRITE(src) \
50547                     (((u_int32_t)(src)\
50548                     << 6) & 0x000003c0U)
50549 #define AGC_CONTROL__YCOK_MAX__MODIFY(dst, src) \
50550                     (dst) = ((dst) &\
50551                     ~0x000003c0U) | (((u_int32_t)(src) <<\
50552                     6) & 0x000003c0U)
50553 #define AGC_CONTROL__YCOK_MAX__VERIFY(src) \
50554                     (!((((u_int32_t)(src)\
50555                     << 6) & ~0x000003c0U)))
50556
50557 /* macros for field leaky_bucket_enable */
50558 #define AGC_CONTROL__LEAKY_BUCKET_ENABLE__SHIFT                              10
50559 #define AGC_CONTROL__LEAKY_BUCKET_ENABLE__WIDTH                               1
50560 #define AGC_CONTROL__LEAKY_BUCKET_ENABLE__MASK                      0x00000400U
50561 #define AGC_CONTROL__LEAKY_BUCKET_ENABLE__READ(src) \
50562                     (((u_int32_t)(src)\
50563                     & 0x00000400U) >> 10)
50564 #define AGC_CONTROL__LEAKY_BUCKET_ENABLE__WRITE(src) \
50565                     (((u_int32_t)(src)\
50566                     << 10) & 0x00000400U)
50567 #define AGC_CONTROL__LEAKY_BUCKET_ENABLE__MODIFY(dst, src) \
50568                     (dst) = ((dst) &\
50569                     ~0x00000400U) | (((u_int32_t)(src) <<\
50570                     10) & 0x00000400U)
50571 #define AGC_CONTROL__LEAKY_BUCKET_ENABLE__VERIFY(src) \
50572                     (!((((u_int32_t)(src)\
50573                     << 10) & ~0x00000400U)))
50574 #define AGC_CONTROL__LEAKY_BUCKET_ENABLE__SET(dst) \
50575                     (dst) = ((dst) &\
50576                     ~0x00000400U) | ((u_int32_t)(1) << 10)
50577 #define AGC_CONTROL__LEAKY_BUCKET_ENABLE__CLR(dst) \
50578                     (dst) = ((dst) &\
50579                     ~0x00000400U) | ((u_int32_t)(0) << 10)
50580
50581 /* macros for field CAL_enable */
50582 #define AGC_CONTROL__CAL_ENABLE__SHIFT                                       11
50583 #define AGC_CONTROL__CAL_ENABLE__WIDTH                                        1
50584 #define AGC_CONTROL__CAL_ENABLE__MASK                               0x00000800U
50585 #define AGC_CONTROL__CAL_ENABLE__READ(src) \
50586                     (((u_int32_t)(src)\
50587                     & 0x00000800U) >> 11)
50588 #define AGC_CONTROL__CAL_ENABLE__WRITE(src) \
50589                     (((u_int32_t)(src)\
50590                     << 11) & 0x00000800U)
50591 #define AGC_CONTROL__CAL_ENABLE__MODIFY(dst, src) \
50592                     (dst) = ((dst) &\
50593                     ~0x00000800U) | (((u_int32_t)(src) <<\
50594                     11) & 0x00000800U)
50595 #define AGC_CONTROL__CAL_ENABLE__VERIFY(src) \
50596                     (!((((u_int32_t)(src)\
50597                     << 11) & ~0x00000800U)))
50598 #define AGC_CONTROL__CAL_ENABLE__SET(dst) \
50599                     (dst) = ((dst) &\
50600                     ~0x00000800U) | ((u_int32_t)(1) << 11)
50601 #define AGC_CONTROL__CAL_ENABLE__CLR(dst) \
50602                     (dst) = ((dst) &\
50603                     ~0x00000800U) | ((u_int32_t)(0) << 11)
50604
50605 /* macros for field use_table_seed */
50606 #define AGC_CONTROL__USE_TABLE_SEED__SHIFT                                   12
50607 #define AGC_CONTROL__USE_TABLE_SEED__WIDTH                                    1
50608 #define AGC_CONTROL__USE_TABLE_SEED__MASK                           0x00001000U
50609 #define AGC_CONTROL__USE_TABLE_SEED__READ(src) \
50610                     (((u_int32_t)(src)\
50611                     & 0x00001000U) >> 12)
50612 #define AGC_CONTROL__USE_TABLE_SEED__WRITE(src) \
50613                     (((u_int32_t)(src)\
50614                     << 12) & 0x00001000U)
50615 #define AGC_CONTROL__USE_TABLE_SEED__MODIFY(dst, src) \
50616                     (dst) = ((dst) &\
50617                     ~0x00001000U) | (((u_int32_t)(src) <<\
50618                     12) & 0x00001000U)
50619 #define AGC_CONTROL__USE_TABLE_SEED__VERIFY(src) \
50620                     (!((((u_int32_t)(src)\
50621                     << 12) & ~0x00001000U)))
50622 #define AGC_CONTROL__USE_TABLE_SEED__SET(dst) \
50623                     (dst) = ((dst) &\
50624                     ~0x00001000U) | ((u_int32_t)(1) << 12)
50625 #define AGC_CONTROL__USE_TABLE_SEED__CLR(dst) \
50626                     (dst) = ((dst) &\
50627                     ~0x00001000U) | ((u_int32_t)(0) << 12)
50628
50629 /* macros for field agc_update_table_seed */
50630 #define AGC_CONTROL__AGC_UPDATE_TABLE_SEED__SHIFT                            13
50631 #define AGC_CONTROL__AGC_UPDATE_TABLE_SEED__WIDTH                             1
50632 #define AGC_CONTROL__AGC_UPDATE_TABLE_SEED__MASK                    0x00002000U
50633 #define AGC_CONTROL__AGC_UPDATE_TABLE_SEED__READ(src) \
50634                     (((u_int32_t)(src)\
50635                     & 0x00002000U) >> 13)
50636 #define AGC_CONTROL__AGC_UPDATE_TABLE_SEED__WRITE(src) \
50637                     (((u_int32_t)(src)\
50638                     << 13) & 0x00002000U)
50639 #define AGC_CONTROL__AGC_UPDATE_TABLE_SEED__MODIFY(dst, src) \
50640                     (dst) = ((dst) &\
50641                     ~0x00002000U) | (((u_int32_t)(src) <<\
50642                     13) & 0x00002000U)
50643 #define AGC_CONTROL__AGC_UPDATE_TABLE_SEED__VERIFY(src) \
50644                     (!((((u_int32_t)(src)\
50645                     << 13) & ~0x00002000U)))
50646 #define AGC_CONTROL__AGC_UPDATE_TABLE_SEED__SET(dst) \
50647                     (dst) = ((dst) &\
50648                     ~0x00002000U) | ((u_int32_t)(1) << 13)
50649 #define AGC_CONTROL__AGC_UPDATE_TABLE_SEED__CLR(dst) \
50650                     (dst) = ((dst) &\
50651                     ~0x00002000U) | ((u_int32_t)(0) << 13)
50652
50653 /* macros for field enable_noisefloor */
50654 #define AGC_CONTROL__ENABLE_NOISEFLOOR__SHIFT                                15
50655 #define AGC_CONTROL__ENABLE_NOISEFLOOR__WIDTH                                 1
50656 #define AGC_CONTROL__ENABLE_NOISEFLOOR__MASK                        0x00008000U
50657 #define AGC_CONTROL__ENABLE_NOISEFLOOR__READ(src) \
50658                     (((u_int32_t)(src)\
50659                     & 0x00008000U) >> 15)
50660 #define AGC_CONTROL__ENABLE_NOISEFLOOR__WRITE(src) \
50661                     (((u_int32_t)(src)\
50662                     << 15) & 0x00008000U)
50663 #define AGC_CONTROL__ENABLE_NOISEFLOOR__MODIFY(dst, src) \
50664                     (dst) = ((dst) &\
50665                     ~0x00008000U) | (((u_int32_t)(src) <<\
50666                     15) & 0x00008000U)
50667 #define AGC_CONTROL__ENABLE_NOISEFLOOR__VERIFY(src) \
50668                     (!((((u_int32_t)(src)\
50669                     << 15) & ~0x00008000U)))
50670 #define AGC_CONTROL__ENABLE_NOISEFLOOR__SET(dst) \
50671                     (dst) = ((dst) &\
50672                     ~0x00008000U) | ((u_int32_t)(1) << 15)
50673 #define AGC_CONTROL__ENABLE_NOISEFLOOR__CLR(dst) \
50674                     (dst) = ((dst) &\
50675                     ~0x00008000U) | ((u_int32_t)(0) << 15)
50676
50677 /* macros for field enable_fltr_cal */
50678 #define AGC_CONTROL__ENABLE_FLTR_CAL__SHIFT                                  16
50679 #define AGC_CONTROL__ENABLE_FLTR_CAL__WIDTH                                   1
50680 #define AGC_CONTROL__ENABLE_FLTR_CAL__MASK                          0x00010000U
50681 #define AGC_CONTROL__ENABLE_FLTR_CAL__READ(src) \
50682                     (((u_int32_t)(src)\
50683                     & 0x00010000U) >> 16)
50684 #define AGC_CONTROL__ENABLE_FLTR_CAL__WRITE(src) \
50685                     (((u_int32_t)(src)\
50686                     << 16) & 0x00010000U)
50687 #define AGC_CONTROL__ENABLE_FLTR_CAL__MODIFY(dst, src) \
50688                     (dst) = ((dst) &\
50689                     ~0x00010000U) | (((u_int32_t)(src) <<\
50690                     16) & 0x00010000U)
50691 #define AGC_CONTROL__ENABLE_FLTR_CAL__VERIFY(src) \
50692                     (!((((u_int32_t)(src)\
50693                     << 16) & ~0x00010000U)))
50694 #define AGC_CONTROL__ENABLE_FLTR_CAL__SET(dst) \
50695                     (dst) = ((dst) &\
50696                     ~0x00010000U) | ((u_int32_t)(1) << 16)
50697 #define AGC_CONTROL__ENABLE_FLTR_CAL__CLR(dst) \
50698                     (dst) = ((dst) &\
50699                     ~0x00010000U) | ((u_int32_t)(0) << 16)
50700
50701 /* macros for field no_update_noisefloor */
50702 #define AGC_CONTROL__NO_UPDATE_NOISEFLOOR__SHIFT                             17
50703 #define AGC_CONTROL__NO_UPDATE_NOISEFLOOR__WIDTH                              1
50704 #define AGC_CONTROL__NO_UPDATE_NOISEFLOOR__MASK                     0x00020000U
50705 #define AGC_CONTROL__NO_UPDATE_NOISEFLOOR__READ(src) \
50706                     (((u_int32_t)(src)\
50707                     & 0x00020000U) >> 17)
50708 #define AGC_CONTROL__NO_UPDATE_NOISEFLOOR__WRITE(src) \
50709                     (((u_int32_t)(src)\
50710                     << 17) & 0x00020000U)
50711 #define AGC_CONTROL__NO_UPDATE_NOISEFLOOR__MODIFY(dst, src) \
50712                     (dst) = ((dst) &\
50713                     ~0x00020000U) | (((u_int32_t)(src) <<\
50714                     17) & 0x00020000U)
50715 #define AGC_CONTROL__NO_UPDATE_NOISEFLOOR__VERIFY(src) \
50716                     (!((((u_int32_t)(src)\
50717                     << 17) & ~0x00020000U)))
50718 #define AGC_CONTROL__NO_UPDATE_NOISEFLOOR__SET(dst) \
50719                     (dst) = ((dst) &\
50720                     ~0x00020000U) | ((u_int32_t)(1) << 17)
50721 #define AGC_CONTROL__NO_UPDATE_NOISEFLOOR__CLR(dst) \
50722                     (dst) = ((dst) &\
50723                     ~0x00020000U) | ((u_int32_t)(0) << 17)
50724
50725 /* macros for field extend_NF_pwr_meas */
50726 #define AGC_CONTROL__EXTEND_NF_PWR_MEAS__SHIFT                               18
50727 #define AGC_CONTROL__EXTEND_NF_PWR_MEAS__WIDTH                                1
50728 #define AGC_CONTROL__EXTEND_NF_PWR_MEAS__MASK                       0x00040000U
50729 #define AGC_CONTROL__EXTEND_NF_PWR_MEAS__READ(src) \
50730                     (((u_int32_t)(src)\
50731                     & 0x00040000U) >> 18)
50732 #define AGC_CONTROL__EXTEND_NF_PWR_MEAS__WRITE(src) \
50733                     (((u_int32_t)(src)\
50734                     << 18) & 0x00040000U)
50735 #define AGC_CONTROL__EXTEND_NF_PWR_MEAS__MODIFY(dst, src) \
50736                     (dst) = ((dst) &\
50737                     ~0x00040000U) | (((u_int32_t)(src) <<\
50738                     18) & 0x00040000U)
50739 #define AGC_CONTROL__EXTEND_NF_PWR_MEAS__VERIFY(src) \
50740                     (!((((u_int32_t)(src)\
50741                     << 18) & ~0x00040000U)))
50742 #define AGC_CONTROL__EXTEND_NF_PWR_MEAS__SET(dst) \
50743                     (dst) = ((dst) &\
50744                     ~0x00040000U) | ((u_int32_t)(1) << 18)
50745 #define AGC_CONTROL__EXTEND_NF_PWR_MEAS__CLR(dst) \
50746                     (dst) = ((dst) &\
50747                     ~0x00040000U) | ((u_int32_t)(0) << 18)
50748
50749 /* macros for field clc_success */
50750 #define AGC_CONTROL__CLC_SUCCESS__SHIFT                                      19
50751 #define AGC_CONTROL__CLC_SUCCESS__WIDTH                                       1
50752 #define AGC_CONTROL__CLC_SUCCESS__MASK                              0x00080000U
50753 #define AGC_CONTROL__CLC_SUCCESS__READ(src) \
50754                     (((u_int32_t)(src)\
50755                     & 0x00080000U) >> 19)
50756 #define AGC_CONTROL__CLC_SUCCESS__SET(dst) \
50757                     (dst) = ((dst) &\
50758                     ~0x00080000U) | ((u_int32_t)(1) << 19)
50759 #define AGC_CONTROL__CLC_SUCCESS__CLR(dst) \
50760                     (dst) = ((dst) &\
50761                     ~0x00080000U) | ((u_int32_t)(0) << 19)
50762
50763 /* macros for field enable_pkdet_cal */
50764 #define AGC_CONTROL__ENABLE_PKDET_CAL__SHIFT                                 20
50765 #define AGC_CONTROL__ENABLE_PKDET_CAL__WIDTH                                  1
50766 #define AGC_CONTROL__ENABLE_PKDET_CAL__MASK                         0x00100000U
50767 #define AGC_CONTROL__ENABLE_PKDET_CAL__READ(src) \
50768                     (((u_int32_t)(src)\
50769                     & 0x00100000U) >> 20)
50770 #define AGC_CONTROL__ENABLE_PKDET_CAL__WRITE(src) \
50771                     (((u_int32_t)(src)\
50772                     << 20) & 0x00100000U)
50773 #define AGC_CONTROL__ENABLE_PKDET_CAL__MODIFY(dst, src) \
50774                     (dst) = ((dst) &\
50775                     ~0x00100000U) | (((u_int32_t)(src) <<\
50776                     20) & 0x00100000U)
50777 #define AGC_CONTROL__ENABLE_PKDET_CAL__VERIFY(src) \
50778                     (!((((u_int32_t)(src)\
50779                     << 20) & ~0x00100000U)))
50780 #define AGC_CONTROL__ENABLE_PKDET_CAL__SET(dst) \
50781                     (dst) = ((dst) &\
50782                     ~0x00100000U) | ((u_int32_t)(1) << 20)
50783 #define AGC_CONTROL__ENABLE_PKDET_CAL__CLR(dst) \
50784                     (dst) = ((dst) &\
50785                     ~0x00100000U) | ((u_int32_t)(0) << 20)
50786 #define AGC_CONTROL__TYPE                                             u_int32_t
50787 #define AGC_CONTROL__READ                                           0x001fbffbU
50788 #define AGC_CONTROL__WRITE                                          0x001fbffbU
50789
50790 #endif /* __AGC_CONTROL_MACRO__ */
50791
50792
50793 /* macros for bb_reg_block.bb_sm_reg_map.BB_agc_control */
50794 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_AGC_CONTROL__NUM                 1
50795
50796 /* macros for BlueprintGlobalNameSpace::iq_adc_cal_mode */
50797 #ifndef __IQ_ADC_CAL_MODE_MACRO__
50798 #define __IQ_ADC_CAL_MODE_MACRO__
50799
50800 /* macros for field gain_dc_iq_cal_mode */
50801 #define IQ_ADC_CAL_MODE__GAIN_DC_IQ_CAL_MODE__SHIFT                           0
50802 #define IQ_ADC_CAL_MODE__GAIN_DC_IQ_CAL_MODE__WIDTH                           2
50803 #define IQ_ADC_CAL_MODE__GAIN_DC_IQ_CAL_MODE__MASK                  0x00000003U
50804 #define IQ_ADC_CAL_MODE__GAIN_DC_IQ_CAL_MODE__READ(src) \
50805                     (u_int32_t)(src)\
50806                     & 0x00000003U
50807 #define IQ_ADC_CAL_MODE__GAIN_DC_IQ_CAL_MODE__WRITE(src) \
50808                     ((u_int32_t)(src)\
50809                     & 0x00000003U)
50810 #define IQ_ADC_CAL_MODE__GAIN_DC_IQ_CAL_MODE__MODIFY(dst, src) \
50811                     (dst) = ((dst) &\
50812                     ~0x00000003U) | ((u_int32_t)(src) &\
50813                     0x00000003U)
50814 #define IQ_ADC_CAL_MODE__GAIN_DC_IQ_CAL_MODE__VERIFY(src) \
50815                     (!(((u_int32_t)(src)\
50816                     & ~0x00000003U)))
50817
50818 /* macros for field test_caladcoff */
50819 #define IQ_ADC_CAL_MODE__TEST_CALADCOFF__SHIFT                                2
50820 #define IQ_ADC_CAL_MODE__TEST_CALADCOFF__WIDTH                                1
50821 #define IQ_ADC_CAL_MODE__TEST_CALADCOFF__MASK                       0x00000004U
50822 #define IQ_ADC_CAL_MODE__TEST_CALADCOFF__READ(src) \
50823                     (((u_int32_t)(src)\
50824                     & 0x00000004U) >> 2)
50825 #define IQ_ADC_CAL_MODE__TEST_CALADCOFF__WRITE(src) \
50826                     (((u_int32_t)(src)\
50827                     << 2) & 0x00000004U)
50828 #define IQ_ADC_CAL_MODE__TEST_CALADCOFF__MODIFY(dst, src) \
50829                     (dst) = ((dst) &\
50830                     ~0x00000004U) | (((u_int32_t)(src) <<\
50831                     2) & 0x00000004U)
50832 #define IQ_ADC_CAL_MODE__TEST_CALADCOFF__VERIFY(src) \
50833                     (!((((u_int32_t)(src)\
50834                     << 2) & ~0x00000004U)))
50835 #define IQ_ADC_CAL_MODE__TEST_CALADCOFF__SET(dst) \
50836                     (dst) = ((dst) &\
50837                     ~0x00000004U) | ((u_int32_t)(1) << 2)
50838 #define IQ_ADC_CAL_MODE__TEST_CALADCOFF__CLR(dst) \
50839                     (dst) = ((dst) &\
50840                     ~0x00000004U) | ((u_int32_t)(0) << 2)
50841 #define IQ_ADC_CAL_MODE__TYPE                                         u_int32_t
50842 #define IQ_ADC_CAL_MODE__READ                                       0x00000007U
50843 #define IQ_ADC_CAL_MODE__WRITE                                      0x00000007U
50844
50845 #endif /* __IQ_ADC_CAL_MODE_MACRO__ */
50846
50847
50848 /* macros for bb_reg_block.bb_sm_reg_map.BB_iq_adc_cal_mode */
50849 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_IQ_ADC_CAL_MODE__NUM             1
50850
50851 /* macros for BlueprintGlobalNameSpace::fcal_1 */
50852 #ifndef __FCAL_1_MACRO__
50853 #define __FCAL_1_MACRO__
50854
50855 /* macros for field flc_pb_fstep */
50856 #define FCAL_1__FLC_PB_FSTEP__SHIFT                                           0
50857 #define FCAL_1__FLC_PB_FSTEP__WIDTH                                          10
50858 #define FCAL_1__FLC_PB_FSTEP__MASK                                  0x000003ffU
50859 #define FCAL_1__FLC_PB_FSTEP__READ(src)          (u_int32_t)(src) & 0x000003ffU
50860 #define FCAL_1__FLC_PB_FSTEP__WRITE(src)       ((u_int32_t)(src) & 0x000003ffU)
50861 #define FCAL_1__FLC_PB_FSTEP__MODIFY(dst, src) \
50862                     (dst) = ((dst) &\
50863                     ~0x000003ffU) | ((u_int32_t)(src) &\
50864                     0x000003ffU)
50865 #define FCAL_1__FLC_PB_FSTEP__VERIFY(src) \
50866                     (!(((u_int32_t)(src)\
50867                     & ~0x000003ffU)))
50868
50869 /* macros for field flc_sb_fstep */
50870 #define FCAL_1__FLC_SB_FSTEP__SHIFT                                          10
50871 #define FCAL_1__FLC_SB_FSTEP__WIDTH                                          10
50872 #define FCAL_1__FLC_SB_FSTEP__MASK                                  0x000ffc00U
50873 #define FCAL_1__FLC_SB_FSTEP__READ(src) \
50874                     (((u_int32_t)(src)\
50875                     & 0x000ffc00U) >> 10)
50876 #define FCAL_1__FLC_SB_FSTEP__WRITE(src) \
50877                     (((u_int32_t)(src)\
50878                     << 10) & 0x000ffc00U)
50879 #define FCAL_1__FLC_SB_FSTEP__MODIFY(dst, src) \
50880                     (dst) = ((dst) &\
50881                     ~0x000ffc00U) | (((u_int32_t)(src) <<\
50882                     10) & 0x000ffc00U)
50883 #define FCAL_1__FLC_SB_FSTEP__VERIFY(src) \
50884                     (!((((u_int32_t)(src)\
50885                     << 10) & ~0x000ffc00U)))
50886
50887 /* macros for field flc_pb_atten */
50888 #define FCAL_1__FLC_PB_ATTEN__SHIFT                                          20
50889 #define FCAL_1__FLC_PB_ATTEN__WIDTH                                           5
50890 #define FCAL_1__FLC_PB_ATTEN__MASK                                  0x01f00000U
50891 #define FCAL_1__FLC_PB_ATTEN__READ(src) \
50892                     (((u_int32_t)(src)\
50893                     & 0x01f00000U) >> 20)
50894 #define FCAL_1__FLC_PB_ATTEN__WRITE(src) \
50895                     (((u_int32_t)(src)\
50896                     << 20) & 0x01f00000U)
50897 #define FCAL_1__FLC_PB_ATTEN__MODIFY(dst, src) \
50898                     (dst) = ((dst) &\
50899                     ~0x01f00000U) | (((u_int32_t)(src) <<\
50900                     20) & 0x01f00000U)
50901 #define FCAL_1__FLC_PB_ATTEN__VERIFY(src) \
50902                     (!((((u_int32_t)(src)\
50903                     << 20) & ~0x01f00000U)))
50904
50905 /* macros for field flc_sb_atten */
50906 #define FCAL_1__FLC_SB_ATTEN__SHIFT                                          25
50907 #define FCAL_1__FLC_SB_ATTEN__WIDTH                                           5
50908 #define FCAL_1__FLC_SB_ATTEN__MASK                                  0x3e000000U
50909 #define FCAL_1__FLC_SB_ATTEN__READ(src) \
50910                     (((u_int32_t)(src)\
50911                     & 0x3e000000U) >> 25)
50912 #define FCAL_1__FLC_SB_ATTEN__WRITE(src) \
50913                     (((u_int32_t)(src)\
50914                     << 25) & 0x3e000000U)
50915 #define FCAL_1__FLC_SB_ATTEN__MODIFY(dst, src) \
50916                     (dst) = ((dst) &\
50917                     ~0x3e000000U) | (((u_int32_t)(src) <<\
50918                     25) & 0x3e000000U)
50919 #define FCAL_1__FLC_SB_ATTEN__VERIFY(src) \
50920                     (!((((u_int32_t)(src)\
50921                     << 25) & ~0x3e000000U)))
50922 #define FCAL_1__TYPE                                                  u_int32_t
50923 #define FCAL_1__READ                                                0x3fffffffU
50924 #define FCAL_1__WRITE                                               0x3fffffffU
50925
50926 #endif /* __FCAL_1_MACRO__ */
50927
50928
50929 /* macros for bb_reg_block.bb_sm_reg_map.BB_fcal_1 */
50930 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_FCAL_1__NUM                      1
50931
50932 /* macros for BlueprintGlobalNameSpace::fcal_2_b0 */
50933 #ifndef __FCAL_2_B0_MACRO__
50934 #define __FCAL_2_B0_MACRO__
50935
50936 /* macros for field flc_pwr_thresh */
50937 #define FCAL_2_B0__FLC_PWR_THRESH__SHIFT                                      0
50938 #define FCAL_2_B0__FLC_PWR_THRESH__WIDTH                                      3
50939 #define FCAL_2_B0__FLC_PWR_THRESH__MASK                             0x00000007U
50940 #define FCAL_2_B0__FLC_PWR_THRESH__READ(src)     (u_int32_t)(src) & 0x00000007U
50941 #define FCAL_2_B0__FLC_PWR_THRESH__WRITE(src)  ((u_int32_t)(src) & 0x00000007U)
50942 #define FCAL_2_B0__FLC_PWR_THRESH__MODIFY(dst, src) \
50943                     (dst) = ((dst) &\
50944                     ~0x00000007U) | ((u_int32_t)(src) &\
50945                     0x00000007U)
50946 #define FCAL_2_B0__FLC_PWR_THRESH__VERIFY(src) \
50947                     (!(((u_int32_t)(src)\
50948                     & ~0x00000007U)))
50949
50950 /* macros for field flc_sw_cap_val_0 */
50951 #define FCAL_2_B0__FLC_SW_CAP_VAL_0__SHIFT                                    3
50952 #define FCAL_2_B0__FLC_SW_CAP_VAL_0__WIDTH                                    5
50953 #define FCAL_2_B0__FLC_SW_CAP_VAL_0__MASK                           0x000000f8U
50954 #define FCAL_2_B0__FLC_SW_CAP_VAL_0__READ(src) \
50955                     (((u_int32_t)(src)\
50956                     & 0x000000f8U) >> 3)
50957 #define FCAL_2_B0__FLC_SW_CAP_VAL_0__WRITE(src) \
50958                     (((u_int32_t)(src)\
50959                     << 3) & 0x000000f8U)
50960 #define FCAL_2_B0__FLC_SW_CAP_VAL_0__MODIFY(dst, src) \
50961                     (dst) = ((dst) &\
50962                     ~0x000000f8U) | (((u_int32_t)(src) <<\
50963                     3) & 0x000000f8U)
50964 #define FCAL_2_B0__FLC_SW_CAP_VAL_0__VERIFY(src) \
50965                     (!((((u_int32_t)(src)\
50966                     << 3) & ~0x000000f8U)))
50967
50968 /* macros for field flc_bbmiscgain */
50969 #define FCAL_2_B0__FLC_BBMISCGAIN__SHIFT                                      8
50970 #define FCAL_2_B0__FLC_BBMISCGAIN__WIDTH                                      2
50971 #define FCAL_2_B0__FLC_BBMISCGAIN__MASK                             0x00000300U
50972 #define FCAL_2_B0__FLC_BBMISCGAIN__READ(src) \
50973                     (((u_int32_t)(src)\
50974                     & 0x00000300U) >> 8)
50975 #define FCAL_2_B0__FLC_BBMISCGAIN__WRITE(src) \
50976                     (((u_int32_t)(src)\
50977                     << 8) & 0x00000300U)
50978 #define FCAL_2_B0__FLC_BBMISCGAIN__MODIFY(dst, src) \
50979                     (dst) = ((dst) &\
50980                     ~0x00000300U) | (((u_int32_t)(src) <<\
50981                     8) & 0x00000300U)
50982 #define FCAL_2_B0__FLC_BBMISCGAIN__VERIFY(src) \
50983                     (!((((u_int32_t)(src)\
50984                     << 8) & ~0x00000300U)))
50985
50986 /* macros for field flc_bb1dbgain */
50987 #define FCAL_2_B0__FLC_BB1DBGAIN__SHIFT                                      10
50988 #define FCAL_2_B0__FLC_BB1DBGAIN__WIDTH                                       3
50989 #define FCAL_2_B0__FLC_BB1DBGAIN__MASK                              0x00001c00U
50990 #define FCAL_2_B0__FLC_BB1DBGAIN__READ(src) \
50991                     (((u_int32_t)(src)\
50992                     & 0x00001c00U) >> 10)
50993 #define FCAL_2_B0__FLC_BB1DBGAIN__WRITE(src) \
50994                     (((u_int32_t)(src)\
50995                     << 10) & 0x00001c00U)
50996 #define FCAL_2_B0__FLC_BB1DBGAIN__MODIFY(dst, src) \
50997                     (dst) = ((dst) &\
50998                     ~0x00001c00U) | (((u_int32_t)(src) <<\
50999                     10) & 0x00001c00U)
51000 #define FCAL_2_B0__FLC_BB1DBGAIN__VERIFY(src) \
51001                     (!((((u_int32_t)(src)\
51002                     << 10) & ~0x00001c00U)))
51003
51004 /* macros for field flc_bb6dbgain */
51005 #define FCAL_2_B0__FLC_BB6DBGAIN__SHIFT                                      13
51006 #define FCAL_2_B0__FLC_BB6DBGAIN__WIDTH                                       2
51007 #define FCAL_2_B0__FLC_BB6DBGAIN__MASK                              0x00006000U
51008 #define FCAL_2_B0__FLC_BB6DBGAIN__READ(src) \
51009                     (((u_int32_t)(src)\
51010                     & 0x00006000U) >> 13)
51011 #define FCAL_2_B0__FLC_BB6DBGAIN__WRITE(src) \
51012                     (((u_int32_t)(src)\
51013                     << 13) & 0x00006000U)
51014 #define FCAL_2_B0__FLC_BB6DBGAIN__MODIFY(dst, src) \
51015                     (dst) = ((dst) &\
51016                     ~0x00006000U) | (((u_int32_t)(src) <<\
51017                     13) & 0x00006000U)
51018 #define FCAL_2_B0__FLC_BB6DBGAIN__VERIFY(src) \
51019                     (!((((u_int32_t)(src)\
51020                     << 13) & ~0x00006000U)))
51021
51022 /* macros for field flc_sw_cap_set */
51023 #define FCAL_2_B0__FLC_SW_CAP_SET__SHIFT                                     15
51024 #define FCAL_2_B0__FLC_SW_CAP_SET__WIDTH                                      1
51025 #define FCAL_2_B0__FLC_SW_CAP_SET__MASK                             0x00008000U
51026 #define FCAL_2_B0__FLC_SW_CAP_SET__READ(src) \
51027                     (((u_int32_t)(src)\
51028                     & 0x00008000U) >> 15)
51029 #define FCAL_2_B0__FLC_SW_CAP_SET__WRITE(src) \
51030                     (((u_int32_t)(src)\
51031                     << 15) & 0x00008000U)
51032 #define FCAL_2_B0__FLC_SW_CAP_SET__MODIFY(dst, src) \
51033                     (dst) = ((dst) &\
51034                     ~0x00008000U) | (((u_int32_t)(src) <<\
51035                     15) & 0x00008000U)
51036 #define FCAL_2_B0__FLC_SW_CAP_SET__VERIFY(src) \
51037                     (!((((u_int32_t)(src)\
51038                     << 15) & ~0x00008000U)))
51039 #define FCAL_2_B0__FLC_SW_CAP_SET__SET(dst) \
51040                     (dst) = ((dst) &\
51041                     ~0x00008000U) | ((u_int32_t)(1) << 15)
51042 #define FCAL_2_B0__FLC_SW_CAP_SET__CLR(dst) \
51043                     (dst) = ((dst) &\
51044                     ~0x00008000U) | ((u_int32_t)(0) << 15)
51045
51046 /* macros for field flc_meas_win */
51047 #define FCAL_2_B0__FLC_MEAS_WIN__SHIFT                                       16
51048 #define FCAL_2_B0__FLC_MEAS_WIN__WIDTH                                        3
51049 #define FCAL_2_B0__FLC_MEAS_WIN__MASK                               0x00070000U
51050 #define FCAL_2_B0__FLC_MEAS_WIN__READ(src) \
51051                     (((u_int32_t)(src)\
51052                     & 0x00070000U) >> 16)
51053 #define FCAL_2_B0__FLC_MEAS_WIN__WRITE(src) \
51054                     (((u_int32_t)(src)\
51055                     << 16) & 0x00070000U)
51056 #define FCAL_2_B0__FLC_MEAS_WIN__MODIFY(dst, src) \
51057                     (dst) = ((dst) &\
51058                     ~0x00070000U) | (((u_int32_t)(src) <<\
51059                     16) & 0x00070000U)
51060 #define FCAL_2_B0__FLC_MEAS_WIN__VERIFY(src) \
51061                     (!((((u_int32_t)(src)\
51062                     << 16) & ~0x00070000U)))
51063
51064 /* macros for field flc_cap_val_status_0 */
51065 #define FCAL_2_B0__FLC_CAP_VAL_STATUS_0__SHIFT                               20
51066 #define FCAL_2_B0__FLC_CAP_VAL_STATUS_0__WIDTH                                5
51067 #define FCAL_2_B0__FLC_CAP_VAL_STATUS_0__MASK                       0x01f00000U
51068 #define FCAL_2_B0__FLC_CAP_VAL_STATUS_0__READ(src) \
51069                     (((u_int32_t)(src)\
51070                     & 0x01f00000U) >> 20)
51071 #define FCAL_2_B0__TYPE                                               u_int32_t
51072 #define FCAL_2_B0__READ                                             0x01f7ffffU
51073 #define FCAL_2_B0__WRITE                                            0x01f7ffffU
51074
51075 #endif /* __FCAL_2_B0_MACRO__ */
51076
51077
51078 /* macros for bb_reg_block.bb_sm_reg_map.BB_fcal_2_b0 */
51079 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_FCAL_2_B0__NUM                   1
51080
51081 /* macros for BlueprintGlobalNameSpace::dft_tone_ctrl_b0 */
51082 #ifndef __DFT_TONE_CTRL_B0_MACRO__
51083 #define __DFT_TONE_CTRL_B0_MACRO__
51084
51085 /* macros for field dft_tone_en_0 */
51086 #define DFT_TONE_CTRL_B0__DFT_TONE_EN_0__SHIFT                                0
51087 #define DFT_TONE_CTRL_B0__DFT_TONE_EN_0__WIDTH                                1
51088 #define DFT_TONE_CTRL_B0__DFT_TONE_EN_0__MASK                       0x00000001U
51089 #define DFT_TONE_CTRL_B0__DFT_TONE_EN_0__READ(src) \
51090                     (u_int32_t)(src)\
51091                     & 0x00000001U
51092 #define DFT_TONE_CTRL_B0__DFT_TONE_EN_0__WRITE(src) \
51093                     ((u_int32_t)(src)\
51094                     & 0x00000001U)
51095 #define DFT_TONE_CTRL_B0__DFT_TONE_EN_0__MODIFY(dst, src) \
51096                     (dst) = ((dst) &\
51097                     ~0x00000001U) | ((u_int32_t)(src) &\
51098                     0x00000001U)
51099 #define DFT_TONE_CTRL_B0__DFT_TONE_EN_0__VERIFY(src) \
51100                     (!(((u_int32_t)(src)\
51101                     & ~0x00000001U)))
51102 #define DFT_TONE_CTRL_B0__DFT_TONE_EN_0__SET(dst) \
51103                     (dst) = ((dst) &\
51104                     ~0x00000001U) | (u_int32_t)(1)
51105 #define DFT_TONE_CTRL_B0__DFT_TONE_EN_0__CLR(dst) \
51106                     (dst) = ((dst) &\
51107                     ~0x00000001U) | (u_int32_t)(0)
51108
51109 /* macros for field dft_tone_amp_sel_0 */
51110 #define DFT_TONE_CTRL_B0__DFT_TONE_AMP_SEL_0__SHIFT                           2
51111 #define DFT_TONE_CTRL_B0__DFT_TONE_AMP_SEL_0__WIDTH                           2
51112 #define DFT_TONE_CTRL_B0__DFT_TONE_AMP_SEL_0__MASK                  0x0000000cU
51113 #define DFT_TONE_CTRL_B0__DFT_TONE_AMP_SEL_0__READ(src) \
51114                     (((u_int32_t)(src)\
51115                     & 0x0000000cU) >> 2)
51116 #define DFT_TONE_CTRL_B0__DFT_TONE_AMP_SEL_0__WRITE(src) \
51117                     (((u_int32_t)(src)\
51118                     << 2) & 0x0000000cU)
51119 #define DFT_TONE_CTRL_B0__DFT_TONE_AMP_SEL_0__MODIFY(dst, src) \
51120                     (dst) = ((dst) &\
51121                     ~0x0000000cU) | (((u_int32_t)(src) <<\
51122                     2) & 0x0000000cU)
51123 #define DFT_TONE_CTRL_B0__DFT_TONE_AMP_SEL_0__VERIFY(src) \
51124                     (!((((u_int32_t)(src)\
51125                     << 2) & ~0x0000000cU)))
51126
51127 /* macros for field dft_tone_freq_ang_0 */
51128 #define DFT_TONE_CTRL_B0__DFT_TONE_FREQ_ANG_0__SHIFT                          4
51129 #define DFT_TONE_CTRL_B0__DFT_TONE_FREQ_ANG_0__WIDTH                          9
51130 #define DFT_TONE_CTRL_B0__DFT_TONE_FREQ_ANG_0__MASK                 0x00001ff0U
51131 #define DFT_TONE_CTRL_B0__DFT_TONE_FREQ_ANG_0__READ(src) \
51132                     (((u_int32_t)(src)\
51133                     & 0x00001ff0U) >> 4)
51134 #define DFT_TONE_CTRL_B0__DFT_TONE_FREQ_ANG_0__WRITE(src) \
51135                     (((u_int32_t)(src)\
51136                     << 4) & 0x00001ff0U)
51137 #define DFT_TONE_CTRL_B0__DFT_TONE_FREQ_ANG_0__MODIFY(dst, src) \
51138                     (dst) = ((dst) &\
51139                     ~0x00001ff0U) | (((u_int32_t)(src) <<\
51140                     4) & 0x00001ff0U)
51141 #define DFT_TONE_CTRL_B0__DFT_TONE_FREQ_ANG_0__VERIFY(src) \
51142                     (!((((u_int32_t)(src)\
51143                     << 4) & ~0x00001ff0U)))
51144 #define DFT_TONE_CTRL_B0__TYPE                                        u_int32_t
51145 #define DFT_TONE_CTRL_B0__READ                                      0x00001ffdU
51146 #define DFT_TONE_CTRL_B0__WRITE                                     0x00001ffdU
51147
51148 #endif /* __DFT_TONE_CTRL_B0_MACRO__ */
51149
51150
51151 /* macros for bb_reg_block.bb_sm_reg_map.BB_dft_tone_ctrl_b0 */
51152 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_DFT_TONE_CTRL_B0__NUM            1
51153
51154 /* macros for BlueprintGlobalNameSpace::cl_cal_ctrl */
51155 #ifndef __CL_CAL_CTRL_MACRO__
51156 #define __CL_CAL_CTRL_MACRO__
51157
51158 /* macros for field enable_parallel_cal */
51159 #define CL_CAL_CTRL__ENABLE_PARALLEL_CAL__SHIFT                               0
51160 #define CL_CAL_CTRL__ENABLE_PARALLEL_CAL__WIDTH                               1
51161 #define CL_CAL_CTRL__ENABLE_PARALLEL_CAL__MASK                      0x00000001U
51162 #define CL_CAL_CTRL__ENABLE_PARALLEL_CAL__READ(src) \
51163                     (u_int32_t)(src)\
51164                     & 0x00000001U
51165 #define CL_CAL_CTRL__ENABLE_PARALLEL_CAL__WRITE(src) \
51166                     ((u_int32_t)(src)\
51167                     & 0x00000001U)
51168 #define CL_CAL_CTRL__ENABLE_PARALLEL_CAL__MODIFY(dst, src) \
51169                     (dst) = ((dst) &\
51170                     ~0x00000001U) | ((u_int32_t)(src) &\
51171                     0x00000001U)
51172 #define CL_CAL_CTRL__ENABLE_PARALLEL_CAL__VERIFY(src) \
51173                     (!(((u_int32_t)(src)\
51174                     & ~0x00000001U)))
51175 #define CL_CAL_CTRL__ENABLE_PARALLEL_CAL__SET(dst) \
51176                     (dst) = ((dst) &\
51177                     ~0x00000001U) | (u_int32_t)(1)
51178 #define CL_CAL_CTRL__ENABLE_PARALLEL_CAL__CLR(dst) \
51179                     (dst) = ((dst) &\
51180                     ~0x00000001U) | (u_int32_t)(0)
51181
51182 /* macros for field enable_cl_calibrate */
51183 #define CL_CAL_CTRL__ENABLE_CL_CALIBRATE__SHIFT                               1
51184 #define CL_CAL_CTRL__ENABLE_CL_CALIBRATE__WIDTH                               1
51185 #define CL_CAL_CTRL__ENABLE_CL_CALIBRATE__MASK                      0x00000002U
51186 #define CL_CAL_CTRL__ENABLE_CL_CALIBRATE__READ(src) \
51187                     (((u_int32_t)(src)\
51188                     & 0x00000002U) >> 1)
51189 #define CL_CAL_CTRL__ENABLE_CL_CALIBRATE__WRITE(src) \
51190                     (((u_int32_t)(src)\
51191                     << 1) & 0x00000002U)
51192 #define CL_CAL_CTRL__ENABLE_CL_CALIBRATE__MODIFY(dst, src) \
51193                     (dst) = ((dst) &\
51194                     ~0x00000002U) | (((u_int32_t)(src) <<\
51195                     1) & 0x00000002U)
51196 #define CL_CAL_CTRL__ENABLE_CL_CALIBRATE__VERIFY(src) \
51197                     (!((((u_int32_t)(src)\
51198                     << 1) & ~0x00000002U)))
51199 #define CL_CAL_CTRL__ENABLE_CL_CALIBRATE__SET(dst) \
51200                     (dst) = ((dst) &\
51201                     ~0x00000002U) | ((u_int32_t)(1) << 1)
51202 #define CL_CAL_CTRL__ENABLE_CL_CALIBRATE__CLR(dst) \
51203                     (dst) = ((dst) &\
51204                     ~0x00000002U) | ((u_int32_t)(0) << 1)
51205
51206 /* macros for field cf_clc_test_point */
51207 #define CL_CAL_CTRL__CF_CLC_TEST_POINT__SHIFT                                 2
51208 #define CL_CAL_CTRL__CF_CLC_TEST_POINT__WIDTH                                 2
51209 #define CL_CAL_CTRL__CF_CLC_TEST_POINT__MASK                        0x0000000cU
51210 #define CL_CAL_CTRL__CF_CLC_TEST_POINT__READ(src) \
51211                     (((u_int32_t)(src)\
51212                     & 0x0000000cU) >> 2)
51213 #define CL_CAL_CTRL__CF_CLC_TEST_POINT__WRITE(src) \
51214                     (((u_int32_t)(src)\
51215                     << 2) & 0x0000000cU)
51216 #define CL_CAL_CTRL__CF_CLC_TEST_POINT__MODIFY(dst, src) \
51217                     (dst) = ((dst) &\
51218                     ~0x0000000cU) | (((u_int32_t)(src) <<\
51219                     2) & 0x0000000cU)
51220 #define CL_CAL_CTRL__CF_CLC_TEST_POINT__VERIFY(src) \
51221                     (!((((u_int32_t)(src)\
51222                     << 2) & ~0x0000000cU)))
51223
51224 /* macros for field cf_clc_forced_pagain */
51225 #define CL_CAL_CTRL__CF_CLC_FORCED_PAGAIN__SHIFT                              4
51226 #define CL_CAL_CTRL__CF_CLC_FORCED_PAGAIN__WIDTH                              4
51227 #define CL_CAL_CTRL__CF_CLC_FORCED_PAGAIN__MASK                     0x000000f0U
51228 #define CL_CAL_CTRL__CF_CLC_FORCED_PAGAIN__READ(src) \
51229                     (((u_int32_t)(src)\
51230                     & 0x000000f0U) >> 4)
51231 #define CL_CAL_CTRL__CF_CLC_FORCED_PAGAIN__WRITE(src) \
51232                     (((u_int32_t)(src)\
51233                     << 4) & 0x000000f0U)
51234 #define CL_CAL_CTRL__CF_CLC_FORCED_PAGAIN__MODIFY(dst, src) \
51235                     (dst) = ((dst) &\
51236                     ~0x000000f0U) | (((u_int32_t)(src) <<\
51237                     4) & 0x000000f0U)
51238 #define CL_CAL_CTRL__CF_CLC_FORCED_PAGAIN__VERIFY(src) \
51239                     (!((((u_int32_t)(src)\
51240                     << 4) & ~0x000000f0U)))
51241
51242 /* macros for field carr_leak_max_offset */
51243 #define CL_CAL_CTRL__CARR_LEAK_MAX_OFFSET__SHIFT                              8
51244 #define CL_CAL_CTRL__CARR_LEAK_MAX_OFFSET__WIDTH                              8
51245 #define CL_CAL_CTRL__CARR_LEAK_MAX_OFFSET__MASK                     0x0000ff00U
51246 #define CL_CAL_CTRL__CARR_LEAK_MAX_OFFSET__READ(src) \
51247                     (((u_int32_t)(src)\
51248                     & 0x0000ff00U) >> 8)
51249 #define CL_CAL_CTRL__CARR_LEAK_MAX_OFFSET__WRITE(src) \
51250                     (((u_int32_t)(src)\
51251                     << 8) & 0x0000ff00U)
51252 #define CL_CAL_CTRL__CARR_LEAK_MAX_OFFSET__MODIFY(dst, src) \
51253                     (dst) = ((dst) &\
51254                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
51255                     8) & 0x0000ff00U)
51256 #define CL_CAL_CTRL__CARR_LEAK_MAX_OFFSET__VERIFY(src) \
51257                     (!((((u_int32_t)(src)\
51258                     << 8) & ~0x0000ff00U)))
51259
51260 /* macros for field cf_clc_init_bbgain */
51261 #define CL_CAL_CTRL__CF_CLC_INIT_BBGAIN__SHIFT                               16
51262 #define CL_CAL_CTRL__CF_CLC_INIT_BBGAIN__WIDTH                                6
51263 #define CL_CAL_CTRL__CF_CLC_INIT_BBGAIN__MASK                       0x003f0000U
51264 #define CL_CAL_CTRL__CF_CLC_INIT_BBGAIN__READ(src) \
51265                     (((u_int32_t)(src)\
51266                     & 0x003f0000U) >> 16)
51267 #define CL_CAL_CTRL__CF_CLC_INIT_BBGAIN__WRITE(src) \
51268                     (((u_int32_t)(src)\
51269                     << 16) & 0x003f0000U)
51270 #define CL_CAL_CTRL__CF_CLC_INIT_BBGAIN__MODIFY(dst, src) \
51271                     (dst) = ((dst) &\
51272                     ~0x003f0000U) | (((u_int32_t)(src) <<\
51273                     16) & 0x003f0000U)
51274 #define CL_CAL_CTRL__CF_CLC_INIT_BBGAIN__VERIFY(src) \
51275                     (!((((u_int32_t)(src)\
51276                     << 16) & ~0x003f0000U)))
51277
51278 /* macros for field cf_adc_bound */
51279 #define CL_CAL_CTRL__CF_ADC_BOUND__SHIFT                                     22
51280 #define CL_CAL_CTRL__CF_ADC_BOUND__WIDTH                                      8
51281 #define CL_CAL_CTRL__CF_ADC_BOUND__MASK                             0x3fc00000U
51282 #define CL_CAL_CTRL__CF_ADC_BOUND__READ(src) \
51283                     (((u_int32_t)(src)\
51284                     & 0x3fc00000U) >> 22)
51285 #define CL_CAL_CTRL__CF_ADC_BOUND__WRITE(src) \
51286                     (((u_int32_t)(src)\
51287                     << 22) & 0x3fc00000U)
51288 #define CL_CAL_CTRL__CF_ADC_BOUND__MODIFY(dst, src) \
51289                     (dst) = ((dst) &\
51290                     ~0x3fc00000U) | (((u_int32_t)(src) <<\
51291                     22) & 0x3fc00000U)
51292 #define CL_CAL_CTRL__CF_ADC_BOUND__VERIFY(src) \
51293                     (!((((u_int32_t)(src)\
51294                     << 22) & ~0x3fc00000U)))
51295
51296 /* macros for field use_dac_cl_correction */
51297 #define CL_CAL_CTRL__USE_DAC_CL_CORRECTION__SHIFT                            30
51298 #define CL_CAL_CTRL__USE_DAC_CL_CORRECTION__WIDTH                             1
51299 #define CL_CAL_CTRL__USE_DAC_CL_CORRECTION__MASK                    0x40000000U
51300 #define CL_CAL_CTRL__USE_DAC_CL_CORRECTION__READ(src) \
51301                     (((u_int32_t)(src)\
51302                     & 0x40000000U) >> 30)
51303 #define CL_CAL_CTRL__USE_DAC_CL_CORRECTION__WRITE(src) \
51304                     (((u_int32_t)(src)\
51305                     << 30) & 0x40000000U)
51306 #define CL_CAL_CTRL__USE_DAC_CL_CORRECTION__MODIFY(dst, src) \
51307                     (dst) = ((dst) &\
51308                     ~0x40000000U) | (((u_int32_t)(src) <<\
51309                     30) & 0x40000000U)
51310 #define CL_CAL_CTRL__USE_DAC_CL_CORRECTION__VERIFY(src) \
51311                     (!((((u_int32_t)(src)\
51312                     << 30) & ~0x40000000U)))
51313 #define CL_CAL_CTRL__USE_DAC_CL_CORRECTION__SET(dst) \
51314                     (dst) = ((dst) &\
51315                     ~0x40000000U) | ((u_int32_t)(1) << 30)
51316 #define CL_CAL_CTRL__USE_DAC_CL_CORRECTION__CLR(dst) \
51317                     (dst) = ((dst) &\
51318                     ~0x40000000U) | ((u_int32_t)(0) << 30)
51319
51320 /* macros for field cl_map_hw_gen */
51321 #define CL_CAL_CTRL__CL_MAP_HW_GEN__SHIFT                                    31
51322 #define CL_CAL_CTRL__CL_MAP_HW_GEN__WIDTH                                     1
51323 #define CL_CAL_CTRL__CL_MAP_HW_GEN__MASK                            0x80000000U
51324 #define CL_CAL_CTRL__CL_MAP_HW_GEN__READ(src) \
51325                     (((u_int32_t)(src)\
51326                     & 0x80000000U) >> 31)
51327 #define CL_CAL_CTRL__CL_MAP_HW_GEN__WRITE(src) \
51328                     (((u_int32_t)(src)\
51329                     << 31) & 0x80000000U)
51330 #define CL_CAL_CTRL__CL_MAP_HW_GEN__MODIFY(dst, src) \
51331                     (dst) = ((dst) &\
51332                     ~0x80000000U) | (((u_int32_t)(src) <<\
51333                     31) & 0x80000000U)
51334 #define CL_CAL_CTRL__CL_MAP_HW_GEN__VERIFY(src) \
51335                     (!((((u_int32_t)(src)\
51336                     << 31) & ~0x80000000U)))
51337 #define CL_CAL_CTRL__CL_MAP_HW_GEN__SET(dst) \
51338                     (dst) = ((dst) &\
51339                     ~0x80000000U) | ((u_int32_t)(1) << 31)
51340 #define CL_CAL_CTRL__CL_MAP_HW_GEN__CLR(dst) \
51341                     (dst) = ((dst) &\
51342                     ~0x80000000U) | ((u_int32_t)(0) << 31)
51343 #define CL_CAL_CTRL__TYPE                                             u_int32_t
51344 #define CL_CAL_CTRL__READ                                           0xffffffffU
51345 #define CL_CAL_CTRL__WRITE                                          0xffffffffU
51346
51347 #endif /* __CL_CAL_CTRL_MACRO__ */
51348
51349
51350 /* macros for bb_reg_block.bb_sm_reg_map.BB_cl_cal_ctrl */
51351 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CL_CAL_CTRL__NUM                 1
51352
51353 /* macros for BlueprintGlobalNameSpace::cl_map_0 */
51354 #ifndef __CL_MAP_0_MACRO__
51355 #define __CL_MAP_0_MACRO__
51356
51357 /* macros for field cl_map_0 */
51358 #define CL_MAP_0__CL_MAP_0__SHIFT                                             0
51359 #define CL_MAP_0__CL_MAP_0__WIDTH                                            32
51360 #define CL_MAP_0__CL_MAP_0__MASK                                    0xffffffffU
51361 #define CL_MAP_0__CL_MAP_0__READ(src)            (u_int32_t)(src) & 0xffffffffU
51362 #define CL_MAP_0__CL_MAP_0__WRITE(src)         ((u_int32_t)(src) & 0xffffffffU)
51363 #define CL_MAP_0__CL_MAP_0__MODIFY(dst, src) \
51364                     (dst) = ((dst) &\
51365                     ~0xffffffffU) | ((u_int32_t)(src) &\
51366                     0xffffffffU)
51367 #define CL_MAP_0__CL_MAP_0__VERIFY(src)  (!(((u_int32_t)(src) & ~0xffffffffU)))
51368 #define CL_MAP_0__TYPE                                                u_int32_t
51369 #define CL_MAP_0__READ                                              0xffffffffU
51370 #define CL_MAP_0__WRITE                                             0xffffffffU
51371
51372 #endif /* __CL_MAP_0_MACRO__ */
51373
51374
51375 /* macros for bb_reg_block.bb_sm_reg_map.BB_cl_map_0_b0 */
51376 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CL_MAP_0_B0__NUM                 1
51377
51378 /* macros for BlueprintGlobalNameSpace::cl_map_1 */
51379 #ifndef __CL_MAP_1_MACRO__
51380 #define __CL_MAP_1_MACRO__
51381
51382 /* macros for field cl_map_1 */
51383 #define CL_MAP_1__CL_MAP_1__SHIFT                                             0
51384 #define CL_MAP_1__CL_MAP_1__WIDTH                                            32
51385 #define CL_MAP_1__CL_MAP_1__MASK                                    0xffffffffU
51386 #define CL_MAP_1__CL_MAP_1__READ(src)            (u_int32_t)(src) & 0xffffffffU
51387 #define CL_MAP_1__CL_MAP_1__WRITE(src)         ((u_int32_t)(src) & 0xffffffffU)
51388 #define CL_MAP_1__CL_MAP_1__MODIFY(dst, src) \
51389                     (dst) = ((dst) &\
51390                     ~0xffffffffU) | ((u_int32_t)(src) &\
51391                     0xffffffffU)
51392 #define CL_MAP_1__CL_MAP_1__VERIFY(src)  (!(((u_int32_t)(src) & ~0xffffffffU)))
51393 #define CL_MAP_1__TYPE                                                u_int32_t
51394 #define CL_MAP_1__READ                                              0xffffffffU
51395 #define CL_MAP_1__WRITE                                             0xffffffffU
51396
51397 #endif /* __CL_MAP_1_MACRO__ */
51398
51399
51400 /* macros for bb_reg_block.bb_sm_reg_map.BB_cl_map_1_b0 */
51401 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CL_MAP_1_B0__NUM                 1
51402
51403 /* macros for BlueprintGlobalNameSpace::cl_map_2 */
51404 #ifndef __CL_MAP_2_MACRO__
51405 #define __CL_MAP_2_MACRO__
51406
51407 /* macros for field cl_map_2 */
51408 #define CL_MAP_2__CL_MAP_2__SHIFT                                             0
51409 #define CL_MAP_2__CL_MAP_2__WIDTH                                            32
51410 #define CL_MAP_2__CL_MAP_2__MASK                                    0xffffffffU
51411 #define CL_MAP_2__CL_MAP_2__READ(src)            (u_int32_t)(src) & 0xffffffffU
51412 #define CL_MAP_2__CL_MAP_2__WRITE(src)         ((u_int32_t)(src) & 0xffffffffU)
51413 #define CL_MAP_2__CL_MAP_2__MODIFY(dst, src) \
51414                     (dst) = ((dst) &\
51415                     ~0xffffffffU) | ((u_int32_t)(src) &\
51416                     0xffffffffU)
51417 #define CL_MAP_2__CL_MAP_2__VERIFY(src)  (!(((u_int32_t)(src) & ~0xffffffffU)))
51418 #define CL_MAP_2__TYPE                                                u_int32_t
51419 #define CL_MAP_2__READ                                              0xffffffffU
51420 #define CL_MAP_2__WRITE                                             0xffffffffU
51421
51422 #endif /* __CL_MAP_2_MACRO__ */
51423
51424
51425 /* macros for bb_reg_block.bb_sm_reg_map.BB_cl_map_2_b0 */
51426 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CL_MAP_2_B0__NUM                 1
51427
51428 /* macros for BlueprintGlobalNameSpace::cl_map_3 */
51429 #ifndef __CL_MAP_3_MACRO__
51430 #define __CL_MAP_3_MACRO__
51431
51432 /* macros for field cl_map_3 */
51433 #define CL_MAP_3__CL_MAP_3__SHIFT                                             0
51434 #define CL_MAP_3__CL_MAP_3__WIDTH                                            32
51435 #define CL_MAP_3__CL_MAP_3__MASK                                    0xffffffffU
51436 #define CL_MAP_3__CL_MAP_3__READ(src)            (u_int32_t)(src) & 0xffffffffU
51437 #define CL_MAP_3__CL_MAP_3__WRITE(src)         ((u_int32_t)(src) & 0xffffffffU)
51438 #define CL_MAP_3__CL_MAP_3__MODIFY(dst, src) \
51439                     (dst) = ((dst) &\
51440                     ~0xffffffffU) | ((u_int32_t)(src) &\
51441                     0xffffffffU)
51442 #define CL_MAP_3__CL_MAP_3__VERIFY(src)  (!(((u_int32_t)(src) & ~0xffffffffU)))
51443 #define CL_MAP_3__TYPE                                                u_int32_t
51444 #define CL_MAP_3__READ                                              0xffffffffU
51445 #define CL_MAP_3__WRITE                                             0xffffffffU
51446
51447 #endif /* __CL_MAP_3_MACRO__ */
51448
51449
51450 /* macros for bb_reg_block.bb_sm_reg_map.BB_cl_map_3_b0 */
51451 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CL_MAP_3_B0__NUM                 1
51452
51453 /* macros for BlueprintGlobalNameSpace::cl_map_pal_0 */
51454 #ifndef __CL_MAP_PAL_0_MACRO__
51455 #define __CL_MAP_PAL_0_MACRO__
51456
51457 /* macros for field cl_map_0 */
51458 #define CL_MAP_PAL_0__CL_MAP_0__SHIFT                                         0
51459 #define CL_MAP_PAL_0__CL_MAP_0__WIDTH                                        32
51460 #define CL_MAP_PAL_0__CL_MAP_0__MASK                                0xffffffffU
51461 #define CL_MAP_PAL_0__CL_MAP_0__READ(src)        (u_int32_t)(src) & 0xffffffffU
51462 #define CL_MAP_PAL_0__CL_MAP_0__WRITE(src)     ((u_int32_t)(src) & 0xffffffffU)
51463 #define CL_MAP_PAL_0__CL_MAP_0__MODIFY(dst, src) \
51464                     (dst) = ((dst) &\
51465                     ~0xffffffffU) | ((u_int32_t)(src) &\
51466                     0xffffffffU)
51467 #define CL_MAP_PAL_0__CL_MAP_0__VERIFY(src) \
51468                     (!(((u_int32_t)(src)\
51469                     & ~0xffffffffU)))
51470 #define CL_MAP_PAL_0__TYPE                                            u_int32_t
51471 #define CL_MAP_PAL_0__READ                                          0xffffffffU
51472 #define CL_MAP_PAL_0__WRITE                                         0xffffffffU
51473
51474 #endif /* __CL_MAP_PAL_0_MACRO__ */
51475
51476
51477 /* macros for bb_reg_block.bb_sm_reg_map.BB_cl_map_pal_0_b0 */
51478 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CL_MAP_PAL_0_B0__NUM             1
51479
51480 /* macros for BlueprintGlobalNameSpace::cl_map_pal_1 */
51481 #ifndef __CL_MAP_PAL_1_MACRO__
51482 #define __CL_MAP_PAL_1_MACRO__
51483
51484 /* macros for field cl_map_1 */
51485 #define CL_MAP_PAL_1__CL_MAP_1__SHIFT                                         0
51486 #define CL_MAP_PAL_1__CL_MAP_1__WIDTH                                        32
51487 #define CL_MAP_PAL_1__CL_MAP_1__MASK                                0xffffffffU
51488 #define CL_MAP_PAL_1__CL_MAP_1__READ(src)        (u_int32_t)(src) & 0xffffffffU
51489 #define CL_MAP_PAL_1__CL_MAP_1__WRITE(src)     ((u_int32_t)(src) & 0xffffffffU)
51490 #define CL_MAP_PAL_1__CL_MAP_1__MODIFY(dst, src) \
51491                     (dst) = ((dst) &\
51492                     ~0xffffffffU) | ((u_int32_t)(src) &\
51493                     0xffffffffU)
51494 #define CL_MAP_PAL_1__CL_MAP_1__VERIFY(src) \
51495                     (!(((u_int32_t)(src)\
51496                     & ~0xffffffffU)))
51497 #define CL_MAP_PAL_1__TYPE                                            u_int32_t
51498 #define CL_MAP_PAL_1__READ                                          0xffffffffU
51499 #define CL_MAP_PAL_1__WRITE                                         0xffffffffU
51500
51501 #endif /* __CL_MAP_PAL_1_MACRO__ */
51502
51503
51504 /* macros for bb_reg_block.bb_sm_reg_map.BB_cl_map_pal_1_b0 */
51505 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CL_MAP_PAL_1_B0__NUM             1
51506
51507 /* macros for BlueprintGlobalNameSpace::cl_map_pal_2 */
51508 #ifndef __CL_MAP_PAL_2_MACRO__
51509 #define __CL_MAP_PAL_2_MACRO__
51510
51511 /* macros for field cl_map_2 */
51512 #define CL_MAP_PAL_2__CL_MAP_2__SHIFT                                         0
51513 #define CL_MAP_PAL_2__CL_MAP_2__WIDTH                                        32
51514 #define CL_MAP_PAL_2__CL_MAP_2__MASK                                0xffffffffU
51515 #define CL_MAP_PAL_2__CL_MAP_2__READ(src)        (u_int32_t)(src) & 0xffffffffU
51516 #define CL_MAP_PAL_2__CL_MAP_2__WRITE(src)     ((u_int32_t)(src) & 0xffffffffU)
51517 #define CL_MAP_PAL_2__CL_MAP_2__MODIFY(dst, src) \
51518                     (dst) = ((dst) &\
51519                     ~0xffffffffU) | ((u_int32_t)(src) &\
51520                     0xffffffffU)
51521 #define CL_MAP_PAL_2__CL_MAP_2__VERIFY(src) \
51522                     (!(((u_int32_t)(src)\
51523                     & ~0xffffffffU)))
51524 #define CL_MAP_PAL_2__TYPE                                            u_int32_t
51525 #define CL_MAP_PAL_2__READ                                          0xffffffffU
51526 #define CL_MAP_PAL_2__WRITE                                         0xffffffffU
51527
51528 #endif /* __CL_MAP_PAL_2_MACRO__ */
51529
51530
51531 /* macros for bb_reg_block.bb_sm_reg_map.BB_cl_map_pal_2_b0 */
51532 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CL_MAP_PAL_2_B0__NUM             1
51533
51534 /* macros for BlueprintGlobalNameSpace::cl_map_pal_3 */
51535 #ifndef __CL_MAP_PAL_3_MACRO__
51536 #define __CL_MAP_PAL_3_MACRO__
51537
51538 /* macros for field cl_map_3 */
51539 #define CL_MAP_PAL_3__CL_MAP_3__SHIFT                                         0
51540 #define CL_MAP_PAL_3__CL_MAP_3__WIDTH                                        32
51541 #define CL_MAP_PAL_3__CL_MAP_3__MASK                                0xffffffffU
51542 #define CL_MAP_PAL_3__CL_MAP_3__READ(src)        (u_int32_t)(src) & 0xffffffffU
51543 #define CL_MAP_PAL_3__CL_MAP_3__WRITE(src)     ((u_int32_t)(src) & 0xffffffffU)
51544 #define CL_MAP_PAL_3__CL_MAP_3__MODIFY(dst, src) \
51545                     (dst) = ((dst) &\
51546                     ~0xffffffffU) | ((u_int32_t)(src) &\
51547                     0xffffffffU)
51548 #define CL_MAP_PAL_3__CL_MAP_3__VERIFY(src) \
51549                     (!(((u_int32_t)(src)\
51550                     & ~0xffffffffU)))
51551 #define CL_MAP_PAL_3__TYPE                                            u_int32_t
51552 #define CL_MAP_PAL_3__READ                                          0xffffffffU
51553 #define CL_MAP_PAL_3__WRITE                                         0xffffffffU
51554
51555 #endif /* __CL_MAP_PAL_3_MACRO__ */
51556
51557
51558 /* macros for bb_reg_block.bb_sm_reg_map.BB_cl_map_pal_3_b0 */
51559 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CL_MAP_PAL_3_B0__NUM             1
51560
51561 /* macros for BlueprintGlobalNameSpace::cl_tab */
51562 #ifndef __CL_TAB_MACRO__
51563 #define __CL_TAB_MACRO__
51564
51565 /* macros for field cl_gain_mod */
51566 #define CL_TAB__CL_GAIN_MOD__SHIFT                                            0
51567 #define CL_TAB__CL_GAIN_MOD__WIDTH                                            5
51568 #define CL_TAB__CL_GAIN_MOD__MASK                                   0x0000001fU
51569 #define CL_TAB__CL_GAIN_MOD__READ(src)           (u_int32_t)(src) & 0x0000001fU
51570 #define CL_TAB__CL_GAIN_MOD__WRITE(src)        ((u_int32_t)(src) & 0x0000001fU)
51571 #define CL_TAB__CL_GAIN_MOD__MODIFY(dst, src) \
51572                     (dst) = ((dst) &\
51573                     ~0x0000001fU) | ((u_int32_t)(src) &\
51574                     0x0000001fU)
51575 #define CL_TAB__CL_GAIN_MOD__VERIFY(src) (!(((u_int32_t)(src) & ~0x0000001fU)))
51576
51577 /* macros for field carr_lk_dc_add_Q */
51578 #define CL_TAB__CARR_LK_DC_ADD_Q__SHIFT                                       5
51579 #define CL_TAB__CARR_LK_DC_ADD_Q__WIDTH                                      11
51580 #define CL_TAB__CARR_LK_DC_ADD_Q__MASK                              0x0000ffe0U
51581 #define CL_TAB__CARR_LK_DC_ADD_Q__READ(src) \
51582                     (((u_int32_t)(src)\
51583                     & 0x0000ffe0U) >> 5)
51584 #define CL_TAB__CARR_LK_DC_ADD_Q__WRITE(src) \
51585                     (((u_int32_t)(src)\
51586                     << 5) & 0x0000ffe0U)
51587 #define CL_TAB__CARR_LK_DC_ADD_Q__MODIFY(dst, src) \
51588                     (dst) = ((dst) &\
51589                     ~0x0000ffe0U) | (((u_int32_t)(src) <<\
51590                     5) & 0x0000ffe0U)
51591 #define CL_TAB__CARR_LK_DC_ADD_Q__VERIFY(src) \
51592                     (!((((u_int32_t)(src)\
51593                     << 5) & ~0x0000ffe0U)))
51594
51595 /* macros for field carr_lk_dc_add_I */
51596 #define CL_TAB__CARR_LK_DC_ADD_I__SHIFT                                      16
51597 #define CL_TAB__CARR_LK_DC_ADD_I__WIDTH                                      11
51598 #define CL_TAB__CARR_LK_DC_ADD_I__MASK                              0x07ff0000U
51599 #define CL_TAB__CARR_LK_DC_ADD_I__READ(src) \
51600                     (((u_int32_t)(src)\
51601                     & 0x07ff0000U) >> 16)
51602 #define CL_TAB__CARR_LK_DC_ADD_I__WRITE(src) \
51603                     (((u_int32_t)(src)\
51604                     << 16) & 0x07ff0000U)
51605 #define CL_TAB__CARR_LK_DC_ADD_I__MODIFY(dst, src) \
51606                     (dst) = ((dst) &\
51607                     ~0x07ff0000U) | (((u_int32_t)(src) <<\
51608                     16) & 0x07ff0000U)
51609 #define CL_TAB__CARR_LK_DC_ADD_I__VERIFY(src) \
51610                     (!((((u_int32_t)(src)\
51611                     << 16) & ~0x07ff0000U)))
51612
51613 /* macros for field bb_gain */
51614 #define CL_TAB__BB_GAIN__SHIFT                                               27
51615 #define CL_TAB__BB_GAIN__WIDTH                                                4
51616 #define CL_TAB__BB_GAIN__MASK                                       0x78000000U
51617 #define CL_TAB__BB_GAIN__READ(src)     (((u_int32_t)(src) & 0x78000000U) >> 27)
51618 #define CL_TAB__BB_GAIN__WRITE(src)    (((u_int32_t)(src) << 27) & 0x78000000U)
51619 #define CL_TAB__BB_GAIN__MODIFY(dst, src) \
51620                     (dst) = ((dst) &\
51621                     ~0x78000000U) | (((u_int32_t)(src) <<\
51622                     27) & 0x78000000U)
51623 #define CL_TAB__BB_GAIN__VERIFY(src) \
51624                     (!((((u_int32_t)(src)\
51625                     << 27) & ~0x78000000U)))
51626 #define CL_TAB__TYPE                                                  u_int32_t
51627 #define CL_TAB__READ                                                0x7fffffffU
51628 #define CL_TAB__WRITE                                               0x7fffffffU
51629
51630 #endif /* __CL_TAB_MACRO__ */
51631
51632
51633 /* macros for bb_reg_block.bb_sm_reg_map.BB_cl_tab_b0 */
51634 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CL_TAB_B0__NUM                  16
51635
51636 /* macros for BlueprintGlobalNameSpace::synth_control */
51637 #ifndef __SYNTH_CONTROL_MACRO__
51638 #define __SYNTH_CONTROL_MACRO__
51639
51640 /* macros for field rfchanFrac */
51641 #define SYNTH_CONTROL__RFCHANFRAC__SHIFT                                      0
51642 #define SYNTH_CONTROL__RFCHANFRAC__WIDTH                                     17
51643 #define SYNTH_CONTROL__RFCHANFRAC__MASK                             0x0001ffffU
51644 #define SYNTH_CONTROL__RFCHANFRAC__READ(src)     (u_int32_t)(src) & 0x0001ffffU
51645 #define SYNTH_CONTROL__RFCHANFRAC__WRITE(src)  ((u_int32_t)(src) & 0x0001ffffU)
51646 #define SYNTH_CONTROL__RFCHANFRAC__MODIFY(dst, src) \
51647                     (dst) = ((dst) &\
51648                     ~0x0001ffffU) | ((u_int32_t)(src) &\
51649                     0x0001ffffU)
51650 #define SYNTH_CONTROL__RFCHANFRAC__VERIFY(src) \
51651                     (!(((u_int32_t)(src)\
51652                     & ~0x0001ffffU)))
51653
51654 /* macros for field rfchannel */
51655 #define SYNTH_CONTROL__RFCHANNEL__SHIFT                                      17
51656 #define SYNTH_CONTROL__RFCHANNEL__WIDTH                                       9
51657 #define SYNTH_CONTROL__RFCHANNEL__MASK                              0x03fe0000U
51658 #define SYNTH_CONTROL__RFCHANNEL__READ(src) \
51659                     (((u_int32_t)(src)\
51660                     & 0x03fe0000U) >> 17)
51661 #define SYNTH_CONTROL__RFCHANNEL__WRITE(src) \
51662                     (((u_int32_t)(src)\
51663                     << 17) & 0x03fe0000U)
51664 #define SYNTH_CONTROL__RFCHANNEL__MODIFY(dst, src) \
51665                     (dst) = ((dst) &\
51666                     ~0x03fe0000U) | (((u_int32_t)(src) <<\
51667                     17) & 0x03fe0000U)
51668 #define SYNTH_CONTROL__RFCHANNEL__VERIFY(src) \
51669                     (!((((u_int32_t)(src)\
51670                     << 17) & ~0x03fe0000U)))
51671
51672 /* macros for field rfAmodeRefSel */
51673 #define SYNTH_CONTROL__RFAMODEREFSEL__SHIFT                                  26
51674 #define SYNTH_CONTROL__RFAMODEREFSEL__WIDTH                                   2
51675 #define SYNTH_CONTROL__RFAMODEREFSEL__MASK                          0x0c000000U
51676 #define SYNTH_CONTROL__RFAMODEREFSEL__READ(src) \
51677                     (((u_int32_t)(src)\
51678                     & 0x0c000000U) >> 26)
51679 #define SYNTH_CONTROL__RFAMODEREFSEL__WRITE(src) \
51680                     (((u_int32_t)(src)\
51681                     << 26) & 0x0c000000U)
51682 #define SYNTH_CONTROL__RFAMODEREFSEL__MODIFY(dst, src) \
51683                     (dst) = ((dst) &\
51684                     ~0x0c000000U) | (((u_int32_t)(src) <<\
51685                     26) & 0x0c000000U)
51686 #define SYNTH_CONTROL__RFAMODEREFSEL__VERIFY(src) \
51687                     (!((((u_int32_t)(src)\
51688                     << 26) & ~0x0c000000U)))
51689
51690 /* macros for field rfFracmode */
51691 #define SYNTH_CONTROL__RFFRACMODE__SHIFT                                     28
51692 #define SYNTH_CONTROL__RFFRACMODE__WIDTH                                      1
51693 #define SYNTH_CONTROL__RFFRACMODE__MASK                             0x10000000U
51694 #define SYNTH_CONTROL__RFFRACMODE__READ(src) \
51695                     (((u_int32_t)(src)\
51696                     & 0x10000000U) >> 28)
51697 #define SYNTH_CONTROL__RFFRACMODE__WRITE(src) \
51698                     (((u_int32_t)(src)\
51699                     << 28) & 0x10000000U)
51700 #define SYNTH_CONTROL__RFFRACMODE__MODIFY(dst, src) \
51701                     (dst) = ((dst) &\
51702                     ~0x10000000U) | (((u_int32_t)(src) <<\
51703                     28) & 0x10000000U)
51704 #define SYNTH_CONTROL__RFFRACMODE__VERIFY(src) \
51705                     (!((((u_int32_t)(src)\
51706                     << 28) & ~0x10000000U)))
51707 #define SYNTH_CONTROL__RFFRACMODE__SET(dst) \
51708                     (dst) = ((dst) &\
51709                     ~0x10000000U) | ((u_int32_t)(1) << 28)
51710 #define SYNTH_CONTROL__RFFRACMODE__CLR(dst) \
51711                     (dst) = ((dst) &\
51712                     ~0x10000000U) | ((u_int32_t)(0) << 28)
51713
51714 /* macros for field rfbmode */
51715 #define SYNTH_CONTROL__RFBMODE__SHIFT                                        29
51716 #define SYNTH_CONTROL__RFBMODE__WIDTH                                         1
51717 #define SYNTH_CONTROL__RFBMODE__MASK                                0x20000000U
51718 #define SYNTH_CONTROL__RFBMODE__READ(src) \
51719                     (((u_int32_t)(src)\
51720                     & 0x20000000U) >> 29)
51721 #define SYNTH_CONTROL__RFBMODE__WRITE(src) \
51722                     (((u_int32_t)(src)\
51723                     << 29) & 0x20000000U)
51724 #define SYNTH_CONTROL__RFBMODE__MODIFY(dst, src) \
51725                     (dst) = ((dst) &\
51726                     ~0x20000000U) | (((u_int32_t)(src) <<\
51727                     29) & 0x20000000U)
51728 #define SYNTH_CONTROL__RFBMODE__VERIFY(src) \
51729                     (!((((u_int32_t)(src)\
51730                     << 29) & ~0x20000000U)))
51731 #define SYNTH_CONTROL__RFBMODE__SET(dst) \
51732                     (dst) = ((dst) &\
51733                     ~0x20000000U) | ((u_int32_t)(1) << 29)
51734 #define SYNTH_CONTROL__RFBMODE__CLR(dst) \
51735                     (dst) = ((dst) &\
51736                     ~0x20000000U) | ((u_int32_t)(0) << 29)
51737
51738 /* macros for field rfsynth_ctrl_sshift */
51739 #define SYNTH_CONTROL__RFSYNTH_CTRL_SSHIFT__SHIFT                            30
51740 #define SYNTH_CONTROL__RFSYNTH_CTRL_SSHIFT__WIDTH                             1
51741 #define SYNTH_CONTROL__RFSYNTH_CTRL_SSHIFT__MASK                    0x40000000U
51742 #define SYNTH_CONTROL__RFSYNTH_CTRL_SSHIFT__READ(src) \
51743                     (((u_int32_t)(src)\
51744                     & 0x40000000U) >> 30)
51745 #define SYNTH_CONTROL__RFSYNTH_CTRL_SSHIFT__WRITE(src) \
51746                     (((u_int32_t)(src)\
51747                     << 30) & 0x40000000U)
51748 #define SYNTH_CONTROL__RFSYNTH_CTRL_SSHIFT__MODIFY(dst, src) \
51749                     (dst) = ((dst) &\
51750                     ~0x40000000U) | (((u_int32_t)(src) <<\
51751                     30) & 0x40000000U)
51752 #define SYNTH_CONTROL__RFSYNTH_CTRL_SSHIFT__VERIFY(src) \
51753                     (!((((u_int32_t)(src)\
51754                     << 30) & ~0x40000000U)))
51755 #define SYNTH_CONTROL__RFSYNTH_CTRL_SSHIFT__SET(dst) \
51756                     (dst) = ((dst) &\
51757                     ~0x40000000U) | ((u_int32_t)(1) << 30)
51758 #define SYNTH_CONTROL__RFSYNTH_CTRL_SSHIFT__CLR(dst) \
51759                     (dst) = ((dst) &\
51760                     ~0x40000000U) | ((u_int32_t)(0) << 30)
51761 #define SYNTH_CONTROL__TYPE                                           u_int32_t
51762 #define SYNTH_CONTROL__READ                                         0x7fffffffU
51763 #define SYNTH_CONTROL__WRITE                                        0x7fffffffU
51764
51765 #endif /* __SYNTH_CONTROL_MACRO__ */
51766
51767
51768 /* macros for bb_reg_block.bb_sm_reg_map.BB_synth_control */
51769 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_SYNTH_CONTROL__NUM               1
51770
51771 /* macros for BlueprintGlobalNameSpace::addac_clk_select */
51772 #ifndef __ADDAC_CLK_SELECT_MACRO__
51773 #define __ADDAC_CLK_SELECT_MACRO__
51774
51775 /* macros for field bb_dac_clk_select */
51776 #define ADDAC_CLK_SELECT__BB_DAC_CLK_SELECT__SHIFT                            1
51777 #define ADDAC_CLK_SELECT__BB_DAC_CLK_SELECT__WIDTH                            3
51778 #define ADDAC_CLK_SELECT__BB_DAC_CLK_SELECT__MASK                   0x0000000eU
51779 #define ADDAC_CLK_SELECT__BB_DAC_CLK_SELECT__READ(src) \
51780                     (((u_int32_t)(src)\
51781                     & 0x0000000eU) >> 1)
51782 #define ADDAC_CLK_SELECT__BB_DAC_CLK_SELECT__WRITE(src) \
51783                     (((u_int32_t)(src)\
51784                     << 1) & 0x0000000eU)
51785 #define ADDAC_CLK_SELECT__BB_DAC_CLK_SELECT__MODIFY(dst, src) \
51786                     (dst) = ((dst) &\
51787                     ~0x0000000eU) | (((u_int32_t)(src) <<\
51788                     1) & 0x0000000eU)
51789 #define ADDAC_CLK_SELECT__BB_DAC_CLK_SELECT__VERIFY(src) \
51790                     (!((((u_int32_t)(src)\
51791                     << 1) & ~0x0000000eU)))
51792
51793 /* macros for field bb_adc_clk_select */
51794 #define ADDAC_CLK_SELECT__BB_ADC_CLK_SELECT__SHIFT                            4
51795 #define ADDAC_CLK_SELECT__BB_ADC_CLK_SELECT__WIDTH                            4
51796 #define ADDAC_CLK_SELECT__BB_ADC_CLK_SELECT__MASK                   0x000000f0U
51797 #define ADDAC_CLK_SELECT__BB_ADC_CLK_SELECT__READ(src) \
51798                     (((u_int32_t)(src)\
51799                     & 0x000000f0U) >> 4)
51800 #define ADDAC_CLK_SELECT__BB_ADC_CLK_SELECT__WRITE(src) \
51801                     (((u_int32_t)(src)\
51802                     << 4) & 0x000000f0U)
51803 #define ADDAC_CLK_SELECT__BB_ADC_CLK_SELECT__MODIFY(dst, src) \
51804                     (dst) = ((dst) &\
51805                     ~0x000000f0U) | (((u_int32_t)(src) <<\
51806                     4) & 0x000000f0U)
51807 #define ADDAC_CLK_SELECT__BB_ADC_CLK_SELECT__VERIFY(src) \
51808                     (!((((u_int32_t)(src)\
51809                     << 4) & ~0x000000f0U)))
51810 #define ADDAC_CLK_SELECT__TYPE                                        u_int32_t
51811 #define ADDAC_CLK_SELECT__READ                                      0x000000feU
51812 #define ADDAC_CLK_SELECT__WRITE                                     0x000000feU
51813
51814 #endif /* __ADDAC_CLK_SELECT_MACRO__ */
51815
51816
51817 /* macros for bb_reg_block.bb_sm_reg_map.BB_addac_clk_select */
51818 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_ADDAC_CLK_SELECT__NUM            1
51819
51820 /* macros for BlueprintGlobalNameSpace::pll_cntl */
51821 #ifndef __PLL_CNTL_MACRO__
51822 #define __PLL_CNTL_MACRO__
51823
51824 /* macros for field bb_pll_div */
51825 #define PLL_CNTL__BB_PLL_DIV__SHIFT                                           0
51826 #define PLL_CNTL__BB_PLL_DIV__WIDTH                                          10
51827 #define PLL_CNTL__BB_PLL_DIV__MASK                                  0x000003ffU
51828 #define PLL_CNTL__BB_PLL_DIV__READ(src)          (u_int32_t)(src) & 0x000003ffU
51829 #define PLL_CNTL__BB_PLL_DIV__WRITE(src)       ((u_int32_t)(src) & 0x000003ffU)
51830 #define PLL_CNTL__BB_PLL_DIV__MODIFY(dst, src) \
51831                     (dst) = ((dst) &\
51832                     ~0x000003ffU) | ((u_int32_t)(src) &\
51833                     0x000003ffU)
51834 #define PLL_CNTL__BB_PLL_DIV__VERIFY(src) \
51835                     (!(((u_int32_t)(src)\
51836                     & ~0x000003ffU)))
51837
51838 /* macros for field bb_pll_refdiv */
51839 #define PLL_CNTL__BB_PLL_REFDIV__SHIFT                                       10
51840 #define PLL_CNTL__BB_PLL_REFDIV__WIDTH                                        4
51841 #define PLL_CNTL__BB_PLL_REFDIV__MASK                               0x00003c00U
51842 #define PLL_CNTL__BB_PLL_REFDIV__READ(src) \
51843                     (((u_int32_t)(src)\
51844                     & 0x00003c00U) >> 10)
51845 #define PLL_CNTL__BB_PLL_REFDIV__WRITE(src) \
51846                     (((u_int32_t)(src)\
51847                     << 10) & 0x00003c00U)
51848 #define PLL_CNTL__BB_PLL_REFDIV__MODIFY(dst, src) \
51849                     (dst) = ((dst) &\
51850                     ~0x00003c00U) | (((u_int32_t)(src) <<\
51851                     10) & 0x00003c00U)
51852 #define PLL_CNTL__BB_PLL_REFDIV__VERIFY(src) \
51853                     (!((((u_int32_t)(src)\
51854                     << 10) & ~0x00003c00U)))
51855
51856 /* macros for field bb_pll_clk_sel */
51857 #define PLL_CNTL__BB_PLL_CLK_SEL__SHIFT                                      14
51858 #define PLL_CNTL__BB_PLL_CLK_SEL__WIDTH                                       2
51859 #define PLL_CNTL__BB_PLL_CLK_SEL__MASK                              0x0000c000U
51860 #define PLL_CNTL__BB_PLL_CLK_SEL__READ(src) \
51861                     (((u_int32_t)(src)\
51862                     & 0x0000c000U) >> 14)
51863 #define PLL_CNTL__BB_PLL_CLK_SEL__WRITE(src) \
51864                     (((u_int32_t)(src)\
51865                     << 14) & 0x0000c000U)
51866 #define PLL_CNTL__BB_PLL_CLK_SEL__MODIFY(dst, src) \
51867                     (dst) = ((dst) &\
51868                     ~0x0000c000U) | (((u_int32_t)(src) <<\
51869                     14) & 0x0000c000U)
51870 #define PLL_CNTL__BB_PLL_CLK_SEL__VERIFY(src) \
51871                     (!((((u_int32_t)(src)\
51872                     << 14) & ~0x0000c000U)))
51873
51874 /* macros for field bb_pllbypass */
51875 #define PLL_CNTL__BB_PLLBYPASS__SHIFT                                        16
51876 #define PLL_CNTL__BB_PLLBYPASS__WIDTH                                         1
51877 #define PLL_CNTL__BB_PLLBYPASS__MASK                                0x00010000U
51878 #define PLL_CNTL__BB_PLLBYPASS__READ(src) \
51879                     (((u_int32_t)(src)\
51880                     & 0x00010000U) >> 16)
51881 #define PLL_CNTL__BB_PLLBYPASS__WRITE(src) \
51882                     (((u_int32_t)(src)\
51883                     << 16) & 0x00010000U)
51884 #define PLL_CNTL__BB_PLLBYPASS__MODIFY(dst, src) \
51885                     (dst) = ((dst) &\
51886                     ~0x00010000U) | (((u_int32_t)(src) <<\
51887                     16) & 0x00010000U)
51888 #define PLL_CNTL__BB_PLLBYPASS__VERIFY(src) \
51889                     (!((((u_int32_t)(src)\
51890                     << 16) & ~0x00010000U)))
51891 #define PLL_CNTL__BB_PLLBYPASS__SET(dst) \
51892                     (dst) = ((dst) &\
51893                     ~0x00010000U) | ((u_int32_t)(1) << 16)
51894 #define PLL_CNTL__BB_PLLBYPASS__CLR(dst) \
51895                     (dst) = ((dst) &\
51896                     ~0x00010000U) | ((u_int32_t)(0) << 16)
51897
51898 /* macros for field bb_pll_settle_time */
51899 #define PLL_CNTL__BB_PLL_SETTLE_TIME__SHIFT                                  17
51900 #define PLL_CNTL__BB_PLL_SETTLE_TIME__WIDTH                                  11
51901 #define PLL_CNTL__BB_PLL_SETTLE_TIME__MASK                          0x0ffe0000U
51902 #define PLL_CNTL__BB_PLL_SETTLE_TIME__READ(src) \
51903                     (((u_int32_t)(src)\
51904                     & 0x0ffe0000U) >> 17)
51905 #define PLL_CNTL__BB_PLL_SETTLE_TIME__WRITE(src) \
51906                     (((u_int32_t)(src)\
51907                     << 17) & 0x0ffe0000U)
51908 #define PLL_CNTL__BB_PLL_SETTLE_TIME__MODIFY(dst, src) \
51909                     (dst) = ((dst) &\
51910                     ~0x0ffe0000U) | (((u_int32_t)(src) <<\
51911                     17) & 0x0ffe0000U)
51912 #define PLL_CNTL__BB_PLL_SETTLE_TIME__VERIFY(src) \
51913                     (!((((u_int32_t)(src)\
51914                     << 17) & ~0x0ffe0000U)))
51915 #define PLL_CNTL__TYPE                                                u_int32_t
51916 #define PLL_CNTL__READ                                              0x0fffffffU
51917 #define PLL_CNTL__WRITE                                             0x0fffffffU
51918
51919 #endif /* __PLL_CNTL_MACRO__ */
51920
51921
51922 /* macros for bb_reg_block.bb_sm_reg_map.BB_pll_cntl */
51923 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_PLL_CNTL__NUM                    1
51924
51925 /* macros for BlueprintGlobalNameSpace::analog_swap */
51926 #ifndef __ANALOG_SWAP_MACRO__
51927 #define __ANALOG_SWAP_MACRO__
51928
51929 /* macros for field analog_rx_swap_cntl */
51930 #define ANALOG_SWAP__ANALOG_RX_SWAP_CNTL__SHIFT                               0
51931 #define ANALOG_SWAP__ANALOG_RX_SWAP_CNTL__WIDTH                               3
51932 #define ANALOG_SWAP__ANALOG_RX_SWAP_CNTL__MASK                      0x00000007U
51933 #define ANALOG_SWAP__ANALOG_RX_SWAP_CNTL__READ(src) \
51934                     (u_int32_t)(src)\
51935                     & 0x00000007U
51936 #define ANALOG_SWAP__ANALOG_RX_SWAP_CNTL__WRITE(src) \
51937                     ((u_int32_t)(src)\
51938                     & 0x00000007U)
51939 #define ANALOG_SWAP__ANALOG_RX_SWAP_CNTL__MODIFY(dst, src) \
51940                     (dst) = ((dst) &\
51941                     ~0x00000007U) | ((u_int32_t)(src) &\
51942                     0x00000007U)
51943 #define ANALOG_SWAP__ANALOG_RX_SWAP_CNTL__VERIFY(src) \
51944                     (!(((u_int32_t)(src)\
51945                     & ~0x00000007U)))
51946
51947 /* macros for field analog_tx_swap_cntl */
51948 #define ANALOG_SWAP__ANALOG_TX_SWAP_CNTL__SHIFT                               3
51949 #define ANALOG_SWAP__ANALOG_TX_SWAP_CNTL__WIDTH                               3
51950 #define ANALOG_SWAP__ANALOG_TX_SWAP_CNTL__MASK                      0x00000038U
51951 #define ANALOG_SWAP__ANALOG_TX_SWAP_CNTL__READ(src) \
51952                     (((u_int32_t)(src)\
51953                     & 0x00000038U) >> 3)
51954 #define ANALOG_SWAP__ANALOG_TX_SWAP_CNTL__WRITE(src) \
51955                     (((u_int32_t)(src)\
51956                     << 3) & 0x00000038U)
51957 #define ANALOG_SWAP__ANALOG_TX_SWAP_CNTL__MODIFY(dst, src) \
51958                     (dst) = ((dst) &\
51959                     ~0x00000038U) | (((u_int32_t)(src) <<\
51960                     3) & 0x00000038U)
51961 #define ANALOG_SWAP__ANALOG_TX_SWAP_CNTL__VERIFY(src) \
51962                     (!((((u_int32_t)(src)\
51963                     << 3) & ~0x00000038U)))
51964
51965 /* macros for field swap_alt_chn */
51966 #define ANALOG_SWAP__SWAP_ALT_CHN__SHIFT                                      6
51967 #define ANALOG_SWAP__SWAP_ALT_CHN__WIDTH                                      1
51968 #define ANALOG_SWAP__SWAP_ALT_CHN__MASK                             0x00000040U
51969 #define ANALOG_SWAP__SWAP_ALT_CHN__READ(src) \
51970                     (((u_int32_t)(src)\
51971                     & 0x00000040U) >> 6)
51972 #define ANALOG_SWAP__SWAP_ALT_CHN__WRITE(src) \
51973                     (((u_int32_t)(src)\
51974                     << 6) & 0x00000040U)
51975 #define ANALOG_SWAP__SWAP_ALT_CHN__MODIFY(dst, src) \
51976                     (dst) = ((dst) &\
51977                     ~0x00000040U) | (((u_int32_t)(src) <<\
51978                     6) & 0x00000040U)
51979 #define ANALOG_SWAP__SWAP_ALT_CHN__VERIFY(src) \
51980                     (!((((u_int32_t)(src)\
51981                     << 6) & ~0x00000040U)))
51982 #define ANALOG_SWAP__SWAP_ALT_CHN__SET(dst) \
51983                     (dst) = ((dst) &\
51984                     ~0x00000040U) | ((u_int32_t)(1) << 6)
51985 #define ANALOG_SWAP__SWAP_ALT_CHN__CLR(dst) \
51986                     (dst) = ((dst) &\
51987                     ~0x00000040U) | ((u_int32_t)(0) << 6)
51988
51989 /* macros for field analog_dc_dac_polarity */
51990 #define ANALOG_SWAP__ANALOG_DC_DAC_POLARITY__SHIFT                            7
51991 #define ANALOG_SWAP__ANALOG_DC_DAC_POLARITY__WIDTH                            1
51992 #define ANALOG_SWAP__ANALOG_DC_DAC_POLARITY__MASK                   0x00000080U
51993 #define ANALOG_SWAP__ANALOG_DC_DAC_POLARITY__READ(src) \
51994                     (((u_int32_t)(src)\
51995                     & 0x00000080U) >> 7)
51996 #define ANALOG_SWAP__ANALOG_DC_DAC_POLARITY__WRITE(src) \
51997                     (((u_int32_t)(src)\
51998                     << 7) & 0x00000080U)
51999 #define ANALOG_SWAP__ANALOG_DC_DAC_POLARITY__MODIFY(dst, src) \
52000                     (dst) = ((dst) &\
52001                     ~0x00000080U) | (((u_int32_t)(src) <<\
52002                     7) & 0x00000080U)
52003 #define ANALOG_SWAP__ANALOG_DC_DAC_POLARITY__VERIFY(src) \
52004                     (!((((u_int32_t)(src)\
52005                     << 7) & ~0x00000080U)))
52006 #define ANALOG_SWAP__ANALOG_DC_DAC_POLARITY__SET(dst) \
52007                     (dst) = ((dst) &\
52008                     ~0x00000080U) | ((u_int32_t)(1) << 7)
52009 #define ANALOG_SWAP__ANALOG_DC_DAC_POLARITY__CLR(dst) \
52010                     (dst) = ((dst) &\
52011                     ~0x00000080U) | ((u_int32_t)(0) << 7)
52012
52013 /* macros for field analog_pkdet_dac_polarity */
52014 #define ANALOG_SWAP__ANALOG_PKDET_DAC_POLARITY__SHIFT                         8
52015 #define ANALOG_SWAP__ANALOG_PKDET_DAC_POLARITY__WIDTH                         1
52016 #define ANALOG_SWAP__ANALOG_PKDET_DAC_POLARITY__MASK                0x00000100U
52017 #define ANALOG_SWAP__ANALOG_PKDET_DAC_POLARITY__READ(src) \
52018                     (((u_int32_t)(src)\
52019                     & 0x00000100U) >> 8)
52020 #define ANALOG_SWAP__ANALOG_PKDET_DAC_POLARITY__WRITE(src) \
52021                     (((u_int32_t)(src)\
52022                     << 8) & 0x00000100U)
52023 #define ANALOG_SWAP__ANALOG_PKDET_DAC_POLARITY__MODIFY(dst, src) \
52024                     (dst) = ((dst) &\
52025                     ~0x00000100U) | (((u_int32_t)(src) <<\
52026                     8) & 0x00000100U)
52027 #define ANALOG_SWAP__ANALOG_PKDET_DAC_POLARITY__VERIFY(src) \
52028                     (!((((u_int32_t)(src)\
52029                     << 8) & ~0x00000100U)))
52030 #define ANALOG_SWAP__ANALOG_PKDET_DAC_POLARITY__SET(dst) \
52031                     (dst) = ((dst) &\
52032                     ~0x00000100U) | ((u_int32_t)(1) << 8)
52033 #define ANALOG_SWAP__ANALOG_PKDET_DAC_POLARITY__CLR(dst) \
52034                     (dst) = ((dst) &\
52035                     ~0x00000100U) | ((u_int32_t)(0) << 8)
52036 #define ANALOG_SWAP__TYPE                                             u_int32_t
52037 #define ANALOG_SWAP__READ                                           0x000001ffU
52038 #define ANALOG_SWAP__WRITE                                          0x000001ffU
52039
52040 #endif /* __ANALOG_SWAP_MACRO__ */
52041
52042
52043 /* macros for bb_reg_block.bb_sm_reg_map.BB_analog_swap */
52044 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_ANALOG_SWAP__NUM                 1
52045
52046 /* macros for BlueprintGlobalNameSpace::addac_parallel_control */
52047 #ifndef __ADDAC_PARALLEL_CONTROL_MACRO__
52048 #define __ADDAC_PARALLEL_CONTROL_MACRO__
52049
52050 /* macros for field off_daclpmode */
52051 #define ADDAC_PARALLEL_CONTROL__OFF_DACLPMODE__SHIFT                         12
52052 #define ADDAC_PARALLEL_CONTROL__OFF_DACLPMODE__WIDTH                          1
52053 #define ADDAC_PARALLEL_CONTROL__OFF_DACLPMODE__MASK                 0x00001000U
52054 #define ADDAC_PARALLEL_CONTROL__OFF_DACLPMODE__READ(src) \
52055                     (((u_int32_t)(src)\
52056                     & 0x00001000U) >> 12)
52057 #define ADDAC_PARALLEL_CONTROL__OFF_DACLPMODE__WRITE(src) \
52058                     (((u_int32_t)(src)\
52059                     << 12) & 0x00001000U)
52060 #define ADDAC_PARALLEL_CONTROL__OFF_DACLPMODE__MODIFY(dst, src) \
52061                     (dst) = ((dst) &\
52062                     ~0x00001000U) | (((u_int32_t)(src) <<\
52063                     12) & 0x00001000U)
52064 #define ADDAC_PARALLEL_CONTROL__OFF_DACLPMODE__VERIFY(src) \
52065                     (!((((u_int32_t)(src)\
52066                     << 12) & ~0x00001000U)))
52067 #define ADDAC_PARALLEL_CONTROL__OFF_DACLPMODE__SET(dst) \
52068                     (dst) = ((dst) &\
52069                     ~0x00001000U) | ((u_int32_t)(1) << 12)
52070 #define ADDAC_PARALLEL_CONTROL__OFF_DACLPMODE__CLR(dst) \
52071                     (dst) = ((dst) &\
52072                     ~0x00001000U) | ((u_int32_t)(0) << 12)
52073
52074 /* macros for field off_pwdDac */
52075 #define ADDAC_PARALLEL_CONTROL__OFF_PWDDAC__SHIFT                            13
52076 #define ADDAC_PARALLEL_CONTROL__OFF_PWDDAC__WIDTH                             1
52077 #define ADDAC_PARALLEL_CONTROL__OFF_PWDDAC__MASK                    0x00002000U
52078 #define ADDAC_PARALLEL_CONTROL__OFF_PWDDAC__READ(src) \
52079                     (((u_int32_t)(src)\
52080                     & 0x00002000U) >> 13)
52081 #define ADDAC_PARALLEL_CONTROL__OFF_PWDDAC__WRITE(src) \
52082                     (((u_int32_t)(src)\
52083                     << 13) & 0x00002000U)
52084 #define ADDAC_PARALLEL_CONTROL__OFF_PWDDAC__MODIFY(dst, src) \
52085                     (dst) = ((dst) &\
52086                     ~0x00002000U) | (((u_int32_t)(src) <<\
52087                     13) & 0x00002000U)
52088 #define ADDAC_PARALLEL_CONTROL__OFF_PWDDAC__VERIFY(src) \
52089                     (!((((u_int32_t)(src)\
52090                     << 13) & ~0x00002000U)))
52091 #define ADDAC_PARALLEL_CONTROL__OFF_PWDDAC__SET(dst) \
52092                     (dst) = ((dst) &\
52093                     ~0x00002000U) | ((u_int32_t)(1) << 13)
52094 #define ADDAC_PARALLEL_CONTROL__OFF_PWDDAC__CLR(dst) \
52095                     (dst) = ((dst) &\
52096                     ~0x00002000U) | ((u_int32_t)(0) << 13)
52097
52098 /* macros for field off_pwdAdc */
52099 #define ADDAC_PARALLEL_CONTROL__OFF_PWDADC__SHIFT                            15
52100 #define ADDAC_PARALLEL_CONTROL__OFF_PWDADC__WIDTH                             1
52101 #define ADDAC_PARALLEL_CONTROL__OFF_PWDADC__MASK                    0x00008000U
52102 #define ADDAC_PARALLEL_CONTROL__OFF_PWDADC__READ(src) \
52103                     (((u_int32_t)(src)\
52104                     & 0x00008000U) >> 15)
52105 #define ADDAC_PARALLEL_CONTROL__OFF_PWDADC__WRITE(src) \
52106                     (((u_int32_t)(src)\
52107                     << 15) & 0x00008000U)
52108 #define ADDAC_PARALLEL_CONTROL__OFF_PWDADC__MODIFY(dst, src) \
52109                     (dst) = ((dst) &\
52110                     ~0x00008000U) | (((u_int32_t)(src) <<\
52111                     15) & 0x00008000U)
52112 #define ADDAC_PARALLEL_CONTROL__OFF_PWDADC__VERIFY(src) \
52113                     (!((((u_int32_t)(src)\
52114                     << 15) & ~0x00008000U)))
52115 #define ADDAC_PARALLEL_CONTROL__OFF_PWDADC__SET(dst) \
52116                     (dst) = ((dst) &\
52117                     ~0x00008000U) | ((u_int32_t)(1) << 15)
52118 #define ADDAC_PARALLEL_CONTROL__OFF_PWDADC__CLR(dst) \
52119                     (dst) = ((dst) &\
52120                     ~0x00008000U) | ((u_int32_t)(0) << 15)
52121
52122 /* macros for field on_daclpmode */
52123 #define ADDAC_PARALLEL_CONTROL__ON_DACLPMODE__SHIFT                          28
52124 #define ADDAC_PARALLEL_CONTROL__ON_DACLPMODE__WIDTH                           1
52125 #define ADDAC_PARALLEL_CONTROL__ON_DACLPMODE__MASK                  0x10000000U
52126 #define ADDAC_PARALLEL_CONTROL__ON_DACLPMODE__READ(src) \
52127                     (((u_int32_t)(src)\
52128                     & 0x10000000U) >> 28)
52129 #define ADDAC_PARALLEL_CONTROL__ON_DACLPMODE__WRITE(src) \
52130                     (((u_int32_t)(src)\
52131                     << 28) & 0x10000000U)
52132 #define ADDAC_PARALLEL_CONTROL__ON_DACLPMODE__MODIFY(dst, src) \
52133                     (dst) = ((dst) &\
52134                     ~0x10000000U) | (((u_int32_t)(src) <<\
52135                     28) & 0x10000000U)
52136 #define ADDAC_PARALLEL_CONTROL__ON_DACLPMODE__VERIFY(src) \
52137                     (!((((u_int32_t)(src)\
52138                     << 28) & ~0x10000000U)))
52139 #define ADDAC_PARALLEL_CONTROL__ON_DACLPMODE__SET(dst) \
52140                     (dst) = ((dst) &\
52141                     ~0x10000000U) | ((u_int32_t)(1) << 28)
52142 #define ADDAC_PARALLEL_CONTROL__ON_DACLPMODE__CLR(dst) \
52143                     (dst) = ((dst) &\
52144                     ~0x10000000U) | ((u_int32_t)(0) << 28)
52145
52146 /* macros for field on_pwdDac */
52147 #define ADDAC_PARALLEL_CONTROL__ON_PWDDAC__SHIFT                             29
52148 #define ADDAC_PARALLEL_CONTROL__ON_PWDDAC__WIDTH                              1
52149 #define ADDAC_PARALLEL_CONTROL__ON_PWDDAC__MASK                     0x20000000U
52150 #define ADDAC_PARALLEL_CONTROL__ON_PWDDAC__READ(src) \
52151                     (((u_int32_t)(src)\
52152                     & 0x20000000U) >> 29)
52153 #define ADDAC_PARALLEL_CONTROL__ON_PWDDAC__WRITE(src) \
52154                     (((u_int32_t)(src)\
52155                     << 29) & 0x20000000U)
52156 #define ADDAC_PARALLEL_CONTROL__ON_PWDDAC__MODIFY(dst, src) \
52157                     (dst) = ((dst) &\
52158                     ~0x20000000U) | (((u_int32_t)(src) <<\
52159                     29) & 0x20000000U)
52160 #define ADDAC_PARALLEL_CONTROL__ON_PWDDAC__VERIFY(src) \
52161                     (!((((u_int32_t)(src)\
52162                     << 29) & ~0x20000000U)))
52163 #define ADDAC_PARALLEL_CONTROL__ON_PWDDAC__SET(dst) \
52164                     (dst) = ((dst) &\
52165                     ~0x20000000U) | ((u_int32_t)(1) << 29)
52166 #define ADDAC_PARALLEL_CONTROL__ON_PWDDAC__CLR(dst) \
52167                     (dst) = ((dst) &\
52168                     ~0x20000000U) | ((u_int32_t)(0) << 29)
52169
52170 /* macros for field on_pwdAdc */
52171 #define ADDAC_PARALLEL_CONTROL__ON_PWDADC__SHIFT                             31
52172 #define ADDAC_PARALLEL_CONTROL__ON_PWDADC__WIDTH                              1
52173 #define ADDAC_PARALLEL_CONTROL__ON_PWDADC__MASK                     0x80000000U
52174 #define ADDAC_PARALLEL_CONTROL__ON_PWDADC__READ(src) \
52175                     (((u_int32_t)(src)\
52176                     & 0x80000000U) >> 31)
52177 #define ADDAC_PARALLEL_CONTROL__ON_PWDADC__WRITE(src) \
52178                     (((u_int32_t)(src)\
52179                     << 31) & 0x80000000U)
52180 #define ADDAC_PARALLEL_CONTROL__ON_PWDADC__MODIFY(dst, src) \
52181                     (dst) = ((dst) &\
52182                     ~0x80000000U) | (((u_int32_t)(src) <<\
52183                     31) & 0x80000000U)
52184 #define ADDAC_PARALLEL_CONTROL__ON_PWDADC__VERIFY(src) \
52185                     (!((((u_int32_t)(src)\
52186                     << 31) & ~0x80000000U)))
52187 #define ADDAC_PARALLEL_CONTROL__ON_PWDADC__SET(dst) \
52188                     (dst) = ((dst) &\
52189                     ~0x80000000U) | ((u_int32_t)(1) << 31)
52190 #define ADDAC_PARALLEL_CONTROL__ON_PWDADC__CLR(dst) \
52191                     (dst) = ((dst) &\
52192                     ~0x80000000U) | ((u_int32_t)(0) << 31)
52193 #define ADDAC_PARALLEL_CONTROL__TYPE                                  u_int32_t
52194 #define ADDAC_PARALLEL_CONTROL__READ                                0xb000b000U
52195 #define ADDAC_PARALLEL_CONTROL__WRITE                               0xb000b000U
52196
52197 #endif /* __ADDAC_PARALLEL_CONTROL_MACRO__ */
52198
52199
52200 /* macros for bb_reg_block.bb_sm_reg_map.BB_addac_parallel_control */
52201 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_ADDAC_PARALLEL_CONTROL__NUM      1
52202
52203 /* macros for BlueprintGlobalNameSpace::force_analog */
52204 #ifndef __FORCE_ANALOG_MACRO__
52205 #define __FORCE_ANALOG_MACRO__
52206
52207 /* macros for field force_xpaon */
52208 #define FORCE_ANALOG__FORCE_XPAON__SHIFT                                      0
52209 #define FORCE_ANALOG__FORCE_XPAON__WIDTH                                      1
52210 #define FORCE_ANALOG__FORCE_XPAON__MASK                             0x00000001U
52211 #define FORCE_ANALOG__FORCE_XPAON__READ(src)     (u_int32_t)(src) & 0x00000001U
52212 #define FORCE_ANALOG__FORCE_XPAON__WRITE(src)  ((u_int32_t)(src) & 0x00000001U)
52213 #define FORCE_ANALOG__FORCE_XPAON__MODIFY(dst, src) \
52214                     (dst) = ((dst) &\
52215                     ~0x00000001U) | ((u_int32_t)(src) &\
52216                     0x00000001U)
52217 #define FORCE_ANALOG__FORCE_XPAON__VERIFY(src) \
52218                     (!(((u_int32_t)(src)\
52219                     & ~0x00000001U)))
52220 #define FORCE_ANALOG__FORCE_XPAON__SET(dst) \
52221                     (dst) = ((dst) &\
52222                     ~0x00000001U) | (u_int32_t)(1)
52223 #define FORCE_ANALOG__FORCE_XPAON__CLR(dst) \
52224                     (dst) = ((dst) &\
52225                     ~0x00000001U) | (u_int32_t)(0)
52226
52227 /* macros for field forced_xpaon */
52228 #define FORCE_ANALOG__FORCED_XPAON__SHIFT                                     1
52229 #define FORCE_ANALOG__FORCED_XPAON__WIDTH                                     3
52230 #define FORCE_ANALOG__FORCED_XPAON__MASK                            0x0000000eU
52231 #define FORCE_ANALOG__FORCED_XPAON__READ(src) \
52232                     (((u_int32_t)(src)\
52233                     & 0x0000000eU) >> 1)
52234 #define FORCE_ANALOG__FORCED_XPAON__WRITE(src) \
52235                     (((u_int32_t)(src)\
52236                     << 1) & 0x0000000eU)
52237 #define FORCE_ANALOG__FORCED_XPAON__MODIFY(dst, src) \
52238                     (dst) = ((dst) &\
52239                     ~0x0000000eU) | (((u_int32_t)(src) <<\
52240                     1) & 0x0000000eU)
52241 #define FORCE_ANALOG__FORCED_XPAON__VERIFY(src) \
52242                     (!((((u_int32_t)(src)\
52243                     << 1) & ~0x0000000eU)))
52244
52245 /* macros for field force_pdadc_pwd */
52246 #define FORCE_ANALOG__FORCE_PDADC_PWD__SHIFT                                  4
52247 #define FORCE_ANALOG__FORCE_PDADC_PWD__WIDTH                                  1
52248 #define FORCE_ANALOG__FORCE_PDADC_PWD__MASK                         0x00000010U
52249 #define FORCE_ANALOG__FORCE_PDADC_PWD__READ(src) \
52250                     (((u_int32_t)(src)\
52251                     & 0x00000010U) >> 4)
52252 #define FORCE_ANALOG__FORCE_PDADC_PWD__WRITE(src) \
52253                     (((u_int32_t)(src)\
52254                     << 4) & 0x00000010U)
52255 #define FORCE_ANALOG__FORCE_PDADC_PWD__MODIFY(dst, src) \
52256                     (dst) = ((dst) &\
52257                     ~0x00000010U) | (((u_int32_t)(src) <<\
52258                     4) & 0x00000010U)
52259 #define FORCE_ANALOG__FORCE_PDADC_PWD__VERIFY(src) \
52260                     (!((((u_int32_t)(src)\
52261                     << 4) & ~0x00000010U)))
52262 #define FORCE_ANALOG__FORCE_PDADC_PWD__SET(dst) \
52263                     (dst) = ((dst) &\
52264                     ~0x00000010U) | ((u_int32_t)(1) << 4)
52265 #define FORCE_ANALOG__FORCE_PDADC_PWD__CLR(dst) \
52266                     (dst) = ((dst) &\
52267                     ~0x00000010U) | ((u_int32_t)(0) << 4)
52268
52269 /* macros for field forced_pdadc_pwd */
52270 #define FORCE_ANALOG__FORCED_PDADC_PWD__SHIFT                                 5
52271 #define FORCE_ANALOG__FORCED_PDADC_PWD__WIDTH                                 3
52272 #define FORCE_ANALOG__FORCED_PDADC_PWD__MASK                        0x000000e0U
52273 #define FORCE_ANALOG__FORCED_PDADC_PWD__READ(src) \
52274                     (((u_int32_t)(src)\
52275                     & 0x000000e0U) >> 5)
52276 #define FORCE_ANALOG__FORCED_PDADC_PWD__WRITE(src) \
52277                     (((u_int32_t)(src)\
52278                     << 5) & 0x000000e0U)
52279 #define FORCE_ANALOG__FORCED_PDADC_PWD__MODIFY(dst, src) \
52280                     (dst) = ((dst) &\
52281                     ~0x000000e0U) | (((u_int32_t)(src) <<\
52282                     5) & 0x000000e0U)
52283 #define FORCE_ANALOG__FORCED_PDADC_PWD__VERIFY(src) \
52284                     (!((((u_int32_t)(src)\
52285                     << 5) & ~0x000000e0U)))
52286 #define FORCE_ANALOG__TYPE                                            u_int32_t
52287 #define FORCE_ANALOG__READ                                          0x000000ffU
52288 #define FORCE_ANALOG__WRITE                                         0x000000ffU
52289
52290 #endif /* __FORCE_ANALOG_MACRO__ */
52291
52292
52293 /* macros for bb_reg_block.bb_sm_reg_map.BB_force_analog */
52294 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_FORCE_ANALOG__NUM                1
52295
52296 /* macros for BlueprintGlobalNameSpace::test_controls */
52297 #ifndef __TEST_CONTROLS_MACRO__
52298 #define __TEST_CONTROLS_MACRO__
52299
52300 /* macros for field cf_tsttrig_sel */
52301 #define TEST_CONTROLS__CF_TSTTRIG_SEL__SHIFT                                  0
52302 #define TEST_CONTROLS__CF_TSTTRIG_SEL__WIDTH                                  4
52303 #define TEST_CONTROLS__CF_TSTTRIG_SEL__MASK                         0x0000000fU
52304 #define TEST_CONTROLS__CF_TSTTRIG_SEL__READ(src) (u_int32_t)(src) & 0x0000000fU
52305 #define TEST_CONTROLS__CF_TSTTRIG_SEL__WRITE(src) \
52306                     ((u_int32_t)(src)\
52307                     & 0x0000000fU)
52308 #define TEST_CONTROLS__CF_TSTTRIG_SEL__MODIFY(dst, src) \
52309                     (dst) = ((dst) &\
52310                     ~0x0000000fU) | ((u_int32_t)(src) &\
52311                     0x0000000fU)
52312 #define TEST_CONTROLS__CF_TSTTRIG_SEL__VERIFY(src) \
52313                     (!(((u_int32_t)(src)\
52314                     & ~0x0000000fU)))
52315
52316 /* macros for field cf_tsttrig */
52317 #define TEST_CONTROLS__CF_TSTTRIG__SHIFT                                      4
52318 #define TEST_CONTROLS__CF_TSTTRIG__WIDTH                                      1
52319 #define TEST_CONTROLS__CF_TSTTRIG__MASK                             0x00000010U
52320 #define TEST_CONTROLS__CF_TSTTRIG__READ(src) \
52321                     (((u_int32_t)(src)\
52322                     & 0x00000010U) >> 4)
52323 #define TEST_CONTROLS__CF_TSTTRIG__WRITE(src) \
52324                     (((u_int32_t)(src)\
52325                     << 4) & 0x00000010U)
52326 #define TEST_CONTROLS__CF_TSTTRIG__MODIFY(dst, src) \
52327                     (dst) = ((dst) &\
52328                     ~0x00000010U) | (((u_int32_t)(src) <<\
52329                     4) & 0x00000010U)
52330 #define TEST_CONTROLS__CF_TSTTRIG__VERIFY(src) \
52331                     (!((((u_int32_t)(src)\
52332                     << 4) & ~0x00000010U)))
52333 #define TEST_CONTROLS__CF_TSTTRIG__SET(dst) \
52334                     (dst) = ((dst) &\
52335                     ~0x00000010U) | ((u_int32_t)(1) << 4)
52336 #define TEST_CONTROLS__CF_TSTTRIG__CLR(dst) \
52337                     (dst) = ((dst) &\
52338                     ~0x00000010U) | ((u_int32_t)(0) << 4)
52339
52340 /* macros for field cf_rfshift_sel */
52341 #define TEST_CONTROLS__CF_RFSHIFT_SEL__SHIFT                                  5
52342 #define TEST_CONTROLS__CF_RFSHIFT_SEL__WIDTH                                  2
52343 #define TEST_CONTROLS__CF_RFSHIFT_SEL__MASK                         0x00000060U
52344 #define TEST_CONTROLS__CF_RFSHIFT_SEL__READ(src) \
52345                     (((u_int32_t)(src)\
52346                     & 0x00000060U) >> 5)
52347 #define TEST_CONTROLS__CF_RFSHIFT_SEL__WRITE(src) \
52348                     (((u_int32_t)(src)\
52349                     << 5) & 0x00000060U)
52350 #define TEST_CONTROLS__CF_RFSHIFT_SEL__MODIFY(dst, src) \
52351                     (dst) = ((dst) &\
52352                     ~0x00000060U) | (((u_int32_t)(src) <<\
52353                     5) & 0x00000060U)
52354 #define TEST_CONTROLS__CF_RFSHIFT_SEL__VERIFY(src) \
52355                     (!((((u_int32_t)(src)\
52356                     << 5) & ~0x00000060U)))
52357
52358 /* macros for field cardbus_mode */
52359 #define TEST_CONTROLS__CARDBUS_MODE__SHIFT                                    8
52360 #define TEST_CONTROLS__CARDBUS_MODE__WIDTH                                    2
52361 #define TEST_CONTROLS__CARDBUS_MODE__MASK                           0x00000300U
52362 #define TEST_CONTROLS__CARDBUS_MODE__READ(src) \
52363                     (((u_int32_t)(src)\
52364                     & 0x00000300U) >> 8)
52365 #define TEST_CONTROLS__CARDBUS_MODE__WRITE(src) \
52366                     (((u_int32_t)(src)\
52367                     << 8) & 0x00000300U)
52368 #define TEST_CONTROLS__CARDBUS_MODE__MODIFY(dst, src) \
52369                     (dst) = ((dst) &\
52370                     ~0x00000300U) | (((u_int32_t)(src) <<\
52371                     8) & 0x00000300U)
52372 #define TEST_CONTROLS__CARDBUS_MODE__VERIFY(src) \
52373                     (!((((u_int32_t)(src)\
52374                     << 8) & ~0x00000300U)))
52375
52376 /* macros for field clkout_is_clk32 */
52377 #define TEST_CONTROLS__CLKOUT_IS_CLK32__SHIFT                                10
52378 #define TEST_CONTROLS__CLKOUT_IS_CLK32__WIDTH                                 1
52379 #define TEST_CONTROLS__CLKOUT_IS_CLK32__MASK                        0x00000400U
52380 #define TEST_CONTROLS__CLKOUT_IS_CLK32__READ(src) \
52381                     (((u_int32_t)(src)\
52382                     & 0x00000400U) >> 10)
52383 #define TEST_CONTROLS__CLKOUT_IS_CLK32__WRITE(src) \
52384                     (((u_int32_t)(src)\
52385                     << 10) & 0x00000400U)
52386 #define TEST_CONTROLS__CLKOUT_IS_CLK32__MODIFY(dst, src) \
52387                     (dst) = ((dst) &\
52388                     ~0x00000400U) | (((u_int32_t)(src) <<\
52389                     10) & 0x00000400U)
52390 #define TEST_CONTROLS__CLKOUT_IS_CLK32__VERIFY(src) \
52391                     (!((((u_int32_t)(src)\
52392                     << 10) & ~0x00000400U)))
52393 #define TEST_CONTROLS__CLKOUT_IS_CLK32__SET(dst) \
52394                     (dst) = ((dst) &\
52395                     ~0x00000400U) | ((u_int32_t)(1) << 10)
52396 #define TEST_CONTROLS__CLKOUT_IS_CLK32__CLR(dst) \
52397                     (dst) = ((dst) &\
52398                     ~0x00000400U) | ((u_int32_t)(0) << 10)
52399
52400 /* macros for field enable_rfsilent_bb */
52401 #define TEST_CONTROLS__ENABLE_RFSILENT_BB__SHIFT                             13
52402 #define TEST_CONTROLS__ENABLE_RFSILENT_BB__WIDTH                              1
52403 #define TEST_CONTROLS__ENABLE_RFSILENT_BB__MASK                     0x00002000U
52404 #define TEST_CONTROLS__ENABLE_RFSILENT_BB__READ(src) \
52405                     (((u_int32_t)(src)\
52406                     & 0x00002000U) >> 13)
52407 #define TEST_CONTROLS__ENABLE_RFSILENT_BB__WRITE(src) \
52408                     (((u_int32_t)(src)\
52409                     << 13) & 0x00002000U)
52410 #define TEST_CONTROLS__ENABLE_RFSILENT_BB__MODIFY(dst, src) \
52411                     (dst) = ((dst) &\
52412                     ~0x00002000U) | (((u_int32_t)(src) <<\
52413                     13) & 0x00002000U)
52414 #define TEST_CONTROLS__ENABLE_RFSILENT_BB__VERIFY(src) \
52415                     (!((((u_int32_t)(src)\
52416                     << 13) & ~0x00002000U)))
52417 #define TEST_CONTROLS__ENABLE_RFSILENT_BB__SET(dst) \
52418                     (dst) = ((dst) &\
52419                     ~0x00002000U) | ((u_int32_t)(1) << 13)
52420 #define TEST_CONTROLS__ENABLE_RFSILENT_BB__CLR(dst) \
52421                     (dst) = ((dst) &\
52422                     ~0x00002000U) | ((u_int32_t)(0) << 13)
52423
52424 /* macros for field enable_mini_obs */
52425 #define TEST_CONTROLS__ENABLE_MINI_OBS__SHIFT                                15
52426 #define TEST_CONTROLS__ENABLE_MINI_OBS__WIDTH                                 1
52427 #define TEST_CONTROLS__ENABLE_MINI_OBS__MASK                        0x00008000U
52428 #define TEST_CONTROLS__ENABLE_MINI_OBS__READ(src) \
52429                     (((u_int32_t)(src)\
52430                     & 0x00008000U) >> 15)
52431 #define TEST_CONTROLS__ENABLE_MINI_OBS__WRITE(src) \
52432                     (((u_int32_t)(src)\
52433                     << 15) & 0x00008000U)
52434 #define TEST_CONTROLS__ENABLE_MINI_OBS__MODIFY(dst, src) \
52435                     (dst) = ((dst) &\
52436                     ~0x00008000U) | (((u_int32_t)(src) <<\
52437                     15) & 0x00008000U)
52438 #define TEST_CONTROLS__ENABLE_MINI_OBS__VERIFY(src) \
52439                     (!((((u_int32_t)(src)\
52440                     << 15) & ~0x00008000U)))
52441 #define TEST_CONTROLS__ENABLE_MINI_OBS__SET(dst) \
52442                     (dst) = ((dst) &\
52443                     ~0x00008000U) | ((u_int32_t)(1) << 15)
52444 #define TEST_CONTROLS__ENABLE_MINI_OBS__CLR(dst) \
52445                     (dst) = ((dst) &\
52446                     ~0x00008000U) | ((u_int32_t)(0) << 15)
52447
52448 /* macros for field slow_clk160 */
52449 #define TEST_CONTROLS__SLOW_CLK160__SHIFT                                    17
52450 #define TEST_CONTROLS__SLOW_CLK160__WIDTH                                     1
52451 #define TEST_CONTROLS__SLOW_CLK160__MASK                            0x00020000U
52452 #define TEST_CONTROLS__SLOW_CLK160__READ(src) \
52453                     (((u_int32_t)(src)\
52454                     & 0x00020000U) >> 17)
52455 #define TEST_CONTROLS__SLOW_CLK160__WRITE(src) \
52456                     (((u_int32_t)(src)\
52457                     << 17) & 0x00020000U)
52458 #define TEST_CONTROLS__SLOW_CLK160__MODIFY(dst, src) \
52459                     (dst) = ((dst) &\
52460                     ~0x00020000U) | (((u_int32_t)(src) <<\
52461                     17) & 0x00020000U)
52462 #define TEST_CONTROLS__SLOW_CLK160__VERIFY(src) \
52463                     (!((((u_int32_t)(src)\
52464                     << 17) & ~0x00020000U)))
52465 #define TEST_CONTROLS__SLOW_CLK160__SET(dst) \
52466                     (dst) = ((dst) &\
52467                     ~0x00020000U) | ((u_int32_t)(1) << 17)
52468 #define TEST_CONTROLS__SLOW_CLK160__CLR(dst) \
52469                     (dst) = ((dst) &\
52470                     ~0x00020000U) | ((u_int32_t)(0) << 17)
52471
52472 /* macros for field agc_obs_sel_3 */
52473 #define TEST_CONTROLS__AGC_OBS_SEL_3__SHIFT                                  18
52474 #define TEST_CONTROLS__AGC_OBS_SEL_3__WIDTH                                   1
52475 #define TEST_CONTROLS__AGC_OBS_SEL_3__MASK                          0x00040000U
52476 #define TEST_CONTROLS__AGC_OBS_SEL_3__READ(src) \
52477                     (((u_int32_t)(src)\
52478                     & 0x00040000U) >> 18)
52479 #define TEST_CONTROLS__AGC_OBS_SEL_3__WRITE(src) \
52480                     (((u_int32_t)(src)\
52481                     << 18) & 0x00040000U)
52482 #define TEST_CONTROLS__AGC_OBS_SEL_3__MODIFY(dst, src) \
52483                     (dst) = ((dst) &\
52484                     ~0x00040000U) | (((u_int32_t)(src) <<\
52485                     18) & 0x00040000U)
52486 #define TEST_CONTROLS__AGC_OBS_SEL_3__VERIFY(src) \
52487                     (!((((u_int32_t)(src)\
52488                     << 18) & ~0x00040000U)))
52489 #define TEST_CONTROLS__AGC_OBS_SEL_3__SET(dst) \
52490                     (dst) = ((dst) &\
52491                     ~0x00040000U) | ((u_int32_t)(1) << 18)
52492 #define TEST_CONTROLS__AGC_OBS_SEL_3__CLR(dst) \
52493                     (dst) = ((dst) &\
52494                     ~0x00040000U) | ((u_int32_t)(0) << 18)
52495
52496 /* macros for field cf_bbb_obs_sel */
52497 #define TEST_CONTROLS__CF_BBB_OBS_SEL__SHIFT                                 19
52498 #define TEST_CONTROLS__CF_BBB_OBS_SEL__WIDTH                                  4
52499 #define TEST_CONTROLS__CF_BBB_OBS_SEL__MASK                         0x00780000U
52500 #define TEST_CONTROLS__CF_BBB_OBS_SEL__READ(src) \
52501                     (((u_int32_t)(src)\
52502                     & 0x00780000U) >> 19)
52503 #define TEST_CONTROLS__CF_BBB_OBS_SEL__WRITE(src) \
52504                     (((u_int32_t)(src)\
52505                     << 19) & 0x00780000U)
52506 #define TEST_CONTROLS__CF_BBB_OBS_SEL__MODIFY(dst, src) \
52507                     (dst) = ((dst) &\
52508                     ~0x00780000U) | (((u_int32_t)(src) <<\
52509                     19) & 0x00780000U)
52510 #define TEST_CONTROLS__CF_BBB_OBS_SEL__VERIFY(src) \
52511                     (!((((u_int32_t)(src)\
52512                     << 19) & ~0x00780000U)))
52513
52514 /* macros for field rx_obs_sel_5th_bit */
52515 #define TEST_CONTROLS__RX_OBS_SEL_5TH_BIT__SHIFT                             23
52516 #define TEST_CONTROLS__RX_OBS_SEL_5TH_BIT__WIDTH                              1
52517 #define TEST_CONTROLS__RX_OBS_SEL_5TH_BIT__MASK                     0x00800000U
52518 #define TEST_CONTROLS__RX_OBS_SEL_5TH_BIT__READ(src) \
52519                     (((u_int32_t)(src)\
52520                     & 0x00800000U) >> 23)
52521 #define TEST_CONTROLS__RX_OBS_SEL_5TH_BIT__WRITE(src) \
52522                     (((u_int32_t)(src)\
52523                     << 23) & 0x00800000U)
52524 #define TEST_CONTROLS__RX_OBS_SEL_5TH_BIT__MODIFY(dst, src) \
52525                     (dst) = ((dst) &\
52526                     ~0x00800000U) | (((u_int32_t)(src) <<\
52527                     23) & 0x00800000U)
52528 #define TEST_CONTROLS__RX_OBS_SEL_5TH_BIT__VERIFY(src) \
52529                     (!((((u_int32_t)(src)\
52530                     << 23) & ~0x00800000U)))
52531 #define TEST_CONTROLS__RX_OBS_SEL_5TH_BIT__SET(dst) \
52532                     (dst) = ((dst) &\
52533                     ~0x00800000U) | ((u_int32_t)(1) << 23)
52534 #define TEST_CONTROLS__RX_OBS_SEL_5TH_BIT__CLR(dst) \
52535                     (dst) = ((dst) &\
52536                     ~0x00800000U) | ((u_int32_t)(0) << 23)
52537
52538 /* macros for field agc_obs_sel_4 */
52539 #define TEST_CONTROLS__AGC_OBS_SEL_4__SHIFT                                  24
52540 #define TEST_CONTROLS__AGC_OBS_SEL_4__WIDTH                                   1
52541 #define TEST_CONTROLS__AGC_OBS_SEL_4__MASK                          0x01000000U
52542 #define TEST_CONTROLS__AGC_OBS_SEL_4__READ(src) \
52543                     (((u_int32_t)(src)\
52544                     & 0x01000000U) >> 24)
52545 #define TEST_CONTROLS__AGC_OBS_SEL_4__WRITE(src) \
52546                     (((u_int32_t)(src)\
52547                     << 24) & 0x01000000U)
52548 #define TEST_CONTROLS__AGC_OBS_SEL_4__MODIFY(dst, src) \
52549                     (dst) = ((dst) &\
52550                     ~0x01000000U) | (((u_int32_t)(src) <<\
52551                     24) & 0x01000000U)
52552 #define TEST_CONTROLS__AGC_OBS_SEL_4__VERIFY(src) \
52553                     (!((((u_int32_t)(src)\
52554                     << 24) & ~0x01000000U)))
52555 #define TEST_CONTROLS__AGC_OBS_SEL_4__SET(dst) \
52556                     (dst) = ((dst) &\
52557                     ~0x01000000U) | ((u_int32_t)(1) << 24)
52558 #define TEST_CONTROLS__AGC_OBS_SEL_4__CLR(dst) \
52559                     (dst) = ((dst) &\
52560                     ~0x01000000U) | ((u_int32_t)(0) << 24)
52561
52562 /* macros for field force_agc_clear */
52563 #define TEST_CONTROLS__FORCE_AGC_CLEAR__SHIFT                                28
52564 #define TEST_CONTROLS__FORCE_AGC_CLEAR__WIDTH                                 1
52565 #define TEST_CONTROLS__FORCE_AGC_CLEAR__MASK                        0x10000000U
52566 #define TEST_CONTROLS__FORCE_AGC_CLEAR__READ(src) \
52567                     (((u_int32_t)(src)\
52568                     & 0x10000000U) >> 28)
52569 #define TEST_CONTROLS__FORCE_AGC_CLEAR__WRITE(src) \
52570                     (((u_int32_t)(src)\
52571                     << 28) & 0x10000000U)
52572 #define TEST_CONTROLS__FORCE_AGC_CLEAR__MODIFY(dst, src) \
52573                     (dst) = ((dst) &\
52574                     ~0x10000000U) | (((u_int32_t)(src) <<\
52575                     28) & 0x10000000U)
52576 #define TEST_CONTROLS__FORCE_AGC_CLEAR__VERIFY(src) \
52577                     (!((((u_int32_t)(src)\
52578                     << 28) & ~0x10000000U)))
52579 #define TEST_CONTROLS__FORCE_AGC_CLEAR__SET(dst) \
52580                     (dst) = ((dst) &\
52581                     ~0x10000000U) | ((u_int32_t)(1) << 28)
52582 #define TEST_CONTROLS__FORCE_AGC_CLEAR__CLR(dst) \
52583                     (dst) = ((dst) &\
52584                     ~0x10000000U) | ((u_int32_t)(0) << 28)
52585
52586 /* macros for field tstdac_out_sel */
52587 #define TEST_CONTROLS__TSTDAC_OUT_SEL__SHIFT                                 30
52588 #define TEST_CONTROLS__TSTDAC_OUT_SEL__WIDTH                                  2
52589 #define TEST_CONTROLS__TSTDAC_OUT_SEL__MASK                         0xc0000000U
52590 #define TEST_CONTROLS__TSTDAC_OUT_SEL__READ(src) \
52591                     (((u_int32_t)(src)\
52592                     & 0xc0000000U) >> 30)
52593 #define TEST_CONTROLS__TSTDAC_OUT_SEL__WRITE(src) \
52594                     (((u_int32_t)(src)\
52595                     << 30) & 0xc0000000U)
52596 #define TEST_CONTROLS__TSTDAC_OUT_SEL__MODIFY(dst, src) \
52597                     (dst) = ((dst) &\
52598                     ~0xc0000000U) | (((u_int32_t)(src) <<\
52599                     30) & 0xc0000000U)
52600 #define TEST_CONTROLS__TSTDAC_OUT_SEL__VERIFY(src) \
52601                     (!((((u_int32_t)(src)\
52602                     << 30) & ~0xc0000000U)))
52603 #define TEST_CONTROLS__TYPE                                           u_int32_t
52604 #define TEST_CONTROLS__READ                                         0xd1fea77fU
52605 #define TEST_CONTROLS__WRITE                                        0xd1fea77fU
52606
52607 #endif /* __TEST_CONTROLS_MACRO__ */
52608
52609
52610 /* macros for bb_reg_block.bb_sm_reg_map.BB_test_controls */
52611 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TEST_CONTROLS__NUM               1
52612
52613 /* macros for BlueprintGlobalNameSpace::test_controls_status */
52614 #ifndef __TEST_CONTROLS_STATUS_MACRO__
52615 #define __TEST_CONTROLS_STATUS_MACRO__
52616
52617 /* macros for field cf_tstdac_en */
52618 #define TEST_CONTROLS_STATUS__CF_TSTDAC_EN__SHIFT                             0
52619 #define TEST_CONTROLS_STATUS__CF_TSTDAC_EN__WIDTH                             1
52620 #define TEST_CONTROLS_STATUS__CF_TSTDAC_EN__MASK                    0x00000001U
52621 #define TEST_CONTROLS_STATUS__CF_TSTDAC_EN__READ(src) \
52622                     (u_int32_t)(src)\
52623                     & 0x00000001U
52624 #define TEST_CONTROLS_STATUS__CF_TSTDAC_EN__WRITE(src) \
52625                     ((u_int32_t)(src)\
52626                     & 0x00000001U)
52627 #define TEST_CONTROLS_STATUS__CF_TSTDAC_EN__MODIFY(dst, src) \
52628                     (dst) = ((dst) &\
52629                     ~0x00000001U) | ((u_int32_t)(src) &\
52630                     0x00000001U)
52631 #define TEST_CONTROLS_STATUS__CF_TSTDAC_EN__VERIFY(src) \
52632                     (!(((u_int32_t)(src)\
52633                     & ~0x00000001U)))
52634 #define TEST_CONTROLS_STATUS__CF_TSTDAC_EN__SET(dst) \
52635                     (dst) = ((dst) &\
52636                     ~0x00000001U) | (u_int32_t)(1)
52637 #define TEST_CONTROLS_STATUS__CF_TSTDAC_EN__CLR(dst) \
52638                     (dst) = ((dst) &\
52639                     ~0x00000001U) | (u_int32_t)(0)
52640
52641 /* macros for field cf_tx_src_is_tstdac */
52642 #define TEST_CONTROLS_STATUS__CF_TX_SRC_IS_TSTDAC__SHIFT                      1
52643 #define TEST_CONTROLS_STATUS__CF_TX_SRC_IS_TSTDAC__WIDTH                      1
52644 #define TEST_CONTROLS_STATUS__CF_TX_SRC_IS_TSTDAC__MASK             0x00000002U
52645 #define TEST_CONTROLS_STATUS__CF_TX_SRC_IS_TSTDAC__READ(src) \
52646                     (((u_int32_t)(src)\
52647                     & 0x00000002U) >> 1)
52648 #define TEST_CONTROLS_STATUS__CF_TX_SRC_IS_TSTDAC__WRITE(src) \
52649                     (((u_int32_t)(src)\
52650                     << 1) & 0x00000002U)
52651 #define TEST_CONTROLS_STATUS__CF_TX_SRC_IS_TSTDAC__MODIFY(dst, src) \
52652                     (dst) = ((dst) &\
52653                     ~0x00000002U) | (((u_int32_t)(src) <<\
52654                     1) & 0x00000002U)
52655 #define TEST_CONTROLS_STATUS__CF_TX_SRC_IS_TSTDAC__VERIFY(src) \
52656                     (!((((u_int32_t)(src)\
52657                     << 1) & ~0x00000002U)))
52658 #define TEST_CONTROLS_STATUS__CF_TX_SRC_IS_TSTDAC__SET(dst) \
52659                     (dst) = ((dst) &\
52660                     ~0x00000002U) | ((u_int32_t)(1) << 1)
52661 #define TEST_CONTROLS_STATUS__CF_TX_SRC_IS_TSTDAC__CLR(dst) \
52662                     (dst) = ((dst) &\
52663                     ~0x00000002U) | ((u_int32_t)(0) << 1)
52664
52665 /* macros for field cf_tx_obs_sel */
52666 #define TEST_CONTROLS_STATUS__CF_TX_OBS_SEL__SHIFT                            2
52667 #define TEST_CONTROLS_STATUS__CF_TX_OBS_SEL__WIDTH                            3
52668 #define TEST_CONTROLS_STATUS__CF_TX_OBS_SEL__MASK                   0x0000001cU
52669 #define TEST_CONTROLS_STATUS__CF_TX_OBS_SEL__READ(src) \
52670                     (((u_int32_t)(src)\
52671                     & 0x0000001cU) >> 2)
52672 #define TEST_CONTROLS_STATUS__CF_TX_OBS_SEL__WRITE(src) \
52673                     (((u_int32_t)(src)\
52674                     << 2) & 0x0000001cU)
52675 #define TEST_CONTROLS_STATUS__CF_TX_OBS_SEL__MODIFY(dst, src) \
52676                     (dst) = ((dst) &\
52677                     ~0x0000001cU) | (((u_int32_t)(src) <<\
52678                     2) & 0x0000001cU)
52679 #define TEST_CONTROLS_STATUS__CF_TX_OBS_SEL__VERIFY(src) \
52680                     (!((((u_int32_t)(src)\
52681                     << 2) & ~0x0000001cU)))
52682
52683 /* macros for field cf_tx_obs_mux_sel */
52684 #define TEST_CONTROLS_STATUS__CF_TX_OBS_MUX_SEL__SHIFT                        5
52685 #define TEST_CONTROLS_STATUS__CF_TX_OBS_MUX_SEL__WIDTH                        2
52686 #define TEST_CONTROLS_STATUS__CF_TX_OBS_MUX_SEL__MASK               0x00000060U
52687 #define TEST_CONTROLS_STATUS__CF_TX_OBS_MUX_SEL__READ(src) \
52688                     (((u_int32_t)(src)\
52689                     & 0x00000060U) >> 5)
52690 #define TEST_CONTROLS_STATUS__CF_TX_OBS_MUX_SEL__WRITE(src) \
52691                     (((u_int32_t)(src)\
52692                     << 5) & 0x00000060U)
52693 #define TEST_CONTROLS_STATUS__CF_TX_OBS_MUX_SEL__MODIFY(dst, src) \
52694                     (dst) = ((dst) &\
52695                     ~0x00000060U) | (((u_int32_t)(src) <<\
52696                     5) & 0x00000060U)
52697 #define TEST_CONTROLS_STATUS__CF_TX_OBS_MUX_SEL__VERIFY(src) \
52698                     (!((((u_int32_t)(src)\
52699                     << 5) & ~0x00000060U)))
52700
52701 /* macros for field cf_tx_src_alternate */
52702 #define TEST_CONTROLS_STATUS__CF_TX_SRC_ALTERNATE__SHIFT                      7
52703 #define TEST_CONTROLS_STATUS__CF_TX_SRC_ALTERNATE__WIDTH                      1
52704 #define TEST_CONTROLS_STATUS__CF_TX_SRC_ALTERNATE__MASK             0x00000080U
52705 #define TEST_CONTROLS_STATUS__CF_TX_SRC_ALTERNATE__READ(src) \
52706                     (((u_int32_t)(src)\
52707                     & 0x00000080U) >> 7)
52708 #define TEST_CONTROLS_STATUS__CF_TX_SRC_ALTERNATE__WRITE(src) \
52709                     (((u_int32_t)(src)\
52710                     << 7) & 0x00000080U)
52711 #define TEST_CONTROLS_STATUS__CF_TX_SRC_ALTERNATE__MODIFY(dst, src) \
52712                     (dst) = ((dst) &\
52713                     ~0x00000080U) | (((u_int32_t)(src) <<\
52714                     7) & 0x00000080U)
52715 #define TEST_CONTROLS_STATUS__CF_TX_SRC_ALTERNATE__VERIFY(src) \
52716                     (!((((u_int32_t)(src)\
52717                     << 7) & ~0x00000080U)))
52718 #define TEST_CONTROLS_STATUS__CF_TX_SRC_ALTERNATE__SET(dst) \
52719                     (dst) = ((dst) &\
52720                     ~0x00000080U) | ((u_int32_t)(1) << 7)
52721 #define TEST_CONTROLS_STATUS__CF_TX_SRC_ALTERNATE__CLR(dst) \
52722                     (dst) = ((dst) &\
52723                     ~0x00000080U) | ((u_int32_t)(0) << 7)
52724
52725 /* macros for field cf_tstadc_en */
52726 #define TEST_CONTROLS_STATUS__CF_TSTADC_EN__SHIFT                             8
52727 #define TEST_CONTROLS_STATUS__CF_TSTADC_EN__WIDTH                             1
52728 #define TEST_CONTROLS_STATUS__CF_TSTADC_EN__MASK                    0x00000100U
52729 #define TEST_CONTROLS_STATUS__CF_TSTADC_EN__READ(src) \
52730                     (((u_int32_t)(src)\
52731                     & 0x00000100U) >> 8)
52732 #define TEST_CONTROLS_STATUS__CF_TSTADC_EN__WRITE(src) \
52733                     (((u_int32_t)(src)\
52734                     << 8) & 0x00000100U)
52735 #define TEST_CONTROLS_STATUS__CF_TSTADC_EN__MODIFY(dst, src) \
52736                     (dst) = ((dst) &\
52737                     ~0x00000100U) | (((u_int32_t)(src) <<\
52738                     8) & 0x00000100U)
52739 #define TEST_CONTROLS_STATUS__CF_TSTADC_EN__VERIFY(src) \
52740                     (!((((u_int32_t)(src)\
52741                     << 8) & ~0x00000100U)))
52742 #define TEST_CONTROLS_STATUS__CF_TSTADC_EN__SET(dst) \
52743                     (dst) = ((dst) &\
52744                     ~0x00000100U) | ((u_int32_t)(1) << 8)
52745 #define TEST_CONTROLS_STATUS__CF_TSTADC_EN__CLR(dst) \
52746                     (dst) = ((dst) &\
52747                     ~0x00000100U) | ((u_int32_t)(0) << 8)
52748
52749 /* macros for field cf_rx_src_is_tstadc */
52750 #define TEST_CONTROLS_STATUS__CF_RX_SRC_IS_TSTADC__SHIFT                      9
52751 #define TEST_CONTROLS_STATUS__CF_RX_SRC_IS_TSTADC__WIDTH                      1
52752 #define TEST_CONTROLS_STATUS__CF_RX_SRC_IS_TSTADC__MASK             0x00000200U
52753 #define TEST_CONTROLS_STATUS__CF_RX_SRC_IS_TSTADC__READ(src) \
52754                     (((u_int32_t)(src)\
52755                     & 0x00000200U) >> 9)
52756 #define TEST_CONTROLS_STATUS__CF_RX_SRC_IS_TSTADC__WRITE(src) \
52757                     (((u_int32_t)(src)\
52758                     << 9) & 0x00000200U)
52759 #define TEST_CONTROLS_STATUS__CF_RX_SRC_IS_TSTADC__MODIFY(dst, src) \
52760                     (dst) = ((dst) &\
52761                     ~0x00000200U) | (((u_int32_t)(src) <<\
52762                     9) & 0x00000200U)
52763 #define TEST_CONTROLS_STATUS__CF_RX_SRC_IS_TSTADC__VERIFY(src) \
52764                     (!((((u_int32_t)(src)\
52765                     << 9) & ~0x00000200U)))
52766 #define TEST_CONTROLS_STATUS__CF_RX_SRC_IS_TSTADC__SET(dst) \
52767                     (dst) = ((dst) &\
52768                     ~0x00000200U) | ((u_int32_t)(1) << 9)
52769 #define TEST_CONTROLS_STATUS__CF_RX_SRC_IS_TSTADC__CLR(dst) \
52770                     (dst) = ((dst) &\
52771                     ~0x00000200U) | ((u_int32_t)(0) << 9)
52772
52773 /* macros for field rx_obs_sel */
52774 #define TEST_CONTROLS_STATUS__RX_OBS_SEL__SHIFT                              10
52775 #define TEST_CONTROLS_STATUS__RX_OBS_SEL__WIDTH                               4
52776 #define TEST_CONTROLS_STATUS__RX_OBS_SEL__MASK                      0x00003c00U
52777 #define TEST_CONTROLS_STATUS__RX_OBS_SEL__READ(src) \
52778                     (((u_int32_t)(src)\
52779                     & 0x00003c00U) >> 10)
52780 #define TEST_CONTROLS_STATUS__RX_OBS_SEL__WRITE(src) \
52781                     (((u_int32_t)(src)\
52782                     << 10) & 0x00003c00U)
52783 #define TEST_CONTROLS_STATUS__RX_OBS_SEL__MODIFY(dst, src) \
52784                     (dst) = ((dst) &\
52785                     ~0x00003c00U) | (((u_int32_t)(src) <<\
52786                     10) & 0x00003c00U)
52787 #define TEST_CONTROLS_STATUS__RX_OBS_SEL__VERIFY(src) \
52788                     (!((((u_int32_t)(src)\
52789                     << 10) & ~0x00003c00U)))
52790
52791 /* macros for field disable_a2_warm_reset */
52792 #define TEST_CONTROLS_STATUS__DISABLE_A2_WARM_RESET__SHIFT                   14
52793 #define TEST_CONTROLS_STATUS__DISABLE_A2_WARM_RESET__WIDTH                    1
52794 #define TEST_CONTROLS_STATUS__DISABLE_A2_WARM_RESET__MASK           0x00004000U
52795 #define TEST_CONTROLS_STATUS__DISABLE_A2_WARM_RESET__READ(src) \
52796                     (((u_int32_t)(src)\
52797                     & 0x00004000U) >> 14)
52798 #define TEST_CONTROLS_STATUS__DISABLE_A2_WARM_RESET__WRITE(src) \
52799                     (((u_int32_t)(src)\
52800                     << 14) & 0x00004000U)
52801 #define TEST_CONTROLS_STATUS__DISABLE_A2_WARM_RESET__MODIFY(dst, src) \
52802                     (dst) = ((dst) &\
52803                     ~0x00004000U) | (((u_int32_t)(src) <<\
52804                     14) & 0x00004000U)
52805 #define TEST_CONTROLS_STATUS__DISABLE_A2_WARM_RESET__VERIFY(src) \
52806                     (!((((u_int32_t)(src)\
52807                     << 14) & ~0x00004000U)))
52808 #define TEST_CONTROLS_STATUS__DISABLE_A2_WARM_RESET__SET(dst) \
52809                     (dst) = ((dst) &\
52810                     ~0x00004000U) | ((u_int32_t)(1) << 14)
52811 #define TEST_CONTROLS_STATUS__DISABLE_A2_WARM_RESET__CLR(dst) \
52812                     (dst) = ((dst) &\
52813                     ~0x00004000U) | ((u_int32_t)(0) << 14)
52814
52815 /* macros for field reset_a2 */
52816 #define TEST_CONTROLS_STATUS__RESET_A2__SHIFT                                15
52817 #define TEST_CONTROLS_STATUS__RESET_A2__WIDTH                                 1
52818 #define TEST_CONTROLS_STATUS__RESET_A2__MASK                        0x00008000U
52819 #define TEST_CONTROLS_STATUS__RESET_A2__READ(src) \
52820                     (((u_int32_t)(src)\
52821                     & 0x00008000U) >> 15)
52822 #define TEST_CONTROLS_STATUS__RESET_A2__WRITE(src) \
52823                     (((u_int32_t)(src)\
52824                     << 15) & 0x00008000U)
52825 #define TEST_CONTROLS_STATUS__RESET_A2__MODIFY(dst, src) \
52826                     (dst) = ((dst) &\
52827                     ~0x00008000U) | (((u_int32_t)(src) <<\
52828                     15) & 0x00008000U)
52829 #define TEST_CONTROLS_STATUS__RESET_A2__VERIFY(src) \
52830                     (!((((u_int32_t)(src)\
52831                     << 15) & ~0x00008000U)))
52832 #define TEST_CONTROLS_STATUS__RESET_A2__SET(dst) \
52833                     (dst) = ((dst) &\
52834                     ~0x00008000U) | ((u_int32_t)(1) << 15)
52835 #define TEST_CONTROLS_STATUS__RESET_A2__CLR(dst) \
52836                     (dst) = ((dst) &\
52837                     ~0x00008000U) | ((u_int32_t)(0) << 15)
52838
52839 /* macros for field agc_obs_sel */
52840 #define TEST_CONTROLS_STATUS__AGC_OBS_SEL__SHIFT                             16
52841 #define TEST_CONTROLS_STATUS__AGC_OBS_SEL__WIDTH                              3
52842 #define TEST_CONTROLS_STATUS__AGC_OBS_SEL__MASK                     0x00070000U
52843 #define TEST_CONTROLS_STATUS__AGC_OBS_SEL__READ(src) \
52844                     (((u_int32_t)(src)\
52845                     & 0x00070000U) >> 16)
52846 #define TEST_CONTROLS_STATUS__AGC_OBS_SEL__WRITE(src) \
52847                     (((u_int32_t)(src)\
52848                     << 16) & 0x00070000U)
52849 #define TEST_CONTROLS_STATUS__AGC_OBS_SEL__MODIFY(dst, src) \
52850                     (dst) = ((dst) &\
52851                     ~0x00070000U) | (((u_int32_t)(src) <<\
52852                     16) & 0x00070000U)
52853 #define TEST_CONTROLS_STATUS__AGC_OBS_SEL__VERIFY(src) \
52854                     (!((((u_int32_t)(src)\
52855                     << 16) & ~0x00070000U)))
52856
52857 /* macros for field cf_enable_fft_dump */
52858 #define TEST_CONTROLS_STATUS__CF_ENABLE_FFT_DUMP__SHIFT                      19
52859 #define TEST_CONTROLS_STATUS__CF_ENABLE_FFT_DUMP__WIDTH                       1
52860 #define TEST_CONTROLS_STATUS__CF_ENABLE_FFT_DUMP__MASK              0x00080000U
52861 #define TEST_CONTROLS_STATUS__CF_ENABLE_FFT_DUMP__READ(src) \
52862                     (((u_int32_t)(src)\
52863                     & 0x00080000U) >> 19)
52864 #define TEST_CONTROLS_STATUS__CF_ENABLE_FFT_DUMP__WRITE(src) \
52865                     (((u_int32_t)(src)\
52866                     << 19) & 0x00080000U)
52867 #define TEST_CONTROLS_STATUS__CF_ENABLE_FFT_DUMP__MODIFY(dst, src) \
52868                     (dst) = ((dst) &\
52869                     ~0x00080000U) | (((u_int32_t)(src) <<\
52870                     19) & 0x00080000U)
52871 #define TEST_CONTROLS_STATUS__CF_ENABLE_FFT_DUMP__VERIFY(src) \
52872                     (!((((u_int32_t)(src)\
52873                     << 19) & ~0x00080000U)))
52874 #define TEST_CONTROLS_STATUS__CF_ENABLE_FFT_DUMP__SET(dst) \
52875                     (dst) = ((dst) &\
52876                     ~0x00080000U) | ((u_int32_t)(1) << 19)
52877 #define TEST_CONTROLS_STATUS__CF_ENABLE_FFT_DUMP__CLR(dst) \
52878                     (dst) = ((dst) &\
52879                     ~0x00080000U) | ((u_int32_t)(0) << 19)
52880
52881 /* macros for field cf_debugport_in */
52882 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_IN__SHIFT                         23
52883 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_IN__WIDTH                          1
52884 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_IN__MASK                 0x00800000U
52885 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_IN__READ(src) \
52886                     (((u_int32_t)(src)\
52887                     & 0x00800000U) >> 23)
52888 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_IN__WRITE(src) \
52889                     (((u_int32_t)(src)\
52890                     << 23) & 0x00800000U)
52891 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_IN__MODIFY(dst, src) \
52892                     (dst) = ((dst) &\
52893                     ~0x00800000U) | (((u_int32_t)(src) <<\
52894                     23) & 0x00800000U)
52895 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_IN__VERIFY(src) \
52896                     (!((((u_int32_t)(src)\
52897                     << 23) & ~0x00800000U)))
52898 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_IN__SET(dst) \
52899                     (dst) = ((dst) &\
52900                     ~0x00800000U) | ((u_int32_t)(1) << 23)
52901 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_IN__CLR(dst) \
52902                     (dst) = ((dst) &\
52903                     ~0x00800000U) | ((u_int32_t)(0) << 23)
52904
52905 /* macros for field disable_agc_to_a2 */
52906 #define TEST_CONTROLS_STATUS__DISABLE_AGC_TO_A2__SHIFT                       27
52907 #define TEST_CONTROLS_STATUS__DISABLE_AGC_TO_A2__WIDTH                        1
52908 #define TEST_CONTROLS_STATUS__DISABLE_AGC_TO_A2__MASK               0x08000000U
52909 #define TEST_CONTROLS_STATUS__DISABLE_AGC_TO_A2__READ(src) \
52910                     (((u_int32_t)(src)\
52911                     & 0x08000000U) >> 27)
52912 #define TEST_CONTROLS_STATUS__DISABLE_AGC_TO_A2__WRITE(src) \
52913                     (((u_int32_t)(src)\
52914                     << 27) & 0x08000000U)
52915 #define TEST_CONTROLS_STATUS__DISABLE_AGC_TO_A2__MODIFY(dst, src) \
52916                     (dst) = ((dst) &\
52917                     ~0x08000000U) | (((u_int32_t)(src) <<\
52918                     27) & 0x08000000U)
52919 #define TEST_CONTROLS_STATUS__DISABLE_AGC_TO_A2__VERIFY(src) \
52920                     (!((((u_int32_t)(src)\
52921                     << 27) & ~0x08000000U)))
52922 #define TEST_CONTROLS_STATUS__DISABLE_AGC_TO_A2__SET(dst) \
52923                     (dst) = ((dst) &\
52924                     ~0x08000000U) | ((u_int32_t)(1) << 27)
52925 #define TEST_CONTROLS_STATUS__DISABLE_AGC_TO_A2__CLR(dst) \
52926                     (dst) = ((dst) &\
52927                     ~0x08000000U) | ((u_int32_t)(0) << 27)
52928
52929 /* macros for field cf_debugport_en */
52930 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_EN__SHIFT                         28
52931 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_EN__WIDTH                          1
52932 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_EN__MASK                 0x10000000U
52933 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_EN__READ(src) \
52934                     (((u_int32_t)(src)\
52935                     & 0x10000000U) >> 28)
52936 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_EN__WRITE(src) \
52937                     (((u_int32_t)(src)\
52938                     << 28) & 0x10000000U)
52939 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_EN__MODIFY(dst, src) \
52940                     (dst) = ((dst) &\
52941                     ~0x10000000U) | (((u_int32_t)(src) <<\
52942                     28) & 0x10000000U)
52943 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_EN__VERIFY(src) \
52944                     (!((((u_int32_t)(src)\
52945                     << 28) & ~0x10000000U)))
52946 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_EN__SET(dst) \
52947                     (dst) = ((dst) &\
52948                     ~0x10000000U) | ((u_int32_t)(1) << 28)
52949 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_EN__CLR(dst) \
52950                     (dst) = ((dst) &\
52951                     ~0x10000000U) | ((u_int32_t)(0) << 28)
52952
52953 /* macros for field cf_debugport_sel */
52954 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_SEL__SHIFT                        29
52955 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_SEL__WIDTH                         3
52956 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_SEL__MASK                0xe0000000U
52957 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_SEL__READ(src) \
52958                     (((u_int32_t)(src)\
52959                     & 0xe0000000U) >> 29)
52960 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_SEL__WRITE(src) \
52961                     (((u_int32_t)(src)\
52962                     << 29) & 0xe0000000U)
52963 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_SEL__MODIFY(dst, src) \
52964                     (dst) = ((dst) &\
52965                     ~0xe0000000U) | (((u_int32_t)(src) <<\
52966                     29) & 0xe0000000U)
52967 #define TEST_CONTROLS_STATUS__CF_DEBUGPORT_SEL__VERIFY(src) \
52968                     (!((((u_int32_t)(src)\
52969                     << 29) & ~0xe0000000U)))
52970 #define TEST_CONTROLS_STATUS__TYPE                                    u_int32_t
52971 #define TEST_CONTROLS_STATUS__READ                                  0xf88fffffU
52972 #define TEST_CONTROLS_STATUS__WRITE                                 0xf88fffffU
52973
52974 #endif /* __TEST_CONTROLS_STATUS_MACRO__ */
52975
52976
52977 /* macros for bb_reg_block.bb_sm_reg_map.BB_test_controls_status */
52978 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TEST_CONTROLS_STATUS__NUM        1
52979
52980 /* macros for BlueprintGlobalNameSpace::tstdac */
52981 #ifndef __TSTDAC_MACRO__
52982 #define __TSTDAC_MACRO__
52983
52984 /* macros for field tstdac_out_q */
52985 #define TSTDAC__TSTDAC_OUT_Q__SHIFT                                           0
52986 #define TSTDAC__TSTDAC_OUT_Q__WIDTH                                          10
52987 #define TSTDAC__TSTDAC_OUT_Q__MASK                                  0x000003ffU
52988 #define TSTDAC__TSTDAC_OUT_Q__READ(src)          (u_int32_t)(src) & 0x000003ffU
52989
52990 /* macros for field tstdac_out_i */
52991 #define TSTDAC__TSTDAC_OUT_I__SHIFT                                          10
52992 #define TSTDAC__TSTDAC_OUT_I__WIDTH                                          10
52993 #define TSTDAC__TSTDAC_OUT_I__MASK                                  0x000ffc00U
52994 #define TSTDAC__TSTDAC_OUT_I__READ(src) \
52995                     (((u_int32_t)(src)\
52996                     & 0x000ffc00U) >> 10)
52997 #define TSTDAC__TYPE                                                  u_int32_t
52998 #define TSTDAC__READ                                                0x000fffffU
52999
53000 #endif /* __TSTDAC_MACRO__ */
53001
53002
53003 /* macros for bb_reg_block.bb_sm_reg_map.BB_tstdac */
53004 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TSTDAC__NUM                      1
53005
53006 /* macros for BlueprintGlobalNameSpace::channel_status */
53007 #ifndef __CHANNEL_STATUS_MACRO__
53008 #define __CHANNEL_STATUS_MACRO__
53009
53010 /* macros for field bt_active */
53011 #define CHANNEL_STATUS__BT_ACTIVE__SHIFT                                      0
53012 #define CHANNEL_STATUS__BT_ACTIVE__WIDTH                                      1
53013 #define CHANNEL_STATUS__BT_ACTIVE__MASK                             0x00000001U
53014 #define CHANNEL_STATUS__BT_ACTIVE__READ(src)     (u_int32_t)(src) & 0x00000001U
53015 #define CHANNEL_STATUS__BT_ACTIVE__SET(dst) \
53016                     (dst) = ((dst) &\
53017                     ~0x00000001U) | (u_int32_t)(1)
53018 #define CHANNEL_STATUS__BT_ACTIVE__CLR(dst) \
53019                     (dst) = ((dst) &\
53020                     ~0x00000001U) | (u_int32_t)(0)
53021
53022 /* macros for field rx_clear_raw */
53023 #define CHANNEL_STATUS__RX_CLEAR_RAW__SHIFT                                   1
53024 #define CHANNEL_STATUS__RX_CLEAR_RAW__WIDTH                                   1
53025 #define CHANNEL_STATUS__RX_CLEAR_RAW__MASK                          0x00000002U
53026 #define CHANNEL_STATUS__RX_CLEAR_RAW__READ(src) \
53027                     (((u_int32_t)(src)\
53028                     & 0x00000002U) >> 1)
53029 #define CHANNEL_STATUS__RX_CLEAR_RAW__SET(dst) \
53030                     (dst) = ((dst) &\
53031                     ~0x00000002U) | ((u_int32_t)(1) << 1)
53032 #define CHANNEL_STATUS__RX_CLEAR_RAW__CLR(dst) \
53033                     (dst) = ((dst) &\
53034                     ~0x00000002U) | ((u_int32_t)(0) << 1)
53035
53036 /* macros for field rx_clear_mac */
53037 #define CHANNEL_STATUS__RX_CLEAR_MAC__SHIFT                                   2
53038 #define CHANNEL_STATUS__RX_CLEAR_MAC__WIDTH                                   1
53039 #define CHANNEL_STATUS__RX_CLEAR_MAC__MASK                          0x00000004U
53040 #define CHANNEL_STATUS__RX_CLEAR_MAC__READ(src) \
53041                     (((u_int32_t)(src)\
53042                     & 0x00000004U) >> 2)
53043 #define CHANNEL_STATUS__RX_CLEAR_MAC__SET(dst) \
53044                     (dst) = ((dst) &\
53045                     ~0x00000004U) | ((u_int32_t)(1) << 2)
53046 #define CHANNEL_STATUS__RX_CLEAR_MAC__CLR(dst) \
53047                     (dst) = ((dst) &\
53048                     ~0x00000004U) | ((u_int32_t)(0) << 2)
53049
53050 /* macros for field rx_clear_pad */
53051 #define CHANNEL_STATUS__RX_CLEAR_PAD__SHIFT                                   3
53052 #define CHANNEL_STATUS__RX_CLEAR_PAD__WIDTH                                   1
53053 #define CHANNEL_STATUS__RX_CLEAR_PAD__MASK                          0x00000008U
53054 #define CHANNEL_STATUS__RX_CLEAR_PAD__READ(src) \
53055                     (((u_int32_t)(src)\
53056                     & 0x00000008U) >> 3)
53057 #define CHANNEL_STATUS__RX_CLEAR_PAD__SET(dst) \
53058                     (dst) = ((dst) &\
53059                     ~0x00000008U) | ((u_int32_t)(1) << 3)
53060 #define CHANNEL_STATUS__RX_CLEAR_PAD__CLR(dst) \
53061                     (dst) = ((dst) &\
53062                     ~0x00000008U) | ((u_int32_t)(0) << 3)
53063
53064 /* macros for field bb_sw_out_0 */
53065 #define CHANNEL_STATUS__BB_SW_OUT_0__SHIFT                                    4
53066 #define CHANNEL_STATUS__BB_SW_OUT_0__WIDTH                                    2
53067 #define CHANNEL_STATUS__BB_SW_OUT_0__MASK                           0x00000030U
53068 #define CHANNEL_STATUS__BB_SW_OUT_0__READ(src) \
53069                     (((u_int32_t)(src)\
53070                     & 0x00000030U) >> 4)
53071
53072 /* macros for field bb_sw_out_1 */
53073 #define CHANNEL_STATUS__BB_SW_OUT_1__SHIFT                                    6
53074 #define CHANNEL_STATUS__BB_SW_OUT_1__WIDTH                                    2
53075 #define CHANNEL_STATUS__BB_SW_OUT_1__MASK                           0x000000c0U
53076 #define CHANNEL_STATUS__BB_SW_OUT_1__READ(src) \
53077                     (((u_int32_t)(src)\
53078                     & 0x000000c0U) >> 6)
53079
53080 /* macros for field bb_sw_out_2 */
53081 #define CHANNEL_STATUS__BB_SW_OUT_2__SHIFT                                    8
53082 #define CHANNEL_STATUS__BB_SW_OUT_2__WIDTH                                    2
53083 #define CHANNEL_STATUS__BB_SW_OUT_2__MASK                           0x00000300U
53084 #define CHANNEL_STATUS__BB_SW_OUT_2__READ(src) \
53085                     (((u_int32_t)(src)\
53086                     & 0x00000300U) >> 8)
53087
53088 /* macros for field bb_sw_com_out */
53089 #define CHANNEL_STATUS__BB_SW_COM_OUT__SHIFT                                 10
53090 #define CHANNEL_STATUS__BB_SW_COM_OUT__WIDTH                                  4
53091 #define CHANNEL_STATUS__BB_SW_COM_OUT__MASK                         0x00003c00U
53092 #define CHANNEL_STATUS__BB_SW_COM_OUT__READ(src) \
53093                     (((u_int32_t)(src)\
53094                     & 0x00003c00U) >> 10)
53095
53096 /* macros for field ant_div_cfg_used */
53097 #define CHANNEL_STATUS__ANT_DIV_CFG_USED__SHIFT                              14
53098 #define CHANNEL_STATUS__ANT_DIV_CFG_USED__WIDTH                               3
53099 #define CHANNEL_STATUS__ANT_DIV_CFG_USED__MASK                      0x0001c000U
53100 #define CHANNEL_STATUS__ANT_DIV_CFG_USED__READ(src) \
53101                     (((u_int32_t)(src)\
53102                     & 0x0001c000U) >> 14)
53103 #define CHANNEL_STATUS__TYPE                                          u_int32_t
53104 #define CHANNEL_STATUS__READ                                        0x0001ffffU
53105
53106 #endif /* __CHANNEL_STATUS_MACRO__ */
53107
53108
53109 /* macros for bb_reg_block.bb_sm_reg_map.BB_channel_status */
53110 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CHANNEL_STATUS__NUM              1
53111
53112 /* macros for BlueprintGlobalNameSpace::chaninfo_ctrl */
53113 #ifndef __CHANINFO_CTRL_MACRO__
53114 #define __CHANINFO_CTRL_MACRO__
53115
53116 /* macros for field capture_chan_info */
53117 #define CHANINFO_CTRL__CAPTURE_CHAN_INFO__SHIFT                               0
53118 #define CHANINFO_CTRL__CAPTURE_CHAN_INFO__WIDTH                               1
53119 #define CHANINFO_CTRL__CAPTURE_CHAN_INFO__MASK                      0x00000001U
53120 #define CHANINFO_CTRL__CAPTURE_CHAN_INFO__READ(src) \
53121                     (u_int32_t)(src)\
53122                     & 0x00000001U
53123 #define CHANINFO_CTRL__CAPTURE_CHAN_INFO__WRITE(src) \
53124                     ((u_int32_t)(src)\
53125                     & 0x00000001U)
53126 #define CHANINFO_CTRL__CAPTURE_CHAN_INFO__MODIFY(dst, src) \
53127                     (dst) = ((dst) &\
53128                     ~0x00000001U) | ((u_int32_t)(src) &\
53129                     0x00000001U)
53130 #define CHANINFO_CTRL__CAPTURE_CHAN_INFO__VERIFY(src) \
53131                     (!(((u_int32_t)(src)\
53132                     & ~0x00000001U)))
53133 #define CHANINFO_CTRL__CAPTURE_CHAN_INFO__SET(dst) \
53134                     (dst) = ((dst) &\
53135                     ~0x00000001U) | (u_int32_t)(1)
53136 #define CHANINFO_CTRL__CAPTURE_CHAN_INFO__CLR(dst) \
53137                     (dst) = ((dst) &\
53138                     ~0x00000001U) | (u_int32_t)(0)
53139
53140 /* macros for field disable_chaninfomem */
53141 #define CHANINFO_CTRL__DISABLE_CHANINFOMEM__SHIFT                             1
53142 #define CHANINFO_CTRL__DISABLE_CHANINFOMEM__WIDTH                             1
53143 #define CHANINFO_CTRL__DISABLE_CHANINFOMEM__MASK                    0x00000002U
53144 #define CHANINFO_CTRL__DISABLE_CHANINFOMEM__READ(src) \
53145                     (((u_int32_t)(src)\
53146                     & 0x00000002U) >> 1)
53147 #define CHANINFO_CTRL__DISABLE_CHANINFOMEM__WRITE(src) \
53148                     (((u_int32_t)(src)\
53149                     << 1) & 0x00000002U)
53150 #define CHANINFO_CTRL__DISABLE_CHANINFOMEM__MODIFY(dst, src) \
53151                     (dst) = ((dst) &\
53152                     ~0x00000002U) | (((u_int32_t)(src) <<\
53153                     1) & 0x00000002U)
53154 #define CHANINFO_CTRL__DISABLE_CHANINFOMEM__VERIFY(src) \
53155                     (!((((u_int32_t)(src)\
53156                     << 1) & ~0x00000002U)))
53157 #define CHANINFO_CTRL__DISABLE_CHANINFOMEM__SET(dst) \
53158                     (dst) = ((dst) &\
53159                     ~0x00000002U) | ((u_int32_t)(1) << 1)
53160 #define CHANINFO_CTRL__DISABLE_CHANINFOMEM__CLR(dst) \
53161                     (dst) = ((dst) &\
53162                     ~0x00000002U) | ((u_int32_t)(0) << 1)
53163
53164 /* macros for field capture_sounding_packet */
53165 #define CHANINFO_CTRL__CAPTURE_SOUNDING_PACKET__SHIFT                         2
53166 #define CHANINFO_CTRL__CAPTURE_SOUNDING_PACKET__WIDTH                         1
53167 #define CHANINFO_CTRL__CAPTURE_SOUNDING_PACKET__MASK                0x00000004U
53168 #define CHANINFO_CTRL__CAPTURE_SOUNDING_PACKET__READ(src) \
53169                     (((u_int32_t)(src)\
53170                     & 0x00000004U) >> 2)
53171 #define CHANINFO_CTRL__CAPTURE_SOUNDING_PACKET__WRITE(src) \
53172                     (((u_int32_t)(src)\
53173                     << 2) & 0x00000004U)
53174 #define CHANINFO_CTRL__CAPTURE_SOUNDING_PACKET__MODIFY(dst, src) \
53175                     (dst) = ((dst) &\
53176                     ~0x00000004U) | (((u_int32_t)(src) <<\
53177                     2) & 0x00000004U)
53178 #define CHANINFO_CTRL__CAPTURE_SOUNDING_PACKET__VERIFY(src) \
53179                     (!((((u_int32_t)(src)\
53180                     << 2) & ~0x00000004U)))
53181 #define CHANINFO_CTRL__CAPTURE_SOUNDING_PACKET__SET(dst) \
53182                     (dst) = ((dst) &\
53183                     ~0x00000004U) | ((u_int32_t)(1) << 2)
53184 #define CHANINFO_CTRL__CAPTURE_SOUNDING_PACKET__CLR(dst) \
53185                     (dst) = ((dst) &\
53186                     ~0x00000004U) | ((u_int32_t)(0) << 2)
53187
53188 /* macros for field chaninfomem_s2_read */
53189 #define CHANINFO_CTRL__CHANINFOMEM_S2_READ__SHIFT                             3
53190 #define CHANINFO_CTRL__CHANINFOMEM_S2_READ__WIDTH                             1
53191 #define CHANINFO_CTRL__CHANINFOMEM_S2_READ__MASK                    0x00000008U
53192 #define CHANINFO_CTRL__CHANINFOMEM_S2_READ__READ(src) \
53193                     (((u_int32_t)(src)\
53194                     & 0x00000008U) >> 3)
53195 #define CHANINFO_CTRL__CHANINFOMEM_S2_READ__WRITE(src) \
53196                     (((u_int32_t)(src)\
53197                     << 3) & 0x00000008U)
53198 #define CHANINFO_CTRL__CHANINFOMEM_S2_READ__MODIFY(dst, src) \
53199                     (dst) = ((dst) &\
53200                     ~0x00000008U) | (((u_int32_t)(src) <<\
53201                     3) & 0x00000008U)
53202 #define CHANINFO_CTRL__CHANINFOMEM_S2_READ__VERIFY(src) \
53203                     (!((((u_int32_t)(src)\
53204                     << 3) & ~0x00000008U)))
53205 #define CHANINFO_CTRL__CHANINFOMEM_S2_READ__SET(dst) \
53206                     (dst) = ((dst) &\
53207                     ~0x00000008U) | ((u_int32_t)(1) << 3)
53208 #define CHANINFO_CTRL__CHANINFOMEM_S2_READ__CLR(dst) \
53209                     (dst) = ((dst) &\
53210                     ~0x00000008U) | ((u_int32_t)(0) << 3)
53211 #define CHANINFO_CTRL__TYPE                                           u_int32_t
53212 #define CHANINFO_CTRL__READ                                         0x0000000fU
53213 #define CHANINFO_CTRL__WRITE                                        0x0000000fU
53214
53215 #endif /* __CHANINFO_CTRL_MACRO__ */
53216
53217
53218 /* macros for bb_reg_block.bb_sm_reg_map.BB_chaninfo_ctrl */
53219 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CHANINFO_CTRL__NUM               1
53220
53221 /* macros for BlueprintGlobalNameSpace::chan_info_noise_pwr */
53222 #ifndef __CHAN_INFO_NOISE_PWR_MACRO__
53223 #define __CHAN_INFO_NOISE_PWR_MACRO__
53224
53225 /* macros for field noise_power */
53226 #define CHAN_INFO_NOISE_PWR__NOISE_POWER__SHIFT                               0
53227 #define CHAN_INFO_NOISE_PWR__NOISE_POWER__WIDTH                              12
53228 #define CHAN_INFO_NOISE_PWR__NOISE_POWER__MASK                      0x00000fffU
53229 #define CHAN_INFO_NOISE_PWR__NOISE_POWER__READ(src) \
53230                     (u_int32_t)(src)\
53231                     & 0x00000fffU
53232 #define CHAN_INFO_NOISE_PWR__TYPE                                     u_int32_t
53233 #define CHAN_INFO_NOISE_PWR__READ                                   0x00000fffU
53234
53235 #endif /* __CHAN_INFO_NOISE_PWR_MACRO__ */
53236
53237
53238 /* macros for bb_reg_block.bb_sm_reg_map.BB_chan_info_noise_pwr */
53239 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CHAN_INFO_NOISE_PWR__NUM         1
53240
53241 /* macros for BlueprintGlobalNameSpace::chan_info_gain_diff */
53242 #ifndef __CHAN_INFO_GAIN_DIFF_MACRO__
53243 #define __CHAN_INFO_GAIN_DIFF_MACRO__
53244
53245 /* macros for field fine_ppm */
53246 #define CHAN_INFO_GAIN_DIFF__FINE_PPM__SHIFT                                  0
53247 #define CHAN_INFO_GAIN_DIFF__FINE_PPM__WIDTH                                 12
53248 #define CHAN_INFO_GAIN_DIFF__FINE_PPM__MASK                         0x00000fffU
53249 #define CHAN_INFO_GAIN_DIFF__FINE_PPM__READ(src) (u_int32_t)(src) & 0x00000fffU
53250
53251 /* macros for field analog_gain_diff_01 */
53252 #define CHAN_INFO_GAIN_DIFF__ANALOG_GAIN_DIFF_01__SHIFT                      12
53253 #define CHAN_INFO_GAIN_DIFF__ANALOG_GAIN_DIFF_01__WIDTH                       7
53254 #define CHAN_INFO_GAIN_DIFF__ANALOG_GAIN_DIFF_01__MASK              0x0007f000U
53255 #define CHAN_INFO_GAIN_DIFF__ANALOG_GAIN_DIFF_01__READ(src) \
53256                     (((u_int32_t)(src)\
53257                     & 0x0007f000U) >> 12)
53258
53259 /* macros for field analog_gain_diff_02 */
53260 #define CHAN_INFO_GAIN_DIFF__ANALOG_GAIN_DIFF_02__SHIFT                      19
53261 #define CHAN_INFO_GAIN_DIFF__ANALOG_GAIN_DIFF_02__WIDTH                       7
53262 #define CHAN_INFO_GAIN_DIFF__ANALOG_GAIN_DIFF_02__MASK              0x03f80000U
53263 #define CHAN_INFO_GAIN_DIFF__ANALOG_GAIN_DIFF_02__READ(src) \
53264                     (((u_int32_t)(src)\
53265                     & 0x03f80000U) >> 19)
53266 #define CHAN_INFO_GAIN_DIFF__TYPE                                     u_int32_t
53267 #define CHAN_INFO_GAIN_DIFF__READ                                   0x03ffffffU
53268
53269 #endif /* __CHAN_INFO_GAIN_DIFF_MACRO__ */
53270
53271
53272 /* macros for bb_reg_block.bb_sm_reg_map.BB_chan_info_gain_diff */
53273 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CHAN_INFO_GAIN_DIFF__NUM         1
53274
53275 /* macros for BlueprintGlobalNameSpace::chan_info_fine_timing */
53276 #ifndef __CHAN_INFO_FINE_TIMING_MACRO__
53277 #define __CHAN_INFO_FINE_TIMING_MACRO__
53278
53279 /* macros for field coarse_ppm */
53280 #define CHAN_INFO_FINE_TIMING__COARSE_PPM__SHIFT                              0
53281 #define CHAN_INFO_FINE_TIMING__COARSE_PPM__WIDTH                             12
53282 #define CHAN_INFO_FINE_TIMING__COARSE_PPM__MASK                     0x00000fffU
53283 #define CHAN_INFO_FINE_TIMING__COARSE_PPM__READ(src) \
53284                     (u_int32_t)(src)\
53285                     & 0x00000fffU
53286
53287 /* macros for field fine_timing */
53288 #define CHAN_INFO_FINE_TIMING__FINE_TIMING__SHIFT                            12
53289 #define CHAN_INFO_FINE_TIMING__FINE_TIMING__WIDTH                            10
53290 #define CHAN_INFO_FINE_TIMING__FINE_TIMING__MASK                    0x003ff000U
53291 #define CHAN_INFO_FINE_TIMING__FINE_TIMING__READ(src) \
53292                     (((u_int32_t)(src)\
53293                     & 0x003ff000U) >> 12)
53294 #define CHAN_INFO_FINE_TIMING__TYPE                                   u_int32_t
53295 #define CHAN_INFO_FINE_TIMING__READ                                 0x003fffffU
53296
53297 #endif /* __CHAN_INFO_FINE_TIMING_MACRO__ */
53298
53299
53300 /* macros for bb_reg_block.bb_sm_reg_map.BB_chan_info_fine_timing */
53301 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CHAN_INFO_FINE_TIMING__NUM       1
53302
53303 /* macros for BlueprintGlobalNameSpace::chan_info_gain_b0 */
53304 #ifndef __CHAN_INFO_GAIN_B0_MACRO__
53305 #define __CHAN_INFO_GAIN_B0_MACRO__
53306
53307 /* macros for field chan_info_rssi_0 */
53308 #define CHAN_INFO_GAIN_B0__CHAN_INFO_RSSI_0__SHIFT                            0
53309 #define CHAN_INFO_GAIN_B0__CHAN_INFO_RSSI_0__WIDTH                            8
53310 #define CHAN_INFO_GAIN_B0__CHAN_INFO_RSSI_0__MASK                   0x000000ffU
53311 #define CHAN_INFO_GAIN_B0__CHAN_INFO_RSSI_0__READ(src) \
53312                     (u_int32_t)(src)\
53313                     & 0x000000ffU
53314
53315 /* macros for field chan_info_rf_gain_0 */
53316 #define CHAN_INFO_GAIN_B0__CHAN_INFO_RF_GAIN_0__SHIFT                         8
53317 #define CHAN_INFO_GAIN_B0__CHAN_INFO_RF_GAIN_0__WIDTH                         8
53318 #define CHAN_INFO_GAIN_B0__CHAN_INFO_RF_GAIN_0__MASK                0x0000ff00U
53319 #define CHAN_INFO_GAIN_B0__CHAN_INFO_RF_GAIN_0__READ(src) \
53320                     (((u_int32_t)(src)\
53321                     & 0x0000ff00U) >> 8)
53322
53323 /* macros for field chan_info_mb_gain_0 */
53324 #define CHAN_INFO_GAIN_B0__CHAN_INFO_MB_GAIN_0__SHIFT                        16
53325 #define CHAN_INFO_GAIN_B0__CHAN_INFO_MB_GAIN_0__WIDTH                         7
53326 #define CHAN_INFO_GAIN_B0__CHAN_INFO_MB_GAIN_0__MASK                0x007f0000U
53327 #define CHAN_INFO_GAIN_B0__CHAN_INFO_MB_GAIN_0__READ(src) \
53328                     (((u_int32_t)(src)\
53329                     & 0x007f0000U) >> 16)
53330
53331 /* macros for field chan_info_xatten1_sw_0 */
53332 #define CHAN_INFO_GAIN_B0__CHAN_INFO_XATTEN1_SW_0__SHIFT                     23
53333 #define CHAN_INFO_GAIN_B0__CHAN_INFO_XATTEN1_SW_0__WIDTH                      1
53334 #define CHAN_INFO_GAIN_B0__CHAN_INFO_XATTEN1_SW_0__MASK             0x00800000U
53335 #define CHAN_INFO_GAIN_B0__CHAN_INFO_XATTEN1_SW_0__READ(src) \
53336                     (((u_int32_t)(src)\
53337                     & 0x00800000U) >> 23)
53338 #define CHAN_INFO_GAIN_B0__CHAN_INFO_XATTEN1_SW_0__SET(dst) \
53339                     (dst) = ((dst) &\
53340                     ~0x00800000U) | ((u_int32_t)(1) << 23)
53341 #define CHAN_INFO_GAIN_B0__CHAN_INFO_XATTEN1_SW_0__CLR(dst) \
53342                     (dst) = ((dst) &\
53343                     ~0x00800000U) | ((u_int32_t)(0) << 23)
53344
53345 /* macros for field chan_info_xatten2_sw_0 */
53346 #define CHAN_INFO_GAIN_B0__CHAN_INFO_XATTEN2_SW_0__SHIFT                     24
53347 #define CHAN_INFO_GAIN_B0__CHAN_INFO_XATTEN2_SW_0__WIDTH                      1
53348 #define CHAN_INFO_GAIN_B0__CHAN_INFO_XATTEN2_SW_0__MASK             0x01000000U
53349 #define CHAN_INFO_GAIN_B0__CHAN_INFO_XATTEN2_SW_0__READ(src) \
53350                     (((u_int32_t)(src)\
53351                     & 0x01000000U) >> 24)
53352 #define CHAN_INFO_GAIN_B0__CHAN_INFO_XATTEN2_SW_0__SET(dst) \
53353                     (dst) = ((dst) &\
53354                     ~0x01000000U) | ((u_int32_t)(1) << 24)
53355 #define CHAN_INFO_GAIN_B0__CHAN_INFO_XATTEN2_SW_0__CLR(dst) \
53356                     (dst) = ((dst) &\
53357                     ~0x01000000U) | ((u_int32_t)(0) << 24)
53358 #define CHAN_INFO_GAIN_B0__TYPE                                       u_int32_t
53359 #define CHAN_INFO_GAIN_B0__READ                                     0x01ffffffU
53360
53361 #endif /* __CHAN_INFO_GAIN_B0_MACRO__ */
53362
53363
53364 /* macros for bb_reg_block.bb_sm_reg_map.BB_chan_info_gain_b0 */
53365 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CHAN_INFO_GAIN_B0__NUM           1
53366
53367 /* macros for BlueprintGlobalNameSpace::scrambler_seed */
53368 #ifndef __SCRAMBLER_SEED_MACRO__
53369 #define __SCRAMBLER_SEED_MACRO__
53370
53371 /* macros for field fixed_scrambler_seed */
53372 #define SCRAMBLER_SEED__FIXED_SCRAMBLER_SEED__SHIFT                           0
53373 #define SCRAMBLER_SEED__FIXED_SCRAMBLER_SEED__WIDTH                           7
53374 #define SCRAMBLER_SEED__FIXED_SCRAMBLER_SEED__MASK                  0x0000007fU
53375 #define SCRAMBLER_SEED__FIXED_SCRAMBLER_SEED__READ(src) \
53376                     (u_int32_t)(src)\
53377                     & 0x0000007fU
53378 #define SCRAMBLER_SEED__FIXED_SCRAMBLER_SEED__WRITE(src) \
53379                     ((u_int32_t)(src)\
53380                     & 0x0000007fU)
53381 #define SCRAMBLER_SEED__FIXED_SCRAMBLER_SEED__MODIFY(dst, src) \
53382                     (dst) = ((dst) &\
53383                     ~0x0000007fU) | ((u_int32_t)(src) &\
53384                     0x0000007fU)
53385 #define SCRAMBLER_SEED__FIXED_SCRAMBLER_SEED__VERIFY(src) \
53386                     (!(((u_int32_t)(src)\
53387                     & ~0x0000007fU)))
53388 #define SCRAMBLER_SEED__TYPE                                          u_int32_t
53389 #define SCRAMBLER_SEED__READ                                        0x0000007fU
53390 #define SCRAMBLER_SEED__WRITE                                       0x0000007fU
53391
53392 #endif /* __SCRAMBLER_SEED_MACRO__ */
53393
53394
53395 /* macros for bb_reg_block.bb_sm_reg_map.BB_scrambler_seed */
53396 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_SCRAMBLER_SEED__NUM              1
53397
53398 /* macros for BlueprintGlobalNameSpace::bbb_tx_ctrl */
53399 #ifndef __BBB_TX_CTRL_MACRO__
53400 #define __BBB_TX_CTRL_MACRO__
53401
53402 /* macros for field disable_scrambler */
53403 #define BBB_TX_CTRL__DISABLE_SCRAMBLER__SHIFT                                 0
53404 #define BBB_TX_CTRL__DISABLE_SCRAMBLER__WIDTH                                 1
53405 #define BBB_TX_CTRL__DISABLE_SCRAMBLER__MASK                        0x00000001U
53406 #define BBB_TX_CTRL__DISABLE_SCRAMBLER__READ(src) \
53407                     (u_int32_t)(src)\
53408                     & 0x00000001U
53409 #define BBB_TX_CTRL__DISABLE_SCRAMBLER__WRITE(src) \
53410                     ((u_int32_t)(src)\
53411                     & 0x00000001U)
53412 #define BBB_TX_CTRL__DISABLE_SCRAMBLER__MODIFY(dst, src) \
53413                     (dst) = ((dst) &\
53414                     ~0x00000001U) | ((u_int32_t)(src) &\
53415                     0x00000001U)
53416 #define BBB_TX_CTRL__DISABLE_SCRAMBLER__VERIFY(src) \
53417                     (!(((u_int32_t)(src)\
53418                     & ~0x00000001U)))
53419 #define BBB_TX_CTRL__DISABLE_SCRAMBLER__SET(dst) \
53420                     (dst) = ((dst) &\
53421                     ~0x00000001U) | (u_int32_t)(1)
53422 #define BBB_TX_CTRL__DISABLE_SCRAMBLER__CLR(dst) \
53423                     (dst) = ((dst) &\
53424                     ~0x00000001U) | (u_int32_t)(0)
53425
53426 /* macros for field use_scrambler_seed */
53427 #define BBB_TX_CTRL__USE_SCRAMBLER_SEED__SHIFT                                1
53428 #define BBB_TX_CTRL__USE_SCRAMBLER_SEED__WIDTH                                1
53429 #define BBB_TX_CTRL__USE_SCRAMBLER_SEED__MASK                       0x00000002U
53430 #define BBB_TX_CTRL__USE_SCRAMBLER_SEED__READ(src) \
53431                     (((u_int32_t)(src)\
53432                     & 0x00000002U) >> 1)
53433 #define BBB_TX_CTRL__USE_SCRAMBLER_SEED__WRITE(src) \
53434                     (((u_int32_t)(src)\
53435                     << 1) & 0x00000002U)
53436 #define BBB_TX_CTRL__USE_SCRAMBLER_SEED__MODIFY(dst, src) \
53437                     (dst) = ((dst) &\
53438                     ~0x00000002U) | (((u_int32_t)(src) <<\
53439                     1) & 0x00000002U)
53440 #define BBB_TX_CTRL__USE_SCRAMBLER_SEED__VERIFY(src) \
53441                     (!((((u_int32_t)(src)\
53442                     << 1) & ~0x00000002U)))
53443 #define BBB_TX_CTRL__USE_SCRAMBLER_SEED__SET(dst) \
53444                     (dst) = ((dst) &\
53445                     ~0x00000002U) | ((u_int32_t)(1) << 1)
53446 #define BBB_TX_CTRL__USE_SCRAMBLER_SEED__CLR(dst) \
53447                     (dst) = ((dst) &\
53448                     ~0x00000002U) | ((u_int32_t)(0) << 1)
53449
53450 /* macros for field tx_dac_scale_cck */
53451 #define BBB_TX_CTRL__TX_DAC_SCALE_CCK__SHIFT                                  2
53452 #define BBB_TX_CTRL__TX_DAC_SCALE_CCK__WIDTH                                  2
53453 #define BBB_TX_CTRL__TX_DAC_SCALE_CCK__MASK                         0x0000000cU
53454 #define BBB_TX_CTRL__TX_DAC_SCALE_CCK__READ(src) \
53455                     (((u_int32_t)(src)\
53456                     & 0x0000000cU) >> 2)
53457 #define BBB_TX_CTRL__TX_DAC_SCALE_CCK__WRITE(src) \
53458                     (((u_int32_t)(src)\
53459                     << 2) & 0x0000000cU)
53460 #define BBB_TX_CTRL__TX_DAC_SCALE_CCK__MODIFY(dst, src) \
53461                     (dst) = ((dst) &\
53462                     ~0x0000000cU) | (((u_int32_t)(src) <<\
53463                     2) & 0x0000000cU)
53464 #define BBB_TX_CTRL__TX_DAC_SCALE_CCK__VERIFY(src) \
53465                     (!((((u_int32_t)(src)\
53466                     << 2) & ~0x0000000cU)))
53467
53468 /* macros for field txfir_japan_cck */
53469 #define BBB_TX_CTRL__TXFIR_JAPAN_CCK__SHIFT                                   4
53470 #define BBB_TX_CTRL__TXFIR_JAPAN_CCK__WIDTH                                   1
53471 #define BBB_TX_CTRL__TXFIR_JAPAN_CCK__MASK                          0x00000010U
53472 #define BBB_TX_CTRL__TXFIR_JAPAN_CCK__READ(src) \
53473                     (((u_int32_t)(src)\
53474                     & 0x00000010U) >> 4)
53475 #define BBB_TX_CTRL__TXFIR_JAPAN_CCK__WRITE(src) \
53476                     (((u_int32_t)(src)\
53477                     << 4) & 0x00000010U)
53478 #define BBB_TX_CTRL__TXFIR_JAPAN_CCK__MODIFY(dst, src) \
53479                     (dst) = ((dst) &\
53480                     ~0x00000010U) | (((u_int32_t)(src) <<\
53481                     4) & 0x00000010U)
53482 #define BBB_TX_CTRL__TXFIR_JAPAN_CCK__VERIFY(src) \
53483                     (!((((u_int32_t)(src)\
53484                     << 4) & ~0x00000010U)))
53485 #define BBB_TX_CTRL__TXFIR_JAPAN_CCK__SET(dst) \
53486                     (dst) = ((dst) &\
53487                     ~0x00000010U) | ((u_int32_t)(1) << 4)
53488 #define BBB_TX_CTRL__TXFIR_JAPAN_CCK__CLR(dst) \
53489                     (dst) = ((dst) &\
53490                     ~0x00000010U) | ((u_int32_t)(0) << 4)
53491
53492 /* macros for field allow_1mbps_short */
53493 #define BBB_TX_CTRL__ALLOW_1MBPS_SHORT__SHIFT                                 5
53494 #define BBB_TX_CTRL__ALLOW_1MBPS_SHORT__WIDTH                                 1
53495 #define BBB_TX_CTRL__ALLOW_1MBPS_SHORT__MASK                        0x00000020U
53496 #define BBB_TX_CTRL__ALLOW_1MBPS_SHORT__READ(src) \
53497                     (((u_int32_t)(src)\
53498                     & 0x00000020U) >> 5)
53499 #define BBB_TX_CTRL__ALLOW_1MBPS_SHORT__WRITE(src) \
53500                     (((u_int32_t)(src)\
53501                     << 5) & 0x00000020U)
53502 #define BBB_TX_CTRL__ALLOW_1MBPS_SHORT__MODIFY(dst, src) \
53503                     (dst) = ((dst) &\
53504                     ~0x00000020U) | (((u_int32_t)(src) <<\
53505                     5) & 0x00000020U)
53506 #define BBB_TX_CTRL__ALLOW_1MBPS_SHORT__VERIFY(src) \
53507                     (!((((u_int32_t)(src)\
53508                     << 5) & ~0x00000020U)))
53509 #define BBB_TX_CTRL__ALLOW_1MBPS_SHORT__SET(dst) \
53510                     (dst) = ((dst) &\
53511                     ~0x00000020U) | ((u_int32_t)(1) << 5)
53512 #define BBB_TX_CTRL__ALLOW_1MBPS_SHORT__CLR(dst) \
53513                     (dst) = ((dst) &\
53514                     ~0x00000020U) | ((u_int32_t)(0) << 5)
53515
53516 /* macros for field tx_cck_delay_1 */
53517 #define BBB_TX_CTRL__TX_CCK_DELAY_1__SHIFT                                    6
53518 #define BBB_TX_CTRL__TX_CCK_DELAY_1__WIDTH                                    3
53519 #define BBB_TX_CTRL__TX_CCK_DELAY_1__MASK                           0x000001c0U
53520 #define BBB_TX_CTRL__TX_CCK_DELAY_1__READ(src) \
53521                     (((u_int32_t)(src)\
53522                     & 0x000001c0U) >> 6)
53523 #define BBB_TX_CTRL__TX_CCK_DELAY_1__WRITE(src) \
53524                     (((u_int32_t)(src)\
53525                     << 6) & 0x000001c0U)
53526 #define BBB_TX_CTRL__TX_CCK_DELAY_1__MODIFY(dst, src) \
53527                     (dst) = ((dst) &\
53528                     ~0x000001c0U) | (((u_int32_t)(src) <<\
53529                     6) & 0x000001c0U)
53530 #define BBB_TX_CTRL__TX_CCK_DELAY_1__VERIFY(src) \
53531                     (!((((u_int32_t)(src)\
53532                     << 6) & ~0x000001c0U)))
53533
53534 /* macros for field tx_cck_delay_2 */
53535 #define BBB_TX_CTRL__TX_CCK_DELAY_2__SHIFT                                    9
53536 #define BBB_TX_CTRL__TX_CCK_DELAY_2__WIDTH                                    3
53537 #define BBB_TX_CTRL__TX_CCK_DELAY_2__MASK                           0x00000e00U
53538 #define BBB_TX_CTRL__TX_CCK_DELAY_2__READ(src) \
53539                     (((u_int32_t)(src)\
53540                     & 0x00000e00U) >> 9)
53541 #define BBB_TX_CTRL__TX_CCK_DELAY_2__WRITE(src) \
53542                     (((u_int32_t)(src)\
53543                     << 9) & 0x00000e00U)
53544 #define BBB_TX_CTRL__TX_CCK_DELAY_2__MODIFY(dst, src) \
53545                     (dst) = ((dst) &\
53546                     ~0x00000e00U) | (((u_int32_t)(src) <<\
53547                     9) & 0x00000e00U)
53548 #define BBB_TX_CTRL__TX_CCK_DELAY_2__VERIFY(src) \
53549                     (!((((u_int32_t)(src)\
53550                     << 9) & ~0x00000e00U)))
53551 #define BBB_TX_CTRL__TYPE                                             u_int32_t
53552 #define BBB_TX_CTRL__READ                                           0x00000fffU
53553 #define BBB_TX_CTRL__WRITE                                          0x00000fffU
53554
53555 #endif /* __BBB_TX_CTRL_MACRO__ */
53556
53557
53558 /* macros for bb_reg_block.bb_sm_reg_map.BB_bbb_tx_ctrl */
53559 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_BBB_TX_CTRL__NUM                 1
53560
53561 /* macros for BlueprintGlobalNameSpace::bbb_txfir_0 */
53562 #ifndef __BBB_TXFIR_0_MACRO__
53563 #define __BBB_TXFIR_0_MACRO__
53564
53565 /* macros for field txfir_coeff_h0 */
53566 #define BBB_TXFIR_0__TXFIR_COEFF_H0__SHIFT                                    0
53567 #define BBB_TXFIR_0__TXFIR_COEFF_H0__WIDTH                                    4
53568 #define BBB_TXFIR_0__TXFIR_COEFF_H0__MASK                           0x0000000fU
53569 #define BBB_TXFIR_0__TXFIR_COEFF_H0__READ(src)   (u_int32_t)(src) & 0x0000000fU
53570 #define BBB_TXFIR_0__TXFIR_COEFF_H0__WRITE(src) \
53571                     ((u_int32_t)(src)\
53572                     & 0x0000000fU)
53573 #define BBB_TXFIR_0__TXFIR_COEFF_H0__MODIFY(dst, src) \
53574                     (dst) = ((dst) &\
53575                     ~0x0000000fU) | ((u_int32_t)(src) &\
53576                     0x0000000fU)
53577 #define BBB_TXFIR_0__TXFIR_COEFF_H0__VERIFY(src) \
53578                     (!(((u_int32_t)(src)\
53579                     & ~0x0000000fU)))
53580
53581 /* macros for field txfir_coeff_h1 */
53582 #define BBB_TXFIR_0__TXFIR_COEFF_H1__SHIFT                                    8
53583 #define BBB_TXFIR_0__TXFIR_COEFF_H1__WIDTH                                    4
53584 #define BBB_TXFIR_0__TXFIR_COEFF_H1__MASK                           0x00000f00U
53585 #define BBB_TXFIR_0__TXFIR_COEFF_H1__READ(src) \
53586                     (((u_int32_t)(src)\
53587                     & 0x00000f00U) >> 8)
53588 #define BBB_TXFIR_0__TXFIR_COEFF_H1__WRITE(src) \
53589                     (((u_int32_t)(src)\
53590                     << 8) & 0x00000f00U)
53591 #define BBB_TXFIR_0__TXFIR_COEFF_H1__MODIFY(dst, src) \
53592                     (dst) = ((dst) &\
53593                     ~0x00000f00U) | (((u_int32_t)(src) <<\
53594                     8) & 0x00000f00U)
53595 #define BBB_TXFIR_0__TXFIR_COEFF_H1__VERIFY(src) \
53596                     (!((((u_int32_t)(src)\
53597                     << 8) & ~0x00000f00U)))
53598
53599 /* macros for field txfir_coeff_h2 */
53600 #define BBB_TXFIR_0__TXFIR_COEFF_H2__SHIFT                                   16
53601 #define BBB_TXFIR_0__TXFIR_COEFF_H2__WIDTH                                    5
53602 #define BBB_TXFIR_0__TXFIR_COEFF_H2__MASK                           0x001f0000U
53603 #define BBB_TXFIR_0__TXFIR_COEFF_H2__READ(src) \
53604                     (((u_int32_t)(src)\
53605                     & 0x001f0000U) >> 16)
53606 #define BBB_TXFIR_0__TXFIR_COEFF_H2__WRITE(src) \
53607                     (((u_int32_t)(src)\
53608                     << 16) & 0x001f0000U)
53609 #define BBB_TXFIR_0__TXFIR_COEFF_H2__MODIFY(dst, src) \
53610                     (dst) = ((dst) &\
53611                     ~0x001f0000U) | (((u_int32_t)(src) <<\
53612                     16) & 0x001f0000U)
53613 #define BBB_TXFIR_0__TXFIR_COEFF_H2__VERIFY(src) \
53614                     (!((((u_int32_t)(src)\
53615                     << 16) & ~0x001f0000U)))
53616
53617 /* macros for field txfir_coeff_h3 */
53618 #define BBB_TXFIR_0__TXFIR_COEFF_H3__SHIFT                                   24
53619 #define BBB_TXFIR_0__TXFIR_COEFF_H3__WIDTH                                    5
53620 #define BBB_TXFIR_0__TXFIR_COEFF_H3__MASK                           0x1f000000U
53621 #define BBB_TXFIR_0__TXFIR_COEFF_H3__READ(src) \
53622                     (((u_int32_t)(src)\
53623                     & 0x1f000000U) >> 24)
53624 #define BBB_TXFIR_0__TXFIR_COEFF_H3__WRITE(src) \
53625                     (((u_int32_t)(src)\
53626                     << 24) & 0x1f000000U)
53627 #define BBB_TXFIR_0__TXFIR_COEFF_H3__MODIFY(dst, src) \
53628                     (dst) = ((dst) &\
53629                     ~0x1f000000U) | (((u_int32_t)(src) <<\
53630                     24) & 0x1f000000U)
53631 #define BBB_TXFIR_0__TXFIR_COEFF_H3__VERIFY(src) \
53632                     (!((((u_int32_t)(src)\
53633                     << 24) & ~0x1f000000U)))
53634 #define BBB_TXFIR_0__TYPE                                             u_int32_t
53635 #define BBB_TXFIR_0__READ                                           0x1f1f0f0fU
53636 #define BBB_TXFIR_0__WRITE                                          0x1f1f0f0fU
53637
53638 #endif /* __BBB_TXFIR_0_MACRO__ */
53639
53640
53641 /* macros for bb_reg_block.bb_sm_reg_map.BB_bbb_txfir_0 */
53642 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_BBB_TXFIR_0__NUM                 1
53643
53644 /* macros for BlueprintGlobalNameSpace::bbb_txfir_1 */
53645 #ifndef __BBB_TXFIR_1_MACRO__
53646 #define __BBB_TXFIR_1_MACRO__
53647
53648 /* macros for field txfir_coeff_h4 */
53649 #define BBB_TXFIR_1__TXFIR_COEFF_H4__SHIFT                                    0
53650 #define BBB_TXFIR_1__TXFIR_COEFF_H4__WIDTH                                    6
53651 #define BBB_TXFIR_1__TXFIR_COEFF_H4__MASK                           0x0000003fU
53652 #define BBB_TXFIR_1__TXFIR_COEFF_H4__READ(src)   (u_int32_t)(src) & 0x0000003fU
53653 #define BBB_TXFIR_1__TXFIR_COEFF_H4__WRITE(src) \
53654                     ((u_int32_t)(src)\
53655                     & 0x0000003fU)
53656 #define BBB_TXFIR_1__TXFIR_COEFF_H4__MODIFY(dst, src) \
53657                     (dst) = ((dst) &\
53658                     ~0x0000003fU) | ((u_int32_t)(src) &\
53659                     0x0000003fU)
53660 #define BBB_TXFIR_1__TXFIR_COEFF_H4__VERIFY(src) \
53661                     (!(((u_int32_t)(src)\
53662                     & ~0x0000003fU)))
53663
53664 /* macros for field txfir_coeff_h5 */
53665 #define BBB_TXFIR_1__TXFIR_COEFF_H5__SHIFT                                    8
53666 #define BBB_TXFIR_1__TXFIR_COEFF_H5__WIDTH                                    6
53667 #define BBB_TXFIR_1__TXFIR_COEFF_H5__MASK                           0x00003f00U
53668 #define BBB_TXFIR_1__TXFIR_COEFF_H5__READ(src) \
53669                     (((u_int32_t)(src)\
53670                     & 0x00003f00U) >> 8)
53671 #define BBB_TXFIR_1__TXFIR_COEFF_H5__WRITE(src) \
53672                     (((u_int32_t)(src)\
53673                     << 8) & 0x00003f00U)
53674 #define BBB_TXFIR_1__TXFIR_COEFF_H5__MODIFY(dst, src) \
53675                     (dst) = ((dst) &\
53676                     ~0x00003f00U) | (((u_int32_t)(src) <<\
53677                     8) & 0x00003f00U)
53678 #define BBB_TXFIR_1__TXFIR_COEFF_H5__VERIFY(src) \
53679                     (!((((u_int32_t)(src)\
53680                     << 8) & ~0x00003f00U)))
53681
53682 /* macros for field txfir_coeff_h6 */
53683 #define BBB_TXFIR_1__TXFIR_COEFF_H6__SHIFT                                   16
53684 #define BBB_TXFIR_1__TXFIR_COEFF_H6__WIDTH                                    7
53685 #define BBB_TXFIR_1__TXFIR_COEFF_H6__MASK                           0x007f0000U
53686 #define BBB_TXFIR_1__TXFIR_COEFF_H6__READ(src) \
53687                     (((u_int32_t)(src)\
53688                     & 0x007f0000U) >> 16)
53689 #define BBB_TXFIR_1__TXFIR_COEFF_H6__WRITE(src) \
53690                     (((u_int32_t)(src)\
53691                     << 16) & 0x007f0000U)
53692 #define BBB_TXFIR_1__TXFIR_COEFF_H6__MODIFY(dst, src) \
53693                     (dst) = ((dst) &\
53694                     ~0x007f0000U) | (((u_int32_t)(src) <<\
53695                     16) & 0x007f0000U)
53696 #define BBB_TXFIR_1__TXFIR_COEFF_H6__VERIFY(src) \
53697                     (!((((u_int32_t)(src)\
53698                     << 16) & ~0x007f0000U)))
53699
53700 /* macros for field txfir_coeff_h7 */
53701 #define BBB_TXFIR_1__TXFIR_COEFF_H7__SHIFT                                   24
53702 #define BBB_TXFIR_1__TXFIR_COEFF_H7__WIDTH                                    7
53703 #define BBB_TXFIR_1__TXFIR_COEFF_H7__MASK                           0x7f000000U
53704 #define BBB_TXFIR_1__TXFIR_COEFF_H7__READ(src) \
53705                     (((u_int32_t)(src)\
53706                     & 0x7f000000U) >> 24)
53707 #define BBB_TXFIR_1__TXFIR_COEFF_H7__WRITE(src) \
53708                     (((u_int32_t)(src)\
53709                     << 24) & 0x7f000000U)
53710 #define BBB_TXFIR_1__TXFIR_COEFF_H7__MODIFY(dst, src) \
53711                     (dst) = ((dst) &\
53712                     ~0x7f000000U) | (((u_int32_t)(src) <<\
53713                     24) & 0x7f000000U)
53714 #define BBB_TXFIR_1__TXFIR_COEFF_H7__VERIFY(src) \
53715                     (!((((u_int32_t)(src)\
53716                     << 24) & ~0x7f000000U)))
53717 #define BBB_TXFIR_1__TYPE                                             u_int32_t
53718 #define BBB_TXFIR_1__READ                                           0x7f7f3f3fU
53719 #define BBB_TXFIR_1__WRITE                                          0x7f7f3f3fU
53720
53721 #endif /* __BBB_TXFIR_1_MACRO__ */
53722
53723
53724 /* macros for bb_reg_block.bb_sm_reg_map.BB_bbb_txfir_1 */
53725 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_BBB_TXFIR_1__NUM                 1
53726
53727 /* macros for BlueprintGlobalNameSpace::bbb_txfir_2 */
53728 #ifndef __BBB_TXFIR_2_MACRO__
53729 #define __BBB_TXFIR_2_MACRO__
53730
53731 /* macros for field txfir_coeff_h8 */
53732 #define BBB_TXFIR_2__TXFIR_COEFF_H8__SHIFT                                    0
53733 #define BBB_TXFIR_2__TXFIR_COEFF_H8__WIDTH                                    8
53734 #define BBB_TXFIR_2__TXFIR_COEFF_H8__MASK                           0x000000ffU
53735 #define BBB_TXFIR_2__TXFIR_COEFF_H8__READ(src)   (u_int32_t)(src) & 0x000000ffU
53736 #define BBB_TXFIR_2__TXFIR_COEFF_H8__WRITE(src) \
53737                     ((u_int32_t)(src)\
53738                     & 0x000000ffU)
53739 #define BBB_TXFIR_2__TXFIR_COEFF_H8__MODIFY(dst, src) \
53740                     (dst) = ((dst) &\
53741                     ~0x000000ffU) | ((u_int32_t)(src) &\
53742                     0x000000ffU)
53743 #define BBB_TXFIR_2__TXFIR_COEFF_H8__VERIFY(src) \
53744                     (!(((u_int32_t)(src)\
53745                     & ~0x000000ffU)))
53746
53747 /* macros for field txfir_coeff_h9 */
53748 #define BBB_TXFIR_2__TXFIR_COEFF_H9__SHIFT                                    8
53749 #define BBB_TXFIR_2__TXFIR_COEFF_H9__WIDTH                                    8
53750 #define BBB_TXFIR_2__TXFIR_COEFF_H9__MASK                           0x0000ff00U
53751 #define BBB_TXFIR_2__TXFIR_COEFF_H9__READ(src) \
53752                     (((u_int32_t)(src)\
53753                     & 0x0000ff00U) >> 8)
53754 #define BBB_TXFIR_2__TXFIR_COEFF_H9__WRITE(src) \
53755                     (((u_int32_t)(src)\
53756                     << 8) & 0x0000ff00U)
53757 #define BBB_TXFIR_2__TXFIR_COEFF_H9__MODIFY(dst, src) \
53758                     (dst) = ((dst) &\
53759                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
53760                     8) & 0x0000ff00U)
53761 #define BBB_TXFIR_2__TXFIR_COEFF_H9__VERIFY(src) \
53762                     (!((((u_int32_t)(src)\
53763                     << 8) & ~0x0000ff00U)))
53764
53765 /* macros for field txfir_coeff_h10 */
53766 #define BBB_TXFIR_2__TXFIR_COEFF_H10__SHIFT                                  16
53767 #define BBB_TXFIR_2__TXFIR_COEFF_H10__WIDTH                                   8
53768 #define BBB_TXFIR_2__TXFIR_COEFF_H10__MASK                          0x00ff0000U
53769 #define BBB_TXFIR_2__TXFIR_COEFF_H10__READ(src) \
53770                     (((u_int32_t)(src)\
53771                     & 0x00ff0000U) >> 16)
53772 #define BBB_TXFIR_2__TXFIR_COEFF_H10__WRITE(src) \
53773                     (((u_int32_t)(src)\
53774                     << 16) & 0x00ff0000U)
53775 #define BBB_TXFIR_2__TXFIR_COEFF_H10__MODIFY(dst, src) \
53776                     (dst) = ((dst) &\
53777                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
53778                     16) & 0x00ff0000U)
53779 #define BBB_TXFIR_2__TXFIR_COEFF_H10__VERIFY(src) \
53780                     (!((((u_int32_t)(src)\
53781                     << 16) & ~0x00ff0000U)))
53782
53783 /* macros for field txfir_coeff_h11 */
53784 #define BBB_TXFIR_2__TXFIR_COEFF_H11__SHIFT                                  24
53785 #define BBB_TXFIR_2__TXFIR_COEFF_H11__WIDTH                                   8
53786 #define BBB_TXFIR_2__TXFIR_COEFF_H11__MASK                          0xff000000U
53787 #define BBB_TXFIR_2__TXFIR_COEFF_H11__READ(src) \
53788                     (((u_int32_t)(src)\
53789                     & 0xff000000U) >> 24)
53790 #define BBB_TXFIR_2__TXFIR_COEFF_H11__WRITE(src) \
53791                     (((u_int32_t)(src)\
53792                     << 24) & 0xff000000U)
53793 #define BBB_TXFIR_2__TXFIR_COEFF_H11__MODIFY(dst, src) \
53794                     (dst) = ((dst) &\
53795                     ~0xff000000U) | (((u_int32_t)(src) <<\
53796                     24) & 0xff000000U)
53797 #define BBB_TXFIR_2__TXFIR_COEFF_H11__VERIFY(src) \
53798                     (!((((u_int32_t)(src)\
53799                     << 24) & ~0xff000000U)))
53800 #define BBB_TXFIR_2__TYPE                                             u_int32_t
53801 #define BBB_TXFIR_2__READ                                           0xffffffffU
53802 #define BBB_TXFIR_2__WRITE                                          0xffffffffU
53803
53804 #endif /* __BBB_TXFIR_2_MACRO__ */
53805
53806
53807 /* macros for bb_reg_block.bb_sm_reg_map.BB_bbb_txfir_2 */
53808 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_BBB_TXFIR_2__NUM                 1
53809
53810 /* macros for BlueprintGlobalNameSpace::heavy_clip_ctrl */
53811 #ifndef __HEAVY_CLIP_CTRL_MACRO__
53812 #define __HEAVY_CLIP_CTRL_MACRO__
53813
53814 /* macros for field cf_heavy_clip_enable */
53815 #define HEAVY_CLIP_CTRL__CF_HEAVY_CLIP_ENABLE__SHIFT                          0
53816 #define HEAVY_CLIP_CTRL__CF_HEAVY_CLIP_ENABLE__WIDTH                          9
53817 #define HEAVY_CLIP_CTRL__CF_HEAVY_CLIP_ENABLE__MASK                 0x000001ffU
53818 #define HEAVY_CLIP_CTRL__CF_HEAVY_CLIP_ENABLE__READ(src) \
53819                     (u_int32_t)(src)\
53820                     & 0x000001ffU
53821 #define HEAVY_CLIP_CTRL__CF_HEAVY_CLIP_ENABLE__WRITE(src) \
53822                     ((u_int32_t)(src)\
53823                     & 0x000001ffU)
53824 #define HEAVY_CLIP_CTRL__CF_HEAVY_CLIP_ENABLE__MODIFY(dst, src) \
53825                     (dst) = ((dst) &\
53826                     ~0x000001ffU) | ((u_int32_t)(src) &\
53827                     0x000001ffU)
53828 #define HEAVY_CLIP_CTRL__CF_HEAVY_CLIP_ENABLE__VERIFY(src) \
53829                     (!(((u_int32_t)(src)\
53830                     & ~0x000001ffU)))
53831
53832 /* macros for field pre_emp_ht40_enable */
53833 #define HEAVY_CLIP_CTRL__PRE_EMP_HT40_ENABLE__SHIFT                           9
53834 #define HEAVY_CLIP_CTRL__PRE_EMP_HT40_ENABLE__WIDTH                           1
53835 #define HEAVY_CLIP_CTRL__PRE_EMP_HT40_ENABLE__MASK                  0x00000200U
53836 #define HEAVY_CLIP_CTRL__PRE_EMP_HT40_ENABLE__READ(src) \
53837                     (((u_int32_t)(src)\
53838                     & 0x00000200U) >> 9)
53839 #define HEAVY_CLIP_CTRL__PRE_EMP_HT40_ENABLE__WRITE(src) \
53840                     (((u_int32_t)(src)\
53841                     << 9) & 0x00000200U)
53842 #define HEAVY_CLIP_CTRL__PRE_EMP_HT40_ENABLE__MODIFY(dst, src) \
53843                     (dst) = ((dst) &\
53844                     ~0x00000200U) | (((u_int32_t)(src) <<\
53845                     9) & 0x00000200U)
53846 #define HEAVY_CLIP_CTRL__PRE_EMP_HT40_ENABLE__VERIFY(src) \
53847                     (!((((u_int32_t)(src)\
53848                     << 9) & ~0x00000200U)))
53849 #define HEAVY_CLIP_CTRL__PRE_EMP_HT40_ENABLE__SET(dst) \
53850                     (dst) = ((dst) &\
53851                     ~0x00000200U) | ((u_int32_t)(1) << 9)
53852 #define HEAVY_CLIP_CTRL__PRE_EMP_HT40_ENABLE__CLR(dst) \
53853                     (dst) = ((dst) &\
53854                     ~0x00000200U) | ((u_int32_t)(0) << 9)
53855
53856 /* macros for field heavy_clip_factor_xr */
53857 #define HEAVY_CLIP_CTRL__HEAVY_CLIP_FACTOR_XR__SHIFT                         10
53858 #define HEAVY_CLIP_CTRL__HEAVY_CLIP_FACTOR_XR__WIDTH                          8
53859 #define HEAVY_CLIP_CTRL__HEAVY_CLIP_FACTOR_XR__MASK                 0x0003fc00U
53860 #define HEAVY_CLIP_CTRL__HEAVY_CLIP_FACTOR_XR__READ(src) \
53861                     (((u_int32_t)(src)\
53862                     & 0x0003fc00U) >> 10)
53863 #define HEAVY_CLIP_CTRL__HEAVY_CLIP_FACTOR_XR__WRITE(src) \
53864                     (((u_int32_t)(src)\
53865                     << 10) & 0x0003fc00U)
53866 #define HEAVY_CLIP_CTRL__HEAVY_CLIP_FACTOR_XR__MODIFY(dst, src) \
53867                     (dst) = ((dst) &\
53868                     ~0x0003fc00U) | (((u_int32_t)(src) <<\
53869                     10) & 0x0003fc00U)
53870 #define HEAVY_CLIP_CTRL__HEAVY_CLIP_FACTOR_XR__VERIFY(src) \
53871                     (!((((u_int32_t)(src)\
53872                     << 10) & ~0x0003fc00U)))
53873 #define HEAVY_CLIP_CTRL__TYPE                                         u_int32_t
53874 #define HEAVY_CLIP_CTRL__READ                                       0x0003ffffU
53875 #define HEAVY_CLIP_CTRL__WRITE                                      0x0003ffffU
53876
53877 #endif /* __HEAVY_CLIP_CTRL_MACRO__ */
53878
53879
53880 /* macros for bb_reg_block.bb_sm_reg_map.BB_heavy_clip_ctrl */
53881 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_HEAVY_CLIP_CTRL__NUM             1
53882
53883 /* macros for BlueprintGlobalNameSpace::heavy_clip_20 */
53884 #ifndef __HEAVY_CLIP_20_MACRO__
53885 #define __HEAVY_CLIP_20_MACRO__
53886
53887 /* macros for field heavy_clip_factor_0 */
53888 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_0__SHIFT                             0
53889 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_0__WIDTH                             8
53890 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_0__MASK                    0x000000ffU
53891 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_0__READ(src) \
53892                     (u_int32_t)(src)\
53893                     & 0x000000ffU
53894 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_0__WRITE(src) \
53895                     ((u_int32_t)(src)\
53896                     & 0x000000ffU)
53897 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_0__MODIFY(dst, src) \
53898                     (dst) = ((dst) &\
53899                     ~0x000000ffU) | ((u_int32_t)(src) &\
53900                     0x000000ffU)
53901 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_0__VERIFY(src) \
53902                     (!(((u_int32_t)(src)\
53903                     & ~0x000000ffU)))
53904
53905 /* macros for field heavy_clip_factor_1 */
53906 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_1__SHIFT                             8
53907 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_1__WIDTH                             8
53908 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_1__MASK                    0x0000ff00U
53909 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_1__READ(src) \
53910                     (((u_int32_t)(src)\
53911                     & 0x0000ff00U) >> 8)
53912 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_1__WRITE(src) \
53913                     (((u_int32_t)(src)\
53914                     << 8) & 0x0000ff00U)
53915 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_1__MODIFY(dst, src) \
53916                     (dst) = ((dst) &\
53917                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
53918                     8) & 0x0000ff00U)
53919 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_1__VERIFY(src) \
53920                     (!((((u_int32_t)(src)\
53921                     << 8) & ~0x0000ff00U)))
53922
53923 /* macros for field heavy_clip_factor_2 */
53924 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_2__SHIFT                            16
53925 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_2__WIDTH                             8
53926 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_2__MASK                    0x00ff0000U
53927 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_2__READ(src) \
53928                     (((u_int32_t)(src)\
53929                     & 0x00ff0000U) >> 16)
53930 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_2__WRITE(src) \
53931                     (((u_int32_t)(src)\
53932                     << 16) & 0x00ff0000U)
53933 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_2__MODIFY(dst, src) \
53934                     (dst) = ((dst) &\
53935                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
53936                     16) & 0x00ff0000U)
53937 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_2__VERIFY(src) \
53938                     (!((((u_int32_t)(src)\
53939                     << 16) & ~0x00ff0000U)))
53940
53941 /* macros for field heavy_clip_factor_3 */
53942 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_3__SHIFT                            24
53943 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_3__WIDTH                             8
53944 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_3__MASK                    0xff000000U
53945 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_3__READ(src) \
53946                     (((u_int32_t)(src)\
53947                     & 0xff000000U) >> 24)
53948 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_3__WRITE(src) \
53949                     (((u_int32_t)(src)\
53950                     << 24) & 0xff000000U)
53951 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_3__MODIFY(dst, src) \
53952                     (dst) = ((dst) &\
53953                     ~0xff000000U) | (((u_int32_t)(src) <<\
53954                     24) & 0xff000000U)
53955 #define HEAVY_CLIP_20__HEAVY_CLIP_FACTOR_3__VERIFY(src) \
53956                     (!((((u_int32_t)(src)\
53957                     << 24) & ~0xff000000U)))
53958 #define HEAVY_CLIP_20__TYPE                                           u_int32_t
53959 #define HEAVY_CLIP_20__READ                                         0xffffffffU
53960 #define HEAVY_CLIP_20__WRITE                                        0xffffffffU
53961
53962 #endif /* __HEAVY_CLIP_20_MACRO__ */
53963
53964
53965 /* macros for bb_reg_block.bb_sm_reg_map.BB_heavy_clip_20 */
53966 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_HEAVY_CLIP_20__NUM               1
53967
53968 /* macros for BlueprintGlobalNameSpace::heavy_clip_40 */
53969 #ifndef __HEAVY_CLIP_40_MACRO__
53970 #define __HEAVY_CLIP_40_MACRO__
53971
53972 /* macros for field heavy_clip_factor_4 */
53973 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_4__SHIFT                             0
53974 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_4__WIDTH                             8
53975 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_4__MASK                    0x000000ffU
53976 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_4__READ(src) \
53977                     (u_int32_t)(src)\
53978                     & 0x000000ffU
53979 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_4__WRITE(src) \
53980                     ((u_int32_t)(src)\
53981                     & 0x000000ffU)
53982 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_4__MODIFY(dst, src) \
53983                     (dst) = ((dst) &\
53984                     ~0x000000ffU) | ((u_int32_t)(src) &\
53985                     0x000000ffU)
53986 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_4__VERIFY(src) \
53987                     (!(((u_int32_t)(src)\
53988                     & ~0x000000ffU)))
53989
53990 /* macros for field heavy_clip_factor_5 */
53991 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_5__SHIFT                             8
53992 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_5__WIDTH                             8
53993 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_5__MASK                    0x0000ff00U
53994 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_5__READ(src) \
53995                     (((u_int32_t)(src)\
53996                     & 0x0000ff00U) >> 8)
53997 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_5__WRITE(src) \
53998                     (((u_int32_t)(src)\
53999                     << 8) & 0x0000ff00U)
54000 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_5__MODIFY(dst, src) \
54001                     (dst) = ((dst) &\
54002                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
54003                     8) & 0x0000ff00U)
54004 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_5__VERIFY(src) \
54005                     (!((((u_int32_t)(src)\
54006                     << 8) & ~0x0000ff00U)))
54007
54008 /* macros for field heavy_clip_factor_6 */
54009 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_6__SHIFT                            16
54010 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_6__WIDTH                             8
54011 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_6__MASK                    0x00ff0000U
54012 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_6__READ(src) \
54013                     (((u_int32_t)(src)\
54014                     & 0x00ff0000U) >> 16)
54015 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_6__WRITE(src) \
54016                     (((u_int32_t)(src)\
54017                     << 16) & 0x00ff0000U)
54018 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_6__MODIFY(dst, src) \
54019                     (dst) = ((dst) &\
54020                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
54021                     16) & 0x00ff0000U)
54022 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_6__VERIFY(src) \
54023                     (!((((u_int32_t)(src)\
54024                     << 16) & ~0x00ff0000U)))
54025
54026 /* macros for field heavy_clip_factor_7 */
54027 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_7__SHIFT                            24
54028 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_7__WIDTH                             8
54029 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_7__MASK                    0xff000000U
54030 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_7__READ(src) \
54031                     (((u_int32_t)(src)\
54032                     & 0xff000000U) >> 24)
54033 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_7__WRITE(src) \
54034                     (((u_int32_t)(src)\
54035                     << 24) & 0xff000000U)
54036 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_7__MODIFY(dst, src) \
54037                     (dst) = ((dst) &\
54038                     ~0xff000000U) | (((u_int32_t)(src) <<\
54039                     24) & 0xff000000U)
54040 #define HEAVY_CLIP_40__HEAVY_CLIP_FACTOR_7__VERIFY(src) \
54041                     (!((((u_int32_t)(src)\
54042                     << 24) & ~0xff000000U)))
54043 #define HEAVY_CLIP_40__TYPE                                           u_int32_t
54044 #define HEAVY_CLIP_40__READ                                         0xffffffffU
54045 #define HEAVY_CLIP_40__WRITE                                        0xffffffffU
54046
54047 #endif /* __HEAVY_CLIP_40_MACRO__ */
54048
54049
54050 /* macros for bb_reg_block.bb_sm_reg_map.BB_heavy_clip_40 */
54051 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_HEAVY_CLIP_40__NUM               1
54052
54053 /* macros for BlueprintGlobalNameSpace::illegal_tx_rate */
54054 #ifndef __ILLEGAL_TX_RATE_MACRO__
54055 #define __ILLEGAL_TX_RATE_MACRO__
54056
54057 /* macros for field illegal_tx_rate */
54058 #define ILLEGAL_TX_RATE__ILLEGAL_TX_RATE__SHIFT                               0
54059 #define ILLEGAL_TX_RATE__ILLEGAL_TX_RATE__WIDTH                               1
54060 #define ILLEGAL_TX_RATE__ILLEGAL_TX_RATE__MASK                      0x00000001U
54061 #define ILLEGAL_TX_RATE__ILLEGAL_TX_RATE__READ(src) \
54062                     (u_int32_t)(src)\
54063                     & 0x00000001U
54064 #define ILLEGAL_TX_RATE__ILLEGAL_TX_RATE__SET(dst) \
54065                     (dst) = ((dst) &\
54066                     ~0x00000001U) | (u_int32_t)(1)
54067 #define ILLEGAL_TX_RATE__ILLEGAL_TX_RATE__CLR(dst) \
54068                     (dst) = ((dst) &\
54069                     ~0x00000001U) | (u_int32_t)(0)
54070 #define ILLEGAL_TX_RATE__TYPE                                         u_int32_t
54071 #define ILLEGAL_TX_RATE__READ                                       0x00000001U
54072
54073 #endif /* __ILLEGAL_TX_RATE_MACRO__ */
54074
54075
54076 /* macros for bb_reg_block.bb_sm_reg_map.BB_illegal_tx_rate */
54077 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_ILLEGAL_TX_RATE__NUM             1
54078
54079 /* macros for BlueprintGlobalNameSpace::powertx_rate1 */
54080 #ifndef __POWERTX_RATE1_MACRO__
54081 #define __POWERTX_RATE1_MACRO__
54082
54083 /* macros for field powertx_0 */
54084 #define POWERTX_RATE1__POWERTX_0__SHIFT                                       0
54085 #define POWERTX_RATE1__POWERTX_0__WIDTH                                       6
54086 #define POWERTX_RATE1__POWERTX_0__MASK                              0x0000003fU
54087 #define POWERTX_RATE1__POWERTX_0__READ(src)      (u_int32_t)(src) & 0x0000003fU
54088 #define POWERTX_RATE1__POWERTX_0__WRITE(src)   ((u_int32_t)(src) & 0x0000003fU)
54089 #define POWERTX_RATE1__POWERTX_0__MODIFY(dst, src) \
54090                     (dst) = ((dst) &\
54091                     ~0x0000003fU) | ((u_int32_t)(src) &\
54092                     0x0000003fU)
54093 #define POWERTX_RATE1__POWERTX_0__VERIFY(src) \
54094                     (!(((u_int32_t)(src)\
54095                     & ~0x0000003fU)))
54096
54097 /* macros for field powertx_1 */
54098 #define POWERTX_RATE1__POWERTX_1__SHIFT                                       8
54099 #define POWERTX_RATE1__POWERTX_1__WIDTH                                       6
54100 #define POWERTX_RATE1__POWERTX_1__MASK                              0x00003f00U
54101 #define POWERTX_RATE1__POWERTX_1__READ(src) \
54102                     (((u_int32_t)(src)\
54103                     & 0x00003f00U) >> 8)
54104 #define POWERTX_RATE1__POWERTX_1__WRITE(src) \
54105                     (((u_int32_t)(src)\
54106                     << 8) & 0x00003f00U)
54107 #define POWERTX_RATE1__POWERTX_1__MODIFY(dst, src) \
54108                     (dst) = ((dst) &\
54109                     ~0x00003f00U) | (((u_int32_t)(src) <<\
54110                     8) & 0x00003f00U)
54111 #define POWERTX_RATE1__POWERTX_1__VERIFY(src) \
54112                     (!((((u_int32_t)(src)\
54113                     << 8) & ~0x00003f00U)))
54114
54115 /* macros for field powertx_2 */
54116 #define POWERTX_RATE1__POWERTX_2__SHIFT                                      16
54117 #define POWERTX_RATE1__POWERTX_2__WIDTH                                       6
54118 #define POWERTX_RATE1__POWERTX_2__MASK                              0x003f0000U
54119 #define POWERTX_RATE1__POWERTX_2__READ(src) \
54120                     (((u_int32_t)(src)\
54121                     & 0x003f0000U) >> 16)
54122 #define POWERTX_RATE1__POWERTX_2__WRITE(src) \
54123                     (((u_int32_t)(src)\
54124                     << 16) & 0x003f0000U)
54125 #define POWERTX_RATE1__POWERTX_2__MODIFY(dst, src) \
54126                     (dst) = ((dst) &\
54127                     ~0x003f0000U) | (((u_int32_t)(src) <<\
54128                     16) & 0x003f0000U)
54129 #define POWERTX_RATE1__POWERTX_2__VERIFY(src) \
54130                     (!((((u_int32_t)(src)\
54131                     << 16) & ~0x003f0000U)))
54132
54133 /* macros for field powertx_3 */
54134 #define POWERTX_RATE1__POWERTX_3__SHIFT                                      24
54135 #define POWERTX_RATE1__POWERTX_3__WIDTH                                       6
54136 #define POWERTX_RATE1__POWERTX_3__MASK                              0x3f000000U
54137 #define POWERTX_RATE1__POWERTX_3__READ(src) \
54138                     (((u_int32_t)(src)\
54139                     & 0x3f000000U) >> 24)
54140 #define POWERTX_RATE1__POWERTX_3__WRITE(src) \
54141                     (((u_int32_t)(src)\
54142                     << 24) & 0x3f000000U)
54143 #define POWERTX_RATE1__POWERTX_3__MODIFY(dst, src) \
54144                     (dst) = ((dst) &\
54145                     ~0x3f000000U) | (((u_int32_t)(src) <<\
54146                     24) & 0x3f000000U)
54147 #define POWERTX_RATE1__POWERTX_3__VERIFY(src) \
54148                     (!((((u_int32_t)(src)\
54149                     << 24) & ~0x3f000000U)))
54150 #define POWERTX_RATE1__TYPE                                           u_int32_t
54151 #define POWERTX_RATE1__READ                                         0x3f3f3f3fU
54152 #define POWERTX_RATE1__WRITE                                        0x3f3f3f3fU
54153
54154 #endif /* __POWERTX_RATE1_MACRO__ */
54155
54156
54157 /* macros for bb_reg_block.bb_sm_reg_map.BB_powertx_rate1 */
54158 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_POWERTX_RATE1__NUM               1
54159
54160 /* macros for BlueprintGlobalNameSpace::powertx_rate2 */
54161 #ifndef __POWERTX_RATE2_MACRO__
54162 #define __POWERTX_RATE2_MACRO__
54163
54164 /* macros for field powertx_4 */
54165 #define POWERTX_RATE2__POWERTX_4__SHIFT                                       0
54166 #define POWERTX_RATE2__POWERTX_4__WIDTH                                       6
54167 #define POWERTX_RATE2__POWERTX_4__MASK                              0x0000003fU
54168 #define POWERTX_RATE2__POWERTX_4__READ(src)      (u_int32_t)(src) & 0x0000003fU
54169 #define POWERTX_RATE2__POWERTX_4__WRITE(src)   ((u_int32_t)(src) & 0x0000003fU)
54170 #define POWERTX_RATE2__POWERTX_4__MODIFY(dst, src) \
54171                     (dst) = ((dst) &\
54172                     ~0x0000003fU) | ((u_int32_t)(src) &\
54173                     0x0000003fU)
54174 #define POWERTX_RATE2__POWERTX_4__VERIFY(src) \
54175                     (!(((u_int32_t)(src)\
54176                     & ~0x0000003fU)))
54177
54178 /* macros for field powertx_5 */
54179 #define POWERTX_RATE2__POWERTX_5__SHIFT                                       8
54180 #define POWERTX_RATE2__POWERTX_5__WIDTH                                       6
54181 #define POWERTX_RATE2__POWERTX_5__MASK                              0x00003f00U
54182 #define POWERTX_RATE2__POWERTX_5__READ(src) \
54183                     (((u_int32_t)(src)\
54184                     & 0x00003f00U) >> 8)
54185 #define POWERTX_RATE2__POWERTX_5__WRITE(src) \
54186                     (((u_int32_t)(src)\
54187                     << 8) & 0x00003f00U)
54188 #define POWERTX_RATE2__POWERTX_5__MODIFY(dst, src) \
54189                     (dst) = ((dst) &\
54190                     ~0x00003f00U) | (((u_int32_t)(src) <<\
54191                     8) & 0x00003f00U)
54192 #define POWERTX_RATE2__POWERTX_5__VERIFY(src) \
54193                     (!((((u_int32_t)(src)\
54194                     << 8) & ~0x00003f00U)))
54195
54196 /* macros for field powertx_6 */
54197 #define POWERTX_RATE2__POWERTX_6__SHIFT                                      16
54198 #define POWERTX_RATE2__POWERTX_6__WIDTH                                       6
54199 #define POWERTX_RATE2__POWERTX_6__MASK                              0x003f0000U
54200 #define POWERTX_RATE2__POWERTX_6__READ(src) \
54201                     (((u_int32_t)(src)\
54202                     & 0x003f0000U) >> 16)
54203 #define POWERTX_RATE2__POWERTX_6__WRITE(src) \
54204                     (((u_int32_t)(src)\
54205                     << 16) & 0x003f0000U)
54206 #define POWERTX_RATE2__POWERTX_6__MODIFY(dst, src) \
54207                     (dst) = ((dst) &\
54208                     ~0x003f0000U) | (((u_int32_t)(src) <<\
54209                     16) & 0x003f0000U)
54210 #define POWERTX_RATE2__POWERTX_6__VERIFY(src) \
54211                     (!((((u_int32_t)(src)\
54212                     << 16) & ~0x003f0000U)))
54213
54214 /* macros for field powertx_7 */
54215 #define POWERTX_RATE2__POWERTX_7__SHIFT                                      24
54216 #define POWERTX_RATE2__POWERTX_7__WIDTH                                       6
54217 #define POWERTX_RATE2__POWERTX_7__MASK                              0x3f000000U
54218 #define POWERTX_RATE2__POWERTX_7__READ(src) \
54219                     (((u_int32_t)(src)\
54220                     & 0x3f000000U) >> 24)
54221 #define POWERTX_RATE2__POWERTX_7__WRITE(src) \
54222                     (((u_int32_t)(src)\
54223                     << 24) & 0x3f000000U)
54224 #define POWERTX_RATE2__POWERTX_7__MODIFY(dst, src) \
54225                     (dst) = ((dst) &\
54226                     ~0x3f000000U) | (((u_int32_t)(src) <<\
54227                     24) & 0x3f000000U)
54228 #define POWERTX_RATE2__POWERTX_7__VERIFY(src) \
54229                     (!((((u_int32_t)(src)\
54230                     << 24) & ~0x3f000000U)))
54231 #define POWERTX_RATE2__TYPE                                           u_int32_t
54232 #define POWERTX_RATE2__READ                                         0x3f3f3f3fU
54233 #define POWERTX_RATE2__WRITE                                        0x3f3f3f3fU
54234
54235 #endif /* __POWERTX_RATE2_MACRO__ */
54236
54237
54238 /* macros for bb_reg_block.bb_sm_reg_map.BB_powertx_rate2 */
54239 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_POWERTX_RATE2__NUM               1
54240
54241 /* macros for BlueprintGlobalNameSpace::powertx_rate3 */
54242 #ifndef __POWERTX_RATE3_MACRO__
54243 #define __POWERTX_RATE3_MACRO__
54244
54245 /* macros for field powertx_1l */
54246 #define POWERTX_RATE3__POWERTX_1L__SHIFT                                      0
54247 #define POWERTX_RATE3__POWERTX_1L__WIDTH                                      6
54248 #define POWERTX_RATE3__POWERTX_1L__MASK                             0x0000003fU
54249 #define POWERTX_RATE3__POWERTX_1L__READ(src)     (u_int32_t)(src) & 0x0000003fU
54250 #define POWERTX_RATE3__POWERTX_1L__WRITE(src)  ((u_int32_t)(src) & 0x0000003fU)
54251 #define POWERTX_RATE3__POWERTX_1L__MODIFY(dst, src) \
54252                     (dst) = ((dst) &\
54253                     ~0x0000003fU) | ((u_int32_t)(src) &\
54254                     0x0000003fU)
54255 #define POWERTX_RATE3__POWERTX_1L__VERIFY(src) \
54256                     (!(((u_int32_t)(src)\
54257                     & ~0x0000003fU)))
54258
54259 /* macros for field powertx_2l */
54260 #define POWERTX_RATE3__POWERTX_2L__SHIFT                                     16
54261 #define POWERTX_RATE3__POWERTX_2L__WIDTH                                      6
54262 #define POWERTX_RATE3__POWERTX_2L__MASK                             0x003f0000U
54263 #define POWERTX_RATE3__POWERTX_2L__READ(src) \
54264                     (((u_int32_t)(src)\
54265                     & 0x003f0000U) >> 16)
54266 #define POWERTX_RATE3__POWERTX_2L__WRITE(src) \
54267                     (((u_int32_t)(src)\
54268                     << 16) & 0x003f0000U)
54269 #define POWERTX_RATE3__POWERTX_2L__MODIFY(dst, src) \
54270                     (dst) = ((dst) &\
54271                     ~0x003f0000U) | (((u_int32_t)(src) <<\
54272                     16) & 0x003f0000U)
54273 #define POWERTX_RATE3__POWERTX_2L__VERIFY(src) \
54274                     (!((((u_int32_t)(src)\
54275                     << 16) & ~0x003f0000U)))
54276
54277 /* macros for field powertx_2s */
54278 #define POWERTX_RATE3__POWERTX_2S__SHIFT                                     24
54279 #define POWERTX_RATE3__POWERTX_2S__WIDTH                                      6
54280 #define POWERTX_RATE3__POWERTX_2S__MASK                             0x3f000000U
54281 #define POWERTX_RATE3__POWERTX_2S__READ(src) \
54282                     (((u_int32_t)(src)\
54283                     & 0x3f000000U) >> 24)
54284 #define POWERTX_RATE3__POWERTX_2S__WRITE(src) \
54285                     (((u_int32_t)(src)\
54286                     << 24) & 0x3f000000U)
54287 #define POWERTX_RATE3__POWERTX_2S__MODIFY(dst, src) \
54288                     (dst) = ((dst) &\
54289                     ~0x3f000000U) | (((u_int32_t)(src) <<\
54290                     24) & 0x3f000000U)
54291 #define POWERTX_RATE3__POWERTX_2S__VERIFY(src) \
54292                     (!((((u_int32_t)(src)\
54293                     << 24) & ~0x3f000000U)))
54294 #define POWERTX_RATE3__TYPE                                           u_int32_t
54295 #define POWERTX_RATE3__READ                                         0x3f3f003fU
54296 #define POWERTX_RATE3__WRITE                                        0x3f3f003fU
54297
54298 #endif /* __POWERTX_RATE3_MACRO__ */
54299
54300
54301 /* macros for bb_reg_block.bb_sm_reg_map.BB_powertx_rate3 */
54302 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_POWERTX_RATE3__NUM               1
54303
54304 /* macros for BlueprintGlobalNameSpace::powertx_rate4 */
54305 #ifndef __POWERTX_RATE4_MACRO__
54306 #define __POWERTX_RATE4_MACRO__
54307
54308 /* macros for field powertx_55l */
54309 #define POWERTX_RATE4__POWERTX_55L__SHIFT                                     0
54310 #define POWERTX_RATE4__POWERTX_55L__WIDTH                                     6
54311 #define POWERTX_RATE4__POWERTX_55L__MASK                            0x0000003fU
54312 #define POWERTX_RATE4__POWERTX_55L__READ(src)    (u_int32_t)(src) & 0x0000003fU
54313 #define POWERTX_RATE4__POWERTX_55L__WRITE(src) ((u_int32_t)(src) & 0x0000003fU)
54314 #define POWERTX_RATE4__POWERTX_55L__MODIFY(dst, src) \
54315                     (dst) = ((dst) &\
54316                     ~0x0000003fU) | ((u_int32_t)(src) &\
54317                     0x0000003fU)
54318 #define POWERTX_RATE4__POWERTX_55L__VERIFY(src) \
54319                     (!(((u_int32_t)(src)\
54320                     & ~0x0000003fU)))
54321
54322 /* macros for field powertx_55s */
54323 #define POWERTX_RATE4__POWERTX_55S__SHIFT                                     8
54324 #define POWERTX_RATE4__POWERTX_55S__WIDTH                                     6
54325 #define POWERTX_RATE4__POWERTX_55S__MASK                            0x00003f00U
54326 #define POWERTX_RATE4__POWERTX_55S__READ(src) \
54327                     (((u_int32_t)(src)\
54328                     & 0x00003f00U) >> 8)
54329 #define POWERTX_RATE4__POWERTX_55S__WRITE(src) \
54330                     (((u_int32_t)(src)\
54331                     << 8) & 0x00003f00U)
54332 #define POWERTX_RATE4__POWERTX_55S__MODIFY(dst, src) \
54333                     (dst) = ((dst) &\
54334                     ~0x00003f00U) | (((u_int32_t)(src) <<\
54335                     8) & 0x00003f00U)
54336 #define POWERTX_RATE4__POWERTX_55S__VERIFY(src) \
54337                     (!((((u_int32_t)(src)\
54338                     << 8) & ~0x00003f00U)))
54339
54340 /* macros for field powertx_11l */
54341 #define POWERTX_RATE4__POWERTX_11L__SHIFT                                    16
54342 #define POWERTX_RATE4__POWERTX_11L__WIDTH                                     6
54343 #define POWERTX_RATE4__POWERTX_11L__MASK                            0x003f0000U
54344 #define POWERTX_RATE4__POWERTX_11L__READ(src) \
54345                     (((u_int32_t)(src)\
54346                     & 0x003f0000U) >> 16)
54347 #define POWERTX_RATE4__POWERTX_11L__WRITE(src) \
54348                     (((u_int32_t)(src)\
54349                     << 16) & 0x003f0000U)
54350 #define POWERTX_RATE4__POWERTX_11L__MODIFY(dst, src) \
54351                     (dst) = ((dst) &\
54352                     ~0x003f0000U) | (((u_int32_t)(src) <<\
54353                     16) & 0x003f0000U)
54354 #define POWERTX_RATE4__POWERTX_11L__VERIFY(src) \
54355                     (!((((u_int32_t)(src)\
54356                     << 16) & ~0x003f0000U)))
54357
54358 /* macros for field powertx_11s */
54359 #define POWERTX_RATE4__POWERTX_11S__SHIFT                                    24
54360 #define POWERTX_RATE4__POWERTX_11S__WIDTH                                     6
54361 #define POWERTX_RATE4__POWERTX_11S__MASK                            0x3f000000U
54362 #define POWERTX_RATE4__POWERTX_11S__READ(src) \
54363                     (((u_int32_t)(src)\
54364                     & 0x3f000000U) >> 24)
54365 #define POWERTX_RATE4__POWERTX_11S__WRITE(src) \
54366                     (((u_int32_t)(src)\
54367                     << 24) & 0x3f000000U)
54368 #define POWERTX_RATE4__POWERTX_11S__MODIFY(dst, src) \
54369                     (dst) = ((dst) &\
54370                     ~0x3f000000U) | (((u_int32_t)(src) <<\
54371                     24) & 0x3f000000U)
54372 #define POWERTX_RATE4__POWERTX_11S__VERIFY(src) \
54373                     (!((((u_int32_t)(src)\
54374                     << 24) & ~0x3f000000U)))
54375 #define POWERTX_RATE4__TYPE                                           u_int32_t
54376 #define POWERTX_RATE4__READ                                         0x3f3f3f3fU
54377 #define POWERTX_RATE4__WRITE                                        0x3f3f3f3fU
54378
54379 #endif /* __POWERTX_RATE4_MACRO__ */
54380
54381
54382 /* macros for bb_reg_block.bb_sm_reg_map.BB_powertx_rate4 */
54383 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_POWERTX_RATE4__NUM               1
54384
54385 /* macros for BlueprintGlobalNameSpace::powertx_rate5 */
54386 #ifndef __POWERTX_RATE5_MACRO__
54387 #define __POWERTX_RATE5_MACRO__
54388
54389 /* macros for field powertxht20_0 */
54390 #define POWERTX_RATE5__POWERTXHT20_0__SHIFT                                   0
54391 #define POWERTX_RATE5__POWERTXHT20_0__WIDTH                                   6
54392 #define POWERTX_RATE5__POWERTXHT20_0__MASK                          0x0000003fU
54393 #define POWERTX_RATE5__POWERTXHT20_0__READ(src)  (u_int32_t)(src) & 0x0000003fU
54394 #define POWERTX_RATE5__POWERTXHT20_0__WRITE(src) \
54395                     ((u_int32_t)(src)\
54396                     & 0x0000003fU)
54397 #define POWERTX_RATE5__POWERTXHT20_0__MODIFY(dst, src) \
54398                     (dst) = ((dst) &\
54399                     ~0x0000003fU) | ((u_int32_t)(src) &\
54400                     0x0000003fU)
54401 #define POWERTX_RATE5__POWERTXHT20_0__VERIFY(src) \
54402                     (!(((u_int32_t)(src)\
54403                     & ~0x0000003fU)))
54404
54405 /* macros for field powertxht20_1 */
54406 #define POWERTX_RATE5__POWERTXHT20_1__SHIFT                                   8
54407 #define POWERTX_RATE5__POWERTXHT20_1__WIDTH                                   6
54408 #define POWERTX_RATE5__POWERTXHT20_1__MASK                          0x00003f00U
54409 #define POWERTX_RATE5__POWERTXHT20_1__READ(src) \
54410                     (((u_int32_t)(src)\
54411                     & 0x00003f00U) >> 8)
54412 #define POWERTX_RATE5__POWERTXHT20_1__WRITE(src) \
54413                     (((u_int32_t)(src)\
54414                     << 8) & 0x00003f00U)
54415 #define POWERTX_RATE5__POWERTXHT20_1__MODIFY(dst, src) \
54416                     (dst) = ((dst) &\
54417                     ~0x00003f00U) | (((u_int32_t)(src) <<\
54418                     8) & 0x00003f00U)
54419 #define POWERTX_RATE5__POWERTXHT20_1__VERIFY(src) \
54420                     (!((((u_int32_t)(src)\
54421                     << 8) & ~0x00003f00U)))
54422
54423 /* macros for field powertxht20_2 */
54424 #define POWERTX_RATE5__POWERTXHT20_2__SHIFT                                  16
54425 #define POWERTX_RATE5__POWERTXHT20_2__WIDTH                                   6
54426 #define POWERTX_RATE5__POWERTXHT20_2__MASK                          0x003f0000U
54427 #define POWERTX_RATE5__POWERTXHT20_2__READ(src) \
54428                     (((u_int32_t)(src)\
54429                     & 0x003f0000U) >> 16)
54430 #define POWERTX_RATE5__POWERTXHT20_2__WRITE(src) \
54431                     (((u_int32_t)(src)\
54432                     << 16) & 0x003f0000U)
54433 #define POWERTX_RATE5__POWERTXHT20_2__MODIFY(dst, src) \
54434                     (dst) = ((dst) &\
54435                     ~0x003f0000U) | (((u_int32_t)(src) <<\
54436                     16) & 0x003f0000U)
54437 #define POWERTX_RATE5__POWERTXHT20_2__VERIFY(src) \
54438                     (!((((u_int32_t)(src)\
54439                     << 16) & ~0x003f0000U)))
54440
54441 /* macros for field powertxht20_3 */
54442 #define POWERTX_RATE5__POWERTXHT20_3__SHIFT                                  24
54443 #define POWERTX_RATE5__POWERTXHT20_3__WIDTH                                   6
54444 #define POWERTX_RATE5__POWERTXHT20_3__MASK                          0x3f000000U
54445 #define POWERTX_RATE5__POWERTXHT20_3__READ(src) \
54446                     (((u_int32_t)(src)\
54447                     & 0x3f000000U) >> 24)
54448 #define POWERTX_RATE5__POWERTXHT20_3__WRITE(src) \
54449                     (((u_int32_t)(src)\
54450                     << 24) & 0x3f000000U)
54451 #define POWERTX_RATE5__POWERTXHT20_3__MODIFY(dst, src) \
54452                     (dst) = ((dst) &\
54453                     ~0x3f000000U) | (((u_int32_t)(src) <<\
54454                     24) & 0x3f000000U)
54455 #define POWERTX_RATE5__POWERTXHT20_3__VERIFY(src) \
54456                     (!((((u_int32_t)(src)\
54457                     << 24) & ~0x3f000000U)))
54458 #define POWERTX_RATE5__TYPE                                           u_int32_t
54459 #define POWERTX_RATE5__READ                                         0x3f3f3f3fU
54460 #define POWERTX_RATE5__WRITE                                        0x3f3f3f3fU
54461
54462 #endif /* __POWERTX_RATE5_MACRO__ */
54463
54464
54465 /* macros for bb_reg_block.bb_sm_reg_map.BB_powertx_rate5 */
54466 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_POWERTX_RATE5__NUM               1
54467
54468 /* macros for BlueprintGlobalNameSpace::powertx_rate6 */
54469 #ifndef __POWERTX_RATE6_MACRO__
54470 #define __POWERTX_RATE6_MACRO__
54471
54472 /* macros for field powertxht20_4 */
54473 #define POWERTX_RATE6__POWERTXHT20_4__SHIFT                                   0
54474 #define POWERTX_RATE6__POWERTXHT20_4__WIDTH                                   6
54475 #define POWERTX_RATE6__POWERTXHT20_4__MASK                          0x0000003fU
54476 #define POWERTX_RATE6__POWERTXHT20_4__READ(src)  (u_int32_t)(src) & 0x0000003fU
54477 #define POWERTX_RATE6__POWERTXHT20_4__WRITE(src) \
54478                     ((u_int32_t)(src)\
54479                     & 0x0000003fU)
54480 #define POWERTX_RATE6__POWERTXHT20_4__MODIFY(dst, src) \
54481                     (dst) = ((dst) &\
54482                     ~0x0000003fU) | ((u_int32_t)(src) &\
54483                     0x0000003fU)
54484 #define POWERTX_RATE6__POWERTXHT20_4__VERIFY(src) \
54485                     (!(((u_int32_t)(src)\
54486                     & ~0x0000003fU)))
54487
54488 /* macros for field powertxht20_5 */
54489 #define POWERTX_RATE6__POWERTXHT20_5__SHIFT                                   8
54490 #define POWERTX_RATE6__POWERTXHT20_5__WIDTH                                   6
54491 #define POWERTX_RATE6__POWERTXHT20_5__MASK                          0x00003f00U
54492 #define POWERTX_RATE6__POWERTXHT20_5__READ(src) \
54493                     (((u_int32_t)(src)\
54494                     & 0x00003f00U) >> 8)
54495 #define POWERTX_RATE6__POWERTXHT20_5__WRITE(src) \
54496                     (((u_int32_t)(src)\
54497                     << 8) & 0x00003f00U)
54498 #define POWERTX_RATE6__POWERTXHT20_5__MODIFY(dst, src) \
54499                     (dst) = ((dst) &\
54500                     ~0x00003f00U) | (((u_int32_t)(src) <<\
54501                     8) & 0x00003f00U)
54502 #define POWERTX_RATE6__POWERTXHT20_5__VERIFY(src) \
54503                     (!((((u_int32_t)(src)\
54504                     << 8) & ~0x00003f00U)))
54505
54506 /* macros for field powertxht20_6 */
54507 #define POWERTX_RATE6__POWERTXHT20_6__SHIFT                                  16
54508 #define POWERTX_RATE6__POWERTXHT20_6__WIDTH                                   6
54509 #define POWERTX_RATE6__POWERTXHT20_6__MASK                          0x003f0000U
54510 #define POWERTX_RATE6__POWERTXHT20_6__READ(src) \
54511                     (((u_int32_t)(src)\
54512                     & 0x003f0000U) >> 16)
54513 #define POWERTX_RATE6__POWERTXHT20_6__WRITE(src) \
54514                     (((u_int32_t)(src)\
54515                     << 16) & 0x003f0000U)
54516 #define POWERTX_RATE6__POWERTXHT20_6__MODIFY(dst, src) \
54517                     (dst) = ((dst) &\
54518                     ~0x003f0000U) | (((u_int32_t)(src) <<\
54519                     16) & 0x003f0000U)
54520 #define POWERTX_RATE6__POWERTXHT20_6__VERIFY(src) \
54521                     (!((((u_int32_t)(src)\
54522                     << 16) & ~0x003f0000U)))
54523
54524 /* macros for field powertxht20_7 */
54525 #define POWERTX_RATE6__POWERTXHT20_7__SHIFT                                  24
54526 #define POWERTX_RATE6__POWERTXHT20_7__WIDTH                                   6
54527 #define POWERTX_RATE6__POWERTXHT20_7__MASK                          0x3f000000U
54528 #define POWERTX_RATE6__POWERTXHT20_7__READ(src) \
54529                     (((u_int32_t)(src)\
54530                     & 0x3f000000U) >> 24)
54531 #define POWERTX_RATE6__POWERTXHT20_7__WRITE(src) \
54532                     (((u_int32_t)(src)\
54533                     << 24) & 0x3f000000U)
54534 #define POWERTX_RATE6__POWERTXHT20_7__MODIFY(dst, src) \
54535                     (dst) = ((dst) &\
54536                     ~0x3f000000U) | (((u_int32_t)(src) <<\
54537                     24) & 0x3f000000U)
54538 #define POWERTX_RATE6__POWERTXHT20_7__VERIFY(src) \
54539                     (!((((u_int32_t)(src)\
54540                     << 24) & ~0x3f000000U)))
54541 #define POWERTX_RATE6__TYPE                                           u_int32_t
54542 #define POWERTX_RATE6__READ                                         0x3f3f3f3fU
54543 #define POWERTX_RATE6__WRITE                                        0x3f3f3f3fU
54544
54545 #endif /* __POWERTX_RATE6_MACRO__ */
54546
54547
54548 /* macros for bb_reg_block.bb_sm_reg_map.BB_powertx_rate6 */
54549 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_POWERTX_RATE6__NUM               1
54550
54551 /* macros for BlueprintGlobalNameSpace::powertx_rate7 */
54552 #ifndef __POWERTX_RATE7_MACRO__
54553 #define __POWERTX_RATE7_MACRO__
54554
54555 /* macros for field powertxht40_0 */
54556 #define POWERTX_RATE7__POWERTXHT40_0__SHIFT                                   0
54557 #define POWERTX_RATE7__POWERTXHT40_0__WIDTH                                   6
54558 #define POWERTX_RATE7__POWERTXHT40_0__MASK                          0x0000003fU
54559 #define POWERTX_RATE7__POWERTXHT40_0__READ(src)  (u_int32_t)(src) & 0x0000003fU
54560 #define POWERTX_RATE7__POWERTXHT40_0__WRITE(src) \
54561                     ((u_int32_t)(src)\
54562                     & 0x0000003fU)
54563 #define POWERTX_RATE7__POWERTXHT40_0__MODIFY(dst, src) \
54564                     (dst) = ((dst) &\
54565                     ~0x0000003fU) | ((u_int32_t)(src) &\
54566                     0x0000003fU)
54567 #define POWERTX_RATE7__POWERTXHT40_0__VERIFY(src) \
54568                     (!(((u_int32_t)(src)\
54569                     & ~0x0000003fU)))
54570
54571 /* macros for field powertxht40_1 */
54572 #define POWERTX_RATE7__POWERTXHT40_1__SHIFT                                   8
54573 #define POWERTX_RATE7__POWERTXHT40_1__WIDTH                                   6
54574 #define POWERTX_RATE7__POWERTXHT40_1__MASK                          0x00003f00U
54575 #define POWERTX_RATE7__POWERTXHT40_1__READ(src) \
54576                     (((u_int32_t)(src)\
54577                     & 0x00003f00U) >> 8)
54578 #define POWERTX_RATE7__POWERTXHT40_1__WRITE(src) \
54579                     (((u_int32_t)(src)\
54580                     << 8) & 0x00003f00U)
54581 #define POWERTX_RATE7__POWERTXHT40_1__MODIFY(dst, src) \
54582                     (dst) = ((dst) &\
54583                     ~0x00003f00U) | (((u_int32_t)(src) <<\
54584                     8) & 0x00003f00U)
54585 #define POWERTX_RATE7__POWERTXHT40_1__VERIFY(src) \
54586                     (!((((u_int32_t)(src)\
54587                     << 8) & ~0x00003f00U)))
54588
54589 /* macros for field powertxht40_2 */
54590 #define POWERTX_RATE7__POWERTXHT40_2__SHIFT                                  16
54591 #define POWERTX_RATE7__POWERTXHT40_2__WIDTH                                   6
54592 #define POWERTX_RATE7__POWERTXHT40_2__MASK                          0x003f0000U
54593 #define POWERTX_RATE7__POWERTXHT40_2__READ(src) \
54594                     (((u_int32_t)(src)\
54595                     & 0x003f0000U) >> 16)
54596 #define POWERTX_RATE7__POWERTXHT40_2__WRITE(src) \
54597                     (((u_int32_t)(src)\
54598                     << 16) & 0x003f0000U)
54599 #define POWERTX_RATE7__POWERTXHT40_2__MODIFY(dst, src) \
54600                     (dst) = ((dst) &\
54601                     ~0x003f0000U) | (((u_int32_t)(src) <<\
54602                     16) & 0x003f0000U)
54603 #define POWERTX_RATE7__POWERTXHT40_2__VERIFY(src) \
54604                     (!((((u_int32_t)(src)\
54605                     << 16) & ~0x003f0000U)))
54606
54607 /* macros for field powertxht40_3 */
54608 #define POWERTX_RATE7__POWERTXHT40_3__SHIFT                                  24
54609 #define POWERTX_RATE7__POWERTXHT40_3__WIDTH                                   6
54610 #define POWERTX_RATE7__POWERTXHT40_3__MASK                          0x3f000000U
54611 #define POWERTX_RATE7__POWERTXHT40_3__READ(src) \
54612                     (((u_int32_t)(src)\
54613                     & 0x3f000000U) >> 24)
54614 #define POWERTX_RATE7__POWERTXHT40_3__WRITE(src) \
54615                     (((u_int32_t)(src)\
54616                     << 24) & 0x3f000000U)
54617 #define POWERTX_RATE7__POWERTXHT40_3__MODIFY(dst, src) \
54618                     (dst) = ((dst) &\
54619                     ~0x3f000000U) | (((u_int32_t)(src) <<\
54620                     24) & 0x3f000000U)
54621 #define POWERTX_RATE7__POWERTXHT40_3__VERIFY(src) \
54622                     (!((((u_int32_t)(src)\
54623                     << 24) & ~0x3f000000U)))
54624 #define POWERTX_RATE7__TYPE                                           u_int32_t
54625 #define POWERTX_RATE7__READ                                         0x3f3f3f3fU
54626 #define POWERTX_RATE7__WRITE                                        0x3f3f3f3fU
54627
54628 #endif /* __POWERTX_RATE7_MACRO__ */
54629
54630
54631 /* macros for bb_reg_block.bb_sm_reg_map.BB_powertx_rate7 */
54632 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_POWERTX_RATE7__NUM               1
54633
54634 /* macros for BlueprintGlobalNameSpace::powertx_rate8 */
54635 #ifndef __POWERTX_RATE8_MACRO__
54636 #define __POWERTX_RATE8_MACRO__
54637
54638 /* macros for field powertxht40_4 */
54639 #define POWERTX_RATE8__POWERTXHT40_4__SHIFT                                   0
54640 #define POWERTX_RATE8__POWERTXHT40_4__WIDTH                                   6
54641 #define POWERTX_RATE8__POWERTXHT40_4__MASK                          0x0000003fU
54642 #define POWERTX_RATE8__POWERTXHT40_4__READ(src)  (u_int32_t)(src) & 0x0000003fU
54643 #define POWERTX_RATE8__POWERTXHT40_4__WRITE(src) \
54644                     ((u_int32_t)(src)\
54645                     & 0x0000003fU)
54646 #define POWERTX_RATE8__POWERTXHT40_4__MODIFY(dst, src) \
54647                     (dst) = ((dst) &\
54648                     ~0x0000003fU) | ((u_int32_t)(src) &\
54649                     0x0000003fU)
54650 #define POWERTX_RATE8__POWERTXHT40_4__VERIFY(src) \
54651                     (!(((u_int32_t)(src)\
54652                     & ~0x0000003fU)))
54653
54654 /* macros for field powertxht40_5 */
54655 #define POWERTX_RATE8__POWERTXHT40_5__SHIFT                                   8
54656 #define POWERTX_RATE8__POWERTXHT40_5__WIDTH                                   6
54657 #define POWERTX_RATE8__POWERTXHT40_5__MASK                          0x00003f00U
54658 #define POWERTX_RATE8__POWERTXHT40_5__READ(src) \
54659                     (((u_int32_t)(src)\
54660                     & 0x00003f00U) >> 8)
54661 #define POWERTX_RATE8__POWERTXHT40_5__WRITE(src) \
54662                     (((u_int32_t)(src)\
54663                     << 8) & 0x00003f00U)
54664 #define POWERTX_RATE8__POWERTXHT40_5__MODIFY(dst, src) \
54665                     (dst) = ((dst) &\
54666                     ~0x00003f00U) | (((u_int32_t)(src) <<\
54667                     8) & 0x00003f00U)
54668 #define POWERTX_RATE8__POWERTXHT40_5__VERIFY(src) \
54669                     (!((((u_int32_t)(src)\
54670                     << 8) & ~0x00003f00U)))
54671
54672 /* macros for field powertxht40_6 */
54673 #define POWERTX_RATE8__POWERTXHT40_6__SHIFT                                  16
54674 #define POWERTX_RATE8__POWERTXHT40_6__WIDTH                                   6
54675 #define POWERTX_RATE8__POWERTXHT40_6__MASK                          0x003f0000U
54676 #define POWERTX_RATE8__POWERTXHT40_6__READ(src) \
54677                     (((u_int32_t)(src)\
54678                     & 0x003f0000U) >> 16)
54679 #define POWERTX_RATE8__POWERTXHT40_6__WRITE(src) \
54680                     (((u_int32_t)(src)\
54681                     << 16) & 0x003f0000U)
54682 #define POWERTX_RATE8__POWERTXHT40_6__MODIFY(dst, src) \
54683                     (dst) = ((dst) &\
54684                     ~0x003f0000U) | (((u_int32_t)(src) <<\
54685                     16) & 0x003f0000U)
54686 #define POWERTX_RATE8__POWERTXHT40_6__VERIFY(src) \
54687                     (!((((u_int32_t)(src)\
54688                     << 16) & ~0x003f0000U)))
54689
54690 /* macros for field powertxht40_7 */
54691 #define POWERTX_RATE8__POWERTXHT40_7__SHIFT                                  24
54692 #define POWERTX_RATE8__POWERTXHT40_7__WIDTH                                   6
54693 #define POWERTX_RATE8__POWERTXHT40_7__MASK                          0x3f000000U
54694 #define POWERTX_RATE8__POWERTXHT40_7__READ(src) \
54695                     (((u_int32_t)(src)\
54696                     & 0x3f000000U) >> 24)
54697 #define POWERTX_RATE8__POWERTXHT40_7__WRITE(src) \
54698                     (((u_int32_t)(src)\
54699                     << 24) & 0x3f000000U)
54700 #define POWERTX_RATE8__POWERTXHT40_7__MODIFY(dst, src) \
54701                     (dst) = ((dst) &\
54702                     ~0x3f000000U) | (((u_int32_t)(src) <<\
54703                     24) & 0x3f000000U)
54704 #define POWERTX_RATE8__POWERTXHT40_7__VERIFY(src) \
54705                     (!((((u_int32_t)(src)\
54706                     << 24) & ~0x3f000000U)))
54707 #define POWERTX_RATE8__TYPE                                           u_int32_t
54708 #define POWERTX_RATE8__READ                                         0x3f3f3f3fU
54709 #define POWERTX_RATE8__WRITE                                        0x3f3f3f3fU
54710
54711 #endif /* __POWERTX_RATE8_MACRO__ */
54712
54713
54714 /* macros for bb_reg_block.bb_sm_reg_map.BB_powertx_rate8 */
54715 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_POWERTX_RATE8__NUM               1
54716
54717 /* macros for BlueprintGlobalNameSpace::powertx_rate9 */
54718 #ifndef __POWERTX_RATE9_MACRO__
54719 #define __POWERTX_RATE9_MACRO__
54720
54721 /* macros for field powertx_dup40_cck */
54722 #define POWERTX_RATE9__POWERTX_DUP40_CCK__SHIFT                               0
54723 #define POWERTX_RATE9__POWERTX_DUP40_CCK__WIDTH                               6
54724 #define POWERTX_RATE9__POWERTX_DUP40_CCK__MASK                      0x0000003fU
54725 #define POWERTX_RATE9__POWERTX_DUP40_CCK__READ(src) \
54726                     (u_int32_t)(src)\
54727                     & 0x0000003fU
54728 #define POWERTX_RATE9__POWERTX_DUP40_CCK__WRITE(src) \
54729                     ((u_int32_t)(src)\
54730                     & 0x0000003fU)
54731 #define POWERTX_RATE9__POWERTX_DUP40_CCK__MODIFY(dst, src) \
54732                     (dst) = ((dst) &\
54733                     ~0x0000003fU) | ((u_int32_t)(src) &\
54734                     0x0000003fU)
54735 #define POWERTX_RATE9__POWERTX_DUP40_CCK__VERIFY(src) \
54736                     (!(((u_int32_t)(src)\
54737                     & ~0x0000003fU)))
54738
54739 /* macros for field powertx_dup40_ofdm */
54740 #define POWERTX_RATE9__POWERTX_DUP40_OFDM__SHIFT                              8
54741 #define POWERTX_RATE9__POWERTX_DUP40_OFDM__WIDTH                              6
54742 #define POWERTX_RATE9__POWERTX_DUP40_OFDM__MASK                     0x00003f00U
54743 #define POWERTX_RATE9__POWERTX_DUP40_OFDM__READ(src) \
54744                     (((u_int32_t)(src)\
54745                     & 0x00003f00U) >> 8)
54746 #define POWERTX_RATE9__POWERTX_DUP40_OFDM__WRITE(src) \
54747                     (((u_int32_t)(src)\
54748                     << 8) & 0x00003f00U)
54749 #define POWERTX_RATE9__POWERTX_DUP40_OFDM__MODIFY(dst, src) \
54750                     (dst) = ((dst) &\
54751                     ~0x00003f00U) | (((u_int32_t)(src) <<\
54752                     8) & 0x00003f00U)
54753 #define POWERTX_RATE9__POWERTX_DUP40_OFDM__VERIFY(src) \
54754                     (!((((u_int32_t)(src)\
54755                     << 8) & ~0x00003f00U)))
54756
54757 /* macros for field powertx_ext20_cck */
54758 #define POWERTX_RATE9__POWERTX_EXT20_CCK__SHIFT                              16
54759 #define POWERTX_RATE9__POWERTX_EXT20_CCK__WIDTH                               6
54760 #define POWERTX_RATE9__POWERTX_EXT20_CCK__MASK                      0x003f0000U
54761 #define POWERTX_RATE9__POWERTX_EXT20_CCK__READ(src) \
54762                     (((u_int32_t)(src)\
54763                     & 0x003f0000U) >> 16)
54764 #define POWERTX_RATE9__POWERTX_EXT20_CCK__WRITE(src) \
54765                     (((u_int32_t)(src)\
54766                     << 16) & 0x003f0000U)
54767 #define POWERTX_RATE9__POWERTX_EXT20_CCK__MODIFY(dst, src) \
54768                     (dst) = ((dst) &\
54769                     ~0x003f0000U) | (((u_int32_t)(src) <<\
54770                     16) & 0x003f0000U)
54771 #define POWERTX_RATE9__POWERTX_EXT20_CCK__VERIFY(src) \
54772                     (!((((u_int32_t)(src)\
54773                     << 16) & ~0x003f0000U)))
54774
54775 /* macros for field powertx_ext20_ofdm */
54776 #define POWERTX_RATE9__POWERTX_EXT20_OFDM__SHIFT                             24
54777 #define POWERTX_RATE9__POWERTX_EXT20_OFDM__WIDTH                              6
54778 #define POWERTX_RATE9__POWERTX_EXT20_OFDM__MASK                     0x3f000000U
54779 #define POWERTX_RATE9__POWERTX_EXT20_OFDM__READ(src) \
54780                     (((u_int32_t)(src)\
54781                     & 0x3f000000U) >> 24)
54782 #define POWERTX_RATE9__POWERTX_EXT20_OFDM__WRITE(src) \
54783                     (((u_int32_t)(src)\
54784                     << 24) & 0x3f000000U)
54785 #define POWERTX_RATE9__POWERTX_EXT20_OFDM__MODIFY(dst, src) \
54786                     (dst) = ((dst) &\
54787                     ~0x3f000000U) | (((u_int32_t)(src) <<\
54788                     24) & 0x3f000000U)
54789 #define POWERTX_RATE9__POWERTX_EXT20_OFDM__VERIFY(src) \
54790                     (!((((u_int32_t)(src)\
54791                     << 24) & ~0x3f000000U)))
54792 #define POWERTX_RATE9__TYPE                                           u_int32_t
54793 #define POWERTX_RATE9__READ                                         0x3f3f3f3fU
54794 #define POWERTX_RATE9__WRITE                                        0x3f3f3f3fU
54795
54796 #endif /* __POWERTX_RATE9_MACRO__ */
54797
54798
54799 /* macros for bb_reg_block.bb_sm_reg_map.BB_powertx_rate9 */
54800 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_POWERTX_RATE9__NUM               1
54801
54802 /* macros for BlueprintGlobalNameSpace::powertx_rate10 */
54803 #ifndef __POWERTX_RATE10_MACRO__
54804 #define __POWERTX_RATE10_MACRO__
54805
54806 /* macros for field powertxht20_8 */
54807 #define POWERTX_RATE10__POWERTXHT20_8__SHIFT                                  0
54808 #define POWERTX_RATE10__POWERTXHT20_8__WIDTH                                  6
54809 #define POWERTX_RATE10__POWERTXHT20_8__MASK                         0x0000003fU
54810 #define POWERTX_RATE10__POWERTXHT20_8__READ(src) (u_int32_t)(src) & 0x0000003fU
54811 #define POWERTX_RATE10__POWERTXHT20_8__WRITE(src) \
54812                     ((u_int32_t)(src)\
54813                     & 0x0000003fU)
54814 #define POWERTX_RATE10__POWERTXHT20_8__MODIFY(dst, src) \
54815                     (dst) = ((dst) &\
54816                     ~0x0000003fU) | ((u_int32_t)(src) &\
54817                     0x0000003fU)
54818 #define POWERTX_RATE10__POWERTXHT20_8__VERIFY(src) \
54819                     (!(((u_int32_t)(src)\
54820                     & ~0x0000003fU)))
54821
54822 /* macros for field powertxht20_9 */
54823 #define POWERTX_RATE10__POWERTXHT20_9__SHIFT                                  8
54824 #define POWERTX_RATE10__POWERTXHT20_9__WIDTH                                  6
54825 #define POWERTX_RATE10__POWERTXHT20_9__MASK                         0x00003f00U
54826 #define POWERTX_RATE10__POWERTXHT20_9__READ(src) \
54827                     (((u_int32_t)(src)\
54828                     & 0x00003f00U) >> 8)
54829 #define POWERTX_RATE10__POWERTXHT20_9__WRITE(src) \
54830                     (((u_int32_t)(src)\
54831                     << 8) & 0x00003f00U)
54832 #define POWERTX_RATE10__POWERTXHT20_9__MODIFY(dst, src) \
54833                     (dst) = ((dst) &\
54834                     ~0x00003f00U) | (((u_int32_t)(src) <<\
54835                     8) & 0x00003f00U)
54836 #define POWERTX_RATE10__POWERTXHT20_9__VERIFY(src) \
54837                     (!((((u_int32_t)(src)\
54838                     << 8) & ~0x00003f00U)))
54839
54840 /* macros for field powertxht20_10 */
54841 #define POWERTX_RATE10__POWERTXHT20_10__SHIFT                                16
54842 #define POWERTX_RATE10__POWERTXHT20_10__WIDTH                                 6
54843 #define POWERTX_RATE10__POWERTXHT20_10__MASK                        0x003f0000U
54844 #define POWERTX_RATE10__POWERTXHT20_10__READ(src) \
54845                     (((u_int32_t)(src)\
54846                     & 0x003f0000U) >> 16)
54847 #define POWERTX_RATE10__POWERTXHT20_10__WRITE(src) \
54848                     (((u_int32_t)(src)\
54849                     << 16) & 0x003f0000U)
54850 #define POWERTX_RATE10__POWERTXHT20_10__MODIFY(dst, src) \
54851                     (dst) = ((dst) &\
54852                     ~0x003f0000U) | (((u_int32_t)(src) <<\
54853                     16) & 0x003f0000U)
54854 #define POWERTX_RATE10__POWERTXHT20_10__VERIFY(src) \
54855                     (!((((u_int32_t)(src)\
54856                     << 16) & ~0x003f0000U)))
54857
54858 /* macros for field powertxht20_11 */
54859 #define POWERTX_RATE10__POWERTXHT20_11__SHIFT                                24
54860 #define POWERTX_RATE10__POWERTXHT20_11__WIDTH                                 6
54861 #define POWERTX_RATE10__POWERTXHT20_11__MASK                        0x3f000000U
54862 #define POWERTX_RATE10__POWERTXHT20_11__READ(src) \
54863                     (((u_int32_t)(src)\
54864                     & 0x3f000000U) >> 24)
54865 #define POWERTX_RATE10__POWERTXHT20_11__WRITE(src) \
54866                     (((u_int32_t)(src)\
54867                     << 24) & 0x3f000000U)
54868 #define POWERTX_RATE10__POWERTXHT20_11__MODIFY(dst, src) \
54869                     (dst) = ((dst) &\
54870                     ~0x3f000000U) | (((u_int32_t)(src) <<\
54871                     24) & 0x3f000000U)
54872 #define POWERTX_RATE10__POWERTXHT20_11__VERIFY(src) \
54873                     (!((((u_int32_t)(src)\
54874                     << 24) & ~0x3f000000U)))
54875 #define POWERTX_RATE10__TYPE                                          u_int32_t
54876 #define POWERTX_RATE10__READ                                        0x3f3f3f3fU
54877 #define POWERTX_RATE10__WRITE                                       0x3f3f3f3fU
54878
54879 #endif /* __POWERTX_RATE10_MACRO__ */
54880
54881
54882 /* macros for bb_reg_block.bb_sm_reg_map.BB_powertx_rate10 */
54883 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_POWERTX_RATE10__NUM              1
54884
54885 /* macros for BlueprintGlobalNameSpace::powertx_rate11 */
54886 #ifndef __POWERTX_RATE11_MACRO__
54887 #define __POWERTX_RATE11_MACRO__
54888
54889 /* macros for field powertxht20_12 */
54890 #define POWERTX_RATE11__POWERTXHT20_12__SHIFT                                 0
54891 #define POWERTX_RATE11__POWERTXHT20_12__WIDTH                                 6
54892 #define POWERTX_RATE11__POWERTXHT20_12__MASK                        0x0000003fU
54893 #define POWERTX_RATE11__POWERTXHT20_12__READ(src) \
54894                     (u_int32_t)(src)\
54895                     & 0x0000003fU
54896 #define POWERTX_RATE11__POWERTXHT20_12__WRITE(src) \
54897                     ((u_int32_t)(src)\
54898                     & 0x0000003fU)
54899 #define POWERTX_RATE11__POWERTXHT20_12__MODIFY(dst, src) \
54900                     (dst) = ((dst) &\
54901                     ~0x0000003fU) | ((u_int32_t)(src) &\
54902                     0x0000003fU)
54903 #define POWERTX_RATE11__POWERTXHT20_12__VERIFY(src) \
54904                     (!(((u_int32_t)(src)\
54905                     & ~0x0000003fU)))
54906
54907 /* macros for field powertxht20_13 */
54908 #define POWERTX_RATE11__POWERTXHT20_13__SHIFT                                 8
54909 #define POWERTX_RATE11__POWERTXHT20_13__WIDTH                                 6
54910 #define POWERTX_RATE11__POWERTXHT20_13__MASK                        0x00003f00U
54911 #define POWERTX_RATE11__POWERTXHT20_13__READ(src) \
54912                     (((u_int32_t)(src)\
54913                     & 0x00003f00U) >> 8)
54914 #define POWERTX_RATE11__POWERTXHT20_13__WRITE(src) \
54915                     (((u_int32_t)(src)\
54916                     << 8) & 0x00003f00U)
54917 #define POWERTX_RATE11__POWERTXHT20_13__MODIFY(dst, src) \
54918                     (dst) = ((dst) &\
54919                     ~0x00003f00U) | (((u_int32_t)(src) <<\
54920                     8) & 0x00003f00U)
54921 #define POWERTX_RATE11__POWERTXHT20_13__VERIFY(src) \
54922                     (!((((u_int32_t)(src)\
54923                     << 8) & ~0x00003f00U)))
54924
54925 /* macros for field powertxht40_12 */
54926 #define POWERTX_RATE11__POWERTXHT40_12__SHIFT                                16
54927 #define POWERTX_RATE11__POWERTXHT40_12__WIDTH                                 6
54928 #define POWERTX_RATE11__POWERTXHT40_12__MASK                        0x003f0000U
54929 #define POWERTX_RATE11__POWERTXHT40_12__READ(src) \
54930                     (((u_int32_t)(src)\
54931                     & 0x003f0000U) >> 16)
54932 #define POWERTX_RATE11__POWERTXHT40_12__WRITE(src) \
54933                     (((u_int32_t)(src)\
54934                     << 16) & 0x003f0000U)
54935 #define POWERTX_RATE11__POWERTXHT40_12__MODIFY(dst, src) \
54936                     (dst) = ((dst) &\
54937                     ~0x003f0000U) | (((u_int32_t)(src) <<\
54938                     16) & 0x003f0000U)
54939 #define POWERTX_RATE11__POWERTXHT40_12__VERIFY(src) \
54940                     (!((((u_int32_t)(src)\
54941                     << 16) & ~0x003f0000U)))
54942
54943 /* macros for field powertxht40_13 */
54944 #define POWERTX_RATE11__POWERTXHT40_13__SHIFT                                24
54945 #define POWERTX_RATE11__POWERTXHT40_13__WIDTH                                 6
54946 #define POWERTX_RATE11__POWERTXHT40_13__MASK                        0x3f000000U
54947 #define POWERTX_RATE11__POWERTXHT40_13__READ(src) \
54948                     (((u_int32_t)(src)\
54949                     & 0x3f000000U) >> 24)
54950 #define POWERTX_RATE11__POWERTXHT40_13__WRITE(src) \
54951                     (((u_int32_t)(src)\
54952                     << 24) & 0x3f000000U)
54953 #define POWERTX_RATE11__POWERTXHT40_13__MODIFY(dst, src) \
54954                     (dst) = ((dst) &\
54955                     ~0x3f000000U) | (((u_int32_t)(src) <<\
54956                     24) & 0x3f000000U)
54957 #define POWERTX_RATE11__POWERTXHT40_13__VERIFY(src) \
54958                     (!((((u_int32_t)(src)\
54959                     << 24) & ~0x3f000000U)))
54960 #define POWERTX_RATE11__TYPE                                          u_int32_t
54961 #define POWERTX_RATE11__READ                                        0x3f3f3f3fU
54962 #define POWERTX_RATE11__WRITE                                       0x3f3f3f3fU
54963
54964 #endif /* __POWERTX_RATE11_MACRO__ */
54965
54966
54967 /* macros for bb_reg_block.bb_sm_reg_map.BB_powertx_rate11 */
54968 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_POWERTX_RATE11__NUM              1
54969
54970 /* macros for BlueprintGlobalNameSpace::powertx_rate12 */
54971 #ifndef __POWERTX_RATE12_MACRO__
54972 #define __POWERTX_RATE12_MACRO__
54973
54974 /* macros for field powertxht40_8 */
54975 #define POWERTX_RATE12__POWERTXHT40_8__SHIFT                                  0
54976 #define POWERTX_RATE12__POWERTXHT40_8__WIDTH                                  6
54977 #define POWERTX_RATE12__POWERTXHT40_8__MASK                         0x0000003fU
54978 #define POWERTX_RATE12__POWERTXHT40_8__READ(src) (u_int32_t)(src) & 0x0000003fU
54979 #define POWERTX_RATE12__POWERTXHT40_8__WRITE(src) \
54980                     ((u_int32_t)(src)\
54981                     & 0x0000003fU)
54982 #define POWERTX_RATE12__POWERTXHT40_8__MODIFY(dst, src) \
54983                     (dst) = ((dst) &\
54984                     ~0x0000003fU) | ((u_int32_t)(src) &\
54985                     0x0000003fU)
54986 #define POWERTX_RATE12__POWERTXHT40_8__VERIFY(src) \
54987                     (!(((u_int32_t)(src)\
54988                     & ~0x0000003fU)))
54989
54990 /* macros for field powertxht40_9 */
54991 #define POWERTX_RATE12__POWERTXHT40_9__SHIFT                                  8
54992 #define POWERTX_RATE12__POWERTXHT40_9__WIDTH                                  6
54993 #define POWERTX_RATE12__POWERTXHT40_9__MASK                         0x00003f00U
54994 #define POWERTX_RATE12__POWERTXHT40_9__READ(src) \
54995                     (((u_int32_t)(src)\
54996                     & 0x00003f00U) >> 8)
54997 #define POWERTX_RATE12__POWERTXHT40_9__WRITE(src) \
54998                     (((u_int32_t)(src)\
54999                     << 8) & 0x00003f00U)
55000 #define POWERTX_RATE12__POWERTXHT40_9__MODIFY(dst, src) \
55001                     (dst) = ((dst) &\
55002                     ~0x00003f00U) | (((u_int32_t)(src) <<\
55003                     8) & 0x00003f00U)
55004 #define POWERTX_RATE12__POWERTXHT40_9__VERIFY(src) \
55005                     (!((((u_int32_t)(src)\
55006                     << 8) & ~0x00003f00U)))
55007
55008 /* macros for field powertxht40_10 */
55009 #define POWERTX_RATE12__POWERTXHT40_10__SHIFT                                16
55010 #define POWERTX_RATE12__POWERTXHT40_10__WIDTH                                 6
55011 #define POWERTX_RATE12__POWERTXHT40_10__MASK                        0x003f0000U
55012 #define POWERTX_RATE12__POWERTXHT40_10__READ(src) \
55013                     (((u_int32_t)(src)\
55014                     & 0x003f0000U) >> 16)
55015 #define POWERTX_RATE12__POWERTXHT40_10__WRITE(src) \
55016                     (((u_int32_t)(src)\
55017                     << 16) & 0x003f0000U)
55018 #define POWERTX_RATE12__POWERTXHT40_10__MODIFY(dst, src) \
55019                     (dst) = ((dst) &\
55020                     ~0x003f0000U) | (((u_int32_t)(src) <<\
55021                     16) & 0x003f0000U)
55022 #define POWERTX_RATE12__POWERTXHT40_10__VERIFY(src) \
55023                     (!((((u_int32_t)(src)\
55024                     << 16) & ~0x003f0000U)))
55025
55026 /* macros for field powertxht40_11 */
55027 #define POWERTX_RATE12__POWERTXHT40_11__SHIFT                                24
55028 #define POWERTX_RATE12__POWERTXHT40_11__WIDTH                                 6
55029 #define POWERTX_RATE12__POWERTXHT40_11__MASK                        0x3f000000U
55030 #define POWERTX_RATE12__POWERTXHT40_11__READ(src) \
55031                     (((u_int32_t)(src)\
55032                     & 0x3f000000U) >> 24)
55033 #define POWERTX_RATE12__POWERTXHT40_11__WRITE(src) \
55034                     (((u_int32_t)(src)\
55035                     << 24) & 0x3f000000U)
55036 #define POWERTX_RATE12__POWERTXHT40_11__MODIFY(dst, src) \
55037                     (dst) = ((dst) &\
55038                     ~0x3f000000U) | (((u_int32_t)(src) <<\
55039                     24) & 0x3f000000U)
55040 #define POWERTX_RATE12__POWERTXHT40_11__VERIFY(src) \
55041                     (!((((u_int32_t)(src)\
55042                     << 24) & ~0x3f000000U)))
55043 #define POWERTX_RATE12__TYPE                                          u_int32_t
55044 #define POWERTX_RATE12__READ                                        0x3f3f3f3fU
55045 #define POWERTX_RATE12__WRITE                                       0x3f3f3f3fU
55046
55047 #endif /* __POWERTX_RATE12_MACRO__ */
55048
55049
55050 /* macros for bb_reg_block.bb_sm_reg_map.BB_powertx_rate12 */
55051 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_POWERTX_RATE12__NUM              1
55052
55053 /* macros for BlueprintGlobalNameSpace::powertx_max */
55054 #ifndef __POWERTX_MAX_MACRO__
55055 #define __POWERTX_MAX_MACRO__
55056
55057 /* macros for field use_per_packet_powertx_max */
55058 #define POWERTX_MAX__USE_PER_PACKET_POWERTX_MAX__SHIFT                        6
55059 #define POWERTX_MAX__USE_PER_PACKET_POWERTX_MAX__WIDTH                        1
55060 #define POWERTX_MAX__USE_PER_PACKET_POWERTX_MAX__MASK               0x00000040U
55061 #define POWERTX_MAX__USE_PER_PACKET_POWERTX_MAX__READ(src) \
55062                     (((u_int32_t)(src)\
55063                     & 0x00000040U) >> 6)
55064 #define POWERTX_MAX__USE_PER_PACKET_POWERTX_MAX__WRITE(src) \
55065                     (((u_int32_t)(src)\
55066                     << 6) & 0x00000040U)
55067 #define POWERTX_MAX__USE_PER_PACKET_POWERTX_MAX__MODIFY(dst, src) \
55068                     (dst) = ((dst) &\
55069                     ~0x00000040U) | (((u_int32_t)(src) <<\
55070                     6) & 0x00000040U)
55071 #define POWERTX_MAX__USE_PER_PACKET_POWERTX_MAX__VERIFY(src) \
55072                     (!((((u_int32_t)(src)\
55073                     << 6) & ~0x00000040U)))
55074 #define POWERTX_MAX__USE_PER_PACKET_POWERTX_MAX__SET(dst) \
55075                     (dst) = ((dst) &\
55076                     ~0x00000040U) | ((u_int32_t)(1) << 6)
55077 #define POWERTX_MAX__USE_PER_PACKET_POWERTX_MAX__CLR(dst) \
55078                     (dst) = ((dst) &\
55079                     ~0x00000040U) | ((u_int32_t)(0) << 6)
55080 //#define POWERTX_MAX__TYPE                                             u_int32_t
55081 //#define POWERTX_MAX__READ                                           0x00000040U
55082 //#define POWERTX_MAX__WRITE                                          0x00000040U
55083
55084 #endif /* __POWERTX_MAX_MACRO__ */
55085
55086
55087 /* macros for bb_reg_block.bb_sm_reg_map.BB_powertx_max */
55088 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_POWERTX_MAX__NUM                 1
55089
55090 /* macros for BlueprintGlobalNameSpace::powertx_sub */
55091 #ifndef __POWERTX_SUB_MACRO__
55092 #define __POWERTX_SUB_MACRO__
55093
55094 /* macros for field powertx_sub_for_2chain */
55095 #define POWERTX_SUB__POWERTX_SUB_FOR_2CHAIN__SHIFT                            0
55096 #define POWERTX_SUB__POWERTX_SUB_FOR_2CHAIN__WIDTH                            6
55097 #define POWERTX_SUB__POWERTX_SUB_FOR_2CHAIN__MASK                   0x0000003fU
55098 #define POWERTX_SUB__POWERTX_SUB_FOR_2CHAIN__READ(src) \
55099                     (u_int32_t)(src)\
55100                     & 0x0000003fU
55101 #define POWERTX_SUB__POWERTX_SUB_FOR_2CHAIN__WRITE(src) \
55102                     ((u_int32_t)(src)\
55103                     & 0x0000003fU)
55104 #define POWERTX_SUB__POWERTX_SUB_FOR_2CHAIN__MODIFY(dst, src) \
55105                     (dst) = ((dst) &\
55106                     ~0x0000003fU) | ((u_int32_t)(src) &\
55107                     0x0000003fU)
55108 #define POWERTX_SUB__POWERTX_SUB_FOR_2CHAIN__VERIFY(src) \
55109                     (!(((u_int32_t)(src)\
55110                     & ~0x0000003fU)))
55111
55112 /* macros for field powertx_sub_for_3chain */
55113 #define POWERTX_SUB__POWERTX_SUB_FOR_3CHAIN__SHIFT                            6
55114 #define POWERTX_SUB__POWERTX_SUB_FOR_3CHAIN__WIDTH                            6
55115 #define POWERTX_SUB__POWERTX_SUB_FOR_3CHAIN__MASK                   0x00000fc0U
55116 #define POWERTX_SUB__POWERTX_SUB_FOR_3CHAIN__READ(src) \
55117                     (((u_int32_t)(src)\
55118                     & 0x00000fc0U) >> 6)
55119 #define POWERTX_SUB__POWERTX_SUB_FOR_3CHAIN__WRITE(src) \
55120                     (((u_int32_t)(src)\
55121                     << 6) & 0x00000fc0U)
55122 #define POWERTX_SUB__POWERTX_SUB_FOR_3CHAIN__MODIFY(dst, src) \
55123                     (dst) = ((dst) &\
55124                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
55125                     6) & 0x00000fc0U)
55126 #define POWERTX_SUB__POWERTX_SUB_FOR_3CHAIN__VERIFY(src) \
55127                     (!((((u_int32_t)(src)\
55128                     << 6) & ~0x00000fc0U)))
55129 #define POWERTX_SUB__TYPE                                             u_int32_t
55130 #define POWERTX_SUB__READ                                           0x00000fffU
55131 #define POWERTX_SUB__WRITE                                          0x00000fffU
55132
55133 #endif /* __POWERTX_SUB_MACRO__ */
55134
55135
55136 /* macros for bb_reg_block.bb_sm_reg_map.BB_powertx_sub */
55137 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_POWERTX_SUB__NUM                 1
55138
55139 /* macros for BlueprintGlobalNameSpace::tpc_1 */
55140 #ifndef __TPC_1_MACRO__
55141 #define __TPC_1_MACRO__
55142
55143 /* macros for field force_dac_gain */
55144 #define TPC_1__FORCE_DAC_GAIN__SHIFT                                          0
55145 #define TPC_1__FORCE_DAC_GAIN__WIDTH                                          1
55146 #define TPC_1__FORCE_DAC_GAIN__MASK                                 0x00000001U
55147 #define TPC_1__FORCE_DAC_GAIN__READ(src)         (u_int32_t)(src) & 0x00000001U
55148 #define TPC_1__FORCE_DAC_GAIN__WRITE(src)      ((u_int32_t)(src) & 0x00000001U)
55149 #define TPC_1__FORCE_DAC_GAIN__MODIFY(dst, src) \
55150                     (dst) = ((dst) &\
55151                     ~0x00000001U) | ((u_int32_t)(src) &\
55152                     0x00000001U)
55153 #define TPC_1__FORCE_DAC_GAIN__VERIFY(src) \
55154                     (!(((u_int32_t)(src)\
55155                     & ~0x00000001U)))
55156 #define TPC_1__FORCE_DAC_GAIN__SET(dst) \
55157                     (dst) = ((dst) &\
55158                     ~0x00000001U) | (u_int32_t)(1)
55159 #define TPC_1__FORCE_DAC_GAIN__CLR(dst) \
55160                     (dst) = ((dst) &\
55161                     ~0x00000001U) | (u_int32_t)(0)
55162
55163 /* macros for field forced_dac_gain */
55164 #define TPC_1__FORCED_DAC_GAIN__SHIFT                                         1
55165 #define TPC_1__FORCED_DAC_GAIN__WIDTH                                         5
55166 #define TPC_1__FORCED_DAC_GAIN__MASK                                0x0000003eU
55167 #define TPC_1__FORCED_DAC_GAIN__READ(src) \
55168                     (((u_int32_t)(src)\
55169                     & 0x0000003eU) >> 1)
55170 #define TPC_1__FORCED_DAC_GAIN__WRITE(src) \
55171                     (((u_int32_t)(src)\
55172                     << 1) & 0x0000003eU)
55173 #define TPC_1__FORCED_DAC_GAIN__MODIFY(dst, src) \
55174                     (dst) = ((dst) &\
55175                     ~0x0000003eU) | (((u_int32_t)(src) <<\
55176                     1) & 0x0000003eU)
55177 #define TPC_1__FORCED_DAC_GAIN__VERIFY(src) \
55178                     (!((((u_int32_t)(src)\
55179                     << 1) & ~0x0000003eU)))
55180
55181 /* macros for field pd_dc_offset_target */
55182 #define TPC_1__PD_DC_OFFSET_TARGET__SHIFT                                     6
55183 #define TPC_1__PD_DC_OFFSET_TARGET__WIDTH                                     8
55184 #define TPC_1__PD_DC_OFFSET_TARGET__MASK                            0x00003fc0U
55185 #define TPC_1__PD_DC_OFFSET_TARGET__READ(src) \
55186                     (((u_int32_t)(src)\
55187                     & 0x00003fc0U) >> 6)
55188 #define TPC_1__PD_DC_OFFSET_TARGET__WRITE(src) \
55189                     (((u_int32_t)(src)\
55190                     << 6) & 0x00003fc0U)
55191 #define TPC_1__PD_DC_OFFSET_TARGET__MODIFY(dst, src) \
55192                     (dst) = ((dst) &\
55193                     ~0x00003fc0U) | (((u_int32_t)(src) <<\
55194                     6) & 0x00003fc0U)
55195 #define TPC_1__PD_DC_OFFSET_TARGET__VERIFY(src) \
55196                     (!((((u_int32_t)(src)\
55197                     << 6) & ~0x00003fc0U)))
55198
55199 /* macros for field num_pd_gain */
55200 #define TPC_1__NUM_PD_GAIN__SHIFT                                            14
55201 #define TPC_1__NUM_PD_GAIN__WIDTH                                             2
55202 #define TPC_1__NUM_PD_GAIN__MASK                                    0x0000c000U
55203 #define TPC_1__NUM_PD_GAIN__READ(src)  (((u_int32_t)(src) & 0x0000c000U) >> 14)
55204 #define TPC_1__NUM_PD_GAIN__WRITE(src) (((u_int32_t)(src) << 14) & 0x0000c000U)
55205 #define TPC_1__NUM_PD_GAIN__MODIFY(dst, src) \
55206                     (dst) = ((dst) &\
55207                     ~0x0000c000U) | (((u_int32_t)(src) <<\
55208                     14) & 0x0000c000U)
55209 #define TPC_1__NUM_PD_GAIN__VERIFY(src) \
55210                     (!((((u_int32_t)(src)\
55211                     << 14) & ~0x0000c000U)))
55212
55213 /* macros for field pd_gain_setting1 */
55214 #define TPC_1__PD_GAIN_SETTING1__SHIFT                                       16
55215 #define TPC_1__PD_GAIN_SETTING1__WIDTH                                        2
55216 #define TPC_1__PD_GAIN_SETTING1__MASK                               0x00030000U
55217 #define TPC_1__PD_GAIN_SETTING1__READ(src) \
55218                     (((u_int32_t)(src)\
55219                     & 0x00030000U) >> 16)
55220 #define TPC_1__PD_GAIN_SETTING1__WRITE(src) \
55221                     (((u_int32_t)(src)\
55222                     << 16) & 0x00030000U)
55223 #define TPC_1__PD_GAIN_SETTING1__MODIFY(dst, src) \
55224                     (dst) = ((dst) &\
55225                     ~0x00030000U) | (((u_int32_t)(src) <<\
55226                     16) & 0x00030000U)
55227 #define TPC_1__PD_GAIN_SETTING1__VERIFY(src) \
55228                     (!((((u_int32_t)(src)\
55229                     << 16) & ~0x00030000U)))
55230
55231 /* macros for field pd_gain_setting2 */
55232 #define TPC_1__PD_GAIN_SETTING2__SHIFT                                       18
55233 #define TPC_1__PD_GAIN_SETTING2__WIDTH                                        2
55234 #define TPC_1__PD_GAIN_SETTING2__MASK                               0x000c0000U
55235 #define TPC_1__PD_GAIN_SETTING2__READ(src) \
55236                     (((u_int32_t)(src)\
55237                     & 0x000c0000U) >> 18)
55238 #define TPC_1__PD_GAIN_SETTING2__WRITE(src) \
55239                     (((u_int32_t)(src)\
55240                     << 18) & 0x000c0000U)
55241 #define TPC_1__PD_GAIN_SETTING2__MODIFY(dst, src) \
55242                     (dst) = ((dst) &\
55243                     ~0x000c0000U) | (((u_int32_t)(src) <<\
55244                     18) & 0x000c0000U)
55245 #define TPC_1__PD_GAIN_SETTING2__VERIFY(src) \
55246                     (!((((u_int32_t)(src)\
55247                     << 18) & ~0x000c0000U)))
55248
55249 /* macros for field pd_gain_setting3 */
55250 #define TPC_1__PD_GAIN_SETTING3__SHIFT                                       20
55251 #define TPC_1__PD_GAIN_SETTING3__WIDTH                                        2
55252 #define TPC_1__PD_GAIN_SETTING3__MASK                               0x00300000U
55253 #define TPC_1__PD_GAIN_SETTING3__READ(src) \
55254                     (((u_int32_t)(src)\
55255                     & 0x00300000U) >> 20)
55256 #define TPC_1__PD_GAIN_SETTING3__WRITE(src) \
55257                     (((u_int32_t)(src)\
55258                     << 20) & 0x00300000U)
55259 #define TPC_1__PD_GAIN_SETTING3__MODIFY(dst, src) \
55260                     (dst) = ((dst) &\
55261                     ~0x00300000U) | (((u_int32_t)(src) <<\
55262                     20) & 0x00300000U)
55263 #define TPC_1__PD_GAIN_SETTING3__VERIFY(src) \
55264                     (!((((u_int32_t)(src)\
55265                     << 20) & ~0x00300000U)))
55266
55267 /* macros for field enable_pd_calibrate */
55268 #define TPC_1__ENABLE_PD_CALIBRATE__SHIFT                                    22
55269 #define TPC_1__ENABLE_PD_CALIBRATE__WIDTH                                     1
55270 #define TPC_1__ENABLE_PD_CALIBRATE__MASK                            0x00400000U
55271 #define TPC_1__ENABLE_PD_CALIBRATE__READ(src) \
55272                     (((u_int32_t)(src)\
55273                     & 0x00400000U) >> 22)
55274 #define TPC_1__ENABLE_PD_CALIBRATE__WRITE(src) \
55275                     (((u_int32_t)(src)\
55276                     << 22) & 0x00400000U)
55277 #define TPC_1__ENABLE_PD_CALIBRATE__MODIFY(dst, src) \
55278                     (dst) = ((dst) &\
55279                     ~0x00400000U) | (((u_int32_t)(src) <<\
55280                     22) & 0x00400000U)
55281 #define TPC_1__ENABLE_PD_CALIBRATE__VERIFY(src) \
55282                     (!((((u_int32_t)(src)\
55283                     << 22) & ~0x00400000U)))
55284 #define TPC_1__ENABLE_PD_CALIBRATE__SET(dst) \
55285                     (dst) = ((dst) &\
55286                     ~0x00400000U) | ((u_int32_t)(1) << 22)
55287 #define TPC_1__ENABLE_PD_CALIBRATE__CLR(dst) \
55288                     (dst) = ((dst) &\
55289                     ~0x00400000U) | ((u_int32_t)(0) << 22)
55290
55291 /* macros for field pd_calibrate_wait */
55292 #define TPC_1__PD_CALIBRATE_WAIT__SHIFT                                      23
55293 #define TPC_1__PD_CALIBRATE_WAIT__WIDTH                                       6
55294 #define TPC_1__PD_CALIBRATE_WAIT__MASK                              0x1f800000U
55295 #define TPC_1__PD_CALIBRATE_WAIT__READ(src) \
55296                     (((u_int32_t)(src)\
55297                     & 0x1f800000U) >> 23)
55298 #define TPC_1__PD_CALIBRATE_WAIT__WRITE(src) \
55299                     (((u_int32_t)(src)\
55300                     << 23) & 0x1f800000U)
55301 #define TPC_1__PD_CALIBRATE_WAIT__MODIFY(dst, src) \
55302                     (dst) = ((dst) &\
55303                     ~0x1f800000U) | (((u_int32_t)(src) <<\
55304                     23) & 0x1f800000U)
55305 #define TPC_1__PD_CALIBRATE_WAIT__VERIFY(src) \
55306                     (!((((u_int32_t)(src)\
55307                     << 23) & ~0x1f800000U)))
55308
55309 /* macros for field force_pdadc_gain */
55310 #define TPC_1__FORCE_PDADC_GAIN__SHIFT                                       29
55311 #define TPC_1__FORCE_PDADC_GAIN__WIDTH                                        1
55312 #define TPC_1__FORCE_PDADC_GAIN__MASK                               0x20000000U
55313 #define TPC_1__FORCE_PDADC_GAIN__READ(src) \
55314                     (((u_int32_t)(src)\
55315                     & 0x20000000U) >> 29)
55316 #define TPC_1__FORCE_PDADC_GAIN__WRITE(src) \
55317                     (((u_int32_t)(src)\
55318                     << 29) & 0x20000000U)
55319 #define TPC_1__FORCE_PDADC_GAIN__MODIFY(dst, src) \
55320                     (dst) = ((dst) &\
55321                     ~0x20000000U) | (((u_int32_t)(src) <<\
55322                     29) & 0x20000000U)
55323 #define TPC_1__FORCE_PDADC_GAIN__VERIFY(src) \
55324                     (!((((u_int32_t)(src)\
55325                     << 29) & ~0x20000000U)))
55326 #define TPC_1__FORCE_PDADC_GAIN__SET(dst) \
55327                     (dst) = ((dst) &\
55328                     ~0x20000000U) | ((u_int32_t)(1) << 29)
55329 #define TPC_1__FORCE_PDADC_GAIN__CLR(dst) \
55330                     (dst) = ((dst) &\
55331                     ~0x20000000U) | ((u_int32_t)(0) << 29)
55332
55333 /* macros for field forced_pdadc_gain */
55334 #define TPC_1__FORCED_PDADC_GAIN__SHIFT                                      30
55335 #define TPC_1__FORCED_PDADC_GAIN__WIDTH                                       2
55336 #define TPC_1__FORCED_PDADC_GAIN__MASK                              0xc0000000U
55337 #define TPC_1__FORCED_PDADC_GAIN__READ(src) \
55338                     (((u_int32_t)(src)\
55339                     & 0xc0000000U) >> 30)
55340 #define TPC_1__FORCED_PDADC_GAIN__WRITE(src) \
55341                     (((u_int32_t)(src)\
55342                     << 30) & 0xc0000000U)
55343 #define TPC_1__FORCED_PDADC_GAIN__MODIFY(dst, src) \
55344                     (dst) = ((dst) &\
55345                     ~0xc0000000U) | (((u_int32_t)(src) <<\
55346                     30) & 0xc0000000U)
55347 #define TPC_1__FORCED_PDADC_GAIN__VERIFY(src) \
55348                     (!((((u_int32_t)(src)\
55349                     << 30) & ~0xc0000000U)))
55350 #define TPC_1__TYPE                                                   u_int32_t
55351 #define TPC_1__READ                                                 0xffffffffU
55352 #define TPC_1__WRITE                                                0xffffffffU
55353
55354 #endif /* __TPC_1_MACRO__ */
55355
55356
55357 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_1 */
55358 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_1__NUM                       1
55359
55360 /* macros for BlueprintGlobalNameSpace::tpc_2 */
55361 #ifndef __TPC_2_MACRO__
55362 #define __TPC_2_MACRO__
55363
55364 /* macros for field tx_frame_to_pdadc_on */
55365 #define TPC_2__TX_FRAME_TO_PDADC_ON__SHIFT                                    0
55366 #define TPC_2__TX_FRAME_TO_PDADC_ON__WIDTH                                    8
55367 #define TPC_2__TX_FRAME_TO_PDADC_ON__MASK                           0x000000ffU
55368 #define TPC_2__TX_FRAME_TO_PDADC_ON__READ(src)   (u_int32_t)(src) & 0x000000ffU
55369 #define TPC_2__TX_FRAME_TO_PDADC_ON__WRITE(src) \
55370                     ((u_int32_t)(src)\
55371                     & 0x000000ffU)
55372 #define TPC_2__TX_FRAME_TO_PDADC_ON__MODIFY(dst, src) \
55373                     (dst) = ((dst) &\
55374                     ~0x000000ffU) | ((u_int32_t)(src) &\
55375                     0x000000ffU)
55376 #define TPC_2__TX_FRAME_TO_PDADC_ON__VERIFY(src) \
55377                     (!(((u_int32_t)(src)\
55378                     & ~0x000000ffU)))
55379
55380 /* macros for field tx_frame_to_pd_acc_ofdm */
55381 #define TPC_2__TX_FRAME_TO_PD_ACC_OFDM__SHIFT                                 8
55382 #define TPC_2__TX_FRAME_TO_PD_ACC_OFDM__WIDTH                                 8
55383 #define TPC_2__TX_FRAME_TO_PD_ACC_OFDM__MASK                        0x0000ff00U
55384 #define TPC_2__TX_FRAME_TO_PD_ACC_OFDM__READ(src) \
55385                     (((u_int32_t)(src)\
55386                     & 0x0000ff00U) >> 8)
55387 #define TPC_2__TX_FRAME_TO_PD_ACC_OFDM__WRITE(src) \
55388                     (((u_int32_t)(src)\
55389                     << 8) & 0x0000ff00U)
55390 #define TPC_2__TX_FRAME_TO_PD_ACC_OFDM__MODIFY(dst, src) \
55391                     (dst) = ((dst) &\
55392                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
55393                     8) & 0x0000ff00U)
55394 #define TPC_2__TX_FRAME_TO_PD_ACC_OFDM__VERIFY(src) \
55395                     (!((((u_int32_t)(src)\
55396                     << 8) & ~0x0000ff00U)))
55397
55398 /* macros for field tx_frame_to_pd_acc_cck */
55399 #define TPC_2__TX_FRAME_TO_PD_ACC_CCK__SHIFT                                 16
55400 #define TPC_2__TX_FRAME_TO_PD_ACC_CCK__WIDTH                                  8
55401 #define TPC_2__TX_FRAME_TO_PD_ACC_CCK__MASK                         0x00ff0000U
55402 #define TPC_2__TX_FRAME_TO_PD_ACC_CCK__READ(src) \
55403                     (((u_int32_t)(src)\
55404                     & 0x00ff0000U) >> 16)
55405 #define TPC_2__TX_FRAME_TO_PD_ACC_CCK__WRITE(src) \
55406                     (((u_int32_t)(src)\
55407                     << 16) & 0x00ff0000U)
55408 #define TPC_2__TX_FRAME_TO_PD_ACC_CCK__MODIFY(dst, src) \
55409                     (dst) = ((dst) &\
55410                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
55411                     16) & 0x00ff0000U)
55412 #define TPC_2__TX_FRAME_TO_PD_ACC_CCK__VERIFY(src) \
55413                     (!((((u_int32_t)(src)\
55414                     << 16) & ~0x00ff0000U)))
55415 #define TPC_2__TYPE                                                   u_int32_t
55416 #define TPC_2__READ                                                 0x00ffffffU
55417 #define TPC_2__WRITE                                                0x00ffffffU
55418
55419 #endif /* __TPC_2_MACRO__ */
55420
55421
55422 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_2 */
55423 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_2__NUM                       1
55424
55425 /* macros for BlueprintGlobalNameSpace::tpc_3 */
55426 #ifndef __TPC_3_MACRO__
55427 #define __TPC_3_MACRO__
55428
55429 /* macros for field tx_end_to_pdadc_on */
55430 #define TPC_3__TX_END_TO_PDADC_ON__SHIFT                                      0
55431 #define TPC_3__TX_END_TO_PDADC_ON__WIDTH                                      8
55432 #define TPC_3__TX_END_TO_PDADC_ON__MASK                             0x000000ffU
55433 #define TPC_3__TX_END_TO_PDADC_ON__READ(src)     (u_int32_t)(src) & 0x000000ffU
55434 #define TPC_3__TX_END_TO_PDADC_ON__WRITE(src)  ((u_int32_t)(src) & 0x000000ffU)
55435 #define TPC_3__TX_END_TO_PDADC_ON__MODIFY(dst, src) \
55436                     (dst) = ((dst) &\
55437                     ~0x000000ffU) | ((u_int32_t)(src) &\
55438                     0x000000ffU)
55439 #define TPC_3__TX_END_TO_PDADC_ON__VERIFY(src) \
55440                     (!(((u_int32_t)(src)\
55441                     & ~0x000000ffU)))
55442
55443 /* macros for field tx_end_to_pd_acc_on */
55444 #define TPC_3__TX_END_TO_PD_ACC_ON__SHIFT                                     8
55445 #define TPC_3__TX_END_TO_PD_ACC_ON__WIDTH                                     8
55446 #define TPC_3__TX_END_TO_PD_ACC_ON__MASK                            0x0000ff00U
55447 #define TPC_3__TX_END_TO_PD_ACC_ON__READ(src) \
55448                     (((u_int32_t)(src)\
55449                     & 0x0000ff00U) >> 8)
55450 #define TPC_3__TX_END_TO_PD_ACC_ON__WRITE(src) \
55451                     (((u_int32_t)(src)\
55452                     << 8) & 0x0000ff00U)
55453 #define TPC_3__TX_END_TO_PD_ACC_ON__MODIFY(dst, src) \
55454                     (dst) = ((dst) &\
55455                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
55456                     8) & 0x0000ff00U)
55457 #define TPC_3__TX_END_TO_PD_ACC_ON__VERIFY(src) \
55458                     (!((((u_int32_t)(src)\
55459                     << 8) & ~0x0000ff00U)))
55460
55461 /* macros for field pd_acc_window_dc_off */
55462 #define TPC_3__PD_ACC_WINDOW_DC_OFF__SHIFT                                   16
55463 #define TPC_3__PD_ACC_WINDOW_DC_OFF__WIDTH                                    3
55464 #define TPC_3__PD_ACC_WINDOW_DC_OFF__MASK                           0x00070000U
55465 #define TPC_3__PD_ACC_WINDOW_DC_OFF__READ(src) \
55466                     (((u_int32_t)(src)\
55467                     & 0x00070000U) >> 16)
55468 #define TPC_3__PD_ACC_WINDOW_DC_OFF__WRITE(src) \
55469                     (((u_int32_t)(src)\
55470                     << 16) & 0x00070000U)
55471 #define TPC_3__PD_ACC_WINDOW_DC_OFF__MODIFY(dst, src) \
55472                     (dst) = ((dst) &\
55473                     ~0x00070000U) | (((u_int32_t)(src) <<\
55474                     16) & 0x00070000U)
55475 #define TPC_3__PD_ACC_WINDOW_DC_OFF__VERIFY(src) \
55476                     (!((((u_int32_t)(src)\
55477                     << 16) & ~0x00070000U)))
55478
55479 /* macros for field pd_acc_window_cal */
55480 #define TPC_3__PD_ACC_WINDOW_CAL__SHIFT                                      19
55481 #define TPC_3__PD_ACC_WINDOW_CAL__WIDTH                                       3
55482 #define TPC_3__PD_ACC_WINDOW_CAL__MASK                              0x00380000U
55483 #define TPC_3__PD_ACC_WINDOW_CAL__READ(src) \
55484                     (((u_int32_t)(src)\
55485                     & 0x00380000U) >> 19)
55486 #define TPC_3__PD_ACC_WINDOW_CAL__WRITE(src) \
55487                     (((u_int32_t)(src)\
55488                     << 19) & 0x00380000U)
55489 #define TPC_3__PD_ACC_WINDOW_CAL__MODIFY(dst, src) \
55490                     (dst) = ((dst) &\
55491                     ~0x00380000U) | (((u_int32_t)(src) <<\
55492                     19) & 0x00380000U)
55493 #define TPC_3__PD_ACC_WINDOW_CAL__VERIFY(src) \
55494                     (!((((u_int32_t)(src)\
55495                     << 19) & ~0x00380000U)))
55496
55497 /* macros for field pd_acc_window_ofdm */
55498 #define TPC_3__PD_ACC_WINDOW_OFDM__SHIFT                                     22
55499 #define TPC_3__PD_ACC_WINDOW_OFDM__WIDTH                                      3
55500 #define TPC_3__PD_ACC_WINDOW_OFDM__MASK                             0x01c00000U
55501 #define TPC_3__PD_ACC_WINDOW_OFDM__READ(src) \
55502                     (((u_int32_t)(src)\
55503                     & 0x01c00000U) >> 22)
55504 #define TPC_3__PD_ACC_WINDOW_OFDM__WRITE(src) \
55505                     (((u_int32_t)(src)\
55506                     << 22) & 0x01c00000U)
55507 #define TPC_3__PD_ACC_WINDOW_OFDM__MODIFY(dst, src) \
55508                     (dst) = ((dst) &\
55509                     ~0x01c00000U) | (((u_int32_t)(src) <<\
55510                     22) & 0x01c00000U)
55511 #define TPC_3__PD_ACC_WINDOW_OFDM__VERIFY(src) \
55512                     (!((((u_int32_t)(src)\
55513                     << 22) & ~0x01c00000U)))
55514
55515 /* macros for field pd_acc_window_cck */
55516 #define TPC_3__PD_ACC_WINDOW_CCK__SHIFT                                      25
55517 #define TPC_3__PD_ACC_WINDOW_CCK__WIDTH                                       3
55518 #define TPC_3__PD_ACC_WINDOW_CCK__MASK                              0x0e000000U
55519 #define TPC_3__PD_ACC_WINDOW_CCK__READ(src) \
55520                     (((u_int32_t)(src)\
55521                     & 0x0e000000U) >> 25)
55522 #define TPC_3__PD_ACC_WINDOW_CCK__WRITE(src) \
55523                     (((u_int32_t)(src)\
55524                     << 25) & 0x0e000000U)
55525 #define TPC_3__PD_ACC_WINDOW_CCK__MODIFY(dst, src) \
55526                     (dst) = ((dst) &\
55527                     ~0x0e000000U) | (((u_int32_t)(src) <<\
55528                     25) & 0x0e000000U)
55529 #define TPC_3__PD_ACC_WINDOW_CCK__VERIFY(src) \
55530                     (!((((u_int32_t)(src)\
55531                     << 25) & ~0x0e000000U)))
55532
55533 /* macros for field tpc_clk_gate_enable */
55534 #define TPC_3__TPC_CLK_GATE_ENABLE__SHIFT                                    31
55535 #define TPC_3__TPC_CLK_GATE_ENABLE__WIDTH                                     1
55536 #define TPC_3__TPC_CLK_GATE_ENABLE__MASK                            0x80000000U
55537 #define TPC_3__TPC_CLK_GATE_ENABLE__READ(src) \
55538                     (((u_int32_t)(src)\
55539                     & 0x80000000U) >> 31)
55540 #define TPC_3__TPC_CLK_GATE_ENABLE__WRITE(src) \
55541                     (((u_int32_t)(src)\
55542                     << 31) & 0x80000000U)
55543 #define TPC_3__TPC_CLK_GATE_ENABLE__MODIFY(dst, src) \
55544                     (dst) = ((dst) &\
55545                     ~0x80000000U) | (((u_int32_t)(src) <<\
55546                     31) & 0x80000000U)
55547 #define TPC_3__TPC_CLK_GATE_ENABLE__VERIFY(src) \
55548                     (!((((u_int32_t)(src)\
55549                     << 31) & ~0x80000000U)))
55550 #define TPC_3__TPC_CLK_GATE_ENABLE__SET(dst) \
55551                     (dst) = ((dst) &\
55552                     ~0x80000000U) | ((u_int32_t)(1) << 31)
55553 #define TPC_3__TPC_CLK_GATE_ENABLE__CLR(dst) \
55554                     (dst) = ((dst) &\
55555                     ~0x80000000U) | ((u_int32_t)(0) << 31)
55556 #define TPC_3__TYPE                                                   u_int32_t
55557 #define TPC_3__READ                                                 0x8fffffffU
55558 #define TPC_3__WRITE                                                0x8fffffffU
55559
55560 #endif /* __TPC_3_MACRO__ */
55561
55562
55563 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_3 */
55564 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_3__NUM                       1
55565
55566 /* macros for BlueprintGlobalNameSpace::tpc_4_b0 */
55567 #ifndef __TPC_4_B0_MACRO__
55568 #define __TPC_4_B0_MACRO__
55569
55570 /* macros for field pd_avg_valid_0 */
55571 #define TPC_4_B0__PD_AVG_VALID_0__SHIFT                                       0
55572 #define TPC_4_B0__PD_AVG_VALID_0__WIDTH                                       1
55573 #define TPC_4_B0__PD_AVG_VALID_0__MASK                              0x00000001U
55574 #define TPC_4_B0__PD_AVG_VALID_0__READ(src)      (u_int32_t)(src) & 0x00000001U
55575 #define TPC_4_B0__PD_AVG_VALID_0__SET(dst) \
55576                     (dst) = ((dst) &\
55577                     ~0x00000001U) | (u_int32_t)(1)
55578 #define TPC_4_B0__PD_AVG_VALID_0__CLR(dst) \
55579                     (dst) = ((dst) &\
55580                     ~0x00000001U) | (u_int32_t)(0)
55581
55582 /* macros for field pd_avg_out_0 */
55583 #define TPC_4_B0__PD_AVG_OUT_0__SHIFT                                         1
55584 #define TPC_4_B0__PD_AVG_OUT_0__WIDTH                                         8
55585 #define TPC_4_B0__PD_AVG_OUT_0__MASK                                0x000001feU
55586 #define TPC_4_B0__PD_AVG_OUT_0__READ(src) \
55587                     (((u_int32_t)(src)\
55588                     & 0x000001feU) >> 1)
55589
55590 /* macros for field dac_gain_0 */
55591 #define TPC_4_B0__DAC_GAIN_0__SHIFT                                           9
55592 #define TPC_4_B0__DAC_GAIN_0__WIDTH                                           5
55593 #define TPC_4_B0__DAC_GAIN_0__MASK                                  0x00003e00U
55594 #define TPC_4_B0__DAC_GAIN_0__READ(src) (((u_int32_t)(src) & 0x00003e00U) >> 9)
55595
55596 /* macros for field tx_gain_setting_0 */
55597 #define TPC_4_B0__TX_GAIN_SETTING_0__SHIFT                                   14
55598 #define TPC_4_B0__TX_GAIN_SETTING_0__WIDTH                                    6
55599 #define TPC_4_B0__TX_GAIN_SETTING_0__MASK                           0x000fc000U
55600 #define TPC_4_B0__TX_GAIN_SETTING_0__READ(src) \
55601                     (((u_int32_t)(src)\
55602                     & 0x000fc000U) >> 14)
55603
55604 /* macros for field rate_sent_0 */
55605 #define TPC_4_B0__RATE_SENT_0__SHIFT                                         20
55606 #define TPC_4_B0__RATE_SENT_0__WIDTH                                          5
55607 #define TPC_4_B0__RATE_SENT_0__MASK                                 0x01f00000U
55608 #define TPC_4_B0__RATE_SENT_0__READ(src) \
55609                     (((u_int32_t)(src)\
55610                     & 0x01f00000U) >> 20)
55611
55612 /* macros for field error_est_update_power_thresh */
55613 #define TPC_4_B0__ERROR_EST_UPDATE_POWER_THRESH__SHIFT                       25
55614 #define TPC_4_B0__ERROR_EST_UPDATE_POWER_THRESH__WIDTH                        6
55615 #define TPC_4_B0__ERROR_EST_UPDATE_POWER_THRESH__MASK               0x7e000000U
55616 #define TPC_4_B0__ERROR_EST_UPDATE_POWER_THRESH__READ(src) \
55617                     (((u_int32_t)(src)\
55618                     & 0x7e000000U) >> 25)
55619 #define TPC_4_B0__ERROR_EST_UPDATE_POWER_THRESH__WRITE(src) \
55620                     (((u_int32_t)(src)\
55621                     << 25) & 0x7e000000U)
55622 #define TPC_4_B0__ERROR_EST_UPDATE_POWER_THRESH__MODIFY(dst, src) \
55623                     (dst) = ((dst) &\
55624                     ~0x7e000000U) | (((u_int32_t)(src) <<\
55625                     25) & 0x7e000000U)
55626 #define TPC_4_B0__ERROR_EST_UPDATE_POWER_THRESH__VERIFY(src) \
55627                     (!((((u_int32_t)(src)\
55628                     << 25) & ~0x7e000000U)))
55629 #define TPC_4_B0__TYPE                                                u_int32_t
55630 #define TPC_4_B0__READ                                              0x7fffffffU
55631 #define TPC_4_B0__WRITE                                             0x7fffffffU
55632
55633 #endif /* __TPC_4_B0_MACRO__ */
55634
55635
55636 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_4_b0 */
55637 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_4_B0__NUM                    1
55638
55639 /* macros for BlueprintGlobalNameSpace::tpc_5_b0 */
55640 #ifndef __TPC_5_B0_MACRO__
55641 #define __TPC_5_B0_MACRO__
55642
55643 /* macros for field pd_gain_overlap */
55644 #define TPC_5_B0__PD_GAIN_OVERLAP__SHIFT                                      0
55645 #define TPC_5_B0__PD_GAIN_OVERLAP__WIDTH                                      4
55646 #define TPC_5_B0__PD_GAIN_OVERLAP__MASK                             0x0000000fU
55647 #define TPC_5_B0__PD_GAIN_OVERLAP__READ(src)     (u_int32_t)(src) & 0x0000000fU
55648 #define TPC_5_B0__PD_GAIN_OVERLAP__WRITE(src)  ((u_int32_t)(src) & 0x0000000fU)
55649 #define TPC_5_B0__PD_GAIN_OVERLAP__MODIFY(dst, src) \
55650                     (dst) = ((dst) &\
55651                     ~0x0000000fU) | ((u_int32_t)(src) &\
55652                     0x0000000fU)
55653 #define TPC_5_B0__PD_GAIN_OVERLAP__VERIFY(src) \
55654                     (!(((u_int32_t)(src)\
55655                     & ~0x0000000fU)))
55656
55657 /* macros for field pd_gain_boundary_1_0 */
55658 #define TPC_5_B0__PD_GAIN_BOUNDARY_1_0__SHIFT                                 4
55659 #define TPC_5_B0__PD_GAIN_BOUNDARY_1_0__WIDTH                                 6
55660 #define TPC_5_B0__PD_GAIN_BOUNDARY_1_0__MASK                        0x000003f0U
55661 #define TPC_5_B0__PD_GAIN_BOUNDARY_1_0__READ(src) \
55662                     (((u_int32_t)(src)\
55663                     & 0x000003f0U) >> 4)
55664 #define TPC_5_B0__PD_GAIN_BOUNDARY_1_0__WRITE(src) \
55665                     (((u_int32_t)(src)\
55666                     << 4) & 0x000003f0U)
55667 #define TPC_5_B0__PD_GAIN_BOUNDARY_1_0__MODIFY(dst, src) \
55668                     (dst) = ((dst) &\
55669                     ~0x000003f0U) | (((u_int32_t)(src) <<\
55670                     4) & 0x000003f0U)
55671 #define TPC_5_B0__PD_GAIN_BOUNDARY_1_0__VERIFY(src) \
55672                     (!((((u_int32_t)(src)\
55673                     << 4) & ~0x000003f0U)))
55674
55675 /* macros for field pd_gain_boundary_2_0 */
55676 #define TPC_5_B0__PD_GAIN_BOUNDARY_2_0__SHIFT                                10
55677 #define TPC_5_B0__PD_GAIN_BOUNDARY_2_0__WIDTH                                 6
55678 #define TPC_5_B0__PD_GAIN_BOUNDARY_2_0__MASK                        0x0000fc00U
55679 #define TPC_5_B0__PD_GAIN_BOUNDARY_2_0__READ(src) \
55680                     (((u_int32_t)(src)\
55681                     & 0x0000fc00U) >> 10)
55682 #define TPC_5_B0__PD_GAIN_BOUNDARY_2_0__WRITE(src) \
55683                     (((u_int32_t)(src)\
55684                     << 10) & 0x0000fc00U)
55685 #define TPC_5_B0__PD_GAIN_BOUNDARY_2_0__MODIFY(dst, src) \
55686                     (dst) = ((dst) &\
55687                     ~0x0000fc00U) | (((u_int32_t)(src) <<\
55688                     10) & 0x0000fc00U)
55689 #define TPC_5_B0__PD_GAIN_BOUNDARY_2_0__VERIFY(src) \
55690                     (!((((u_int32_t)(src)\
55691                     << 10) & ~0x0000fc00U)))
55692
55693 /* macros for field pd_gain_boundary_3_0 */
55694 #define TPC_5_B0__PD_GAIN_BOUNDARY_3_0__SHIFT                                16
55695 #define TPC_5_B0__PD_GAIN_BOUNDARY_3_0__WIDTH                                 6
55696 #define TPC_5_B0__PD_GAIN_BOUNDARY_3_0__MASK                        0x003f0000U
55697 #define TPC_5_B0__PD_GAIN_BOUNDARY_3_0__READ(src) \
55698                     (((u_int32_t)(src)\
55699                     & 0x003f0000U) >> 16)
55700 #define TPC_5_B0__PD_GAIN_BOUNDARY_3_0__WRITE(src) \
55701                     (((u_int32_t)(src)\
55702                     << 16) & 0x003f0000U)
55703 #define TPC_5_B0__PD_GAIN_BOUNDARY_3_0__MODIFY(dst, src) \
55704                     (dst) = ((dst) &\
55705                     ~0x003f0000U) | (((u_int32_t)(src) <<\
55706                     16) & 0x003f0000U)
55707 #define TPC_5_B0__PD_GAIN_BOUNDARY_3_0__VERIFY(src) \
55708                     (!((((u_int32_t)(src)\
55709                     << 16) & ~0x003f0000U)))
55710
55711 /* macros for field pd_gain_boundary_4_0 */
55712 #define TPC_5_B0__PD_GAIN_BOUNDARY_4_0__SHIFT                                22
55713 #define TPC_5_B0__PD_GAIN_BOUNDARY_4_0__WIDTH                                 6
55714 #define TPC_5_B0__PD_GAIN_BOUNDARY_4_0__MASK                        0x0fc00000U
55715 #define TPC_5_B0__PD_GAIN_BOUNDARY_4_0__READ(src) \
55716                     (((u_int32_t)(src)\
55717                     & 0x0fc00000U) >> 22)
55718 #define TPC_5_B0__PD_GAIN_BOUNDARY_4_0__WRITE(src) \
55719                     (((u_int32_t)(src)\
55720                     << 22) & 0x0fc00000U)
55721 #define TPC_5_B0__PD_GAIN_BOUNDARY_4_0__MODIFY(dst, src) \
55722                     (dst) = ((dst) &\
55723                     ~0x0fc00000U) | (((u_int32_t)(src) <<\
55724                     22) & 0x0fc00000U)
55725 #define TPC_5_B0__PD_GAIN_BOUNDARY_4_0__VERIFY(src) \
55726                     (!((((u_int32_t)(src)\
55727                     << 22) & ~0x0fc00000U)))
55728 #define TPC_5_B0__TYPE                                                u_int32_t
55729 #define TPC_5_B0__READ                                              0x0fffffffU
55730 #define TPC_5_B0__WRITE                                             0x0fffffffU
55731
55732 #endif /* __TPC_5_B0_MACRO__ */
55733
55734
55735 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_5_b0 */
55736 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_5_B0__NUM                    1
55737
55738 /* macros for BlueprintGlobalNameSpace::tpc_6_b0 */
55739 #ifndef __TPC_6_B0_MACRO__
55740 #define __TPC_6_B0_MACRO__
55741
55742 /* macros for field pd_dac_setting_1_0 */
55743 #define TPC_6_B0__PD_DAC_SETTING_1_0__SHIFT                                   0
55744 #define TPC_6_B0__PD_DAC_SETTING_1_0__WIDTH                                   6
55745 #define TPC_6_B0__PD_DAC_SETTING_1_0__MASK                          0x0000003fU
55746 #define TPC_6_B0__PD_DAC_SETTING_1_0__READ(src)  (u_int32_t)(src) & 0x0000003fU
55747 #define TPC_6_B0__PD_DAC_SETTING_1_0__WRITE(src) \
55748                     ((u_int32_t)(src)\
55749                     & 0x0000003fU)
55750 #define TPC_6_B0__PD_DAC_SETTING_1_0__MODIFY(dst, src) \
55751                     (dst) = ((dst) &\
55752                     ~0x0000003fU) | ((u_int32_t)(src) &\
55753                     0x0000003fU)
55754 #define TPC_6_B0__PD_DAC_SETTING_1_0__VERIFY(src) \
55755                     (!(((u_int32_t)(src)\
55756                     & ~0x0000003fU)))
55757
55758 /* macros for field pd_dac_setting_2_0 */
55759 #define TPC_6_B0__PD_DAC_SETTING_2_0__SHIFT                                   6
55760 #define TPC_6_B0__PD_DAC_SETTING_2_0__WIDTH                                   6
55761 #define TPC_6_B0__PD_DAC_SETTING_2_0__MASK                          0x00000fc0U
55762 #define TPC_6_B0__PD_DAC_SETTING_2_0__READ(src) \
55763                     (((u_int32_t)(src)\
55764                     & 0x00000fc0U) >> 6)
55765 #define TPC_6_B0__PD_DAC_SETTING_2_0__WRITE(src) \
55766                     (((u_int32_t)(src)\
55767                     << 6) & 0x00000fc0U)
55768 #define TPC_6_B0__PD_DAC_SETTING_2_0__MODIFY(dst, src) \
55769                     (dst) = ((dst) &\
55770                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
55771                     6) & 0x00000fc0U)
55772 #define TPC_6_B0__PD_DAC_SETTING_2_0__VERIFY(src) \
55773                     (!((((u_int32_t)(src)\
55774                     << 6) & ~0x00000fc0U)))
55775
55776 /* macros for field pd_dac_setting_3_0 */
55777 #define TPC_6_B0__PD_DAC_SETTING_3_0__SHIFT                                  12
55778 #define TPC_6_B0__PD_DAC_SETTING_3_0__WIDTH                                   6
55779 #define TPC_6_B0__PD_DAC_SETTING_3_0__MASK                          0x0003f000U
55780 #define TPC_6_B0__PD_DAC_SETTING_3_0__READ(src) \
55781                     (((u_int32_t)(src)\
55782                     & 0x0003f000U) >> 12)
55783 #define TPC_6_B0__PD_DAC_SETTING_3_0__WRITE(src) \
55784                     (((u_int32_t)(src)\
55785                     << 12) & 0x0003f000U)
55786 #define TPC_6_B0__PD_DAC_SETTING_3_0__MODIFY(dst, src) \
55787                     (dst) = ((dst) &\
55788                     ~0x0003f000U) | (((u_int32_t)(src) <<\
55789                     12) & 0x0003f000U)
55790 #define TPC_6_B0__PD_DAC_SETTING_3_0__VERIFY(src) \
55791                     (!((((u_int32_t)(src)\
55792                     << 12) & ~0x0003f000U)))
55793
55794 /* macros for field pd_dac_setting_4_0 */
55795 #define TPC_6_B0__PD_DAC_SETTING_4_0__SHIFT                                  18
55796 #define TPC_6_B0__PD_DAC_SETTING_4_0__WIDTH                                   6
55797 #define TPC_6_B0__PD_DAC_SETTING_4_0__MASK                          0x00fc0000U
55798 #define TPC_6_B0__PD_DAC_SETTING_4_0__READ(src) \
55799                     (((u_int32_t)(src)\
55800                     & 0x00fc0000U) >> 18)
55801 #define TPC_6_B0__PD_DAC_SETTING_4_0__WRITE(src) \
55802                     (((u_int32_t)(src)\
55803                     << 18) & 0x00fc0000U)
55804 #define TPC_6_B0__PD_DAC_SETTING_4_0__MODIFY(dst, src) \
55805                     (dst) = ((dst) &\
55806                     ~0x00fc0000U) | (((u_int32_t)(src) <<\
55807                     18) & 0x00fc0000U)
55808 #define TPC_6_B0__PD_DAC_SETTING_4_0__VERIFY(src) \
55809                     (!((((u_int32_t)(src)\
55810                     << 18) & ~0x00fc0000U)))
55811
55812 /* macros for field error_est_mode */
55813 #define TPC_6_B0__ERROR_EST_MODE__SHIFT                                      24
55814 #define TPC_6_B0__ERROR_EST_MODE__WIDTH                                       2
55815 #define TPC_6_B0__ERROR_EST_MODE__MASK                              0x03000000U
55816 #define TPC_6_B0__ERROR_EST_MODE__READ(src) \
55817                     (((u_int32_t)(src)\
55818                     & 0x03000000U) >> 24)
55819 #define TPC_6_B0__ERROR_EST_MODE__WRITE(src) \
55820                     (((u_int32_t)(src)\
55821                     << 24) & 0x03000000U)
55822 #define TPC_6_B0__ERROR_EST_MODE__MODIFY(dst, src) \
55823                     (dst) = ((dst) &\
55824                     ~0x03000000U) | (((u_int32_t)(src) <<\
55825                     24) & 0x03000000U)
55826 #define TPC_6_B0__ERROR_EST_MODE__VERIFY(src) \
55827                     (!((((u_int32_t)(src)\
55828                     << 24) & ~0x03000000U)))
55829
55830 /* macros for field error_est_filter_coeff */
55831 #define TPC_6_B0__ERROR_EST_FILTER_COEFF__SHIFT                              26
55832 #define TPC_6_B0__ERROR_EST_FILTER_COEFF__WIDTH                               3
55833 #define TPC_6_B0__ERROR_EST_FILTER_COEFF__MASK                      0x1c000000U
55834 #define TPC_6_B0__ERROR_EST_FILTER_COEFF__READ(src) \
55835                     (((u_int32_t)(src)\
55836                     & 0x1c000000U) >> 26)
55837 #define TPC_6_B0__ERROR_EST_FILTER_COEFF__WRITE(src) \
55838                     (((u_int32_t)(src)\
55839                     << 26) & 0x1c000000U)
55840 #define TPC_6_B0__ERROR_EST_FILTER_COEFF__MODIFY(dst, src) \
55841                     (dst) = ((dst) &\
55842                     ~0x1c000000U) | (((u_int32_t)(src) <<\
55843                     26) & 0x1c000000U)
55844 #define TPC_6_B0__ERROR_EST_FILTER_COEFF__VERIFY(src) \
55845                     (!((((u_int32_t)(src)\
55846                     << 26) & ~0x1c000000U)))
55847 #define TPC_6_B0__TYPE                                                u_int32_t
55848 #define TPC_6_B0__READ                                              0x1fffffffU
55849 #define TPC_6_B0__WRITE                                             0x1fffffffU
55850
55851 #endif /* __TPC_6_B0_MACRO__ */
55852
55853
55854 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_6_b0 */
55855 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_6_B0__NUM                    1
55856
55857 /* macros for BlueprintGlobalNameSpace::tpc_7 */
55858 #ifndef __TPC_7_MACRO__
55859 #define __TPC_7_MACRO__
55860
55861 /* macros for field tx_gain_table_max */
55862 #define TPC_7__TX_GAIN_TABLE_MAX__SHIFT                                       0
55863 #define TPC_7__TX_GAIN_TABLE_MAX__WIDTH                                       6
55864 #define TPC_7__TX_GAIN_TABLE_MAX__MASK                              0x0000003fU
55865 #define TPC_7__TX_GAIN_TABLE_MAX__READ(src)      (u_int32_t)(src) & 0x0000003fU
55866 #define TPC_7__TX_GAIN_TABLE_MAX__WRITE(src)   ((u_int32_t)(src) & 0x0000003fU)
55867 #define TPC_7__TX_GAIN_TABLE_MAX__MODIFY(dst, src) \
55868                     (dst) = ((dst) &\
55869                     ~0x0000003fU) | ((u_int32_t)(src) &\
55870                     0x0000003fU)
55871 #define TPC_7__TX_GAIN_TABLE_MAX__VERIFY(src) \
55872                     (!(((u_int32_t)(src)\
55873                     & ~0x0000003fU)))
55874
55875 /* macros for field init_tx_gain_setting */
55876 #define TPC_7__INIT_TX_GAIN_SETTING__SHIFT                                    6
55877 #define TPC_7__INIT_TX_GAIN_SETTING__WIDTH                                    6
55878 #define TPC_7__INIT_TX_GAIN_SETTING__MASK                           0x00000fc0U
55879 #define TPC_7__INIT_TX_GAIN_SETTING__READ(src) \
55880                     (((u_int32_t)(src)\
55881                     & 0x00000fc0U) >> 6)
55882 #define TPC_7__INIT_TX_GAIN_SETTING__WRITE(src) \
55883                     (((u_int32_t)(src)\
55884                     << 6) & 0x00000fc0U)
55885 #define TPC_7__INIT_TX_GAIN_SETTING__MODIFY(dst, src) \
55886                     (dst) = ((dst) &\
55887                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
55888                     6) & 0x00000fc0U)
55889 #define TPC_7__INIT_TX_GAIN_SETTING__VERIFY(src) \
55890                     (!((((u_int32_t)(src)\
55891                     << 6) & ~0x00000fc0U)))
55892
55893 /* macros for field en_cl_gain_mod */
55894 #define TPC_7__EN_CL_GAIN_MOD__SHIFT                                         12
55895 #define TPC_7__EN_CL_GAIN_MOD__WIDTH                                          1
55896 #define TPC_7__EN_CL_GAIN_MOD__MASK                                 0x00001000U
55897 #define TPC_7__EN_CL_GAIN_MOD__READ(src) \
55898                     (((u_int32_t)(src)\
55899                     & 0x00001000U) >> 12)
55900 #define TPC_7__EN_CL_GAIN_MOD__WRITE(src) \
55901                     (((u_int32_t)(src)\
55902                     << 12) & 0x00001000U)
55903 #define TPC_7__EN_CL_GAIN_MOD__MODIFY(dst, src) \
55904                     (dst) = ((dst) &\
55905                     ~0x00001000U) | (((u_int32_t)(src) <<\
55906                     12) & 0x00001000U)
55907 #define TPC_7__EN_CL_GAIN_MOD__VERIFY(src) \
55908                     (!((((u_int32_t)(src)\
55909                     << 12) & ~0x00001000U)))
55910 #define TPC_7__EN_CL_GAIN_MOD__SET(dst) \
55911                     (dst) = ((dst) &\
55912                     ~0x00001000U) | ((u_int32_t)(1) << 12)
55913 #define TPC_7__EN_CL_GAIN_MOD__CLR(dst) \
55914                     (dst) = ((dst) &\
55915                     ~0x00001000U) | ((u_int32_t)(0) << 12)
55916
55917 /* macros for field use_tx_pd_in_xpa */
55918 #define TPC_7__USE_TX_PD_IN_XPA__SHIFT                                       13
55919 #define TPC_7__USE_TX_PD_IN_XPA__WIDTH                                        1
55920 #define TPC_7__USE_TX_PD_IN_XPA__MASK                               0x00002000U
55921 #define TPC_7__USE_TX_PD_IN_XPA__READ(src) \
55922                     (((u_int32_t)(src)\
55923                     & 0x00002000U) >> 13)
55924 #define TPC_7__USE_TX_PD_IN_XPA__WRITE(src) \
55925                     (((u_int32_t)(src)\
55926                     << 13) & 0x00002000U)
55927 #define TPC_7__USE_TX_PD_IN_XPA__MODIFY(dst, src) \
55928                     (dst) = ((dst) &\
55929                     ~0x00002000U) | (((u_int32_t)(src) <<\
55930                     13) & 0x00002000U)
55931 #define TPC_7__USE_TX_PD_IN_XPA__VERIFY(src) \
55932                     (!((((u_int32_t)(src)\
55933                     << 13) & ~0x00002000U)))
55934 #define TPC_7__USE_TX_PD_IN_XPA__SET(dst) \
55935                     (dst) = ((dst) &\
55936                     ~0x00002000U) | ((u_int32_t)(1) << 13)
55937 #define TPC_7__USE_TX_PD_IN_XPA__CLR(dst) \
55938                     (dst) = ((dst) &\
55939                     ~0x00002000U) | ((u_int32_t)(0) << 13)
55940
55941 /* macros for field extend_tx_frame_for_tpc */
55942 #define TPC_7__EXTEND_TX_FRAME_FOR_TPC__SHIFT                                14
55943 #define TPC_7__EXTEND_TX_FRAME_FOR_TPC__WIDTH                                 1
55944 #define TPC_7__EXTEND_TX_FRAME_FOR_TPC__MASK                        0x00004000U
55945 #define TPC_7__EXTEND_TX_FRAME_FOR_TPC__READ(src) \
55946                     (((u_int32_t)(src)\
55947                     & 0x00004000U) >> 14)
55948 #define TPC_7__EXTEND_TX_FRAME_FOR_TPC__WRITE(src) \
55949                     (((u_int32_t)(src)\
55950                     << 14) & 0x00004000U)
55951 #define TPC_7__EXTEND_TX_FRAME_FOR_TPC__MODIFY(dst, src) \
55952                     (dst) = ((dst) &\
55953                     ~0x00004000U) | (((u_int32_t)(src) <<\
55954                     14) & 0x00004000U)
55955 #define TPC_7__EXTEND_TX_FRAME_FOR_TPC__VERIFY(src) \
55956                     (!((((u_int32_t)(src)\
55957                     << 14) & ~0x00004000U)))
55958 #define TPC_7__EXTEND_TX_FRAME_FOR_TPC__SET(dst) \
55959                     (dst) = ((dst) &\
55960                     ~0x00004000U) | ((u_int32_t)(1) << 14)
55961 #define TPC_7__EXTEND_TX_FRAME_FOR_TPC__CLR(dst) \
55962                     (dst) = ((dst) &\
55963                     ~0x00004000U) | ((u_int32_t)(0) << 14)
55964
55965 /* macros for field use_init_tx_gain_setting_after_warm_reset */
55966 #define TPC_7__USE_INIT_TX_GAIN_SETTING_AFTER_WARM_RESET__SHIFT              15
55967 #define TPC_7__USE_INIT_TX_GAIN_SETTING_AFTER_WARM_RESET__WIDTH               1
55968 #define TPC_7__USE_INIT_TX_GAIN_SETTING_AFTER_WARM_RESET__MASK      0x00008000U
55969 #define TPC_7__USE_INIT_TX_GAIN_SETTING_AFTER_WARM_RESET__READ(src) \
55970                     (((u_int32_t)(src)\
55971                     & 0x00008000U) >> 15)
55972 #define TPC_7__USE_INIT_TX_GAIN_SETTING_AFTER_WARM_RESET__WRITE(src) \
55973                     (((u_int32_t)(src)\
55974                     << 15) & 0x00008000U)
55975 #define TPC_7__USE_INIT_TX_GAIN_SETTING_AFTER_WARM_RESET__MODIFY(dst, src) \
55976                     (dst) = ((dst) &\
55977                     ~0x00008000U) | (((u_int32_t)(src) <<\
55978                     15) & 0x00008000U)
55979 #define TPC_7__USE_INIT_TX_GAIN_SETTING_AFTER_WARM_RESET__VERIFY(src) \
55980                     (!((((u_int32_t)(src)\
55981                     << 15) & ~0x00008000U)))
55982 #define TPC_7__USE_INIT_TX_GAIN_SETTING_AFTER_WARM_RESET__SET(dst) \
55983                     (dst) = ((dst) &\
55984                     ~0x00008000U) | ((u_int32_t)(1) << 15)
55985 #define TPC_7__USE_INIT_TX_GAIN_SETTING_AFTER_WARM_RESET__CLR(dst) \
55986                     (dst) = ((dst) &\
55987                     ~0x00008000U) | ((u_int32_t)(0) << 15)
55988 #define TPC_7__TYPE                                                   u_int32_t
55989 #define TPC_7__READ                                                 0x0000ffffU
55990 #define TPC_7__WRITE                                                0x0000ffffU
55991
55992 #endif /* __TPC_7_MACRO__ */
55993
55994
55995 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_7 */
55996 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_7__NUM                       1
55997
55998 /* macros for BlueprintGlobalNameSpace::tpc_8 */
55999 #ifndef __TPC_8_MACRO__
56000 #define __TPC_8_MACRO__
56001
56002 /* macros for field desired_scale_0 */
56003 #define TPC_8__DESIRED_SCALE_0__SHIFT                                         0
56004 #define TPC_8__DESIRED_SCALE_0__WIDTH                                         5
56005 #define TPC_8__DESIRED_SCALE_0__MASK                                0x0000001fU
56006 #define TPC_8__DESIRED_SCALE_0__READ(src)        (u_int32_t)(src) & 0x0000001fU
56007 #define TPC_8__DESIRED_SCALE_0__WRITE(src)     ((u_int32_t)(src) & 0x0000001fU)
56008 #define TPC_8__DESIRED_SCALE_0__MODIFY(dst, src) \
56009                     (dst) = ((dst) &\
56010                     ~0x0000001fU) | ((u_int32_t)(src) &\
56011                     0x0000001fU)
56012 #define TPC_8__DESIRED_SCALE_0__VERIFY(src) \
56013                     (!(((u_int32_t)(src)\
56014                     & ~0x0000001fU)))
56015
56016 /* macros for field desired_scale_1 */
56017 #define TPC_8__DESIRED_SCALE_1__SHIFT                                         5
56018 #define TPC_8__DESIRED_SCALE_1__WIDTH                                         5
56019 #define TPC_8__DESIRED_SCALE_1__MASK                                0x000003e0U
56020 #define TPC_8__DESIRED_SCALE_1__READ(src) \
56021                     (((u_int32_t)(src)\
56022                     & 0x000003e0U) >> 5)
56023 #define TPC_8__DESIRED_SCALE_1__WRITE(src) \
56024                     (((u_int32_t)(src)\
56025                     << 5) & 0x000003e0U)
56026 #define TPC_8__DESIRED_SCALE_1__MODIFY(dst, src) \
56027                     (dst) = ((dst) &\
56028                     ~0x000003e0U) | (((u_int32_t)(src) <<\
56029                     5) & 0x000003e0U)
56030 #define TPC_8__DESIRED_SCALE_1__VERIFY(src) \
56031                     (!((((u_int32_t)(src)\
56032                     << 5) & ~0x000003e0U)))
56033
56034 /* macros for field desired_scale_2 */
56035 #define TPC_8__DESIRED_SCALE_2__SHIFT                                        10
56036 #define TPC_8__DESIRED_SCALE_2__WIDTH                                         5
56037 #define TPC_8__DESIRED_SCALE_2__MASK                                0x00007c00U
56038 #define TPC_8__DESIRED_SCALE_2__READ(src) \
56039                     (((u_int32_t)(src)\
56040                     & 0x00007c00U) >> 10)
56041 #define TPC_8__DESIRED_SCALE_2__WRITE(src) \
56042                     (((u_int32_t)(src)\
56043                     << 10) & 0x00007c00U)
56044 #define TPC_8__DESIRED_SCALE_2__MODIFY(dst, src) \
56045                     (dst) = ((dst) &\
56046                     ~0x00007c00U) | (((u_int32_t)(src) <<\
56047                     10) & 0x00007c00U)
56048 #define TPC_8__DESIRED_SCALE_2__VERIFY(src) \
56049                     (!((((u_int32_t)(src)\
56050                     << 10) & ~0x00007c00U)))
56051
56052 /* macros for field desired_scale_3 */
56053 #define TPC_8__DESIRED_SCALE_3__SHIFT                                        15
56054 #define TPC_8__DESIRED_SCALE_3__WIDTH                                         5
56055 #define TPC_8__DESIRED_SCALE_3__MASK                                0x000f8000U
56056 #define TPC_8__DESIRED_SCALE_3__READ(src) \
56057                     (((u_int32_t)(src)\
56058                     & 0x000f8000U) >> 15)
56059 #define TPC_8__DESIRED_SCALE_3__WRITE(src) \
56060                     (((u_int32_t)(src)\
56061                     << 15) & 0x000f8000U)
56062 #define TPC_8__DESIRED_SCALE_3__MODIFY(dst, src) \
56063                     (dst) = ((dst) &\
56064                     ~0x000f8000U) | (((u_int32_t)(src) <<\
56065                     15) & 0x000f8000U)
56066 #define TPC_8__DESIRED_SCALE_3__VERIFY(src) \
56067                     (!((((u_int32_t)(src)\
56068                     << 15) & ~0x000f8000U)))
56069
56070 /* macros for field desired_scale_4 */
56071 #define TPC_8__DESIRED_SCALE_4__SHIFT                                        20
56072 #define TPC_8__DESIRED_SCALE_4__WIDTH                                         5
56073 #define TPC_8__DESIRED_SCALE_4__MASK                                0x01f00000U
56074 #define TPC_8__DESIRED_SCALE_4__READ(src) \
56075                     (((u_int32_t)(src)\
56076                     & 0x01f00000U) >> 20)
56077 #define TPC_8__DESIRED_SCALE_4__WRITE(src) \
56078                     (((u_int32_t)(src)\
56079                     << 20) & 0x01f00000U)
56080 #define TPC_8__DESIRED_SCALE_4__MODIFY(dst, src) \
56081                     (dst) = ((dst) &\
56082                     ~0x01f00000U) | (((u_int32_t)(src) <<\
56083                     20) & 0x01f00000U)
56084 #define TPC_8__DESIRED_SCALE_4__VERIFY(src) \
56085                     (!((((u_int32_t)(src)\
56086                     << 20) & ~0x01f00000U)))
56087
56088 /* macros for field desired_scale_5 */
56089 #define TPC_8__DESIRED_SCALE_5__SHIFT                                        25
56090 #define TPC_8__DESIRED_SCALE_5__WIDTH                                         5
56091 #define TPC_8__DESIRED_SCALE_5__MASK                                0x3e000000U
56092 #define TPC_8__DESIRED_SCALE_5__READ(src) \
56093                     (((u_int32_t)(src)\
56094                     & 0x3e000000U) >> 25)
56095 #define TPC_8__DESIRED_SCALE_5__WRITE(src) \
56096                     (((u_int32_t)(src)\
56097                     << 25) & 0x3e000000U)
56098 #define TPC_8__DESIRED_SCALE_5__MODIFY(dst, src) \
56099                     (dst) = ((dst) &\
56100                     ~0x3e000000U) | (((u_int32_t)(src) <<\
56101                     25) & 0x3e000000U)
56102 #define TPC_8__DESIRED_SCALE_5__VERIFY(src) \
56103                     (!((((u_int32_t)(src)\
56104                     << 25) & ~0x3e000000U)))
56105 #define TPC_8__TYPE                                                   u_int32_t
56106 #define TPC_8__READ                                                 0x3fffffffU
56107 #define TPC_8__WRITE                                                0x3fffffffU
56108
56109 #endif /* __TPC_8_MACRO__ */
56110
56111
56112 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_8 */
56113 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_8__NUM                       1
56114
56115 /* macros for BlueprintGlobalNameSpace::tpc_9 */
56116 #ifndef __TPC_9_MACRO__
56117 #define __TPC_9_MACRO__
56118
56119 /* macros for field desired_scale_6 */
56120 #define TPC_9__DESIRED_SCALE_6__SHIFT                                         0
56121 #define TPC_9__DESIRED_SCALE_6__WIDTH                                         5
56122 #define TPC_9__DESIRED_SCALE_6__MASK                                0x0000001fU
56123 #define TPC_9__DESIRED_SCALE_6__READ(src)        (u_int32_t)(src) & 0x0000001fU
56124 #define TPC_9__DESIRED_SCALE_6__WRITE(src)     ((u_int32_t)(src) & 0x0000001fU)
56125 #define TPC_9__DESIRED_SCALE_6__MODIFY(dst, src) \
56126                     (dst) = ((dst) &\
56127                     ~0x0000001fU) | ((u_int32_t)(src) &\
56128                     0x0000001fU)
56129 #define TPC_9__DESIRED_SCALE_6__VERIFY(src) \
56130                     (!(((u_int32_t)(src)\
56131                     & ~0x0000001fU)))
56132
56133 /* macros for field desired_scale_7 */
56134 #define TPC_9__DESIRED_SCALE_7__SHIFT                                         5
56135 #define TPC_9__DESIRED_SCALE_7__WIDTH                                         5
56136 #define TPC_9__DESIRED_SCALE_7__MASK                                0x000003e0U
56137 #define TPC_9__DESIRED_SCALE_7__READ(src) \
56138                     (((u_int32_t)(src)\
56139                     & 0x000003e0U) >> 5)
56140 #define TPC_9__DESIRED_SCALE_7__WRITE(src) \
56141                     (((u_int32_t)(src)\
56142                     << 5) & 0x000003e0U)
56143 #define TPC_9__DESIRED_SCALE_7__MODIFY(dst, src) \
56144                     (dst) = ((dst) &\
56145                     ~0x000003e0U) | (((u_int32_t)(src) <<\
56146                     5) & 0x000003e0U)
56147 #define TPC_9__DESIRED_SCALE_7__VERIFY(src) \
56148                     (!((((u_int32_t)(src)\
56149                     << 5) & ~0x000003e0U)))
56150
56151 /* macros for field desired_scale_cck */
56152 #define TPC_9__DESIRED_SCALE_CCK__SHIFT                                      10
56153 #define TPC_9__DESIRED_SCALE_CCK__WIDTH                                       5
56154 #define TPC_9__DESIRED_SCALE_CCK__MASK                              0x00007c00U
56155 #define TPC_9__DESIRED_SCALE_CCK__READ(src) \
56156                     (((u_int32_t)(src)\
56157                     & 0x00007c00U) >> 10)
56158 #define TPC_9__DESIRED_SCALE_CCK__WRITE(src) \
56159                     (((u_int32_t)(src)\
56160                     << 10) & 0x00007c00U)
56161 #define TPC_9__DESIRED_SCALE_CCK__MODIFY(dst, src) \
56162                     (dst) = ((dst) &\
56163                     ~0x00007c00U) | (((u_int32_t)(src) <<\
56164                     10) & 0x00007c00U)
56165 #define TPC_9__DESIRED_SCALE_CCK__VERIFY(src) \
56166                     (!((((u_int32_t)(src)\
56167                     << 10) & ~0x00007c00U)))
56168
56169 /* macros for field en_pd_dc_offset_thr */
56170 #define TPC_9__EN_PD_DC_OFFSET_THR__SHIFT                                    20
56171 #define TPC_9__EN_PD_DC_OFFSET_THR__WIDTH                                     1
56172 #define TPC_9__EN_PD_DC_OFFSET_THR__MASK                            0x00100000U
56173 #define TPC_9__EN_PD_DC_OFFSET_THR__READ(src) \
56174                     (((u_int32_t)(src)\
56175                     & 0x00100000U) >> 20)
56176 #define TPC_9__EN_PD_DC_OFFSET_THR__WRITE(src) \
56177                     (((u_int32_t)(src)\
56178                     << 20) & 0x00100000U)
56179 #define TPC_9__EN_PD_DC_OFFSET_THR__MODIFY(dst, src) \
56180                     (dst) = ((dst) &\
56181                     ~0x00100000U) | (((u_int32_t)(src) <<\
56182                     20) & 0x00100000U)
56183 #define TPC_9__EN_PD_DC_OFFSET_THR__VERIFY(src) \
56184                     (!((((u_int32_t)(src)\
56185                     << 20) & ~0x00100000U)))
56186 #define TPC_9__EN_PD_DC_OFFSET_THR__SET(dst) \
56187                     (dst) = ((dst) &\
56188                     ~0x00100000U) | ((u_int32_t)(1) << 20)
56189 #define TPC_9__EN_PD_DC_OFFSET_THR__CLR(dst) \
56190                     (dst) = ((dst) &\
56191                     ~0x00100000U) | ((u_int32_t)(0) << 20)
56192
56193 /* macros for field pd_dc_offset_thr */
56194 #define TPC_9__PD_DC_OFFSET_THR__SHIFT                                       21
56195 #define TPC_9__PD_DC_OFFSET_THR__WIDTH                                        6
56196 #define TPC_9__PD_DC_OFFSET_THR__MASK                               0x07e00000U
56197 #define TPC_9__PD_DC_OFFSET_THR__READ(src) \
56198                     (((u_int32_t)(src)\
56199                     & 0x07e00000U) >> 21)
56200 #define TPC_9__PD_DC_OFFSET_THR__WRITE(src) \
56201                     (((u_int32_t)(src)\
56202                     << 21) & 0x07e00000U)
56203 #define TPC_9__PD_DC_OFFSET_THR__MODIFY(dst, src) \
56204                     (dst) = ((dst) &\
56205                     ~0x07e00000U) | (((u_int32_t)(src) <<\
56206                     21) & 0x07e00000U)
56207 #define TPC_9__PD_DC_OFFSET_THR__VERIFY(src) \
56208                     (!((((u_int32_t)(src)\
56209                     << 21) & ~0x07e00000U)))
56210
56211 /* macros for field wait_caltx_settle */
56212 #define TPC_9__WAIT_CALTX_SETTLE__SHIFT                                      27
56213 #define TPC_9__WAIT_CALTX_SETTLE__WIDTH                                       4
56214 #define TPC_9__WAIT_CALTX_SETTLE__MASK                              0x78000000U
56215 #define TPC_9__WAIT_CALTX_SETTLE__READ(src) \
56216                     (((u_int32_t)(src)\
56217                     & 0x78000000U) >> 27)
56218 #define TPC_9__WAIT_CALTX_SETTLE__WRITE(src) \
56219                     (((u_int32_t)(src)\
56220                     << 27) & 0x78000000U)
56221 #define TPC_9__WAIT_CALTX_SETTLE__MODIFY(dst, src) \
56222                     (dst) = ((dst) &\
56223                     ~0x78000000U) | (((u_int32_t)(src) <<\
56224                     27) & 0x78000000U)
56225 #define TPC_9__WAIT_CALTX_SETTLE__VERIFY(src) \
56226                     (!((((u_int32_t)(src)\
56227                     << 27) & ~0x78000000U)))
56228
56229 /* macros for field disable_pdadc_residual_dc_removal */
56230 #define TPC_9__DISABLE_PDADC_RESIDUAL_DC_REMOVAL__SHIFT                      31
56231 #define TPC_9__DISABLE_PDADC_RESIDUAL_DC_REMOVAL__WIDTH                       1
56232 #define TPC_9__DISABLE_PDADC_RESIDUAL_DC_REMOVAL__MASK              0x80000000U
56233 #define TPC_9__DISABLE_PDADC_RESIDUAL_DC_REMOVAL__READ(src) \
56234                     (((u_int32_t)(src)\
56235                     & 0x80000000U) >> 31)
56236 #define TPC_9__DISABLE_PDADC_RESIDUAL_DC_REMOVAL__WRITE(src) \
56237                     (((u_int32_t)(src)\
56238                     << 31) & 0x80000000U)
56239 #define TPC_9__DISABLE_PDADC_RESIDUAL_DC_REMOVAL__MODIFY(dst, src) \
56240                     (dst) = ((dst) &\
56241                     ~0x80000000U) | (((u_int32_t)(src) <<\
56242                     31) & 0x80000000U)
56243 #define TPC_9__DISABLE_PDADC_RESIDUAL_DC_REMOVAL__VERIFY(src) \
56244                     (!((((u_int32_t)(src)\
56245                     << 31) & ~0x80000000U)))
56246 #define TPC_9__DISABLE_PDADC_RESIDUAL_DC_REMOVAL__SET(dst) \
56247                     (dst) = ((dst) &\
56248                     ~0x80000000U) | ((u_int32_t)(1) << 31)
56249 #define TPC_9__DISABLE_PDADC_RESIDUAL_DC_REMOVAL__CLR(dst) \
56250                     (dst) = ((dst) &\
56251                     ~0x80000000U) | ((u_int32_t)(0) << 31)
56252 #define TPC_9__TYPE                                                   u_int32_t
56253 #define TPC_9__READ                                                 0xfff07fffU
56254 #define TPC_9__WRITE                                                0xfff07fffU
56255
56256 #endif /* __TPC_9_MACRO__ */
56257
56258
56259 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_9 */
56260 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_9__NUM                       1
56261
56262 /* macros for BlueprintGlobalNameSpace::tpc_10 */
56263 #ifndef __TPC_10_MACRO__
56264 #define __TPC_10_MACRO__
56265
56266 /* macros for field desired_scale_ht20_0 */
56267 #define TPC_10__DESIRED_SCALE_HT20_0__SHIFT                                   0
56268 #define TPC_10__DESIRED_SCALE_HT20_0__WIDTH                                   5
56269 #define TPC_10__DESIRED_SCALE_HT20_0__MASK                          0x0000001fU
56270 #define TPC_10__DESIRED_SCALE_HT20_0__READ(src)  (u_int32_t)(src) & 0x0000001fU
56271 #define TPC_10__DESIRED_SCALE_HT20_0__WRITE(src) \
56272                     ((u_int32_t)(src)\
56273                     & 0x0000001fU)
56274 #define TPC_10__DESIRED_SCALE_HT20_0__MODIFY(dst, src) \
56275                     (dst) = ((dst) &\
56276                     ~0x0000001fU) | ((u_int32_t)(src) &\
56277                     0x0000001fU)
56278 #define TPC_10__DESIRED_SCALE_HT20_0__VERIFY(src) \
56279                     (!(((u_int32_t)(src)\
56280                     & ~0x0000001fU)))
56281
56282 /* macros for field desired_scale_ht20_1 */
56283 #define TPC_10__DESIRED_SCALE_HT20_1__SHIFT                                   5
56284 #define TPC_10__DESIRED_SCALE_HT20_1__WIDTH                                   5
56285 #define TPC_10__DESIRED_SCALE_HT20_1__MASK                          0x000003e0U
56286 #define TPC_10__DESIRED_SCALE_HT20_1__READ(src) \
56287                     (((u_int32_t)(src)\
56288                     & 0x000003e0U) >> 5)
56289 #define TPC_10__DESIRED_SCALE_HT20_1__WRITE(src) \
56290                     (((u_int32_t)(src)\
56291                     << 5) & 0x000003e0U)
56292 #define TPC_10__DESIRED_SCALE_HT20_1__MODIFY(dst, src) \
56293                     (dst) = ((dst) &\
56294                     ~0x000003e0U) | (((u_int32_t)(src) <<\
56295                     5) & 0x000003e0U)
56296 #define TPC_10__DESIRED_SCALE_HT20_1__VERIFY(src) \
56297                     (!((((u_int32_t)(src)\
56298                     << 5) & ~0x000003e0U)))
56299
56300 /* macros for field desired_scale_ht20_2 */
56301 #define TPC_10__DESIRED_SCALE_HT20_2__SHIFT                                  10
56302 #define TPC_10__DESIRED_SCALE_HT20_2__WIDTH                                   5
56303 #define TPC_10__DESIRED_SCALE_HT20_2__MASK                          0x00007c00U
56304 #define TPC_10__DESIRED_SCALE_HT20_2__READ(src) \
56305                     (((u_int32_t)(src)\
56306                     & 0x00007c00U) >> 10)
56307 #define TPC_10__DESIRED_SCALE_HT20_2__WRITE(src) \
56308                     (((u_int32_t)(src)\
56309                     << 10) & 0x00007c00U)
56310 #define TPC_10__DESIRED_SCALE_HT20_2__MODIFY(dst, src) \
56311                     (dst) = ((dst) &\
56312                     ~0x00007c00U) | (((u_int32_t)(src) <<\
56313                     10) & 0x00007c00U)
56314 #define TPC_10__DESIRED_SCALE_HT20_2__VERIFY(src) \
56315                     (!((((u_int32_t)(src)\
56316                     << 10) & ~0x00007c00U)))
56317
56318 /* macros for field desired_scale_ht20_3 */
56319 #define TPC_10__DESIRED_SCALE_HT20_3__SHIFT                                  15
56320 #define TPC_10__DESIRED_SCALE_HT20_3__WIDTH                                   5
56321 #define TPC_10__DESIRED_SCALE_HT20_3__MASK                          0x000f8000U
56322 #define TPC_10__DESIRED_SCALE_HT20_3__READ(src) \
56323                     (((u_int32_t)(src)\
56324                     & 0x000f8000U) >> 15)
56325 #define TPC_10__DESIRED_SCALE_HT20_3__WRITE(src) \
56326                     (((u_int32_t)(src)\
56327                     << 15) & 0x000f8000U)
56328 #define TPC_10__DESIRED_SCALE_HT20_3__MODIFY(dst, src) \
56329                     (dst) = ((dst) &\
56330                     ~0x000f8000U) | (((u_int32_t)(src) <<\
56331                     15) & 0x000f8000U)
56332 #define TPC_10__DESIRED_SCALE_HT20_3__VERIFY(src) \
56333                     (!((((u_int32_t)(src)\
56334                     << 15) & ~0x000f8000U)))
56335
56336 /* macros for field desired_scale_ht20_4 */
56337 #define TPC_10__DESIRED_SCALE_HT20_4__SHIFT                                  20
56338 #define TPC_10__DESIRED_SCALE_HT20_4__WIDTH                                   5
56339 #define TPC_10__DESIRED_SCALE_HT20_4__MASK                          0x01f00000U
56340 #define TPC_10__DESIRED_SCALE_HT20_4__READ(src) \
56341                     (((u_int32_t)(src)\
56342                     & 0x01f00000U) >> 20)
56343 #define TPC_10__DESIRED_SCALE_HT20_4__WRITE(src) \
56344                     (((u_int32_t)(src)\
56345                     << 20) & 0x01f00000U)
56346 #define TPC_10__DESIRED_SCALE_HT20_4__MODIFY(dst, src) \
56347                     (dst) = ((dst) &\
56348                     ~0x01f00000U) | (((u_int32_t)(src) <<\
56349                     20) & 0x01f00000U)
56350 #define TPC_10__DESIRED_SCALE_HT20_4__VERIFY(src) \
56351                     (!((((u_int32_t)(src)\
56352                     << 20) & ~0x01f00000U)))
56353
56354 /* macros for field desired_scale_ht20_5 */
56355 #define TPC_10__DESIRED_SCALE_HT20_5__SHIFT                                  25
56356 #define TPC_10__DESIRED_SCALE_HT20_5__WIDTH                                   5
56357 #define TPC_10__DESIRED_SCALE_HT20_5__MASK                          0x3e000000U
56358 #define TPC_10__DESIRED_SCALE_HT20_5__READ(src) \
56359                     (((u_int32_t)(src)\
56360                     & 0x3e000000U) >> 25)
56361 #define TPC_10__DESIRED_SCALE_HT20_5__WRITE(src) \
56362                     (((u_int32_t)(src)\
56363                     << 25) & 0x3e000000U)
56364 #define TPC_10__DESIRED_SCALE_HT20_5__MODIFY(dst, src) \
56365                     (dst) = ((dst) &\
56366                     ~0x3e000000U) | (((u_int32_t)(src) <<\
56367                     25) & 0x3e000000U)
56368 #define TPC_10__DESIRED_SCALE_HT20_5__VERIFY(src) \
56369                     (!((((u_int32_t)(src)\
56370                     << 25) & ~0x3e000000U)))
56371 #define TPC_10__TYPE                                                  u_int32_t
56372 #define TPC_10__READ                                                0x3fffffffU
56373 #define TPC_10__WRITE                                               0x3fffffffU
56374
56375 #endif /* __TPC_10_MACRO__ */
56376
56377
56378 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_10 */
56379 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_10__NUM                      1
56380
56381 /* macros for BlueprintGlobalNameSpace::tpc_11_b0 */
56382 #ifndef __TPC_11_B0_MACRO__
56383 #define __TPC_11_B0_MACRO__
56384
56385 /* macros for field desired_scale_ht20_6 */
56386 #define TPC_11_B0__DESIRED_SCALE_HT20_6__SHIFT                                0
56387 #define TPC_11_B0__DESIRED_SCALE_HT20_6__WIDTH                                5
56388 #define TPC_11_B0__DESIRED_SCALE_HT20_6__MASK                       0x0000001fU
56389 #define TPC_11_B0__DESIRED_SCALE_HT20_6__READ(src) \
56390                     (u_int32_t)(src)\
56391                     & 0x0000001fU
56392 #define TPC_11_B0__DESIRED_SCALE_HT20_6__WRITE(src) \
56393                     ((u_int32_t)(src)\
56394                     & 0x0000001fU)
56395 #define TPC_11_B0__DESIRED_SCALE_HT20_6__MODIFY(dst, src) \
56396                     (dst) = ((dst) &\
56397                     ~0x0000001fU) | ((u_int32_t)(src) &\
56398                     0x0000001fU)
56399 #define TPC_11_B0__DESIRED_SCALE_HT20_6__VERIFY(src) \
56400                     (!(((u_int32_t)(src)\
56401                     & ~0x0000001fU)))
56402
56403 /* macros for field desired_scale_ht20_7 */
56404 #define TPC_11_B0__DESIRED_SCALE_HT20_7__SHIFT                                5
56405 #define TPC_11_B0__DESIRED_SCALE_HT20_7__WIDTH                                5
56406 #define TPC_11_B0__DESIRED_SCALE_HT20_7__MASK                       0x000003e0U
56407 #define TPC_11_B0__DESIRED_SCALE_HT20_7__READ(src) \
56408                     (((u_int32_t)(src)\
56409                     & 0x000003e0U) >> 5)
56410 #define TPC_11_B0__DESIRED_SCALE_HT20_7__WRITE(src) \
56411                     (((u_int32_t)(src)\
56412                     << 5) & 0x000003e0U)
56413 #define TPC_11_B0__DESIRED_SCALE_HT20_7__MODIFY(dst, src) \
56414                     (dst) = ((dst) &\
56415                     ~0x000003e0U) | (((u_int32_t)(src) <<\
56416                     5) & 0x000003e0U)
56417 #define TPC_11_B0__DESIRED_SCALE_HT20_7__VERIFY(src) \
56418                     (!((((u_int32_t)(src)\
56419                     << 5) & ~0x000003e0U)))
56420
56421 /* macros for field olpc_gain_delta_0 */
56422 #define TPC_11_B0__OLPC_GAIN_DELTA_0__SHIFT                                  16
56423 #define TPC_11_B0__OLPC_GAIN_DELTA_0__WIDTH                                   8
56424 #define TPC_11_B0__OLPC_GAIN_DELTA_0__MASK                          0x00ff0000U
56425 #define TPC_11_B0__OLPC_GAIN_DELTA_0__READ(src) \
56426                     (((u_int32_t)(src)\
56427                     & 0x00ff0000U) >> 16)
56428 #define TPC_11_B0__OLPC_GAIN_DELTA_0__WRITE(src) \
56429                     (((u_int32_t)(src)\
56430                     << 16) & 0x00ff0000U)
56431 #define TPC_11_B0__OLPC_GAIN_DELTA_0__MODIFY(dst, src) \
56432                     (dst) = ((dst) &\
56433                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
56434                     16) & 0x00ff0000U)
56435 #define TPC_11_B0__OLPC_GAIN_DELTA_0__VERIFY(src) \
56436                     (!((((u_int32_t)(src)\
56437                     << 16) & ~0x00ff0000U)))
56438
56439 /* macros for field olpc_gain_delta_0_pal_on */
56440 #define TPC_11_B0__OLPC_GAIN_DELTA_0_PAL_ON__SHIFT                           24
56441 #define TPC_11_B0__OLPC_GAIN_DELTA_0_PAL_ON__WIDTH                            8
56442 #define TPC_11_B0__OLPC_GAIN_DELTA_0_PAL_ON__MASK                   0xff000000U
56443 #define TPC_11_B0__OLPC_GAIN_DELTA_0_PAL_ON__READ(src) \
56444                     (((u_int32_t)(src)\
56445                     & 0xff000000U) >> 24)
56446 #define TPC_11_B0__OLPC_GAIN_DELTA_0_PAL_ON__WRITE(src) \
56447                     (((u_int32_t)(src)\
56448                     << 24) & 0xff000000U)
56449 #define TPC_11_B0__OLPC_GAIN_DELTA_0_PAL_ON__MODIFY(dst, src) \
56450                     (dst) = ((dst) &\
56451                     ~0xff000000U) | (((u_int32_t)(src) <<\
56452                     24) & 0xff000000U)
56453 #define TPC_11_B0__OLPC_GAIN_DELTA_0_PAL_ON__VERIFY(src) \
56454                     (!((((u_int32_t)(src)\
56455                     << 24) & ~0xff000000U)))
56456 #define TPC_11_B0__TYPE                                               u_int32_t
56457 #define TPC_11_B0__READ                                             0xffff03ffU
56458 #define TPC_11_B0__WRITE                                            0xffff03ffU
56459
56460 #endif /* __TPC_11_B0_MACRO__ */
56461
56462
56463 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_11_b0 */
56464 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_11_B0__NUM                   1
56465
56466 /* macros for BlueprintGlobalNameSpace::tpc_12 */
56467 #ifndef __TPC_12_MACRO__
56468 #define __TPC_12_MACRO__
56469
56470 /* macros for field desired_scale_ht40_0 */
56471 #define TPC_12__DESIRED_SCALE_HT40_0__SHIFT                                   0
56472 #define TPC_12__DESIRED_SCALE_HT40_0__WIDTH                                   5
56473 #define TPC_12__DESIRED_SCALE_HT40_0__MASK                          0x0000001fU
56474 #define TPC_12__DESIRED_SCALE_HT40_0__READ(src)  (u_int32_t)(src) & 0x0000001fU
56475 #define TPC_12__DESIRED_SCALE_HT40_0__WRITE(src) \
56476                     ((u_int32_t)(src)\
56477                     & 0x0000001fU)
56478 #define TPC_12__DESIRED_SCALE_HT40_0__MODIFY(dst, src) \
56479                     (dst) = ((dst) &\
56480                     ~0x0000001fU) | ((u_int32_t)(src) &\
56481                     0x0000001fU)
56482 #define TPC_12__DESIRED_SCALE_HT40_0__VERIFY(src) \
56483                     (!(((u_int32_t)(src)\
56484                     & ~0x0000001fU)))
56485
56486 /* macros for field desired_scale_ht40_1 */
56487 #define TPC_12__DESIRED_SCALE_HT40_1__SHIFT                                   5
56488 #define TPC_12__DESIRED_SCALE_HT40_1__WIDTH                                   5
56489 #define TPC_12__DESIRED_SCALE_HT40_1__MASK                          0x000003e0U
56490 #define TPC_12__DESIRED_SCALE_HT40_1__READ(src) \
56491                     (((u_int32_t)(src)\
56492                     & 0x000003e0U) >> 5)
56493 #define TPC_12__DESIRED_SCALE_HT40_1__WRITE(src) \
56494                     (((u_int32_t)(src)\
56495                     << 5) & 0x000003e0U)
56496 #define TPC_12__DESIRED_SCALE_HT40_1__MODIFY(dst, src) \
56497                     (dst) = ((dst) &\
56498                     ~0x000003e0U) | (((u_int32_t)(src) <<\
56499                     5) & 0x000003e0U)
56500 #define TPC_12__DESIRED_SCALE_HT40_1__VERIFY(src) \
56501                     (!((((u_int32_t)(src)\
56502                     << 5) & ~0x000003e0U)))
56503
56504 /* macros for field desired_scale_ht40_2 */
56505 #define TPC_12__DESIRED_SCALE_HT40_2__SHIFT                                  10
56506 #define TPC_12__DESIRED_SCALE_HT40_2__WIDTH                                   5
56507 #define TPC_12__DESIRED_SCALE_HT40_2__MASK                          0x00007c00U
56508 #define TPC_12__DESIRED_SCALE_HT40_2__READ(src) \
56509                     (((u_int32_t)(src)\
56510                     & 0x00007c00U) >> 10)
56511 #define TPC_12__DESIRED_SCALE_HT40_2__WRITE(src) \
56512                     (((u_int32_t)(src)\
56513                     << 10) & 0x00007c00U)
56514 #define TPC_12__DESIRED_SCALE_HT40_2__MODIFY(dst, src) \
56515                     (dst) = ((dst) &\
56516                     ~0x00007c00U) | (((u_int32_t)(src) <<\
56517                     10) & 0x00007c00U)
56518 #define TPC_12__DESIRED_SCALE_HT40_2__VERIFY(src) \
56519                     (!((((u_int32_t)(src)\
56520                     << 10) & ~0x00007c00U)))
56521
56522 /* macros for field desired_scale_ht40_3 */
56523 #define TPC_12__DESIRED_SCALE_HT40_3__SHIFT                                  15
56524 #define TPC_12__DESIRED_SCALE_HT40_3__WIDTH                                   5
56525 #define TPC_12__DESIRED_SCALE_HT40_3__MASK                          0x000f8000U
56526 #define TPC_12__DESIRED_SCALE_HT40_3__READ(src) \
56527                     (((u_int32_t)(src)\
56528                     & 0x000f8000U) >> 15)
56529 #define TPC_12__DESIRED_SCALE_HT40_3__WRITE(src) \
56530                     (((u_int32_t)(src)\
56531                     << 15) & 0x000f8000U)
56532 #define TPC_12__DESIRED_SCALE_HT40_3__MODIFY(dst, src) \
56533                     (dst) = ((dst) &\
56534                     ~0x000f8000U) | (((u_int32_t)(src) <<\
56535                     15) & 0x000f8000U)
56536 #define TPC_12__DESIRED_SCALE_HT40_3__VERIFY(src) \
56537                     (!((((u_int32_t)(src)\
56538                     << 15) & ~0x000f8000U)))
56539
56540 /* macros for field desired_scale_ht40_4 */
56541 #define TPC_12__DESIRED_SCALE_HT40_4__SHIFT                                  20
56542 #define TPC_12__DESIRED_SCALE_HT40_4__WIDTH                                   5
56543 #define TPC_12__DESIRED_SCALE_HT40_4__MASK                          0x01f00000U
56544 #define TPC_12__DESIRED_SCALE_HT40_4__READ(src) \
56545                     (((u_int32_t)(src)\
56546                     & 0x01f00000U) >> 20)
56547 #define TPC_12__DESIRED_SCALE_HT40_4__WRITE(src) \
56548                     (((u_int32_t)(src)\
56549                     << 20) & 0x01f00000U)
56550 #define TPC_12__DESIRED_SCALE_HT40_4__MODIFY(dst, src) \
56551                     (dst) = ((dst) &\
56552                     ~0x01f00000U) | (((u_int32_t)(src) <<\
56553                     20) & 0x01f00000U)
56554 #define TPC_12__DESIRED_SCALE_HT40_4__VERIFY(src) \
56555                     (!((((u_int32_t)(src)\
56556                     << 20) & ~0x01f00000U)))
56557
56558 /* macros for field desired_scale_ht40_5 */
56559 #define TPC_12__DESIRED_SCALE_HT40_5__SHIFT                                  25
56560 #define TPC_12__DESIRED_SCALE_HT40_5__WIDTH                                   5
56561 #define TPC_12__DESIRED_SCALE_HT40_5__MASK                          0x3e000000U
56562 #define TPC_12__DESIRED_SCALE_HT40_5__READ(src) \
56563                     (((u_int32_t)(src)\
56564                     & 0x3e000000U) >> 25)
56565 #define TPC_12__DESIRED_SCALE_HT40_5__WRITE(src) \
56566                     (((u_int32_t)(src)\
56567                     << 25) & 0x3e000000U)
56568 #define TPC_12__DESIRED_SCALE_HT40_5__MODIFY(dst, src) \
56569                     (dst) = ((dst) &\
56570                     ~0x3e000000U) | (((u_int32_t)(src) <<\
56571                     25) & 0x3e000000U)
56572 #define TPC_12__DESIRED_SCALE_HT40_5__VERIFY(src) \
56573                     (!((((u_int32_t)(src)\
56574                     << 25) & ~0x3e000000U)))
56575 #define TPC_12__TYPE                                                  u_int32_t
56576 #define TPC_12__READ                                                0x3fffffffU
56577 #define TPC_12__WRITE                                               0x3fffffffU
56578
56579 #endif /* __TPC_12_MACRO__ */
56580
56581
56582 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_12 */
56583 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_12__NUM                      1
56584
56585 /* macros for BlueprintGlobalNameSpace::tpc_13 */
56586 #ifndef __TPC_13_MACRO__
56587 #define __TPC_13_MACRO__
56588
56589 /* macros for field desired_scale_ht40_6 */
56590 #define TPC_13__DESIRED_SCALE_HT40_6__SHIFT                                   0
56591 #define TPC_13__DESIRED_SCALE_HT40_6__WIDTH                                   5
56592 #define TPC_13__DESIRED_SCALE_HT40_6__MASK                          0x0000001fU
56593 #define TPC_13__DESIRED_SCALE_HT40_6__READ(src)  (u_int32_t)(src) & 0x0000001fU
56594 #define TPC_13__DESIRED_SCALE_HT40_6__WRITE(src) \
56595                     ((u_int32_t)(src)\
56596                     & 0x0000001fU)
56597 #define TPC_13__DESIRED_SCALE_HT40_6__MODIFY(dst, src) \
56598                     (dst) = ((dst) &\
56599                     ~0x0000001fU) | ((u_int32_t)(src) &\
56600                     0x0000001fU)
56601 #define TPC_13__DESIRED_SCALE_HT40_6__VERIFY(src) \
56602                     (!(((u_int32_t)(src)\
56603                     & ~0x0000001fU)))
56604
56605 /* macros for field desired_scale_ht40_7 */
56606 #define TPC_13__DESIRED_SCALE_HT40_7__SHIFT                                   5
56607 #define TPC_13__DESIRED_SCALE_HT40_7__WIDTH                                   5
56608 #define TPC_13__DESIRED_SCALE_HT40_7__MASK                          0x000003e0U
56609 #define TPC_13__DESIRED_SCALE_HT40_7__READ(src) \
56610                     (((u_int32_t)(src)\
56611                     & 0x000003e0U) >> 5)
56612 #define TPC_13__DESIRED_SCALE_HT40_7__WRITE(src) \
56613                     (((u_int32_t)(src)\
56614                     << 5) & 0x000003e0U)
56615 #define TPC_13__DESIRED_SCALE_HT40_7__MODIFY(dst, src) \
56616                     (dst) = ((dst) &\
56617                     ~0x000003e0U) | (((u_int32_t)(src) <<\
56618                     5) & 0x000003e0U)
56619 #define TPC_13__DESIRED_SCALE_HT40_7__VERIFY(src) \
56620                     (!((((u_int32_t)(src)\
56621                     << 5) & ~0x000003e0U)))
56622 #define TPC_13__TYPE                                                  u_int32_t
56623 #define TPC_13__READ                                                0x000003ffU
56624 #define TPC_13__WRITE                                               0x000003ffU
56625
56626 #endif /* __TPC_13_MACRO__ */
56627
56628
56629 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_13 */
56630 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_13__NUM                      1
56631
56632 /* macros for BlueprintGlobalNameSpace::tpc_14 */
56633 #ifndef __TPC_14_MACRO__
56634 #define __TPC_14_MACRO__
56635
56636 /* macros for field desired_scale_ht20_8 */
56637 #define TPC_14__DESIRED_SCALE_HT20_8__SHIFT                                   0
56638 #define TPC_14__DESIRED_SCALE_HT20_8__WIDTH                                   5
56639 #define TPC_14__DESIRED_SCALE_HT20_8__MASK                          0x0000001fU
56640 #define TPC_14__DESIRED_SCALE_HT20_8__READ(src)  (u_int32_t)(src) & 0x0000001fU
56641 #define TPC_14__DESIRED_SCALE_HT20_8__WRITE(src) \
56642                     ((u_int32_t)(src)\
56643                     & 0x0000001fU)
56644 #define TPC_14__DESIRED_SCALE_HT20_8__MODIFY(dst, src) \
56645                     (dst) = ((dst) &\
56646                     ~0x0000001fU) | ((u_int32_t)(src) &\
56647                     0x0000001fU)
56648 #define TPC_14__DESIRED_SCALE_HT20_8__VERIFY(src) \
56649                     (!(((u_int32_t)(src)\
56650                     & ~0x0000001fU)))
56651
56652 /* macros for field desired_scale_ht20_9 */
56653 #define TPC_14__DESIRED_SCALE_HT20_9__SHIFT                                   5
56654 #define TPC_14__DESIRED_SCALE_HT20_9__WIDTH                                   5
56655 #define TPC_14__DESIRED_SCALE_HT20_9__MASK                          0x000003e0U
56656 #define TPC_14__DESIRED_SCALE_HT20_9__READ(src) \
56657                     (((u_int32_t)(src)\
56658                     & 0x000003e0U) >> 5)
56659 #define TPC_14__DESIRED_SCALE_HT20_9__WRITE(src) \
56660                     (((u_int32_t)(src)\
56661                     << 5) & 0x000003e0U)
56662 #define TPC_14__DESIRED_SCALE_HT20_9__MODIFY(dst, src) \
56663                     (dst) = ((dst) &\
56664                     ~0x000003e0U) | (((u_int32_t)(src) <<\
56665                     5) & 0x000003e0U)
56666 #define TPC_14__DESIRED_SCALE_HT20_9__VERIFY(src) \
56667                     (!((((u_int32_t)(src)\
56668                     << 5) & ~0x000003e0U)))
56669
56670 /* macros for field desired_scale_ht20_10 */
56671 #define TPC_14__DESIRED_SCALE_HT20_10__SHIFT                                 10
56672 #define TPC_14__DESIRED_SCALE_HT20_10__WIDTH                                  5
56673 #define TPC_14__DESIRED_SCALE_HT20_10__MASK                         0x00007c00U
56674 #define TPC_14__DESIRED_SCALE_HT20_10__READ(src) \
56675                     (((u_int32_t)(src)\
56676                     & 0x00007c00U) >> 10)
56677 #define TPC_14__DESIRED_SCALE_HT20_10__WRITE(src) \
56678                     (((u_int32_t)(src)\
56679                     << 10) & 0x00007c00U)
56680 #define TPC_14__DESIRED_SCALE_HT20_10__MODIFY(dst, src) \
56681                     (dst) = ((dst) &\
56682                     ~0x00007c00U) | (((u_int32_t)(src) <<\
56683                     10) & 0x00007c00U)
56684 #define TPC_14__DESIRED_SCALE_HT20_10__VERIFY(src) \
56685                     (!((((u_int32_t)(src)\
56686                     << 10) & ~0x00007c00U)))
56687
56688 /* macros for field desired_scale_ht20_11 */
56689 #define TPC_14__DESIRED_SCALE_HT20_11__SHIFT                                 15
56690 #define TPC_14__DESIRED_SCALE_HT20_11__WIDTH                                  5
56691 #define TPC_14__DESIRED_SCALE_HT20_11__MASK                         0x000f8000U
56692 #define TPC_14__DESIRED_SCALE_HT20_11__READ(src) \
56693                     (((u_int32_t)(src)\
56694                     & 0x000f8000U) >> 15)
56695 #define TPC_14__DESIRED_SCALE_HT20_11__WRITE(src) \
56696                     (((u_int32_t)(src)\
56697                     << 15) & 0x000f8000U)
56698 #define TPC_14__DESIRED_SCALE_HT20_11__MODIFY(dst, src) \
56699                     (dst) = ((dst) &\
56700                     ~0x000f8000U) | (((u_int32_t)(src) <<\
56701                     15) & 0x000f8000U)
56702 #define TPC_14__DESIRED_SCALE_HT20_11__VERIFY(src) \
56703                     (!((((u_int32_t)(src)\
56704                     << 15) & ~0x000f8000U)))
56705
56706 /* macros for field desired_scale_ht20_12 */
56707 #define TPC_14__DESIRED_SCALE_HT20_12__SHIFT                                 20
56708 #define TPC_14__DESIRED_SCALE_HT20_12__WIDTH                                  5
56709 #define TPC_14__DESIRED_SCALE_HT20_12__MASK                         0x01f00000U
56710 #define TPC_14__DESIRED_SCALE_HT20_12__READ(src) \
56711                     (((u_int32_t)(src)\
56712                     & 0x01f00000U) >> 20)
56713 #define TPC_14__DESIRED_SCALE_HT20_12__WRITE(src) \
56714                     (((u_int32_t)(src)\
56715                     << 20) & 0x01f00000U)
56716 #define TPC_14__DESIRED_SCALE_HT20_12__MODIFY(dst, src) \
56717                     (dst) = ((dst) &\
56718                     ~0x01f00000U) | (((u_int32_t)(src) <<\
56719                     20) & 0x01f00000U)
56720 #define TPC_14__DESIRED_SCALE_HT20_12__VERIFY(src) \
56721                     (!((((u_int32_t)(src)\
56722                     << 20) & ~0x01f00000U)))
56723
56724 /* macros for field desired_scale_ht20_13 */
56725 #define TPC_14__DESIRED_SCALE_HT20_13__SHIFT                                 25
56726 #define TPC_14__DESIRED_SCALE_HT20_13__WIDTH                                  5
56727 #define TPC_14__DESIRED_SCALE_HT20_13__MASK                         0x3e000000U
56728 #define TPC_14__DESIRED_SCALE_HT20_13__READ(src) \
56729                     (((u_int32_t)(src)\
56730                     & 0x3e000000U) >> 25)
56731 #define TPC_14__DESIRED_SCALE_HT20_13__WRITE(src) \
56732                     (((u_int32_t)(src)\
56733                     << 25) & 0x3e000000U)
56734 #define TPC_14__DESIRED_SCALE_HT20_13__MODIFY(dst, src) \
56735                     (dst) = ((dst) &\
56736                     ~0x3e000000U) | (((u_int32_t)(src) <<\
56737                     25) & 0x3e000000U)
56738 #define TPC_14__DESIRED_SCALE_HT20_13__VERIFY(src) \
56739                     (!((((u_int32_t)(src)\
56740                     << 25) & ~0x3e000000U)))
56741 #define TPC_14__TYPE                                                  u_int32_t
56742 #define TPC_14__READ                                                0x3fffffffU
56743 #define TPC_14__WRITE                                               0x3fffffffU
56744
56745 #endif /* __TPC_14_MACRO__ */
56746
56747
56748 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_14 */
56749 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_14__NUM                      1
56750
56751 /* macros for BlueprintGlobalNameSpace::tpc_15 */
56752 #ifndef __TPC_15_MACRO__
56753 #define __TPC_15_MACRO__
56754
56755 /* macros for field desired_scale_ht40_8 */
56756 #define TPC_15__DESIRED_SCALE_HT40_8__SHIFT                                   0
56757 #define TPC_15__DESIRED_SCALE_HT40_8__WIDTH                                   5
56758 #define TPC_15__DESIRED_SCALE_HT40_8__MASK                          0x0000001fU
56759 #define TPC_15__DESIRED_SCALE_HT40_8__READ(src)  (u_int32_t)(src) & 0x0000001fU
56760 #define TPC_15__DESIRED_SCALE_HT40_8__WRITE(src) \
56761                     ((u_int32_t)(src)\
56762                     & 0x0000001fU)
56763 #define TPC_15__DESIRED_SCALE_HT40_8__MODIFY(dst, src) \
56764                     (dst) = ((dst) &\
56765                     ~0x0000001fU) | ((u_int32_t)(src) &\
56766                     0x0000001fU)
56767 #define TPC_15__DESIRED_SCALE_HT40_8__VERIFY(src) \
56768                     (!(((u_int32_t)(src)\
56769                     & ~0x0000001fU)))
56770
56771 /* macros for field desired_scale_ht40_9 */
56772 #define TPC_15__DESIRED_SCALE_HT40_9__SHIFT                                   5
56773 #define TPC_15__DESIRED_SCALE_HT40_9__WIDTH                                   5
56774 #define TPC_15__DESIRED_SCALE_HT40_9__MASK                          0x000003e0U
56775 #define TPC_15__DESIRED_SCALE_HT40_9__READ(src) \
56776                     (((u_int32_t)(src)\
56777                     & 0x000003e0U) >> 5)
56778 #define TPC_15__DESIRED_SCALE_HT40_9__WRITE(src) \
56779                     (((u_int32_t)(src)\
56780                     << 5) & 0x000003e0U)
56781 #define TPC_15__DESIRED_SCALE_HT40_9__MODIFY(dst, src) \
56782                     (dst) = ((dst) &\
56783                     ~0x000003e0U) | (((u_int32_t)(src) <<\
56784                     5) & 0x000003e0U)
56785 #define TPC_15__DESIRED_SCALE_HT40_9__VERIFY(src) \
56786                     (!((((u_int32_t)(src)\
56787                     << 5) & ~0x000003e0U)))
56788
56789 /* macros for field desired_scale_ht40_10 */
56790 #define TPC_15__DESIRED_SCALE_HT40_10__SHIFT                                 10
56791 #define TPC_15__DESIRED_SCALE_HT40_10__WIDTH                                  5
56792 #define TPC_15__DESIRED_SCALE_HT40_10__MASK                         0x00007c00U
56793 #define TPC_15__DESIRED_SCALE_HT40_10__READ(src) \
56794                     (((u_int32_t)(src)\
56795                     & 0x00007c00U) >> 10)
56796 #define TPC_15__DESIRED_SCALE_HT40_10__WRITE(src) \
56797                     (((u_int32_t)(src)\
56798                     << 10) & 0x00007c00U)
56799 #define TPC_15__DESIRED_SCALE_HT40_10__MODIFY(dst, src) \
56800                     (dst) = ((dst) &\
56801                     ~0x00007c00U) | (((u_int32_t)(src) <<\
56802                     10) & 0x00007c00U)
56803 #define TPC_15__DESIRED_SCALE_HT40_10__VERIFY(src) \
56804                     (!((((u_int32_t)(src)\
56805                     << 10) & ~0x00007c00U)))
56806
56807 /* macros for field desired_scale_ht40_11 */
56808 #define TPC_15__DESIRED_SCALE_HT40_11__SHIFT                                 15
56809 #define TPC_15__DESIRED_SCALE_HT40_11__WIDTH                                  5
56810 #define TPC_15__DESIRED_SCALE_HT40_11__MASK                         0x000f8000U
56811 #define TPC_15__DESIRED_SCALE_HT40_11__READ(src) \
56812                     (((u_int32_t)(src)\
56813                     & 0x000f8000U) >> 15)
56814 #define TPC_15__DESIRED_SCALE_HT40_11__WRITE(src) \
56815                     (((u_int32_t)(src)\
56816                     << 15) & 0x000f8000U)
56817 #define TPC_15__DESIRED_SCALE_HT40_11__MODIFY(dst, src) \
56818                     (dst) = ((dst) &\
56819                     ~0x000f8000U) | (((u_int32_t)(src) <<\
56820                     15) & 0x000f8000U)
56821 #define TPC_15__DESIRED_SCALE_HT40_11__VERIFY(src) \
56822                     (!((((u_int32_t)(src)\
56823                     << 15) & ~0x000f8000U)))
56824
56825 /* macros for field desired_scale_ht40_12 */
56826 #define TPC_15__DESIRED_SCALE_HT40_12__SHIFT                                 20
56827 #define TPC_15__DESIRED_SCALE_HT40_12__WIDTH                                  5
56828 #define TPC_15__DESIRED_SCALE_HT40_12__MASK                         0x01f00000U
56829 #define TPC_15__DESIRED_SCALE_HT40_12__READ(src) \
56830                     (((u_int32_t)(src)\
56831                     & 0x01f00000U) >> 20)
56832 #define TPC_15__DESIRED_SCALE_HT40_12__WRITE(src) \
56833                     (((u_int32_t)(src)\
56834                     << 20) & 0x01f00000U)
56835 #define TPC_15__DESIRED_SCALE_HT40_12__MODIFY(dst, src) \
56836                     (dst) = ((dst) &\
56837                     ~0x01f00000U) | (((u_int32_t)(src) <<\
56838                     20) & 0x01f00000U)
56839 #define TPC_15__DESIRED_SCALE_HT40_12__VERIFY(src) \
56840                     (!((((u_int32_t)(src)\
56841                     << 20) & ~0x01f00000U)))
56842
56843 /* macros for field desired_scale_ht40_13 */
56844 #define TPC_15__DESIRED_SCALE_HT40_13__SHIFT                                 25
56845 #define TPC_15__DESIRED_SCALE_HT40_13__WIDTH                                  5
56846 #define TPC_15__DESIRED_SCALE_HT40_13__MASK                         0x3e000000U
56847 #define TPC_15__DESIRED_SCALE_HT40_13__READ(src) \
56848                     (((u_int32_t)(src)\
56849                     & 0x3e000000U) >> 25)
56850 #define TPC_15__DESIRED_SCALE_HT40_13__WRITE(src) \
56851                     (((u_int32_t)(src)\
56852                     << 25) & 0x3e000000U)
56853 #define TPC_15__DESIRED_SCALE_HT40_13__MODIFY(dst, src) \
56854                     (dst) = ((dst) &\
56855                     ~0x3e000000U) | (((u_int32_t)(src) <<\
56856                     25) & 0x3e000000U)
56857 #define TPC_15__DESIRED_SCALE_HT40_13__VERIFY(src) \
56858                     (!((((u_int32_t)(src)\
56859                     << 25) & ~0x3e000000U)))
56860 #define TPC_15__TYPE                                                  u_int32_t
56861 #define TPC_15__READ                                                0x3fffffffU
56862 #define TPC_15__WRITE                                               0x3fffffffU
56863
56864 #endif /* __TPC_15_MACRO__ */
56865
56866
56867 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_15 */
56868 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_15__NUM                      1
56869
56870 /* macros for BlueprintGlobalNameSpace::tpc_16 */
56871 #ifndef __TPC_16_MACRO__
56872 #define __TPC_16_MACRO__
56873
56874 /* macros for field pdadc_par_corr_cck */
56875 #define TPC_16__PDADC_PAR_CORR_CCK__SHIFT                                     8
56876 #define TPC_16__PDADC_PAR_CORR_CCK__WIDTH                                     6
56877 #define TPC_16__PDADC_PAR_CORR_CCK__MASK                            0x00003f00U
56878 #define TPC_16__PDADC_PAR_CORR_CCK__READ(src) \
56879                     (((u_int32_t)(src)\
56880                     & 0x00003f00U) >> 8)
56881 #define TPC_16__PDADC_PAR_CORR_CCK__WRITE(src) \
56882                     (((u_int32_t)(src)\
56883                     << 8) & 0x00003f00U)
56884 #define TPC_16__PDADC_PAR_CORR_CCK__MODIFY(dst, src) \
56885                     (dst) = ((dst) &\
56886                     ~0x00003f00U) | (((u_int32_t)(src) <<\
56887                     8) & 0x00003f00U)
56888 #define TPC_16__PDADC_PAR_CORR_CCK__VERIFY(src) \
56889                     (!((((u_int32_t)(src)\
56890                     << 8) & ~0x00003f00U)))
56891
56892 /* macros for field pdadc_par_corr_ofdm */
56893 #define TPC_16__PDADC_PAR_CORR_OFDM__SHIFT                                   16
56894 #define TPC_16__PDADC_PAR_CORR_OFDM__WIDTH                                    6
56895 #define TPC_16__PDADC_PAR_CORR_OFDM__MASK                           0x003f0000U
56896 #define TPC_16__PDADC_PAR_CORR_OFDM__READ(src) \
56897                     (((u_int32_t)(src)\
56898                     & 0x003f0000U) >> 16)
56899 #define TPC_16__PDADC_PAR_CORR_OFDM__WRITE(src) \
56900                     (((u_int32_t)(src)\
56901                     << 16) & 0x003f0000U)
56902 #define TPC_16__PDADC_PAR_CORR_OFDM__MODIFY(dst, src) \
56903                     (dst) = ((dst) &\
56904                     ~0x003f0000U) | (((u_int32_t)(src) <<\
56905                     16) & 0x003f0000U)
56906 #define TPC_16__PDADC_PAR_CORR_OFDM__VERIFY(src) \
56907                     (!((((u_int32_t)(src)\
56908                     << 16) & ~0x003f0000U)))
56909
56910 /* macros for field pdadc_par_corr_ht40 */
56911 #define TPC_16__PDADC_PAR_CORR_HT40__SHIFT                                   24
56912 #define TPC_16__PDADC_PAR_CORR_HT40__WIDTH                                    6
56913 #define TPC_16__PDADC_PAR_CORR_HT40__MASK                           0x3f000000U
56914 #define TPC_16__PDADC_PAR_CORR_HT40__READ(src) \
56915                     (((u_int32_t)(src)\
56916                     & 0x3f000000U) >> 24)
56917 #define TPC_16__PDADC_PAR_CORR_HT40__WRITE(src) \
56918                     (((u_int32_t)(src)\
56919                     << 24) & 0x3f000000U)
56920 #define TPC_16__PDADC_PAR_CORR_HT40__MODIFY(dst, src) \
56921                     (dst) = ((dst) &\
56922                     ~0x3f000000U) | (((u_int32_t)(src) <<\
56923                     24) & 0x3f000000U)
56924 #define TPC_16__PDADC_PAR_CORR_HT40__VERIFY(src) \
56925                     (!((((u_int32_t)(src)\
56926                     << 24) & ~0x3f000000U)))
56927 #define TPC_16__TYPE                                                  u_int32_t
56928 #define TPC_16__READ                                                0x3f3f3f00U
56929 #define TPC_16__WRITE                                               0x3f3f3f00U
56930
56931 #endif /* __TPC_16_MACRO__ */
56932
56933
56934 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_16 */
56935 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_16__NUM                      1
56936
56937 /* macros for BlueprintGlobalNameSpace::tpc_17 */
56938 #ifndef __TPC_17_MACRO__
56939 #define __TPC_17_MACRO__
56940
56941 /* macros for field enable_pal */
56942 #define TPC_17__ENABLE_PAL__SHIFT                                             0
56943 #define TPC_17__ENABLE_PAL__WIDTH                                             1
56944 #define TPC_17__ENABLE_PAL__MASK                                    0x00000001U
56945 #define TPC_17__ENABLE_PAL__READ(src)            (u_int32_t)(src) & 0x00000001U
56946 #define TPC_17__ENABLE_PAL__WRITE(src)         ((u_int32_t)(src) & 0x00000001U)
56947 #define TPC_17__ENABLE_PAL__MODIFY(dst, src) \
56948                     (dst) = ((dst) &\
56949                     ~0x00000001U) | ((u_int32_t)(src) &\
56950                     0x00000001U)
56951 #define TPC_17__ENABLE_PAL__VERIFY(src)  (!(((u_int32_t)(src) & ~0x00000001U)))
56952 #define TPC_17__ENABLE_PAL__SET(dst) \
56953                     (dst) = ((dst) &\
56954                     ~0x00000001U) | (u_int32_t)(1)
56955 #define TPC_17__ENABLE_PAL__CLR(dst) \
56956                     (dst) = ((dst) &\
56957                     ~0x00000001U) | (u_int32_t)(0)
56958
56959 /* macros for field enable_pal_cck */
56960 #define TPC_17__ENABLE_PAL_CCK__SHIFT                                         1
56961 #define TPC_17__ENABLE_PAL_CCK__WIDTH                                         1
56962 #define TPC_17__ENABLE_PAL_CCK__MASK                                0x00000002U
56963 #define TPC_17__ENABLE_PAL_CCK__READ(src) \
56964                     (((u_int32_t)(src)\
56965                     & 0x00000002U) >> 1)
56966 #define TPC_17__ENABLE_PAL_CCK__WRITE(src) \
56967                     (((u_int32_t)(src)\
56968                     << 1) & 0x00000002U)
56969 #define TPC_17__ENABLE_PAL_CCK__MODIFY(dst, src) \
56970                     (dst) = ((dst) &\
56971                     ~0x00000002U) | (((u_int32_t)(src) <<\
56972                     1) & 0x00000002U)
56973 #define TPC_17__ENABLE_PAL_CCK__VERIFY(src) \
56974                     (!((((u_int32_t)(src)\
56975                     << 1) & ~0x00000002U)))
56976 #define TPC_17__ENABLE_PAL_CCK__SET(dst) \
56977                     (dst) = ((dst) &\
56978                     ~0x00000002U) | ((u_int32_t)(1) << 1)
56979 #define TPC_17__ENABLE_PAL_CCK__CLR(dst) \
56980                     (dst) = ((dst) &\
56981                     ~0x00000002U) | ((u_int32_t)(0) << 1)
56982
56983 /* macros for field enable_pal_ofdm_20 */
56984 #define TPC_17__ENABLE_PAL_OFDM_20__SHIFT                                     2
56985 #define TPC_17__ENABLE_PAL_OFDM_20__WIDTH                                     1
56986 #define TPC_17__ENABLE_PAL_OFDM_20__MASK                            0x00000004U
56987 #define TPC_17__ENABLE_PAL_OFDM_20__READ(src) \
56988                     (((u_int32_t)(src)\
56989                     & 0x00000004U) >> 2)
56990 #define TPC_17__ENABLE_PAL_OFDM_20__WRITE(src) \
56991                     (((u_int32_t)(src)\
56992                     << 2) & 0x00000004U)
56993 #define TPC_17__ENABLE_PAL_OFDM_20__MODIFY(dst, src) \
56994                     (dst) = ((dst) &\
56995                     ~0x00000004U) | (((u_int32_t)(src) <<\
56996                     2) & 0x00000004U)
56997 #define TPC_17__ENABLE_PAL_OFDM_20__VERIFY(src) \
56998                     (!((((u_int32_t)(src)\
56999                     << 2) & ~0x00000004U)))
57000 #define TPC_17__ENABLE_PAL_OFDM_20__SET(dst) \
57001                     (dst) = ((dst) &\
57002                     ~0x00000004U) | ((u_int32_t)(1) << 2)
57003 #define TPC_17__ENABLE_PAL_OFDM_20__CLR(dst) \
57004                     (dst) = ((dst) &\
57005                     ~0x00000004U) | ((u_int32_t)(0) << 2)
57006
57007 /* macros for field enable_pal_ofdm_40 */
57008 #define TPC_17__ENABLE_PAL_OFDM_40__SHIFT                                     3
57009 #define TPC_17__ENABLE_PAL_OFDM_40__WIDTH                                     1
57010 #define TPC_17__ENABLE_PAL_OFDM_40__MASK                            0x00000008U
57011 #define TPC_17__ENABLE_PAL_OFDM_40__READ(src) \
57012                     (((u_int32_t)(src)\
57013                     & 0x00000008U) >> 3)
57014 #define TPC_17__ENABLE_PAL_OFDM_40__WRITE(src) \
57015                     (((u_int32_t)(src)\
57016                     << 3) & 0x00000008U)
57017 #define TPC_17__ENABLE_PAL_OFDM_40__MODIFY(dst, src) \
57018                     (dst) = ((dst) &\
57019                     ~0x00000008U) | (((u_int32_t)(src) <<\
57020                     3) & 0x00000008U)
57021 #define TPC_17__ENABLE_PAL_OFDM_40__VERIFY(src) \
57022                     (!((((u_int32_t)(src)\
57023                     << 3) & ~0x00000008U)))
57024 #define TPC_17__ENABLE_PAL_OFDM_40__SET(dst) \
57025                     (dst) = ((dst) &\
57026                     ~0x00000008U) | ((u_int32_t)(1) << 3)
57027 #define TPC_17__ENABLE_PAL_OFDM_40__CLR(dst) \
57028                     (dst) = ((dst) &\
57029                     ~0x00000008U) | ((u_int32_t)(0) << 3)
57030
57031 /* macros for field pal_power_threshold */
57032 #define TPC_17__PAL_POWER_THRESHOLD__SHIFT                                    4
57033 #define TPC_17__PAL_POWER_THRESHOLD__WIDTH                                    6
57034 #define TPC_17__PAL_POWER_THRESHOLD__MASK                           0x000003f0U
57035 #define TPC_17__PAL_POWER_THRESHOLD__READ(src) \
57036                     (((u_int32_t)(src)\
57037                     & 0x000003f0U) >> 4)
57038 #define TPC_17__PAL_POWER_THRESHOLD__WRITE(src) \
57039                     (((u_int32_t)(src)\
57040                     << 4) & 0x000003f0U)
57041 #define TPC_17__PAL_POWER_THRESHOLD__MODIFY(dst, src) \
57042                     (dst) = ((dst) &\
57043                     ~0x000003f0U) | (((u_int32_t)(src) <<\
57044                     4) & 0x000003f0U)
57045 #define TPC_17__PAL_POWER_THRESHOLD__VERIFY(src) \
57046                     (!((((u_int32_t)(src)\
57047                     << 4) & ~0x000003f0U)))
57048
57049 /* macros for field force_pal_locked */
57050 #define TPC_17__FORCE_PAL_LOCKED__SHIFT                                      10
57051 #define TPC_17__FORCE_PAL_LOCKED__WIDTH                                       1
57052 #define TPC_17__FORCE_PAL_LOCKED__MASK                              0x00000400U
57053 #define TPC_17__FORCE_PAL_LOCKED__READ(src) \
57054                     (((u_int32_t)(src)\
57055                     & 0x00000400U) >> 10)
57056 #define TPC_17__FORCE_PAL_LOCKED__WRITE(src) \
57057                     (((u_int32_t)(src)\
57058                     << 10) & 0x00000400U)
57059 #define TPC_17__FORCE_PAL_LOCKED__MODIFY(dst, src) \
57060                     (dst) = ((dst) &\
57061                     ~0x00000400U) | (((u_int32_t)(src) <<\
57062                     10) & 0x00000400U)
57063 #define TPC_17__FORCE_PAL_LOCKED__VERIFY(src) \
57064                     (!((((u_int32_t)(src)\
57065                     << 10) & ~0x00000400U)))
57066 #define TPC_17__FORCE_PAL_LOCKED__SET(dst) \
57067                     (dst) = ((dst) &\
57068                     ~0x00000400U) | ((u_int32_t)(1) << 10)
57069 #define TPC_17__FORCE_PAL_LOCKED__CLR(dst) \
57070                     (dst) = ((dst) &\
57071                     ~0x00000400U) | ((u_int32_t)(0) << 10)
57072
57073 /* macros for field init_tx_gain_setting_pal_on */
57074 #define TPC_17__INIT_TX_GAIN_SETTING_PAL_ON__SHIFT                           11
57075 #define TPC_17__INIT_TX_GAIN_SETTING_PAL_ON__WIDTH                            6
57076 #define TPC_17__INIT_TX_GAIN_SETTING_PAL_ON__MASK                   0x0001f800U
57077 #define TPC_17__INIT_TX_GAIN_SETTING_PAL_ON__READ(src) \
57078                     (((u_int32_t)(src)\
57079                     & 0x0001f800U) >> 11)
57080 #define TPC_17__INIT_TX_GAIN_SETTING_PAL_ON__WRITE(src) \
57081                     (((u_int32_t)(src)\
57082                     << 11) & 0x0001f800U)
57083 #define TPC_17__INIT_TX_GAIN_SETTING_PAL_ON__MODIFY(dst, src) \
57084                     (dst) = ((dst) &\
57085                     ~0x0001f800U) | (((u_int32_t)(src) <<\
57086                     11) & 0x0001f800U)
57087 #define TPC_17__INIT_TX_GAIN_SETTING_PAL_ON__VERIFY(src) \
57088                     (!((((u_int32_t)(src)\
57089                     << 11) & ~0x0001f800U)))
57090 #define TPC_17__TYPE                                                  u_int32_t
57091 #define TPC_17__READ                                                0x0001ffffU
57092 #define TPC_17__WRITE                                               0x0001ffffU
57093
57094 #endif /* __TPC_17_MACRO__ */
57095
57096
57097 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_17 */
57098 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_17__NUM                      1
57099
57100 /* macros for BlueprintGlobalNameSpace::tpc_18 */
57101 #ifndef __TPC_18_MACRO__
57102 #define __TPC_18_MACRO__
57103
57104 /* macros for field therm_cal_value */
57105 #define TPC_18__THERM_CAL_VALUE__SHIFT                                        0
57106 #define TPC_18__THERM_CAL_VALUE__WIDTH                                        8
57107 #define TPC_18__THERM_CAL_VALUE__MASK                               0x000000ffU
57108 #define TPC_18__THERM_CAL_VALUE__READ(src)       (u_int32_t)(src) & 0x000000ffU
57109 #define TPC_18__THERM_CAL_VALUE__WRITE(src)    ((u_int32_t)(src) & 0x000000ffU)
57110 #define TPC_18__THERM_CAL_VALUE__MODIFY(dst, src) \
57111                     (dst) = ((dst) &\
57112                     ~0x000000ffU) | ((u_int32_t)(src) &\
57113                     0x000000ffU)
57114 #define TPC_18__THERM_CAL_VALUE__VERIFY(src) \
57115                     (!(((u_int32_t)(src)\
57116                     & ~0x000000ffU)))
57117
57118 /* macros for field volt_cal_value */
57119 #define TPC_18__VOLT_CAL_VALUE__SHIFT                                         8
57120 #define TPC_18__VOLT_CAL_VALUE__WIDTH                                         8
57121 #define TPC_18__VOLT_CAL_VALUE__MASK                                0x0000ff00U
57122 #define TPC_18__VOLT_CAL_VALUE__READ(src) \
57123                     (((u_int32_t)(src)\
57124                     & 0x0000ff00U) >> 8)
57125 #define TPC_18__VOLT_CAL_VALUE__WRITE(src) \
57126                     (((u_int32_t)(src)\
57127                     << 8) & 0x0000ff00U)
57128 #define TPC_18__VOLT_CAL_VALUE__MODIFY(dst, src) \
57129                     (dst) = ((dst) &\
57130                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
57131                     8) & 0x0000ff00U)
57132 #define TPC_18__VOLT_CAL_VALUE__VERIFY(src) \
57133                     (!((((u_int32_t)(src)\
57134                     << 8) & ~0x0000ff00U)))
57135
57136 /* macros for field use_legacy_tpc */
57137 #define TPC_18__USE_LEGACY_TPC__SHIFT                                        16
57138 #define TPC_18__USE_LEGACY_TPC__WIDTH                                         1
57139 #define TPC_18__USE_LEGACY_TPC__MASK                                0x00010000U
57140 #define TPC_18__USE_LEGACY_TPC__READ(src) \
57141                     (((u_int32_t)(src)\
57142                     & 0x00010000U) >> 16)
57143 #define TPC_18__USE_LEGACY_TPC__WRITE(src) \
57144                     (((u_int32_t)(src)\
57145                     << 16) & 0x00010000U)
57146 #define TPC_18__USE_LEGACY_TPC__MODIFY(dst, src) \
57147                     (dst) = ((dst) &\
57148                     ~0x00010000U) | (((u_int32_t)(src) <<\
57149                     16) & 0x00010000U)
57150 #define TPC_18__USE_LEGACY_TPC__VERIFY(src) \
57151                     (!((((u_int32_t)(src)\
57152                     << 16) & ~0x00010000U)))
57153 #define TPC_18__USE_LEGACY_TPC__SET(dst) \
57154                     (dst) = ((dst) &\
57155                     ~0x00010000U) | ((u_int32_t)(1) << 16)
57156 #define TPC_18__USE_LEGACY_TPC__CLR(dst) \
57157                     (dst) = ((dst) &\
57158                     ~0x00010000U) | ((u_int32_t)(0) << 16)
57159
57160 /* macros for field min_power_therm_volt_gain_corr */
57161 #define TPC_18__MIN_POWER_THERM_VOLT_GAIN_CORR__SHIFT                        17
57162 #define TPC_18__MIN_POWER_THERM_VOLT_GAIN_CORR__WIDTH                         6
57163 #define TPC_18__MIN_POWER_THERM_VOLT_GAIN_CORR__MASK                0x007e0000U
57164 #define TPC_18__MIN_POWER_THERM_VOLT_GAIN_CORR__READ(src) \
57165                     (((u_int32_t)(src)\
57166                     & 0x007e0000U) >> 17)
57167 #define TPC_18__MIN_POWER_THERM_VOLT_GAIN_CORR__WRITE(src) \
57168                     (((u_int32_t)(src)\
57169                     << 17) & 0x007e0000U)
57170 #define TPC_18__MIN_POWER_THERM_VOLT_GAIN_CORR__MODIFY(dst, src) \
57171                     (dst) = ((dst) &\
57172                     ~0x007e0000U) | (((u_int32_t)(src) <<\
57173                     17) & 0x007e0000U)
57174 #define TPC_18__MIN_POWER_THERM_VOLT_GAIN_CORR__VERIFY(src) \
57175                     (!((((u_int32_t)(src)\
57176                     << 17) & ~0x007e0000U)))
57177 #define TPC_18__TYPE                                                  u_int32_t
57178 #define TPC_18__READ                                                0x007fffffU
57179 #define TPC_18__WRITE                                               0x007fffffU
57180
57181 #endif /* __TPC_18_MACRO__ */
57182
57183
57184 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_18 */
57185 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_18__NUM                      1
57186
57187 /* macros for BlueprintGlobalNameSpace::tpc_19 */
57188 #ifndef __TPC_19_MACRO__
57189 #define __TPC_19_MACRO__
57190
57191 /* macros for field alpha_therm */
57192 #define TPC_19__ALPHA_THERM__SHIFT                                            0
57193 #define TPC_19__ALPHA_THERM__WIDTH                                            8
57194 #define TPC_19__ALPHA_THERM__MASK                                   0x000000ffU
57195 #define TPC_19__ALPHA_THERM__READ(src)           (u_int32_t)(src) & 0x000000ffU
57196 #define TPC_19__ALPHA_THERM__WRITE(src)        ((u_int32_t)(src) & 0x000000ffU)
57197 #define TPC_19__ALPHA_THERM__MODIFY(dst, src) \
57198                     (dst) = ((dst) &\
57199                     ~0x000000ffU) | ((u_int32_t)(src) &\
57200                     0x000000ffU)
57201 #define TPC_19__ALPHA_THERM__VERIFY(src) (!(((u_int32_t)(src) & ~0x000000ffU)))
57202
57203 /* macros for field alpha_therm_pal_on */
57204 #define TPC_19__ALPHA_THERM_PAL_ON__SHIFT                                     8
57205 #define TPC_19__ALPHA_THERM_PAL_ON__WIDTH                                     8
57206 #define TPC_19__ALPHA_THERM_PAL_ON__MASK                            0x0000ff00U
57207 #define TPC_19__ALPHA_THERM_PAL_ON__READ(src) \
57208                     (((u_int32_t)(src)\
57209                     & 0x0000ff00U) >> 8)
57210 #define TPC_19__ALPHA_THERM_PAL_ON__WRITE(src) \
57211                     (((u_int32_t)(src)\
57212                     << 8) & 0x0000ff00U)
57213 #define TPC_19__ALPHA_THERM_PAL_ON__MODIFY(dst, src) \
57214                     (dst) = ((dst) &\
57215                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
57216                     8) & 0x0000ff00U)
57217 #define TPC_19__ALPHA_THERM_PAL_ON__VERIFY(src) \
57218                     (!((((u_int32_t)(src)\
57219                     << 8) & ~0x0000ff00U)))
57220
57221 /* macros for field alpha_volt */
57222 #define TPC_19__ALPHA_VOLT__SHIFT                                            16
57223 #define TPC_19__ALPHA_VOLT__WIDTH                                             5
57224 #define TPC_19__ALPHA_VOLT__MASK                                    0x001f0000U
57225 #define TPC_19__ALPHA_VOLT__READ(src)  (((u_int32_t)(src) & 0x001f0000U) >> 16)
57226 #define TPC_19__ALPHA_VOLT__WRITE(src) (((u_int32_t)(src) << 16) & 0x001f0000U)
57227 #define TPC_19__ALPHA_VOLT__MODIFY(dst, src) \
57228                     (dst) = ((dst) &\
57229                     ~0x001f0000U) | (((u_int32_t)(src) <<\
57230                     16) & 0x001f0000U)
57231 #define TPC_19__ALPHA_VOLT__VERIFY(src) \
57232                     (!((((u_int32_t)(src)\
57233                     << 16) & ~0x001f0000U)))
57234
57235 /* macros for field alpha_volt_pal_on */
57236 #define TPC_19__ALPHA_VOLT_PAL_ON__SHIFT                                     21
57237 #define TPC_19__ALPHA_VOLT_PAL_ON__WIDTH                                      5
57238 #define TPC_19__ALPHA_VOLT_PAL_ON__MASK                             0x03e00000U
57239 #define TPC_19__ALPHA_VOLT_PAL_ON__READ(src) \
57240                     (((u_int32_t)(src)\
57241                     & 0x03e00000U) >> 21)
57242 #define TPC_19__ALPHA_VOLT_PAL_ON__WRITE(src) \
57243                     (((u_int32_t)(src)\
57244                     << 21) & 0x03e00000U)
57245 #define TPC_19__ALPHA_VOLT_PAL_ON__MODIFY(dst, src) \
57246                     (dst) = ((dst) &\
57247                     ~0x03e00000U) | (((u_int32_t)(src) <<\
57248                     21) & 0x03e00000U)
57249 #define TPC_19__ALPHA_VOLT_PAL_ON__VERIFY(src) \
57250                     (!((((u_int32_t)(src)\
57251                     << 21) & ~0x03e00000U)))
57252 #define TPC_19__TYPE                                                  u_int32_t
57253 #define TPC_19__READ                                                0x03ffffffU
57254 #define TPC_19__WRITE                                               0x03ffffffU
57255
57256 #endif /* __TPC_19_MACRO__ */
57257
57258
57259 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_19 */
57260 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_19__NUM                      1
57261
57262 /* macros for BlueprintGlobalNameSpace::tpc_20 */
57263 #ifndef __TPC_20_MACRO__
57264 #define __TPC_20_MACRO__
57265
57266 /* macros for field enable_pal_mcs_0 */
57267 #define TPC_20__ENABLE_PAL_MCS_0__SHIFT                                       0
57268 #define TPC_20__ENABLE_PAL_MCS_0__WIDTH                                       1
57269 #define TPC_20__ENABLE_PAL_MCS_0__MASK                              0x00000001U
57270 #define TPC_20__ENABLE_PAL_MCS_0__READ(src)      (u_int32_t)(src) & 0x00000001U
57271 #define TPC_20__ENABLE_PAL_MCS_0__WRITE(src)   ((u_int32_t)(src) & 0x00000001U)
57272 #define TPC_20__ENABLE_PAL_MCS_0__MODIFY(dst, src) \
57273                     (dst) = ((dst) &\
57274                     ~0x00000001U) | ((u_int32_t)(src) &\
57275                     0x00000001U)
57276 #define TPC_20__ENABLE_PAL_MCS_0__VERIFY(src) \
57277                     (!(((u_int32_t)(src)\
57278                     & ~0x00000001U)))
57279 #define TPC_20__ENABLE_PAL_MCS_0__SET(dst) \
57280                     (dst) = ((dst) &\
57281                     ~0x00000001U) | (u_int32_t)(1)
57282 #define TPC_20__ENABLE_PAL_MCS_0__CLR(dst) \
57283                     (dst) = ((dst) &\
57284                     ~0x00000001U) | (u_int32_t)(0)
57285
57286 /* macros for field enable_pal_mcs_1 */
57287 #define TPC_20__ENABLE_PAL_MCS_1__SHIFT                                       1
57288 #define TPC_20__ENABLE_PAL_MCS_1__WIDTH                                       1
57289 #define TPC_20__ENABLE_PAL_MCS_1__MASK                              0x00000002U
57290 #define TPC_20__ENABLE_PAL_MCS_1__READ(src) \
57291                     (((u_int32_t)(src)\
57292                     & 0x00000002U) >> 1)
57293 #define TPC_20__ENABLE_PAL_MCS_1__WRITE(src) \
57294                     (((u_int32_t)(src)\
57295                     << 1) & 0x00000002U)
57296 #define TPC_20__ENABLE_PAL_MCS_1__MODIFY(dst, src) \
57297                     (dst) = ((dst) &\
57298                     ~0x00000002U) | (((u_int32_t)(src) <<\
57299                     1) & 0x00000002U)
57300 #define TPC_20__ENABLE_PAL_MCS_1__VERIFY(src) \
57301                     (!((((u_int32_t)(src)\
57302                     << 1) & ~0x00000002U)))
57303 #define TPC_20__ENABLE_PAL_MCS_1__SET(dst) \
57304                     (dst) = ((dst) &\
57305                     ~0x00000002U) | ((u_int32_t)(1) << 1)
57306 #define TPC_20__ENABLE_PAL_MCS_1__CLR(dst) \
57307                     (dst) = ((dst) &\
57308                     ~0x00000002U) | ((u_int32_t)(0) << 1)
57309
57310 /* macros for field enable_pal_mcs_2 */
57311 #define TPC_20__ENABLE_PAL_MCS_2__SHIFT                                       2
57312 #define TPC_20__ENABLE_PAL_MCS_2__WIDTH                                       1
57313 #define TPC_20__ENABLE_PAL_MCS_2__MASK                              0x00000004U
57314 #define TPC_20__ENABLE_PAL_MCS_2__READ(src) \
57315                     (((u_int32_t)(src)\
57316                     & 0x00000004U) >> 2)
57317 #define TPC_20__ENABLE_PAL_MCS_2__WRITE(src) \
57318                     (((u_int32_t)(src)\
57319                     << 2) & 0x00000004U)
57320 #define TPC_20__ENABLE_PAL_MCS_2__MODIFY(dst, src) \
57321                     (dst) = ((dst) &\
57322                     ~0x00000004U) | (((u_int32_t)(src) <<\
57323                     2) & 0x00000004U)
57324 #define TPC_20__ENABLE_PAL_MCS_2__VERIFY(src) \
57325                     (!((((u_int32_t)(src)\
57326                     << 2) & ~0x00000004U)))
57327 #define TPC_20__ENABLE_PAL_MCS_2__SET(dst) \
57328                     (dst) = ((dst) &\
57329                     ~0x00000004U) | ((u_int32_t)(1) << 2)
57330 #define TPC_20__ENABLE_PAL_MCS_2__CLR(dst) \
57331                     (dst) = ((dst) &\
57332                     ~0x00000004U) | ((u_int32_t)(0) << 2)
57333
57334 /* macros for field enable_pal_mcs_3 */
57335 #define TPC_20__ENABLE_PAL_MCS_3__SHIFT                                       3
57336 #define TPC_20__ENABLE_PAL_MCS_3__WIDTH                                       1
57337 #define TPC_20__ENABLE_PAL_MCS_3__MASK                              0x00000008U
57338 #define TPC_20__ENABLE_PAL_MCS_3__READ(src) \
57339                     (((u_int32_t)(src)\
57340                     & 0x00000008U) >> 3)
57341 #define TPC_20__ENABLE_PAL_MCS_3__WRITE(src) \
57342                     (((u_int32_t)(src)\
57343                     << 3) & 0x00000008U)
57344 #define TPC_20__ENABLE_PAL_MCS_3__MODIFY(dst, src) \
57345                     (dst) = ((dst) &\
57346                     ~0x00000008U) | (((u_int32_t)(src) <<\
57347                     3) & 0x00000008U)
57348 #define TPC_20__ENABLE_PAL_MCS_3__VERIFY(src) \
57349                     (!((((u_int32_t)(src)\
57350                     << 3) & ~0x00000008U)))
57351 #define TPC_20__ENABLE_PAL_MCS_3__SET(dst) \
57352                     (dst) = ((dst) &\
57353                     ~0x00000008U) | ((u_int32_t)(1) << 3)
57354 #define TPC_20__ENABLE_PAL_MCS_3__CLR(dst) \
57355                     (dst) = ((dst) &\
57356                     ~0x00000008U) | ((u_int32_t)(0) << 3)
57357
57358 /* macros for field enable_pal_mcs_4 */
57359 #define TPC_20__ENABLE_PAL_MCS_4__SHIFT                                       4
57360 #define TPC_20__ENABLE_PAL_MCS_4__WIDTH                                       1
57361 #define TPC_20__ENABLE_PAL_MCS_4__MASK                              0x00000010U
57362 #define TPC_20__ENABLE_PAL_MCS_4__READ(src) \
57363                     (((u_int32_t)(src)\
57364                     & 0x00000010U) >> 4)
57365 #define TPC_20__ENABLE_PAL_MCS_4__WRITE(src) \
57366                     (((u_int32_t)(src)\
57367                     << 4) & 0x00000010U)
57368 #define TPC_20__ENABLE_PAL_MCS_4__MODIFY(dst, src) \
57369                     (dst) = ((dst) &\
57370                     ~0x00000010U) | (((u_int32_t)(src) <<\
57371                     4) & 0x00000010U)
57372 #define TPC_20__ENABLE_PAL_MCS_4__VERIFY(src) \
57373                     (!((((u_int32_t)(src)\
57374                     << 4) & ~0x00000010U)))
57375 #define TPC_20__ENABLE_PAL_MCS_4__SET(dst) \
57376                     (dst) = ((dst) &\
57377                     ~0x00000010U) | ((u_int32_t)(1) << 4)
57378 #define TPC_20__ENABLE_PAL_MCS_4__CLR(dst) \
57379                     (dst) = ((dst) &\
57380                     ~0x00000010U) | ((u_int32_t)(0) << 4)
57381
57382 /* macros for field enable_pal_mcs_5 */
57383 #define TPC_20__ENABLE_PAL_MCS_5__SHIFT                                       5
57384 #define TPC_20__ENABLE_PAL_MCS_5__WIDTH                                       1
57385 #define TPC_20__ENABLE_PAL_MCS_5__MASK                              0x00000020U
57386 #define TPC_20__ENABLE_PAL_MCS_5__READ(src) \
57387                     (((u_int32_t)(src)\
57388                     & 0x00000020U) >> 5)
57389 #define TPC_20__ENABLE_PAL_MCS_5__WRITE(src) \
57390                     (((u_int32_t)(src)\
57391                     << 5) & 0x00000020U)
57392 #define TPC_20__ENABLE_PAL_MCS_5__MODIFY(dst, src) \
57393                     (dst) = ((dst) &\
57394                     ~0x00000020U) | (((u_int32_t)(src) <<\
57395                     5) & 0x00000020U)
57396 #define TPC_20__ENABLE_PAL_MCS_5__VERIFY(src) \
57397                     (!((((u_int32_t)(src)\
57398                     << 5) & ~0x00000020U)))
57399 #define TPC_20__ENABLE_PAL_MCS_5__SET(dst) \
57400                     (dst) = ((dst) &\
57401                     ~0x00000020U) | ((u_int32_t)(1) << 5)
57402 #define TPC_20__ENABLE_PAL_MCS_5__CLR(dst) \
57403                     (dst) = ((dst) &\
57404                     ~0x00000020U) | ((u_int32_t)(0) << 5)
57405
57406 /* macros for field enable_pal_mcs_6 */
57407 #define TPC_20__ENABLE_PAL_MCS_6__SHIFT                                       6
57408 #define TPC_20__ENABLE_PAL_MCS_6__WIDTH                                       1
57409 #define TPC_20__ENABLE_PAL_MCS_6__MASK                              0x00000040U
57410 #define TPC_20__ENABLE_PAL_MCS_6__READ(src) \
57411                     (((u_int32_t)(src)\
57412                     & 0x00000040U) >> 6)
57413 #define TPC_20__ENABLE_PAL_MCS_6__WRITE(src) \
57414                     (((u_int32_t)(src)\
57415                     << 6) & 0x00000040U)
57416 #define TPC_20__ENABLE_PAL_MCS_6__MODIFY(dst, src) \
57417                     (dst) = ((dst) &\
57418                     ~0x00000040U) | (((u_int32_t)(src) <<\
57419                     6) & 0x00000040U)
57420 #define TPC_20__ENABLE_PAL_MCS_6__VERIFY(src) \
57421                     (!((((u_int32_t)(src)\
57422                     << 6) & ~0x00000040U)))
57423 #define TPC_20__ENABLE_PAL_MCS_6__SET(dst) \
57424                     (dst) = ((dst) &\
57425                     ~0x00000040U) | ((u_int32_t)(1) << 6)
57426 #define TPC_20__ENABLE_PAL_MCS_6__CLR(dst) \
57427                     (dst) = ((dst) &\
57428                     ~0x00000040U) | ((u_int32_t)(0) << 6)
57429
57430 /* macros for field enable_pal_mcs_7 */
57431 #define TPC_20__ENABLE_PAL_MCS_7__SHIFT                                       7
57432 #define TPC_20__ENABLE_PAL_MCS_7__WIDTH                                       1
57433 #define TPC_20__ENABLE_PAL_MCS_7__MASK                              0x00000080U
57434 #define TPC_20__ENABLE_PAL_MCS_7__READ(src) \
57435                     (((u_int32_t)(src)\
57436                     & 0x00000080U) >> 7)
57437 #define TPC_20__ENABLE_PAL_MCS_7__WRITE(src) \
57438                     (((u_int32_t)(src)\
57439                     << 7) & 0x00000080U)
57440 #define TPC_20__ENABLE_PAL_MCS_7__MODIFY(dst, src) \
57441                     (dst) = ((dst) &\
57442                     ~0x00000080U) | (((u_int32_t)(src) <<\
57443                     7) & 0x00000080U)
57444 #define TPC_20__ENABLE_PAL_MCS_7__VERIFY(src) \
57445                     (!((((u_int32_t)(src)\
57446                     << 7) & ~0x00000080U)))
57447 #define TPC_20__ENABLE_PAL_MCS_7__SET(dst) \
57448                     (dst) = ((dst) &\
57449                     ~0x00000080U) | ((u_int32_t)(1) << 7)
57450 #define TPC_20__ENABLE_PAL_MCS_7__CLR(dst) \
57451                     (dst) = ((dst) &\
57452                     ~0x00000080U) | ((u_int32_t)(0) << 7)
57453
57454 /* macros for field enable_pal_mcs_8 */
57455 #define TPC_20__ENABLE_PAL_MCS_8__SHIFT                                       8
57456 #define TPC_20__ENABLE_PAL_MCS_8__WIDTH                                       1
57457 #define TPC_20__ENABLE_PAL_MCS_8__MASK                              0x00000100U
57458 #define TPC_20__ENABLE_PAL_MCS_8__READ(src) \
57459                     (((u_int32_t)(src)\
57460                     & 0x00000100U) >> 8)
57461 #define TPC_20__ENABLE_PAL_MCS_8__WRITE(src) \
57462                     (((u_int32_t)(src)\
57463                     << 8) & 0x00000100U)
57464 #define TPC_20__ENABLE_PAL_MCS_8__MODIFY(dst, src) \
57465                     (dst) = ((dst) &\
57466                     ~0x00000100U) | (((u_int32_t)(src) <<\
57467                     8) & 0x00000100U)
57468 #define TPC_20__ENABLE_PAL_MCS_8__VERIFY(src) \
57469                     (!((((u_int32_t)(src)\
57470                     << 8) & ~0x00000100U)))
57471 #define TPC_20__ENABLE_PAL_MCS_8__SET(dst) \
57472                     (dst) = ((dst) &\
57473                     ~0x00000100U) | ((u_int32_t)(1) << 8)
57474 #define TPC_20__ENABLE_PAL_MCS_8__CLR(dst) \
57475                     (dst) = ((dst) &\
57476                     ~0x00000100U) | ((u_int32_t)(0) << 8)
57477
57478 /* macros for field enable_pal_mcs_9 */
57479 #define TPC_20__ENABLE_PAL_MCS_9__SHIFT                                       9
57480 #define TPC_20__ENABLE_PAL_MCS_9__WIDTH                                       1
57481 #define TPC_20__ENABLE_PAL_MCS_9__MASK                              0x00000200U
57482 #define TPC_20__ENABLE_PAL_MCS_9__READ(src) \
57483                     (((u_int32_t)(src)\
57484                     & 0x00000200U) >> 9)
57485 #define TPC_20__ENABLE_PAL_MCS_9__WRITE(src) \
57486                     (((u_int32_t)(src)\
57487                     << 9) & 0x00000200U)
57488 #define TPC_20__ENABLE_PAL_MCS_9__MODIFY(dst, src) \
57489                     (dst) = ((dst) &\
57490                     ~0x00000200U) | (((u_int32_t)(src) <<\
57491                     9) & 0x00000200U)
57492 #define TPC_20__ENABLE_PAL_MCS_9__VERIFY(src) \
57493                     (!((((u_int32_t)(src)\
57494                     << 9) & ~0x00000200U)))
57495 #define TPC_20__ENABLE_PAL_MCS_9__SET(dst) \
57496                     (dst) = ((dst) &\
57497                     ~0x00000200U) | ((u_int32_t)(1) << 9)
57498 #define TPC_20__ENABLE_PAL_MCS_9__CLR(dst) \
57499                     (dst) = ((dst) &\
57500                     ~0x00000200U) | ((u_int32_t)(0) << 9)
57501
57502 /* macros for field enable_pal_mcs_10 */
57503 #define TPC_20__ENABLE_PAL_MCS_10__SHIFT                                     10
57504 #define TPC_20__ENABLE_PAL_MCS_10__WIDTH                                      1
57505 #define TPC_20__ENABLE_PAL_MCS_10__MASK                             0x00000400U
57506 #define TPC_20__ENABLE_PAL_MCS_10__READ(src) \
57507                     (((u_int32_t)(src)\
57508                     & 0x00000400U) >> 10)
57509 #define TPC_20__ENABLE_PAL_MCS_10__WRITE(src) \
57510                     (((u_int32_t)(src)\
57511                     << 10) & 0x00000400U)
57512 #define TPC_20__ENABLE_PAL_MCS_10__MODIFY(dst, src) \
57513                     (dst) = ((dst) &\
57514                     ~0x00000400U) | (((u_int32_t)(src) <<\
57515                     10) & 0x00000400U)
57516 #define TPC_20__ENABLE_PAL_MCS_10__VERIFY(src) \
57517                     (!((((u_int32_t)(src)\
57518                     << 10) & ~0x00000400U)))
57519 #define TPC_20__ENABLE_PAL_MCS_10__SET(dst) \
57520                     (dst) = ((dst) &\
57521                     ~0x00000400U) | ((u_int32_t)(1) << 10)
57522 #define TPC_20__ENABLE_PAL_MCS_10__CLR(dst) \
57523                     (dst) = ((dst) &\
57524                     ~0x00000400U) | ((u_int32_t)(0) << 10)
57525
57526 /* macros for field enable_pal_mcs_11 */
57527 #define TPC_20__ENABLE_PAL_MCS_11__SHIFT                                     11
57528 #define TPC_20__ENABLE_PAL_MCS_11__WIDTH                                      1
57529 #define TPC_20__ENABLE_PAL_MCS_11__MASK                             0x00000800U
57530 #define TPC_20__ENABLE_PAL_MCS_11__READ(src) \
57531                     (((u_int32_t)(src)\
57532                     & 0x00000800U) >> 11)
57533 #define TPC_20__ENABLE_PAL_MCS_11__WRITE(src) \
57534                     (((u_int32_t)(src)\
57535                     << 11) & 0x00000800U)
57536 #define TPC_20__ENABLE_PAL_MCS_11__MODIFY(dst, src) \
57537                     (dst) = ((dst) &\
57538                     ~0x00000800U) | (((u_int32_t)(src) <<\
57539                     11) & 0x00000800U)
57540 #define TPC_20__ENABLE_PAL_MCS_11__VERIFY(src) \
57541                     (!((((u_int32_t)(src)\
57542                     << 11) & ~0x00000800U)))
57543 #define TPC_20__ENABLE_PAL_MCS_11__SET(dst) \
57544                     (dst) = ((dst) &\
57545                     ~0x00000800U) | ((u_int32_t)(1) << 11)
57546 #define TPC_20__ENABLE_PAL_MCS_11__CLR(dst) \
57547                     (dst) = ((dst) &\
57548                     ~0x00000800U) | ((u_int32_t)(0) << 11)
57549
57550 /* macros for field enable_pal_mcs_12 */
57551 #define TPC_20__ENABLE_PAL_MCS_12__SHIFT                                     12
57552 #define TPC_20__ENABLE_PAL_MCS_12__WIDTH                                      1
57553 #define TPC_20__ENABLE_PAL_MCS_12__MASK                             0x00001000U
57554 #define TPC_20__ENABLE_PAL_MCS_12__READ(src) \
57555                     (((u_int32_t)(src)\
57556                     & 0x00001000U) >> 12)
57557 #define TPC_20__ENABLE_PAL_MCS_12__WRITE(src) \
57558                     (((u_int32_t)(src)\
57559                     << 12) & 0x00001000U)
57560 #define TPC_20__ENABLE_PAL_MCS_12__MODIFY(dst, src) \
57561                     (dst) = ((dst) &\
57562                     ~0x00001000U) | (((u_int32_t)(src) <<\
57563                     12) & 0x00001000U)
57564 #define TPC_20__ENABLE_PAL_MCS_12__VERIFY(src) \
57565                     (!((((u_int32_t)(src)\
57566                     << 12) & ~0x00001000U)))
57567 #define TPC_20__ENABLE_PAL_MCS_12__SET(dst) \
57568                     (dst) = ((dst) &\
57569                     ~0x00001000U) | ((u_int32_t)(1) << 12)
57570 #define TPC_20__ENABLE_PAL_MCS_12__CLR(dst) \
57571                     (dst) = ((dst) &\
57572                     ~0x00001000U) | ((u_int32_t)(0) << 12)
57573
57574 /* macros for field enable_pal_mcs_13 */
57575 #define TPC_20__ENABLE_PAL_MCS_13__SHIFT                                     13
57576 #define TPC_20__ENABLE_PAL_MCS_13__WIDTH                                      1
57577 #define TPC_20__ENABLE_PAL_MCS_13__MASK                             0x00002000U
57578 #define TPC_20__ENABLE_PAL_MCS_13__READ(src) \
57579                     (((u_int32_t)(src)\
57580                     & 0x00002000U) >> 13)
57581 #define TPC_20__ENABLE_PAL_MCS_13__WRITE(src) \
57582                     (((u_int32_t)(src)\
57583                     << 13) & 0x00002000U)
57584 #define TPC_20__ENABLE_PAL_MCS_13__MODIFY(dst, src) \
57585                     (dst) = ((dst) &\
57586                     ~0x00002000U) | (((u_int32_t)(src) <<\
57587                     13) & 0x00002000U)
57588 #define TPC_20__ENABLE_PAL_MCS_13__VERIFY(src) \
57589                     (!((((u_int32_t)(src)\
57590                     << 13) & ~0x00002000U)))
57591 #define TPC_20__ENABLE_PAL_MCS_13__SET(dst) \
57592                     (dst) = ((dst) &\
57593                     ~0x00002000U) | ((u_int32_t)(1) << 13)
57594 #define TPC_20__ENABLE_PAL_MCS_13__CLR(dst) \
57595                     (dst) = ((dst) &\
57596                     ~0x00002000U) | ((u_int32_t)(0) << 13)
57597
57598 /* macros for field enable_pal_mcs_14 */
57599 #define TPC_20__ENABLE_PAL_MCS_14__SHIFT                                     14
57600 #define TPC_20__ENABLE_PAL_MCS_14__WIDTH                                      1
57601 #define TPC_20__ENABLE_PAL_MCS_14__MASK                             0x00004000U
57602 #define TPC_20__ENABLE_PAL_MCS_14__READ(src) \
57603                     (((u_int32_t)(src)\
57604                     & 0x00004000U) >> 14)
57605 #define TPC_20__ENABLE_PAL_MCS_14__WRITE(src) \
57606                     (((u_int32_t)(src)\
57607                     << 14) & 0x00004000U)
57608 #define TPC_20__ENABLE_PAL_MCS_14__MODIFY(dst, src) \
57609                     (dst) = ((dst) &\
57610                     ~0x00004000U) | (((u_int32_t)(src) <<\
57611                     14) & 0x00004000U)
57612 #define TPC_20__ENABLE_PAL_MCS_14__VERIFY(src) \
57613                     (!((((u_int32_t)(src)\
57614                     << 14) & ~0x00004000U)))
57615 #define TPC_20__ENABLE_PAL_MCS_14__SET(dst) \
57616                     (dst) = ((dst) &\
57617                     ~0x00004000U) | ((u_int32_t)(1) << 14)
57618 #define TPC_20__ENABLE_PAL_MCS_14__CLR(dst) \
57619                     (dst) = ((dst) &\
57620                     ~0x00004000U) | ((u_int32_t)(0) << 14)
57621
57622 /* macros for field enable_pal_mcs_15 */
57623 #define TPC_20__ENABLE_PAL_MCS_15__SHIFT                                     15
57624 #define TPC_20__ENABLE_PAL_MCS_15__WIDTH                                      1
57625 #define TPC_20__ENABLE_PAL_MCS_15__MASK                             0x00008000U
57626 #define TPC_20__ENABLE_PAL_MCS_15__READ(src) \
57627                     (((u_int32_t)(src)\
57628                     & 0x00008000U) >> 15)
57629 #define TPC_20__ENABLE_PAL_MCS_15__WRITE(src) \
57630                     (((u_int32_t)(src)\
57631                     << 15) & 0x00008000U)
57632 #define TPC_20__ENABLE_PAL_MCS_15__MODIFY(dst, src) \
57633                     (dst) = ((dst) &\
57634                     ~0x00008000U) | (((u_int32_t)(src) <<\
57635                     15) & 0x00008000U)
57636 #define TPC_20__ENABLE_PAL_MCS_15__VERIFY(src) \
57637                     (!((((u_int32_t)(src)\
57638                     << 15) & ~0x00008000U)))
57639 #define TPC_20__ENABLE_PAL_MCS_15__SET(dst) \
57640                     (dst) = ((dst) &\
57641                     ~0x00008000U) | ((u_int32_t)(1) << 15)
57642 #define TPC_20__ENABLE_PAL_MCS_15__CLR(dst) \
57643                     (dst) = ((dst) &\
57644                     ~0x00008000U) | ((u_int32_t)(0) << 15)
57645
57646 /* macros for field enable_pal_mcs_16 */
57647 #define TPC_20__ENABLE_PAL_MCS_16__SHIFT                                     16
57648 #define TPC_20__ENABLE_PAL_MCS_16__WIDTH                                      1
57649 #define TPC_20__ENABLE_PAL_MCS_16__MASK                             0x00010000U
57650 #define TPC_20__ENABLE_PAL_MCS_16__READ(src) \
57651                     (((u_int32_t)(src)\
57652                     & 0x00010000U) >> 16)
57653 #define TPC_20__ENABLE_PAL_MCS_16__WRITE(src) \
57654                     (((u_int32_t)(src)\
57655                     << 16) & 0x00010000U)
57656 #define TPC_20__ENABLE_PAL_MCS_16__MODIFY(dst, src) \
57657                     (dst) = ((dst) &\
57658                     ~0x00010000U) | (((u_int32_t)(src) <<\
57659                     16) & 0x00010000U)
57660 #define TPC_20__ENABLE_PAL_MCS_16__VERIFY(src) \
57661                     (!((((u_int32_t)(src)\
57662                     << 16) & ~0x00010000U)))
57663 #define TPC_20__ENABLE_PAL_MCS_16__SET(dst) \
57664                     (dst) = ((dst) &\
57665                     ~0x00010000U) | ((u_int32_t)(1) << 16)
57666 #define TPC_20__ENABLE_PAL_MCS_16__CLR(dst) \
57667                     (dst) = ((dst) &\
57668                     ~0x00010000U) | ((u_int32_t)(0) << 16)
57669
57670 /* macros for field enable_pal_mcs_17 */
57671 #define TPC_20__ENABLE_PAL_MCS_17__SHIFT                                     17
57672 #define TPC_20__ENABLE_PAL_MCS_17__WIDTH                                      1
57673 #define TPC_20__ENABLE_PAL_MCS_17__MASK                             0x00020000U
57674 #define TPC_20__ENABLE_PAL_MCS_17__READ(src) \
57675                     (((u_int32_t)(src)\
57676                     & 0x00020000U) >> 17)
57677 #define TPC_20__ENABLE_PAL_MCS_17__WRITE(src) \
57678                     (((u_int32_t)(src)\
57679                     << 17) & 0x00020000U)
57680 #define TPC_20__ENABLE_PAL_MCS_17__MODIFY(dst, src) \
57681                     (dst) = ((dst) &\
57682                     ~0x00020000U) | (((u_int32_t)(src) <<\
57683                     17) & 0x00020000U)
57684 #define TPC_20__ENABLE_PAL_MCS_17__VERIFY(src) \
57685                     (!((((u_int32_t)(src)\
57686                     << 17) & ~0x00020000U)))
57687 #define TPC_20__ENABLE_PAL_MCS_17__SET(dst) \
57688                     (dst) = ((dst) &\
57689                     ~0x00020000U) | ((u_int32_t)(1) << 17)
57690 #define TPC_20__ENABLE_PAL_MCS_17__CLR(dst) \
57691                     (dst) = ((dst) &\
57692                     ~0x00020000U) | ((u_int32_t)(0) << 17)
57693
57694 /* macros for field enable_pal_mcs_18 */
57695 #define TPC_20__ENABLE_PAL_MCS_18__SHIFT                                     18
57696 #define TPC_20__ENABLE_PAL_MCS_18__WIDTH                                      1
57697 #define TPC_20__ENABLE_PAL_MCS_18__MASK                             0x00040000U
57698 #define TPC_20__ENABLE_PAL_MCS_18__READ(src) \
57699                     (((u_int32_t)(src)\
57700                     & 0x00040000U) >> 18)
57701 #define TPC_20__ENABLE_PAL_MCS_18__WRITE(src) \
57702                     (((u_int32_t)(src)\
57703                     << 18) & 0x00040000U)
57704 #define TPC_20__ENABLE_PAL_MCS_18__MODIFY(dst, src) \
57705                     (dst) = ((dst) &\
57706                     ~0x00040000U) | (((u_int32_t)(src) <<\
57707                     18) & 0x00040000U)
57708 #define TPC_20__ENABLE_PAL_MCS_18__VERIFY(src) \
57709                     (!((((u_int32_t)(src)\
57710                     << 18) & ~0x00040000U)))
57711 #define TPC_20__ENABLE_PAL_MCS_18__SET(dst) \
57712                     (dst) = ((dst) &\
57713                     ~0x00040000U) | ((u_int32_t)(1) << 18)
57714 #define TPC_20__ENABLE_PAL_MCS_18__CLR(dst) \
57715                     (dst) = ((dst) &\
57716                     ~0x00040000U) | ((u_int32_t)(0) << 18)
57717
57718 /* macros for field enable_pal_mcs_19 */
57719 #define TPC_20__ENABLE_PAL_MCS_19__SHIFT                                     19
57720 #define TPC_20__ENABLE_PAL_MCS_19__WIDTH                                      1
57721 #define TPC_20__ENABLE_PAL_MCS_19__MASK                             0x00080000U
57722 #define TPC_20__ENABLE_PAL_MCS_19__READ(src) \
57723                     (((u_int32_t)(src)\
57724                     & 0x00080000U) >> 19)
57725 #define TPC_20__ENABLE_PAL_MCS_19__WRITE(src) \
57726                     (((u_int32_t)(src)\
57727                     << 19) & 0x00080000U)
57728 #define TPC_20__ENABLE_PAL_MCS_19__MODIFY(dst, src) \
57729                     (dst) = ((dst) &\
57730                     ~0x00080000U) | (((u_int32_t)(src) <<\
57731                     19) & 0x00080000U)
57732 #define TPC_20__ENABLE_PAL_MCS_19__VERIFY(src) \
57733                     (!((((u_int32_t)(src)\
57734                     << 19) & ~0x00080000U)))
57735 #define TPC_20__ENABLE_PAL_MCS_19__SET(dst) \
57736                     (dst) = ((dst) &\
57737                     ~0x00080000U) | ((u_int32_t)(1) << 19)
57738 #define TPC_20__ENABLE_PAL_MCS_19__CLR(dst) \
57739                     (dst) = ((dst) &\
57740                     ~0x00080000U) | ((u_int32_t)(0) << 19)
57741
57742 /* macros for field enable_pal_mcs_20 */
57743 #define TPC_20__ENABLE_PAL_MCS_20__SHIFT                                     20
57744 #define TPC_20__ENABLE_PAL_MCS_20__WIDTH                                      1
57745 #define TPC_20__ENABLE_PAL_MCS_20__MASK                             0x00100000U
57746 #define TPC_20__ENABLE_PAL_MCS_20__READ(src) \
57747                     (((u_int32_t)(src)\
57748                     & 0x00100000U) >> 20)
57749 #define TPC_20__ENABLE_PAL_MCS_20__WRITE(src) \
57750                     (((u_int32_t)(src)\
57751                     << 20) & 0x00100000U)
57752 #define TPC_20__ENABLE_PAL_MCS_20__MODIFY(dst, src) \
57753                     (dst) = ((dst) &\
57754                     ~0x00100000U) | (((u_int32_t)(src) <<\
57755                     20) & 0x00100000U)
57756 #define TPC_20__ENABLE_PAL_MCS_20__VERIFY(src) \
57757                     (!((((u_int32_t)(src)\
57758                     << 20) & ~0x00100000U)))
57759 #define TPC_20__ENABLE_PAL_MCS_20__SET(dst) \
57760                     (dst) = ((dst) &\
57761                     ~0x00100000U) | ((u_int32_t)(1) << 20)
57762 #define TPC_20__ENABLE_PAL_MCS_20__CLR(dst) \
57763                     (dst) = ((dst) &\
57764                     ~0x00100000U) | ((u_int32_t)(0) << 20)
57765
57766 /* macros for field enable_pal_mcs_21 */
57767 #define TPC_20__ENABLE_PAL_MCS_21__SHIFT                                     21
57768 #define TPC_20__ENABLE_PAL_MCS_21__WIDTH                                      1
57769 #define TPC_20__ENABLE_PAL_MCS_21__MASK                             0x00200000U
57770 #define TPC_20__ENABLE_PAL_MCS_21__READ(src) \
57771                     (((u_int32_t)(src)\
57772                     & 0x00200000U) >> 21)
57773 #define TPC_20__ENABLE_PAL_MCS_21__WRITE(src) \
57774                     (((u_int32_t)(src)\
57775                     << 21) & 0x00200000U)
57776 #define TPC_20__ENABLE_PAL_MCS_21__MODIFY(dst, src) \
57777                     (dst) = ((dst) &\
57778                     ~0x00200000U) | (((u_int32_t)(src) <<\
57779                     21) & 0x00200000U)
57780 #define TPC_20__ENABLE_PAL_MCS_21__VERIFY(src) \
57781                     (!((((u_int32_t)(src)\
57782                     << 21) & ~0x00200000U)))
57783 #define TPC_20__ENABLE_PAL_MCS_21__SET(dst) \
57784                     (dst) = ((dst) &\
57785                     ~0x00200000U) | ((u_int32_t)(1) << 21)
57786 #define TPC_20__ENABLE_PAL_MCS_21__CLR(dst) \
57787                     (dst) = ((dst) &\
57788                     ~0x00200000U) | ((u_int32_t)(0) << 21)
57789
57790 /* macros for field enable_pal_mcs_22 */
57791 #define TPC_20__ENABLE_PAL_MCS_22__SHIFT                                     22
57792 #define TPC_20__ENABLE_PAL_MCS_22__WIDTH                                      1
57793 #define TPC_20__ENABLE_PAL_MCS_22__MASK                             0x00400000U
57794 #define TPC_20__ENABLE_PAL_MCS_22__READ(src) \
57795                     (((u_int32_t)(src)\
57796                     & 0x00400000U) >> 22)
57797 #define TPC_20__ENABLE_PAL_MCS_22__WRITE(src) \
57798                     (((u_int32_t)(src)\
57799                     << 22) & 0x00400000U)
57800 #define TPC_20__ENABLE_PAL_MCS_22__MODIFY(dst, src) \
57801                     (dst) = ((dst) &\
57802                     ~0x00400000U) | (((u_int32_t)(src) <<\
57803                     22) & 0x00400000U)
57804 #define TPC_20__ENABLE_PAL_MCS_22__VERIFY(src) \
57805                     (!((((u_int32_t)(src)\
57806                     << 22) & ~0x00400000U)))
57807 #define TPC_20__ENABLE_PAL_MCS_22__SET(dst) \
57808                     (dst) = ((dst) &\
57809                     ~0x00400000U) | ((u_int32_t)(1) << 22)
57810 #define TPC_20__ENABLE_PAL_MCS_22__CLR(dst) \
57811                     (dst) = ((dst) &\
57812                     ~0x00400000U) | ((u_int32_t)(0) << 22)
57813
57814 /* macros for field enable_pal_mcs_23 */
57815 #define TPC_20__ENABLE_PAL_MCS_23__SHIFT                                     23
57816 #define TPC_20__ENABLE_PAL_MCS_23__WIDTH                                      1
57817 #define TPC_20__ENABLE_PAL_MCS_23__MASK                             0x00800000U
57818 #define TPC_20__ENABLE_PAL_MCS_23__READ(src) \
57819                     (((u_int32_t)(src)\
57820                     & 0x00800000U) >> 23)
57821 #define TPC_20__ENABLE_PAL_MCS_23__WRITE(src) \
57822                     (((u_int32_t)(src)\
57823                     << 23) & 0x00800000U)
57824 #define TPC_20__ENABLE_PAL_MCS_23__MODIFY(dst, src) \
57825                     (dst) = ((dst) &\
57826                     ~0x00800000U) | (((u_int32_t)(src) <<\
57827                     23) & 0x00800000U)
57828 #define TPC_20__ENABLE_PAL_MCS_23__VERIFY(src) \
57829                     (!((((u_int32_t)(src)\
57830                     << 23) & ~0x00800000U)))
57831 #define TPC_20__ENABLE_PAL_MCS_23__SET(dst) \
57832                     (dst) = ((dst) &\
57833                     ~0x00800000U) | ((u_int32_t)(1) << 23)
57834 #define TPC_20__ENABLE_PAL_MCS_23__CLR(dst) \
57835                     (dst) = ((dst) &\
57836                     ~0x00800000U) | ((u_int32_t)(0) << 23)
57837 #define TPC_20__TYPE                                                  u_int32_t
57838 #define TPC_20__READ                                                0x00ffffffU
57839 #define TPC_20__WRITE                                               0x00ffffffU
57840
57841 #endif /* __TPC_20_MACRO__ */
57842
57843
57844 /* macros for bb_reg_block.bb_sm_reg_map.BB_tpc_20 */
57845 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TPC_20__NUM                      1
57846
57847 /* macros for BlueprintGlobalNameSpace::therm_adc_1 */
57848 #ifndef __THERM_ADC_1_MACRO__
57849 #define __THERM_ADC_1_MACRO__
57850
57851 /* macros for field init_therm_setting */
57852 #define THERM_ADC_1__INIT_THERM_SETTING__SHIFT                                0
57853 #define THERM_ADC_1__INIT_THERM_SETTING__WIDTH                                8
57854 #define THERM_ADC_1__INIT_THERM_SETTING__MASK                       0x000000ffU
57855 #define THERM_ADC_1__INIT_THERM_SETTING__READ(src) \
57856                     (u_int32_t)(src)\
57857                     & 0x000000ffU
57858 #define THERM_ADC_1__INIT_THERM_SETTING__WRITE(src) \
57859                     ((u_int32_t)(src)\
57860                     & 0x000000ffU)
57861 #define THERM_ADC_1__INIT_THERM_SETTING__MODIFY(dst, src) \
57862                     (dst) = ((dst) &\
57863                     ~0x000000ffU) | ((u_int32_t)(src) &\
57864                     0x000000ffU)
57865 #define THERM_ADC_1__INIT_THERM_SETTING__VERIFY(src) \
57866                     (!(((u_int32_t)(src)\
57867                     & ~0x000000ffU)))
57868
57869 /* macros for field init_volt_setting */
57870 #define THERM_ADC_1__INIT_VOLT_SETTING__SHIFT                                 8
57871 #define THERM_ADC_1__INIT_VOLT_SETTING__WIDTH                                 8
57872 #define THERM_ADC_1__INIT_VOLT_SETTING__MASK                        0x0000ff00U
57873 #define THERM_ADC_1__INIT_VOLT_SETTING__READ(src) \
57874                     (((u_int32_t)(src)\
57875                     & 0x0000ff00U) >> 8)
57876 #define THERM_ADC_1__INIT_VOLT_SETTING__WRITE(src) \
57877                     (((u_int32_t)(src)\
57878                     << 8) & 0x0000ff00U)
57879 #define THERM_ADC_1__INIT_VOLT_SETTING__MODIFY(dst, src) \
57880                     (dst) = ((dst) &\
57881                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
57882                     8) & 0x0000ff00U)
57883 #define THERM_ADC_1__INIT_VOLT_SETTING__VERIFY(src) \
57884                     (!((((u_int32_t)(src)\
57885                     << 8) & ~0x0000ff00U)))
57886
57887 /* macros for field init_atb_setting */
57888 #define THERM_ADC_1__INIT_ATB_SETTING__SHIFT                                 16
57889 #define THERM_ADC_1__INIT_ATB_SETTING__WIDTH                                  8
57890 #define THERM_ADC_1__INIT_ATB_SETTING__MASK                         0x00ff0000U
57891 #define THERM_ADC_1__INIT_ATB_SETTING__READ(src) \
57892                     (((u_int32_t)(src)\
57893                     & 0x00ff0000U) >> 16)
57894 #define THERM_ADC_1__INIT_ATB_SETTING__WRITE(src) \
57895                     (((u_int32_t)(src)\
57896                     << 16) & 0x00ff0000U)
57897 #define THERM_ADC_1__INIT_ATB_SETTING__MODIFY(dst, src) \
57898                     (dst) = ((dst) &\
57899                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
57900                     16) & 0x00ff0000U)
57901 #define THERM_ADC_1__INIT_ATB_SETTING__VERIFY(src) \
57902                     (!((((u_int32_t)(src)\
57903                     << 16) & ~0x00ff0000U)))
57904
57905 /* macros for field samples_cnt_coding */
57906 #define THERM_ADC_1__SAMPLES_CNT_CODING__SHIFT                               24
57907 #define THERM_ADC_1__SAMPLES_CNT_CODING__WIDTH                                2
57908 #define THERM_ADC_1__SAMPLES_CNT_CODING__MASK                       0x03000000U
57909 #define THERM_ADC_1__SAMPLES_CNT_CODING__READ(src) \
57910                     (((u_int32_t)(src)\
57911                     & 0x03000000U) >> 24)
57912 #define THERM_ADC_1__SAMPLES_CNT_CODING__WRITE(src) \
57913                     (((u_int32_t)(src)\
57914                     << 24) & 0x03000000U)
57915 #define THERM_ADC_1__SAMPLES_CNT_CODING__MODIFY(dst, src) \
57916                     (dst) = ((dst) &\
57917                     ~0x03000000U) | (((u_int32_t)(src) <<\
57918                     24) & 0x03000000U)
57919 #define THERM_ADC_1__SAMPLES_CNT_CODING__VERIFY(src) \
57920                     (!((((u_int32_t)(src)\
57921                     << 24) & ~0x03000000U)))
57922
57923 /* macros for field use_init_therm_volt_atb_after_warm_reset */
57924 #define THERM_ADC_1__USE_INIT_THERM_VOLT_ATB_AFTER_WARM_RESET__SHIFT         26
57925 #define THERM_ADC_1__USE_INIT_THERM_VOLT_ATB_AFTER_WARM_RESET__WIDTH          1
57926 #define THERM_ADC_1__USE_INIT_THERM_VOLT_ATB_AFTER_WARM_RESET__MASK 0x04000000U
57927 #define THERM_ADC_1__USE_INIT_THERM_VOLT_ATB_AFTER_WARM_RESET__READ(src) \
57928                     (((u_int32_t)(src)\
57929                     & 0x04000000U) >> 26)
57930 #define THERM_ADC_1__USE_INIT_THERM_VOLT_ATB_AFTER_WARM_RESET__WRITE(src) \
57931                     (((u_int32_t)(src)\
57932                     << 26) & 0x04000000U)
57933 #define THERM_ADC_1__USE_INIT_THERM_VOLT_ATB_AFTER_WARM_RESET__MODIFY(dst, src) \
57934                     (dst) = ((dst) &\
57935                     ~0x04000000U) | (((u_int32_t)(src) <<\
57936                     26) & 0x04000000U)
57937 #define THERM_ADC_1__USE_INIT_THERM_VOLT_ATB_AFTER_WARM_RESET__VERIFY(src) \
57938                     (!((((u_int32_t)(src)\
57939                     << 26) & ~0x04000000U)))
57940 #define THERM_ADC_1__USE_INIT_THERM_VOLT_ATB_AFTER_WARM_RESET__SET(dst) \
57941                     (dst) = ((dst) &\
57942                     ~0x04000000U) | ((u_int32_t)(1) << 26)
57943 #define THERM_ADC_1__USE_INIT_THERM_VOLT_ATB_AFTER_WARM_RESET__CLR(dst) \
57944                     (dst) = ((dst) &\
57945                     ~0x04000000U) | ((u_int32_t)(0) << 26)
57946
57947 /* macros for field force_therm_volt_atb_to_init_settings */
57948 #define THERM_ADC_1__FORCE_THERM_VOLT_ATB_TO_INIT_SETTINGS__SHIFT            27
57949 #define THERM_ADC_1__FORCE_THERM_VOLT_ATB_TO_INIT_SETTINGS__WIDTH             1
57950 #define THERM_ADC_1__FORCE_THERM_VOLT_ATB_TO_INIT_SETTINGS__MASK    0x08000000U
57951 #define THERM_ADC_1__FORCE_THERM_VOLT_ATB_TO_INIT_SETTINGS__READ(src) \
57952                     (((u_int32_t)(src)\
57953                     & 0x08000000U) >> 27)
57954 #define THERM_ADC_1__FORCE_THERM_VOLT_ATB_TO_INIT_SETTINGS__WRITE(src) \
57955                     (((u_int32_t)(src)\
57956                     << 27) & 0x08000000U)
57957 #define THERM_ADC_1__FORCE_THERM_VOLT_ATB_TO_INIT_SETTINGS__MODIFY(dst, src) \
57958                     (dst) = ((dst) &\
57959                     ~0x08000000U) | (((u_int32_t)(src) <<\
57960                     27) & 0x08000000U)
57961 #define THERM_ADC_1__FORCE_THERM_VOLT_ATB_TO_INIT_SETTINGS__VERIFY(src) \
57962                     (!((((u_int32_t)(src)\
57963                     << 27) & ~0x08000000U)))
57964 #define THERM_ADC_1__FORCE_THERM_VOLT_ATB_TO_INIT_SETTINGS__SET(dst) \
57965                     (dst) = ((dst) &\
57966                     ~0x08000000U) | ((u_int32_t)(1) << 27)
57967 #define THERM_ADC_1__FORCE_THERM_VOLT_ATB_TO_INIT_SETTINGS__CLR(dst) \
57968                     (dst) = ((dst) &\
57969                     ~0x08000000U) | ((u_int32_t)(0) << 27)
57970 #define THERM_ADC_1__TYPE                                             u_int32_t
57971 #define THERM_ADC_1__READ                                           0x0fffffffU
57972 #define THERM_ADC_1__WRITE                                          0x0fffffffU
57973
57974 #endif /* __THERM_ADC_1_MACRO__ */
57975
57976
57977 /* macros for bb_reg_block.bb_sm_reg_map.BB_therm_adc_1 */
57978 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_THERM_ADC_1__NUM                 1
57979
57980 /* macros for BlueprintGlobalNameSpace::therm_adc_2 */
57981 #ifndef __THERM_ADC_2_MACRO__
57982 #define __THERM_ADC_2_MACRO__
57983
57984 /* macros for field measure_therm_freq */
57985 #define THERM_ADC_2__MEASURE_THERM_FREQ__SHIFT                                0
57986 #define THERM_ADC_2__MEASURE_THERM_FREQ__WIDTH                               12
57987 #define THERM_ADC_2__MEASURE_THERM_FREQ__MASK                       0x00000fffU
57988 #define THERM_ADC_2__MEASURE_THERM_FREQ__READ(src) \
57989                     (u_int32_t)(src)\
57990                     & 0x00000fffU
57991 #define THERM_ADC_2__MEASURE_THERM_FREQ__WRITE(src) \
57992                     ((u_int32_t)(src)\
57993                     & 0x00000fffU)
57994 #define THERM_ADC_2__MEASURE_THERM_FREQ__MODIFY(dst, src) \
57995                     (dst) = ((dst) &\
57996                     ~0x00000fffU) | ((u_int32_t)(src) &\
57997                     0x00000fffU)
57998 #define THERM_ADC_2__MEASURE_THERM_FREQ__VERIFY(src) \
57999                     (!(((u_int32_t)(src)\
58000                     & ~0x00000fffU)))
58001
58002 /* macros for field measure_volt_freq */
58003 #define THERM_ADC_2__MEASURE_VOLT_FREQ__SHIFT                                12
58004 #define THERM_ADC_2__MEASURE_VOLT_FREQ__WIDTH                                10
58005 #define THERM_ADC_2__MEASURE_VOLT_FREQ__MASK                        0x003ff000U
58006 #define THERM_ADC_2__MEASURE_VOLT_FREQ__READ(src) \
58007                     (((u_int32_t)(src)\
58008                     & 0x003ff000U) >> 12)
58009 #define THERM_ADC_2__MEASURE_VOLT_FREQ__WRITE(src) \
58010                     (((u_int32_t)(src)\
58011                     << 12) & 0x003ff000U)
58012 #define THERM_ADC_2__MEASURE_VOLT_FREQ__MODIFY(dst, src) \
58013                     (dst) = ((dst) &\
58014                     ~0x003ff000U) | (((u_int32_t)(src) <<\
58015                     12) & 0x003ff000U)
58016 #define THERM_ADC_2__MEASURE_VOLT_FREQ__VERIFY(src) \
58017                     (!((((u_int32_t)(src)\
58018                     << 12) & ~0x003ff000U)))
58019
58020 /* macros for field measure_atb_freq */
58021 #define THERM_ADC_2__MEASURE_ATB_FREQ__SHIFT                                 22
58022 #define THERM_ADC_2__MEASURE_ATB_FREQ__WIDTH                                 10
58023 #define THERM_ADC_2__MEASURE_ATB_FREQ__MASK                         0xffc00000U
58024 #define THERM_ADC_2__MEASURE_ATB_FREQ__READ(src) \
58025                     (((u_int32_t)(src)\
58026                     & 0xffc00000U) >> 22)
58027 #define THERM_ADC_2__MEASURE_ATB_FREQ__WRITE(src) \
58028                     (((u_int32_t)(src)\
58029                     << 22) & 0xffc00000U)
58030 #define THERM_ADC_2__MEASURE_ATB_FREQ__MODIFY(dst, src) \
58031                     (dst) = ((dst) &\
58032                     ~0xffc00000U) | (((u_int32_t)(src) <<\
58033                     22) & 0xffc00000U)
58034 #define THERM_ADC_2__MEASURE_ATB_FREQ__VERIFY(src) \
58035                     (!((((u_int32_t)(src)\
58036                     << 22) & ~0xffc00000U)))
58037 #define THERM_ADC_2__TYPE                                             u_int32_t
58038 #define THERM_ADC_2__READ                                           0xffffffffU
58039 #define THERM_ADC_2__WRITE                                          0xffffffffU
58040
58041 #endif /* __THERM_ADC_2_MACRO__ */
58042
58043
58044 /* macros for bb_reg_block.bb_sm_reg_map.BB_therm_adc_2 */
58045 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_THERM_ADC_2__NUM                 1
58046
58047 /* macros for BlueprintGlobalNameSpace::therm_adc_3 */
58048 #ifndef __THERM_ADC_3_MACRO__
58049 #define __THERM_ADC_3_MACRO__
58050
58051 /* macros for field therm_adc_offset */
58052 #define THERM_ADC_3__THERM_ADC_OFFSET__SHIFT                                  0
58053 #define THERM_ADC_3__THERM_ADC_OFFSET__WIDTH                                  8
58054 #define THERM_ADC_3__THERM_ADC_OFFSET__MASK                         0x000000ffU
58055 #define THERM_ADC_3__THERM_ADC_OFFSET__READ(src) (u_int32_t)(src) & 0x000000ffU
58056 #define THERM_ADC_3__THERM_ADC_OFFSET__WRITE(src) \
58057                     ((u_int32_t)(src)\
58058                     & 0x000000ffU)
58059 #define THERM_ADC_3__THERM_ADC_OFFSET__MODIFY(dst, src) \
58060                     (dst) = ((dst) &\
58061                     ~0x000000ffU) | ((u_int32_t)(src) &\
58062                     0x000000ffU)
58063 #define THERM_ADC_3__THERM_ADC_OFFSET__VERIFY(src) \
58064                     (!(((u_int32_t)(src)\
58065                     & ~0x000000ffU)))
58066
58067 /* macros for field therm_adc_scaled_gain */
58068 #define THERM_ADC_3__THERM_ADC_SCALED_GAIN__SHIFT                             8
58069 #define THERM_ADC_3__THERM_ADC_SCALED_GAIN__WIDTH                             9
58070 #define THERM_ADC_3__THERM_ADC_SCALED_GAIN__MASK                    0x0001ff00U
58071 #define THERM_ADC_3__THERM_ADC_SCALED_GAIN__READ(src) \
58072                     (((u_int32_t)(src)\
58073                     & 0x0001ff00U) >> 8)
58074 #define THERM_ADC_3__THERM_ADC_SCALED_GAIN__WRITE(src) \
58075                     (((u_int32_t)(src)\
58076                     << 8) & 0x0001ff00U)
58077 #define THERM_ADC_3__THERM_ADC_SCALED_GAIN__MODIFY(dst, src) \
58078                     (dst) = ((dst) &\
58079                     ~0x0001ff00U) | (((u_int32_t)(src) <<\
58080                     8) & 0x0001ff00U)
58081 #define THERM_ADC_3__THERM_ADC_SCALED_GAIN__VERIFY(src) \
58082                     (!((((u_int32_t)(src)\
58083                     << 8) & ~0x0001ff00U)))
58084
58085 /* macros for field adc_interval */
58086 #define THERM_ADC_3__ADC_INTERVAL__SHIFT                                     17
58087 #define THERM_ADC_3__ADC_INTERVAL__WIDTH                                     13
58088 #define THERM_ADC_3__ADC_INTERVAL__MASK                             0x3ffe0000U
58089 #define THERM_ADC_3__ADC_INTERVAL__READ(src) \
58090                     (((u_int32_t)(src)\
58091                     & 0x3ffe0000U) >> 17)
58092 #define THERM_ADC_3__ADC_INTERVAL__WRITE(src) \
58093                     (((u_int32_t)(src)\
58094                     << 17) & 0x3ffe0000U)
58095 #define THERM_ADC_3__ADC_INTERVAL__MODIFY(dst, src) \
58096                     (dst) = ((dst) &\
58097                     ~0x3ffe0000U) | (((u_int32_t)(src) <<\
58098                     17) & 0x3ffe0000U)
58099 #define THERM_ADC_3__ADC_INTERVAL__VERIFY(src) \
58100                     (!((((u_int32_t)(src)\
58101                     << 17) & ~0x3ffe0000U)))
58102 #define THERM_ADC_3__TYPE                                             u_int32_t
58103 #define THERM_ADC_3__READ                                           0x3fffffffU
58104 #define THERM_ADC_3__WRITE                                          0x3fffffffU
58105
58106 #endif /* __THERM_ADC_3_MACRO__ */
58107
58108
58109 /* macros for bb_reg_block.bb_sm_reg_map.BB_therm_adc_3 */
58110 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_THERM_ADC_3__NUM                 1
58111
58112 /* macros for BlueprintGlobalNameSpace::therm_adc_4 */
58113 #ifndef __THERM_ADC_4_MACRO__
58114 #define __THERM_ADC_4_MACRO__
58115
58116 /* macros for field latest_therm_value */
58117 #define THERM_ADC_4__LATEST_THERM_VALUE__SHIFT                                0
58118 #define THERM_ADC_4__LATEST_THERM_VALUE__WIDTH                                8
58119 #define THERM_ADC_4__LATEST_THERM_VALUE__MASK                       0x000000ffU
58120 #define THERM_ADC_4__LATEST_THERM_VALUE__READ(src) \
58121                     (u_int32_t)(src)\
58122                     & 0x000000ffU
58123
58124 /* macros for field latest_volt_value */
58125 #define THERM_ADC_4__LATEST_VOLT_VALUE__SHIFT                                 8
58126 #define THERM_ADC_4__LATEST_VOLT_VALUE__WIDTH                                 8
58127 #define THERM_ADC_4__LATEST_VOLT_VALUE__MASK                        0x0000ff00U
58128 #define THERM_ADC_4__LATEST_VOLT_VALUE__READ(src) \
58129                     (((u_int32_t)(src)\
58130                     & 0x0000ff00U) >> 8)
58131
58132 /* macros for field latest_atb_value */
58133 #define THERM_ADC_4__LATEST_ATB_VALUE__SHIFT                                 16
58134 #define THERM_ADC_4__LATEST_ATB_VALUE__WIDTH                                  8
58135 #define THERM_ADC_4__LATEST_ATB_VALUE__MASK                         0x00ff0000U
58136 #define THERM_ADC_4__LATEST_ATB_VALUE__READ(src) \
58137                     (((u_int32_t)(src)\
58138                     & 0x00ff0000U) >> 16)
58139 #define THERM_ADC_4__TYPE                                             u_int32_t
58140 #define THERM_ADC_4__READ                                           0x00ffffffU
58141
58142 #endif /* __THERM_ADC_4_MACRO__ */
58143
58144
58145 /* macros for bb_reg_block.bb_sm_reg_map.BB_therm_adc_4 */
58146 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_THERM_ADC_4__NUM                 1
58147
58148 /* macros for BlueprintGlobalNameSpace::tx_forced_gain */
58149 #ifndef __TX_FORCED_GAIN_MACRO__
58150 #define __TX_FORCED_GAIN_MACRO__
58151
58152 /* macros for field force_tx_gain */
58153 #define TX_FORCED_GAIN__FORCE_TX_GAIN__SHIFT                                  0
58154 #define TX_FORCED_GAIN__FORCE_TX_GAIN__WIDTH                                  1
58155 #define TX_FORCED_GAIN__FORCE_TX_GAIN__MASK                         0x00000001U
58156 #define TX_FORCED_GAIN__FORCE_TX_GAIN__READ(src) (u_int32_t)(src) & 0x00000001U
58157 #define TX_FORCED_GAIN__FORCE_TX_GAIN__WRITE(src) \
58158                     ((u_int32_t)(src)\
58159                     & 0x00000001U)
58160 #define TX_FORCED_GAIN__FORCE_TX_GAIN__MODIFY(dst, src) \
58161                     (dst) = ((dst) &\
58162                     ~0x00000001U) | ((u_int32_t)(src) &\
58163                     0x00000001U)
58164 #define TX_FORCED_GAIN__FORCE_TX_GAIN__VERIFY(src) \
58165                     (!(((u_int32_t)(src)\
58166                     & ~0x00000001U)))
58167 #define TX_FORCED_GAIN__FORCE_TX_GAIN__SET(dst) \
58168                     (dst) = ((dst) &\
58169                     ~0x00000001U) | (u_int32_t)(1)
58170 #define TX_FORCED_GAIN__FORCE_TX_GAIN__CLR(dst) \
58171                     (dst) = ((dst) &\
58172                     ~0x00000001U) | (u_int32_t)(0)
58173
58174 /* macros for field forced_txbb1dbgain */
58175 #define TX_FORCED_GAIN__FORCED_TXBB1DBGAIN__SHIFT                             1
58176 #define TX_FORCED_GAIN__FORCED_TXBB1DBGAIN__WIDTH                             3
58177 #define TX_FORCED_GAIN__FORCED_TXBB1DBGAIN__MASK                    0x0000000eU
58178 #define TX_FORCED_GAIN__FORCED_TXBB1DBGAIN__READ(src) \
58179                     (((u_int32_t)(src)\
58180                     & 0x0000000eU) >> 1)
58181 #define TX_FORCED_GAIN__FORCED_TXBB1DBGAIN__WRITE(src) \
58182                     (((u_int32_t)(src)\
58183                     << 1) & 0x0000000eU)
58184 #define TX_FORCED_GAIN__FORCED_TXBB1DBGAIN__MODIFY(dst, src) \
58185                     (dst) = ((dst) &\
58186                     ~0x0000000eU) | (((u_int32_t)(src) <<\
58187                     1) & 0x0000000eU)
58188 #define TX_FORCED_GAIN__FORCED_TXBB1DBGAIN__VERIFY(src) \
58189                     (!((((u_int32_t)(src)\
58190                     << 1) & ~0x0000000eU)))
58191
58192 /* macros for field forced_txbb6dbgain */
58193 #define TX_FORCED_GAIN__FORCED_TXBB6DBGAIN__SHIFT                             4
58194 #define TX_FORCED_GAIN__FORCED_TXBB6DBGAIN__WIDTH                             2
58195 #define TX_FORCED_GAIN__FORCED_TXBB6DBGAIN__MASK                    0x00000030U
58196 #define TX_FORCED_GAIN__FORCED_TXBB6DBGAIN__READ(src) \
58197                     (((u_int32_t)(src)\
58198                     & 0x00000030U) >> 4)
58199 #define TX_FORCED_GAIN__FORCED_TXBB6DBGAIN__WRITE(src) \
58200                     (((u_int32_t)(src)\
58201                     << 4) & 0x00000030U)
58202 #define TX_FORCED_GAIN__FORCED_TXBB6DBGAIN__MODIFY(dst, src) \
58203                     (dst) = ((dst) &\
58204                     ~0x00000030U) | (((u_int32_t)(src) <<\
58205                     4) & 0x00000030U)
58206 #define TX_FORCED_GAIN__FORCED_TXBB6DBGAIN__VERIFY(src) \
58207                     (!((((u_int32_t)(src)\
58208                     << 4) & ~0x00000030U)))
58209
58210 /* macros for field forced_txmxrgain */
58211 #define TX_FORCED_GAIN__FORCED_TXMXRGAIN__SHIFT                               6
58212 #define TX_FORCED_GAIN__FORCED_TXMXRGAIN__WIDTH                               4
58213 #define TX_FORCED_GAIN__FORCED_TXMXRGAIN__MASK                      0x000003c0U
58214 #define TX_FORCED_GAIN__FORCED_TXMXRGAIN__READ(src) \
58215                     (((u_int32_t)(src)\
58216                     & 0x000003c0U) >> 6)
58217 #define TX_FORCED_GAIN__FORCED_TXMXRGAIN__WRITE(src) \
58218                     (((u_int32_t)(src)\
58219                     << 6) & 0x000003c0U)
58220 #define TX_FORCED_GAIN__FORCED_TXMXRGAIN__MODIFY(dst, src) \
58221                     (dst) = ((dst) &\
58222                     ~0x000003c0U) | (((u_int32_t)(src) <<\
58223                     6) & 0x000003c0U)
58224 #define TX_FORCED_GAIN__FORCED_TXMXRGAIN__VERIFY(src) \
58225                     (!((((u_int32_t)(src)\
58226                     << 6) & ~0x000003c0U)))
58227
58228 /* macros for field forced_padrvgnA */
58229 #define TX_FORCED_GAIN__FORCED_PADRVGNA__SHIFT                               10
58230 #define TX_FORCED_GAIN__FORCED_PADRVGNA__WIDTH                                4
58231 #define TX_FORCED_GAIN__FORCED_PADRVGNA__MASK                       0x00003c00U
58232 #define TX_FORCED_GAIN__FORCED_PADRVGNA__READ(src) \
58233                     (((u_int32_t)(src)\
58234                     & 0x00003c00U) >> 10)
58235 #define TX_FORCED_GAIN__FORCED_PADRVGNA__WRITE(src) \
58236                     (((u_int32_t)(src)\
58237                     << 10) & 0x00003c00U)
58238 #define TX_FORCED_GAIN__FORCED_PADRVGNA__MODIFY(dst, src) \
58239                     (dst) = ((dst) &\
58240                     ~0x00003c00U) | (((u_int32_t)(src) <<\
58241                     10) & 0x00003c00U)
58242 #define TX_FORCED_GAIN__FORCED_PADRVGNA__VERIFY(src) \
58243                     (!((((u_int32_t)(src)\
58244                     << 10) & ~0x00003c00U)))
58245
58246 /* macros for field forced_padrvgnB */
58247 #define TX_FORCED_GAIN__FORCED_PADRVGNB__SHIFT                               14
58248 #define TX_FORCED_GAIN__FORCED_PADRVGNB__WIDTH                                4
58249 #define TX_FORCED_GAIN__FORCED_PADRVGNB__MASK                       0x0003c000U
58250 #define TX_FORCED_GAIN__FORCED_PADRVGNB__READ(src) \
58251                     (((u_int32_t)(src)\
58252                     & 0x0003c000U) >> 14)
58253 #define TX_FORCED_GAIN__FORCED_PADRVGNB__WRITE(src) \
58254                     (((u_int32_t)(src)\
58255                     << 14) & 0x0003c000U)
58256 #define TX_FORCED_GAIN__FORCED_PADRVGNB__MODIFY(dst, src) \
58257                     (dst) = ((dst) &\
58258                     ~0x0003c000U) | (((u_int32_t)(src) <<\
58259                     14) & 0x0003c000U)
58260 #define TX_FORCED_GAIN__FORCED_PADRVGNB__VERIFY(src) \
58261                     (!((((u_int32_t)(src)\
58262                     << 14) & ~0x0003c000U)))
58263
58264 /* macros for field forced_padrvgnC */
58265 #define TX_FORCED_GAIN__FORCED_PADRVGNC__SHIFT                               18
58266 #define TX_FORCED_GAIN__FORCED_PADRVGNC__WIDTH                                4
58267 #define TX_FORCED_GAIN__FORCED_PADRVGNC__MASK                       0x003c0000U
58268 #define TX_FORCED_GAIN__FORCED_PADRVGNC__READ(src) \
58269                     (((u_int32_t)(src)\
58270                     & 0x003c0000U) >> 18)
58271 #define TX_FORCED_GAIN__FORCED_PADRVGNC__WRITE(src) \
58272                     (((u_int32_t)(src)\
58273                     << 18) & 0x003c0000U)
58274 #define TX_FORCED_GAIN__FORCED_PADRVGNC__MODIFY(dst, src) \
58275                     (dst) = ((dst) &\
58276                     ~0x003c0000U) | (((u_int32_t)(src) <<\
58277                     18) & 0x003c0000U)
58278 #define TX_FORCED_GAIN__FORCED_PADRVGNC__VERIFY(src) \
58279                     (!((((u_int32_t)(src)\
58280                     << 18) & ~0x003c0000U)))
58281
58282 /* macros for field forced_padrvgnD */
58283 #define TX_FORCED_GAIN__FORCED_PADRVGND__SHIFT                               22
58284 #define TX_FORCED_GAIN__FORCED_PADRVGND__WIDTH                                2
58285 #define TX_FORCED_GAIN__FORCED_PADRVGND__MASK                       0x00c00000U
58286 #define TX_FORCED_GAIN__FORCED_PADRVGND__READ(src) \
58287                     (((u_int32_t)(src)\
58288                     & 0x00c00000U) >> 22)
58289 #define TX_FORCED_GAIN__FORCED_PADRVGND__WRITE(src) \
58290                     (((u_int32_t)(src)\
58291                     << 22) & 0x00c00000U)
58292 #define TX_FORCED_GAIN__FORCED_PADRVGND__MODIFY(dst, src) \
58293                     (dst) = ((dst) &\
58294                     ~0x00c00000U) | (((u_int32_t)(src) <<\
58295                     22) & 0x00c00000U)
58296 #define TX_FORCED_GAIN__FORCED_PADRVGND__VERIFY(src) \
58297                     (!((((u_int32_t)(src)\
58298                     << 22) & ~0x00c00000U)))
58299
58300 /* macros for field forced_enable_PAL */
58301 #define TX_FORCED_GAIN__FORCED_ENABLE_PAL__SHIFT                             24
58302 #define TX_FORCED_GAIN__FORCED_ENABLE_PAL__WIDTH                              1
58303 #define TX_FORCED_GAIN__FORCED_ENABLE_PAL__MASK                     0x01000000U
58304 #define TX_FORCED_GAIN__FORCED_ENABLE_PAL__READ(src) \
58305                     (((u_int32_t)(src)\
58306                     & 0x01000000U) >> 24)
58307 #define TX_FORCED_GAIN__FORCED_ENABLE_PAL__WRITE(src) \
58308                     (((u_int32_t)(src)\
58309                     << 24) & 0x01000000U)
58310 #define TX_FORCED_GAIN__FORCED_ENABLE_PAL__MODIFY(dst, src) \
58311                     (dst) = ((dst) &\
58312                     ~0x01000000U) | (((u_int32_t)(src) <<\
58313                     24) & 0x01000000U)
58314 #define TX_FORCED_GAIN__FORCED_ENABLE_PAL__VERIFY(src) \
58315                     (!((((u_int32_t)(src)\
58316                     << 24) & ~0x01000000U)))
58317 #define TX_FORCED_GAIN__FORCED_ENABLE_PAL__SET(dst) \
58318                     (dst) = ((dst) &\
58319                     ~0x01000000U) | ((u_int32_t)(1) << 24)
58320 #define TX_FORCED_GAIN__FORCED_ENABLE_PAL__CLR(dst) \
58321                     (dst) = ((dst) &\
58322                     ~0x01000000U) | ((u_int32_t)(0) << 24)
58323 //#define TX_FORCED_GAIN__TYPE                                          u_int32_t
58324 //#define TX_FORCED_GAIN__READ                                        0x01ffffffU
58325 //#define TX_FORCED_GAIN__WRITE                                       0x01ffffffU
58326
58327 #endif /* __TX_FORCED_GAIN_MACRO__ */
58328
58329
58330 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_forced_gain */
58331 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_FORCED_GAIN__NUM              1
58332
58333 /* macros for BlueprintGlobalNameSpace::pdadc_tab */
58334 #ifndef __PDADC_TAB_MACRO__
58335 #define __PDADC_TAB_MACRO__
58336
58337 /* macros for field tab_entry */
58338 #define PDADC_TAB__TAB_ENTRY__SHIFT                                           0
58339 #define PDADC_TAB__TAB_ENTRY__WIDTH                                          32
58340 #define PDADC_TAB__TAB_ENTRY__MASK                                  0xffffffffU
58341 #define PDADC_TAB__TAB_ENTRY__WRITE(src)       ((u_int32_t)(src) & 0xffffffffU)
58342 #define PDADC_TAB__TAB_ENTRY__MODIFY(dst, src) \
58343                     (dst) = ((dst) &\
58344                     ~0xffffffffU) | ((u_int32_t)(src) &\
58345                     0xffffffffU)
58346 #define PDADC_TAB__TAB_ENTRY__VERIFY(src) \
58347                     (!(((u_int32_t)(src)\
58348                     & ~0xffffffffU)))
58349 #define PDADC_TAB__TYPE                                               u_int32_t
58350 #define PDADC_TAB__WRITE                                            0x00000000U
58351
58352 #endif /* __PDADC_TAB_MACRO__ */
58353
58354
58355 /* macros for bb_reg_block.bb_sm_reg_map.BB_pdadc_tab_b0 */
58356 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_PDADC_TAB_B0__NUM               32
58357
58358 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_1 */
58359 #ifndef __TX_GAIN_TAB_1_MACRO__
58360 #define __TX_GAIN_TAB_1_MACRO__
58361
58362 /* macros for field tg_table1 */
58363 #define TX_GAIN_TAB_1__TG_TABLE1__SHIFT                                       0
58364 #define TX_GAIN_TAB_1__TG_TABLE1__WIDTH                                      32
58365 #define TX_GAIN_TAB_1__TG_TABLE1__MASK                              0xffffffffU
58366 #define TX_GAIN_TAB_1__TG_TABLE1__READ(src)      (u_int32_t)(src) & 0xffffffffU
58367 #define TX_GAIN_TAB_1__TG_TABLE1__WRITE(src)   ((u_int32_t)(src) & 0xffffffffU)
58368 #define TX_GAIN_TAB_1__TG_TABLE1__MODIFY(dst, src) \
58369                     (dst) = ((dst) &\
58370                     ~0xffffffffU) | ((u_int32_t)(src) &\
58371                     0xffffffffU)
58372 #define TX_GAIN_TAB_1__TG_TABLE1__VERIFY(src) \
58373                     (!(((u_int32_t)(src)\
58374                     & ~0xffffffffU)))
58375 #define TX_GAIN_TAB_1__TYPE                                           u_int32_t
58376 #define TX_GAIN_TAB_1__READ                                         0xffffffffU
58377 #define TX_GAIN_TAB_1__WRITE                                        0xffffffffU
58378
58379 #endif /* __TX_GAIN_TAB_1_MACRO__ */
58380
58381
58382 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_1 */
58383 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_1__NUM               1
58384
58385 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_2 */
58386 #ifndef __TX_GAIN_TAB_2_MACRO__
58387 #define __TX_GAIN_TAB_2_MACRO__
58388
58389 /* macros for field tg_table2 */
58390 #define TX_GAIN_TAB_2__TG_TABLE2__SHIFT                                       0
58391 #define TX_GAIN_TAB_2__TG_TABLE2__WIDTH                                      32
58392 #define TX_GAIN_TAB_2__TG_TABLE2__MASK                              0xffffffffU
58393 #define TX_GAIN_TAB_2__TG_TABLE2__READ(src)      (u_int32_t)(src) & 0xffffffffU
58394 #define TX_GAIN_TAB_2__TG_TABLE2__WRITE(src)   ((u_int32_t)(src) & 0xffffffffU)
58395 #define TX_GAIN_TAB_2__TG_TABLE2__MODIFY(dst, src) \
58396                     (dst) = ((dst) &\
58397                     ~0xffffffffU) | ((u_int32_t)(src) &\
58398                     0xffffffffU)
58399 #define TX_GAIN_TAB_2__TG_TABLE2__VERIFY(src) \
58400                     (!(((u_int32_t)(src)\
58401                     & ~0xffffffffU)))
58402 #define TX_GAIN_TAB_2__TYPE                                           u_int32_t
58403 #define TX_GAIN_TAB_2__READ                                         0xffffffffU
58404 #define TX_GAIN_TAB_2__WRITE                                        0xffffffffU
58405
58406 #endif /* __TX_GAIN_TAB_2_MACRO__ */
58407
58408
58409 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_2 */
58410 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_2__NUM               1
58411
58412 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_3 */
58413 #ifndef __TX_GAIN_TAB_3_MACRO__
58414 #define __TX_GAIN_TAB_3_MACRO__
58415
58416 /* macros for field tg_table3 */
58417 #define TX_GAIN_TAB_3__TG_TABLE3__SHIFT                                       0
58418 #define TX_GAIN_TAB_3__TG_TABLE3__WIDTH                                      32
58419 #define TX_GAIN_TAB_3__TG_TABLE3__MASK                              0xffffffffU
58420 #define TX_GAIN_TAB_3__TG_TABLE3__READ(src)      (u_int32_t)(src) & 0xffffffffU
58421 #define TX_GAIN_TAB_3__TG_TABLE3__WRITE(src)   ((u_int32_t)(src) & 0xffffffffU)
58422 #define TX_GAIN_TAB_3__TG_TABLE3__MODIFY(dst, src) \
58423                     (dst) = ((dst) &\
58424                     ~0xffffffffU) | ((u_int32_t)(src) &\
58425                     0xffffffffU)
58426 #define TX_GAIN_TAB_3__TG_TABLE3__VERIFY(src) \
58427                     (!(((u_int32_t)(src)\
58428                     & ~0xffffffffU)))
58429 #define TX_GAIN_TAB_3__TYPE                                           u_int32_t
58430 #define TX_GAIN_TAB_3__READ                                         0xffffffffU
58431 #define TX_GAIN_TAB_3__WRITE                                        0xffffffffU
58432
58433 #endif /* __TX_GAIN_TAB_3_MACRO__ */
58434
58435
58436 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_3 */
58437 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_3__NUM               1
58438
58439 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_4 */
58440 #ifndef __TX_GAIN_TAB_4_MACRO__
58441 #define __TX_GAIN_TAB_4_MACRO__
58442
58443 /* macros for field tg_table4 */
58444 #define TX_GAIN_TAB_4__TG_TABLE4__SHIFT                                       0
58445 #define TX_GAIN_TAB_4__TG_TABLE4__WIDTH                                      32
58446 #define TX_GAIN_TAB_4__TG_TABLE4__MASK                              0xffffffffU
58447 #define TX_GAIN_TAB_4__TG_TABLE4__READ(src)      (u_int32_t)(src) & 0xffffffffU
58448 #define TX_GAIN_TAB_4__TG_TABLE4__WRITE(src)   ((u_int32_t)(src) & 0xffffffffU)
58449 #define TX_GAIN_TAB_4__TG_TABLE4__MODIFY(dst, src) \
58450                     (dst) = ((dst) &\
58451                     ~0xffffffffU) | ((u_int32_t)(src) &\
58452                     0xffffffffU)
58453 #define TX_GAIN_TAB_4__TG_TABLE4__VERIFY(src) \
58454                     (!(((u_int32_t)(src)\
58455                     & ~0xffffffffU)))
58456 #define TX_GAIN_TAB_4__TYPE                                           u_int32_t
58457 #define TX_GAIN_TAB_4__READ                                         0xffffffffU
58458 #define TX_GAIN_TAB_4__WRITE                                        0xffffffffU
58459
58460 #endif /* __TX_GAIN_TAB_4_MACRO__ */
58461
58462
58463 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_4 */
58464 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_4__NUM               1
58465
58466 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_5 */
58467 #ifndef __TX_GAIN_TAB_5_MACRO__
58468 #define __TX_GAIN_TAB_5_MACRO__
58469
58470 /* macros for field tg_table5 */
58471 #define TX_GAIN_TAB_5__TG_TABLE5__SHIFT                                       0
58472 #define TX_GAIN_TAB_5__TG_TABLE5__WIDTH                                      32
58473 #define TX_GAIN_TAB_5__TG_TABLE5__MASK                              0xffffffffU
58474 #define TX_GAIN_TAB_5__TG_TABLE5__READ(src)      (u_int32_t)(src) & 0xffffffffU
58475 #define TX_GAIN_TAB_5__TG_TABLE5__WRITE(src)   ((u_int32_t)(src) & 0xffffffffU)
58476 #define TX_GAIN_TAB_5__TG_TABLE5__MODIFY(dst, src) \
58477                     (dst) = ((dst) &\
58478                     ~0xffffffffU) | ((u_int32_t)(src) &\
58479                     0xffffffffU)
58480 #define TX_GAIN_TAB_5__TG_TABLE5__VERIFY(src) \
58481                     (!(((u_int32_t)(src)\
58482                     & ~0xffffffffU)))
58483 #define TX_GAIN_TAB_5__TYPE                                           u_int32_t
58484 #define TX_GAIN_TAB_5__READ                                         0xffffffffU
58485 #define TX_GAIN_TAB_5__WRITE                                        0xffffffffU
58486
58487 #endif /* __TX_GAIN_TAB_5_MACRO__ */
58488
58489
58490 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_5 */
58491 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_5__NUM               1
58492
58493 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_6 */
58494 #ifndef __TX_GAIN_TAB_6_MACRO__
58495 #define __TX_GAIN_TAB_6_MACRO__
58496
58497 /* macros for field tg_table6 */
58498 #define TX_GAIN_TAB_6__TG_TABLE6__SHIFT                                       0
58499 #define TX_GAIN_TAB_6__TG_TABLE6__WIDTH                                      32
58500 #define TX_GAIN_TAB_6__TG_TABLE6__MASK                              0xffffffffU
58501 #define TX_GAIN_TAB_6__TG_TABLE6__READ(src)      (u_int32_t)(src) & 0xffffffffU
58502 #define TX_GAIN_TAB_6__TG_TABLE6__WRITE(src)   ((u_int32_t)(src) & 0xffffffffU)
58503 #define TX_GAIN_TAB_6__TG_TABLE6__MODIFY(dst, src) \
58504                     (dst) = ((dst) &\
58505                     ~0xffffffffU) | ((u_int32_t)(src) &\
58506                     0xffffffffU)
58507 #define TX_GAIN_TAB_6__TG_TABLE6__VERIFY(src) \
58508                     (!(((u_int32_t)(src)\
58509                     & ~0xffffffffU)))
58510 #define TX_GAIN_TAB_6__TYPE                                           u_int32_t
58511 #define TX_GAIN_TAB_6__READ                                         0xffffffffU
58512 #define TX_GAIN_TAB_6__WRITE                                        0xffffffffU
58513
58514 #endif /* __TX_GAIN_TAB_6_MACRO__ */
58515
58516
58517 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_6 */
58518 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_6__NUM               1
58519
58520 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_7 */
58521 #ifndef __TX_GAIN_TAB_7_MACRO__
58522 #define __TX_GAIN_TAB_7_MACRO__
58523
58524 /* macros for field tg_table7 */
58525 #define TX_GAIN_TAB_7__TG_TABLE7__SHIFT                                       0
58526 #define TX_GAIN_TAB_7__TG_TABLE7__WIDTH                                      32
58527 #define TX_GAIN_TAB_7__TG_TABLE7__MASK                              0xffffffffU
58528 #define TX_GAIN_TAB_7__TG_TABLE7__READ(src)      (u_int32_t)(src) & 0xffffffffU
58529 #define TX_GAIN_TAB_7__TG_TABLE7__WRITE(src)   ((u_int32_t)(src) & 0xffffffffU)
58530 #define TX_GAIN_TAB_7__TG_TABLE7__MODIFY(dst, src) \
58531                     (dst) = ((dst) &\
58532                     ~0xffffffffU) | ((u_int32_t)(src) &\
58533                     0xffffffffU)
58534 #define TX_GAIN_TAB_7__TG_TABLE7__VERIFY(src) \
58535                     (!(((u_int32_t)(src)\
58536                     & ~0xffffffffU)))
58537 #define TX_GAIN_TAB_7__TYPE                                           u_int32_t
58538 #define TX_GAIN_TAB_7__READ                                         0xffffffffU
58539 #define TX_GAIN_TAB_7__WRITE                                        0xffffffffU
58540
58541 #endif /* __TX_GAIN_TAB_7_MACRO__ */
58542
58543
58544 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_7 */
58545 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_7__NUM               1
58546
58547 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_8 */
58548 #ifndef __TX_GAIN_TAB_8_MACRO__
58549 #define __TX_GAIN_TAB_8_MACRO__
58550
58551 /* macros for field tg_table8 */
58552 #define TX_GAIN_TAB_8__TG_TABLE8__SHIFT                                       0
58553 #define TX_GAIN_TAB_8__TG_TABLE8__WIDTH                                      32
58554 #define TX_GAIN_TAB_8__TG_TABLE8__MASK                              0xffffffffU
58555 #define TX_GAIN_TAB_8__TG_TABLE8__READ(src)      (u_int32_t)(src) & 0xffffffffU
58556 #define TX_GAIN_TAB_8__TG_TABLE8__WRITE(src)   ((u_int32_t)(src) & 0xffffffffU)
58557 #define TX_GAIN_TAB_8__TG_TABLE8__MODIFY(dst, src) \
58558                     (dst) = ((dst) &\
58559                     ~0xffffffffU) | ((u_int32_t)(src) &\
58560                     0xffffffffU)
58561 #define TX_GAIN_TAB_8__TG_TABLE8__VERIFY(src) \
58562                     (!(((u_int32_t)(src)\
58563                     & ~0xffffffffU)))
58564 #define TX_GAIN_TAB_8__TYPE                                           u_int32_t
58565 #define TX_GAIN_TAB_8__READ                                         0xffffffffU
58566 #define TX_GAIN_TAB_8__WRITE                                        0xffffffffU
58567
58568 #endif /* __TX_GAIN_TAB_8_MACRO__ */
58569
58570
58571 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_8 */
58572 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_8__NUM               1
58573
58574 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_9 */
58575 #ifndef __TX_GAIN_TAB_9_MACRO__
58576 #define __TX_GAIN_TAB_9_MACRO__
58577
58578 /* macros for field tg_table9 */
58579 #define TX_GAIN_TAB_9__TG_TABLE9__SHIFT                                       0
58580 #define TX_GAIN_TAB_9__TG_TABLE9__WIDTH                                      32
58581 #define TX_GAIN_TAB_9__TG_TABLE9__MASK                              0xffffffffU
58582 #define TX_GAIN_TAB_9__TG_TABLE9__READ(src)      (u_int32_t)(src) & 0xffffffffU
58583 #define TX_GAIN_TAB_9__TG_TABLE9__WRITE(src)   ((u_int32_t)(src) & 0xffffffffU)
58584 #define TX_GAIN_TAB_9__TG_TABLE9__MODIFY(dst, src) \
58585                     (dst) = ((dst) &\
58586                     ~0xffffffffU) | ((u_int32_t)(src) &\
58587                     0xffffffffU)
58588 #define TX_GAIN_TAB_9__TG_TABLE9__VERIFY(src) \
58589                     (!(((u_int32_t)(src)\
58590                     & ~0xffffffffU)))
58591 #define TX_GAIN_TAB_9__TYPE                                           u_int32_t
58592 #define TX_GAIN_TAB_9__READ                                         0xffffffffU
58593 #define TX_GAIN_TAB_9__WRITE                                        0xffffffffU
58594
58595 #endif /* __TX_GAIN_TAB_9_MACRO__ */
58596
58597
58598 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_9 */
58599 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_9__NUM               1
58600
58601 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_10 */
58602 #ifndef __TX_GAIN_TAB_10_MACRO__
58603 #define __TX_GAIN_TAB_10_MACRO__
58604
58605 /* macros for field tg_table10 */
58606 #define TX_GAIN_TAB_10__TG_TABLE10__SHIFT                                     0
58607 #define TX_GAIN_TAB_10__TG_TABLE10__WIDTH                                    32
58608 #define TX_GAIN_TAB_10__TG_TABLE10__MASK                            0xffffffffU
58609 #define TX_GAIN_TAB_10__TG_TABLE10__READ(src)    (u_int32_t)(src) & 0xffffffffU
58610 #define TX_GAIN_TAB_10__TG_TABLE10__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
58611 #define TX_GAIN_TAB_10__TG_TABLE10__MODIFY(dst, src) \
58612                     (dst) = ((dst) &\
58613                     ~0xffffffffU) | ((u_int32_t)(src) &\
58614                     0xffffffffU)
58615 #define TX_GAIN_TAB_10__TG_TABLE10__VERIFY(src) \
58616                     (!(((u_int32_t)(src)\
58617                     & ~0xffffffffU)))
58618 #define TX_GAIN_TAB_10__TYPE                                          u_int32_t
58619 #define TX_GAIN_TAB_10__READ                                        0xffffffffU
58620 #define TX_GAIN_TAB_10__WRITE                                       0xffffffffU
58621
58622 #endif /* __TX_GAIN_TAB_10_MACRO__ */
58623
58624
58625 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_10 */
58626 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_10__NUM              1
58627
58628 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_11 */
58629 #ifndef __TX_GAIN_TAB_11_MACRO__
58630 #define __TX_GAIN_TAB_11_MACRO__
58631
58632 /* macros for field tg_table11 */
58633 #define TX_GAIN_TAB_11__TG_TABLE11__SHIFT                                     0
58634 #define TX_GAIN_TAB_11__TG_TABLE11__WIDTH                                    32
58635 #define TX_GAIN_TAB_11__TG_TABLE11__MASK                            0xffffffffU
58636 #define TX_GAIN_TAB_11__TG_TABLE11__READ(src)    (u_int32_t)(src) & 0xffffffffU
58637 #define TX_GAIN_TAB_11__TG_TABLE11__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
58638 #define TX_GAIN_TAB_11__TG_TABLE11__MODIFY(dst, src) \
58639                     (dst) = ((dst) &\
58640                     ~0xffffffffU) | ((u_int32_t)(src) &\
58641                     0xffffffffU)
58642 #define TX_GAIN_TAB_11__TG_TABLE11__VERIFY(src) \
58643                     (!(((u_int32_t)(src)\
58644                     & ~0xffffffffU)))
58645 #define TX_GAIN_TAB_11__TYPE                                          u_int32_t
58646 #define TX_GAIN_TAB_11__READ                                        0xffffffffU
58647 #define TX_GAIN_TAB_11__WRITE                                       0xffffffffU
58648
58649 #endif /* __TX_GAIN_TAB_11_MACRO__ */
58650
58651
58652 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_11 */
58653 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_11__NUM              1
58654
58655 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_12 */
58656 #ifndef __TX_GAIN_TAB_12_MACRO__
58657 #define __TX_GAIN_TAB_12_MACRO__
58658
58659 /* macros for field tg_table12 */
58660 #define TX_GAIN_TAB_12__TG_TABLE12__SHIFT                                     0
58661 #define TX_GAIN_TAB_12__TG_TABLE12__WIDTH                                    32
58662 #define TX_GAIN_TAB_12__TG_TABLE12__MASK                            0xffffffffU
58663 #define TX_GAIN_TAB_12__TG_TABLE12__READ(src)    (u_int32_t)(src) & 0xffffffffU
58664 #define TX_GAIN_TAB_12__TG_TABLE12__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
58665 #define TX_GAIN_TAB_12__TG_TABLE12__MODIFY(dst, src) \
58666                     (dst) = ((dst) &\
58667                     ~0xffffffffU) | ((u_int32_t)(src) &\
58668                     0xffffffffU)
58669 #define TX_GAIN_TAB_12__TG_TABLE12__VERIFY(src) \
58670                     (!(((u_int32_t)(src)\
58671                     & ~0xffffffffU)))
58672 #define TX_GAIN_TAB_12__TYPE                                          u_int32_t
58673 #define TX_GAIN_TAB_12__READ                                        0xffffffffU
58674 #define TX_GAIN_TAB_12__WRITE                                       0xffffffffU
58675
58676 #endif /* __TX_GAIN_TAB_12_MACRO__ */
58677
58678
58679 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_12 */
58680 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_12__NUM              1
58681
58682 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_13 */
58683 #ifndef __TX_GAIN_TAB_13_MACRO__
58684 #define __TX_GAIN_TAB_13_MACRO__
58685
58686 /* macros for field tg_table13 */
58687 #define TX_GAIN_TAB_13__TG_TABLE13__SHIFT                                     0
58688 #define TX_GAIN_TAB_13__TG_TABLE13__WIDTH                                    32
58689 #define TX_GAIN_TAB_13__TG_TABLE13__MASK                            0xffffffffU
58690 #define TX_GAIN_TAB_13__TG_TABLE13__READ(src)    (u_int32_t)(src) & 0xffffffffU
58691 #define TX_GAIN_TAB_13__TG_TABLE13__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
58692 #define TX_GAIN_TAB_13__TG_TABLE13__MODIFY(dst, src) \
58693                     (dst) = ((dst) &\
58694                     ~0xffffffffU) | ((u_int32_t)(src) &\
58695                     0xffffffffU)
58696 #define TX_GAIN_TAB_13__TG_TABLE13__VERIFY(src) \
58697                     (!(((u_int32_t)(src)\
58698                     & ~0xffffffffU)))
58699 #define TX_GAIN_TAB_13__TYPE                                          u_int32_t
58700 #define TX_GAIN_TAB_13__READ                                        0xffffffffU
58701 #define TX_GAIN_TAB_13__WRITE                                       0xffffffffU
58702
58703 #endif /* __TX_GAIN_TAB_13_MACRO__ */
58704
58705
58706 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_13 */
58707 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_13__NUM              1
58708
58709 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_14 */
58710 #ifndef __TX_GAIN_TAB_14_MACRO__
58711 #define __TX_GAIN_TAB_14_MACRO__
58712
58713 /* macros for field tg_table14 */
58714 #define TX_GAIN_TAB_14__TG_TABLE14__SHIFT                                     0
58715 #define TX_GAIN_TAB_14__TG_TABLE14__WIDTH                                    32
58716 #define TX_GAIN_TAB_14__TG_TABLE14__MASK                            0xffffffffU
58717 #define TX_GAIN_TAB_14__TG_TABLE14__READ(src)    (u_int32_t)(src) & 0xffffffffU
58718 #define TX_GAIN_TAB_14__TG_TABLE14__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
58719 #define TX_GAIN_TAB_14__TG_TABLE14__MODIFY(dst, src) \
58720                     (dst) = ((dst) &\
58721                     ~0xffffffffU) | ((u_int32_t)(src) &\
58722                     0xffffffffU)
58723 #define TX_GAIN_TAB_14__TG_TABLE14__VERIFY(src) \
58724                     (!(((u_int32_t)(src)\
58725                     & ~0xffffffffU)))
58726 #define TX_GAIN_TAB_14__TYPE                                          u_int32_t
58727 #define TX_GAIN_TAB_14__READ                                        0xffffffffU
58728 #define TX_GAIN_TAB_14__WRITE                                       0xffffffffU
58729
58730 #endif /* __TX_GAIN_TAB_14_MACRO__ */
58731
58732
58733 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_14 */
58734 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_14__NUM              1
58735
58736 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_15 */
58737 #ifndef __TX_GAIN_TAB_15_MACRO__
58738 #define __TX_GAIN_TAB_15_MACRO__
58739
58740 /* macros for field tg_table15 */
58741 #define TX_GAIN_TAB_15__TG_TABLE15__SHIFT                                     0
58742 #define TX_GAIN_TAB_15__TG_TABLE15__WIDTH                                    32
58743 #define TX_GAIN_TAB_15__TG_TABLE15__MASK                            0xffffffffU
58744 #define TX_GAIN_TAB_15__TG_TABLE15__READ(src)    (u_int32_t)(src) & 0xffffffffU
58745 #define TX_GAIN_TAB_15__TG_TABLE15__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
58746 #define TX_GAIN_TAB_15__TG_TABLE15__MODIFY(dst, src) \
58747                     (dst) = ((dst) &\
58748                     ~0xffffffffU) | ((u_int32_t)(src) &\
58749                     0xffffffffU)
58750 #define TX_GAIN_TAB_15__TG_TABLE15__VERIFY(src) \
58751                     (!(((u_int32_t)(src)\
58752                     & ~0xffffffffU)))
58753 #define TX_GAIN_TAB_15__TYPE                                          u_int32_t
58754 #define TX_GAIN_TAB_15__READ                                        0xffffffffU
58755 #define TX_GAIN_TAB_15__WRITE                                       0xffffffffU
58756
58757 #endif /* __TX_GAIN_TAB_15_MACRO__ */
58758
58759
58760 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_15 */
58761 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_15__NUM              1
58762
58763 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_16 */
58764 #ifndef __TX_GAIN_TAB_16_MACRO__
58765 #define __TX_GAIN_TAB_16_MACRO__
58766
58767 /* macros for field tg_table16 */
58768 #define TX_GAIN_TAB_16__TG_TABLE16__SHIFT                                     0
58769 #define TX_GAIN_TAB_16__TG_TABLE16__WIDTH                                    32
58770 #define TX_GAIN_TAB_16__TG_TABLE16__MASK                            0xffffffffU
58771 #define TX_GAIN_TAB_16__TG_TABLE16__READ(src)    (u_int32_t)(src) & 0xffffffffU
58772 #define TX_GAIN_TAB_16__TG_TABLE16__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
58773 #define TX_GAIN_TAB_16__TG_TABLE16__MODIFY(dst, src) \
58774                     (dst) = ((dst) &\
58775                     ~0xffffffffU) | ((u_int32_t)(src) &\
58776                     0xffffffffU)
58777 #define TX_GAIN_TAB_16__TG_TABLE16__VERIFY(src) \
58778                     (!(((u_int32_t)(src)\
58779                     & ~0xffffffffU)))
58780 #define TX_GAIN_TAB_16__TYPE                                          u_int32_t
58781 #define TX_GAIN_TAB_16__READ                                        0xffffffffU
58782 #define TX_GAIN_TAB_16__WRITE                                       0xffffffffU
58783
58784 #endif /* __TX_GAIN_TAB_16_MACRO__ */
58785
58786
58787 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_16 */
58788 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_16__NUM              1
58789
58790 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_17 */
58791 #ifndef __TX_GAIN_TAB_17_MACRO__
58792 #define __TX_GAIN_TAB_17_MACRO__
58793
58794 /* macros for field tg_table17 */
58795 #define TX_GAIN_TAB_17__TG_TABLE17__SHIFT                                     0
58796 #define TX_GAIN_TAB_17__TG_TABLE17__WIDTH                                    32
58797 #define TX_GAIN_TAB_17__TG_TABLE17__MASK                            0xffffffffU
58798 #define TX_GAIN_TAB_17__TG_TABLE17__READ(src)    (u_int32_t)(src) & 0xffffffffU
58799 #define TX_GAIN_TAB_17__TG_TABLE17__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
58800 #define TX_GAIN_TAB_17__TG_TABLE17__MODIFY(dst, src) \
58801                     (dst) = ((dst) &\
58802                     ~0xffffffffU) | ((u_int32_t)(src) &\
58803                     0xffffffffU)
58804 #define TX_GAIN_TAB_17__TG_TABLE17__VERIFY(src) \
58805                     (!(((u_int32_t)(src)\
58806                     & ~0xffffffffU)))
58807 #define TX_GAIN_TAB_17__TYPE                                          u_int32_t
58808 #define TX_GAIN_TAB_17__READ                                        0xffffffffU
58809 #define TX_GAIN_TAB_17__WRITE                                       0xffffffffU
58810
58811 #endif /* __TX_GAIN_TAB_17_MACRO__ */
58812
58813
58814 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_17 */
58815 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_17__NUM              1
58816
58817 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_18 */
58818 #ifndef __TX_GAIN_TAB_18_MACRO__
58819 #define __TX_GAIN_TAB_18_MACRO__
58820
58821 /* macros for field tg_table18 */
58822 #define TX_GAIN_TAB_18__TG_TABLE18__SHIFT                                     0
58823 #define TX_GAIN_TAB_18__TG_TABLE18__WIDTH                                    32
58824 #define TX_GAIN_TAB_18__TG_TABLE18__MASK                            0xffffffffU
58825 #define TX_GAIN_TAB_18__TG_TABLE18__READ(src)    (u_int32_t)(src) & 0xffffffffU
58826 #define TX_GAIN_TAB_18__TG_TABLE18__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
58827 #define TX_GAIN_TAB_18__TG_TABLE18__MODIFY(dst, src) \
58828                     (dst) = ((dst) &\
58829                     ~0xffffffffU) | ((u_int32_t)(src) &\
58830                     0xffffffffU)
58831 #define TX_GAIN_TAB_18__TG_TABLE18__VERIFY(src) \
58832                     (!(((u_int32_t)(src)\
58833                     & ~0xffffffffU)))
58834 #define TX_GAIN_TAB_18__TYPE                                          u_int32_t
58835 #define TX_GAIN_TAB_18__READ                                        0xffffffffU
58836 #define TX_GAIN_TAB_18__WRITE                                       0xffffffffU
58837
58838 #endif /* __TX_GAIN_TAB_18_MACRO__ */
58839
58840
58841 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_18 */
58842 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_18__NUM              1
58843
58844 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_19 */
58845 #ifndef __TX_GAIN_TAB_19_MACRO__
58846 #define __TX_GAIN_TAB_19_MACRO__
58847
58848 /* macros for field tg_table19 */
58849 #define TX_GAIN_TAB_19__TG_TABLE19__SHIFT                                     0
58850 #define TX_GAIN_TAB_19__TG_TABLE19__WIDTH                                    32
58851 #define TX_GAIN_TAB_19__TG_TABLE19__MASK                            0xffffffffU
58852 #define TX_GAIN_TAB_19__TG_TABLE19__READ(src)    (u_int32_t)(src) & 0xffffffffU
58853 #define TX_GAIN_TAB_19__TG_TABLE19__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
58854 #define TX_GAIN_TAB_19__TG_TABLE19__MODIFY(dst, src) \
58855                     (dst) = ((dst) &\
58856                     ~0xffffffffU) | ((u_int32_t)(src) &\
58857                     0xffffffffU)
58858 #define TX_GAIN_TAB_19__TG_TABLE19__VERIFY(src) \
58859                     (!(((u_int32_t)(src)\
58860                     & ~0xffffffffU)))
58861 #define TX_GAIN_TAB_19__TYPE                                          u_int32_t
58862 #define TX_GAIN_TAB_19__READ                                        0xffffffffU
58863 #define TX_GAIN_TAB_19__WRITE                                       0xffffffffU
58864
58865 #endif /* __TX_GAIN_TAB_19_MACRO__ */
58866
58867
58868 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_19 */
58869 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_19__NUM              1
58870
58871 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_20 */
58872 #ifndef __TX_GAIN_TAB_20_MACRO__
58873 #define __TX_GAIN_TAB_20_MACRO__
58874
58875 /* macros for field tg_table20 */
58876 #define TX_GAIN_TAB_20__TG_TABLE20__SHIFT                                     0
58877 #define TX_GAIN_TAB_20__TG_TABLE20__WIDTH                                    32
58878 #define TX_GAIN_TAB_20__TG_TABLE20__MASK                            0xffffffffU
58879 #define TX_GAIN_TAB_20__TG_TABLE20__READ(src)    (u_int32_t)(src) & 0xffffffffU
58880 #define TX_GAIN_TAB_20__TG_TABLE20__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
58881 #define TX_GAIN_TAB_20__TG_TABLE20__MODIFY(dst, src) \
58882                     (dst) = ((dst) &\
58883                     ~0xffffffffU) | ((u_int32_t)(src) &\
58884                     0xffffffffU)
58885 #define TX_GAIN_TAB_20__TG_TABLE20__VERIFY(src) \
58886                     (!(((u_int32_t)(src)\
58887                     & ~0xffffffffU)))
58888 #define TX_GAIN_TAB_20__TYPE                                          u_int32_t
58889 #define TX_GAIN_TAB_20__READ                                        0xffffffffU
58890 #define TX_GAIN_TAB_20__WRITE                                       0xffffffffU
58891
58892 #endif /* __TX_GAIN_TAB_20_MACRO__ */
58893
58894
58895 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_20 */
58896 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_20__NUM              1
58897
58898 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_21 */
58899 #ifndef __TX_GAIN_TAB_21_MACRO__
58900 #define __TX_GAIN_TAB_21_MACRO__
58901
58902 /* macros for field tg_table21 */
58903 #define TX_GAIN_TAB_21__TG_TABLE21__SHIFT                                     0
58904 #define TX_GAIN_TAB_21__TG_TABLE21__WIDTH                                    32
58905 #define TX_GAIN_TAB_21__TG_TABLE21__MASK                            0xffffffffU
58906 #define TX_GAIN_TAB_21__TG_TABLE21__READ(src)    (u_int32_t)(src) & 0xffffffffU
58907 #define TX_GAIN_TAB_21__TG_TABLE21__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
58908 #define TX_GAIN_TAB_21__TG_TABLE21__MODIFY(dst, src) \
58909                     (dst) = ((dst) &\
58910                     ~0xffffffffU) | ((u_int32_t)(src) &\
58911                     0xffffffffU)
58912 #define TX_GAIN_TAB_21__TG_TABLE21__VERIFY(src) \
58913                     (!(((u_int32_t)(src)\
58914                     & ~0xffffffffU)))
58915 #define TX_GAIN_TAB_21__TYPE                                          u_int32_t
58916 #define TX_GAIN_TAB_21__READ                                        0xffffffffU
58917 #define TX_GAIN_TAB_21__WRITE                                       0xffffffffU
58918
58919 #endif /* __TX_GAIN_TAB_21_MACRO__ */
58920
58921
58922 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_21 */
58923 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_21__NUM              1
58924
58925 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_22 */
58926 #ifndef __TX_GAIN_TAB_22_MACRO__
58927 #define __TX_GAIN_TAB_22_MACRO__
58928
58929 /* macros for field tg_table22 */
58930 #define TX_GAIN_TAB_22__TG_TABLE22__SHIFT                                     0
58931 #define TX_GAIN_TAB_22__TG_TABLE22__WIDTH                                    32
58932 #define TX_GAIN_TAB_22__TG_TABLE22__MASK                            0xffffffffU
58933 #define TX_GAIN_TAB_22__TG_TABLE22__READ(src)    (u_int32_t)(src) & 0xffffffffU
58934 #define TX_GAIN_TAB_22__TG_TABLE22__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
58935 #define TX_GAIN_TAB_22__TG_TABLE22__MODIFY(dst, src) \
58936                     (dst) = ((dst) &\
58937                     ~0xffffffffU) | ((u_int32_t)(src) &\
58938                     0xffffffffU)
58939 #define TX_GAIN_TAB_22__TG_TABLE22__VERIFY(src) \
58940                     (!(((u_int32_t)(src)\
58941                     & ~0xffffffffU)))
58942 #define TX_GAIN_TAB_22__TYPE                                          u_int32_t
58943 #define TX_GAIN_TAB_22__READ                                        0xffffffffU
58944 #define TX_GAIN_TAB_22__WRITE                                       0xffffffffU
58945
58946 #endif /* __TX_GAIN_TAB_22_MACRO__ */
58947
58948
58949 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_22 */
58950 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_22__NUM              1
58951
58952 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_23 */
58953 #ifndef __TX_GAIN_TAB_23_MACRO__
58954 #define __TX_GAIN_TAB_23_MACRO__
58955
58956 /* macros for field tg_table23 */
58957 #define TX_GAIN_TAB_23__TG_TABLE23__SHIFT                                     0
58958 #define TX_GAIN_TAB_23__TG_TABLE23__WIDTH                                    32
58959 #define TX_GAIN_TAB_23__TG_TABLE23__MASK                            0xffffffffU
58960 #define TX_GAIN_TAB_23__TG_TABLE23__READ(src)    (u_int32_t)(src) & 0xffffffffU
58961 #define TX_GAIN_TAB_23__TG_TABLE23__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
58962 #define TX_GAIN_TAB_23__TG_TABLE23__MODIFY(dst, src) \
58963                     (dst) = ((dst) &\
58964                     ~0xffffffffU) | ((u_int32_t)(src) &\
58965                     0xffffffffU)
58966 #define TX_GAIN_TAB_23__TG_TABLE23__VERIFY(src) \
58967                     (!(((u_int32_t)(src)\
58968                     & ~0xffffffffU)))
58969 #define TX_GAIN_TAB_23__TYPE                                          u_int32_t
58970 #define TX_GAIN_TAB_23__READ                                        0xffffffffU
58971 #define TX_GAIN_TAB_23__WRITE                                       0xffffffffU
58972
58973 #endif /* __TX_GAIN_TAB_23_MACRO__ */
58974
58975
58976 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_23 */
58977 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_23__NUM              1
58978
58979 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_24 */
58980 #ifndef __TX_GAIN_TAB_24_MACRO__
58981 #define __TX_GAIN_TAB_24_MACRO__
58982
58983 /* macros for field tg_table24 */
58984 #define TX_GAIN_TAB_24__TG_TABLE24__SHIFT                                     0
58985 #define TX_GAIN_TAB_24__TG_TABLE24__WIDTH                                    32
58986 #define TX_GAIN_TAB_24__TG_TABLE24__MASK                            0xffffffffU
58987 #define TX_GAIN_TAB_24__TG_TABLE24__READ(src)    (u_int32_t)(src) & 0xffffffffU
58988 #define TX_GAIN_TAB_24__TG_TABLE24__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
58989 #define TX_GAIN_TAB_24__TG_TABLE24__MODIFY(dst, src) \
58990                     (dst) = ((dst) &\
58991                     ~0xffffffffU) | ((u_int32_t)(src) &\
58992                     0xffffffffU)
58993 #define TX_GAIN_TAB_24__TG_TABLE24__VERIFY(src) \
58994                     (!(((u_int32_t)(src)\
58995                     & ~0xffffffffU)))
58996 #define TX_GAIN_TAB_24__TYPE                                          u_int32_t
58997 #define TX_GAIN_TAB_24__READ                                        0xffffffffU
58998 #define TX_GAIN_TAB_24__WRITE                                       0xffffffffU
58999
59000 #endif /* __TX_GAIN_TAB_24_MACRO__ */
59001
59002
59003 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_24 */
59004 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_24__NUM              1
59005
59006 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_25 */
59007 #ifndef __TX_GAIN_TAB_25_MACRO__
59008 #define __TX_GAIN_TAB_25_MACRO__
59009
59010 /* macros for field tg_table25 */
59011 #define TX_GAIN_TAB_25__TG_TABLE25__SHIFT                                     0
59012 #define TX_GAIN_TAB_25__TG_TABLE25__WIDTH                                    32
59013 #define TX_GAIN_TAB_25__TG_TABLE25__MASK                            0xffffffffU
59014 #define TX_GAIN_TAB_25__TG_TABLE25__READ(src)    (u_int32_t)(src) & 0xffffffffU
59015 #define TX_GAIN_TAB_25__TG_TABLE25__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
59016 #define TX_GAIN_TAB_25__TG_TABLE25__MODIFY(dst, src) \
59017                     (dst) = ((dst) &\
59018                     ~0xffffffffU) | ((u_int32_t)(src) &\
59019                     0xffffffffU)
59020 #define TX_GAIN_TAB_25__TG_TABLE25__VERIFY(src) \
59021                     (!(((u_int32_t)(src)\
59022                     & ~0xffffffffU)))
59023 #define TX_GAIN_TAB_25__TYPE                                          u_int32_t
59024 #define TX_GAIN_TAB_25__READ                                        0xffffffffU
59025 #define TX_GAIN_TAB_25__WRITE                                       0xffffffffU
59026
59027 #endif /* __TX_GAIN_TAB_25_MACRO__ */
59028
59029
59030 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_25 */
59031 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_25__NUM              1
59032
59033 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_26 */
59034 #ifndef __TX_GAIN_TAB_26_MACRO__
59035 #define __TX_GAIN_TAB_26_MACRO__
59036
59037 /* macros for field tg_table26 */
59038 #define TX_GAIN_TAB_26__TG_TABLE26__SHIFT                                     0
59039 #define TX_GAIN_TAB_26__TG_TABLE26__WIDTH                                    32
59040 #define TX_GAIN_TAB_26__TG_TABLE26__MASK                            0xffffffffU
59041 #define TX_GAIN_TAB_26__TG_TABLE26__READ(src)    (u_int32_t)(src) & 0xffffffffU
59042 #define TX_GAIN_TAB_26__TG_TABLE26__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
59043 #define TX_GAIN_TAB_26__TG_TABLE26__MODIFY(dst, src) \
59044                     (dst) = ((dst) &\
59045                     ~0xffffffffU) | ((u_int32_t)(src) &\
59046                     0xffffffffU)
59047 #define TX_GAIN_TAB_26__TG_TABLE26__VERIFY(src) \
59048                     (!(((u_int32_t)(src)\
59049                     & ~0xffffffffU)))
59050 #define TX_GAIN_TAB_26__TYPE                                          u_int32_t
59051 #define TX_GAIN_TAB_26__READ                                        0xffffffffU
59052 #define TX_GAIN_TAB_26__WRITE                                       0xffffffffU
59053
59054 #endif /* __TX_GAIN_TAB_26_MACRO__ */
59055
59056
59057 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_26 */
59058 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_26__NUM              1
59059
59060 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_27 */
59061 #ifndef __TX_GAIN_TAB_27_MACRO__
59062 #define __TX_GAIN_TAB_27_MACRO__
59063
59064 /* macros for field tg_table27 */
59065 #define TX_GAIN_TAB_27__TG_TABLE27__SHIFT                                     0
59066 #define TX_GAIN_TAB_27__TG_TABLE27__WIDTH                                    32
59067 #define TX_GAIN_TAB_27__TG_TABLE27__MASK                            0xffffffffU
59068 #define TX_GAIN_TAB_27__TG_TABLE27__READ(src)    (u_int32_t)(src) & 0xffffffffU
59069 #define TX_GAIN_TAB_27__TG_TABLE27__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
59070 #define TX_GAIN_TAB_27__TG_TABLE27__MODIFY(dst, src) \
59071                     (dst) = ((dst) &\
59072                     ~0xffffffffU) | ((u_int32_t)(src) &\
59073                     0xffffffffU)
59074 #define TX_GAIN_TAB_27__TG_TABLE27__VERIFY(src) \
59075                     (!(((u_int32_t)(src)\
59076                     & ~0xffffffffU)))
59077 #define TX_GAIN_TAB_27__TYPE                                          u_int32_t
59078 #define TX_GAIN_TAB_27__READ                                        0xffffffffU
59079 #define TX_GAIN_TAB_27__WRITE                                       0xffffffffU
59080
59081 #endif /* __TX_GAIN_TAB_27_MACRO__ */
59082
59083
59084 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_27 */
59085 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_27__NUM              1
59086
59087 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_28 */
59088 #ifndef __TX_GAIN_TAB_28_MACRO__
59089 #define __TX_GAIN_TAB_28_MACRO__
59090
59091 /* macros for field tg_table28 */
59092 #define TX_GAIN_TAB_28__TG_TABLE28__SHIFT                                     0
59093 #define TX_GAIN_TAB_28__TG_TABLE28__WIDTH                                    32
59094 #define TX_GAIN_TAB_28__TG_TABLE28__MASK                            0xffffffffU
59095 #define TX_GAIN_TAB_28__TG_TABLE28__READ(src)    (u_int32_t)(src) & 0xffffffffU
59096 #define TX_GAIN_TAB_28__TG_TABLE28__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
59097 #define TX_GAIN_TAB_28__TG_TABLE28__MODIFY(dst, src) \
59098                     (dst) = ((dst) &\
59099                     ~0xffffffffU) | ((u_int32_t)(src) &\
59100                     0xffffffffU)
59101 #define TX_GAIN_TAB_28__TG_TABLE28__VERIFY(src) \
59102                     (!(((u_int32_t)(src)\
59103                     & ~0xffffffffU)))
59104 #define TX_GAIN_TAB_28__TYPE                                          u_int32_t
59105 #define TX_GAIN_TAB_28__READ                                        0xffffffffU
59106 #define TX_GAIN_TAB_28__WRITE                                       0xffffffffU
59107
59108 #endif /* __TX_GAIN_TAB_28_MACRO__ */
59109
59110
59111 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_28 */
59112 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_28__NUM              1
59113
59114 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_29 */
59115 #ifndef __TX_GAIN_TAB_29_MACRO__
59116 #define __TX_GAIN_TAB_29_MACRO__
59117
59118 /* macros for field tg_table29 */
59119 #define TX_GAIN_TAB_29__TG_TABLE29__SHIFT                                     0
59120 #define TX_GAIN_TAB_29__TG_TABLE29__WIDTH                                    32
59121 #define TX_GAIN_TAB_29__TG_TABLE29__MASK                            0xffffffffU
59122 #define TX_GAIN_TAB_29__TG_TABLE29__READ(src)    (u_int32_t)(src) & 0xffffffffU
59123 #define TX_GAIN_TAB_29__TG_TABLE29__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
59124 #define TX_GAIN_TAB_29__TG_TABLE29__MODIFY(dst, src) \
59125                     (dst) = ((dst) &\
59126                     ~0xffffffffU) | ((u_int32_t)(src) &\
59127                     0xffffffffU)
59128 #define TX_GAIN_TAB_29__TG_TABLE29__VERIFY(src) \
59129                     (!(((u_int32_t)(src)\
59130                     & ~0xffffffffU)))
59131 #define TX_GAIN_TAB_29__TYPE                                          u_int32_t
59132 #define TX_GAIN_TAB_29__READ                                        0xffffffffU
59133 #define TX_GAIN_TAB_29__WRITE                                       0xffffffffU
59134
59135 #endif /* __TX_GAIN_TAB_29_MACRO__ */
59136
59137
59138 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_29 */
59139 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_29__NUM              1
59140
59141 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_30 */
59142 #ifndef __TX_GAIN_TAB_30_MACRO__
59143 #define __TX_GAIN_TAB_30_MACRO__
59144
59145 /* macros for field tg_table30 */
59146 #define TX_GAIN_TAB_30__TG_TABLE30__SHIFT                                     0
59147 #define TX_GAIN_TAB_30__TG_TABLE30__WIDTH                                    32
59148 #define TX_GAIN_TAB_30__TG_TABLE30__MASK                            0xffffffffU
59149 #define TX_GAIN_TAB_30__TG_TABLE30__READ(src)    (u_int32_t)(src) & 0xffffffffU
59150 #define TX_GAIN_TAB_30__TG_TABLE30__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
59151 #define TX_GAIN_TAB_30__TG_TABLE30__MODIFY(dst, src) \
59152                     (dst) = ((dst) &\
59153                     ~0xffffffffU) | ((u_int32_t)(src) &\
59154                     0xffffffffU)
59155 #define TX_GAIN_TAB_30__TG_TABLE30__VERIFY(src) \
59156                     (!(((u_int32_t)(src)\
59157                     & ~0xffffffffU)))
59158 #define TX_GAIN_TAB_30__TYPE                                          u_int32_t
59159 #define TX_GAIN_TAB_30__READ                                        0xffffffffU
59160 #define TX_GAIN_TAB_30__WRITE                                       0xffffffffU
59161
59162 #endif /* __TX_GAIN_TAB_30_MACRO__ */
59163
59164
59165 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_30 */
59166 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_30__NUM              1
59167
59168 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_31 */
59169 #ifndef __TX_GAIN_TAB_31_MACRO__
59170 #define __TX_GAIN_TAB_31_MACRO__
59171
59172 /* macros for field tg_table31 */
59173 #define TX_GAIN_TAB_31__TG_TABLE31__SHIFT                                     0
59174 #define TX_GAIN_TAB_31__TG_TABLE31__WIDTH                                    32
59175 #define TX_GAIN_TAB_31__TG_TABLE31__MASK                            0xffffffffU
59176 #define TX_GAIN_TAB_31__TG_TABLE31__READ(src)    (u_int32_t)(src) & 0xffffffffU
59177 #define TX_GAIN_TAB_31__TG_TABLE31__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
59178 #define TX_GAIN_TAB_31__TG_TABLE31__MODIFY(dst, src) \
59179                     (dst) = ((dst) &\
59180                     ~0xffffffffU) | ((u_int32_t)(src) &\
59181                     0xffffffffU)
59182 #define TX_GAIN_TAB_31__TG_TABLE31__VERIFY(src) \
59183                     (!(((u_int32_t)(src)\
59184                     & ~0xffffffffU)))
59185 #define TX_GAIN_TAB_31__TYPE                                          u_int32_t
59186 #define TX_GAIN_TAB_31__READ                                        0xffffffffU
59187 #define TX_GAIN_TAB_31__WRITE                                       0xffffffffU
59188
59189 #endif /* __TX_GAIN_TAB_31_MACRO__ */
59190
59191
59192 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_31 */
59193 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_31__NUM              1
59194
59195 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_32 */
59196 #ifndef __TX_GAIN_TAB_32_MACRO__
59197 #define __TX_GAIN_TAB_32_MACRO__
59198
59199 /* macros for field tg_table32 */
59200 #define TX_GAIN_TAB_32__TG_TABLE32__SHIFT                                     0
59201 #define TX_GAIN_TAB_32__TG_TABLE32__WIDTH                                    32
59202 #define TX_GAIN_TAB_32__TG_TABLE32__MASK                            0xffffffffU
59203 #define TX_GAIN_TAB_32__TG_TABLE32__READ(src)    (u_int32_t)(src) & 0xffffffffU
59204 #define TX_GAIN_TAB_32__TG_TABLE32__WRITE(src) ((u_int32_t)(src) & 0xffffffffU)
59205 #define TX_GAIN_TAB_32__TG_TABLE32__MODIFY(dst, src) \
59206                     (dst) = ((dst) &\
59207                     ~0xffffffffU) | ((u_int32_t)(src) &\
59208                     0xffffffffU)
59209 #define TX_GAIN_TAB_32__TG_TABLE32__VERIFY(src) \
59210                     (!(((u_int32_t)(src)\
59211                     & ~0xffffffffU)))
59212 #define TX_GAIN_TAB_32__TYPE                                          u_int32_t
59213 #define TX_GAIN_TAB_32__READ                                        0xffffffffU
59214 #define TX_GAIN_TAB_32__WRITE                                       0xffffffffU
59215
59216 #endif /* __TX_GAIN_TAB_32_MACRO__ */
59217
59218
59219 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_32 */
59220 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_32__NUM              1
59221
59222 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_1 */
59223 #ifndef __TX_GAIN_TAB_PAL_1_MACRO__
59224 #define __TX_GAIN_TAB_PAL_1_MACRO__
59225
59226 /* macros for field tg_table1_pal_on */
59227 #define TX_GAIN_TAB_PAL_1__TG_TABLE1_PAL_ON__SHIFT                            0
59228 #define TX_GAIN_TAB_PAL_1__TG_TABLE1_PAL_ON__WIDTH                           32
59229 #define TX_GAIN_TAB_PAL_1__TG_TABLE1_PAL_ON__MASK                   0xffffffffU
59230 #define TX_GAIN_TAB_PAL_1__TG_TABLE1_PAL_ON__READ(src) \
59231                     (u_int32_t)(src)\
59232                     & 0xffffffffU
59233 #define TX_GAIN_TAB_PAL_1__TG_TABLE1_PAL_ON__WRITE(src) \
59234                     ((u_int32_t)(src)\
59235                     & 0xffffffffU)
59236 #define TX_GAIN_TAB_PAL_1__TG_TABLE1_PAL_ON__MODIFY(dst, src) \
59237                     (dst) = ((dst) &\
59238                     ~0xffffffffU) | ((u_int32_t)(src) &\
59239                     0xffffffffU)
59240 #define TX_GAIN_TAB_PAL_1__TG_TABLE1_PAL_ON__VERIFY(src) \
59241                     (!(((u_int32_t)(src)\
59242                     & ~0xffffffffU)))
59243 #define TX_GAIN_TAB_PAL_1__TYPE                                       u_int32_t
59244 #define TX_GAIN_TAB_PAL_1__READ                                     0xffffffffU
59245 #define TX_GAIN_TAB_PAL_1__WRITE                                    0xffffffffU
59246
59247 #endif /* __TX_GAIN_TAB_PAL_1_MACRO__ */
59248
59249
59250 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_1 */
59251 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_1__NUM           1
59252
59253 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_2 */
59254 #ifndef __TX_GAIN_TAB_PAL_2_MACRO__
59255 #define __TX_GAIN_TAB_PAL_2_MACRO__
59256
59257 /* macros for field tg_table2_pal_on */
59258 #define TX_GAIN_TAB_PAL_2__TG_TABLE2_PAL_ON__SHIFT                            0
59259 #define TX_GAIN_TAB_PAL_2__TG_TABLE2_PAL_ON__WIDTH                           32
59260 #define TX_GAIN_TAB_PAL_2__TG_TABLE2_PAL_ON__MASK                   0xffffffffU
59261 #define TX_GAIN_TAB_PAL_2__TG_TABLE2_PAL_ON__READ(src) \
59262                     (u_int32_t)(src)\
59263                     & 0xffffffffU
59264 #define TX_GAIN_TAB_PAL_2__TG_TABLE2_PAL_ON__WRITE(src) \
59265                     ((u_int32_t)(src)\
59266                     & 0xffffffffU)
59267 #define TX_GAIN_TAB_PAL_2__TG_TABLE2_PAL_ON__MODIFY(dst, src) \
59268                     (dst) = ((dst) &\
59269                     ~0xffffffffU) | ((u_int32_t)(src) &\
59270                     0xffffffffU)
59271 #define TX_GAIN_TAB_PAL_2__TG_TABLE2_PAL_ON__VERIFY(src) \
59272                     (!(((u_int32_t)(src)\
59273                     & ~0xffffffffU)))
59274 #define TX_GAIN_TAB_PAL_2__TYPE                                       u_int32_t
59275 #define TX_GAIN_TAB_PAL_2__READ                                     0xffffffffU
59276 #define TX_GAIN_TAB_PAL_2__WRITE                                    0xffffffffU
59277
59278 #endif /* __TX_GAIN_TAB_PAL_2_MACRO__ */
59279
59280
59281 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_2 */
59282 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_2__NUM           1
59283
59284 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_3 */
59285 #ifndef __TX_GAIN_TAB_PAL_3_MACRO__
59286 #define __TX_GAIN_TAB_PAL_3_MACRO__
59287
59288 /* macros for field tg_table3_pal_on */
59289 #define TX_GAIN_TAB_PAL_3__TG_TABLE3_PAL_ON__SHIFT                            0
59290 #define TX_GAIN_TAB_PAL_3__TG_TABLE3_PAL_ON__WIDTH                           32
59291 #define TX_GAIN_TAB_PAL_3__TG_TABLE3_PAL_ON__MASK                   0xffffffffU
59292 #define TX_GAIN_TAB_PAL_3__TG_TABLE3_PAL_ON__READ(src) \
59293                     (u_int32_t)(src)\
59294                     & 0xffffffffU
59295 #define TX_GAIN_TAB_PAL_3__TG_TABLE3_PAL_ON__WRITE(src) \
59296                     ((u_int32_t)(src)\
59297                     & 0xffffffffU)
59298 #define TX_GAIN_TAB_PAL_3__TG_TABLE3_PAL_ON__MODIFY(dst, src) \
59299                     (dst) = ((dst) &\
59300                     ~0xffffffffU) | ((u_int32_t)(src) &\
59301                     0xffffffffU)
59302 #define TX_GAIN_TAB_PAL_3__TG_TABLE3_PAL_ON__VERIFY(src) \
59303                     (!(((u_int32_t)(src)\
59304                     & ~0xffffffffU)))
59305 #define TX_GAIN_TAB_PAL_3__TYPE                                       u_int32_t
59306 #define TX_GAIN_TAB_PAL_3__READ                                     0xffffffffU
59307 #define TX_GAIN_TAB_PAL_3__WRITE                                    0xffffffffU
59308
59309 #endif /* __TX_GAIN_TAB_PAL_3_MACRO__ */
59310
59311
59312 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_3 */
59313 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_3__NUM           1
59314
59315 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_4 */
59316 #ifndef __TX_GAIN_TAB_PAL_4_MACRO__
59317 #define __TX_GAIN_TAB_PAL_4_MACRO__
59318
59319 /* macros for field tg_table4_pal_on */
59320 #define TX_GAIN_TAB_PAL_4__TG_TABLE4_PAL_ON__SHIFT                            0
59321 #define TX_GAIN_TAB_PAL_4__TG_TABLE4_PAL_ON__WIDTH                           32
59322 #define TX_GAIN_TAB_PAL_4__TG_TABLE4_PAL_ON__MASK                   0xffffffffU
59323 #define TX_GAIN_TAB_PAL_4__TG_TABLE4_PAL_ON__READ(src) \
59324                     (u_int32_t)(src)\
59325                     & 0xffffffffU
59326 #define TX_GAIN_TAB_PAL_4__TG_TABLE4_PAL_ON__WRITE(src) \
59327                     ((u_int32_t)(src)\
59328                     & 0xffffffffU)
59329 #define TX_GAIN_TAB_PAL_4__TG_TABLE4_PAL_ON__MODIFY(dst, src) \
59330                     (dst) = ((dst) &\
59331                     ~0xffffffffU) | ((u_int32_t)(src) &\
59332                     0xffffffffU)
59333 #define TX_GAIN_TAB_PAL_4__TG_TABLE4_PAL_ON__VERIFY(src) \
59334                     (!(((u_int32_t)(src)\
59335                     & ~0xffffffffU)))
59336 #define TX_GAIN_TAB_PAL_4__TYPE                                       u_int32_t
59337 #define TX_GAIN_TAB_PAL_4__READ                                     0xffffffffU
59338 #define TX_GAIN_TAB_PAL_4__WRITE                                    0xffffffffU
59339
59340 #endif /* __TX_GAIN_TAB_PAL_4_MACRO__ */
59341
59342
59343 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_4 */
59344 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_4__NUM           1
59345
59346 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_5 */
59347 #ifndef __TX_GAIN_TAB_PAL_5_MACRO__
59348 #define __TX_GAIN_TAB_PAL_5_MACRO__
59349
59350 /* macros for field tg_table5_pal_on */
59351 #define TX_GAIN_TAB_PAL_5__TG_TABLE5_PAL_ON__SHIFT                            0
59352 #define TX_GAIN_TAB_PAL_5__TG_TABLE5_PAL_ON__WIDTH                           32
59353 #define TX_GAIN_TAB_PAL_5__TG_TABLE5_PAL_ON__MASK                   0xffffffffU
59354 #define TX_GAIN_TAB_PAL_5__TG_TABLE5_PAL_ON__READ(src) \
59355                     (u_int32_t)(src)\
59356                     & 0xffffffffU
59357 #define TX_GAIN_TAB_PAL_5__TG_TABLE5_PAL_ON__WRITE(src) \
59358                     ((u_int32_t)(src)\
59359                     & 0xffffffffU)
59360 #define TX_GAIN_TAB_PAL_5__TG_TABLE5_PAL_ON__MODIFY(dst, src) \
59361                     (dst) = ((dst) &\
59362                     ~0xffffffffU) | ((u_int32_t)(src) &\
59363                     0xffffffffU)
59364 #define TX_GAIN_TAB_PAL_5__TG_TABLE5_PAL_ON__VERIFY(src) \
59365                     (!(((u_int32_t)(src)\
59366                     & ~0xffffffffU)))
59367 #define TX_GAIN_TAB_PAL_5__TYPE                                       u_int32_t
59368 #define TX_GAIN_TAB_PAL_5__READ                                     0xffffffffU
59369 #define TX_GAIN_TAB_PAL_5__WRITE                                    0xffffffffU
59370
59371 #endif /* __TX_GAIN_TAB_PAL_5_MACRO__ */
59372
59373
59374 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_5 */
59375 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_5__NUM           1
59376
59377 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_6 */
59378 #ifndef __TX_GAIN_TAB_PAL_6_MACRO__
59379 #define __TX_GAIN_TAB_PAL_6_MACRO__
59380
59381 /* macros for field tg_table6_pal_on */
59382 #define TX_GAIN_TAB_PAL_6__TG_TABLE6_PAL_ON__SHIFT                            0
59383 #define TX_GAIN_TAB_PAL_6__TG_TABLE6_PAL_ON__WIDTH                           32
59384 #define TX_GAIN_TAB_PAL_6__TG_TABLE6_PAL_ON__MASK                   0xffffffffU
59385 #define TX_GAIN_TAB_PAL_6__TG_TABLE6_PAL_ON__READ(src) \
59386                     (u_int32_t)(src)\
59387                     & 0xffffffffU
59388 #define TX_GAIN_TAB_PAL_6__TG_TABLE6_PAL_ON__WRITE(src) \
59389                     ((u_int32_t)(src)\
59390                     & 0xffffffffU)
59391 #define TX_GAIN_TAB_PAL_6__TG_TABLE6_PAL_ON__MODIFY(dst, src) \
59392                     (dst) = ((dst) &\
59393                     ~0xffffffffU) | ((u_int32_t)(src) &\
59394                     0xffffffffU)
59395 #define TX_GAIN_TAB_PAL_6__TG_TABLE6_PAL_ON__VERIFY(src) \
59396                     (!(((u_int32_t)(src)\
59397                     & ~0xffffffffU)))
59398 #define TX_GAIN_TAB_PAL_6__TYPE                                       u_int32_t
59399 #define TX_GAIN_TAB_PAL_6__READ                                     0xffffffffU
59400 #define TX_GAIN_TAB_PAL_6__WRITE                                    0xffffffffU
59401
59402 #endif /* __TX_GAIN_TAB_PAL_6_MACRO__ */
59403
59404
59405 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_6 */
59406 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_6__NUM           1
59407
59408 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_7 */
59409 #ifndef __TX_GAIN_TAB_PAL_7_MACRO__
59410 #define __TX_GAIN_TAB_PAL_7_MACRO__
59411
59412 /* macros for field tg_table7_pal_on */
59413 #define TX_GAIN_TAB_PAL_7__TG_TABLE7_PAL_ON__SHIFT                            0
59414 #define TX_GAIN_TAB_PAL_7__TG_TABLE7_PAL_ON__WIDTH                           32
59415 #define TX_GAIN_TAB_PAL_7__TG_TABLE7_PAL_ON__MASK                   0xffffffffU
59416 #define TX_GAIN_TAB_PAL_7__TG_TABLE7_PAL_ON__READ(src) \
59417                     (u_int32_t)(src)\
59418                     & 0xffffffffU
59419 #define TX_GAIN_TAB_PAL_7__TG_TABLE7_PAL_ON__WRITE(src) \
59420                     ((u_int32_t)(src)\
59421                     & 0xffffffffU)
59422 #define TX_GAIN_TAB_PAL_7__TG_TABLE7_PAL_ON__MODIFY(dst, src) \
59423                     (dst) = ((dst) &\
59424                     ~0xffffffffU) | ((u_int32_t)(src) &\
59425                     0xffffffffU)
59426 #define TX_GAIN_TAB_PAL_7__TG_TABLE7_PAL_ON__VERIFY(src) \
59427                     (!(((u_int32_t)(src)\
59428                     & ~0xffffffffU)))
59429 #define TX_GAIN_TAB_PAL_7__TYPE                                       u_int32_t
59430 #define TX_GAIN_TAB_PAL_7__READ                                     0xffffffffU
59431 #define TX_GAIN_TAB_PAL_7__WRITE                                    0xffffffffU
59432
59433 #endif /* __TX_GAIN_TAB_PAL_7_MACRO__ */
59434
59435
59436 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_7 */
59437 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_7__NUM           1
59438
59439 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_8 */
59440 #ifndef __TX_GAIN_TAB_PAL_8_MACRO__
59441 #define __TX_GAIN_TAB_PAL_8_MACRO__
59442
59443 /* macros for field tg_table8_pal_on */
59444 #define TX_GAIN_TAB_PAL_8__TG_TABLE8_PAL_ON__SHIFT                            0
59445 #define TX_GAIN_TAB_PAL_8__TG_TABLE8_PAL_ON__WIDTH                           32
59446 #define TX_GAIN_TAB_PAL_8__TG_TABLE8_PAL_ON__MASK                   0xffffffffU
59447 #define TX_GAIN_TAB_PAL_8__TG_TABLE8_PAL_ON__READ(src) \
59448                     (u_int32_t)(src)\
59449                     & 0xffffffffU
59450 #define TX_GAIN_TAB_PAL_8__TG_TABLE8_PAL_ON__WRITE(src) \
59451                     ((u_int32_t)(src)\
59452                     & 0xffffffffU)
59453 #define TX_GAIN_TAB_PAL_8__TG_TABLE8_PAL_ON__MODIFY(dst, src) \
59454                     (dst) = ((dst) &\
59455                     ~0xffffffffU) | ((u_int32_t)(src) &\
59456                     0xffffffffU)
59457 #define TX_GAIN_TAB_PAL_8__TG_TABLE8_PAL_ON__VERIFY(src) \
59458                     (!(((u_int32_t)(src)\
59459                     & ~0xffffffffU)))
59460 #define TX_GAIN_TAB_PAL_8__TYPE                                       u_int32_t
59461 #define TX_GAIN_TAB_PAL_8__READ                                     0xffffffffU
59462 #define TX_GAIN_TAB_PAL_8__WRITE                                    0xffffffffU
59463
59464 #endif /* __TX_GAIN_TAB_PAL_8_MACRO__ */
59465
59466
59467 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_8 */
59468 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_8__NUM           1
59469
59470 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_9 */
59471 #ifndef __TX_GAIN_TAB_PAL_9_MACRO__
59472 #define __TX_GAIN_TAB_PAL_9_MACRO__
59473
59474 /* macros for field tg_table9_pal_on */
59475 #define TX_GAIN_TAB_PAL_9__TG_TABLE9_PAL_ON__SHIFT                            0
59476 #define TX_GAIN_TAB_PAL_9__TG_TABLE9_PAL_ON__WIDTH                           32
59477 #define TX_GAIN_TAB_PAL_9__TG_TABLE9_PAL_ON__MASK                   0xffffffffU
59478 #define TX_GAIN_TAB_PAL_9__TG_TABLE9_PAL_ON__READ(src) \
59479                     (u_int32_t)(src)\
59480                     & 0xffffffffU
59481 #define TX_GAIN_TAB_PAL_9__TG_TABLE9_PAL_ON__WRITE(src) \
59482                     ((u_int32_t)(src)\
59483                     & 0xffffffffU)
59484 #define TX_GAIN_TAB_PAL_9__TG_TABLE9_PAL_ON__MODIFY(dst, src) \
59485                     (dst) = ((dst) &\
59486                     ~0xffffffffU) | ((u_int32_t)(src) &\
59487                     0xffffffffU)
59488 #define TX_GAIN_TAB_PAL_9__TG_TABLE9_PAL_ON__VERIFY(src) \
59489                     (!(((u_int32_t)(src)\
59490                     & ~0xffffffffU)))
59491 #define TX_GAIN_TAB_PAL_9__TYPE                                       u_int32_t
59492 #define TX_GAIN_TAB_PAL_9__READ                                     0xffffffffU
59493 #define TX_GAIN_TAB_PAL_9__WRITE                                    0xffffffffU
59494
59495 #endif /* __TX_GAIN_TAB_PAL_9_MACRO__ */
59496
59497
59498 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_9 */
59499 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_9__NUM           1
59500
59501 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_10 */
59502 #ifndef __TX_GAIN_TAB_PAL_10_MACRO__
59503 #define __TX_GAIN_TAB_PAL_10_MACRO__
59504
59505 /* macros for field tg_table10_pal_on */
59506 #define TX_GAIN_TAB_PAL_10__TG_TABLE10_PAL_ON__SHIFT                          0
59507 #define TX_GAIN_TAB_PAL_10__TG_TABLE10_PAL_ON__WIDTH                         32
59508 #define TX_GAIN_TAB_PAL_10__TG_TABLE10_PAL_ON__MASK                 0xffffffffU
59509 #define TX_GAIN_TAB_PAL_10__TG_TABLE10_PAL_ON__READ(src) \
59510                     (u_int32_t)(src)\
59511                     & 0xffffffffU
59512 #define TX_GAIN_TAB_PAL_10__TG_TABLE10_PAL_ON__WRITE(src) \
59513                     ((u_int32_t)(src)\
59514                     & 0xffffffffU)
59515 #define TX_GAIN_TAB_PAL_10__TG_TABLE10_PAL_ON__MODIFY(dst, src) \
59516                     (dst) = ((dst) &\
59517                     ~0xffffffffU) | ((u_int32_t)(src) &\
59518                     0xffffffffU)
59519 #define TX_GAIN_TAB_PAL_10__TG_TABLE10_PAL_ON__VERIFY(src) \
59520                     (!(((u_int32_t)(src)\
59521                     & ~0xffffffffU)))
59522 #define TX_GAIN_TAB_PAL_10__TYPE                                      u_int32_t
59523 #define TX_GAIN_TAB_PAL_10__READ                                    0xffffffffU
59524 #define TX_GAIN_TAB_PAL_10__WRITE                                   0xffffffffU
59525
59526 #endif /* __TX_GAIN_TAB_PAL_10_MACRO__ */
59527
59528
59529 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_10 */
59530 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_10__NUM          1
59531
59532 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_11 */
59533 #ifndef __TX_GAIN_TAB_PAL_11_MACRO__
59534 #define __TX_GAIN_TAB_PAL_11_MACRO__
59535
59536 /* macros for field tg_table11_pal_on */
59537 #define TX_GAIN_TAB_PAL_11__TG_TABLE11_PAL_ON__SHIFT                          0
59538 #define TX_GAIN_TAB_PAL_11__TG_TABLE11_PAL_ON__WIDTH                         32
59539 #define TX_GAIN_TAB_PAL_11__TG_TABLE11_PAL_ON__MASK                 0xffffffffU
59540 #define TX_GAIN_TAB_PAL_11__TG_TABLE11_PAL_ON__READ(src) \
59541                     (u_int32_t)(src)\
59542                     & 0xffffffffU
59543 #define TX_GAIN_TAB_PAL_11__TG_TABLE11_PAL_ON__WRITE(src) \
59544                     ((u_int32_t)(src)\
59545                     & 0xffffffffU)
59546 #define TX_GAIN_TAB_PAL_11__TG_TABLE11_PAL_ON__MODIFY(dst, src) \
59547                     (dst) = ((dst) &\
59548                     ~0xffffffffU) | ((u_int32_t)(src) &\
59549                     0xffffffffU)
59550 #define TX_GAIN_TAB_PAL_11__TG_TABLE11_PAL_ON__VERIFY(src) \
59551                     (!(((u_int32_t)(src)\
59552                     & ~0xffffffffU)))
59553 #define TX_GAIN_TAB_PAL_11__TYPE                                      u_int32_t
59554 #define TX_GAIN_TAB_PAL_11__READ                                    0xffffffffU
59555 #define TX_GAIN_TAB_PAL_11__WRITE                                   0xffffffffU
59556
59557 #endif /* __TX_GAIN_TAB_PAL_11_MACRO__ */
59558
59559
59560 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_11 */
59561 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_11__NUM          1
59562
59563 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_12 */
59564 #ifndef __TX_GAIN_TAB_PAL_12_MACRO__
59565 #define __TX_GAIN_TAB_PAL_12_MACRO__
59566
59567 /* macros for field tg_table12_pal_on */
59568 #define TX_GAIN_TAB_PAL_12__TG_TABLE12_PAL_ON__SHIFT                          0
59569 #define TX_GAIN_TAB_PAL_12__TG_TABLE12_PAL_ON__WIDTH                         32
59570 #define TX_GAIN_TAB_PAL_12__TG_TABLE12_PAL_ON__MASK                 0xffffffffU
59571 #define TX_GAIN_TAB_PAL_12__TG_TABLE12_PAL_ON__READ(src) \
59572                     (u_int32_t)(src)\
59573                     & 0xffffffffU
59574 #define TX_GAIN_TAB_PAL_12__TG_TABLE12_PAL_ON__WRITE(src) \
59575                     ((u_int32_t)(src)\
59576                     & 0xffffffffU)
59577 #define TX_GAIN_TAB_PAL_12__TG_TABLE12_PAL_ON__MODIFY(dst, src) \
59578                     (dst) = ((dst) &\
59579                     ~0xffffffffU) | ((u_int32_t)(src) &\
59580                     0xffffffffU)
59581 #define TX_GAIN_TAB_PAL_12__TG_TABLE12_PAL_ON__VERIFY(src) \
59582                     (!(((u_int32_t)(src)\
59583                     & ~0xffffffffU)))
59584 #define TX_GAIN_TAB_PAL_12__TYPE                                      u_int32_t
59585 #define TX_GAIN_TAB_PAL_12__READ                                    0xffffffffU
59586 #define TX_GAIN_TAB_PAL_12__WRITE                                   0xffffffffU
59587
59588 #endif /* __TX_GAIN_TAB_PAL_12_MACRO__ */
59589
59590
59591 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_12 */
59592 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_12__NUM          1
59593
59594 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_13 */
59595 #ifndef __TX_GAIN_TAB_PAL_13_MACRO__
59596 #define __TX_GAIN_TAB_PAL_13_MACRO__
59597
59598 /* macros for field tg_table13_pal_on */
59599 #define TX_GAIN_TAB_PAL_13__TG_TABLE13_PAL_ON__SHIFT                          0
59600 #define TX_GAIN_TAB_PAL_13__TG_TABLE13_PAL_ON__WIDTH                         32
59601 #define TX_GAIN_TAB_PAL_13__TG_TABLE13_PAL_ON__MASK                 0xffffffffU
59602 #define TX_GAIN_TAB_PAL_13__TG_TABLE13_PAL_ON__READ(src) \
59603                     (u_int32_t)(src)\
59604                     & 0xffffffffU
59605 #define TX_GAIN_TAB_PAL_13__TG_TABLE13_PAL_ON__WRITE(src) \
59606                     ((u_int32_t)(src)\
59607                     & 0xffffffffU)
59608 #define TX_GAIN_TAB_PAL_13__TG_TABLE13_PAL_ON__MODIFY(dst, src) \
59609                     (dst) = ((dst) &\
59610                     ~0xffffffffU) | ((u_int32_t)(src) &\
59611                     0xffffffffU)
59612 #define TX_GAIN_TAB_PAL_13__TG_TABLE13_PAL_ON__VERIFY(src) \
59613                     (!(((u_int32_t)(src)\
59614                     & ~0xffffffffU)))
59615 #define TX_GAIN_TAB_PAL_13__TYPE                                      u_int32_t
59616 #define TX_GAIN_TAB_PAL_13__READ                                    0xffffffffU
59617 #define TX_GAIN_TAB_PAL_13__WRITE                                   0xffffffffU
59618
59619 #endif /* __TX_GAIN_TAB_PAL_13_MACRO__ */
59620
59621
59622 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_13 */
59623 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_13__NUM          1
59624
59625 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_14 */
59626 #ifndef __TX_GAIN_TAB_PAL_14_MACRO__
59627 #define __TX_GAIN_TAB_PAL_14_MACRO__
59628
59629 /* macros for field tg_table14_pal_on */
59630 #define TX_GAIN_TAB_PAL_14__TG_TABLE14_PAL_ON__SHIFT                          0
59631 #define TX_GAIN_TAB_PAL_14__TG_TABLE14_PAL_ON__WIDTH                         32
59632 #define TX_GAIN_TAB_PAL_14__TG_TABLE14_PAL_ON__MASK                 0xffffffffU
59633 #define TX_GAIN_TAB_PAL_14__TG_TABLE14_PAL_ON__READ(src) \
59634                     (u_int32_t)(src)\
59635                     & 0xffffffffU
59636 #define TX_GAIN_TAB_PAL_14__TG_TABLE14_PAL_ON__WRITE(src) \
59637                     ((u_int32_t)(src)\
59638                     & 0xffffffffU)
59639 #define TX_GAIN_TAB_PAL_14__TG_TABLE14_PAL_ON__MODIFY(dst, src) \
59640                     (dst) = ((dst) &\
59641                     ~0xffffffffU) | ((u_int32_t)(src) &\
59642                     0xffffffffU)
59643 #define TX_GAIN_TAB_PAL_14__TG_TABLE14_PAL_ON__VERIFY(src) \
59644                     (!(((u_int32_t)(src)\
59645                     & ~0xffffffffU)))
59646 #define TX_GAIN_TAB_PAL_14__TYPE                                      u_int32_t
59647 #define TX_GAIN_TAB_PAL_14__READ                                    0xffffffffU
59648 #define TX_GAIN_TAB_PAL_14__WRITE                                   0xffffffffU
59649
59650 #endif /* __TX_GAIN_TAB_PAL_14_MACRO__ */
59651
59652
59653 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_14 */
59654 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_14__NUM          1
59655
59656 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_15 */
59657 #ifndef __TX_GAIN_TAB_PAL_15_MACRO__
59658 #define __TX_GAIN_TAB_PAL_15_MACRO__
59659
59660 /* macros for field tg_table15_pal_on */
59661 #define TX_GAIN_TAB_PAL_15__TG_TABLE15_PAL_ON__SHIFT                          0
59662 #define TX_GAIN_TAB_PAL_15__TG_TABLE15_PAL_ON__WIDTH                         32
59663 #define TX_GAIN_TAB_PAL_15__TG_TABLE15_PAL_ON__MASK                 0xffffffffU
59664 #define TX_GAIN_TAB_PAL_15__TG_TABLE15_PAL_ON__READ(src) \
59665                     (u_int32_t)(src)\
59666                     & 0xffffffffU
59667 #define TX_GAIN_TAB_PAL_15__TG_TABLE15_PAL_ON__WRITE(src) \
59668                     ((u_int32_t)(src)\
59669                     & 0xffffffffU)
59670 #define TX_GAIN_TAB_PAL_15__TG_TABLE15_PAL_ON__MODIFY(dst, src) \
59671                     (dst) = ((dst) &\
59672                     ~0xffffffffU) | ((u_int32_t)(src) &\
59673                     0xffffffffU)
59674 #define TX_GAIN_TAB_PAL_15__TG_TABLE15_PAL_ON__VERIFY(src) \
59675                     (!(((u_int32_t)(src)\
59676                     & ~0xffffffffU)))
59677 #define TX_GAIN_TAB_PAL_15__TYPE                                      u_int32_t
59678 #define TX_GAIN_TAB_PAL_15__READ                                    0xffffffffU
59679 #define TX_GAIN_TAB_PAL_15__WRITE                                   0xffffffffU
59680
59681 #endif /* __TX_GAIN_TAB_PAL_15_MACRO__ */
59682
59683
59684 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_15 */
59685 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_15__NUM          1
59686
59687 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_16 */
59688 #ifndef __TX_GAIN_TAB_PAL_16_MACRO__
59689 #define __TX_GAIN_TAB_PAL_16_MACRO__
59690
59691 /* macros for field tg_table16_pal_on */
59692 #define TX_GAIN_TAB_PAL_16__TG_TABLE16_PAL_ON__SHIFT                          0
59693 #define TX_GAIN_TAB_PAL_16__TG_TABLE16_PAL_ON__WIDTH                         32
59694 #define TX_GAIN_TAB_PAL_16__TG_TABLE16_PAL_ON__MASK                 0xffffffffU
59695 #define TX_GAIN_TAB_PAL_16__TG_TABLE16_PAL_ON__READ(src) \
59696                     (u_int32_t)(src)\
59697                     & 0xffffffffU
59698 #define TX_GAIN_TAB_PAL_16__TG_TABLE16_PAL_ON__WRITE(src) \
59699                     ((u_int32_t)(src)\
59700                     & 0xffffffffU)
59701 #define TX_GAIN_TAB_PAL_16__TG_TABLE16_PAL_ON__MODIFY(dst, src) \
59702                     (dst) = ((dst) &\
59703                     ~0xffffffffU) | ((u_int32_t)(src) &\
59704                     0xffffffffU)
59705 #define TX_GAIN_TAB_PAL_16__TG_TABLE16_PAL_ON__VERIFY(src) \
59706                     (!(((u_int32_t)(src)\
59707                     & ~0xffffffffU)))
59708 #define TX_GAIN_TAB_PAL_16__TYPE                                      u_int32_t
59709 #define TX_GAIN_TAB_PAL_16__READ                                    0xffffffffU
59710 #define TX_GAIN_TAB_PAL_16__WRITE                                   0xffffffffU
59711
59712 #endif /* __TX_GAIN_TAB_PAL_16_MACRO__ */
59713
59714
59715 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_16 */
59716 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_16__NUM          1
59717
59718 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_17 */
59719 #ifndef __TX_GAIN_TAB_PAL_17_MACRO__
59720 #define __TX_GAIN_TAB_PAL_17_MACRO__
59721
59722 /* macros for field tg_table17_pal_on */
59723 #define TX_GAIN_TAB_PAL_17__TG_TABLE17_PAL_ON__SHIFT                          0
59724 #define TX_GAIN_TAB_PAL_17__TG_TABLE17_PAL_ON__WIDTH                         32
59725 #define TX_GAIN_TAB_PAL_17__TG_TABLE17_PAL_ON__MASK                 0xffffffffU
59726 #define TX_GAIN_TAB_PAL_17__TG_TABLE17_PAL_ON__READ(src) \
59727                     (u_int32_t)(src)\
59728                     & 0xffffffffU
59729 #define TX_GAIN_TAB_PAL_17__TG_TABLE17_PAL_ON__WRITE(src) \
59730                     ((u_int32_t)(src)\
59731                     & 0xffffffffU)
59732 #define TX_GAIN_TAB_PAL_17__TG_TABLE17_PAL_ON__MODIFY(dst, src) \
59733                     (dst) = ((dst) &\
59734                     ~0xffffffffU) | ((u_int32_t)(src) &\
59735                     0xffffffffU)
59736 #define TX_GAIN_TAB_PAL_17__TG_TABLE17_PAL_ON__VERIFY(src) \
59737                     (!(((u_int32_t)(src)\
59738                     & ~0xffffffffU)))
59739 #define TX_GAIN_TAB_PAL_17__TYPE                                      u_int32_t
59740 #define TX_GAIN_TAB_PAL_17__READ                                    0xffffffffU
59741 #define TX_GAIN_TAB_PAL_17__WRITE                                   0xffffffffU
59742
59743 #endif /* __TX_GAIN_TAB_PAL_17_MACRO__ */
59744
59745
59746 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_17 */
59747 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_17__NUM          1
59748
59749 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_18 */
59750 #ifndef __TX_GAIN_TAB_PAL_18_MACRO__
59751 #define __TX_GAIN_TAB_PAL_18_MACRO__
59752
59753 /* macros for field tg_table18_pal_on */
59754 #define TX_GAIN_TAB_PAL_18__TG_TABLE18_PAL_ON__SHIFT                          0
59755 #define TX_GAIN_TAB_PAL_18__TG_TABLE18_PAL_ON__WIDTH                         32
59756 #define TX_GAIN_TAB_PAL_18__TG_TABLE18_PAL_ON__MASK                 0xffffffffU
59757 #define TX_GAIN_TAB_PAL_18__TG_TABLE18_PAL_ON__READ(src) \
59758                     (u_int32_t)(src)\
59759                     & 0xffffffffU
59760 #define TX_GAIN_TAB_PAL_18__TG_TABLE18_PAL_ON__WRITE(src) \
59761                     ((u_int32_t)(src)\
59762                     & 0xffffffffU)
59763 #define TX_GAIN_TAB_PAL_18__TG_TABLE18_PAL_ON__MODIFY(dst, src) \
59764                     (dst) = ((dst) &\
59765                     ~0xffffffffU) | ((u_int32_t)(src) &\
59766                     0xffffffffU)
59767 #define TX_GAIN_TAB_PAL_18__TG_TABLE18_PAL_ON__VERIFY(src) \
59768                     (!(((u_int32_t)(src)\
59769                     & ~0xffffffffU)))
59770 #define TX_GAIN_TAB_PAL_18__TYPE                                      u_int32_t
59771 #define TX_GAIN_TAB_PAL_18__READ                                    0xffffffffU
59772 #define TX_GAIN_TAB_PAL_18__WRITE                                   0xffffffffU
59773
59774 #endif /* __TX_GAIN_TAB_PAL_18_MACRO__ */
59775
59776
59777 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_18 */
59778 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_18__NUM          1
59779
59780 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_19 */
59781 #ifndef __TX_GAIN_TAB_PAL_19_MACRO__
59782 #define __TX_GAIN_TAB_PAL_19_MACRO__
59783
59784 /* macros for field tg_table19_pal_on */
59785 #define TX_GAIN_TAB_PAL_19__TG_TABLE19_PAL_ON__SHIFT                          0
59786 #define TX_GAIN_TAB_PAL_19__TG_TABLE19_PAL_ON__WIDTH                         32
59787 #define TX_GAIN_TAB_PAL_19__TG_TABLE19_PAL_ON__MASK                 0xffffffffU
59788 #define TX_GAIN_TAB_PAL_19__TG_TABLE19_PAL_ON__READ(src) \
59789                     (u_int32_t)(src)\
59790                     & 0xffffffffU
59791 #define TX_GAIN_TAB_PAL_19__TG_TABLE19_PAL_ON__WRITE(src) \
59792                     ((u_int32_t)(src)\
59793                     & 0xffffffffU)
59794 #define TX_GAIN_TAB_PAL_19__TG_TABLE19_PAL_ON__MODIFY(dst, src) \
59795                     (dst) = ((dst) &\
59796                     ~0xffffffffU) | ((u_int32_t)(src) &\
59797                     0xffffffffU)
59798 #define TX_GAIN_TAB_PAL_19__TG_TABLE19_PAL_ON__VERIFY(src) \
59799                     (!(((u_int32_t)(src)\
59800                     & ~0xffffffffU)))
59801 #define TX_GAIN_TAB_PAL_19__TYPE                                      u_int32_t
59802 #define TX_GAIN_TAB_PAL_19__READ                                    0xffffffffU
59803 #define TX_GAIN_TAB_PAL_19__WRITE                                   0xffffffffU
59804
59805 #endif /* __TX_GAIN_TAB_PAL_19_MACRO__ */
59806
59807
59808 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_19 */
59809 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_19__NUM          1
59810
59811 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_20 */
59812 #ifndef __TX_GAIN_TAB_PAL_20_MACRO__
59813 #define __TX_GAIN_TAB_PAL_20_MACRO__
59814
59815 /* macros for field tg_table20_pal_on */
59816 #define TX_GAIN_TAB_PAL_20__TG_TABLE20_PAL_ON__SHIFT                          0
59817 #define TX_GAIN_TAB_PAL_20__TG_TABLE20_PAL_ON__WIDTH                         32
59818 #define TX_GAIN_TAB_PAL_20__TG_TABLE20_PAL_ON__MASK                 0xffffffffU
59819 #define TX_GAIN_TAB_PAL_20__TG_TABLE20_PAL_ON__READ(src) \
59820                     (u_int32_t)(src)\
59821                     & 0xffffffffU
59822 #define TX_GAIN_TAB_PAL_20__TG_TABLE20_PAL_ON__WRITE(src) \
59823                     ((u_int32_t)(src)\
59824                     & 0xffffffffU)
59825 #define TX_GAIN_TAB_PAL_20__TG_TABLE20_PAL_ON__MODIFY(dst, src) \
59826                     (dst) = ((dst) &\
59827                     ~0xffffffffU) | ((u_int32_t)(src) &\
59828                     0xffffffffU)
59829 #define TX_GAIN_TAB_PAL_20__TG_TABLE20_PAL_ON__VERIFY(src) \
59830                     (!(((u_int32_t)(src)\
59831                     & ~0xffffffffU)))
59832 #define TX_GAIN_TAB_PAL_20__TYPE                                      u_int32_t
59833 #define TX_GAIN_TAB_PAL_20__READ                                    0xffffffffU
59834 #define TX_GAIN_TAB_PAL_20__WRITE                                   0xffffffffU
59835
59836 #endif /* __TX_GAIN_TAB_PAL_20_MACRO__ */
59837
59838
59839 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_20 */
59840 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_20__NUM          1
59841
59842 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_21 */
59843 #ifndef __TX_GAIN_TAB_PAL_21_MACRO__
59844 #define __TX_GAIN_TAB_PAL_21_MACRO__
59845
59846 /* macros for field tg_table21_pal_on */
59847 #define TX_GAIN_TAB_PAL_21__TG_TABLE21_PAL_ON__SHIFT                          0
59848 #define TX_GAIN_TAB_PAL_21__TG_TABLE21_PAL_ON__WIDTH                         32
59849 #define TX_GAIN_TAB_PAL_21__TG_TABLE21_PAL_ON__MASK                 0xffffffffU
59850 #define TX_GAIN_TAB_PAL_21__TG_TABLE21_PAL_ON__READ(src) \
59851                     (u_int32_t)(src)\
59852                     & 0xffffffffU
59853 #define TX_GAIN_TAB_PAL_21__TG_TABLE21_PAL_ON__WRITE(src) \
59854                     ((u_int32_t)(src)\
59855                     & 0xffffffffU)
59856 #define TX_GAIN_TAB_PAL_21__TG_TABLE21_PAL_ON__MODIFY(dst, src) \
59857                     (dst) = ((dst) &\
59858                     ~0xffffffffU) | ((u_int32_t)(src) &\
59859                     0xffffffffU)
59860 #define TX_GAIN_TAB_PAL_21__TG_TABLE21_PAL_ON__VERIFY(src) \
59861                     (!(((u_int32_t)(src)\
59862                     & ~0xffffffffU)))
59863 #define TX_GAIN_TAB_PAL_21__TYPE                                      u_int32_t
59864 #define TX_GAIN_TAB_PAL_21__READ                                    0xffffffffU
59865 #define TX_GAIN_TAB_PAL_21__WRITE                                   0xffffffffU
59866
59867 #endif /* __TX_GAIN_TAB_PAL_21_MACRO__ */
59868
59869
59870 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_21 */
59871 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_21__NUM          1
59872
59873 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_22 */
59874 #ifndef __TX_GAIN_TAB_PAL_22_MACRO__
59875 #define __TX_GAIN_TAB_PAL_22_MACRO__
59876
59877 /* macros for field tg_table22_pal_on */
59878 #define TX_GAIN_TAB_PAL_22__TG_TABLE22_PAL_ON__SHIFT                          0
59879 #define TX_GAIN_TAB_PAL_22__TG_TABLE22_PAL_ON__WIDTH                         32
59880 #define TX_GAIN_TAB_PAL_22__TG_TABLE22_PAL_ON__MASK                 0xffffffffU
59881 #define TX_GAIN_TAB_PAL_22__TG_TABLE22_PAL_ON__READ(src) \
59882                     (u_int32_t)(src)\
59883                     & 0xffffffffU
59884 #define TX_GAIN_TAB_PAL_22__TG_TABLE22_PAL_ON__WRITE(src) \
59885                     ((u_int32_t)(src)\
59886                     & 0xffffffffU)
59887 #define TX_GAIN_TAB_PAL_22__TG_TABLE22_PAL_ON__MODIFY(dst, src) \
59888                     (dst) = ((dst) &\
59889                     ~0xffffffffU) | ((u_int32_t)(src) &\
59890                     0xffffffffU)
59891 #define TX_GAIN_TAB_PAL_22__TG_TABLE22_PAL_ON__VERIFY(src) \
59892                     (!(((u_int32_t)(src)\
59893                     & ~0xffffffffU)))
59894 #define TX_GAIN_TAB_PAL_22__TYPE                                      u_int32_t
59895 #define TX_GAIN_TAB_PAL_22__READ                                    0xffffffffU
59896 #define TX_GAIN_TAB_PAL_22__WRITE                                   0xffffffffU
59897
59898 #endif /* __TX_GAIN_TAB_PAL_22_MACRO__ */
59899
59900
59901 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_22 */
59902 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_22__NUM          1
59903
59904 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_23 */
59905 #ifndef __TX_GAIN_TAB_PAL_23_MACRO__
59906 #define __TX_GAIN_TAB_PAL_23_MACRO__
59907
59908 /* macros for field tg_table23_pal_on */
59909 #define TX_GAIN_TAB_PAL_23__TG_TABLE23_PAL_ON__SHIFT                          0
59910 #define TX_GAIN_TAB_PAL_23__TG_TABLE23_PAL_ON__WIDTH                         32
59911 #define TX_GAIN_TAB_PAL_23__TG_TABLE23_PAL_ON__MASK                 0xffffffffU
59912 #define TX_GAIN_TAB_PAL_23__TG_TABLE23_PAL_ON__READ(src) \
59913                     (u_int32_t)(src)\
59914                     & 0xffffffffU
59915 #define TX_GAIN_TAB_PAL_23__TG_TABLE23_PAL_ON__WRITE(src) \
59916                     ((u_int32_t)(src)\
59917                     & 0xffffffffU)
59918 #define TX_GAIN_TAB_PAL_23__TG_TABLE23_PAL_ON__MODIFY(dst, src) \
59919                     (dst) = ((dst) &\
59920                     ~0xffffffffU) | ((u_int32_t)(src) &\
59921                     0xffffffffU)
59922 #define TX_GAIN_TAB_PAL_23__TG_TABLE23_PAL_ON__VERIFY(src) \
59923                     (!(((u_int32_t)(src)\
59924                     & ~0xffffffffU)))
59925 #define TX_GAIN_TAB_PAL_23__TYPE                                      u_int32_t
59926 #define TX_GAIN_TAB_PAL_23__READ                                    0xffffffffU
59927 #define TX_GAIN_TAB_PAL_23__WRITE                                   0xffffffffU
59928
59929 #endif /* __TX_GAIN_TAB_PAL_23_MACRO__ */
59930
59931
59932 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_23 */
59933 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_23__NUM          1
59934
59935 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_24 */
59936 #ifndef __TX_GAIN_TAB_PAL_24_MACRO__
59937 #define __TX_GAIN_TAB_PAL_24_MACRO__
59938
59939 /* macros for field tg_table24_pal_on */
59940 #define TX_GAIN_TAB_PAL_24__TG_TABLE24_PAL_ON__SHIFT                          0
59941 #define TX_GAIN_TAB_PAL_24__TG_TABLE24_PAL_ON__WIDTH                         32
59942 #define TX_GAIN_TAB_PAL_24__TG_TABLE24_PAL_ON__MASK                 0xffffffffU
59943 #define TX_GAIN_TAB_PAL_24__TG_TABLE24_PAL_ON__READ(src) \
59944                     (u_int32_t)(src)\
59945                     & 0xffffffffU
59946 #define TX_GAIN_TAB_PAL_24__TG_TABLE24_PAL_ON__WRITE(src) \
59947                     ((u_int32_t)(src)\
59948                     & 0xffffffffU)
59949 #define TX_GAIN_TAB_PAL_24__TG_TABLE24_PAL_ON__MODIFY(dst, src) \
59950                     (dst) = ((dst) &\
59951                     ~0xffffffffU) | ((u_int32_t)(src) &\
59952                     0xffffffffU)
59953 #define TX_GAIN_TAB_PAL_24__TG_TABLE24_PAL_ON__VERIFY(src) \
59954                     (!(((u_int32_t)(src)\
59955                     & ~0xffffffffU)))
59956 #define TX_GAIN_TAB_PAL_24__TYPE                                      u_int32_t
59957 #define TX_GAIN_TAB_PAL_24__READ                                    0xffffffffU
59958 #define TX_GAIN_TAB_PAL_24__WRITE                                   0xffffffffU
59959
59960 #endif /* __TX_GAIN_TAB_PAL_24_MACRO__ */
59961
59962
59963 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_24 */
59964 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_24__NUM          1
59965
59966 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_25 */
59967 #ifndef __TX_GAIN_TAB_PAL_25_MACRO__
59968 #define __TX_GAIN_TAB_PAL_25_MACRO__
59969
59970 /* macros for field tg_table25_pal_on */
59971 #define TX_GAIN_TAB_PAL_25__TG_TABLE25_PAL_ON__SHIFT                          0
59972 #define TX_GAIN_TAB_PAL_25__TG_TABLE25_PAL_ON__WIDTH                         32
59973 #define TX_GAIN_TAB_PAL_25__TG_TABLE25_PAL_ON__MASK                 0xffffffffU
59974 #define TX_GAIN_TAB_PAL_25__TG_TABLE25_PAL_ON__READ(src) \
59975                     (u_int32_t)(src)\
59976                     & 0xffffffffU
59977 #define TX_GAIN_TAB_PAL_25__TG_TABLE25_PAL_ON__WRITE(src) \
59978                     ((u_int32_t)(src)\
59979                     & 0xffffffffU)
59980 #define TX_GAIN_TAB_PAL_25__TG_TABLE25_PAL_ON__MODIFY(dst, src) \
59981                     (dst) = ((dst) &\
59982                     ~0xffffffffU) | ((u_int32_t)(src) &\
59983                     0xffffffffU)
59984 #define TX_GAIN_TAB_PAL_25__TG_TABLE25_PAL_ON__VERIFY(src) \
59985                     (!(((u_int32_t)(src)\
59986                     & ~0xffffffffU)))
59987 #define TX_GAIN_TAB_PAL_25__TYPE                                      u_int32_t
59988 #define TX_GAIN_TAB_PAL_25__READ                                    0xffffffffU
59989 #define TX_GAIN_TAB_PAL_25__WRITE                                   0xffffffffU
59990
59991 #endif /* __TX_GAIN_TAB_PAL_25_MACRO__ */
59992
59993
59994 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_25 */
59995 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_25__NUM          1
59996
59997 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_26 */
59998 #ifndef __TX_GAIN_TAB_PAL_26_MACRO__
59999 #define __TX_GAIN_TAB_PAL_26_MACRO__
60000
60001 /* macros for field tg_table26_pal_on */
60002 #define TX_GAIN_TAB_PAL_26__TG_TABLE26_PAL_ON__SHIFT                          0
60003 #define TX_GAIN_TAB_PAL_26__TG_TABLE26_PAL_ON__WIDTH                         32
60004 #define TX_GAIN_TAB_PAL_26__TG_TABLE26_PAL_ON__MASK                 0xffffffffU
60005 #define TX_GAIN_TAB_PAL_26__TG_TABLE26_PAL_ON__READ(src) \
60006                     (u_int32_t)(src)\
60007                     & 0xffffffffU
60008 #define TX_GAIN_TAB_PAL_26__TG_TABLE26_PAL_ON__WRITE(src) \
60009                     ((u_int32_t)(src)\
60010                     & 0xffffffffU)
60011 #define TX_GAIN_TAB_PAL_26__TG_TABLE26_PAL_ON__MODIFY(dst, src) \
60012                     (dst) = ((dst) &\
60013                     ~0xffffffffU) | ((u_int32_t)(src) &\
60014                     0xffffffffU)
60015 #define TX_GAIN_TAB_PAL_26__TG_TABLE26_PAL_ON__VERIFY(src) \
60016                     (!(((u_int32_t)(src)\
60017                     & ~0xffffffffU)))
60018 #define TX_GAIN_TAB_PAL_26__TYPE                                      u_int32_t
60019 #define TX_GAIN_TAB_PAL_26__READ                                    0xffffffffU
60020 #define TX_GAIN_TAB_PAL_26__WRITE                                   0xffffffffU
60021
60022 #endif /* __TX_GAIN_TAB_PAL_26_MACRO__ */
60023
60024
60025 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_26 */
60026 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_26__NUM          1
60027
60028 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_27 */
60029 #ifndef __TX_GAIN_TAB_PAL_27_MACRO__
60030 #define __TX_GAIN_TAB_PAL_27_MACRO__
60031
60032 /* macros for field tg_table27_pal_on */
60033 #define TX_GAIN_TAB_PAL_27__TG_TABLE27_PAL_ON__SHIFT                          0
60034 #define TX_GAIN_TAB_PAL_27__TG_TABLE27_PAL_ON__WIDTH                         32
60035 #define TX_GAIN_TAB_PAL_27__TG_TABLE27_PAL_ON__MASK                 0xffffffffU
60036 #define TX_GAIN_TAB_PAL_27__TG_TABLE27_PAL_ON__READ(src) \
60037                     (u_int32_t)(src)\
60038                     & 0xffffffffU
60039 #define TX_GAIN_TAB_PAL_27__TG_TABLE27_PAL_ON__WRITE(src) \
60040                     ((u_int32_t)(src)\
60041                     & 0xffffffffU)
60042 #define TX_GAIN_TAB_PAL_27__TG_TABLE27_PAL_ON__MODIFY(dst, src) \
60043                     (dst) = ((dst) &\
60044                     ~0xffffffffU) | ((u_int32_t)(src) &\
60045                     0xffffffffU)
60046 #define TX_GAIN_TAB_PAL_27__TG_TABLE27_PAL_ON__VERIFY(src) \
60047                     (!(((u_int32_t)(src)\
60048                     & ~0xffffffffU)))
60049 #define TX_GAIN_TAB_PAL_27__TYPE                                      u_int32_t
60050 #define TX_GAIN_TAB_PAL_27__READ                                    0xffffffffU
60051 #define TX_GAIN_TAB_PAL_27__WRITE                                   0xffffffffU
60052
60053 #endif /* __TX_GAIN_TAB_PAL_27_MACRO__ */
60054
60055
60056 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_27 */
60057 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_27__NUM          1
60058
60059 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_28 */
60060 #ifndef __TX_GAIN_TAB_PAL_28_MACRO__
60061 #define __TX_GAIN_TAB_PAL_28_MACRO__
60062
60063 /* macros for field tg_table28_pal_on */
60064 #define TX_GAIN_TAB_PAL_28__TG_TABLE28_PAL_ON__SHIFT                          0
60065 #define TX_GAIN_TAB_PAL_28__TG_TABLE28_PAL_ON__WIDTH                         32
60066 #define TX_GAIN_TAB_PAL_28__TG_TABLE28_PAL_ON__MASK                 0xffffffffU
60067 #define TX_GAIN_TAB_PAL_28__TG_TABLE28_PAL_ON__READ(src) \
60068                     (u_int32_t)(src)\
60069                     & 0xffffffffU
60070 #define TX_GAIN_TAB_PAL_28__TG_TABLE28_PAL_ON__WRITE(src) \
60071                     ((u_int32_t)(src)\
60072                     & 0xffffffffU)
60073 #define TX_GAIN_TAB_PAL_28__TG_TABLE28_PAL_ON__MODIFY(dst, src) \
60074                     (dst) = ((dst) &\
60075                     ~0xffffffffU) | ((u_int32_t)(src) &\
60076                     0xffffffffU)
60077 #define TX_GAIN_TAB_PAL_28__TG_TABLE28_PAL_ON__VERIFY(src) \
60078                     (!(((u_int32_t)(src)\
60079                     & ~0xffffffffU)))
60080 #define TX_GAIN_TAB_PAL_28__TYPE                                      u_int32_t
60081 #define TX_GAIN_TAB_PAL_28__READ                                    0xffffffffU
60082 #define TX_GAIN_TAB_PAL_28__WRITE                                   0xffffffffU
60083
60084 #endif /* __TX_GAIN_TAB_PAL_28_MACRO__ */
60085
60086
60087 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_28 */
60088 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_28__NUM          1
60089
60090 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_29 */
60091 #ifndef __TX_GAIN_TAB_PAL_29_MACRO__
60092 #define __TX_GAIN_TAB_PAL_29_MACRO__
60093
60094 /* macros for field tg_table29_pal_on */
60095 #define TX_GAIN_TAB_PAL_29__TG_TABLE29_PAL_ON__SHIFT                          0
60096 #define TX_GAIN_TAB_PAL_29__TG_TABLE29_PAL_ON__WIDTH                         32
60097 #define TX_GAIN_TAB_PAL_29__TG_TABLE29_PAL_ON__MASK                 0xffffffffU
60098 #define TX_GAIN_TAB_PAL_29__TG_TABLE29_PAL_ON__READ(src) \
60099                     (u_int32_t)(src)\
60100                     & 0xffffffffU
60101 #define TX_GAIN_TAB_PAL_29__TG_TABLE29_PAL_ON__WRITE(src) \
60102                     ((u_int32_t)(src)\
60103                     & 0xffffffffU)
60104 #define TX_GAIN_TAB_PAL_29__TG_TABLE29_PAL_ON__MODIFY(dst, src) \
60105                     (dst) = ((dst) &\
60106                     ~0xffffffffU) | ((u_int32_t)(src) &\
60107                     0xffffffffU)
60108 #define TX_GAIN_TAB_PAL_29__TG_TABLE29_PAL_ON__VERIFY(src) \
60109                     (!(((u_int32_t)(src)\
60110                     & ~0xffffffffU)))
60111 #define TX_GAIN_TAB_PAL_29__TYPE                                      u_int32_t
60112 #define TX_GAIN_TAB_PAL_29__READ                                    0xffffffffU
60113 #define TX_GAIN_TAB_PAL_29__WRITE                                   0xffffffffU
60114
60115 #endif /* __TX_GAIN_TAB_PAL_29_MACRO__ */
60116
60117
60118 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_29 */
60119 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_29__NUM          1
60120
60121 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_30 */
60122 #ifndef __TX_GAIN_TAB_PAL_30_MACRO__
60123 #define __TX_GAIN_TAB_PAL_30_MACRO__
60124
60125 /* macros for field tg_table30_pal_on */
60126 #define TX_GAIN_TAB_PAL_30__TG_TABLE30_PAL_ON__SHIFT                          0
60127 #define TX_GAIN_TAB_PAL_30__TG_TABLE30_PAL_ON__WIDTH                         32
60128 #define TX_GAIN_TAB_PAL_30__TG_TABLE30_PAL_ON__MASK                 0xffffffffU
60129 #define TX_GAIN_TAB_PAL_30__TG_TABLE30_PAL_ON__READ(src) \
60130                     (u_int32_t)(src)\
60131                     & 0xffffffffU
60132 #define TX_GAIN_TAB_PAL_30__TG_TABLE30_PAL_ON__WRITE(src) \
60133                     ((u_int32_t)(src)\
60134                     & 0xffffffffU)
60135 #define TX_GAIN_TAB_PAL_30__TG_TABLE30_PAL_ON__MODIFY(dst, src) \
60136                     (dst) = ((dst) &\
60137                     ~0xffffffffU) | ((u_int32_t)(src) &\
60138                     0xffffffffU)
60139 #define TX_GAIN_TAB_PAL_30__TG_TABLE30_PAL_ON__VERIFY(src) \
60140                     (!(((u_int32_t)(src)\
60141                     & ~0xffffffffU)))
60142 #define TX_GAIN_TAB_PAL_30__TYPE                                      u_int32_t
60143 #define TX_GAIN_TAB_PAL_30__READ                                    0xffffffffU
60144 #define TX_GAIN_TAB_PAL_30__WRITE                                   0xffffffffU
60145
60146 #endif /* __TX_GAIN_TAB_PAL_30_MACRO__ */
60147
60148
60149 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_30 */
60150 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_30__NUM          1
60151
60152 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_31 */
60153 #ifndef __TX_GAIN_TAB_PAL_31_MACRO__
60154 #define __TX_GAIN_TAB_PAL_31_MACRO__
60155
60156 /* macros for field tg_table31_pal_on */
60157 #define TX_GAIN_TAB_PAL_31__TG_TABLE31_PAL_ON__SHIFT                          0
60158 #define TX_GAIN_TAB_PAL_31__TG_TABLE31_PAL_ON__WIDTH                         32
60159 #define TX_GAIN_TAB_PAL_31__TG_TABLE31_PAL_ON__MASK                 0xffffffffU
60160 #define TX_GAIN_TAB_PAL_31__TG_TABLE31_PAL_ON__READ(src) \
60161                     (u_int32_t)(src)\
60162                     & 0xffffffffU
60163 #define TX_GAIN_TAB_PAL_31__TG_TABLE31_PAL_ON__WRITE(src) \
60164                     ((u_int32_t)(src)\
60165                     & 0xffffffffU)
60166 #define TX_GAIN_TAB_PAL_31__TG_TABLE31_PAL_ON__MODIFY(dst, src) \
60167                     (dst) = ((dst) &\
60168                     ~0xffffffffU) | ((u_int32_t)(src) &\
60169                     0xffffffffU)
60170 #define TX_GAIN_TAB_PAL_31__TG_TABLE31_PAL_ON__VERIFY(src) \
60171                     (!(((u_int32_t)(src)\
60172                     & ~0xffffffffU)))
60173 #define TX_GAIN_TAB_PAL_31__TYPE                                      u_int32_t
60174 #define TX_GAIN_TAB_PAL_31__READ                                    0xffffffffU
60175 #define TX_GAIN_TAB_PAL_31__WRITE                                   0xffffffffU
60176
60177 #endif /* __TX_GAIN_TAB_PAL_31_MACRO__ */
60178
60179
60180 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_31 */
60181 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_31__NUM          1
60182
60183 /* macros for BlueprintGlobalNameSpace::tx_gain_tab_pal_32 */
60184 #ifndef __TX_GAIN_TAB_PAL_32_MACRO__
60185 #define __TX_GAIN_TAB_PAL_32_MACRO__
60186
60187 /* macros for field tg_table32_pal_on */
60188 #define TX_GAIN_TAB_PAL_32__TG_TABLE32_PAL_ON__SHIFT                          0
60189 #define TX_GAIN_TAB_PAL_32__TG_TABLE32_PAL_ON__WIDTH                         32
60190 #define TX_GAIN_TAB_PAL_32__TG_TABLE32_PAL_ON__MASK                 0xffffffffU
60191 #define TX_GAIN_TAB_PAL_32__TG_TABLE32_PAL_ON__READ(src) \
60192                     (u_int32_t)(src)\
60193                     & 0xffffffffU
60194 #define TX_GAIN_TAB_PAL_32__TG_TABLE32_PAL_ON__WRITE(src) \
60195                     ((u_int32_t)(src)\
60196                     & 0xffffffffU)
60197 #define TX_GAIN_TAB_PAL_32__TG_TABLE32_PAL_ON__MODIFY(dst, src) \
60198                     (dst) = ((dst) &\
60199                     ~0xffffffffU) | ((u_int32_t)(src) &\
60200                     0xffffffffU)
60201 #define TX_GAIN_TAB_PAL_32__TG_TABLE32_PAL_ON__VERIFY(src) \
60202                     (!(((u_int32_t)(src)\
60203                     & ~0xffffffffU)))
60204 #define TX_GAIN_TAB_PAL_32__TYPE                                      u_int32_t
60205 #define TX_GAIN_TAB_PAL_32__READ                                    0xffffffffU
60206 #define TX_GAIN_TAB_PAL_32__WRITE                                   0xffffffffU
60207
60208 #endif /* __TX_GAIN_TAB_PAL_32_MACRO__ */
60209
60210
60211 /* macros for bb_reg_block.bb_sm_reg_map.BB_tx_gain_tab_pal_32 */
60212 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TX_GAIN_TAB_PAL_32__NUM          1
60213
60214 /* macros for BlueprintGlobalNameSpace::caltx_gain_set_0 */
60215 #ifndef __CALTX_GAIN_SET_0_MACRO__
60216 #define __CALTX_GAIN_SET_0_MACRO__
60217
60218 /* macros for field caltx_gain_set_0 */
60219 #define CALTX_GAIN_SET_0__CALTX_GAIN_SET_0__SHIFT                             0
60220 #define CALTX_GAIN_SET_0__CALTX_GAIN_SET_0__WIDTH                            14
60221 #define CALTX_GAIN_SET_0__CALTX_GAIN_SET_0__MASK                    0x00003fffU
60222 #define CALTX_GAIN_SET_0__CALTX_GAIN_SET_0__READ(src) \
60223                     (u_int32_t)(src)\
60224                     & 0x00003fffU
60225 #define CALTX_GAIN_SET_0__CALTX_GAIN_SET_0__WRITE(src) \
60226                     ((u_int32_t)(src)\
60227                     & 0x00003fffU)
60228 #define CALTX_GAIN_SET_0__CALTX_GAIN_SET_0__MODIFY(dst, src) \
60229                     (dst) = ((dst) &\
60230                     ~0x00003fffU) | ((u_int32_t)(src) &\
60231                     0x00003fffU)
60232 #define CALTX_GAIN_SET_0__CALTX_GAIN_SET_0__VERIFY(src) \
60233                     (!(((u_int32_t)(src)\
60234                     & ~0x00003fffU)))
60235
60236 /* macros for field caltx_gain_set_1 */
60237 #define CALTX_GAIN_SET_0__CALTX_GAIN_SET_1__SHIFT                            14
60238 #define CALTX_GAIN_SET_0__CALTX_GAIN_SET_1__WIDTH                            14
60239 #define CALTX_GAIN_SET_0__CALTX_GAIN_SET_1__MASK                    0x0fffc000U
60240 #define CALTX_GAIN_SET_0__CALTX_GAIN_SET_1__READ(src) \
60241                     (((u_int32_t)(src)\
60242                     & 0x0fffc000U) >> 14)
60243 #define CALTX_GAIN_SET_0__CALTX_GAIN_SET_1__WRITE(src) \
60244                     (((u_int32_t)(src)\
60245                     << 14) & 0x0fffc000U)
60246 #define CALTX_GAIN_SET_0__CALTX_GAIN_SET_1__MODIFY(dst, src) \
60247                     (dst) = ((dst) &\
60248                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
60249                     14) & 0x0fffc000U)
60250 #define CALTX_GAIN_SET_0__CALTX_GAIN_SET_1__VERIFY(src) \
60251                     (!((((u_int32_t)(src)\
60252                     << 14) & ~0x0fffc000U)))
60253 #define CALTX_GAIN_SET_0__TYPE                                        u_int32_t
60254 #define CALTX_GAIN_SET_0__READ                                      0x0fffffffU
60255 #define CALTX_GAIN_SET_0__WRITE                                     0x0fffffffU
60256
60257 #endif /* __CALTX_GAIN_SET_0_MACRO__ */
60258
60259
60260 /* macros for bb_reg_block.bb_sm_reg_map.BB_caltx_gain_set_0 */
60261 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CALTX_GAIN_SET_0__NUM            1
60262
60263 /* macros for BlueprintGlobalNameSpace::caltx_gain_set_2 */
60264 #ifndef __CALTX_GAIN_SET_2_MACRO__
60265 #define __CALTX_GAIN_SET_2_MACRO__
60266
60267 /* macros for field caltx_gain_set_2 */
60268 #define CALTX_GAIN_SET_2__CALTX_GAIN_SET_2__SHIFT                             0
60269 #define CALTX_GAIN_SET_2__CALTX_GAIN_SET_2__WIDTH                            14
60270 #define CALTX_GAIN_SET_2__CALTX_GAIN_SET_2__MASK                    0x00003fffU
60271 #define CALTX_GAIN_SET_2__CALTX_GAIN_SET_2__READ(src) \
60272                     (u_int32_t)(src)\
60273                     & 0x00003fffU
60274 #define CALTX_GAIN_SET_2__CALTX_GAIN_SET_2__WRITE(src) \
60275                     ((u_int32_t)(src)\
60276                     & 0x00003fffU)
60277 #define CALTX_GAIN_SET_2__CALTX_GAIN_SET_2__MODIFY(dst, src) \
60278                     (dst) = ((dst) &\
60279                     ~0x00003fffU) | ((u_int32_t)(src) &\
60280                     0x00003fffU)
60281 #define CALTX_GAIN_SET_2__CALTX_GAIN_SET_2__VERIFY(src) \
60282                     (!(((u_int32_t)(src)\
60283                     & ~0x00003fffU)))
60284
60285 /* macros for field caltx_gain_set_3 */
60286 #define CALTX_GAIN_SET_2__CALTX_GAIN_SET_3__SHIFT                            14
60287 #define CALTX_GAIN_SET_2__CALTX_GAIN_SET_3__WIDTH                            14
60288 #define CALTX_GAIN_SET_2__CALTX_GAIN_SET_3__MASK                    0x0fffc000U
60289 #define CALTX_GAIN_SET_2__CALTX_GAIN_SET_3__READ(src) \
60290                     (((u_int32_t)(src)\
60291                     & 0x0fffc000U) >> 14)
60292 #define CALTX_GAIN_SET_2__CALTX_GAIN_SET_3__WRITE(src) \
60293                     (((u_int32_t)(src)\
60294                     << 14) & 0x0fffc000U)
60295 #define CALTX_GAIN_SET_2__CALTX_GAIN_SET_3__MODIFY(dst, src) \
60296                     (dst) = ((dst) &\
60297                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
60298                     14) & 0x0fffc000U)
60299 #define CALTX_GAIN_SET_2__CALTX_GAIN_SET_3__VERIFY(src) \
60300                     (!((((u_int32_t)(src)\
60301                     << 14) & ~0x0fffc000U)))
60302 #define CALTX_GAIN_SET_2__TYPE                                        u_int32_t
60303 #define CALTX_GAIN_SET_2__READ                                      0x0fffffffU
60304 #define CALTX_GAIN_SET_2__WRITE                                     0x0fffffffU
60305
60306 #endif /* __CALTX_GAIN_SET_2_MACRO__ */
60307
60308
60309 /* macros for bb_reg_block.bb_sm_reg_map.BB_caltx_gain_set_2 */
60310 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CALTX_GAIN_SET_2__NUM            1
60311
60312 /* macros for BlueprintGlobalNameSpace::caltx_gain_set_4 */
60313 #ifndef __CALTX_GAIN_SET_4_MACRO__
60314 #define __CALTX_GAIN_SET_4_MACRO__
60315
60316 /* macros for field caltx_gain_set_4 */
60317 #define CALTX_GAIN_SET_4__CALTX_GAIN_SET_4__SHIFT                             0
60318 #define CALTX_GAIN_SET_4__CALTX_GAIN_SET_4__WIDTH                            14
60319 #define CALTX_GAIN_SET_4__CALTX_GAIN_SET_4__MASK                    0x00003fffU
60320 #define CALTX_GAIN_SET_4__CALTX_GAIN_SET_4__READ(src) \
60321                     (u_int32_t)(src)\
60322                     & 0x00003fffU
60323 #define CALTX_GAIN_SET_4__CALTX_GAIN_SET_4__WRITE(src) \
60324                     ((u_int32_t)(src)\
60325                     & 0x00003fffU)
60326 #define CALTX_GAIN_SET_4__CALTX_GAIN_SET_4__MODIFY(dst, src) \
60327                     (dst) = ((dst) &\
60328                     ~0x00003fffU) | ((u_int32_t)(src) &\
60329                     0x00003fffU)
60330 #define CALTX_GAIN_SET_4__CALTX_GAIN_SET_4__VERIFY(src) \
60331                     (!(((u_int32_t)(src)\
60332                     & ~0x00003fffU)))
60333
60334 /* macros for field caltx_gain_set_5 */
60335 #define CALTX_GAIN_SET_4__CALTX_GAIN_SET_5__SHIFT                            14
60336 #define CALTX_GAIN_SET_4__CALTX_GAIN_SET_5__WIDTH                            14
60337 #define CALTX_GAIN_SET_4__CALTX_GAIN_SET_5__MASK                    0x0fffc000U
60338 #define CALTX_GAIN_SET_4__CALTX_GAIN_SET_5__READ(src) \
60339                     (((u_int32_t)(src)\
60340                     & 0x0fffc000U) >> 14)
60341 #define CALTX_GAIN_SET_4__CALTX_GAIN_SET_5__WRITE(src) \
60342                     (((u_int32_t)(src)\
60343                     << 14) & 0x0fffc000U)
60344 #define CALTX_GAIN_SET_4__CALTX_GAIN_SET_5__MODIFY(dst, src) \
60345                     (dst) = ((dst) &\
60346                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
60347                     14) & 0x0fffc000U)
60348 #define CALTX_GAIN_SET_4__CALTX_GAIN_SET_5__VERIFY(src) \
60349                     (!((((u_int32_t)(src)\
60350                     << 14) & ~0x0fffc000U)))
60351 #define CALTX_GAIN_SET_4__TYPE                                        u_int32_t
60352 #define CALTX_GAIN_SET_4__READ                                      0x0fffffffU
60353 #define CALTX_GAIN_SET_4__WRITE                                     0x0fffffffU
60354
60355 #endif /* __CALTX_GAIN_SET_4_MACRO__ */
60356
60357
60358 /* macros for bb_reg_block.bb_sm_reg_map.BB_caltx_gain_set_4 */
60359 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CALTX_GAIN_SET_4__NUM            1
60360
60361 /* macros for BlueprintGlobalNameSpace::caltx_gain_set_6 */
60362 #ifndef __CALTX_GAIN_SET_6_MACRO__
60363 #define __CALTX_GAIN_SET_6_MACRO__
60364
60365 /* macros for field caltx_gain_set_6 */
60366 #define CALTX_GAIN_SET_6__CALTX_GAIN_SET_6__SHIFT                             0
60367 #define CALTX_GAIN_SET_6__CALTX_GAIN_SET_6__WIDTH                            14
60368 #define CALTX_GAIN_SET_6__CALTX_GAIN_SET_6__MASK                    0x00003fffU
60369 #define CALTX_GAIN_SET_6__CALTX_GAIN_SET_6__READ(src) \
60370                     (u_int32_t)(src)\
60371                     & 0x00003fffU
60372 #define CALTX_GAIN_SET_6__CALTX_GAIN_SET_6__WRITE(src) \
60373                     ((u_int32_t)(src)\
60374                     & 0x00003fffU)
60375 #define CALTX_GAIN_SET_6__CALTX_GAIN_SET_6__MODIFY(dst, src) \
60376                     (dst) = ((dst) &\
60377                     ~0x00003fffU) | ((u_int32_t)(src) &\
60378                     0x00003fffU)
60379 #define CALTX_GAIN_SET_6__CALTX_GAIN_SET_6__VERIFY(src) \
60380                     (!(((u_int32_t)(src)\
60381                     & ~0x00003fffU)))
60382
60383 /* macros for field caltx_gain_set_7 */
60384 #define CALTX_GAIN_SET_6__CALTX_GAIN_SET_7__SHIFT                            14
60385 #define CALTX_GAIN_SET_6__CALTX_GAIN_SET_7__WIDTH                            14
60386 #define CALTX_GAIN_SET_6__CALTX_GAIN_SET_7__MASK                    0x0fffc000U
60387 #define CALTX_GAIN_SET_6__CALTX_GAIN_SET_7__READ(src) \
60388                     (((u_int32_t)(src)\
60389                     & 0x0fffc000U) >> 14)
60390 #define CALTX_GAIN_SET_6__CALTX_GAIN_SET_7__WRITE(src) \
60391                     (((u_int32_t)(src)\
60392                     << 14) & 0x0fffc000U)
60393 #define CALTX_GAIN_SET_6__CALTX_GAIN_SET_7__MODIFY(dst, src) \
60394                     (dst) = ((dst) &\
60395                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
60396                     14) & 0x0fffc000U)
60397 #define CALTX_GAIN_SET_6__CALTX_GAIN_SET_7__VERIFY(src) \
60398                     (!((((u_int32_t)(src)\
60399                     << 14) & ~0x0fffc000U)))
60400 #define CALTX_GAIN_SET_6__TYPE                                        u_int32_t
60401 #define CALTX_GAIN_SET_6__READ                                      0x0fffffffU
60402 #define CALTX_GAIN_SET_6__WRITE                                     0x0fffffffU
60403
60404 #endif /* __CALTX_GAIN_SET_6_MACRO__ */
60405
60406
60407 /* macros for bb_reg_block.bb_sm_reg_map.BB_caltx_gain_set_6 */
60408 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CALTX_GAIN_SET_6__NUM            1
60409
60410 /* macros for BlueprintGlobalNameSpace::caltx_gain_set_8 */
60411 #ifndef __CALTX_GAIN_SET_8_MACRO__
60412 #define __CALTX_GAIN_SET_8_MACRO__
60413
60414 /* macros for field caltx_gain_set_8 */
60415 #define CALTX_GAIN_SET_8__CALTX_GAIN_SET_8__SHIFT                             0
60416 #define CALTX_GAIN_SET_8__CALTX_GAIN_SET_8__WIDTH                            14
60417 #define CALTX_GAIN_SET_8__CALTX_GAIN_SET_8__MASK                    0x00003fffU
60418 #define CALTX_GAIN_SET_8__CALTX_GAIN_SET_8__READ(src) \
60419                     (u_int32_t)(src)\
60420                     & 0x00003fffU
60421 #define CALTX_GAIN_SET_8__CALTX_GAIN_SET_8__WRITE(src) \
60422                     ((u_int32_t)(src)\
60423                     & 0x00003fffU)
60424 #define CALTX_GAIN_SET_8__CALTX_GAIN_SET_8__MODIFY(dst, src) \
60425                     (dst) = ((dst) &\
60426                     ~0x00003fffU) | ((u_int32_t)(src) &\
60427                     0x00003fffU)
60428 #define CALTX_GAIN_SET_8__CALTX_GAIN_SET_8__VERIFY(src) \
60429                     (!(((u_int32_t)(src)\
60430                     & ~0x00003fffU)))
60431
60432 /* macros for field caltx_gain_set_9 */
60433 #define CALTX_GAIN_SET_8__CALTX_GAIN_SET_9__SHIFT                            14
60434 #define CALTX_GAIN_SET_8__CALTX_GAIN_SET_9__WIDTH                            14
60435 #define CALTX_GAIN_SET_8__CALTX_GAIN_SET_9__MASK                    0x0fffc000U
60436 #define CALTX_GAIN_SET_8__CALTX_GAIN_SET_9__READ(src) \
60437                     (((u_int32_t)(src)\
60438                     & 0x0fffc000U) >> 14)
60439 #define CALTX_GAIN_SET_8__CALTX_GAIN_SET_9__WRITE(src) \
60440                     (((u_int32_t)(src)\
60441                     << 14) & 0x0fffc000U)
60442 #define CALTX_GAIN_SET_8__CALTX_GAIN_SET_9__MODIFY(dst, src) \
60443                     (dst) = ((dst) &\
60444                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
60445                     14) & 0x0fffc000U)
60446 #define CALTX_GAIN_SET_8__CALTX_GAIN_SET_9__VERIFY(src) \
60447                     (!((((u_int32_t)(src)\
60448                     << 14) & ~0x0fffc000U)))
60449 #define CALTX_GAIN_SET_8__TYPE                                        u_int32_t
60450 #define CALTX_GAIN_SET_8__READ                                      0x0fffffffU
60451 #define CALTX_GAIN_SET_8__WRITE                                     0x0fffffffU
60452
60453 #endif /* __CALTX_GAIN_SET_8_MACRO__ */
60454
60455
60456 /* macros for bb_reg_block.bb_sm_reg_map.BB_caltx_gain_set_8 */
60457 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CALTX_GAIN_SET_8__NUM            1
60458
60459 /* macros for BlueprintGlobalNameSpace::caltx_gain_set_10 */
60460 #ifndef __CALTX_GAIN_SET_10_MACRO__
60461 #define __CALTX_GAIN_SET_10_MACRO__
60462
60463 /* macros for field caltx_gain_set_10 */
60464 #define CALTX_GAIN_SET_10__CALTX_GAIN_SET_10__SHIFT                           0
60465 #define CALTX_GAIN_SET_10__CALTX_GAIN_SET_10__WIDTH                          14
60466 #define CALTX_GAIN_SET_10__CALTX_GAIN_SET_10__MASK                  0x00003fffU
60467 #define CALTX_GAIN_SET_10__CALTX_GAIN_SET_10__READ(src) \
60468                     (u_int32_t)(src)\
60469                     & 0x00003fffU
60470 #define CALTX_GAIN_SET_10__CALTX_GAIN_SET_10__WRITE(src) \
60471                     ((u_int32_t)(src)\
60472                     & 0x00003fffU)
60473 #define CALTX_GAIN_SET_10__CALTX_GAIN_SET_10__MODIFY(dst, src) \
60474                     (dst) = ((dst) &\
60475                     ~0x00003fffU) | ((u_int32_t)(src) &\
60476                     0x00003fffU)
60477 #define CALTX_GAIN_SET_10__CALTX_GAIN_SET_10__VERIFY(src) \
60478                     (!(((u_int32_t)(src)\
60479                     & ~0x00003fffU)))
60480
60481 /* macros for field caltx_gain_set_11 */
60482 #define CALTX_GAIN_SET_10__CALTX_GAIN_SET_11__SHIFT                          14
60483 #define CALTX_GAIN_SET_10__CALTX_GAIN_SET_11__WIDTH                          14
60484 #define CALTX_GAIN_SET_10__CALTX_GAIN_SET_11__MASK                  0x0fffc000U
60485 #define CALTX_GAIN_SET_10__CALTX_GAIN_SET_11__READ(src) \
60486                     (((u_int32_t)(src)\
60487                     & 0x0fffc000U) >> 14)
60488 #define CALTX_GAIN_SET_10__CALTX_GAIN_SET_11__WRITE(src) \
60489                     (((u_int32_t)(src)\
60490                     << 14) & 0x0fffc000U)
60491 #define CALTX_GAIN_SET_10__CALTX_GAIN_SET_11__MODIFY(dst, src) \
60492                     (dst) = ((dst) &\
60493                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
60494                     14) & 0x0fffc000U)
60495 #define CALTX_GAIN_SET_10__CALTX_GAIN_SET_11__VERIFY(src) \
60496                     (!((((u_int32_t)(src)\
60497                     << 14) & ~0x0fffc000U)))
60498 #define CALTX_GAIN_SET_10__TYPE                                       u_int32_t
60499 #define CALTX_GAIN_SET_10__READ                                     0x0fffffffU
60500 #define CALTX_GAIN_SET_10__WRITE                                    0x0fffffffU
60501
60502 #endif /* __CALTX_GAIN_SET_10_MACRO__ */
60503
60504
60505 /* macros for bb_reg_block.bb_sm_reg_map.BB_caltx_gain_set_10 */
60506 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CALTX_GAIN_SET_10__NUM           1
60507
60508 /* macros for BlueprintGlobalNameSpace::caltx_gain_set_12 */
60509 #ifndef __CALTX_GAIN_SET_12_MACRO__
60510 #define __CALTX_GAIN_SET_12_MACRO__
60511
60512 /* macros for field caltx_gain_set_12 */
60513 #define CALTX_GAIN_SET_12__CALTX_GAIN_SET_12__SHIFT                           0
60514 #define CALTX_GAIN_SET_12__CALTX_GAIN_SET_12__WIDTH                          14
60515 #define CALTX_GAIN_SET_12__CALTX_GAIN_SET_12__MASK                  0x00003fffU
60516 #define CALTX_GAIN_SET_12__CALTX_GAIN_SET_12__READ(src) \
60517                     (u_int32_t)(src)\
60518                     & 0x00003fffU
60519 #define CALTX_GAIN_SET_12__CALTX_GAIN_SET_12__WRITE(src) \
60520                     ((u_int32_t)(src)\
60521                     & 0x00003fffU)
60522 #define CALTX_GAIN_SET_12__CALTX_GAIN_SET_12__MODIFY(dst, src) \
60523                     (dst) = ((dst) &\
60524                     ~0x00003fffU) | ((u_int32_t)(src) &\
60525                     0x00003fffU)
60526 #define CALTX_GAIN_SET_12__CALTX_GAIN_SET_12__VERIFY(src) \
60527                     (!(((u_int32_t)(src)\
60528                     & ~0x00003fffU)))
60529
60530 /* macros for field caltx_gain_set_13 */
60531 #define CALTX_GAIN_SET_12__CALTX_GAIN_SET_13__SHIFT                          14
60532 #define CALTX_GAIN_SET_12__CALTX_GAIN_SET_13__WIDTH                          14
60533 #define CALTX_GAIN_SET_12__CALTX_GAIN_SET_13__MASK                  0x0fffc000U
60534 #define CALTX_GAIN_SET_12__CALTX_GAIN_SET_13__READ(src) \
60535                     (((u_int32_t)(src)\
60536                     & 0x0fffc000U) >> 14)
60537 #define CALTX_GAIN_SET_12__CALTX_GAIN_SET_13__WRITE(src) \
60538                     (((u_int32_t)(src)\
60539                     << 14) & 0x0fffc000U)
60540 #define CALTX_GAIN_SET_12__CALTX_GAIN_SET_13__MODIFY(dst, src) \
60541                     (dst) = ((dst) &\
60542                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
60543                     14) & 0x0fffc000U)
60544 #define CALTX_GAIN_SET_12__CALTX_GAIN_SET_13__VERIFY(src) \
60545                     (!((((u_int32_t)(src)\
60546                     << 14) & ~0x0fffc000U)))
60547 #define CALTX_GAIN_SET_12__TYPE                                       u_int32_t
60548 #define CALTX_GAIN_SET_12__READ                                     0x0fffffffU
60549 #define CALTX_GAIN_SET_12__WRITE                                    0x0fffffffU
60550
60551 #endif /* __CALTX_GAIN_SET_12_MACRO__ */
60552
60553
60554 /* macros for bb_reg_block.bb_sm_reg_map.BB_caltx_gain_set_12 */
60555 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CALTX_GAIN_SET_12__NUM           1
60556
60557 /* macros for BlueprintGlobalNameSpace::caltx_gain_set_14 */
60558 #ifndef __CALTX_GAIN_SET_14_MACRO__
60559 #define __CALTX_GAIN_SET_14_MACRO__
60560
60561 /* macros for field caltx_gain_set_14 */
60562 #define CALTX_GAIN_SET_14__CALTX_GAIN_SET_14__SHIFT                           0
60563 #define CALTX_GAIN_SET_14__CALTX_GAIN_SET_14__WIDTH                          14
60564 #define CALTX_GAIN_SET_14__CALTX_GAIN_SET_14__MASK                  0x00003fffU
60565 #define CALTX_GAIN_SET_14__CALTX_GAIN_SET_14__READ(src) \
60566                     (u_int32_t)(src)\
60567                     & 0x00003fffU
60568 #define CALTX_GAIN_SET_14__CALTX_GAIN_SET_14__WRITE(src) \
60569                     ((u_int32_t)(src)\
60570                     & 0x00003fffU)
60571 #define CALTX_GAIN_SET_14__CALTX_GAIN_SET_14__MODIFY(dst, src) \
60572                     (dst) = ((dst) &\
60573                     ~0x00003fffU) | ((u_int32_t)(src) &\
60574                     0x00003fffU)
60575 #define CALTX_GAIN_SET_14__CALTX_GAIN_SET_14__VERIFY(src) \
60576                     (!(((u_int32_t)(src)\
60577                     & ~0x00003fffU)))
60578
60579 /* macros for field caltx_gain_set_15 */
60580 #define CALTX_GAIN_SET_14__CALTX_GAIN_SET_15__SHIFT                          14
60581 #define CALTX_GAIN_SET_14__CALTX_GAIN_SET_15__WIDTH                          14
60582 #define CALTX_GAIN_SET_14__CALTX_GAIN_SET_15__MASK                  0x0fffc000U
60583 #define CALTX_GAIN_SET_14__CALTX_GAIN_SET_15__READ(src) \
60584                     (((u_int32_t)(src)\
60585                     & 0x0fffc000U) >> 14)
60586 #define CALTX_GAIN_SET_14__CALTX_GAIN_SET_15__WRITE(src) \
60587                     (((u_int32_t)(src)\
60588                     << 14) & 0x0fffc000U)
60589 #define CALTX_GAIN_SET_14__CALTX_GAIN_SET_15__MODIFY(dst, src) \
60590                     (dst) = ((dst) &\
60591                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
60592                     14) & 0x0fffc000U)
60593 #define CALTX_GAIN_SET_14__CALTX_GAIN_SET_15__VERIFY(src) \
60594                     (!((((u_int32_t)(src)\
60595                     << 14) & ~0x0fffc000U)))
60596 #define CALTX_GAIN_SET_14__TYPE                                       u_int32_t
60597 #define CALTX_GAIN_SET_14__READ                                     0x0fffffffU
60598 #define CALTX_GAIN_SET_14__WRITE                                    0x0fffffffU
60599
60600 #endif /* __CALTX_GAIN_SET_14_MACRO__ */
60601
60602
60603 /* macros for bb_reg_block.bb_sm_reg_map.BB_caltx_gain_set_14 */
60604 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CALTX_GAIN_SET_14__NUM           1
60605
60606 /* macros for BlueprintGlobalNameSpace::caltx_gain_set_16 */
60607 #ifndef __CALTX_GAIN_SET_16_MACRO__
60608 #define __CALTX_GAIN_SET_16_MACRO__
60609
60610 /* macros for field caltx_gain_set_16 */
60611 #define CALTX_GAIN_SET_16__CALTX_GAIN_SET_16__SHIFT                           0
60612 #define CALTX_GAIN_SET_16__CALTX_GAIN_SET_16__WIDTH                          14
60613 #define CALTX_GAIN_SET_16__CALTX_GAIN_SET_16__MASK                  0x00003fffU
60614 #define CALTX_GAIN_SET_16__CALTX_GAIN_SET_16__READ(src) \
60615                     (u_int32_t)(src)\
60616                     & 0x00003fffU
60617 #define CALTX_GAIN_SET_16__CALTX_GAIN_SET_16__WRITE(src) \
60618                     ((u_int32_t)(src)\
60619                     & 0x00003fffU)
60620 #define CALTX_GAIN_SET_16__CALTX_GAIN_SET_16__MODIFY(dst, src) \
60621                     (dst) = ((dst) &\
60622                     ~0x00003fffU) | ((u_int32_t)(src) &\
60623                     0x00003fffU)
60624 #define CALTX_GAIN_SET_16__CALTX_GAIN_SET_16__VERIFY(src) \
60625                     (!(((u_int32_t)(src)\
60626                     & ~0x00003fffU)))
60627
60628 /* macros for field caltx_gain_set_17 */
60629 #define CALTX_GAIN_SET_16__CALTX_GAIN_SET_17__SHIFT                          14
60630 #define CALTX_GAIN_SET_16__CALTX_GAIN_SET_17__WIDTH                          14
60631 #define CALTX_GAIN_SET_16__CALTX_GAIN_SET_17__MASK                  0x0fffc000U
60632 #define CALTX_GAIN_SET_16__CALTX_GAIN_SET_17__READ(src) \
60633                     (((u_int32_t)(src)\
60634                     & 0x0fffc000U) >> 14)
60635 #define CALTX_GAIN_SET_16__CALTX_GAIN_SET_17__WRITE(src) \
60636                     (((u_int32_t)(src)\
60637                     << 14) & 0x0fffc000U)
60638 #define CALTX_GAIN_SET_16__CALTX_GAIN_SET_17__MODIFY(dst, src) \
60639                     (dst) = ((dst) &\
60640                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
60641                     14) & 0x0fffc000U)
60642 #define CALTX_GAIN_SET_16__CALTX_GAIN_SET_17__VERIFY(src) \
60643                     (!((((u_int32_t)(src)\
60644                     << 14) & ~0x0fffc000U)))
60645 #define CALTX_GAIN_SET_16__TYPE                                       u_int32_t
60646 #define CALTX_GAIN_SET_16__READ                                     0x0fffffffU
60647 #define CALTX_GAIN_SET_16__WRITE                                    0x0fffffffU
60648
60649 #endif /* __CALTX_GAIN_SET_16_MACRO__ */
60650
60651
60652 /* macros for bb_reg_block.bb_sm_reg_map.BB_caltx_gain_set_16 */
60653 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CALTX_GAIN_SET_16__NUM           1
60654
60655 /* macros for BlueprintGlobalNameSpace::caltx_gain_set_18 */
60656 #ifndef __CALTX_GAIN_SET_18_MACRO__
60657 #define __CALTX_GAIN_SET_18_MACRO__
60658
60659 /* macros for field caltx_gain_set_18 */
60660 #define CALTX_GAIN_SET_18__CALTX_GAIN_SET_18__SHIFT                           0
60661 #define CALTX_GAIN_SET_18__CALTX_GAIN_SET_18__WIDTH                          14
60662 #define CALTX_GAIN_SET_18__CALTX_GAIN_SET_18__MASK                  0x00003fffU
60663 #define CALTX_GAIN_SET_18__CALTX_GAIN_SET_18__READ(src) \
60664                     (u_int32_t)(src)\
60665                     & 0x00003fffU
60666 #define CALTX_GAIN_SET_18__CALTX_GAIN_SET_18__WRITE(src) \
60667                     ((u_int32_t)(src)\
60668                     & 0x00003fffU)
60669 #define CALTX_GAIN_SET_18__CALTX_GAIN_SET_18__MODIFY(dst, src) \
60670                     (dst) = ((dst) &\
60671                     ~0x00003fffU) | ((u_int32_t)(src) &\
60672                     0x00003fffU)
60673 #define CALTX_GAIN_SET_18__CALTX_GAIN_SET_18__VERIFY(src) \
60674                     (!(((u_int32_t)(src)\
60675                     & ~0x00003fffU)))
60676
60677 /* macros for field caltx_gain_set_19 */
60678 #define CALTX_GAIN_SET_18__CALTX_GAIN_SET_19__SHIFT                          14
60679 #define CALTX_GAIN_SET_18__CALTX_GAIN_SET_19__WIDTH                          14
60680 #define CALTX_GAIN_SET_18__CALTX_GAIN_SET_19__MASK                  0x0fffc000U
60681 #define CALTX_GAIN_SET_18__CALTX_GAIN_SET_19__READ(src) \
60682                     (((u_int32_t)(src)\
60683                     & 0x0fffc000U) >> 14)
60684 #define CALTX_GAIN_SET_18__CALTX_GAIN_SET_19__WRITE(src) \
60685                     (((u_int32_t)(src)\
60686                     << 14) & 0x0fffc000U)
60687 #define CALTX_GAIN_SET_18__CALTX_GAIN_SET_19__MODIFY(dst, src) \
60688                     (dst) = ((dst) &\
60689                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
60690                     14) & 0x0fffc000U)
60691 #define CALTX_GAIN_SET_18__CALTX_GAIN_SET_19__VERIFY(src) \
60692                     (!((((u_int32_t)(src)\
60693                     << 14) & ~0x0fffc000U)))
60694 #define CALTX_GAIN_SET_18__TYPE                                       u_int32_t
60695 #define CALTX_GAIN_SET_18__READ                                     0x0fffffffU
60696 #define CALTX_GAIN_SET_18__WRITE                                    0x0fffffffU
60697
60698 #endif /* __CALTX_GAIN_SET_18_MACRO__ */
60699
60700
60701 /* macros for bb_reg_block.bb_sm_reg_map.BB_caltx_gain_set_18 */
60702 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CALTX_GAIN_SET_18__NUM           1
60703
60704 /* macros for BlueprintGlobalNameSpace::caltx_gain_set_20 */
60705 #ifndef __CALTX_GAIN_SET_20_MACRO__
60706 #define __CALTX_GAIN_SET_20_MACRO__
60707
60708 /* macros for field caltx_gain_set_20 */
60709 #define CALTX_GAIN_SET_20__CALTX_GAIN_SET_20__SHIFT                           0
60710 #define CALTX_GAIN_SET_20__CALTX_GAIN_SET_20__WIDTH                          14
60711 #define CALTX_GAIN_SET_20__CALTX_GAIN_SET_20__MASK                  0x00003fffU
60712 #define CALTX_GAIN_SET_20__CALTX_GAIN_SET_20__READ(src) \
60713                     (u_int32_t)(src)\
60714                     & 0x00003fffU
60715 #define CALTX_GAIN_SET_20__CALTX_GAIN_SET_20__WRITE(src) \
60716                     ((u_int32_t)(src)\
60717                     & 0x00003fffU)
60718 #define CALTX_GAIN_SET_20__CALTX_GAIN_SET_20__MODIFY(dst, src) \
60719                     (dst) = ((dst) &\
60720                     ~0x00003fffU) | ((u_int32_t)(src) &\
60721                     0x00003fffU)
60722 #define CALTX_GAIN_SET_20__CALTX_GAIN_SET_20__VERIFY(src) \
60723                     (!(((u_int32_t)(src)\
60724                     & ~0x00003fffU)))
60725
60726 /* macros for field caltx_gain_set_21 */
60727 #define CALTX_GAIN_SET_20__CALTX_GAIN_SET_21__SHIFT                          14
60728 #define CALTX_GAIN_SET_20__CALTX_GAIN_SET_21__WIDTH                          14
60729 #define CALTX_GAIN_SET_20__CALTX_GAIN_SET_21__MASK                  0x0fffc000U
60730 #define CALTX_GAIN_SET_20__CALTX_GAIN_SET_21__READ(src) \
60731                     (((u_int32_t)(src)\
60732                     & 0x0fffc000U) >> 14)
60733 #define CALTX_GAIN_SET_20__CALTX_GAIN_SET_21__WRITE(src) \
60734                     (((u_int32_t)(src)\
60735                     << 14) & 0x0fffc000U)
60736 #define CALTX_GAIN_SET_20__CALTX_GAIN_SET_21__MODIFY(dst, src) \
60737                     (dst) = ((dst) &\
60738                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
60739                     14) & 0x0fffc000U)
60740 #define CALTX_GAIN_SET_20__CALTX_GAIN_SET_21__VERIFY(src) \
60741                     (!((((u_int32_t)(src)\
60742                     << 14) & ~0x0fffc000U)))
60743 #define CALTX_GAIN_SET_20__TYPE                                       u_int32_t
60744 #define CALTX_GAIN_SET_20__READ                                     0x0fffffffU
60745 #define CALTX_GAIN_SET_20__WRITE                                    0x0fffffffU
60746
60747 #endif /* __CALTX_GAIN_SET_20_MACRO__ */
60748
60749
60750 /* macros for bb_reg_block.bb_sm_reg_map.BB_caltx_gain_set_20 */
60751 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CALTX_GAIN_SET_20__NUM           1
60752
60753 /* macros for BlueprintGlobalNameSpace::caltx_gain_set_22 */
60754 #ifndef __CALTX_GAIN_SET_22_MACRO__
60755 #define __CALTX_GAIN_SET_22_MACRO__
60756
60757 /* macros for field caltx_gain_set_22 */
60758 #define CALTX_GAIN_SET_22__CALTX_GAIN_SET_22__SHIFT                           0
60759 #define CALTX_GAIN_SET_22__CALTX_GAIN_SET_22__WIDTH                          14
60760 #define CALTX_GAIN_SET_22__CALTX_GAIN_SET_22__MASK                  0x00003fffU
60761 #define CALTX_GAIN_SET_22__CALTX_GAIN_SET_22__READ(src) \
60762                     (u_int32_t)(src)\
60763                     & 0x00003fffU
60764 #define CALTX_GAIN_SET_22__CALTX_GAIN_SET_22__WRITE(src) \
60765                     ((u_int32_t)(src)\
60766                     & 0x00003fffU)
60767 #define CALTX_GAIN_SET_22__CALTX_GAIN_SET_22__MODIFY(dst, src) \
60768                     (dst) = ((dst) &\
60769                     ~0x00003fffU) | ((u_int32_t)(src) &\
60770                     0x00003fffU)
60771 #define CALTX_GAIN_SET_22__CALTX_GAIN_SET_22__VERIFY(src) \
60772                     (!(((u_int32_t)(src)\
60773                     & ~0x00003fffU)))
60774
60775 /* macros for field caltx_gain_set_23 */
60776 #define CALTX_GAIN_SET_22__CALTX_GAIN_SET_23__SHIFT                          14
60777 #define CALTX_GAIN_SET_22__CALTX_GAIN_SET_23__WIDTH                          14
60778 #define CALTX_GAIN_SET_22__CALTX_GAIN_SET_23__MASK                  0x0fffc000U
60779 #define CALTX_GAIN_SET_22__CALTX_GAIN_SET_23__READ(src) \
60780                     (((u_int32_t)(src)\
60781                     & 0x0fffc000U) >> 14)
60782 #define CALTX_GAIN_SET_22__CALTX_GAIN_SET_23__WRITE(src) \
60783                     (((u_int32_t)(src)\
60784                     << 14) & 0x0fffc000U)
60785 #define CALTX_GAIN_SET_22__CALTX_GAIN_SET_23__MODIFY(dst, src) \
60786                     (dst) = ((dst) &\
60787                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
60788                     14) & 0x0fffc000U)
60789 #define CALTX_GAIN_SET_22__CALTX_GAIN_SET_23__VERIFY(src) \
60790                     (!((((u_int32_t)(src)\
60791                     << 14) & ~0x0fffc000U)))
60792 #define CALTX_GAIN_SET_22__TYPE                                       u_int32_t
60793 #define CALTX_GAIN_SET_22__READ                                     0x0fffffffU
60794 #define CALTX_GAIN_SET_22__WRITE                                    0x0fffffffU
60795
60796 #endif /* __CALTX_GAIN_SET_22_MACRO__ */
60797
60798
60799 /* macros for bb_reg_block.bb_sm_reg_map.BB_caltx_gain_set_22 */
60800 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CALTX_GAIN_SET_22__NUM           1
60801
60802 /* macros for BlueprintGlobalNameSpace::caltx_gain_set_24 */
60803 #ifndef __CALTX_GAIN_SET_24_MACRO__
60804 #define __CALTX_GAIN_SET_24_MACRO__
60805
60806 /* macros for field caltx_gain_set_24 */
60807 #define CALTX_GAIN_SET_24__CALTX_GAIN_SET_24__SHIFT                           0
60808 #define CALTX_GAIN_SET_24__CALTX_GAIN_SET_24__WIDTH                          14
60809 #define CALTX_GAIN_SET_24__CALTX_GAIN_SET_24__MASK                  0x00003fffU
60810 #define CALTX_GAIN_SET_24__CALTX_GAIN_SET_24__READ(src) \
60811                     (u_int32_t)(src)\
60812                     & 0x00003fffU
60813 #define CALTX_GAIN_SET_24__CALTX_GAIN_SET_24__WRITE(src) \
60814                     ((u_int32_t)(src)\
60815                     & 0x00003fffU)
60816 #define CALTX_GAIN_SET_24__CALTX_GAIN_SET_24__MODIFY(dst, src) \
60817                     (dst) = ((dst) &\
60818                     ~0x00003fffU) | ((u_int32_t)(src) &\
60819                     0x00003fffU)
60820 #define CALTX_GAIN_SET_24__CALTX_GAIN_SET_24__VERIFY(src) \
60821                     (!(((u_int32_t)(src)\
60822                     & ~0x00003fffU)))
60823
60824 /* macros for field caltx_gain_set_25 */
60825 #define CALTX_GAIN_SET_24__CALTX_GAIN_SET_25__SHIFT                          14
60826 #define CALTX_GAIN_SET_24__CALTX_GAIN_SET_25__WIDTH                          14
60827 #define CALTX_GAIN_SET_24__CALTX_GAIN_SET_25__MASK                  0x0fffc000U
60828 #define CALTX_GAIN_SET_24__CALTX_GAIN_SET_25__READ(src) \
60829                     (((u_int32_t)(src)\
60830                     & 0x0fffc000U) >> 14)
60831 #define CALTX_GAIN_SET_24__CALTX_GAIN_SET_25__WRITE(src) \
60832                     (((u_int32_t)(src)\
60833                     << 14) & 0x0fffc000U)
60834 #define CALTX_GAIN_SET_24__CALTX_GAIN_SET_25__MODIFY(dst, src) \
60835                     (dst) = ((dst) &\
60836                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
60837                     14) & 0x0fffc000U)
60838 #define CALTX_GAIN_SET_24__CALTX_GAIN_SET_25__VERIFY(src) \
60839                     (!((((u_int32_t)(src)\
60840                     << 14) & ~0x0fffc000U)))
60841 #define CALTX_GAIN_SET_24__TYPE                                       u_int32_t
60842 #define CALTX_GAIN_SET_24__READ                                     0x0fffffffU
60843 #define CALTX_GAIN_SET_24__WRITE                                    0x0fffffffU
60844
60845 #endif /* __CALTX_GAIN_SET_24_MACRO__ */
60846
60847
60848 /* macros for bb_reg_block.bb_sm_reg_map.BB_caltx_gain_set_24 */
60849 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CALTX_GAIN_SET_24__NUM           1
60850
60851 /* macros for BlueprintGlobalNameSpace::caltx_gain_set_26 */
60852 #ifndef __CALTX_GAIN_SET_26_MACRO__
60853 #define __CALTX_GAIN_SET_26_MACRO__
60854
60855 /* macros for field caltx_gain_set_26 */
60856 #define CALTX_GAIN_SET_26__CALTX_GAIN_SET_26__SHIFT                           0
60857 #define CALTX_GAIN_SET_26__CALTX_GAIN_SET_26__WIDTH                          14
60858 #define CALTX_GAIN_SET_26__CALTX_GAIN_SET_26__MASK                  0x00003fffU
60859 #define CALTX_GAIN_SET_26__CALTX_GAIN_SET_26__READ(src) \
60860                     (u_int32_t)(src)\
60861                     & 0x00003fffU
60862 #define CALTX_GAIN_SET_26__CALTX_GAIN_SET_26__WRITE(src) \
60863                     ((u_int32_t)(src)\
60864                     & 0x00003fffU)
60865 #define CALTX_GAIN_SET_26__CALTX_GAIN_SET_26__MODIFY(dst, src) \
60866                     (dst) = ((dst) &\
60867                     ~0x00003fffU) | ((u_int32_t)(src) &\
60868                     0x00003fffU)
60869 #define CALTX_GAIN_SET_26__CALTX_GAIN_SET_26__VERIFY(src) \
60870                     (!(((u_int32_t)(src)\
60871                     & ~0x00003fffU)))
60872
60873 /* macros for field caltx_gain_set_27 */
60874 #define CALTX_GAIN_SET_26__CALTX_GAIN_SET_27__SHIFT                          14
60875 #define CALTX_GAIN_SET_26__CALTX_GAIN_SET_27__WIDTH                          14
60876 #define CALTX_GAIN_SET_26__CALTX_GAIN_SET_27__MASK                  0x0fffc000U
60877 #define CALTX_GAIN_SET_26__CALTX_GAIN_SET_27__READ(src) \
60878                     (((u_int32_t)(src)\
60879                     & 0x0fffc000U) >> 14)
60880 #define CALTX_GAIN_SET_26__CALTX_GAIN_SET_27__WRITE(src) \
60881                     (((u_int32_t)(src)\
60882                     << 14) & 0x0fffc000U)
60883 #define CALTX_GAIN_SET_26__CALTX_GAIN_SET_27__MODIFY(dst, src) \
60884                     (dst) = ((dst) &\
60885                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
60886                     14) & 0x0fffc000U)
60887 #define CALTX_GAIN_SET_26__CALTX_GAIN_SET_27__VERIFY(src) \
60888                     (!((((u_int32_t)(src)\
60889                     << 14) & ~0x0fffc000U)))
60890 #define CALTX_GAIN_SET_26__TYPE                                       u_int32_t
60891 #define CALTX_GAIN_SET_26__READ                                     0x0fffffffU
60892 #define CALTX_GAIN_SET_26__WRITE                                    0x0fffffffU
60893
60894 #endif /* __CALTX_GAIN_SET_26_MACRO__ */
60895
60896
60897 /* macros for bb_reg_block.bb_sm_reg_map.BB_caltx_gain_set_26 */
60898 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CALTX_GAIN_SET_26__NUM           1
60899
60900 /* macros for BlueprintGlobalNameSpace::caltx_gain_set_28 */
60901 #ifndef __CALTX_GAIN_SET_28_MACRO__
60902 #define __CALTX_GAIN_SET_28_MACRO__
60903
60904 /* macros for field caltx_gain_set_28 */
60905 #define CALTX_GAIN_SET_28__CALTX_GAIN_SET_28__SHIFT                           0
60906 #define CALTX_GAIN_SET_28__CALTX_GAIN_SET_28__WIDTH                          14
60907 #define CALTX_GAIN_SET_28__CALTX_GAIN_SET_28__MASK                  0x00003fffU
60908 #define CALTX_GAIN_SET_28__CALTX_GAIN_SET_28__READ(src) \
60909                     (u_int32_t)(src)\
60910                     & 0x00003fffU
60911 #define CALTX_GAIN_SET_28__CALTX_GAIN_SET_28__WRITE(src) \
60912                     ((u_int32_t)(src)\
60913                     & 0x00003fffU)
60914 #define CALTX_GAIN_SET_28__CALTX_GAIN_SET_28__MODIFY(dst, src) \
60915                     (dst) = ((dst) &\
60916                     ~0x00003fffU) | ((u_int32_t)(src) &\
60917                     0x00003fffU)
60918 #define CALTX_GAIN_SET_28__CALTX_GAIN_SET_28__VERIFY(src) \
60919                     (!(((u_int32_t)(src)\
60920                     & ~0x00003fffU)))
60921
60922 /* macros for field caltx_gain_set_29 */
60923 #define CALTX_GAIN_SET_28__CALTX_GAIN_SET_29__SHIFT                          14
60924 #define CALTX_GAIN_SET_28__CALTX_GAIN_SET_29__WIDTH                          14
60925 #define CALTX_GAIN_SET_28__CALTX_GAIN_SET_29__MASK                  0x0fffc000U
60926 #define CALTX_GAIN_SET_28__CALTX_GAIN_SET_29__READ(src) \
60927                     (((u_int32_t)(src)\
60928                     & 0x0fffc000U) >> 14)
60929 #define CALTX_GAIN_SET_28__CALTX_GAIN_SET_29__WRITE(src) \
60930                     (((u_int32_t)(src)\
60931                     << 14) & 0x0fffc000U)
60932 #define CALTX_GAIN_SET_28__CALTX_GAIN_SET_29__MODIFY(dst, src) \
60933                     (dst) = ((dst) &\
60934                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
60935                     14) & 0x0fffc000U)
60936 #define CALTX_GAIN_SET_28__CALTX_GAIN_SET_29__VERIFY(src) \
60937                     (!((((u_int32_t)(src)\
60938                     << 14) & ~0x0fffc000U)))
60939 #define CALTX_GAIN_SET_28__TYPE                                       u_int32_t
60940 #define CALTX_GAIN_SET_28__READ                                     0x0fffffffU
60941 #define CALTX_GAIN_SET_28__WRITE                                    0x0fffffffU
60942
60943 #endif /* __CALTX_GAIN_SET_28_MACRO__ */
60944
60945
60946 /* macros for bb_reg_block.bb_sm_reg_map.BB_caltx_gain_set_28 */
60947 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CALTX_GAIN_SET_28__NUM           1
60948
60949 /* macros for BlueprintGlobalNameSpace::caltx_gain_set_30 */
60950 #ifndef __CALTX_GAIN_SET_30_MACRO__
60951 #define __CALTX_GAIN_SET_30_MACRO__
60952
60953 /* macros for field caltx_gain_set_30 */
60954 #define CALTX_GAIN_SET_30__CALTX_GAIN_SET_30__SHIFT                           0
60955 #define CALTX_GAIN_SET_30__CALTX_GAIN_SET_30__WIDTH                          14
60956 #define CALTX_GAIN_SET_30__CALTX_GAIN_SET_30__MASK                  0x00003fffU
60957 #define CALTX_GAIN_SET_30__CALTX_GAIN_SET_30__READ(src) \
60958                     (u_int32_t)(src)\
60959                     & 0x00003fffU
60960 #define CALTX_GAIN_SET_30__CALTX_GAIN_SET_30__WRITE(src) \
60961                     ((u_int32_t)(src)\
60962                     & 0x00003fffU)
60963 #define CALTX_GAIN_SET_30__CALTX_GAIN_SET_30__MODIFY(dst, src) \
60964                     (dst) = ((dst) &\
60965                     ~0x00003fffU) | ((u_int32_t)(src) &\
60966                     0x00003fffU)
60967 #define CALTX_GAIN_SET_30__CALTX_GAIN_SET_30__VERIFY(src) \
60968                     (!(((u_int32_t)(src)\
60969                     & ~0x00003fffU)))
60970
60971 /* macros for field caltx_gain_set_31 */
60972 #define CALTX_GAIN_SET_30__CALTX_GAIN_SET_31__SHIFT                          14
60973 #define CALTX_GAIN_SET_30__CALTX_GAIN_SET_31__WIDTH                          14
60974 #define CALTX_GAIN_SET_30__CALTX_GAIN_SET_31__MASK                  0x0fffc000U
60975 #define CALTX_GAIN_SET_30__CALTX_GAIN_SET_31__READ(src) \
60976                     (((u_int32_t)(src)\
60977                     & 0x0fffc000U) >> 14)
60978 #define CALTX_GAIN_SET_30__CALTX_GAIN_SET_31__WRITE(src) \
60979                     (((u_int32_t)(src)\
60980                     << 14) & 0x0fffc000U)
60981 #define CALTX_GAIN_SET_30__CALTX_GAIN_SET_31__MODIFY(dst, src) \
60982                     (dst) = ((dst) &\
60983                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
60984                     14) & 0x0fffc000U)
60985 #define CALTX_GAIN_SET_30__CALTX_GAIN_SET_31__VERIFY(src) \
60986                     (!((((u_int32_t)(src)\
60987                     << 14) & ~0x0fffc000U)))
60988 #define CALTX_GAIN_SET_30__TYPE                                       u_int32_t
60989 #define CALTX_GAIN_SET_30__READ                                     0x0fffffffU
60990 #define CALTX_GAIN_SET_30__WRITE                                    0x0fffffffU
60991
60992 #endif /* __CALTX_GAIN_SET_30_MACRO__ */
60993
60994
60995 /* macros for bb_reg_block.bb_sm_reg_map.BB_caltx_gain_set_30 */
60996 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CALTX_GAIN_SET_30__NUM           1
60997
60998 /* macros for BlueprintGlobalNameSpace::txiqcal_start */
60999 #ifndef __TXIQCAL_START_MACRO__
61000 #define __TXIQCAL_START_MACRO__
61001
61002 /* macros for field do_tx_iqcal */
61003 /* Moved to 0xa5c4[31] in Poseidon */
61004 #define TXIQCAL_START__DO_TX_IQCAL__SHIFT                                     0
61005 #define TXIQCAL_START__DO_TX_IQCAL__WIDTH                                     1
61006 #define TXIQCAL_START__DO_TX_IQCAL__MASK                            0x00000001U
61007 #define TXIQCAL_START__DO_TX_IQCAL__READ(src)    (u_int32_t)(src) & 0x00000001U
61008 #define TXIQCAL_START__DO_TX_IQCAL__WRITE(src) ((u_int32_t)(src) & 0x00000001U)
61009 #define TXIQCAL_START__DO_TX_IQCAL__MODIFY(dst, src) \
61010                     (dst) = ((dst) &\
61011                     ~0x00000001U) | ((u_int32_t)(src) &\
61012                     0x00000001U)
61013 #define TXIQCAL_START__DO_TX_IQCAL__VERIFY(src) \
61014                     (!(((u_int32_t)(src)\
61015                     & ~0x00000001U)))
61016 #define TXIQCAL_START__DO_TX_IQCAL__SET(dst) \
61017                     (dst) = ((dst) &\
61018                     ~0x00000001U) | (u_int32_t)(1)
61019 #define TXIQCAL_START__DO_TX_IQCAL__CLR(dst) \
61020                     (dst) = ((dst) &\
61021                     ~0x00000001U) | (u_int32_t)(0)
61022 #define TXIQCAL_START__TYPE                                           u_int32_t
61023 #define TXIQCAL_START__READ                                         0x00000001U
61024 #define TXIQCAL_START__WRITE                                        0x00000001U
61025
61026 #endif /* __TXIQCAL_START_MACRO__ */
61027
61028
61029 /* macros for bb_reg_block.bb_sm_reg_map.BB_txiqcal_start */
61030 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TXIQCAL_START__NUM               1
61031
61032 /* macros for BlueprintGlobalNameSpace::txiqcal_control_0 */
61033 #ifndef __TXIQCAL_CONTROL_0_MACRO__
61034 #define __TXIQCAL_CONTROL_0_MACRO__
61035
61036 /* macros for field iqc_tx_table_sel */
61037 #define TXIQCAL_CONTROL_0__IQC_TX_TABLE_SEL__SHIFT                            0
61038 #define TXIQCAL_CONTROL_0__IQC_TX_TABLE_SEL__WIDTH                            1
61039 #define TXIQCAL_CONTROL_0__IQC_TX_TABLE_SEL__MASK                   0x00000001U
61040 #define TXIQCAL_CONTROL_0__IQC_TX_TABLE_SEL__READ(src) \
61041                     (u_int32_t)(src)\
61042                     & 0x00000001U
61043 #define TXIQCAL_CONTROL_0__IQC_TX_TABLE_SEL__WRITE(src) \
61044                     ((u_int32_t)(src)\
61045                     & 0x00000001U)
61046 #define TXIQCAL_CONTROL_0__IQC_TX_TABLE_SEL__MODIFY(dst, src) \
61047                     (dst) = ((dst) &\
61048                     ~0x00000001U) | ((u_int32_t)(src) &\
61049                     0x00000001U)
61050 #define TXIQCAL_CONTROL_0__IQC_TX_TABLE_SEL__VERIFY(src) \
61051                     (!(((u_int32_t)(src)\
61052                     & ~0x00000001U)))
61053 #define TXIQCAL_CONTROL_0__IQC_TX_TABLE_SEL__SET(dst) \
61054                     (dst) = ((dst) &\
61055                     ~0x00000001U) | (u_int32_t)(1)
61056 #define TXIQCAL_CONTROL_0__IQC_TX_TABLE_SEL__CLR(dst) \
61057                     (dst) = ((dst) &\
61058                     ~0x00000001U) | (u_int32_t)(0)
61059
61060 /* macros for field base_tx_tone_db */
61061 #define TXIQCAL_CONTROL_0__BASE_TX_TONE_DB__SHIFT                             1
61062 #define TXIQCAL_CONTROL_0__BASE_TX_TONE_DB__WIDTH                             6
61063 #define TXIQCAL_CONTROL_0__BASE_TX_TONE_DB__MASK                    0x0000007eU
61064 #define TXIQCAL_CONTROL_0__BASE_TX_TONE_DB__READ(src) \
61065                     (((u_int32_t)(src)\
61066                     & 0x0000007eU) >> 1)
61067 #define TXIQCAL_CONTROL_0__BASE_TX_TONE_DB__WRITE(src) \
61068                     (((u_int32_t)(src)\
61069                     << 1) & 0x0000007eU)
61070 #define TXIQCAL_CONTROL_0__BASE_TX_TONE_DB__MODIFY(dst, src) \
61071                     (dst) = ((dst) &\
61072                     ~0x0000007eU) | (((u_int32_t)(src) <<\
61073                     1) & 0x0000007eU)
61074 #define TXIQCAL_CONTROL_0__BASE_TX_TONE_DB__VERIFY(src) \
61075                     (!((((u_int32_t)(src)\
61076                     << 1) & ~0x0000007eU)))
61077
61078 /* macros for field max_tx_tone_gain */
61079 #define TXIQCAL_CONTROL_0__MAX_TX_TONE_GAIN__SHIFT                            7
61080 #define TXIQCAL_CONTROL_0__MAX_TX_TONE_GAIN__WIDTH                            6
61081 #define TXIQCAL_CONTROL_0__MAX_TX_TONE_GAIN__MASK                   0x00001f80U
61082 #define TXIQCAL_CONTROL_0__MAX_TX_TONE_GAIN__READ(src) \
61083                     (((u_int32_t)(src)\
61084                     & 0x00001f80U) >> 7)
61085 #define TXIQCAL_CONTROL_0__MAX_TX_TONE_GAIN__WRITE(src) \
61086                     (((u_int32_t)(src)\
61087                     << 7) & 0x00001f80U)
61088 #define TXIQCAL_CONTROL_0__MAX_TX_TONE_GAIN__MODIFY(dst, src) \
61089                     (dst) = ((dst) &\
61090                     ~0x00001f80U) | (((u_int32_t)(src) <<\
61091                     7) & 0x00001f80U)
61092 #define TXIQCAL_CONTROL_0__MAX_TX_TONE_GAIN__VERIFY(src) \
61093                     (!((((u_int32_t)(src)\
61094                     << 7) & ~0x00001f80U)))
61095
61096 /* macros for field min_tx_tone_gain */
61097 #define TXIQCAL_CONTROL_0__MIN_TX_TONE_GAIN__SHIFT                           13
61098 #define TXIQCAL_CONTROL_0__MIN_TX_TONE_GAIN__WIDTH                            6
61099 #define TXIQCAL_CONTROL_0__MIN_TX_TONE_GAIN__MASK                   0x0007e000U
61100 #define TXIQCAL_CONTROL_0__MIN_TX_TONE_GAIN__READ(src) \
61101                     (((u_int32_t)(src)\
61102                     & 0x0007e000U) >> 13)
61103 #define TXIQCAL_CONTROL_0__MIN_TX_TONE_GAIN__WRITE(src) \
61104                     (((u_int32_t)(src)\
61105                     << 13) & 0x0007e000U)
61106 #define TXIQCAL_CONTROL_0__MIN_TX_TONE_GAIN__MODIFY(dst, src) \
61107                     (dst) = ((dst) &\
61108                     ~0x0007e000U) | (((u_int32_t)(src) <<\
61109                     13) & 0x0007e000U)
61110 #define TXIQCAL_CONTROL_0__MIN_TX_TONE_GAIN__VERIFY(src) \
61111                     (!((((u_int32_t)(src)\
61112                     << 13) & ~0x0007e000U)))
61113
61114 /* macros for field caltxshift_delay */
61115 #define TXIQCAL_CONTROL_0__CALTXSHIFT_DELAY__SHIFT                           19
61116 #define TXIQCAL_CONTROL_0__CALTXSHIFT_DELAY__WIDTH                            4
61117 #define TXIQCAL_CONTROL_0__CALTXSHIFT_DELAY__MASK                   0x00780000U
61118 #define TXIQCAL_CONTROL_0__CALTXSHIFT_DELAY__READ(src) \
61119                     (((u_int32_t)(src)\
61120                     & 0x00780000U) >> 19)
61121 #define TXIQCAL_CONTROL_0__CALTXSHIFT_DELAY__WRITE(src) \
61122                     (((u_int32_t)(src)\
61123                     << 19) & 0x00780000U)
61124 #define TXIQCAL_CONTROL_0__CALTXSHIFT_DELAY__MODIFY(dst, src) \
61125                     (dst) = ((dst) &\
61126                     ~0x00780000U) | (((u_int32_t)(src) <<\
61127                     19) & 0x00780000U)
61128 #define TXIQCAL_CONTROL_0__CALTXSHIFT_DELAY__VERIFY(src) \
61129                     (!((((u_int32_t)(src)\
61130                     << 19) & ~0x00780000U)))
61131
61132 /* macros for field loopback_delay */
61133 #define TXIQCAL_CONTROL_0__LOOPBACK_DELAY__SHIFT                             23
61134 #define TXIQCAL_CONTROL_0__LOOPBACK_DELAY__WIDTH                              7
61135 #define TXIQCAL_CONTROL_0__LOOPBACK_DELAY__MASK                     0x3f800000U
61136 #define TXIQCAL_CONTROL_0__LOOPBACK_DELAY__READ(src) \
61137                     (((u_int32_t)(src)\
61138                     & 0x3f800000U) >> 23)
61139 #define TXIQCAL_CONTROL_0__LOOPBACK_DELAY__WRITE(src) \
61140                     (((u_int32_t)(src)\
61141                     << 23) & 0x3f800000U)
61142 #define TXIQCAL_CONTROL_0__LOOPBACK_DELAY__MODIFY(dst, src) \
61143                     (dst) = ((dst) &\
61144                     ~0x3f800000U) | (((u_int32_t)(src) <<\
61145                     23) & 0x3f800000U)
61146 #define TXIQCAL_CONTROL_0__LOOPBACK_DELAY__VERIFY(src) \
61147                     (!((((u_int32_t)(src)\
61148                     << 23) & ~0x3f800000U)))
61149
61150 /* macros for field enable_combined_carr_iq_cal */
61151 #define TXIQCAL_CONTROL_0__ENABLE_COMBINED_CARR_IQ_CAL__SHIFT                30
61152 #define TXIQCAL_CONTROL_0__ENABLE_COMBINED_CARR_IQ_CAL__WIDTH                 1
61153 #define TXIQCAL_CONTROL_0__ENABLE_COMBINED_CARR_IQ_CAL__MASK        0x40000000U
61154 #define TXIQCAL_CONTROL_0__ENABLE_COMBINED_CARR_IQ_CAL__READ(src) \
61155                     (((u_int32_t)(src)\
61156                     & 0x40000000U) >> 30)
61157 #define TXIQCAL_CONTROL_0__ENABLE_COMBINED_CARR_IQ_CAL__WRITE(src) \
61158                     (((u_int32_t)(src)\
61159                     << 30) & 0x40000000U)
61160 #define TXIQCAL_CONTROL_0__ENABLE_COMBINED_CARR_IQ_CAL__MODIFY(dst, src) \
61161                     (dst) = ((dst) &\
61162                     ~0x40000000U) | (((u_int32_t)(src) <<\
61163                     30) & 0x40000000U)
61164 #define TXIQCAL_CONTROL_0__ENABLE_COMBINED_CARR_IQ_CAL__VERIFY(src) \
61165                     (!((((u_int32_t)(src)\
61166                     << 30) & ~0x40000000U)))
61167 #define TXIQCAL_CONTROL_0__ENABLE_COMBINED_CARR_IQ_CAL__SET(dst) \
61168                     (dst) = ((dst) &\
61169                     ~0x40000000U) | ((u_int32_t)(1) << 30)
61170 #define TXIQCAL_CONTROL_0__ENABLE_COMBINED_CARR_IQ_CAL__CLR(dst) \
61171                     (dst) = ((dst) &\
61172                     ~0x40000000U) | ((u_int32_t)(0) << 30)
61173 //#define TXIQCAL_CONTROL_0__TYPE                                       u_int32_t
61174 //#define TXIQCAL_CONTROL_0__READ                                     0x7fffffffU
61175 //#define TXIQCAL_CONTROL_0__WRITE                                    0x7fffffffU
61176
61177 #endif /* __TXIQCAL_CONTROL_0_MACRO__ */
61178
61179
61180 /* macros for bb_reg_block.bb_sm_reg_map.BB_txiqcal_control_0 */
61181 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TXIQCAL_CONTROL_0__NUM           1
61182
61183 /* macros for BlueprintGlobalNameSpace::txiqcal_control_1 */
61184 #ifndef __TXIQCAL_CONTROL_1_MACRO__
61185 #define __TXIQCAL_CONTROL_1_MACRO__
61186
61187 /* macros for field rx_init_gain_db */
61188 #define TXIQCAL_CONTROL_1__RX_INIT_GAIN_DB__SHIFT                             0
61189 #define TXIQCAL_CONTROL_1__RX_INIT_GAIN_DB__WIDTH                             6
61190 #define TXIQCAL_CONTROL_1__RX_INIT_GAIN_DB__MASK                    0x0000003fU
61191 #define TXIQCAL_CONTROL_1__RX_INIT_GAIN_DB__READ(src) \
61192                     (u_int32_t)(src)\
61193                     & 0x0000003fU
61194 #define TXIQCAL_CONTROL_1__RX_INIT_GAIN_DB__WRITE(src) \
61195                     ((u_int32_t)(src)\
61196                     & 0x0000003fU)
61197 #define TXIQCAL_CONTROL_1__RX_INIT_GAIN_DB__MODIFY(dst, src) \
61198                     (dst) = ((dst) &\
61199                     ~0x0000003fU) | ((u_int32_t)(src) &\
61200                     0x0000003fU)
61201 #define TXIQCAL_CONTROL_1__RX_INIT_GAIN_DB__VERIFY(src) \
61202                     (!(((u_int32_t)(src)\
61203                     & ~0x0000003fU)))
61204
61205 /* macros for field max_rx_gain_db */
61206 #define TXIQCAL_CONTROL_1__MAX_RX_GAIN_DB__SHIFT                              6
61207 #define TXIQCAL_CONTROL_1__MAX_RX_GAIN_DB__WIDTH                              6
61208 #define TXIQCAL_CONTROL_1__MAX_RX_GAIN_DB__MASK                     0x00000fc0U
61209 #define TXIQCAL_CONTROL_1__MAX_RX_GAIN_DB__READ(src) \
61210                     (((u_int32_t)(src)\
61211                     & 0x00000fc0U) >> 6)
61212 #define TXIQCAL_CONTROL_1__MAX_RX_GAIN_DB__WRITE(src) \
61213                     (((u_int32_t)(src)\
61214                     << 6) & 0x00000fc0U)
61215 #define TXIQCAL_CONTROL_1__MAX_RX_GAIN_DB__MODIFY(dst, src) \
61216                     (dst) = ((dst) &\
61217                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
61218                     6) & 0x00000fc0U)
61219 #define TXIQCAL_CONTROL_1__MAX_RX_GAIN_DB__VERIFY(src) \
61220                     (!((((u_int32_t)(src)\
61221                     << 6) & ~0x00000fc0U)))
61222
61223 /* macros for field min_rx_gain_db */
61224 #define TXIQCAL_CONTROL_1__MIN_RX_GAIN_DB__SHIFT                             12
61225 #define TXIQCAL_CONTROL_1__MIN_RX_GAIN_DB__WIDTH                              6
61226 #define TXIQCAL_CONTROL_1__MIN_RX_GAIN_DB__MASK                     0x0003f000U
61227 #define TXIQCAL_CONTROL_1__MIN_RX_GAIN_DB__READ(src) \
61228                     (((u_int32_t)(src)\
61229                     & 0x0003f000U) >> 12)
61230 #define TXIQCAL_CONTROL_1__MIN_RX_GAIN_DB__WRITE(src) \
61231                     (((u_int32_t)(src)\
61232                     << 12) & 0x0003f000U)
61233 #define TXIQCAL_CONTROL_1__MIN_RX_GAIN_DB__MODIFY(dst, src) \
61234                     (dst) = ((dst) &\
61235                     ~0x0003f000U) | (((u_int32_t)(src) <<\
61236                     12) & 0x0003f000U)
61237 #define TXIQCAL_CONTROL_1__MIN_RX_GAIN_DB__VERIFY(src) \
61238                     (!((((u_int32_t)(src)\
61239                     << 12) & ~0x0003f000U)))
61240
61241 /* macros for field iqcorr_i_q_coff_delpt */
61242 #define TXIQCAL_CONTROL_1__IQCORR_I_Q_COFF_DELPT__SHIFT                      18
61243 #define TXIQCAL_CONTROL_1__IQCORR_I_Q_COFF_DELPT__WIDTH                       7
61244 #define TXIQCAL_CONTROL_1__IQCORR_I_Q_COFF_DELPT__MASK              0x01fc0000U
61245 #define TXIQCAL_CONTROL_1__IQCORR_I_Q_COFF_DELPT__READ(src) \
61246                     (((u_int32_t)(src)\
61247                     & 0x01fc0000U) >> 18)
61248 #define TXIQCAL_CONTROL_1__IQCORR_I_Q_COFF_DELPT__WRITE(src) \
61249                     (((u_int32_t)(src)\
61250                     << 18) & 0x01fc0000U)
61251 #define TXIQCAL_CONTROL_1__IQCORR_I_Q_COFF_DELPT__MODIFY(dst, src) \
61252                     (dst) = ((dst) &\
61253                     ~0x01fc0000U) | (((u_int32_t)(src) <<\
61254                     18) & 0x01fc0000U)
61255 #define TXIQCAL_CONTROL_1__IQCORR_I_Q_COFF_DELPT__VERIFY(src) \
61256                     (!((((u_int32_t)(src)\
61257                     << 18) & ~0x01fc0000U)))
61258 #define TXIQCAL_CONTROL_1__TYPE                                       u_int32_t
61259 #define TXIQCAL_CONTROL_1__READ                                     0x01ffffffU
61260 #define TXIQCAL_CONTROL_1__WRITE                                    0x01ffffffU
61261
61262 #endif /* __TXIQCAL_CONTROL_1_MACRO__ */
61263
61264
61265 /* macros for bb_reg_block.bb_sm_reg_map.BB_txiqcal_control_1 */
61266 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TXIQCAL_CONTROL_1__NUM           1
61267
61268 /* macros for BlueprintGlobalNameSpace::txiqcal_control_2 */
61269 #ifndef __TXIQCAL_CONTROL_2_MACRO__
61270 #define __TXIQCAL_CONTROL_2_MACRO__
61271
61272 /* macros for field iqc_forced_pagain */
61273 #define TXIQCAL_CONTROL_2__IQC_FORCED_PAGAIN__SHIFT                           0
61274 #define TXIQCAL_CONTROL_2__IQC_FORCED_PAGAIN__WIDTH                           4
61275 #define TXIQCAL_CONTROL_2__IQC_FORCED_PAGAIN__MASK                  0x0000000fU
61276 #define TXIQCAL_CONTROL_2__IQC_FORCED_PAGAIN__READ(src) \
61277                     (u_int32_t)(src)\
61278                     & 0x0000000fU
61279 #define TXIQCAL_CONTROL_2__IQC_FORCED_PAGAIN__WRITE(src) \
61280                     ((u_int32_t)(src)\
61281                     & 0x0000000fU)
61282 #define TXIQCAL_CONTROL_2__IQC_FORCED_PAGAIN__MODIFY(dst, src) \
61283                     (dst) = ((dst) &\
61284                     ~0x0000000fU) | ((u_int32_t)(src) &\
61285                     0x0000000fU)
61286 #define TXIQCAL_CONTROL_2__IQC_FORCED_PAGAIN__VERIFY(src) \
61287                     (!(((u_int32_t)(src)\
61288                     & ~0x0000000fU)))
61289
61290 /* macros for field iqcal_min_tx_gain */
61291 #define TXIQCAL_CONTROL_2__IQCAL_MIN_TX_GAIN__SHIFT                           4
61292 #define TXIQCAL_CONTROL_2__IQCAL_MIN_TX_GAIN__WIDTH                           5
61293 #define TXIQCAL_CONTROL_2__IQCAL_MIN_TX_GAIN__MASK                  0x000001f0U
61294 #define TXIQCAL_CONTROL_2__IQCAL_MIN_TX_GAIN__READ(src) \
61295                     (((u_int32_t)(src)\
61296                     & 0x000001f0U) >> 4)
61297 #define TXIQCAL_CONTROL_2__IQCAL_MIN_TX_GAIN__WRITE(src) \
61298                     (((u_int32_t)(src)\
61299                     << 4) & 0x000001f0U)
61300 #define TXIQCAL_CONTROL_2__IQCAL_MIN_TX_GAIN__MODIFY(dst, src) \
61301                     (dst) = ((dst) &\
61302                     ~0x000001f0U) | (((u_int32_t)(src) <<\
61303                     4) & 0x000001f0U)
61304 #define TXIQCAL_CONTROL_2__IQCAL_MIN_TX_GAIN__VERIFY(src) \
61305                     (!((((u_int32_t)(src)\
61306                     << 4) & ~0x000001f0U)))
61307
61308 /* macros for field iqcal_max_tx_gain */
61309 #define TXIQCAL_CONTROL_2__IQCAL_MAX_TX_GAIN__SHIFT                           9
61310 #define TXIQCAL_CONTROL_2__IQCAL_MAX_TX_GAIN__WIDTH                           5
61311 #define TXIQCAL_CONTROL_2__IQCAL_MAX_TX_GAIN__MASK                  0x00003e00U
61312 #define TXIQCAL_CONTROL_2__IQCAL_MAX_TX_GAIN__READ(src) \
61313                     (((u_int32_t)(src)\
61314                     & 0x00003e00U) >> 9)
61315 #define TXIQCAL_CONTROL_2__IQCAL_MAX_TX_GAIN__WRITE(src) \
61316                     (((u_int32_t)(src)\
61317                     << 9) & 0x00003e00U)
61318 #define TXIQCAL_CONTROL_2__IQCAL_MAX_TX_GAIN__MODIFY(dst, src) \
61319                     (dst) = ((dst) &\
61320                     ~0x00003e00U) | (((u_int32_t)(src) <<\
61321                     9) & 0x00003e00U)
61322 #define TXIQCAL_CONTROL_2__IQCAL_MAX_TX_GAIN__VERIFY(src) \
61323                     (!((((u_int32_t)(src)\
61324                     << 9) & ~0x00003e00U)))
61325 #define TXIQCAL_CONTROL_2__TYPE                                       u_int32_t
61326 #define TXIQCAL_CONTROL_2__READ                                     0x00003fffU
61327 #define TXIQCAL_CONTROL_2__WRITE                                    0x00003fffU
61328
61329 #endif /* __TXIQCAL_CONTROL_2_MACRO__ */
61330
61331
61332 /* macros for bb_reg_block.bb_sm_reg_map.BB_txiqcal_control_2 */
61333 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TXIQCAL_CONTROL_2__NUM           1
61334
61335 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_01_b0 */
61336 #ifndef __TXIQ_CORR_COEFF_01_B0_MACRO__
61337 #define __TXIQ_CORR_COEFF_01_B0_MACRO__
61338
61339 /* macros for field iqc_coeff_table_0_0 */
61340 #define TXIQ_CORR_COEFF_01_B0__IQC_COEFF_TABLE_0_0__SHIFT                     0
61341 #define TXIQ_CORR_COEFF_01_B0__IQC_COEFF_TABLE_0_0__WIDTH                    14
61342 #define TXIQ_CORR_COEFF_01_B0__IQC_COEFF_TABLE_0_0__MASK            0x00003fffU
61343 #define TXIQ_CORR_COEFF_01_B0__IQC_COEFF_TABLE_0_0__READ(src) \
61344                     (u_int32_t)(src)\
61345                     & 0x00003fffU
61346 #define TXIQ_CORR_COEFF_01_B0__IQC_COEFF_TABLE_0_0__WRITE(src) \
61347                     ((u_int32_t)(src)\
61348                     & 0x00003fffU)
61349 #define TXIQ_CORR_COEFF_01_B0__IQC_COEFF_TABLE_0_0__MODIFY(dst, src) \
61350                     (dst) = ((dst) &\
61351                     ~0x00003fffU) | ((u_int32_t)(src) &\
61352                     0x00003fffU)
61353 #define TXIQ_CORR_COEFF_01_B0__IQC_COEFF_TABLE_0_0__VERIFY(src) \
61354                     (!(((u_int32_t)(src)\
61355                     & ~0x00003fffU)))
61356
61357 /* macros for field iqc_coeff_table_1_0 */
61358 #define TXIQ_CORR_COEFF_01_B0__IQC_COEFF_TABLE_1_0__SHIFT                    14
61359 #define TXIQ_CORR_COEFF_01_B0__IQC_COEFF_TABLE_1_0__WIDTH                    14
61360 #define TXIQ_CORR_COEFF_01_B0__IQC_COEFF_TABLE_1_0__MASK            0x0fffc000U
61361 #define TXIQ_CORR_COEFF_01_B0__IQC_COEFF_TABLE_1_0__READ(src) \
61362                     (((u_int32_t)(src)\
61363                     & 0x0fffc000U) >> 14)
61364 #define TXIQ_CORR_COEFF_01_B0__IQC_COEFF_TABLE_1_0__WRITE(src) \
61365                     (((u_int32_t)(src)\
61366                     << 14) & 0x0fffc000U)
61367 #define TXIQ_CORR_COEFF_01_B0__IQC_COEFF_TABLE_1_0__MODIFY(dst, src) \
61368                     (dst) = ((dst) &\
61369                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
61370                     14) & 0x0fffc000U)
61371 #define TXIQ_CORR_COEFF_01_B0__IQC_COEFF_TABLE_1_0__VERIFY(src) \
61372                     (!((((u_int32_t)(src)\
61373                     << 14) & ~0x0fffc000U)))
61374 #define TXIQ_CORR_COEFF_01_B0__TYPE                                   u_int32_t
61375 #define TXIQ_CORR_COEFF_01_B0__READ                                 0x0fffffffU
61376 #define TXIQ_CORR_COEFF_01_B0__WRITE                                0x0fffffffU
61377
61378 #endif /* __TXIQ_CORR_COEFF_01_B0_MACRO__ */
61379
61380
61381 /* macros for bb_reg_block.bb_sm_reg_map.BB_txiq_corr_coeff_01_b0 */
61382 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TXIQ_CORR_COEFF_01_B0__NUM       1
61383
61384 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_23_b0 */
61385 #ifndef __TXIQ_CORR_COEFF_23_B0_MACRO__
61386 #define __TXIQ_CORR_COEFF_23_B0_MACRO__
61387
61388 /* macros for field iqc_coeff_table_2_0 */
61389 #define TXIQ_CORR_COEFF_23_B0__IQC_COEFF_TABLE_2_0__SHIFT                     0
61390 #define TXIQ_CORR_COEFF_23_B0__IQC_COEFF_TABLE_2_0__WIDTH                    14
61391 #define TXIQ_CORR_COEFF_23_B0__IQC_COEFF_TABLE_2_0__MASK            0x00003fffU
61392 #define TXIQ_CORR_COEFF_23_B0__IQC_COEFF_TABLE_2_0__READ(src) \
61393                     (u_int32_t)(src)\
61394                     & 0x00003fffU
61395 #define TXIQ_CORR_COEFF_23_B0__IQC_COEFF_TABLE_2_0__WRITE(src) \
61396                     ((u_int32_t)(src)\
61397                     & 0x00003fffU)
61398 #define TXIQ_CORR_COEFF_23_B0__IQC_COEFF_TABLE_2_0__MODIFY(dst, src) \
61399                     (dst) = ((dst) &\
61400                     ~0x00003fffU) | ((u_int32_t)(src) &\
61401                     0x00003fffU)
61402 #define TXIQ_CORR_COEFF_23_B0__IQC_COEFF_TABLE_2_0__VERIFY(src) \
61403                     (!(((u_int32_t)(src)\
61404                     & ~0x00003fffU)))
61405
61406 /* macros for field iqc_coeff_table_3_0 */
61407 #define TXIQ_CORR_COEFF_23_B0__IQC_COEFF_TABLE_3_0__SHIFT                    14
61408 #define TXIQ_CORR_COEFF_23_B0__IQC_COEFF_TABLE_3_0__WIDTH                    14
61409 #define TXIQ_CORR_COEFF_23_B0__IQC_COEFF_TABLE_3_0__MASK            0x0fffc000U
61410 #define TXIQ_CORR_COEFF_23_B0__IQC_COEFF_TABLE_3_0__READ(src) \
61411                     (((u_int32_t)(src)\
61412                     & 0x0fffc000U) >> 14)
61413 #define TXIQ_CORR_COEFF_23_B0__IQC_COEFF_TABLE_3_0__WRITE(src) \
61414                     (((u_int32_t)(src)\
61415                     << 14) & 0x0fffc000U)
61416 #define TXIQ_CORR_COEFF_23_B0__IQC_COEFF_TABLE_3_0__MODIFY(dst, src) \
61417                     (dst) = ((dst) &\
61418                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
61419                     14) & 0x0fffc000U)
61420 #define TXIQ_CORR_COEFF_23_B0__IQC_COEFF_TABLE_3_0__VERIFY(src) \
61421                     (!((((u_int32_t)(src)\
61422                     << 14) & ~0x0fffc000U)))
61423 #define TXIQ_CORR_COEFF_23_B0__TYPE                                   u_int32_t
61424 #define TXIQ_CORR_COEFF_23_B0__READ                                 0x0fffffffU
61425 #define TXIQ_CORR_COEFF_23_B0__WRITE                                0x0fffffffU
61426
61427 #endif /* __TXIQ_CORR_COEFF_23_B0_MACRO__ */
61428
61429
61430 /* macros for bb_reg_block.bb_sm_reg_map.BB_txiq_corr_coeff_23_b0 */
61431 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TXIQ_CORR_COEFF_23_B0__NUM       1
61432
61433 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_45_b0 */
61434 #ifndef __TXIQ_CORR_COEFF_45_B0_MACRO__
61435 #define __TXIQ_CORR_COEFF_45_B0_MACRO__
61436
61437 /* macros for field iqc_coeff_table_4_0 */
61438 #define TXIQ_CORR_COEFF_45_B0__IQC_COEFF_TABLE_4_0__SHIFT                     0
61439 #define TXIQ_CORR_COEFF_45_B0__IQC_COEFF_TABLE_4_0__WIDTH                    14
61440 #define TXIQ_CORR_COEFF_45_B0__IQC_COEFF_TABLE_4_0__MASK            0x00003fffU
61441 #define TXIQ_CORR_COEFF_45_B0__IQC_COEFF_TABLE_4_0__READ(src) \
61442                     (u_int32_t)(src)\
61443                     & 0x00003fffU
61444 #define TXIQ_CORR_COEFF_45_B0__IQC_COEFF_TABLE_4_0__WRITE(src) \
61445                     ((u_int32_t)(src)\
61446                     & 0x00003fffU)
61447 #define TXIQ_CORR_COEFF_45_B0__IQC_COEFF_TABLE_4_0__MODIFY(dst, src) \
61448                     (dst) = ((dst) &\
61449                     ~0x00003fffU) | ((u_int32_t)(src) &\
61450                     0x00003fffU)
61451 #define TXIQ_CORR_COEFF_45_B0__IQC_COEFF_TABLE_4_0__VERIFY(src) \
61452                     (!(((u_int32_t)(src)\
61453                     & ~0x00003fffU)))
61454
61455 /* macros for field iqc_coeff_table_5_0 */
61456 #define TXIQ_CORR_COEFF_45_B0__IQC_COEFF_TABLE_5_0__SHIFT                    14
61457 #define TXIQ_CORR_COEFF_45_B0__IQC_COEFF_TABLE_5_0__WIDTH                    14
61458 #define TXIQ_CORR_COEFF_45_B0__IQC_COEFF_TABLE_5_0__MASK            0x0fffc000U
61459 #define TXIQ_CORR_COEFF_45_B0__IQC_COEFF_TABLE_5_0__READ(src) \
61460                     (((u_int32_t)(src)\
61461                     & 0x0fffc000U) >> 14)
61462 #define TXIQ_CORR_COEFF_45_B0__IQC_COEFF_TABLE_5_0__WRITE(src) \
61463                     (((u_int32_t)(src)\
61464                     << 14) & 0x0fffc000U)
61465 #define TXIQ_CORR_COEFF_45_B0__IQC_COEFF_TABLE_5_0__MODIFY(dst, src) \
61466                     (dst) = ((dst) &\
61467                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
61468                     14) & 0x0fffc000U)
61469 #define TXIQ_CORR_COEFF_45_B0__IQC_COEFF_TABLE_5_0__VERIFY(src) \
61470                     (!((((u_int32_t)(src)\
61471                     << 14) & ~0x0fffc000U)))
61472 #define TXIQ_CORR_COEFF_45_B0__TYPE                                   u_int32_t
61473 #define TXIQ_CORR_COEFF_45_B0__READ                                 0x0fffffffU
61474 #define TXIQ_CORR_COEFF_45_B0__WRITE                                0x0fffffffU
61475
61476 #endif /* __TXIQ_CORR_COEFF_45_B0_MACRO__ */
61477
61478
61479 /* macros for bb_reg_block.bb_sm_reg_map.BB_txiq_corr_coeff_45_b0 */
61480 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TXIQ_CORR_COEFF_45_B0__NUM       1
61481
61482 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_67_b0 */
61483 #ifndef __TXIQ_CORR_COEFF_67_B0_MACRO__
61484 #define __TXIQ_CORR_COEFF_67_B0_MACRO__
61485
61486 /* macros for field iqc_coeff_table_6_0 */
61487 #define TXIQ_CORR_COEFF_67_B0__IQC_COEFF_TABLE_6_0__SHIFT                     0
61488 #define TXIQ_CORR_COEFF_67_B0__IQC_COEFF_TABLE_6_0__WIDTH                    14
61489 #define TXIQ_CORR_COEFF_67_B0__IQC_COEFF_TABLE_6_0__MASK            0x00003fffU
61490 #define TXIQ_CORR_COEFF_67_B0__IQC_COEFF_TABLE_6_0__READ(src) \
61491                     (u_int32_t)(src)\
61492                     & 0x00003fffU
61493 #define TXIQ_CORR_COEFF_67_B0__IQC_COEFF_TABLE_6_0__WRITE(src) \
61494                     ((u_int32_t)(src)\
61495                     & 0x00003fffU)
61496 #define TXIQ_CORR_COEFF_67_B0__IQC_COEFF_TABLE_6_0__MODIFY(dst, src) \
61497                     (dst) = ((dst) &\
61498                     ~0x00003fffU) | ((u_int32_t)(src) &\
61499                     0x00003fffU)
61500 #define TXIQ_CORR_COEFF_67_B0__IQC_COEFF_TABLE_6_0__VERIFY(src) \
61501                     (!(((u_int32_t)(src)\
61502                     & ~0x00003fffU)))
61503
61504 /* macros for field iqc_coeff_table_7_0 */
61505 #define TXIQ_CORR_COEFF_67_B0__IQC_COEFF_TABLE_7_0__SHIFT                    14
61506 #define TXIQ_CORR_COEFF_67_B0__IQC_COEFF_TABLE_7_0__WIDTH                    14
61507 #define TXIQ_CORR_COEFF_67_B0__IQC_COEFF_TABLE_7_0__MASK            0x0fffc000U
61508 #define TXIQ_CORR_COEFF_67_B0__IQC_COEFF_TABLE_7_0__READ(src) \
61509                     (((u_int32_t)(src)\
61510                     & 0x0fffc000U) >> 14)
61511 #define TXIQ_CORR_COEFF_67_B0__IQC_COEFF_TABLE_7_0__WRITE(src) \
61512                     (((u_int32_t)(src)\
61513                     << 14) & 0x0fffc000U)
61514 #define TXIQ_CORR_COEFF_67_B0__IQC_COEFF_TABLE_7_0__MODIFY(dst, src) \
61515                     (dst) = ((dst) &\
61516                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
61517                     14) & 0x0fffc000U)
61518 #define TXIQ_CORR_COEFF_67_B0__IQC_COEFF_TABLE_7_0__VERIFY(src) \
61519                     (!((((u_int32_t)(src)\
61520                     << 14) & ~0x0fffc000U)))
61521 #define TXIQ_CORR_COEFF_67_B0__TYPE                                   u_int32_t
61522 #define TXIQ_CORR_COEFF_67_B0__READ                                 0x0fffffffU
61523 #define TXIQ_CORR_COEFF_67_B0__WRITE                                0x0fffffffU
61524
61525 #endif /* __TXIQ_CORR_COEFF_67_B0_MACRO__ */
61526
61527
61528 /* macros for bb_reg_block.bb_sm_reg_map.BB_txiq_corr_coeff_67_b0 */
61529 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TXIQ_CORR_COEFF_67_B0__NUM       1
61530
61531 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_89_b0 */
61532 #ifndef __TXIQ_CORR_COEFF_89_B0_MACRO__
61533 #define __TXIQ_CORR_COEFF_89_B0_MACRO__
61534
61535 /* macros for field iqc_coeff_table_8_0 */
61536 #define TXIQ_CORR_COEFF_89_B0__IQC_COEFF_TABLE_8_0__SHIFT                     0
61537 #define TXIQ_CORR_COEFF_89_B0__IQC_COEFF_TABLE_8_0__WIDTH                    14
61538 #define TXIQ_CORR_COEFF_89_B0__IQC_COEFF_TABLE_8_0__MASK            0x00003fffU
61539 #define TXIQ_CORR_COEFF_89_B0__IQC_COEFF_TABLE_8_0__READ(src) \
61540                     (u_int32_t)(src)\
61541                     & 0x00003fffU
61542 #define TXIQ_CORR_COEFF_89_B0__IQC_COEFF_TABLE_8_0__WRITE(src) \
61543                     ((u_int32_t)(src)\
61544                     & 0x00003fffU)
61545 #define TXIQ_CORR_COEFF_89_B0__IQC_COEFF_TABLE_8_0__MODIFY(dst, src) \
61546                     (dst) = ((dst) &\
61547                     ~0x00003fffU) | ((u_int32_t)(src) &\
61548                     0x00003fffU)
61549 #define TXIQ_CORR_COEFF_89_B0__IQC_COEFF_TABLE_8_0__VERIFY(src) \
61550                     (!(((u_int32_t)(src)\
61551                     & ~0x00003fffU)))
61552
61553 /* macros for field iqc_coeff_table_9_0 */
61554 #define TXIQ_CORR_COEFF_89_B0__IQC_COEFF_TABLE_9_0__SHIFT                    14
61555 #define TXIQ_CORR_COEFF_89_B0__IQC_COEFF_TABLE_9_0__WIDTH                    14
61556 #define TXIQ_CORR_COEFF_89_B0__IQC_COEFF_TABLE_9_0__MASK            0x0fffc000U
61557 #define TXIQ_CORR_COEFF_89_B0__IQC_COEFF_TABLE_9_0__READ(src) \
61558                     (((u_int32_t)(src)\
61559                     & 0x0fffc000U) >> 14)
61560 #define TXIQ_CORR_COEFF_89_B0__IQC_COEFF_TABLE_9_0__WRITE(src) \
61561                     (((u_int32_t)(src)\
61562                     << 14) & 0x0fffc000U)
61563 #define TXIQ_CORR_COEFF_89_B0__IQC_COEFF_TABLE_9_0__MODIFY(dst, src) \
61564                     (dst) = ((dst) &\
61565                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
61566                     14) & 0x0fffc000U)
61567 #define TXIQ_CORR_COEFF_89_B0__IQC_COEFF_TABLE_9_0__VERIFY(src) \
61568                     (!((((u_int32_t)(src)\
61569                     << 14) & ~0x0fffc000U)))
61570 #define TXIQ_CORR_COEFF_89_B0__TYPE                                   u_int32_t
61571 #define TXIQ_CORR_COEFF_89_B0__READ                                 0x0fffffffU
61572 #define TXIQ_CORR_COEFF_89_B0__WRITE                                0x0fffffffU
61573
61574 #endif /* __TXIQ_CORR_COEFF_89_B0_MACRO__ */
61575
61576
61577 /* macros for bb_reg_block.bb_sm_reg_map.BB_txiq_corr_coeff_89_b0 */
61578 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TXIQ_CORR_COEFF_89_B0__NUM       1
61579
61580 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_ab_b0 */
61581 #ifndef __TXIQ_CORR_COEFF_AB_B0_MACRO__
61582 #define __TXIQ_CORR_COEFF_AB_B0_MACRO__
61583
61584 /* macros for field iqc_coeff_table_a_0 */
61585 #define TXIQ_CORR_COEFF_AB_B0__IQC_COEFF_TABLE_A_0__SHIFT                     0
61586 #define TXIQ_CORR_COEFF_AB_B0__IQC_COEFF_TABLE_A_0__WIDTH                    14
61587 #define TXIQ_CORR_COEFF_AB_B0__IQC_COEFF_TABLE_A_0__MASK            0x00003fffU
61588 #define TXIQ_CORR_COEFF_AB_B0__IQC_COEFF_TABLE_A_0__READ(src) \
61589                     (u_int32_t)(src)\
61590                     & 0x00003fffU
61591 #define TXIQ_CORR_COEFF_AB_B0__IQC_COEFF_TABLE_A_0__WRITE(src) \
61592                     ((u_int32_t)(src)\
61593                     & 0x00003fffU)
61594 #define TXIQ_CORR_COEFF_AB_B0__IQC_COEFF_TABLE_A_0__MODIFY(dst, src) \
61595                     (dst) = ((dst) &\
61596                     ~0x00003fffU) | ((u_int32_t)(src) &\
61597                     0x00003fffU)
61598 #define TXIQ_CORR_COEFF_AB_B0__IQC_COEFF_TABLE_A_0__VERIFY(src) \
61599                     (!(((u_int32_t)(src)\
61600                     & ~0x00003fffU)))
61601
61602 /* macros for field iqc_coeff_table_b_0 */
61603 #define TXIQ_CORR_COEFF_AB_B0__IQC_COEFF_TABLE_B_0__SHIFT                    14
61604 #define TXIQ_CORR_COEFF_AB_B0__IQC_COEFF_TABLE_B_0__WIDTH                    14
61605 #define TXIQ_CORR_COEFF_AB_B0__IQC_COEFF_TABLE_B_0__MASK            0x0fffc000U
61606 #define TXIQ_CORR_COEFF_AB_B0__IQC_COEFF_TABLE_B_0__READ(src) \
61607                     (((u_int32_t)(src)\
61608                     & 0x0fffc000U) >> 14)
61609 #define TXIQ_CORR_COEFF_AB_B0__IQC_COEFF_TABLE_B_0__WRITE(src) \
61610                     (((u_int32_t)(src)\
61611                     << 14) & 0x0fffc000U)
61612 #define TXIQ_CORR_COEFF_AB_B0__IQC_COEFF_TABLE_B_0__MODIFY(dst, src) \
61613                     (dst) = ((dst) &\
61614                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
61615                     14) & 0x0fffc000U)
61616 #define TXIQ_CORR_COEFF_AB_B0__IQC_COEFF_TABLE_B_0__VERIFY(src) \
61617                     (!((((u_int32_t)(src)\
61618                     << 14) & ~0x0fffc000U)))
61619 #define TXIQ_CORR_COEFF_AB_B0__TYPE                                   u_int32_t
61620 #define TXIQ_CORR_COEFF_AB_B0__READ                                 0x0fffffffU
61621 #define TXIQ_CORR_COEFF_AB_B0__WRITE                                0x0fffffffU
61622
61623 #endif /* __TXIQ_CORR_COEFF_AB_B0_MACRO__ */
61624
61625
61626 /* macros for bb_reg_block.bb_sm_reg_map.BB_txiq_corr_coeff_ab_b0 */
61627 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TXIQ_CORR_COEFF_AB_B0__NUM       1
61628
61629 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_cd_b0 */
61630 #ifndef __TXIQ_CORR_COEFF_CD_B0_MACRO__
61631 #define __TXIQ_CORR_COEFF_CD_B0_MACRO__
61632
61633 /* macros for field iqc_coeff_table_c_0 */
61634 #define TXIQ_CORR_COEFF_CD_B0__IQC_COEFF_TABLE_C_0__SHIFT                     0
61635 #define TXIQ_CORR_COEFF_CD_B0__IQC_COEFF_TABLE_C_0__WIDTH                    14
61636 #define TXIQ_CORR_COEFF_CD_B0__IQC_COEFF_TABLE_C_0__MASK            0x00003fffU
61637 #define TXIQ_CORR_COEFF_CD_B0__IQC_COEFF_TABLE_C_0__READ(src) \
61638                     (u_int32_t)(src)\
61639                     & 0x00003fffU
61640 #define TXIQ_CORR_COEFF_CD_B0__IQC_COEFF_TABLE_C_0__WRITE(src) \
61641                     ((u_int32_t)(src)\
61642                     & 0x00003fffU)
61643 #define TXIQ_CORR_COEFF_CD_B0__IQC_COEFF_TABLE_C_0__MODIFY(dst, src) \
61644                     (dst) = ((dst) &\
61645                     ~0x00003fffU) | ((u_int32_t)(src) &\
61646                     0x00003fffU)
61647 #define TXIQ_CORR_COEFF_CD_B0__IQC_COEFF_TABLE_C_0__VERIFY(src) \
61648                     (!(((u_int32_t)(src)\
61649                     & ~0x00003fffU)))
61650
61651 /* macros for field iqc_coeff_table_d_0 */
61652 #define TXIQ_CORR_COEFF_CD_B0__IQC_COEFF_TABLE_D_0__SHIFT                    14
61653 #define TXIQ_CORR_COEFF_CD_B0__IQC_COEFF_TABLE_D_0__WIDTH                    14
61654 #define TXIQ_CORR_COEFF_CD_B0__IQC_COEFF_TABLE_D_0__MASK            0x0fffc000U
61655 #define TXIQ_CORR_COEFF_CD_B0__IQC_COEFF_TABLE_D_0__READ(src) \
61656                     (((u_int32_t)(src)\
61657                     & 0x0fffc000U) >> 14)
61658 #define TXIQ_CORR_COEFF_CD_B0__IQC_COEFF_TABLE_D_0__WRITE(src) \
61659                     (((u_int32_t)(src)\
61660                     << 14) & 0x0fffc000U)
61661 #define TXIQ_CORR_COEFF_CD_B0__IQC_COEFF_TABLE_D_0__MODIFY(dst, src) \
61662                     (dst) = ((dst) &\
61663                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
61664                     14) & 0x0fffc000U)
61665 #define TXIQ_CORR_COEFF_CD_B0__IQC_COEFF_TABLE_D_0__VERIFY(src) \
61666                     (!((((u_int32_t)(src)\
61667                     << 14) & ~0x0fffc000U)))
61668 #define TXIQ_CORR_COEFF_CD_B0__TYPE                                   u_int32_t
61669 #define TXIQ_CORR_COEFF_CD_B0__READ                                 0x0fffffffU
61670 #define TXIQ_CORR_COEFF_CD_B0__WRITE                                0x0fffffffU
61671
61672 #endif /* __TXIQ_CORR_COEFF_CD_B0_MACRO__ */
61673
61674
61675 /* macros for bb_reg_block.bb_sm_reg_map.BB_txiq_corr_coeff_cd_b0 */
61676 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TXIQ_CORR_COEFF_CD_B0__NUM       1
61677
61678 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_ef_b0 */
61679 #ifndef __TXIQ_CORR_COEFF_EF_B0_MACRO__
61680 #define __TXIQ_CORR_COEFF_EF_B0_MACRO__
61681
61682 /* macros for field iqc_coeff_table_e_0 */
61683 #define TXIQ_CORR_COEFF_EF_B0__IQC_COEFF_TABLE_E_0__SHIFT                     0
61684 #define TXIQ_CORR_COEFF_EF_B0__IQC_COEFF_TABLE_E_0__WIDTH                    14
61685 #define TXIQ_CORR_COEFF_EF_B0__IQC_COEFF_TABLE_E_0__MASK            0x00003fffU
61686 #define TXIQ_CORR_COEFF_EF_B0__IQC_COEFF_TABLE_E_0__READ(src) \
61687                     (u_int32_t)(src)\
61688                     & 0x00003fffU
61689 #define TXIQ_CORR_COEFF_EF_B0__IQC_COEFF_TABLE_E_0__WRITE(src) \
61690                     ((u_int32_t)(src)\
61691                     & 0x00003fffU)
61692 #define TXIQ_CORR_COEFF_EF_B0__IQC_COEFF_TABLE_E_0__MODIFY(dst, src) \
61693                     (dst) = ((dst) &\
61694                     ~0x00003fffU) | ((u_int32_t)(src) &\
61695                     0x00003fffU)
61696 #define TXIQ_CORR_COEFF_EF_B0__IQC_COEFF_TABLE_E_0__VERIFY(src) \
61697                     (!(((u_int32_t)(src)\
61698                     & ~0x00003fffU)))
61699
61700 /* macros for field iqc_coeff_table_f_0 */
61701 #define TXIQ_CORR_COEFF_EF_B0__IQC_COEFF_TABLE_F_0__SHIFT                    14
61702 #define TXIQ_CORR_COEFF_EF_B0__IQC_COEFF_TABLE_F_0__WIDTH                    14
61703 #define TXIQ_CORR_COEFF_EF_B0__IQC_COEFF_TABLE_F_0__MASK            0x0fffc000U
61704 #define TXIQ_CORR_COEFF_EF_B0__IQC_COEFF_TABLE_F_0__READ(src) \
61705                     (((u_int32_t)(src)\
61706                     & 0x0fffc000U) >> 14)
61707 #define TXIQ_CORR_COEFF_EF_B0__IQC_COEFF_TABLE_F_0__WRITE(src) \
61708                     (((u_int32_t)(src)\
61709                     << 14) & 0x0fffc000U)
61710 #define TXIQ_CORR_COEFF_EF_B0__IQC_COEFF_TABLE_F_0__MODIFY(dst, src) \
61711                     (dst) = ((dst) &\
61712                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
61713                     14) & 0x0fffc000U)
61714 #define TXIQ_CORR_COEFF_EF_B0__IQC_COEFF_TABLE_F_0__VERIFY(src) \
61715                     (!((((u_int32_t)(src)\
61716                     << 14) & ~0x0fffc000U)))
61717 #define TXIQ_CORR_COEFF_EF_B0__TYPE                                   u_int32_t
61718 #define TXIQ_CORR_COEFF_EF_B0__READ                                 0x0fffffffU
61719 #define TXIQ_CORR_COEFF_EF_B0__WRITE                                0x0fffffffU
61720
61721 #endif /* __TXIQ_CORR_COEFF_EF_B0_MACRO__ */
61722
61723
61724 /* macros for bb_reg_block.bb_sm_reg_map.BB_txiq_corr_coeff_ef_b0 */
61725 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TXIQ_CORR_COEFF_EF_B0__NUM       1
61726
61727 /* macros for BlueprintGlobalNameSpace::cal_rxbb_gain_tbl_0 */
61728 #ifndef __CAL_RXBB_GAIN_TBL_0_MACRO__
61729 #define __CAL_RXBB_GAIN_TBL_0_MACRO__
61730
61731 /* macros for field txcal_rx_bb_gain_table_0 */
61732 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_0__SHIFT                  0
61733 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_0__WIDTH                  8
61734 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_0__MASK         0x000000ffU
61735 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_0__READ(src) \
61736                     (u_int32_t)(src)\
61737                     & 0x000000ffU
61738 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_0__WRITE(src) \
61739                     ((u_int32_t)(src)\
61740                     & 0x000000ffU)
61741 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_0__MODIFY(dst, src) \
61742                     (dst) = ((dst) &\
61743                     ~0x000000ffU) | ((u_int32_t)(src) &\
61744                     0x000000ffU)
61745 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_0__VERIFY(src) \
61746                     (!(((u_int32_t)(src)\
61747                     & ~0x000000ffU)))
61748
61749 /* macros for field txcal_rx_bb_gain_table_1 */
61750 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_1__SHIFT                  8
61751 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_1__WIDTH                  8
61752 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_1__MASK         0x0000ff00U
61753 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_1__READ(src) \
61754                     (((u_int32_t)(src)\
61755                     & 0x0000ff00U) >> 8)
61756 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_1__WRITE(src) \
61757                     (((u_int32_t)(src)\
61758                     << 8) & 0x0000ff00U)
61759 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_1__MODIFY(dst, src) \
61760                     (dst) = ((dst) &\
61761                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
61762                     8) & 0x0000ff00U)
61763 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_1__VERIFY(src) \
61764                     (!((((u_int32_t)(src)\
61765                     << 8) & ~0x0000ff00U)))
61766
61767 /* macros for field txcal_rx_bb_gain_table_2 */
61768 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_2__SHIFT                 16
61769 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_2__WIDTH                  8
61770 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_2__MASK         0x00ff0000U
61771 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_2__READ(src) \
61772                     (((u_int32_t)(src)\
61773                     & 0x00ff0000U) >> 16)
61774 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_2__WRITE(src) \
61775                     (((u_int32_t)(src)\
61776                     << 16) & 0x00ff0000U)
61777 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_2__MODIFY(dst, src) \
61778                     (dst) = ((dst) &\
61779                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
61780                     16) & 0x00ff0000U)
61781 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_2__VERIFY(src) \
61782                     (!((((u_int32_t)(src)\
61783                     << 16) & ~0x00ff0000U)))
61784
61785 /* macros for field txcal_rx_bb_gain_table_3 */
61786 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_3__SHIFT                 24
61787 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_3__WIDTH                  8
61788 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_3__MASK         0xff000000U
61789 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_3__READ(src) \
61790                     (((u_int32_t)(src)\
61791                     & 0xff000000U) >> 24)
61792 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_3__WRITE(src) \
61793                     (((u_int32_t)(src)\
61794                     << 24) & 0xff000000U)
61795 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_3__MODIFY(dst, src) \
61796                     (dst) = ((dst) &\
61797                     ~0xff000000U) | (((u_int32_t)(src) <<\
61798                     24) & 0xff000000U)
61799 #define CAL_RXBB_GAIN_TBL_0__TXCAL_RX_BB_GAIN_TABLE_3__VERIFY(src) \
61800                     (!((((u_int32_t)(src)\
61801                     << 24) & ~0xff000000U)))
61802 #define CAL_RXBB_GAIN_TBL_0__TYPE                                     u_int32_t
61803 #define CAL_RXBB_GAIN_TBL_0__READ                                   0xffffffffU
61804 #define CAL_RXBB_GAIN_TBL_0__WRITE                                  0xffffffffU
61805
61806 #endif /* __CAL_RXBB_GAIN_TBL_0_MACRO__ */
61807
61808
61809 /* macros for bb_reg_block.bb_sm_reg_map.BB_cal_rxbb_gain_tbl_0 */
61810 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CAL_RXBB_GAIN_TBL_0__NUM         1
61811
61812 /* macros for BlueprintGlobalNameSpace::cal_rxbb_gain_tbl_4 */
61813 #ifndef __CAL_RXBB_GAIN_TBL_4_MACRO__
61814 #define __CAL_RXBB_GAIN_TBL_4_MACRO__
61815
61816 /* macros for field txcal_rx_bb_gain_table_4 */
61817 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_4__SHIFT                  0
61818 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_4__WIDTH                  8
61819 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_4__MASK         0x000000ffU
61820 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_4__READ(src) \
61821                     (u_int32_t)(src)\
61822                     & 0x000000ffU
61823 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_4__WRITE(src) \
61824                     ((u_int32_t)(src)\
61825                     & 0x000000ffU)
61826 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_4__MODIFY(dst, src) \
61827                     (dst) = ((dst) &\
61828                     ~0x000000ffU) | ((u_int32_t)(src) &\
61829                     0x000000ffU)
61830 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_4__VERIFY(src) \
61831                     (!(((u_int32_t)(src)\
61832                     & ~0x000000ffU)))
61833
61834 /* macros for field txcal_rx_bb_gain_table_5 */
61835 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_5__SHIFT                  8
61836 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_5__WIDTH                  8
61837 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_5__MASK         0x0000ff00U
61838 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_5__READ(src) \
61839                     (((u_int32_t)(src)\
61840                     & 0x0000ff00U) >> 8)
61841 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_5__WRITE(src) \
61842                     (((u_int32_t)(src)\
61843                     << 8) & 0x0000ff00U)
61844 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_5__MODIFY(dst, src) \
61845                     (dst) = ((dst) &\
61846                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
61847                     8) & 0x0000ff00U)
61848 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_5__VERIFY(src) \
61849                     (!((((u_int32_t)(src)\
61850                     << 8) & ~0x0000ff00U)))
61851
61852 /* macros for field txcal_rx_bb_gain_table_6 */
61853 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_6__SHIFT                 16
61854 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_6__WIDTH                  8
61855 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_6__MASK         0x00ff0000U
61856 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_6__READ(src) \
61857                     (((u_int32_t)(src)\
61858                     & 0x00ff0000U) >> 16)
61859 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_6__WRITE(src) \
61860                     (((u_int32_t)(src)\
61861                     << 16) & 0x00ff0000U)
61862 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_6__MODIFY(dst, src) \
61863                     (dst) = ((dst) &\
61864                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
61865                     16) & 0x00ff0000U)
61866 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_6__VERIFY(src) \
61867                     (!((((u_int32_t)(src)\
61868                     << 16) & ~0x00ff0000U)))
61869
61870 /* macros for field txcal_rx_bb_gain_table_7 */
61871 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_7__SHIFT                 24
61872 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_7__WIDTH                  8
61873 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_7__MASK         0xff000000U
61874 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_7__READ(src) \
61875                     (((u_int32_t)(src)\
61876                     & 0xff000000U) >> 24)
61877 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_7__WRITE(src) \
61878                     (((u_int32_t)(src)\
61879                     << 24) & 0xff000000U)
61880 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_7__MODIFY(dst, src) \
61881                     (dst) = ((dst) &\
61882                     ~0xff000000U) | (((u_int32_t)(src) <<\
61883                     24) & 0xff000000U)
61884 #define CAL_RXBB_GAIN_TBL_4__TXCAL_RX_BB_GAIN_TABLE_7__VERIFY(src) \
61885                     (!((((u_int32_t)(src)\
61886                     << 24) & ~0xff000000U)))
61887 #define CAL_RXBB_GAIN_TBL_4__TYPE                                     u_int32_t
61888 #define CAL_RXBB_GAIN_TBL_4__READ                                   0xffffffffU
61889 #define CAL_RXBB_GAIN_TBL_4__WRITE                                  0xffffffffU
61890
61891 #endif /* __CAL_RXBB_GAIN_TBL_4_MACRO__ */
61892
61893
61894 /* macros for bb_reg_block.bb_sm_reg_map.BB_cal_rxbb_gain_tbl_4 */
61895 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CAL_RXBB_GAIN_TBL_4__NUM         1
61896
61897 /* macros for BlueprintGlobalNameSpace::cal_rxbb_gain_tbl_8 */
61898 #ifndef __CAL_RXBB_GAIN_TBL_8_MACRO__
61899 #define __CAL_RXBB_GAIN_TBL_8_MACRO__
61900
61901 /* macros for field txcal_rx_bb_gain_table_8 */
61902 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_8__SHIFT                  0
61903 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_8__WIDTH                  8
61904 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_8__MASK         0x000000ffU
61905 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_8__READ(src) \
61906                     (u_int32_t)(src)\
61907                     & 0x000000ffU
61908 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_8__WRITE(src) \
61909                     ((u_int32_t)(src)\
61910                     & 0x000000ffU)
61911 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_8__MODIFY(dst, src) \
61912                     (dst) = ((dst) &\
61913                     ~0x000000ffU) | ((u_int32_t)(src) &\
61914                     0x000000ffU)
61915 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_8__VERIFY(src) \
61916                     (!(((u_int32_t)(src)\
61917                     & ~0x000000ffU)))
61918
61919 /* macros for field txcal_rx_bb_gain_table_9 */
61920 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_9__SHIFT                  8
61921 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_9__WIDTH                  8
61922 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_9__MASK         0x0000ff00U
61923 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_9__READ(src) \
61924                     (((u_int32_t)(src)\
61925                     & 0x0000ff00U) >> 8)
61926 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_9__WRITE(src) \
61927                     (((u_int32_t)(src)\
61928                     << 8) & 0x0000ff00U)
61929 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_9__MODIFY(dst, src) \
61930                     (dst) = ((dst) &\
61931                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
61932                     8) & 0x0000ff00U)
61933 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_9__VERIFY(src) \
61934                     (!((((u_int32_t)(src)\
61935                     << 8) & ~0x0000ff00U)))
61936
61937 /* macros for field txcal_rx_bb_gain_table_10 */
61938 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_10__SHIFT                16
61939 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_10__WIDTH                 8
61940 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_10__MASK        0x00ff0000U
61941 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_10__READ(src) \
61942                     (((u_int32_t)(src)\
61943                     & 0x00ff0000U) >> 16)
61944 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_10__WRITE(src) \
61945                     (((u_int32_t)(src)\
61946                     << 16) & 0x00ff0000U)
61947 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_10__MODIFY(dst, src) \
61948                     (dst) = ((dst) &\
61949                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
61950                     16) & 0x00ff0000U)
61951 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_10__VERIFY(src) \
61952                     (!((((u_int32_t)(src)\
61953                     << 16) & ~0x00ff0000U)))
61954
61955 /* macros for field txcal_rx_bb_gain_table_11 */
61956 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_11__SHIFT                24
61957 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_11__WIDTH                 8
61958 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_11__MASK        0xff000000U
61959 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_11__READ(src) \
61960                     (((u_int32_t)(src)\
61961                     & 0xff000000U) >> 24)
61962 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_11__WRITE(src) \
61963                     (((u_int32_t)(src)\
61964                     << 24) & 0xff000000U)
61965 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_11__MODIFY(dst, src) \
61966                     (dst) = ((dst) &\
61967                     ~0xff000000U) | (((u_int32_t)(src) <<\
61968                     24) & 0xff000000U)
61969 #define CAL_RXBB_GAIN_TBL_8__TXCAL_RX_BB_GAIN_TABLE_11__VERIFY(src) \
61970                     (!((((u_int32_t)(src)\
61971                     << 24) & ~0xff000000U)))
61972 #define CAL_RXBB_GAIN_TBL_8__TYPE                                     u_int32_t
61973 #define CAL_RXBB_GAIN_TBL_8__READ                                   0xffffffffU
61974 #define CAL_RXBB_GAIN_TBL_8__WRITE                                  0xffffffffU
61975
61976 #endif /* __CAL_RXBB_GAIN_TBL_8_MACRO__ */
61977
61978
61979 /* macros for bb_reg_block.bb_sm_reg_map.BB_cal_rxbb_gain_tbl_8 */
61980 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CAL_RXBB_GAIN_TBL_8__NUM         1
61981
61982 /* macros for BlueprintGlobalNameSpace::cal_rxbb_gain_tbl_12 */
61983 #ifndef __CAL_RXBB_GAIN_TBL_12_MACRO__
61984 #define __CAL_RXBB_GAIN_TBL_12_MACRO__
61985
61986 /* macros for field txcal_rx_bb_gain_table_12 */
61987 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_12__SHIFT                0
61988 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_12__WIDTH                8
61989 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_12__MASK       0x000000ffU
61990 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_12__READ(src) \
61991                     (u_int32_t)(src)\
61992                     & 0x000000ffU
61993 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_12__WRITE(src) \
61994                     ((u_int32_t)(src)\
61995                     & 0x000000ffU)
61996 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_12__MODIFY(dst, src) \
61997                     (dst) = ((dst) &\
61998                     ~0x000000ffU) | ((u_int32_t)(src) &\
61999                     0x000000ffU)
62000 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_12__VERIFY(src) \
62001                     (!(((u_int32_t)(src)\
62002                     & ~0x000000ffU)))
62003
62004 /* macros for field txcal_rx_bb_gain_table_13 */
62005 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_13__SHIFT                8
62006 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_13__WIDTH                8
62007 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_13__MASK       0x0000ff00U
62008 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_13__READ(src) \
62009                     (((u_int32_t)(src)\
62010                     & 0x0000ff00U) >> 8)
62011 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_13__WRITE(src) \
62012                     (((u_int32_t)(src)\
62013                     << 8) & 0x0000ff00U)
62014 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_13__MODIFY(dst, src) \
62015                     (dst) = ((dst) &\
62016                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
62017                     8) & 0x0000ff00U)
62018 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_13__VERIFY(src) \
62019                     (!((((u_int32_t)(src)\
62020                     << 8) & ~0x0000ff00U)))
62021
62022 /* macros for field txcal_rx_bb_gain_table_14 */
62023 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_14__SHIFT               16
62024 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_14__WIDTH                8
62025 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_14__MASK       0x00ff0000U
62026 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_14__READ(src) \
62027                     (((u_int32_t)(src)\
62028                     & 0x00ff0000U) >> 16)
62029 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_14__WRITE(src) \
62030                     (((u_int32_t)(src)\
62031                     << 16) & 0x00ff0000U)
62032 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_14__MODIFY(dst, src) \
62033                     (dst) = ((dst) &\
62034                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
62035                     16) & 0x00ff0000U)
62036 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_14__VERIFY(src) \
62037                     (!((((u_int32_t)(src)\
62038                     << 16) & ~0x00ff0000U)))
62039
62040 /* macros for field txcal_rx_bb_gain_table_15 */
62041 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_15__SHIFT               24
62042 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_15__WIDTH                8
62043 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_15__MASK       0xff000000U
62044 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_15__READ(src) \
62045                     (((u_int32_t)(src)\
62046                     & 0xff000000U) >> 24)
62047 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_15__WRITE(src) \
62048                     (((u_int32_t)(src)\
62049                     << 24) & 0xff000000U)
62050 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_15__MODIFY(dst, src) \
62051                     (dst) = ((dst) &\
62052                     ~0xff000000U) | (((u_int32_t)(src) <<\
62053                     24) & 0xff000000U)
62054 #define CAL_RXBB_GAIN_TBL_12__TXCAL_RX_BB_GAIN_TABLE_15__VERIFY(src) \
62055                     (!((((u_int32_t)(src)\
62056                     << 24) & ~0xff000000U)))
62057 #define CAL_RXBB_GAIN_TBL_12__TYPE                                    u_int32_t
62058 #define CAL_RXBB_GAIN_TBL_12__READ                                  0xffffffffU
62059 #define CAL_RXBB_GAIN_TBL_12__WRITE                                 0xffffffffU
62060
62061 #endif /* __CAL_RXBB_GAIN_TBL_12_MACRO__ */
62062
62063
62064 /* macros for bb_reg_block.bb_sm_reg_map.BB_cal_rxbb_gain_tbl_12 */
62065 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CAL_RXBB_GAIN_TBL_12__NUM        1
62066
62067 /* macros for BlueprintGlobalNameSpace::cal_rxbb_gain_tbl_16 */
62068 #ifndef __CAL_RXBB_GAIN_TBL_16_MACRO__
62069 #define __CAL_RXBB_GAIN_TBL_16_MACRO__
62070
62071 /* macros for field txcal_rx_bb_gain_table_16 */
62072 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_16__SHIFT                0
62073 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_16__WIDTH                8
62074 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_16__MASK       0x000000ffU
62075 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_16__READ(src) \
62076                     (u_int32_t)(src)\
62077                     & 0x000000ffU
62078 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_16__WRITE(src) \
62079                     ((u_int32_t)(src)\
62080                     & 0x000000ffU)
62081 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_16__MODIFY(dst, src) \
62082                     (dst) = ((dst) &\
62083                     ~0x000000ffU) | ((u_int32_t)(src) &\
62084                     0x000000ffU)
62085 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_16__VERIFY(src) \
62086                     (!(((u_int32_t)(src)\
62087                     & ~0x000000ffU)))
62088
62089 /* macros for field txcal_rx_bb_gain_table_17 */
62090 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_17__SHIFT                8
62091 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_17__WIDTH                8
62092 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_17__MASK       0x0000ff00U
62093 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_17__READ(src) \
62094                     (((u_int32_t)(src)\
62095                     & 0x0000ff00U) >> 8)
62096 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_17__WRITE(src) \
62097                     (((u_int32_t)(src)\
62098                     << 8) & 0x0000ff00U)
62099 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_17__MODIFY(dst, src) \
62100                     (dst) = ((dst) &\
62101                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
62102                     8) & 0x0000ff00U)
62103 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_17__VERIFY(src) \
62104                     (!((((u_int32_t)(src)\
62105                     << 8) & ~0x0000ff00U)))
62106
62107 /* macros for field txcal_rx_bb_gain_table_18 */
62108 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_18__SHIFT               16
62109 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_18__WIDTH                8
62110 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_18__MASK       0x00ff0000U
62111 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_18__READ(src) \
62112                     (((u_int32_t)(src)\
62113                     & 0x00ff0000U) >> 16)
62114 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_18__WRITE(src) \
62115                     (((u_int32_t)(src)\
62116                     << 16) & 0x00ff0000U)
62117 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_18__MODIFY(dst, src) \
62118                     (dst) = ((dst) &\
62119                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
62120                     16) & 0x00ff0000U)
62121 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_18__VERIFY(src) \
62122                     (!((((u_int32_t)(src)\
62123                     << 16) & ~0x00ff0000U)))
62124
62125 /* macros for field txcal_rx_bb_gain_table_19 */
62126 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_19__SHIFT               24
62127 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_19__WIDTH                8
62128 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_19__MASK       0xff000000U
62129 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_19__READ(src) \
62130                     (((u_int32_t)(src)\
62131                     & 0xff000000U) >> 24)
62132 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_19__WRITE(src) \
62133                     (((u_int32_t)(src)\
62134                     << 24) & 0xff000000U)
62135 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_19__MODIFY(dst, src) \
62136                     (dst) = ((dst) &\
62137                     ~0xff000000U) | (((u_int32_t)(src) <<\
62138                     24) & 0xff000000U)
62139 #define CAL_RXBB_GAIN_TBL_16__TXCAL_RX_BB_GAIN_TABLE_19__VERIFY(src) \
62140                     (!((((u_int32_t)(src)\
62141                     << 24) & ~0xff000000U)))
62142 #define CAL_RXBB_GAIN_TBL_16__TYPE                                    u_int32_t
62143 #define CAL_RXBB_GAIN_TBL_16__READ                                  0xffffffffU
62144 #define CAL_RXBB_GAIN_TBL_16__WRITE                                 0xffffffffU
62145
62146 #endif /* __CAL_RXBB_GAIN_TBL_16_MACRO__ */
62147
62148
62149 /* macros for bb_reg_block.bb_sm_reg_map.BB_cal_rxbb_gain_tbl_16 */
62150 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CAL_RXBB_GAIN_TBL_16__NUM        1
62151
62152 /* macros for BlueprintGlobalNameSpace::cal_rxbb_gain_tbl_20 */
62153 #ifndef __CAL_RXBB_GAIN_TBL_20_MACRO__
62154 #define __CAL_RXBB_GAIN_TBL_20_MACRO__
62155
62156 /* macros for field txcal_rx_bb_gain_table_20 */
62157 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_20__SHIFT                0
62158 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_20__WIDTH                8
62159 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_20__MASK       0x000000ffU
62160 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_20__READ(src) \
62161                     (u_int32_t)(src)\
62162                     & 0x000000ffU
62163 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_20__WRITE(src) \
62164                     ((u_int32_t)(src)\
62165                     & 0x000000ffU)
62166 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_20__MODIFY(dst, src) \
62167                     (dst) = ((dst) &\
62168                     ~0x000000ffU) | ((u_int32_t)(src) &\
62169                     0x000000ffU)
62170 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_20__VERIFY(src) \
62171                     (!(((u_int32_t)(src)\
62172                     & ~0x000000ffU)))
62173
62174 /* macros for field txcal_rx_bb_gain_table_21 */
62175 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_21__SHIFT                8
62176 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_21__WIDTH                8
62177 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_21__MASK       0x0000ff00U
62178 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_21__READ(src) \
62179                     (((u_int32_t)(src)\
62180                     & 0x0000ff00U) >> 8)
62181 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_21__WRITE(src) \
62182                     (((u_int32_t)(src)\
62183                     << 8) & 0x0000ff00U)
62184 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_21__MODIFY(dst, src) \
62185                     (dst) = ((dst) &\
62186                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
62187                     8) & 0x0000ff00U)
62188 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_21__VERIFY(src) \
62189                     (!((((u_int32_t)(src)\
62190                     << 8) & ~0x0000ff00U)))
62191
62192 /* macros for field txcal_rx_bb_gain_table_22 */
62193 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_22__SHIFT               16
62194 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_22__WIDTH                8
62195 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_22__MASK       0x00ff0000U
62196 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_22__READ(src) \
62197                     (((u_int32_t)(src)\
62198                     & 0x00ff0000U) >> 16)
62199 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_22__WRITE(src) \
62200                     (((u_int32_t)(src)\
62201                     << 16) & 0x00ff0000U)
62202 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_22__MODIFY(dst, src) \
62203                     (dst) = ((dst) &\
62204                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
62205                     16) & 0x00ff0000U)
62206 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_22__VERIFY(src) \
62207                     (!((((u_int32_t)(src)\
62208                     << 16) & ~0x00ff0000U)))
62209
62210 /* macros for field txcal_rx_bb_gain_table_23 */
62211 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_23__SHIFT               24
62212 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_23__WIDTH                8
62213 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_23__MASK       0xff000000U
62214 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_23__READ(src) \
62215                     (((u_int32_t)(src)\
62216                     & 0xff000000U) >> 24)
62217 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_23__WRITE(src) \
62218                     (((u_int32_t)(src)\
62219                     << 24) & 0xff000000U)
62220 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_23__MODIFY(dst, src) \
62221                     (dst) = ((dst) &\
62222                     ~0xff000000U) | (((u_int32_t)(src) <<\
62223                     24) & 0xff000000U)
62224 #define CAL_RXBB_GAIN_TBL_20__TXCAL_RX_BB_GAIN_TABLE_23__VERIFY(src) \
62225                     (!((((u_int32_t)(src)\
62226                     << 24) & ~0xff000000U)))
62227 #define CAL_RXBB_GAIN_TBL_20__TYPE                                    u_int32_t
62228 #define CAL_RXBB_GAIN_TBL_20__READ                                  0xffffffffU
62229 #define CAL_RXBB_GAIN_TBL_20__WRITE                                 0xffffffffU
62230
62231 #endif /* __CAL_RXBB_GAIN_TBL_20_MACRO__ */
62232
62233
62234 /* macros for bb_reg_block.bb_sm_reg_map.BB_cal_rxbb_gain_tbl_20 */
62235 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CAL_RXBB_GAIN_TBL_20__NUM        1
62236
62237 /* macros for BlueprintGlobalNameSpace::cal_rxbb_gain_tbl_24 */
62238 #ifndef __CAL_RXBB_GAIN_TBL_24_MACRO__
62239 #define __CAL_RXBB_GAIN_TBL_24_MACRO__
62240
62241 /* macros for field txcal_rx_bb_gain_table_24 */
62242 #define CAL_RXBB_GAIN_TBL_24__TXCAL_RX_BB_GAIN_TABLE_24__SHIFT                0
62243 #define CAL_RXBB_GAIN_TBL_24__TXCAL_RX_BB_GAIN_TABLE_24__WIDTH                8
62244 #define CAL_RXBB_GAIN_TBL_24__TXCAL_RX_BB_GAIN_TABLE_24__MASK       0x000000ffU
62245 #define CAL_RXBB_GAIN_TBL_24__TXCAL_RX_BB_GAIN_TABLE_24__READ(src) \
62246                     (u_int32_t)(src)\
62247                     & 0x000000ffU
62248 #define CAL_RXBB_GAIN_TBL_24__TXCAL_RX_BB_GAIN_TABLE_24__WRITE(src) \
62249                     ((u_int32_t)(src)\
62250                     & 0x000000ffU)
62251 #define CAL_RXBB_GAIN_TBL_24__TXCAL_RX_BB_GAIN_TABLE_24__MODIFY(dst, src) \
62252                     (dst) = ((dst) &\
62253                     ~0x000000ffU) | ((u_int32_t)(src) &\
62254                     0x000000ffU)
62255 #define CAL_RXBB_GAIN_TBL_24__TXCAL_RX_BB_GAIN_TABLE_24__VERIFY(src) \
62256                     (!(((u_int32_t)(src)\
62257                     & ~0x000000ffU)))
62258 #define CAL_RXBB_GAIN_TBL_24__TYPE                                    u_int32_t
62259 #define CAL_RXBB_GAIN_TBL_24__READ                                  0x000000ffU
62260 #define CAL_RXBB_GAIN_TBL_24__WRITE                                 0x000000ffU
62261
62262 #endif /* __CAL_RXBB_GAIN_TBL_24_MACRO__ */
62263
62264
62265 /* macros for bb_reg_block.bb_sm_reg_map.BB_cal_rxbb_gain_tbl_24 */
62266 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_CAL_RXBB_GAIN_TBL_24__NUM        1
62267
62268 /* macros for BlueprintGlobalNameSpace::txiqcal_status_b0 */
62269 #ifndef __TXIQCAL_STATUS_B0_MACRO__
62270 #define __TXIQCAL_STATUS_B0_MACRO__
62271
62272 /* macros for field txiqcal_failed_0 */
62273 #define TXIQCAL_STATUS_B0__TXIQCAL_FAILED_0__SHIFT                            0
62274 #define TXIQCAL_STATUS_B0__TXIQCAL_FAILED_0__WIDTH                            1
62275 #define TXIQCAL_STATUS_B0__TXIQCAL_FAILED_0__MASK                   0x00000001U
62276 #define TXIQCAL_STATUS_B0__TXIQCAL_FAILED_0__READ(src) \
62277                     (u_int32_t)(src)\
62278                     & 0x00000001U
62279 #define TXIQCAL_STATUS_B0__TXIQCAL_FAILED_0__SET(dst) \
62280                     (dst) = ((dst) &\
62281                     ~0x00000001U) | (u_int32_t)(1)
62282 #define TXIQCAL_STATUS_B0__TXIQCAL_FAILED_0__CLR(dst) \
62283                     (dst) = ((dst) &\
62284                     ~0x00000001U) | (u_int32_t)(0)
62285
62286 /* macros for field calibrated_gains_0 */
62287 #define TXIQCAL_STATUS_B0__CALIBRATED_GAINS_0__SHIFT                          1
62288 #define TXIQCAL_STATUS_B0__CALIBRATED_GAINS_0__WIDTH                          5
62289 #define TXIQCAL_STATUS_B0__CALIBRATED_GAINS_0__MASK                 0x0000003eU
62290 #define TXIQCAL_STATUS_B0__CALIBRATED_GAINS_0__READ(src) \
62291                     (((u_int32_t)(src)\
62292                     & 0x0000003eU) >> 1)
62293
62294 /* macros for field tone_gain_used_0 */
62295 #define TXIQCAL_STATUS_B0__TONE_GAIN_USED_0__SHIFT                            6
62296 #define TXIQCAL_STATUS_B0__TONE_GAIN_USED_0__WIDTH                            6
62297 #define TXIQCAL_STATUS_B0__TONE_GAIN_USED_0__MASK                   0x00000fc0U
62298 #define TXIQCAL_STATUS_B0__TONE_GAIN_USED_0__READ(src) \
62299                     (((u_int32_t)(src)\
62300                     & 0x00000fc0U) >> 6)
62301
62302 /* macros for field rx_gain_used_0 */
62303 #define TXIQCAL_STATUS_B0__RX_GAIN_USED_0__SHIFT                             12
62304 #define TXIQCAL_STATUS_B0__RX_GAIN_USED_0__WIDTH                              6
62305 #define TXIQCAL_STATUS_B0__RX_GAIN_USED_0__MASK                     0x0003f000U
62306 #define TXIQCAL_STATUS_B0__RX_GAIN_USED_0__READ(src) \
62307                     (((u_int32_t)(src)\
62308                     & 0x0003f000U) >> 12)
62309
62310 /* macros for field last_meas_addr_0 */
62311 #define TXIQCAL_STATUS_B0__LAST_MEAS_ADDR_0__SHIFT                           18
62312 #define TXIQCAL_STATUS_B0__LAST_MEAS_ADDR_0__WIDTH                            6
62313 #define TXIQCAL_STATUS_B0__LAST_MEAS_ADDR_0__MASK                   0x00fc0000U
62314 #define TXIQCAL_STATUS_B0__LAST_MEAS_ADDR_0__READ(src) \
62315                     (((u_int32_t)(src)\
62316                     & 0x00fc0000U) >> 18)
62317 #define TXIQCAL_STATUS_B0__TYPE                                       u_int32_t
62318 #define TXIQCAL_STATUS_B0__READ                                     0x00ffffffU
62319
62320 #endif /* __TXIQCAL_STATUS_B0_MACRO__ */
62321
62322
62323 /* macros for bb_reg_block.bb_sm_reg_map.BB_txiqcal_status_b0 */
62324 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_TXIQCAL_STATUS_B0__NUM           1
62325
62326 /* macros for BlueprintGlobalNameSpace::paprd_trainer_cntl1 */
62327 #ifndef __PAPRD_TRAINER_CNTL1_MACRO__
62328 #define __PAPRD_TRAINER_CNTL1_MACRO__
62329
62330 /* macros for field cf_paprd_train_enable */
62331 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_TRAIN_ENABLE__SHIFT                     0
62332 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_TRAIN_ENABLE__WIDTH                     1
62333 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_TRAIN_ENABLE__MASK            0x00000001U
62334 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_TRAIN_ENABLE__READ(src) \
62335                     (u_int32_t)(src)\
62336                     & 0x00000001U
62337 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_TRAIN_ENABLE__WRITE(src) \
62338                     ((u_int32_t)(src)\
62339                     & 0x00000001U)
62340 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_TRAIN_ENABLE__MODIFY(dst, src) \
62341                     (dst) = ((dst) &\
62342                     ~0x00000001U) | ((u_int32_t)(src) &\
62343                     0x00000001U)
62344 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_TRAIN_ENABLE__VERIFY(src) \
62345                     (!(((u_int32_t)(src)\
62346                     & ~0x00000001U)))
62347 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_TRAIN_ENABLE__SET(dst) \
62348                     (dst) = ((dst) &\
62349                     ~0x00000001U) | (u_int32_t)(1)
62350 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_TRAIN_ENABLE__CLR(dst) \
62351                     (dst) = ((dst) &\
62352                     ~0x00000001U) | (u_int32_t)(0)
62353
62354 /* macros for field cf_paprd_agc2_settling */
62355 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_AGC2_SETTLING__SHIFT                    1
62356 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_AGC2_SETTLING__WIDTH                    7
62357 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_AGC2_SETTLING__MASK           0x000000feU
62358 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_AGC2_SETTLING__READ(src) \
62359                     (((u_int32_t)(src)\
62360                     & 0x000000feU) >> 1)
62361 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_AGC2_SETTLING__WRITE(src) \
62362                     (((u_int32_t)(src)\
62363                     << 1) & 0x000000feU)
62364 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_AGC2_SETTLING__MODIFY(dst, src) \
62365                     (dst) = ((dst) &\
62366                     ~0x000000feU) | (((u_int32_t)(src) <<\
62367                     1) & 0x000000feU)
62368 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_AGC2_SETTLING__VERIFY(src) \
62369                     (!((((u_int32_t)(src)\
62370                     << 1) & ~0x000000feU)))
62371
62372 /* macros for field cf_paprd_iqcorr_enable */
62373 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_IQCORR_ENABLE__SHIFT                    8
62374 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_IQCORR_ENABLE__WIDTH                    1
62375 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_IQCORR_ENABLE__MASK           0x00000100U
62376 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_IQCORR_ENABLE__READ(src) \
62377                     (((u_int32_t)(src)\
62378                     & 0x00000100U) >> 8)
62379 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_IQCORR_ENABLE__WRITE(src) \
62380                     (((u_int32_t)(src)\
62381                     << 8) & 0x00000100U)
62382 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_IQCORR_ENABLE__MODIFY(dst, src) \
62383                     (dst) = ((dst) &\
62384                     ~0x00000100U) | (((u_int32_t)(src) <<\
62385                     8) & 0x00000100U)
62386 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_IQCORR_ENABLE__VERIFY(src) \
62387                     (!((((u_int32_t)(src)\
62388                     << 8) & ~0x00000100U)))
62389 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_IQCORR_ENABLE__SET(dst) \
62390                     (dst) = ((dst) &\
62391                     ~0x00000100U) | ((u_int32_t)(1) << 8)
62392 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_IQCORR_ENABLE__CLR(dst) \
62393                     (dst) = ((dst) &\
62394                     ~0x00000100U) | ((u_int32_t)(0) << 8)
62395
62396 /* macros for field cf_paprd_rx_bb_gain_force */
62397 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_RX_BB_GAIN_FORCE__SHIFT                 9
62398 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_RX_BB_GAIN_FORCE__WIDTH                 1
62399 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_RX_BB_GAIN_FORCE__MASK        0x00000200U
62400 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_RX_BB_GAIN_FORCE__READ(src) \
62401                     (((u_int32_t)(src)\
62402                     & 0x00000200U) >> 9)
62403 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_RX_BB_GAIN_FORCE__WRITE(src) \
62404                     (((u_int32_t)(src)\
62405                     << 9) & 0x00000200U)
62406 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_RX_BB_GAIN_FORCE__MODIFY(dst, src) \
62407                     (dst) = ((dst) &\
62408                     ~0x00000200U) | (((u_int32_t)(src) <<\
62409                     9) & 0x00000200U)
62410 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_RX_BB_GAIN_FORCE__VERIFY(src) \
62411                     (!((((u_int32_t)(src)\
62412                     << 9) & ~0x00000200U)))
62413 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_RX_BB_GAIN_FORCE__SET(dst) \
62414                     (dst) = ((dst) &\
62415                     ~0x00000200U) | ((u_int32_t)(1) << 9)
62416 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_RX_BB_GAIN_FORCE__CLR(dst) \
62417                     (dst) = ((dst) &\
62418                     ~0x00000200U) | ((u_int32_t)(0) << 9)
62419
62420 /* macros for field cf_paprd_tx_gain_force */
62421 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_TX_GAIN_FORCE__SHIFT                   10
62422 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_TX_GAIN_FORCE__WIDTH                    1
62423 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_TX_GAIN_FORCE__MASK           0x00000400U
62424 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_TX_GAIN_FORCE__READ(src) \
62425                     (((u_int32_t)(src)\
62426                     & 0x00000400U) >> 10)
62427 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_TX_GAIN_FORCE__WRITE(src) \
62428                     (((u_int32_t)(src)\
62429                     << 10) & 0x00000400U)
62430 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_TX_GAIN_FORCE__MODIFY(dst, src) \
62431                     (dst) = ((dst) &\
62432                     ~0x00000400U) | (((u_int32_t)(src) <<\
62433                     10) & 0x00000400U)
62434 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_TX_GAIN_FORCE__VERIFY(src) \
62435                     (!((((u_int32_t)(src)\
62436                     << 10) & ~0x00000400U)))
62437 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_TX_GAIN_FORCE__SET(dst) \
62438                     (dst) = ((dst) &\
62439                     ~0x00000400U) | ((u_int32_t)(1) << 10)
62440 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_TX_GAIN_FORCE__CLR(dst) \
62441                     (dst) = ((dst) &\
62442                     ~0x00000400U) | ((u_int32_t)(0) << 10)
62443
62444 /* macros for field cf_paprd_lb_enable */
62445 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_LB_ENABLE__SHIFT                       11
62446 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_LB_ENABLE__WIDTH                        1
62447 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_LB_ENABLE__MASK               0x00000800U
62448 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_LB_ENABLE__READ(src) \
62449                     (((u_int32_t)(src)\
62450                     & 0x00000800U) >> 11)
62451 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_LB_ENABLE__WRITE(src) \
62452                     (((u_int32_t)(src)\
62453                     << 11) & 0x00000800U)
62454 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_LB_ENABLE__MODIFY(dst, src) \
62455                     (dst) = ((dst) &\
62456                     ~0x00000800U) | (((u_int32_t)(src) <<\
62457                     11) & 0x00000800U)
62458 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_LB_ENABLE__VERIFY(src) \
62459                     (!((((u_int32_t)(src)\
62460                     << 11) & ~0x00000800U)))
62461 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_LB_ENABLE__SET(dst) \
62462                     (dst) = ((dst) &\
62463                     ~0x00000800U) | ((u_int32_t)(1) << 11)
62464 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_LB_ENABLE__CLR(dst) \
62465                     (dst) = ((dst) &\
62466                     ~0x00000800U) | ((u_int32_t)(0) << 11)
62467
62468 /* macros for field cf_paprd_lb_skip */
62469 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_LB_SKIP__SHIFT                         12
62470 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_LB_SKIP__WIDTH                          7
62471 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_LB_SKIP__MASK                 0x0007f000U
62472 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_LB_SKIP__READ(src) \
62473                     (((u_int32_t)(src)\
62474                     & 0x0007f000U) >> 12)
62475 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_LB_SKIP__WRITE(src) \
62476                     (((u_int32_t)(src)\
62477                     << 12) & 0x0007f000U)
62478 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_LB_SKIP__MODIFY(dst, src) \
62479                     (dst) = ((dst) &\
62480                     ~0x0007f000U) | (((u_int32_t)(src) <<\
62481                     12) & 0x0007f000U)
62482 #define PAPRD_TRAINER_CNTL1__CF_PAPRD_LB_SKIP__VERIFY(src) \
62483                     (!((((u_int32_t)(src)\
62484                     << 12) & ~0x0007f000U)))
62485 #define PAPRD_TRAINER_CNTL1__TYPE                                     u_int32_t
62486 #define PAPRD_TRAINER_CNTL1__READ                                   0x0007ffffU
62487 #define PAPRD_TRAINER_CNTL1__WRITE                                  0x0007ffffU
62488
62489 #endif /* __PAPRD_TRAINER_CNTL1_MACRO__ */
62490
62491
62492 /* macros for bb_reg_block.bb_sm_reg_map.BB_paprd_trainer_cntl1 */
62493 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_PAPRD_TRAINER_CNTL1__NUM         1
62494
62495 /* macros for BlueprintGlobalNameSpace::paprd_trainer_cntl2 */
62496 #ifndef __PAPRD_TRAINER_CNTL2_MACRO__
62497 #define __PAPRD_TRAINER_CNTL2_MACRO__
62498
62499 /* macros for field cf_paprd_init_rx_bb_gain */
62500 #define PAPRD_TRAINER_CNTL2__CF_PAPRD_INIT_RX_BB_GAIN__SHIFT                  0
62501 #define PAPRD_TRAINER_CNTL2__CF_PAPRD_INIT_RX_BB_GAIN__WIDTH                 32
62502 #define PAPRD_TRAINER_CNTL2__CF_PAPRD_INIT_RX_BB_GAIN__MASK         0xffffffffU
62503 #define PAPRD_TRAINER_CNTL2__CF_PAPRD_INIT_RX_BB_GAIN__READ(src) \
62504                     (u_int32_t)(src)\
62505                     & 0xffffffffU
62506 #define PAPRD_TRAINER_CNTL2__CF_PAPRD_INIT_RX_BB_GAIN__WRITE(src) \
62507                     ((u_int32_t)(src)\
62508                     & 0xffffffffU)
62509 #define PAPRD_TRAINER_CNTL2__CF_PAPRD_INIT_RX_BB_GAIN__MODIFY(dst, src) \
62510                     (dst) = ((dst) &\
62511                     ~0xffffffffU) | ((u_int32_t)(src) &\
62512                     0xffffffffU)
62513 #define PAPRD_TRAINER_CNTL2__CF_PAPRD_INIT_RX_BB_GAIN__VERIFY(src) \
62514                     (!(((u_int32_t)(src)\
62515                     & ~0xffffffffU)))
62516 #define PAPRD_TRAINER_CNTL2__TYPE                                     u_int32_t
62517 #define PAPRD_TRAINER_CNTL2__READ                                   0xffffffffU
62518 #define PAPRD_TRAINER_CNTL2__WRITE                                  0xffffffffU
62519
62520 #endif /* __PAPRD_TRAINER_CNTL2_MACRO__ */
62521
62522
62523 /* macros for bb_reg_block.bb_sm_reg_map.BB_paprd_trainer_cntl2 */
62524 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_PAPRD_TRAINER_CNTL2__NUM         1
62525
62526 /* macros for BlueprintGlobalNameSpace::paprd_trainer_cntl3 */
62527 #ifndef __PAPRD_TRAINER_CNTL3_MACRO__
62528 #define __PAPRD_TRAINER_CNTL3_MACRO__
62529
62530 /* macros for field cf_paprd_adc_desired_size */
62531 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_ADC_DESIRED_SIZE__SHIFT                 0
62532 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_ADC_DESIRED_SIZE__WIDTH                 6
62533 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_ADC_DESIRED_SIZE__MASK        0x0000003fU
62534 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_ADC_DESIRED_SIZE__READ(src) \
62535                     (u_int32_t)(src)\
62536                     & 0x0000003fU
62537 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_ADC_DESIRED_SIZE__WRITE(src) \
62538                     ((u_int32_t)(src)\
62539                     & 0x0000003fU)
62540 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_ADC_DESIRED_SIZE__MODIFY(dst, src) \
62541                     (dst) = ((dst) &\
62542                     ~0x0000003fU) | ((u_int32_t)(src) &\
62543                     0x0000003fU)
62544 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_ADC_DESIRED_SIZE__VERIFY(src) \
62545                     (!(((u_int32_t)(src)\
62546                     & ~0x0000003fU)))
62547
62548 /* macros for field cf_paprd_quick_drop */
62549 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_QUICK_DROP__SHIFT                       6
62550 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_QUICK_DROP__WIDTH                       6
62551 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_QUICK_DROP__MASK              0x00000fc0U
62552 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_QUICK_DROP__READ(src) \
62553                     (((u_int32_t)(src)\
62554                     & 0x00000fc0U) >> 6)
62555 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_QUICK_DROP__WRITE(src) \
62556                     (((u_int32_t)(src)\
62557                     << 6) & 0x00000fc0U)
62558 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_QUICK_DROP__MODIFY(dst, src) \
62559                     (dst) = ((dst) &\
62560                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
62561                     6) & 0x00000fc0U)
62562 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_QUICK_DROP__VERIFY(src) \
62563                     (!((((u_int32_t)(src)\
62564                     << 6) & ~0x00000fc0U)))
62565
62566 /* macros for field cf_paprd_min_loopback_del */
62567 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_MIN_LOOPBACK_DEL__SHIFT                12
62568 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_MIN_LOOPBACK_DEL__WIDTH                 5
62569 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_MIN_LOOPBACK_DEL__MASK        0x0001f000U
62570 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_MIN_LOOPBACK_DEL__READ(src) \
62571                     (((u_int32_t)(src)\
62572                     & 0x0001f000U) >> 12)
62573 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_MIN_LOOPBACK_DEL__WRITE(src) \
62574                     (((u_int32_t)(src)\
62575                     << 12) & 0x0001f000U)
62576 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_MIN_LOOPBACK_DEL__MODIFY(dst, src) \
62577                     (dst) = ((dst) &\
62578                     ~0x0001f000U) | (((u_int32_t)(src) <<\
62579                     12) & 0x0001f000U)
62580 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_MIN_LOOPBACK_DEL__VERIFY(src) \
62581                     (!((((u_int32_t)(src)\
62582                     << 12) & ~0x0001f000U)))
62583
62584 /* macros for field cf_paprd_num_corr_stages */
62585 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_NUM_CORR_STAGES__SHIFT                 17
62586 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_NUM_CORR_STAGES__WIDTH                  3
62587 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_NUM_CORR_STAGES__MASK         0x000e0000U
62588 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_NUM_CORR_STAGES__READ(src) \
62589                     (((u_int32_t)(src)\
62590                     & 0x000e0000U) >> 17)
62591 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_NUM_CORR_STAGES__WRITE(src) \
62592                     (((u_int32_t)(src)\
62593                     << 17) & 0x000e0000U)
62594 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_NUM_CORR_STAGES__MODIFY(dst, src) \
62595                     (dst) = ((dst) &\
62596                     ~0x000e0000U) | (((u_int32_t)(src) <<\
62597                     17) & 0x000e0000U)
62598 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_NUM_CORR_STAGES__VERIFY(src) \
62599                     (!((((u_int32_t)(src)\
62600                     << 17) & ~0x000e0000U)))
62601
62602 /* macros for field cf_paprd_coarse_corr_len */
62603 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_COARSE_CORR_LEN__SHIFT                 20
62604 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_COARSE_CORR_LEN__WIDTH                  4
62605 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_COARSE_CORR_LEN__MASK         0x00f00000U
62606 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_COARSE_CORR_LEN__READ(src) \
62607                     (((u_int32_t)(src)\
62608                     & 0x00f00000U) >> 20)
62609 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_COARSE_CORR_LEN__WRITE(src) \
62610                     (((u_int32_t)(src)\
62611                     << 20) & 0x00f00000U)
62612 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_COARSE_CORR_LEN__MODIFY(dst, src) \
62613                     (dst) = ((dst) &\
62614                     ~0x00f00000U) | (((u_int32_t)(src) <<\
62615                     20) & 0x00f00000U)
62616 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_COARSE_CORR_LEN__VERIFY(src) \
62617                     (!((((u_int32_t)(src)\
62618                     << 20) & ~0x00f00000U)))
62619
62620 /* macros for field cf_paprd_fine_corr_len */
62621 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_FINE_CORR_LEN__SHIFT                   24
62622 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_FINE_CORR_LEN__WIDTH                    4
62623 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_FINE_CORR_LEN__MASK           0x0f000000U
62624 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_FINE_CORR_LEN__READ(src) \
62625                     (((u_int32_t)(src)\
62626                     & 0x0f000000U) >> 24)
62627 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_FINE_CORR_LEN__WRITE(src) \
62628                     (((u_int32_t)(src)\
62629                     << 24) & 0x0f000000U)
62630 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_FINE_CORR_LEN__MODIFY(dst, src) \
62631                     (dst) = ((dst) &\
62632                     ~0x0f000000U) | (((u_int32_t)(src) <<\
62633                     24) & 0x0f000000U)
62634 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_FINE_CORR_LEN__VERIFY(src) \
62635                     (!((((u_int32_t)(src)\
62636                     << 24) & ~0x0f000000U)))
62637
62638 /* macros for field cf_paprd_reuse_corr */
62639 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_REUSE_CORR__SHIFT                      28
62640 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_REUSE_CORR__WIDTH                       1
62641 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_REUSE_CORR__MASK              0x10000000U
62642 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_REUSE_CORR__READ(src) \
62643                     (((u_int32_t)(src)\
62644                     & 0x10000000U) >> 28)
62645 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_REUSE_CORR__WRITE(src) \
62646                     (((u_int32_t)(src)\
62647                     << 28) & 0x10000000U)
62648 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_REUSE_CORR__MODIFY(dst, src) \
62649                     (dst) = ((dst) &\
62650                     ~0x10000000U) | (((u_int32_t)(src) <<\
62651                     28) & 0x10000000U)
62652 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_REUSE_CORR__VERIFY(src) \
62653                     (!((((u_int32_t)(src)\
62654                     << 28) & ~0x10000000U)))
62655 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_REUSE_CORR__SET(dst) \
62656                     (dst) = ((dst) &\
62657                     ~0x10000000U) | ((u_int32_t)(1) << 28)
62658 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_REUSE_CORR__CLR(dst) \
62659                     (dst) = ((dst) &\
62660                     ~0x10000000U) | ((u_int32_t)(0) << 28)
62661
62662 /* macros for field cf_paprd_bbtxmix_disable */
62663 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_BBTXMIX_DISABLE__SHIFT                 29
62664 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_BBTXMIX_DISABLE__WIDTH                  1
62665 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_BBTXMIX_DISABLE__MASK         0x20000000U
62666 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_BBTXMIX_DISABLE__READ(src) \
62667                     (((u_int32_t)(src)\
62668                     & 0x20000000U) >> 29)
62669 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_BBTXMIX_DISABLE__WRITE(src) \
62670                     (((u_int32_t)(src)\
62671                     << 29) & 0x20000000U)
62672 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_BBTXMIX_DISABLE__MODIFY(dst, src) \
62673                     (dst) = ((dst) &\
62674                     ~0x20000000U) | (((u_int32_t)(src) <<\
62675                     29) & 0x20000000U)
62676 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_BBTXMIX_DISABLE__VERIFY(src) \
62677                     (!((((u_int32_t)(src)\
62678                     << 29) & ~0x20000000U)))
62679 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_BBTXMIX_DISABLE__SET(dst) \
62680                     (dst) = ((dst) &\
62681                     ~0x20000000U) | ((u_int32_t)(1) << 29)
62682 #define PAPRD_TRAINER_CNTL3__CF_PAPRD_BBTXMIX_DISABLE__CLR(dst) \
62683                     (dst) = ((dst) &\
62684                     ~0x20000000U) | ((u_int32_t)(0) << 29)
62685 #define PAPRD_TRAINER_CNTL3__TYPE                                     u_int32_t
62686 #define PAPRD_TRAINER_CNTL3__READ                                   0x3fffffffU
62687 #define PAPRD_TRAINER_CNTL3__WRITE                                  0x3fffffffU
62688
62689 #endif /* __PAPRD_TRAINER_CNTL3_MACRO__ */
62690
62691
62692 /* macros for bb_reg_block.bb_sm_reg_map.BB_paprd_trainer_cntl3 */
62693 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_PAPRD_TRAINER_CNTL3__NUM         1
62694
62695 /* macros for BlueprintGlobalNameSpace::paprd_trainer_cntl4 */
62696 #ifndef __PAPRD_TRAINER_CNTL4_MACRO__
62697 #define __PAPRD_TRAINER_CNTL4_MACRO__
62698
62699 /* macros for field cf_paprd_min_corr */
62700 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_MIN_CORR__SHIFT                         0
62701 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_MIN_CORR__WIDTH                        12
62702 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_MIN_CORR__MASK                0x00000fffU
62703 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_MIN_CORR__READ(src) \
62704                     (u_int32_t)(src)\
62705                     & 0x00000fffU
62706 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_MIN_CORR__WRITE(src) \
62707                     ((u_int32_t)(src)\
62708                     & 0x00000fffU)
62709 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_MIN_CORR__MODIFY(dst, src) \
62710                     (dst) = ((dst) &\
62711                     ~0x00000fffU) | ((u_int32_t)(src) &\
62712                     0x00000fffU)
62713 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_MIN_CORR__VERIFY(src) \
62714                     (!(((u_int32_t)(src)\
62715                     & ~0x00000fffU)))
62716
62717 /* macros for field cf_paprd_safety_delta */
62718 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_SAFETY_DELTA__SHIFT                    12
62719 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_SAFETY_DELTA__WIDTH                     4
62720 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_SAFETY_DELTA__MASK            0x0000f000U
62721 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_SAFETY_DELTA__READ(src) \
62722                     (((u_int32_t)(src)\
62723                     & 0x0000f000U) >> 12)
62724 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_SAFETY_DELTA__WRITE(src) \
62725                     (((u_int32_t)(src)\
62726                     << 12) & 0x0000f000U)
62727 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_SAFETY_DELTA__MODIFY(dst, src) \
62728                     (dst) = ((dst) &\
62729                     ~0x0000f000U) | (((u_int32_t)(src) <<\
62730                     12) & 0x0000f000U)
62731 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_SAFETY_DELTA__VERIFY(src) \
62732                     (!((((u_int32_t)(src)\
62733                     << 12) & ~0x0000f000U)))
62734
62735 /* macros for field cf_paprd_num_train_samples */
62736 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_NUM_TRAIN_SAMPLES__SHIFT               16
62737 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_NUM_TRAIN_SAMPLES__WIDTH               10
62738 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_NUM_TRAIN_SAMPLES__MASK       0x03ff0000U
62739 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_NUM_TRAIN_SAMPLES__READ(src) \
62740                     (((u_int32_t)(src)\
62741                     & 0x03ff0000U) >> 16)
62742 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_NUM_TRAIN_SAMPLES__WRITE(src) \
62743                     (((u_int32_t)(src)\
62744                     << 16) & 0x03ff0000U)
62745 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_NUM_TRAIN_SAMPLES__MODIFY(dst, src) \
62746                     (dst) = ((dst) &\
62747                     ~0x03ff0000U) | (((u_int32_t)(src) <<\
62748                     16) & 0x03ff0000U)
62749 #define PAPRD_TRAINER_CNTL4__CF_PAPRD_NUM_TRAIN_SAMPLES__VERIFY(src) \
62750                     (!((((u_int32_t)(src)\
62751                     << 16) & ~0x03ff0000U)))
62752 #define PAPRD_TRAINER_CNTL4__TYPE                                     u_int32_t
62753 #define PAPRD_TRAINER_CNTL4__READ                                   0x03ffffffU
62754 #define PAPRD_TRAINER_CNTL4__WRITE                                  0x03ffffffU
62755
62756 #endif /* __PAPRD_TRAINER_CNTL4_MACRO__ */
62757
62758
62759 /* macros for bb_reg_block.bb_sm_reg_map.BB_paprd_trainer_cntl4 */
62760 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_PAPRD_TRAINER_CNTL4__NUM         1
62761
62762 /* macros for BlueprintGlobalNameSpace::paprd_trainer_stat1 */
62763 #ifndef __PAPRD_TRAINER_STAT1_MACRO__
62764 #define __PAPRD_TRAINER_STAT1_MACRO__
62765
62766 /* macros for field paprd_train_done */
62767 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_DONE__SHIFT                          0
62768 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_DONE__WIDTH                          1
62769 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_DONE__MASK                 0x00000001U
62770 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_DONE__READ(src) \
62771                     (u_int32_t)(src)\
62772                     & 0x00000001U
62773 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_DONE__WRITE(src) \
62774                     ((u_int32_t)(src)\
62775                     & 0x00000001U)
62776 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_DONE__MODIFY(dst, src) \
62777                     (dst) = ((dst) &\
62778                     ~0x00000001U) | ((u_int32_t)(src) &\
62779                     0x00000001U)
62780 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_DONE__VERIFY(src) \
62781                     (!(((u_int32_t)(src)\
62782                     & ~0x00000001U)))
62783 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_DONE__SET(dst) \
62784                     (dst) = ((dst) &\
62785                     ~0x00000001U) | (u_int32_t)(1)
62786 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_DONE__CLR(dst) \
62787                     (dst) = ((dst) &\
62788                     ~0x00000001U) | (u_int32_t)(0)
62789
62790 /* macros for field paprd_train_incomplete */
62791 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_INCOMPLETE__SHIFT                    1
62792 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_INCOMPLETE__WIDTH                    1
62793 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_INCOMPLETE__MASK           0x00000002U
62794 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_INCOMPLETE__READ(src) \
62795                     (((u_int32_t)(src)\
62796                     & 0x00000002U) >> 1)
62797 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_INCOMPLETE__SET(dst) \
62798                     (dst) = ((dst) &\
62799                     ~0x00000002U) | ((u_int32_t)(1) << 1)
62800 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_INCOMPLETE__CLR(dst) \
62801                     (dst) = ((dst) &\
62802                     ~0x00000002U) | ((u_int32_t)(0) << 1)
62803
62804 /* macros for field paprd_corr_err */
62805 #define PAPRD_TRAINER_STAT1__PAPRD_CORR_ERR__SHIFT                            2
62806 #define PAPRD_TRAINER_STAT1__PAPRD_CORR_ERR__WIDTH                            1
62807 #define PAPRD_TRAINER_STAT1__PAPRD_CORR_ERR__MASK                   0x00000004U
62808 #define PAPRD_TRAINER_STAT1__PAPRD_CORR_ERR__READ(src) \
62809                     (((u_int32_t)(src)\
62810                     & 0x00000004U) >> 2)
62811 #define PAPRD_TRAINER_STAT1__PAPRD_CORR_ERR__SET(dst) \
62812                     (dst) = ((dst) &\
62813                     ~0x00000004U) | ((u_int32_t)(1) << 2)
62814 #define PAPRD_TRAINER_STAT1__PAPRD_CORR_ERR__CLR(dst) \
62815                     (dst) = ((dst) &\
62816                     ~0x00000004U) | ((u_int32_t)(0) << 2)
62817
62818 /* macros for field paprd_train_active */
62819 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_ACTIVE__SHIFT                        3
62820 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_ACTIVE__WIDTH                        1
62821 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_ACTIVE__MASK               0x00000008U
62822 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_ACTIVE__READ(src) \
62823                     (((u_int32_t)(src)\
62824                     & 0x00000008U) >> 3)
62825 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_ACTIVE__SET(dst) \
62826                     (dst) = ((dst) &\
62827                     ~0x00000008U) | ((u_int32_t)(1) << 3)
62828 #define PAPRD_TRAINER_STAT1__PAPRD_TRAIN_ACTIVE__CLR(dst) \
62829                     (dst) = ((dst) &\
62830                     ~0x00000008U) | ((u_int32_t)(0) << 3)
62831
62832 /* macros for field paprd_rx_gain_idx */
62833 #define PAPRD_TRAINER_STAT1__PAPRD_RX_GAIN_IDX__SHIFT                         4
62834 #define PAPRD_TRAINER_STAT1__PAPRD_RX_GAIN_IDX__WIDTH                         5
62835 #define PAPRD_TRAINER_STAT1__PAPRD_RX_GAIN_IDX__MASK                0x000001f0U
62836 #define PAPRD_TRAINER_STAT1__PAPRD_RX_GAIN_IDX__READ(src) \
62837                     (((u_int32_t)(src)\
62838                     & 0x000001f0U) >> 4)
62839
62840 /* macros for field paprd_agc2_pwr */
62841 #define PAPRD_TRAINER_STAT1__PAPRD_AGC2_PWR__SHIFT                            9
62842 #define PAPRD_TRAINER_STAT1__PAPRD_AGC2_PWR__WIDTH                            8
62843 #define PAPRD_TRAINER_STAT1__PAPRD_AGC2_PWR__MASK                   0x0001fe00U
62844 #define PAPRD_TRAINER_STAT1__PAPRD_AGC2_PWR__READ(src) \
62845                     (((u_int32_t)(src)\
62846                     & 0x0001fe00U) >> 9)
62847 #define PAPRD_TRAINER_STAT1__TYPE                                     u_int32_t
62848 #define PAPRD_TRAINER_STAT1__READ                                   0x0001ffffU
62849 #define PAPRD_TRAINER_STAT1__WRITE                                  0x0001ffffU
62850
62851 #endif /* __PAPRD_TRAINER_STAT1_MACRO__ */
62852
62853
62854 /* macros for bb_reg_block.bb_sm_reg_map.BB_paprd_trainer_stat1 */
62855 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_PAPRD_TRAINER_STAT1__NUM         1
62856
62857 /* macros for BlueprintGlobalNameSpace::paprd_trainer_stat2 */
62858 #ifndef __PAPRD_TRAINER_STAT2_MACRO__
62859 #define __PAPRD_TRAINER_STAT2_MACRO__
62860
62861 /* macros for field paprd_fine_val */
62862 #define PAPRD_TRAINER_STAT2__PAPRD_FINE_VAL__SHIFT                            0
62863 #define PAPRD_TRAINER_STAT2__PAPRD_FINE_VAL__WIDTH                           16
62864 #define PAPRD_TRAINER_STAT2__PAPRD_FINE_VAL__MASK                   0x0000ffffU
62865 #define PAPRD_TRAINER_STAT2__PAPRD_FINE_VAL__READ(src) \
62866                     (u_int32_t)(src)\
62867                     & 0x0000ffffU
62868
62869 /* macros for field paprd_coarse_idx */
62870 #define PAPRD_TRAINER_STAT2__PAPRD_COARSE_IDX__SHIFT                         16
62871 #define PAPRD_TRAINER_STAT2__PAPRD_COARSE_IDX__WIDTH                          5
62872 #define PAPRD_TRAINER_STAT2__PAPRD_COARSE_IDX__MASK                 0x001f0000U
62873 #define PAPRD_TRAINER_STAT2__PAPRD_COARSE_IDX__READ(src) \
62874                     (((u_int32_t)(src)\
62875                     & 0x001f0000U) >> 16)
62876
62877 /* macros for field paprd_fine_idx */
62878 #define PAPRD_TRAINER_STAT2__PAPRD_FINE_IDX__SHIFT                           21
62879 #define PAPRD_TRAINER_STAT2__PAPRD_FINE_IDX__WIDTH                            2
62880 #define PAPRD_TRAINER_STAT2__PAPRD_FINE_IDX__MASK                   0x00600000U
62881 #define PAPRD_TRAINER_STAT2__PAPRD_FINE_IDX__READ(src) \
62882                     (((u_int32_t)(src)\
62883                     & 0x00600000U) >> 21)
62884 #define PAPRD_TRAINER_STAT2__TYPE                                     u_int32_t
62885 #define PAPRD_TRAINER_STAT2__READ                                   0x007fffffU
62886
62887 #endif /* __PAPRD_TRAINER_STAT2_MACRO__ */
62888
62889
62890 /* macros for bb_reg_block.bb_sm_reg_map.BB_paprd_trainer_stat2 */
62891 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_PAPRD_TRAINER_STAT2__NUM         1
62892
62893 /* macros for BlueprintGlobalNameSpace::paprd_trainer_stat3 */
62894 #ifndef __PAPRD_TRAINER_STAT3_MACRO__
62895 #define __PAPRD_TRAINER_STAT3_MACRO__
62896
62897 /* macros for field paprd_train_samples_cnt */
62898 #define PAPRD_TRAINER_STAT3__PAPRD_TRAIN_SAMPLES_CNT__SHIFT                   0
62899 #define PAPRD_TRAINER_STAT3__PAPRD_TRAIN_SAMPLES_CNT__WIDTH                  20
62900 #define PAPRD_TRAINER_STAT3__PAPRD_TRAIN_SAMPLES_CNT__MASK          0x000fffffU
62901 #define PAPRD_TRAINER_STAT3__PAPRD_TRAIN_SAMPLES_CNT__READ(src) \
62902                     (u_int32_t)(src)\
62903                     & 0x000fffffU
62904 #define PAPRD_TRAINER_STAT3__TYPE                                     u_int32_t
62905 #define PAPRD_TRAINER_STAT3__READ                                   0x000fffffU
62906
62907 #endif /* __PAPRD_TRAINER_STAT3_MACRO__ */
62908
62909
62910 /* macros for bb_reg_block.bb_sm_reg_map.BB_paprd_trainer_stat3 */
62911 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_PAPRD_TRAINER_STAT3__NUM         1
62912
62913 /* macros for BlueprintGlobalNameSpace::panic_watchdog_status */
62914 #ifndef __PANIC_WATCHDOG_STATUS_MACRO__
62915 #define __PANIC_WATCHDOG_STATUS_MACRO__
62916
62917 /* macros for field panic_watchdog_status_1 */
62918 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_1__SHIFT                 0
62919 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_1__WIDTH                 3
62920 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_1__MASK        0x00000007U
62921 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_1__READ(src) \
62922                     (u_int32_t)(src)\
62923                     & 0x00000007U
62924 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_1__WRITE(src) \
62925                     ((u_int32_t)(src)\
62926                     & 0x00000007U)
62927 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_1__MODIFY(dst, src) \
62928                     (dst) = ((dst) &\
62929                     ~0x00000007U) | ((u_int32_t)(src) &\
62930                     0x00000007U)
62931 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_1__VERIFY(src) \
62932                     (!(((u_int32_t)(src)\
62933                     & ~0x00000007U)))
62934
62935 /* macros for field panic_watchdog_det_hang */
62936 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_DET_HANG__SHIFT                 3
62937 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_DET_HANG__WIDTH                 1
62938 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_DET_HANG__MASK        0x00000008U
62939 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_DET_HANG__READ(src) \
62940                     (((u_int32_t)(src)\
62941                     & 0x00000008U) >> 3)
62942 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_DET_HANG__WRITE(src) \
62943                     (((u_int32_t)(src)\
62944                     << 3) & 0x00000008U)
62945 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_DET_HANG__MODIFY(dst, src) \
62946                     (dst) = ((dst) &\
62947                     ~0x00000008U) | (((u_int32_t)(src) <<\
62948                     3) & 0x00000008U)
62949 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_DET_HANG__VERIFY(src) \
62950                     (!((((u_int32_t)(src)\
62951                     << 3) & ~0x00000008U)))
62952 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_DET_HANG__SET(dst) \
62953                     (dst) = ((dst) &\
62954                     ~0x00000008U) | ((u_int32_t)(1) << 3)
62955 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_DET_HANG__CLR(dst) \
62956                     (dst) = ((dst) &\
62957                     ~0x00000008U) | ((u_int32_t)(0) << 3)
62958
62959 /* macros for field panic_watchdog_status_2 */
62960 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_2__SHIFT                 4
62961 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_2__WIDTH                 4
62962 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_2__MASK        0x000000f0U
62963 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_2__READ(src) \
62964                     (((u_int32_t)(src)\
62965                     & 0x000000f0U) >> 4)
62966 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_2__WRITE(src) \
62967                     (((u_int32_t)(src)\
62968                     << 4) & 0x000000f0U)
62969 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_2__MODIFY(dst, src) \
62970                     (dst) = ((dst) &\
62971                     ~0x000000f0U) | (((u_int32_t)(src) <<\
62972                     4) & 0x000000f0U)
62973 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_2__VERIFY(src) \
62974                     (!((((u_int32_t)(src)\
62975                     << 4) & ~0x000000f0U)))
62976
62977 /* macros for field panic_watchdog_status_3 */
62978 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_3__SHIFT                 8
62979 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_3__WIDTH                 4
62980 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_3__MASK        0x00000f00U
62981 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_3__READ(src) \
62982                     (((u_int32_t)(src)\
62983                     & 0x00000f00U) >> 8)
62984 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_3__WRITE(src) \
62985                     (((u_int32_t)(src)\
62986                     << 8) & 0x00000f00U)
62987 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_3__MODIFY(dst, src) \
62988                     (dst) = ((dst) &\
62989                     ~0x00000f00U) | (((u_int32_t)(src) <<\
62990                     8) & 0x00000f00U)
62991 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_3__VERIFY(src) \
62992                     (!((((u_int32_t)(src)\
62993                     << 8) & ~0x00000f00U)))
62994
62995 /* macros for field panic_watchdog_status_4 */
62996 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_4__SHIFT                12
62997 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_4__WIDTH                 4
62998 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_4__MASK        0x0000f000U
62999 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_4__READ(src) \
63000                     (((u_int32_t)(src)\
63001                     & 0x0000f000U) >> 12)
63002 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_4__WRITE(src) \
63003                     (((u_int32_t)(src)\
63004                     << 12) & 0x0000f000U)
63005 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_4__MODIFY(dst, src) \
63006                     (dst) = ((dst) &\
63007                     ~0x0000f000U) | (((u_int32_t)(src) <<\
63008                     12) & 0x0000f000U)
63009 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_4__VERIFY(src) \
63010                     (!((((u_int32_t)(src)\
63011                     << 12) & ~0x0000f000U)))
63012
63013 /* macros for field panic_watchdog_status_5 */
63014 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_5__SHIFT                16
63015 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_5__WIDTH                 4
63016 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_5__MASK        0x000f0000U
63017 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_5__READ(src) \
63018                     (((u_int32_t)(src)\
63019                     & 0x000f0000U) >> 16)
63020 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_5__WRITE(src) \
63021                     (((u_int32_t)(src)\
63022                     << 16) & 0x000f0000U)
63023 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_5__MODIFY(dst, src) \
63024                     (dst) = ((dst) &\
63025                     ~0x000f0000U) | (((u_int32_t)(src) <<\
63026                     16) & 0x000f0000U)
63027 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_5__VERIFY(src) \
63028                     (!((((u_int32_t)(src)\
63029                     << 16) & ~0x000f0000U)))
63030
63031 /* macros for field panic_watchdog_status_6 */
63032 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_6__SHIFT                20
63033 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_6__WIDTH                 4
63034 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_6__MASK        0x00f00000U
63035 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_6__READ(src) \
63036                     (((u_int32_t)(src)\
63037                     & 0x00f00000U) >> 20)
63038 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_6__WRITE(src) \
63039                     (((u_int32_t)(src)\
63040                     << 20) & 0x00f00000U)
63041 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_6__MODIFY(dst, src) \
63042                     (dst) = ((dst) &\
63043                     ~0x00f00000U) | (((u_int32_t)(src) <<\
63044                     20) & 0x00f00000U)
63045 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_6__VERIFY(src) \
63046                     (!((((u_int32_t)(src)\
63047                     << 20) & ~0x00f00000U)))
63048
63049 /* macros for field panic_watchdog_status_7 */
63050 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_7__SHIFT                24
63051 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_7__WIDTH                 4
63052 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_7__MASK        0x0f000000U
63053 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_7__READ(src) \
63054                     (((u_int32_t)(src)\
63055                     & 0x0f000000U) >> 24)
63056 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_7__WRITE(src) \
63057                     (((u_int32_t)(src)\
63058                     << 24) & 0x0f000000U)
63059 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_7__MODIFY(dst, src) \
63060                     (dst) = ((dst) &\
63061                     ~0x0f000000U) | (((u_int32_t)(src) <<\
63062                     24) & 0x0f000000U)
63063 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_7__VERIFY(src) \
63064                     (!((((u_int32_t)(src)\
63065                     << 24) & ~0x0f000000U)))
63066
63067 /* macros for field panic_watchdog_status_8 */
63068 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_8__SHIFT                28
63069 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_8__WIDTH                 4
63070 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_8__MASK        0xf0000000U
63071 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_8__READ(src) \
63072                     (((u_int32_t)(src)\
63073                     & 0xf0000000U) >> 28)
63074 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_8__WRITE(src) \
63075                     (((u_int32_t)(src)\
63076                     << 28) & 0xf0000000U)
63077 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_8__MODIFY(dst, src) \
63078                     (dst) = ((dst) &\
63079                     ~0xf0000000U) | (((u_int32_t)(src) <<\
63080                     28) & 0xf0000000U)
63081 #define PANIC_WATCHDOG_STATUS__PANIC_WATCHDOG_STATUS_8__VERIFY(src) \
63082                     (!((((u_int32_t)(src)\
63083                     << 28) & ~0xf0000000U)))
63084 #define PANIC_WATCHDOG_STATUS__TYPE                                   u_int32_t
63085 #define PANIC_WATCHDOG_STATUS__READ                                 0xffffffffU
63086 #define PANIC_WATCHDOG_STATUS__WRITE                                0xffffffffU
63087
63088 #endif /* __PANIC_WATCHDOG_STATUS_MACRO__ */
63089
63090
63091 /* macros for bb_reg_block.bb_sm_reg_map.BB_panic_watchdog_status */
63092 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_PANIC_WATCHDOG_STATUS__NUM       1
63093
63094 /* macros for BlueprintGlobalNameSpace::panic_watchdog_ctrl_1 */
63095 #ifndef __PANIC_WATCHDOG_CTRL_1_MACRO__
63096 #define __PANIC_WATCHDOG_CTRL_1_MACRO__
63097
63098 /* macros for field enable_panic_watchdog_non_idle */
63099 #define PANIC_WATCHDOG_CTRL_1__ENABLE_PANIC_WATCHDOG_NON_IDLE__SHIFT          0
63100 #define PANIC_WATCHDOG_CTRL_1__ENABLE_PANIC_WATCHDOG_NON_IDLE__WIDTH          1
63101 #define PANIC_WATCHDOG_CTRL_1__ENABLE_PANIC_WATCHDOG_NON_IDLE__MASK 0x00000001U
63102 #define PANIC_WATCHDOG_CTRL_1__ENABLE_PANIC_WATCHDOG_NON_IDLE__READ(src) \
63103                     (u_int32_t)(src)\
63104                     & 0x00000001U
63105 #define PANIC_WATCHDOG_CTRL_1__ENABLE_PANIC_WATCHDOG_NON_IDLE__WRITE(src) \
63106                     ((u_int32_t)(src)\
63107                     & 0x00000001U)
63108 #define PANIC_WATCHDOG_CTRL_1__ENABLE_PANIC_WATCHDOG_NON_IDLE__MODIFY(dst, src) \
63109                     (dst) = ((dst) &\
63110                     ~0x00000001U) | ((u_int32_t)(src) &\
63111                     0x00000001U)
63112 #define PANIC_WATCHDOG_CTRL_1__ENABLE_PANIC_WATCHDOG_NON_IDLE__VERIFY(src) \
63113                     (!(((u_int32_t)(src)\
63114                     & ~0x00000001U)))
63115 #define PANIC_WATCHDOG_CTRL_1__ENABLE_PANIC_WATCHDOG_NON_IDLE__SET(dst) \
63116                     (dst) = ((dst) &\
63117                     ~0x00000001U) | (u_int32_t)(1)
63118 #define PANIC_WATCHDOG_CTRL_1__ENABLE_PANIC_WATCHDOG_NON_IDLE__CLR(dst) \
63119                     (dst) = ((dst) &\
63120                     ~0x00000001U) | (u_int32_t)(0)
63121
63122 /* macros for field enable_panic_watchdog_idle */
63123 #define PANIC_WATCHDOG_CTRL_1__ENABLE_PANIC_WATCHDOG_IDLE__SHIFT              1
63124 #define PANIC_WATCHDOG_CTRL_1__ENABLE_PANIC_WATCHDOG_IDLE__WIDTH              1
63125 #define PANIC_WATCHDOG_CTRL_1__ENABLE_PANIC_WATCHDOG_IDLE__MASK     0x00000002U
63126 #define PANIC_WATCHDOG_CTRL_1__ENABLE_PANIC_WATCHDOG_IDLE__READ(src) \
63127                     (((u_int32_t)(src)\
63128                     & 0x00000002U) >> 1)
63129 #define PANIC_WATCHDOG_CTRL_1__ENABLE_PANIC_WATCHDOG_IDLE__WRITE(src) \
63130                     (((u_int32_t)(src)\
63131                     << 1) & 0x00000002U)
63132 #define PANIC_WATCHDOG_CTRL_1__ENABLE_PANIC_WATCHDOG_IDLE__MODIFY(dst, src) \
63133                     (dst) = ((dst) &\
63134                     ~0x00000002U) | (((u_int32_t)(src) <<\
63135                     1) & 0x00000002U)
63136 #define PANIC_WATCHDOG_CTRL_1__ENABLE_PANIC_WATCHDOG_IDLE__VERIFY(src) \
63137                     (!((((u_int32_t)(src)\
63138                     << 1) & ~0x00000002U)))
63139 #define PANIC_WATCHDOG_CTRL_1__ENABLE_PANIC_WATCHDOG_IDLE__SET(dst) \
63140                     (dst) = ((dst) &\
63141                     ~0x00000002U) | ((u_int32_t)(1) << 1)
63142 #define PANIC_WATCHDOG_CTRL_1__ENABLE_PANIC_WATCHDOG_IDLE__CLR(dst) \
63143                     (dst) = ((dst) &\
63144                     ~0x00000002U) | ((u_int32_t)(0) << 1)
63145
63146 /* macros for field panic_watchdog_non_idle_limit */
63147 #define PANIC_WATCHDOG_CTRL_1__PANIC_WATCHDOG_NON_IDLE_LIMIT__SHIFT           2
63148 #define PANIC_WATCHDOG_CTRL_1__PANIC_WATCHDOG_NON_IDLE_LIMIT__WIDTH          14
63149 #define PANIC_WATCHDOG_CTRL_1__PANIC_WATCHDOG_NON_IDLE_LIMIT__MASK  0x0000fffcU
63150 #define PANIC_WATCHDOG_CTRL_1__PANIC_WATCHDOG_NON_IDLE_LIMIT__READ(src) \
63151                     (((u_int32_t)(src)\
63152                     & 0x0000fffcU) >> 2)
63153 #define PANIC_WATCHDOG_CTRL_1__PANIC_WATCHDOG_NON_IDLE_LIMIT__WRITE(src) \
63154                     (((u_int32_t)(src)\
63155                     << 2) & 0x0000fffcU)
63156 #define PANIC_WATCHDOG_CTRL_1__PANIC_WATCHDOG_NON_IDLE_LIMIT__MODIFY(dst, src) \
63157                     (dst) = ((dst) &\
63158                     ~0x0000fffcU) | (((u_int32_t)(src) <<\
63159                     2) & 0x0000fffcU)
63160 #define PANIC_WATCHDOG_CTRL_1__PANIC_WATCHDOG_NON_IDLE_LIMIT__VERIFY(src) \
63161                     (!((((u_int32_t)(src)\
63162                     << 2) & ~0x0000fffcU)))
63163
63164 /* macros for field panic_watchdog_idle_limit */
63165 #define PANIC_WATCHDOG_CTRL_1__PANIC_WATCHDOG_IDLE_LIMIT__SHIFT              16
63166 #define PANIC_WATCHDOG_CTRL_1__PANIC_WATCHDOG_IDLE_LIMIT__WIDTH              16
63167 #define PANIC_WATCHDOG_CTRL_1__PANIC_WATCHDOG_IDLE_LIMIT__MASK      0xffff0000U
63168 #define PANIC_WATCHDOG_CTRL_1__PANIC_WATCHDOG_IDLE_LIMIT__READ(src) \
63169                     (((u_int32_t)(src)\
63170                     & 0xffff0000U) >> 16)
63171 #define PANIC_WATCHDOG_CTRL_1__PANIC_WATCHDOG_IDLE_LIMIT__WRITE(src) \
63172                     (((u_int32_t)(src)\
63173                     << 16) & 0xffff0000U)
63174 #define PANIC_WATCHDOG_CTRL_1__PANIC_WATCHDOG_IDLE_LIMIT__MODIFY(dst, src) \
63175                     (dst) = ((dst) &\
63176                     ~0xffff0000U) | (((u_int32_t)(src) <<\
63177                     16) & 0xffff0000U)
63178 #define PANIC_WATCHDOG_CTRL_1__PANIC_WATCHDOG_IDLE_LIMIT__VERIFY(src) \
63179                     (!((((u_int32_t)(src)\
63180                     << 16) & ~0xffff0000U)))
63181 #define PANIC_WATCHDOG_CTRL_1__TYPE                                   u_int32_t
63182 #define PANIC_WATCHDOG_CTRL_1__READ                                 0xffffffffU
63183 #define PANIC_WATCHDOG_CTRL_1__WRITE                                0xffffffffU
63184
63185 #endif /* __PANIC_WATCHDOG_CTRL_1_MACRO__ */
63186
63187
63188 /* macros for bb_reg_block.bb_sm_reg_map.BB_panic_watchdog_ctrl_1 */
63189 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_PANIC_WATCHDOG_CTRL_1__NUM       1
63190
63191 /* macros for BlueprintGlobalNameSpace::panic_watchdog_ctrl_2 */
63192 #ifndef __PANIC_WATCHDOG_CTRL_2_MACRO__
63193 #define __PANIC_WATCHDOG_CTRL_2_MACRO__
63194
63195 /* macros for field force_fast_adc_clk */
63196 #define PANIC_WATCHDOG_CTRL_2__FORCE_FAST_ADC_CLK__SHIFT                      0
63197 #define PANIC_WATCHDOG_CTRL_2__FORCE_FAST_ADC_CLK__WIDTH                      1
63198 #define PANIC_WATCHDOG_CTRL_2__FORCE_FAST_ADC_CLK__MASK             0x00000001U
63199 #define PANIC_WATCHDOG_CTRL_2__FORCE_FAST_ADC_CLK__READ(src) \
63200                     (u_int32_t)(src)\
63201                     & 0x00000001U
63202 #define PANIC_WATCHDOG_CTRL_2__FORCE_FAST_ADC_CLK__WRITE(src) \
63203                     ((u_int32_t)(src)\
63204                     & 0x00000001U)
63205 #define PANIC_WATCHDOG_CTRL_2__FORCE_FAST_ADC_CLK__MODIFY(dst, src) \
63206                     (dst) = ((dst) &\
63207                     ~0x00000001U) | ((u_int32_t)(src) &\
63208                     0x00000001U)
63209 #define PANIC_WATCHDOG_CTRL_2__FORCE_FAST_ADC_CLK__VERIFY(src) \
63210                     (!(((u_int32_t)(src)\
63211                     & ~0x00000001U)))
63212 #define PANIC_WATCHDOG_CTRL_2__FORCE_FAST_ADC_CLK__SET(dst) \
63213                     (dst) = ((dst) &\
63214                     ~0x00000001U) | (u_int32_t)(1)
63215 #define PANIC_WATCHDOG_CTRL_2__FORCE_FAST_ADC_CLK__CLR(dst) \
63216                     (dst) = ((dst) &\
63217                     ~0x00000001U) | (u_int32_t)(0)
63218
63219 /* macros for field panic_watchdog_reset_ena */
63220 #define PANIC_WATCHDOG_CTRL_2__PANIC_WATCHDOG_RESET_ENA__SHIFT                1
63221 #define PANIC_WATCHDOG_CTRL_2__PANIC_WATCHDOG_RESET_ENA__WIDTH                1
63222 #define PANIC_WATCHDOG_CTRL_2__PANIC_WATCHDOG_RESET_ENA__MASK       0x00000002U
63223 #define PANIC_WATCHDOG_CTRL_2__PANIC_WATCHDOG_RESET_ENA__READ(src) \
63224                     (((u_int32_t)(src)\
63225                     & 0x00000002U) >> 1)
63226 #define PANIC_WATCHDOG_CTRL_2__PANIC_WATCHDOG_RESET_ENA__WRITE(src) \
63227                     (((u_int32_t)(src)\
63228                     << 1) & 0x00000002U)
63229 #define PANIC_WATCHDOG_CTRL_2__PANIC_WATCHDOG_RESET_ENA__MODIFY(dst, src) \
63230                     (dst) = ((dst) &\
63231                     ~0x00000002U) | (((u_int32_t)(src) <<\
63232                     1) & 0x00000002U)
63233 #define PANIC_WATCHDOG_CTRL_2__PANIC_WATCHDOG_RESET_ENA__VERIFY(src) \
63234                     (!((((u_int32_t)(src)\
63235                     << 1) & ~0x00000002U)))
63236 #define PANIC_WATCHDOG_CTRL_2__PANIC_WATCHDOG_RESET_ENA__SET(dst) \
63237                     (dst) = ((dst) &\
63238                     ~0x00000002U) | ((u_int32_t)(1) << 1)
63239 #define PANIC_WATCHDOG_CTRL_2__PANIC_WATCHDOG_RESET_ENA__CLR(dst) \
63240                     (dst) = ((dst) &\
63241                     ~0x00000002U) | ((u_int32_t)(0) << 1)
63242
63243 /* macros for field panic_watchdog_irq_ena */
63244 #define PANIC_WATCHDOG_CTRL_2__PANIC_WATCHDOG_IRQ_ENA__SHIFT                  2
63245 #define PANIC_WATCHDOG_CTRL_2__PANIC_WATCHDOG_IRQ_ENA__WIDTH                  1
63246 #define PANIC_WATCHDOG_CTRL_2__PANIC_WATCHDOG_IRQ_ENA__MASK         0x00000004U
63247 #define PANIC_WATCHDOG_CTRL_2__PANIC_WATCHDOG_IRQ_ENA__READ(src) \
63248                     (((u_int32_t)(src)\
63249                     & 0x00000004U) >> 2)
63250 #define PANIC_WATCHDOG_CTRL_2__PANIC_WATCHDOG_IRQ_ENA__WRITE(src) \
63251                     (((u_int32_t)(src)\
63252                     << 2) & 0x00000004U)
63253 #define PANIC_WATCHDOG_CTRL_2__PANIC_WATCHDOG_IRQ_ENA__MODIFY(dst, src) \
63254                     (dst) = ((dst) &\
63255                     ~0x00000004U) | (((u_int32_t)(src) <<\
63256                     2) & 0x00000004U)
63257 #define PANIC_WATCHDOG_CTRL_2__PANIC_WATCHDOG_IRQ_ENA__VERIFY(src) \
63258                     (!((((u_int32_t)(src)\
63259                     << 2) & ~0x00000004U)))
63260 #define PANIC_WATCHDOG_CTRL_2__PANIC_WATCHDOG_IRQ_ENA__SET(dst) \
63261                     (dst) = ((dst) &\
63262                     ~0x00000004U) | ((u_int32_t)(1) << 2)
63263 #define PANIC_WATCHDOG_CTRL_2__PANIC_WATCHDOG_IRQ_ENA__CLR(dst) \
63264                     (dst) = ((dst) &\
63265                     ~0x00000004U) | ((u_int32_t)(0) << 2)
63266 #define PANIC_WATCHDOG_CTRL_2__TYPE                                   u_int32_t
63267 #define PANIC_WATCHDOG_CTRL_2__READ                                 0x00000007U
63268 #define PANIC_WATCHDOG_CTRL_2__WRITE                                0x00000007U
63269
63270 #endif /* __PANIC_WATCHDOG_CTRL_2_MACRO__ */
63271
63272
63273 /* macros for bb_reg_block.bb_sm_reg_map.BB_panic_watchdog_ctrl_2 */
63274 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_PANIC_WATCHDOG_CTRL_2__NUM       1
63275
63276 /* macros for BlueprintGlobalNameSpace::bluetooth_cntl */
63277 #ifndef __BLUETOOTH_CNTL_MACRO__
63278 #define __BLUETOOTH_CNTL_MACRO__
63279
63280 /* macros for field bt_break_cck_en */
63281 #define BLUETOOTH_CNTL__BT_BREAK_CCK_EN__SHIFT                                0
63282 #define BLUETOOTH_CNTL__BT_BREAK_CCK_EN__WIDTH                                1
63283 #define BLUETOOTH_CNTL__BT_BREAK_CCK_EN__MASK                       0x00000001U
63284 #define BLUETOOTH_CNTL__BT_BREAK_CCK_EN__READ(src) \
63285                     (u_int32_t)(src)\
63286                     & 0x00000001U
63287 #define BLUETOOTH_CNTL__BT_BREAK_CCK_EN__WRITE(src) \
63288                     ((u_int32_t)(src)\
63289                     & 0x00000001U)
63290 #define BLUETOOTH_CNTL__BT_BREAK_CCK_EN__MODIFY(dst, src) \
63291                     (dst) = ((dst) &\
63292                     ~0x00000001U) | ((u_int32_t)(src) &\
63293                     0x00000001U)
63294 #define BLUETOOTH_CNTL__BT_BREAK_CCK_EN__VERIFY(src) \
63295                     (!(((u_int32_t)(src)\
63296                     & ~0x00000001U)))
63297 #define BLUETOOTH_CNTL__BT_BREAK_CCK_EN__SET(dst) \
63298                     (dst) = ((dst) &\
63299                     ~0x00000001U) | (u_int32_t)(1)
63300 #define BLUETOOTH_CNTL__BT_BREAK_CCK_EN__CLR(dst) \
63301                     (dst) = ((dst) &\
63302                     ~0x00000001U) | (u_int32_t)(0)
63303
63304 /* macros for field bt_ant_halt_wlan */
63305 #define BLUETOOTH_CNTL__BT_ANT_HALT_WLAN__SHIFT                               1
63306 #define BLUETOOTH_CNTL__BT_ANT_HALT_WLAN__WIDTH                               1
63307 #define BLUETOOTH_CNTL__BT_ANT_HALT_WLAN__MASK                      0x00000002U
63308 #define BLUETOOTH_CNTL__BT_ANT_HALT_WLAN__READ(src) \
63309                     (((u_int32_t)(src)\
63310                     & 0x00000002U) >> 1)
63311 #define BLUETOOTH_CNTL__BT_ANT_HALT_WLAN__WRITE(src) \
63312                     (((u_int32_t)(src)\
63313                     << 1) & 0x00000002U)
63314 #define BLUETOOTH_CNTL__BT_ANT_HALT_WLAN__MODIFY(dst, src) \
63315                     (dst) = ((dst) &\
63316                     ~0x00000002U) | (((u_int32_t)(src) <<\
63317                     1) & 0x00000002U)
63318 #define BLUETOOTH_CNTL__BT_ANT_HALT_WLAN__VERIFY(src) \
63319                     (!((((u_int32_t)(src)\
63320                     << 1) & ~0x00000002U)))
63321 #define BLUETOOTH_CNTL__BT_ANT_HALT_WLAN__SET(dst) \
63322                     (dst) = ((dst) &\
63323                     ~0x00000002U) | ((u_int32_t)(1) << 1)
63324 #define BLUETOOTH_CNTL__BT_ANT_HALT_WLAN__CLR(dst) \
63325                     (dst) = ((dst) &\
63326                     ~0x00000002U) | ((u_int32_t)(0) << 1)
63327 #define BLUETOOTH_CNTL__TYPE                                          u_int32_t
63328 #define BLUETOOTH_CNTL__READ                                        0x00000003U
63329 #define BLUETOOTH_CNTL__WRITE                                       0x00000003U
63330
63331 #endif /* __BLUETOOTH_CNTL_MACRO__ */
63332
63333
63334 /* macros for bb_reg_block.bb_sm_reg_map.BB_bluetooth_cntl */
63335 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_BLUETOOTH_CNTL__NUM              1
63336
63337 /* macros for BlueprintGlobalNameSpace::phyonly_warm_reset */
63338 #ifndef __PHYONLY_WARM_RESET_MACRO__
63339 #define __PHYONLY_WARM_RESET_MACRO__
63340
63341 /* macros for field phyonly_rst_warm_l */
63342 #define PHYONLY_WARM_RESET__PHYONLY_RST_WARM_L__SHIFT                         0
63343 #define PHYONLY_WARM_RESET__PHYONLY_RST_WARM_L__WIDTH                         1
63344 #define PHYONLY_WARM_RESET__PHYONLY_RST_WARM_L__MASK                0x00000001U
63345 #define PHYONLY_WARM_RESET__PHYONLY_RST_WARM_L__READ(src) \
63346                     (u_int32_t)(src)\
63347                     & 0x00000001U
63348 #define PHYONLY_WARM_RESET__PHYONLY_RST_WARM_L__WRITE(src) \
63349                     ((u_int32_t)(src)\
63350                     & 0x00000001U)
63351 #define PHYONLY_WARM_RESET__PHYONLY_RST_WARM_L__MODIFY(dst, src) \
63352                     (dst) = ((dst) &\
63353                     ~0x00000001U) | ((u_int32_t)(src) &\
63354                     0x00000001U)
63355 #define PHYONLY_WARM_RESET__PHYONLY_RST_WARM_L__VERIFY(src) \
63356                     (!(((u_int32_t)(src)\
63357                     & ~0x00000001U)))
63358 #define PHYONLY_WARM_RESET__PHYONLY_RST_WARM_L__SET(dst) \
63359                     (dst) = ((dst) &\
63360                     ~0x00000001U) | (u_int32_t)(1)
63361 #define PHYONLY_WARM_RESET__PHYONLY_RST_WARM_L__CLR(dst) \
63362                     (dst) = ((dst) &\
63363                     ~0x00000001U) | (u_int32_t)(0)
63364 #define PHYONLY_WARM_RESET__TYPE                                      u_int32_t
63365 #define PHYONLY_WARM_RESET__READ                                    0x00000001U
63366 #define PHYONLY_WARM_RESET__WRITE                                   0x00000001U
63367
63368 #endif /* __PHYONLY_WARM_RESET_MACRO__ */
63369
63370
63371 /* macros for bb_reg_block.bb_sm_reg_map.BB_phyonly_warm_reset */
63372 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_PHYONLY_WARM_RESET__NUM          1
63373
63374 /* macros for BlueprintGlobalNameSpace::phyonly_control */
63375 #ifndef __PHYONLY_CONTROL_MACRO__
63376 #define __PHYONLY_CONTROL_MACRO__
63377
63378 /* macros for field rx_drain_rate */
63379 #define PHYONLY_CONTROL__RX_DRAIN_RATE__SHIFT                                 0
63380 #define PHYONLY_CONTROL__RX_DRAIN_RATE__WIDTH                                 1
63381 #define PHYONLY_CONTROL__RX_DRAIN_RATE__MASK                        0x00000001U
63382 #define PHYONLY_CONTROL__RX_DRAIN_RATE__READ(src) \
63383                     (u_int32_t)(src)\
63384                     & 0x00000001U
63385 #define PHYONLY_CONTROL__RX_DRAIN_RATE__WRITE(src) \
63386                     ((u_int32_t)(src)\
63387                     & 0x00000001U)
63388 #define PHYONLY_CONTROL__RX_DRAIN_RATE__MODIFY(dst, src) \
63389                     (dst) = ((dst) &\
63390                     ~0x00000001U) | ((u_int32_t)(src) &\
63391                     0x00000001U)
63392 #define PHYONLY_CONTROL__RX_DRAIN_RATE__VERIFY(src) \
63393                     (!(((u_int32_t)(src)\
63394                     & ~0x00000001U)))
63395 #define PHYONLY_CONTROL__RX_DRAIN_RATE__SET(dst) \
63396                     (dst) = ((dst) &\
63397                     ~0x00000001U) | (u_int32_t)(1)
63398 #define PHYONLY_CONTROL__RX_DRAIN_RATE__CLR(dst) \
63399                     (dst) = ((dst) &\
63400                     ~0x00000001U) | (u_int32_t)(0)
63401
63402 /* macros for field late_tx_signal_symbol */
63403 #define PHYONLY_CONTROL__LATE_TX_SIGNAL_SYMBOL__SHIFT                         1
63404 #define PHYONLY_CONTROL__LATE_TX_SIGNAL_SYMBOL__WIDTH                         1
63405 #define PHYONLY_CONTROL__LATE_TX_SIGNAL_SYMBOL__MASK                0x00000002U
63406 #define PHYONLY_CONTROL__LATE_TX_SIGNAL_SYMBOL__READ(src) \
63407                     (((u_int32_t)(src)\
63408                     & 0x00000002U) >> 1)
63409 #define PHYONLY_CONTROL__LATE_TX_SIGNAL_SYMBOL__WRITE(src) \
63410                     (((u_int32_t)(src)\
63411                     << 1) & 0x00000002U)
63412 #define PHYONLY_CONTROL__LATE_TX_SIGNAL_SYMBOL__MODIFY(dst, src) \
63413                     (dst) = ((dst) &\
63414                     ~0x00000002U) | (((u_int32_t)(src) <<\
63415                     1) & 0x00000002U)
63416 #define PHYONLY_CONTROL__LATE_TX_SIGNAL_SYMBOL__VERIFY(src) \
63417                     (!((((u_int32_t)(src)\
63418                     << 1) & ~0x00000002U)))
63419 #define PHYONLY_CONTROL__LATE_TX_SIGNAL_SYMBOL__SET(dst) \
63420                     (dst) = ((dst) &\
63421                     ~0x00000002U) | ((u_int32_t)(1) << 1)
63422 #define PHYONLY_CONTROL__LATE_TX_SIGNAL_SYMBOL__CLR(dst) \
63423                     (dst) = ((dst) &\
63424                     ~0x00000002U) | ((u_int32_t)(0) << 1)
63425
63426 /* macros for field generate_scrambler */
63427 #define PHYONLY_CONTROL__GENERATE_SCRAMBLER__SHIFT                            2
63428 #define PHYONLY_CONTROL__GENERATE_SCRAMBLER__WIDTH                            1
63429 #define PHYONLY_CONTROL__GENERATE_SCRAMBLER__MASK                   0x00000004U
63430 #define PHYONLY_CONTROL__GENERATE_SCRAMBLER__READ(src) \
63431                     (((u_int32_t)(src)\
63432                     & 0x00000004U) >> 2)
63433 #define PHYONLY_CONTROL__GENERATE_SCRAMBLER__WRITE(src) \
63434                     (((u_int32_t)(src)\
63435                     << 2) & 0x00000004U)
63436 #define PHYONLY_CONTROL__GENERATE_SCRAMBLER__MODIFY(dst, src) \
63437                     (dst) = ((dst) &\
63438                     ~0x00000004U) | (((u_int32_t)(src) <<\
63439                     2) & 0x00000004U)
63440 #define PHYONLY_CONTROL__GENERATE_SCRAMBLER__VERIFY(src) \
63441                     (!((((u_int32_t)(src)\
63442                     << 2) & ~0x00000004U)))
63443 #define PHYONLY_CONTROL__GENERATE_SCRAMBLER__SET(dst) \
63444                     (dst) = ((dst) &\
63445                     ~0x00000004U) | ((u_int32_t)(1) << 2)
63446 #define PHYONLY_CONTROL__GENERATE_SCRAMBLER__CLR(dst) \
63447                     (dst) = ((dst) &\
63448                     ~0x00000004U) | ((u_int32_t)(0) << 2)
63449
63450 /* macros for field tx_antenna_select */
63451 #define PHYONLY_CONTROL__TX_ANTENNA_SELECT__SHIFT                             3
63452 #define PHYONLY_CONTROL__TX_ANTENNA_SELECT__WIDTH                             1
63453 #define PHYONLY_CONTROL__TX_ANTENNA_SELECT__MASK                    0x00000008U
63454 #define PHYONLY_CONTROL__TX_ANTENNA_SELECT__READ(src) \
63455                     (((u_int32_t)(src)\
63456                     & 0x00000008U) >> 3)
63457 #define PHYONLY_CONTROL__TX_ANTENNA_SELECT__WRITE(src) \
63458                     (((u_int32_t)(src)\
63459                     << 3) & 0x00000008U)
63460 #define PHYONLY_CONTROL__TX_ANTENNA_SELECT__MODIFY(dst, src) \
63461                     (dst) = ((dst) &\
63462                     ~0x00000008U) | (((u_int32_t)(src) <<\
63463                     3) & 0x00000008U)
63464 #define PHYONLY_CONTROL__TX_ANTENNA_SELECT__VERIFY(src) \
63465                     (!((((u_int32_t)(src)\
63466                     << 3) & ~0x00000008U)))
63467 #define PHYONLY_CONTROL__TX_ANTENNA_SELECT__SET(dst) \
63468                     (dst) = ((dst) &\
63469                     ~0x00000008U) | ((u_int32_t)(1) << 3)
63470 #define PHYONLY_CONTROL__TX_ANTENNA_SELECT__CLR(dst) \
63471                     (dst) = ((dst) &\
63472                     ~0x00000008U) | ((u_int32_t)(0) << 3)
63473
63474 /* macros for field static_tx_antenna */
63475 #define PHYONLY_CONTROL__STATIC_TX_ANTENNA__SHIFT                             4
63476 #define PHYONLY_CONTROL__STATIC_TX_ANTENNA__WIDTH                             1
63477 #define PHYONLY_CONTROL__STATIC_TX_ANTENNA__MASK                    0x00000010U
63478 #define PHYONLY_CONTROL__STATIC_TX_ANTENNA__READ(src) \
63479                     (((u_int32_t)(src)\
63480                     & 0x00000010U) >> 4)
63481 #define PHYONLY_CONTROL__STATIC_TX_ANTENNA__WRITE(src) \
63482                     (((u_int32_t)(src)\
63483                     << 4) & 0x00000010U)
63484 #define PHYONLY_CONTROL__STATIC_TX_ANTENNA__MODIFY(dst, src) \
63485                     (dst) = ((dst) &\
63486                     ~0x00000010U) | (((u_int32_t)(src) <<\
63487                     4) & 0x00000010U)
63488 #define PHYONLY_CONTROL__STATIC_TX_ANTENNA__VERIFY(src) \
63489                     (!((((u_int32_t)(src)\
63490                     << 4) & ~0x00000010U)))
63491 #define PHYONLY_CONTROL__STATIC_TX_ANTENNA__SET(dst) \
63492                     (dst) = ((dst) &\
63493                     ~0x00000010U) | ((u_int32_t)(1) << 4)
63494 #define PHYONLY_CONTROL__STATIC_TX_ANTENNA__CLR(dst) \
63495                     (dst) = ((dst) &\
63496                     ~0x00000010U) | ((u_int32_t)(0) << 4)
63497
63498 /* macros for field rx_antenna_select */
63499 #define PHYONLY_CONTROL__RX_ANTENNA_SELECT__SHIFT                             5
63500 #define PHYONLY_CONTROL__RX_ANTENNA_SELECT__WIDTH                             1
63501 #define PHYONLY_CONTROL__RX_ANTENNA_SELECT__MASK                    0x00000020U
63502 #define PHYONLY_CONTROL__RX_ANTENNA_SELECT__READ(src) \
63503                     (((u_int32_t)(src)\
63504                     & 0x00000020U) >> 5)
63505 #define PHYONLY_CONTROL__RX_ANTENNA_SELECT__WRITE(src) \
63506                     (((u_int32_t)(src)\
63507                     << 5) & 0x00000020U)
63508 #define PHYONLY_CONTROL__RX_ANTENNA_SELECT__MODIFY(dst, src) \
63509                     (dst) = ((dst) &\
63510                     ~0x00000020U) | (((u_int32_t)(src) <<\
63511                     5) & 0x00000020U)
63512 #define PHYONLY_CONTROL__RX_ANTENNA_SELECT__VERIFY(src) \
63513                     (!((((u_int32_t)(src)\
63514                     << 5) & ~0x00000020U)))
63515 #define PHYONLY_CONTROL__RX_ANTENNA_SELECT__SET(dst) \
63516                     (dst) = ((dst) &\
63517                     ~0x00000020U) | ((u_int32_t)(1) << 5)
63518 #define PHYONLY_CONTROL__RX_ANTENNA_SELECT__CLR(dst) \
63519                     (dst) = ((dst) &\
63520                     ~0x00000020U) | ((u_int32_t)(0) << 5)
63521
63522 /* macros for field static_rx_antenna */
63523 #define PHYONLY_CONTROL__STATIC_RX_ANTENNA__SHIFT                             6
63524 #define PHYONLY_CONTROL__STATIC_RX_ANTENNA__WIDTH                             1
63525 #define PHYONLY_CONTROL__STATIC_RX_ANTENNA__MASK                    0x00000040U
63526 #define PHYONLY_CONTROL__STATIC_RX_ANTENNA__READ(src) \
63527                     (((u_int32_t)(src)\
63528                     & 0x00000040U) >> 6)
63529 #define PHYONLY_CONTROL__STATIC_RX_ANTENNA__WRITE(src) \
63530                     (((u_int32_t)(src)\
63531                     << 6) & 0x00000040U)
63532 #define PHYONLY_CONTROL__STATIC_RX_ANTENNA__MODIFY(dst, src) \
63533                     (dst) = ((dst) &\
63534                     ~0x00000040U) | (((u_int32_t)(src) <<\
63535                     6) & 0x00000040U)
63536 #define PHYONLY_CONTROL__STATIC_RX_ANTENNA__VERIFY(src) \
63537                     (!((((u_int32_t)(src)\
63538                     << 6) & ~0x00000040U)))
63539 #define PHYONLY_CONTROL__STATIC_RX_ANTENNA__SET(dst) \
63540                     (dst) = ((dst) &\
63541                     ~0x00000040U) | ((u_int32_t)(1) << 6)
63542 #define PHYONLY_CONTROL__STATIC_RX_ANTENNA__CLR(dst) \
63543                     (dst) = ((dst) &\
63544                     ~0x00000040U) | ((u_int32_t)(0) << 6)
63545
63546 /* macros for field en_low_freq_sleep */
63547 #define PHYONLY_CONTROL__EN_LOW_FREQ_SLEEP__SHIFT                             7
63548 #define PHYONLY_CONTROL__EN_LOW_FREQ_SLEEP__WIDTH                             1
63549 #define PHYONLY_CONTROL__EN_LOW_FREQ_SLEEP__MASK                    0x00000080U
63550 #define PHYONLY_CONTROL__EN_LOW_FREQ_SLEEP__READ(src) \
63551                     (((u_int32_t)(src)\
63552                     & 0x00000080U) >> 7)
63553 #define PHYONLY_CONTROL__EN_LOW_FREQ_SLEEP__WRITE(src) \
63554                     (((u_int32_t)(src)\
63555                     << 7) & 0x00000080U)
63556 #define PHYONLY_CONTROL__EN_LOW_FREQ_SLEEP__MODIFY(dst, src) \
63557                     (dst) = ((dst) &\
63558                     ~0x00000080U) | (((u_int32_t)(src) <<\
63559                     7) & 0x00000080U)
63560 #define PHYONLY_CONTROL__EN_LOW_FREQ_SLEEP__VERIFY(src) \
63561                     (!((((u_int32_t)(src)\
63562                     << 7) & ~0x00000080U)))
63563 #define PHYONLY_CONTROL__EN_LOW_FREQ_SLEEP__SET(dst) \
63564                     (dst) = ((dst) &\
63565                     ~0x00000080U) | ((u_int32_t)(1) << 7)
63566 #define PHYONLY_CONTROL__EN_LOW_FREQ_SLEEP__CLR(dst) \
63567                     (dst) = ((dst) &\
63568                     ~0x00000080U) | ((u_int32_t)(0) << 7)
63569 #define PHYONLY_CONTROL__TYPE                                         u_int32_t
63570 #define PHYONLY_CONTROL__READ                                       0x000000ffU
63571 #define PHYONLY_CONTROL__WRITE                                      0x000000ffU
63572
63573 #endif /* __PHYONLY_CONTROL_MACRO__ */
63574
63575
63576 /* macros for bb_reg_block.bb_sm_reg_map.BB_phyonly_control */
63577 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_PHYONLY_CONTROL__NUM             1
63578
63579 /* macros for BlueprintGlobalNameSpace::eco_ctrl */
63580 #ifndef __ECO_CTRL_MACRO__
63581 #define __ECO_CTRL_MACRO__
63582
63583 /* macros for field eco_ctrl */
63584 #define ECO_CTRL__ECO_CTRL__SHIFT                                             0
63585 #define ECO_CTRL__ECO_CTRL__WIDTH                                             8
63586 #define ECO_CTRL__ECO_CTRL__MASK                                    0x000000ffU
63587 #define ECO_CTRL__ECO_CTRL__READ(src)            (u_int32_t)(src) & 0x000000ffU
63588 #define ECO_CTRL__ECO_CTRL__WRITE(src)         ((u_int32_t)(src) & 0x000000ffU)
63589 #define ECO_CTRL__ECO_CTRL__MODIFY(dst, src) \
63590                     (dst) = ((dst) &\
63591                     ~0x000000ffU) | ((u_int32_t)(src) &\
63592                     0x000000ffU)
63593 #define ECO_CTRL__ECO_CTRL__VERIFY(src)  (!(((u_int32_t)(src) & ~0x000000ffU)))
63594 #define ECO_CTRL__TYPE                                                u_int32_t
63595 #define ECO_CTRL__READ                                              0x000000ffU
63596 #define ECO_CTRL__WRITE                                             0x000000ffU
63597
63598 #endif /* __ECO_CTRL_MACRO__ */
63599
63600
63601 /* macros for bb_reg_block.bb_sm_reg_map.BB_eco_ctrl */
63602 #define INST_BB_REG_BLOCK__BB_SM_REG_MAP__BB_ECO_CTRL__NUM                    1
63603
63604 /* macros for BlueprintGlobalNameSpace::dummy */
63605 #ifndef __DUMMY_MACRO__
63606 #define __DUMMY_MACRO__
63607
63608 /* macros for field dummy */
63609 #define DUMMY__DUMMY__SHIFT                                                   0
63610 #define DUMMY__DUMMY__WIDTH                                                   1
63611 #define DUMMY__DUMMY__MASK                                          0x00000001U
63612 #define DUMMY__DUMMY__READ(src)                  (u_int32_t)(src) & 0x00000001U
63613 #define DUMMY__DUMMY__SET(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(1)
63614 #define DUMMY__DUMMY__CLR(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(0)
63615 #define DUMMY__TYPE                                                   u_int32_t
63616 #define DUMMY__READ                                                 0x00000001U
63617
63618 #endif /* __DUMMY_MACRO__ */
63619
63620
63621 /* macros for bb_reg_block.bb_chn1_reg_map.BB_dummy_DONOTACCESS1 */
63622 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_DUMMY_DONOTACCESS1__NUM        1
63623
63624 /* macros for BlueprintGlobalNameSpace::ext_chan_pwr_thr_2_b1 */
63625 #ifndef __EXT_CHAN_PWR_THR_2_B1_MACRO__
63626 #define __EXT_CHAN_PWR_THR_2_B1_MACRO__
63627
63628 /* macros for field cf_maxCCApwr_ext_1 */
63629 #define EXT_CHAN_PWR_THR_2_B1__CF_MAXCCAPWR_EXT_1__SHIFT                      0
63630 #define EXT_CHAN_PWR_THR_2_B1__CF_MAXCCAPWR_EXT_1__WIDTH                      9
63631 #define EXT_CHAN_PWR_THR_2_B1__CF_MAXCCAPWR_EXT_1__MASK             0x000001ffU
63632 #define EXT_CHAN_PWR_THR_2_B1__CF_MAXCCAPWR_EXT_1__READ(src) \
63633                     (u_int32_t)(src)\
63634                     & 0x000001ffU
63635 #define EXT_CHAN_PWR_THR_2_B1__CF_MAXCCAPWR_EXT_1__WRITE(src) \
63636                     ((u_int32_t)(src)\
63637                     & 0x000001ffU)
63638 #define EXT_CHAN_PWR_THR_2_B1__CF_MAXCCAPWR_EXT_1__MODIFY(dst, src) \
63639                     (dst) = ((dst) &\
63640                     ~0x000001ffU) | ((u_int32_t)(src) &\
63641                     0x000001ffU)
63642 #define EXT_CHAN_PWR_THR_2_B1__CF_MAXCCAPWR_EXT_1__VERIFY(src) \
63643                     (!(((u_int32_t)(src)\
63644                     & ~0x000001ffU)))
63645
63646 /* macros for field minCCApwr_ext_1 */
63647 #define EXT_CHAN_PWR_THR_2_B1__MINCCAPWR_EXT_1__SHIFT                        16
63648 #define EXT_CHAN_PWR_THR_2_B1__MINCCAPWR_EXT_1__WIDTH                         9
63649 #define EXT_CHAN_PWR_THR_2_B1__MINCCAPWR_EXT_1__MASK                0x01ff0000U
63650 #define EXT_CHAN_PWR_THR_2_B1__MINCCAPWR_EXT_1__READ(src) \
63651                     (((u_int32_t)(src)\
63652                     & 0x01ff0000U) >> 16)
63653 #define EXT_CHAN_PWR_THR_2_B1__TYPE                                   u_int32_t
63654 #define EXT_CHAN_PWR_THR_2_B1__READ                                 0x01ff01ffU
63655 #define EXT_CHAN_PWR_THR_2_B1__WRITE                                0x01ff01ffU
63656
63657 #endif /* __EXT_CHAN_PWR_THR_2_B1_MACRO__ */
63658
63659
63660 /* macros for bb_reg_block.bb_chn1_reg_map.BB_ext_chan_pwr_thr_2_b1 */
63661 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_EXT_CHAN_PWR_THR_2_B1__NUM     1
63662
63663 /* macros for BlueprintGlobalNameSpace::spur_report_b1 */
63664 #ifndef __SPUR_REPORT_B1_MACRO__
63665 #define __SPUR_REPORT_B1_MACRO__
63666
63667 /* macros for field spur_est_i_1 */
63668 #define SPUR_REPORT_B1__SPUR_EST_I_1__SHIFT                                   0
63669 #define SPUR_REPORT_B1__SPUR_EST_I_1__WIDTH                                   8
63670 #define SPUR_REPORT_B1__SPUR_EST_I_1__MASK                          0x000000ffU
63671 #define SPUR_REPORT_B1__SPUR_EST_I_1__READ(src)  (u_int32_t)(src) & 0x000000ffU
63672
63673 /* macros for field spur_est_q_1 */
63674 #define SPUR_REPORT_B1__SPUR_EST_Q_1__SHIFT                                   8
63675 #define SPUR_REPORT_B1__SPUR_EST_Q_1__WIDTH                                   8
63676 #define SPUR_REPORT_B1__SPUR_EST_Q_1__MASK                          0x0000ff00U
63677 #define SPUR_REPORT_B1__SPUR_EST_Q_1__READ(src) \
63678                     (((u_int32_t)(src)\
63679                     & 0x0000ff00U) >> 8)
63680
63681 /* macros for field power_with_spur_removed_1 */
63682 #define SPUR_REPORT_B1__POWER_WITH_SPUR_REMOVED_1__SHIFT                     16
63683 #define SPUR_REPORT_B1__POWER_WITH_SPUR_REMOVED_1__WIDTH                     16
63684 #define SPUR_REPORT_B1__POWER_WITH_SPUR_REMOVED_1__MASK             0xffff0000U
63685 #define SPUR_REPORT_B1__POWER_WITH_SPUR_REMOVED_1__READ(src) \
63686                     (((u_int32_t)(src)\
63687                     & 0xffff0000U) >> 16)
63688 #define SPUR_REPORT_B1__TYPE                                          u_int32_t
63689 #define SPUR_REPORT_B1__READ                                        0xffffffffU
63690
63691 #endif /* __SPUR_REPORT_B1_MACRO__ */
63692
63693
63694 /* macros for bb_reg_block.bb_chn1_reg_map.BB_spur_report_b1 */
63695 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_SPUR_REPORT_B1__NUM            1
63696
63697 /* macros for BlueprintGlobalNameSpace::iq_adc_meas_0_b1 */
63698 #ifndef __IQ_ADC_MEAS_0_B1_MACRO__
63699 #define __IQ_ADC_MEAS_0_B1_MACRO__
63700
63701 /* macros for field gain_dc_iq_cal_meas_0_1 */
63702 #define IQ_ADC_MEAS_0_B1__GAIN_DC_IQ_CAL_MEAS_0_1__SHIFT                      0
63703 #define IQ_ADC_MEAS_0_B1__GAIN_DC_IQ_CAL_MEAS_0_1__WIDTH                     32
63704 #define IQ_ADC_MEAS_0_B1__GAIN_DC_IQ_CAL_MEAS_0_1__MASK             0xffffffffU
63705 #define IQ_ADC_MEAS_0_B1__GAIN_DC_IQ_CAL_MEAS_0_1__READ(src) \
63706                     (u_int32_t)(src)\
63707                     & 0xffffffffU
63708 #define IQ_ADC_MEAS_0_B1__TYPE                                        u_int32_t
63709 #define IQ_ADC_MEAS_0_B1__READ                                      0xffffffffU
63710
63711 #endif /* __IQ_ADC_MEAS_0_B1_MACRO__ */
63712
63713
63714 /* macros for bb_reg_block.bb_chn1_reg_map.BB_iq_adc_meas_0_b1 */
63715 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_IQ_ADC_MEAS_0_B1__NUM          1
63716
63717 /* macros for BlueprintGlobalNameSpace::iq_adc_meas_1_b1 */
63718 #ifndef __IQ_ADC_MEAS_1_B1_MACRO__
63719 #define __IQ_ADC_MEAS_1_B1_MACRO__
63720
63721 /* macros for field gain_dc_iq_cal_meas_1_1 */
63722 #define IQ_ADC_MEAS_1_B1__GAIN_DC_IQ_CAL_MEAS_1_1__SHIFT                      0
63723 #define IQ_ADC_MEAS_1_B1__GAIN_DC_IQ_CAL_MEAS_1_1__WIDTH                     32
63724 #define IQ_ADC_MEAS_1_B1__GAIN_DC_IQ_CAL_MEAS_1_1__MASK             0xffffffffU
63725 #define IQ_ADC_MEAS_1_B1__GAIN_DC_IQ_CAL_MEAS_1_1__READ(src) \
63726                     (u_int32_t)(src)\
63727                     & 0xffffffffU
63728 #define IQ_ADC_MEAS_1_B1__TYPE                                        u_int32_t
63729 #define IQ_ADC_MEAS_1_B1__READ                                      0xffffffffU
63730
63731 #endif /* __IQ_ADC_MEAS_1_B1_MACRO__ */
63732
63733
63734 /* macros for bb_reg_block.bb_chn1_reg_map.BB_iq_adc_meas_1_b1 */
63735 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_IQ_ADC_MEAS_1_B1__NUM          1
63736
63737 /* macros for BlueprintGlobalNameSpace::iq_adc_meas_2_b1 */
63738 #ifndef __IQ_ADC_MEAS_2_B1_MACRO__
63739 #define __IQ_ADC_MEAS_2_B1_MACRO__
63740
63741 /* macros for field gain_dc_iq_cal_meas_2_1 */
63742 #define IQ_ADC_MEAS_2_B1__GAIN_DC_IQ_CAL_MEAS_2_1__SHIFT                      0
63743 #define IQ_ADC_MEAS_2_B1__GAIN_DC_IQ_CAL_MEAS_2_1__WIDTH                     32
63744 #define IQ_ADC_MEAS_2_B1__GAIN_DC_IQ_CAL_MEAS_2_1__MASK             0xffffffffU
63745 #define IQ_ADC_MEAS_2_B1__GAIN_DC_IQ_CAL_MEAS_2_1__READ(src) \
63746                     (u_int32_t)(src)\
63747                     & 0xffffffffU
63748 #define IQ_ADC_MEAS_2_B1__TYPE                                        u_int32_t
63749 #define IQ_ADC_MEAS_2_B1__READ                                      0xffffffffU
63750
63751 #endif /* __IQ_ADC_MEAS_2_B1_MACRO__ */
63752
63753
63754 /* macros for bb_reg_block.bb_chn1_reg_map.BB_iq_adc_meas_2_b1 */
63755 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_IQ_ADC_MEAS_2_B1__NUM          1
63756
63757 /* macros for BlueprintGlobalNameSpace::iq_adc_meas_3_b1 */
63758 #ifndef __IQ_ADC_MEAS_3_B1_MACRO__
63759 #define __IQ_ADC_MEAS_3_B1_MACRO__
63760
63761 /* macros for field gain_dc_iq_cal_meas_3_1 */
63762 #define IQ_ADC_MEAS_3_B1__GAIN_DC_IQ_CAL_MEAS_3_1__SHIFT                      0
63763 #define IQ_ADC_MEAS_3_B1__GAIN_DC_IQ_CAL_MEAS_3_1__WIDTH                     32
63764 #define IQ_ADC_MEAS_3_B1__GAIN_DC_IQ_CAL_MEAS_3_1__MASK             0xffffffffU
63765 #define IQ_ADC_MEAS_3_B1__GAIN_DC_IQ_CAL_MEAS_3_1__READ(src) \
63766                     (u_int32_t)(src)\
63767                     & 0xffffffffU
63768 #define IQ_ADC_MEAS_3_B1__TYPE                                        u_int32_t
63769 #define IQ_ADC_MEAS_3_B1__READ                                      0xffffffffU
63770
63771 #endif /* __IQ_ADC_MEAS_3_B1_MACRO__ */
63772
63773
63774 /* macros for bb_reg_block.bb_chn1_reg_map.BB_iq_adc_meas_3_b1 */
63775 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_IQ_ADC_MEAS_3_B1__NUM          1
63776
63777 /* macros for BlueprintGlobalNameSpace::tx_phase_ramp_b1 */
63778 #ifndef __TX_PHASE_RAMP_B1_MACRO__
63779 #define __TX_PHASE_RAMP_B1_MACRO__
63780
63781 /* macros for field cf_phase_ramp_enable_1 */
63782 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_ENABLE_1__SHIFT                       0
63783 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_ENABLE_1__WIDTH                       1
63784 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_ENABLE_1__MASK              0x00000001U
63785 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_ENABLE_1__READ(src) \
63786                     (u_int32_t)(src)\
63787                     & 0x00000001U
63788 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_ENABLE_1__WRITE(src) \
63789                     ((u_int32_t)(src)\
63790                     & 0x00000001U)
63791 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_ENABLE_1__MODIFY(dst, src) \
63792                     (dst) = ((dst) &\
63793                     ~0x00000001U) | ((u_int32_t)(src) &\
63794                     0x00000001U)
63795 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_ENABLE_1__VERIFY(src) \
63796                     (!(((u_int32_t)(src)\
63797                     & ~0x00000001U)))
63798 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_ENABLE_1__SET(dst) \
63799                     (dst) = ((dst) &\
63800                     ~0x00000001U) | (u_int32_t)(1)
63801 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_ENABLE_1__CLR(dst) \
63802                     (dst) = ((dst) &\
63803                     ~0x00000001U) | (u_int32_t)(0)
63804
63805 /* macros for field cf_phase_ramp_bias_1 */
63806 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_BIAS_1__SHIFT                         1
63807 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_BIAS_1__WIDTH                         6
63808 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_BIAS_1__MASK                0x0000007eU
63809 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_BIAS_1__READ(src) \
63810                     (((u_int32_t)(src)\
63811                     & 0x0000007eU) >> 1)
63812 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_BIAS_1__WRITE(src) \
63813                     (((u_int32_t)(src)\
63814                     << 1) & 0x0000007eU)
63815 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_BIAS_1__MODIFY(dst, src) \
63816                     (dst) = ((dst) &\
63817                     ~0x0000007eU) | (((u_int32_t)(src) <<\
63818                     1) & 0x0000007eU)
63819 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_BIAS_1__VERIFY(src) \
63820                     (!((((u_int32_t)(src)\
63821                     << 1) & ~0x0000007eU)))
63822
63823 /* macros for field cf_phase_ramp_init_1 */
63824 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_INIT_1__SHIFT                         7
63825 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_INIT_1__WIDTH                        10
63826 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_INIT_1__MASK                0x0001ff80U
63827 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_INIT_1__READ(src) \
63828                     (((u_int32_t)(src)\
63829                     & 0x0001ff80U) >> 7)
63830 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_INIT_1__WRITE(src) \
63831                     (((u_int32_t)(src)\
63832                     << 7) & 0x0001ff80U)
63833 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_INIT_1__MODIFY(dst, src) \
63834                     (dst) = ((dst) &\
63835                     ~0x0001ff80U) | (((u_int32_t)(src) <<\
63836                     7) & 0x0001ff80U)
63837 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_INIT_1__VERIFY(src) \
63838                     (!((((u_int32_t)(src)\
63839                     << 7) & ~0x0001ff80U)))
63840
63841 /* macros for field cf_phase_ramp_alpha_1 */
63842 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_ALPHA_1__SHIFT                       17
63843 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_ALPHA_1__WIDTH                        8
63844 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_ALPHA_1__MASK               0x01fe0000U
63845 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_ALPHA_1__READ(src) \
63846                     (((u_int32_t)(src)\
63847                     & 0x01fe0000U) >> 17)
63848 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_ALPHA_1__WRITE(src) \
63849                     (((u_int32_t)(src)\
63850                     << 17) & 0x01fe0000U)
63851 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_ALPHA_1__MODIFY(dst, src) \
63852                     (dst) = ((dst) &\
63853                     ~0x01fe0000U) | (((u_int32_t)(src) <<\
63854                     17) & 0x01fe0000U)
63855 #define TX_PHASE_RAMP_B1__CF_PHASE_RAMP_ALPHA_1__VERIFY(src) \
63856                     (!((((u_int32_t)(src)\
63857                     << 17) & ~0x01fe0000U)))
63858 #define TX_PHASE_RAMP_B1__TYPE                                        u_int32_t
63859 #define TX_PHASE_RAMP_B1__READ                                      0x01ffffffU
63860 #define TX_PHASE_RAMP_B1__WRITE                                     0x01ffffffU
63861
63862 #endif /* __TX_PHASE_RAMP_B1_MACRO__ */
63863
63864
63865 /* macros for bb_reg_block.bb_chn1_reg_map.BB_tx_phase_ramp_b1 */
63866 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_TX_PHASE_RAMP_B1__NUM          1
63867
63868 /* macros for BlueprintGlobalNameSpace::adc_gain_dc_corr_b1 */
63869 #ifndef __ADC_GAIN_DC_CORR_B1_MACRO__
63870 #define __ADC_GAIN_DC_CORR_B1_MACRO__
63871
63872 /* macros for field adc_gain_corr_q_coeff_1 */
63873 #define ADC_GAIN_DC_CORR_B1__ADC_GAIN_CORR_Q_COEFF_1__SHIFT                   0
63874 #define ADC_GAIN_DC_CORR_B1__ADC_GAIN_CORR_Q_COEFF_1__WIDTH                   6
63875 #define ADC_GAIN_DC_CORR_B1__ADC_GAIN_CORR_Q_COEFF_1__MASK          0x0000003fU
63876 #define ADC_GAIN_DC_CORR_B1__ADC_GAIN_CORR_Q_COEFF_1__READ(src) \
63877                     (u_int32_t)(src)\
63878                     & 0x0000003fU
63879 #define ADC_GAIN_DC_CORR_B1__ADC_GAIN_CORR_Q_COEFF_1__WRITE(src) \
63880                     ((u_int32_t)(src)\
63881                     & 0x0000003fU)
63882 #define ADC_GAIN_DC_CORR_B1__ADC_GAIN_CORR_Q_COEFF_1__MODIFY(dst, src) \
63883                     (dst) = ((dst) &\
63884                     ~0x0000003fU) | ((u_int32_t)(src) &\
63885                     0x0000003fU)
63886 #define ADC_GAIN_DC_CORR_B1__ADC_GAIN_CORR_Q_COEFF_1__VERIFY(src) \
63887                     (!(((u_int32_t)(src)\
63888                     & ~0x0000003fU)))
63889
63890 /* macros for field adc_gain_corr_i_coeff_1 */
63891 #define ADC_GAIN_DC_CORR_B1__ADC_GAIN_CORR_I_COEFF_1__SHIFT                   6
63892 #define ADC_GAIN_DC_CORR_B1__ADC_GAIN_CORR_I_COEFF_1__WIDTH                   6
63893 #define ADC_GAIN_DC_CORR_B1__ADC_GAIN_CORR_I_COEFF_1__MASK          0x00000fc0U
63894 #define ADC_GAIN_DC_CORR_B1__ADC_GAIN_CORR_I_COEFF_1__READ(src) \
63895                     (((u_int32_t)(src)\
63896                     & 0x00000fc0U) >> 6)
63897 #define ADC_GAIN_DC_CORR_B1__ADC_GAIN_CORR_I_COEFF_1__WRITE(src) \
63898                     (((u_int32_t)(src)\
63899                     << 6) & 0x00000fc0U)
63900 #define ADC_GAIN_DC_CORR_B1__ADC_GAIN_CORR_I_COEFF_1__MODIFY(dst, src) \
63901                     (dst) = ((dst) &\
63902                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
63903                     6) & 0x00000fc0U)
63904 #define ADC_GAIN_DC_CORR_B1__ADC_GAIN_CORR_I_COEFF_1__VERIFY(src) \
63905                     (!((((u_int32_t)(src)\
63906                     << 6) & ~0x00000fc0U)))
63907
63908 /* macros for field adc_dc_corr_q_coeff_1 */
63909 #define ADC_GAIN_DC_CORR_B1__ADC_DC_CORR_Q_COEFF_1__SHIFT                    12
63910 #define ADC_GAIN_DC_CORR_B1__ADC_DC_CORR_Q_COEFF_1__WIDTH                     9
63911 #define ADC_GAIN_DC_CORR_B1__ADC_DC_CORR_Q_COEFF_1__MASK            0x001ff000U
63912 #define ADC_GAIN_DC_CORR_B1__ADC_DC_CORR_Q_COEFF_1__READ(src) \
63913                     (((u_int32_t)(src)\
63914                     & 0x001ff000U) >> 12)
63915 #define ADC_GAIN_DC_CORR_B1__ADC_DC_CORR_Q_COEFF_1__WRITE(src) \
63916                     (((u_int32_t)(src)\
63917                     << 12) & 0x001ff000U)
63918 #define ADC_GAIN_DC_CORR_B1__ADC_DC_CORR_Q_COEFF_1__MODIFY(dst, src) \
63919                     (dst) = ((dst) &\
63920                     ~0x001ff000U) | (((u_int32_t)(src) <<\
63921                     12) & 0x001ff000U)
63922 #define ADC_GAIN_DC_CORR_B1__ADC_DC_CORR_Q_COEFF_1__VERIFY(src) \
63923                     (!((((u_int32_t)(src)\
63924                     << 12) & ~0x001ff000U)))
63925
63926 /* macros for field adc_dc_corr_i_coeff_1 */
63927 #define ADC_GAIN_DC_CORR_B1__ADC_DC_CORR_I_COEFF_1__SHIFT                    21
63928 #define ADC_GAIN_DC_CORR_B1__ADC_DC_CORR_I_COEFF_1__WIDTH                     9
63929 #define ADC_GAIN_DC_CORR_B1__ADC_DC_CORR_I_COEFF_1__MASK            0x3fe00000U
63930 #define ADC_GAIN_DC_CORR_B1__ADC_DC_CORR_I_COEFF_1__READ(src) \
63931                     (((u_int32_t)(src)\
63932                     & 0x3fe00000U) >> 21)
63933 #define ADC_GAIN_DC_CORR_B1__ADC_DC_CORR_I_COEFF_1__WRITE(src) \
63934                     (((u_int32_t)(src)\
63935                     << 21) & 0x3fe00000U)
63936 #define ADC_GAIN_DC_CORR_B1__ADC_DC_CORR_I_COEFF_1__MODIFY(dst, src) \
63937                     (dst) = ((dst) &\
63938                     ~0x3fe00000U) | (((u_int32_t)(src) <<\
63939                     21) & 0x3fe00000U)
63940 #define ADC_GAIN_DC_CORR_B1__ADC_DC_CORR_I_COEFF_1__VERIFY(src) \
63941                     (!((((u_int32_t)(src)\
63942                     << 21) & ~0x3fe00000U)))
63943 #define ADC_GAIN_DC_CORR_B1__TYPE                                     u_int32_t
63944 #define ADC_GAIN_DC_CORR_B1__READ                                   0x3fffffffU
63945 #define ADC_GAIN_DC_CORR_B1__WRITE                                  0x3fffffffU
63946
63947 #endif /* __ADC_GAIN_DC_CORR_B1_MACRO__ */
63948
63949
63950 /* macros for bb_reg_block.bb_chn1_reg_map.BB_adc_gain_dc_corr_b1 */
63951 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_ADC_GAIN_DC_CORR_B1__NUM       1
63952
63953 /* macros for BlueprintGlobalNameSpace::rx_iq_corr_b1 */
63954 #ifndef __RX_IQ_CORR_B1_MACRO__
63955 #define __RX_IQ_CORR_B1_MACRO__
63956
63957 /* macros for field rx_iqcorr_q_q_coff_1 */
63958 #define RX_IQ_CORR_B1__RX_IQCORR_Q_Q_COFF_1__SHIFT                            0
63959 #define RX_IQ_CORR_B1__RX_IQCORR_Q_Q_COFF_1__WIDTH                            7
63960 #define RX_IQ_CORR_B1__RX_IQCORR_Q_Q_COFF_1__MASK                   0x0000007fU
63961 #define RX_IQ_CORR_B1__RX_IQCORR_Q_Q_COFF_1__READ(src) \
63962                     (u_int32_t)(src)\
63963                     & 0x0000007fU
63964 #define RX_IQ_CORR_B1__RX_IQCORR_Q_Q_COFF_1__WRITE(src) \
63965                     ((u_int32_t)(src)\
63966                     & 0x0000007fU)
63967 #define RX_IQ_CORR_B1__RX_IQCORR_Q_Q_COFF_1__MODIFY(dst, src) \
63968                     (dst) = ((dst) &\
63969                     ~0x0000007fU) | ((u_int32_t)(src) &\
63970                     0x0000007fU)
63971 #define RX_IQ_CORR_B1__RX_IQCORR_Q_Q_COFF_1__VERIFY(src) \
63972                     (!(((u_int32_t)(src)\
63973                     & ~0x0000007fU)))
63974
63975 /* macros for field rx_iqcorr_q_i_coff_1 */
63976 #define RX_IQ_CORR_B1__RX_IQCORR_Q_I_COFF_1__SHIFT                            7
63977 #define RX_IQ_CORR_B1__RX_IQCORR_Q_I_COFF_1__WIDTH                            7
63978 #define RX_IQ_CORR_B1__RX_IQCORR_Q_I_COFF_1__MASK                   0x00003f80U
63979 #define RX_IQ_CORR_B1__RX_IQCORR_Q_I_COFF_1__READ(src) \
63980                     (((u_int32_t)(src)\
63981                     & 0x00003f80U) >> 7)
63982 #define RX_IQ_CORR_B1__RX_IQCORR_Q_I_COFF_1__WRITE(src) \
63983                     (((u_int32_t)(src)\
63984                     << 7) & 0x00003f80U)
63985 #define RX_IQ_CORR_B1__RX_IQCORR_Q_I_COFF_1__MODIFY(dst, src) \
63986                     (dst) = ((dst) &\
63987                     ~0x00003f80U) | (((u_int32_t)(src) <<\
63988                     7) & 0x00003f80U)
63989 #define RX_IQ_CORR_B1__RX_IQCORR_Q_I_COFF_1__VERIFY(src) \
63990                     (!((((u_int32_t)(src)\
63991                     << 7) & ~0x00003f80U)))
63992
63993 /* macros for field loopback_iqcorr_q_q_coff_1 */
63994 #define RX_IQ_CORR_B1__LOOPBACK_IQCORR_Q_Q_COFF_1__SHIFT                     15
63995 #define RX_IQ_CORR_B1__LOOPBACK_IQCORR_Q_Q_COFF_1__WIDTH                      7
63996 #define RX_IQ_CORR_B1__LOOPBACK_IQCORR_Q_Q_COFF_1__MASK             0x003f8000U
63997 #define RX_IQ_CORR_B1__LOOPBACK_IQCORR_Q_Q_COFF_1__READ(src) \
63998                     (((u_int32_t)(src)\
63999                     & 0x003f8000U) >> 15)
64000 #define RX_IQ_CORR_B1__LOOPBACK_IQCORR_Q_Q_COFF_1__WRITE(src) \
64001                     (((u_int32_t)(src)\
64002                     << 15) & 0x003f8000U)
64003 #define RX_IQ_CORR_B1__LOOPBACK_IQCORR_Q_Q_COFF_1__MODIFY(dst, src) \
64004                     (dst) = ((dst) &\
64005                     ~0x003f8000U) | (((u_int32_t)(src) <<\
64006                     15) & 0x003f8000U)
64007 #define RX_IQ_CORR_B1__LOOPBACK_IQCORR_Q_Q_COFF_1__VERIFY(src) \
64008                     (!((((u_int32_t)(src)\
64009                     << 15) & ~0x003f8000U)))
64010
64011 /* macros for field loopback_iqcorr_q_i_coff_1 */
64012 #define RX_IQ_CORR_B1__LOOPBACK_IQCORR_Q_I_COFF_1__SHIFT                     22
64013 #define RX_IQ_CORR_B1__LOOPBACK_IQCORR_Q_I_COFF_1__WIDTH                      7
64014 #define RX_IQ_CORR_B1__LOOPBACK_IQCORR_Q_I_COFF_1__MASK             0x1fc00000U
64015 #define RX_IQ_CORR_B1__LOOPBACK_IQCORR_Q_I_COFF_1__READ(src) \
64016                     (((u_int32_t)(src)\
64017                     & 0x1fc00000U) >> 22)
64018 #define RX_IQ_CORR_B1__LOOPBACK_IQCORR_Q_I_COFF_1__WRITE(src) \
64019                     (((u_int32_t)(src)\
64020                     << 22) & 0x1fc00000U)
64021 #define RX_IQ_CORR_B1__LOOPBACK_IQCORR_Q_I_COFF_1__MODIFY(dst, src) \
64022                     (dst) = ((dst) &\
64023                     ~0x1fc00000U) | (((u_int32_t)(src) <<\
64024                     22) & 0x1fc00000U)
64025 #define RX_IQ_CORR_B1__LOOPBACK_IQCORR_Q_I_COFF_1__VERIFY(src) \
64026                     (!((((u_int32_t)(src)\
64027                     << 22) & ~0x1fc00000U)))
64028 #define RX_IQ_CORR_B1__TYPE                                           u_int32_t
64029 #define RX_IQ_CORR_B1__READ                                         0x1fffbfffU
64030 #define RX_IQ_CORR_B1__WRITE                                        0x1fffbfffU
64031
64032 #endif /* __RX_IQ_CORR_B1_MACRO__ */
64033
64034
64035 /* macros for bb_reg_block.bb_chn1_reg_map.BB_rx_iq_corr_b1 */
64036 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_RX_IQ_CORR_B1__NUM             1
64037
64038 /* macros for BlueprintGlobalNameSpace::paprd_ctrl0_b1 */
64039 #ifndef __PAPRD_CTRL0_B1_MACRO__
64040 #define __PAPRD_CTRL0_B1_MACRO__
64041
64042 /* macros for field paprd_enable_1 */
64043 #define PAPRD_CTRL0_B1__PAPRD_ENABLE_1__SHIFT                                 0
64044 #define PAPRD_CTRL0_B1__PAPRD_ENABLE_1__WIDTH                                 1
64045 #define PAPRD_CTRL0_B1__PAPRD_ENABLE_1__MASK                        0x00000001U
64046 #define PAPRD_CTRL0_B1__PAPRD_ENABLE_1__READ(src) \
64047                     (u_int32_t)(src)\
64048                     & 0x00000001U
64049 #define PAPRD_CTRL0_B1__PAPRD_ENABLE_1__WRITE(src) \
64050                     ((u_int32_t)(src)\
64051                     & 0x00000001U)
64052 #define PAPRD_CTRL0_B1__PAPRD_ENABLE_1__MODIFY(dst, src) \
64053                     (dst) = ((dst) &\
64054                     ~0x00000001U) | ((u_int32_t)(src) &\
64055                     0x00000001U)
64056 #define PAPRD_CTRL0_B1__PAPRD_ENABLE_1__VERIFY(src) \
64057                     (!(((u_int32_t)(src)\
64058                     & ~0x00000001U)))
64059 #define PAPRD_CTRL0_B1__PAPRD_ENABLE_1__SET(dst) \
64060                     (dst) = ((dst) &\
64061                     ~0x00000001U) | (u_int32_t)(1)
64062 #define PAPRD_CTRL0_B1__PAPRD_ENABLE_1__CLR(dst) \
64063                     (dst) = ((dst) &\
64064                     ~0x00000001U) | (u_int32_t)(0)
64065
64066 /* macros for field paprd_adaptive_use_single_table_1 */
64067 #define PAPRD_CTRL0_B1__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_1__SHIFT              1
64068 #define PAPRD_CTRL0_B1__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_1__WIDTH              1
64069 #define PAPRD_CTRL0_B1__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_1__MASK     0x00000002U
64070 #define PAPRD_CTRL0_B1__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_1__READ(src) \
64071                     (((u_int32_t)(src)\
64072                     & 0x00000002U) >> 1)
64073 #define PAPRD_CTRL0_B1__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_1__WRITE(src) \
64074                     (((u_int32_t)(src)\
64075                     << 1) & 0x00000002U)
64076 #define PAPRD_CTRL0_B1__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_1__MODIFY(dst, src) \
64077                     (dst) = ((dst) &\
64078                     ~0x00000002U) | (((u_int32_t)(src) <<\
64079                     1) & 0x00000002U)
64080 #define PAPRD_CTRL0_B1__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_1__VERIFY(src) \
64081                     (!((((u_int32_t)(src)\
64082                     << 1) & ~0x00000002U)))
64083 #define PAPRD_CTRL0_B1__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_1__SET(dst) \
64084                     (dst) = ((dst) &\
64085                     ~0x00000002U) | ((u_int32_t)(1) << 1)
64086 #define PAPRD_CTRL0_B1__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_1__CLR(dst) \
64087                     (dst) = ((dst) &\
64088                     ~0x00000002U) | ((u_int32_t)(0) << 1)
64089
64090 /* macros for field paprd_valid_gain_1 */
64091 #define PAPRD_CTRL0_B1__PAPRD_VALID_GAIN_1__SHIFT                             2
64092 #define PAPRD_CTRL0_B1__PAPRD_VALID_GAIN_1__WIDTH                            25
64093 #define PAPRD_CTRL0_B1__PAPRD_VALID_GAIN_1__MASK                    0x07fffffcU
64094 #define PAPRD_CTRL0_B1__PAPRD_VALID_GAIN_1__READ(src) \
64095                     (((u_int32_t)(src)\
64096                     & 0x07fffffcU) >> 2)
64097 #define PAPRD_CTRL0_B1__PAPRD_VALID_GAIN_1__WRITE(src) \
64098                     (((u_int32_t)(src)\
64099                     << 2) & 0x07fffffcU)
64100 #define PAPRD_CTRL0_B1__PAPRD_VALID_GAIN_1__MODIFY(dst, src) \
64101                     (dst) = ((dst) &\
64102                     ~0x07fffffcU) | (((u_int32_t)(src) <<\
64103                     2) & 0x07fffffcU)
64104 #define PAPRD_CTRL0_B1__PAPRD_VALID_GAIN_1__VERIFY(src) \
64105                     (!((((u_int32_t)(src)\
64106                     << 2) & ~0x07fffffcU)))
64107
64108 /* macros for field paprd_mag_thrsh_1 */
64109 #define PAPRD_CTRL0_B1__PAPRD_MAG_THRSH_1__SHIFT                             27
64110 #define PAPRD_CTRL0_B1__PAPRD_MAG_THRSH_1__WIDTH                              5
64111 #define PAPRD_CTRL0_B1__PAPRD_MAG_THRSH_1__MASK                     0xf8000000U
64112 #define PAPRD_CTRL0_B1__PAPRD_MAG_THRSH_1__READ(src) \
64113                     (((u_int32_t)(src)\
64114                     & 0xf8000000U) >> 27)
64115 #define PAPRD_CTRL0_B1__PAPRD_MAG_THRSH_1__WRITE(src) \
64116                     (((u_int32_t)(src)\
64117                     << 27) & 0xf8000000U)
64118 #define PAPRD_CTRL0_B1__PAPRD_MAG_THRSH_1__MODIFY(dst, src) \
64119                     (dst) = ((dst) &\
64120                     ~0xf8000000U) | (((u_int32_t)(src) <<\
64121                     27) & 0xf8000000U)
64122 #define PAPRD_CTRL0_B1__PAPRD_MAG_THRSH_1__VERIFY(src) \
64123                     (!((((u_int32_t)(src)\
64124                     << 27) & ~0xf8000000U)))
64125 #define PAPRD_CTRL0_B1__TYPE                                          u_int32_t
64126 #define PAPRD_CTRL0_B1__READ                                        0xffffffffU
64127 #define PAPRD_CTRL0_B1__WRITE                                       0xffffffffU
64128
64129 #endif /* __PAPRD_CTRL0_B1_MACRO__ */
64130
64131
64132 /* macros for bb_reg_block.bb_chn1_reg_map.BB_paprd_ctrl0_b1 */
64133 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_PAPRD_CTRL0_B1__NUM            1
64134
64135 /* macros for BlueprintGlobalNameSpace::paprd_ctrl1_b1 */
64136 #ifndef __PAPRD_CTRL1_B1_MACRO__
64137 #define __PAPRD_CTRL1_B1_MACRO__
64138
64139 /* macros for field paprd_adaptive_scaling_enable_1 */
64140 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_SCALING_ENABLE_1__SHIFT                0
64141 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_SCALING_ENABLE_1__WIDTH                1
64142 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_SCALING_ENABLE_1__MASK       0x00000001U
64143 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_SCALING_ENABLE_1__READ(src) \
64144                     (u_int32_t)(src)\
64145                     & 0x00000001U
64146 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_SCALING_ENABLE_1__WRITE(src) \
64147                     ((u_int32_t)(src)\
64148                     & 0x00000001U)
64149 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_SCALING_ENABLE_1__MODIFY(dst, src) \
64150                     (dst) = ((dst) &\
64151                     ~0x00000001U) | ((u_int32_t)(src) &\
64152                     0x00000001U)
64153 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_SCALING_ENABLE_1__VERIFY(src) \
64154                     (!(((u_int32_t)(src)\
64155                     & ~0x00000001U)))
64156 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_SCALING_ENABLE_1__SET(dst) \
64157                     (dst) = ((dst) &\
64158                     ~0x00000001U) | (u_int32_t)(1)
64159 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_SCALING_ENABLE_1__CLR(dst) \
64160                     (dst) = ((dst) &\
64161                     ~0x00000001U) | (u_int32_t)(0)
64162
64163 /* macros for field paprd_adaptive_am2am_enable_1 */
64164 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_AM2AM_ENABLE_1__SHIFT                  1
64165 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_AM2AM_ENABLE_1__WIDTH                  1
64166 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_AM2AM_ENABLE_1__MASK         0x00000002U
64167 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_AM2AM_ENABLE_1__READ(src) \
64168                     (((u_int32_t)(src)\
64169                     & 0x00000002U) >> 1)
64170 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_AM2AM_ENABLE_1__WRITE(src) \
64171                     (((u_int32_t)(src)\
64172                     << 1) & 0x00000002U)
64173 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_AM2AM_ENABLE_1__MODIFY(dst, src) \
64174                     (dst) = ((dst) &\
64175                     ~0x00000002U) | (((u_int32_t)(src) <<\
64176                     1) & 0x00000002U)
64177 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_AM2AM_ENABLE_1__VERIFY(src) \
64178                     (!((((u_int32_t)(src)\
64179                     << 1) & ~0x00000002U)))
64180 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_AM2AM_ENABLE_1__SET(dst) \
64181                     (dst) = ((dst) &\
64182                     ~0x00000002U) | ((u_int32_t)(1) << 1)
64183 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_AM2AM_ENABLE_1__CLR(dst) \
64184                     (dst) = ((dst) &\
64185                     ~0x00000002U) | ((u_int32_t)(0) << 1)
64186
64187 /* macros for field paprd_adaptive_am2pm_enable_1 */
64188 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_AM2PM_ENABLE_1__SHIFT                  2
64189 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_AM2PM_ENABLE_1__WIDTH                  1
64190 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_AM2PM_ENABLE_1__MASK         0x00000004U
64191 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_AM2PM_ENABLE_1__READ(src) \
64192                     (((u_int32_t)(src)\
64193                     & 0x00000004U) >> 2)
64194 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_AM2PM_ENABLE_1__WRITE(src) \
64195                     (((u_int32_t)(src)\
64196                     << 2) & 0x00000004U)
64197 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_AM2PM_ENABLE_1__MODIFY(dst, src) \
64198                     (dst) = ((dst) &\
64199                     ~0x00000004U) | (((u_int32_t)(src) <<\
64200                     2) & 0x00000004U)
64201 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_AM2PM_ENABLE_1__VERIFY(src) \
64202                     (!((((u_int32_t)(src)\
64203                     << 2) & ~0x00000004U)))
64204 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_AM2PM_ENABLE_1__SET(dst) \
64205                     (dst) = ((dst) &\
64206                     ~0x00000004U) | ((u_int32_t)(1) << 2)
64207 #define PAPRD_CTRL1_B1__PAPRD_ADAPTIVE_AM2PM_ENABLE_1__CLR(dst) \
64208                     (dst) = ((dst) &\
64209                     ~0x00000004U) | ((u_int32_t)(0) << 2)
64210
64211 /* macros for field paprd_power_at_am2am_cal_1 */
64212 #define PAPRD_CTRL1_B1__PAPRD_POWER_AT_AM2AM_CAL_1__SHIFT                     3
64213 #define PAPRD_CTRL1_B1__PAPRD_POWER_AT_AM2AM_CAL_1__WIDTH                     6
64214 #define PAPRD_CTRL1_B1__PAPRD_POWER_AT_AM2AM_CAL_1__MASK            0x000001f8U
64215 #define PAPRD_CTRL1_B1__PAPRD_POWER_AT_AM2AM_CAL_1__READ(src) \
64216                     (((u_int32_t)(src)\
64217                     & 0x000001f8U) >> 3)
64218 #define PAPRD_CTRL1_B1__PAPRD_POWER_AT_AM2AM_CAL_1__WRITE(src) \
64219                     (((u_int32_t)(src)\
64220                     << 3) & 0x000001f8U)
64221 #define PAPRD_CTRL1_B1__PAPRD_POWER_AT_AM2AM_CAL_1__MODIFY(dst, src) \
64222                     (dst) = ((dst) &\
64223                     ~0x000001f8U) | (((u_int32_t)(src) <<\
64224                     3) & 0x000001f8U)
64225 #define PAPRD_CTRL1_B1__PAPRD_POWER_AT_AM2AM_CAL_1__VERIFY(src) \
64226                     (!((((u_int32_t)(src)\
64227                     << 3) & ~0x000001f8U)))
64228
64229 /* macros for field pa_gain_scale_factor_1 */
64230 #define PAPRD_CTRL1_B1__PA_GAIN_SCALE_FACTOR_1__SHIFT                         9
64231 #define PAPRD_CTRL1_B1__PA_GAIN_SCALE_FACTOR_1__WIDTH                         8
64232 #define PAPRD_CTRL1_B1__PA_GAIN_SCALE_FACTOR_1__MASK                0x0001fe00U
64233 #define PAPRD_CTRL1_B1__PA_GAIN_SCALE_FACTOR_1__READ(src) \
64234                     (((u_int32_t)(src)\
64235                     & 0x0001fe00U) >> 9)
64236 #define PAPRD_CTRL1_B1__PA_GAIN_SCALE_FACTOR_1__WRITE(src) \
64237                     (((u_int32_t)(src)\
64238                     << 9) & 0x0001fe00U)
64239 #define PAPRD_CTRL1_B1__PA_GAIN_SCALE_FACTOR_1__MODIFY(dst, src) \
64240                     (dst) = ((dst) &\
64241                     ~0x0001fe00U) | (((u_int32_t)(src) <<\
64242                     9) & 0x0001fe00U)
64243 #define PAPRD_CTRL1_B1__PA_GAIN_SCALE_FACTOR_1__VERIFY(src) \
64244                     (!((((u_int32_t)(src)\
64245                     << 9) & ~0x0001fe00U)))
64246
64247 /* macros for field paprd_mag_scale_factor_1 */
64248 #define PAPRD_CTRL1_B1__PAPRD_MAG_SCALE_FACTOR_1__SHIFT                      17
64249 #define PAPRD_CTRL1_B1__PAPRD_MAG_SCALE_FACTOR_1__WIDTH                      10
64250 #define PAPRD_CTRL1_B1__PAPRD_MAG_SCALE_FACTOR_1__MASK              0x07fe0000U
64251 #define PAPRD_CTRL1_B1__PAPRD_MAG_SCALE_FACTOR_1__READ(src) \
64252                     (((u_int32_t)(src)\
64253                     & 0x07fe0000U) >> 17)
64254 #define PAPRD_CTRL1_B1__PAPRD_MAG_SCALE_FACTOR_1__WRITE(src) \
64255                     (((u_int32_t)(src)\
64256                     << 17) & 0x07fe0000U)
64257 #define PAPRD_CTRL1_B1__PAPRD_MAG_SCALE_FACTOR_1__MODIFY(dst, src) \
64258                     (dst) = ((dst) &\
64259                     ~0x07fe0000U) | (((u_int32_t)(src) <<\
64260                     17) & 0x07fe0000U)
64261 #define PAPRD_CTRL1_B1__PAPRD_MAG_SCALE_FACTOR_1__VERIFY(src) \
64262                     (!((((u_int32_t)(src)\
64263                     << 17) & ~0x07fe0000U)))
64264
64265 /* macros for field paprd_trainer_iandq_sel_1 */
64266 #define PAPRD_CTRL1_B1__PAPRD_TRAINER_IANDQ_SEL_1__SHIFT                     27
64267 #define PAPRD_CTRL1_B1__PAPRD_TRAINER_IANDQ_SEL_1__WIDTH                      1
64268 #define PAPRD_CTRL1_B1__PAPRD_TRAINER_IANDQ_SEL_1__MASK             0x08000000U
64269 #define PAPRD_CTRL1_B1__PAPRD_TRAINER_IANDQ_SEL_1__READ(src) \
64270                     (((u_int32_t)(src)\
64271                     & 0x08000000U) >> 27)
64272 #define PAPRD_CTRL1_B1__PAPRD_TRAINER_IANDQ_SEL_1__WRITE(src) \
64273                     (((u_int32_t)(src)\
64274                     << 27) & 0x08000000U)
64275 #define PAPRD_CTRL1_B1__PAPRD_TRAINER_IANDQ_SEL_1__MODIFY(dst, src) \
64276                     (dst) = ((dst) &\
64277                     ~0x08000000U) | (((u_int32_t)(src) <<\
64278                     27) & 0x08000000U)
64279 #define PAPRD_CTRL1_B1__PAPRD_TRAINER_IANDQ_SEL_1__VERIFY(src) \
64280                     (!((((u_int32_t)(src)\
64281                     << 27) & ~0x08000000U)))
64282 #define PAPRD_CTRL1_B1__PAPRD_TRAINER_IANDQ_SEL_1__SET(dst) \
64283                     (dst) = ((dst) &\
64284                     ~0x08000000U) | ((u_int32_t)(1) << 27)
64285 #define PAPRD_CTRL1_B1__PAPRD_TRAINER_IANDQ_SEL_1__CLR(dst) \
64286                     (dst) = ((dst) &\
64287                     ~0x08000000U) | ((u_int32_t)(0) << 27)
64288 #define PAPRD_CTRL1_B1__TYPE                                          u_int32_t
64289 #define PAPRD_CTRL1_B1__READ                                        0x0fffffffU
64290 #define PAPRD_CTRL1_B1__WRITE                                       0x0fffffffU
64291
64292 #endif /* __PAPRD_CTRL1_B1_MACRO__ */
64293
64294
64295 /* macros for bb_reg_block.bb_chn1_reg_map.BB_paprd_ctrl1_b1 */
64296 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_PAPRD_CTRL1_B1__NUM            1
64297
64298 /* macros for BlueprintGlobalNameSpace::pa_gain123_b1 */
64299 #ifndef __PA_GAIN123_B1_MACRO__
64300 #define __PA_GAIN123_B1_MACRO__
64301
64302 /* macros for field pa_gain1_1 */
64303 #define PA_GAIN123_B1__PA_GAIN1_1__SHIFT                                      0
64304 #define PA_GAIN123_B1__PA_GAIN1_1__WIDTH                                     10
64305 #define PA_GAIN123_B1__PA_GAIN1_1__MASK                             0x000003ffU
64306 #define PA_GAIN123_B1__PA_GAIN1_1__READ(src)     (u_int32_t)(src) & 0x000003ffU
64307 #define PA_GAIN123_B1__PA_GAIN1_1__WRITE(src)  ((u_int32_t)(src) & 0x000003ffU)
64308 #define PA_GAIN123_B1__PA_GAIN1_1__MODIFY(dst, src) \
64309                     (dst) = ((dst) &\
64310                     ~0x000003ffU) | ((u_int32_t)(src) &\
64311                     0x000003ffU)
64312 #define PA_GAIN123_B1__PA_GAIN1_1__VERIFY(src) \
64313                     (!(((u_int32_t)(src)\
64314                     & ~0x000003ffU)))
64315
64316 /* macros for field pa_gain2_1 */
64317 #define PA_GAIN123_B1__PA_GAIN2_1__SHIFT                                     10
64318 #define PA_GAIN123_B1__PA_GAIN2_1__WIDTH                                     10
64319 #define PA_GAIN123_B1__PA_GAIN2_1__MASK                             0x000ffc00U
64320 #define PA_GAIN123_B1__PA_GAIN2_1__READ(src) \
64321                     (((u_int32_t)(src)\
64322                     & 0x000ffc00U) >> 10)
64323 #define PA_GAIN123_B1__PA_GAIN2_1__WRITE(src) \
64324                     (((u_int32_t)(src)\
64325                     << 10) & 0x000ffc00U)
64326 #define PA_GAIN123_B1__PA_GAIN2_1__MODIFY(dst, src) \
64327                     (dst) = ((dst) &\
64328                     ~0x000ffc00U) | (((u_int32_t)(src) <<\
64329                     10) & 0x000ffc00U)
64330 #define PA_GAIN123_B1__PA_GAIN2_1__VERIFY(src) \
64331                     (!((((u_int32_t)(src)\
64332                     << 10) & ~0x000ffc00U)))
64333
64334 /* macros for field pa_gain3_1 */
64335 #define PA_GAIN123_B1__PA_GAIN3_1__SHIFT                                     20
64336 #define PA_GAIN123_B1__PA_GAIN3_1__WIDTH                                     10
64337 #define PA_GAIN123_B1__PA_GAIN3_1__MASK                             0x3ff00000U
64338 #define PA_GAIN123_B1__PA_GAIN3_1__READ(src) \
64339                     (((u_int32_t)(src)\
64340                     & 0x3ff00000U) >> 20)
64341 #define PA_GAIN123_B1__PA_GAIN3_1__WRITE(src) \
64342                     (((u_int32_t)(src)\
64343                     << 20) & 0x3ff00000U)
64344 #define PA_GAIN123_B1__PA_GAIN3_1__MODIFY(dst, src) \
64345                     (dst) = ((dst) &\
64346                     ~0x3ff00000U) | (((u_int32_t)(src) <<\
64347                     20) & 0x3ff00000U)
64348 #define PA_GAIN123_B1__PA_GAIN3_1__VERIFY(src) \
64349                     (!((((u_int32_t)(src)\
64350                     << 20) & ~0x3ff00000U)))
64351 #define PA_GAIN123_B1__TYPE                                           u_int32_t
64352 #define PA_GAIN123_B1__READ                                         0x3fffffffU
64353 #define PA_GAIN123_B1__WRITE                                        0x3fffffffU
64354
64355 #endif /* __PA_GAIN123_B1_MACRO__ */
64356
64357
64358 /* macros for bb_reg_block.bb_chn1_reg_map.BB_pa_gain123_b1 */
64359 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_PA_GAIN123_B1__NUM             1
64360
64361 /* macros for BlueprintGlobalNameSpace::pa_gain45_b1 */
64362 #ifndef __PA_GAIN45_B1_MACRO__
64363 #define __PA_GAIN45_B1_MACRO__
64364
64365 /* macros for field pa_gain4_1 */
64366 #define PA_GAIN45_B1__PA_GAIN4_1__SHIFT                                       0
64367 #define PA_GAIN45_B1__PA_GAIN4_1__WIDTH                                      10
64368 #define PA_GAIN45_B1__PA_GAIN4_1__MASK                              0x000003ffU
64369 #define PA_GAIN45_B1__PA_GAIN4_1__READ(src)      (u_int32_t)(src) & 0x000003ffU
64370 #define PA_GAIN45_B1__PA_GAIN4_1__WRITE(src)   ((u_int32_t)(src) & 0x000003ffU)
64371 #define PA_GAIN45_B1__PA_GAIN4_1__MODIFY(dst, src) \
64372                     (dst) = ((dst) &\
64373                     ~0x000003ffU) | ((u_int32_t)(src) &\
64374                     0x000003ffU)
64375 #define PA_GAIN45_B1__PA_GAIN4_1__VERIFY(src) \
64376                     (!(((u_int32_t)(src)\
64377                     & ~0x000003ffU)))
64378
64379 /* macros for field pa_gain5_1 */
64380 #define PA_GAIN45_B1__PA_GAIN5_1__SHIFT                                      10
64381 #define PA_GAIN45_B1__PA_GAIN5_1__WIDTH                                      10
64382 #define PA_GAIN45_B1__PA_GAIN5_1__MASK                              0x000ffc00U
64383 #define PA_GAIN45_B1__PA_GAIN5_1__READ(src) \
64384                     (((u_int32_t)(src)\
64385                     & 0x000ffc00U) >> 10)
64386 #define PA_GAIN45_B1__PA_GAIN5_1__WRITE(src) \
64387                     (((u_int32_t)(src)\
64388                     << 10) & 0x000ffc00U)
64389 #define PA_GAIN45_B1__PA_GAIN5_1__MODIFY(dst, src) \
64390                     (dst) = ((dst) &\
64391                     ~0x000ffc00U) | (((u_int32_t)(src) <<\
64392                     10) & 0x000ffc00U)
64393 #define PA_GAIN45_B1__PA_GAIN5_1__VERIFY(src) \
64394                     (!((((u_int32_t)(src)\
64395                     << 10) & ~0x000ffc00U)))
64396
64397 /* macros for field paprd_adaptive_table_valid_1 */
64398 #define PA_GAIN45_B1__PAPRD_ADAPTIVE_TABLE_VALID_1__SHIFT                    20
64399 #define PA_GAIN45_B1__PAPRD_ADAPTIVE_TABLE_VALID_1__WIDTH                     5
64400 #define PA_GAIN45_B1__PAPRD_ADAPTIVE_TABLE_VALID_1__MASK            0x01f00000U
64401 #define PA_GAIN45_B1__PAPRD_ADAPTIVE_TABLE_VALID_1__READ(src) \
64402                     (((u_int32_t)(src)\
64403                     & 0x01f00000U) >> 20)
64404 #define PA_GAIN45_B1__PAPRD_ADAPTIVE_TABLE_VALID_1__WRITE(src) \
64405                     (((u_int32_t)(src)\
64406                     << 20) & 0x01f00000U)
64407 #define PA_GAIN45_B1__PAPRD_ADAPTIVE_TABLE_VALID_1__MODIFY(dst, src) \
64408                     (dst) = ((dst) &\
64409                     ~0x01f00000U) | (((u_int32_t)(src) <<\
64410                     20) & 0x01f00000U)
64411 #define PA_GAIN45_B1__PAPRD_ADAPTIVE_TABLE_VALID_1__VERIFY(src) \
64412                     (!((((u_int32_t)(src)\
64413                     << 20) & ~0x01f00000U)))
64414 #define PA_GAIN45_B1__TYPE                                            u_int32_t
64415 #define PA_GAIN45_B1__READ                                          0x01ffffffU
64416 #define PA_GAIN45_B1__WRITE                                         0x01ffffffU
64417
64418 #endif /* __PA_GAIN45_B1_MACRO__ */
64419
64420
64421 /* macros for bb_reg_block.bb_chn1_reg_map.BB_pa_gain45_b1 */
64422 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_PA_GAIN45_B1__NUM              1
64423
64424 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_0_b1 */
64425 #ifndef __PAPRD_PRE_POST_SCALE_0_B1_MACRO__
64426 #define __PAPRD_PRE_POST_SCALE_0_B1_MACRO__
64427
64428 /* macros for field paprd_pre_post_scaling_0_1 */
64429 #define PAPRD_PRE_POST_SCALE_0_B1__PAPRD_PRE_POST_SCALING_0_1__SHIFT          0
64430 #define PAPRD_PRE_POST_SCALE_0_B1__PAPRD_PRE_POST_SCALING_0_1__WIDTH         18
64431 #define PAPRD_PRE_POST_SCALE_0_B1__PAPRD_PRE_POST_SCALING_0_1__MASK 0x0003ffffU
64432 #define PAPRD_PRE_POST_SCALE_0_B1__PAPRD_PRE_POST_SCALING_0_1__READ(src) \
64433                     (u_int32_t)(src)\
64434                     & 0x0003ffffU
64435 #define PAPRD_PRE_POST_SCALE_0_B1__PAPRD_PRE_POST_SCALING_0_1__WRITE(src) \
64436                     ((u_int32_t)(src)\
64437                     & 0x0003ffffU)
64438 #define PAPRD_PRE_POST_SCALE_0_B1__PAPRD_PRE_POST_SCALING_0_1__MODIFY(dst, src) \
64439                     (dst) = ((dst) &\
64440                     ~0x0003ffffU) | ((u_int32_t)(src) &\
64441                     0x0003ffffU)
64442 #define PAPRD_PRE_POST_SCALE_0_B1__PAPRD_PRE_POST_SCALING_0_1__VERIFY(src) \
64443                     (!(((u_int32_t)(src)\
64444                     & ~0x0003ffffU)))
64445 #define PAPRD_PRE_POST_SCALE_0_B1__TYPE                               u_int32_t
64446 #define PAPRD_PRE_POST_SCALE_0_B1__READ                             0x0003ffffU
64447 #define PAPRD_PRE_POST_SCALE_0_B1__WRITE                            0x0003ffffU
64448
64449 #endif /* __PAPRD_PRE_POST_SCALE_0_B1_MACRO__ */
64450
64451
64452 /* macros for bb_reg_block.bb_chn1_reg_map.BB_paprd_pre_post_scale_0_b1 */
64453 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_PAPRD_PRE_POST_SCALE_0_B1__NUM 1
64454
64455 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_1_b1 */
64456 #ifndef __PAPRD_PRE_POST_SCALE_1_B1_MACRO__
64457 #define __PAPRD_PRE_POST_SCALE_1_B1_MACRO__
64458
64459 /* macros for field paprd_pre_post_scaling_1_1 */
64460 #define PAPRD_PRE_POST_SCALE_1_B1__PAPRD_PRE_POST_SCALING_1_1__SHIFT          0
64461 #define PAPRD_PRE_POST_SCALE_1_B1__PAPRD_PRE_POST_SCALING_1_1__WIDTH         18
64462 #define PAPRD_PRE_POST_SCALE_1_B1__PAPRD_PRE_POST_SCALING_1_1__MASK 0x0003ffffU
64463 #define PAPRD_PRE_POST_SCALE_1_B1__PAPRD_PRE_POST_SCALING_1_1__READ(src) \
64464                     (u_int32_t)(src)\
64465                     & 0x0003ffffU
64466 #define PAPRD_PRE_POST_SCALE_1_B1__PAPRD_PRE_POST_SCALING_1_1__WRITE(src) \
64467                     ((u_int32_t)(src)\
64468                     & 0x0003ffffU)
64469 #define PAPRD_PRE_POST_SCALE_1_B1__PAPRD_PRE_POST_SCALING_1_1__MODIFY(dst, src) \
64470                     (dst) = ((dst) &\
64471                     ~0x0003ffffU) | ((u_int32_t)(src) &\
64472                     0x0003ffffU)
64473 #define PAPRD_PRE_POST_SCALE_1_B1__PAPRD_PRE_POST_SCALING_1_1__VERIFY(src) \
64474                     (!(((u_int32_t)(src)\
64475                     & ~0x0003ffffU)))
64476 #define PAPRD_PRE_POST_SCALE_1_B1__TYPE                               u_int32_t
64477 #define PAPRD_PRE_POST_SCALE_1_B1__READ                             0x0003ffffU
64478 #define PAPRD_PRE_POST_SCALE_1_B1__WRITE                            0x0003ffffU
64479
64480 #endif /* __PAPRD_PRE_POST_SCALE_1_B1_MACRO__ */
64481
64482
64483 /* macros for bb_reg_block.bb_chn1_reg_map.BB_paprd_pre_post_scale_1_b1 */
64484 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_PAPRD_PRE_POST_SCALE_1_B1__NUM 1
64485
64486 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_2_b1 */
64487 #ifndef __PAPRD_PRE_POST_SCALE_2_B1_MACRO__
64488 #define __PAPRD_PRE_POST_SCALE_2_B1_MACRO__
64489
64490 /* macros for field paprd_pre_post_scaling_2_1 */
64491 #define PAPRD_PRE_POST_SCALE_2_B1__PAPRD_PRE_POST_SCALING_2_1__SHIFT          0
64492 #define PAPRD_PRE_POST_SCALE_2_B1__PAPRD_PRE_POST_SCALING_2_1__WIDTH         18
64493 #define PAPRD_PRE_POST_SCALE_2_B1__PAPRD_PRE_POST_SCALING_2_1__MASK 0x0003ffffU
64494 #define PAPRD_PRE_POST_SCALE_2_B1__PAPRD_PRE_POST_SCALING_2_1__READ(src) \
64495                     (u_int32_t)(src)\
64496                     & 0x0003ffffU
64497 #define PAPRD_PRE_POST_SCALE_2_B1__PAPRD_PRE_POST_SCALING_2_1__WRITE(src) \
64498                     ((u_int32_t)(src)\
64499                     & 0x0003ffffU)
64500 #define PAPRD_PRE_POST_SCALE_2_B1__PAPRD_PRE_POST_SCALING_2_1__MODIFY(dst, src) \
64501                     (dst) = ((dst) &\
64502                     ~0x0003ffffU) | ((u_int32_t)(src) &\
64503                     0x0003ffffU)
64504 #define PAPRD_PRE_POST_SCALE_2_B1__PAPRD_PRE_POST_SCALING_2_1__VERIFY(src) \
64505                     (!(((u_int32_t)(src)\
64506                     & ~0x0003ffffU)))
64507 #define PAPRD_PRE_POST_SCALE_2_B1__TYPE                               u_int32_t
64508 #define PAPRD_PRE_POST_SCALE_2_B1__READ                             0x0003ffffU
64509 #define PAPRD_PRE_POST_SCALE_2_B1__WRITE                            0x0003ffffU
64510
64511 #endif /* __PAPRD_PRE_POST_SCALE_2_B1_MACRO__ */
64512
64513
64514 /* macros for bb_reg_block.bb_chn1_reg_map.BB_paprd_pre_post_scale_2_b1 */
64515 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_PAPRD_PRE_POST_SCALE_2_B1__NUM 1
64516
64517 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_3_b1 */
64518 #ifndef __PAPRD_PRE_POST_SCALE_3_B1_MACRO__
64519 #define __PAPRD_PRE_POST_SCALE_3_B1_MACRO__
64520
64521 /* macros for field paprd_pre_post_scaling_3_1 */
64522 #define PAPRD_PRE_POST_SCALE_3_B1__PAPRD_PRE_POST_SCALING_3_1__SHIFT          0
64523 #define PAPRD_PRE_POST_SCALE_3_B1__PAPRD_PRE_POST_SCALING_3_1__WIDTH         18
64524 #define PAPRD_PRE_POST_SCALE_3_B1__PAPRD_PRE_POST_SCALING_3_1__MASK 0x0003ffffU
64525 #define PAPRD_PRE_POST_SCALE_3_B1__PAPRD_PRE_POST_SCALING_3_1__READ(src) \
64526                     (u_int32_t)(src)\
64527                     & 0x0003ffffU
64528 #define PAPRD_PRE_POST_SCALE_3_B1__PAPRD_PRE_POST_SCALING_3_1__WRITE(src) \
64529                     ((u_int32_t)(src)\
64530                     & 0x0003ffffU)
64531 #define PAPRD_PRE_POST_SCALE_3_B1__PAPRD_PRE_POST_SCALING_3_1__MODIFY(dst, src) \
64532                     (dst) = ((dst) &\
64533                     ~0x0003ffffU) | ((u_int32_t)(src) &\
64534                     0x0003ffffU)
64535 #define PAPRD_PRE_POST_SCALE_3_B1__PAPRD_PRE_POST_SCALING_3_1__VERIFY(src) \
64536                     (!(((u_int32_t)(src)\
64537                     & ~0x0003ffffU)))
64538 #define PAPRD_PRE_POST_SCALE_3_B1__TYPE                               u_int32_t
64539 #define PAPRD_PRE_POST_SCALE_3_B1__READ                             0x0003ffffU
64540 #define PAPRD_PRE_POST_SCALE_3_B1__WRITE                            0x0003ffffU
64541
64542 #endif /* __PAPRD_PRE_POST_SCALE_3_B1_MACRO__ */
64543
64544
64545 /* macros for bb_reg_block.bb_chn1_reg_map.BB_paprd_pre_post_scale_3_b1 */
64546 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_PAPRD_PRE_POST_SCALE_3_B1__NUM 1
64547
64548 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_4_b1 */
64549 #ifndef __PAPRD_PRE_POST_SCALE_4_B1_MACRO__
64550 #define __PAPRD_PRE_POST_SCALE_4_B1_MACRO__
64551
64552 /* macros for field paprd_pre_post_scaling_4_1 */
64553 #define PAPRD_PRE_POST_SCALE_4_B1__PAPRD_PRE_POST_SCALING_4_1__SHIFT          0
64554 #define PAPRD_PRE_POST_SCALE_4_B1__PAPRD_PRE_POST_SCALING_4_1__WIDTH         18
64555 #define PAPRD_PRE_POST_SCALE_4_B1__PAPRD_PRE_POST_SCALING_4_1__MASK 0x0003ffffU
64556 #define PAPRD_PRE_POST_SCALE_4_B1__PAPRD_PRE_POST_SCALING_4_1__READ(src) \
64557                     (u_int32_t)(src)\
64558                     & 0x0003ffffU
64559 #define PAPRD_PRE_POST_SCALE_4_B1__PAPRD_PRE_POST_SCALING_4_1__WRITE(src) \
64560                     ((u_int32_t)(src)\
64561                     & 0x0003ffffU)
64562 #define PAPRD_PRE_POST_SCALE_4_B1__PAPRD_PRE_POST_SCALING_4_1__MODIFY(dst, src) \
64563                     (dst) = ((dst) &\
64564                     ~0x0003ffffU) | ((u_int32_t)(src) &\
64565                     0x0003ffffU)
64566 #define PAPRD_PRE_POST_SCALE_4_B1__PAPRD_PRE_POST_SCALING_4_1__VERIFY(src) \
64567                     (!(((u_int32_t)(src)\
64568                     & ~0x0003ffffU)))
64569 #define PAPRD_PRE_POST_SCALE_4_B1__TYPE                               u_int32_t
64570 #define PAPRD_PRE_POST_SCALE_4_B1__READ                             0x0003ffffU
64571 #define PAPRD_PRE_POST_SCALE_4_B1__WRITE                            0x0003ffffU
64572
64573 #endif /* __PAPRD_PRE_POST_SCALE_4_B1_MACRO__ */
64574
64575
64576 /* macros for bb_reg_block.bb_chn1_reg_map.BB_paprd_pre_post_scale_4_b1 */
64577 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_PAPRD_PRE_POST_SCALE_4_B1__NUM 1
64578
64579 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_5_b1 */
64580 #ifndef __PAPRD_PRE_POST_SCALE_5_B1_MACRO__
64581 #define __PAPRD_PRE_POST_SCALE_5_B1_MACRO__
64582
64583 /* macros for field paprd_pre_post_scaling_5_1 */
64584 #define PAPRD_PRE_POST_SCALE_5_B1__PAPRD_PRE_POST_SCALING_5_1__SHIFT          0
64585 #define PAPRD_PRE_POST_SCALE_5_B1__PAPRD_PRE_POST_SCALING_5_1__WIDTH         18
64586 #define PAPRD_PRE_POST_SCALE_5_B1__PAPRD_PRE_POST_SCALING_5_1__MASK 0x0003ffffU
64587 #define PAPRD_PRE_POST_SCALE_5_B1__PAPRD_PRE_POST_SCALING_5_1__READ(src) \
64588                     (u_int32_t)(src)\
64589                     & 0x0003ffffU
64590 #define PAPRD_PRE_POST_SCALE_5_B1__PAPRD_PRE_POST_SCALING_5_1__WRITE(src) \
64591                     ((u_int32_t)(src)\
64592                     & 0x0003ffffU)
64593 #define PAPRD_PRE_POST_SCALE_5_B1__PAPRD_PRE_POST_SCALING_5_1__MODIFY(dst, src) \
64594                     (dst) = ((dst) &\
64595                     ~0x0003ffffU) | ((u_int32_t)(src) &\
64596                     0x0003ffffU)
64597 #define PAPRD_PRE_POST_SCALE_5_B1__PAPRD_PRE_POST_SCALING_5_1__VERIFY(src) \
64598                     (!(((u_int32_t)(src)\
64599                     & ~0x0003ffffU)))
64600 #define PAPRD_PRE_POST_SCALE_5_B1__TYPE                               u_int32_t
64601 #define PAPRD_PRE_POST_SCALE_5_B1__READ                             0x0003ffffU
64602 #define PAPRD_PRE_POST_SCALE_5_B1__WRITE                            0x0003ffffU
64603
64604 #endif /* __PAPRD_PRE_POST_SCALE_5_B1_MACRO__ */
64605
64606
64607 /* macros for bb_reg_block.bb_chn1_reg_map.BB_paprd_pre_post_scale_5_b1 */
64608 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_PAPRD_PRE_POST_SCALE_5_B1__NUM 1
64609
64610 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_6_b1 */
64611 #ifndef __PAPRD_PRE_POST_SCALE_6_B1_MACRO__
64612 #define __PAPRD_PRE_POST_SCALE_6_B1_MACRO__
64613
64614 /* macros for field paprd_pre_post_scaling_6_1 */
64615 #define PAPRD_PRE_POST_SCALE_6_B1__PAPRD_PRE_POST_SCALING_6_1__SHIFT          0
64616 #define PAPRD_PRE_POST_SCALE_6_B1__PAPRD_PRE_POST_SCALING_6_1__WIDTH         18
64617 #define PAPRD_PRE_POST_SCALE_6_B1__PAPRD_PRE_POST_SCALING_6_1__MASK 0x0003ffffU
64618 #define PAPRD_PRE_POST_SCALE_6_B1__PAPRD_PRE_POST_SCALING_6_1__READ(src) \
64619                     (u_int32_t)(src)\
64620                     & 0x0003ffffU
64621 #define PAPRD_PRE_POST_SCALE_6_B1__PAPRD_PRE_POST_SCALING_6_1__WRITE(src) \
64622                     ((u_int32_t)(src)\
64623                     & 0x0003ffffU)
64624 #define PAPRD_PRE_POST_SCALE_6_B1__PAPRD_PRE_POST_SCALING_6_1__MODIFY(dst, src) \
64625                     (dst) = ((dst) &\
64626                     ~0x0003ffffU) | ((u_int32_t)(src) &\
64627                     0x0003ffffU)
64628 #define PAPRD_PRE_POST_SCALE_6_B1__PAPRD_PRE_POST_SCALING_6_1__VERIFY(src) \
64629                     (!(((u_int32_t)(src)\
64630                     & ~0x0003ffffU)))
64631 #define PAPRD_PRE_POST_SCALE_6_B1__TYPE                               u_int32_t
64632 #define PAPRD_PRE_POST_SCALE_6_B1__READ                             0x0003ffffU
64633 #define PAPRD_PRE_POST_SCALE_6_B1__WRITE                            0x0003ffffU
64634
64635 #endif /* __PAPRD_PRE_POST_SCALE_6_B1_MACRO__ */
64636
64637
64638 /* macros for bb_reg_block.bb_chn1_reg_map.BB_paprd_pre_post_scale_6_b1 */
64639 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_PAPRD_PRE_POST_SCALE_6_B1__NUM 1
64640
64641 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_7_b1 */
64642 #ifndef __PAPRD_PRE_POST_SCALE_7_B1_MACRO__
64643 #define __PAPRD_PRE_POST_SCALE_7_B1_MACRO__
64644
64645 /* macros for field paprd_pre_post_scaling_7_1 */
64646 #define PAPRD_PRE_POST_SCALE_7_B1__PAPRD_PRE_POST_SCALING_7_1__SHIFT          0
64647 #define PAPRD_PRE_POST_SCALE_7_B1__PAPRD_PRE_POST_SCALING_7_1__WIDTH         18
64648 #define PAPRD_PRE_POST_SCALE_7_B1__PAPRD_PRE_POST_SCALING_7_1__MASK 0x0003ffffU
64649 #define PAPRD_PRE_POST_SCALE_7_B1__PAPRD_PRE_POST_SCALING_7_1__READ(src) \
64650                     (u_int32_t)(src)\
64651                     & 0x0003ffffU
64652 #define PAPRD_PRE_POST_SCALE_7_B1__PAPRD_PRE_POST_SCALING_7_1__WRITE(src) \
64653                     ((u_int32_t)(src)\
64654                     & 0x0003ffffU)
64655 #define PAPRD_PRE_POST_SCALE_7_B1__PAPRD_PRE_POST_SCALING_7_1__MODIFY(dst, src) \
64656                     (dst) = ((dst) &\
64657                     ~0x0003ffffU) | ((u_int32_t)(src) &\
64658                     0x0003ffffU)
64659 #define PAPRD_PRE_POST_SCALE_7_B1__PAPRD_PRE_POST_SCALING_7_1__VERIFY(src) \
64660                     (!(((u_int32_t)(src)\
64661                     & ~0x0003ffffU)))
64662 #define PAPRD_PRE_POST_SCALE_7_B1__TYPE                               u_int32_t
64663 #define PAPRD_PRE_POST_SCALE_7_B1__READ                             0x0003ffffU
64664 #define PAPRD_PRE_POST_SCALE_7_B1__WRITE                            0x0003ffffU
64665
64666 #endif /* __PAPRD_PRE_POST_SCALE_7_B1_MACRO__ */
64667
64668
64669 /* macros for bb_reg_block.bb_chn1_reg_map.BB_paprd_pre_post_scale_7_b1 */
64670 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_PAPRD_PRE_POST_SCALE_7_B1__NUM 1
64671
64672 /* macros for BlueprintGlobalNameSpace::paprd_mem_tab */
64673 #ifndef __PAPRD_MEM_TAB_MACRO__
64674 #define __PAPRD_MEM_TAB_MACRO__
64675
64676 /* macros for field paprd_mem */
64677 #define PAPRD_MEM_TAB__PAPRD_MEM__SHIFT                                       0
64678 #define PAPRD_MEM_TAB__PAPRD_MEM__WIDTH                                      22
64679 #define PAPRD_MEM_TAB__PAPRD_MEM__MASK                              0x003fffffU
64680 #define PAPRD_MEM_TAB__PAPRD_MEM__READ(src)      (u_int32_t)(src) & 0x003fffffU
64681 #define PAPRD_MEM_TAB__PAPRD_MEM__WRITE(src)   ((u_int32_t)(src) & 0x003fffffU)
64682 #define PAPRD_MEM_TAB__PAPRD_MEM__MODIFY(dst, src) \
64683                     (dst) = ((dst) &\
64684                     ~0x003fffffU) | ((u_int32_t)(src) &\
64685                     0x003fffffU)
64686 #define PAPRD_MEM_TAB__PAPRD_MEM__VERIFY(src) \
64687                     (!(((u_int32_t)(src)\
64688                     & ~0x003fffffU)))
64689 #define PAPRD_MEM_TAB__TYPE                                           u_int32_t
64690 #define PAPRD_MEM_TAB__READ                                         0x003fffffU
64691 #define PAPRD_MEM_TAB__WRITE                                        0x003fffffU
64692
64693 #endif /* __PAPRD_MEM_TAB_MACRO__ */
64694
64695
64696 /* macros for bb_reg_block.bb_chn1_reg_map.BB_paprd_mem_tab_b1 */
64697 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_PAPRD_MEM_TAB_B1__NUM        120
64698
64699 /* macros for BlueprintGlobalNameSpace::chan_info_chan_tab */
64700 #ifndef __CHAN_INFO_CHAN_TAB_MACRO__
64701 #define __CHAN_INFO_CHAN_TAB_MACRO__
64702
64703 /* macros for field chaninfo_word */
64704 #define CHAN_INFO_CHAN_TAB__CHANINFO_WORD__SHIFT                              0
64705 #define CHAN_INFO_CHAN_TAB__CHANINFO_WORD__WIDTH                             32
64706 #define CHAN_INFO_CHAN_TAB__CHANINFO_WORD__MASK                     0xffffffffU
64707 #define CHAN_INFO_CHAN_TAB__CHANINFO_WORD__READ(src) \
64708                     (u_int32_t)(src)\
64709                     & 0xffffffffU
64710 #define CHAN_INFO_CHAN_TAB__TYPE                                      u_int32_t
64711 #define CHAN_INFO_CHAN_TAB__READ                                    0xffffffffU
64712
64713 #endif /* __CHAN_INFO_CHAN_TAB_MACRO__ */
64714
64715
64716 /* macros for bb_reg_block.bb_chn1_reg_map.BB_chan_info_chan_tab_b1 */
64717 #define INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__BB_CHAN_INFO_CHAN_TAB_B1__NUM    60
64718
64719 /* macros for BlueprintGlobalNameSpace::dummy */
64720 #ifndef __DUMMY_MACRO__
64721 #define __DUMMY_MACRO__
64722
64723 /* macros for field dummy */
64724 #define DUMMY__DUMMY__SHIFT                                                   0
64725 #define DUMMY__DUMMY__WIDTH                                                   1
64726 #define DUMMY__DUMMY__MASK                                          0x00000001U
64727 #define DUMMY__DUMMY__READ(src)                  (u_int32_t)(src) & 0x00000001U
64728 #define DUMMY__DUMMY__SET(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(1)
64729 #define DUMMY__DUMMY__CLR(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(0)
64730 #define DUMMY__TYPE                                                   u_int32_t
64731 #define DUMMY__READ                                                 0x00000001U
64732
64733 #endif /* __DUMMY_MACRO__ */
64734
64735
64736 /* macros for bb_reg_block.bb_agc1_reg_map.BB_dummy_DONOTACCESS3 */
64737 #define INST_BB_REG_BLOCK__BB_AGC1_REG_MAP__BB_DUMMY_DONOTACCESS3__NUM        1
64738
64739 /* macros for BlueprintGlobalNameSpace::gain_force_max_gains_b1 */
64740 #ifndef __GAIN_FORCE_MAX_GAINS_B1_MACRO__
64741 #define __GAIN_FORCE_MAX_GAINS_B1_MACRO__
64742
64743 /* macros for field rf_gain_f_1 */
64744 #define GAIN_FORCE_MAX_GAINS_B1__RF_GAIN_F_1__SHIFT                           0
64745 #define GAIN_FORCE_MAX_GAINS_B1__RF_GAIN_F_1__WIDTH                           8
64746 #define GAIN_FORCE_MAX_GAINS_B1__RF_GAIN_F_1__MASK                  0x000000ffU
64747 #define GAIN_FORCE_MAX_GAINS_B1__RF_GAIN_F_1__READ(src) \
64748                     (u_int32_t)(src)\
64749                     & 0x000000ffU
64750 #define GAIN_FORCE_MAX_GAINS_B1__RF_GAIN_F_1__WRITE(src) \
64751                     ((u_int32_t)(src)\
64752                     & 0x000000ffU)
64753 #define GAIN_FORCE_MAX_GAINS_B1__RF_GAIN_F_1__MODIFY(dst, src) \
64754                     (dst) = ((dst) &\
64755                     ~0x000000ffU) | ((u_int32_t)(src) &\
64756                     0x000000ffU)
64757 #define GAIN_FORCE_MAX_GAINS_B1__RF_GAIN_F_1__VERIFY(src) \
64758                     (!(((u_int32_t)(src)\
64759                     & ~0x000000ffU)))
64760
64761 /* macros for field mb_gain_f_1 */
64762 #define GAIN_FORCE_MAX_GAINS_B1__MB_GAIN_F_1__SHIFT                           8
64763 #define GAIN_FORCE_MAX_GAINS_B1__MB_GAIN_F_1__WIDTH                           8
64764 #define GAIN_FORCE_MAX_GAINS_B1__MB_GAIN_F_1__MASK                  0x0000ff00U
64765 #define GAIN_FORCE_MAX_GAINS_B1__MB_GAIN_F_1__READ(src) \
64766                     (((u_int32_t)(src)\
64767                     & 0x0000ff00U) >> 8)
64768 #define GAIN_FORCE_MAX_GAINS_B1__MB_GAIN_F_1__WRITE(src) \
64769                     (((u_int32_t)(src)\
64770                     << 8) & 0x0000ff00U)
64771 #define GAIN_FORCE_MAX_GAINS_B1__MB_GAIN_F_1__MODIFY(dst, src) \
64772                     (dst) = ((dst) &\
64773                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
64774                     8) & 0x0000ff00U)
64775 #define GAIN_FORCE_MAX_GAINS_B1__MB_GAIN_F_1__VERIFY(src) \
64776                     (!((((u_int32_t)(src)\
64777                     << 8) & ~0x0000ff00U)))
64778
64779 /* macros for field xatten1_sw_f_1 */
64780 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN1_SW_F_1__SHIFT                       16
64781 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN1_SW_F_1__WIDTH                        1
64782 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN1_SW_F_1__MASK               0x00010000U
64783 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN1_SW_F_1__READ(src) \
64784                     (((u_int32_t)(src)\
64785                     & 0x00010000U) >> 16)
64786 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN1_SW_F_1__WRITE(src) \
64787                     (((u_int32_t)(src)\
64788                     << 16) & 0x00010000U)
64789 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN1_SW_F_1__MODIFY(dst, src) \
64790                     (dst) = ((dst) &\
64791                     ~0x00010000U) | (((u_int32_t)(src) <<\
64792                     16) & 0x00010000U)
64793 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN1_SW_F_1__VERIFY(src) \
64794                     (!((((u_int32_t)(src)\
64795                     << 16) & ~0x00010000U)))
64796 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN1_SW_F_1__SET(dst) \
64797                     (dst) = ((dst) &\
64798                     ~0x00010000U) | ((u_int32_t)(1) << 16)
64799 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN1_SW_F_1__CLR(dst) \
64800                     (dst) = ((dst) &\
64801                     ~0x00010000U) | ((u_int32_t)(0) << 16)
64802
64803 /* macros for field xatten2_sw_f_1 */
64804 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN2_SW_F_1__SHIFT                       17
64805 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN2_SW_F_1__WIDTH                        1
64806 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN2_SW_F_1__MASK               0x00020000U
64807 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN2_SW_F_1__READ(src) \
64808                     (((u_int32_t)(src)\
64809                     & 0x00020000U) >> 17)
64810 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN2_SW_F_1__WRITE(src) \
64811                     (((u_int32_t)(src)\
64812                     << 17) & 0x00020000U)
64813 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN2_SW_F_1__MODIFY(dst, src) \
64814                     (dst) = ((dst) &\
64815                     ~0x00020000U) | (((u_int32_t)(src) <<\
64816                     17) & 0x00020000U)
64817 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN2_SW_F_1__VERIFY(src) \
64818                     (!((((u_int32_t)(src)\
64819                     << 17) & ~0x00020000U)))
64820 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN2_SW_F_1__SET(dst) \
64821                     (dst) = ((dst) &\
64822                     ~0x00020000U) | ((u_int32_t)(1) << 17)
64823 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN2_SW_F_1__CLR(dst) \
64824                     (dst) = ((dst) &\
64825                     ~0x00020000U) | ((u_int32_t)(0) << 17)
64826
64827 /* macros for field xatten1_hyst_margin_1 */
64828 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN1_HYST_MARGIN_1__SHIFT                18
64829 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN1_HYST_MARGIN_1__WIDTH                 7
64830 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN1_HYST_MARGIN_1__MASK        0x01fc0000U
64831 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN1_HYST_MARGIN_1__READ(src) \
64832                     (((u_int32_t)(src)\
64833                     & 0x01fc0000U) >> 18)
64834 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN1_HYST_MARGIN_1__WRITE(src) \
64835                     (((u_int32_t)(src)\
64836                     << 18) & 0x01fc0000U)
64837 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN1_HYST_MARGIN_1__MODIFY(dst, src) \
64838                     (dst) = ((dst) &\
64839                     ~0x01fc0000U) | (((u_int32_t)(src) <<\
64840                     18) & 0x01fc0000U)
64841 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN1_HYST_MARGIN_1__VERIFY(src) \
64842                     (!((((u_int32_t)(src)\
64843                     << 18) & ~0x01fc0000U)))
64844
64845 /* macros for field xatten2_hyst_margin_1 */
64846 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN2_HYST_MARGIN_1__SHIFT                25
64847 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN2_HYST_MARGIN_1__WIDTH                 7
64848 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN2_HYST_MARGIN_1__MASK        0xfe000000U
64849 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN2_HYST_MARGIN_1__READ(src) \
64850                     (((u_int32_t)(src)\
64851                     & 0xfe000000U) >> 25)
64852 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN2_HYST_MARGIN_1__WRITE(src) \
64853                     (((u_int32_t)(src)\
64854                     << 25) & 0xfe000000U)
64855 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN2_HYST_MARGIN_1__MODIFY(dst, src) \
64856                     (dst) = ((dst) &\
64857                     ~0xfe000000U) | (((u_int32_t)(src) <<\
64858                     25) & 0xfe000000U)
64859 #define GAIN_FORCE_MAX_GAINS_B1__XATTEN2_HYST_MARGIN_1__VERIFY(src) \
64860                     (!((((u_int32_t)(src)\
64861                     << 25) & ~0xfe000000U)))
64862 #define GAIN_FORCE_MAX_GAINS_B1__TYPE                                 u_int32_t
64863 #define GAIN_FORCE_MAX_GAINS_B1__READ                               0xffffffffU
64864 #define GAIN_FORCE_MAX_GAINS_B1__WRITE                              0xffffffffU
64865
64866 #endif /* __GAIN_FORCE_MAX_GAINS_B1_MACRO__ */
64867
64868
64869 /* macros for bb_reg_block.bb_agc1_reg_map.BB_gain_force_max_gains_b1 */
64870 #define INST_BB_REG_BLOCK__BB_AGC1_REG_MAP__BB_GAIN_FORCE_MAX_GAINS_B1__NUM   1
64871
64872 /* macros for BlueprintGlobalNameSpace::ext_atten_switch_ctl_b1 */
64873 #ifndef __EXT_ATTEN_SWITCH_CTL_B1_MACRO__
64874 #define __EXT_ATTEN_SWITCH_CTL_B1_MACRO__
64875
64876 /* macros for field xatten1_db_1 */
64877 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN1_DB_1__SHIFT                          0
64878 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN1_DB_1__WIDTH                          6
64879 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN1_DB_1__MASK                 0x0000003fU
64880 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN1_DB_1__READ(src) \
64881                     (u_int32_t)(src)\
64882                     & 0x0000003fU
64883 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN1_DB_1__WRITE(src) \
64884                     ((u_int32_t)(src)\
64885                     & 0x0000003fU)
64886 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN1_DB_1__MODIFY(dst, src) \
64887                     (dst) = ((dst) &\
64888                     ~0x0000003fU) | ((u_int32_t)(src) &\
64889                     0x0000003fU)
64890 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN1_DB_1__VERIFY(src) \
64891                     (!(((u_int32_t)(src)\
64892                     & ~0x0000003fU)))
64893
64894 /* macros for field xatten2_db_1 */
64895 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN2_DB_1__SHIFT                          6
64896 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN2_DB_1__WIDTH                          6
64897 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN2_DB_1__MASK                 0x00000fc0U
64898 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN2_DB_1__READ(src) \
64899                     (((u_int32_t)(src)\
64900                     & 0x00000fc0U) >> 6)
64901 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN2_DB_1__WRITE(src) \
64902                     (((u_int32_t)(src)\
64903                     << 6) & 0x00000fc0U)
64904 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN2_DB_1__MODIFY(dst, src) \
64905                     (dst) = ((dst) &\
64906                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
64907                     6) & 0x00000fc0U)
64908 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN2_DB_1__VERIFY(src) \
64909                     (!((((u_int32_t)(src)\
64910                     << 6) & ~0x00000fc0U)))
64911
64912 /* macros for field xatten1_margin_1 */
64913 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN1_MARGIN_1__SHIFT                     12
64914 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN1_MARGIN_1__WIDTH                      5
64915 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN1_MARGIN_1__MASK             0x0001f000U
64916 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN1_MARGIN_1__READ(src) \
64917                     (((u_int32_t)(src)\
64918                     & 0x0001f000U) >> 12)
64919 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN1_MARGIN_1__WRITE(src) \
64920                     (((u_int32_t)(src)\
64921                     << 12) & 0x0001f000U)
64922 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN1_MARGIN_1__MODIFY(dst, src) \
64923                     (dst) = ((dst) &\
64924                     ~0x0001f000U) | (((u_int32_t)(src) <<\
64925                     12) & 0x0001f000U)
64926 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN1_MARGIN_1__VERIFY(src) \
64927                     (!((((u_int32_t)(src)\
64928                     << 12) & ~0x0001f000U)))
64929
64930 /* macros for field xatten2_margin_1 */
64931 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN2_MARGIN_1__SHIFT                     17
64932 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN2_MARGIN_1__WIDTH                      5
64933 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN2_MARGIN_1__MASK             0x003e0000U
64934 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN2_MARGIN_1__READ(src) \
64935                     (((u_int32_t)(src)\
64936                     & 0x003e0000U) >> 17)
64937 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN2_MARGIN_1__WRITE(src) \
64938                     (((u_int32_t)(src)\
64939                     << 17) & 0x003e0000U)
64940 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN2_MARGIN_1__MODIFY(dst, src) \
64941                     (dst) = ((dst) &\
64942                     ~0x003e0000U) | (((u_int32_t)(src) <<\
64943                     17) & 0x003e0000U)
64944 #define EXT_ATTEN_SWITCH_CTL_B1__XATTEN2_MARGIN_1__VERIFY(src) \
64945                     (!((((u_int32_t)(src)\
64946                     << 17) & ~0x003e0000U)))
64947
64948 /* macros for field xlna_gain_db_1 */
64949 #define EXT_ATTEN_SWITCH_CTL_B1__XLNA_GAIN_DB_1__SHIFT                       22
64950 #define EXT_ATTEN_SWITCH_CTL_B1__XLNA_GAIN_DB_1__WIDTH                        5
64951 #define EXT_ATTEN_SWITCH_CTL_B1__XLNA_GAIN_DB_1__MASK               0x07c00000U
64952 #define EXT_ATTEN_SWITCH_CTL_B1__XLNA_GAIN_DB_1__READ(src) \
64953                     (((u_int32_t)(src)\
64954                     & 0x07c00000U) >> 22)
64955 #define EXT_ATTEN_SWITCH_CTL_B1__XLNA_GAIN_DB_1__WRITE(src) \
64956                     (((u_int32_t)(src)\
64957                     << 22) & 0x07c00000U)
64958 #define EXT_ATTEN_SWITCH_CTL_B1__XLNA_GAIN_DB_1__MODIFY(dst, src) \
64959                     (dst) = ((dst) &\
64960                     ~0x07c00000U) | (((u_int32_t)(src) <<\
64961                     22) & 0x07c00000U)
64962 #define EXT_ATTEN_SWITCH_CTL_B1__XLNA_GAIN_DB_1__VERIFY(src) \
64963                     (!((((u_int32_t)(src)\
64964                     << 22) & ~0x07c00000U)))
64965 #define EXT_ATTEN_SWITCH_CTL_B1__TYPE                                 u_int32_t
64966 #define EXT_ATTEN_SWITCH_CTL_B1__READ                               0x07ffffffU
64967 #define EXT_ATTEN_SWITCH_CTL_B1__WRITE                              0x07ffffffU
64968
64969 #endif /* __EXT_ATTEN_SWITCH_CTL_B1_MACRO__ */
64970
64971
64972 /* macros for bb_reg_block.bb_agc1_reg_map.BB_ext_atten_switch_ctl_b1 */
64973 #define INST_BB_REG_BLOCK__BB_AGC1_REG_MAP__BB_EXT_ATTEN_SWITCH_CTL_B1__NUM   1
64974
64975 /* macros for BlueprintGlobalNameSpace::cca_b1 */
64976 #ifndef __CCA_B1_MACRO__
64977 #define __CCA_B1_MACRO__
64978
64979 /* macros for field cf_maxCCApwr_1 */
64980 #define CCA_B1__CF_MAXCCAPWR_1__SHIFT                                         0
64981 #define CCA_B1__CF_MAXCCAPWR_1__WIDTH                                         9
64982 #define CCA_B1__CF_MAXCCAPWR_1__MASK                                0x000001ffU
64983 #define CCA_B1__CF_MAXCCAPWR_1__READ(src)        (u_int32_t)(src) & 0x000001ffU
64984 #define CCA_B1__CF_MAXCCAPWR_1__WRITE(src)     ((u_int32_t)(src) & 0x000001ffU)
64985 #define CCA_B1__CF_MAXCCAPWR_1__MODIFY(dst, src) \
64986                     (dst) = ((dst) &\
64987                     ~0x000001ffU) | ((u_int32_t)(src) &\
64988                     0x000001ffU)
64989 #define CCA_B1__CF_MAXCCAPWR_1__VERIFY(src) \
64990                     (!(((u_int32_t)(src)\
64991                     & ~0x000001ffU)))
64992
64993 /* macros for field minCCApwr_1 */
64994 #define CCA_B1__MINCCAPWR_1__SHIFT                                           20
64995 #define CCA_B1__MINCCAPWR_1__WIDTH                                            9
64996 #define CCA_B1__MINCCAPWR_1__MASK                                   0x1ff00000U
64997 #define CCA_B1__MINCCAPWR_1__READ(src) (((u_int32_t)(src) & 0x1ff00000U) >> 20)
64998 #define CCA_B1__TYPE                                                  u_int32_t
64999 #define CCA_B1__READ                                                0x1ff001ffU
65000 #define CCA_B1__WRITE                                               0x1ff001ffU
65001
65002 #endif /* __CCA_B1_MACRO__ */
65003
65004
65005 /* macros for bb_reg_block.bb_agc1_reg_map.BB_cca_b1 */
65006 #define INST_BB_REG_BLOCK__BB_AGC1_REG_MAP__BB_CCA_B1__NUM                    1
65007
65008 /* macros for BlueprintGlobalNameSpace::cca_ctrl_2_b1 */
65009 #ifndef __CCA_CTRL_2_B1_MACRO__
65010 #define __CCA_CTRL_2_B1_MACRO__
65011
65012 /* macros for field minCCApwr_thr_1 */
65013 #define CCA_CTRL_2_B1__MINCCAPWR_THR_1__SHIFT                                 0
65014 #define CCA_CTRL_2_B1__MINCCAPWR_THR_1__WIDTH                                 9
65015 #define CCA_CTRL_2_B1__MINCCAPWR_THR_1__MASK                        0x000001ffU
65016 #define CCA_CTRL_2_B1__MINCCAPWR_THR_1__READ(src) \
65017                     (u_int32_t)(src)\
65018                     & 0x000001ffU
65019 #define CCA_CTRL_2_B1__MINCCAPWR_THR_1__WRITE(src) \
65020                     ((u_int32_t)(src)\
65021                     & 0x000001ffU)
65022 #define CCA_CTRL_2_B1__MINCCAPWR_THR_1__MODIFY(dst, src) \
65023                     (dst) = ((dst) &\
65024                     ~0x000001ffU) | ((u_int32_t)(src) &\
65025                     0x000001ffU)
65026 #define CCA_CTRL_2_B1__MINCCAPWR_THR_1__VERIFY(src) \
65027                     (!(((u_int32_t)(src)\
65028                     & ~0x000001ffU)))
65029
65030 /* macros for field NF_gain_comp_1 */
65031 #define CCA_CTRL_2_B1__NF_GAIN_COMP_1__SHIFT                                 10
65032 #define CCA_CTRL_2_B1__NF_GAIN_COMP_1__WIDTH                                  8
65033 #define CCA_CTRL_2_B1__NF_GAIN_COMP_1__MASK                         0x0003fc00U
65034 #define CCA_CTRL_2_B1__NF_GAIN_COMP_1__READ(src) \
65035                     (((u_int32_t)(src)\
65036                     & 0x0003fc00U) >> 10)
65037 #define CCA_CTRL_2_B1__NF_GAIN_COMP_1__WRITE(src) \
65038                     (((u_int32_t)(src)\
65039                     << 10) & 0x0003fc00U)
65040 #define CCA_CTRL_2_B1__NF_GAIN_COMP_1__MODIFY(dst, src) \
65041                     (dst) = ((dst) &\
65042                     ~0x0003fc00U) | (((u_int32_t)(src) <<\
65043                     10) & 0x0003fc00U)
65044 #define CCA_CTRL_2_B1__NF_GAIN_COMP_1__VERIFY(src) \
65045                     (!((((u_int32_t)(src)\
65046                     << 10) & ~0x0003fc00U)))
65047 #define CCA_CTRL_2_B1__TYPE                                           u_int32_t
65048 #define CCA_CTRL_2_B1__READ                                         0x0003fdffU
65049 #define CCA_CTRL_2_B1__WRITE                                        0x0003fdffU
65050
65051 #endif /* __CCA_CTRL_2_B1_MACRO__ */
65052
65053
65054 /* macros for bb_reg_block.bb_agc1_reg_map.BB_cca_ctrl_2_b1 */
65055 #define INST_BB_REG_BLOCK__BB_AGC1_REG_MAP__BB_CCA_CTRL_2_B1__NUM             1
65056
65057 /* macros for BlueprintGlobalNameSpace::rssi_b1 */
65058 #ifndef __RSSI_B1_MACRO__
65059 #define __RSSI_B1_MACRO__
65060
65061 /* macros for field rssi_1 */
65062 #define RSSI_B1__RSSI_1__SHIFT                                                0
65063 #define RSSI_B1__RSSI_1__WIDTH                                                8
65064 #define RSSI_B1__RSSI_1__MASK                                       0x000000ffU
65065 #define RSSI_B1__RSSI_1__READ(src)               (u_int32_t)(src) & 0x000000ffU
65066
65067 /* macros for field rssi_ext_1 */
65068 #define RSSI_B1__RSSI_EXT_1__SHIFT                                            8
65069 #define RSSI_B1__RSSI_EXT_1__WIDTH                                            8
65070 #define RSSI_B1__RSSI_EXT_1__MASK                                   0x0000ff00U
65071 #define RSSI_B1__RSSI_EXT_1__READ(src)  (((u_int32_t)(src) & 0x0000ff00U) >> 8)
65072 #define RSSI_B1__TYPE                                                 u_int32_t
65073 #define RSSI_B1__READ                                               0x0000ffffU
65074
65075 #endif /* __RSSI_B1_MACRO__ */
65076
65077
65078 /* macros for bb_reg_block.bb_agc1_reg_map.BB_rssi_b1 */
65079 #define INST_BB_REG_BLOCK__BB_AGC1_REG_MAP__BB_RSSI_B1__NUM                   1
65080
65081 /* macros for BlueprintGlobalNameSpace::spur_est_cck_report_b1 */
65082 #ifndef __SPUR_EST_CCK_REPORT_B1_MACRO__
65083 #define __SPUR_EST_CCK_REPORT_B1_MACRO__
65084
65085 /* macros for field spur_est_sd_i_1_cck */
65086 #define SPUR_EST_CCK_REPORT_B1__SPUR_EST_SD_I_1_CCK__SHIFT                    0
65087 #define SPUR_EST_CCK_REPORT_B1__SPUR_EST_SD_I_1_CCK__WIDTH                    8
65088 #define SPUR_EST_CCK_REPORT_B1__SPUR_EST_SD_I_1_CCK__MASK           0x000000ffU
65089 #define SPUR_EST_CCK_REPORT_B1__SPUR_EST_SD_I_1_CCK__READ(src) \
65090                     (u_int32_t)(src)\
65091                     & 0x000000ffU
65092
65093 /* macros for field spur_est_sd_q_1_cck */
65094 #define SPUR_EST_CCK_REPORT_B1__SPUR_EST_SD_Q_1_CCK__SHIFT                    8
65095 #define SPUR_EST_CCK_REPORT_B1__SPUR_EST_SD_Q_1_CCK__WIDTH                    8
65096 #define SPUR_EST_CCK_REPORT_B1__SPUR_EST_SD_Q_1_CCK__MASK           0x0000ff00U
65097 #define SPUR_EST_CCK_REPORT_B1__SPUR_EST_SD_Q_1_CCK__READ(src) \
65098                     (((u_int32_t)(src)\
65099                     & 0x0000ff00U) >> 8)
65100
65101 /* macros for field spur_est_i_1_cck */
65102 #define SPUR_EST_CCK_REPORT_B1__SPUR_EST_I_1_CCK__SHIFT                      16
65103 #define SPUR_EST_CCK_REPORT_B1__SPUR_EST_I_1_CCK__WIDTH                       8
65104 #define SPUR_EST_CCK_REPORT_B1__SPUR_EST_I_1_CCK__MASK              0x00ff0000U
65105 #define SPUR_EST_CCK_REPORT_B1__SPUR_EST_I_1_CCK__READ(src) \
65106                     (((u_int32_t)(src)\
65107                     & 0x00ff0000U) >> 16)
65108
65109 /* macros for field spur_est_q_1_cck */
65110 #define SPUR_EST_CCK_REPORT_B1__SPUR_EST_Q_1_CCK__SHIFT                      24
65111 #define SPUR_EST_CCK_REPORT_B1__SPUR_EST_Q_1_CCK__WIDTH                       8
65112 #define SPUR_EST_CCK_REPORT_B1__SPUR_EST_Q_1_CCK__MASK              0xff000000U
65113 #define SPUR_EST_CCK_REPORT_B1__SPUR_EST_Q_1_CCK__READ(src) \
65114                     (((u_int32_t)(src)\
65115                     & 0xff000000U) >> 24)
65116 #define SPUR_EST_CCK_REPORT_B1__TYPE                                  u_int32_t
65117 #define SPUR_EST_CCK_REPORT_B1__READ                                0xffffffffU
65118
65119 #endif /* __SPUR_EST_CCK_REPORT_B1_MACRO__ */
65120
65121
65122 /* macros for bb_reg_block.bb_agc1_reg_map.BB_spur_est_cck_report_b1 */
65123 #define INST_BB_REG_BLOCK__BB_AGC1_REG_MAP__BB_SPUR_EST_CCK_REPORT_B1__NUM    1
65124
65125 /* macros for BlueprintGlobalNameSpace::agc_dig_dc_status_i_b1 */
65126 #ifndef __AGC_DIG_DC_STATUS_I_B1_MACRO__
65127 #define __AGC_DIG_DC_STATUS_I_B1_MACRO__
65128
65129 /* macros for field dig_dc_C1_res_i_1 */
65130 #define AGC_DIG_DC_STATUS_I_B1__DIG_DC_C1_RES_I_1__SHIFT                      0
65131 #define AGC_DIG_DC_STATUS_I_B1__DIG_DC_C1_RES_I_1__WIDTH                      9
65132 #define AGC_DIG_DC_STATUS_I_B1__DIG_DC_C1_RES_I_1__MASK             0x000001ffU
65133 #define AGC_DIG_DC_STATUS_I_B1__DIG_DC_C1_RES_I_1__READ(src) \
65134                     (u_int32_t)(src)\
65135                     & 0x000001ffU
65136
65137 /* macros for field dig_dc_C2_res_i_1 */
65138 #define AGC_DIG_DC_STATUS_I_B1__DIG_DC_C2_RES_I_1__SHIFT                      9
65139 #define AGC_DIG_DC_STATUS_I_B1__DIG_DC_C2_RES_I_1__WIDTH                      9
65140 #define AGC_DIG_DC_STATUS_I_B1__DIG_DC_C2_RES_I_1__MASK             0x0003fe00U
65141 #define AGC_DIG_DC_STATUS_I_B1__DIG_DC_C2_RES_I_1__READ(src) \
65142                     (((u_int32_t)(src)\
65143                     & 0x0003fe00U) >> 9)
65144
65145 /* macros for field dig_dc_C3_res_i_1 */
65146 #define AGC_DIG_DC_STATUS_I_B1__DIG_DC_C3_RES_I_1__SHIFT                     18
65147 #define AGC_DIG_DC_STATUS_I_B1__DIG_DC_C3_RES_I_1__WIDTH                      9
65148 #define AGC_DIG_DC_STATUS_I_B1__DIG_DC_C3_RES_I_1__MASK             0x07fc0000U
65149 #define AGC_DIG_DC_STATUS_I_B1__DIG_DC_C3_RES_I_1__READ(src) \
65150                     (((u_int32_t)(src)\
65151                     & 0x07fc0000U) >> 18)
65152 #define AGC_DIG_DC_STATUS_I_B1__TYPE                                  u_int32_t
65153 #define AGC_DIG_DC_STATUS_I_B1__READ                                0x07ffffffU
65154
65155 #endif /* __AGC_DIG_DC_STATUS_I_B1_MACRO__ */
65156
65157
65158 /* macros for bb_reg_block.bb_agc1_reg_map.BB_agc_dig_dc_status_i_b1 */
65159 #define INST_BB_REG_BLOCK__BB_AGC1_REG_MAP__BB_AGC_DIG_DC_STATUS_I_B1__NUM    1
65160
65161 /* macros for BlueprintGlobalNameSpace::agc_dig_dc_status_q_b1 */
65162 #ifndef __AGC_DIG_DC_STATUS_Q_B1_MACRO__
65163 #define __AGC_DIG_DC_STATUS_Q_B1_MACRO__
65164
65165 /* macros for field dig_dc_C1_res_q_1 */
65166 #define AGC_DIG_DC_STATUS_Q_B1__DIG_DC_C1_RES_Q_1__SHIFT                      0
65167 #define AGC_DIG_DC_STATUS_Q_B1__DIG_DC_C1_RES_Q_1__WIDTH                      9
65168 #define AGC_DIG_DC_STATUS_Q_B1__DIG_DC_C1_RES_Q_1__MASK             0x000001ffU
65169 #define AGC_DIG_DC_STATUS_Q_B1__DIG_DC_C1_RES_Q_1__READ(src) \
65170                     (u_int32_t)(src)\
65171                     & 0x000001ffU
65172
65173 /* macros for field dig_dc_C2_res_q_1 */
65174 #define AGC_DIG_DC_STATUS_Q_B1__DIG_DC_C2_RES_Q_1__SHIFT                      9
65175 #define AGC_DIG_DC_STATUS_Q_B1__DIG_DC_C2_RES_Q_1__WIDTH                      9
65176 #define AGC_DIG_DC_STATUS_Q_B1__DIG_DC_C2_RES_Q_1__MASK             0x0003fe00U
65177 #define AGC_DIG_DC_STATUS_Q_B1__DIG_DC_C2_RES_Q_1__READ(src) \
65178                     (((u_int32_t)(src)\
65179                     & 0x0003fe00U) >> 9)
65180
65181 /* macros for field dig_dc_C3_res_q_1 */
65182 #define AGC_DIG_DC_STATUS_Q_B1__DIG_DC_C3_RES_Q_1__SHIFT                     18
65183 #define AGC_DIG_DC_STATUS_Q_B1__DIG_DC_C3_RES_Q_1__WIDTH                      9
65184 #define AGC_DIG_DC_STATUS_Q_B1__DIG_DC_C3_RES_Q_1__MASK             0x07fc0000U
65185 #define AGC_DIG_DC_STATUS_Q_B1__DIG_DC_C3_RES_Q_1__READ(src) \
65186                     (((u_int32_t)(src)\
65187                     & 0x07fc0000U) >> 18)
65188 #define AGC_DIG_DC_STATUS_Q_B1__TYPE                                  u_int32_t
65189 #define AGC_DIG_DC_STATUS_Q_B1__READ                                0x07ffffffU
65190
65191 #endif /* __AGC_DIG_DC_STATUS_Q_B1_MACRO__ */
65192
65193
65194 /* macros for bb_reg_block.bb_agc1_reg_map.BB_agc_dig_dc_status_q_b1 */
65195 #define INST_BB_REG_BLOCK__BB_AGC1_REG_MAP__BB_AGC_DIG_DC_STATUS_Q_B1__NUM    1
65196
65197 /* macros for BlueprintGlobalNameSpace::rx_ocgain2 */
65198 #ifndef __RX_OCGAIN2_MACRO__
65199 #define __RX_OCGAIN2_MACRO__
65200
65201 /* macros for field gain_entry2 */
65202 #define RX_OCGAIN2__GAIN_ENTRY2__SHIFT                                        0
65203 #define RX_OCGAIN2__GAIN_ENTRY2__WIDTH                                       32
65204 #define RX_OCGAIN2__GAIN_ENTRY2__MASK                               0xffffffffU
65205 #define RX_OCGAIN2__GAIN_ENTRY2__WRITE(src)    ((u_int32_t)(src) & 0xffffffffU)
65206 #define RX_OCGAIN2__GAIN_ENTRY2__MODIFY(dst, src) \
65207                     (dst) = ((dst) &\
65208                     ~0xffffffffU) | ((u_int32_t)(src) &\
65209                     0xffffffffU)
65210 #define RX_OCGAIN2__GAIN_ENTRY2__VERIFY(src) \
65211                     (!(((u_int32_t)(src)\
65212                     & ~0xffffffffU)))
65213 #define RX_OCGAIN2__TYPE                                              u_int32_t
65214 #define RX_OCGAIN2__WRITE                                           0x00000000U
65215
65216 #endif /* __RX_OCGAIN2_MACRO__ */
65217
65218
65219 /* macros for bb_reg_block.bb_agc1_reg_map.BB_rx_ocgain2 */
65220 #define INST_BB_REG_BLOCK__BB_AGC1_REG_MAP__BB_RX_OCGAIN2__NUM              128
65221
65222 /* macros for BlueprintGlobalNameSpace::dummy */
65223 #ifndef __DUMMY_MACRO__
65224 #define __DUMMY_MACRO__
65225
65226 /* macros for field dummy */
65227 #define DUMMY__DUMMY__SHIFT                                                   0
65228 #define DUMMY__DUMMY__WIDTH                                                   1
65229 #define DUMMY__DUMMY__MASK                                          0x00000001U
65230 #define DUMMY__DUMMY__READ(src)                  (u_int32_t)(src) & 0x00000001U
65231 #define DUMMY__DUMMY__SET(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(1)
65232 #define DUMMY__DUMMY__CLR(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(0)
65233 #define DUMMY__TYPE                                                   u_int32_t
65234 #define DUMMY__READ                                                 0x00000001U
65235
65236 #endif /* __DUMMY_MACRO__ */
65237
65238
65239 /* macros for bb_reg_block.bb_sm1_reg_map.BB_dummy_DONOTACCESS5 */
65240 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_DUMMY_DONOTACCESS5__NUM         1
65241
65242 /* macros for BlueprintGlobalNameSpace::switch_table_chn_b1 */
65243 #ifndef __SWITCH_TABLE_CHN_B1_MACRO__
65244 #define __SWITCH_TABLE_CHN_B1_MACRO__
65245
65246 /* macros for field switch_table_idle_1 */
65247 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_IDLE_1__SHIFT                       0
65248 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_IDLE_1__WIDTH                       2
65249 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_IDLE_1__MASK              0x00000003U
65250 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_IDLE_1__READ(src) \
65251                     (u_int32_t)(src)\
65252                     & 0x00000003U
65253 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_IDLE_1__WRITE(src) \
65254                     ((u_int32_t)(src)\
65255                     & 0x00000003U)
65256 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_IDLE_1__MODIFY(dst, src) \
65257                     (dst) = ((dst) &\
65258                     ~0x00000003U) | ((u_int32_t)(src) &\
65259                     0x00000003U)
65260 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_IDLE_1__VERIFY(src) \
65261                     (!(((u_int32_t)(src)\
65262                     & ~0x00000003U)))
65263
65264 /* macros for field switch_table_t_1 */
65265 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_T_1__SHIFT                          2
65266 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_T_1__WIDTH                          2
65267 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_T_1__MASK                 0x0000000cU
65268 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_T_1__READ(src) \
65269                     (((u_int32_t)(src)\
65270                     & 0x0000000cU) >> 2)
65271 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_T_1__WRITE(src) \
65272                     (((u_int32_t)(src)\
65273                     << 2) & 0x0000000cU)
65274 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_T_1__MODIFY(dst, src) \
65275                     (dst) = ((dst) &\
65276                     ~0x0000000cU) | (((u_int32_t)(src) <<\
65277                     2) & 0x0000000cU)
65278 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_T_1__VERIFY(src) \
65279                     (!((((u_int32_t)(src)\
65280                     << 2) & ~0x0000000cU)))
65281
65282 /* macros for field switch_table_r_1 */
65283 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_R_1__SHIFT                          4
65284 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_R_1__WIDTH                          2
65285 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_R_1__MASK                 0x00000030U
65286 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_R_1__READ(src) \
65287                     (((u_int32_t)(src)\
65288                     & 0x00000030U) >> 4)
65289 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_R_1__WRITE(src) \
65290                     (((u_int32_t)(src)\
65291                     << 4) & 0x00000030U)
65292 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_R_1__MODIFY(dst, src) \
65293                     (dst) = ((dst) &\
65294                     ~0x00000030U) | (((u_int32_t)(src) <<\
65295                     4) & 0x00000030U)
65296 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_R_1__VERIFY(src) \
65297                     (!((((u_int32_t)(src)\
65298                     << 4) & ~0x00000030U)))
65299
65300 /* macros for field switch_table_rx1_1 */
65301 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_RX1_1__SHIFT                        6
65302 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_RX1_1__WIDTH                        2
65303 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_RX1_1__MASK               0x000000c0U
65304 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_RX1_1__READ(src) \
65305                     (((u_int32_t)(src)\
65306                     & 0x000000c0U) >> 6)
65307 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_RX1_1__WRITE(src) \
65308                     (((u_int32_t)(src)\
65309                     << 6) & 0x000000c0U)
65310 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_RX1_1__MODIFY(dst, src) \
65311                     (dst) = ((dst) &\
65312                     ~0x000000c0U) | (((u_int32_t)(src) <<\
65313                     6) & 0x000000c0U)
65314 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_RX1_1__VERIFY(src) \
65315                     (!((((u_int32_t)(src)\
65316                     << 6) & ~0x000000c0U)))
65317
65318 /* macros for field switch_table_rx12_1 */
65319 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_RX12_1__SHIFT                       8
65320 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_RX12_1__WIDTH                       2
65321 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_RX12_1__MASK              0x00000300U
65322 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_RX12_1__READ(src) \
65323                     (((u_int32_t)(src)\
65324                     & 0x00000300U) >> 8)
65325 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_RX12_1__WRITE(src) \
65326                     (((u_int32_t)(src)\
65327                     << 8) & 0x00000300U)
65328 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_RX12_1__MODIFY(dst, src) \
65329                     (dst) = ((dst) &\
65330                     ~0x00000300U) | (((u_int32_t)(src) <<\
65331                     8) & 0x00000300U)
65332 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_RX12_1__VERIFY(src) \
65333                     (!((((u_int32_t)(src)\
65334                     << 8) & ~0x00000300U)))
65335
65336 /* macros for field switch_table_b_1 */
65337 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_B_1__SHIFT                         10
65338 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_B_1__WIDTH                          2
65339 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_B_1__MASK                 0x00000c00U
65340 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_B_1__READ(src) \
65341                     (((u_int32_t)(src)\
65342                     & 0x00000c00U) >> 10)
65343 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_B_1__WRITE(src) \
65344                     (((u_int32_t)(src)\
65345                     << 10) & 0x00000c00U)
65346 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_B_1__MODIFY(dst, src) \
65347                     (dst) = ((dst) &\
65348                     ~0x00000c00U) | (((u_int32_t)(src) <<\
65349                     10) & 0x00000c00U)
65350 #define SWITCH_TABLE_CHN_B1__SWITCH_TABLE_B_1__VERIFY(src) \
65351                     (!((((u_int32_t)(src)\
65352                     << 10) & ~0x00000c00U)))
65353 #define SWITCH_TABLE_CHN_B1__TYPE                                     u_int32_t
65354 #define SWITCH_TABLE_CHN_B1__READ                                   0x00000fffU
65355 #define SWITCH_TABLE_CHN_B1__WRITE                                  0x00000fffU
65356
65357 #endif /* __SWITCH_TABLE_CHN_B1_MACRO__ */
65358
65359
65360 /* macros for bb_reg_block.bb_sm1_reg_map.BB_switch_table_chn_b1 */
65361 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_SWITCH_TABLE_CHN_B1__NUM        1
65362
65363 /* macros for BlueprintGlobalNameSpace::fcal_2_b1 */
65364 #ifndef __FCAL_2_B1_MACRO__
65365 #define __FCAL_2_B1_MACRO__
65366
65367 /* macros for field flc_sw_cap_val_1 */
65368 #define FCAL_2_B1__FLC_SW_CAP_VAL_1__SHIFT                                    3
65369 #define FCAL_2_B1__FLC_SW_CAP_VAL_1__WIDTH                                    5
65370 #define FCAL_2_B1__FLC_SW_CAP_VAL_1__MASK                           0x000000f8U
65371 #define FCAL_2_B1__FLC_SW_CAP_VAL_1__READ(src) \
65372                     (((u_int32_t)(src)\
65373                     & 0x000000f8U) >> 3)
65374 #define FCAL_2_B1__FLC_SW_CAP_VAL_1__WRITE(src) \
65375                     (((u_int32_t)(src)\
65376                     << 3) & 0x000000f8U)
65377 #define FCAL_2_B1__FLC_SW_CAP_VAL_1__MODIFY(dst, src) \
65378                     (dst) = ((dst) &\
65379                     ~0x000000f8U) | (((u_int32_t)(src) <<\
65380                     3) & 0x000000f8U)
65381 #define FCAL_2_B1__FLC_SW_CAP_VAL_1__VERIFY(src) \
65382                     (!((((u_int32_t)(src)\
65383                     << 3) & ~0x000000f8U)))
65384
65385 /* macros for field flc_cap_val_status_1 */
65386 #define FCAL_2_B1__FLC_CAP_VAL_STATUS_1__SHIFT                               20
65387 #define FCAL_2_B1__FLC_CAP_VAL_STATUS_1__WIDTH                                5
65388 #define FCAL_2_B1__FLC_CAP_VAL_STATUS_1__MASK                       0x01f00000U
65389 #define FCAL_2_B1__FLC_CAP_VAL_STATUS_1__READ(src) \
65390                     (((u_int32_t)(src)\
65391                     & 0x01f00000U) >> 20)
65392 #define FCAL_2_B1__TYPE                                               u_int32_t
65393 #define FCAL_2_B1__READ                                             0x01f000f8U
65394 #define FCAL_2_B1__WRITE                                            0x01f000f8U
65395
65396 #endif /* __FCAL_2_B1_MACRO__ */
65397
65398
65399 /* macros for bb_reg_block.bb_sm1_reg_map.BB_fcal_2_b1 */
65400 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_FCAL_2_B1__NUM                  1
65401
65402 /* macros for BlueprintGlobalNameSpace::dft_tone_ctrl_b1 */
65403 #ifndef __DFT_TONE_CTRL_B1_MACRO__
65404 #define __DFT_TONE_CTRL_B1_MACRO__
65405
65406 /* macros for field dft_tone_en_1 */
65407 #define DFT_TONE_CTRL_B1__DFT_TONE_EN_1__SHIFT                                0
65408 #define DFT_TONE_CTRL_B1__DFT_TONE_EN_1__WIDTH                                1
65409 #define DFT_TONE_CTRL_B1__DFT_TONE_EN_1__MASK                       0x00000001U
65410 #define DFT_TONE_CTRL_B1__DFT_TONE_EN_1__READ(src) \
65411                     (u_int32_t)(src)\
65412                     & 0x00000001U
65413 #define DFT_TONE_CTRL_B1__DFT_TONE_EN_1__WRITE(src) \
65414                     ((u_int32_t)(src)\
65415                     & 0x00000001U)
65416 #define DFT_TONE_CTRL_B1__DFT_TONE_EN_1__MODIFY(dst, src) \
65417                     (dst) = ((dst) &\
65418                     ~0x00000001U) | ((u_int32_t)(src) &\
65419                     0x00000001U)
65420 #define DFT_TONE_CTRL_B1__DFT_TONE_EN_1__VERIFY(src) \
65421                     (!(((u_int32_t)(src)\
65422                     & ~0x00000001U)))
65423 #define DFT_TONE_CTRL_B1__DFT_TONE_EN_1__SET(dst) \
65424                     (dst) = ((dst) &\
65425                     ~0x00000001U) | (u_int32_t)(1)
65426 #define DFT_TONE_CTRL_B1__DFT_TONE_EN_1__CLR(dst) \
65427                     (dst) = ((dst) &\
65428                     ~0x00000001U) | (u_int32_t)(0)
65429
65430 /* macros for field dft_tone_amp_sel_1 */
65431 #define DFT_TONE_CTRL_B1__DFT_TONE_AMP_SEL_1__SHIFT                           2
65432 #define DFT_TONE_CTRL_B1__DFT_TONE_AMP_SEL_1__WIDTH                           2
65433 #define DFT_TONE_CTRL_B1__DFT_TONE_AMP_SEL_1__MASK                  0x0000000cU
65434 #define DFT_TONE_CTRL_B1__DFT_TONE_AMP_SEL_1__READ(src) \
65435                     (((u_int32_t)(src)\
65436                     & 0x0000000cU) >> 2)
65437 #define DFT_TONE_CTRL_B1__DFT_TONE_AMP_SEL_1__WRITE(src) \
65438                     (((u_int32_t)(src)\
65439                     << 2) & 0x0000000cU)
65440 #define DFT_TONE_CTRL_B1__DFT_TONE_AMP_SEL_1__MODIFY(dst, src) \
65441                     (dst) = ((dst) &\
65442                     ~0x0000000cU) | (((u_int32_t)(src) <<\
65443                     2) & 0x0000000cU)
65444 #define DFT_TONE_CTRL_B1__DFT_TONE_AMP_SEL_1__VERIFY(src) \
65445                     (!((((u_int32_t)(src)\
65446                     << 2) & ~0x0000000cU)))
65447
65448 /* macros for field dft_tone_freq_ang_1 */
65449 #define DFT_TONE_CTRL_B1__DFT_TONE_FREQ_ANG_1__SHIFT                          4
65450 #define DFT_TONE_CTRL_B1__DFT_TONE_FREQ_ANG_1__WIDTH                          9
65451 #define DFT_TONE_CTRL_B1__DFT_TONE_FREQ_ANG_1__MASK                 0x00001ff0U
65452 #define DFT_TONE_CTRL_B1__DFT_TONE_FREQ_ANG_1__READ(src) \
65453                     (((u_int32_t)(src)\
65454                     & 0x00001ff0U) >> 4)
65455 #define DFT_TONE_CTRL_B1__DFT_TONE_FREQ_ANG_1__WRITE(src) \
65456                     (((u_int32_t)(src)\
65457                     << 4) & 0x00001ff0U)
65458 #define DFT_TONE_CTRL_B1__DFT_TONE_FREQ_ANG_1__MODIFY(dst, src) \
65459                     (dst) = ((dst) &\
65460                     ~0x00001ff0U) | (((u_int32_t)(src) <<\
65461                     4) & 0x00001ff0U)
65462 #define DFT_TONE_CTRL_B1__DFT_TONE_FREQ_ANG_1__VERIFY(src) \
65463                     (!((((u_int32_t)(src)\
65464                     << 4) & ~0x00001ff0U)))
65465 #define DFT_TONE_CTRL_B1__TYPE                                        u_int32_t
65466 #define DFT_TONE_CTRL_B1__READ                                      0x00001ffdU
65467 #define DFT_TONE_CTRL_B1__WRITE                                     0x00001ffdU
65468
65469 #endif /* __DFT_TONE_CTRL_B1_MACRO__ */
65470
65471
65472 /* macros for bb_reg_block.bb_sm1_reg_map.BB_dft_tone_ctrl_b1 */
65473 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_DFT_TONE_CTRL_B1__NUM           1
65474
65475 /* macros for BlueprintGlobalNameSpace::cl_map_0 */
65476 #ifndef __CL_MAP_0_MACRO__
65477 #define __CL_MAP_0_MACRO__
65478
65479 /* macros for field cl_map_0 */
65480 #define CL_MAP_0__CL_MAP_0__SHIFT                                             0
65481 #define CL_MAP_0__CL_MAP_0__WIDTH                                            32
65482 #define CL_MAP_0__CL_MAP_0__MASK                                    0xffffffffU
65483 #define CL_MAP_0__CL_MAP_0__READ(src)            (u_int32_t)(src) & 0xffffffffU
65484 #define CL_MAP_0__CL_MAP_0__WRITE(src)         ((u_int32_t)(src) & 0xffffffffU)
65485 #define CL_MAP_0__CL_MAP_0__MODIFY(dst, src) \
65486                     (dst) = ((dst) &\
65487                     ~0xffffffffU) | ((u_int32_t)(src) &\
65488                     0xffffffffU)
65489 #define CL_MAP_0__CL_MAP_0__VERIFY(src)  (!(((u_int32_t)(src) & ~0xffffffffU)))
65490 #define CL_MAP_0__TYPE                                                u_int32_t
65491 #define CL_MAP_0__READ                                              0xffffffffU
65492 #define CL_MAP_0__WRITE                                             0xffffffffU
65493
65494 #endif /* __CL_MAP_0_MACRO__ */
65495
65496
65497 /* macros for bb_reg_block.bb_sm1_reg_map.BB_cl_map_0_b1 */
65498 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_CL_MAP_0_B1__NUM                1
65499
65500 /* macros for BlueprintGlobalNameSpace::cl_map_1 */
65501 #ifndef __CL_MAP_1_MACRO__
65502 #define __CL_MAP_1_MACRO__
65503
65504 /* macros for field cl_map_1 */
65505 #define CL_MAP_1__CL_MAP_1__SHIFT                                             0
65506 #define CL_MAP_1__CL_MAP_1__WIDTH                                            32
65507 #define CL_MAP_1__CL_MAP_1__MASK                                    0xffffffffU
65508 #define CL_MAP_1__CL_MAP_1__READ(src)            (u_int32_t)(src) & 0xffffffffU
65509 #define CL_MAP_1__CL_MAP_1__WRITE(src)         ((u_int32_t)(src) & 0xffffffffU)
65510 #define CL_MAP_1__CL_MAP_1__MODIFY(dst, src) \
65511                     (dst) = ((dst) &\
65512                     ~0xffffffffU) | ((u_int32_t)(src) &\
65513                     0xffffffffU)
65514 #define CL_MAP_1__CL_MAP_1__VERIFY(src)  (!(((u_int32_t)(src) & ~0xffffffffU)))
65515 #define CL_MAP_1__TYPE                                                u_int32_t
65516 #define CL_MAP_1__READ                                              0xffffffffU
65517 #define CL_MAP_1__WRITE                                             0xffffffffU
65518
65519 #endif /* __CL_MAP_1_MACRO__ */
65520
65521
65522 /* macros for bb_reg_block.bb_sm1_reg_map.BB_cl_map_1_b1 */
65523 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_CL_MAP_1_B1__NUM                1
65524
65525 /* macros for BlueprintGlobalNameSpace::cl_map_2 */
65526 #ifndef __CL_MAP_2_MACRO__
65527 #define __CL_MAP_2_MACRO__
65528
65529 /* macros for field cl_map_2 */
65530 #define CL_MAP_2__CL_MAP_2__SHIFT                                             0
65531 #define CL_MAP_2__CL_MAP_2__WIDTH                                            32
65532 #define CL_MAP_2__CL_MAP_2__MASK                                    0xffffffffU
65533 #define CL_MAP_2__CL_MAP_2__READ(src)            (u_int32_t)(src) & 0xffffffffU
65534 #define CL_MAP_2__CL_MAP_2__WRITE(src)         ((u_int32_t)(src) & 0xffffffffU)
65535 #define CL_MAP_2__CL_MAP_2__MODIFY(dst, src) \
65536                     (dst) = ((dst) &\
65537                     ~0xffffffffU) | ((u_int32_t)(src) &\
65538                     0xffffffffU)
65539 #define CL_MAP_2__CL_MAP_2__VERIFY(src)  (!(((u_int32_t)(src) & ~0xffffffffU)))
65540 #define CL_MAP_2__TYPE                                                u_int32_t
65541 #define CL_MAP_2__READ                                              0xffffffffU
65542 #define CL_MAP_2__WRITE                                             0xffffffffU
65543
65544 #endif /* __CL_MAP_2_MACRO__ */
65545
65546
65547 /* macros for bb_reg_block.bb_sm1_reg_map.BB_cl_map_2_b1 */
65548 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_CL_MAP_2_B1__NUM                1
65549
65550 /* macros for BlueprintGlobalNameSpace::cl_map_3 */
65551 #ifndef __CL_MAP_3_MACRO__
65552 #define __CL_MAP_3_MACRO__
65553
65554 /* macros for field cl_map_3 */
65555 #define CL_MAP_3__CL_MAP_3__SHIFT                                             0
65556 #define CL_MAP_3__CL_MAP_3__WIDTH                                            32
65557 #define CL_MAP_3__CL_MAP_3__MASK                                    0xffffffffU
65558 #define CL_MAP_3__CL_MAP_3__READ(src)            (u_int32_t)(src) & 0xffffffffU
65559 #define CL_MAP_3__CL_MAP_3__WRITE(src)         ((u_int32_t)(src) & 0xffffffffU)
65560 #define CL_MAP_3__CL_MAP_3__MODIFY(dst, src) \
65561                     (dst) = ((dst) &\
65562                     ~0xffffffffU) | ((u_int32_t)(src) &\
65563                     0xffffffffU)
65564 #define CL_MAP_3__CL_MAP_3__VERIFY(src)  (!(((u_int32_t)(src) & ~0xffffffffU)))
65565 #define CL_MAP_3__TYPE                                                u_int32_t
65566 #define CL_MAP_3__READ                                              0xffffffffU
65567 #define CL_MAP_3__WRITE                                             0xffffffffU
65568
65569 #endif /* __CL_MAP_3_MACRO__ */
65570
65571
65572 /* macros for bb_reg_block.bb_sm1_reg_map.BB_cl_map_3_b1 */
65573 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_CL_MAP_3_B1__NUM                1
65574
65575 /* macros for BlueprintGlobalNameSpace::cl_map_pal_0 */
65576 #ifndef __CL_MAP_PAL_0_MACRO__
65577 #define __CL_MAP_PAL_0_MACRO__
65578
65579 /* macros for field cl_map_0 */
65580 #define CL_MAP_PAL_0__CL_MAP_0__SHIFT                                         0
65581 #define CL_MAP_PAL_0__CL_MAP_0__WIDTH                                        32
65582 #define CL_MAP_PAL_0__CL_MAP_0__MASK                                0xffffffffU
65583 #define CL_MAP_PAL_0__CL_MAP_0__READ(src)        (u_int32_t)(src) & 0xffffffffU
65584 #define CL_MAP_PAL_0__CL_MAP_0__WRITE(src)     ((u_int32_t)(src) & 0xffffffffU)
65585 #define CL_MAP_PAL_0__CL_MAP_0__MODIFY(dst, src) \
65586                     (dst) = ((dst) &\
65587                     ~0xffffffffU) | ((u_int32_t)(src) &\
65588                     0xffffffffU)
65589 #define CL_MAP_PAL_0__CL_MAP_0__VERIFY(src) \
65590                     (!(((u_int32_t)(src)\
65591                     & ~0xffffffffU)))
65592 #define CL_MAP_PAL_0__TYPE                                            u_int32_t
65593 #define CL_MAP_PAL_0__READ                                          0xffffffffU
65594 #define CL_MAP_PAL_0__WRITE                                         0xffffffffU
65595
65596 #endif /* __CL_MAP_PAL_0_MACRO__ */
65597
65598
65599 /* macros for bb_reg_block.bb_sm1_reg_map.BB_cl_map_pal_0_b1 */
65600 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_CL_MAP_PAL_0_B1__NUM            1
65601
65602 /* macros for BlueprintGlobalNameSpace::cl_map_pal_1 */
65603 #ifndef __CL_MAP_PAL_1_MACRO__
65604 #define __CL_MAP_PAL_1_MACRO__
65605
65606 /* macros for field cl_map_1 */
65607 #define CL_MAP_PAL_1__CL_MAP_1__SHIFT                                         0
65608 #define CL_MAP_PAL_1__CL_MAP_1__WIDTH                                        32
65609 #define CL_MAP_PAL_1__CL_MAP_1__MASK                                0xffffffffU
65610 #define CL_MAP_PAL_1__CL_MAP_1__READ(src)        (u_int32_t)(src) & 0xffffffffU
65611 #define CL_MAP_PAL_1__CL_MAP_1__WRITE(src)     ((u_int32_t)(src) & 0xffffffffU)
65612 #define CL_MAP_PAL_1__CL_MAP_1__MODIFY(dst, src) \
65613                     (dst) = ((dst) &\
65614                     ~0xffffffffU) | ((u_int32_t)(src) &\
65615                     0xffffffffU)
65616 #define CL_MAP_PAL_1__CL_MAP_1__VERIFY(src) \
65617                     (!(((u_int32_t)(src)\
65618                     & ~0xffffffffU)))
65619 #define CL_MAP_PAL_1__TYPE                                            u_int32_t
65620 #define CL_MAP_PAL_1__READ                                          0xffffffffU
65621 #define CL_MAP_PAL_1__WRITE                                         0xffffffffU
65622
65623 #endif /* __CL_MAP_PAL_1_MACRO__ */
65624
65625
65626 /* macros for bb_reg_block.bb_sm1_reg_map.BB_cl_map_pal_1_b1 */
65627 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_CL_MAP_PAL_1_B1__NUM            1
65628
65629 /* macros for BlueprintGlobalNameSpace::cl_map_pal_2 */
65630 #ifndef __CL_MAP_PAL_2_MACRO__
65631 #define __CL_MAP_PAL_2_MACRO__
65632
65633 /* macros for field cl_map_2 */
65634 #define CL_MAP_PAL_2__CL_MAP_2__SHIFT                                         0
65635 #define CL_MAP_PAL_2__CL_MAP_2__WIDTH                                        32
65636 #define CL_MAP_PAL_2__CL_MAP_2__MASK                                0xffffffffU
65637 #define CL_MAP_PAL_2__CL_MAP_2__READ(src)        (u_int32_t)(src) & 0xffffffffU
65638 #define CL_MAP_PAL_2__CL_MAP_2__WRITE(src)     ((u_int32_t)(src) & 0xffffffffU)
65639 #define CL_MAP_PAL_2__CL_MAP_2__MODIFY(dst, src) \
65640                     (dst) = ((dst) &\
65641                     ~0xffffffffU) | ((u_int32_t)(src) &\
65642                     0xffffffffU)
65643 #define CL_MAP_PAL_2__CL_MAP_2__VERIFY(src) \
65644                     (!(((u_int32_t)(src)\
65645                     & ~0xffffffffU)))
65646 #define CL_MAP_PAL_2__TYPE                                            u_int32_t
65647 #define CL_MAP_PAL_2__READ                                          0xffffffffU
65648 #define CL_MAP_PAL_2__WRITE                                         0xffffffffU
65649
65650 #endif /* __CL_MAP_PAL_2_MACRO__ */
65651
65652
65653 /* macros for bb_reg_block.bb_sm1_reg_map.BB_cl_map_pal_2_b1 */
65654 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_CL_MAP_PAL_2_B1__NUM            1
65655
65656 /* macros for BlueprintGlobalNameSpace::cl_map_pal_3 */
65657 #ifndef __CL_MAP_PAL_3_MACRO__
65658 #define __CL_MAP_PAL_3_MACRO__
65659
65660 /* macros for field cl_map_3 */
65661 #define CL_MAP_PAL_3__CL_MAP_3__SHIFT                                         0
65662 #define CL_MAP_PAL_3__CL_MAP_3__WIDTH                                        32
65663 #define CL_MAP_PAL_3__CL_MAP_3__MASK                                0xffffffffU
65664 #define CL_MAP_PAL_3__CL_MAP_3__READ(src)        (u_int32_t)(src) & 0xffffffffU
65665 #define CL_MAP_PAL_3__CL_MAP_3__WRITE(src)     ((u_int32_t)(src) & 0xffffffffU)
65666 #define CL_MAP_PAL_3__CL_MAP_3__MODIFY(dst, src) \
65667                     (dst) = ((dst) &\
65668                     ~0xffffffffU) | ((u_int32_t)(src) &\
65669                     0xffffffffU)
65670 #define CL_MAP_PAL_3__CL_MAP_3__VERIFY(src) \
65671                     (!(((u_int32_t)(src)\
65672                     & ~0xffffffffU)))
65673 #define CL_MAP_PAL_3__TYPE                                            u_int32_t
65674 #define CL_MAP_PAL_3__READ                                          0xffffffffU
65675 #define CL_MAP_PAL_3__WRITE                                         0xffffffffU
65676
65677 #endif /* __CL_MAP_PAL_3_MACRO__ */
65678
65679
65680 /* macros for bb_reg_block.bb_sm1_reg_map.BB_cl_map_pal_3_b1 */
65681 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_CL_MAP_PAL_3_B1__NUM            1
65682
65683 /* macros for BlueprintGlobalNameSpace::cl_tab */
65684 #ifndef __CL_TAB_MACRO__
65685 #define __CL_TAB_MACRO__
65686
65687 /* macros for field cl_gain_mod */
65688 #define CL_TAB__CL_GAIN_MOD__SHIFT                                            0
65689 #define CL_TAB__CL_GAIN_MOD__WIDTH                                            5
65690 #define CL_TAB__CL_GAIN_MOD__MASK                                   0x0000001fU
65691 #define CL_TAB__CL_GAIN_MOD__READ(src)           (u_int32_t)(src) & 0x0000001fU
65692 #define CL_TAB__CL_GAIN_MOD__WRITE(src)        ((u_int32_t)(src) & 0x0000001fU)
65693 #define CL_TAB__CL_GAIN_MOD__MODIFY(dst, src) \
65694                     (dst) = ((dst) &\
65695                     ~0x0000001fU) | ((u_int32_t)(src) &\
65696                     0x0000001fU)
65697 #define CL_TAB__CL_GAIN_MOD__VERIFY(src) (!(((u_int32_t)(src) & ~0x0000001fU)))
65698
65699 /* macros for field carr_lk_dc_add_Q */
65700 #define CL_TAB__CARR_LK_DC_ADD_Q__SHIFT                                       5
65701 #define CL_TAB__CARR_LK_DC_ADD_Q__WIDTH                                      11
65702 #define CL_TAB__CARR_LK_DC_ADD_Q__MASK                              0x0000ffe0U
65703 #define CL_TAB__CARR_LK_DC_ADD_Q__READ(src) \
65704                     (((u_int32_t)(src)\
65705                     & 0x0000ffe0U) >> 5)
65706 #define CL_TAB__CARR_LK_DC_ADD_Q__WRITE(src) \
65707                     (((u_int32_t)(src)\
65708                     << 5) & 0x0000ffe0U)
65709 #define CL_TAB__CARR_LK_DC_ADD_Q__MODIFY(dst, src) \
65710                     (dst) = ((dst) &\
65711                     ~0x0000ffe0U) | (((u_int32_t)(src) <<\
65712                     5) & 0x0000ffe0U)
65713 #define CL_TAB__CARR_LK_DC_ADD_Q__VERIFY(src) \
65714                     (!((((u_int32_t)(src)\
65715                     << 5) & ~0x0000ffe0U)))
65716
65717 /* macros for field carr_lk_dc_add_I */
65718 #define CL_TAB__CARR_LK_DC_ADD_I__SHIFT                                      16
65719 #define CL_TAB__CARR_LK_DC_ADD_I__WIDTH                                      11
65720 #define CL_TAB__CARR_LK_DC_ADD_I__MASK                              0x07ff0000U
65721 #define CL_TAB__CARR_LK_DC_ADD_I__READ(src) \
65722                     (((u_int32_t)(src)\
65723                     & 0x07ff0000U) >> 16)
65724 #define CL_TAB__CARR_LK_DC_ADD_I__WRITE(src) \
65725                     (((u_int32_t)(src)\
65726                     << 16) & 0x07ff0000U)
65727 #define CL_TAB__CARR_LK_DC_ADD_I__MODIFY(dst, src) \
65728                     (dst) = ((dst) &\
65729                     ~0x07ff0000U) | (((u_int32_t)(src) <<\
65730                     16) & 0x07ff0000U)
65731 #define CL_TAB__CARR_LK_DC_ADD_I__VERIFY(src) \
65732                     (!((((u_int32_t)(src)\
65733                     << 16) & ~0x07ff0000U)))
65734
65735 /* macros for field bb_gain */
65736 #define CL_TAB__BB_GAIN__SHIFT                                               27
65737 #define CL_TAB__BB_GAIN__WIDTH                                                4
65738 #define CL_TAB__BB_GAIN__MASK                                       0x78000000U
65739 #define CL_TAB__BB_GAIN__READ(src)     (((u_int32_t)(src) & 0x78000000U) >> 27)
65740 #define CL_TAB__BB_GAIN__WRITE(src)    (((u_int32_t)(src) << 27) & 0x78000000U)
65741 #define CL_TAB__BB_GAIN__MODIFY(dst, src) \
65742                     (dst) = ((dst) &\
65743                     ~0x78000000U) | (((u_int32_t)(src) <<\
65744                     27) & 0x78000000U)
65745 #define CL_TAB__BB_GAIN__VERIFY(src) \
65746                     (!((((u_int32_t)(src)\
65747                     << 27) & ~0x78000000U)))
65748 #define CL_TAB__TYPE                                                  u_int32_t
65749 #define CL_TAB__READ                                                0x7fffffffU
65750 #define CL_TAB__WRITE                                               0x7fffffffU
65751
65752 #endif /* __CL_TAB_MACRO__ */
65753
65754
65755 /* macros for bb_reg_block.bb_sm1_reg_map.BB_cl_tab_b1 */
65756 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_CL_TAB_B1__NUM                 16
65757
65758 /* macros for BlueprintGlobalNameSpace::chan_info_gain_b1 */
65759 #ifndef __CHAN_INFO_GAIN_B1_MACRO__
65760 #define __CHAN_INFO_GAIN_B1_MACRO__
65761
65762 /* macros for field chan_info_rssi_1 */
65763 #define CHAN_INFO_GAIN_B1__CHAN_INFO_RSSI_1__SHIFT                            0
65764 #define CHAN_INFO_GAIN_B1__CHAN_INFO_RSSI_1__WIDTH                            8
65765 #define CHAN_INFO_GAIN_B1__CHAN_INFO_RSSI_1__MASK                   0x000000ffU
65766 #define CHAN_INFO_GAIN_B1__CHAN_INFO_RSSI_1__READ(src) \
65767                     (u_int32_t)(src)\
65768                     & 0x000000ffU
65769
65770 /* macros for field chan_info_rf_gain_1 */
65771 #define CHAN_INFO_GAIN_B1__CHAN_INFO_RF_GAIN_1__SHIFT                         8
65772 #define CHAN_INFO_GAIN_B1__CHAN_INFO_RF_GAIN_1__WIDTH                         8
65773 #define CHAN_INFO_GAIN_B1__CHAN_INFO_RF_GAIN_1__MASK                0x0000ff00U
65774 #define CHAN_INFO_GAIN_B1__CHAN_INFO_RF_GAIN_1__READ(src) \
65775                     (((u_int32_t)(src)\
65776                     & 0x0000ff00U) >> 8)
65777
65778 /* macros for field chan_info_mb_gain_1 */
65779 #define CHAN_INFO_GAIN_B1__CHAN_INFO_MB_GAIN_1__SHIFT                        16
65780 #define CHAN_INFO_GAIN_B1__CHAN_INFO_MB_GAIN_1__WIDTH                         7
65781 #define CHAN_INFO_GAIN_B1__CHAN_INFO_MB_GAIN_1__MASK                0x007f0000U
65782 #define CHAN_INFO_GAIN_B1__CHAN_INFO_MB_GAIN_1__READ(src) \
65783                     (((u_int32_t)(src)\
65784                     & 0x007f0000U) >> 16)
65785
65786 /* macros for field chan_info_xatten1_sw_1 */
65787 #define CHAN_INFO_GAIN_B1__CHAN_INFO_XATTEN1_SW_1__SHIFT                     23
65788 #define CHAN_INFO_GAIN_B1__CHAN_INFO_XATTEN1_SW_1__WIDTH                      1
65789 #define CHAN_INFO_GAIN_B1__CHAN_INFO_XATTEN1_SW_1__MASK             0x00800000U
65790 #define CHAN_INFO_GAIN_B1__CHAN_INFO_XATTEN1_SW_1__READ(src) \
65791                     (((u_int32_t)(src)\
65792                     & 0x00800000U) >> 23)
65793 #define CHAN_INFO_GAIN_B1__CHAN_INFO_XATTEN1_SW_1__SET(dst) \
65794                     (dst) = ((dst) &\
65795                     ~0x00800000U) | ((u_int32_t)(1) << 23)
65796 #define CHAN_INFO_GAIN_B1__CHAN_INFO_XATTEN1_SW_1__CLR(dst) \
65797                     (dst) = ((dst) &\
65798                     ~0x00800000U) | ((u_int32_t)(0) << 23)
65799
65800 /* macros for field chan_info_xatten2_sw_1 */
65801 #define CHAN_INFO_GAIN_B1__CHAN_INFO_XATTEN2_SW_1__SHIFT                     24
65802 #define CHAN_INFO_GAIN_B1__CHAN_INFO_XATTEN2_SW_1__WIDTH                      1
65803 #define CHAN_INFO_GAIN_B1__CHAN_INFO_XATTEN2_SW_1__MASK             0x01000000U
65804 #define CHAN_INFO_GAIN_B1__CHAN_INFO_XATTEN2_SW_1__READ(src) \
65805                     (((u_int32_t)(src)\
65806                     & 0x01000000U) >> 24)
65807 #define CHAN_INFO_GAIN_B1__CHAN_INFO_XATTEN2_SW_1__SET(dst) \
65808                     (dst) = ((dst) &\
65809                     ~0x01000000U) | ((u_int32_t)(1) << 24)
65810 #define CHAN_INFO_GAIN_B1__CHAN_INFO_XATTEN2_SW_1__CLR(dst) \
65811                     (dst) = ((dst) &\
65812                     ~0x01000000U) | ((u_int32_t)(0) << 24)
65813 #define CHAN_INFO_GAIN_B1__TYPE                                       u_int32_t
65814 #define CHAN_INFO_GAIN_B1__READ                                     0x01ffffffU
65815
65816 #endif /* __CHAN_INFO_GAIN_B1_MACRO__ */
65817
65818
65819 /* macros for bb_reg_block.bb_sm1_reg_map.BB_chan_info_gain_b1 */
65820 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_CHAN_INFO_GAIN_B1__NUM          1
65821
65822 /* macros for BlueprintGlobalNameSpace::tpc_4_b1 */
65823 #ifndef __TPC_4_B1_MACRO__
65824 #define __TPC_4_B1_MACRO__
65825
65826 /* macros for field pd_avg_valid_1 */
65827 #define TPC_4_B1__PD_AVG_VALID_1__SHIFT                                       0
65828 #define TPC_4_B1__PD_AVG_VALID_1__WIDTH                                       1
65829 #define TPC_4_B1__PD_AVG_VALID_1__MASK                              0x00000001U
65830 #define TPC_4_B1__PD_AVG_VALID_1__READ(src)      (u_int32_t)(src) & 0x00000001U
65831 #define TPC_4_B1__PD_AVG_VALID_1__SET(dst) \
65832                     (dst) = ((dst) &\
65833                     ~0x00000001U) | (u_int32_t)(1)
65834 #define TPC_4_B1__PD_AVG_VALID_1__CLR(dst) \
65835                     (dst) = ((dst) &\
65836                     ~0x00000001U) | (u_int32_t)(0)
65837
65838 /* macros for field pd_avg_out_1 */
65839 #define TPC_4_B1__PD_AVG_OUT_1__SHIFT                                         1
65840 #define TPC_4_B1__PD_AVG_OUT_1__WIDTH                                         8
65841 #define TPC_4_B1__PD_AVG_OUT_1__MASK                                0x000001feU
65842 #define TPC_4_B1__PD_AVG_OUT_1__READ(src) \
65843                     (((u_int32_t)(src)\
65844                     & 0x000001feU) >> 1)
65845
65846 /* macros for field dac_gain_1 */
65847 #define TPC_4_B1__DAC_GAIN_1__SHIFT                                           9
65848 #define TPC_4_B1__DAC_GAIN_1__WIDTH                                           5
65849 #define TPC_4_B1__DAC_GAIN_1__MASK                                  0x00003e00U
65850 #define TPC_4_B1__DAC_GAIN_1__READ(src) (((u_int32_t)(src) & 0x00003e00U) >> 9)
65851
65852 /* macros for field tx_gain_setting_1 */
65853 #define TPC_4_B1__TX_GAIN_SETTING_1__SHIFT                                   14
65854 #define TPC_4_B1__TX_GAIN_SETTING_1__WIDTH                                    6
65855 #define TPC_4_B1__TX_GAIN_SETTING_1__MASK                           0x000fc000U
65856 #define TPC_4_B1__TX_GAIN_SETTING_1__READ(src) \
65857                     (((u_int32_t)(src)\
65858                     & 0x000fc000U) >> 14)
65859
65860 /* macros for field rate_sent_1 */
65861 #define TPC_4_B1__RATE_SENT_1__SHIFT                                         20
65862 #define TPC_4_B1__RATE_SENT_1__WIDTH                                          5
65863 #define TPC_4_B1__RATE_SENT_1__MASK                                 0x01f00000U
65864 #define TPC_4_B1__RATE_SENT_1__READ(src) \
65865                     (((u_int32_t)(src)\
65866                     & 0x01f00000U) >> 20)
65867 #define TPC_4_B1__TYPE                                                u_int32_t
65868 #define TPC_4_B1__READ                                              0x01ffffffU
65869
65870 #endif /* __TPC_4_B1_MACRO__ */
65871
65872
65873 /* macros for bb_reg_block.bb_sm1_reg_map.BB_tpc_4_b1 */
65874 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_TPC_4_B1__NUM                   1
65875
65876 /* macros for BlueprintGlobalNameSpace::tpc_5_b1 */
65877 #ifndef __TPC_5_B1_MACRO__
65878 #define __TPC_5_B1_MACRO__
65879
65880 /* macros for field pd_gain_boundary_1_1 */
65881 #define TPC_5_B1__PD_GAIN_BOUNDARY_1_1__SHIFT                                 4
65882 #define TPC_5_B1__PD_GAIN_BOUNDARY_1_1__WIDTH                                 6
65883 #define TPC_5_B1__PD_GAIN_BOUNDARY_1_1__MASK                        0x000003f0U
65884 #define TPC_5_B1__PD_GAIN_BOUNDARY_1_1__READ(src) \
65885                     (((u_int32_t)(src)\
65886                     & 0x000003f0U) >> 4)
65887 #define TPC_5_B1__PD_GAIN_BOUNDARY_1_1__WRITE(src) \
65888                     (((u_int32_t)(src)\
65889                     << 4) & 0x000003f0U)
65890 #define TPC_5_B1__PD_GAIN_BOUNDARY_1_1__MODIFY(dst, src) \
65891                     (dst) = ((dst) &\
65892                     ~0x000003f0U) | (((u_int32_t)(src) <<\
65893                     4) & 0x000003f0U)
65894 #define TPC_5_B1__PD_GAIN_BOUNDARY_1_1__VERIFY(src) \
65895                     (!((((u_int32_t)(src)\
65896                     << 4) & ~0x000003f0U)))
65897
65898 /* macros for field pd_gain_boundary_2_1 */
65899 #define TPC_5_B1__PD_GAIN_BOUNDARY_2_1__SHIFT                                10
65900 #define TPC_5_B1__PD_GAIN_BOUNDARY_2_1__WIDTH                                 6
65901 #define TPC_5_B1__PD_GAIN_BOUNDARY_2_1__MASK                        0x0000fc00U
65902 #define TPC_5_B1__PD_GAIN_BOUNDARY_2_1__READ(src) \
65903                     (((u_int32_t)(src)\
65904                     & 0x0000fc00U) >> 10)
65905 #define TPC_5_B1__PD_GAIN_BOUNDARY_2_1__WRITE(src) \
65906                     (((u_int32_t)(src)\
65907                     << 10) & 0x0000fc00U)
65908 #define TPC_5_B1__PD_GAIN_BOUNDARY_2_1__MODIFY(dst, src) \
65909                     (dst) = ((dst) &\
65910                     ~0x0000fc00U) | (((u_int32_t)(src) <<\
65911                     10) & 0x0000fc00U)
65912 #define TPC_5_B1__PD_GAIN_BOUNDARY_2_1__VERIFY(src) \
65913                     (!((((u_int32_t)(src)\
65914                     << 10) & ~0x0000fc00U)))
65915
65916 /* macros for field pd_gain_boundary_3_1 */
65917 #define TPC_5_B1__PD_GAIN_BOUNDARY_3_1__SHIFT                                16
65918 #define TPC_5_B1__PD_GAIN_BOUNDARY_3_1__WIDTH                                 6
65919 #define TPC_5_B1__PD_GAIN_BOUNDARY_3_1__MASK                        0x003f0000U
65920 #define TPC_5_B1__PD_GAIN_BOUNDARY_3_1__READ(src) \
65921                     (((u_int32_t)(src)\
65922                     & 0x003f0000U) >> 16)
65923 #define TPC_5_B1__PD_GAIN_BOUNDARY_3_1__WRITE(src) \
65924                     (((u_int32_t)(src)\
65925                     << 16) & 0x003f0000U)
65926 #define TPC_5_B1__PD_GAIN_BOUNDARY_3_1__MODIFY(dst, src) \
65927                     (dst) = ((dst) &\
65928                     ~0x003f0000U) | (((u_int32_t)(src) <<\
65929                     16) & 0x003f0000U)
65930 #define TPC_5_B1__PD_GAIN_BOUNDARY_3_1__VERIFY(src) \
65931                     (!((((u_int32_t)(src)\
65932                     << 16) & ~0x003f0000U)))
65933
65934 /* macros for field pd_gain_boundary_4_1 */
65935 #define TPC_5_B1__PD_GAIN_BOUNDARY_4_1__SHIFT                                22
65936 #define TPC_5_B1__PD_GAIN_BOUNDARY_4_1__WIDTH                                 6
65937 #define TPC_5_B1__PD_GAIN_BOUNDARY_4_1__MASK                        0x0fc00000U
65938 #define TPC_5_B1__PD_GAIN_BOUNDARY_4_1__READ(src) \
65939                     (((u_int32_t)(src)\
65940                     & 0x0fc00000U) >> 22)
65941 #define TPC_5_B1__PD_GAIN_BOUNDARY_4_1__WRITE(src) \
65942                     (((u_int32_t)(src)\
65943                     << 22) & 0x0fc00000U)
65944 #define TPC_5_B1__PD_GAIN_BOUNDARY_4_1__MODIFY(dst, src) \
65945                     (dst) = ((dst) &\
65946                     ~0x0fc00000U) | (((u_int32_t)(src) <<\
65947                     22) & 0x0fc00000U)
65948 #define TPC_5_B1__PD_GAIN_BOUNDARY_4_1__VERIFY(src) \
65949                     (!((((u_int32_t)(src)\
65950                     << 22) & ~0x0fc00000U)))
65951 #define TPC_5_B1__TYPE                                                u_int32_t
65952 #define TPC_5_B1__READ                                              0x0ffffff0U
65953 #define TPC_5_B1__WRITE                                             0x0ffffff0U
65954
65955 #endif /* __TPC_5_B1_MACRO__ */
65956
65957
65958 /* macros for bb_reg_block.bb_sm1_reg_map.BB_tpc_5_b1 */
65959 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_TPC_5_B1__NUM                   1
65960
65961 /* macros for BlueprintGlobalNameSpace::tpc_6_b1 */
65962 #ifndef __TPC_6_B1_MACRO__
65963 #define __TPC_6_B1_MACRO__
65964
65965 /* macros for field pd_dac_setting_1_1 */
65966 #define TPC_6_B1__PD_DAC_SETTING_1_1__SHIFT                                   0
65967 #define TPC_6_B1__PD_DAC_SETTING_1_1__WIDTH                                   6
65968 #define TPC_6_B1__PD_DAC_SETTING_1_1__MASK                          0x0000003fU
65969 #define TPC_6_B1__PD_DAC_SETTING_1_1__READ(src)  (u_int32_t)(src) & 0x0000003fU
65970 #define TPC_6_B1__PD_DAC_SETTING_1_1__WRITE(src) \
65971                     ((u_int32_t)(src)\
65972                     & 0x0000003fU)
65973 #define TPC_6_B1__PD_DAC_SETTING_1_1__MODIFY(dst, src) \
65974                     (dst) = ((dst) &\
65975                     ~0x0000003fU) | ((u_int32_t)(src) &\
65976                     0x0000003fU)
65977 #define TPC_6_B1__PD_DAC_SETTING_1_1__VERIFY(src) \
65978                     (!(((u_int32_t)(src)\
65979                     & ~0x0000003fU)))
65980
65981 /* macros for field pd_dac_setting_2_1 */
65982 #define TPC_6_B1__PD_DAC_SETTING_2_1__SHIFT                                   6
65983 #define TPC_6_B1__PD_DAC_SETTING_2_1__WIDTH                                   6
65984 #define TPC_6_B1__PD_DAC_SETTING_2_1__MASK                          0x00000fc0U
65985 #define TPC_6_B1__PD_DAC_SETTING_2_1__READ(src) \
65986                     (((u_int32_t)(src)\
65987                     & 0x00000fc0U) >> 6)
65988 #define TPC_6_B1__PD_DAC_SETTING_2_1__WRITE(src) \
65989                     (((u_int32_t)(src)\
65990                     << 6) & 0x00000fc0U)
65991 #define TPC_6_B1__PD_DAC_SETTING_2_1__MODIFY(dst, src) \
65992                     (dst) = ((dst) &\
65993                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
65994                     6) & 0x00000fc0U)
65995 #define TPC_6_B1__PD_DAC_SETTING_2_1__VERIFY(src) \
65996                     (!((((u_int32_t)(src)\
65997                     << 6) & ~0x00000fc0U)))
65998
65999 /* macros for field pd_dac_setting_3_1 */
66000 #define TPC_6_B1__PD_DAC_SETTING_3_1__SHIFT                                  12
66001 #define TPC_6_B1__PD_DAC_SETTING_3_1__WIDTH                                   6
66002 #define TPC_6_B1__PD_DAC_SETTING_3_1__MASK                          0x0003f000U
66003 #define TPC_6_B1__PD_DAC_SETTING_3_1__READ(src) \
66004                     (((u_int32_t)(src)\
66005                     & 0x0003f000U) >> 12)
66006 #define TPC_6_B1__PD_DAC_SETTING_3_1__WRITE(src) \
66007                     (((u_int32_t)(src)\
66008                     << 12) & 0x0003f000U)
66009 #define TPC_6_B1__PD_DAC_SETTING_3_1__MODIFY(dst, src) \
66010                     (dst) = ((dst) &\
66011                     ~0x0003f000U) | (((u_int32_t)(src) <<\
66012                     12) & 0x0003f000U)
66013 #define TPC_6_B1__PD_DAC_SETTING_3_1__VERIFY(src) \
66014                     (!((((u_int32_t)(src)\
66015                     << 12) & ~0x0003f000U)))
66016
66017 /* macros for field pd_dac_setting_4_1 */
66018 #define TPC_6_B1__PD_DAC_SETTING_4_1__SHIFT                                  18
66019 #define TPC_6_B1__PD_DAC_SETTING_4_1__WIDTH                                   6
66020 #define TPC_6_B1__PD_DAC_SETTING_4_1__MASK                          0x00fc0000U
66021 #define TPC_6_B1__PD_DAC_SETTING_4_1__READ(src) \
66022                     (((u_int32_t)(src)\
66023                     & 0x00fc0000U) >> 18)
66024 #define TPC_6_B1__PD_DAC_SETTING_4_1__WRITE(src) \
66025                     (((u_int32_t)(src)\
66026                     << 18) & 0x00fc0000U)
66027 #define TPC_6_B1__PD_DAC_SETTING_4_1__MODIFY(dst, src) \
66028                     (dst) = ((dst) &\
66029                     ~0x00fc0000U) | (((u_int32_t)(src) <<\
66030                     18) & 0x00fc0000U)
66031 #define TPC_6_B1__PD_DAC_SETTING_4_1__VERIFY(src) \
66032                     (!((((u_int32_t)(src)\
66033                     << 18) & ~0x00fc0000U)))
66034
66035 /* macros for field error_est_mode */
66036 #define TPC_6_B1__ERROR_EST_MODE__SHIFT                                      24
66037 #define TPC_6_B1__ERROR_EST_MODE__WIDTH                                       2
66038 #define TPC_6_B1__ERROR_EST_MODE__MASK                              0x03000000U
66039 #define TPC_6_B1__ERROR_EST_MODE__READ(src) \
66040                     (((u_int32_t)(src)\
66041                     & 0x03000000U) >> 24)
66042 #define TPC_6_B1__ERROR_EST_MODE__WRITE(src) \
66043                     (((u_int32_t)(src)\
66044                     << 24) & 0x03000000U)
66045 #define TPC_6_B1__ERROR_EST_MODE__MODIFY(dst, src) \
66046                     (dst) = ((dst) &\
66047                     ~0x03000000U) | (((u_int32_t)(src) <<\
66048                     24) & 0x03000000U)
66049 #define TPC_6_B1__ERROR_EST_MODE__VERIFY(src) \
66050                     (!((((u_int32_t)(src)\
66051                     << 24) & ~0x03000000U)))
66052
66053 /* macros for field error_est_filter_coeff */
66054 #define TPC_6_B1__ERROR_EST_FILTER_COEFF__SHIFT                              26
66055 #define TPC_6_B1__ERROR_EST_FILTER_COEFF__WIDTH                               3
66056 #define TPC_6_B1__ERROR_EST_FILTER_COEFF__MASK                      0x1c000000U
66057 #define TPC_6_B1__ERROR_EST_FILTER_COEFF__READ(src) \
66058                     (((u_int32_t)(src)\
66059                     & 0x1c000000U) >> 26)
66060 #define TPC_6_B1__ERROR_EST_FILTER_COEFF__WRITE(src) \
66061                     (((u_int32_t)(src)\
66062                     << 26) & 0x1c000000U)
66063 #define TPC_6_B1__ERROR_EST_FILTER_COEFF__MODIFY(dst, src) \
66064                     (dst) = ((dst) &\
66065                     ~0x1c000000U) | (((u_int32_t)(src) <<\
66066                     26) & 0x1c000000U)
66067 #define TPC_6_B1__ERROR_EST_FILTER_COEFF__VERIFY(src) \
66068                     (!((((u_int32_t)(src)\
66069                     << 26) & ~0x1c000000U)))
66070 #define TPC_6_B1__TYPE                                                u_int32_t
66071 #define TPC_6_B1__READ                                              0x1fffffffU
66072 #define TPC_6_B1__WRITE                                             0x1fffffffU
66073
66074 #endif /* __TPC_6_B1_MACRO__ */
66075
66076
66077 /* macros for bb_reg_block.bb_sm1_reg_map.BB_tpc_6_b1 */
66078 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_TPC_6_B1__NUM                   1
66079
66080 /* macros for BlueprintGlobalNameSpace::tpc_11_b1 */
66081 #ifndef __TPC_11_B1_MACRO__
66082 #define __TPC_11_B1_MACRO__
66083
66084 /* macros for field olpc_gain_delta_1 */
66085 #define TPC_11_B1__OLPC_GAIN_DELTA_1__SHIFT                                  16
66086 #define TPC_11_B1__OLPC_GAIN_DELTA_1__WIDTH                                   8
66087 #define TPC_11_B1__OLPC_GAIN_DELTA_1__MASK                          0x00ff0000U
66088 #define TPC_11_B1__OLPC_GAIN_DELTA_1__READ(src) \
66089                     (((u_int32_t)(src)\
66090                     & 0x00ff0000U) >> 16)
66091 #define TPC_11_B1__OLPC_GAIN_DELTA_1__WRITE(src) \
66092                     (((u_int32_t)(src)\
66093                     << 16) & 0x00ff0000U)
66094 #define TPC_11_B1__OLPC_GAIN_DELTA_1__MODIFY(dst, src) \
66095                     (dst) = ((dst) &\
66096                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
66097                     16) & 0x00ff0000U)
66098 #define TPC_11_B1__OLPC_GAIN_DELTA_1__VERIFY(src) \
66099                     (!((((u_int32_t)(src)\
66100                     << 16) & ~0x00ff0000U)))
66101
66102 /* macros for field olpc_gain_delta_1_pal_on */
66103 #define TPC_11_B1__OLPC_GAIN_DELTA_1_PAL_ON__SHIFT                           24
66104 #define TPC_11_B1__OLPC_GAIN_DELTA_1_PAL_ON__WIDTH                            8
66105 #define TPC_11_B1__OLPC_GAIN_DELTA_1_PAL_ON__MASK                   0xff000000U
66106 #define TPC_11_B1__OLPC_GAIN_DELTA_1_PAL_ON__READ(src) \
66107                     (((u_int32_t)(src)\
66108                     & 0xff000000U) >> 24)
66109 #define TPC_11_B1__OLPC_GAIN_DELTA_1_PAL_ON__WRITE(src) \
66110                     (((u_int32_t)(src)\
66111                     << 24) & 0xff000000U)
66112 #define TPC_11_B1__OLPC_GAIN_DELTA_1_PAL_ON__MODIFY(dst, src) \
66113                     (dst) = ((dst) &\
66114                     ~0xff000000U) | (((u_int32_t)(src) <<\
66115                     24) & 0xff000000U)
66116 #define TPC_11_B1__OLPC_GAIN_DELTA_1_PAL_ON__VERIFY(src) \
66117                     (!((((u_int32_t)(src)\
66118                     << 24) & ~0xff000000U)))
66119 #define TPC_11_B1__TYPE                                               u_int32_t
66120 #define TPC_11_B1__READ                                             0xffff0000U
66121 #define TPC_11_B1__WRITE                                            0xffff0000U
66122
66123 #endif /* __TPC_11_B1_MACRO__ */
66124
66125
66126 /* macros for bb_reg_block.bb_sm1_reg_map.BB_tpc_11_b1 */
66127 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_TPC_11_B1__NUM                  1
66128
66129 /* macros for BlueprintGlobalNameSpace::pdadc_tab */
66130 #ifndef __PDADC_TAB_MACRO__
66131 #define __PDADC_TAB_MACRO__
66132
66133 /* macros for field tab_entry */
66134 #define PDADC_TAB__TAB_ENTRY__SHIFT                                           0
66135 #define PDADC_TAB__TAB_ENTRY__WIDTH                                          32
66136 #define PDADC_TAB__TAB_ENTRY__MASK                                  0xffffffffU
66137 #define PDADC_TAB__TAB_ENTRY__WRITE(src)       ((u_int32_t)(src) & 0xffffffffU)
66138 #define PDADC_TAB__TAB_ENTRY__MODIFY(dst, src) \
66139                     (dst) = ((dst) &\
66140                     ~0xffffffffU) | ((u_int32_t)(src) &\
66141                     0xffffffffU)
66142 #define PDADC_TAB__TAB_ENTRY__VERIFY(src) \
66143                     (!(((u_int32_t)(src)\
66144                     & ~0xffffffffU)))
66145 #define PDADC_TAB__TYPE                                               u_int32_t
66146 #define PDADC_TAB__WRITE                                            0x00000000U
66147
66148 #endif /* __PDADC_TAB_MACRO__ */
66149
66150
66151 /* macros for bb_reg_block.bb_sm1_reg_map.BB_pdadc_tab_b1 */
66152 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_PDADC_TAB_B1__NUM              32
66153
66154 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_01_b1 */
66155 #ifndef __TXIQ_CORR_COEFF_01_B1_MACRO__
66156 #define __TXIQ_CORR_COEFF_01_B1_MACRO__
66157
66158 /* macros for field iqc_coeff_table_0_1 */
66159 #define TXIQ_CORR_COEFF_01_B1__IQC_COEFF_TABLE_0_1__SHIFT                     0
66160 #define TXIQ_CORR_COEFF_01_B1__IQC_COEFF_TABLE_0_1__WIDTH                    14
66161 #define TXIQ_CORR_COEFF_01_B1__IQC_COEFF_TABLE_0_1__MASK            0x00003fffU
66162 #define TXIQ_CORR_COEFF_01_B1__IQC_COEFF_TABLE_0_1__READ(src) \
66163                     (u_int32_t)(src)\
66164                     & 0x00003fffU
66165 #define TXIQ_CORR_COEFF_01_B1__IQC_COEFF_TABLE_0_1__WRITE(src) \
66166                     ((u_int32_t)(src)\
66167                     & 0x00003fffU)
66168 #define TXIQ_CORR_COEFF_01_B1__IQC_COEFF_TABLE_0_1__MODIFY(dst, src) \
66169                     (dst) = ((dst) &\
66170                     ~0x00003fffU) | ((u_int32_t)(src) &\
66171                     0x00003fffU)
66172 #define TXIQ_CORR_COEFF_01_B1__IQC_COEFF_TABLE_0_1__VERIFY(src) \
66173                     (!(((u_int32_t)(src)\
66174                     & ~0x00003fffU)))
66175
66176 /* macros for field iqc_coeff_table_1_1 */
66177 #define TXIQ_CORR_COEFF_01_B1__IQC_COEFF_TABLE_1_1__SHIFT                    14
66178 #define TXIQ_CORR_COEFF_01_B1__IQC_COEFF_TABLE_1_1__WIDTH                    14
66179 #define TXIQ_CORR_COEFF_01_B1__IQC_COEFF_TABLE_1_1__MASK            0x0fffc000U
66180 #define TXIQ_CORR_COEFF_01_B1__IQC_COEFF_TABLE_1_1__READ(src) \
66181                     (((u_int32_t)(src)\
66182                     & 0x0fffc000U) >> 14)
66183 #define TXIQ_CORR_COEFF_01_B1__IQC_COEFF_TABLE_1_1__WRITE(src) \
66184                     (((u_int32_t)(src)\
66185                     << 14) & 0x0fffc000U)
66186 #define TXIQ_CORR_COEFF_01_B1__IQC_COEFF_TABLE_1_1__MODIFY(dst, src) \
66187                     (dst) = ((dst) &\
66188                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
66189                     14) & 0x0fffc000U)
66190 #define TXIQ_CORR_COEFF_01_B1__IQC_COEFF_TABLE_1_1__VERIFY(src) \
66191                     (!((((u_int32_t)(src)\
66192                     << 14) & ~0x0fffc000U)))
66193 #define TXIQ_CORR_COEFF_01_B1__TYPE                                   u_int32_t
66194 #define TXIQ_CORR_COEFF_01_B1__READ                                 0x0fffffffU
66195 #define TXIQ_CORR_COEFF_01_B1__WRITE                                0x0fffffffU
66196
66197 #endif /* __TXIQ_CORR_COEFF_01_B1_MACRO__ */
66198
66199
66200 /* macros for bb_reg_block.bb_sm1_reg_map.BB_txiq_corr_coeff_01_b1 */
66201 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_TXIQ_CORR_COEFF_01_B1__NUM      1
66202
66203 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_23_b1 */
66204 #ifndef __TXIQ_CORR_COEFF_23_B1_MACRO__
66205 #define __TXIQ_CORR_COEFF_23_B1_MACRO__
66206
66207 /* macros for field iqc_coeff_table_2_1 */
66208 #define TXIQ_CORR_COEFF_23_B1__IQC_COEFF_TABLE_2_1__SHIFT                     0
66209 #define TXIQ_CORR_COEFF_23_B1__IQC_COEFF_TABLE_2_1__WIDTH                    14
66210 #define TXIQ_CORR_COEFF_23_B1__IQC_COEFF_TABLE_2_1__MASK            0x00003fffU
66211 #define TXIQ_CORR_COEFF_23_B1__IQC_COEFF_TABLE_2_1__READ(src) \
66212                     (u_int32_t)(src)\
66213                     & 0x00003fffU
66214 #define TXIQ_CORR_COEFF_23_B1__IQC_COEFF_TABLE_2_1__WRITE(src) \
66215                     ((u_int32_t)(src)\
66216                     & 0x00003fffU)
66217 #define TXIQ_CORR_COEFF_23_B1__IQC_COEFF_TABLE_2_1__MODIFY(dst, src) \
66218                     (dst) = ((dst) &\
66219                     ~0x00003fffU) | ((u_int32_t)(src) &\
66220                     0x00003fffU)
66221 #define TXIQ_CORR_COEFF_23_B1__IQC_COEFF_TABLE_2_1__VERIFY(src) \
66222                     (!(((u_int32_t)(src)\
66223                     & ~0x00003fffU)))
66224
66225 /* macros for field iqc_coeff_table_3_1 */
66226 #define TXIQ_CORR_COEFF_23_B1__IQC_COEFF_TABLE_3_1__SHIFT                    14
66227 #define TXIQ_CORR_COEFF_23_B1__IQC_COEFF_TABLE_3_1__WIDTH                    14
66228 #define TXIQ_CORR_COEFF_23_B1__IQC_COEFF_TABLE_3_1__MASK            0x0fffc000U
66229 #define TXIQ_CORR_COEFF_23_B1__IQC_COEFF_TABLE_3_1__READ(src) \
66230                     (((u_int32_t)(src)\
66231                     & 0x0fffc000U) >> 14)
66232 #define TXIQ_CORR_COEFF_23_B1__IQC_COEFF_TABLE_3_1__WRITE(src) \
66233                     (((u_int32_t)(src)\
66234                     << 14) & 0x0fffc000U)
66235 #define TXIQ_CORR_COEFF_23_B1__IQC_COEFF_TABLE_3_1__MODIFY(dst, src) \
66236                     (dst) = ((dst) &\
66237                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
66238                     14) & 0x0fffc000U)
66239 #define TXIQ_CORR_COEFF_23_B1__IQC_COEFF_TABLE_3_1__VERIFY(src) \
66240                     (!((((u_int32_t)(src)\
66241                     << 14) & ~0x0fffc000U)))
66242 #define TXIQ_CORR_COEFF_23_B1__TYPE                                   u_int32_t
66243 #define TXIQ_CORR_COEFF_23_B1__READ                                 0x0fffffffU
66244 #define TXIQ_CORR_COEFF_23_B1__WRITE                                0x0fffffffU
66245
66246 #endif /* __TXIQ_CORR_COEFF_23_B1_MACRO__ */
66247
66248
66249 /* macros for bb_reg_block.bb_sm1_reg_map.BB_txiq_corr_coeff_23_b1 */
66250 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_TXIQ_CORR_COEFF_23_B1__NUM      1
66251
66252 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_45_b1 */
66253 #ifndef __TXIQ_CORR_COEFF_45_B1_MACRO__
66254 #define __TXIQ_CORR_COEFF_45_B1_MACRO__
66255
66256 /* macros for field iqc_coeff_table_4_1 */
66257 #define TXIQ_CORR_COEFF_45_B1__IQC_COEFF_TABLE_4_1__SHIFT                     0
66258 #define TXIQ_CORR_COEFF_45_B1__IQC_COEFF_TABLE_4_1__WIDTH                    14
66259 #define TXIQ_CORR_COEFF_45_B1__IQC_COEFF_TABLE_4_1__MASK            0x00003fffU
66260 #define TXIQ_CORR_COEFF_45_B1__IQC_COEFF_TABLE_4_1__READ(src) \
66261                     (u_int32_t)(src)\
66262                     & 0x00003fffU
66263 #define TXIQ_CORR_COEFF_45_B1__IQC_COEFF_TABLE_4_1__WRITE(src) \
66264                     ((u_int32_t)(src)\
66265                     & 0x00003fffU)
66266 #define TXIQ_CORR_COEFF_45_B1__IQC_COEFF_TABLE_4_1__MODIFY(dst, src) \
66267                     (dst) = ((dst) &\
66268                     ~0x00003fffU) | ((u_int32_t)(src) &\
66269                     0x00003fffU)
66270 #define TXIQ_CORR_COEFF_45_B1__IQC_COEFF_TABLE_4_1__VERIFY(src) \
66271                     (!(((u_int32_t)(src)\
66272                     & ~0x00003fffU)))
66273
66274 /* macros for field iqc_coeff_table_5_1 */
66275 #define TXIQ_CORR_COEFF_45_B1__IQC_COEFF_TABLE_5_1__SHIFT                    14
66276 #define TXIQ_CORR_COEFF_45_B1__IQC_COEFF_TABLE_5_1__WIDTH                    14
66277 #define TXIQ_CORR_COEFF_45_B1__IQC_COEFF_TABLE_5_1__MASK            0x0fffc000U
66278 #define TXIQ_CORR_COEFF_45_B1__IQC_COEFF_TABLE_5_1__READ(src) \
66279                     (((u_int32_t)(src)\
66280                     & 0x0fffc000U) >> 14)
66281 #define TXIQ_CORR_COEFF_45_B1__IQC_COEFF_TABLE_5_1__WRITE(src) \
66282                     (((u_int32_t)(src)\
66283                     << 14) & 0x0fffc000U)
66284 #define TXIQ_CORR_COEFF_45_B1__IQC_COEFF_TABLE_5_1__MODIFY(dst, src) \
66285                     (dst) = ((dst) &\
66286                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
66287                     14) & 0x0fffc000U)
66288 #define TXIQ_CORR_COEFF_45_B1__IQC_COEFF_TABLE_5_1__VERIFY(src) \
66289                     (!((((u_int32_t)(src)\
66290                     << 14) & ~0x0fffc000U)))
66291 #define TXIQ_CORR_COEFF_45_B1__TYPE                                   u_int32_t
66292 #define TXIQ_CORR_COEFF_45_B1__READ                                 0x0fffffffU
66293 #define TXIQ_CORR_COEFF_45_B1__WRITE                                0x0fffffffU
66294
66295 #endif /* __TXIQ_CORR_COEFF_45_B1_MACRO__ */
66296
66297
66298 /* macros for bb_reg_block.bb_sm1_reg_map.BB_txiq_corr_coeff_45_b1 */
66299 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_TXIQ_CORR_COEFF_45_B1__NUM      1
66300
66301 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_67_b1 */
66302 #ifndef __TXIQ_CORR_COEFF_67_B1_MACRO__
66303 #define __TXIQ_CORR_COEFF_67_B1_MACRO__
66304
66305 /* macros for field iqc_coeff_table_6_1 */
66306 #define TXIQ_CORR_COEFF_67_B1__IQC_COEFF_TABLE_6_1__SHIFT                     0
66307 #define TXIQ_CORR_COEFF_67_B1__IQC_COEFF_TABLE_6_1__WIDTH                    14
66308 #define TXIQ_CORR_COEFF_67_B1__IQC_COEFF_TABLE_6_1__MASK            0x00003fffU
66309 #define TXIQ_CORR_COEFF_67_B1__IQC_COEFF_TABLE_6_1__READ(src) \
66310                     (u_int32_t)(src)\
66311                     & 0x00003fffU
66312 #define TXIQ_CORR_COEFF_67_B1__IQC_COEFF_TABLE_6_1__WRITE(src) \
66313                     ((u_int32_t)(src)\
66314                     & 0x00003fffU)
66315 #define TXIQ_CORR_COEFF_67_B1__IQC_COEFF_TABLE_6_1__MODIFY(dst, src) \
66316                     (dst) = ((dst) &\
66317                     ~0x00003fffU) | ((u_int32_t)(src) &\
66318                     0x00003fffU)
66319 #define TXIQ_CORR_COEFF_67_B1__IQC_COEFF_TABLE_6_1__VERIFY(src) \
66320                     (!(((u_int32_t)(src)\
66321                     & ~0x00003fffU)))
66322
66323 /* macros for field iqc_coeff_table_7_1 */
66324 #define TXIQ_CORR_COEFF_67_B1__IQC_COEFF_TABLE_7_1__SHIFT                    14
66325 #define TXIQ_CORR_COEFF_67_B1__IQC_COEFF_TABLE_7_1__WIDTH                    14
66326 #define TXIQ_CORR_COEFF_67_B1__IQC_COEFF_TABLE_7_1__MASK            0x0fffc000U
66327 #define TXIQ_CORR_COEFF_67_B1__IQC_COEFF_TABLE_7_1__READ(src) \
66328                     (((u_int32_t)(src)\
66329                     & 0x0fffc000U) >> 14)
66330 #define TXIQ_CORR_COEFF_67_B1__IQC_COEFF_TABLE_7_1__WRITE(src) \
66331                     (((u_int32_t)(src)\
66332                     << 14) & 0x0fffc000U)
66333 #define TXIQ_CORR_COEFF_67_B1__IQC_COEFF_TABLE_7_1__MODIFY(dst, src) \
66334                     (dst) = ((dst) &\
66335                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
66336                     14) & 0x0fffc000U)
66337 #define TXIQ_CORR_COEFF_67_B1__IQC_COEFF_TABLE_7_1__VERIFY(src) \
66338                     (!((((u_int32_t)(src)\
66339                     << 14) & ~0x0fffc000U)))
66340 #define TXIQ_CORR_COEFF_67_B1__TYPE                                   u_int32_t
66341 #define TXIQ_CORR_COEFF_67_B1__READ                                 0x0fffffffU
66342 #define TXIQ_CORR_COEFF_67_B1__WRITE                                0x0fffffffU
66343
66344 #endif /* __TXIQ_CORR_COEFF_67_B1_MACRO__ */
66345
66346
66347 /* macros for bb_reg_block.bb_sm1_reg_map.BB_txiq_corr_coeff_67_b1 */
66348 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_TXIQ_CORR_COEFF_67_B1__NUM      1
66349
66350 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_89_b1 */
66351 #ifndef __TXIQ_CORR_COEFF_89_B1_MACRO__
66352 #define __TXIQ_CORR_COEFF_89_B1_MACRO__
66353
66354 /* macros for field iqc_coeff_table_8_1 */
66355 #define TXIQ_CORR_COEFF_89_B1__IQC_COEFF_TABLE_8_1__SHIFT                     0
66356 #define TXIQ_CORR_COEFF_89_B1__IQC_COEFF_TABLE_8_1__WIDTH                    14
66357 #define TXIQ_CORR_COEFF_89_B1__IQC_COEFF_TABLE_8_1__MASK            0x00003fffU
66358 #define TXIQ_CORR_COEFF_89_B1__IQC_COEFF_TABLE_8_1__READ(src) \
66359                     (u_int32_t)(src)\
66360                     & 0x00003fffU
66361 #define TXIQ_CORR_COEFF_89_B1__IQC_COEFF_TABLE_8_1__WRITE(src) \
66362                     ((u_int32_t)(src)\
66363                     & 0x00003fffU)
66364 #define TXIQ_CORR_COEFF_89_B1__IQC_COEFF_TABLE_8_1__MODIFY(dst, src) \
66365                     (dst) = ((dst) &\
66366                     ~0x00003fffU) | ((u_int32_t)(src) &\
66367                     0x00003fffU)
66368 #define TXIQ_CORR_COEFF_89_B1__IQC_COEFF_TABLE_8_1__VERIFY(src) \
66369                     (!(((u_int32_t)(src)\
66370                     & ~0x00003fffU)))
66371
66372 /* macros for field iqc_coeff_table_9_1 */
66373 #define TXIQ_CORR_COEFF_89_B1__IQC_COEFF_TABLE_9_1__SHIFT                    14
66374 #define TXIQ_CORR_COEFF_89_B1__IQC_COEFF_TABLE_9_1__WIDTH                    14
66375 #define TXIQ_CORR_COEFF_89_B1__IQC_COEFF_TABLE_9_1__MASK            0x0fffc000U
66376 #define TXIQ_CORR_COEFF_89_B1__IQC_COEFF_TABLE_9_1__READ(src) \
66377                     (((u_int32_t)(src)\
66378                     & 0x0fffc000U) >> 14)
66379 #define TXIQ_CORR_COEFF_89_B1__IQC_COEFF_TABLE_9_1__WRITE(src) \
66380                     (((u_int32_t)(src)\
66381                     << 14) & 0x0fffc000U)
66382 #define TXIQ_CORR_COEFF_89_B1__IQC_COEFF_TABLE_9_1__MODIFY(dst, src) \
66383                     (dst) = ((dst) &\
66384                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
66385                     14) & 0x0fffc000U)
66386 #define TXIQ_CORR_COEFF_89_B1__IQC_COEFF_TABLE_9_1__VERIFY(src) \
66387                     (!((((u_int32_t)(src)\
66388                     << 14) & ~0x0fffc000U)))
66389 #define TXIQ_CORR_COEFF_89_B1__TYPE                                   u_int32_t
66390 #define TXIQ_CORR_COEFF_89_B1__READ                                 0x0fffffffU
66391 #define TXIQ_CORR_COEFF_89_B1__WRITE                                0x0fffffffU
66392
66393 #endif /* __TXIQ_CORR_COEFF_89_B1_MACRO__ */
66394
66395
66396 /* macros for bb_reg_block.bb_sm1_reg_map.BB_txiq_corr_coeff_89_b1 */
66397 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_TXIQ_CORR_COEFF_89_B1__NUM      1
66398
66399 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_ab_b1 */
66400 #ifndef __TXIQ_CORR_COEFF_AB_B1_MACRO__
66401 #define __TXIQ_CORR_COEFF_AB_B1_MACRO__
66402
66403 /* macros for field iqc_coeff_table_a_1 */
66404 #define TXIQ_CORR_COEFF_AB_B1__IQC_COEFF_TABLE_A_1__SHIFT                     0
66405 #define TXIQ_CORR_COEFF_AB_B1__IQC_COEFF_TABLE_A_1__WIDTH                    14
66406 #define TXIQ_CORR_COEFF_AB_B1__IQC_COEFF_TABLE_A_1__MASK            0x00003fffU
66407 #define TXIQ_CORR_COEFF_AB_B1__IQC_COEFF_TABLE_A_1__READ(src) \
66408                     (u_int32_t)(src)\
66409                     & 0x00003fffU
66410 #define TXIQ_CORR_COEFF_AB_B1__IQC_COEFF_TABLE_A_1__WRITE(src) \
66411                     ((u_int32_t)(src)\
66412                     & 0x00003fffU)
66413 #define TXIQ_CORR_COEFF_AB_B1__IQC_COEFF_TABLE_A_1__MODIFY(dst, src) \
66414                     (dst) = ((dst) &\
66415                     ~0x00003fffU) | ((u_int32_t)(src) &\
66416                     0x00003fffU)
66417 #define TXIQ_CORR_COEFF_AB_B1__IQC_COEFF_TABLE_A_1__VERIFY(src) \
66418                     (!(((u_int32_t)(src)\
66419                     & ~0x00003fffU)))
66420
66421 /* macros for field iqc_coeff_table_b_1 */
66422 #define TXIQ_CORR_COEFF_AB_B1__IQC_COEFF_TABLE_B_1__SHIFT                    14
66423 #define TXIQ_CORR_COEFF_AB_B1__IQC_COEFF_TABLE_B_1__WIDTH                    14
66424 #define TXIQ_CORR_COEFF_AB_B1__IQC_COEFF_TABLE_B_1__MASK            0x0fffc000U
66425 #define TXIQ_CORR_COEFF_AB_B1__IQC_COEFF_TABLE_B_1__READ(src) \
66426                     (((u_int32_t)(src)\
66427                     & 0x0fffc000U) >> 14)
66428 #define TXIQ_CORR_COEFF_AB_B1__IQC_COEFF_TABLE_B_1__WRITE(src) \
66429                     (((u_int32_t)(src)\
66430                     << 14) & 0x0fffc000U)
66431 #define TXIQ_CORR_COEFF_AB_B1__IQC_COEFF_TABLE_B_1__MODIFY(dst, src) \
66432                     (dst) = ((dst) &\
66433                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
66434                     14) & 0x0fffc000U)
66435 #define TXIQ_CORR_COEFF_AB_B1__IQC_COEFF_TABLE_B_1__VERIFY(src) \
66436                     (!((((u_int32_t)(src)\
66437                     << 14) & ~0x0fffc000U)))
66438 #define TXIQ_CORR_COEFF_AB_B1__TYPE                                   u_int32_t
66439 #define TXIQ_CORR_COEFF_AB_B1__READ                                 0x0fffffffU
66440 #define TXIQ_CORR_COEFF_AB_B1__WRITE                                0x0fffffffU
66441
66442 #endif /* __TXIQ_CORR_COEFF_AB_B1_MACRO__ */
66443
66444
66445 /* macros for bb_reg_block.bb_sm1_reg_map.BB_txiq_corr_coeff_ab_b1 */
66446 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_TXIQ_CORR_COEFF_AB_B1__NUM      1
66447
66448 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_cd_b1 */
66449 #ifndef __TXIQ_CORR_COEFF_CD_B1_MACRO__
66450 #define __TXIQ_CORR_COEFF_CD_B1_MACRO__
66451
66452 /* macros for field iqc_coeff_table_c_1 */
66453 #define TXIQ_CORR_COEFF_CD_B1__IQC_COEFF_TABLE_C_1__SHIFT                     0
66454 #define TXIQ_CORR_COEFF_CD_B1__IQC_COEFF_TABLE_C_1__WIDTH                    14
66455 #define TXIQ_CORR_COEFF_CD_B1__IQC_COEFF_TABLE_C_1__MASK            0x00003fffU
66456 #define TXIQ_CORR_COEFF_CD_B1__IQC_COEFF_TABLE_C_1__READ(src) \
66457                     (u_int32_t)(src)\
66458                     & 0x00003fffU
66459 #define TXIQ_CORR_COEFF_CD_B1__IQC_COEFF_TABLE_C_1__WRITE(src) \
66460                     ((u_int32_t)(src)\
66461                     & 0x00003fffU)
66462 #define TXIQ_CORR_COEFF_CD_B1__IQC_COEFF_TABLE_C_1__MODIFY(dst, src) \
66463                     (dst) = ((dst) &\
66464                     ~0x00003fffU) | ((u_int32_t)(src) &\
66465                     0x00003fffU)
66466 #define TXIQ_CORR_COEFF_CD_B1__IQC_COEFF_TABLE_C_1__VERIFY(src) \
66467                     (!(((u_int32_t)(src)\
66468                     & ~0x00003fffU)))
66469
66470 /* macros for field iqc_coeff_table_d_1 */
66471 #define TXIQ_CORR_COEFF_CD_B1__IQC_COEFF_TABLE_D_1__SHIFT                    14
66472 #define TXIQ_CORR_COEFF_CD_B1__IQC_COEFF_TABLE_D_1__WIDTH                    14
66473 #define TXIQ_CORR_COEFF_CD_B1__IQC_COEFF_TABLE_D_1__MASK            0x0fffc000U
66474 #define TXIQ_CORR_COEFF_CD_B1__IQC_COEFF_TABLE_D_1__READ(src) \
66475                     (((u_int32_t)(src)\
66476                     & 0x0fffc000U) >> 14)
66477 #define TXIQ_CORR_COEFF_CD_B1__IQC_COEFF_TABLE_D_1__WRITE(src) \
66478                     (((u_int32_t)(src)\
66479                     << 14) & 0x0fffc000U)
66480 #define TXIQ_CORR_COEFF_CD_B1__IQC_COEFF_TABLE_D_1__MODIFY(dst, src) \
66481                     (dst) = ((dst) &\
66482                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
66483                     14) & 0x0fffc000U)
66484 #define TXIQ_CORR_COEFF_CD_B1__IQC_COEFF_TABLE_D_1__VERIFY(src) \
66485                     (!((((u_int32_t)(src)\
66486                     << 14) & ~0x0fffc000U)))
66487 #define TXIQ_CORR_COEFF_CD_B1__TYPE                                   u_int32_t
66488 #define TXIQ_CORR_COEFF_CD_B1__READ                                 0x0fffffffU
66489 #define TXIQ_CORR_COEFF_CD_B1__WRITE                                0x0fffffffU
66490
66491 #endif /* __TXIQ_CORR_COEFF_CD_B1_MACRO__ */
66492
66493
66494 /* macros for bb_reg_block.bb_sm1_reg_map.BB_txiq_corr_coeff_cd_b1 */
66495 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_TXIQ_CORR_COEFF_CD_B1__NUM      1
66496
66497 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_ef_b1 */
66498 #ifndef __TXIQ_CORR_COEFF_EF_B1_MACRO__
66499 #define __TXIQ_CORR_COEFF_EF_B1_MACRO__
66500
66501 /* macros for field iqc_coeff_table_e_1 */
66502 #define TXIQ_CORR_COEFF_EF_B1__IQC_COEFF_TABLE_E_1__SHIFT                     0
66503 #define TXIQ_CORR_COEFF_EF_B1__IQC_COEFF_TABLE_E_1__WIDTH                    14
66504 #define TXIQ_CORR_COEFF_EF_B1__IQC_COEFF_TABLE_E_1__MASK            0x00003fffU
66505 #define TXIQ_CORR_COEFF_EF_B1__IQC_COEFF_TABLE_E_1__READ(src) \
66506                     (u_int32_t)(src)\
66507                     & 0x00003fffU
66508 #define TXIQ_CORR_COEFF_EF_B1__IQC_COEFF_TABLE_E_1__WRITE(src) \
66509                     ((u_int32_t)(src)\
66510                     & 0x00003fffU)
66511 #define TXIQ_CORR_COEFF_EF_B1__IQC_COEFF_TABLE_E_1__MODIFY(dst, src) \
66512                     (dst) = ((dst) &\
66513                     ~0x00003fffU) | ((u_int32_t)(src) &\
66514                     0x00003fffU)
66515 #define TXIQ_CORR_COEFF_EF_B1__IQC_COEFF_TABLE_E_1__VERIFY(src) \
66516                     (!(((u_int32_t)(src)\
66517                     & ~0x00003fffU)))
66518
66519 /* macros for field iqc_coeff_table_f_1 */
66520 #define TXIQ_CORR_COEFF_EF_B1__IQC_COEFF_TABLE_F_1__SHIFT                    14
66521 #define TXIQ_CORR_COEFF_EF_B1__IQC_COEFF_TABLE_F_1__WIDTH                    14
66522 #define TXIQ_CORR_COEFF_EF_B1__IQC_COEFF_TABLE_F_1__MASK            0x0fffc000U
66523 #define TXIQ_CORR_COEFF_EF_B1__IQC_COEFF_TABLE_F_1__READ(src) \
66524                     (((u_int32_t)(src)\
66525                     & 0x0fffc000U) >> 14)
66526 #define TXIQ_CORR_COEFF_EF_B1__IQC_COEFF_TABLE_F_1__WRITE(src) \
66527                     (((u_int32_t)(src)\
66528                     << 14) & 0x0fffc000U)
66529 #define TXIQ_CORR_COEFF_EF_B1__IQC_COEFF_TABLE_F_1__MODIFY(dst, src) \
66530                     (dst) = ((dst) &\
66531                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
66532                     14) & 0x0fffc000U)
66533 #define TXIQ_CORR_COEFF_EF_B1__IQC_COEFF_TABLE_F_1__VERIFY(src) \
66534                     (!((((u_int32_t)(src)\
66535                     << 14) & ~0x0fffc000U)))
66536 #define TXIQ_CORR_COEFF_EF_B1__TYPE                                   u_int32_t
66537 #define TXIQ_CORR_COEFF_EF_B1__READ                                 0x0fffffffU
66538 #define TXIQ_CORR_COEFF_EF_B1__WRITE                                0x0fffffffU
66539
66540 #endif /* __TXIQ_CORR_COEFF_EF_B1_MACRO__ */
66541
66542
66543 /* macros for bb_reg_block.bb_sm1_reg_map.BB_txiq_corr_coeff_ef_b1 */
66544 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_TXIQ_CORR_COEFF_EF_B1__NUM      1
66545
66546 /* macros for BlueprintGlobalNameSpace::txiqcal_status_b1 */
66547 #ifndef __TXIQCAL_STATUS_B1_MACRO__
66548 #define __TXIQCAL_STATUS_B1_MACRO__
66549
66550 /* macros for field txiqcal_failed_1 */
66551 #define TXIQCAL_STATUS_B1__TXIQCAL_FAILED_1__SHIFT                            0
66552 #define TXIQCAL_STATUS_B1__TXIQCAL_FAILED_1__WIDTH                            1
66553 #define TXIQCAL_STATUS_B1__TXIQCAL_FAILED_1__MASK                   0x00000001U
66554 #define TXIQCAL_STATUS_B1__TXIQCAL_FAILED_1__READ(src) \
66555                     (u_int32_t)(src)\
66556                     & 0x00000001U
66557 #define TXIQCAL_STATUS_B1__TXIQCAL_FAILED_1__SET(dst) \
66558                     (dst) = ((dst) &\
66559                     ~0x00000001U) | (u_int32_t)(1)
66560 #define TXIQCAL_STATUS_B1__TXIQCAL_FAILED_1__CLR(dst) \
66561                     (dst) = ((dst) &\
66562                     ~0x00000001U) | (u_int32_t)(0)
66563
66564 /* macros for field calibrated_gains_1 */
66565 #define TXIQCAL_STATUS_B1__CALIBRATED_GAINS_1__SHIFT                          1
66566 #define TXIQCAL_STATUS_B1__CALIBRATED_GAINS_1__WIDTH                          5
66567 #define TXIQCAL_STATUS_B1__CALIBRATED_GAINS_1__MASK                 0x0000003eU
66568 #define TXIQCAL_STATUS_B1__CALIBRATED_GAINS_1__READ(src) \
66569                     (((u_int32_t)(src)\
66570                     & 0x0000003eU) >> 1)
66571
66572 /* macros for field tone_gain_used_1 */
66573 #define TXIQCAL_STATUS_B1__TONE_GAIN_USED_1__SHIFT                            6
66574 #define TXIQCAL_STATUS_B1__TONE_GAIN_USED_1__WIDTH                            6
66575 #define TXIQCAL_STATUS_B1__TONE_GAIN_USED_1__MASK                   0x00000fc0U
66576 #define TXIQCAL_STATUS_B1__TONE_GAIN_USED_1__READ(src) \
66577                     (((u_int32_t)(src)\
66578                     & 0x00000fc0U) >> 6)
66579
66580 /* macros for field rx_gain_used_1 */
66581 #define TXIQCAL_STATUS_B1__RX_GAIN_USED_1__SHIFT                             12
66582 #define TXIQCAL_STATUS_B1__RX_GAIN_USED_1__WIDTH                              6
66583 #define TXIQCAL_STATUS_B1__RX_GAIN_USED_1__MASK                     0x0003f000U
66584 #define TXIQCAL_STATUS_B1__RX_GAIN_USED_1__READ(src) \
66585                     (((u_int32_t)(src)\
66586                     & 0x0003f000U) >> 12)
66587
66588 /* macros for field last_meas_addr_1 */
66589 #define TXIQCAL_STATUS_B1__LAST_MEAS_ADDR_1__SHIFT                           18
66590 #define TXIQCAL_STATUS_B1__LAST_MEAS_ADDR_1__WIDTH                            6
66591 #define TXIQCAL_STATUS_B1__LAST_MEAS_ADDR_1__MASK                   0x00fc0000U
66592 #define TXIQCAL_STATUS_B1__LAST_MEAS_ADDR_1__READ(src) \
66593                     (((u_int32_t)(src)\
66594                     & 0x00fc0000U) >> 18)
66595 #define TXIQCAL_STATUS_B1__TYPE                                       u_int32_t
66596 #define TXIQCAL_STATUS_B1__READ                                     0x00ffffffU
66597
66598 #endif /* __TXIQCAL_STATUS_B1_MACRO__ */
66599
66600
66601 /* macros for bb_reg_block.bb_sm1_reg_map.BB_txiqcal_status_b1 */
66602 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_TXIQCAL_STATUS_B1__NUM          1
66603
66604 /* macros for bb_reg_block.bb_sm1_reg_map.BB_dummy_sm1 */
66605 #define INST_BB_REG_BLOCK__BB_SM1_REG_MAP__BB_DUMMY_SM1__NUM                  1
66606
66607 /* macros for BlueprintGlobalNameSpace::dummy */
66608 #ifndef __DUMMY_MACRO__
66609 #define __DUMMY_MACRO__
66610
66611 /* macros for field dummy */
66612 #define DUMMY__DUMMY__SHIFT                                                   0
66613 #define DUMMY__DUMMY__WIDTH                                                   1
66614 #define DUMMY__DUMMY__MASK                                          0x00000001U
66615 #define DUMMY__DUMMY__READ(src)                  (u_int32_t)(src) & 0x00000001U
66616 #define DUMMY__DUMMY__SET(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(1)
66617 #define DUMMY__DUMMY__CLR(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(0)
66618 #define DUMMY__TYPE                                                   u_int32_t
66619 #define DUMMY__READ                                                 0x00000001U
66620
66621 #endif /* __DUMMY_MACRO__ */
66622
66623
66624 /* macros for bb_reg_block.bb_chn2_reg_map.BB_dummy_DONOTACCESS2 */
66625 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_DUMMY_DONOTACCESS2__NUM        1
66626
66627 /* macros for BlueprintGlobalNameSpace::ext_chan_pwr_thr_2_b2 */
66628 #ifndef __EXT_CHAN_PWR_THR_2_B2_MACRO__
66629 #define __EXT_CHAN_PWR_THR_2_B2_MACRO__
66630
66631 /* macros for field cf_maxCCApwr_ext_2 */
66632 #define EXT_CHAN_PWR_THR_2_B2__CF_MAXCCAPWR_EXT_2__SHIFT                      0
66633 #define EXT_CHAN_PWR_THR_2_B2__CF_MAXCCAPWR_EXT_2__WIDTH                      9
66634 #define EXT_CHAN_PWR_THR_2_B2__CF_MAXCCAPWR_EXT_2__MASK             0x000001ffU
66635 #define EXT_CHAN_PWR_THR_2_B2__CF_MAXCCAPWR_EXT_2__READ(src) \
66636                     (u_int32_t)(src)\
66637                     & 0x000001ffU
66638 #define EXT_CHAN_PWR_THR_2_B2__CF_MAXCCAPWR_EXT_2__WRITE(src) \
66639                     ((u_int32_t)(src)\
66640                     & 0x000001ffU)
66641 #define EXT_CHAN_PWR_THR_2_B2__CF_MAXCCAPWR_EXT_2__MODIFY(dst, src) \
66642                     (dst) = ((dst) &\
66643                     ~0x000001ffU) | ((u_int32_t)(src) &\
66644                     0x000001ffU)
66645 #define EXT_CHAN_PWR_THR_2_B2__CF_MAXCCAPWR_EXT_2__VERIFY(src) \
66646                     (!(((u_int32_t)(src)\
66647                     & ~0x000001ffU)))
66648
66649 /* macros for field minCCApwr_ext_2 */
66650 #define EXT_CHAN_PWR_THR_2_B2__MINCCAPWR_EXT_2__SHIFT                        16
66651 #define EXT_CHAN_PWR_THR_2_B2__MINCCAPWR_EXT_2__WIDTH                         9
66652 #define EXT_CHAN_PWR_THR_2_B2__MINCCAPWR_EXT_2__MASK                0x01ff0000U
66653 #define EXT_CHAN_PWR_THR_2_B2__MINCCAPWR_EXT_2__READ(src) \
66654                     (((u_int32_t)(src)\
66655                     & 0x01ff0000U) >> 16)
66656 #define EXT_CHAN_PWR_THR_2_B2__TYPE                                   u_int32_t
66657 #define EXT_CHAN_PWR_THR_2_B2__READ                                 0x01ff01ffU
66658 #define EXT_CHAN_PWR_THR_2_B2__WRITE                                0x01ff01ffU
66659
66660 #endif /* __EXT_CHAN_PWR_THR_2_B2_MACRO__ */
66661
66662
66663 /* macros for bb_reg_block.bb_chn2_reg_map.BB_ext_chan_pwr_thr_2_b2 */
66664 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_EXT_CHAN_PWR_THR_2_B2__NUM     1
66665
66666 /* macros for BlueprintGlobalNameSpace::spur_report_b2 */
66667 #ifndef __SPUR_REPORT_B2_MACRO__
66668 #define __SPUR_REPORT_B2_MACRO__
66669
66670 /* macros for field spur_est_i_2 */
66671 #define SPUR_REPORT_B2__SPUR_EST_I_2__SHIFT                                   0
66672 #define SPUR_REPORT_B2__SPUR_EST_I_2__WIDTH                                   8
66673 #define SPUR_REPORT_B2__SPUR_EST_I_2__MASK                          0x000000ffU
66674 #define SPUR_REPORT_B2__SPUR_EST_I_2__READ(src)  (u_int32_t)(src) & 0x000000ffU
66675
66676 /* macros for field spur_est_q_2 */
66677 #define SPUR_REPORT_B2__SPUR_EST_Q_2__SHIFT                                   8
66678 #define SPUR_REPORT_B2__SPUR_EST_Q_2__WIDTH                                   8
66679 #define SPUR_REPORT_B2__SPUR_EST_Q_2__MASK                          0x0000ff00U
66680 #define SPUR_REPORT_B2__SPUR_EST_Q_2__READ(src) \
66681                     (((u_int32_t)(src)\
66682                     & 0x0000ff00U) >> 8)
66683
66684 /* macros for field power_with_spur_removed_2 */
66685 #define SPUR_REPORT_B2__POWER_WITH_SPUR_REMOVED_2__SHIFT                     16
66686 #define SPUR_REPORT_B2__POWER_WITH_SPUR_REMOVED_2__WIDTH                     16
66687 #define SPUR_REPORT_B2__POWER_WITH_SPUR_REMOVED_2__MASK             0xffff0000U
66688 #define SPUR_REPORT_B2__POWER_WITH_SPUR_REMOVED_2__READ(src) \
66689                     (((u_int32_t)(src)\
66690                     & 0xffff0000U) >> 16)
66691 #define SPUR_REPORT_B2__TYPE                                          u_int32_t
66692 #define SPUR_REPORT_B2__READ                                        0xffffffffU
66693
66694 #endif /* __SPUR_REPORT_B2_MACRO__ */
66695
66696
66697 /* macros for bb_reg_block.bb_chn2_reg_map.BB_spur_report_b2 */
66698 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_SPUR_REPORT_B2__NUM            1
66699
66700 /* macros for BlueprintGlobalNameSpace::iq_adc_meas_0_b2 */
66701 #ifndef __IQ_ADC_MEAS_0_B2_MACRO__
66702 #define __IQ_ADC_MEAS_0_B2_MACRO__
66703
66704 /* macros for field gain_dc_iq_cal_meas_0_2 */
66705 #define IQ_ADC_MEAS_0_B2__GAIN_DC_IQ_CAL_MEAS_0_2__SHIFT                      0
66706 #define IQ_ADC_MEAS_0_B2__GAIN_DC_IQ_CAL_MEAS_0_2__WIDTH                     32
66707 #define IQ_ADC_MEAS_0_B2__GAIN_DC_IQ_CAL_MEAS_0_2__MASK             0xffffffffU
66708 #define IQ_ADC_MEAS_0_B2__GAIN_DC_IQ_CAL_MEAS_0_2__READ(src) \
66709                     (u_int32_t)(src)\
66710                     & 0xffffffffU
66711 #define IQ_ADC_MEAS_0_B2__TYPE                                        u_int32_t
66712 #define IQ_ADC_MEAS_0_B2__READ                                      0xffffffffU
66713
66714 #endif /* __IQ_ADC_MEAS_0_B2_MACRO__ */
66715
66716
66717 /* macros for bb_reg_block.bb_chn2_reg_map.BB_iq_adc_meas_0_b2 */
66718 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_IQ_ADC_MEAS_0_B2__NUM          1
66719
66720 /* macros for BlueprintGlobalNameSpace::iq_adc_meas_1_b2 */
66721 #ifndef __IQ_ADC_MEAS_1_B2_MACRO__
66722 #define __IQ_ADC_MEAS_1_B2_MACRO__
66723
66724 /* macros for field gain_dc_iq_cal_meas_1_2 */
66725 #define IQ_ADC_MEAS_1_B2__GAIN_DC_IQ_CAL_MEAS_1_2__SHIFT                      0
66726 #define IQ_ADC_MEAS_1_B2__GAIN_DC_IQ_CAL_MEAS_1_2__WIDTH                     32
66727 #define IQ_ADC_MEAS_1_B2__GAIN_DC_IQ_CAL_MEAS_1_2__MASK             0xffffffffU
66728 #define IQ_ADC_MEAS_1_B2__GAIN_DC_IQ_CAL_MEAS_1_2__READ(src) \
66729                     (u_int32_t)(src)\
66730                     & 0xffffffffU
66731 #define IQ_ADC_MEAS_1_B2__TYPE                                        u_int32_t
66732 #define IQ_ADC_MEAS_1_B2__READ                                      0xffffffffU
66733
66734 #endif /* __IQ_ADC_MEAS_1_B2_MACRO__ */
66735
66736
66737 /* macros for bb_reg_block.bb_chn2_reg_map.BB_iq_adc_meas_1_b2 */
66738 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_IQ_ADC_MEAS_1_B2__NUM          1
66739
66740 /* macros for BlueprintGlobalNameSpace::iq_adc_meas_2_b2 */
66741 #ifndef __IQ_ADC_MEAS_2_B2_MACRO__
66742 #define __IQ_ADC_MEAS_2_B2_MACRO__
66743
66744 /* macros for field gain_dc_iq_cal_meas_2_2 */
66745 #define IQ_ADC_MEAS_2_B2__GAIN_DC_IQ_CAL_MEAS_2_2__SHIFT                      0
66746 #define IQ_ADC_MEAS_2_B2__GAIN_DC_IQ_CAL_MEAS_2_2__WIDTH                     32
66747 #define IQ_ADC_MEAS_2_B2__GAIN_DC_IQ_CAL_MEAS_2_2__MASK             0xffffffffU
66748 #define IQ_ADC_MEAS_2_B2__GAIN_DC_IQ_CAL_MEAS_2_2__READ(src) \
66749                     (u_int32_t)(src)\
66750                     & 0xffffffffU
66751 #define IQ_ADC_MEAS_2_B2__TYPE                                        u_int32_t
66752 #define IQ_ADC_MEAS_2_B2__READ                                      0xffffffffU
66753
66754 #endif /* __IQ_ADC_MEAS_2_B2_MACRO__ */
66755
66756
66757 /* macros for bb_reg_block.bb_chn2_reg_map.BB_iq_adc_meas_2_b2 */
66758 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_IQ_ADC_MEAS_2_B2__NUM          1
66759
66760 /* macros for BlueprintGlobalNameSpace::iq_adc_meas_3_b2 */
66761 #ifndef __IQ_ADC_MEAS_3_B2_MACRO__
66762 #define __IQ_ADC_MEAS_3_B2_MACRO__
66763
66764 /* macros for field gain_dc_iq_cal_meas_3_2 */
66765 #define IQ_ADC_MEAS_3_B2__GAIN_DC_IQ_CAL_MEAS_3_2__SHIFT                      0
66766 #define IQ_ADC_MEAS_3_B2__GAIN_DC_IQ_CAL_MEAS_3_2__WIDTH                     32
66767 #define IQ_ADC_MEAS_3_B2__GAIN_DC_IQ_CAL_MEAS_3_2__MASK             0xffffffffU
66768 #define IQ_ADC_MEAS_3_B2__GAIN_DC_IQ_CAL_MEAS_3_2__READ(src) \
66769                     (u_int32_t)(src)\
66770                     & 0xffffffffU
66771 #define IQ_ADC_MEAS_3_B2__TYPE                                        u_int32_t
66772 #define IQ_ADC_MEAS_3_B2__READ                                      0xffffffffU
66773
66774 #endif /* __IQ_ADC_MEAS_3_B2_MACRO__ */
66775
66776
66777 /* macros for bb_reg_block.bb_chn2_reg_map.BB_iq_adc_meas_3_b2 */
66778 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_IQ_ADC_MEAS_3_B2__NUM          1
66779
66780 /* macros for BlueprintGlobalNameSpace::tx_phase_ramp_b2 */
66781 #ifndef __TX_PHASE_RAMP_B2_MACRO__
66782 #define __TX_PHASE_RAMP_B2_MACRO__
66783
66784 /* macros for field cf_phase_ramp_enable_2 */
66785 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_ENABLE_2__SHIFT                       0
66786 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_ENABLE_2__WIDTH                       1
66787 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_ENABLE_2__MASK              0x00000001U
66788 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_ENABLE_2__READ(src) \
66789                     (u_int32_t)(src)\
66790                     & 0x00000001U
66791 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_ENABLE_2__WRITE(src) \
66792                     ((u_int32_t)(src)\
66793                     & 0x00000001U)
66794 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_ENABLE_2__MODIFY(dst, src) \
66795                     (dst) = ((dst) &\
66796                     ~0x00000001U) | ((u_int32_t)(src) &\
66797                     0x00000001U)
66798 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_ENABLE_2__VERIFY(src) \
66799                     (!(((u_int32_t)(src)\
66800                     & ~0x00000001U)))
66801 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_ENABLE_2__SET(dst) \
66802                     (dst) = ((dst) &\
66803                     ~0x00000001U) | (u_int32_t)(1)
66804 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_ENABLE_2__CLR(dst) \
66805                     (dst) = ((dst) &\
66806                     ~0x00000001U) | (u_int32_t)(0)
66807
66808 /* macros for field cf_phase_ramp_bias_2 */
66809 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_BIAS_2__SHIFT                         1
66810 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_BIAS_2__WIDTH                         6
66811 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_BIAS_2__MASK                0x0000007eU
66812 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_BIAS_2__READ(src) \
66813                     (((u_int32_t)(src)\
66814                     & 0x0000007eU) >> 1)
66815 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_BIAS_2__WRITE(src) \
66816                     (((u_int32_t)(src)\
66817                     << 1) & 0x0000007eU)
66818 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_BIAS_2__MODIFY(dst, src) \
66819                     (dst) = ((dst) &\
66820                     ~0x0000007eU) | (((u_int32_t)(src) <<\
66821                     1) & 0x0000007eU)
66822 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_BIAS_2__VERIFY(src) \
66823                     (!((((u_int32_t)(src)\
66824                     << 1) & ~0x0000007eU)))
66825
66826 /* macros for field cf_phase_ramp_init_2 */
66827 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_INIT_2__SHIFT                         7
66828 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_INIT_2__WIDTH                        10
66829 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_INIT_2__MASK                0x0001ff80U
66830 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_INIT_2__READ(src) \
66831                     (((u_int32_t)(src)\
66832                     & 0x0001ff80U) >> 7)
66833 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_INIT_2__WRITE(src) \
66834                     (((u_int32_t)(src)\
66835                     << 7) & 0x0001ff80U)
66836 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_INIT_2__MODIFY(dst, src) \
66837                     (dst) = ((dst) &\
66838                     ~0x0001ff80U) | (((u_int32_t)(src) <<\
66839                     7) & 0x0001ff80U)
66840 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_INIT_2__VERIFY(src) \
66841                     (!((((u_int32_t)(src)\
66842                     << 7) & ~0x0001ff80U)))
66843
66844 /* macros for field cf_phase_ramp_alpha_2 */
66845 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_ALPHA_2__SHIFT                       17
66846 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_ALPHA_2__WIDTH                        8
66847 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_ALPHA_2__MASK               0x01fe0000U
66848 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_ALPHA_2__READ(src) \
66849                     (((u_int32_t)(src)\
66850                     & 0x01fe0000U) >> 17)
66851 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_ALPHA_2__WRITE(src) \
66852                     (((u_int32_t)(src)\
66853                     << 17) & 0x01fe0000U)
66854 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_ALPHA_2__MODIFY(dst, src) \
66855                     (dst) = ((dst) &\
66856                     ~0x01fe0000U) | (((u_int32_t)(src) <<\
66857                     17) & 0x01fe0000U)
66858 #define TX_PHASE_RAMP_B2__CF_PHASE_RAMP_ALPHA_2__VERIFY(src) \
66859                     (!((((u_int32_t)(src)\
66860                     << 17) & ~0x01fe0000U)))
66861 #define TX_PHASE_RAMP_B2__TYPE                                        u_int32_t
66862 #define TX_PHASE_RAMP_B2__READ                                      0x01ffffffU
66863 #define TX_PHASE_RAMP_B2__WRITE                                     0x01ffffffU
66864
66865 #endif /* __TX_PHASE_RAMP_B2_MACRO__ */
66866
66867
66868 /* macros for bb_reg_block.bb_chn2_reg_map.BB_tx_phase_ramp_b2 */
66869 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_TX_PHASE_RAMP_B2__NUM          1
66870
66871 /* macros for BlueprintGlobalNameSpace::adc_gain_dc_corr_b2 */
66872 #ifndef __ADC_GAIN_DC_CORR_B2_MACRO__
66873 #define __ADC_GAIN_DC_CORR_B2_MACRO__
66874
66875 /* macros for field adc_gain_corr_q_coeff_2 */
66876 #define ADC_GAIN_DC_CORR_B2__ADC_GAIN_CORR_Q_COEFF_2__SHIFT                   0
66877 #define ADC_GAIN_DC_CORR_B2__ADC_GAIN_CORR_Q_COEFF_2__WIDTH                   6
66878 #define ADC_GAIN_DC_CORR_B2__ADC_GAIN_CORR_Q_COEFF_2__MASK          0x0000003fU
66879 #define ADC_GAIN_DC_CORR_B2__ADC_GAIN_CORR_Q_COEFF_2__READ(src) \
66880                     (u_int32_t)(src)\
66881                     & 0x0000003fU
66882 #define ADC_GAIN_DC_CORR_B2__ADC_GAIN_CORR_Q_COEFF_2__WRITE(src) \
66883                     ((u_int32_t)(src)\
66884                     & 0x0000003fU)
66885 #define ADC_GAIN_DC_CORR_B2__ADC_GAIN_CORR_Q_COEFF_2__MODIFY(dst, src) \
66886                     (dst) = ((dst) &\
66887                     ~0x0000003fU) | ((u_int32_t)(src) &\
66888                     0x0000003fU)
66889 #define ADC_GAIN_DC_CORR_B2__ADC_GAIN_CORR_Q_COEFF_2__VERIFY(src) \
66890                     (!(((u_int32_t)(src)\
66891                     & ~0x0000003fU)))
66892
66893 /* macros for field adc_gain_corr_i_coeff_2 */
66894 #define ADC_GAIN_DC_CORR_B2__ADC_GAIN_CORR_I_COEFF_2__SHIFT                   6
66895 #define ADC_GAIN_DC_CORR_B2__ADC_GAIN_CORR_I_COEFF_2__WIDTH                   6
66896 #define ADC_GAIN_DC_CORR_B2__ADC_GAIN_CORR_I_COEFF_2__MASK          0x00000fc0U
66897 #define ADC_GAIN_DC_CORR_B2__ADC_GAIN_CORR_I_COEFF_2__READ(src) \
66898                     (((u_int32_t)(src)\
66899                     & 0x00000fc0U) >> 6)
66900 #define ADC_GAIN_DC_CORR_B2__ADC_GAIN_CORR_I_COEFF_2__WRITE(src) \
66901                     (((u_int32_t)(src)\
66902                     << 6) & 0x00000fc0U)
66903 #define ADC_GAIN_DC_CORR_B2__ADC_GAIN_CORR_I_COEFF_2__MODIFY(dst, src) \
66904                     (dst) = ((dst) &\
66905                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
66906                     6) & 0x00000fc0U)
66907 #define ADC_GAIN_DC_CORR_B2__ADC_GAIN_CORR_I_COEFF_2__VERIFY(src) \
66908                     (!((((u_int32_t)(src)\
66909                     << 6) & ~0x00000fc0U)))
66910
66911 /* macros for field adc_dc_corr_q_coeff_2 */
66912 #define ADC_GAIN_DC_CORR_B2__ADC_DC_CORR_Q_COEFF_2__SHIFT                    12
66913 #define ADC_GAIN_DC_CORR_B2__ADC_DC_CORR_Q_COEFF_2__WIDTH                     9
66914 #define ADC_GAIN_DC_CORR_B2__ADC_DC_CORR_Q_COEFF_2__MASK            0x001ff000U
66915 #define ADC_GAIN_DC_CORR_B2__ADC_DC_CORR_Q_COEFF_2__READ(src) \
66916                     (((u_int32_t)(src)\
66917                     & 0x001ff000U) >> 12)
66918 #define ADC_GAIN_DC_CORR_B2__ADC_DC_CORR_Q_COEFF_2__WRITE(src) \
66919                     (((u_int32_t)(src)\
66920                     << 12) & 0x001ff000U)
66921 #define ADC_GAIN_DC_CORR_B2__ADC_DC_CORR_Q_COEFF_2__MODIFY(dst, src) \
66922                     (dst) = ((dst) &\
66923                     ~0x001ff000U) | (((u_int32_t)(src) <<\
66924                     12) & 0x001ff000U)
66925 #define ADC_GAIN_DC_CORR_B2__ADC_DC_CORR_Q_COEFF_2__VERIFY(src) \
66926                     (!((((u_int32_t)(src)\
66927                     << 12) & ~0x001ff000U)))
66928
66929 /* macros for field adc_dc_corr_i_coeff_2 */
66930 #define ADC_GAIN_DC_CORR_B2__ADC_DC_CORR_I_COEFF_2__SHIFT                    21
66931 #define ADC_GAIN_DC_CORR_B2__ADC_DC_CORR_I_COEFF_2__WIDTH                     9
66932 #define ADC_GAIN_DC_CORR_B2__ADC_DC_CORR_I_COEFF_2__MASK            0x3fe00000U
66933 #define ADC_GAIN_DC_CORR_B2__ADC_DC_CORR_I_COEFF_2__READ(src) \
66934                     (((u_int32_t)(src)\
66935                     & 0x3fe00000U) >> 21)
66936 #define ADC_GAIN_DC_CORR_B2__ADC_DC_CORR_I_COEFF_2__WRITE(src) \
66937                     (((u_int32_t)(src)\
66938                     << 21) & 0x3fe00000U)
66939 #define ADC_GAIN_DC_CORR_B2__ADC_DC_CORR_I_COEFF_2__MODIFY(dst, src) \
66940                     (dst) = ((dst) &\
66941                     ~0x3fe00000U) | (((u_int32_t)(src) <<\
66942                     21) & 0x3fe00000U)
66943 #define ADC_GAIN_DC_CORR_B2__ADC_DC_CORR_I_COEFF_2__VERIFY(src) \
66944                     (!((((u_int32_t)(src)\
66945                     << 21) & ~0x3fe00000U)))
66946 #define ADC_GAIN_DC_CORR_B2__TYPE                                     u_int32_t
66947 #define ADC_GAIN_DC_CORR_B2__READ                                   0x3fffffffU
66948 #define ADC_GAIN_DC_CORR_B2__WRITE                                  0x3fffffffU
66949
66950 #endif /* __ADC_GAIN_DC_CORR_B2_MACRO__ */
66951
66952
66953 /* macros for bb_reg_block.bb_chn2_reg_map.BB_adc_gain_dc_corr_b2 */
66954 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_ADC_GAIN_DC_CORR_B2__NUM       1
66955
66956 /* macros for BlueprintGlobalNameSpace::rx_iq_corr_b2 */
66957 #ifndef __RX_IQ_CORR_B2_MACRO__
66958 #define __RX_IQ_CORR_B2_MACRO__
66959
66960 /* macros for field rx_iqcorr_q_q_coff_2 */
66961 #define RX_IQ_CORR_B2__RX_IQCORR_Q_Q_COFF_2__SHIFT                            0
66962 #define RX_IQ_CORR_B2__RX_IQCORR_Q_Q_COFF_2__WIDTH                            7
66963 #define RX_IQ_CORR_B2__RX_IQCORR_Q_Q_COFF_2__MASK                   0x0000007fU
66964 #define RX_IQ_CORR_B2__RX_IQCORR_Q_Q_COFF_2__READ(src) \
66965                     (u_int32_t)(src)\
66966                     & 0x0000007fU
66967 #define RX_IQ_CORR_B2__RX_IQCORR_Q_Q_COFF_2__WRITE(src) \
66968                     ((u_int32_t)(src)\
66969                     & 0x0000007fU)
66970 #define RX_IQ_CORR_B2__RX_IQCORR_Q_Q_COFF_2__MODIFY(dst, src) \
66971                     (dst) = ((dst) &\
66972                     ~0x0000007fU) | ((u_int32_t)(src) &\
66973                     0x0000007fU)
66974 #define RX_IQ_CORR_B2__RX_IQCORR_Q_Q_COFF_2__VERIFY(src) \
66975                     (!(((u_int32_t)(src)\
66976                     & ~0x0000007fU)))
66977
66978 /* macros for field rx_iqcorr_q_i_coff_2 */
66979 #define RX_IQ_CORR_B2__RX_IQCORR_Q_I_COFF_2__SHIFT                            7
66980 #define RX_IQ_CORR_B2__RX_IQCORR_Q_I_COFF_2__WIDTH                            7
66981 #define RX_IQ_CORR_B2__RX_IQCORR_Q_I_COFF_2__MASK                   0x00003f80U
66982 #define RX_IQ_CORR_B2__RX_IQCORR_Q_I_COFF_2__READ(src) \
66983                     (((u_int32_t)(src)\
66984                     & 0x00003f80U) >> 7)
66985 #define RX_IQ_CORR_B2__RX_IQCORR_Q_I_COFF_2__WRITE(src) \
66986                     (((u_int32_t)(src)\
66987                     << 7) & 0x00003f80U)
66988 #define RX_IQ_CORR_B2__RX_IQCORR_Q_I_COFF_2__MODIFY(dst, src) \
66989                     (dst) = ((dst) &\
66990                     ~0x00003f80U) | (((u_int32_t)(src) <<\
66991                     7) & 0x00003f80U)
66992 #define RX_IQ_CORR_B2__RX_IQCORR_Q_I_COFF_2__VERIFY(src) \
66993                     (!((((u_int32_t)(src)\
66994                     << 7) & ~0x00003f80U)))
66995
66996 /* macros for field loopback_iqcorr_q_q_coff_2 */
66997 #define RX_IQ_CORR_B2__LOOPBACK_IQCORR_Q_Q_COFF_2__SHIFT                     15
66998 #define RX_IQ_CORR_B2__LOOPBACK_IQCORR_Q_Q_COFF_2__WIDTH                      7
66999 #define RX_IQ_CORR_B2__LOOPBACK_IQCORR_Q_Q_COFF_2__MASK             0x003f8000U
67000 #define RX_IQ_CORR_B2__LOOPBACK_IQCORR_Q_Q_COFF_2__READ(src) \
67001                     (((u_int32_t)(src)\
67002                     & 0x003f8000U) >> 15)
67003 #define RX_IQ_CORR_B2__LOOPBACK_IQCORR_Q_Q_COFF_2__WRITE(src) \
67004                     (((u_int32_t)(src)\
67005                     << 15) & 0x003f8000U)
67006 #define RX_IQ_CORR_B2__LOOPBACK_IQCORR_Q_Q_COFF_2__MODIFY(dst, src) \
67007                     (dst) = ((dst) &\
67008                     ~0x003f8000U) | (((u_int32_t)(src) <<\
67009                     15) & 0x003f8000U)
67010 #define RX_IQ_CORR_B2__LOOPBACK_IQCORR_Q_Q_COFF_2__VERIFY(src) \
67011                     (!((((u_int32_t)(src)\
67012                     << 15) & ~0x003f8000U)))
67013
67014 /* macros for field loopback_iqcorr_q_i_coff_2 */
67015 #define RX_IQ_CORR_B2__LOOPBACK_IQCORR_Q_I_COFF_2__SHIFT                     22
67016 #define RX_IQ_CORR_B2__LOOPBACK_IQCORR_Q_I_COFF_2__WIDTH                      7
67017 #define RX_IQ_CORR_B2__LOOPBACK_IQCORR_Q_I_COFF_2__MASK             0x1fc00000U
67018 #define RX_IQ_CORR_B2__LOOPBACK_IQCORR_Q_I_COFF_2__READ(src) \
67019                     (((u_int32_t)(src)\
67020                     & 0x1fc00000U) >> 22)
67021 #define RX_IQ_CORR_B2__LOOPBACK_IQCORR_Q_I_COFF_2__WRITE(src) \
67022                     (((u_int32_t)(src)\
67023                     << 22) & 0x1fc00000U)
67024 #define RX_IQ_CORR_B2__LOOPBACK_IQCORR_Q_I_COFF_2__MODIFY(dst, src) \
67025                     (dst) = ((dst) &\
67026                     ~0x1fc00000U) | (((u_int32_t)(src) <<\
67027                     22) & 0x1fc00000U)
67028 #define RX_IQ_CORR_B2__LOOPBACK_IQCORR_Q_I_COFF_2__VERIFY(src) \
67029                     (!((((u_int32_t)(src)\
67030                     << 22) & ~0x1fc00000U)))
67031 #define RX_IQ_CORR_B2__TYPE                                           u_int32_t
67032 #define RX_IQ_CORR_B2__READ                                         0x1fffbfffU
67033 #define RX_IQ_CORR_B2__WRITE                                        0x1fffbfffU
67034
67035 #endif /* __RX_IQ_CORR_B2_MACRO__ */
67036
67037
67038 /* macros for bb_reg_block.bb_chn2_reg_map.BB_rx_iq_corr_b2 */
67039 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_RX_IQ_CORR_B2__NUM             1
67040
67041 /* macros for BlueprintGlobalNameSpace::paprd_ctrl0_b2 */
67042 #ifndef __PAPRD_CTRL0_B2_MACRO__
67043 #define __PAPRD_CTRL0_B2_MACRO__
67044
67045 /* macros for field paprd_enable_2 */
67046 #define PAPRD_CTRL0_B2__PAPRD_ENABLE_2__SHIFT                                 0
67047 #define PAPRD_CTRL0_B2__PAPRD_ENABLE_2__WIDTH                                 1
67048 #define PAPRD_CTRL0_B2__PAPRD_ENABLE_2__MASK                        0x00000001U
67049 #define PAPRD_CTRL0_B2__PAPRD_ENABLE_2__READ(src) \
67050                     (u_int32_t)(src)\
67051                     & 0x00000001U
67052 #define PAPRD_CTRL0_B2__PAPRD_ENABLE_2__WRITE(src) \
67053                     ((u_int32_t)(src)\
67054                     & 0x00000001U)
67055 #define PAPRD_CTRL0_B2__PAPRD_ENABLE_2__MODIFY(dst, src) \
67056                     (dst) = ((dst) &\
67057                     ~0x00000001U) | ((u_int32_t)(src) &\
67058                     0x00000001U)
67059 #define PAPRD_CTRL0_B2__PAPRD_ENABLE_2__VERIFY(src) \
67060                     (!(((u_int32_t)(src)\
67061                     & ~0x00000001U)))
67062 #define PAPRD_CTRL0_B2__PAPRD_ENABLE_2__SET(dst) \
67063                     (dst) = ((dst) &\
67064                     ~0x00000001U) | (u_int32_t)(1)
67065 #define PAPRD_CTRL0_B2__PAPRD_ENABLE_2__CLR(dst) \
67066                     (dst) = ((dst) &\
67067                     ~0x00000001U) | (u_int32_t)(0)
67068
67069 /* macros for field paprd_adaptive_use_single_table_2 */
67070 #define PAPRD_CTRL0_B2__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_2__SHIFT              1
67071 #define PAPRD_CTRL0_B2__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_2__WIDTH              1
67072 #define PAPRD_CTRL0_B2__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_2__MASK     0x00000002U
67073 #define PAPRD_CTRL0_B2__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_2__READ(src) \
67074                     (((u_int32_t)(src)\
67075                     & 0x00000002U) >> 1)
67076 #define PAPRD_CTRL0_B2__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_2__WRITE(src) \
67077                     (((u_int32_t)(src)\
67078                     << 1) & 0x00000002U)
67079 #define PAPRD_CTRL0_B2__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_2__MODIFY(dst, src) \
67080                     (dst) = ((dst) &\
67081                     ~0x00000002U) | (((u_int32_t)(src) <<\
67082                     1) & 0x00000002U)
67083 #define PAPRD_CTRL0_B2__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_2__VERIFY(src) \
67084                     (!((((u_int32_t)(src)\
67085                     << 1) & ~0x00000002U)))
67086 #define PAPRD_CTRL0_B2__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_2__SET(dst) \
67087                     (dst) = ((dst) &\
67088                     ~0x00000002U) | ((u_int32_t)(1) << 1)
67089 #define PAPRD_CTRL0_B2__PAPRD_ADAPTIVE_USE_SINGLE_TABLE_2__CLR(dst) \
67090                     (dst) = ((dst) &\
67091                     ~0x00000002U) | ((u_int32_t)(0) << 1)
67092
67093 /* macros for field paprd_valid_gain_2 */
67094 #define PAPRD_CTRL0_B2__PAPRD_VALID_GAIN_2__SHIFT                             2
67095 #define PAPRD_CTRL0_B2__PAPRD_VALID_GAIN_2__WIDTH                            25
67096 #define PAPRD_CTRL0_B2__PAPRD_VALID_GAIN_2__MASK                    0x07fffffcU
67097 #define PAPRD_CTRL0_B2__PAPRD_VALID_GAIN_2__READ(src) \
67098                     (((u_int32_t)(src)\
67099                     & 0x07fffffcU) >> 2)
67100 #define PAPRD_CTRL0_B2__PAPRD_VALID_GAIN_2__WRITE(src) \
67101                     (((u_int32_t)(src)\
67102                     << 2) & 0x07fffffcU)
67103 #define PAPRD_CTRL0_B2__PAPRD_VALID_GAIN_2__MODIFY(dst, src) \
67104                     (dst) = ((dst) &\
67105                     ~0x07fffffcU) | (((u_int32_t)(src) <<\
67106                     2) & 0x07fffffcU)
67107 #define PAPRD_CTRL0_B2__PAPRD_VALID_GAIN_2__VERIFY(src) \
67108                     (!((((u_int32_t)(src)\
67109                     << 2) & ~0x07fffffcU)))
67110
67111 /* macros for field paprd_mag_thrsh_2 */
67112 #define PAPRD_CTRL0_B2__PAPRD_MAG_THRSH_2__SHIFT                             27
67113 #define PAPRD_CTRL0_B2__PAPRD_MAG_THRSH_2__WIDTH                              5
67114 #define PAPRD_CTRL0_B2__PAPRD_MAG_THRSH_2__MASK                     0xf8000000U
67115 #define PAPRD_CTRL0_B2__PAPRD_MAG_THRSH_2__READ(src) \
67116                     (((u_int32_t)(src)\
67117                     & 0xf8000000U) >> 27)
67118 #define PAPRD_CTRL0_B2__PAPRD_MAG_THRSH_2__WRITE(src) \
67119                     (((u_int32_t)(src)\
67120                     << 27) & 0xf8000000U)
67121 #define PAPRD_CTRL0_B2__PAPRD_MAG_THRSH_2__MODIFY(dst, src) \
67122                     (dst) = ((dst) &\
67123                     ~0xf8000000U) | (((u_int32_t)(src) <<\
67124                     27) & 0xf8000000U)
67125 #define PAPRD_CTRL0_B2__PAPRD_MAG_THRSH_2__VERIFY(src) \
67126                     (!((((u_int32_t)(src)\
67127                     << 27) & ~0xf8000000U)))
67128 #define PAPRD_CTRL0_B2__TYPE                                          u_int32_t
67129 #define PAPRD_CTRL0_B2__READ                                        0xffffffffU
67130 #define PAPRD_CTRL0_B2__WRITE                                       0xffffffffU
67131
67132 #endif /* __PAPRD_CTRL0_B2_MACRO__ */
67133
67134
67135 /* macros for bb_reg_block.bb_chn2_reg_map.BB_paprd_ctrl0_b2 */
67136 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_PAPRD_CTRL0_B2__NUM            1
67137
67138 /* macros for BlueprintGlobalNameSpace::paprd_ctrl1_b2 */
67139 #ifndef __PAPRD_CTRL1_B2_MACRO__
67140 #define __PAPRD_CTRL1_B2_MACRO__
67141
67142 /* macros for field paprd_adaptive_scaling_enable_2 */
67143 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_SCALING_ENABLE_2__SHIFT                0
67144 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_SCALING_ENABLE_2__WIDTH                1
67145 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_SCALING_ENABLE_2__MASK       0x00000001U
67146 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_SCALING_ENABLE_2__READ(src) \
67147                     (u_int32_t)(src)\
67148                     & 0x00000001U
67149 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_SCALING_ENABLE_2__WRITE(src) \
67150                     ((u_int32_t)(src)\
67151                     & 0x00000001U)
67152 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_SCALING_ENABLE_2__MODIFY(dst, src) \
67153                     (dst) = ((dst) &\
67154                     ~0x00000001U) | ((u_int32_t)(src) &\
67155                     0x00000001U)
67156 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_SCALING_ENABLE_2__VERIFY(src) \
67157                     (!(((u_int32_t)(src)\
67158                     & ~0x00000001U)))
67159 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_SCALING_ENABLE_2__SET(dst) \
67160                     (dst) = ((dst) &\
67161                     ~0x00000001U) | (u_int32_t)(1)
67162 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_SCALING_ENABLE_2__CLR(dst) \
67163                     (dst) = ((dst) &\
67164                     ~0x00000001U) | (u_int32_t)(0)
67165
67166 /* macros for field paprd_adaptive_am2am_enable_2 */
67167 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_AM2AM_ENABLE_2__SHIFT                  1
67168 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_AM2AM_ENABLE_2__WIDTH                  1
67169 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_AM2AM_ENABLE_2__MASK         0x00000002U
67170 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_AM2AM_ENABLE_2__READ(src) \
67171                     (((u_int32_t)(src)\
67172                     & 0x00000002U) >> 1)
67173 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_AM2AM_ENABLE_2__WRITE(src) \
67174                     (((u_int32_t)(src)\
67175                     << 1) & 0x00000002U)
67176 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_AM2AM_ENABLE_2__MODIFY(dst, src) \
67177                     (dst) = ((dst) &\
67178                     ~0x00000002U) | (((u_int32_t)(src) <<\
67179                     1) & 0x00000002U)
67180 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_AM2AM_ENABLE_2__VERIFY(src) \
67181                     (!((((u_int32_t)(src)\
67182                     << 1) & ~0x00000002U)))
67183 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_AM2AM_ENABLE_2__SET(dst) \
67184                     (dst) = ((dst) &\
67185                     ~0x00000002U) | ((u_int32_t)(1) << 1)
67186 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_AM2AM_ENABLE_2__CLR(dst) \
67187                     (dst) = ((dst) &\
67188                     ~0x00000002U) | ((u_int32_t)(0) << 1)
67189
67190 /* macros for field paprd_adaptive_am2pm_enable_2 */
67191 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_AM2PM_ENABLE_2__SHIFT                  2
67192 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_AM2PM_ENABLE_2__WIDTH                  1
67193 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_AM2PM_ENABLE_2__MASK         0x00000004U
67194 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_AM2PM_ENABLE_2__READ(src) \
67195                     (((u_int32_t)(src)\
67196                     & 0x00000004U) >> 2)
67197 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_AM2PM_ENABLE_2__WRITE(src) \
67198                     (((u_int32_t)(src)\
67199                     << 2) & 0x00000004U)
67200 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_AM2PM_ENABLE_2__MODIFY(dst, src) \
67201                     (dst) = ((dst) &\
67202                     ~0x00000004U) | (((u_int32_t)(src) <<\
67203                     2) & 0x00000004U)
67204 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_AM2PM_ENABLE_2__VERIFY(src) \
67205                     (!((((u_int32_t)(src)\
67206                     << 2) & ~0x00000004U)))
67207 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_AM2PM_ENABLE_2__SET(dst) \
67208                     (dst) = ((dst) &\
67209                     ~0x00000004U) | ((u_int32_t)(1) << 2)
67210 #define PAPRD_CTRL1_B2__PAPRD_ADAPTIVE_AM2PM_ENABLE_2__CLR(dst) \
67211                     (dst) = ((dst) &\
67212                     ~0x00000004U) | ((u_int32_t)(0) << 2)
67213
67214 /* macros for field paprd_power_at_am2am_cal_2 */
67215 #define PAPRD_CTRL1_B2__PAPRD_POWER_AT_AM2AM_CAL_2__SHIFT                     3
67216 #define PAPRD_CTRL1_B2__PAPRD_POWER_AT_AM2AM_CAL_2__WIDTH                     6
67217 #define PAPRD_CTRL1_B2__PAPRD_POWER_AT_AM2AM_CAL_2__MASK            0x000001f8U
67218 #define PAPRD_CTRL1_B2__PAPRD_POWER_AT_AM2AM_CAL_2__READ(src) \
67219                     (((u_int32_t)(src)\
67220                     & 0x000001f8U) >> 3)
67221 #define PAPRD_CTRL1_B2__PAPRD_POWER_AT_AM2AM_CAL_2__WRITE(src) \
67222                     (((u_int32_t)(src)\
67223                     << 3) & 0x000001f8U)
67224 #define PAPRD_CTRL1_B2__PAPRD_POWER_AT_AM2AM_CAL_2__MODIFY(dst, src) \
67225                     (dst) = ((dst) &\
67226                     ~0x000001f8U) | (((u_int32_t)(src) <<\
67227                     3) & 0x000001f8U)
67228 #define PAPRD_CTRL1_B2__PAPRD_POWER_AT_AM2AM_CAL_2__VERIFY(src) \
67229                     (!((((u_int32_t)(src)\
67230                     << 3) & ~0x000001f8U)))
67231
67232 /* macros for field pa_gain_scale_factor_2 */
67233 #define PAPRD_CTRL1_B2__PA_GAIN_SCALE_FACTOR_2__SHIFT                         9
67234 #define PAPRD_CTRL1_B2__PA_GAIN_SCALE_FACTOR_2__WIDTH                         8
67235 #define PAPRD_CTRL1_B2__PA_GAIN_SCALE_FACTOR_2__MASK                0x0001fe00U
67236 #define PAPRD_CTRL1_B2__PA_GAIN_SCALE_FACTOR_2__READ(src) \
67237                     (((u_int32_t)(src)\
67238                     & 0x0001fe00U) >> 9)
67239 #define PAPRD_CTRL1_B2__PA_GAIN_SCALE_FACTOR_2__WRITE(src) \
67240                     (((u_int32_t)(src)\
67241                     << 9) & 0x0001fe00U)
67242 #define PAPRD_CTRL1_B2__PA_GAIN_SCALE_FACTOR_2__MODIFY(dst, src) \
67243                     (dst) = ((dst) &\
67244                     ~0x0001fe00U) | (((u_int32_t)(src) <<\
67245                     9) & 0x0001fe00U)
67246 #define PAPRD_CTRL1_B2__PA_GAIN_SCALE_FACTOR_2__VERIFY(src) \
67247                     (!((((u_int32_t)(src)\
67248                     << 9) & ~0x0001fe00U)))
67249
67250 /* macros for field paprd_mag_scale_factor_2 */
67251 #define PAPRD_CTRL1_B2__PAPRD_MAG_SCALE_FACTOR_2__SHIFT                      17
67252 #define PAPRD_CTRL1_B2__PAPRD_MAG_SCALE_FACTOR_2__WIDTH                      10
67253 #define PAPRD_CTRL1_B2__PAPRD_MAG_SCALE_FACTOR_2__MASK              0x07fe0000U
67254 #define PAPRD_CTRL1_B2__PAPRD_MAG_SCALE_FACTOR_2__READ(src) \
67255                     (((u_int32_t)(src)\
67256                     & 0x07fe0000U) >> 17)
67257 #define PAPRD_CTRL1_B2__PAPRD_MAG_SCALE_FACTOR_2__WRITE(src) \
67258                     (((u_int32_t)(src)\
67259                     << 17) & 0x07fe0000U)
67260 #define PAPRD_CTRL1_B2__PAPRD_MAG_SCALE_FACTOR_2__MODIFY(dst, src) \
67261                     (dst) = ((dst) &\
67262                     ~0x07fe0000U) | (((u_int32_t)(src) <<\
67263                     17) & 0x07fe0000U)
67264 #define PAPRD_CTRL1_B2__PAPRD_MAG_SCALE_FACTOR_2__VERIFY(src) \
67265                     (!((((u_int32_t)(src)\
67266                     << 17) & ~0x07fe0000U)))
67267
67268 /* macros for field paprd_trainer_iandq_sel_2 */
67269 #define PAPRD_CTRL1_B2__PAPRD_TRAINER_IANDQ_SEL_2__SHIFT                     27
67270 #define PAPRD_CTRL1_B2__PAPRD_TRAINER_IANDQ_SEL_2__WIDTH                      1
67271 #define PAPRD_CTRL1_B2__PAPRD_TRAINER_IANDQ_SEL_2__MASK             0x08000000U
67272 #define PAPRD_CTRL1_B2__PAPRD_TRAINER_IANDQ_SEL_2__READ(src) \
67273                     (((u_int32_t)(src)\
67274                     & 0x08000000U) >> 27)
67275 #define PAPRD_CTRL1_B2__PAPRD_TRAINER_IANDQ_SEL_2__WRITE(src) \
67276                     (((u_int32_t)(src)\
67277                     << 27) & 0x08000000U)
67278 #define PAPRD_CTRL1_B2__PAPRD_TRAINER_IANDQ_SEL_2__MODIFY(dst, src) \
67279                     (dst) = ((dst) &\
67280                     ~0x08000000U) | (((u_int32_t)(src) <<\
67281                     27) & 0x08000000U)
67282 #define PAPRD_CTRL1_B2__PAPRD_TRAINER_IANDQ_SEL_2__VERIFY(src) \
67283                     (!((((u_int32_t)(src)\
67284                     << 27) & ~0x08000000U)))
67285 #define PAPRD_CTRL1_B2__PAPRD_TRAINER_IANDQ_SEL_2__SET(dst) \
67286                     (dst) = ((dst) &\
67287                     ~0x08000000U) | ((u_int32_t)(1) << 27)
67288 #define PAPRD_CTRL1_B2__PAPRD_TRAINER_IANDQ_SEL_2__CLR(dst) \
67289                     (dst) = ((dst) &\
67290                     ~0x08000000U) | ((u_int32_t)(0) << 27)
67291 #define PAPRD_CTRL1_B2__TYPE                                          u_int32_t
67292 #define PAPRD_CTRL1_B2__READ                                        0x0fffffffU
67293 #define PAPRD_CTRL1_B2__WRITE                                       0x0fffffffU
67294
67295 #endif /* __PAPRD_CTRL1_B2_MACRO__ */
67296
67297
67298 /* macros for bb_reg_block.bb_chn2_reg_map.BB_paprd_ctrl1_b2 */
67299 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_PAPRD_CTRL1_B2__NUM            1
67300
67301 /* macros for BlueprintGlobalNameSpace::pa_gain123_b2 */
67302 #ifndef __PA_GAIN123_B2_MACRO__
67303 #define __PA_GAIN123_B2_MACRO__
67304
67305 /* macros for field pa_gain1_2 */
67306 #define PA_GAIN123_B2__PA_GAIN1_2__SHIFT                                      0
67307 #define PA_GAIN123_B2__PA_GAIN1_2__WIDTH                                     10
67308 #define PA_GAIN123_B2__PA_GAIN1_2__MASK                             0x000003ffU
67309 #define PA_GAIN123_B2__PA_GAIN1_2__READ(src)     (u_int32_t)(src) & 0x000003ffU
67310 #define PA_GAIN123_B2__PA_GAIN1_2__WRITE(src)  ((u_int32_t)(src) & 0x000003ffU)
67311 #define PA_GAIN123_B2__PA_GAIN1_2__MODIFY(dst, src) \
67312                     (dst) = ((dst) &\
67313                     ~0x000003ffU) | ((u_int32_t)(src) &\
67314                     0x000003ffU)
67315 #define PA_GAIN123_B2__PA_GAIN1_2__VERIFY(src) \
67316                     (!(((u_int32_t)(src)\
67317                     & ~0x000003ffU)))
67318
67319 /* macros for field pa_gain2_2 */
67320 #define PA_GAIN123_B2__PA_GAIN2_2__SHIFT                                     10
67321 #define PA_GAIN123_B2__PA_GAIN2_2__WIDTH                                     10
67322 #define PA_GAIN123_B2__PA_GAIN2_2__MASK                             0x000ffc00U
67323 #define PA_GAIN123_B2__PA_GAIN2_2__READ(src) \
67324                     (((u_int32_t)(src)\
67325                     & 0x000ffc00U) >> 10)
67326 #define PA_GAIN123_B2__PA_GAIN2_2__WRITE(src) \
67327                     (((u_int32_t)(src)\
67328                     << 10) & 0x000ffc00U)
67329 #define PA_GAIN123_B2__PA_GAIN2_2__MODIFY(dst, src) \
67330                     (dst) = ((dst) &\
67331                     ~0x000ffc00U) | (((u_int32_t)(src) <<\
67332                     10) & 0x000ffc00U)
67333 #define PA_GAIN123_B2__PA_GAIN2_2__VERIFY(src) \
67334                     (!((((u_int32_t)(src)\
67335                     << 10) & ~0x000ffc00U)))
67336
67337 /* macros for field pa_gain3_2 */
67338 #define PA_GAIN123_B2__PA_GAIN3_2__SHIFT                                     20
67339 #define PA_GAIN123_B2__PA_GAIN3_2__WIDTH                                     10
67340 #define PA_GAIN123_B2__PA_GAIN3_2__MASK                             0x3ff00000U
67341 #define PA_GAIN123_B2__PA_GAIN3_2__READ(src) \
67342                     (((u_int32_t)(src)\
67343                     & 0x3ff00000U) >> 20)
67344 #define PA_GAIN123_B2__PA_GAIN3_2__WRITE(src) \
67345                     (((u_int32_t)(src)\
67346                     << 20) & 0x3ff00000U)
67347 #define PA_GAIN123_B2__PA_GAIN3_2__MODIFY(dst, src) \
67348                     (dst) = ((dst) &\
67349                     ~0x3ff00000U) | (((u_int32_t)(src) <<\
67350                     20) & 0x3ff00000U)
67351 #define PA_GAIN123_B2__PA_GAIN3_2__VERIFY(src) \
67352                     (!((((u_int32_t)(src)\
67353                     << 20) & ~0x3ff00000U)))
67354 #define PA_GAIN123_B2__TYPE                                           u_int32_t
67355 #define PA_GAIN123_B2__READ                                         0x3fffffffU
67356 #define PA_GAIN123_B2__WRITE                                        0x3fffffffU
67357
67358 #endif /* __PA_GAIN123_B2_MACRO__ */
67359
67360
67361 /* macros for bb_reg_block.bb_chn2_reg_map.BB_pa_gain123_b2 */
67362 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_PA_GAIN123_B2__NUM             1
67363
67364 /* macros for BlueprintGlobalNameSpace::pa_gain45_b2 */
67365 #ifndef __PA_GAIN45_B2_MACRO__
67366 #define __PA_GAIN45_B2_MACRO__
67367
67368 /* macros for field pa_gain4_2 */
67369 #define PA_GAIN45_B2__PA_GAIN4_2__SHIFT                                       0
67370 #define PA_GAIN45_B2__PA_GAIN4_2__WIDTH                                      10
67371 #define PA_GAIN45_B2__PA_GAIN4_2__MASK                              0x000003ffU
67372 #define PA_GAIN45_B2__PA_GAIN4_2__READ(src)      (u_int32_t)(src) & 0x000003ffU
67373 #define PA_GAIN45_B2__PA_GAIN4_2__WRITE(src)   ((u_int32_t)(src) & 0x000003ffU)
67374 #define PA_GAIN45_B2__PA_GAIN4_2__MODIFY(dst, src) \
67375                     (dst) = ((dst) &\
67376                     ~0x000003ffU) | ((u_int32_t)(src) &\
67377                     0x000003ffU)
67378 #define PA_GAIN45_B2__PA_GAIN4_2__VERIFY(src) \
67379                     (!(((u_int32_t)(src)\
67380                     & ~0x000003ffU)))
67381
67382 /* macros for field pa_gain5_2 */
67383 #define PA_GAIN45_B2__PA_GAIN5_2__SHIFT                                      10
67384 #define PA_GAIN45_B2__PA_GAIN5_2__WIDTH                                      10
67385 #define PA_GAIN45_B2__PA_GAIN5_2__MASK                              0x000ffc00U
67386 #define PA_GAIN45_B2__PA_GAIN5_2__READ(src) \
67387                     (((u_int32_t)(src)\
67388                     & 0x000ffc00U) >> 10)
67389 #define PA_GAIN45_B2__PA_GAIN5_2__WRITE(src) \
67390                     (((u_int32_t)(src)\
67391                     << 10) & 0x000ffc00U)
67392 #define PA_GAIN45_B2__PA_GAIN5_2__MODIFY(dst, src) \
67393                     (dst) = ((dst) &\
67394                     ~0x000ffc00U) | (((u_int32_t)(src) <<\
67395                     10) & 0x000ffc00U)
67396 #define PA_GAIN45_B2__PA_GAIN5_2__VERIFY(src) \
67397                     (!((((u_int32_t)(src)\
67398                     << 10) & ~0x000ffc00U)))
67399
67400 /* macros for field paprd_adaptive_table_valid_2 */
67401 #define PA_GAIN45_B2__PAPRD_ADAPTIVE_TABLE_VALID_2__SHIFT                    20
67402 #define PA_GAIN45_B2__PAPRD_ADAPTIVE_TABLE_VALID_2__WIDTH                     5
67403 #define PA_GAIN45_B2__PAPRD_ADAPTIVE_TABLE_VALID_2__MASK            0x01f00000U
67404 #define PA_GAIN45_B2__PAPRD_ADAPTIVE_TABLE_VALID_2__READ(src) \
67405                     (((u_int32_t)(src)\
67406                     & 0x01f00000U) >> 20)
67407 #define PA_GAIN45_B2__PAPRD_ADAPTIVE_TABLE_VALID_2__WRITE(src) \
67408                     (((u_int32_t)(src)\
67409                     << 20) & 0x01f00000U)
67410 #define PA_GAIN45_B2__PAPRD_ADAPTIVE_TABLE_VALID_2__MODIFY(dst, src) \
67411                     (dst) = ((dst) &\
67412                     ~0x01f00000U) | (((u_int32_t)(src) <<\
67413                     20) & 0x01f00000U)
67414 #define PA_GAIN45_B2__PAPRD_ADAPTIVE_TABLE_VALID_2__VERIFY(src) \
67415                     (!((((u_int32_t)(src)\
67416                     << 20) & ~0x01f00000U)))
67417 #define PA_GAIN45_B2__TYPE                                            u_int32_t
67418 #define PA_GAIN45_B2__READ                                          0x01ffffffU
67419 #define PA_GAIN45_B2__WRITE                                         0x01ffffffU
67420
67421 #endif /* __PA_GAIN45_B2_MACRO__ */
67422
67423
67424 /* macros for bb_reg_block.bb_chn2_reg_map.BB_pa_gain45_b2 */
67425 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_PA_GAIN45_B2__NUM              1
67426
67427 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_0_b2 */
67428 #ifndef __PAPRD_PRE_POST_SCALE_0_B2_MACRO__
67429 #define __PAPRD_PRE_POST_SCALE_0_B2_MACRO__
67430
67431 /* macros for field paprd_pre_post_scaling_0_2 */
67432 #define PAPRD_PRE_POST_SCALE_0_B2__PAPRD_PRE_POST_SCALING_0_2__SHIFT          0
67433 #define PAPRD_PRE_POST_SCALE_0_B2__PAPRD_PRE_POST_SCALING_0_2__WIDTH         18
67434 #define PAPRD_PRE_POST_SCALE_0_B2__PAPRD_PRE_POST_SCALING_0_2__MASK 0x0003ffffU
67435 #define PAPRD_PRE_POST_SCALE_0_B2__PAPRD_PRE_POST_SCALING_0_2__READ(src) \
67436                     (u_int32_t)(src)\
67437                     & 0x0003ffffU
67438 #define PAPRD_PRE_POST_SCALE_0_B2__PAPRD_PRE_POST_SCALING_0_2__WRITE(src) \
67439                     ((u_int32_t)(src)\
67440                     & 0x0003ffffU)
67441 #define PAPRD_PRE_POST_SCALE_0_B2__PAPRD_PRE_POST_SCALING_0_2__MODIFY(dst, src) \
67442                     (dst) = ((dst) &\
67443                     ~0x0003ffffU) | ((u_int32_t)(src) &\
67444                     0x0003ffffU)
67445 #define PAPRD_PRE_POST_SCALE_0_B2__PAPRD_PRE_POST_SCALING_0_2__VERIFY(src) \
67446                     (!(((u_int32_t)(src)\
67447                     & ~0x0003ffffU)))
67448 #define PAPRD_PRE_POST_SCALE_0_B2__TYPE                               u_int32_t
67449 #define PAPRD_PRE_POST_SCALE_0_B2__READ                             0x0003ffffU
67450 #define PAPRD_PRE_POST_SCALE_0_B2__WRITE                            0x0003ffffU
67451
67452 #endif /* __PAPRD_PRE_POST_SCALE_0_B2_MACRO__ */
67453
67454
67455 /* macros for bb_reg_block.bb_chn2_reg_map.BB_paprd_pre_post_scale_0_b2 */
67456 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_PAPRD_PRE_POST_SCALE_0_B2__NUM 1
67457
67458 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_1_b2 */
67459 #ifndef __PAPRD_PRE_POST_SCALE_1_B2_MACRO__
67460 #define __PAPRD_PRE_POST_SCALE_1_B2_MACRO__
67461
67462 /* macros for field paprd_pre_post_scaling_1_2 */
67463 #define PAPRD_PRE_POST_SCALE_1_B2__PAPRD_PRE_POST_SCALING_1_2__SHIFT          0
67464 #define PAPRD_PRE_POST_SCALE_1_B2__PAPRD_PRE_POST_SCALING_1_2__WIDTH         18
67465 #define PAPRD_PRE_POST_SCALE_1_B2__PAPRD_PRE_POST_SCALING_1_2__MASK 0x0003ffffU
67466 #define PAPRD_PRE_POST_SCALE_1_B2__PAPRD_PRE_POST_SCALING_1_2__READ(src) \
67467                     (u_int32_t)(src)\
67468                     & 0x0003ffffU
67469 #define PAPRD_PRE_POST_SCALE_1_B2__PAPRD_PRE_POST_SCALING_1_2__WRITE(src) \
67470                     ((u_int32_t)(src)\
67471                     & 0x0003ffffU)
67472 #define PAPRD_PRE_POST_SCALE_1_B2__PAPRD_PRE_POST_SCALING_1_2__MODIFY(dst, src) \
67473                     (dst) = ((dst) &\
67474                     ~0x0003ffffU) | ((u_int32_t)(src) &\
67475                     0x0003ffffU)
67476 #define PAPRD_PRE_POST_SCALE_1_B2__PAPRD_PRE_POST_SCALING_1_2__VERIFY(src) \
67477                     (!(((u_int32_t)(src)\
67478                     & ~0x0003ffffU)))
67479 #define PAPRD_PRE_POST_SCALE_1_B2__TYPE                               u_int32_t
67480 #define PAPRD_PRE_POST_SCALE_1_B2__READ                             0x0003ffffU
67481 #define PAPRD_PRE_POST_SCALE_1_B2__WRITE                            0x0003ffffU
67482
67483 #endif /* __PAPRD_PRE_POST_SCALE_1_B2_MACRO__ */
67484
67485
67486 /* macros for bb_reg_block.bb_chn2_reg_map.BB_paprd_pre_post_scale_1_b2 */
67487 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_PAPRD_PRE_POST_SCALE_1_B2__NUM 1
67488
67489 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_2_b2 */
67490 #ifndef __PAPRD_PRE_POST_SCALE_2_B2_MACRO__
67491 #define __PAPRD_PRE_POST_SCALE_2_B2_MACRO__
67492
67493 /* macros for field paprd_pre_post_scaling_2_2 */
67494 #define PAPRD_PRE_POST_SCALE_2_B2__PAPRD_PRE_POST_SCALING_2_2__SHIFT          0
67495 #define PAPRD_PRE_POST_SCALE_2_B2__PAPRD_PRE_POST_SCALING_2_2__WIDTH         18
67496 #define PAPRD_PRE_POST_SCALE_2_B2__PAPRD_PRE_POST_SCALING_2_2__MASK 0x0003ffffU
67497 #define PAPRD_PRE_POST_SCALE_2_B2__PAPRD_PRE_POST_SCALING_2_2__READ(src) \
67498                     (u_int32_t)(src)\
67499                     & 0x0003ffffU
67500 #define PAPRD_PRE_POST_SCALE_2_B2__PAPRD_PRE_POST_SCALING_2_2__WRITE(src) \
67501                     ((u_int32_t)(src)\
67502                     & 0x0003ffffU)
67503 #define PAPRD_PRE_POST_SCALE_2_B2__PAPRD_PRE_POST_SCALING_2_2__MODIFY(dst, src) \
67504                     (dst) = ((dst) &\
67505                     ~0x0003ffffU) | ((u_int32_t)(src) &\
67506                     0x0003ffffU)
67507 #define PAPRD_PRE_POST_SCALE_2_B2__PAPRD_PRE_POST_SCALING_2_2__VERIFY(src) \
67508                     (!(((u_int32_t)(src)\
67509                     & ~0x0003ffffU)))
67510 #define PAPRD_PRE_POST_SCALE_2_B2__TYPE                               u_int32_t
67511 #define PAPRD_PRE_POST_SCALE_2_B2__READ                             0x0003ffffU
67512 #define PAPRD_PRE_POST_SCALE_2_B2__WRITE                            0x0003ffffU
67513
67514 #endif /* __PAPRD_PRE_POST_SCALE_2_B2_MACRO__ */
67515
67516
67517 /* macros for bb_reg_block.bb_chn2_reg_map.BB_paprd_pre_post_scale_2_b2 */
67518 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_PAPRD_PRE_POST_SCALE_2_B2__NUM 1
67519
67520 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_3_b2 */
67521 #ifndef __PAPRD_PRE_POST_SCALE_3_B2_MACRO__
67522 #define __PAPRD_PRE_POST_SCALE_3_B2_MACRO__
67523
67524 /* macros for field paprd_pre_post_scaling_3_2 */
67525 #define PAPRD_PRE_POST_SCALE_3_B2__PAPRD_PRE_POST_SCALING_3_2__SHIFT          0
67526 #define PAPRD_PRE_POST_SCALE_3_B2__PAPRD_PRE_POST_SCALING_3_2__WIDTH         18
67527 #define PAPRD_PRE_POST_SCALE_3_B2__PAPRD_PRE_POST_SCALING_3_2__MASK 0x0003ffffU
67528 #define PAPRD_PRE_POST_SCALE_3_B2__PAPRD_PRE_POST_SCALING_3_2__READ(src) \
67529                     (u_int32_t)(src)\
67530                     & 0x0003ffffU
67531 #define PAPRD_PRE_POST_SCALE_3_B2__PAPRD_PRE_POST_SCALING_3_2__WRITE(src) \
67532                     ((u_int32_t)(src)\
67533                     & 0x0003ffffU)
67534 #define PAPRD_PRE_POST_SCALE_3_B2__PAPRD_PRE_POST_SCALING_3_2__MODIFY(dst, src) \
67535                     (dst) = ((dst) &\
67536                     ~0x0003ffffU) | ((u_int32_t)(src) &\
67537                     0x0003ffffU)
67538 #define PAPRD_PRE_POST_SCALE_3_B2__PAPRD_PRE_POST_SCALING_3_2__VERIFY(src) \
67539                     (!(((u_int32_t)(src)\
67540                     & ~0x0003ffffU)))
67541 #define PAPRD_PRE_POST_SCALE_3_B2__TYPE                               u_int32_t
67542 #define PAPRD_PRE_POST_SCALE_3_B2__READ                             0x0003ffffU
67543 #define PAPRD_PRE_POST_SCALE_3_B2__WRITE                            0x0003ffffU
67544
67545 #endif /* __PAPRD_PRE_POST_SCALE_3_B2_MACRO__ */
67546
67547
67548 /* macros for bb_reg_block.bb_chn2_reg_map.BB_paprd_pre_post_scale_3_b2 */
67549 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_PAPRD_PRE_POST_SCALE_3_B2__NUM 1
67550
67551 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_4_b2 */
67552 #ifndef __PAPRD_PRE_POST_SCALE_4_B2_MACRO__
67553 #define __PAPRD_PRE_POST_SCALE_4_B2_MACRO__
67554
67555 /* macros for field paprd_pre_post_scaling_4_2 */
67556 #define PAPRD_PRE_POST_SCALE_4_B2__PAPRD_PRE_POST_SCALING_4_2__SHIFT          0
67557 #define PAPRD_PRE_POST_SCALE_4_B2__PAPRD_PRE_POST_SCALING_4_2__WIDTH         18
67558 #define PAPRD_PRE_POST_SCALE_4_B2__PAPRD_PRE_POST_SCALING_4_2__MASK 0x0003ffffU
67559 #define PAPRD_PRE_POST_SCALE_4_B2__PAPRD_PRE_POST_SCALING_4_2__READ(src) \
67560                     (u_int32_t)(src)\
67561                     & 0x0003ffffU
67562 #define PAPRD_PRE_POST_SCALE_4_B2__PAPRD_PRE_POST_SCALING_4_2__WRITE(src) \
67563                     ((u_int32_t)(src)\
67564                     & 0x0003ffffU)
67565 #define PAPRD_PRE_POST_SCALE_4_B2__PAPRD_PRE_POST_SCALING_4_2__MODIFY(dst, src) \
67566                     (dst) = ((dst) &\
67567                     ~0x0003ffffU) | ((u_int32_t)(src) &\
67568                     0x0003ffffU)
67569 #define PAPRD_PRE_POST_SCALE_4_B2__PAPRD_PRE_POST_SCALING_4_2__VERIFY(src) \
67570                     (!(((u_int32_t)(src)\
67571                     & ~0x0003ffffU)))
67572 #define PAPRD_PRE_POST_SCALE_4_B2__TYPE                               u_int32_t
67573 #define PAPRD_PRE_POST_SCALE_4_B2__READ                             0x0003ffffU
67574 #define PAPRD_PRE_POST_SCALE_4_B2__WRITE                            0x0003ffffU
67575
67576 #endif /* __PAPRD_PRE_POST_SCALE_4_B2_MACRO__ */
67577
67578
67579 /* macros for bb_reg_block.bb_chn2_reg_map.BB_paprd_pre_post_scale_4_b2 */
67580 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_PAPRD_PRE_POST_SCALE_4_B2__NUM 1
67581
67582 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_5_b2 */
67583 #ifndef __PAPRD_PRE_POST_SCALE_5_B2_MACRO__
67584 #define __PAPRD_PRE_POST_SCALE_5_B2_MACRO__
67585
67586 /* macros for field paprd_pre_post_scaling_5_2 */
67587 #define PAPRD_PRE_POST_SCALE_5_B2__PAPRD_PRE_POST_SCALING_5_2__SHIFT          0
67588 #define PAPRD_PRE_POST_SCALE_5_B2__PAPRD_PRE_POST_SCALING_5_2__WIDTH         18
67589 #define PAPRD_PRE_POST_SCALE_5_B2__PAPRD_PRE_POST_SCALING_5_2__MASK 0x0003ffffU
67590 #define PAPRD_PRE_POST_SCALE_5_B2__PAPRD_PRE_POST_SCALING_5_2__READ(src) \
67591                     (u_int32_t)(src)\
67592                     & 0x0003ffffU
67593 #define PAPRD_PRE_POST_SCALE_5_B2__PAPRD_PRE_POST_SCALING_5_2__WRITE(src) \
67594                     ((u_int32_t)(src)\
67595                     & 0x0003ffffU)
67596 #define PAPRD_PRE_POST_SCALE_5_B2__PAPRD_PRE_POST_SCALING_5_2__MODIFY(dst, src) \
67597                     (dst) = ((dst) &\
67598                     ~0x0003ffffU) | ((u_int32_t)(src) &\
67599                     0x0003ffffU)
67600 #define PAPRD_PRE_POST_SCALE_5_B2__PAPRD_PRE_POST_SCALING_5_2__VERIFY(src) \
67601                     (!(((u_int32_t)(src)\
67602                     & ~0x0003ffffU)))
67603 #define PAPRD_PRE_POST_SCALE_5_B2__TYPE                               u_int32_t
67604 #define PAPRD_PRE_POST_SCALE_5_B2__READ                             0x0003ffffU
67605 #define PAPRD_PRE_POST_SCALE_5_B2__WRITE                            0x0003ffffU
67606
67607 #endif /* __PAPRD_PRE_POST_SCALE_5_B2_MACRO__ */
67608
67609
67610 /* macros for bb_reg_block.bb_chn2_reg_map.BB_paprd_pre_post_scale_5_b2 */
67611 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_PAPRD_PRE_POST_SCALE_5_B2__NUM 1
67612
67613 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_6_b2 */
67614 #ifndef __PAPRD_PRE_POST_SCALE_6_B2_MACRO__
67615 #define __PAPRD_PRE_POST_SCALE_6_B2_MACRO__
67616
67617 /* macros for field paprd_pre_post_scaling_6_2 */
67618 #define PAPRD_PRE_POST_SCALE_6_B2__PAPRD_PRE_POST_SCALING_6_2__SHIFT          0
67619 #define PAPRD_PRE_POST_SCALE_6_B2__PAPRD_PRE_POST_SCALING_6_2__WIDTH         18
67620 #define PAPRD_PRE_POST_SCALE_6_B2__PAPRD_PRE_POST_SCALING_6_2__MASK 0x0003ffffU
67621 #define PAPRD_PRE_POST_SCALE_6_B2__PAPRD_PRE_POST_SCALING_6_2__READ(src) \
67622                     (u_int32_t)(src)\
67623                     & 0x0003ffffU
67624 #define PAPRD_PRE_POST_SCALE_6_B2__PAPRD_PRE_POST_SCALING_6_2__WRITE(src) \
67625                     ((u_int32_t)(src)\
67626                     & 0x0003ffffU)
67627 #define PAPRD_PRE_POST_SCALE_6_B2__PAPRD_PRE_POST_SCALING_6_2__MODIFY(dst, src) \
67628                     (dst) = ((dst) &\
67629                     ~0x0003ffffU) | ((u_int32_t)(src) &\
67630                     0x0003ffffU)
67631 #define PAPRD_PRE_POST_SCALE_6_B2__PAPRD_PRE_POST_SCALING_6_2__VERIFY(src) \
67632                     (!(((u_int32_t)(src)\
67633                     & ~0x0003ffffU)))
67634 #define PAPRD_PRE_POST_SCALE_6_B2__TYPE                               u_int32_t
67635 #define PAPRD_PRE_POST_SCALE_6_B2__READ                             0x0003ffffU
67636 #define PAPRD_PRE_POST_SCALE_6_B2__WRITE                            0x0003ffffU
67637
67638 #endif /* __PAPRD_PRE_POST_SCALE_6_B2_MACRO__ */
67639
67640
67641 /* macros for bb_reg_block.bb_chn2_reg_map.BB_paprd_pre_post_scale_6_b2 */
67642 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_PAPRD_PRE_POST_SCALE_6_B2__NUM 1
67643
67644 /* macros for BlueprintGlobalNameSpace::paprd_pre_post_scale_7_b2 */
67645 #ifndef __PAPRD_PRE_POST_SCALE_7_B2_MACRO__
67646 #define __PAPRD_PRE_POST_SCALE_7_B2_MACRO__
67647
67648 /* macros for field paprd_pre_post_scaling_7_2 */
67649 #define PAPRD_PRE_POST_SCALE_7_B2__PAPRD_PRE_POST_SCALING_7_2__SHIFT          0
67650 #define PAPRD_PRE_POST_SCALE_7_B2__PAPRD_PRE_POST_SCALING_7_2__WIDTH         18
67651 #define PAPRD_PRE_POST_SCALE_7_B2__PAPRD_PRE_POST_SCALING_7_2__MASK 0x0003ffffU
67652 #define PAPRD_PRE_POST_SCALE_7_B2__PAPRD_PRE_POST_SCALING_7_2__READ(src) \
67653                     (u_int32_t)(src)\
67654                     & 0x0003ffffU
67655 #define PAPRD_PRE_POST_SCALE_7_B2__PAPRD_PRE_POST_SCALING_7_2__WRITE(src) \
67656                     ((u_int32_t)(src)\
67657                     & 0x0003ffffU)
67658 #define PAPRD_PRE_POST_SCALE_7_B2__PAPRD_PRE_POST_SCALING_7_2__MODIFY(dst, src) \
67659                     (dst) = ((dst) &\
67660                     ~0x0003ffffU) | ((u_int32_t)(src) &\
67661                     0x0003ffffU)
67662 #define PAPRD_PRE_POST_SCALE_7_B2__PAPRD_PRE_POST_SCALING_7_2__VERIFY(src) \
67663                     (!(((u_int32_t)(src)\
67664                     & ~0x0003ffffU)))
67665 #define PAPRD_PRE_POST_SCALE_7_B2__TYPE                               u_int32_t
67666 #define PAPRD_PRE_POST_SCALE_7_B2__READ                             0x0003ffffU
67667 #define PAPRD_PRE_POST_SCALE_7_B2__WRITE                            0x0003ffffU
67668
67669 #endif /* __PAPRD_PRE_POST_SCALE_7_B2_MACRO__ */
67670
67671
67672 /* macros for bb_reg_block.bb_chn2_reg_map.BB_paprd_pre_post_scale_7_b2 */
67673 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_PAPRD_PRE_POST_SCALE_7_B2__NUM 1
67674
67675 /* macros for BlueprintGlobalNameSpace::paprd_mem_tab */
67676 #ifndef __PAPRD_MEM_TAB_MACRO__
67677 #define __PAPRD_MEM_TAB_MACRO__
67678
67679 /* macros for field paprd_mem */
67680 #define PAPRD_MEM_TAB__PAPRD_MEM__SHIFT                                       0
67681 #define PAPRD_MEM_TAB__PAPRD_MEM__WIDTH                                      22
67682 #define PAPRD_MEM_TAB__PAPRD_MEM__MASK                              0x003fffffU
67683 #define PAPRD_MEM_TAB__PAPRD_MEM__READ(src)      (u_int32_t)(src) & 0x003fffffU
67684 #define PAPRD_MEM_TAB__PAPRD_MEM__WRITE(src)   ((u_int32_t)(src) & 0x003fffffU)
67685 #define PAPRD_MEM_TAB__PAPRD_MEM__MODIFY(dst, src) \
67686                     (dst) = ((dst) &\
67687                     ~0x003fffffU) | ((u_int32_t)(src) &\
67688                     0x003fffffU)
67689 #define PAPRD_MEM_TAB__PAPRD_MEM__VERIFY(src) \
67690                     (!(((u_int32_t)(src)\
67691                     & ~0x003fffffU)))
67692 #define PAPRD_MEM_TAB__TYPE                                           u_int32_t
67693 #define PAPRD_MEM_TAB__READ                                         0x003fffffU
67694 #define PAPRD_MEM_TAB__WRITE                                        0x003fffffU
67695
67696 #endif /* __PAPRD_MEM_TAB_MACRO__ */
67697
67698
67699 /* macros for bb_reg_block.bb_chn2_reg_map.BB_paprd_mem_tab_b2 */
67700 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_PAPRD_MEM_TAB_B2__NUM        120
67701
67702 /* macros for BlueprintGlobalNameSpace::chan_info_chan_tab */
67703 #ifndef __CHAN_INFO_CHAN_TAB_MACRO__
67704 #define __CHAN_INFO_CHAN_TAB_MACRO__
67705
67706 /* macros for field chaninfo_word */
67707 #define CHAN_INFO_CHAN_TAB__CHANINFO_WORD__SHIFT                              0
67708 #define CHAN_INFO_CHAN_TAB__CHANINFO_WORD__WIDTH                             32
67709 #define CHAN_INFO_CHAN_TAB__CHANINFO_WORD__MASK                     0xffffffffU
67710 #define CHAN_INFO_CHAN_TAB__CHANINFO_WORD__READ(src) \
67711                     (u_int32_t)(src)\
67712                     & 0xffffffffU
67713 #define CHAN_INFO_CHAN_TAB__TYPE                                      u_int32_t
67714 #define CHAN_INFO_CHAN_TAB__READ                                    0xffffffffU
67715
67716 #endif /* __CHAN_INFO_CHAN_TAB_MACRO__ */
67717
67718
67719 /* macros for bb_reg_block.bb_chn2_reg_map.BB_chan_info_chan_tab_b2 */
67720 #define INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__BB_CHAN_INFO_CHAN_TAB_B2__NUM    60
67721
67722 /* macros for BlueprintGlobalNameSpace::dummy */
67723 #ifndef __DUMMY_MACRO__
67724 #define __DUMMY_MACRO__
67725
67726 /* macros for field dummy */
67727 #define DUMMY__DUMMY__SHIFT                                                   0
67728 #define DUMMY__DUMMY__WIDTH                                                   1
67729 #define DUMMY__DUMMY__MASK                                          0x00000001U
67730 #define DUMMY__DUMMY__READ(src)                  (u_int32_t)(src) & 0x00000001U
67731 #define DUMMY__DUMMY__SET(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(1)
67732 #define DUMMY__DUMMY__CLR(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(0)
67733 #define DUMMY__TYPE                                                   u_int32_t
67734 #define DUMMY__READ                                                 0x00000001U
67735
67736 #endif /* __DUMMY_MACRO__ */
67737
67738
67739 /* macros for bb_reg_block.bb_agc2_reg_map.BB_dummy_DONOTACCESS4 */
67740 #define INST_BB_REG_BLOCK__BB_AGC2_REG_MAP__BB_DUMMY_DONOTACCESS4__NUM        1
67741
67742 /* macros for BlueprintGlobalNameSpace::gain_force_max_gains_b2 */
67743 #ifndef __GAIN_FORCE_MAX_GAINS_B2_MACRO__
67744 #define __GAIN_FORCE_MAX_GAINS_B2_MACRO__
67745
67746 /* macros for field rf_gain_f_2 */
67747 #define GAIN_FORCE_MAX_GAINS_B2__RF_GAIN_F_2__SHIFT                           0
67748 #define GAIN_FORCE_MAX_GAINS_B2__RF_GAIN_F_2__WIDTH                           8
67749 #define GAIN_FORCE_MAX_GAINS_B2__RF_GAIN_F_2__MASK                  0x000000ffU
67750 #define GAIN_FORCE_MAX_GAINS_B2__RF_GAIN_F_2__READ(src) \
67751                     (u_int32_t)(src)\
67752                     & 0x000000ffU
67753 #define GAIN_FORCE_MAX_GAINS_B2__RF_GAIN_F_2__WRITE(src) \
67754                     ((u_int32_t)(src)\
67755                     & 0x000000ffU)
67756 #define GAIN_FORCE_MAX_GAINS_B2__RF_GAIN_F_2__MODIFY(dst, src) \
67757                     (dst) = ((dst) &\
67758                     ~0x000000ffU) | ((u_int32_t)(src) &\
67759                     0x000000ffU)
67760 #define GAIN_FORCE_MAX_GAINS_B2__RF_GAIN_F_2__VERIFY(src) \
67761                     (!(((u_int32_t)(src)\
67762                     & ~0x000000ffU)))
67763
67764 /* macros for field mb_gain_f_2 */
67765 #define GAIN_FORCE_MAX_GAINS_B2__MB_GAIN_F_2__SHIFT                           8
67766 #define GAIN_FORCE_MAX_GAINS_B2__MB_GAIN_F_2__WIDTH                           8
67767 #define GAIN_FORCE_MAX_GAINS_B2__MB_GAIN_F_2__MASK                  0x0000ff00U
67768 #define GAIN_FORCE_MAX_GAINS_B2__MB_GAIN_F_2__READ(src) \
67769                     (((u_int32_t)(src)\
67770                     & 0x0000ff00U) >> 8)
67771 #define GAIN_FORCE_MAX_GAINS_B2__MB_GAIN_F_2__WRITE(src) \
67772                     (((u_int32_t)(src)\
67773                     << 8) & 0x0000ff00U)
67774 #define GAIN_FORCE_MAX_GAINS_B2__MB_GAIN_F_2__MODIFY(dst, src) \
67775                     (dst) = ((dst) &\
67776                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
67777                     8) & 0x0000ff00U)
67778 #define GAIN_FORCE_MAX_GAINS_B2__MB_GAIN_F_2__VERIFY(src) \
67779                     (!((((u_int32_t)(src)\
67780                     << 8) & ~0x0000ff00U)))
67781
67782 /* macros for field xatten1_sw_f_2 */
67783 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN1_SW_F_2__SHIFT                       16
67784 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN1_SW_F_2__WIDTH                        1
67785 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN1_SW_F_2__MASK               0x00010000U
67786 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN1_SW_F_2__READ(src) \
67787                     (((u_int32_t)(src)\
67788                     & 0x00010000U) >> 16)
67789 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN1_SW_F_2__WRITE(src) \
67790                     (((u_int32_t)(src)\
67791                     << 16) & 0x00010000U)
67792 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN1_SW_F_2__MODIFY(dst, src) \
67793                     (dst) = ((dst) &\
67794                     ~0x00010000U) | (((u_int32_t)(src) <<\
67795                     16) & 0x00010000U)
67796 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN1_SW_F_2__VERIFY(src) \
67797                     (!((((u_int32_t)(src)\
67798                     << 16) & ~0x00010000U)))
67799 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN1_SW_F_2__SET(dst) \
67800                     (dst) = ((dst) &\
67801                     ~0x00010000U) | ((u_int32_t)(1) << 16)
67802 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN1_SW_F_2__CLR(dst) \
67803                     (dst) = ((dst) &\
67804                     ~0x00010000U) | ((u_int32_t)(0) << 16)
67805
67806 /* macros for field xatten2_sw_f_2 */
67807 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN2_SW_F_2__SHIFT                       17
67808 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN2_SW_F_2__WIDTH                        1
67809 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN2_SW_F_2__MASK               0x00020000U
67810 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN2_SW_F_2__READ(src) \
67811                     (((u_int32_t)(src)\
67812                     & 0x00020000U) >> 17)
67813 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN2_SW_F_2__WRITE(src) \
67814                     (((u_int32_t)(src)\
67815                     << 17) & 0x00020000U)
67816 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN2_SW_F_2__MODIFY(dst, src) \
67817                     (dst) = ((dst) &\
67818                     ~0x00020000U) | (((u_int32_t)(src) <<\
67819                     17) & 0x00020000U)
67820 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN2_SW_F_2__VERIFY(src) \
67821                     (!((((u_int32_t)(src)\
67822                     << 17) & ~0x00020000U)))
67823 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN2_SW_F_2__SET(dst) \
67824                     (dst) = ((dst) &\
67825                     ~0x00020000U) | ((u_int32_t)(1) << 17)
67826 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN2_SW_F_2__CLR(dst) \
67827                     (dst) = ((dst) &\
67828                     ~0x00020000U) | ((u_int32_t)(0) << 17)
67829
67830 /* macros for field xatten1_hyst_margin_2 */
67831 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN1_HYST_MARGIN_2__SHIFT                18
67832 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN1_HYST_MARGIN_2__WIDTH                 7
67833 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN1_HYST_MARGIN_2__MASK        0x01fc0000U
67834 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN1_HYST_MARGIN_2__READ(src) \
67835                     (((u_int32_t)(src)\
67836                     & 0x01fc0000U) >> 18)
67837 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN1_HYST_MARGIN_2__WRITE(src) \
67838                     (((u_int32_t)(src)\
67839                     << 18) & 0x01fc0000U)
67840 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN1_HYST_MARGIN_2__MODIFY(dst, src) \
67841                     (dst) = ((dst) &\
67842                     ~0x01fc0000U) | (((u_int32_t)(src) <<\
67843                     18) & 0x01fc0000U)
67844 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN1_HYST_MARGIN_2__VERIFY(src) \
67845                     (!((((u_int32_t)(src)\
67846                     << 18) & ~0x01fc0000U)))
67847
67848 /* macros for field xatten2_hyst_margin_2 */
67849 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN2_HYST_MARGIN_2__SHIFT                25
67850 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN2_HYST_MARGIN_2__WIDTH                 7
67851 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN2_HYST_MARGIN_2__MASK        0xfe000000U
67852 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN2_HYST_MARGIN_2__READ(src) \
67853                     (((u_int32_t)(src)\
67854                     & 0xfe000000U) >> 25)
67855 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN2_HYST_MARGIN_2__WRITE(src) \
67856                     (((u_int32_t)(src)\
67857                     << 25) & 0xfe000000U)
67858 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN2_HYST_MARGIN_2__MODIFY(dst, src) \
67859                     (dst) = ((dst) &\
67860                     ~0xfe000000U) | (((u_int32_t)(src) <<\
67861                     25) & 0xfe000000U)
67862 #define GAIN_FORCE_MAX_GAINS_B2__XATTEN2_HYST_MARGIN_2__VERIFY(src) \
67863                     (!((((u_int32_t)(src)\
67864                     << 25) & ~0xfe000000U)))
67865 #define GAIN_FORCE_MAX_GAINS_B2__TYPE                                 u_int32_t
67866 #define GAIN_FORCE_MAX_GAINS_B2__READ                               0xffffffffU
67867 #define GAIN_FORCE_MAX_GAINS_B2__WRITE                              0xffffffffU
67868
67869 #endif /* __GAIN_FORCE_MAX_GAINS_B2_MACRO__ */
67870
67871
67872 /* macros for bb_reg_block.bb_agc2_reg_map.BB_gain_force_max_gains_b2 */
67873 #define INST_BB_REG_BLOCK__BB_AGC2_REG_MAP__BB_GAIN_FORCE_MAX_GAINS_B2__NUM   1
67874
67875 /* macros for BlueprintGlobalNameSpace::ext_atten_switch_ctl_b2 */
67876 #ifndef __EXT_ATTEN_SWITCH_CTL_B2_MACRO__
67877 #define __EXT_ATTEN_SWITCH_CTL_B2_MACRO__
67878
67879 /* macros for field xatten1_db_2 */
67880 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN1_DB_2__SHIFT                          0
67881 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN1_DB_2__WIDTH                          6
67882 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN1_DB_2__MASK                 0x0000003fU
67883 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN1_DB_2__READ(src) \
67884                     (u_int32_t)(src)\
67885                     & 0x0000003fU
67886 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN1_DB_2__WRITE(src) \
67887                     ((u_int32_t)(src)\
67888                     & 0x0000003fU)
67889 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN1_DB_2__MODIFY(dst, src) \
67890                     (dst) = ((dst) &\
67891                     ~0x0000003fU) | ((u_int32_t)(src) &\
67892                     0x0000003fU)
67893 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN1_DB_2__VERIFY(src) \
67894                     (!(((u_int32_t)(src)\
67895                     & ~0x0000003fU)))
67896
67897 /* macros for field xatten2_db_2 */
67898 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN2_DB_2__SHIFT                          6
67899 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN2_DB_2__WIDTH                          6
67900 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN2_DB_2__MASK                 0x00000fc0U
67901 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN2_DB_2__READ(src) \
67902                     (((u_int32_t)(src)\
67903                     & 0x00000fc0U) >> 6)
67904 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN2_DB_2__WRITE(src) \
67905                     (((u_int32_t)(src)\
67906                     << 6) & 0x00000fc0U)
67907 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN2_DB_2__MODIFY(dst, src) \
67908                     (dst) = ((dst) &\
67909                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
67910                     6) & 0x00000fc0U)
67911 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN2_DB_2__VERIFY(src) \
67912                     (!((((u_int32_t)(src)\
67913                     << 6) & ~0x00000fc0U)))
67914
67915 /* macros for field xatten1_margin_2 */
67916 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN1_MARGIN_2__SHIFT                     12
67917 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN1_MARGIN_2__WIDTH                      5
67918 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN1_MARGIN_2__MASK             0x0001f000U
67919 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN1_MARGIN_2__READ(src) \
67920                     (((u_int32_t)(src)\
67921                     & 0x0001f000U) >> 12)
67922 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN1_MARGIN_2__WRITE(src) \
67923                     (((u_int32_t)(src)\
67924                     << 12) & 0x0001f000U)
67925 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN1_MARGIN_2__MODIFY(dst, src) \
67926                     (dst) = ((dst) &\
67927                     ~0x0001f000U) | (((u_int32_t)(src) <<\
67928                     12) & 0x0001f000U)
67929 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN1_MARGIN_2__VERIFY(src) \
67930                     (!((((u_int32_t)(src)\
67931                     << 12) & ~0x0001f000U)))
67932
67933 /* macros for field xatten2_margin_2 */
67934 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN2_MARGIN_2__SHIFT                     17
67935 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN2_MARGIN_2__WIDTH                      5
67936 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN2_MARGIN_2__MASK             0x003e0000U
67937 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN2_MARGIN_2__READ(src) \
67938                     (((u_int32_t)(src)\
67939                     & 0x003e0000U) >> 17)
67940 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN2_MARGIN_2__WRITE(src) \
67941                     (((u_int32_t)(src)\
67942                     << 17) & 0x003e0000U)
67943 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN2_MARGIN_2__MODIFY(dst, src) \
67944                     (dst) = ((dst) &\
67945                     ~0x003e0000U) | (((u_int32_t)(src) <<\
67946                     17) & 0x003e0000U)
67947 #define EXT_ATTEN_SWITCH_CTL_B2__XATTEN2_MARGIN_2__VERIFY(src) \
67948                     (!((((u_int32_t)(src)\
67949                     << 17) & ~0x003e0000U)))
67950
67951 /* macros for field xlna_gain_db_2 */
67952 #define EXT_ATTEN_SWITCH_CTL_B2__XLNA_GAIN_DB_2__SHIFT                       22
67953 #define EXT_ATTEN_SWITCH_CTL_B2__XLNA_GAIN_DB_2__WIDTH                        5
67954 #define EXT_ATTEN_SWITCH_CTL_B2__XLNA_GAIN_DB_2__MASK               0x07c00000U
67955 #define EXT_ATTEN_SWITCH_CTL_B2__XLNA_GAIN_DB_2__READ(src) \
67956                     (((u_int32_t)(src)\
67957                     & 0x07c00000U) >> 22)
67958 #define EXT_ATTEN_SWITCH_CTL_B2__XLNA_GAIN_DB_2__WRITE(src) \
67959                     (((u_int32_t)(src)\
67960                     << 22) & 0x07c00000U)
67961 #define EXT_ATTEN_SWITCH_CTL_B2__XLNA_GAIN_DB_2__MODIFY(dst, src) \
67962                     (dst) = ((dst) &\
67963                     ~0x07c00000U) | (((u_int32_t)(src) <<\
67964                     22) & 0x07c00000U)
67965 #define EXT_ATTEN_SWITCH_CTL_B2__XLNA_GAIN_DB_2__VERIFY(src) \
67966                     (!((((u_int32_t)(src)\
67967                     << 22) & ~0x07c00000U)))
67968 #define EXT_ATTEN_SWITCH_CTL_B2__TYPE                                 u_int32_t
67969 #define EXT_ATTEN_SWITCH_CTL_B2__READ                               0x07ffffffU
67970 #define EXT_ATTEN_SWITCH_CTL_B2__WRITE                              0x07ffffffU
67971
67972 #endif /* __EXT_ATTEN_SWITCH_CTL_B2_MACRO__ */
67973
67974
67975 /* macros for bb_reg_block.bb_agc2_reg_map.BB_ext_atten_switch_ctl_b2 */
67976 #define INST_BB_REG_BLOCK__BB_AGC2_REG_MAP__BB_EXT_ATTEN_SWITCH_CTL_B2__NUM   1
67977
67978 /* macros for BlueprintGlobalNameSpace::cca_b2 */
67979 #ifndef __CCA_B2_MACRO__
67980 #define __CCA_B2_MACRO__
67981
67982 /* macros for field cf_maxCCApwr_2 */
67983 #define CCA_B2__CF_MAXCCAPWR_2__SHIFT                                         0
67984 #define CCA_B2__CF_MAXCCAPWR_2__WIDTH                                         9
67985 #define CCA_B2__CF_MAXCCAPWR_2__MASK                                0x000001ffU
67986 #define CCA_B2__CF_MAXCCAPWR_2__READ(src)        (u_int32_t)(src) & 0x000001ffU
67987 #define CCA_B2__CF_MAXCCAPWR_2__WRITE(src)     ((u_int32_t)(src) & 0x000001ffU)
67988 #define CCA_B2__CF_MAXCCAPWR_2__MODIFY(dst, src) \
67989                     (dst) = ((dst) &\
67990                     ~0x000001ffU) | ((u_int32_t)(src) &\
67991                     0x000001ffU)
67992 #define CCA_B2__CF_MAXCCAPWR_2__VERIFY(src) \
67993                     (!(((u_int32_t)(src)\
67994                     & ~0x000001ffU)))
67995
67996 /* macros for field minCCApwr_2 */
67997 #define CCA_B2__MINCCAPWR_2__SHIFT                                           20
67998 #define CCA_B2__MINCCAPWR_2__WIDTH                                            9
67999 #define CCA_B2__MINCCAPWR_2__MASK                                   0x1ff00000U
68000 #define CCA_B2__MINCCAPWR_2__READ(src) (((u_int32_t)(src) & 0x1ff00000U) >> 20)
68001 #define CCA_B2__TYPE                                                  u_int32_t
68002 #define CCA_B2__READ                                                0x1ff001ffU
68003 #define CCA_B2__WRITE                                               0x1ff001ffU
68004
68005 #endif /* __CCA_B2_MACRO__ */
68006
68007
68008 /* macros for bb_reg_block.bb_agc2_reg_map.BB_cca_b2 */
68009 #define INST_BB_REG_BLOCK__BB_AGC2_REG_MAP__BB_CCA_B2__NUM                    1
68010
68011 /* macros for BlueprintGlobalNameSpace::cca_ctrl_2_b2 */
68012 #ifndef __CCA_CTRL_2_B2_MACRO__
68013 #define __CCA_CTRL_2_B2_MACRO__
68014
68015 /* macros for field minCCApwr_thr_2 */
68016 #define CCA_CTRL_2_B2__MINCCAPWR_THR_2__SHIFT                                 0
68017 #define CCA_CTRL_2_B2__MINCCAPWR_THR_2__WIDTH                                 9
68018 #define CCA_CTRL_2_B2__MINCCAPWR_THR_2__MASK                        0x000001ffU
68019 #define CCA_CTRL_2_B2__MINCCAPWR_THR_2__READ(src) \
68020                     (u_int32_t)(src)\
68021                     & 0x000001ffU
68022 #define CCA_CTRL_2_B2__MINCCAPWR_THR_2__WRITE(src) \
68023                     ((u_int32_t)(src)\
68024                     & 0x000001ffU)
68025 #define CCA_CTRL_2_B2__MINCCAPWR_THR_2__MODIFY(dst, src) \
68026                     (dst) = ((dst) &\
68027                     ~0x000001ffU) | ((u_int32_t)(src) &\
68028                     0x000001ffU)
68029 #define CCA_CTRL_2_B2__MINCCAPWR_THR_2__VERIFY(src) \
68030                     (!(((u_int32_t)(src)\
68031                     & ~0x000001ffU)))
68032
68033 /* macros for field NF_gain_comp_2 */
68034 #define CCA_CTRL_2_B2__NF_GAIN_COMP_2__SHIFT                                 10
68035 #define CCA_CTRL_2_B2__NF_GAIN_COMP_2__WIDTH                                  8
68036 #define CCA_CTRL_2_B2__NF_GAIN_COMP_2__MASK                         0x0003fc00U
68037 #define CCA_CTRL_2_B2__NF_GAIN_COMP_2__READ(src) \
68038                     (((u_int32_t)(src)\
68039                     & 0x0003fc00U) >> 10)
68040 #define CCA_CTRL_2_B2__NF_GAIN_COMP_2__WRITE(src) \
68041                     (((u_int32_t)(src)\
68042                     << 10) & 0x0003fc00U)
68043 #define CCA_CTRL_2_B2__NF_GAIN_COMP_2__MODIFY(dst, src) \
68044                     (dst) = ((dst) &\
68045                     ~0x0003fc00U) | (((u_int32_t)(src) <<\
68046                     10) & 0x0003fc00U)
68047 #define CCA_CTRL_2_B2__NF_GAIN_COMP_2__VERIFY(src) \
68048                     (!((((u_int32_t)(src)\
68049                     << 10) & ~0x0003fc00U)))
68050 #define CCA_CTRL_2_B2__TYPE                                           u_int32_t
68051 #define CCA_CTRL_2_B2__READ                                         0x0003fdffU
68052 #define CCA_CTRL_2_B2__WRITE                                        0x0003fdffU
68053
68054 #endif /* __CCA_CTRL_2_B2_MACRO__ */
68055
68056
68057 /* macros for bb_reg_block.bb_agc2_reg_map.BB_cca_ctrl_2_b2 */
68058 #define INST_BB_REG_BLOCK__BB_AGC2_REG_MAP__BB_CCA_CTRL_2_B2__NUM             1
68059
68060 /* macros for BlueprintGlobalNameSpace::rssi_b2 */
68061 #ifndef __RSSI_B2_MACRO__
68062 #define __RSSI_B2_MACRO__
68063
68064 /* macros for field rssi_2 */
68065 #define RSSI_B2__RSSI_2__SHIFT                                                0
68066 #define RSSI_B2__RSSI_2__WIDTH                                                8
68067 #define RSSI_B2__RSSI_2__MASK                                       0x000000ffU
68068 #define RSSI_B2__RSSI_2__READ(src)               (u_int32_t)(src) & 0x000000ffU
68069
68070 /* macros for field rssi_ext_2 */
68071 #define RSSI_B2__RSSI_EXT_2__SHIFT                                            8
68072 #define RSSI_B2__RSSI_EXT_2__WIDTH                                            8
68073 #define RSSI_B2__RSSI_EXT_2__MASK                                   0x0000ff00U
68074 #define RSSI_B2__RSSI_EXT_2__READ(src)  (((u_int32_t)(src) & 0x0000ff00U) >> 8)
68075 #define RSSI_B2__TYPE                                                 u_int32_t
68076 #define RSSI_B2__READ                                               0x0000ffffU
68077
68078 #endif /* __RSSI_B2_MACRO__ */
68079
68080
68081 /* macros for bb_reg_block.bb_agc2_reg_map.BB_rssi_b2 */
68082 #define INST_BB_REG_BLOCK__BB_AGC2_REG_MAP__BB_RSSI_B2__NUM                   1
68083
68084 /* macros for BlueprintGlobalNameSpace::agc_dig_dc_status_i_b2 */
68085 #ifndef __AGC_DIG_DC_STATUS_I_B2_MACRO__
68086 #define __AGC_DIG_DC_STATUS_I_B2_MACRO__
68087
68088 /* macros for field dig_dc_C1_res_i_2 */
68089 #define AGC_DIG_DC_STATUS_I_B2__DIG_DC_C1_RES_I_2__SHIFT                      0
68090 #define AGC_DIG_DC_STATUS_I_B2__DIG_DC_C1_RES_I_2__WIDTH                      9
68091 #define AGC_DIG_DC_STATUS_I_B2__DIG_DC_C1_RES_I_2__MASK             0x000001ffU
68092 #define AGC_DIG_DC_STATUS_I_B2__DIG_DC_C1_RES_I_2__READ(src) \
68093                     (u_int32_t)(src)\
68094                     & 0x000001ffU
68095
68096 /* macros for field dig_dc_C2_res_i_2 */
68097 #define AGC_DIG_DC_STATUS_I_B2__DIG_DC_C2_RES_I_2__SHIFT                      9
68098 #define AGC_DIG_DC_STATUS_I_B2__DIG_DC_C2_RES_I_2__WIDTH                      9
68099 #define AGC_DIG_DC_STATUS_I_B2__DIG_DC_C2_RES_I_2__MASK             0x0003fe00U
68100 #define AGC_DIG_DC_STATUS_I_B2__DIG_DC_C2_RES_I_2__READ(src) \
68101                     (((u_int32_t)(src)\
68102                     & 0x0003fe00U) >> 9)
68103
68104 /* macros for field dig_dc_C3_res_i_2 */
68105 #define AGC_DIG_DC_STATUS_I_B2__DIG_DC_C3_RES_I_2__SHIFT                     18
68106 #define AGC_DIG_DC_STATUS_I_B2__DIG_DC_C3_RES_I_2__WIDTH                      9
68107 #define AGC_DIG_DC_STATUS_I_B2__DIG_DC_C3_RES_I_2__MASK             0x07fc0000U
68108 #define AGC_DIG_DC_STATUS_I_B2__DIG_DC_C3_RES_I_2__READ(src) \
68109                     (((u_int32_t)(src)\
68110                     & 0x07fc0000U) >> 18)
68111 #define AGC_DIG_DC_STATUS_I_B2__TYPE                                  u_int32_t
68112 #define AGC_DIG_DC_STATUS_I_B2__READ                                0x07ffffffU
68113
68114 #endif /* __AGC_DIG_DC_STATUS_I_B2_MACRO__ */
68115
68116
68117 /* macros for bb_reg_block.bb_agc2_reg_map.BB_agc_dig_dc_status_i_b2 */
68118 #define INST_BB_REG_BLOCK__BB_AGC2_REG_MAP__BB_AGC_DIG_DC_STATUS_I_B2__NUM    1
68119
68120 /* macros for BlueprintGlobalNameSpace::agc_dig_dc_status_q_b2 */
68121 #ifndef __AGC_DIG_DC_STATUS_Q_B2_MACRO__
68122 #define __AGC_DIG_DC_STATUS_Q_B2_MACRO__
68123
68124 /* macros for field dig_dc_C1_res_q_2 */
68125 #define AGC_DIG_DC_STATUS_Q_B2__DIG_DC_C1_RES_Q_2__SHIFT                      0
68126 #define AGC_DIG_DC_STATUS_Q_B2__DIG_DC_C1_RES_Q_2__WIDTH                      9
68127 #define AGC_DIG_DC_STATUS_Q_B2__DIG_DC_C1_RES_Q_2__MASK             0x000001ffU
68128 #define AGC_DIG_DC_STATUS_Q_B2__DIG_DC_C1_RES_Q_2__READ(src) \
68129                     (u_int32_t)(src)\
68130                     & 0x000001ffU
68131
68132 /* macros for field dig_dc_C2_res_q_2 */
68133 #define AGC_DIG_DC_STATUS_Q_B2__DIG_DC_C2_RES_Q_2__SHIFT                      9
68134 #define AGC_DIG_DC_STATUS_Q_B2__DIG_DC_C2_RES_Q_2__WIDTH                      9
68135 #define AGC_DIG_DC_STATUS_Q_B2__DIG_DC_C2_RES_Q_2__MASK             0x0003fe00U
68136 #define AGC_DIG_DC_STATUS_Q_B2__DIG_DC_C2_RES_Q_2__READ(src) \
68137                     (((u_int32_t)(src)\
68138                     & 0x0003fe00U) >> 9)
68139
68140 /* macros for field dig_dc_C3_res_q_2 */
68141 #define AGC_DIG_DC_STATUS_Q_B2__DIG_DC_C3_RES_Q_2__SHIFT                     18
68142 #define AGC_DIG_DC_STATUS_Q_B2__DIG_DC_C3_RES_Q_2__WIDTH                      9
68143 #define AGC_DIG_DC_STATUS_Q_B2__DIG_DC_C3_RES_Q_2__MASK             0x07fc0000U
68144 #define AGC_DIG_DC_STATUS_Q_B2__DIG_DC_C3_RES_Q_2__READ(src) \
68145                     (((u_int32_t)(src)\
68146                     & 0x07fc0000U) >> 18)
68147 #define AGC_DIG_DC_STATUS_Q_B2__TYPE                                  u_int32_t
68148 #define AGC_DIG_DC_STATUS_Q_B2__READ                                0x07ffffffU
68149
68150 #endif /* __AGC_DIG_DC_STATUS_Q_B2_MACRO__ */
68151
68152
68153 /* macros for bb_reg_block.bb_agc2_reg_map.BB_agc_dig_dc_status_q_b2 */
68154 #define INST_BB_REG_BLOCK__BB_AGC2_REG_MAP__BB_AGC_DIG_DC_STATUS_Q_B2__NUM    1
68155
68156 /* macros for BlueprintGlobalNameSpace::dummy */
68157 #ifndef __DUMMY_MACRO__
68158 #define __DUMMY_MACRO__
68159
68160 /* macros for field dummy */
68161 #define DUMMY__DUMMY__SHIFT                                                   0
68162 #define DUMMY__DUMMY__WIDTH                                                   1
68163 #define DUMMY__DUMMY__MASK                                          0x00000001U
68164 #define DUMMY__DUMMY__READ(src)                  (u_int32_t)(src) & 0x00000001U
68165 #define DUMMY__DUMMY__SET(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(1)
68166 #define DUMMY__DUMMY__CLR(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(0)
68167 #define DUMMY__TYPE                                                   u_int32_t
68168 #define DUMMY__READ                                                 0x00000001U
68169
68170 #endif /* __DUMMY_MACRO__ */
68171
68172
68173 /* macros for bb_reg_block.bb_sm2_reg_map.BB_dummy_DONOTACCESS6 */
68174 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_DUMMY_DONOTACCESS6__NUM         1
68175
68176 /* macros for BlueprintGlobalNameSpace::switch_table_chn_b2 */
68177 #ifndef __SWITCH_TABLE_CHN_B2_MACRO__
68178 #define __SWITCH_TABLE_CHN_B2_MACRO__
68179
68180 /* macros for field switch_table_idle_2 */
68181 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_IDLE_2__SHIFT                       0
68182 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_IDLE_2__WIDTH                       2
68183 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_IDLE_2__MASK              0x00000003U
68184 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_IDLE_2__READ(src) \
68185                     (u_int32_t)(src)\
68186                     & 0x00000003U
68187 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_IDLE_2__WRITE(src) \
68188                     ((u_int32_t)(src)\
68189                     & 0x00000003U)
68190 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_IDLE_2__MODIFY(dst, src) \
68191                     (dst) = ((dst) &\
68192                     ~0x00000003U) | ((u_int32_t)(src) &\
68193                     0x00000003U)
68194 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_IDLE_2__VERIFY(src) \
68195                     (!(((u_int32_t)(src)\
68196                     & ~0x00000003U)))
68197
68198 /* macros for field switch_table_t_2 */
68199 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_T_2__SHIFT                          2
68200 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_T_2__WIDTH                          2
68201 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_T_2__MASK                 0x0000000cU
68202 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_T_2__READ(src) \
68203                     (((u_int32_t)(src)\
68204                     & 0x0000000cU) >> 2)
68205 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_T_2__WRITE(src) \
68206                     (((u_int32_t)(src)\
68207                     << 2) & 0x0000000cU)
68208 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_T_2__MODIFY(dst, src) \
68209                     (dst) = ((dst) &\
68210                     ~0x0000000cU) | (((u_int32_t)(src) <<\
68211                     2) & 0x0000000cU)
68212 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_T_2__VERIFY(src) \
68213                     (!((((u_int32_t)(src)\
68214                     << 2) & ~0x0000000cU)))
68215
68216 /* macros for field switch_table_r_2 */
68217 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_R_2__SHIFT                          4
68218 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_R_2__WIDTH                          2
68219 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_R_2__MASK                 0x00000030U
68220 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_R_2__READ(src) \
68221                     (((u_int32_t)(src)\
68222                     & 0x00000030U) >> 4)
68223 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_R_2__WRITE(src) \
68224                     (((u_int32_t)(src)\
68225                     << 4) & 0x00000030U)
68226 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_R_2__MODIFY(dst, src) \
68227                     (dst) = ((dst) &\
68228                     ~0x00000030U) | (((u_int32_t)(src) <<\
68229                     4) & 0x00000030U)
68230 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_R_2__VERIFY(src) \
68231                     (!((((u_int32_t)(src)\
68232                     << 4) & ~0x00000030U)))
68233
68234 /* macros for field switch_table_rx1_2 */
68235 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_RX1_2__SHIFT                        6
68236 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_RX1_2__WIDTH                        2
68237 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_RX1_2__MASK               0x000000c0U
68238 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_RX1_2__READ(src) \
68239                     (((u_int32_t)(src)\
68240                     & 0x000000c0U) >> 6)
68241 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_RX1_2__WRITE(src) \
68242                     (((u_int32_t)(src)\
68243                     << 6) & 0x000000c0U)
68244 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_RX1_2__MODIFY(dst, src) \
68245                     (dst) = ((dst) &\
68246                     ~0x000000c0U) | (((u_int32_t)(src) <<\
68247                     6) & 0x000000c0U)
68248 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_RX1_2__VERIFY(src) \
68249                     (!((((u_int32_t)(src)\
68250                     << 6) & ~0x000000c0U)))
68251
68252 /* macros for field switch_table_rx12_2 */
68253 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_RX12_2__SHIFT                       8
68254 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_RX12_2__WIDTH                       2
68255 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_RX12_2__MASK              0x00000300U
68256 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_RX12_2__READ(src) \
68257                     (((u_int32_t)(src)\
68258                     & 0x00000300U) >> 8)
68259 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_RX12_2__WRITE(src) \
68260                     (((u_int32_t)(src)\
68261                     << 8) & 0x00000300U)
68262 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_RX12_2__MODIFY(dst, src) \
68263                     (dst) = ((dst) &\
68264                     ~0x00000300U) | (((u_int32_t)(src) <<\
68265                     8) & 0x00000300U)
68266 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_RX12_2__VERIFY(src) \
68267                     (!((((u_int32_t)(src)\
68268                     << 8) & ~0x00000300U)))
68269
68270 /* macros for field switch_table_b_2 */
68271 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_B_2__SHIFT                         10
68272 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_B_2__WIDTH                          2
68273 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_B_2__MASK                 0x00000c00U
68274 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_B_2__READ(src) \
68275                     (((u_int32_t)(src)\
68276                     & 0x00000c00U) >> 10)
68277 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_B_2__WRITE(src) \
68278                     (((u_int32_t)(src)\
68279                     << 10) & 0x00000c00U)
68280 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_B_2__MODIFY(dst, src) \
68281                     (dst) = ((dst) &\
68282                     ~0x00000c00U) | (((u_int32_t)(src) <<\
68283                     10) & 0x00000c00U)
68284 #define SWITCH_TABLE_CHN_B2__SWITCH_TABLE_B_2__VERIFY(src) \
68285                     (!((((u_int32_t)(src)\
68286                     << 10) & ~0x00000c00U)))
68287 #define SWITCH_TABLE_CHN_B2__TYPE                                     u_int32_t
68288 #define SWITCH_TABLE_CHN_B2__READ                                   0x00000fffU
68289 #define SWITCH_TABLE_CHN_B2__WRITE                                  0x00000fffU
68290
68291 #endif /* __SWITCH_TABLE_CHN_B2_MACRO__ */
68292
68293
68294 /* macros for bb_reg_block.bb_sm2_reg_map.BB_switch_table_chn_b2 */
68295 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_SWITCH_TABLE_CHN_B2__NUM        1
68296
68297 /* macros for BlueprintGlobalNameSpace::fcal_2_b2 */
68298 #ifndef __FCAL_2_B2_MACRO__
68299 #define __FCAL_2_B2_MACRO__
68300
68301 /* macros for field flc_sw_cap_val_2 */
68302 #define FCAL_2_B2__FLC_SW_CAP_VAL_2__SHIFT                                    3
68303 #define FCAL_2_B2__FLC_SW_CAP_VAL_2__WIDTH                                    5
68304 #define FCAL_2_B2__FLC_SW_CAP_VAL_2__MASK                           0x000000f8U
68305 #define FCAL_2_B2__FLC_SW_CAP_VAL_2__READ(src) \
68306                     (((u_int32_t)(src)\
68307                     & 0x000000f8U) >> 3)
68308 #define FCAL_2_B2__FLC_SW_CAP_VAL_2__WRITE(src) \
68309                     (((u_int32_t)(src)\
68310                     << 3) & 0x000000f8U)
68311 #define FCAL_2_B2__FLC_SW_CAP_VAL_2__MODIFY(dst, src) \
68312                     (dst) = ((dst) &\
68313                     ~0x000000f8U) | (((u_int32_t)(src) <<\
68314                     3) & 0x000000f8U)
68315 #define FCAL_2_B2__FLC_SW_CAP_VAL_2__VERIFY(src) \
68316                     (!((((u_int32_t)(src)\
68317                     << 3) & ~0x000000f8U)))
68318
68319 /* macros for field flc_cap_val_status_2 */
68320 #define FCAL_2_B2__FLC_CAP_VAL_STATUS_2__SHIFT                               20
68321 #define FCAL_2_B2__FLC_CAP_VAL_STATUS_2__WIDTH                                5
68322 #define FCAL_2_B2__FLC_CAP_VAL_STATUS_2__MASK                       0x01f00000U
68323 #define FCAL_2_B2__FLC_CAP_VAL_STATUS_2__READ(src) \
68324                     (((u_int32_t)(src)\
68325                     & 0x01f00000U) >> 20)
68326 #define FCAL_2_B2__TYPE                                               u_int32_t
68327 #define FCAL_2_B2__READ                                             0x01f000f8U
68328 #define FCAL_2_B2__WRITE                                            0x01f000f8U
68329
68330 #endif /* __FCAL_2_B2_MACRO__ */
68331
68332
68333 /* macros for bb_reg_block.bb_sm2_reg_map.BB_fcal_2_b2 */
68334 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_FCAL_2_B2__NUM                  1
68335
68336 /* macros for BlueprintGlobalNameSpace::dft_tone_ctrl_b2 */
68337 #ifndef __DFT_TONE_CTRL_B2_MACRO__
68338 #define __DFT_TONE_CTRL_B2_MACRO__
68339
68340 /* macros for field dft_tone_en_2 */
68341 #define DFT_TONE_CTRL_B2__DFT_TONE_EN_2__SHIFT                                0
68342 #define DFT_TONE_CTRL_B2__DFT_TONE_EN_2__WIDTH                                1
68343 #define DFT_TONE_CTRL_B2__DFT_TONE_EN_2__MASK                       0x00000001U
68344 #define DFT_TONE_CTRL_B2__DFT_TONE_EN_2__READ(src) \
68345                     (u_int32_t)(src)\
68346                     & 0x00000001U
68347 #define DFT_TONE_CTRL_B2__DFT_TONE_EN_2__WRITE(src) \
68348                     ((u_int32_t)(src)\
68349                     & 0x00000001U)
68350 #define DFT_TONE_CTRL_B2__DFT_TONE_EN_2__MODIFY(dst, src) \
68351                     (dst) = ((dst) &\
68352                     ~0x00000001U) | ((u_int32_t)(src) &\
68353                     0x00000001U)
68354 #define DFT_TONE_CTRL_B2__DFT_TONE_EN_2__VERIFY(src) \
68355                     (!(((u_int32_t)(src)\
68356                     & ~0x00000001U)))
68357 #define DFT_TONE_CTRL_B2__DFT_TONE_EN_2__SET(dst) \
68358                     (dst) = ((dst) &\
68359                     ~0x00000001U) | (u_int32_t)(1)
68360 #define DFT_TONE_CTRL_B2__DFT_TONE_EN_2__CLR(dst) \
68361                     (dst) = ((dst) &\
68362                     ~0x00000001U) | (u_int32_t)(0)
68363
68364 /* macros for field dft_tone_amp_sel_2 */
68365 #define DFT_TONE_CTRL_B2__DFT_TONE_AMP_SEL_2__SHIFT                           2
68366 #define DFT_TONE_CTRL_B2__DFT_TONE_AMP_SEL_2__WIDTH                           2
68367 #define DFT_TONE_CTRL_B2__DFT_TONE_AMP_SEL_2__MASK                  0x0000000cU
68368 #define DFT_TONE_CTRL_B2__DFT_TONE_AMP_SEL_2__READ(src) \
68369                     (((u_int32_t)(src)\
68370                     & 0x0000000cU) >> 2)
68371 #define DFT_TONE_CTRL_B2__DFT_TONE_AMP_SEL_2__WRITE(src) \
68372                     (((u_int32_t)(src)\
68373                     << 2) & 0x0000000cU)
68374 #define DFT_TONE_CTRL_B2__DFT_TONE_AMP_SEL_2__MODIFY(dst, src) \
68375                     (dst) = ((dst) &\
68376                     ~0x0000000cU) | (((u_int32_t)(src) <<\
68377                     2) & 0x0000000cU)
68378 #define DFT_TONE_CTRL_B2__DFT_TONE_AMP_SEL_2__VERIFY(src) \
68379                     (!((((u_int32_t)(src)\
68380                     << 2) & ~0x0000000cU)))
68381
68382 /* macros for field dft_tone_freq_ang_2 */
68383 #define DFT_TONE_CTRL_B2__DFT_TONE_FREQ_ANG_2__SHIFT                          4
68384 #define DFT_TONE_CTRL_B2__DFT_TONE_FREQ_ANG_2__WIDTH                          9
68385 #define DFT_TONE_CTRL_B2__DFT_TONE_FREQ_ANG_2__MASK                 0x00001ff0U
68386 #define DFT_TONE_CTRL_B2__DFT_TONE_FREQ_ANG_2__READ(src) \
68387                     (((u_int32_t)(src)\
68388                     & 0x00001ff0U) >> 4)
68389 #define DFT_TONE_CTRL_B2__DFT_TONE_FREQ_ANG_2__WRITE(src) \
68390                     (((u_int32_t)(src)\
68391                     << 4) & 0x00001ff0U)
68392 #define DFT_TONE_CTRL_B2__DFT_TONE_FREQ_ANG_2__MODIFY(dst, src) \
68393                     (dst) = ((dst) &\
68394                     ~0x00001ff0U) | (((u_int32_t)(src) <<\
68395                     4) & 0x00001ff0U)
68396 #define DFT_TONE_CTRL_B2__DFT_TONE_FREQ_ANG_2__VERIFY(src) \
68397                     (!((((u_int32_t)(src)\
68398                     << 4) & ~0x00001ff0U)))
68399 #define DFT_TONE_CTRL_B2__TYPE                                        u_int32_t
68400 #define DFT_TONE_CTRL_B2__READ                                      0x00001ffdU
68401 #define DFT_TONE_CTRL_B2__WRITE                                     0x00001ffdU
68402
68403 #endif /* __DFT_TONE_CTRL_B2_MACRO__ */
68404
68405
68406 /* macros for bb_reg_block.bb_sm2_reg_map.BB_dft_tone_ctrl_b2 */
68407 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_DFT_TONE_CTRL_B2__NUM           1
68408
68409 /* macros for BlueprintGlobalNameSpace::cl_map_0 */
68410 #ifndef __CL_MAP_0_MACRO__
68411 #define __CL_MAP_0_MACRO__
68412
68413 /* macros for field cl_map_0 */
68414 #define CL_MAP_0__CL_MAP_0__SHIFT                                             0
68415 #define CL_MAP_0__CL_MAP_0__WIDTH                                            32
68416 #define CL_MAP_0__CL_MAP_0__MASK                                    0xffffffffU
68417 #define CL_MAP_0__CL_MAP_0__READ(src)            (u_int32_t)(src) & 0xffffffffU
68418 #define CL_MAP_0__CL_MAP_0__WRITE(src)         ((u_int32_t)(src) & 0xffffffffU)
68419 #define CL_MAP_0__CL_MAP_0__MODIFY(dst, src) \
68420                     (dst) = ((dst) &\
68421                     ~0xffffffffU) | ((u_int32_t)(src) &\
68422                     0xffffffffU)
68423 #define CL_MAP_0__CL_MAP_0__VERIFY(src)  (!(((u_int32_t)(src) & ~0xffffffffU)))
68424 #define CL_MAP_0__TYPE                                                u_int32_t
68425 #define CL_MAP_0__READ                                              0xffffffffU
68426 #define CL_MAP_0__WRITE                                             0xffffffffU
68427
68428 #endif /* __CL_MAP_0_MACRO__ */
68429
68430
68431 /* macros for bb_reg_block.bb_sm2_reg_map.BB_cl_map_0_b2 */
68432 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_CL_MAP_0_B2__NUM                1
68433
68434 /* macros for BlueprintGlobalNameSpace::cl_map_1 */
68435 #ifndef __CL_MAP_1_MACRO__
68436 #define __CL_MAP_1_MACRO__
68437
68438 /* macros for field cl_map_1 */
68439 #define CL_MAP_1__CL_MAP_1__SHIFT                                             0
68440 #define CL_MAP_1__CL_MAP_1__WIDTH                                            32
68441 #define CL_MAP_1__CL_MAP_1__MASK                                    0xffffffffU
68442 #define CL_MAP_1__CL_MAP_1__READ(src)            (u_int32_t)(src) & 0xffffffffU
68443 #define CL_MAP_1__CL_MAP_1__WRITE(src)         ((u_int32_t)(src) & 0xffffffffU)
68444 #define CL_MAP_1__CL_MAP_1__MODIFY(dst, src) \
68445                     (dst) = ((dst) &\
68446                     ~0xffffffffU) | ((u_int32_t)(src) &\
68447                     0xffffffffU)
68448 #define CL_MAP_1__CL_MAP_1__VERIFY(src)  (!(((u_int32_t)(src) & ~0xffffffffU)))
68449 #define CL_MAP_1__TYPE                                                u_int32_t
68450 #define CL_MAP_1__READ                                              0xffffffffU
68451 #define CL_MAP_1__WRITE                                             0xffffffffU
68452
68453 #endif /* __CL_MAP_1_MACRO__ */
68454
68455
68456 /* macros for bb_reg_block.bb_sm2_reg_map.BB_cl_map_1_b2 */
68457 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_CL_MAP_1_B2__NUM                1
68458
68459 /* macros for BlueprintGlobalNameSpace::cl_map_2 */
68460 #ifndef __CL_MAP_2_MACRO__
68461 #define __CL_MAP_2_MACRO__
68462
68463 /* macros for field cl_map_2 */
68464 #define CL_MAP_2__CL_MAP_2__SHIFT                                             0
68465 #define CL_MAP_2__CL_MAP_2__WIDTH                                            32
68466 #define CL_MAP_2__CL_MAP_2__MASK                                    0xffffffffU
68467 #define CL_MAP_2__CL_MAP_2__READ(src)            (u_int32_t)(src) & 0xffffffffU
68468 #define CL_MAP_2__CL_MAP_2__WRITE(src)         ((u_int32_t)(src) & 0xffffffffU)
68469 #define CL_MAP_2__CL_MAP_2__MODIFY(dst, src) \
68470                     (dst) = ((dst) &\
68471                     ~0xffffffffU) | ((u_int32_t)(src) &\
68472                     0xffffffffU)
68473 #define CL_MAP_2__CL_MAP_2__VERIFY(src)  (!(((u_int32_t)(src) & ~0xffffffffU)))
68474 #define CL_MAP_2__TYPE                                                u_int32_t
68475 #define CL_MAP_2__READ                                              0xffffffffU
68476 #define CL_MAP_2__WRITE                                             0xffffffffU
68477
68478 #endif /* __CL_MAP_2_MACRO__ */
68479
68480
68481 /* macros for bb_reg_block.bb_sm2_reg_map.BB_cl_map_2_b2 */
68482 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_CL_MAP_2_B2__NUM                1
68483
68484 /* macros for BlueprintGlobalNameSpace::cl_map_3 */
68485 #ifndef __CL_MAP_3_MACRO__
68486 #define __CL_MAP_3_MACRO__
68487
68488 /* macros for field cl_map_3 */
68489 #define CL_MAP_3__CL_MAP_3__SHIFT                                             0
68490 #define CL_MAP_3__CL_MAP_3__WIDTH                                            32
68491 #define CL_MAP_3__CL_MAP_3__MASK                                    0xffffffffU
68492 #define CL_MAP_3__CL_MAP_3__READ(src)            (u_int32_t)(src) & 0xffffffffU
68493 #define CL_MAP_3__CL_MAP_3__WRITE(src)         ((u_int32_t)(src) & 0xffffffffU)
68494 #define CL_MAP_3__CL_MAP_3__MODIFY(dst, src) \
68495                     (dst) = ((dst) &\
68496                     ~0xffffffffU) | ((u_int32_t)(src) &\
68497                     0xffffffffU)
68498 #define CL_MAP_3__CL_MAP_3__VERIFY(src)  (!(((u_int32_t)(src) & ~0xffffffffU)))
68499 #define CL_MAP_3__TYPE                                                u_int32_t
68500 #define CL_MAP_3__READ                                              0xffffffffU
68501 #define CL_MAP_3__WRITE                                             0xffffffffU
68502
68503 #endif /* __CL_MAP_3_MACRO__ */
68504
68505
68506 /* macros for bb_reg_block.bb_sm2_reg_map.BB_cl_map_3_b2 */
68507 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_CL_MAP_3_B2__NUM                1
68508
68509 /* macros for BlueprintGlobalNameSpace::cl_map_pal_0 */
68510 #ifndef __CL_MAP_PAL_0_MACRO__
68511 #define __CL_MAP_PAL_0_MACRO__
68512
68513 /* macros for field cl_map_0 */
68514 #define CL_MAP_PAL_0__CL_MAP_0__SHIFT                                         0
68515 #define CL_MAP_PAL_0__CL_MAP_0__WIDTH                                        32
68516 #define CL_MAP_PAL_0__CL_MAP_0__MASK                                0xffffffffU
68517 #define CL_MAP_PAL_0__CL_MAP_0__READ(src)        (u_int32_t)(src) & 0xffffffffU
68518 #define CL_MAP_PAL_0__CL_MAP_0__WRITE(src)     ((u_int32_t)(src) & 0xffffffffU)
68519 #define CL_MAP_PAL_0__CL_MAP_0__MODIFY(dst, src) \
68520                     (dst) = ((dst) &\
68521                     ~0xffffffffU) | ((u_int32_t)(src) &\
68522                     0xffffffffU)
68523 #define CL_MAP_PAL_0__CL_MAP_0__VERIFY(src) \
68524                     (!(((u_int32_t)(src)\
68525                     & ~0xffffffffU)))
68526 #define CL_MAP_PAL_0__TYPE                                            u_int32_t
68527 #define CL_MAP_PAL_0__READ                                          0xffffffffU
68528 #define CL_MAP_PAL_0__WRITE                                         0xffffffffU
68529
68530 #endif /* __CL_MAP_PAL_0_MACRO__ */
68531
68532
68533 /* macros for bb_reg_block.bb_sm2_reg_map.BB_cl_map_pal_0_b2 */
68534 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_CL_MAP_PAL_0_B2__NUM            1
68535
68536 /* macros for BlueprintGlobalNameSpace::cl_map_pal_1 */
68537 #ifndef __CL_MAP_PAL_1_MACRO__
68538 #define __CL_MAP_PAL_1_MACRO__
68539
68540 /* macros for field cl_map_1 */
68541 #define CL_MAP_PAL_1__CL_MAP_1__SHIFT                                         0
68542 #define CL_MAP_PAL_1__CL_MAP_1__WIDTH                                        32
68543 #define CL_MAP_PAL_1__CL_MAP_1__MASK                                0xffffffffU
68544 #define CL_MAP_PAL_1__CL_MAP_1__READ(src)        (u_int32_t)(src) & 0xffffffffU
68545 #define CL_MAP_PAL_1__CL_MAP_1__WRITE(src)     ((u_int32_t)(src) & 0xffffffffU)
68546 #define CL_MAP_PAL_1__CL_MAP_1__MODIFY(dst, src) \
68547                     (dst) = ((dst) &\
68548                     ~0xffffffffU) | ((u_int32_t)(src) &\
68549                     0xffffffffU)
68550 #define CL_MAP_PAL_1__CL_MAP_1__VERIFY(src) \
68551                     (!(((u_int32_t)(src)\
68552                     & ~0xffffffffU)))
68553 #define CL_MAP_PAL_1__TYPE                                            u_int32_t
68554 #define CL_MAP_PAL_1__READ                                          0xffffffffU
68555 #define CL_MAP_PAL_1__WRITE                                         0xffffffffU
68556
68557 #endif /* __CL_MAP_PAL_1_MACRO__ */
68558
68559
68560 /* macros for bb_reg_block.bb_sm2_reg_map.BB_cl_map_pal_1_b2 */
68561 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_CL_MAP_PAL_1_B2__NUM            1
68562
68563 /* macros for BlueprintGlobalNameSpace::cl_map_pal_2 */
68564 #ifndef __CL_MAP_PAL_2_MACRO__
68565 #define __CL_MAP_PAL_2_MACRO__
68566
68567 /* macros for field cl_map_2 */
68568 #define CL_MAP_PAL_2__CL_MAP_2__SHIFT                                         0
68569 #define CL_MAP_PAL_2__CL_MAP_2__WIDTH                                        32
68570 #define CL_MAP_PAL_2__CL_MAP_2__MASK                                0xffffffffU
68571 #define CL_MAP_PAL_2__CL_MAP_2__READ(src)        (u_int32_t)(src) & 0xffffffffU
68572 #define CL_MAP_PAL_2__CL_MAP_2__WRITE(src)     ((u_int32_t)(src) & 0xffffffffU)
68573 #define CL_MAP_PAL_2__CL_MAP_2__MODIFY(dst, src) \
68574                     (dst) = ((dst) &\
68575                     ~0xffffffffU) | ((u_int32_t)(src) &\
68576                     0xffffffffU)
68577 #define CL_MAP_PAL_2__CL_MAP_2__VERIFY(src) \
68578                     (!(((u_int32_t)(src)\
68579                     & ~0xffffffffU)))
68580 #define CL_MAP_PAL_2__TYPE                                            u_int32_t
68581 #define CL_MAP_PAL_2__READ                                          0xffffffffU
68582 #define CL_MAP_PAL_2__WRITE                                         0xffffffffU
68583
68584 #endif /* __CL_MAP_PAL_2_MACRO__ */
68585
68586
68587 /* macros for bb_reg_block.bb_sm2_reg_map.BB_cl_map_pal_2_b2 */
68588 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_CL_MAP_PAL_2_B2__NUM            1
68589
68590 /* macros for BlueprintGlobalNameSpace::cl_map_pal_3 */
68591 #ifndef __CL_MAP_PAL_3_MACRO__
68592 #define __CL_MAP_PAL_3_MACRO__
68593
68594 /* macros for field cl_map_3 */
68595 #define CL_MAP_PAL_3__CL_MAP_3__SHIFT                                         0
68596 #define CL_MAP_PAL_3__CL_MAP_3__WIDTH                                        32
68597 #define CL_MAP_PAL_3__CL_MAP_3__MASK                                0xffffffffU
68598 #define CL_MAP_PAL_3__CL_MAP_3__READ(src)        (u_int32_t)(src) & 0xffffffffU
68599 #define CL_MAP_PAL_3__CL_MAP_3__WRITE(src)     ((u_int32_t)(src) & 0xffffffffU)
68600 #define CL_MAP_PAL_3__CL_MAP_3__MODIFY(dst, src) \
68601                     (dst) = ((dst) &\
68602                     ~0xffffffffU) | ((u_int32_t)(src) &\
68603                     0xffffffffU)
68604 #define CL_MAP_PAL_3__CL_MAP_3__VERIFY(src) \
68605                     (!(((u_int32_t)(src)\
68606                     & ~0xffffffffU)))
68607 #define CL_MAP_PAL_3__TYPE                                            u_int32_t
68608 #define CL_MAP_PAL_3__READ                                          0xffffffffU
68609 #define CL_MAP_PAL_3__WRITE                                         0xffffffffU
68610
68611 #endif /* __CL_MAP_PAL_3_MACRO__ */
68612
68613
68614 /* macros for bb_reg_block.bb_sm2_reg_map.BB_cl_map_pal_3_b2 */
68615 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_CL_MAP_PAL_3_B2__NUM            1
68616
68617 /* macros for BlueprintGlobalNameSpace::cl_tab */
68618 #ifndef __CL_TAB_MACRO__
68619 #define __CL_TAB_MACRO__
68620
68621 /* macros for field cl_gain_mod */
68622 #define CL_TAB__CL_GAIN_MOD__SHIFT                                            0
68623 #define CL_TAB__CL_GAIN_MOD__WIDTH                                            5
68624 #define CL_TAB__CL_GAIN_MOD__MASK                                   0x0000001fU
68625 #define CL_TAB__CL_GAIN_MOD__READ(src)           (u_int32_t)(src) & 0x0000001fU
68626 #define CL_TAB__CL_GAIN_MOD__WRITE(src)        ((u_int32_t)(src) & 0x0000001fU)
68627 #define CL_TAB__CL_GAIN_MOD__MODIFY(dst, src) \
68628                     (dst) = ((dst) &\
68629                     ~0x0000001fU) | ((u_int32_t)(src) &\
68630                     0x0000001fU)
68631 #define CL_TAB__CL_GAIN_MOD__VERIFY(src) (!(((u_int32_t)(src) & ~0x0000001fU)))
68632
68633 /* macros for field carr_lk_dc_add_Q */
68634 #define CL_TAB__CARR_LK_DC_ADD_Q__SHIFT                                       5
68635 #define CL_TAB__CARR_LK_DC_ADD_Q__WIDTH                                      11
68636 #define CL_TAB__CARR_LK_DC_ADD_Q__MASK                              0x0000ffe0U
68637 #define CL_TAB__CARR_LK_DC_ADD_Q__READ(src) \
68638                     (((u_int32_t)(src)\
68639                     & 0x0000ffe0U) >> 5)
68640 #define CL_TAB__CARR_LK_DC_ADD_Q__WRITE(src) \
68641                     (((u_int32_t)(src)\
68642                     << 5) & 0x0000ffe0U)
68643 #define CL_TAB__CARR_LK_DC_ADD_Q__MODIFY(dst, src) \
68644                     (dst) = ((dst) &\
68645                     ~0x0000ffe0U) | (((u_int32_t)(src) <<\
68646                     5) & 0x0000ffe0U)
68647 #define CL_TAB__CARR_LK_DC_ADD_Q__VERIFY(src) \
68648                     (!((((u_int32_t)(src)\
68649                     << 5) & ~0x0000ffe0U)))
68650
68651 /* macros for field carr_lk_dc_add_I */
68652 #define CL_TAB__CARR_LK_DC_ADD_I__SHIFT                                      16
68653 #define CL_TAB__CARR_LK_DC_ADD_I__WIDTH                                      11
68654 #define CL_TAB__CARR_LK_DC_ADD_I__MASK                              0x07ff0000U
68655 #define CL_TAB__CARR_LK_DC_ADD_I__READ(src) \
68656                     (((u_int32_t)(src)\
68657                     & 0x07ff0000U) >> 16)
68658 #define CL_TAB__CARR_LK_DC_ADD_I__WRITE(src) \
68659                     (((u_int32_t)(src)\
68660                     << 16) & 0x07ff0000U)
68661 #define CL_TAB__CARR_LK_DC_ADD_I__MODIFY(dst, src) \
68662                     (dst) = ((dst) &\
68663                     ~0x07ff0000U) | (((u_int32_t)(src) <<\
68664                     16) & 0x07ff0000U)
68665 #define CL_TAB__CARR_LK_DC_ADD_I__VERIFY(src) \
68666                     (!((((u_int32_t)(src)\
68667                     << 16) & ~0x07ff0000U)))
68668
68669 /* macros for field bb_gain */
68670 #define CL_TAB__BB_GAIN__SHIFT                                               27
68671 #define CL_TAB__BB_GAIN__WIDTH                                                4
68672 #define CL_TAB__BB_GAIN__MASK                                       0x78000000U
68673 #define CL_TAB__BB_GAIN__READ(src)     (((u_int32_t)(src) & 0x78000000U) >> 27)
68674 #define CL_TAB__BB_GAIN__WRITE(src)    (((u_int32_t)(src) << 27) & 0x78000000U)
68675 #define CL_TAB__BB_GAIN__MODIFY(dst, src) \
68676                     (dst) = ((dst) &\
68677                     ~0x78000000U) | (((u_int32_t)(src) <<\
68678                     27) & 0x78000000U)
68679 #define CL_TAB__BB_GAIN__VERIFY(src) \
68680                     (!((((u_int32_t)(src)\
68681                     << 27) & ~0x78000000U)))
68682 #define CL_TAB__TYPE                                                  u_int32_t
68683 #define CL_TAB__READ                                                0x7fffffffU
68684 #define CL_TAB__WRITE                                               0x7fffffffU
68685
68686 #endif /* __CL_TAB_MACRO__ */
68687
68688
68689 /* macros for bb_reg_block.bb_sm2_reg_map.BB_cl_tab_b2 */
68690 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_CL_TAB_B2__NUM                 16
68691
68692 /* macros for BlueprintGlobalNameSpace::chan_info_gain_b2 */
68693 #ifndef __CHAN_INFO_GAIN_B2_MACRO__
68694 #define __CHAN_INFO_GAIN_B2_MACRO__
68695
68696 /* macros for field chan_info_rssi_2 */
68697 #define CHAN_INFO_GAIN_B2__CHAN_INFO_RSSI_2__SHIFT                            0
68698 #define CHAN_INFO_GAIN_B2__CHAN_INFO_RSSI_2__WIDTH                            8
68699 #define CHAN_INFO_GAIN_B2__CHAN_INFO_RSSI_2__MASK                   0x000000ffU
68700 #define CHAN_INFO_GAIN_B2__CHAN_INFO_RSSI_2__READ(src) \
68701                     (u_int32_t)(src)\
68702                     & 0x000000ffU
68703
68704 /* macros for field chan_info_rf_gain_2 */
68705 #define CHAN_INFO_GAIN_B2__CHAN_INFO_RF_GAIN_2__SHIFT                         8
68706 #define CHAN_INFO_GAIN_B2__CHAN_INFO_RF_GAIN_2__WIDTH                         8
68707 #define CHAN_INFO_GAIN_B2__CHAN_INFO_RF_GAIN_2__MASK                0x0000ff00U
68708 #define CHAN_INFO_GAIN_B2__CHAN_INFO_RF_GAIN_2__READ(src) \
68709                     (((u_int32_t)(src)\
68710                     & 0x0000ff00U) >> 8)
68711
68712 /* macros for field chan_info_mb_gain_2 */
68713 #define CHAN_INFO_GAIN_B2__CHAN_INFO_MB_GAIN_2__SHIFT                        16
68714 #define CHAN_INFO_GAIN_B2__CHAN_INFO_MB_GAIN_2__WIDTH                         7
68715 #define CHAN_INFO_GAIN_B2__CHAN_INFO_MB_GAIN_2__MASK                0x007f0000U
68716 #define CHAN_INFO_GAIN_B2__CHAN_INFO_MB_GAIN_2__READ(src) \
68717                     (((u_int32_t)(src)\
68718                     & 0x007f0000U) >> 16)
68719
68720 /* macros for field chan_info_xatten1_sw_2 */
68721 #define CHAN_INFO_GAIN_B2__CHAN_INFO_XATTEN1_SW_2__SHIFT                     23
68722 #define CHAN_INFO_GAIN_B2__CHAN_INFO_XATTEN1_SW_2__WIDTH                      1
68723 #define CHAN_INFO_GAIN_B2__CHAN_INFO_XATTEN1_SW_2__MASK             0x00800000U
68724 #define CHAN_INFO_GAIN_B2__CHAN_INFO_XATTEN1_SW_2__READ(src) \
68725                     (((u_int32_t)(src)\
68726                     & 0x00800000U) >> 23)
68727 #define CHAN_INFO_GAIN_B2__CHAN_INFO_XATTEN1_SW_2__SET(dst) \
68728                     (dst) = ((dst) &\
68729                     ~0x00800000U) | ((u_int32_t)(1) << 23)
68730 #define CHAN_INFO_GAIN_B2__CHAN_INFO_XATTEN1_SW_2__CLR(dst) \
68731                     (dst) = ((dst) &\
68732                     ~0x00800000U) | ((u_int32_t)(0) << 23)
68733
68734 /* macros for field chan_info_xatten2_sw_2 */
68735 #define CHAN_INFO_GAIN_B2__CHAN_INFO_XATTEN2_SW_2__SHIFT                     24
68736 #define CHAN_INFO_GAIN_B2__CHAN_INFO_XATTEN2_SW_2__WIDTH                      1
68737 #define CHAN_INFO_GAIN_B2__CHAN_INFO_XATTEN2_SW_2__MASK             0x01000000U
68738 #define CHAN_INFO_GAIN_B2__CHAN_INFO_XATTEN2_SW_2__READ(src) \
68739                     (((u_int32_t)(src)\
68740                     & 0x01000000U) >> 24)
68741 #define CHAN_INFO_GAIN_B2__CHAN_INFO_XATTEN2_SW_2__SET(dst) \
68742                     (dst) = ((dst) &\
68743                     ~0x01000000U) | ((u_int32_t)(1) << 24)
68744 #define CHAN_INFO_GAIN_B2__CHAN_INFO_XATTEN2_SW_2__CLR(dst) \
68745                     (dst) = ((dst) &\
68746                     ~0x01000000U) | ((u_int32_t)(0) << 24)
68747 #define CHAN_INFO_GAIN_B2__TYPE                                       u_int32_t
68748 #define CHAN_INFO_GAIN_B2__READ                                     0x01ffffffU
68749
68750 #endif /* __CHAN_INFO_GAIN_B2_MACRO__ */
68751
68752
68753 /* macros for bb_reg_block.bb_sm2_reg_map.BB_chan_info_gain_b2 */
68754 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_CHAN_INFO_GAIN_B2__NUM          1
68755
68756 /* macros for BlueprintGlobalNameSpace::tpc_4_b2 */
68757 #ifndef __TPC_4_B2_MACRO__
68758 #define __TPC_4_B2_MACRO__
68759
68760 /* macros for field pd_avg_valid_2 */
68761 #define TPC_4_B2__PD_AVG_VALID_2__SHIFT                                       0
68762 #define TPC_4_B2__PD_AVG_VALID_2__WIDTH                                       1
68763 #define TPC_4_B2__PD_AVG_VALID_2__MASK                              0x00000001U
68764 #define TPC_4_B2__PD_AVG_VALID_2__READ(src)      (u_int32_t)(src) & 0x00000001U
68765 #define TPC_4_B2__PD_AVG_VALID_2__SET(dst) \
68766                     (dst) = ((dst) &\
68767                     ~0x00000001U) | (u_int32_t)(1)
68768 #define TPC_4_B2__PD_AVG_VALID_2__CLR(dst) \
68769                     (dst) = ((dst) &\
68770                     ~0x00000001U) | (u_int32_t)(0)
68771
68772 /* macros for field pd_avg_out_2 */
68773 #define TPC_4_B2__PD_AVG_OUT_2__SHIFT                                         1
68774 #define TPC_4_B2__PD_AVG_OUT_2__WIDTH                                         8
68775 #define TPC_4_B2__PD_AVG_OUT_2__MASK                                0x000001feU
68776 #define TPC_4_B2__PD_AVG_OUT_2__READ(src) \
68777                     (((u_int32_t)(src)\
68778                     & 0x000001feU) >> 1)
68779
68780 /* macros for field dac_gain_2 */
68781 #define TPC_4_B2__DAC_GAIN_2__SHIFT                                           9
68782 #define TPC_4_B2__DAC_GAIN_2__WIDTH                                           5
68783 #define TPC_4_B2__DAC_GAIN_2__MASK                                  0x00003e00U
68784 #define TPC_4_B2__DAC_GAIN_2__READ(src) (((u_int32_t)(src) & 0x00003e00U) >> 9)
68785
68786 /* macros for field tx_gain_setting_2 */
68787 #define TPC_4_B2__TX_GAIN_SETTING_2__SHIFT                                   14
68788 #define TPC_4_B2__TX_GAIN_SETTING_2__WIDTH                                    6
68789 #define TPC_4_B2__TX_GAIN_SETTING_2__MASK                           0x000fc000U
68790 #define TPC_4_B2__TX_GAIN_SETTING_2__READ(src) \
68791                     (((u_int32_t)(src)\
68792                     & 0x000fc000U) >> 14)
68793
68794 /* macros for field rate_sent_2 */
68795 #define TPC_4_B2__RATE_SENT_2__SHIFT                                         20
68796 #define TPC_4_B2__RATE_SENT_2__WIDTH                                          5
68797 #define TPC_4_B2__RATE_SENT_2__MASK                                 0x01f00000U
68798 #define TPC_4_B2__RATE_SENT_2__READ(src) \
68799                     (((u_int32_t)(src)\
68800                     & 0x01f00000U) >> 20)
68801 #define TPC_4_B2__TYPE                                                u_int32_t
68802 #define TPC_4_B2__READ                                              0x01ffffffU
68803
68804 #endif /* __TPC_4_B2_MACRO__ */
68805
68806
68807 /* macros for bb_reg_block.bb_sm2_reg_map.BB_tpc_4_b2 */
68808 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_TPC_4_B2__NUM                   1
68809
68810 /* macros for BlueprintGlobalNameSpace::tpc_5_b2 */
68811 #ifndef __TPC_5_B2_MACRO__
68812 #define __TPC_5_B2_MACRO__
68813
68814 /* macros for field pd_gain_boundary_1_2 */
68815 #define TPC_5_B2__PD_GAIN_BOUNDARY_1_2__SHIFT                                 4
68816 #define TPC_5_B2__PD_GAIN_BOUNDARY_1_2__WIDTH                                 6
68817 #define TPC_5_B2__PD_GAIN_BOUNDARY_1_2__MASK                        0x000003f0U
68818 #define TPC_5_B2__PD_GAIN_BOUNDARY_1_2__READ(src) \
68819                     (((u_int32_t)(src)\
68820                     & 0x000003f0U) >> 4)
68821 #define TPC_5_B2__PD_GAIN_BOUNDARY_1_2__WRITE(src) \
68822                     (((u_int32_t)(src)\
68823                     << 4) & 0x000003f0U)
68824 #define TPC_5_B2__PD_GAIN_BOUNDARY_1_2__MODIFY(dst, src) \
68825                     (dst) = ((dst) &\
68826                     ~0x000003f0U) | (((u_int32_t)(src) <<\
68827                     4) & 0x000003f0U)
68828 #define TPC_5_B2__PD_GAIN_BOUNDARY_1_2__VERIFY(src) \
68829                     (!((((u_int32_t)(src)\
68830                     << 4) & ~0x000003f0U)))
68831
68832 /* macros for field pd_gain_boundary_2_2 */
68833 #define TPC_5_B2__PD_GAIN_BOUNDARY_2_2__SHIFT                                10
68834 #define TPC_5_B2__PD_GAIN_BOUNDARY_2_2__WIDTH                                 6
68835 #define TPC_5_B2__PD_GAIN_BOUNDARY_2_2__MASK                        0x0000fc00U
68836 #define TPC_5_B2__PD_GAIN_BOUNDARY_2_2__READ(src) \
68837                     (((u_int32_t)(src)\
68838                     & 0x0000fc00U) >> 10)
68839 #define TPC_5_B2__PD_GAIN_BOUNDARY_2_2__WRITE(src) \
68840                     (((u_int32_t)(src)\
68841                     << 10) & 0x0000fc00U)
68842 #define TPC_5_B2__PD_GAIN_BOUNDARY_2_2__MODIFY(dst, src) \
68843                     (dst) = ((dst) &\
68844                     ~0x0000fc00U) | (((u_int32_t)(src) <<\
68845                     10) & 0x0000fc00U)
68846 #define TPC_5_B2__PD_GAIN_BOUNDARY_2_2__VERIFY(src) \
68847                     (!((((u_int32_t)(src)\
68848                     << 10) & ~0x0000fc00U)))
68849
68850 /* macros for field pd_gain_boundary_3_2 */
68851 #define TPC_5_B2__PD_GAIN_BOUNDARY_3_2__SHIFT                                16
68852 #define TPC_5_B2__PD_GAIN_BOUNDARY_3_2__WIDTH                                 6
68853 #define TPC_5_B2__PD_GAIN_BOUNDARY_3_2__MASK                        0x003f0000U
68854 #define TPC_5_B2__PD_GAIN_BOUNDARY_3_2__READ(src) \
68855                     (((u_int32_t)(src)\
68856                     & 0x003f0000U) >> 16)
68857 #define TPC_5_B2__PD_GAIN_BOUNDARY_3_2__WRITE(src) \
68858                     (((u_int32_t)(src)\
68859                     << 16) & 0x003f0000U)
68860 #define TPC_5_B2__PD_GAIN_BOUNDARY_3_2__MODIFY(dst, src) \
68861                     (dst) = ((dst) &\
68862                     ~0x003f0000U) | (((u_int32_t)(src) <<\
68863                     16) & 0x003f0000U)
68864 #define TPC_5_B2__PD_GAIN_BOUNDARY_3_2__VERIFY(src) \
68865                     (!((((u_int32_t)(src)\
68866                     << 16) & ~0x003f0000U)))
68867
68868 /* macros for field pd_gain_boundary_4_2 */
68869 #define TPC_5_B2__PD_GAIN_BOUNDARY_4_2__SHIFT                                22
68870 #define TPC_5_B2__PD_GAIN_BOUNDARY_4_2__WIDTH                                 6
68871 #define TPC_5_B2__PD_GAIN_BOUNDARY_4_2__MASK                        0x0fc00000U
68872 #define TPC_5_B2__PD_GAIN_BOUNDARY_4_2__READ(src) \
68873                     (((u_int32_t)(src)\
68874                     & 0x0fc00000U) >> 22)
68875 #define TPC_5_B2__PD_GAIN_BOUNDARY_4_2__WRITE(src) \
68876                     (((u_int32_t)(src)\
68877                     << 22) & 0x0fc00000U)
68878 #define TPC_5_B2__PD_GAIN_BOUNDARY_4_2__MODIFY(dst, src) \
68879                     (dst) = ((dst) &\
68880                     ~0x0fc00000U) | (((u_int32_t)(src) <<\
68881                     22) & 0x0fc00000U)
68882 #define TPC_5_B2__PD_GAIN_BOUNDARY_4_2__VERIFY(src) \
68883                     (!((((u_int32_t)(src)\
68884                     << 22) & ~0x0fc00000U)))
68885 #define TPC_5_B2__TYPE                                                u_int32_t
68886 #define TPC_5_B2__READ                                              0x0ffffff0U
68887 #define TPC_5_B2__WRITE                                             0x0ffffff0U
68888
68889 #endif /* __TPC_5_B2_MACRO__ */
68890
68891
68892 /* macros for bb_reg_block.bb_sm2_reg_map.BB_tpc_5_b2 */
68893 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_TPC_5_B2__NUM                   1
68894
68895 /* macros for BlueprintGlobalNameSpace::tpc_6_b2 */
68896 #ifndef __TPC_6_B2_MACRO__
68897 #define __TPC_6_B2_MACRO__
68898
68899 /* macros for field pd_dac_setting_1_2 */
68900 #define TPC_6_B2__PD_DAC_SETTING_1_2__SHIFT                                   0
68901 #define TPC_6_B2__PD_DAC_SETTING_1_2__WIDTH                                   6
68902 #define TPC_6_B2__PD_DAC_SETTING_1_2__MASK                          0x0000003fU
68903 #define TPC_6_B2__PD_DAC_SETTING_1_2__READ(src)  (u_int32_t)(src) & 0x0000003fU
68904 #define TPC_6_B2__PD_DAC_SETTING_1_2__WRITE(src) \
68905                     ((u_int32_t)(src)\
68906                     & 0x0000003fU)
68907 #define TPC_6_B2__PD_DAC_SETTING_1_2__MODIFY(dst, src) \
68908                     (dst) = ((dst) &\
68909                     ~0x0000003fU) | ((u_int32_t)(src) &\
68910                     0x0000003fU)
68911 #define TPC_6_B2__PD_DAC_SETTING_1_2__VERIFY(src) \
68912                     (!(((u_int32_t)(src)\
68913                     & ~0x0000003fU)))
68914
68915 /* macros for field pd_dac_setting_2_2 */
68916 #define TPC_6_B2__PD_DAC_SETTING_2_2__SHIFT                                   6
68917 #define TPC_6_B2__PD_DAC_SETTING_2_2__WIDTH                                   6
68918 #define TPC_6_B2__PD_DAC_SETTING_2_2__MASK                          0x00000fc0U
68919 #define TPC_6_B2__PD_DAC_SETTING_2_2__READ(src) \
68920                     (((u_int32_t)(src)\
68921                     & 0x00000fc0U) >> 6)
68922 #define TPC_6_B2__PD_DAC_SETTING_2_2__WRITE(src) \
68923                     (((u_int32_t)(src)\
68924                     << 6) & 0x00000fc0U)
68925 #define TPC_6_B2__PD_DAC_SETTING_2_2__MODIFY(dst, src) \
68926                     (dst) = ((dst) &\
68927                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
68928                     6) & 0x00000fc0U)
68929 #define TPC_6_B2__PD_DAC_SETTING_2_2__VERIFY(src) \
68930                     (!((((u_int32_t)(src)\
68931                     << 6) & ~0x00000fc0U)))
68932
68933 /* macros for field pd_dac_setting_3_2 */
68934 #define TPC_6_B2__PD_DAC_SETTING_3_2__SHIFT                                  12
68935 #define TPC_6_B2__PD_DAC_SETTING_3_2__WIDTH                                   6
68936 #define TPC_6_B2__PD_DAC_SETTING_3_2__MASK                          0x0003f000U
68937 #define TPC_6_B2__PD_DAC_SETTING_3_2__READ(src) \
68938                     (((u_int32_t)(src)\
68939                     & 0x0003f000U) >> 12)
68940 #define TPC_6_B2__PD_DAC_SETTING_3_2__WRITE(src) \
68941                     (((u_int32_t)(src)\
68942                     << 12) & 0x0003f000U)
68943 #define TPC_6_B2__PD_DAC_SETTING_3_2__MODIFY(dst, src) \
68944                     (dst) = ((dst) &\
68945                     ~0x0003f000U) | (((u_int32_t)(src) <<\
68946                     12) & 0x0003f000U)
68947 #define TPC_6_B2__PD_DAC_SETTING_3_2__VERIFY(src) \
68948                     (!((((u_int32_t)(src)\
68949                     << 12) & ~0x0003f000U)))
68950
68951 /* macros for field pd_dac_setting_4_2 */
68952 #define TPC_6_B2__PD_DAC_SETTING_4_2__SHIFT                                  18
68953 #define TPC_6_B2__PD_DAC_SETTING_4_2__WIDTH                                   6
68954 #define TPC_6_B2__PD_DAC_SETTING_4_2__MASK                          0x00fc0000U
68955 #define TPC_6_B2__PD_DAC_SETTING_4_2__READ(src) \
68956                     (((u_int32_t)(src)\
68957                     & 0x00fc0000U) >> 18)
68958 #define TPC_6_B2__PD_DAC_SETTING_4_2__WRITE(src) \
68959                     (((u_int32_t)(src)\
68960                     << 18) & 0x00fc0000U)
68961 #define TPC_6_B2__PD_DAC_SETTING_4_2__MODIFY(dst, src) \
68962                     (dst) = ((dst) &\
68963                     ~0x00fc0000U) | (((u_int32_t)(src) <<\
68964                     18) & 0x00fc0000U)
68965 #define TPC_6_B2__PD_DAC_SETTING_4_2__VERIFY(src) \
68966                     (!((((u_int32_t)(src)\
68967                     << 18) & ~0x00fc0000U)))
68968
68969 /* macros for field error_est_mode */
68970 #define TPC_6_B2__ERROR_EST_MODE__SHIFT                                      24
68971 #define TPC_6_B2__ERROR_EST_MODE__WIDTH                                       2
68972 #define TPC_6_B2__ERROR_EST_MODE__MASK                              0x03000000U
68973 #define TPC_6_B2__ERROR_EST_MODE__READ(src) \
68974                     (((u_int32_t)(src)\
68975                     & 0x03000000U) >> 24)
68976 #define TPC_6_B2__ERROR_EST_MODE__WRITE(src) \
68977                     (((u_int32_t)(src)\
68978                     << 24) & 0x03000000U)
68979 #define TPC_6_B2__ERROR_EST_MODE__MODIFY(dst, src) \
68980                     (dst) = ((dst) &\
68981                     ~0x03000000U) | (((u_int32_t)(src) <<\
68982                     24) & 0x03000000U)
68983 #define TPC_6_B2__ERROR_EST_MODE__VERIFY(src) \
68984                     (!((((u_int32_t)(src)\
68985                     << 24) & ~0x03000000U)))
68986
68987 /* macros for field error_est_filter_coeff */
68988 #define TPC_6_B2__ERROR_EST_FILTER_COEFF__SHIFT                              26
68989 #define TPC_6_B2__ERROR_EST_FILTER_COEFF__WIDTH                               3
68990 #define TPC_6_B2__ERROR_EST_FILTER_COEFF__MASK                      0x1c000000U
68991 #define TPC_6_B2__ERROR_EST_FILTER_COEFF__READ(src) \
68992                     (((u_int32_t)(src)\
68993                     & 0x1c000000U) >> 26)
68994 #define TPC_6_B2__ERROR_EST_FILTER_COEFF__WRITE(src) \
68995                     (((u_int32_t)(src)\
68996                     << 26) & 0x1c000000U)
68997 #define TPC_6_B2__ERROR_EST_FILTER_COEFF__MODIFY(dst, src) \
68998                     (dst) = ((dst) &\
68999                     ~0x1c000000U) | (((u_int32_t)(src) <<\
69000                     26) & 0x1c000000U)
69001 #define TPC_6_B2__ERROR_EST_FILTER_COEFF__VERIFY(src) \
69002                     (!((((u_int32_t)(src)\
69003                     << 26) & ~0x1c000000U)))
69004 #define TPC_6_B2__TYPE                                                u_int32_t
69005 #define TPC_6_B2__READ                                              0x1fffffffU
69006 #define TPC_6_B2__WRITE                                             0x1fffffffU
69007
69008 #endif /* __TPC_6_B2_MACRO__ */
69009
69010
69011 /* macros for bb_reg_block.bb_sm2_reg_map.BB_tpc_6_b2 */
69012 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_TPC_6_B2__NUM                   1
69013
69014 /* macros for BlueprintGlobalNameSpace::tpc_11_b2 */
69015 #ifndef __TPC_11_B2_MACRO__
69016 #define __TPC_11_B2_MACRO__
69017
69018 /* macros for field olpc_gain_delta_2 */
69019 #define TPC_11_B2__OLPC_GAIN_DELTA_2__SHIFT                                  16
69020 #define TPC_11_B2__OLPC_GAIN_DELTA_2__WIDTH                                   8
69021 #define TPC_11_B2__OLPC_GAIN_DELTA_2__MASK                          0x00ff0000U
69022 #define TPC_11_B2__OLPC_GAIN_DELTA_2__READ(src) \
69023                     (((u_int32_t)(src)\
69024                     & 0x00ff0000U) >> 16)
69025 #define TPC_11_B2__OLPC_GAIN_DELTA_2__WRITE(src) \
69026                     (((u_int32_t)(src)\
69027                     << 16) & 0x00ff0000U)
69028 #define TPC_11_B2__OLPC_GAIN_DELTA_2__MODIFY(dst, src) \
69029                     (dst) = ((dst) &\
69030                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
69031                     16) & 0x00ff0000U)
69032 #define TPC_11_B2__OLPC_GAIN_DELTA_2__VERIFY(src) \
69033                     (!((((u_int32_t)(src)\
69034                     << 16) & ~0x00ff0000U)))
69035
69036 /* macros for field olpc_gain_delta_2_pal_on */
69037 #define TPC_11_B2__OLPC_GAIN_DELTA_2_PAL_ON__SHIFT                           24
69038 #define TPC_11_B2__OLPC_GAIN_DELTA_2_PAL_ON__WIDTH                            8
69039 #define TPC_11_B2__OLPC_GAIN_DELTA_2_PAL_ON__MASK                   0xff000000U
69040 #define TPC_11_B2__OLPC_GAIN_DELTA_2_PAL_ON__READ(src) \
69041                     (((u_int32_t)(src)\
69042                     & 0xff000000U) >> 24)
69043 #define TPC_11_B2__OLPC_GAIN_DELTA_2_PAL_ON__WRITE(src) \
69044                     (((u_int32_t)(src)\
69045                     << 24) & 0xff000000U)
69046 #define TPC_11_B2__OLPC_GAIN_DELTA_2_PAL_ON__MODIFY(dst, src) \
69047                     (dst) = ((dst) &\
69048                     ~0xff000000U) | (((u_int32_t)(src) <<\
69049                     24) & 0xff000000U)
69050 #define TPC_11_B2__OLPC_GAIN_DELTA_2_PAL_ON__VERIFY(src) \
69051                     (!((((u_int32_t)(src)\
69052                     << 24) & ~0xff000000U)))
69053 #define TPC_11_B2__TYPE                                               u_int32_t
69054 #define TPC_11_B2__READ                                             0xffff0000U
69055 #define TPC_11_B2__WRITE                                            0xffff0000U
69056
69057 #endif /* __TPC_11_B2_MACRO__ */
69058
69059
69060 /* macros for bb_reg_block.bb_sm2_reg_map.BB_tpc_11_b2 */
69061 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_TPC_11_B2__NUM                  1
69062
69063 /* macros for BlueprintGlobalNameSpace::pdadc_tab */
69064 #ifndef __PDADC_TAB_MACRO__
69065 #define __PDADC_TAB_MACRO__
69066
69067 /* macros for field tab_entry */
69068 #define PDADC_TAB__TAB_ENTRY__SHIFT                                           0
69069 #define PDADC_TAB__TAB_ENTRY__WIDTH                                          32
69070 #define PDADC_TAB__TAB_ENTRY__MASK                                  0xffffffffU
69071 #define PDADC_TAB__TAB_ENTRY__WRITE(src)       ((u_int32_t)(src) & 0xffffffffU)
69072 #define PDADC_TAB__TAB_ENTRY__MODIFY(dst, src) \
69073                     (dst) = ((dst) &\
69074                     ~0xffffffffU) | ((u_int32_t)(src) &\
69075                     0xffffffffU)
69076 #define PDADC_TAB__TAB_ENTRY__VERIFY(src) \
69077                     (!(((u_int32_t)(src)\
69078                     & ~0xffffffffU)))
69079 #define PDADC_TAB__TYPE                                               u_int32_t
69080 #define PDADC_TAB__WRITE                                            0x00000000U
69081
69082 #endif /* __PDADC_TAB_MACRO__ */
69083
69084
69085 /* macros for bb_reg_block.bb_sm2_reg_map.BB_pdadc_tab_b2 */
69086 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_PDADC_TAB_B2__NUM              32
69087
69088 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_01_b2 */
69089 #ifndef __TXIQ_CORR_COEFF_01_B2_MACRO__
69090 #define __TXIQ_CORR_COEFF_01_B2_MACRO__
69091
69092 /* macros for field iqc_coeff_table_0_2 */
69093 #define TXIQ_CORR_COEFF_01_B2__IQC_COEFF_TABLE_0_2__SHIFT                     0
69094 #define TXIQ_CORR_COEFF_01_B2__IQC_COEFF_TABLE_0_2__WIDTH                    14
69095 #define TXIQ_CORR_COEFF_01_B2__IQC_COEFF_TABLE_0_2__MASK            0x00003fffU
69096 #define TXIQ_CORR_COEFF_01_B2__IQC_COEFF_TABLE_0_2__READ(src) \
69097                     (u_int32_t)(src)\
69098                     & 0x00003fffU
69099 #define TXIQ_CORR_COEFF_01_B2__IQC_COEFF_TABLE_0_2__WRITE(src) \
69100                     ((u_int32_t)(src)\
69101                     & 0x00003fffU)
69102 #define TXIQ_CORR_COEFF_01_B2__IQC_COEFF_TABLE_0_2__MODIFY(dst, src) \
69103                     (dst) = ((dst) &\
69104                     ~0x00003fffU) | ((u_int32_t)(src) &\
69105                     0x00003fffU)
69106 #define TXIQ_CORR_COEFF_01_B2__IQC_COEFF_TABLE_0_2__VERIFY(src) \
69107                     (!(((u_int32_t)(src)\
69108                     & ~0x00003fffU)))
69109
69110 /* macros for field iqc_coeff_table_1_2 */
69111 #define TXIQ_CORR_COEFF_01_B2__IQC_COEFF_TABLE_1_2__SHIFT                    14
69112 #define TXIQ_CORR_COEFF_01_B2__IQC_COEFF_TABLE_1_2__WIDTH                    14
69113 #define TXIQ_CORR_COEFF_01_B2__IQC_COEFF_TABLE_1_2__MASK            0x0fffc000U
69114 #define TXIQ_CORR_COEFF_01_B2__IQC_COEFF_TABLE_1_2__READ(src) \
69115                     (((u_int32_t)(src)\
69116                     & 0x0fffc000U) >> 14)
69117 #define TXIQ_CORR_COEFF_01_B2__IQC_COEFF_TABLE_1_2__WRITE(src) \
69118                     (((u_int32_t)(src)\
69119                     << 14) & 0x0fffc000U)
69120 #define TXIQ_CORR_COEFF_01_B2__IQC_COEFF_TABLE_1_2__MODIFY(dst, src) \
69121                     (dst) = ((dst) &\
69122                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
69123                     14) & 0x0fffc000U)
69124 #define TXIQ_CORR_COEFF_01_B2__IQC_COEFF_TABLE_1_2__VERIFY(src) \
69125                     (!((((u_int32_t)(src)\
69126                     << 14) & ~0x0fffc000U)))
69127 #define TXIQ_CORR_COEFF_01_B2__TYPE                                   u_int32_t
69128 #define TXIQ_CORR_COEFF_01_B2__READ                                 0x0fffffffU
69129 #define TXIQ_CORR_COEFF_01_B2__WRITE                                0x0fffffffU
69130
69131 #endif /* __TXIQ_CORR_COEFF_01_B2_MACRO__ */
69132
69133
69134 /* macros for bb_reg_block.bb_sm2_reg_map.BB_txiq_corr_coeff_01_b2 */
69135 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_TXIQ_CORR_COEFF_01_B2__NUM      1
69136
69137 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_23_b2 */
69138 #ifndef __TXIQ_CORR_COEFF_23_B2_MACRO__
69139 #define __TXIQ_CORR_COEFF_23_B2_MACRO__
69140
69141 /* macros for field iqc_coeff_table_2_2 */
69142 #define TXIQ_CORR_COEFF_23_B2__IQC_COEFF_TABLE_2_2__SHIFT                     0
69143 #define TXIQ_CORR_COEFF_23_B2__IQC_COEFF_TABLE_2_2__WIDTH                    14
69144 #define TXIQ_CORR_COEFF_23_B2__IQC_COEFF_TABLE_2_2__MASK            0x00003fffU
69145 #define TXIQ_CORR_COEFF_23_B2__IQC_COEFF_TABLE_2_2__READ(src) \
69146                     (u_int32_t)(src)\
69147                     & 0x00003fffU
69148 #define TXIQ_CORR_COEFF_23_B2__IQC_COEFF_TABLE_2_2__WRITE(src) \
69149                     ((u_int32_t)(src)\
69150                     & 0x00003fffU)
69151 #define TXIQ_CORR_COEFF_23_B2__IQC_COEFF_TABLE_2_2__MODIFY(dst, src) \
69152                     (dst) = ((dst) &\
69153                     ~0x00003fffU) | ((u_int32_t)(src) &\
69154                     0x00003fffU)
69155 #define TXIQ_CORR_COEFF_23_B2__IQC_COEFF_TABLE_2_2__VERIFY(src) \
69156                     (!(((u_int32_t)(src)\
69157                     & ~0x00003fffU)))
69158
69159 /* macros for field iqc_coeff_table_3_2 */
69160 #define TXIQ_CORR_COEFF_23_B2__IQC_COEFF_TABLE_3_2__SHIFT                    14
69161 #define TXIQ_CORR_COEFF_23_B2__IQC_COEFF_TABLE_3_2__WIDTH                    14
69162 #define TXIQ_CORR_COEFF_23_B2__IQC_COEFF_TABLE_3_2__MASK            0x0fffc000U
69163 #define TXIQ_CORR_COEFF_23_B2__IQC_COEFF_TABLE_3_2__READ(src) \
69164                     (((u_int32_t)(src)\
69165                     & 0x0fffc000U) >> 14)
69166 #define TXIQ_CORR_COEFF_23_B2__IQC_COEFF_TABLE_3_2__WRITE(src) \
69167                     (((u_int32_t)(src)\
69168                     << 14) & 0x0fffc000U)
69169 #define TXIQ_CORR_COEFF_23_B2__IQC_COEFF_TABLE_3_2__MODIFY(dst, src) \
69170                     (dst) = ((dst) &\
69171                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
69172                     14) & 0x0fffc000U)
69173 #define TXIQ_CORR_COEFF_23_B2__IQC_COEFF_TABLE_3_2__VERIFY(src) \
69174                     (!((((u_int32_t)(src)\
69175                     << 14) & ~0x0fffc000U)))
69176 #define TXIQ_CORR_COEFF_23_B2__TYPE                                   u_int32_t
69177 #define TXIQ_CORR_COEFF_23_B2__READ                                 0x0fffffffU
69178 #define TXIQ_CORR_COEFF_23_B2__WRITE                                0x0fffffffU
69179
69180 #endif /* __TXIQ_CORR_COEFF_23_B2_MACRO__ */
69181
69182
69183 /* macros for bb_reg_block.bb_sm2_reg_map.BB_txiq_corr_coeff_23_b2 */
69184 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_TXIQ_CORR_COEFF_23_B2__NUM      1
69185
69186 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_45_b2 */
69187 #ifndef __TXIQ_CORR_COEFF_45_B2_MACRO__
69188 #define __TXIQ_CORR_COEFF_45_B2_MACRO__
69189
69190 /* macros for field iqc_coeff_table_4_2 */
69191 #define TXIQ_CORR_COEFF_45_B2__IQC_COEFF_TABLE_4_2__SHIFT                     0
69192 #define TXIQ_CORR_COEFF_45_B2__IQC_COEFF_TABLE_4_2__WIDTH                    14
69193 #define TXIQ_CORR_COEFF_45_B2__IQC_COEFF_TABLE_4_2__MASK            0x00003fffU
69194 #define TXIQ_CORR_COEFF_45_B2__IQC_COEFF_TABLE_4_2__READ(src) \
69195                     (u_int32_t)(src)\
69196                     & 0x00003fffU
69197 #define TXIQ_CORR_COEFF_45_B2__IQC_COEFF_TABLE_4_2__WRITE(src) \
69198                     ((u_int32_t)(src)\
69199                     & 0x00003fffU)
69200 #define TXIQ_CORR_COEFF_45_B2__IQC_COEFF_TABLE_4_2__MODIFY(dst, src) \
69201                     (dst) = ((dst) &\
69202                     ~0x00003fffU) | ((u_int32_t)(src) &\
69203                     0x00003fffU)
69204 #define TXIQ_CORR_COEFF_45_B2__IQC_COEFF_TABLE_4_2__VERIFY(src) \
69205                     (!(((u_int32_t)(src)\
69206                     & ~0x00003fffU)))
69207
69208 /* macros for field iqc_coeff_table_5_2 */
69209 #define TXIQ_CORR_COEFF_45_B2__IQC_COEFF_TABLE_5_2__SHIFT                    14
69210 #define TXIQ_CORR_COEFF_45_B2__IQC_COEFF_TABLE_5_2__WIDTH                    14
69211 #define TXIQ_CORR_COEFF_45_B2__IQC_COEFF_TABLE_5_2__MASK            0x0fffc000U
69212 #define TXIQ_CORR_COEFF_45_B2__IQC_COEFF_TABLE_5_2__READ(src) \
69213                     (((u_int32_t)(src)\
69214                     & 0x0fffc000U) >> 14)
69215 #define TXIQ_CORR_COEFF_45_B2__IQC_COEFF_TABLE_5_2__WRITE(src) \
69216                     (((u_int32_t)(src)\
69217                     << 14) & 0x0fffc000U)
69218 #define TXIQ_CORR_COEFF_45_B2__IQC_COEFF_TABLE_5_2__MODIFY(dst, src) \
69219                     (dst) = ((dst) &\
69220                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
69221                     14) & 0x0fffc000U)
69222 #define TXIQ_CORR_COEFF_45_B2__IQC_COEFF_TABLE_5_2__VERIFY(src) \
69223                     (!((((u_int32_t)(src)\
69224                     << 14) & ~0x0fffc000U)))
69225 #define TXIQ_CORR_COEFF_45_B2__TYPE                                   u_int32_t
69226 #define TXIQ_CORR_COEFF_45_B2__READ                                 0x0fffffffU
69227 #define TXIQ_CORR_COEFF_45_B2__WRITE                                0x0fffffffU
69228
69229 #endif /* __TXIQ_CORR_COEFF_45_B2_MACRO__ */
69230
69231
69232 /* macros for bb_reg_block.bb_sm2_reg_map.BB_txiq_corr_coeff_45_b2 */
69233 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_TXIQ_CORR_COEFF_45_B2__NUM      1
69234
69235 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_67_b2 */
69236 #ifndef __TXIQ_CORR_COEFF_67_B2_MACRO__
69237 #define __TXIQ_CORR_COEFF_67_B2_MACRO__
69238
69239 /* macros for field iqc_coeff_table_6_2 */
69240 #define TXIQ_CORR_COEFF_67_B2__IQC_COEFF_TABLE_6_2__SHIFT                     0
69241 #define TXIQ_CORR_COEFF_67_B2__IQC_COEFF_TABLE_6_2__WIDTH                    14
69242 #define TXIQ_CORR_COEFF_67_B2__IQC_COEFF_TABLE_6_2__MASK            0x00003fffU
69243 #define TXIQ_CORR_COEFF_67_B2__IQC_COEFF_TABLE_6_2__READ(src) \
69244                     (u_int32_t)(src)\
69245                     & 0x00003fffU
69246 #define TXIQ_CORR_COEFF_67_B2__IQC_COEFF_TABLE_6_2__WRITE(src) \
69247                     ((u_int32_t)(src)\
69248                     & 0x00003fffU)
69249 #define TXIQ_CORR_COEFF_67_B2__IQC_COEFF_TABLE_6_2__MODIFY(dst, src) \
69250                     (dst) = ((dst) &\
69251                     ~0x00003fffU) | ((u_int32_t)(src) &\
69252                     0x00003fffU)
69253 #define TXIQ_CORR_COEFF_67_B2__IQC_COEFF_TABLE_6_2__VERIFY(src) \
69254                     (!(((u_int32_t)(src)\
69255                     & ~0x00003fffU)))
69256
69257 /* macros for field iqc_coeff_table_7_2 */
69258 #define TXIQ_CORR_COEFF_67_B2__IQC_COEFF_TABLE_7_2__SHIFT                    14
69259 #define TXIQ_CORR_COEFF_67_B2__IQC_COEFF_TABLE_7_2__WIDTH                    14
69260 #define TXIQ_CORR_COEFF_67_B2__IQC_COEFF_TABLE_7_2__MASK            0x0fffc000U
69261 #define TXIQ_CORR_COEFF_67_B2__IQC_COEFF_TABLE_7_2__READ(src) \
69262                     (((u_int32_t)(src)\
69263                     & 0x0fffc000U) >> 14)
69264 #define TXIQ_CORR_COEFF_67_B2__IQC_COEFF_TABLE_7_2__WRITE(src) \
69265                     (((u_int32_t)(src)\
69266                     << 14) & 0x0fffc000U)
69267 #define TXIQ_CORR_COEFF_67_B2__IQC_COEFF_TABLE_7_2__MODIFY(dst, src) \
69268                     (dst) = ((dst) &\
69269                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
69270                     14) & 0x0fffc000U)
69271 #define TXIQ_CORR_COEFF_67_B2__IQC_COEFF_TABLE_7_2__VERIFY(src) \
69272                     (!((((u_int32_t)(src)\
69273                     << 14) & ~0x0fffc000U)))
69274 #define TXIQ_CORR_COEFF_67_B2__TYPE                                   u_int32_t
69275 #define TXIQ_CORR_COEFF_67_B2__READ                                 0x0fffffffU
69276 #define TXIQ_CORR_COEFF_67_B2__WRITE                                0x0fffffffU
69277
69278 #endif /* __TXIQ_CORR_COEFF_67_B2_MACRO__ */
69279
69280
69281 /* macros for bb_reg_block.bb_sm2_reg_map.BB_txiq_corr_coeff_67_b2 */
69282 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_TXIQ_CORR_COEFF_67_B2__NUM      1
69283
69284 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_89_b2 */
69285 #ifndef __TXIQ_CORR_COEFF_89_B2_MACRO__
69286 #define __TXIQ_CORR_COEFF_89_B2_MACRO__
69287
69288 /* macros for field iqc_coeff_table_8_2 */
69289 #define TXIQ_CORR_COEFF_89_B2__IQC_COEFF_TABLE_8_2__SHIFT                     0
69290 #define TXIQ_CORR_COEFF_89_B2__IQC_COEFF_TABLE_8_2__WIDTH                    14
69291 #define TXIQ_CORR_COEFF_89_B2__IQC_COEFF_TABLE_8_2__MASK            0x00003fffU
69292 #define TXIQ_CORR_COEFF_89_B2__IQC_COEFF_TABLE_8_2__READ(src) \
69293                     (u_int32_t)(src)\
69294                     & 0x00003fffU
69295 #define TXIQ_CORR_COEFF_89_B2__IQC_COEFF_TABLE_8_2__WRITE(src) \
69296                     ((u_int32_t)(src)\
69297                     & 0x00003fffU)
69298 #define TXIQ_CORR_COEFF_89_B2__IQC_COEFF_TABLE_8_2__MODIFY(dst, src) \
69299                     (dst) = ((dst) &\
69300                     ~0x00003fffU) | ((u_int32_t)(src) &\
69301                     0x00003fffU)
69302 #define TXIQ_CORR_COEFF_89_B2__IQC_COEFF_TABLE_8_2__VERIFY(src) \
69303                     (!(((u_int32_t)(src)\
69304                     & ~0x00003fffU)))
69305
69306 /* macros for field iqc_coeff_table_9_2 */
69307 #define TXIQ_CORR_COEFF_89_B2__IQC_COEFF_TABLE_9_2__SHIFT                    14
69308 #define TXIQ_CORR_COEFF_89_B2__IQC_COEFF_TABLE_9_2__WIDTH                    14
69309 #define TXIQ_CORR_COEFF_89_B2__IQC_COEFF_TABLE_9_2__MASK            0x0fffc000U
69310 #define TXIQ_CORR_COEFF_89_B2__IQC_COEFF_TABLE_9_2__READ(src) \
69311                     (((u_int32_t)(src)\
69312                     & 0x0fffc000U) >> 14)
69313 #define TXIQ_CORR_COEFF_89_B2__IQC_COEFF_TABLE_9_2__WRITE(src) \
69314                     (((u_int32_t)(src)\
69315                     << 14) & 0x0fffc000U)
69316 #define TXIQ_CORR_COEFF_89_B2__IQC_COEFF_TABLE_9_2__MODIFY(dst, src) \
69317                     (dst) = ((dst) &\
69318                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
69319                     14) & 0x0fffc000U)
69320 #define TXIQ_CORR_COEFF_89_B2__IQC_COEFF_TABLE_9_2__VERIFY(src) \
69321                     (!((((u_int32_t)(src)\
69322                     << 14) & ~0x0fffc000U)))
69323 #define TXIQ_CORR_COEFF_89_B2__TYPE                                   u_int32_t
69324 #define TXIQ_CORR_COEFF_89_B2__READ                                 0x0fffffffU
69325 #define TXIQ_CORR_COEFF_89_B2__WRITE                                0x0fffffffU
69326
69327 #endif /* __TXIQ_CORR_COEFF_89_B2_MACRO__ */
69328
69329
69330 /* macros for bb_reg_block.bb_sm2_reg_map.BB_txiq_corr_coeff_89_b2 */
69331 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_TXIQ_CORR_COEFF_89_B2__NUM      1
69332
69333 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_ab_b2 */
69334 #ifndef __TXIQ_CORR_COEFF_AB_B2_MACRO__
69335 #define __TXIQ_CORR_COEFF_AB_B2_MACRO__
69336
69337 /* macros for field iqc_coeff_table_a_2 */
69338 #define TXIQ_CORR_COEFF_AB_B2__IQC_COEFF_TABLE_A_2__SHIFT                     0
69339 #define TXIQ_CORR_COEFF_AB_B2__IQC_COEFF_TABLE_A_2__WIDTH                    14
69340 #define TXIQ_CORR_COEFF_AB_B2__IQC_COEFF_TABLE_A_2__MASK            0x00003fffU
69341 #define TXIQ_CORR_COEFF_AB_B2__IQC_COEFF_TABLE_A_2__READ(src) \
69342                     (u_int32_t)(src)\
69343                     & 0x00003fffU
69344 #define TXIQ_CORR_COEFF_AB_B2__IQC_COEFF_TABLE_A_2__WRITE(src) \
69345                     ((u_int32_t)(src)\
69346                     & 0x00003fffU)
69347 #define TXIQ_CORR_COEFF_AB_B2__IQC_COEFF_TABLE_A_2__MODIFY(dst, src) \
69348                     (dst) = ((dst) &\
69349                     ~0x00003fffU) | ((u_int32_t)(src) &\
69350                     0x00003fffU)
69351 #define TXIQ_CORR_COEFF_AB_B2__IQC_COEFF_TABLE_A_2__VERIFY(src) \
69352                     (!(((u_int32_t)(src)\
69353                     & ~0x00003fffU)))
69354
69355 /* macros for field iqc_coeff_table_b_2 */
69356 #define TXIQ_CORR_COEFF_AB_B2__IQC_COEFF_TABLE_B_2__SHIFT                    14
69357 #define TXIQ_CORR_COEFF_AB_B2__IQC_COEFF_TABLE_B_2__WIDTH                    14
69358 #define TXIQ_CORR_COEFF_AB_B2__IQC_COEFF_TABLE_B_2__MASK            0x0fffc000U
69359 #define TXIQ_CORR_COEFF_AB_B2__IQC_COEFF_TABLE_B_2__READ(src) \
69360                     (((u_int32_t)(src)\
69361                     & 0x0fffc000U) >> 14)
69362 #define TXIQ_CORR_COEFF_AB_B2__IQC_COEFF_TABLE_B_2__WRITE(src) \
69363                     (((u_int32_t)(src)\
69364                     << 14) & 0x0fffc000U)
69365 #define TXIQ_CORR_COEFF_AB_B2__IQC_COEFF_TABLE_B_2__MODIFY(dst, src) \
69366                     (dst) = ((dst) &\
69367                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
69368                     14) & 0x0fffc000U)
69369 #define TXIQ_CORR_COEFF_AB_B2__IQC_COEFF_TABLE_B_2__VERIFY(src) \
69370                     (!((((u_int32_t)(src)\
69371                     << 14) & ~0x0fffc000U)))
69372 #define TXIQ_CORR_COEFF_AB_B2__TYPE                                   u_int32_t
69373 #define TXIQ_CORR_COEFF_AB_B2__READ                                 0x0fffffffU
69374 #define TXIQ_CORR_COEFF_AB_B2__WRITE                                0x0fffffffU
69375
69376 #endif /* __TXIQ_CORR_COEFF_AB_B2_MACRO__ */
69377
69378
69379 /* macros for bb_reg_block.bb_sm2_reg_map.BB_txiq_corr_coeff_ab_b2 */
69380 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_TXIQ_CORR_COEFF_AB_B2__NUM      1
69381
69382 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_cd_b2 */
69383 #ifndef __TXIQ_CORR_COEFF_CD_B2_MACRO__
69384 #define __TXIQ_CORR_COEFF_CD_B2_MACRO__
69385
69386 /* macros for field iqc_coeff_table_c_2 */
69387 #define TXIQ_CORR_COEFF_CD_B2__IQC_COEFF_TABLE_C_2__SHIFT                     0
69388 #define TXIQ_CORR_COEFF_CD_B2__IQC_COEFF_TABLE_C_2__WIDTH                    14
69389 #define TXIQ_CORR_COEFF_CD_B2__IQC_COEFF_TABLE_C_2__MASK            0x00003fffU
69390 #define TXIQ_CORR_COEFF_CD_B2__IQC_COEFF_TABLE_C_2__READ(src) \
69391                     (u_int32_t)(src)\
69392                     & 0x00003fffU
69393 #define TXIQ_CORR_COEFF_CD_B2__IQC_COEFF_TABLE_C_2__WRITE(src) \
69394                     ((u_int32_t)(src)\
69395                     & 0x00003fffU)
69396 #define TXIQ_CORR_COEFF_CD_B2__IQC_COEFF_TABLE_C_2__MODIFY(dst, src) \
69397                     (dst) = ((dst) &\
69398                     ~0x00003fffU) | ((u_int32_t)(src) &\
69399                     0x00003fffU)
69400 #define TXIQ_CORR_COEFF_CD_B2__IQC_COEFF_TABLE_C_2__VERIFY(src) \
69401                     (!(((u_int32_t)(src)\
69402                     & ~0x00003fffU)))
69403
69404 /* macros for field iqc_coeff_table_d_2 */
69405 #define TXIQ_CORR_COEFF_CD_B2__IQC_COEFF_TABLE_D_2__SHIFT                    14
69406 #define TXIQ_CORR_COEFF_CD_B2__IQC_COEFF_TABLE_D_2__WIDTH                    14
69407 #define TXIQ_CORR_COEFF_CD_B2__IQC_COEFF_TABLE_D_2__MASK            0x0fffc000U
69408 #define TXIQ_CORR_COEFF_CD_B2__IQC_COEFF_TABLE_D_2__READ(src) \
69409                     (((u_int32_t)(src)\
69410                     & 0x0fffc000U) >> 14)
69411 #define TXIQ_CORR_COEFF_CD_B2__IQC_COEFF_TABLE_D_2__WRITE(src) \
69412                     (((u_int32_t)(src)\
69413                     << 14) & 0x0fffc000U)
69414 #define TXIQ_CORR_COEFF_CD_B2__IQC_COEFF_TABLE_D_2__MODIFY(dst, src) \
69415                     (dst) = ((dst) &\
69416                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
69417                     14) & 0x0fffc000U)
69418 #define TXIQ_CORR_COEFF_CD_B2__IQC_COEFF_TABLE_D_2__VERIFY(src) \
69419                     (!((((u_int32_t)(src)\
69420                     << 14) & ~0x0fffc000U)))
69421 #define TXIQ_CORR_COEFF_CD_B2__TYPE                                   u_int32_t
69422 #define TXIQ_CORR_COEFF_CD_B2__READ                                 0x0fffffffU
69423 #define TXIQ_CORR_COEFF_CD_B2__WRITE                                0x0fffffffU
69424
69425 #endif /* __TXIQ_CORR_COEFF_CD_B2_MACRO__ */
69426
69427
69428 /* macros for bb_reg_block.bb_sm2_reg_map.BB_txiq_corr_coeff_cd_b2 */
69429 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_TXIQ_CORR_COEFF_CD_B2__NUM      1
69430
69431 /* macros for BlueprintGlobalNameSpace::txiq_corr_coeff_ef_b2 */
69432 #ifndef __TXIQ_CORR_COEFF_EF_B2_MACRO__
69433 #define __TXIQ_CORR_COEFF_EF_B2_MACRO__
69434
69435 /* macros for field iqc_coeff_table_e_2 */
69436 #define TXIQ_CORR_COEFF_EF_B2__IQC_COEFF_TABLE_E_2__SHIFT                     0
69437 #define TXIQ_CORR_COEFF_EF_B2__IQC_COEFF_TABLE_E_2__WIDTH                    14
69438 #define TXIQ_CORR_COEFF_EF_B2__IQC_COEFF_TABLE_E_2__MASK            0x00003fffU
69439 #define TXIQ_CORR_COEFF_EF_B2__IQC_COEFF_TABLE_E_2__READ(src) \
69440                     (u_int32_t)(src)\
69441                     & 0x00003fffU
69442 #define TXIQ_CORR_COEFF_EF_B2__IQC_COEFF_TABLE_E_2__WRITE(src) \
69443                     ((u_int32_t)(src)\
69444                     & 0x00003fffU)
69445 #define TXIQ_CORR_COEFF_EF_B2__IQC_COEFF_TABLE_E_2__MODIFY(dst, src) \
69446                     (dst) = ((dst) &\
69447                     ~0x00003fffU) | ((u_int32_t)(src) &\
69448                     0x00003fffU)
69449 #define TXIQ_CORR_COEFF_EF_B2__IQC_COEFF_TABLE_E_2__VERIFY(src) \
69450                     (!(((u_int32_t)(src)\
69451                     & ~0x00003fffU)))
69452
69453 /* macros for field iqc_coeff_table_f_2 */
69454 #define TXIQ_CORR_COEFF_EF_B2__IQC_COEFF_TABLE_F_2__SHIFT                    14
69455 #define TXIQ_CORR_COEFF_EF_B2__IQC_COEFF_TABLE_F_2__WIDTH                    14
69456 #define TXIQ_CORR_COEFF_EF_B2__IQC_COEFF_TABLE_F_2__MASK            0x0fffc000U
69457 #define TXIQ_CORR_COEFF_EF_B2__IQC_COEFF_TABLE_F_2__READ(src) \
69458                     (((u_int32_t)(src)\
69459                     & 0x0fffc000U) >> 14)
69460 #define TXIQ_CORR_COEFF_EF_B2__IQC_COEFF_TABLE_F_2__WRITE(src) \
69461                     (((u_int32_t)(src)\
69462                     << 14) & 0x0fffc000U)
69463 #define TXIQ_CORR_COEFF_EF_B2__IQC_COEFF_TABLE_F_2__MODIFY(dst, src) \
69464                     (dst) = ((dst) &\
69465                     ~0x0fffc000U) | (((u_int32_t)(src) <<\
69466                     14) & 0x0fffc000U)
69467 #define TXIQ_CORR_COEFF_EF_B2__IQC_COEFF_TABLE_F_2__VERIFY(src) \
69468                     (!((((u_int32_t)(src)\
69469                     << 14) & ~0x0fffc000U)))
69470 #define TXIQ_CORR_COEFF_EF_B2__TYPE                                   u_int32_t
69471 #define TXIQ_CORR_COEFF_EF_B2__READ                                 0x0fffffffU
69472 #define TXIQ_CORR_COEFF_EF_B2__WRITE                                0x0fffffffU
69473
69474 #endif /* __TXIQ_CORR_COEFF_EF_B2_MACRO__ */
69475
69476
69477 /* macros for bb_reg_block.bb_sm2_reg_map.BB_txiq_corr_coeff_ef_b2 */
69478 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_TXIQ_CORR_COEFF_EF_B2__NUM      1
69479
69480 /* macros for BlueprintGlobalNameSpace::txiqcal_status_b2 */
69481 #ifndef __TXIQCAL_STATUS_B2_MACRO__
69482 #define __TXIQCAL_STATUS_B2_MACRO__
69483
69484 /* macros for field txiqcal_failed_2 */
69485 #define TXIQCAL_STATUS_B2__TXIQCAL_FAILED_2__SHIFT                            0
69486 #define TXIQCAL_STATUS_B2__TXIQCAL_FAILED_2__WIDTH                            1
69487 #define TXIQCAL_STATUS_B2__TXIQCAL_FAILED_2__MASK                   0x00000001U
69488 #define TXIQCAL_STATUS_B2__TXIQCAL_FAILED_2__READ(src) \
69489                     (u_int32_t)(src)\
69490                     & 0x00000001U
69491 #define TXIQCAL_STATUS_B2__TXIQCAL_FAILED_2__SET(dst) \
69492                     (dst) = ((dst) &\
69493                     ~0x00000001U) | (u_int32_t)(1)
69494 #define TXIQCAL_STATUS_B2__TXIQCAL_FAILED_2__CLR(dst) \
69495                     (dst) = ((dst) &\
69496                     ~0x00000001U) | (u_int32_t)(0)
69497
69498 /* macros for field calibrated_gains_2 */
69499 #define TXIQCAL_STATUS_B2__CALIBRATED_GAINS_2__SHIFT                          1
69500 #define TXIQCAL_STATUS_B2__CALIBRATED_GAINS_2__WIDTH                          5
69501 #define TXIQCAL_STATUS_B2__CALIBRATED_GAINS_2__MASK                 0x0000003eU
69502 #define TXIQCAL_STATUS_B2__CALIBRATED_GAINS_2__READ(src) \
69503                     (((u_int32_t)(src)\
69504                     & 0x0000003eU) >> 1)
69505
69506 /* macros for field tone_gain_used_2 */
69507 #define TXIQCAL_STATUS_B2__TONE_GAIN_USED_2__SHIFT                            6
69508 #define TXIQCAL_STATUS_B2__TONE_GAIN_USED_2__WIDTH                            6
69509 #define TXIQCAL_STATUS_B2__TONE_GAIN_USED_2__MASK                   0x00000fc0U
69510 #define TXIQCAL_STATUS_B2__TONE_GAIN_USED_2__READ(src) \
69511                     (((u_int32_t)(src)\
69512                     & 0x00000fc0U) >> 6)
69513
69514 /* macros for field rx_gain_used_2 */
69515 #define TXIQCAL_STATUS_B2__RX_GAIN_USED_2__SHIFT                             12
69516 #define TXIQCAL_STATUS_B2__RX_GAIN_USED_2__WIDTH                              6
69517 #define TXIQCAL_STATUS_B2__RX_GAIN_USED_2__MASK                     0x0003f000U
69518 #define TXIQCAL_STATUS_B2__RX_GAIN_USED_2__READ(src) \
69519                     (((u_int32_t)(src)\
69520                     & 0x0003f000U) >> 12)
69521
69522 /* macros for field last_meas_addr_2 */
69523 #define TXIQCAL_STATUS_B2__LAST_MEAS_ADDR_2__SHIFT                           18
69524 #define TXIQCAL_STATUS_B2__LAST_MEAS_ADDR_2__WIDTH                            6
69525 #define TXIQCAL_STATUS_B2__LAST_MEAS_ADDR_2__MASK                   0x00fc0000U
69526 #define TXIQCAL_STATUS_B2__LAST_MEAS_ADDR_2__READ(src) \
69527                     (((u_int32_t)(src)\
69528                     & 0x00fc0000U) >> 18)
69529 #define TXIQCAL_STATUS_B2__TYPE                                       u_int32_t
69530 #define TXIQCAL_STATUS_B2__READ                                     0x00ffffffU
69531
69532 #endif /* __TXIQCAL_STATUS_B2_MACRO__ */
69533
69534
69535 /* macros for bb_reg_block.bb_sm2_reg_map.BB_txiqcal_status_b2 */
69536 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_TXIQCAL_STATUS_B2__NUM          1
69537
69538 /* macros for bb_reg_block.bb_sm2_reg_map.BB_dummy_sm2 */
69539 #define INST_BB_REG_BLOCK__BB_SM2_REG_MAP__BB_DUMMY_SM2__NUM                  1
69540
69541 /* macros for BlueprintGlobalNameSpace::dummy */
69542 #ifndef __DUMMY_MACRO__
69543 #define __DUMMY_MACRO__
69544
69545 /* macros for field dummy */
69546 #define DUMMY__DUMMY__SHIFT                                                   0
69547 #define DUMMY__DUMMY__WIDTH                                                   1
69548 #define DUMMY__DUMMY__MASK                                          0x00000001U
69549 #define DUMMY__DUMMY__READ(src)                  (u_int32_t)(src) & 0x00000001U
69550 #define DUMMY__DUMMY__SET(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(1)
69551 #define DUMMY__DUMMY__CLR(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(0)
69552 #define DUMMY__TYPE                                                   u_int32_t
69553 #define DUMMY__READ                                                 0x00000001U
69554
69555 #endif /* __DUMMY_MACRO__ */
69556
69557
69558 /* macros for bb_reg_block.bb_chn3_reg_map.BB_dummy1 */
69559 #define INST_BB_REG_BLOCK__BB_CHN3_REG_MAP__BB_DUMMY1__NUM                  256
69560
69561 /* macros for BlueprintGlobalNameSpace::dummy */
69562 #ifndef __DUMMY_MACRO__
69563 #define __DUMMY_MACRO__
69564
69565 /* macros for field dummy */
69566 #define DUMMY__DUMMY__SHIFT                                                   0
69567 #define DUMMY__DUMMY__WIDTH                                                   1
69568 #define DUMMY__DUMMY__MASK                                          0x00000001U
69569 #define DUMMY__DUMMY__READ(src)                  (u_int32_t)(src) & 0x00000001U
69570 #define DUMMY__DUMMY__SET(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(1)
69571 #define DUMMY__DUMMY__CLR(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(0)
69572 #define DUMMY__TYPE                                                   u_int32_t
69573 #define DUMMY__READ                                                 0x00000001U
69574
69575 #endif /* __DUMMY_MACRO__ */
69576
69577
69578 /* macros for bb_reg_block.bb_agc3_reg_map.BB_dummy */
69579 #define INST_BB_REG_BLOCK__BB_AGC3_REG_MAP__BB_DUMMY__NUM                     1
69580
69581 /* macros for BlueprintGlobalNameSpace::rssi_b3 */
69582 #ifndef __RSSI_B3_MACRO__
69583 #define __RSSI_B3_MACRO__
69584
69585 /* macros for field rssi_3 */
69586 #define RSSI_B3__RSSI_3__SHIFT                                                0
69587 #define RSSI_B3__RSSI_3__WIDTH                                                8
69588 #define RSSI_B3__RSSI_3__MASK                                       0x000000ffU
69589 #define RSSI_B3__RSSI_3__READ(src)               (u_int32_t)(src) & 0x000000ffU
69590
69591 /* macros for field rssi_ext_3 */
69592 #define RSSI_B3__RSSI_EXT_3__SHIFT                                            8
69593 #define RSSI_B3__RSSI_EXT_3__WIDTH                                            8
69594 #define RSSI_B3__RSSI_EXT_3__MASK                                   0x0000ff00U
69595 #define RSSI_B3__RSSI_EXT_3__READ(src)  (((u_int32_t)(src) & 0x0000ff00U) >> 8)
69596 #define RSSI_B3__TYPE                                                 u_int32_t
69597 #define RSSI_B3__READ                                               0x0000ffffU
69598
69599 #endif /* __RSSI_B3_MACRO__ */
69600
69601
69602 /* macros for bb_reg_block.bb_agc3_reg_map.BB_rssi_b3 */
69603 #define INST_BB_REG_BLOCK__BB_AGC3_REG_MAP__BB_RSSI_B3__NUM                   1
69604
69605 /* macros for BlueprintGlobalNameSpace::dummy */
69606 #ifndef __DUMMY_MACRO__
69607 #define __DUMMY_MACRO__
69608
69609 /* macros for field dummy */
69610 #define DUMMY__DUMMY__SHIFT                                                   0
69611 #define DUMMY__DUMMY__WIDTH                                                   1
69612 #define DUMMY__DUMMY__MASK                                          0x00000001U
69613 #define DUMMY__DUMMY__READ(src)                  (u_int32_t)(src) & 0x00000001U
69614 #define DUMMY__DUMMY__SET(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(1)
69615 #define DUMMY__DUMMY__CLR(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(0)
69616 #define DUMMY__TYPE                                                   u_int32_t
69617 #define DUMMY__READ                                                 0x00000001U
69618
69619 #endif /* __DUMMY_MACRO__ */
69620
69621
69622 /* macros for bb_reg_block.bb_sm3_reg_map.BB_dummy2 */
69623 #define INST_BB_REG_BLOCK__BB_SM3_REG_MAP__BB_DUMMY2__NUM                   384
69624 #define RFILE_INST_BB_REG_BLOCK__BB_CHN_REG_MAP__NUM                          1
69625 #define RFILE_INST_BB_REG_BLOCK__BB_MRC_REG_MAP__NUM                          1
69626 #define RFILE_INST_BB_REG_BLOCK__BB_BBB_REG_MAP__NUM                          1
69627 #define RFILE_INST_BB_REG_BLOCK__BB_AGC_REG_MAP__NUM                          1
69628 #define RFILE_INST_BB_REG_BLOCK__BB_SM_REG_MAP__NUM                           1
69629 #define RFILE_INST_BB_REG_BLOCK__BB_CHN1_REG_MAP__NUM                         1
69630 #define RFILE_INST_BB_REG_BLOCK__BB_AGC1_REG_MAP__NUM                         1
69631 #define RFILE_INST_BB_REG_BLOCK__BB_SM1_REG_MAP__NUM                          1
69632 #define RFILE_INST_BB_REG_BLOCK__BB_CHN2_REG_MAP__NUM                         1
69633 #define RFILE_INST_BB_REG_BLOCK__BB_AGC2_REG_MAP__NUM                         1
69634 #define RFILE_INST_BB_REG_BLOCK__BB_SM2_REG_MAP__NUM                          1
69635 #define RFILE_INST_BB_REG_BLOCK__BB_CHN3_REG_MAP__NUM                         1
69636 #define RFILE_INST_BB_REG_BLOCK__BB_AGC3_REG_MAP__NUM                         1
69637 #define RFILE_INST_BB_REG_BLOCK__BB_SM3_REG_MAP__NUM                          1
69638
69639 /* macros for BlueprintGlobalNameSpace::TXBF_DBG */
69640 #ifndef __TXBF_DBG_MACRO__
69641 #define __TXBF_DBG_MACRO__
69642
69643 /* macros for field MODE */
69644 #define TXBF_DBG__MODE__SHIFT                                                 0
69645 #define TXBF_DBG__MODE__WIDTH                                                 2
69646 #define TXBF_DBG__MODE__MASK                                        0x00000003U
69647 #define TXBF_DBG__MODE__READ(src)                (u_int32_t)(src) & 0x00000003U
69648 #define TXBF_DBG__MODE__WRITE(src)             ((u_int32_t)(src) & 0x00000003U)
69649 #define TXBF_DBG__MODE__MODIFY(dst, src) \
69650                     (dst) = ((dst) &\
69651                     ~0x00000003U) | ((u_int32_t)(src) &\
69652                     0x00000003U)
69653 #define TXBF_DBG__MODE__VERIFY(src)      (!(((u_int32_t)(src) & ~0x00000003U)))
69654
69655 /* macros for field CLIENT_TABLE */
69656 #define TXBF_DBG__CLIENT_TABLE__SHIFT                                         2
69657 #define TXBF_DBG__CLIENT_TABLE__WIDTH                                        16
69658 #define TXBF_DBG__CLIENT_TABLE__MASK                                0x0003fffcU
69659 #define TXBF_DBG__CLIENT_TABLE__READ(src) \
69660                     (((u_int32_t)(src)\
69661                     & 0x0003fffcU) >> 2)
69662 #define TXBF_DBG__CLIENT_TABLE__WRITE(src) \
69663                     (((u_int32_t)(src)\
69664                     << 2) & 0x0003fffcU)
69665 #define TXBF_DBG__CLIENT_TABLE__MODIFY(dst, src) \
69666                     (dst) = ((dst) &\
69667                     ~0x0003fffcU) | (((u_int32_t)(src) <<\
69668                     2) & 0x0003fffcU)
69669 #define TXBF_DBG__CLIENT_TABLE__VERIFY(src) \
69670                     (!((((u_int32_t)(src)\
69671                     << 2) & ~0x0003fffcU)))
69672
69673 /* macros for field SW_WR_V_DONE */
69674 #define TXBF_DBG__SW_WR_V_DONE__SHIFT                                        18
69675 #define TXBF_DBG__SW_WR_V_DONE__WIDTH                                         1
69676 #define TXBF_DBG__SW_WR_V_DONE__MASK                                0x00040000U
69677 #define TXBF_DBG__SW_WR_V_DONE__READ(src) \
69678                     (((u_int32_t)(src)\
69679                     & 0x00040000U) >> 18)
69680 #define TXBF_DBG__SW_WR_V_DONE__WRITE(src) \
69681                     (((u_int32_t)(src)\
69682                     << 18) & 0x00040000U)
69683 #define TXBF_DBG__SW_WR_V_DONE__MODIFY(dst, src) \
69684                     (dst) = ((dst) &\
69685                     ~0x00040000U) | (((u_int32_t)(src) <<\
69686                     18) & 0x00040000U)
69687 #define TXBF_DBG__SW_WR_V_DONE__VERIFY(src) \
69688                     (!((((u_int32_t)(src)\
69689                     << 18) & ~0x00040000U)))
69690 #define TXBF_DBG__SW_WR_V_DONE__SET(dst) \
69691                     (dst) = ((dst) &\
69692                     ~0x00040000U) | ((u_int32_t)(1) << 18)
69693 #define TXBF_DBG__SW_WR_V_DONE__CLR(dst) \
69694                     (dst) = ((dst) &\
69695                     ~0x00040000U) | ((u_int32_t)(0) << 18)
69696
69697 /* macros for field DBG_IM */
69698 #define TXBF_DBG__DBG_IM__SHIFT                                              19
69699 #define TXBF_DBG__DBG_IM__WIDTH                                               1
69700 #define TXBF_DBG__DBG_IM__MASK                                      0x00080000U
69701 #define TXBF_DBG__DBG_IM__READ(src)    (((u_int32_t)(src) & 0x00080000U) >> 19)
69702 #define TXBF_DBG__DBG_IM__WRITE(src)   (((u_int32_t)(src) << 19) & 0x00080000U)
69703 #define TXBF_DBG__DBG_IM__MODIFY(dst, src) \
69704                     (dst) = ((dst) &\
69705                     ~0x00080000U) | (((u_int32_t)(src) <<\
69706                     19) & 0x00080000U)
69707 #define TXBF_DBG__DBG_IM__VERIFY(src) \
69708                     (!((((u_int32_t)(src)\
69709                     << 19) & ~0x00080000U)))
69710 #define TXBF_DBG__DBG_IM__SET(dst) \
69711                     (dst) = ((dst) &\
69712                     ~0x00080000U) | ((u_int32_t)(1) << 19)
69713 #define TXBF_DBG__DBG_IM__CLR(dst) \
69714                     (dst) = ((dst) &\
69715                     ~0x00080000U) | ((u_int32_t)(0) << 19)
69716
69717 /* macros for field DBG_BW */
69718 #define TXBF_DBG__DBG_BW__SHIFT                                              20
69719 #define TXBF_DBG__DBG_BW__WIDTH                                               1
69720 #define TXBF_DBG__DBG_BW__MASK                                      0x00100000U
69721 #define TXBF_DBG__DBG_BW__READ(src)    (((u_int32_t)(src) & 0x00100000U) >> 20)
69722 #define TXBF_DBG__DBG_BW__WRITE(src)   (((u_int32_t)(src) << 20) & 0x00100000U)
69723 #define TXBF_DBG__DBG_BW__MODIFY(dst, src) \
69724                     (dst) = ((dst) &\
69725                     ~0x00100000U) | (((u_int32_t)(src) <<\
69726                     20) & 0x00100000U)
69727 #define TXBF_DBG__DBG_BW__VERIFY(src) \
69728                     (!((((u_int32_t)(src)\
69729                     << 20) & ~0x00100000U)))
69730 #define TXBF_DBG__DBG_BW__SET(dst) \
69731                     (dst) = ((dst) &\
69732                     ~0x00100000U) | ((u_int32_t)(1) << 20)
69733 #define TXBF_DBG__DBG_BW__CLR(dst) \
69734                     (dst) = ((dst) &\
69735                     ~0x00100000U) | ((u_int32_t)(0) << 20)
69736
69737 /* macros for field CLK_CNTL */
69738 #define TXBF_DBG__CLK_CNTL__SHIFT                                            21
69739 #define TXBF_DBG__CLK_CNTL__WIDTH                                             1
69740 #define TXBF_DBG__CLK_CNTL__MASK                                    0x00200000U
69741 #define TXBF_DBG__CLK_CNTL__WRITE(src) (((u_int32_t)(src) << 21) & 0x00200000U)
69742 #define TXBF_DBG__CLK_CNTL__MODIFY(dst, src) \
69743                     (dst) = ((dst) &\
69744                     ~0x00200000U) | (((u_int32_t)(src) <<\
69745                     21) & 0x00200000U)
69746 #define TXBF_DBG__CLK_CNTL__VERIFY(src) \
69747                     (!((((u_int32_t)(src)\
69748                     << 21) & ~0x00200000U)))
69749 #define TXBF_DBG__CLK_CNTL__SET(dst) \
69750                     (dst) = ((dst) &\
69751                     ~0x00200000U) | ((u_int32_t)(1) << 21)
69752 #define TXBF_DBG__CLK_CNTL__CLR(dst) \
69753                     (dst) = ((dst) &\
69754                     ~0x00200000U) | ((u_int32_t)(0) << 21)
69755
69756 /* macros for field REGULAR_SOUNDING */
69757 #define TXBF_DBG__REGULAR_SOUNDING__SHIFT                                    22
69758 #define TXBF_DBG__REGULAR_SOUNDING__WIDTH                                     1
69759 #define TXBF_DBG__REGULAR_SOUNDING__MASK                            0x00400000U
69760 #define TXBF_DBG__REGULAR_SOUNDING__READ(src) \
69761                     (((u_int32_t)(src)\
69762                     & 0x00400000U) >> 22)
69763 #define TXBF_DBG__REGULAR_SOUNDING__WRITE(src) \
69764                     (((u_int32_t)(src)\
69765                     << 22) & 0x00400000U)
69766 #define TXBF_DBG__REGULAR_SOUNDING__MODIFY(dst, src) \
69767                     (dst) = ((dst) &\
69768                     ~0x00400000U) | (((u_int32_t)(src) <<\
69769                     22) & 0x00400000U)
69770 #define TXBF_DBG__REGULAR_SOUNDING__VERIFY(src) \
69771                     (!((((u_int32_t)(src)\
69772                     << 22) & ~0x00400000U)))
69773 #define TXBF_DBG__REGULAR_SOUNDING__SET(dst) \
69774                     (dst) = ((dst) &\
69775                     ~0x00400000U) | ((u_int32_t)(1) << 22)
69776 #define TXBF_DBG__REGULAR_SOUNDING__CLR(dst) \
69777                     (dst) = ((dst) &\
69778                     ~0x00400000U) | ((u_int32_t)(0) << 22)
69779
69780 /* macros for field DBG_NO_WALSH */
69781 #define TXBF_DBG__DBG_NO_WALSH__SHIFT                                        23
69782 #define TXBF_DBG__DBG_NO_WALSH__WIDTH                                         1
69783 #define TXBF_DBG__DBG_NO_WALSH__MASK                                0x00800000U
69784 #define TXBF_DBG__DBG_NO_WALSH__READ(src) \
69785                     (((u_int32_t)(src)\
69786                     & 0x00800000U) >> 23)
69787 #define TXBF_DBG__DBG_NO_WALSH__WRITE(src) \
69788                     (((u_int32_t)(src)\
69789                     << 23) & 0x00800000U)
69790 #define TXBF_DBG__DBG_NO_WALSH__MODIFY(dst, src) \
69791                     (dst) = ((dst) &\
69792                     ~0x00800000U) | (((u_int32_t)(src) <<\
69793                     23) & 0x00800000U)
69794 #define TXBF_DBG__DBG_NO_WALSH__VERIFY(src) \
69795                     (!((((u_int32_t)(src)\
69796                     << 23) & ~0x00800000U)))
69797 #define TXBF_DBG__DBG_NO_WALSH__SET(dst) \
69798                     (dst) = ((dst) &\
69799                     ~0x00800000U) | ((u_int32_t)(1) << 23)
69800 #define TXBF_DBG__DBG_NO_WALSH__CLR(dst) \
69801                     (dst) = ((dst) &\
69802                     ~0x00800000U) | ((u_int32_t)(0) << 23)
69803
69804 /* macros for field DBG_NO_CSD */
69805 #define TXBF_DBG__DBG_NO_CSD__SHIFT                                          24
69806 #define TXBF_DBG__DBG_NO_CSD__WIDTH                                           1
69807 #define TXBF_DBG__DBG_NO_CSD__MASK                                  0x01000000U
69808 #define TXBF_DBG__DBG_NO_CSD__READ(src) \
69809                     (((u_int32_t)(src)\
69810                     & 0x01000000U) >> 24)
69811 #define TXBF_DBG__DBG_NO_CSD__WRITE(src) \
69812                     (((u_int32_t)(src)\
69813                     << 24) & 0x01000000U)
69814 #define TXBF_DBG__DBG_NO_CSD__MODIFY(dst, src) \
69815                     (dst) = ((dst) &\
69816                     ~0x01000000U) | (((u_int32_t)(src) <<\
69817                     24) & 0x01000000U)
69818 #define TXBF_DBG__DBG_NO_CSD__VERIFY(src) \
69819                     (!((((u_int32_t)(src)\
69820                     << 24) & ~0x01000000U)))
69821 #define TXBF_DBG__DBG_NO_CSD__SET(dst) \
69822                     (dst) = ((dst) &\
69823                     ~0x01000000U) | ((u_int32_t)(1) << 24)
69824 #define TXBF_DBG__DBG_NO_CSD__CLR(dst) \
69825                     (dst) = ((dst) &\
69826                     ~0x01000000U) | ((u_int32_t)(0) << 24)
69827 #define TXBF_DBG__TYPE                                                u_int32_t
69828 #define TXBF_DBG__READ                                              0x01dfffffU
69829 #define TXBF_DBG__WRITE                                             0x01dfffffU
69830
69831 #endif /* __TXBF_DBG_MACRO__ */
69832
69833
69834 /* macros for svd_reg_block.TXBF_DBG */
69835 #define INST_SVD_REG_BLOCK__TXBF_DBG__NUM                                     1
69836
69837 /* macros for BlueprintGlobalNameSpace::TXBF */
69838 #ifndef __TXBF_MACRO__
69839 #define __TXBF_MACRO__
69840
69841 /* macros for field CB_TX */
69842 #define TXBF__CB_TX__SHIFT                                                    0
69843 #define TXBF__CB_TX__WIDTH                                                    2
69844 #define TXBF__CB_TX__MASK                                           0x00000003U
69845 #define TXBF__CB_TX__READ(src)                   (u_int32_t)(src) & 0x00000003U
69846 #define TXBF__CB_TX__WRITE(src)                ((u_int32_t)(src) & 0x00000003U)
69847 #define TXBF__CB_TX__MODIFY(dst, src) \
69848                     (dst) = ((dst) &\
69849                     ~0x00000003U) | ((u_int32_t)(src) &\
69850                     0x00000003U)
69851 #define TXBF__CB_TX__VERIFY(src)         (!(((u_int32_t)(src) & ~0x00000003U)))
69852
69853 /* macros for field NB_TX */
69854 #define TXBF__NB_TX__SHIFT                                                    2
69855 #define TXBF__NB_TX__WIDTH                                                    2
69856 #define TXBF__NB_TX__MASK                                           0x0000000cU
69857 #define TXBF__NB_TX__READ(src)          (((u_int32_t)(src) & 0x0000000cU) >> 2)
69858 #define TXBF__NB_TX__WRITE(src)         (((u_int32_t)(src) << 2) & 0x0000000cU)
69859 #define TXBF__NB_TX__MODIFY(dst, src) \
69860                     (dst) = ((dst) &\
69861                     ~0x0000000cU) | (((u_int32_t)(src) <<\
69862                     2) & 0x0000000cU)
69863 #define TXBF__NB_TX__VERIFY(src)  (!((((u_int32_t)(src) << 2) & ~0x0000000cU)))
69864
69865 /* macros for field NG_RPT_TX */
69866 #define TXBF__NG_RPT_TX__SHIFT                                                4
69867 #define TXBF__NG_RPT_TX__WIDTH                                                2
69868 #define TXBF__NG_RPT_TX__MASK                                       0x00000030U
69869 #define TXBF__NG_RPT_TX__READ(src)      (((u_int32_t)(src) & 0x00000030U) >> 4)
69870 #define TXBF__NG_RPT_TX__WRITE(src)     (((u_int32_t)(src) << 4) & 0x00000030U)
69871 #define TXBF__NG_RPT_TX__MODIFY(dst, src) \
69872                     (dst) = ((dst) &\
69873                     ~0x00000030U) | (((u_int32_t)(src) <<\
69874                     4) & 0x00000030U)
69875 #define TXBF__NG_RPT_TX__VERIFY(src) \
69876                     (!((((u_int32_t)(src)\
69877                     << 4) & ~0x00000030U)))
69878
69879 /* macros for field NG_CVCACHE */
69880 #define TXBF__NG_CVCACHE__SHIFT                                               6
69881 #define TXBF__NG_CVCACHE__WIDTH                                               2
69882 #define TXBF__NG_CVCACHE__MASK                                      0x000000c0U
69883 #define TXBF__NG_CVCACHE__READ(src)     (((u_int32_t)(src) & 0x000000c0U) >> 6)
69884 #define TXBF__NG_CVCACHE__WRITE(src)    (((u_int32_t)(src) << 6) & 0x000000c0U)
69885 #define TXBF__NG_CVCACHE__MODIFY(dst, src) \
69886                     (dst) = ((dst) &\
69887                     ~0x000000c0U) | (((u_int32_t)(src) <<\
69888                     6) & 0x000000c0U)
69889 #define TXBF__NG_CVCACHE__VERIFY(src) \
69890                     (!((((u_int32_t)(src)\
69891                     << 6) & ~0x000000c0U)))
69892
69893 /* macros for field TXCV_BFWEIGHT_METHOD */
69894 #define TXBF__TXCV_BFWEIGHT_METHOD__SHIFT                                     9
69895 #define TXBF__TXCV_BFWEIGHT_METHOD__WIDTH                                     2
69896 #define TXBF__TXCV_BFWEIGHT_METHOD__MASK                            0x00000600U
69897 #define TXBF__TXCV_BFWEIGHT_METHOD__READ(src) \
69898                     (((u_int32_t)(src)\
69899                     & 0x00000600U) >> 9)
69900 #define TXBF__TXCV_BFWEIGHT_METHOD__WRITE(src) \
69901                     (((u_int32_t)(src)\
69902                     << 9) & 0x00000600U)
69903 #define TXBF__TXCV_BFWEIGHT_METHOD__MODIFY(dst, src) \
69904                     (dst) = ((dst) &\
69905                     ~0x00000600U) | (((u_int32_t)(src) <<\
69906                     9) & 0x00000600U)
69907 #define TXBF__TXCV_BFWEIGHT_METHOD__VERIFY(src) \
69908                     (!((((u_int32_t)(src)\
69909                     << 9) & ~0x00000600U)))
69910
69911 /* macros for field RLR_EN */
69912 #define TXBF__RLR_EN__SHIFT                                                  11
69913 #define TXBF__RLR_EN__WIDTH                                                   1
69914 #define TXBF__RLR_EN__MASK                                          0x00000800U
69915 #define TXBF__RLR_EN__READ(src)        (((u_int32_t)(src) & 0x00000800U) >> 11)
69916 #define TXBF__RLR_EN__WRITE(src)       (((u_int32_t)(src) << 11) & 0x00000800U)
69917 #define TXBF__RLR_EN__MODIFY(dst, src) \
69918                     (dst) = ((dst) &\
69919                     ~0x00000800U) | (((u_int32_t)(src) <<\
69920                     11) & 0x00000800U)
69921 #define TXBF__RLR_EN__VERIFY(src) \
69922                     (!((((u_int32_t)(src)\
69923                     << 11) & ~0x00000800U)))
69924 #define TXBF__RLR_EN__SET(dst) \
69925                     (dst) = ((dst) &\
69926                     ~0x00000800U) | ((u_int32_t)(1) << 11)
69927 #define TXBF__RLR_EN__CLR(dst) \
69928                     (dst) = ((dst) &\
69929                     ~0x00000800U) | ((u_int32_t)(0) << 11)
69930
69931 /* macros for field RC_20_U_DONE */
69932 #define TXBF__RC_20_U_DONE__SHIFT                                            12
69933 #define TXBF__RC_20_U_DONE__WIDTH                                             1
69934 #define TXBF__RC_20_U_DONE__MASK                                    0x00001000U
69935 #define TXBF__RC_20_U_DONE__READ(src)  (((u_int32_t)(src) & 0x00001000U) >> 12)
69936 #define TXBF__RC_20_U_DONE__WRITE(src) (((u_int32_t)(src) << 12) & 0x00001000U)
69937 #define TXBF__RC_20_U_DONE__MODIFY(dst, src) \
69938                     (dst) = ((dst) &\
69939                     ~0x00001000U) | (((u_int32_t)(src) <<\
69940                     12) & 0x00001000U)
69941 #define TXBF__RC_20_U_DONE__VERIFY(src) \
69942                     (!((((u_int32_t)(src)\
69943                     << 12) & ~0x00001000U)))
69944 #define TXBF__RC_20_U_DONE__SET(dst) \
69945                     (dst) = ((dst) &\
69946                     ~0x00001000U) | ((u_int32_t)(1) << 12)
69947 #define TXBF__RC_20_U_DONE__CLR(dst) \
69948                     (dst) = ((dst) &\
69949                     ~0x00001000U) | ((u_int32_t)(0) << 12)
69950
69951 /* macros for field RC_20_L_DONE */
69952 #define TXBF__RC_20_L_DONE__SHIFT                                            13
69953 #define TXBF__RC_20_L_DONE__WIDTH                                             1
69954 #define TXBF__RC_20_L_DONE__MASK                                    0x00002000U
69955 #define TXBF__RC_20_L_DONE__READ(src)  (((u_int32_t)(src) & 0x00002000U) >> 13)
69956 #define TXBF__RC_20_L_DONE__WRITE(src) (((u_int32_t)(src) << 13) & 0x00002000U)
69957 #define TXBF__RC_20_L_DONE__MODIFY(dst, src) \
69958                     (dst) = ((dst) &\
69959                     ~0x00002000U) | (((u_int32_t)(src) <<\
69960                     13) & 0x00002000U)
69961 #define TXBF__RC_20_L_DONE__VERIFY(src) \
69962                     (!((((u_int32_t)(src)\
69963                     << 13) & ~0x00002000U)))
69964 #define TXBF__RC_20_L_DONE__SET(dst) \
69965                     (dst) = ((dst) &\
69966                     ~0x00002000U) | ((u_int32_t)(1) << 13)
69967 #define TXBF__RC_20_L_DONE__CLR(dst) \
69968                     (dst) = ((dst) &\
69969                     ~0x00002000U) | ((u_int32_t)(0) << 13)
69970
69971 /* macros for field RC_40_DONE */
69972 #define TXBF__RC_40_DONE__SHIFT                                              14
69973 #define TXBF__RC_40_DONE__WIDTH                                               1
69974 #define TXBF__RC_40_DONE__MASK                                      0x00004000U
69975 #define TXBF__RC_40_DONE__READ(src)    (((u_int32_t)(src) & 0x00004000U) >> 14)
69976 #define TXBF__RC_40_DONE__WRITE(src)   (((u_int32_t)(src) << 14) & 0x00004000U)
69977 #define TXBF__RC_40_DONE__MODIFY(dst, src) \
69978                     (dst) = ((dst) &\
69979                     ~0x00004000U) | (((u_int32_t)(src) <<\
69980                     14) & 0x00004000U)
69981 #define TXBF__RC_40_DONE__VERIFY(src) \
69982                     (!((((u_int32_t)(src)\
69983                     << 14) & ~0x00004000U)))
69984 #define TXBF__RC_40_DONE__SET(dst) \
69985                     (dst) = ((dst) &\
69986                     ~0x00004000U) | ((u_int32_t)(1) << 14)
69987 #define TXBF__RC_40_DONE__CLR(dst) \
69988                     (dst) = ((dst) &\
69989                     ~0x00004000U) | ((u_int32_t)(0) << 14)
69990 #define TXBF__TYPE                                                    u_int32_t
69991 #define TXBF__READ                                                  0x00007effU
69992 #define TXBF__WRITE                                                 0x00007effU
69993
69994 #endif /* __TXBF_MACRO__ */
69995
69996
69997 /* macros for svd_reg_block.TXBF */
69998 #define INST_SVD_REG_BLOCK__TXBF__NUM                                         1
69999
70000 /* macros for BlueprintGlobalNameSpace::TXBF_TIMER */
70001 #ifndef __TXBF_TIMER_MACRO__
70002 #define __TXBF_TIMER_MACRO__
70003
70004 /* macros for field TIMEOUT */
70005 #define TXBF_TIMER__TIMEOUT__SHIFT                                            0
70006 #define TXBF_TIMER__TIMEOUT__WIDTH                                            8
70007 #define TXBF_TIMER__TIMEOUT__MASK                                   0x000000ffU
70008 #define TXBF_TIMER__TIMEOUT__READ(src)           (u_int32_t)(src) & 0x000000ffU
70009 #define TXBF_TIMER__TIMEOUT__WRITE(src)        ((u_int32_t)(src) & 0x000000ffU)
70010 #define TXBF_TIMER__TIMEOUT__MODIFY(dst, src) \
70011                     (dst) = ((dst) &\
70012                     ~0x000000ffU) | ((u_int32_t)(src) &\
70013                     0x000000ffU)
70014 #define TXBF_TIMER__TIMEOUT__VERIFY(src) (!(((u_int32_t)(src) & ~0x000000ffU)))
70015
70016 /* macros for field ATIMEOUT */
70017 #define TXBF_TIMER__ATIMEOUT__SHIFT                                           8
70018 #define TXBF_TIMER__ATIMEOUT__WIDTH                                           8
70019 #define TXBF_TIMER__ATIMEOUT__MASK                                  0x0000ff00U
70020 #define TXBF_TIMER__ATIMEOUT__READ(src) (((u_int32_t)(src) & 0x0000ff00U) >> 8)
70021 #define TXBF_TIMER__ATIMEOUT__WRITE(src) \
70022                     (((u_int32_t)(src)\
70023                     << 8) & 0x0000ff00U)
70024 #define TXBF_TIMER__ATIMEOUT__MODIFY(dst, src) \
70025                     (dst) = ((dst) &\
70026                     ~0x0000ff00U) | (((u_int32_t)(src) <<\
70027                     8) & 0x0000ff00U)
70028 #define TXBF_TIMER__ATIMEOUT__VERIFY(src) \
70029                     (!((((u_int32_t)(src)\
70030                     << 8) & ~0x0000ff00U)))
70031 #define TXBF_TIMER__TYPE                                              u_int32_t
70032 #define TXBF_TIMER__READ                                            0x0000ffffU
70033 #define TXBF_TIMER__WRITE                                           0x0000ffffU
70034
70035 #endif /* __TXBF_TIMER_MACRO__ */
70036
70037
70038 /* macros for svd_reg_block.TXBF_TIMER */
70039 #define INST_SVD_REG_BLOCK__TXBF_TIMER__NUM                                   1
70040
70041 /* macros for BlueprintGlobalNameSpace::TXBF_SW */
70042 #ifndef __TXBF_SW_MACRO__
70043 #define __TXBF_SW_MACRO__
70044
70045 /* macros for field LRU_ACK */
70046 #define TXBF_SW__LRU_ACK__SHIFT                                               0
70047 #define TXBF_SW__LRU_ACK__WIDTH                                               1
70048 #define TXBF_SW__LRU_ACK__MASK                                      0x00000001U
70049 #define TXBF_SW__LRU_ACK__READ(src)              (u_int32_t)(src) & 0x00000001U
70050 #define TXBF_SW__LRU_ACK__WRITE(src)           ((u_int32_t)(src) & 0x00000001U)
70051 #define TXBF_SW__LRU_ACK__MODIFY(dst, src) \
70052                     (dst) = ((dst) &\
70053                     ~0x00000001U) | ((u_int32_t)(src) &\
70054                     0x00000001U)
70055 #define TXBF_SW__LRU_ACK__VERIFY(src)    (!(((u_int32_t)(src) & ~0x00000001U)))
70056 #define TXBF_SW__LRU_ACK__SET(dst) \
70057                     (dst) = ((dst) &\
70058                     ~0x00000001U) | (u_int32_t)(1)
70059 #define TXBF_SW__LRU_ACK__CLR(dst) \
70060                     (dst) = ((dst) &\
70061                     ~0x00000001U) | (u_int32_t)(0)
70062
70063 /* macros for field LRU_ADDR */
70064 #define TXBF_SW__LRU_ADDR__SHIFT                                              1
70065 #define TXBF_SW__LRU_ADDR__WIDTH                                              9
70066 #define TXBF_SW__LRU_ADDR__MASK                                     0x000003feU
70067 #define TXBF_SW__LRU_ADDR__READ(src)    (((u_int32_t)(src) & 0x000003feU) >> 1)
70068
70069 /* macros for field LRU_EN */
70070 #define TXBF_SW__LRU_EN__SHIFT                                               11
70071 #define TXBF_SW__LRU_EN__WIDTH                                                1
70072 #define TXBF_SW__LRU_EN__MASK                                       0x00000800U
70073 #define TXBF_SW__LRU_EN__READ(src)     (((u_int32_t)(src) & 0x00000800U) >> 11)
70074 #define TXBF_SW__LRU_EN__WRITE(src)    (((u_int32_t)(src) << 11) & 0x00000800U)
70075 #define TXBF_SW__LRU_EN__MODIFY(dst, src) \
70076                     (dst) = ((dst) &\
70077                     ~0x00000800U) | (((u_int32_t)(src) <<\
70078                     11) & 0x00000800U)
70079 #define TXBF_SW__LRU_EN__VERIFY(src) \
70080                     (!((((u_int32_t)(src)\
70081                     << 11) & ~0x00000800U)))
70082 #define TXBF_SW__LRU_EN__SET(dst) \
70083                     (dst) = ((dst) &\
70084                     ~0x00000800U) | ((u_int32_t)(1) << 11)
70085 #define TXBF_SW__LRU_EN__CLR(dst) \
70086                     (dst) = ((dst) &\
70087                     ~0x00000800U) | ((u_int32_t)(0) << 11)
70088
70089 /* macros for field DEST_IDX */
70090 #define TXBF_SW__DEST_IDX__SHIFT                                             12
70091 #define TXBF_SW__DEST_IDX__WIDTH                                              7
70092 #define TXBF_SW__DEST_IDX__MASK                                     0x0007f000U
70093 #define TXBF_SW__DEST_IDX__READ(src)   (((u_int32_t)(src) & 0x0007f000U) >> 12)
70094 #define TXBF_SW__DEST_IDX__WRITE(src)  (((u_int32_t)(src) << 12) & 0x0007f000U)
70095 #define TXBF_SW__DEST_IDX__MODIFY(dst, src) \
70096                     (dst) = ((dst) &\
70097                     ~0x0007f000U) | (((u_int32_t)(src) <<\
70098                     12) & 0x0007f000U)
70099 #define TXBF_SW__DEST_IDX__VERIFY(src) \
70100                     (!((((u_int32_t)(src)\
70101                     << 12) & ~0x0007f000U)))
70102
70103 /* macros for field LRU_WR_ACK */
70104 #define TXBF_SW__LRU_WR_ACK__SHIFT                                           19
70105 #define TXBF_SW__LRU_WR_ACK__WIDTH                                            1
70106 #define TXBF_SW__LRU_WR_ACK__MASK                                   0x00080000U
70107 #define TXBF_SW__LRU_WR_ACK__READ(src) (((u_int32_t)(src) & 0x00080000U) >> 19)
70108 #define TXBF_SW__LRU_WR_ACK__WRITE(src) \
70109                     (((u_int32_t)(src)\
70110                     << 19) & 0x00080000U)
70111 #define TXBF_SW__LRU_WR_ACK__MODIFY(dst, src) \
70112                     (dst) = ((dst) &\
70113                     ~0x00080000U) | (((u_int32_t)(src) <<\
70114                     19) & 0x00080000U)
70115 #define TXBF_SW__LRU_WR_ACK__VERIFY(src) \
70116                     (!((((u_int32_t)(src)\
70117                     << 19) & ~0x00080000U)))
70118 #define TXBF_SW__LRU_WR_ACK__SET(dst) \
70119                     (dst) = ((dst) &\
70120                     ~0x00080000U) | ((u_int32_t)(1) << 19)
70121 #define TXBF_SW__LRU_WR_ACK__CLR(dst) \
70122                     (dst) = ((dst) &\
70123                     ~0x00080000U) | ((u_int32_t)(0) << 19)
70124
70125 /* macros for field LRU_RD_ACK */
70126 #define TXBF_SW__LRU_RD_ACK__SHIFT                                           20
70127 #define TXBF_SW__LRU_RD_ACK__WIDTH                                            1
70128 #define TXBF_SW__LRU_RD_ACK__MASK                                   0x00100000U
70129 #define TXBF_SW__LRU_RD_ACK__READ(src) (((u_int32_t)(src) & 0x00100000U) >> 20)
70130 #define TXBF_SW__LRU_RD_ACK__WRITE(src) \
70131                     (((u_int32_t)(src)\
70132                     << 20) & 0x00100000U)
70133 #define TXBF_SW__LRU_RD_ACK__MODIFY(dst, src) \
70134                     (dst) = ((dst) &\
70135                     ~0x00100000U) | (((u_int32_t)(src) <<\
70136                     20) & 0x00100000U)
70137 #define TXBF_SW__LRU_RD_ACK__VERIFY(src) \
70138                     (!((((u_int32_t)(src)\
70139                     << 20) & ~0x00100000U)))
70140 #define TXBF_SW__LRU_RD_ACK__SET(dst) \
70141                     (dst) = ((dst) &\
70142                     ~0x00100000U) | ((u_int32_t)(1) << 20)
70143 #define TXBF_SW__LRU_RD_ACK__CLR(dst) \
70144                     (dst) = ((dst) &\
70145                     ~0x00100000U) | ((u_int32_t)(0) << 20)
70146
70147 /* macros for field WALSH_CSD_MODE */
70148 #define TXBF_SW__WALSH_CSD_MODE__SHIFT                                       21
70149 #define TXBF_SW__WALSH_CSD_MODE__WIDTH                                        1
70150 #define TXBF_SW__WALSH_CSD_MODE__MASK                               0x00200000U
70151 #define TXBF_SW__WALSH_CSD_MODE__READ(src) \
70152                     (((u_int32_t)(src)\
70153                     & 0x00200000U) >> 21)
70154 #define TXBF_SW__WALSH_CSD_MODE__WRITE(src) \
70155                     (((u_int32_t)(src)\
70156                     << 21) & 0x00200000U)
70157 #define TXBF_SW__WALSH_CSD_MODE__MODIFY(dst, src) \
70158                     (dst) = ((dst) &\
70159                     ~0x00200000U) | (((u_int32_t)(src) <<\
70160                     21) & 0x00200000U)
70161 #define TXBF_SW__WALSH_CSD_MODE__VERIFY(src) \
70162                     (!((((u_int32_t)(src)\
70163                     << 21) & ~0x00200000U)))
70164 #define TXBF_SW__WALSH_CSD_MODE__SET(dst) \
70165                     (dst) = ((dst) &\
70166                     ~0x00200000U) | ((u_int32_t)(1) << 21)
70167 #define TXBF_SW__WALSH_CSD_MODE__CLR(dst) \
70168                     (dst) = ((dst) &\
70169                     ~0x00200000U) | ((u_int32_t)(0) << 21)
70170
70171 /* macros for field CONDITION_NUMBER */
70172 #define TXBF_SW__CONDITION_NUMBER__SHIFT                                     22
70173 #define TXBF_SW__CONDITION_NUMBER__WIDTH                                      5
70174 #define TXBF_SW__CONDITION_NUMBER__MASK                             0x07c00000U
70175 #define TXBF_SW__CONDITION_NUMBER__READ(src) \
70176                     (((u_int32_t)(src)\
70177                     & 0x07c00000U) >> 22)
70178 #define TXBF_SW__CONDITION_NUMBER__WRITE(src) \
70179                     (((u_int32_t)(src)\
70180                     << 22) & 0x07c00000U)
70181 #define TXBF_SW__CONDITION_NUMBER__MODIFY(dst, src) \
70182                     (dst) = ((dst) &\
70183                     ~0x07c00000U) | (((u_int32_t)(src) <<\
70184                     22) & 0x07c00000U)
70185 #define TXBF_SW__CONDITION_NUMBER__VERIFY(src) \
70186                     (!((((u_int32_t)(src)\
70187                     << 22) & ~0x07c00000U)))
70188 #define TXBF_SW__TYPE                                                 u_int32_t
70189 #define TXBF_SW__READ                                               0x07fffbffU
70190 #define TXBF_SW__WRITE                                              0x07fffbffU
70191
70192 #endif /* __TXBF_SW_MACRO__ */
70193
70194
70195 /* macros for svd_reg_block.TXBF_SW */
70196 #define INST_SVD_REG_BLOCK__TXBF_SW__NUM                                      1
70197
70198 /* macros for BlueprintGlobalNameSpace::TXBF_SM */
70199 #ifndef __TXBF_SM_MACRO__
70200 #define __TXBF_SM_MACRO__
70201
70202 /* macros for field OBS */
70203 #define TXBF_SM__OBS__SHIFT                                                   0
70204 #define TXBF_SM__OBS__WIDTH                                                  32
70205 #define TXBF_SM__OBS__MASK                                          0xffffffffU
70206 #define TXBF_SM__OBS__READ(src)                  (u_int32_t)(src) & 0xffffffffU
70207 #define TXBF_SM__TYPE                                                 u_int32_t
70208 #define TXBF_SM__READ                                               0xffffffffU
70209
70210 #endif /* __TXBF_SM_MACRO__ */
70211
70212
70213 /* macros for svd_reg_block.TXBF_SM */
70214 #define INST_SVD_REG_BLOCK__TXBF_SM__NUM                                      1
70215
70216 /* macros for BlueprintGlobalNameSpace::TXBF1_CNTL */
70217 #ifndef __TXBF1_CNTL_MACRO__
70218 #define __TXBF1_CNTL_MACRO__
70219
70220 /* macros for field OBS */
70221 #define TXBF1_CNTL__OBS__SHIFT                                                0
70222 #define TXBF1_CNTL__OBS__WIDTH                                               32
70223 #define TXBF1_CNTL__OBS__MASK                                       0xffffffffU
70224 #define TXBF1_CNTL__OBS__READ(src)               (u_int32_t)(src) & 0xffffffffU
70225 #define TXBF1_CNTL__TYPE                                              u_int32_t
70226 #define TXBF1_CNTL__READ                                            0xffffffffU
70227
70228 #endif /* __TXBF1_CNTL_MACRO__ */
70229
70230
70231 /* macros for svd_reg_block.TXBF1_CNTL */
70232 #define INST_SVD_REG_BLOCK__TXBF1_CNTL__NUM                                   1
70233
70234 /* macros for BlueprintGlobalNameSpace::TXBF2_CNTL */
70235 #ifndef __TXBF2_CNTL_MACRO__
70236 #define __TXBF2_CNTL_MACRO__
70237
70238 /* macros for field OBS */
70239 #define TXBF2_CNTL__OBS__SHIFT                                                0
70240 #define TXBF2_CNTL__OBS__WIDTH                                               32
70241 #define TXBF2_CNTL__OBS__MASK                                       0xffffffffU
70242 #define TXBF2_CNTL__OBS__READ(src)               (u_int32_t)(src) & 0xffffffffU
70243 #define TXBF2_CNTL__TYPE                                              u_int32_t
70244 #define TXBF2_CNTL__READ                                            0xffffffffU
70245
70246 #endif /* __TXBF2_CNTL_MACRO__ */
70247
70248
70249 /* macros for svd_reg_block.TXBF2_CNTL */
70250 #define INST_SVD_REG_BLOCK__TXBF2_CNTL__NUM                                   1
70251
70252 /* macros for BlueprintGlobalNameSpace::TXBF3_CNTL */
70253 #ifndef __TXBF3_CNTL_MACRO__
70254 #define __TXBF3_CNTL_MACRO__
70255
70256 /* macros for field OBS */
70257 #define TXBF3_CNTL__OBS__SHIFT                                                0
70258 #define TXBF3_CNTL__OBS__WIDTH                                               32
70259 #define TXBF3_CNTL__OBS__MASK                                       0xffffffffU
70260 #define TXBF3_CNTL__OBS__READ(src)               (u_int32_t)(src) & 0xffffffffU
70261 #define TXBF3_CNTL__TYPE                                              u_int32_t
70262 #define TXBF3_CNTL__READ                                            0xffffffffU
70263
70264 #endif /* __TXBF3_CNTL_MACRO__ */
70265
70266
70267 /* macros for svd_reg_block.TXBF3_CNTL */
70268 #define INST_SVD_REG_BLOCK__TXBF3_CNTL__NUM                                   1
70269
70270 /* macros for BlueprintGlobalNameSpace::TXBF4_CNTL */
70271 #ifndef __TXBF4_CNTL_MACRO__
70272 #define __TXBF4_CNTL_MACRO__
70273
70274 /* macros for field OBS */
70275 #define TXBF4_CNTL__OBS__SHIFT                                                0
70276 #define TXBF4_CNTL__OBS__WIDTH                                               32
70277 #define TXBF4_CNTL__OBS__MASK                                       0xffffffffU
70278 #define TXBF4_CNTL__OBS__READ(src)               (u_int32_t)(src) & 0xffffffffU
70279 #define TXBF4_CNTL__TYPE                                              u_int32_t
70280 #define TXBF4_CNTL__READ                                            0xffffffffU
70281
70282 #endif /* __TXBF4_CNTL_MACRO__ */
70283
70284
70285 /* macros for svd_reg_block.TXBF4_CNTL */
70286 #define INST_SVD_REG_BLOCK__TXBF4_CNTL__NUM                                   1
70287
70288 /* macros for BlueprintGlobalNameSpace::TXBF5_CNTL */
70289 #ifndef __TXBF5_CNTL_MACRO__
70290 #define __TXBF5_CNTL_MACRO__
70291
70292 /* macros for field OBS */
70293 #define TXBF5_CNTL__OBS__SHIFT                                                0
70294 #define TXBF5_CNTL__OBS__WIDTH                                               32
70295 #define TXBF5_CNTL__OBS__MASK                                       0xffffffffU
70296 #define TXBF5_CNTL__OBS__READ(src)               (u_int32_t)(src) & 0xffffffffU
70297 #define TXBF5_CNTL__TYPE                                              u_int32_t
70298 #define TXBF5_CNTL__READ                                            0xffffffffU
70299
70300 #endif /* __TXBF5_CNTL_MACRO__ */
70301
70302
70303 /* macros for svd_reg_block.TXBF5_CNTL */
70304 #define INST_SVD_REG_BLOCK__TXBF5_CNTL__NUM                                   1
70305
70306 /* macros for BlueprintGlobalNameSpace::TXBF6_CNTL */
70307 #ifndef __TXBF6_CNTL_MACRO__
70308 #define __TXBF6_CNTL_MACRO__
70309
70310 /* macros for field OBS */
70311 #define TXBF6_CNTL__OBS__SHIFT                                                0
70312 #define TXBF6_CNTL__OBS__WIDTH                                               32
70313 #define TXBF6_CNTL__OBS__MASK                                       0xffffffffU
70314 #define TXBF6_CNTL__OBS__READ(src)               (u_int32_t)(src) & 0xffffffffU
70315 #define TXBF6_CNTL__TYPE                                              u_int32_t
70316 #define TXBF6_CNTL__READ                                            0xffffffffU
70317
70318 #endif /* __TXBF6_CNTL_MACRO__ */
70319
70320
70321 /* macros for svd_reg_block.TXBF6_CNTL */
70322 #define INST_SVD_REG_BLOCK__TXBF6_CNTL__NUM                                   1
70323
70324 /* macros for BlueprintGlobalNameSpace::TXBF7_CNTL */
70325 #ifndef __TXBF7_CNTL_MACRO__
70326 #define __TXBF7_CNTL_MACRO__
70327
70328 /* macros for field OBS */
70329 #define TXBF7_CNTL__OBS__SHIFT                                                0
70330 #define TXBF7_CNTL__OBS__WIDTH                                               32
70331 #define TXBF7_CNTL__OBS__MASK                                       0xffffffffU
70332 #define TXBF7_CNTL__OBS__READ(src)               (u_int32_t)(src) & 0xffffffffU
70333 #define TXBF7_CNTL__TYPE                                              u_int32_t
70334 #define TXBF7_CNTL__READ                                            0xffffffffU
70335
70336 #endif /* __TXBF7_CNTL_MACRO__ */
70337
70338
70339 /* macros for svd_reg_block.TXBF7_CNTL */
70340 #define INST_SVD_REG_BLOCK__TXBF7_CNTL__NUM                                   1
70341
70342 /* macros for BlueprintGlobalNameSpace::TXBF8_CNTL */
70343 #ifndef __TXBF8_CNTL_MACRO__
70344 #define __TXBF8_CNTL_MACRO__
70345
70346 /* macros for field OBS */
70347 #define TXBF8_CNTL__OBS__SHIFT                                                0
70348 #define TXBF8_CNTL__OBS__WIDTH                                               32
70349 #define TXBF8_CNTL__OBS__MASK                                       0xffffffffU
70350 #define TXBF8_CNTL__OBS__READ(src)               (u_int32_t)(src) & 0xffffffffU
70351 #define TXBF8_CNTL__TYPE                                              u_int32_t
70352 #define TXBF8_CNTL__READ                                            0xffffffffU
70353
70354 #endif /* __TXBF8_CNTL_MACRO__ */
70355
70356
70357 /* macros for svd_reg_block.TXBF8_CNTL */
70358 #define INST_SVD_REG_BLOCK__TXBF8_CNTL__NUM                                   1
70359
70360 /* macros for BlueprintGlobalNameSpace::RC0 */
70361 #ifndef __RC0_MACRO__
70362 #define __RC0_MACRO__
70363
70364 /* macros for field DATA */
70365 #define RC0__DATA__SHIFT                                                      0
70366 #define RC0__DATA__WIDTH                                                     32
70367 #define RC0__DATA__MASK                                             0xffffffffU
70368 #define RC0__DATA__READ(src)                     (u_int32_t)(src) & 0xffffffffU
70369 #define RC0__DATA__WRITE(src)                  ((u_int32_t)(src) & 0xffffffffU)
70370 #define RC0__DATA__MODIFY(dst, src) \
70371                     (dst) = ((dst) &\
70372                     ~0xffffffffU) | ((u_int32_t)(src) &\
70373                     0xffffffffU)
70374 #define RC0__DATA__VERIFY(src)           (!(((u_int32_t)(src) & ~0xffffffffU)))
70375 #define RC0__TYPE                                                     u_int32_t
70376 #define RC0__READ                                                   0xffffffffU
70377 #define RC0__WRITE                                                  0xffffffffU
70378
70379 #endif /* __RC0_MACRO__ */
70380
70381
70382 /* macros for svd_reg_block.RC0 */
70383 #define INST_SVD_REG_BLOCK__RC0__NUM                                        118
70384
70385 /* macros for BlueprintGlobalNameSpace::RC1 */
70386 #ifndef __RC1_MACRO__
70387 #define __RC1_MACRO__
70388
70389 /* macros for field DATA */
70390 #define RC1__DATA__SHIFT                                                      0
70391 #define RC1__DATA__WIDTH                                                     32
70392 #define RC1__DATA__MASK                                             0xffffffffU
70393 #define RC1__DATA__READ(src)                     (u_int32_t)(src) & 0xffffffffU
70394 #define RC1__DATA__WRITE(src)                  ((u_int32_t)(src) & 0xffffffffU)
70395 #define RC1__DATA__MODIFY(dst, src) \
70396                     (dst) = ((dst) &\
70397                     ~0xffffffffU) | ((u_int32_t)(src) &\
70398                     0xffffffffU)
70399 #define RC1__DATA__VERIFY(src)           (!(((u_int32_t)(src) & ~0xffffffffU)))
70400 #define RC1__TYPE                                                     u_int32_t
70401 #define RC1__READ                                                   0xffffffffU
70402 #define RC1__WRITE                                                  0xffffffffU
70403
70404 #endif /* __RC1_MACRO__ */
70405
70406
70407 /* macros for svd_reg_block.RC1 */
70408 #define INST_SVD_REG_BLOCK__RC1__NUM                                        118
70409
70410 /* macros for BlueprintGlobalNameSpace::SVD_MEM0 */
70411 #ifndef __SVD_MEM0_MACRO__
70412 #define __SVD_MEM0_MACRO__
70413
70414 /* macros for field DATA */
70415 #define SVD_MEM0__DATA__SHIFT                                                 0
70416 #define SVD_MEM0__DATA__WIDTH                                                32
70417 #define SVD_MEM0__DATA__MASK                                        0xffffffffU
70418 #define SVD_MEM0__DATA__READ(src)                (u_int32_t)(src) & 0xffffffffU
70419 #define SVD_MEM0__DATA__WRITE(src)             ((u_int32_t)(src) & 0xffffffffU)
70420 #define SVD_MEM0__DATA__MODIFY(dst, src) \
70421                     (dst) = ((dst) &\
70422                     ~0xffffffffU) | ((u_int32_t)(src) &\
70423                     0xffffffffU)
70424 #define SVD_MEM0__DATA__VERIFY(src)      (!(((u_int32_t)(src) & ~0xffffffffU)))
70425 #define SVD_MEM0__TYPE                                                u_int32_t
70426 #define SVD_MEM0__READ                                              0xffffffffU
70427 #define SVD_MEM0__WRITE                                             0xffffffffU
70428
70429 #endif /* __SVD_MEM0_MACRO__ */
70430
70431
70432 /* macros for svd_reg_block.SVD_MEM0 */
70433 #define INST_SVD_REG_BLOCK__SVD_MEM0__NUM                                   114
70434
70435 /* macros for BlueprintGlobalNameSpace::SVD_MEM1 */
70436 #ifndef __SVD_MEM1_MACRO__
70437 #define __SVD_MEM1_MACRO__
70438
70439 /* macros for field DATA */
70440 #define SVD_MEM1__DATA__SHIFT                                                 0
70441 #define SVD_MEM1__DATA__WIDTH                                                32
70442 #define SVD_MEM1__DATA__MASK                                        0xffffffffU
70443 #define SVD_MEM1__DATA__READ(src)                (u_int32_t)(src) & 0xffffffffU
70444 #define SVD_MEM1__DATA__WRITE(src)             ((u_int32_t)(src) & 0xffffffffU)
70445 #define SVD_MEM1__DATA__MODIFY(dst, src) \
70446                     (dst) = ((dst) &\
70447                     ~0xffffffffU) | ((u_int32_t)(src) &\
70448                     0xffffffffU)
70449 #define SVD_MEM1__DATA__VERIFY(src)      (!(((u_int32_t)(src) & ~0xffffffffU)))
70450 #define SVD_MEM1__TYPE                                                u_int32_t
70451 #define SVD_MEM1__READ                                              0xffffffffU
70452 #define SVD_MEM1__WRITE                                             0xffffffffU
70453
70454 #endif /* __SVD_MEM1_MACRO__ */
70455
70456
70457 /* macros for svd_reg_block.SVD_MEM1 */
70458 #define INST_SVD_REG_BLOCK__SVD_MEM1__NUM                                   114
70459
70460 /* macros for BlueprintGlobalNameSpace::SVD_MEM2 */
70461 #ifndef __SVD_MEM2_MACRO__
70462 #define __SVD_MEM2_MACRO__
70463
70464 /* macros for field DATA */
70465 #define SVD_MEM2__DATA__SHIFT                                                 0
70466 #define SVD_MEM2__DATA__WIDTH                                                32
70467 #define SVD_MEM2__DATA__MASK                                        0xffffffffU
70468 #define SVD_MEM2__DATA__READ(src)                (u_int32_t)(src) & 0xffffffffU
70469 #define SVD_MEM2__DATA__WRITE(src)             ((u_int32_t)(src) & 0xffffffffU)
70470 #define SVD_MEM2__DATA__MODIFY(dst, src) \
70471                     (dst) = ((dst) &\
70472                     ~0xffffffffU) | ((u_int32_t)(src) &\
70473                     0xffffffffU)
70474 #define SVD_MEM2__DATA__VERIFY(src)      (!(((u_int32_t)(src) & ~0xffffffffU)))
70475 #define SVD_MEM2__TYPE                                                u_int32_t
70476 #define SVD_MEM2__READ                                              0xffffffffU
70477 #define SVD_MEM2__WRITE                                             0xffffffffU
70478
70479 #endif /* __SVD_MEM2_MACRO__ */
70480
70481
70482 /* macros for svd_reg_block.SVD_MEM2 */
70483 #define INST_SVD_REG_BLOCK__SVD_MEM2__NUM                                   114
70484
70485 /* macros for BlueprintGlobalNameSpace::SVD_MEM3 */
70486 #ifndef __SVD_MEM3_MACRO__
70487 #define __SVD_MEM3_MACRO__
70488
70489 /* macros for field DATA */
70490 #define SVD_MEM3__DATA__SHIFT                                                 0
70491 #define SVD_MEM3__DATA__WIDTH                                                32
70492 #define SVD_MEM3__DATA__MASK                                        0xffffffffU
70493 #define SVD_MEM3__DATA__READ(src)                (u_int32_t)(src) & 0xffffffffU
70494 #define SVD_MEM3__DATA__WRITE(src)             ((u_int32_t)(src) & 0xffffffffU)
70495 #define SVD_MEM3__DATA__MODIFY(dst, src) \
70496                     (dst) = ((dst) &\
70497                     ~0xffffffffU) | ((u_int32_t)(src) &\
70498                     0xffffffffU)
70499 #define SVD_MEM3__DATA__VERIFY(src)      (!(((u_int32_t)(src) & ~0xffffffffU)))
70500 #define SVD_MEM3__TYPE                                                u_int32_t
70501 #define SVD_MEM3__READ                                              0xffffffffU
70502 #define SVD_MEM3__WRITE                                             0xffffffffU
70503
70504 #endif /* __SVD_MEM3_MACRO__ */
70505
70506
70507 /* macros for svd_reg_block.SVD_MEM3 */
70508 #define INST_SVD_REG_BLOCK__SVD_MEM3__NUM                                   114
70509
70510 /* macros for BlueprintGlobalNameSpace::SVD_MEM4 */
70511 #ifndef __SVD_MEM4_MACRO__
70512 #define __SVD_MEM4_MACRO__
70513
70514 /* macros for field DATA */
70515 #define SVD_MEM4__DATA__SHIFT                                                 0
70516 #define SVD_MEM4__DATA__WIDTH                                                32
70517 #define SVD_MEM4__DATA__MASK                                        0xffffffffU
70518 #define SVD_MEM4__DATA__READ(src)                (u_int32_t)(src) & 0xffffffffU
70519 #define SVD_MEM4__DATA__WRITE(src)             ((u_int32_t)(src) & 0xffffffffU)
70520 #define SVD_MEM4__DATA__MODIFY(dst, src) \
70521                     (dst) = ((dst) &\
70522                     ~0xffffffffU) | ((u_int32_t)(src) &\
70523                     0xffffffffU)
70524 #define SVD_MEM4__DATA__VERIFY(src)      (!(((u_int32_t)(src) & ~0xffffffffU)))
70525 #define SVD_MEM4__TYPE                                                u_int32_t
70526 #define SVD_MEM4__READ                                              0xffffffffU
70527 #define SVD_MEM4__WRITE                                             0xffffffffU
70528
70529 #endif /* __SVD_MEM4_MACRO__ */
70530
70531
70532 /* macros for svd_reg_block.SVD_MEM4 */
70533 #define INST_SVD_REG_BLOCK__SVD_MEM4__NUM                                   114
70534
70535 /* macros for BlueprintGlobalNameSpace::CVCACHE */
70536 #ifndef __CVCACHE_MACRO__
70537 #define __CVCACHE_MACRO__
70538
70539 /* macros for field DATA */
70540 #define CVCACHE__DATA__SHIFT                                                  0
70541 #define CVCACHE__DATA__WIDTH                                                 32
70542 #define CVCACHE__DATA__MASK                                         0xffffffffU
70543 #define CVCACHE__DATA__READ(src)                 (u_int32_t)(src) & 0xffffffffU
70544 #define CVCACHE__DATA__WRITE(src)              ((u_int32_t)(src) & 0xffffffffU)
70545 #define CVCACHE__DATA__MODIFY(dst, src) \
70546                     (dst) = ((dst) &\
70547                     ~0xffffffffU) | ((u_int32_t)(src) &\
70548                     0xffffffffU)
70549 #define CVCACHE__DATA__VERIFY(src)       (!(((u_int32_t)(src) & ~0xffffffffU)))
70550 #define CVCACHE__TYPE                                                 u_int32_t
70551 #define CVCACHE__READ                                               0xffffffffU
70552 #define CVCACHE__WRITE                                              0xffffffffU
70553
70554 #endif /* __CVCACHE_MACRO__ */
70555
70556
70557 /* macros for svd_reg_block.CVCACHE */
70558 #define INST_SVD_REG_BLOCK__CVCACHE__NUM                                    512
70559
70560 /* macros for BlueprintGlobalNameSpace::OTP_MEM */
70561 #ifndef __OTP_MEM_MACRO__
70562 #define __OTP_MEM_MACRO__
70563
70564 /* macros for field OTP_MEM */
70565 #define OTP_MEM__OTP_MEM__SHIFT                                               0
70566 #define OTP_MEM__OTP_MEM__WIDTH                                              32
70567 #define OTP_MEM__OTP_MEM__MASK                                      0xffffffffU
70568 #define OTP_MEM__OTP_MEM__READ(src)              (u_int32_t)(src) & 0xffffffffU
70569 #define OTP_MEM__OTP_MEM__WRITE(src)           ((u_int32_t)(src) & 0xffffffffU)
70570 #define OTP_MEM__OTP_MEM__MODIFY(dst, src) \
70571                     (dst) = ((dst) &\
70572                     ~0xffffffffU) | ((u_int32_t)(src) &\
70573                     0xffffffffU)
70574 #define OTP_MEM__OTP_MEM__VERIFY(src)    (!(((u_int32_t)(src) & ~0xffffffffU)))
70575 #define OTP_MEM__TYPE                                                 u_int32_t
70576 #define OTP_MEM__READ                                               0xffffffffU
70577 #define OTP_MEM__WRITE                                              0xffffffffU
70578
70579 #endif /* __OTP_MEM_MACRO__ */
70580
70581
70582 /* macros for efuse_reg_block.OTP_MEM */
70583 #define INST_EFUSE_REG_BLOCK__OTP_MEM__NUM                                  256
70584
70585 /* macros for BlueprintGlobalNameSpace::OTP_INTF0 */
70586 #ifndef __OTP_INTF0_MACRO__
70587 #define __OTP_INTF0_MACRO__
70588
70589 /* macros for field EFUSE_WR_ENABLE_REG_V */
70590 #define OTP_INTF0__EFUSE_WR_ENABLE_REG_V__SHIFT                               0
70591 #define OTP_INTF0__EFUSE_WR_ENABLE_REG_V__WIDTH                              32
70592 #define OTP_INTF0__EFUSE_WR_ENABLE_REG_V__MASK                      0xffffffffU
70593 #define OTP_INTF0__EFUSE_WR_ENABLE_REG_V__READ(src) \
70594                     (u_int32_t)(src)\
70595                     & 0xffffffffU
70596 #define OTP_INTF0__EFUSE_WR_ENABLE_REG_V__WRITE(src) \
70597                     ((u_int32_t)(src)\
70598                     & 0xffffffffU)
70599 #define OTP_INTF0__EFUSE_WR_ENABLE_REG_V__MODIFY(dst, src) \
70600                     (dst) = ((dst) &\
70601                     ~0xffffffffU) | ((u_int32_t)(src) &\
70602                     0xffffffffU)
70603 #define OTP_INTF0__EFUSE_WR_ENABLE_REG_V__VERIFY(src) \
70604                     (!(((u_int32_t)(src)\
70605                     & ~0xffffffffU)))
70606 #define OTP_INTF0__TYPE                                               u_int32_t
70607 #define OTP_INTF0__READ                                             0xffffffffU
70608 #define OTP_INTF0__WRITE                                            0xffffffffU
70609
70610 #endif /* __OTP_INTF0_MACRO__ */
70611
70612
70613 /* macros for efuse_reg_block.OTP_INTF0 */
70614 #define INST_EFUSE_REG_BLOCK__OTP_INTF0__NUM                                  1
70615
70616 /* macros for BlueprintGlobalNameSpace::OTP_INTF1 */
70617 #ifndef __OTP_INTF1_MACRO__
70618 #define __OTP_INTF1_MACRO__
70619
70620 /* macros for field BITMASK_WR_REG_V */
70621 #define OTP_INTF1__BITMASK_WR_REG_V__SHIFT                                    0
70622 #define OTP_INTF1__BITMASK_WR_REG_V__WIDTH                                   32
70623 #define OTP_INTF1__BITMASK_WR_REG_V__MASK                           0xffffffffU
70624 #define OTP_INTF1__BITMASK_WR_REG_V__READ(src)   (u_int32_t)(src) & 0xffffffffU
70625 #define OTP_INTF1__BITMASK_WR_REG_V__WRITE(src) \
70626                     ((u_int32_t)(src)\
70627                     & 0xffffffffU)
70628 #define OTP_INTF1__BITMASK_WR_REG_V__MODIFY(dst, src) \
70629                     (dst) = ((dst) &\
70630                     ~0xffffffffU) | ((u_int32_t)(src) &\
70631                     0xffffffffU)
70632 #define OTP_INTF1__BITMASK_WR_REG_V__VERIFY(src) \
70633                     (!(((u_int32_t)(src)\
70634                     & ~0xffffffffU)))
70635 #define OTP_INTF1__TYPE                                               u_int32_t
70636 #define OTP_INTF1__READ                                             0xffffffffU
70637 #define OTP_INTF1__WRITE                                            0xffffffffU
70638
70639 #endif /* __OTP_INTF1_MACRO__ */
70640
70641
70642 /* macros for efuse_reg_block.OTP_INTF1 */
70643 #define INST_EFUSE_REG_BLOCK__OTP_INTF1__NUM                                  1
70644
70645 /* macros for BlueprintGlobalNameSpace::OTP_INTF2 */
70646 #ifndef __OTP_INTF2_MACRO__
70647 #define __OTP_INTF2_MACRO__
70648
70649 /* macros for field PG_STROBE_PW_REG_V */
70650 #define OTP_INTF2__PG_STROBE_PW_REG_V__SHIFT                                  0
70651 #define OTP_INTF2__PG_STROBE_PW_REG_V__WIDTH                                 32
70652 #define OTP_INTF2__PG_STROBE_PW_REG_V__MASK                         0xffffffffU
70653 #define OTP_INTF2__PG_STROBE_PW_REG_V__READ(src) (u_int32_t)(src) & 0xffffffffU
70654 #define OTP_INTF2__PG_STROBE_PW_REG_V__WRITE(src) \
70655                     ((u_int32_t)(src)\
70656                     & 0xffffffffU)
70657 #define OTP_INTF2__PG_STROBE_PW_REG_V__MODIFY(dst, src) \
70658                     (dst) = ((dst) &\
70659                     ~0xffffffffU) | ((u_int32_t)(src) &\
70660                     0xffffffffU)
70661 #define OTP_INTF2__PG_STROBE_PW_REG_V__VERIFY(src) \
70662                     (!(((u_int32_t)(src)\
70663                     & ~0xffffffffU)))
70664 #define OTP_INTF2__TYPE                                               u_int32_t
70665 #define OTP_INTF2__READ                                             0xffffffffU
70666 #define OTP_INTF2__WRITE                                            0xffffffffU
70667
70668 #endif /* __OTP_INTF2_MACRO__ */
70669
70670
70671 /* macros for efuse_reg_block.OTP_INTF2 */
70672 #define INST_EFUSE_REG_BLOCK__OTP_INTF2__NUM                                  1
70673
70674 /* macros for BlueprintGlobalNameSpace::OTP_INTF3 */
70675 #ifndef __OTP_INTF3_MACRO__
70676 #define __OTP_INTF3_MACRO__
70677
70678 /* macros for field RD_STROBE_PW_REG_V */
70679 #define OTP_INTF3__RD_STROBE_PW_REG_V__SHIFT                                  0
70680 #define OTP_INTF3__RD_STROBE_PW_REG_V__WIDTH                                 32
70681 #define OTP_INTF3__RD_STROBE_PW_REG_V__MASK                         0xffffffffU
70682 #define OTP_INTF3__RD_STROBE_PW_REG_V__READ(src) (u_int32_t)(src) & 0xffffffffU
70683 #define OTP_INTF3__RD_STROBE_PW_REG_V__WRITE(src) \
70684                     ((u_int32_t)(src)\
70685                     & 0xffffffffU)
70686 #define OTP_INTF3__RD_STROBE_PW_REG_V__MODIFY(dst, src) \
70687                     (dst) = ((dst) &\
70688                     ~0xffffffffU) | ((u_int32_t)(src) &\
70689                     0xffffffffU)
70690 #define OTP_INTF3__RD_STROBE_PW_REG_V__VERIFY(src) \
70691                     (!(((u_int32_t)(src)\
70692                     & ~0xffffffffU)))
70693 #define OTP_INTF3__TYPE                                               u_int32_t
70694 #define OTP_INTF3__READ                                             0xffffffffU
70695 #define OTP_INTF3__WRITE                                            0xffffffffU
70696
70697 #endif /* __OTP_INTF3_MACRO__ */
70698
70699
70700 /* macros for efuse_reg_block.OTP_INTF3 */
70701 #define INST_EFUSE_REG_BLOCK__OTP_INTF3__NUM                                  1
70702
70703 /* macros for BlueprintGlobalNameSpace::OTP_INTF4 */
70704 #ifndef __OTP_INTF4_MACRO__
70705 #define __OTP_INTF4_MACRO__
70706
70707 /* macros for field VDDQ_SETTLE_TIME_REG_V */
70708 #define OTP_INTF4__VDDQ_SETTLE_TIME_REG_V__SHIFT                              0
70709 #define OTP_INTF4__VDDQ_SETTLE_TIME_REG_V__WIDTH                             32
70710 #define OTP_INTF4__VDDQ_SETTLE_TIME_REG_V__MASK                     0xffffffffU
70711 #define OTP_INTF4__VDDQ_SETTLE_TIME_REG_V__READ(src) \
70712                     (u_int32_t)(src)\
70713                     & 0xffffffffU
70714 #define OTP_INTF4__VDDQ_SETTLE_TIME_REG_V__WRITE(src) \
70715                     ((u_int32_t)(src)\
70716                     & 0xffffffffU)
70717 #define OTP_INTF4__VDDQ_SETTLE_TIME_REG_V__MODIFY(dst, src) \
70718                     (dst) = ((dst) &\
70719                     ~0xffffffffU) | ((u_int32_t)(src) &\
70720                     0xffffffffU)
70721 #define OTP_INTF4__VDDQ_SETTLE_TIME_REG_V__VERIFY(src) \
70722                     (!(((u_int32_t)(src)\
70723                     & ~0xffffffffU)))
70724 #define OTP_INTF4__TYPE                                               u_int32_t
70725 #define OTP_INTF4__READ                                             0xffffffffU
70726 #define OTP_INTF4__WRITE                                            0xffffffffU
70727
70728 #endif /* __OTP_INTF4_MACRO__ */
70729
70730
70731 /* macros for efuse_reg_block.OTP_INTF4 */
70732 #define INST_EFUSE_REG_BLOCK__OTP_INTF4__NUM                                  1
70733
70734 /* macros for BlueprintGlobalNameSpace::OTP_INTF5 */
70735 #ifndef __OTP_INTF5_MACRO__
70736 #define __OTP_INTF5_MACRO__
70737
70738 /* macros for field EFUSE_INT_ENABLE_REG_V */
70739 #define OTP_INTF5__EFUSE_INT_ENABLE_REG_V__SHIFT                              0
70740 #define OTP_INTF5__EFUSE_INT_ENABLE_REG_V__WIDTH                              1
70741 #define OTP_INTF5__EFUSE_INT_ENABLE_REG_V__MASK                     0x00000001U
70742 #define OTP_INTF5__EFUSE_INT_ENABLE_REG_V__READ(src) \
70743                     (u_int32_t)(src)\
70744                     & 0x00000001U
70745 #define OTP_INTF5__EFUSE_INT_ENABLE_REG_V__WRITE(src) \
70746                     ((u_int32_t)(src)\
70747                     & 0x00000001U)
70748 #define OTP_INTF5__EFUSE_INT_ENABLE_REG_V__MODIFY(dst, src) \
70749                     (dst) = ((dst) &\
70750                     ~0x00000001U) | ((u_int32_t)(src) &\
70751                     0x00000001U)
70752 #define OTP_INTF5__EFUSE_INT_ENABLE_REG_V__VERIFY(src) \
70753                     (!(((u_int32_t)(src)\
70754                     & ~0x00000001U)))
70755 #define OTP_INTF5__EFUSE_INT_ENABLE_REG_V__SET(dst) \
70756                     (dst) = ((dst) &\
70757                     ~0x00000001U) | (u_int32_t)(1)
70758 #define OTP_INTF5__EFUSE_INT_ENABLE_REG_V__CLR(dst) \
70759                     (dst) = ((dst) &\
70760                     ~0x00000001U) | (u_int32_t)(0)
70761 #define OTP_INTF5__TYPE                                               u_int32_t
70762 #define OTP_INTF5__READ                                             0x00000001U
70763 #define OTP_INTF5__WRITE                                            0x00000001U
70764
70765 #endif /* __OTP_INTF5_MACRO__ */
70766
70767
70768 /* macros for efuse_reg_block.OTP_INTF5 */
70769 #define INST_EFUSE_REG_BLOCK__OTP_INTF5__NUM                                  1
70770
70771 /* macros for BlueprintGlobalNameSpace::OTP_STATUS0 */
70772 #ifndef __OTP_STATUS0_MACRO__
70773 #define __OTP_STATUS0_MACRO__
70774
70775 /* macros for field OTP_SM_BUSY */
70776 #define OTP_STATUS0__OTP_SM_BUSY__SHIFT                                       0
70777 #define OTP_STATUS0__OTP_SM_BUSY__WIDTH                                       1
70778 #define OTP_STATUS0__OTP_SM_BUSY__MASK                              0x00000001U
70779 #define OTP_STATUS0__OTP_SM_BUSY__READ(src)      (u_int32_t)(src) & 0x00000001U
70780 #define OTP_STATUS0__OTP_SM_BUSY__SET(dst) \
70781                     (dst) = ((dst) &\
70782                     ~0x00000001U) | (u_int32_t)(1)
70783 #define OTP_STATUS0__OTP_SM_BUSY__CLR(dst) \
70784                     (dst) = ((dst) &\
70785                     ~0x00000001U) | (u_int32_t)(0)
70786
70787 /* macros for field EFUSE_ACCESS_BUSY */
70788 #define OTP_STATUS0__EFUSE_ACCESS_BUSY__SHIFT                                 1
70789 #define OTP_STATUS0__EFUSE_ACCESS_BUSY__WIDTH                                 1
70790 #define OTP_STATUS0__EFUSE_ACCESS_BUSY__MASK                        0x00000002U
70791 #define OTP_STATUS0__EFUSE_ACCESS_BUSY__READ(src) \
70792                     (((u_int32_t)(src)\
70793                     & 0x00000002U) >> 1)
70794 #define OTP_STATUS0__EFUSE_ACCESS_BUSY__SET(dst) \
70795                     (dst) = ((dst) &\
70796                     ~0x00000002U) | ((u_int32_t)(1) << 1)
70797 #define OTP_STATUS0__EFUSE_ACCESS_BUSY__CLR(dst) \
70798                     (dst) = ((dst) &\
70799                     ~0x00000002U) | ((u_int32_t)(0) << 1)
70800
70801 /* macros for field EFUSE_READ_DATA_VALID */
70802 #define OTP_STATUS0__EFUSE_READ_DATA_VALID__SHIFT                             2
70803 #define OTP_STATUS0__EFUSE_READ_DATA_VALID__WIDTH                             1
70804 #define OTP_STATUS0__EFUSE_READ_DATA_VALID__MASK                    0x00000004U
70805 #define OTP_STATUS0__EFUSE_READ_DATA_VALID__READ(src) \
70806                     (((u_int32_t)(src)\
70807                     & 0x00000004U) >> 2)
70808 #define OTP_STATUS0__EFUSE_READ_DATA_VALID__SET(dst) \
70809                     (dst) = ((dst) &\
70810                     ~0x00000004U) | ((u_int32_t)(1) << 2)
70811 #define OTP_STATUS0__EFUSE_READ_DATA_VALID__CLR(dst) \
70812                     (dst) = ((dst) &\
70813                     ~0x00000004U) | ((u_int32_t)(0) << 2)
70814 #define OTP_STATUS0__TYPE                                             u_int32_t
70815 #define OTP_STATUS0__READ                                           0x00000007U
70816
70817 #endif /* __OTP_STATUS0_MACRO__ */
70818
70819
70820 /* macros for efuse_reg_block.OTP_STATUS0 */
70821 #define INST_EFUSE_REG_BLOCK__OTP_STATUS0__NUM                                1
70822
70823 /* macros for BlueprintGlobalNameSpace::OTP_STATUS1 */
70824 #ifndef __OTP_STATUS1_MACRO__
70825 #define __OTP_STATUS1_MACRO__
70826
70827 /* macros for field EFUSE_READ_DATA */
70828 #define OTP_STATUS1__EFUSE_READ_DATA__SHIFT                                   0
70829 #define OTP_STATUS1__EFUSE_READ_DATA__WIDTH                                  32
70830 #define OTP_STATUS1__EFUSE_READ_DATA__MASK                          0xffffffffU
70831 #define OTP_STATUS1__EFUSE_READ_DATA__READ(src)  (u_int32_t)(src) & 0xffffffffU
70832 #define OTP_STATUS1__TYPE                                             u_int32_t
70833 #define OTP_STATUS1__READ                                           0xffffffffU
70834
70835 #endif /* __OTP_STATUS1_MACRO__ */
70836
70837
70838 /* macros for efuse_reg_block.OTP_STATUS1 */
70839 #define INST_EFUSE_REG_BLOCK__OTP_STATUS1__NUM                                1
70840
70841 /* macros for BlueprintGlobalNameSpace::OTP_INTF6 */
70842 #ifndef __OTP_INTF6_MACRO__
70843 #define __OTP_INTF6_MACRO__
70844
70845 /* macros for field BACK_TO_BACK_ACCESS_DELAY */
70846 #define OTP_INTF6__BACK_TO_BACK_ACCESS_DELAY__SHIFT                           0
70847 #define OTP_INTF6__BACK_TO_BACK_ACCESS_DELAY__WIDTH                          32
70848 #define OTP_INTF6__BACK_TO_BACK_ACCESS_DELAY__MASK                  0xffffffffU
70849 #define OTP_INTF6__BACK_TO_BACK_ACCESS_DELAY__READ(src) \
70850                     (u_int32_t)(src)\
70851                     & 0xffffffffU
70852 #define OTP_INTF6__BACK_TO_BACK_ACCESS_DELAY__WRITE(src) \
70853                     ((u_int32_t)(src)\
70854                     & 0xffffffffU)
70855 #define OTP_INTF6__BACK_TO_BACK_ACCESS_DELAY__MODIFY(dst, src) \
70856                     (dst) = ((dst) &\
70857                     ~0xffffffffU) | ((u_int32_t)(src) &\
70858                     0xffffffffU)
70859 #define OTP_INTF6__BACK_TO_BACK_ACCESS_DELAY__VERIFY(src) \
70860                     (!(((u_int32_t)(src)\
70861                     & ~0xffffffffU)))
70862 #define OTP_INTF6__TYPE                                               u_int32_t
70863 #define OTP_INTF6__READ                                             0xffffffffU
70864 #define OTP_INTF6__WRITE                                            0xffffffffU
70865
70866 #endif /* __OTP_INTF6_MACRO__ */
70867
70868
70869 /* macros for efuse_reg_block.OTP_INTF6 */
70870 #define INST_EFUSE_REG_BLOCK__OTP_INTF6__NUM                                  1
70871
70872 /* macros for BlueprintGlobalNameSpace::OTP_LDO_CONTROL */
70873 #ifndef __OTP_LDO_CONTROL_MACRO__
70874 #define __OTP_LDO_CONTROL_MACRO__
70875
70876 /* macros for field ENABLE */
70877 #define OTP_LDO_CONTROL__ENABLE__SHIFT                                        0
70878 #define OTP_LDO_CONTROL__ENABLE__WIDTH                                        1
70879 #define OTP_LDO_CONTROL__ENABLE__MASK                               0x00000001U
70880 #define OTP_LDO_CONTROL__ENABLE__READ(src)       (u_int32_t)(src) & 0x00000001U
70881 #define OTP_LDO_CONTROL__ENABLE__WRITE(src)    ((u_int32_t)(src) & 0x00000001U)
70882 #define OTP_LDO_CONTROL__ENABLE__MODIFY(dst, src) \
70883                     (dst) = ((dst) &\
70884                     ~0x00000001U) | ((u_int32_t)(src) &\
70885                     0x00000001U)
70886 #define OTP_LDO_CONTROL__ENABLE__VERIFY(src) \
70887                     (!(((u_int32_t)(src)\
70888                     & ~0x00000001U)))
70889 #define OTP_LDO_CONTROL__ENABLE__SET(dst) \
70890                     (dst) = ((dst) &\
70891                     ~0x00000001U) | (u_int32_t)(1)
70892 #define OTP_LDO_CONTROL__ENABLE__CLR(dst) \
70893                     (dst) = ((dst) &\
70894                     ~0x00000001U) | (u_int32_t)(0)
70895 #define OTP_LDO_CONTROL__TYPE                                         u_int32_t
70896 #define OTP_LDO_CONTROL__READ                                       0x00000001U
70897 #define OTP_LDO_CONTROL__WRITE                                      0x00000001U
70898
70899 #endif /* __OTP_LDO_CONTROL_MACRO__ */
70900
70901
70902 /* macros for efuse_reg_block.OTP_LDO_CONTROL */
70903 #define INST_EFUSE_REG_BLOCK__OTP_LDO_CONTROL__NUM                            1
70904
70905 /* macros for BlueprintGlobalNameSpace::OTP_LDO_POWER_GOOD */
70906 #ifndef __OTP_LDO_POWER_GOOD_MACRO__
70907 #define __OTP_LDO_POWER_GOOD_MACRO__
70908
70909 /* macros for field DELAY */
70910 #define OTP_LDO_POWER_GOOD__DELAY__SHIFT                                      0
70911 #define OTP_LDO_POWER_GOOD__DELAY__WIDTH                                     12
70912 #define OTP_LDO_POWER_GOOD__DELAY__MASK                             0x00000fffU
70913 #define OTP_LDO_POWER_GOOD__DELAY__READ(src)     (u_int32_t)(src) & 0x00000fffU
70914 #define OTP_LDO_POWER_GOOD__DELAY__WRITE(src)  ((u_int32_t)(src) & 0x00000fffU)
70915 #define OTP_LDO_POWER_GOOD__DELAY__MODIFY(dst, src) \
70916                     (dst) = ((dst) &\
70917                     ~0x00000fffU) | ((u_int32_t)(src) &\
70918                     0x00000fffU)
70919 #define OTP_LDO_POWER_GOOD__DELAY__VERIFY(src) \
70920                     (!(((u_int32_t)(src)\
70921                     & ~0x00000fffU)))
70922 #define OTP_LDO_POWER_GOOD__TYPE                                      u_int32_t
70923 #define OTP_LDO_POWER_GOOD__READ                                    0x00000fffU
70924 #define OTP_LDO_POWER_GOOD__WRITE                                   0x00000fffU
70925
70926 #endif /* __OTP_LDO_POWER_GOOD_MACRO__ */
70927
70928
70929 /* macros for efuse_reg_block.OTP_LDO_POWER_GOOD */
70930 #define INST_EFUSE_REG_BLOCK__OTP_LDO_POWER_GOOD__NUM                         1
70931
70932 /* macros for BlueprintGlobalNameSpace::OTP_LDO_STATUS */
70933 #ifndef __OTP_LDO_STATUS_MACRO__
70934 #define __OTP_LDO_STATUS_MACRO__
70935
70936 /* macros for field POWER_ON */
70937 #define OTP_LDO_STATUS__POWER_ON__SHIFT                                       0
70938 #define OTP_LDO_STATUS__POWER_ON__WIDTH                                       1
70939 #define OTP_LDO_STATUS__POWER_ON__MASK                              0x00000001U
70940 #define OTP_LDO_STATUS__POWER_ON__READ(src)      (u_int32_t)(src) & 0x00000001U
70941 #define OTP_LDO_STATUS__POWER_ON__SET(dst) \
70942                     (dst) = ((dst) &\
70943                     ~0x00000001U) | (u_int32_t)(1)
70944 #define OTP_LDO_STATUS__POWER_ON__CLR(dst) \
70945                     (dst) = ((dst) &\
70946                     ~0x00000001U) | (u_int32_t)(0)
70947 #define OTP_LDO_STATUS__TYPE                                          u_int32_t
70948 #define OTP_LDO_STATUS__READ                                        0x00000001U
70949
70950 #endif /* __OTP_LDO_STATUS_MACRO__ */
70951
70952
70953 /* macros for efuse_reg_block.OTP_LDO_STATUS */
70954 #define INST_EFUSE_REG_BLOCK__OTP_LDO_STATUS__NUM                             1
70955
70956 /* macros for BlueprintGlobalNameSpace::OTP_VDDQ_HOLD_TIME */
70957 #ifndef __OTP_VDDQ_HOLD_TIME_MACRO__
70958 #define __OTP_VDDQ_HOLD_TIME_MACRO__
70959
70960 /* macros for field DELAY */
70961 #define OTP_VDDQ_HOLD_TIME__DELAY__SHIFT                                      0
70962 #define OTP_VDDQ_HOLD_TIME__DELAY__WIDTH                                     32
70963 #define OTP_VDDQ_HOLD_TIME__DELAY__MASK                             0xffffffffU
70964 #define OTP_VDDQ_HOLD_TIME__DELAY__READ(src)     (u_int32_t)(src) & 0xffffffffU
70965 #define OTP_VDDQ_HOLD_TIME__DELAY__WRITE(src)  ((u_int32_t)(src) & 0xffffffffU)
70966 #define OTP_VDDQ_HOLD_TIME__DELAY__MODIFY(dst, src) \
70967                     (dst) = ((dst) &\
70968                     ~0xffffffffU) | ((u_int32_t)(src) &\
70969                     0xffffffffU)
70970 #define OTP_VDDQ_HOLD_TIME__DELAY__VERIFY(src) \
70971                     (!(((u_int32_t)(src)\
70972                     & ~0xffffffffU)))
70973 #define OTP_VDDQ_HOLD_TIME__TYPE                                      u_int32_t
70974 #define OTP_VDDQ_HOLD_TIME__READ                                    0xffffffffU
70975 #define OTP_VDDQ_HOLD_TIME__WRITE                                   0xffffffffU
70976
70977 #endif /* __OTP_VDDQ_HOLD_TIME_MACRO__ */
70978
70979
70980 /* macros for efuse_reg_block.OTP_VDDQ_HOLD_TIME */
70981 #define INST_EFUSE_REG_BLOCK__OTP_VDDQ_HOLD_TIME__NUM                         1
70982
70983 /* macros for BlueprintGlobalNameSpace::OTP_PGENB_SETUP_HOLD_TIME */
70984 #ifndef __OTP_PGENB_SETUP_HOLD_TIME_MACRO__
70985 #define __OTP_PGENB_SETUP_HOLD_TIME_MACRO__
70986
70987 /* macros for field DELAY */
70988 #define OTP_PGENB_SETUP_HOLD_TIME__DELAY__SHIFT                               0
70989 #define OTP_PGENB_SETUP_HOLD_TIME__DELAY__WIDTH                              32
70990 #define OTP_PGENB_SETUP_HOLD_TIME__DELAY__MASK                      0xffffffffU
70991 #define OTP_PGENB_SETUP_HOLD_TIME__DELAY__READ(src) \
70992                     (u_int32_t)(src)\
70993                     & 0xffffffffU
70994 #define OTP_PGENB_SETUP_HOLD_TIME__DELAY__WRITE(src) \
70995                     ((u_int32_t)(src)\
70996                     & 0xffffffffU)
70997 #define OTP_PGENB_SETUP_HOLD_TIME__DELAY__MODIFY(dst, src) \
70998                     (dst) = ((dst) &\
70999                     ~0xffffffffU) | ((u_int32_t)(src) &\
71000                     0xffffffffU)
71001 #define OTP_PGENB_SETUP_HOLD_TIME__DELAY__VERIFY(src) \
71002                     (!(((u_int32_t)(src)\
71003                     & ~0xffffffffU)))
71004 #define OTP_PGENB_SETUP_HOLD_TIME__TYPE                               u_int32_t
71005 #define OTP_PGENB_SETUP_HOLD_TIME__READ                             0xffffffffU
71006 #define OTP_PGENB_SETUP_HOLD_TIME__WRITE                            0xffffffffU
71007
71008 #endif /* __OTP_PGENB_SETUP_HOLD_TIME_MACRO__ */
71009
71010
71011 /* macros for efuse_reg_block.OTP_PGENB_SETUP_HOLD_TIME */
71012 #define INST_EFUSE_REG_BLOCK__OTP_PGENB_SETUP_HOLD_TIME__NUM                  1
71013
71014 /* macros for BlueprintGlobalNameSpace::OTP_STROBE_PULSE_INTERVAL */
71015 #ifndef __OTP_STROBE_PULSE_INTERVAL_MACRO__
71016 #define __OTP_STROBE_PULSE_INTERVAL_MACRO__
71017
71018 /* macros for field DELAY */
71019 #define OTP_STROBE_PULSE_INTERVAL__DELAY__SHIFT                               0
71020 #define OTP_STROBE_PULSE_INTERVAL__DELAY__WIDTH                              32
71021 #define OTP_STROBE_PULSE_INTERVAL__DELAY__MASK                      0xffffffffU
71022 #define OTP_STROBE_PULSE_INTERVAL__DELAY__READ(src) \
71023                     (u_int32_t)(src)\
71024                     & 0xffffffffU
71025 #define OTP_STROBE_PULSE_INTERVAL__DELAY__WRITE(src) \
71026                     ((u_int32_t)(src)\
71027                     & 0xffffffffU)
71028 #define OTP_STROBE_PULSE_INTERVAL__DELAY__MODIFY(dst, src) \
71029                     (dst) = ((dst) &\
71030                     ~0xffffffffU) | ((u_int32_t)(src) &\
71031                     0xffffffffU)
71032 #define OTP_STROBE_PULSE_INTERVAL__DELAY__VERIFY(src) \
71033                     (!(((u_int32_t)(src)\
71034                     & ~0xffffffffU)))
71035 #define OTP_STROBE_PULSE_INTERVAL__TYPE                               u_int32_t
71036 #define OTP_STROBE_PULSE_INTERVAL__READ                             0xffffffffU
71037 #define OTP_STROBE_PULSE_INTERVAL__WRITE                            0xffffffffU
71038
71039 #endif /* __OTP_STROBE_PULSE_INTERVAL_MACRO__ */
71040
71041
71042 /* macros for efuse_reg_block.OTP_STROBE_PULSE_INTERVAL */
71043 #define INST_EFUSE_REG_BLOCK__OTP_STROBE_PULSE_INTERVAL__NUM                  1
71044
71045 /* macros for BlueprintGlobalNameSpace::OTP_CSB_ADDR_LOAD_SETUP_HOLD */
71046 #ifndef __OTP_CSB_ADDR_LOAD_SETUP_HOLD_MACRO__
71047 #define __OTP_CSB_ADDR_LOAD_SETUP_HOLD_MACRO__
71048
71049 /* macros for field DELAY */
71050 #define OTP_CSB_ADDR_LOAD_SETUP_HOLD__DELAY__SHIFT                            0
71051 #define OTP_CSB_ADDR_LOAD_SETUP_HOLD__DELAY__WIDTH                           32
71052 #define OTP_CSB_ADDR_LOAD_SETUP_HOLD__DELAY__MASK                   0xffffffffU
71053 #define OTP_CSB_ADDR_LOAD_SETUP_HOLD__DELAY__READ(src) \
71054                     (u_int32_t)(src)\
71055                     & 0xffffffffU
71056 #define OTP_CSB_ADDR_LOAD_SETUP_HOLD__DELAY__WRITE(src) \
71057                     ((u_int32_t)(src)\
71058                     & 0xffffffffU)
71059 #define OTP_CSB_ADDR_LOAD_SETUP_HOLD__DELAY__MODIFY(dst, src) \
71060                     (dst) = ((dst) &\
71061                     ~0xffffffffU) | ((u_int32_t)(src) &\
71062                     0xffffffffU)
71063 #define OTP_CSB_ADDR_LOAD_SETUP_HOLD__DELAY__VERIFY(src) \
71064                     (!(((u_int32_t)(src)\
71065                     & ~0xffffffffU)))
71066 #define OTP_CSB_ADDR_LOAD_SETUP_HOLD__TYPE                            u_int32_t
71067 #define OTP_CSB_ADDR_LOAD_SETUP_HOLD__READ                          0xffffffffU
71068 #define OTP_CSB_ADDR_LOAD_SETUP_HOLD__WRITE                         0xffffffffU
71069
71070 #endif /* __OTP_CSB_ADDR_LOAD_SETUP_HOLD_MACRO__ */
71071
71072
71073 /* macros for efuse_reg_block.OTP_CSB_ADDR_LOAD_SETUP_HOLD */
71074 #define INST_EFUSE_REG_BLOCK__OTP_CSB_ADDR_LOAD_SETUP_HOLD__NUM               1
71075
71076 /* macros for BlueprintGlobalNameSpace::RXRF_BIAS1 */
71077 #ifndef __RXRF_BIAS1_MACRO__
71078 #define __RXRF_BIAS1_MACRO__
71079
71080 /* macros for field SPARE */
71081 #define RXRF_BIAS1__SPARE__SHIFT                                              0
71082 #define RXRF_BIAS1__SPARE__WIDTH                                              1
71083 #define RXRF_BIAS1__SPARE__MASK                                     0x00000001U
71084 #define RXRF_BIAS1__SPARE__READ(src)             (u_int32_t)(src) & 0x00000001U
71085 #define RXRF_BIAS1__SPARE__WRITE(src)          ((u_int32_t)(src) & 0x00000001U)
71086 #define RXRF_BIAS1__SPARE__MODIFY(dst, src) \
71087                     (dst) = ((dst) &\
71088                     ~0x00000001U) | ((u_int32_t)(src) &\
71089                     0x00000001U)
71090 #define RXRF_BIAS1__SPARE__VERIFY(src)   (!(((u_int32_t)(src) & ~0x00000001U)))
71091 #define RXRF_BIAS1__SPARE__SET(dst) \
71092                     (dst) = ((dst) &\
71093                     ~0x00000001U) | (u_int32_t)(1)
71094 #define RXRF_BIAS1__SPARE__CLR(dst) \
71095                     (dst) = ((dst) &\
71096                     ~0x00000001U) | (u_int32_t)(0)
71097
71098 /* macros for field PWD_IR25SPARE */
71099 #define RXRF_BIAS1__PWD_IR25SPARE__SHIFT                                      1
71100 #define RXRF_BIAS1__PWD_IR25SPARE__WIDTH                                      3
71101 #define RXRF_BIAS1__PWD_IR25SPARE__MASK                             0x0000000eU
71102 #define RXRF_BIAS1__PWD_IR25SPARE__READ(src) \
71103                     (((u_int32_t)(src)\
71104                     & 0x0000000eU) >> 1)
71105 #define RXRF_BIAS1__PWD_IR25SPARE__WRITE(src) \
71106                     (((u_int32_t)(src)\
71107                     << 1) & 0x0000000eU)
71108 #define RXRF_BIAS1__PWD_IR25SPARE__MODIFY(dst, src) \
71109                     (dst) = ((dst) &\
71110                     ~0x0000000eU) | (((u_int32_t)(src) <<\
71111                     1) & 0x0000000eU)
71112 #define RXRF_BIAS1__PWD_IR25SPARE__VERIFY(src) \
71113                     (!((((u_int32_t)(src)\
71114                     << 1) & ~0x0000000eU)))
71115
71116 /* macros for field PWD_IR25LO18 */
71117 #define RXRF_BIAS1__PWD_IR25LO18__SHIFT                                       4
71118 #define RXRF_BIAS1__PWD_IR25LO18__WIDTH                                       3
71119 #define RXRF_BIAS1__PWD_IR25LO18__MASK                              0x00000070U
71120 #define RXRF_BIAS1__PWD_IR25LO18__READ(src) \
71121                     (((u_int32_t)(src)\
71122                     & 0x00000070U) >> 4)
71123 #define RXRF_BIAS1__PWD_IR25LO18__WRITE(src) \
71124                     (((u_int32_t)(src)\
71125                     << 4) & 0x00000070U)
71126 #define RXRF_BIAS1__PWD_IR25LO18__MODIFY(dst, src) \
71127                     (dst) = ((dst) &\
71128                     ~0x00000070U) | (((u_int32_t)(src) <<\
71129                     4) & 0x00000070U)
71130 #define RXRF_BIAS1__PWD_IR25LO18__VERIFY(src) \
71131                     (!((((u_int32_t)(src)\
71132                     << 4) & ~0x00000070U)))
71133
71134 /* macros for field PWD_IC25LO36 */
71135 #define RXRF_BIAS1__PWD_IC25LO36__SHIFT                                       7
71136 #define RXRF_BIAS1__PWD_IC25LO36__WIDTH                                       3
71137 #define RXRF_BIAS1__PWD_IC25LO36__MASK                              0x00000380U
71138 #define RXRF_BIAS1__PWD_IC25LO36__READ(src) \
71139                     (((u_int32_t)(src)\
71140                     & 0x00000380U) >> 7)
71141 #define RXRF_BIAS1__PWD_IC25LO36__WRITE(src) \
71142                     (((u_int32_t)(src)\
71143                     << 7) & 0x00000380U)
71144 #define RXRF_BIAS1__PWD_IC25LO36__MODIFY(dst, src) \
71145                     (dst) = ((dst) &\
71146                     ~0x00000380U) | (((u_int32_t)(src) <<\
71147                     7) & 0x00000380U)
71148 #define RXRF_BIAS1__PWD_IC25LO36__VERIFY(src) \
71149                     (!((((u_int32_t)(src)\
71150                     << 7) & ~0x00000380U)))
71151
71152 /* macros for field PWD_IC25MXR2_5GH */
71153 #define RXRF_BIAS1__PWD_IC25MXR2_5GH__SHIFT                                  10
71154 #define RXRF_BIAS1__PWD_IC25MXR2_5GH__WIDTH                                   3
71155 #define RXRF_BIAS1__PWD_IC25MXR2_5GH__MASK                          0x00001c00U
71156 #define RXRF_BIAS1__PWD_IC25MXR2_5GH__READ(src) \
71157                     (((u_int32_t)(src)\
71158                     & 0x00001c00U) >> 10)
71159 #define RXRF_BIAS1__PWD_IC25MXR2_5GH__WRITE(src) \
71160                     (((u_int32_t)(src)\
71161                     << 10) & 0x00001c00U)
71162 #define RXRF_BIAS1__PWD_IC25MXR2_5GH__MODIFY(dst, src) \
71163                     (dst) = ((dst) &\
71164                     ~0x00001c00U) | (((u_int32_t)(src) <<\
71165                     10) & 0x00001c00U)
71166 #define RXRF_BIAS1__PWD_IC25MXR2_5GH__VERIFY(src) \
71167                     (!((((u_int32_t)(src)\
71168                     << 10) & ~0x00001c00U)))
71169
71170 /* macros for field PWD_IC25MXR5GH */
71171 #define RXRF_BIAS1__PWD_IC25MXR5GH__SHIFT                                    13
71172 #define RXRF_BIAS1__PWD_IC25MXR5GH__WIDTH                                     3
71173 #define RXRF_BIAS1__PWD_IC25MXR5GH__MASK                            0x0000e000U
71174 #define RXRF_BIAS1__PWD_IC25MXR5GH__READ(src) \
71175                     (((u_int32_t)(src)\
71176                     & 0x0000e000U) >> 13)
71177 #define RXRF_BIAS1__PWD_IC25MXR5GH__WRITE(src) \
71178                     (((u_int32_t)(src)\
71179                     << 13) & 0x0000e000U)
71180 #define RXRF_BIAS1__PWD_IC25MXR5GH__MODIFY(dst, src) \
71181                     (dst) = ((dst) &\
71182                     ~0x0000e000U) | (((u_int32_t)(src) <<\
71183                     13) & 0x0000e000U)
71184 #define RXRF_BIAS1__PWD_IC25MXR5GH__VERIFY(src) \
71185                     (!((((u_int32_t)(src)\
71186                     << 13) & ~0x0000e000U)))
71187
71188 /* macros for field PWD_IC25VGA5G */
71189 #define RXRF_BIAS1__PWD_IC25VGA5G__SHIFT                                     16
71190 #define RXRF_BIAS1__PWD_IC25VGA5G__WIDTH                                      3
71191 #define RXRF_BIAS1__PWD_IC25VGA5G__MASK                             0x00070000U
71192 #define RXRF_BIAS1__PWD_IC25VGA5G__READ(src) \
71193                     (((u_int32_t)(src)\
71194                     & 0x00070000U) >> 16)
71195 #define RXRF_BIAS1__PWD_IC25VGA5G__WRITE(src) \
71196                     (((u_int32_t)(src)\
71197                     << 16) & 0x00070000U)
71198 #define RXRF_BIAS1__PWD_IC25VGA5G__MODIFY(dst, src) \
71199                     (dst) = ((dst) &\
71200                     ~0x00070000U) | (((u_int32_t)(src) <<\
71201                     16) & 0x00070000U)
71202 #define RXRF_BIAS1__PWD_IC25VGA5G__VERIFY(src) \
71203                     (!((((u_int32_t)(src)\
71204                     << 16) & ~0x00070000U)))
71205
71206 /* macros for field PWD_IC75LNA5G */
71207 #define RXRF_BIAS1__PWD_IC75LNA5G__SHIFT                                     19
71208 #define RXRF_BIAS1__PWD_IC75LNA5G__WIDTH                                      3
71209 #define RXRF_BIAS1__PWD_IC75LNA5G__MASK                             0x00380000U
71210 #define RXRF_BIAS1__PWD_IC75LNA5G__READ(src) \
71211                     (((u_int32_t)(src)\
71212                     & 0x00380000U) >> 19)
71213 #define RXRF_BIAS1__PWD_IC75LNA5G__WRITE(src) \
71214                     (((u_int32_t)(src)\
71215                     << 19) & 0x00380000U)
71216 #define RXRF_BIAS1__PWD_IC75LNA5G__MODIFY(dst, src) \
71217                     (dst) = ((dst) &\
71218                     ~0x00380000U) | (((u_int32_t)(src) <<\
71219                     19) & 0x00380000U)
71220 #define RXRF_BIAS1__PWD_IC75LNA5G__VERIFY(src) \
71221                     (!((((u_int32_t)(src)\
71222                     << 19) & ~0x00380000U)))
71223
71224 /* macros for field PWD_IR25LO24 */
71225 #define RXRF_BIAS1__PWD_IR25LO24__SHIFT                                      22
71226 #define RXRF_BIAS1__PWD_IR25LO24__WIDTH                                       3
71227 #define RXRF_BIAS1__PWD_IR25LO24__MASK                              0x01c00000U
71228 #define RXRF_BIAS1__PWD_IR25LO24__READ(src) \
71229                     (((u_int32_t)(src)\
71230                     & 0x01c00000U) >> 22)
71231 #define RXRF_BIAS1__PWD_IR25LO24__WRITE(src) \
71232                     (((u_int32_t)(src)\
71233                     << 22) & 0x01c00000U)
71234 #define RXRF_BIAS1__PWD_IR25LO24__MODIFY(dst, src) \
71235                     (dst) = ((dst) &\
71236                     ~0x01c00000U) | (((u_int32_t)(src) <<\
71237                     22) & 0x01c00000U)
71238 #define RXRF_BIAS1__PWD_IR25LO24__VERIFY(src) \
71239                     (!((((u_int32_t)(src)\
71240                     << 22) & ~0x01c00000U)))
71241
71242 /* macros for field PWD_IC25MXR2GH */
71243 #define RXRF_BIAS1__PWD_IC25MXR2GH__SHIFT                                    25
71244 #define RXRF_BIAS1__PWD_IC25MXR2GH__WIDTH                                     3
71245 #define RXRF_BIAS1__PWD_IC25MXR2GH__MASK                            0x0e000000U
71246 #define RXRF_BIAS1__PWD_IC25MXR2GH__READ(src) \
71247                     (((u_int32_t)(src)\
71248                     & 0x0e000000U) >> 25)
71249 #define RXRF_BIAS1__PWD_IC25MXR2GH__WRITE(src) \
71250                     (((u_int32_t)(src)\
71251                     << 25) & 0x0e000000U)
71252 #define RXRF_BIAS1__PWD_IC25MXR2GH__MODIFY(dst, src) \
71253                     (dst) = ((dst) &\
71254                     ~0x0e000000U) | (((u_int32_t)(src) <<\
71255                     25) & 0x0e000000U)
71256 #define RXRF_BIAS1__PWD_IC25MXR2GH__VERIFY(src) \
71257                     (!((((u_int32_t)(src)\
71258                     << 25) & ~0x0e000000U)))
71259
71260 /* macros for field PWD_IC75LNA2G */
71261 #define RXRF_BIAS1__PWD_IC75LNA2G__SHIFT                                     28
71262 #define RXRF_BIAS1__PWD_IC75LNA2G__WIDTH                                      3
71263 #define RXRF_BIAS1__PWD_IC75LNA2G__MASK                             0x70000000U
71264 #define RXRF_BIAS1__PWD_IC75LNA2G__READ(src) \
71265                     (((u_int32_t)(src)\
71266                     & 0x70000000U) >> 28)
71267 #define RXRF_BIAS1__PWD_IC75LNA2G__WRITE(src) \
71268                     (((u_int32_t)(src)\
71269                     << 28) & 0x70000000U)
71270 #define RXRF_BIAS1__PWD_IC75LNA2G__MODIFY(dst, src) \
71271                     (dst) = ((dst) &\
71272                     ~0x70000000U) | (((u_int32_t)(src) <<\
71273                     28) & 0x70000000U)
71274 #define RXRF_BIAS1__PWD_IC75LNA2G__VERIFY(src) \
71275                     (!((((u_int32_t)(src)\
71276                     << 28) & ~0x70000000U)))
71277
71278 /* macros for field PWD_BIAS */
71279 #define RXRF_BIAS1__PWD_BIAS__SHIFT                                          31
71280 #define RXRF_BIAS1__PWD_BIAS__WIDTH                                           1
71281 #define RXRF_BIAS1__PWD_BIAS__MASK                                  0x80000000U
71282 #define RXRF_BIAS1__PWD_BIAS__READ(src) \
71283                     (((u_int32_t)(src)\
71284                     & 0x80000000U) >> 31)
71285 #define RXRF_BIAS1__PWD_BIAS__WRITE(src) \
71286                     (((u_int32_t)(src)\
71287                     << 31) & 0x80000000U)
71288 #define RXRF_BIAS1__PWD_BIAS__MODIFY(dst, src) \
71289                     (dst) = ((dst) &\
71290                     ~0x80000000U) | (((u_int32_t)(src) <<\
71291                     31) & 0x80000000U)
71292 #define RXRF_BIAS1__PWD_BIAS__VERIFY(src) \
71293                     (!((((u_int32_t)(src)\
71294                     << 31) & ~0x80000000U)))
71295 #define RXRF_BIAS1__PWD_BIAS__SET(dst) \
71296                     (dst) = ((dst) &\
71297                     ~0x80000000U) | ((u_int32_t)(1) << 31)
71298 #define RXRF_BIAS1__PWD_BIAS__CLR(dst) \
71299                     (dst) = ((dst) &\
71300                     ~0x80000000U) | ((u_int32_t)(0) << 31)
71301 #define RXRF_BIAS1__TYPE                                              u_int32_t
71302 #define RXRF_BIAS1__READ                                            0xffffffffU
71303 #define RXRF_BIAS1__WRITE                                           0xffffffffU
71304
71305 #endif /* __RXRF_BIAS1_MACRO__ */
71306
71307
71308 /* macros for radio65_reg_block.ch0_RXRF_BIAS1 */
71309 #define INST_RADIO65_REG_BLOCK__CH0_RXRF_BIAS1__NUM                           1
71310
71311 /* macros for BlueprintGlobalNameSpace::RXRF_BIAS2 */
71312 #ifndef __RXRF_BIAS2_MACRO__
71313 #define __RXRF_BIAS2_MACRO__
71314
71315 /* macros for field SPARE */
71316 #define RXRF_BIAS2__SPARE__SHIFT                                              0
71317 #define RXRF_BIAS2__SPARE__WIDTH                                              1
71318 #define RXRF_BIAS2__SPARE__MASK                                     0x00000001U
71319 #define RXRF_BIAS2__SPARE__READ(src)             (u_int32_t)(src) & 0x00000001U
71320 #define RXRF_BIAS2__SPARE__WRITE(src)          ((u_int32_t)(src) & 0x00000001U)
71321 #define RXRF_BIAS2__SPARE__MODIFY(dst, src) \
71322                     (dst) = ((dst) &\
71323                     ~0x00000001U) | ((u_int32_t)(src) &\
71324                     0x00000001U)
71325 #define RXRF_BIAS2__SPARE__VERIFY(src)   (!(((u_int32_t)(src) & ~0x00000001U)))
71326 #define RXRF_BIAS2__SPARE__SET(dst) \
71327                     (dst) = ((dst) &\
71328                     ~0x00000001U) | (u_int32_t)(1)
71329 #define RXRF_BIAS2__SPARE__CLR(dst) \
71330                     (dst) = ((dst) &\
71331                     ~0x00000001U) | (u_int32_t)(0)
71332
71333 /* macros for field PKEN */
71334 #define RXRF_BIAS2__PKEN__SHIFT                                               1
71335 #define RXRF_BIAS2__PKEN__WIDTH                                               3
71336 #define RXRF_BIAS2__PKEN__MASK                                      0x0000000eU
71337 #define RXRF_BIAS2__PKEN__READ(src)     (((u_int32_t)(src) & 0x0000000eU) >> 1)
71338 #define RXRF_BIAS2__PKEN__WRITE(src)    (((u_int32_t)(src) << 1) & 0x0000000eU)
71339 #define RXRF_BIAS2__PKEN__MODIFY(dst, src) \
71340                     (dst) = ((dst) &\
71341                     ~0x0000000eU) | (((u_int32_t)(src) <<\
71342                     1) & 0x0000000eU)
71343 #define RXRF_BIAS2__PKEN__VERIFY(src) \
71344                     (!((((u_int32_t)(src)\
71345                     << 1) & ~0x0000000eU)))
71346
71347 /* macros for field VCMVALUE */
71348 #define RXRF_BIAS2__VCMVALUE__SHIFT                                           4
71349 #define RXRF_BIAS2__VCMVALUE__WIDTH                                           3
71350 #define RXRF_BIAS2__VCMVALUE__MASK                                  0x00000070U
71351 #define RXRF_BIAS2__VCMVALUE__READ(src) (((u_int32_t)(src) & 0x00000070U) >> 4)
71352 #define RXRF_BIAS2__VCMVALUE__WRITE(src) \
71353                     (((u_int32_t)(src)\
71354                     << 4) & 0x00000070U)
71355 #define RXRF_BIAS2__VCMVALUE__MODIFY(dst, src) \
71356                     (dst) = ((dst) &\
71357                     ~0x00000070U) | (((u_int32_t)(src) <<\
71358                     4) & 0x00000070U)
71359 #define RXRF_BIAS2__VCMVALUE__VERIFY(src) \
71360                     (!((((u_int32_t)(src)\
71361                     << 4) & ~0x00000070U)))
71362
71363 /* macros for field PWD_VCMBUF */
71364 #define RXRF_BIAS2__PWD_VCMBUF__SHIFT                                         7
71365 #define RXRF_BIAS2__PWD_VCMBUF__WIDTH                                         1
71366 #define RXRF_BIAS2__PWD_VCMBUF__MASK                                0x00000080U
71367 #define RXRF_BIAS2__PWD_VCMBUF__READ(src) \
71368                     (((u_int32_t)(src)\
71369                     & 0x00000080U) >> 7)
71370 #define RXRF_BIAS2__PWD_VCMBUF__WRITE(src) \
71371                     (((u_int32_t)(src)\
71372                     << 7) & 0x00000080U)
71373 #define RXRF_BIAS2__PWD_VCMBUF__MODIFY(dst, src) \
71374                     (dst) = ((dst) &\
71375                     ~0x00000080U) | (((u_int32_t)(src) <<\
71376                     7) & 0x00000080U)
71377 #define RXRF_BIAS2__PWD_VCMBUF__VERIFY(src) \
71378                     (!((((u_int32_t)(src)\
71379                     << 7) & ~0x00000080U)))
71380 #define RXRF_BIAS2__PWD_VCMBUF__SET(dst) \
71381                     (dst) = ((dst) &\
71382                     ~0x00000080U) | ((u_int32_t)(1) << 7)
71383 #define RXRF_BIAS2__PWD_VCMBUF__CLR(dst) \
71384                     (dst) = ((dst) &\
71385                     ~0x00000080U) | ((u_int32_t)(0) << 7)
71386
71387 /* macros for field PWD_IR25SPAREH */
71388 #define RXRF_BIAS2__PWD_IR25SPAREH__SHIFT                                     8
71389 #define RXRF_BIAS2__PWD_IR25SPAREH__WIDTH                                     3
71390 #define RXRF_BIAS2__PWD_IR25SPAREH__MASK                            0x00000700U
71391 #define RXRF_BIAS2__PWD_IR25SPAREH__READ(src) \
71392                     (((u_int32_t)(src)\
71393                     & 0x00000700U) >> 8)
71394 #define RXRF_BIAS2__PWD_IR25SPAREH__WRITE(src) \
71395                     (((u_int32_t)(src)\
71396                     << 8) & 0x00000700U)
71397 #define RXRF_BIAS2__PWD_IR25SPAREH__MODIFY(dst, src) \
71398                     (dst) = ((dst) &\
71399                     ~0x00000700U) | (((u_int32_t)(src) <<\
71400                     8) & 0x00000700U)
71401 #define RXRF_BIAS2__PWD_IR25SPAREH__VERIFY(src) \
71402                     (!((((u_int32_t)(src)\
71403                     << 8) & ~0x00000700U)))
71404
71405 /* macros for field PWD_IR25SPARE */
71406 #define RXRF_BIAS2__PWD_IR25SPARE__SHIFT                                     11
71407 #define RXRF_BIAS2__PWD_IR25SPARE__WIDTH                                      3
71408 #define RXRF_BIAS2__PWD_IR25SPARE__MASK                             0x00003800U
71409 #define RXRF_BIAS2__PWD_IR25SPARE__READ(src) \
71410                     (((u_int32_t)(src)\
71411                     & 0x00003800U) >> 11)
71412 #define RXRF_BIAS2__PWD_IR25SPARE__WRITE(src) \
71413                     (((u_int32_t)(src)\
71414                     << 11) & 0x00003800U)
71415 #define RXRF_BIAS2__PWD_IR25SPARE__MODIFY(dst, src) \
71416                     (dst) = ((dst) &\
71417                     ~0x00003800U) | (((u_int32_t)(src) <<\
71418                     11) & 0x00003800U)
71419 #define RXRF_BIAS2__PWD_IR25SPARE__VERIFY(src) \
71420                     (!((((u_int32_t)(src)\
71421                     << 11) & ~0x00003800U)))
71422
71423 /* macros for field PWD_IC25LNABUF */
71424 #define RXRF_BIAS2__PWD_IC25LNABUF__SHIFT                                    14
71425 #define RXRF_BIAS2__PWD_IC25LNABUF__WIDTH                                     3
71426 #define RXRF_BIAS2__PWD_IC25LNABUF__MASK                            0x0001c000U
71427 #define RXRF_BIAS2__PWD_IC25LNABUF__READ(src) \
71428                     (((u_int32_t)(src)\
71429                     & 0x0001c000U) >> 14)
71430 #define RXRF_BIAS2__PWD_IC25LNABUF__WRITE(src) \
71431                     (((u_int32_t)(src)\
71432                     << 14) & 0x0001c000U)
71433 #define RXRF_BIAS2__PWD_IC25LNABUF__MODIFY(dst, src) \
71434                     (dst) = ((dst) &\
71435                     ~0x0001c000U) | (((u_int32_t)(src) <<\
71436                     14) & 0x0001c000U)
71437 #define RXRF_BIAS2__PWD_IC25LNABUF__VERIFY(src) \
71438                     (!((((u_int32_t)(src)\
71439                     << 14) & ~0x0001c000U)))
71440
71441 /* macros for field PWD_IR25AGCH */
71442 #define RXRF_BIAS2__PWD_IR25AGCH__SHIFT                                      17
71443 #define RXRF_BIAS2__PWD_IR25AGCH__WIDTH                                       3
71444 #define RXRF_BIAS2__PWD_IR25AGCH__MASK                              0x000e0000U
71445 #define RXRF_BIAS2__PWD_IR25AGCH__READ(src) \
71446                     (((u_int32_t)(src)\
71447                     & 0x000e0000U) >> 17)
71448 #define RXRF_BIAS2__PWD_IR25AGCH__WRITE(src) \
71449                     (((u_int32_t)(src)\
71450                     << 17) & 0x000e0000U)
71451 #define RXRF_BIAS2__PWD_IR25AGCH__MODIFY(dst, src) \
71452                     (dst) = ((dst) &\
71453                     ~0x000e0000U) | (((u_int32_t)(src) <<\
71454                     17) & 0x000e0000U)
71455 #define RXRF_BIAS2__PWD_IR25AGCH__VERIFY(src) \
71456                     (!((((u_int32_t)(src)\
71457                     << 17) & ~0x000e0000U)))
71458
71459 /* macros for field PWD_IR25AGC */
71460 #define RXRF_BIAS2__PWD_IR25AGC__SHIFT                                       20
71461 #define RXRF_BIAS2__PWD_IR25AGC__WIDTH                                        3
71462 #define RXRF_BIAS2__PWD_IR25AGC__MASK                               0x00700000U
71463 #define RXRF_BIAS2__PWD_IR25AGC__READ(src) \
71464                     (((u_int32_t)(src)\
71465                     & 0x00700000U) >> 20)
71466 #define RXRF_BIAS2__PWD_IR25AGC__WRITE(src) \
71467                     (((u_int32_t)(src)\
71468                     << 20) & 0x00700000U)
71469 #define RXRF_BIAS2__PWD_IR25AGC__MODIFY(dst, src) \
71470                     (dst) = ((dst) &\
71471                     ~0x00700000U) | (((u_int32_t)(src) <<\
71472                     20) & 0x00700000U)
71473 #define RXRF_BIAS2__PWD_IR25AGC__VERIFY(src) \
71474                     (!((((u_int32_t)(src)\
71475                     << 20) & ~0x00700000U)))
71476
71477 /* macros for field PWD_IC25AGC */
71478 #define RXRF_BIAS2__PWD_IC25AGC__SHIFT                                       23
71479 #define RXRF_BIAS2__PWD_IC25AGC__WIDTH                                        3
71480 #define RXRF_BIAS2__PWD_IC25AGC__MASK                               0x03800000U
71481 #define RXRF_BIAS2__PWD_IC25AGC__READ(src) \
71482                     (((u_int32_t)(src)\
71483                     & 0x03800000U) >> 23)
71484 #define RXRF_BIAS2__PWD_IC25AGC__WRITE(src) \
71485                     (((u_int32_t)(src)\
71486                     << 23) & 0x03800000U)
71487 #define RXRF_BIAS2__PWD_IC25AGC__MODIFY(dst, src) \
71488                     (dst) = ((dst) &\
71489                     ~0x03800000U) | (((u_int32_t)(src) <<\
71490                     23) & 0x03800000U)
71491 #define RXRF_BIAS2__PWD_IC25AGC__VERIFY(src) \
71492                     (!((((u_int32_t)(src)\
71493                     << 23) & ~0x03800000U)))
71494
71495 /* macros for field PWD_IC25VCMBUF */
71496 #define RXRF_BIAS2__PWD_IC25VCMBUF__SHIFT                                    26
71497 #define RXRF_BIAS2__PWD_IC25VCMBUF__WIDTH                                     3
71498 #define RXRF_BIAS2__PWD_IC25VCMBUF__MASK                            0x1c000000U
71499 #define RXRF_BIAS2__PWD_IC25VCMBUF__READ(src) \
71500                     (((u_int32_t)(src)\
71501                     & 0x1c000000U) >> 26)
71502 #define RXRF_BIAS2__PWD_IC25VCMBUF__WRITE(src) \
71503                     (((u_int32_t)(src)\
71504                     << 26) & 0x1c000000U)
71505 #define RXRF_BIAS2__PWD_IC25VCMBUF__MODIFY(dst, src) \
71506                     (dst) = ((dst) &\
71507                     ~0x1c000000U) | (((u_int32_t)(src) <<\
71508                     26) & 0x1c000000U)
71509 #define RXRF_BIAS2__PWD_IC25VCMBUF__VERIFY(src) \
71510                     (!((((u_int32_t)(src)\
71511                     << 26) & ~0x1c000000U)))
71512
71513 /* macros for field PWD_IR25VCM */
71514 #define RXRF_BIAS2__PWD_IR25VCM__SHIFT                                       29
71515 #define RXRF_BIAS2__PWD_IR25VCM__WIDTH                                        3
71516 #define RXRF_BIAS2__PWD_IR25VCM__MASK                               0xe0000000U
71517 #define RXRF_BIAS2__PWD_IR25VCM__READ(src) \
71518                     (((u_int32_t)(src)\
71519                     & 0xe0000000U) >> 29)
71520 #define RXRF_BIAS2__PWD_IR25VCM__WRITE(src) \
71521                     (((u_int32_t)(src)\
71522                     << 29) & 0xe0000000U)
71523 #define RXRF_BIAS2__PWD_IR25VCM__MODIFY(dst, src) \
71524                     (dst) = ((dst) &\
71525                     ~0xe0000000U) | (((u_int32_t)(src) <<\
71526                     29) & 0xe0000000U)
71527 #define RXRF_BIAS2__PWD_IR25VCM__VERIFY(src) \
71528                     (!((((u_int32_t)(src)\
71529                     << 29) & ~0xe0000000U)))
71530 #define RXRF_BIAS2__TYPE                                              u_int32_t
71531 #define RXRF_BIAS2__READ                                            0xffffffffU
71532 #define RXRF_BIAS2__WRITE                                           0xffffffffU
71533
71534 #endif /* __RXRF_BIAS2_MACRO__ */
71535
71536
71537 /* macros for radio65_reg_block.ch0_RXRF_BIAS2 */
71538 #define INST_RADIO65_REG_BLOCK__CH0_RXRF_BIAS2__NUM                           1
71539
71540 /* macros for BlueprintGlobalNameSpace::RXRF_GAINSTAGES */
71541 #ifndef __RXRF_GAINSTAGES_MACRO__
71542 #define __RXRF_GAINSTAGES_MACRO__
71543
71544 /* macros for field SPARE */
71545 #define RXRF_GAINSTAGES__SPARE__SHIFT                                         0
71546 #define RXRF_GAINSTAGES__SPARE__WIDTH                                         1
71547 #define RXRF_GAINSTAGES__SPARE__MASK                                0x00000001U
71548 #define RXRF_GAINSTAGES__SPARE__READ(src)        (u_int32_t)(src) & 0x00000001U
71549 #define RXRF_GAINSTAGES__SPARE__WRITE(src)     ((u_int32_t)(src) & 0x00000001U)
71550 #define RXRF_GAINSTAGES__SPARE__MODIFY(dst, src) \
71551                     (dst) = ((dst) &\
71552                     ~0x00000001U) | ((u_int32_t)(src) &\
71553                     0x00000001U)
71554 #define RXRF_GAINSTAGES__SPARE__VERIFY(src) \
71555                     (!(((u_int32_t)(src)\
71556                     & ~0x00000001U)))
71557 #define RXRF_GAINSTAGES__SPARE__SET(dst) \
71558                     (dst) = ((dst) &\
71559                     ~0x00000001U) | (u_int32_t)(1)
71560 #define RXRF_GAINSTAGES__SPARE__CLR(dst) \
71561                     (dst) = ((dst) &\
71562                     ~0x00000001U) | (u_int32_t)(0)
71563
71564 /* macros for field LNAON_CALDC */
71565 #define RXRF_GAINSTAGES__LNAON_CALDC__SHIFT                                   1
71566 #define RXRF_GAINSTAGES__LNAON_CALDC__WIDTH                                   1
71567 #define RXRF_GAINSTAGES__LNAON_CALDC__MASK                          0x00000002U
71568 #define RXRF_GAINSTAGES__LNAON_CALDC__READ(src) \
71569                     (((u_int32_t)(src)\
71570                     & 0x00000002U) >> 1)
71571 #define RXRF_GAINSTAGES__LNAON_CALDC__WRITE(src) \
71572                     (((u_int32_t)(src)\
71573                     << 1) & 0x00000002U)
71574 #define RXRF_GAINSTAGES__LNAON_CALDC__MODIFY(dst, src) \
71575                     (dst) = ((dst) &\
71576                     ~0x00000002U) | (((u_int32_t)(src) <<\
71577                     1) & 0x00000002U)
71578 #define RXRF_GAINSTAGES__LNAON_CALDC__VERIFY(src) \
71579                     (!((((u_int32_t)(src)\
71580                     << 1) & ~0x00000002U)))
71581 #define RXRF_GAINSTAGES__LNAON_CALDC__SET(dst) \
71582                     (dst) = ((dst) &\
71583                     ~0x00000002U) | ((u_int32_t)(1) << 1)
71584 #define RXRF_GAINSTAGES__LNAON_CALDC__CLR(dst) \
71585                     (dst) = ((dst) &\
71586                     ~0x00000002U) | ((u_int32_t)(0) << 1)
71587
71588 /* macros for field VGA5G_CAP */
71589 #define RXRF_GAINSTAGES__VGA5G_CAP__SHIFT                                     2
71590 #define RXRF_GAINSTAGES__VGA5G_CAP__WIDTH                                     2
71591 #define RXRF_GAINSTAGES__VGA5G_CAP__MASK                            0x0000000cU
71592 #define RXRF_GAINSTAGES__VGA5G_CAP__READ(src) \
71593                     (((u_int32_t)(src)\
71594                     & 0x0000000cU) >> 2)
71595 #define RXRF_GAINSTAGES__VGA5G_CAP__WRITE(src) \
71596                     (((u_int32_t)(src)\
71597                     << 2) & 0x0000000cU)
71598 #define RXRF_GAINSTAGES__VGA5G_CAP__MODIFY(dst, src) \
71599                     (dst) = ((dst) &\
71600                     ~0x0000000cU) | (((u_int32_t)(src) <<\
71601                     2) & 0x0000000cU)
71602 #define RXRF_GAINSTAGES__VGA5G_CAP__VERIFY(src) \
71603                     (!((((u_int32_t)(src)\
71604                     << 2) & ~0x0000000cU)))
71605
71606 /* macros for field LNA5G_CAP */
71607 #define RXRF_GAINSTAGES__LNA5G_CAP__SHIFT                                     4
71608 #define RXRF_GAINSTAGES__LNA5G_CAP__WIDTH                                     2
71609 #define RXRF_GAINSTAGES__LNA5G_CAP__MASK                            0x00000030U
71610 #define RXRF_GAINSTAGES__LNA5G_CAP__READ(src) \
71611                     (((u_int32_t)(src)\
71612                     & 0x00000030U) >> 4)
71613 #define RXRF_GAINSTAGES__LNA5G_CAP__WRITE(src) \
71614                     (((u_int32_t)(src)\
71615                     << 4) & 0x00000030U)
71616 #define RXRF_GAINSTAGES__LNA5G_CAP__MODIFY(dst, src) \
71617                     (dst) = ((dst) &\
71618                     ~0x00000030U) | (((u_int32_t)(src) <<\
71619                     4) & 0x00000030U)
71620 #define RXRF_GAINSTAGES__LNA5G_CAP__VERIFY(src) \
71621                     (!((((u_int32_t)(src)\
71622                     << 4) & ~0x00000030U)))
71623
71624 /* macros for field LNA5G_SHORTINP */
71625 #define RXRF_GAINSTAGES__LNA5G_SHORTINP__SHIFT                                6
71626 #define RXRF_GAINSTAGES__LNA5G_SHORTINP__WIDTH                                1
71627 #define RXRF_GAINSTAGES__LNA5G_SHORTINP__MASK                       0x00000040U
71628 #define RXRF_GAINSTAGES__LNA5G_SHORTINP__READ(src) \
71629                     (((u_int32_t)(src)\
71630                     & 0x00000040U) >> 6)
71631 #define RXRF_GAINSTAGES__LNA5G_SHORTINP__WRITE(src) \
71632                     (((u_int32_t)(src)\
71633                     << 6) & 0x00000040U)
71634 #define RXRF_GAINSTAGES__LNA5G_SHORTINP__MODIFY(dst, src) \
71635                     (dst) = ((dst) &\
71636                     ~0x00000040U) | (((u_int32_t)(src) <<\
71637                     6) & 0x00000040U)
71638 #define RXRF_GAINSTAGES__LNA5G_SHORTINP__VERIFY(src) \
71639                     (!((((u_int32_t)(src)\
71640                     << 6) & ~0x00000040U)))
71641 #define RXRF_GAINSTAGES__LNA5G_SHORTINP__SET(dst) \
71642                     (dst) = ((dst) &\
71643                     ~0x00000040U) | ((u_int32_t)(1) << 6)
71644 #define RXRF_GAINSTAGES__LNA5G_SHORTINP__CLR(dst) \
71645                     (dst) = ((dst) &\
71646                     ~0x00000040U) | ((u_int32_t)(0) << 6)
71647
71648 /* macros for field PWD_LO5G */
71649 #define RXRF_GAINSTAGES__PWD_LO5G__SHIFT                                      7
71650 #define RXRF_GAINSTAGES__PWD_LO5G__WIDTH                                      1
71651 #define RXRF_GAINSTAGES__PWD_LO5G__MASK                             0x00000080U
71652 #define RXRF_GAINSTAGES__PWD_LO5G__READ(src) \
71653                     (((u_int32_t)(src)\
71654                     & 0x00000080U) >> 7)
71655 #define RXRF_GAINSTAGES__PWD_LO5G__WRITE(src) \
71656                     (((u_int32_t)(src)\
71657                     << 7) & 0x00000080U)
71658 #define RXRF_GAINSTAGES__PWD_LO5G__MODIFY(dst, src) \
71659                     (dst) = ((dst) &\
71660                     ~0x00000080U) | (((u_int32_t)(src) <<\
71661                     7) & 0x00000080U)
71662 #define RXRF_GAINSTAGES__PWD_LO5G__VERIFY(src) \
71663                     (!((((u_int32_t)(src)\
71664                     << 7) & ~0x00000080U)))
71665 #define RXRF_GAINSTAGES__PWD_LO5G__SET(dst) \
71666                     (dst) = ((dst) &\
71667                     ~0x00000080U) | ((u_int32_t)(1) << 7)
71668 #define RXRF_GAINSTAGES__PWD_LO5G__CLR(dst) \
71669                     (dst) = ((dst) &\
71670                     ~0x00000080U) | ((u_int32_t)(0) << 7)
71671
71672 /* macros for field PWD_VGA5G */
71673 #define RXRF_GAINSTAGES__PWD_VGA5G__SHIFT                                     8
71674 #define RXRF_GAINSTAGES__PWD_VGA5G__WIDTH                                     1
71675 #define RXRF_GAINSTAGES__PWD_VGA5G__MASK                            0x00000100U
71676 #define RXRF_GAINSTAGES__PWD_VGA5G__READ(src) \
71677                     (((u_int32_t)(src)\
71678                     & 0x00000100U) >> 8)
71679 #define RXRF_GAINSTAGES__PWD_VGA5G__WRITE(src) \
71680                     (((u_int32_t)(src)\
71681                     << 8) & 0x00000100U)
71682 #define RXRF_GAINSTAGES__PWD_VGA5G__MODIFY(dst, src) \
71683                     (dst) = ((dst) &\
71684                     ~0x00000100U) | (((u_int32_t)(src) <<\
71685                     8) & 0x00000100U)
71686 #define RXRF_GAINSTAGES__PWD_VGA5G__VERIFY(src) \
71687                     (!((((u_int32_t)(src)\
71688                     << 8) & ~0x00000100U)))
71689 #define RXRF_GAINSTAGES__PWD_VGA5G__SET(dst) \
71690                     (dst) = ((dst) &\
71691                     ~0x00000100U) | ((u_int32_t)(1) << 8)
71692 #define RXRF_GAINSTAGES__PWD_VGA5G__CLR(dst) \
71693                     (dst) = ((dst) &\
71694                     ~0x00000100U) | ((u_int32_t)(0) << 8)
71695
71696 /* macros for field PWD_MXR5G */
71697 #define RXRF_GAINSTAGES__PWD_MXR5G__SHIFT                                     9
71698 #define RXRF_GAINSTAGES__PWD_MXR5G__WIDTH                                     1
71699 #define RXRF_GAINSTAGES__PWD_MXR5G__MASK                            0x00000200U
71700 #define RXRF_GAINSTAGES__PWD_MXR5G__READ(src) \
71701                     (((u_int32_t)(src)\
71702                     & 0x00000200U) >> 9)
71703 #define RXRF_GAINSTAGES__PWD_MXR5G__WRITE(src) \
71704                     (((u_int32_t)(src)\
71705                     << 9) & 0x00000200U)
71706 #define RXRF_GAINSTAGES__PWD_MXR5G__MODIFY(dst, src) \
71707                     (dst) = ((dst) &\
71708                     ~0x00000200U) | (((u_int32_t)(src) <<\
71709                     9) & 0x00000200U)
71710 #define RXRF_GAINSTAGES__PWD_MXR5G__VERIFY(src) \
71711                     (!((((u_int32_t)(src)\
71712                     << 9) & ~0x00000200U)))
71713 #define RXRF_GAINSTAGES__PWD_MXR5G__SET(dst) \
71714                     (dst) = ((dst) &\
71715                     ~0x00000200U) | ((u_int32_t)(1) << 9)
71716 #define RXRF_GAINSTAGES__PWD_MXR5G__CLR(dst) \
71717                     (dst) = ((dst) &\
71718                     ~0x00000200U) | ((u_int32_t)(0) << 9)
71719
71720 /* macros for field PWD_LNA5G */
71721 #define RXRF_GAINSTAGES__PWD_LNA5G__SHIFT                                    10
71722 #define RXRF_GAINSTAGES__PWD_LNA5G__WIDTH                                     1
71723 #define RXRF_GAINSTAGES__PWD_LNA5G__MASK                            0x00000400U
71724 #define RXRF_GAINSTAGES__PWD_LNA5G__READ(src) \
71725                     (((u_int32_t)(src)\
71726                     & 0x00000400U) >> 10)
71727 #define RXRF_GAINSTAGES__PWD_LNA5G__WRITE(src) \
71728                     (((u_int32_t)(src)\
71729                     << 10) & 0x00000400U)
71730 #define RXRF_GAINSTAGES__PWD_LNA5G__MODIFY(dst, src) \
71731                     (dst) = ((dst) &\
71732                     ~0x00000400U) | (((u_int32_t)(src) <<\
71733                     10) & 0x00000400U)
71734 #define RXRF_GAINSTAGES__PWD_LNA5G__VERIFY(src) \
71735                     (!((((u_int32_t)(src)\
71736                     << 10) & ~0x00000400U)))
71737 #define RXRF_GAINSTAGES__PWD_LNA5G__SET(dst) \
71738                     (dst) = ((dst) &\
71739                     ~0x00000400U) | ((u_int32_t)(1) << 10)
71740 #define RXRF_GAINSTAGES__PWD_LNA5G__CLR(dst) \
71741                     (dst) = ((dst) &\
71742                     ~0x00000400U) | ((u_int32_t)(0) << 10)
71743
71744 /* macros for field LNA2G_CAP */
71745 #define RXRF_GAINSTAGES__LNA2G_CAP__SHIFT                                    11
71746 #define RXRF_GAINSTAGES__LNA2G_CAP__WIDTH                                     2
71747 #define RXRF_GAINSTAGES__LNA2G_CAP__MASK                            0x00001800U
71748 #define RXRF_GAINSTAGES__LNA2G_CAP__READ(src) \
71749                     (((u_int32_t)(src)\
71750                     & 0x00001800U) >> 11)
71751 #define RXRF_GAINSTAGES__LNA2G_CAP__WRITE(src) \
71752                     (((u_int32_t)(src)\
71753                     << 11) & 0x00001800U)
71754 #define RXRF_GAINSTAGES__LNA2G_CAP__MODIFY(dst, src) \
71755                     (dst) = ((dst) &\
71756                     ~0x00001800U) | (((u_int32_t)(src) <<\
71757                     11) & 0x00001800U)
71758 #define RXRF_GAINSTAGES__LNA2G_CAP__VERIFY(src) \
71759                     (!((((u_int32_t)(src)\
71760                     << 11) & ~0x00001800U)))
71761
71762 /* macros for field LNA2G_SHORTINP */
71763 #define RXRF_GAINSTAGES__LNA2G_SHORTINP__SHIFT                               13
71764 #define RXRF_GAINSTAGES__LNA2G_SHORTINP__WIDTH                                1
71765 #define RXRF_GAINSTAGES__LNA2G_SHORTINP__MASK                       0x00002000U
71766 #define RXRF_GAINSTAGES__LNA2G_SHORTINP__READ(src) \
71767                     (((u_int32_t)(src)\
71768                     & 0x00002000U) >> 13)
71769 #define RXRF_GAINSTAGES__LNA2G_SHORTINP__WRITE(src) \
71770                     (((u_int32_t)(src)\
71771                     << 13) & 0x00002000U)
71772 #define RXRF_GAINSTAGES__LNA2G_SHORTINP__MODIFY(dst, src) \
71773                     (dst) = ((dst) &\
71774                     ~0x00002000U) | (((u_int32_t)(src) <<\
71775                     13) & 0x00002000U)
71776 #define RXRF_GAINSTAGES__LNA2G_SHORTINP__VERIFY(src) \
71777                     (!((((u_int32_t)(src)\
71778                     << 13) & ~0x00002000U)))
71779 #define RXRF_GAINSTAGES__LNA2G_SHORTINP__SET(dst) \
71780                     (dst) = ((dst) &\
71781                     ~0x00002000U) | ((u_int32_t)(1) << 13)
71782 #define RXRF_GAINSTAGES__LNA2G_SHORTINP__CLR(dst) \
71783                     (dst) = ((dst) &\
71784                     ~0x00002000U) | ((u_int32_t)(0) << 13)
71785
71786 /* macros for field LNA2G_LP */
71787 #define RXRF_GAINSTAGES__LNA2G_LP__SHIFT                                     14
71788 #define RXRF_GAINSTAGES__LNA2G_LP__WIDTH                                      1
71789 #define RXRF_GAINSTAGES__LNA2G_LP__MASK                             0x00004000U
71790 #define RXRF_GAINSTAGES__LNA2G_LP__READ(src) \
71791                     (((u_int32_t)(src)\
71792                     & 0x00004000U) >> 14)
71793 #define RXRF_GAINSTAGES__LNA2G_LP__WRITE(src) \
71794                     (((u_int32_t)(src)\
71795                     << 14) & 0x00004000U)
71796 #define RXRF_GAINSTAGES__LNA2G_LP__MODIFY(dst, src) \
71797                     (dst) = ((dst) &\
71798                     ~0x00004000U) | (((u_int32_t)(src) <<\
71799                     14) & 0x00004000U)
71800 #define RXRF_GAINSTAGES__LNA2G_LP__VERIFY(src) \
71801                     (!((((u_int32_t)(src)\
71802                     << 14) & ~0x00004000U)))
71803 #define RXRF_GAINSTAGES__LNA2G_LP__SET(dst) \
71804                     (dst) = ((dst) &\
71805                     ~0x00004000U) | ((u_int32_t)(1) << 14)
71806 #define RXRF_GAINSTAGES__LNA2G_LP__CLR(dst) \
71807                     (dst) = ((dst) &\
71808                     ~0x00004000U) | ((u_int32_t)(0) << 14)
71809
71810 /* macros for field PWD_LO2G */
71811 #define RXRF_GAINSTAGES__PWD_LO2G__SHIFT                                     15
71812 #define RXRF_GAINSTAGES__PWD_LO2G__WIDTH                                      1
71813 #define RXRF_GAINSTAGES__PWD_LO2G__MASK                             0x00008000U
71814 #define RXRF_GAINSTAGES__PWD_LO2G__READ(src) \
71815                     (((u_int32_t)(src)\
71816                     & 0x00008000U) >> 15)
71817 #define RXRF_GAINSTAGES__PWD_LO2G__WRITE(src) \
71818                     (((u_int32_t)(src)\
71819                     << 15) & 0x00008000U)
71820 #define RXRF_GAINSTAGES__PWD_LO2G__MODIFY(dst, src) \
71821                     (dst) = ((dst) &\
71822                     ~0x00008000U) | (((u_int32_t)(src) <<\
71823                     15) & 0x00008000U)
71824 #define RXRF_GAINSTAGES__PWD_LO2G__VERIFY(src) \
71825                     (!((((u_int32_t)(src)\
71826                     << 15) & ~0x00008000U)))
71827 #define RXRF_GAINSTAGES__PWD_LO2G__SET(dst) \
71828                     (dst) = ((dst) &\
71829                     ~0x00008000U) | ((u_int32_t)(1) << 15)
71830 #define RXRF_GAINSTAGES__PWD_LO2G__CLR(dst) \
71831                     (dst) = ((dst) &\
71832                     ~0x00008000U) | ((u_int32_t)(0) << 15)
71833
71834 /* macros for field PWD_MXR2G */
71835 #define RXRF_GAINSTAGES__PWD_MXR2G__SHIFT                                    16
71836 #define RXRF_GAINSTAGES__PWD_MXR2G__WIDTH                                     1
71837 #define RXRF_GAINSTAGES__PWD_MXR2G__MASK                            0x00010000U
71838 #define RXRF_GAINSTAGES__PWD_MXR2G__READ(src) \
71839                     (((u_int32_t)(src)\
71840                     & 0x00010000U) >> 16)
71841 #define RXRF_GAINSTAGES__PWD_MXR2G__WRITE(src) \
71842                     (((u_int32_t)(src)\
71843                     << 16) & 0x00010000U)
71844 #define RXRF_GAINSTAGES__PWD_MXR2G__MODIFY(dst, src) \
71845                     (dst) = ((dst) &\
71846                     ~0x00010000U) | (((u_int32_t)(src) <<\
71847                     16) & 0x00010000U)
71848 #define RXRF_GAINSTAGES__PWD_MXR2G__VERIFY(src) \
71849                     (!((((u_int32_t)(src)\
71850                     << 16) & ~0x00010000U)))
71851 #define RXRF_GAINSTAGES__PWD_MXR2G__SET(dst) \
71852                     (dst) = ((dst) &\
71853                     ~0x00010000U) | ((u_int32_t)(1) << 16)
71854 #define RXRF_GAINSTAGES__PWD_MXR2G__CLR(dst) \
71855                     (dst) = ((dst) &\
71856                     ~0x00010000U) | ((u_int32_t)(0) << 16)
71857
71858 /* macros for field PWD_LNA2G */
71859 #define RXRF_GAINSTAGES__PWD_LNA2G__SHIFT                                    17
71860 #define RXRF_GAINSTAGES__PWD_LNA2G__WIDTH                                     1
71861 #define RXRF_GAINSTAGES__PWD_LNA2G__MASK                            0x00020000U
71862 #define RXRF_GAINSTAGES__PWD_LNA2G__READ(src) \
71863                     (((u_int32_t)(src)\
71864                     & 0x00020000U) >> 17)
71865 #define RXRF_GAINSTAGES__PWD_LNA2G__WRITE(src) \
71866                     (((u_int32_t)(src)\
71867                     << 17) & 0x00020000U)
71868 #define RXRF_GAINSTAGES__PWD_LNA2G__MODIFY(dst, src) \
71869                     (dst) = ((dst) &\
71870                     ~0x00020000U) | (((u_int32_t)(src) <<\
71871                     17) & 0x00020000U)
71872 #define RXRF_GAINSTAGES__PWD_LNA2G__VERIFY(src) \
71873                     (!((((u_int32_t)(src)\
71874                     << 17) & ~0x00020000U)))
71875 #define RXRF_GAINSTAGES__PWD_LNA2G__SET(dst) \
71876                     (dst) = ((dst) &\
71877                     ~0x00020000U) | ((u_int32_t)(1) << 17)
71878 #define RXRF_GAINSTAGES__PWD_LNA2G__CLR(dst) \
71879                     (dst) = ((dst) &\
71880                     ~0x00020000U) | ((u_int32_t)(0) << 17)
71881
71882 /* macros for field MXR5G_GAIN_OVR */
71883 #define RXRF_GAINSTAGES__MXR5G_GAIN_OVR__SHIFT                               18
71884 #define RXRF_GAINSTAGES__MXR5G_GAIN_OVR__WIDTH                                2
71885 #define RXRF_GAINSTAGES__MXR5G_GAIN_OVR__MASK                       0x000c0000U
71886 #define RXRF_GAINSTAGES__MXR5G_GAIN_OVR__READ(src) \
71887                     (((u_int32_t)(src)\
71888                     & 0x000c0000U) >> 18)
71889 #define RXRF_GAINSTAGES__MXR5G_GAIN_OVR__WRITE(src) \
71890                     (((u_int32_t)(src)\
71891                     << 18) & 0x000c0000U)
71892 #define RXRF_GAINSTAGES__MXR5G_GAIN_OVR__MODIFY(dst, src) \
71893                     (dst) = ((dst) &\
71894                     ~0x000c0000U) | (((u_int32_t)(src) <<\
71895                     18) & 0x000c0000U)
71896 #define RXRF_GAINSTAGES__MXR5G_GAIN_OVR__VERIFY(src) \
71897                     (!((((u_int32_t)(src)\
71898                     << 18) & ~0x000c0000U)))
71899
71900 /* macros for field VGA5G_GAIN_OVR */
71901 #define RXRF_GAINSTAGES__VGA5G_GAIN_OVR__SHIFT                               20
71902 #define RXRF_GAINSTAGES__VGA5G_GAIN_OVR__WIDTH                                3
71903 #define RXRF_GAINSTAGES__VGA5G_GAIN_OVR__MASK                       0x00700000U
71904 #define RXRF_GAINSTAGES__VGA5G_GAIN_OVR__READ(src) \
71905                     (((u_int32_t)(src)\
71906                     & 0x00700000U) >> 20)
71907 #define RXRF_GAINSTAGES__VGA5G_GAIN_OVR__WRITE(src) \
71908                     (((u_int32_t)(src)\
71909                     << 20) & 0x00700000U)
71910 #define RXRF_GAINSTAGES__VGA5G_GAIN_OVR__MODIFY(dst, src) \
71911                     (dst) = ((dst) &\
71912                     ~0x00700000U) | (((u_int32_t)(src) <<\
71913                     20) & 0x00700000U)
71914 #define RXRF_GAINSTAGES__VGA5G_GAIN_OVR__VERIFY(src) \
71915                     (!((((u_int32_t)(src)\
71916                     << 20) & ~0x00700000U)))
71917
71918 /* macros for field LNA5G_GAIN_OVR */
71919 #define RXRF_GAINSTAGES__LNA5G_GAIN_OVR__SHIFT                               23
71920 #define RXRF_GAINSTAGES__LNA5G_GAIN_OVR__WIDTH                                3
71921 #define RXRF_GAINSTAGES__LNA5G_GAIN_OVR__MASK                       0x03800000U
71922 #define RXRF_GAINSTAGES__LNA5G_GAIN_OVR__READ(src) \
71923                     (((u_int32_t)(src)\
71924                     & 0x03800000U) >> 23)
71925 #define RXRF_GAINSTAGES__LNA5G_GAIN_OVR__WRITE(src) \
71926                     (((u_int32_t)(src)\
71927                     << 23) & 0x03800000U)
71928 #define RXRF_GAINSTAGES__LNA5G_GAIN_OVR__MODIFY(dst, src) \
71929                     (dst) = ((dst) &\
71930                     ~0x03800000U) | (((u_int32_t)(src) <<\
71931                     23) & 0x03800000U)
71932 #define RXRF_GAINSTAGES__LNA5G_GAIN_OVR__VERIFY(src) \
71933                     (!((((u_int32_t)(src)\
71934                     << 23) & ~0x03800000U)))
71935
71936 /* macros for field MXR2G_GAIN_OVR */
71937 #define RXRF_GAINSTAGES__MXR2G_GAIN_OVR__SHIFT                               26
71938 #define RXRF_GAINSTAGES__MXR2G_GAIN_OVR__WIDTH                                2
71939 #define RXRF_GAINSTAGES__MXR2G_GAIN_OVR__MASK                       0x0c000000U
71940 #define RXRF_GAINSTAGES__MXR2G_GAIN_OVR__READ(src) \
71941                     (((u_int32_t)(src)\
71942                     & 0x0c000000U) >> 26)
71943 #define RXRF_GAINSTAGES__MXR2G_GAIN_OVR__WRITE(src) \
71944                     (((u_int32_t)(src)\
71945                     << 26) & 0x0c000000U)
71946 #define RXRF_GAINSTAGES__MXR2G_GAIN_OVR__MODIFY(dst, src) \
71947                     (dst) = ((dst) &\
71948                     ~0x0c000000U) | (((u_int32_t)(src) <<\
71949                     26) & 0x0c000000U)
71950 #define RXRF_GAINSTAGES__MXR2G_GAIN_OVR__VERIFY(src) \
71951                     (!((((u_int32_t)(src)\
71952                     << 26) & ~0x0c000000U)))
71953
71954 /* macros for field LNA2G_GAIN_OVR */
71955 #define RXRF_GAINSTAGES__LNA2G_GAIN_OVR__SHIFT                               28
71956 #define RXRF_GAINSTAGES__LNA2G_GAIN_OVR__WIDTH                                3
71957 #define RXRF_GAINSTAGES__LNA2G_GAIN_OVR__MASK                       0x70000000U
71958 #define RXRF_GAINSTAGES__LNA2G_GAIN_OVR__READ(src) \
71959                     (((u_int32_t)(src)\
71960                     & 0x70000000U) >> 28)
71961 #define RXRF_GAINSTAGES__LNA2G_GAIN_OVR__WRITE(src) \
71962                     (((u_int32_t)(src)\
71963                     << 28) & 0x70000000U)
71964 #define RXRF_GAINSTAGES__LNA2G_GAIN_OVR__MODIFY(dst, src) \
71965                     (dst) = ((dst) &\
71966                     ~0x70000000U) | (((u_int32_t)(src) <<\
71967                     28) & 0x70000000U)
71968 #define RXRF_GAINSTAGES__LNA2G_GAIN_OVR__VERIFY(src) \
71969                     (!((((u_int32_t)(src)\
71970                     << 28) & ~0x70000000U)))
71971
71972 /* macros for field RX_OVERRIDE */
71973 #define RXRF_GAINSTAGES__RX_OVERRIDE__SHIFT                                  31
71974 #define RXRF_GAINSTAGES__RX_OVERRIDE__WIDTH                                   1
71975 #define RXRF_GAINSTAGES__RX_OVERRIDE__MASK                          0x80000000U
71976 #define RXRF_GAINSTAGES__RX_OVERRIDE__READ(src) \
71977                     (((u_int32_t)(src)\
71978                     & 0x80000000U) >> 31)
71979 #define RXRF_GAINSTAGES__RX_OVERRIDE__WRITE(src) \
71980                     (((u_int32_t)(src)\
71981                     << 31) & 0x80000000U)
71982 #define RXRF_GAINSTAGES__RX_OVERRIDE__MODIFY(dst, src) \
71983                     (dst) = ((dst) &\
71984                     ~0x80000000U) | (((u_int32_t)(src) <<\
71985                     31) & 0x80000000U)
71986 #define RXRF_GAINSTAGES__RX_OVERRIDE__VERIFY(src) \
71987                     (!((((u_int32_t)(src)\
71988                     << 31) & ~0x80000000U)))
71989 #define RXRF_GAINSTAGES__RX_OVERRIDE__SET(dst) \
71990                     (dst) = ((dst) &\
71991                     ~0x80000000U) | ((u_int32_t)(1) << 31)
71992 #define RXRF_GAINSTAGES__RX_OVERRIDE__CLR(dst) \
71993                     (dst) = ((dst) &\
71994                     ~0x80000000U) | ((u_int32_t)(0) << 31)
71995 #define RXRF_GAINSTAGES__TYPE                                         u_int32_t
71996 #define RXRF_GAINSTAGES__READ                                       0xffffffffU
71997 #define RXRF_GAINSTAGES__WRITE                                      0xffffffffU
71998
71999 #endif /* __RXRF_GAINSTAGES_MACRO__ */
72000
72001
72002 /* macros for radio65_reg_block.ch0_RXRF_GAINSTAGES */
72003 #define INST_RADIO65_REG_BLOCK__CH0_RXRF_GAINSTAGES__NUM                      1
72004
72005 /* macros for BlueprintGlobalNameSpace::RXRF_AGC */
72006 #ifndef __RXRF_AGC_MACRO__
72007 #define __RXRF_AGC_MACRO__
72008
72009 /* macros for field RF5G_ON_DURING_CALPA */
72010 #define RXRF_AGC__RF5G_ON_DURING_CALPA__SHIFT                                 0
72011 #define RXRF_AGC__RF5G_ON_DURING_CALPA__WIDTH                                 1
72012 #define RXRF_AGC__RF5G_ON_DURING_CALPA__MASK                        0x00000001U
72013 #define RXRF_AGC__RF5G_ON_DURING_CALPA__READ(src) \
72014                     (u_int32_t)(src)\
72015                     & 0x00000001U
72016 #define RXRF_AGC__RF5G_ON_DURING_CALPA__WRITE(src) \
72017                     ((u_int32_t)(src)\
72018                     & 0x00000001U)
72019 #define RXRF_AGC__RF5G_ON_DURING_CALPA__MODIFY(dst, src) \
72020                     (dst) = ((dst) &\
72021                     ~0x00000001U) | ((u_int32_t)(src) &\
72022                     0x00000001U)
72023 #define RXRF_AGC__RF5G_ON_DURING_CALPA__VERIFY(src) \
72024                     (!(((u_int32_t)(src)\
72025                     & ~0x00000001U)))
72026 #define RXRF_AGC__RF5G_ON_DURING_CALPA__SET(dst) \
72027                     (dst) = ((dst) &\
72028                     ~0x00000001U) | (u_int32_t)(1)
72029 #define RXRF_AGC__RF5G_ON_DURING_CALPA__CLR(dst) \
72030                     (dst) = ((dst) &\
72031                     ~0x00000001U) | (u_int32_t)(0)
72032
72033 /* macros for field RF2G_ON_DURING_CALPA */
72034 #define RXRF_AGC__RF2G_ON_DURING_CALPA__SHIFT                                 1
72035 #define RXRF_AGC__RF2G_ON_DURING_CALPA__WIDTH                                 1
72036 #define RXRF_AGC__RF2G_ON_DURING_CALPA__MASK                        0x00000002U
72037 #define RXRF_AGC__RF2G_ON_DURING_CALPA__READ(src) \
72038                     (((u_int32_t)(src)\
72039                     & 0x00000002U) >> 1)
72040 #define RXRF_AGC__RF2G_ON_DURING_CALPA__WRITE(src) \
72041                     (((u_int32_t)(src)\
72042                     << 1) & 0x00000002U)
72043 #define RXRF_AGC__RF2G_ON_DURING_CALPA__MODIFY(dst, src) \
72044                     (dst) = ((dst) &\
72045                     ~0x00000002U) | (((u_int32_t)(src) <<\
72046                     1) & 0x00000002U)
72047 #define RXRF_AGC__RF2G_ON_DURING_CALPA__VERIFY(src) \
72048                     (!((((u_int32_t)(src)\
72049                     << 1) & ~0x00000002U)))
72050 #define RXRF_AGC__RF2G_ON_DURING_CALPA__SET(dst) \
72051                     (dst) = ((dst) &\
72052                     ~0x00000002U) | ((u_int32_t)(1) << 1)
72053 #define RXRF_AGC__RF2G_ON_DURING_CALPA__CLR(dst) \
72054                     (dst) = ((dst) &\
72055                     ~0x00000002U) | ((u_int32_t)(0) << 1)
72056
72057 /* macros for field AGC_OUT */
72058 #define RXRF_AGC__AGC_OUT__SHIFT                                              2
72059 #define RXRF_AGC__AGC_OUT__WIDTH                                              1
72060 #define RXRF_AGC__AGC_OUT__MASK                                     0x00000004U
72061 #define RXRF_AGC__AGC_OUT__READ(src)    (((u_int32_t)(src) & 0x00000004U) >> 2)
72062 #define RXRF_AGC__AGC_OUT__SET(dst) \
72063                     (dst) = ((dst) &\
72064                     ~0x00000004U) | ((u_int32_t)(1) << 2)
72065 #define RXRF_AGC__AGC_OUT__CLR(dst) \
72066                     (dst) = ((dst) &\
72067                     ~0x00000004U) | ((u_int32_t)(0) << 2)
72068
72069 /* macros for field LNABUFGAIN2X */
72070 #define RXRF_AGC__LNABUFGAIN2X__SHIFT                                         3
72071 #define RXRF_AGC__LNABUFGAIN2X__WIDTH                                         1
72072 #define RXRF_AGC__LNABUFGAIN2X__MASK                                0x00000008U
72073 #define RXRF_AGC__LNABUFGAIN2X__READ(src) \
72074                     (((u_int32_t)(src)\
72075                     & 0x00000008U) >> 3)
72076 #define RXRF_AGC__LNABUFGAIN2X__WRITE(src) \
72077                     (((u_int32_t)(src)\
72078                     << 3) & 0x00000008U)
72079 #define RXRF_AGC__LNABUFGAIN2X__MODIFY(dst, src) \
72080                     (dst) = ((dst) &\
72081                     ~0x00000008U) | (((u_int32_t)(src) <<\
72082                     3) & 0x00000008U)
72083 #define RXRF_AGC__LNABUFGAIN2X__VERIFY(src) \
72084                     (!((((u_int32_t)(src)\
72085                     << 3) & ~0x00000008U)))
72086 #define RXRF_AGC__LNABUFGAIN2X__SET(dst) \
72087                     (dst) = ((dst) &\
72088                     ~0x00000008U) | ((u_int32_t)(1) << 3)
72089 #define RXRF_AGC__LNABUFGAIN2X__CLR(dst) \
72090                     (dst) = ((dst) &\
72091                     ~0x00000008U) | ((u_int32_t)(0) << 3)
72092
72093 /* macros for field LNABUF_PWD_OVR */
72094 #define RXRF_AGC__LNABUF_PWD_OVR__SHIFT                                       4
72095 #define RXRF_AGC__LNABUF_PWD_OVR__WIDTH                                       1
72096 #define RXRF_AGC__LNABUF_PWD_OVR__MASK                              0x00000010U
72097 #define RXRF_AGC__LNABUF_PWD_OVR__READ(src) \
72098                     (((u_int32_t)(src)\
72099                     & 0x00000010U) >> 4)
72100 #define RXRF_AGC__LNABUF_PWD_OVR__WRITE(src) \
72101                     (((u_int32_t)(src)\
72102                     << 4) & 0x00000010U)
72103 #define RXRF_AGC__LNABUF_PWD_OVR__MODIFY(dst, src) \
72104                     (dst) = ((dst) &\
72105                     ~0x00000010U) | (((u_int32_t)(src) <<\
72106                     4) & 0x00000010U)
72107 #define RXRF_AGC__LNABUF_PWD_OVR__VERIFY(src) \
72108                     (!((((u_int32_t)(src)\
72109                     << 4) & ~0x00000010U)))
72110 #define RXRF_AGC__LNABUF_PWD_OVR__SET(dst) \
72111                     (dst) = ((dst) &\
72112                     ~0x00000010U) | ((u_int32_t)(1) << 4)
72113 #define RXRF_AGC__LNABUF_PWD_OVR__CLR(dst) \
72114                     (dst) = ((dst) &\
72115                     ~0x00000010U) | ((u_int32_t)(0) << 4)
72116
72117 /* macros for field PWD_LNABUF */
72118 #define RXRF_AGC__PWD_LNABUF__SHIFT                                           5
72119 #define RXRF_AGC__PWD_LNABUF__WIDTH                                           1
72120 #define RXRF_AGC__PWD_LNABUF__MASK                                  0x00000020U
72121 #define RXRF_AGC__PWD_LNABUF__READ(src) (((u_int32_t)(src) & 0x00000020U) >> 5)
72122 #define RXRF_AGC__PWD_LNABUF__WRITE(src) \
72123                     (((u_int32_t)(src)\
72124                     << 5) & 0x00000020U)
72125 #define RXRF_AGC__PWD_LNABUF__MODIFY(dst, src) \
72126                     (dst) = ((dst) &\
72127                     ~0x00000020U) | (((u_int32_t)(src) <<\
72128                     5) & 0x00000020U)
72129 #define RXRF_AGC__PWD_LNABUF__VERIFY(src) \
72130                     (!((((u_int32_t)(src)\
72131                     << 5) & ~0x00000020U)))
72132 #define RXRF_AGC__PWD_LNABUF__SET(dst) \
72133                     (dst) = ((dst) &\
72134                     ~0x00000020U) | ((u_int32_t)(1) << 5)
72135 #define RXRF_AGC__PWD_LNABUF__CLR(dst) \
72136                     (dst) = ((dst) &\
72137                     ~0x00000020U) | ((u_int32_t)(0) << 5)
72138
72139 /* macros for field AGC_FALL_CTRL */
72140 #define RXRF_AGC__AGC_FALL_CTRL__SHIFT                                        6
72141 #define RXRF_AGC__AGC_FALL_CTRL__WIDTH                                        3
72142 #define RXRF_AGC__AGC_FALL_CTRL__MASK                               0x000001c0U
72143 #define RXRF_AGC__AGC_FALL_CTRL__READ(src) \
72144                     (((u_int32_t)(src)\
72145                     & 0x000001c0U) >> 6)
72146 #define RXRF_AGC__AGC_FALL_CTRL__WRITE(src) \
72147                     (((u_int32_t)(src)\
72148                     << 6) & 0x000001c0U)
72149 #define RXRF_AGC__AGC_FALL_CTRL__MODIFY(dst, src) \
72150                     (dst) = ((dst) &\
72151                     ~0x000001c0U) | (((u_int32_t)(src) <<\
72152                     6) & 0x000001c0U)
72153 #define RXRF_AGC__AGC_FALL_CTRL__VERIFY(src) \
72154                     (!((((u_int32_t)(src)\
72155                     << 6) & ~0x000001c0U)))
72156
72157 /* macros for field AGC5G_CALDAC_OVR */
72158 #define RXRF_AGC__AGC5G_CALDAC_OVR__SHIFT                                     9
72159 #define RXRF_AGC__AGC5G_CALDAC_OVR__WIDTH                                     6
72160 #define RXRF_AGC__AGC5G_CALDAC_OVR__MASK                            0x00007e00U
72161 #define RXRF_AGC__AGC5G_CALDAC_OVR__READ(src) \
72162                     (((u_int32_t)(src)\
72163                     & 0x00007e00U) >> 9)
72164 #define RXRF_AGC__AGC5G_CALDAC_OVR__WRITE(src) \
72165                     (((u_int32_t)(src)\
72166                     << 9) & 0x00007e00U)
72167 #define RXRF_AGC__AGC5G_CALDAC_OVR__MODIFY(dst, src) \
72168                     (dst) = ((dst) &\
72169                     ~0x00007e00U) | (((u_int32_t)(src) <<\
72170                     9) & 0x00007e00U)
72171 #define RXRF_AGC__AGC5G_CALDAC_OVR__VERIFY(src) \
72172                     (!((((u_int32_t)(src)\
72173                     << 9) & ~0x00007e00U)))
72174
72175 /* macros for field AGC5G_DBDAC_OVR */
72176 #define RXRF_AGC__AGC5G_DBDAC_OVR__SHIFT                                     15
72177 #define RXRF_AGC__AGC5G_DBDAC_OVR__WIDTH                                      4
72178 #define RXRF_AGC__AGC5G_DBDAC_OVR__MASK                             0x00078000U
72179 #define RXRF_AGC__AGC5G_DBDAC_OVR__READ(src) \
72180                     (((u_int32_t)(src)\
72181                     & 0x00078000U) >> 15)
72182 #define RXRF_AGC__AGC5G_DBDAC_OVR__WRITE(src) \
72183                     (((u_int32_t)(src)\
72184                     << 15) & 0x00078000U)
72185 #define RXRF_AGC__AGC5G_DBDAC_OVR__MODIFY(dst, src) \
72186                     (dst) = ((dst) &\
72187                     ~0x00078000U) | (((u_int32_t)(src) <<\
72188                     15) & 0x00078000U)
72189 #define RXRF_AGC__AGC5G_DBDAC_OVR__VERIFY(src) \
72190                     (!((((u_int32_t)(src)\
72191                     << 15) & ~0x00078000U)))
72192
72193 /* macros for field AGC2G_CALDAC_OVR */
72194 #define RXRF_AGC__AGC2G_CALDAC_OVR__SHIFT                                    19
72195 #define RXRF_AGC__AGC2G_CALDAC_OVR__WIDTH                                     6
72196 #define RXRF_AGC__AGC2G_CALDAC_OVR__MASK                            0x01f80000U
72197 #define RXRF_AGC__AGC2G_CALDAC_OVR__READ(src) \
72198                     (((u_int32_t)(src)\
72199                     & 0x01f80000U) >> 19)
72200 #define RXRF_AGC__AGC2G_CALDAC_OVR__WRITE(src) \
72201                     (((u_int32_t)(src)\
72202                     << 19) & 0x01f80000U)
72203 #define RXRF_AGC__AGC2G_CALDAC_OVR__MODIFY(dst, src) \
72204                     (dst) = ((dst) &\
72205                     ~0x01f80000U) | (((u_int32_t)(src) <<\
72206                     19) & 0x01f80000U)
72207 #define RXRF_AGC__AGC2G_CALDAC_OVR__VERIFY(src) \
72208                     (!((((u_int32_t)(src)\
72209                     << 19) & ~0x01f80000U)))
72210
72211 /* macros for field AGC2G_DBDAC_OVR */
72212 #define RXRF_AGC__AGC2G_DBDAC_OVR__SHIFT                                     25
72213 #define RXRF_AGC__AGC2G_DBDAC_OVR__WIDTH                                      4
72214 #define RXRF_AGC__AGC2G_DBDAC_OVR__MASK                             0x1e000000U
72215 #define RXRF_AGC__AGC2G_DBDAC_OVR__READ(src) \
72216                     (((u_int32_t)(src)\
72217                     & 0x1e000000U) >> 25)
72218 #define RXRF_AGC__AGC2G_DBDAC_OVR__WRITE(src) \
72219                     (((u_int32_t)(src)\
72220                     << 25) & 0x1e000000U)
72221 #define RXRF_AGC__AGC2G_DBDAC_OVR__MODIFY(dst, src) \
72222                     (dst) = ((dst) &\
72223                     ~0x1e000000U) | (((u_int32_t)(src) <<\
72224                     25) & 0x1e000000U)
72225 #define RXRF_AGC__AGC2G_DBDAC_OVR__VERIFY(src) \
72226                     (!((((u_int32_t)(src)\
72227                     << 25) & ~0x1e000000U)))
72228
72229 /* macros for field AGC_CAL_OVR */
72230 #define RXRF_AGC__AGC_CAL_OVR__SHIFT                                         29
72231 #define RXRF_AGC__AGC_CAL_OVR__WIDTH                                          1
72232 #define RXRF_AGC__AGC_CAL_OVR__MASK                                 0x20000000U
72233 #define RXRF_AGC__AGC_CAL_OVR__READ(src) \
72234                     (((u_int32_t)(src)\
72235                     & 0x20000000U) >> 29)
72236 #define RXRF_AGC__AGC_CAL_OVR__WRITE(src) \
72237                     (((u_int32_t)(src)\
72238                     << 29) & 0x20000000U)
72239 #define RXRF_AGC__AGC_CAL_OVR__MODIFY(dst, src) \
72240                     (dst) = ((dst) &\
72241                     ~0x20000000U) | (((u_int32_t)(src) <<\
72242                     29) & 0x20000000U)
72243 #define RXRF_AGC__AGC_CAL_OVR__VERIFY(src) \
72244                     (!((((u_int32_t)(src)\
72245                     << 29) & ~0x20000000U)))
72246 #define RXRF_AGC__AGC_CAL_OVR__SET(dst) \
72247                     (dst) = ((dst) &\
72248                     ~0x20000000U) | ((u_int32_t)(1) << 29)
72249 #define RXRF_AGC__AGC_CAL_OVR__CLR(dst) \
72250                     (dst) = ((dst) &\
72251                     ~0x20000000U) | ((u_int32_t)(0) << 29)
72252
72253 /* macros for field AGC_ON_OVR */
72254 #define RXRF_AGC__AGC_ON_OVR__SHIFT                                          30
72255 #define RXRF_AGC__AGC_ON_OVR__WIDTH                                           1
72256 #define RXRF_AGC__AGC_ON_OVR__MASK                                  0x40000000U
72257 #define RXRF_AGC__AGC_ON_OVR__READ(src) \
72258                     (((u_int32_t)(src)\
72259                     & 0x40000000U) >> 30)
72260 #define RXRF_AGC__AGC_ON_OVR__WRITE(src) \
72261                     (((u_int32_t)(src)\
72262                     << 30) & 0x40000000U)
72263 #define RXRF_AGC__AGC_ON_OVR__MODIFY(dst, src) \
72264                     (dst) = ((dst) &\
72265                     ~0x40000000U) | (((u_int32_t)(src) <<\
72266                     30) & 0x40000000U)
72267 #define RXRF_AGC__AGC_ON_OVR__VERIFY(src) \
72268                     (!((((u_int32_t)(src)\
72269                     << 30) & ~0x40000000U)))
72270 #define RXRF_AGC__AGC_ON_OVR__SET(dst) \
72271                     (dst) = ((dst) &\
72272                     ~0x40000000U) | ((u_int32_t)(1) << 30)
72273 #define RXRF_AGC__AGC_ON_OVR__CLR(dst) \
72274                     (dst) = ((dst) &\
72275                     ~0x40000000U) | ((u_int32_t)(0) << 30)
72276
72277 /* macros for field AGC_OVERRIDE */
72278 #define RXRF_AGC__AGC_OVERRIDE__SHIFT                                        31
72279 #define RXRF_AGC__AGC_OVERRIDE__WIDTH                                         1
72280 #define RXRF_AGC__AGC_OVERRIDE__MASK                                0x80000000U
72281 #define RXRF_AGC__AGC_OVERRIDE__READ(src) \
72282                     (((u_int32_t)(src)\
72283                     & 0x80000000U) >> 31)
72284 #define RXRF_AGC__AGC_OVERRIDE__WRITE(src) \
72285                     (((u_int32_t)(src)\
72286                     << 31) & 0x80000000U)
72287 #define RXRF_AGC__AGC_OVERRIDE__MODIFY(dst, src) \
72288                     (dst) = ((dst) &\
72289                     ~0x80000000U) | (((u_int32_t)(src) <<\
72290                     31) & 0x80000000U)
72291 #define RXRF_AGC__AGC_OVERRIDE__VERIFY(src) \
72292                     (!((((u_int32_t)(src)\
72293                     << 31) & ~0x80000000U)))
72294 #define RXRF_AGC__AGC_OVERRIDE__SET(dst) \
72295                     (dst) = ((dst) &\
72296                     ~0x80000000U) | ((u_int32_t)(1) << 31)
72297 #define RXRF_AGC__AGC_OVERRIDE__CLR(dst) \
72298                     (dst) = ((dst) &\
72299                     ~0x80000000U) | ((u_int32_t)(0) << 31)
72300 #define RXRF_AGC__TYPE                                                u_int32_t
72301 #define RXRF_AGC__READ                                              0xffffffffU
72302 #define RXRF_AGC__WRITE                                             0xffffffffU
72303
72304 #endif /* __RXRF_AGC_MACRO__ */
72305
72306
72307 /* macros for radio65_reg_block.ch0_RXRF_AGC */
72308 #define INST_RADIO65_REG_BLOCK__CH0_RXRF_AGC__NUM                             1
72309
72310 /* macros for BlueprintGlobalNameSpace::TXRF1 */
72311 #ifndef __TXRF1_MACRO__
72312 #define __TXRF1_MACRO__
72313
72314 /* macros for field pdlobuf5G */
72315 #define TXRF1__PDLOBUF5G__SHIFT                                               0
72316 #define TXRF1__PDLOBUF5G__WIDTH                                               1
72317 #define TXRF1__PDLOBUF5G__MASK                                      0x00000001U
72318 #define TXRF1__PDLOBUF5G__READ(src)              (u_int32_t)(src) & 0x00000001U
72319 #define TXRF1__PDLOBUF5G__WRITE(src)           ((u_int32_t)(src) & 0x00000001U)
72320 #define TXRF1__PDLOBUF5G__MODIFY(dst, src) \
72321                     (dst) = ((dst) &\
72322                     ~0x00000001U) | ((u_int32_t)(src) &\
72323                     0x00000001U)
72324 #define TXRF1__PDLOBUF5G__VERIFY(src)    (!(((u_int32_t)(src) & ~0x00000001U)))
72325 #define TXRF1__PDLOBUF5G__SET(dst) \
72326                     (dst) = ((dst) &\
72327                     ~0x00000001U) | (u_int32_t)(1)
72328 #define TXRF1__PDLOBUF5G__CLR(dst) \
72329                     (dst) = ((dst) &\
72330                     ~0x00000001U) | (u_int32_t)(0)
72331
72332 /* macros for field pdlodiv5G */
72333 #define TXRF1__PDLODIV5G__SHIFT                                               1
72334 #define TXRF1__PDLODIV5G__WIDTH                                               1
72335 #define TXRF1__PDLODIV5G__MASK                                      0x00000002U
72336 #define TXRF1__PDLODIV5G__READ(src)     (((u_int32_t)(src) & 0x00000002U) >> 1)
72337 #define TXRF1__PDLODIV5G__WRITE(src)    (((u_int32_t)(src) << 1) & 0x00000002U)
72338 #define TXRF1__PDLODIV5G__MODIFY(dst, src) \
72339                     (dst) = ((dst) &\
72340                     ~0x00000002U) | (((u_int32_t)(src) <<\
72341                     1) & 0x00000002U)
72342 #define TXRF1__PDLODIV5G__VERIFY(src) \
72343                     (!((((u_int32_t)(src)\
72344                     << 1) & ~0x00000002U)))
72345 #define TXRF1__PDLODIV5G__SET(dst) \
72346                     (dst) = ((dst) &\
72347                     ~0x00000002U) | ((u_int32_t)(1) << 1)
72348 #define TXRF1__PDLODIV5G__CLR(dst) \
72349                     (dst) = ((dst) &\
72350                     ~0x00000002U) | ((u_int32_t)(0) << 1)
72351
72352 /* macros for field LObuf5Gforced */
72353 #define TXRF1__LOBUF5GFORCED__SHIFT                                           2
72354 #define TXRF1__LOBUF5GFORCED__WIDTH                                           1
72355 #define TXRF1__LOBUF5GFORCED__MASK                                  0x00000004U
72356 #define TXRF1__LOBUF5GFORCED__READ(src) (((u_int32_t)(src) & 0x00000004U) >> 2)
72357 #define TXRF1__LOBUF5GFORCED__WRITE(src) \
72358                     (((u_int32_t)(src)\
72359                     << 2) & 0x00000004U)
72360 #define TXRF1__LOBUF5GFORCED__MODIFY(dst, src) \
72361                     (dst) = ((dst) &\
72362                     ~0x00000004U) | (((u_int32_t)(src) <<\
72363                     2) & 0x00000004U)
72364 #define TXRF1__LOBUF5GFORCED__VERIFY(src) \
72365                     (!((((u_int32_t)(src)\
72366                     << 2) & ~0x00000004U)))
72367 #define TXRF1__LOBUF5GFORCED__SET(dst) \
72368                     (dst) = ((dst) &\
72369                     ~0x00000004U) | ((u_int32_t)(1) << 2)
72370 #define TXRF1__LOBUF5GFORCED__CLR(dst) \
72371                     (dst) = ((dst) &\
72372                     ~0x00000004U) | ((u_int32_t)(0) << 2)
72373
72374 /* macros for field LOdiv5Gforced */
72375 #define TXRF1__LODIV5GFORCED__SHIFT                                           3
72376 #define TXRF1__LODIV5GFORCED__WIDTH                                           1
72377 #define TXRF1__LODIV5GFORCED__MASK                                  0x00000008U
72378 #define TXRF1__LODIV5GFORCED__READ(src) (((u_int32_t)(src) & 0x00000008U) >> 3)
72379 #define TXRF1__LODIV5GFORCED__WRITE(src) \
72380                     (((u_int32_t)(src)\
72381                     << 3) & 0x00000008U)
72382 #define TXRF1__LODIV5GFORCED__MODIFY(dst, src) \
72383                     (dst) = ((dst) &\
72384                     ~0x00000008U) | (((u_int32_t)(src) <<\
72385                     3) & 0x00000008U)
72386 #define TXRF1__LODIV5GFORCED__VERIFY(src) \
72387                     (!((((u_int32_t)(src)\
72388                     << 3) & ~0x00000008U)))
72389 #define TXRF1__LODIV5GFORCED__SET(dst) \
72390                     (dst) = ((dst) &\
72391                     ~0x00000008U) | ((u_int32_t)(1) << 3)
72392 #define TXRF1__LODIV5GFORCED__CLR(dst) \
72393                     (dst) = ((dst) &\
72394                     ~0x00000008U) | ((u_int32_t)(0) << 3)
72395
72396 /* macros for field padrv2gn5G */
72397 #define TXRF1__PADRV2GN5G__SHIFT                                              4
72398 #define TXRF1__PADRV2GN5G__WIDTH                                              4
72399 #define TXRF1__PADRV2GN5G__MASK                                     0x000000f0U
72400 #define TXRF1__PADRV2GN5G__READ(src)    (((u_int32_t)(src) & 0x000000f0U) >> 4)
72401 #define TXRF1__PADRV2GN5G__WRITE(src)   (((u_int32_t)(src) << 4) & 0x000000f0U)
72402 #define TXRF1__PADRV2GN5G__MODIFY(dst, src) \
72403                     (dst) = ((dst) &\
72404                     ~0x000000f0U) | (((u_int32_t)(src) <<\
72405                     4) & 0x000000f0U)
72406 #define TXRF1__PADRV2GN5G__VERIFY(src) \
72407                     (!((((u_int32_t)(src)\
72408                     << 4) & ~0x000000f0U)))
72409
72410 /* macros for field padrv3gn5G */
72411 #define TXRF1__PADRV3GN5G__SHIFT                                              8
72412 #define TXRF1__PADRV3GN5G__WIDTH                                              4
72413 #define TXRF1__PADRV3GN5G__MASK                                     0x00000f00U
72414 #define TXRF1__PADRV3GN5G__READ(src)    (((u_int32_t)(src) & 0x00000f00U) >> 8)
72415 #define TXRF1__PADRV3GN5G__WRITE(src)   (((u_int32_t)(src) << 8) & 0x00000f00U)
72416 #define TXRF1__PADRV3GN5G__MODIFY(dst, src) \
72417                     (dst) = ((dst) &\
72418                     ~0x00000f00U) | (((u_int32_t)(src) <<\
72419                     8) & 0x00000f00U)
72420 #define TXRF1__PADRV3GN5G__VERIFY(src) \
72421                     (!((((u_int32_t)(src)\
72422                     << 8) & ~0x00000f00U)))
72423
72424 /* macros for field padrv4gn5G */
72425 #define TXRF1__PADRV4GN5G__SHIFT                                             12
72426 #define TXRF1__PADRV4GN5G__WIDTH                                              4
72427 #define TXRF1__PADRV4GN5G__MASK                                     0x0000f000U
72428 #define TXRF1__PADRV4GN5G__READ(src)   (((u_int32_t)(src) & 0x0000f000U) >> 12)
72429 #define TXRF1__PADRV4GN5G__WRITE(src)  (((u_int32_t)(src) << 12) & 0x0000f000U)
72430 #define TXRF1__PADRV4GN5G__MODIFY(dst, src) \
72431                     (dst) = ((dst) &\
72432                     ~0x0000f000U) | (((u_int32_t)(src) <<\
72433                     12) & 0x0000f000U)
72434 #define TXRF1__PADRV4GN5G__VERIFY(src) \
72435                     (!((((u_int32_t)(src)\
72436                     << 12) & ~0x0000f000U)))
72437
72438 /* macros for field localtxgain5G */
72439 #define TXRF1__LOCALTXGAIN5G__SHIFT                                          16
72440 #define TXRF1__LOCALTXGAIN5G__WIDTH                                           1
72441 #define TXRF1__LOCALTXGAIN5G__MASK                                  0x00010000U
72442 #define TXRF1__LOCALTXGAIN5G__READ(src) \
72443                     (((u_int32_t)(src)\
72444                     & 0x00010000U) >> 16)
72445 #define TXRF1__LOCALTXGAIN5G__WRITE(src) \
72446                     (((u_int32_t)(src)\
72447                     << 16) & 0x00010000U)
72448 #define TXRF1__LOCALTXGAIN5G__MODIFY(dst, src) \
72449                     (dst) = ((dst) &\
72450                     ~0x00010000U) | (((u_int32_t)(src) <<\
72451                     16) & 0x00010000U)
72452 #define TXRF1__LOCALTXGAIN5G__VERIFY(src) \
72453                     (!((((u_int32_t)(src)\
72454                     << 16) & ~0x00010000U)))
72455 #define TXRF1__LOCALTXGAIN5G__SET(dst) \
72456                     (dst) = ((dst) &\
72457                     ~0x00010000U) | ((u_int32_t)(1) << 16)
72458 #define TXRF1__LOCALTXGAIN5G__CLR(dst) \
72459                     (dst) = ((dst) &\
72460                     ~0x00010000U) | ((u_int32_t)(0) << 16)
72461
72462 /* macros for field pdout2G */
72463 #define TXRF1__PDOUT2G__SHIFT                                                17
72464 #define TXRF1__PDOUT2G__WIDTH                                                 1
72465 #define TXRF1__PDOUT2G__MASK                                        0x00020000U
72466 #define TXRF1__PDOUT2G__READ(src)      (((u_int32_t)(src) & 0x00020000U) >> 17)
72467 #define TXRF1__PDOUT2G__WRITE(src)     (((u_int32_t)(src) << 17) & 0x00020000U)
72468 #define TXRF1__PDOUT2G__MODIFY(dst, src) \
72469                     (dst) = ((dst) &\
72470                     ~0x00020000U) | (((u_int32_t)(src) <<\
72471                     17) & 0x00020000U)
72472 #define TXRF1__PDOUT2G__VERIFY(src) \
72473                     (!((((u_int32_t)(src)\
72474                     << 17) & ~0x00020000U)))
72475 #define TXRF1__PDOUT2G__SET(dst) \
72476                     (dst) = ((dst) &\
72477                     ~0x00020000U) | ((u_int32_t)(1) << 17)
72478 #define TXRF1__PDOUT2G__CLR(dst) \
72479                     (dst) = ((dst) &\
72480                     ~0x00020000U) | ((u_int32_t)(0) << 17)
72481
72482 /* macros for field pdDR2G */
72483 #define TXRF1__PDDR2G__SHIFT                                                 18
72484 #define TXRF1__PDDR2G__WIDTH                                                  1
72485 #define TXRF1__PDDR2G__MASK                                         0x00040000U
72486 #define TXRF1__PDDR2G__READ(src)       (((u_int32_t)(src) & 0x00040000U) >> 18)
72487 #define TXRF1__PDDR2G__WRITE(src)      (((u_int32_t)(src) << 18) & 0x00040000U)
72488 #define TXRF1__PDDR2G__MODIFY(dst, src) \
72489                     (dst) = ((dst) &\
72490                     ~0x00040000U) | (((u_int32_t)(src) <<\
72491                     18) & 0x00040000U)
72492 #define TXRF1__PDDR2G__VERIFY(src) \
72493                     (!((((u_int32_t)(src)\
72494                     << 18) & ~0x00040000U)))
72495 #define TXRF1__PDDR2G__SET(dst) \
72496                     (dst) = ((dst) &\
72497                     ~0x00040000U) | ((u_int32_t)(1) << 18)
72498 #define TXRF1__PDDR2G__CLR(dst) \
72499                     (dst) = ((dst) &\
72500                     ~0x00040000U) | ((u_int32_t)(0) << 18)
72501
72502 /* macros for field pdmxr2G */
72503 #define TXRF1__PDMXR2G__SHIFT                                                19
72504 #define TXRF1__PDMXR2G__WIDTH                                                 1
72505 #define TXRF1__PDMXR2G__MASK                                        0x00080000U
72506 #define TXRF1__PDMXR2G__READ(src)      (((u_int32_t)(src) & 0x00080000U) >> 19)
72507 #define TXRF1__PDMXR2G__WRITE(src)     (((u_int32_t)(src) << 19) & 0x00080000U)
72508 #define TXRF1__PDMXR2G__MODIFY(dst, src) \
72509                     (dst) = ((dst) &\
72510                     ~0x00080000U) | (((u_int32_t)(src) <<\
72511                     19) & 0x00080000U)
72512 #define TXRF1__PDMXR2G__VERIFY(src) \
72513                     (!((((u_int32_t)(src)\
72514                     << 19) & ~0x00080000U)))
72515 #define TXRF1__PDMXR2G__SET(dst) \
72516                     (dst) = ((dst) &\
72517                     ~0x00080000U) | ((u_int32_t)(1) << 19)
72518 #define TXRF1__PDMXR2G__CLR(dst) \
72519                     (dst) = ((dst) &\
72520                     ~0x00080000U) | ((u_int32_t)(0) << 19)
72521
72522 /* macros for field pdlobuf2G */
72523 #define TXRF1__PDLOBUF2G__SHIFT                                              20
72524 #define TXRF1__PDLOBUF2G__WIDTH                                               1
72525 #define TXRF1__PDLOBUF2G__MASK                                      0x00100000U
72526 #define TXRF1__PDLOBUF2G__READ(src)    (((u_int32_t)(src) & 0x00100000U) >> 20)
72527 #define TXRF1__PDLOBUF2G__WRITE(src)   (((u_int32_t)(src) << 20) & 0x00100000U)
72528 #define TXRF1__PDLOBUF2G__MODIFY(dst, src) \
72529                     (dst) = ((dst) &\
72530                     ~0x00100000U) | (((u_int32_t)(src) <<\
72531                     20) & 0x00100000U)
72532 #define TXRF1__PDLOBUF2G__VERIFY(src) \
72533                     (!((((u_int32_t)(src)\
72534                     << 20) & ~0x00100000U)))
72535 #define TXRF1__PDLOBUF2G__SET(dst) \
72536                     (dst) = ((dst) &\
72537                     ~0x00100000U) | ((u_int32_t)(1) << 20)
72538 #define TXRF1__PDLOBUF2G__CLR(dst) \
72539                     (dst) = ((dst) &\
72540                     ~0x00100000U) | ((u_int32_t)(0) << 20)
72541
72542 /* macros for field pdlodiv2G */
72543 #define TXRF1__PDLODIV2G__SHIFT                                              21
72544 #define TXRF1__PDLODIV2G__WIDTH                                               1
72545 #define TXRF1__PDLODIV2G__MASK                                      0x00200000U
72546 #define TXRF1__PDLODIV2G__READ(src)    (((u_int32_t)(src) & 0x00200000U) >> 21)
72547 #define TXRF1__PDLODIV2G__WRITE(src)   (((u_int32_t)(src) << 21) & 0x00200000U)
72548 #define TXRF1__PDLODIV2G__MODIFY(dst, src) \
72549                     (dst) = ((dst) &\
72550                     ~0x00200000U) | (((u_int32_t)(src) <<\
72551                     21) & 0x00200000U)
72552 #define TXRF1__PDLODIV2G__VERIFY(src) \
72553                     (!((((u_int32_t)(src)\
72554                     << 21) & ~0x00200000U)))
72555 #define TXRF1__PDLODIV2G__SET(dst) \
72556                     (dst) = ((dst) &\
72557                     ~0x00200000U) | ((u_int32_t)(1) << 21)
72558 #define TXRF1__PDLODIV2G__CLR(dst) \
72559                     (dst) = ((dst) &\
72560                     ~0x00200000U) | ((u_int32_t)(0) << 21)
72561
72562 /* macros for field LObuf2Gforced */
72563 #define TXRF1__LOBUF2GFORCED__SHIFT                                          22
72564 #define TXRF1__LOBUF2GFORCED__WIDTH                                           1
72565 #define TXRF1__LOBUF2GFORCED__MASK                                  0x00400000U
72566 #define TXRF1__LOBUF2GFORCED__READ(src) \
72567                     (((u_int32_t)(src)\
72568                     & 0x00400000U) >> 22)
72569 #define TXRF1__LOBUF2GFORCED__WRITE(src) \
72570                     (((u_int32_t)(src)\
72571                     << 22) & 0x00400000U)
72572 #define TXRF1__LOBUF2GFORCED__MODIFY(dst, src) \
72573                     (dst) = ((dst) &\
72574                     ~0x00400000U) | (((u_int32_t)(src) <<\
72575                     22) & 0x00400000U)
72576 #define TXRF1__LOBUF2GFORCED__VERIFY(src) \
72577                     (!((((u_int32_t)(src)\
72578                     << 22) & ~0x00400000U)))
72579 #define TXRF1__LOBUF2GFORCED__SET(dst) \
72580                     (dst) = ((dst) &\
72581                     ~0x00400000U) | ((u_int32_t)(1) << 22)
72582 #define TXRF1__LOBUF2GFORCED__CLR(dst) \
72583                     (dst) = ((dst) &\
72584                     ~0x00400000U) | ((u_int32_t)(0) << 22)
72585
72586 /* macros for field LOdiv2Gforced */
72587 #define TXRF1__LODIV2GFORCED__SHIFT                                          23
72588 #define TXRF1__LODIV2GFORCED__WIDTH                                           1
72589 #define TXRF1__LODIV2GFORCED__MASK                                  0x00800000U
72590 #define TXRF1__LODIV2GFORCED__READ(src) \
72591                     (((u_int32_t)(src)\
72592                     & 0x00800000U) >> 23)
72593 #define TXRF1__LODIV2GFORCED__WRITE(src) \
72594                     (((u_int32_t)(src)\
72595                     << 23) & 0x00800000U)
72596 #define TXRF1__LODIV2GFORCED__MODIFY(dst, src) \
72597                     (dst) = ((dst) &\
72598                     ~0x00800000U) | (((u_int32_t)(src) <<\
72599                     23) & 0x00800000U)
72600 #define TXRF1__LODIV2GFORCED__VERIFY(src) \
72601                     (!((((u_int32_t)(src)\
72602                     << 23) & ~0x00800000U)))
72603 #define TXRF1__LODIV2GFORCED__SET(dst) \
72604                     (dst) = ((dst) &\
72605                     ~0x00800000U) | ((u_int32_t)(1) << 23)
72606 #define TXRF1__LODIV2GFORCED__CLR(dst) \
72607                     (dst) = ((dst) &\
72608                     ~0x00800000U) | ((u_int32_t)(0) << 23)
72609
72610 /* macros for field padrvgn2G */
72611 #define TXRF1__PADRVGN2G__SHIFT                                              24
72612 #define TXRF1__PADRVGN2G__WIDTH                                               7
72613 #define TXRF1__PADRVGN2G__MASK                                      0x7f000000U
72614 #define TXRF1__PADRVGN2G__READ(src)    (((u_int32_t)(src) & 0x7f000000U) >> 24)
72615 #define TXRF1__PADRVGN2G__WRITE(src)   (((u_int32_t)(src) << 24) & 0x7f000000U)
72616 #define TXRF1__PADRVGN2G__MODIFY(dst, src) \
72617                     (dst) = ((dst) &\
72618                     ~0x7f000000U) | (((u_int32_t)(src) <<\
72619                     24) & 0x7f000000U)
72620 #define TXRF1__PADRVGN2G__VERIFY(src) \
72621                     (!((((u_int32_t)(src)\
72622                     << 24) & ~0x7f000000U)))
72623
72624 /* macros for field localtxgain2G */
72625 #define TXRF1__LOCALTXGAIN2G__SHIFT                                          31
72626 #define TXRF1__LOCALTXGAIN2G__WIDTH                                           1
72627 #define TXRF1__LOCALTXGAIN2G__MASK                                  0x80000000U
72628 #define TXRF1__LOCALTXGAIN2G__READ(src) \
72629                     (((u_int32_t)(src)\
72630                     & 0x80000000U) >> 31)
72631 #define TXRF1__LOCALTXGAIN2G__WRITE(src) \
72632                     (((u_int32_t)(src)\
72633                     << 31) & 0x80000000U)
72634 #define TXRF1__LOCALTXGAIN2G__MODIFY(dst, src) \
72635                     (dst) = ((dst) &\
72636                     ~0x80000000U) | (((u_int32_t)(src) <<\
72637                     31) & 0x80000000U)
72638 #define TXRF1__LOCALTXGAIN2G__VERIFY(src) \
72639                     (!((((u_int32_t)(src)\
72640                     << 31) & ~0x80000000U)))
72641 #define TXRF1__LOCALTXGAIN2G__SET(dst) \
72642                     (dst) = ((dst) &\
72643                     ~0x80000000U) | ((u_int32_t)(1) << 31)
72644 #define TXRF1__LOCALTXGAIN2G__CLR(dst) \
72645                     (dst) = ((dst) &\
72646                     ~0x80000000U) | ((u_int32_t)(0) << 31)
72647 #define TXRF1__TYPE                                                   u_int32_t
72648 #define TXRF1__READ                                                 0xffffffffU
72649 #define TXRF1__WRITE                                                0xffffffffU
72650
72651 #endif /* __TXRF1_MACRO__ */
72652
72653
72654 /* macros for radio65_reg_block.ch0_TXRF1 */
72655 #define INST_RADIO65_REG_BLOCK__CH0_TXRF1__NUM                                1
72656
72657 /* macros for BlueprintGlobalNameSpace::TXRF2 */
72658 #ifndef __TXRF2_MACRO__
72659 #define __TXRF2_MACRO__
72660
72661 /* macros for field d3b5G */
72662 #define TXRF2__D3B5G__SHIFT                                                   0
72663 #define TXRF2__D3B5G__WIDTH                                                   3
72664 #define TXRF2__D3B5G__MASK                                          0x00000007U
72665 #define TXRF2__D3B5G__READ(src)                  (u_int32_t)(src) & 0x00000007U
72666 #define TXRF2__D3B5G__WRITE(src)               ((u_int32_t)(src) & 0x00000007U)
72667 #define TXRF2__D3B5G__MODIFY(dst, src) \
72668                     (dst) = ((dst) &\
72669                     ~0x00000007U) | ((u_int32_t)(src) &\
72670                     0x00000007U)
72671 #define TXRF2__D3B5G__VERIFY(src)        (!(((u_int32_t)(src) & ~0x00000007U)))
72672
72673 /* macros for field d4b5G */
72674 #define TXRF2__D4B5G__SHIFT                                                   3
72675 #define TXRF2__D4B5G__WIDTH                                                   3
72676 #define TXRF2__D4B5G__MASK                                          0x00000038U
72677 #define TXRF2__D4B5G__READ(src)         (((u_int32_t)(src) & 0x00000038U) >> 3)
72678 #define TXRF2__D4B5G__WRITE(src)        (((u_int32_t)(src) << 3) & 0x00000038U)
72679 #define TXRF2__D4B5G__MODIFY(dst, src) \
72680                     (dst) = ((dst) &\
72681                     ~0x00000038U) | (((u_int32_t)(src) <<\
72682                     3) & 0x00000038U)
72683 #define TXRF2__D4B5G__VERIFY(src) (!((((u_int32_t)(src) << 3) & ~0x00000038U)))
72684
72685 /* macros for field ocas2G */
72686 #define TXRF2__OCAS2G__SHIFT                                                  6
72687 #define TXRF2__OCAS2G__WIDTH                                                  3
72688 #define TXRF2__OCAS2G__MASK                                         0x000001c0U
72689 #define TXRF2__OCAS2G__READ(src)        (((u_int32_t)(src) & 0x000001c0U) >> 6)
72690 #define TXRF2__OCAS2G__WRITE(src)       (((u_int32_t)(src) << 6) & 0x000001c0U)
72691 #define TXRF2__OCAS2G__MODIFY(dst, src) \
72692                     (dst) = ((dst) &\
72693                     ~0x000001c0U) | (((u_int32_t)(src) <<\
72694                     6) & 0x000001c0U)
72695 #define TXRF2__OCAS2G__VERIFY(src) \
72696                     (!((((u_int32_t)(src)\
72697                     << 6) & ~0x000001c0U)))
72698
72699 /* macros for field dcas2G */
72700 #define TXRF2__DCAS2G__SHIFT                                                  9
72701 #define TXRF2__DCAS2G__WIDTH                                                  3
72702 #define TXRF2__DCAS2G__MASK                                         0x00000e00U
72703 #define TXRF2__DCAS2G__READ(src)        (((u_int32_t)(src) & 0x00000e00U) >> 9)
72704 #define TXRF2__DCAS2G__WRITE(src)       (((u_int32_t)(src) << 9) & 0x00000e00U)
72705 #define TXRF2__DCAS2G__MODIFY(dst, src) \
72706                     (dst) = ((dst) &\
72707                     ~0x00000e00U) | (((u_int32_t)(src) <<\
72708                     9) & 0x00000e00U)
72709 #define TXRF2__DCAS2G__VERIFY(src) \
72710                     (!((((u_int32_t)(src)\
72711                     << 9) & ~0x00000e00U)))
72712
72713 /* macros for field ob2G_paloff */
72714 #define TXRF2__OB2G_PALOFF__SHIFT                                            12
72715 #define TXRF2__OB2G_PALOFF__WIDTH                                             3
72716 #define TXRF2__OB2G_PALOFF__MASK                                    0x00007000U
72717 #define TXRF2__OB2G_PALOFF__READ(src)  (((u_int32_t)(src) & 0x00007000U) >> 12)
72718 #define TXRF2__OB2G_PALOFF__WRITE(src) (((u_int32_t)(src) << 12) & 0x00007000U)
72719 #define TXRF2__OB2G_PALOFF__MODIFY(dst, src) \
72720                     (dst) = ((dst) &\
72721                     ~0x00007000U) | (((u_int32_t)(src) <<\
72722                     12) & 0x00007000U)
72723 #define TXRF2__OB2G_PALOFF__VERIFY(src) \
72724                     (!((((u_int32_t)(src)\
72725                     << 12) & ~0x00007000U)))
72726
72727 /* macros for field ob2G_qam */
72728 #define TXRF2__OB2G_QAM__SHIFT                                               15
72729 #define TXRF2__OB2G_QAM__WIDTH                                                3
72730 #define TXRF2__OB2G_QAM__MASK                                       0x00038000U
72731 #define TXRF2__OB2G_QAM__READ(src)     (((u_int32_t)(src) & 0x00038000U) >> 15)
72732 #define TXRF2__OB2G_QAM__WRITE(src)    (((u_int32_t)(src) << 15) & 0x00038000U)
72733 #define TXRF2__OB2G_QAM__MODIFY(dst, src) \
72734                     (dst) = ((dst) &\
72735                     ~0x00038000U) | (((u_int32_t)(src) <<\
72736                     15) & 0x00038000U)
72737 #define TXRF2__OB2G_QAM__VERIFY(src) \
72738                     (!((((u_int32_t)(src)\
72739                     << 15) & ~0x00038000U)))
72740
72741 /* macros for field ob2G_psk */
72742 #define TXRF2__OB2G_PSK__SHIFT                                               18
72743 #define TXRF2__OB2G_PSK__WIDTH                                                3
72744 #define TXRF2__OB2G_PSK__MASK                                       0x001c0000U
72745 #define TXRF2__OB2G_PSK__READ(src)     (((u_int32_t)(src) & 0x001c0000U) >> 18)
72746 #define TXRF2__OB2G_PSK__WRITE(src)    (((u_int32_t)(src) << 18) & 0x001c0000U)
72747 #define TXRF2__OB2G_PSK__MODIFY(dst, src) \
72748                     (dst) = ((dst) &\
72749                     ~0x001c0000U) | (((u_int32_t)(src) <<\
72750                     18) & 0x001c0000U)
72751 #define TXRF2__OB2G_PSK__VERIFY(src) \
72752                     (!((((u_int32_t)(src)\
72753                     << 18) & ~0x001c0000U)))
72754
72755 /* macros for field ob2G_cck */
72756 #define TXRF2__OB2G_CCK__SHIFT                                               21
72757 #define TXRF2__OB2G_CCK__WIDTH                                                3
72758 #define TXRF2__OB2G_CCK__MASK                                       0x00e00000U
72759 #define TXRF2__OB2G_CCK__READ(src)     (((u_int32_t)(src) & 0x00e00000U) >> 21)
72760 #define TXRF2__OB2G_CCK__WRITE(src)    (((u_int32_t)(src) << 21) & 0x00e00000U)
72761 #define TXRF2__OB2G_CCK__MODIFY(dst, src) \
72762                     (dst) = ((dst) &\
72763                     ~0x00e00000U) | (((u_int32_t)(src) <<\
72764                     21) & 0x00e00000U)
72765 #define TXRF2__OB2G_CCK__VERIFY(src) \
72766                     (!((((u_int32_t)(src)\
72767                     << 21) & ~0x00e00000U)))
72768
72769 /* macros for field db2G */
72770 #define TXRF2__DB2G__SHIFT                                                   24
72771 #define TXRF2__DB2G__WIDTH                                                    3
72772 #define TXRF2__DB2G__MASK                                           0x07000000U
72773 #define TXRF2__DB2G__READ(src)         (((u_int32_t)(src) & 0x07000000U) >> 24)
72774 #define TXRF2__DB2G__WRITE(src)        (((u_int32_t)(src) << 24) & 0x07000000U)
72775 #define TXRF2__DB2G__MODIFY(dst, src) \
72776                     (dst) = ((dst) &\
72777                     ~0x07000000U) | (((u_int32_t)(src) <<\
72778                     24) & 0x07000000U)
72779 #define TXRF2__DB2G__VERIFY(src) (!((((u_int32_t)(src) << 24) & ~0x07000000U)))
72780
72781 /* macros for field pdout5G */
72782 #define TXRF2__PDOUT5G__SHIFT                                                27
72783 #define TXRF2__PDOUT5G__WIDTH                                                 4
72784 #define TXRF2__PDOUT5G__MASK                                        0x78000000U
72785 #define TXRF2__PDOUT5G__READ(src)      (((u_int32_t)(src) & 0x78000000U) >> 27)
72786 #define TXRF2__PDOUT5G__WRITE(src)     (((u_int32_t)(src) << 27) & 0x78000000U)
72787 #define TXRF2__PDOUT5G__MODIFY(dst, src) \
72788                     (dst) = ((dst) &\
72789                     ~0x78000000U) | (((u_int32_t)(src) <<\
72790                     27) & 0x78000000U)
72791 #define TXRF2__PDOUT5G__VERIFY(src) \
72792                     (!((((u_int32_t)(src)\
72793                     << 27) & ~0x78000000U)))
72794
72795 /* macros for field pdmxr5G */
72796 #define TXRF2__PDMXR5G__SHIFT                                                31
72797 #define TXRF2__PDMXR5G__WIDTH                                                 1
72798 #define TXRF2__PDMXR5G__MASK                                        0x80000000U
72799 #define TXRF2__PDMXR5G__READ(src)      (((u_int32_t)(src) & 0x80000000U) >> 31)
72800 #define TXRF2__PDMXR5G__WRITE(src)     (((u_int32_t)(src) << 31) & 0x80000000U)
72801 #define TXRF2__PDMXR5G__MODIFY(dst, src) \
72802                     (dst) = ((dst) &\
72803                     ~0x80000000U) | (((u_int32_t)(src) <<\
72804                     31) & 0x80000000U)
72805 #define TXRF2__PDMXR5G__VERIFY(src) \
72806                     (!((((u_int32_t)(src)\
72807                     << 31) & ~0x80000000U)))
72808 #define TXRF2__PDMXR5G__SET(dst) \
72809                     (dst) = ((dst) &\
72810                     ~0x80000000U) | ((u_int32_t)(1) << 31)
72811 #define TXRF2__PDMXR5G__CLR(dst) \
72812                     (dst) = ((dst) &\
72813                     ~0x80000000U) | ((u_int32_t)(0) << 31)
72814 #define TXRF2__TYPE                                                   u_int32_t
72815 #define TXRF2__READ                                                 0xffffffffU
72816 #define TXRF2__WRITE                                                0xffffffffU
72817
72818 #endif /* __TXRF2_MACRO__ */
72819
72820
72821 /* macros for radio65_reg_block.ch0_TXRF2 */
72822 #define INST_RADIO65_REG_BLOCK__CH0_TXRF2__NUM                                1
72823
72824 /* macros for BlueprintGlobalNameSpace::TXRF3 */
72825 #ifndef __TXRF3_MACRO__
72826 #define __TXRF3_MACRO__
72827
72828 /* macros for field filtR2G */
72829 #define TXRF3__FILTR2G__SHIFT                                                 0
72830 #define TXRF3__FILTR2G__WIDTH                                                 2
72831 #define TXRF3__FILTR2G__MASK                                        0x00000003U
72832 #define TXRF3__FILTR2G__READ(src)                (u_int32_t)(src) & 0x00000003U
72833 #define TXRF3__FILTR2G__WRITE(src)             ((u_int32_t)(src) & 0x00000003U)
72834 #define TXRF3__FILTR2G__MODIFY(dst, src) \
72835                     (dst) = ((dst) &\
72836                     ~0x00000003U) | ((u_int32_t)(src) &\
72837                     0x00000003U)
72838 #define TXRF3__FILTR2G__VERIFY(src)      (!(((u_int32_t)(src) & ~0x00000003U)))
72839
72840 /* macros for field pwdFB2_2G */
72841 #define TXRF3__PWDFB2_2G__SHIFT                                               2
72842 #define TXRF3__PWDFB2_2G__WIDTH                                               1
72843 #define TXRF3__PWDFB2_2G__MASK                                      0x00000004U
72844 #define TXRF3__PWDFB2_2G__READ(src)     (((u_int32_t)(src) & 0x00000004U) >> 2)
72845 #define TXRF3__PWDFB2_2G__WRITE(src)    (((u_int32_t)(src) << 2) & 0x00000004U)
72846 #define TXRF3__PWDFB2_2G__MODIFY(dst, src) \
72847                     (dst) = ((dst) &\
72848                     ~0x00000004U) | (((u_int32_t)(src) <<\
72849                     2) & 0x00000004U)
72850 #define TXRF3__PWDFB2_2G__VERIFY(src) \
72851                     (!((((u_int32_t)(src)\
72852                     << 2) & ~0x00000004U)))
72853 #define TXRF3__PWDFB2_2G__SET(dst) \
72854                     (dst) = ((dst) &\
72855                     ~0x00000004U) | ((u_int32_t)(1) << 2)
72856 #define TXRF3__PWDFB2_2G__CLR(dst) \
72857                     (dst) = ((dst) &\
72858                     ~0x00000004U) | ((u_int32_t)(0) << 2)
72859
72860 /* macros for field pwdFB1_2G */
72861 #define TXRF3__PWDFB1_2G__SHIFT                                               3
72862 #define TXRF3__PWDFB1_2G__WIDTH                                               1
72863 #define TXRF3__PWDFB1_2G__MASK                                      0x00000008U
72864 #define TXRF3__PWDFB1_2G__READ(src)     (((u_int32_t)(src) & 0x00000008U) >> 3)
72865 #define TXRF3__PWDFB1_2G__WRITE(src)    (((u_int32_t)(src) << 3) & 0x00000008U)
72866 #define TXRF3__PWDFB1_2G__MODIFY(dst, src) \
72867                     (dst) = ((dst) &\
72868                     ~0x00000008U) | (((u_int32_t)(src) <<\
72869                     3) & 0x00000008U)
72870 #define TXRF3__PWDFB1_2G__VERIFY(src) \
72871                     (!((((u_int32_t)(src)\
72872                     << 3) & ~0x00000008U)))
72873 #define TXRF3__PWDFB1_2G__SET(dst) \
72874                     (dst) = ((dst) &\
72875                     ~0x00000008U) | ((u_int32_t)(1) << 3)
72876 #define TXRF3__PWDFB1_2G__CLR(dst) \
72877                     (dst) = ((dst) &\
72878                     ~0x00000008U) | ((u_int32_t)(0) << 3)
72879
72880 /* macros for field pdFB2G */
72881 #define TXRF3__PDFB2G__SHIFT                                                  4
72882 #define TXRF3__PDFB2G__WIDTH                                                  1
72883 #define TXRF3__PDFB2G__MASK                                         0x00000010U
72884 #define TXRF3__PDFB2G__READ(src)        (((u_int32_t)(src) & 0x00000010U) >> 4)
72885 #define TXRF3__PDFB2G__WRITE(src)       (((u_int32_t)(src) << 4) & 0x00000010U)
72886 #define TXRF3__PDFB2G__MODIFY(dst, src) \
72887                     (dst) = ((dst) &\
72888                     ~0x00000010U) | (((u_int32_t)(src) <<\
72889                     4) & 0x00000010U)
72890 #define TXRF3__PDFB2G__VERIFY(src) \
72891                     (!((((u_int32_t)(src)\
72892                     << 4) & ~0x00000010U)))
72893 #define TXRF3__PDFB2G__SET(dst) \
72894                     (dst) = ((dst) &\
72895                     ~0x00000010U) | ((u_int32_t)(1) << 4)
72896 #define TXRF3__PDFB2G__CLR(dst) \
72897                     (dst) = ((dst) &\
72898                     ~0x00000010U) | ((u_int32_t)(0) << 4)
72899
72900 /* macros for field rdiv5G */
72901 #define TXRF3__RDIV5G__SHIFT                                                  5
72902 #define TXRF3__RDIV5G__WIDTH                                                  2
72903 #define TXRF3__RDIV5G__MASK                                         0x00000060U
72904 #define TXRF3__RDIV5G__READ(src)        (((u_int32_t)(src) & 0x00000060U) >> 5)
72905 #define TXRF3__RDIV5G__WRITE(src)       (((u_int32_t)(src) << 5) & 0x00000060U)
72906 #define TXRF3__RDIV5G__MODIFY(dst, src) \
72907                     (dst) = ((dst) &\
72908                     ~0x00000060U) | (((u_int32_t)(src) <<\
72909                     5) & 0x00000060U)
72910 #define TXRF3__RDIV5G__VERIFY(src) \
72911                     (!((((u_int32_t)(src)\
72912                     << 5) & ~0x00000060U)))
72913
72914 /* macros for field capdiv5G */
72915 #define TXRF3__CAPDIV5G__SHIFT                                                7
72916 #define TXRF3__CAPDIV5G__WIDTH                                                3
72917 #define TXRF3__CAPDIV5G__MASK                                       0x00000380U
72918 #define TXRF3__CAPDIV5G__READ(src)      (((u_int32_t)(src) & 0x00000380U) >> 7)
72919 #define TXRF3__CAPDIV5G__WRITE(src)     (((u_int32_t)(src) << 7) & 0x00000380U)
72920 #define TXRF3__CAPDIV5G__MODIFY(dst, src) \
72921                     (dst) = ((dst) &\
72922                     ~0x00000380U) | (((u_int32_t)(src) <<\
72923                     7) & 0x00000380U)
72924 #define TXRF3__CAPDIV5G__VERIFY(src) \
72925                     (!((((u_int32_t)(src)\
72926                     << 7) & ~0x00000380U)))
72927
72928 /* macros for field pdpredist5G */
72929 #define TXRF3__PDPREDIST5G__SHIFT                                            10
72930 #define TXRF3__PDPREDIST5G__WIDTH                                             1
72931 #define TXRF3__PDPREDIST5G__MASK                                    0x00000400U
72932 #define TXRF3__PDPREDIST5G__READ(src)  (((u_int32_t)(src) & 0x00000400U) >> 10)
72933 #define TXRF3__PDPREDIST5G__WRITE(src) (((u_int32_t)(src) << 10) & 0x00000400U)
72934 #define TXRF3__PDPREDIST5G__MODIFY(dst, src) \
72935                     (dst) = ((dst) &\
72936                     ~0x00000400U) | (((u_int32_t)(src) <<\
72937                     10) & 0x00000400U)
72938 #define TXRF3__PDPREDIST5G__VERIFY(src) \
72939                     (!((((u_int32_t)(src)\
72940                     << 10) & ~0x00000400U)))
72941 #define TXRF3__PDPREDIST5G__SET(dst) \
72942                     (dst) = ((dst) &\
72943                     ~0x00000400U) | ((u_int32_t)(1) << 10)
72944 #define TXRF3__PDPREDIST5G__CLR(dst) \
72945                     (dst) = ((dst) &\
72946                     ~0x00000400U) | ((u_int32_t)(0) << 10)
72947
72948 /* macros for field rdiv2G */
72949 #define TXRF3__RDIV2G__SHIFT                                                 11
72950 #define TXRF3__RDIV2G__WIDTH                                                  2
72951 #define TXRF3__RDIV2G__MASK                                         0x00001800U
72952 #define TXRF3__RDIV2G__READ(src)       (((u_int32_t)(src) & 0x00001800U) >> 11)
72953 #define TXRF3__RDIV2G__WRITE(src)      (((u_int32_t)(src) << 11) & 0x00001800U)
72954 #define TXRF3__RDIV2G__MODIFY(dst, src) \
72955                     (dst) = ((dst) &\
72956                     ~0x00001800U) | (((u_int32_t)(src) <<\
72957                     11) & 0x00001800U)
72958 #define TXRF3__RDIV2G__VERIFY(src) \
72959                     (!((((u_int32_t)(src)\
72960                     << 11) & ~0x00001800U)))
72961
72962 /* macros for field pdpredist2G */
72963 #define TXRF3__PDPREDIST2G__SHIFT                                            13
72964 #define TXRF3__PDPREDIST2G__WIDTH                                             1
72965 #define TXRF3__PDPREDIST2G__MASK                                    0x00002000U
72966 #define TXRF3__PDPREDIST2G__READ(src)  (((u_int32_t)(src) & 0x00002000U) >> 13)
72967 #define TXRF3__PDPREDIST2G__WRITE(src) (((u_int32_t)(src) << 13) & 0x00002000U)
72968 #define TXRF3__PDPREDIST2G__MODIFY(dst, src) \
72969                     (dst) = ((dst) &\
72970                     ~0x00002000U) | (((u_int32_t)(src) <<\
72971                     13) & 0x00002000U)
72972 #define TXRF3__PDPREDIST2G__VERIFY(src) \
72973                     (!((((u_int32_t)(src)\
72974                     << 13) & ~0x00002000U)))
72975 #define TXRF3__PDPREDIST2G__SET(dst) \
72976                     (dst) = ((dst) &\
72977                     ~0x00002000U) | ((u_int32_t)(1) << 13)
72978 #define TXRF3__PDPREDIST2G__CLR(dst) \
72979                     (dst) = ((dst) &\
72980                     ~0x00002000U) | ((u_int32_t)(0) << 13)
72981
72982 /* macros for field ocas5G */
72983 #define TXRF3__OCAS5G__SHIFT                                                 14
72984 #define TXRF3__OCAS5G__WIDTH                                                  3
72985 #define TXRF3__OCAS5G__MASK                                         0x0001c000U
72986 #define TXRF3__OCAS5G__READ(src)       (((u_int32_t)(src) & 0x0001c000U) >> 14)
72987 #define TXRF3__OCAS5G__WRITE(src)      (((u_int32_t)(src) << 14) & 0x0001c000U)
72988 #define TXRF3__OCAS5G__MODIFY(dst, src) \
72989                     (dst) = ((dst) &\
72990                     ~0x0001c000U) | (((u_int32_t)(src) <<\
72991                     14) & 0x0001c000U)
72992 #define TXRF3__OCAS5G__VERIFY(src) \
72993                     (!((((u_int32_t)(src)\
72994                     << 14) & ~0x0001c000U)))
72995
72996 /* macros for field d2cas5G */
72997 #define TXRF3__D2CAS5G__SHIFT                                                17
72998 #define TXRF3__D2CAS5G__WIDTH                                                 3
72999 #define TXRF3__D2CAS5G__MASK                                        0x000e0000U
73000 #define TXRF3__D2CAS5G__READ(src)      (((u_int32_t)(src) & 0x000e0000U) >> 17)
73001 #define TXRF3__D2CAS5G__WRITE(src)     (((u_int32_t)(src) << 17) & 0x000e0000U)
73002 #define TXRF3__D2CAS5G__MODIFY(dst, src) \
73003                     (dst) = ((dst) &\
73004                     ~0x000e0000U) | (((u_int32_t)(src) <<\
73005                     17) & 0x000e0000U)
73006 #define TXRF3__D2CAS5G__VERIFY(src) \
73007                     (!((((u_int32_t)(src)\
73008                     << 17) & ~0x000e0000U)))
73009
73010 /* macros for field d3cas5G */
73011 #define TXRF3__D3CAS5G__SHIFT                                                20
73012 #define TXRF3__D3CAS5G__WIDTH                                                 3
73013 #define TXRF3__D3CAS5G__MASK                                        0x00700000U
73014 #define TXRF3__D3CAS5G__READ(src)      (((u_int32_t)(src) & 0x00700000U) >> 20)
73015 #define TXRF3__D3CAS5G__WRITE(src)     (((u_int32_t)(src) << 20) & 0x00700000U)
73016 #define TXRF3__D3CAS5G__MODIFY(dst, src) \
73017                     (dst) = ((dst) &\
73018                     ~0x00700000U) | (((u_int32_t)(src) <<\
73019                     20) & 0x00700000U)
73020 #define TXRF3__D3CAS5G__VERIFY(src) \
73021                     (!((((u_int32_t)(src)\
73022                     << 20) & ~0x00700000U)))
73023
73024 /* macros for field d4cas5G */
73025 #define TXRF3__D4CAS5G__SHIFT                                                23
73026 #define TXRF3__D4CAS5G__WIDTH                                                 3
73027 #define TXRF3__D4CAS5G__MASK                                        0x03800000U
73028 #define TXRF3__D4CAS5G__READ(src)      (((u_int32_t)(src) & 0x03800000U) >> 23)
73029 #define TXRF3__D4CAS5G__WRITE(src)     (((u_int32_t)(src) << 23) & 0x03800000U)
73030 #define TXRF3__D4CAS5G__MODIFY(dst, src) \
73031                     (dst) = ((dst) &\
73032                     ~0x03800000U) | (((u_int32_t)(src) <<\
73033                     23) & 0x03800000U)
73034 #define TXRF3__D4CAS5G__VERIFY(src) \
73035                     (!((((u_int32_t)(src)\
73036                     << 23) & ~0x03800000U)))
73037
73038 /* macros for field ob5G */
73039 #define TXRF3__OB5G__SHIFT                                                   26
73040 #define TXRF3__OB5G__WIDTH                                                    3
73041 #define TXRF3__OB5G__MASK                                           0x1c000000U
73042 #define TXRF3__OB5G__READ(src)         (((u_int32_t)(src) & 0x1c000000U) >> 26)
73043 #define TXRF3__OB5G__WRITE(src)        (((u_int32_t)(src) << 26) & 0x1c000000U)
73044 #define TXRF3__OB5G__MODIFY(dst, src) \
73045                     (dst) = ((dst) &\
73046                     ~0x1c000000U) | (((u_int32_t)(src) <<\
73047                     26) & 0x1c000000U)
73048 #define TXRF3__OB5G__VERIFY(src) (!((((u_int32_t)(src) << 26) & ~0x1c000000U)))
73049
73050 /* macros for field d2b5G */
73051 #define TXRF3__D2B5G__SHIFT                                                  29
73052 #define TXRF3__D2B5G__WIDTH                                                   3
73053 #define TXRF3__D2B5G__MASK                                          0xe0000000U
73054 #define TXRF3__D2B5G__READ(src)        (((u_int32_t)(src) & 0xe0000000U) >> 29)
73055 #define TXRF3__D2B5G__WRITE(src)       (((u_int32_t)(src) << 29) & 0xe0000000U)
73056 #define TXRF3__D2B5G__MODIFY(dst, src) \
73057                     (dst) = ((dst) &\
73058                     ~0xe0000000U) | (((u_int32_t)(src) <<\
73059                     29) & 0xe0000000U)
73060 #define TXRF3__D2B5G__VERIFY(src) \
73061                     (!((((u_int32_t)(src)\
73062                     << 29) & ~0xe0000000U)))
73063 #define TXRF3__TYPE                                                   u_int32_t
73064 #define TXRF3__READ                                                 0xffffffffU
73065 #define TXRF3__WRITE                                                0xffffffffU
73066
73067 #endif /* __TXRF3_MACRO__ */
73068
73069
73070 /* macros for radio65_reg_block.ch0_TXRF3 */
73071 #define INST_RADIO65_REG_BLOCK__CH0_TXRF3__NUM                                1
73072
73073 /* macros for BlueprintGlobalNameSpace::TXRF4 */
73074 #ifndef __TXRF4_MACRO__
73075 #define __TXRF4_MACRO__
73076
73077 /* macros for field pk1b2G_cck */
73078 #define TXRF4__PK1B2G_CCK__SHIFT                                              0
73079 #define TXRF4__PK1B2G_CCK__WIDTH                                              2
73080 #define TXRF4__PK1B2G_CCK__MASK                                     0x00000003U
73081 #define TXRF4__PK1B2G_CCK__READ(src)             (u_int32_t)(src) & 0x00000003U
73082 #define TXRF4__PK1B2G_CCK__WRITE(src)          ((u_int32_t)(src) & 0x00000003U)
73083 #define TXRF4__PK1B2G_CCK__MODIFY(dst, src) \
73084                     (dst) = ((dst) &\
73085                     ~0x00000003U) | ((u_int32_t)(src) &\
73086                     0x00000003U)
73087 #define TXRF4__PK1B2G_CCK__VERIFY(src)   (!(((u_int32_t)(src) & ~0x00000003U)))
73088
73089 /* macros for field miob2G_qam */
73090 #define TXRF4__MIOB2G_QAM__SHIFT                                              2
73091 #define TXRF4__MIOB2G_QAM__WIDTH                                              3
73092 #define TXRF4__MIOB2G_QAM__MASK                                     0x0000001cU
73093 #define TXRF4__MIOB2G_QAM__READ(src)    (((u_int32_t)(src) & 0x0000001cU) >> 2)
73094 #define TXRF4__MIOB2G_QAM__WRITE(src)   (((u_int32_t)(src) << 2) & 0x0000001cU)
73095 #define TXRF4__MIOB2G_QAM__MODIFY(dst, src) \
73096                     (dst) = ((dst) &\
73097                     ~0x0000001cU) | (((u_int32_t)(src) <<\
73098                     2) & 0x0000001cU)
73099 #define TXRF4__MIOB2G_QAM__VERIFY(src) \
73100                     (!((((u_int32_t)(src)\
73101                     << 2) & ~0x0000001cU)))
73102
73103 /* macros for field miob2G_psk */
73104 #define TXRF4__MIOB2G_PSK__SHIFT                                              5
73105 #define TXRF4__MIOB2G_PSK__WIDTH                                              3
73106 #define TXRF4__MIOB2G_PSK__MASK                                     0x000000e0U
73107 #define TXRF4__MIOB2G_PSK__READ(src)    (((u_int32_t)(src) & 0x000000e0U) >> 5)
73108 #define TXRF4__MIOB2G_PSK__WRITE(src)   (((u_int32_t)(src) << 5) & 0x000000e0U)
73109 #define TXRF4__MIOB2G_PSK__MODIFY(dst, src) \
73110                     (dst) = ((dst) &\
73111                     ~0x000000e0U) | (((u_int32_t)(src) <<\
73112                     5) & 0x000000e0U)
73113 #define TXRF4__MIOB2G_PSK__VERIFY(src) \
73114                     (!((((u_int32_t)(src)\
73115                     << 5) & ~0x000000e0U)))
73116
73117 /* macros for field miob2G_cck */
73118 #define TXRF4__MIOB2G_CCK__SHIFT                                              8
73119 #define TXRF4__MIOB2G_CCK__WIDTH                                              3
73120 #define TXRF4__MIOB2G_CCK__MASK                                     0x00000700U
73121 #define TXRF4__MIOB2G_CCK__READ(src)    (((u_int32_t)(src) & 0x00000700U) >> 8)
73122 #define TXRF4__MIOB2G_CCK__WRITE(src)   (((u_int32_t)(src) << 8) & 0x00000700U)
73123 #define TXRF4__MIOB2G_CCK__MODIFY(dst, src) \
73124                     (dst) = ((dst) &\
73125                     ~0x00000700U) | (((u_int32_t)(src) <<\
73126                     8) & 0x00000700U)
73127 #define TXRF4__MIOB2G_CCK__VERIFY(src) \
73128                     (!((((u_int32_t)(src)\
73129                     << 8) & ~0x00000700U)))
73130
73131 /* macros for field comp2G_qam */
73132 #define TXRF4__COMP2G_QAM__SHIFT                                             11
73133 #define TXRF4__COMP2G_QAM__WIDTH                                              3
73134 #define TXRF4__COMP2G_QAM__MASK                                     0x00003800U
73135 #define TXRF4__COMP2G_QAM__READ(src)   (((u_int32_t)(src) & 0x00003800U) >> 11)
73136 #define TXRF4__COMP2G_QAM__WRITE(src)  (((u_int32_t)(src) << 11) & 0x00003800U)
73137 #define TXRF4__COMP2G_QAM__MODIFY(dst, src) \
73138                     (dst) = ((dst) &\
73139                     ~0x00003800U) | (((u_int32_t)(src) <<\
73140                     11) & 0x00003800U)
73141 #define TXRF4__COMP2G_QAM__VERIFY(src) \
73142                     (!((((u_int32_t)(src)\
73143                     << 11) & ~0x00003800U)))
73144
73145 /* macros for field comp2G_psk */
73146 #define TXRF4__COMP2G_PSK__SHIFT                                             14
73147 #define TXRF4__COMP2G_PSK__WIDTH                                              3
73148 #define TXRF4__COMP2G_PSK__MASK                                     0x0001c000U
73149 #define TXRF4__COMP2G_PSK__READ(src)   (((u_int32_t)(src) & 0x0001c000U) >> 14)
73150 #define TXRF4__COMP2G_PSK__WRITE(src)  (((u_int32_t)(src) << 14) & 0x0001c000U)
73151 #define TXRF4__COMP2G_PSK__MODIFY(dst, src) \
73152                     (dst) = ((dst) &\
73153                     ~0x0001c000U) | (((u_int32_t)(src) <<\
73154                     14) & 0x0001c000U)
73155 #define TXRF4__COMP2G_PSK__VERIFY(src) \
73156                     (!((((u_int32_t)(src)\
73157                     << 14) & ~0x0001c000U)))
73158
73159 /* macros for field comp2G_cck */
73160 #define TXRF4__COMP2G_CCK__SHIFT                                             17
73161 #define TXRF4__COMP2G_CCK__WIDTH                                              3
73162 #define TXRF4__COMP2G_CCK__MASK                                     0x000e0000U
73163 #define TXRF4__COMP2G_CCK__READ(src)   (((u_int32_t)(src) & 0x000e0000U) >> 17)
73164 #define TXRF4__COMP2G_CCK__WRITE(src)  (((u_int32_t)(src) << 17) & 0x000e0000U)
73165 #define TXRF4__COMP2G_CCK__MODIFY(dst, src) \
73166                     (dst) = ((dst) &\
73167                     ~0x000e0000U) | (((u_int32_t)(src) <<\
73168                     17) & 0x000e0000U)
73169 #define TXRF4__COMP2G_CCK__VERIFY(src) \
73170                     (!((((u_int32_t)(src)\
73171                     << 17) & ~0x000e0000U)))
73172
73173 /* macros for field amp2b2G_qam */
73174 #define TXRF4__AMP2B2G_QAM__SHIFT                                            20
73175 #define TXRF4__AMP2B2G_QAM__WIDTH                                             3
73176 #define TXRF4__AMP2B2G_QAM__MASK                                    0x00700000U
73177 #define TXRF4__AMP2B2G_QAM__READ(src)  (((u_int32_t)(src) & 0x00700000U) >> 20)
73178 #define TXRF4__AMP2B2G_QAM__WRITE(src) (((u_int32_t)(src) << 20) & 0x00700000U)
73179 #define TXRF4__AMP2B2G_QAM__MODIFY(dst, src) \
73180                     (dst) = ((dst) &\
73181                     ~0x00700000U) | (((u_int32_t)(src) <<\
73182                     20) & 0x00700000U)
73183 #define TXRF4__AMP2B2G_QAM__VERIFY(src) \
73184                     (!((((u_int32_t)(src)\
73185                     << 20) & ~0x00700000U)))
73186
73187 /* macros for field amp2b2G_psk */
73188 #define TXRF4__AMP2B2G_PSK__SHIFT                                            23
73189 #define TXRF4__AMP2B2G_PSK__WIDTH                                             3
73190 #define TXRF4__AMP2B2G_PSK__MASK                                    0x03800000U
73191 #define TXRF4__AMP2B2G_PSK__READ(src)  (((u_int32_t)(src) & 0x03800000U) >> 23)
73192 #define TXRF4__AMP2B2G_PSK__WRITE(src) (((u_int32_t)(src) << 23) & 0x03800000U)
73193 #define TXRF4__AMP2B2G_PSK__MODIFY(dst, src) \
73194                     (dst) = ((dst) &\
73195                     ~0x03800000U) | (((u_int32_t)(src) <<\
73196                     23) & 0x03800000U)
73197 #define TXRF4__AMP2B2G_PSK__VERIFY(src) \
73198                     (!((((u_int32_t)(src)\
73199                     << 23) & ~0x03800000U)))
73200
73201 /* macros for field amp2b2G_cck */
73202 #define TXRF4__AMP2B2G_CCK__SHIFT                                            26
73203 #define TXRF4__AMP2B2G_CCK__WIDTH                                             3
73204 #define TXRF4__AMP2B2G_CCK__MASK                                    0x1c000000U
73205 #define TXRF4__AMP2B2G_CCK__READ(src)  (((u_int32_t)(src) & 0x1c000000U) >> 26)
73206 #define TXRF4__AMP2B2G_CCK__WRITE(src) (((u_int32_t)(src) << 26) & 0x1c000000U)
73207 #define TXRF4__AMP2B2G_CCK__MODIFY(dst, src) \
73208                     (dst) = ((dst) &\
73209                     ~0x1c000000U) | (((u_int32_t)(src) <<\
73210                     26) & 0x1c000000U)
73211 #define TXRF4__AMP2B2G_CCK__VERIFY(src) \
73212                     (!((((u_int32_t)(src)\
73213                     << 26) & ~0x1c000000U)))
73214
73215 /* macros for field amp2cas2G */
73216 #define TXRF4__AMP2CAS2G__SHIFT                                              29
73217 #define TXRF4__AMP2CAS2G__WIDTH                                               3
73218 #define TXRF4__AMP2CAS2G__MASK                                      0xe0000000U
73219 #define TXRF4__AMP2CAS2G__READ(src)    (((u_int32_t)(src) & 0xe0000000U) >> 29)
73220 #define TXRF4__AMP2CAS2G__WRITE(src)   (((u_int32_t)(src) << 29) & 0xe0000000U)
73221 #define TXRF4__AMP2CAS2G__MODIFY(dst, src) \
73222                     (dst) = ((dst) &\
73223                     ~0xe0000000U) | (((u_int32_t)(src) <<\
73224                     29) & 0xe0000000U)
73225 #define TXRF4__AMP2CAS2G__VERIFY(src) \
73226                     (!((((u_int32_t)(src)\
73227                     << 29) & ~0xe0000000U)))
73228 #define TXRF4__TYPE                                                   u_int32_t
73229 #define TXRF4__READ                                                 0xffffffffU
73230 #define TXRF4__WRITE                                                0xffffffffU
73231
73232 #endif /* __TXRF4_MACRO__ */
73233
73234
73235 /* macros for radio65_reg_block.ch0_TXRF4 */
73236 #define INST_RADIO65_REG_BLOCK__CH0_TXRF4__NUM                                1
73237
73238 /* macros for BlueprintGlobalNameSpace::TXRF5 */
73239 #ifndef __TXRF5_MACRO__
73240 #define __TXRF5_MACRO__
73241
73242 /* macros for field txmodPALonly */
73243 #define TXRF5__TXMODPALONLY__SHIFT                                            0
73244 #define TXRF5__TXMODPALONLY__WIDTH                                            1
73245 #define TXRF5__TXMODPALONLY__MASK                                   0x00000001U
73246 #define TXRF5__TXMODPALONLY__READ(src)           (u_int32_t)(src) & 0x00000001U
73247 #define TXRF5__TXMODPALONLY__WRITE(src)        ((u_int32_t)(src) & 0x00000001U)
73248 #define TXRF5__TXMODPALONLY__MODIFY(dst, src) \
73249                     (dst) = ((dst) &\
73250                     ~0x00000001U) | ((u_int32_t)(src) &\
73251                     0x00000001U)
73252 #define TXRF5__TXMODPALONLY__VERIFY(src) (!(((u_int32_t)(src) & ~0x00000001U)))
73253 #define TXRF5__TXMODPALONLY__SET(dst) \
73254                     (dst) = ((dst) &\
73255                     ~0x00000001U) | (u_int32_t)(1)
73256 #define TXRF5__TXMODPALONLY__CLR(dst) \
73257                     (dst) = ((dst) &\
73258                     ~0x00000001U) | (u_int32_t)(0)
73259
73260 /* macros for field PAL_locked */
73261 #define TXRF5__PAL_LOCKED__SHIFT                                              1
73262 #define TXRF5__PAL_LOCKED__WIDTH                                              1
73263 #define TXRF5__PAL_LOCKED__MASK                                     0x00000002U
73264 #define TXRF5__PAL_LOCKED__READ(src)    (((u_int32_t)(src) & 0x00000002U) >> 1)
73265 #define TXRF5__PAL_LOCKED__SET(dst) \
73266                     (dst) = ((dst) &\
73267                     ~0x00000002U) | ((u_int32_t)(1) << 1)
73268 #define TXRF5__PAL_LOCKED__CLR(dst) \
73269                     (dst) = ((dst) &\
73270                     ~0x00000002U) | ((u_int32_t)(0) << 1)
73271
73272 /* macros for field fbHi2G */
73273 #define TXRF5__FBHI2G__SHIFT                                                  2
73274 #define TXRF5__FBHI2G__WIDTH                                                  1
73275 #define TXRF5__FBHI2G__MASK                                         0x00000004U
73276 #define TXRF5__FBHI2G__READ(src)        (((u_int32_t)(src) & 0x00000004U) >> 2)
73277 #define TXRF5__FBHI2G__SET(dst) \
73278                     (dst) = ((dst) &\
73279                     ~0x00000004U) | ((u_int32_t)(1) << 2)
73280 #define TXRF5__FBHI2G__CLR(dst) \
73281                     (dst) = ((dst) &\
73282                     ~0x00000004U) | ((u_int32_t)(0) << 2)
73283
73284 /* macros for field fbLo2G */
73285 #define TXRF5__FBLO2G__SHIFT                                                  3
73286 #define TXRF5__FBLO2G__WIDTH                                                  1
73287 #define TXRF5__FBLO2G__MASK                                         0x00000008U
73288 #define TXRF5__FBLO2G__READ(src)        (((u_int32_t)(src) & 0x00000008U) >> 3)
73289 #define TXRF5__FBLO2G__SET(dst) \
73290                     (dst) = ((dst) &\
73291                     ~0x00000008U) | ((u_int32_t)(1) << 3)
73292 #define TXRF5__FBLO2G__CLR(dst) \
73293                     (dst) = ((dst) &\
73294                     ~0x00000008U) | ((u_int32_t)(0) << 3)
73295
73296 /* macros for field nopalgain2G */
73297 #define TXRF5__NOPALGAIN2G__SHIFT                                             4
73298 #define TXRF5__NOPALGAIN2G__WIDTH                                             1
73299 #define TXRF5__NOPALGAIN2G__MASK                                    0x00000010U
73300 #define TXRF5__NOPALGAIN2G__READ(src)   (((u_int32_t)(src) & 0x00000010U) >> 4)
73301 #define TXRF5__NOPALGAIN2G__WRITE(src)  (((u_int32_t)(src) << 4) & 0x00000010U)
73302 #define TXRF5__NOPALGAIN2G__MODIFY(dst, src) \
73303                     (dst) = ((dst) &\
73304                     ~0x00000010U) | (((u_int32_t)(src) <<\
73305                     4) & 0x00000010U)
73306 #define TXRF5__NOPALGAIN2G__VERIFY(src) \
73307                     (!((((u_int32_t)(src)\
73308                     << 4) & ~0x00000010U)))
73309 #define TXRF5__NOPALGAIN2G__SET(dst) \
73310                     (dst) = ((dst) &\
73311                     ~0x00000010U) | ((u_int32_t)(1) << 4)
73312 #define TXRF5__NOPALGAIN2G__CLR(dst) \
73313                     (dst) = ((dst) &\
73314                     ~0x00000010U) | ((u_int32_t)(0) << 4)
73315
73316 /* macros for field enPAcal2G */
73317 #define TXRF5__ENPACAL2G__SHIFT                                               5
73318 #define TXRF5__ENPACAL2G__WIDTH                                               1
73319 #define TXRF5__ENPACAL2G__MASK                                      0x00000020U
73320 #define TXRF5__ENPACAL2G__READ(src)     (((u_int32_t)(src) & 0x00000020U) >> 5)
73321 #define TXRF5__ENPACAL2G__WRITE(src)    (((u_int32_t)(src) << 5) & 0x00000020U)
73322 #define TXRF5__ENPACAL2G__MODIFY(dst, src) \
73323                     (dst) = ((dst) &\
73324                     ~0x00000020U) | (((u_int32_t)(src) <<\
73325                     5) & 0x00000020U)
73326 #define TXRF5__ENPACAL2G__VERIFY(src) \
73327                     (!((((u_int32_t)(src)\
73328                     << 5) & ~0x00000020U)))
73329 #define TXRF5__ENPACAL2G__SET(dst) \
73330                     (dst) = ((dst) &\
73331                     ~0x00000020U) | ((u_int32_t)(1) << 5)
73332 #define TXRF5__ENPACAL2G__CLR(dst) \
73333                     (dst) = ((dst) &\
73334                     ~0x00000020U) | ((u_int32_t)(0) << 5)
73335
73336 /* macros for field offset2G */
73337 #define TXRF5__OFFSET2G__SHIFT                                                6
73338 #define TXRF5__OFFSET2G__WIDTH                                                7
73339 #define TXRF5__OFFSET2G__MASK                                       0x00001fc0U
73340 #define TXRF5__OFFSET2G__READ(src)      (((u_int32_t)(src) & 0x00001fc0U) >> 6)
73341 #define TXRF5__OFFSET2G__WRITE(src)     (((u_int32_t)(src) << 6) & 0x00001fc0U)
73342 #define TXRF5__OFFSET2G__MODIFY(dst, src) \
73343                     (dst) = ((dst) &\
73344                     ~0x00001fc0U) | (((u_int32_t)(src) <<\
73345                     6) & 0x00001fc0U)
73346 #define TXRF5__OFFSET2G__VERIFY(src) \
73347                     (!((((u_int32_t)(src)\
73348                     << 6) & ~0x00001fc0U)))
73349
73350 /* macros for field enoffsetcal2G */
73351 #define TXRF5__ENOFFSETCAL2G__SHIFT                                          13
73352 #define TXRF5__ENOFFSETCAL2G__WIDTH                                           1
73353 #define TXRF5__ENOFFSETCAL2G__MASK                                  0x00002000U
73354 #define TXRF5__ENOFFSETCAL2G__READ(src) \
73355                     (((u_int32_t)(src)\
73356                     & 0x00002000U) >> 13)
73357 #define TXRF5__ENOFFSETCAL2G__WRITE(src) \
73358                     (((u_int32_t)(src)\
73359                     << 13) & 0x00002000U)
73360 #define TXRF5__ENOFFSETCAL2G__MODIFY(dst, src) \
73361                     (dst) = ((dst) &\
73362                     ~0x00002000U) | (((u_int32_t)(src) <<\
73363                     13) & 0x00002000U)
73364 #define TXRF5__ENOFFSETCAL2G__VERIFY(src) \
73365                     (!((((u_int32_t)(src)\
73366                     << 13) & ~0x00002000U)))
73367 #define TXRF5__ENOFFSETCAL2G__SET(dst) \
73368                     (dst) = ((dst) &\
73369                     ~0x00002000U) | ((u_int32_t)(1) << 13)
73370 #define TXRF5__ENOFFSETCAL2G__CLR(dst) \
73371                     (dst) = ((dst) &\
73372                     ~0x00002000U) | ((u_int32_t)(0) << 13)
73373
73374 /* macros for field refHi2G */
73375 #define TXRF5__REFHI2G__SHIFT                                                14
73376 #define TXRF5__REFHI2G__WIDTH                                                 3
73377 #define TXRF5__REFHI2G__MASK                                        0x0001c000U
73378 #define TXRF5__REFHI2G__READ(src)      (((u_int32_t)(src) & 0x0001c000U) >> 14)
73379 #define TXRF5__REFHI2G__WRITE(src)     (((u_int32_t)(src) << 14) & 0x0001c000U)
73380 #define TXRF5__REFHI2G__MODIFY(dst, src) \
73381                     (dst) = ((dst) &\
73382                     ~0x0001c000U) | (((u_int32_t)(src) <<\
73383                     14) & 0x0001c000U)
73384 #define TXRF5__REFHI2G__VERIFY(src) \
73385                     (!((((u_int32_t)(src)\
73386                     << 14) & ~0x0001c000U)))
73387
73388 /* macros for field refLo2G */
73389 #define TXRF5__REFLO2G__SHIFT                                                17
73390 #define TXRF5__REFLO2G__WIDTH                                                 3
73391 #define TXRF5__REFLO2G__MASK                                        0x000e0000U
73392 #define TXRF5__REFLO2G__READ(src)      (((u_int32_t)(src) & 0x000e0000U) >> 17)
73393 #define TXRF5__REFLO2G__WRITE(src)     (((u_int32_t)(src) << 17) & 0x000e0000U)
73394 #define TXRF5__REFLO2G__MODIFY(dst, src) \
73395                     (dst) = ((dst) &\
73396                     ~0x000e0000U) | (((u_int32_t)(src) <<\
73397                     17) & 0x000e0000U)
73398 #define TXRF5__REFLO2G__VERIFY(src) \
73399                     (!((((u_int32_t)(src)\
73400                     << 17) & ~0x000e0000U)))
73401
73402 /* macros for field palclamp2G */
73403 #define TXRF5__PALCLAMP2G__SHIFT                                             20
73404 #define TXRF5__PALCLAMP2G__WIDTH                                              2
73405 #define TXRF5__PALCLAMP2G__MASK                                     0x00300000U
73406 #define TXRF5__PALCLAMP2G__READ(src)   (((u_int32_t)(src) & 0x00300000U) >> 20)
73407 #define TXRF5__PALCLAMP2G__WRITE(src)  (((u_int32_t)(src) << 20) & 0x00300000U)
73408 #define TXRF5__PALCLAMP2G__MODIFY(dst, src) \
73409                     (dst) = ((dst) &\
73410                     ~0x00300000U) | (((u_int32_t)(src) <<\
73411                     20) & 0x00300000U)
73412 #define TXRF5__PALCLAMP2G__VERIFY(src) \
73413                     (!((((u_int32_t)(src)\
73414                     << 20) & ~0x00300000U)))
73415
73416 /* macros for field pk2b2G_qam */
73417 #define TXRF5__PK2B2G_QAM__SHIFT                                             22
73418 #define TXRF5__PK2B2G_QAM__WIDTH                                              2
73419 #define TXRF5__PK2B2G_QAM__MASK                                     0x00c00000U
73420 #define TXRF5__PK2B2G_QAM__READ(src)   (((u_int32_t)(src) & 0x00c00000U) >> 22)
73421 #define TXRF5__PK2B2G_QAM__WRITE(src)  (((u_int32_t)(src) << 22) & 0x00c00000U)
73422 #define TXRF5__PK2B2G_QAM__MODIFY(dst, src) \
73423                     (dst) = ((dst) &\
73424                     ~0x00c00000U) | (((u_int32_t)(src) <<\
73425                     22) & 0x00c00000U)
73426 #define TXRF5__PK2B2G_QAM__VERIFY(src) \
73427                     (!((((u_int32_t)(src)\
73428                     << 22) & ~0x00c00000U)))
73429
73430 /* macros for field pk2b2G_psk */
73431 #define TXRF5__PK2B2G_PSK__SHIFT                                             24
73432 #define TXRF5__PK2B2G_PSK__WIDTH                                              2
73433 #define TXRF5__PK2B2G_PSK__MASK                                     0x03000000U
73434 #define TXRF5__PK2B2G_PSK__READ(src)   (((u_int32_t)(src) & 0x03000000U) >> 24)
73435 #define TXRF5__PK2B2G_PSK__WRITE(src)  (((u_int32_t)(src) << 24) & 0x03000000U)
73436 #define TXRF5__PK2B2G_PSK__MODIFY(dst, src) \
73437                     (dst) = ((dst) &\
73438                     ~0x03000000U) | (((u_int32_t)(src) <<\
73439                     24) & 0x03000000U)
73440 #define TXRF5__PK2B2G_PSK__VERIFY(src) \
73441                     (!((((u_int32_t)(src)\
73442                     << 24) & ~0x03000000U)))
73443
73444 /* macros for field pk2b2G_cck */
73445 #define TXRF5__PK2B2G_CCK__SHIFT                                             26
73446 #define TXRF5__PK2B2G_CCK__WIDTH                                              2
73447 #define TXRF5__PK2B2G_CCK__MASK                                     0x0c000000U
73448 #define TXRF5__PK2B2G_CCK__READ(src)   (((u_int32_t)(src) & 0x0c000000U) >> 26)
73449 #define TXRF5__PK2B2G_CCK__WRITE(src)  (((u_int32_t)(src) << 26) & 0x0c000000U)
73450 #define TXRF5__PK2B2G_CCK__MODIFY(dst, src) \
73451                     (dst) = ((dst) &\
73452                     ~0x0c000000U) | (((u_int32_t)(src) <<\
73453                     26) & 0x0c000000U)
73454 #define TXRF5__PK2B2G_CCK__VERIFY(src) \
73455                     (!((((u_int32_t)(src)\
73456                     << 26) & ~0x0c000000U)))
73457
73458 /* macros for field pk1b2G_qam */
73459 #define TXRF5__PK1B2G_QAM__SHIFT                                             28
73460 #define TXRF5__PK1B2G_QAM__WIDTH                                              2
73461 #define TXRF5__PK1B2G_QAM__MASK                                     0x30000000U
73462 #define TXRF5__PK1B2G_QAM__READ(src)   (((u_int32_t)(src) & 0x30000000U) >> 28)
73463 #define TXRF5__PK1B2G_QAM__WRITE(src)  (((u_int32_t)(src) << 28) & 0x30000000U)
73464 #define TXRF5__PK1B2G_QAM__MODIFY(dst, src) \
73465                     (dst) = ((dst) &\
73466                     ~0x30000000U) | (((u_int32_t)(src) <<\
73467                     28) & 0x30000000U)
73468 #define TXRF5__PK1B2G_QAM__VERIFY(src) \
73469                     (!((((u_int32_t)(src)\
73470                     << 28) & ~0x30000000U)))
73471
73472 /* macros for field pk1b2G_psk */
73473 #define TXRF5__PK1B2G_PSK__SHIFT                                             30
73474 #define TXRF5__PK1B2G_PSK__WIDTH                                              2
73475 #define TXRF5__PK1B2G_PSK__MASK                                     0xc0000000U
73476 #define TXRF5__PK1B2G_PSK__READ(src)   (((u_int32_t)(src) & 0xc0000000U) >> 30)
73477 #define TXRF5__PK1B2G_PSK__WRITE(src)  (((u_int32_t)(src) << 30) & 0xc0000000U)
73478 #define TXRF5__PK1B2G_PSK__MODIFY(dst, src) \
73479                     (dst) = ((dst) &\
73480                     ~0xc0000000U) | (((u_int32_t)(src) <<\
73481                     30) & 0xc0000000U)
73482 #define TXRF5__PK1B2G_PSK__VERIFY(src) \
73483                     (!((((u_int32_t)(src)\
73484                     << 30) & ~0xc0000000U)))
73485 #define TXRF5__TYPE                                                   u_int32_t
73486 #define TXRF5__READ                                                 0xffffffffU
73487 #define TXRF5__WRITE                                                0xffffffffU
73488
73489 #endif /* __TXRF5_MACRO__ */
73490
73491
73492 /* macros for radio65_reg_block.ch0_TXRF5 */
73493 #define INST_RADIO65_REG_BLOCK__CH0_TXRF5__NUM                                1
73494
73495 /* macros for BlueprintGlobalNameSpace::TXRF6 */
73496 #ifndef __TXRF6_MACRO__
73497 #define __TXRF6_MACRO__
73498
73499 /* macros for field palclkgate2G */
73500 #define TXRF6__PALCLKGATE2G__SHIFT                                            0
73501 #define TXRF6__PALCLKGATE2G__WIDTH                                            1
73502 #define TXRF6__PALCLKGATE2G__MASK                                   0x00000001U
73503 #define TXRF6__PALCLKGATE2G__READ(src)           (u_int32_t)(src) & 0x00000001U
73504 #define TXRF6__PALCLKGATE2G__WRITE(src)        ((u_int32_t)(src) & 0x00000001U)
73505 #define TXRF6__PALCLKGATE2G__MODIFY(dst, src) \
73506                     (dst) = ((dst) &\
73507                     ~0x00000001U) | ((u_int32_t)(src) &\
73508                     0x00000001U)
73509 #define TXRF6__PALCLKGATE2G__VERIFY(src) (!(((u_int32_t)(src) & ~0x00000001U)))
73510 #define TXRF6__PALCLKGATE2G__SET(dst) \
73511                     (dst) = ((dst) &\
73512                     ~0x00000001U) | (u_int32_t)(1)
73513 #define TXRF6__PALCLKGATE2G__CLR(dst) \
73514                     (dst) = ((dst) &\
73515                     ~0x00000001U) | (u_int32_t)(0)
73516
73517 /* macros for field palfluctcount2G */
73518 #define TXRF6__PALFLUCTCOUNT2G__SHIFT                                         1
73519 #define TXRF6__PALFLUCTCOUNT2G__WIDTH                                         8
73520 #define TXRF6__PALFLUCTCOUNT2G__MASK                                0x000001feU
73521 #define TXRF6__PALFLUCTCOUNT2G__READ(src) \
73522                     (((u_int32_t)(src)\
73523                     & 0x000001feU) >> 1)
73524 #define TXRF6__PALFLUCTCOUNT2G__WRITE(src) \
73525                     (((u_int32_t)(src)\
73526                     << 1) & 0x000001feU)
73527 #define TXRF6__PALFLUCTCOUNT2G__MODIFY(dst, src) \
73528                     (dst) = ((dst) &\
73529                     ~0x000001feU) | (((u_int32_t)(src) <<\
73530                     1) & 0x000001feU)
73531 #define TXRF6__PALFLUCTCOUNT2G__VERIFY(src) \
73532                     (!((((u_int32_t)(src)\
73533                     << 1) & ~0x000001feU)))
73534
73535 /* macros for field palfluctgain2G */
73536 #define TXRF6__PALFLUCTGAIN2G__SHIFT                                          9
73537 #define TXRF6__PALFLUCTGAIN2G__WIDTH                                          2
73538 #define TXRF6__PALFLUCTGAIN2G__MASK                                 0x00000600U
73539 #define TXRF6__PALFLUCTGAIN2G__READ(src) \
73540                     (((u_int32_t)(src)\
73541                     & 0x00000600U) >> 9)
73542 #define TXRF6__PALFLUCTGAIN2G__WRITE(src) \
73543                     (((u_int32_t)(src)\
73544                     << 9) & 0x00000600U)
73545 #define TXRF6__PALFLUCTGAIN2G__MODIFY(dst, src) \
73546                     (dst) = ((dst) &\
73547                     ~0x00000600U) | (((u_int32_t)(src) <<\
73548                     9) & 0x00000600U)
73549 #define TXRF6__PALFLUCTGAIN2G__VERIFY(src) \
73550                     (!((((u_int32_t)(src)\
73551                     << 9) & ~0x00000600U)))
73552
73553 /* macros for field palnofluct2G */
73554 #define TXRF6__PALNOFLUCT2G__SHIFT                                           11
73555 #define TXRF6__PALNOFLUCT2G__WIDTH                                            1
73556 #define TXRF6__PALNOFLUCT2G__MASK                                   0x00000800U
73557 #define TXRF6__PALNOFLUCT2G__READ(src) (((u_int32_t)(src) & 0x00000800U) >> 11)
73558 #define TXRF6__PALNOFLUCT2G__WRITE(src) \
73559                     (((u_int32_t)(src)\
73560                     << 11) & 0x00000800U)
73561 #define TXRF6__PALNOFLUCT2G__MODIFY(dst, src) \
73562                     (dst) = ((dst) &\
73563                     ~0x00000800U) | (((u_int32_t)(src) <<\
73564                     11) & 0x00000800U)
73565 #define TXRF6__PALNOFLUCT2G__VERIFY(src) \
73566                     (!((((u_int32_t)(src)\
73567                     << 11) & ~0x00000800U)))
73568 #define TXRF6__PALNOFLUCT2G__SET(dst) \
73569                     (dst) = ((dst) &\
73570                     ~0x00000800U) | ((u_int32_t)(1) << 11)
73571 #define TXRF6__PALNOFLUCT2G__CLR(dst) \
73572                     (dst) = ((dst) &\
73573                     ~0x00000800U) | ((u_int32_t)(0) << 11)
73574
73575 /* macros for field gainstep2G */
73576 #define TXRF6__GAINSTEP2G__SHIFT                                             12
73577 #define TXRF6__GAINSTEP2G__WIDTH                                              3
73578 #define TXRF6__GAINSTEP2G__MASK                                     0x00007000U
73579 #define TXRF6__GAINSTEP2G__READ(src)   (((u_int32_t)(src) & 0x00007000U) >> 12)
73580 #define TXRF6__GAINSTEP2G__WRITE(src)  (((u_int32_t)(src) << 12) & 0x00007000U)
73581 #define TXRF6__GAINSTEP2G__MODIFY(dst, src) \
73582                     (dst) = ((dst) &\
73583                     ~0x00007000U) | (((u_int32_t)(src) <<\
73584                     12) & 0x00007000U)
73585 #define TXRF6__GAINSTEP2G__VERIFY(src) \
73586                     (!((((u_int32_t)(src)\
73587                     << 12) & ~0x00007000U)))
73588
73589 /* macros for field use_gain_delta2G */
73590 #define TXRF6__USE_GAIN_DELTA2G__SHIFT                                       15
73591 #define TXRF6__USE_GAIN_DELTA2G__WIDTH                                        1
73592 #define TXRF6__USE_GAIN_DELTA2G__MASK                               0x00008000U
73593 #define TXRF6__USE_GAIN_DELTA2G__READ(src) \
73594                     (((u_int32_t)(src)\
73595                     & 0x00008000U) >> 15)
73596 #define TXRF6__USE_GAIN_DELTA2G__WRITE(src) \
73597                     (((u_int32_t)(src)\
73598                     << 15) & 0x00008000U)
73599 #define TXRF6__USE_GAIN_DELTA2G__MODIFY(dst, src) \
73600                     (dst) = ((dst) &\
73601                     ~0x00008000U) | (((u_int32_t)(src) <<\
73602                     15) & 0x00008000U)
73603 #define TXRF6__USE_GAIN_DELTA2G__VERIFY(src) \
73604                     (!((((u_int32_t)(src)\
73605                     << 15) & ~0x00008000U)))
73606 #define TXRF6__USE_GAIN_DELTA2G__SET(dst) \
73607                     (dst) = ((dst) &\
73608                     ~0x00008000U) | ((u_int32_t)(1) << 15)
73609 #define TXRF6__USE_GAIN_DELTA2G__CLR(dst) \
73610                     (dst) = ((dst) &\
73611                     ~0x00008000U) | ((u_int32_t)(0) << 15)
73612
73613 /* macros for field capdiv_I2G */
73614 #define TXRF6__CAPDIV_I2G__SHIFT                                             16
73615 #define TXRF6__CAPDIV_I2G__WIDTH                                              4
73616 #define TXRF6__CAPDIV_I2G__MASK                                     0x000f0000U
73617 #define TXRF6__CAPDIV_I2G__READ(src)   (((u_int32_t)(src) & 0x000f0000U) >> 16)
73618 #define TXRF6__CAPDIV_I2G__WRITE(src)  (((u_int32_t)(src) << 16) & 0x000f0000U)
73619 #define TXRF6__CAPDIV_I2G__MODIFY(dst, src) \
73620                     (dst) = ((dst) &\
73621                     ~0x000f0000U) | (((u_int32_t)(src) <<\
73622                     16) & 0x000f0000U)
73623 #define TXRF6__CAPDIV_I2G__VERIFY(src) \
73624                     (!((((u_int32_t)(src)\
73625                     << 16) & ~0x000f0000U)))
73626
73627 /* macros for field padrvgn_index_I2G */
73628 #define TXRF6__PADRVGN_INDEX_I2G__SHIFT                                      20
73629 #define TXRF6__PADRVGN_INDEX_I2G__WIDTH                                       4
73630 #define TXRF6__PADRVGN_INDEX_I2G__MASK                              0x00f00000U
73631 #define TXRF6__PADRVGN_INDEX_I2G__READ(src) \
73632                     (((u_int32_t)(src)\
73633                     & 0x00f00000U) >> 20)
73634 #define TXRF6__PADRVGN_INDEX_I2G__WRITE(src) \
73635                     (((u_int32_t)(src)\
73636                     << 20) & 0x00f00000U)
73637 #define TXRF6__PADRVGN_INDEX_I2G__MODIFY(dst, src) \
73638                     (dst) = ((dst) &\
73639                     ~0x00f00000U) | (((u_int32_t)(src) <<\
73640                     20) & 0x00f00000U)
73641 #define TXRF6__PADRVGN_INDEX_I2G__VERIFY(src) \
73642                     (!((((u_int32_t)(src)\
73643                     << 20) & ~0x00f00000U)))
73644
73645 /* macros for field vcmondelay2G */
73646 #define TXRF6__VCMONDELAY2G__SHIFT                                           24
73647 #define TXRF6__VCMONDELAY2G__WIDTH                                            3
73648 #define TXRF6__VCMONDELAY2G__MASK                                   0x07000000U
73649 #define TXRF6__VCMONDELAY2G__READ(src) (((u_int32_t)(src) & 0x07000000U) >> 24)
73650 #define TXRF6__VCMONDELAY2G__WRITE(src) \
73651                     (((u_int32_t)(src)\
73652                     << 24) & 0x07000000U)
73653 #define TXRF6__VCMONDELAY2G__MODIFY(dst, src) \
73654                     (dst) = ((dst) &\
73655                     ~0x07000000U) | (((u_int32_t)(src) <<\
73656                     24) & 0x07000000U)
73657 #define TXRF6__VCMONDELAY2G__VERIFY(src) \
73658                     (!((((u_int32_t)(src)\
73659                     << 24) & ~0x07000000U)))
73660
73661 /* macros for field capdiv2G */
73662 #define TXRF6__CAPDIV2G__SHIFT                                               27
73663 #define TXRF6__CAPDIV2G__WIDTH                                                4
73664 #define TXRF6__CAPDIV2G__MASK                                       0x78000000U
73665 #define TXRF6__CAPDIV2G__READ(src)     (((u_int32_t)(src) & 0x78000000U) >> 27)
73666 #define TXRF6__CAPDIV2G__WRITE(src)    (((u_int32_t)(src) << 27) & 0x78000000U)
73667 #define TXRF6__CAPDIV2G__MODIFY(dst, src) \
73668                     (dst) = ((dst) &\
73669                     ~0x78000000U) | (((u_int32_t)(src) <<\
73670                     27) & 0x78000000U)
73671 #define TXRF6__CAPDIV2G__VERIFY(src) \
73672                     (!((((u_int32_t)(src)\
73673                     << 27) & ~0x78000000U)))
73674
73675 /* macros for field capdiv2Govr */
73676 #define TXRF6__CAPDIV2GOVR__SHIFT                                            31
73677 #define TXRF6__CAPDIV2GOVR__WIDTH                                             1
73678 #define TXRF6__CAPDIV2GOVR__MASK                                    0x80000000U
73679 #define TXRF6__CAPDIV2GOVR__READ(src)  (((u_int32_t)(src) & 0x80000000U) >> 31)
73680 #define TXRF6__CAPDIV2GOVR__WRITE(src) (((u_int32_t)(src) << 31) & 0x80000000U)
73681 #define TXRF6__CAPDIV2GOVR__MODIFY(dst, src) \
73682                     (dst) = ((dst) &\
73683                     ~0x80000000U) | (((u_int32_t)(src) <<\
73684                     31) & 0x80000000U)
73685 #define TXRF6__CAPDIV2GOVR__VERIFY(src) \
73686                     (!((((u_int32_t)(src)\
73687                     << 31) & ~0x80000000U)))
73688 #define TXRF6__CAPDIV2GOVR__SET(dst) \
73689                     (dst) = ((dst) &\
73690                     ~0x80000000U) | ((u_int32_t)(1) << 31)
73691 #define TXRF6__CAPDIV2GOVR__CLR(dst) \
73692                     (dst) = ((dst) &\
73693                     ~0x80000000U) | ((u_int32_t)(0) << 31)
73694 #define TXRF6__TYPE                                                   u_int32_t
73695 #define TXRF6__READ                                                 0xffffffffU
73696 #define TXRF6__WRITE                                                0xffffffffU
73697
73698 #endif /* __TXRF6_MACRO__ */
73699
73700
73701 /* macros for radio65_reg_block.ch0_TXRF6 */
73702 #define INST_RADIO65_REG_BLOCK__CH0_TXRF6__NUM                                1
73703
73704 /* macros for BlueprintGlobalNameSpace::TXRF7 */
73705 #ifndef __TXRF7_MACRO__
73706 #define __TXRF7_MACRO__
73707
73708 /* macros for field spare7 */
73709 #define TXRF7__SPARE7__SHIFT                                                  0
73710 #define TXRF7__SPARE7__WIDTH                                                  2
73711 #define TXRF7__SPARE7__MASK                                         0x00000003U
73712 #define TXRF7__SPARE7__READ(src)                 (u_int32_t)(src) & 0x00000003U
73713 #define TXRF7__SPARE7__WRITE(src)              ((u_int32_t)(src) & 0x00000003U)
73714 #define TXRF7__SPARE7__MODIFY(dst, src) \
73715                     (dst) = ((dst) &\
73716                     ~0x00000003U) | ((u_int32_t)(src) &\
73717                     0x00000003U)
73718 #define TXRF7__SPARE7__VERIFY(src)       (!(((u_int32_t)(src) & ~0x00000003U)))
73719
73720 /* macros for field padrvgntab_4 */
73721 #define TXRF7__PADRVGNTAB_4__SHIFT                                            2
73722 #define TXRF7__PADRVGNTAB_4__WIDTH                                            6
73723 #define TXRF7__PADRVGNTAB_4__MASK                                   0x000000fcU
73724 #define TXRF7__PADRVGNTAB_4__READ(src)  (((u_int32_t)(src) & 0x000000fcU) >> 2)
73725 #define TXRF7__PADRVGNTAB_4__WRITE(src) (((u_int32_t)(src) << 2) & 0x000000fcU)
73726 #define TXRF7__PADRVGNTAB_4__MODIFY(dst, src) \
73727                     (dst) = ((dst) &\
73728                     ~0x000000fcU) | (((u_int32_t)(src) <<\
73729                     2) & 0x000000fcU)
73730 #define TXRF7__PADRVGNTAB_4__VERIFY(src) \
73731                     (!((((u_int32_t)(src)\
73732                     << 2) & ~0x000000fcU)))
73733
73734 /* macros for field padrvgntab_3 */
73735 #define TXRF7__PADRVGNTAB_3__SHIFT                                            8
73736 #define TXRF7__PADRVGNTAB_3__WIDTH                                            6
73737 #define TXRF7__PADRVGNTAB_3__MASK                                   0x00003f00U
73738 #define TXRF7__PADRVGNTAB_3__READ(src)  (((u_int32_t)(src) & 0x00003f00U) >> 8)
73739 #define TXRF7__PADRVGNTAB_3__WRITE(src) (((u_int32_t)(src) << 8) & 0x00003f00U)
73740 #define TXRF7__PADRVGNTAB_3__MODIFY(dst, src) \
73741                     (dst) = ((dst) &\
73742                     ~0x00003f00U) | (((u_int32_t)(src) <<\
73743                     8) & 0x00003f00U)
73744 #define TXRF7__PADRVGNTAB_3__VERIFY(src) \
73745                     (!((((u_int32_t)(src)\
73746                     << 8) & ~0x00003f00U)))
73747
73748 /* macros for field padrvgntab_2 */
73749 #define TXRF7__PADRVGNTAB_2__SHIFT                                           14
73750 #define TXRF7__PADRVGNTAB_2__WIDTH                                            6
73751 #define TXRF7__PADRVGNTAB_2__MASK                                   0x000fc000U
73752 #define TXRF7__PADRVGNTAB_2__READ(src) (((u_int32_t)(src) & 0x000fc000U) >> 14)
73753 #define TXRF7__PADRVGNTAB_2__WRITE(src) \
73754                     (((u_int32_t)(src)\
73755                     << 14) & 0x000fc000U)
73756 #define TXRF7__PADRVGNTAB_2__MODIFY(dst, src) \
73757                     (dst) = ((dst) &\
73758                     ~0x000fc000U) | (((u_int32_t)(src) <<\
73759                     14) & 0x000fc000U)
73760 #define TXRF7__PADRVGNTAB_2__VERIFY(src) \
73761                     (!((((u_int32_t)(src)\
73762                     << 14) & ~0x000fc000U)))
73763
73764 /* macros for field padrvgntab_1 */
73765 #define TXRF7__PADRVGNTAB_1__SHIFT                                           20
73766 #define TXRF7__PADRVGNTAB_1__WIDTH                                            6
73767 #define TXRF7__PADRVGNTAB_1__MASK                                   0x03f00000U
73768 #define TXRF7__PADRVGNTAB_1__READ(src) (((u_int32_t)(src) & 0x03f00000U) >> 20)
73769 #define TXRF7__PADRVGNTAB_1__WRITE(src) \
73770                     (((u_int32_t)(src)\
73771                     << 20) & 0x03f00000U)
73772 #define TXRF7__PADRVGNTAB_1__MODIFY(dst, src) \
73773                     (dst) = ((dst) &\
73774                     ~0x03f00000U) | (((u_int32_t)(src) <<\
73775                     20) & 0x03f00000U)
73776 #define TXRF7__PADRVGNTAB_1__VERIFY(src) \
73777                     (!((((u_int32_t)(src)\
73778                     << 20) & ~0x03f00000U)))
73779
73780 /* macros for field padrvgntab_0 */
73781 #define TXRF7__PADRVGNTAB_0__SHIFT                                           26
73782 #define TXRF7__PADRVGNTAB_0__WIDTH                                            6
73783 #define TXRF7__PADRVGNTAB_0__MASK                                   0xfc000000U
73784 #define TXRF7__PADRVGNTAB_0__READ(src) (((u_int32_t)(src) & 0xfc000000U) >> 26)
73785 #define TXRF7__PADRVGNTAB_0__WRITE(src) \
73786                     (((u_int32_t)(src)\
73787                     << 26) & 0xfc000000U)
73788 #define TXRF7__PADRVGNTAB_0__MODIFY(dst, src) \
73789                     (dst) = ((dst) &\
73790                     ~0xfc000000U) | (((u_int32_t)(src) <<\
73791                     26) & 0xfc000000U)
73792 #define TXRF7__PADRVGNTAB_0__VERIFY(src) \
73793                     (!((((u_int32_t)(src)\
73794                     << 26) & ~0xfc000000U)))
73795 #define TXRF7__TYPE                                                   u_int32_t
73796 #define TXRF7__READ                                                 0xffffffffU
73797 #define TXRF7__WRITE                                                0xffffffffU
73798
73799 #endif /* __TXRF7_MACRO__ */
73800
73801
73802 /* macros for radio65_reg_block.ch0_TXRF7 */
73803 #define INST_RADIO65_REG_BLOCK__CH0_TXRF7__NUM                                1
73804
73805 /* macros for BlueprintGlobalNameSpace::TXRF8 */
73806 #ifndef __TXRF8_MACRO__
73807 #define __TXRF8_MACRO__
73808
73809 /* macros for field spare8 */
73810 #define TXRF8__SPARE8__SHIFT                                                  0
73811 #define TXRF8__SPARE8__WIDTH                                                  2
73812 #define TXRF8__SPARE8__MASK                                         0x00000003U
73813 #define TXRF8__SPARE8__READ(src)                 (u_int32_t)(src) & 0x00000003U
73814 #define TXRF8__SPARE8__WRITE(src)              ((u_int32_t)(src) & 0x00000003U)
73815 #define TXRF8__SPARE8__MODIFY(dst, src) \
73816                     (dst) = ((dst) &\
73817                     ~0x00000003U) | ((u_int32_t)(src) &\
73818                     0x00000003U)
73819 #define TXRF8__SPARE8__VERIFY(src)       (!(((u_int32_t)(src) & ~0x00000003U)))
73820
73821 /* macros for field padrvgntab_9 */
73822 #define TXRF8__PADRVGNTAB_9__SHIFT                                            2
73823 #define TXRF8__PADRVGNTAB_9__WIDTH                                            6
73824 #define TXRF8__PADRVGNTAB_9__MASK                                   0x000000fcU
73825 #define TXRF8__PADRVGNTAB_9__READ(src)  (((u_int32_t)(src) & 0x000000fcU) >> 2)
73826 #define TXRF8__PADRVGNTAB_9__WRITE(src) (((u_int32_t)(src) << 2) & 0x000000fcU)
73827 #define TXRF8__PADRVGNTAB_9__MODIFY(dst, src) \
73828                     (dst) = ((dst) &\
73829                     ~0x000000fcU) | (((u_int32_t)(src) <<\
73830                     2) & 0x000000fcU)
73831 #define TXRF8__PADRVGNTAB_9__VERIFY(src) \
73832                     (!((((u_int32_t)(src)\
73833                     << 2) & ~0x000000fcU)))
73834
73835 /* macros for field padrvgntab_8 */
73836 #define TXRF8__PADRVGNTAB_8__SHIFT                                            8
73837 #define TXRF8__PADRVGNTAB_8__WIDTH                                            6
73838 #define TXRF8__PADRVGNTAB_8__MASK                                   0x00003f00U
73839 #define TXRF8__PADRVGNTAB_8__READ(src)  (((u_int32_t)(src) & 0x00003f00U) >> 8)
73840 #define TXRF8__PADRVGNTAB_8__WRITE(src) (((u_int32_t)(src) << 8) & 0x00003f00U)
73841 #define TXRF8__PADRVGNTAB_8__MODIFY(dst, src) \
73842                     (dst) = ((dst) &\
73843                     ~0x00003f00U) | (((u_int32_t)(src) <<\
73844                     8) & 0x00003f00U)
73845 #define TXRF8__PADRVGNTAB_8__VERIFY(src) \
73846                     (!((((u_int32_t)(src)\
73847                     << 8) & ~0x00003f00U)))
73848
73849 /* macros for field padrvgntab_7 */
73850 #define TXRF8__PADRVGNTAB_7__SHIFT                                           14
73851 #define TXRF8__PADRVGNTAB_7__WIDTH                                            6
73852 #define TXRF8__PADRVGNTAB_7__MASK                                   0x000fc000U
73853 #define TXRF8__PADRVGNTAB_7__READ(src) (((u_int32_t)(src) & 0x000fc000U) >> 14)
73854 #define TXRF8__PADRVGNTAB_7__WRITE(src) \
73855                     (((u_int32_t)(src)\
73856                     << 14) & 0x000fc000U)
73857 #define TXRF8__PADRVGNTAB_7__MODIFY(dst, src) \
73858                     (dst) = ((dst) &\
73859                     ~0x000fc000U) | (((u_int32_t)(src) <<\
73860                     14) & 0x000fc000U)
73861 #define TXRF8__PADRVGNTAB_7__VERIFY(src) \
73862                     (!((((u_int32_t)(src)\
73863                     << 14) & ~0x000fc000U)))
73864
73865 /* macros for field padrvgntab_6 */
73866 #define TXRF8__PADRVGNTAB_6__SHIFT                                           20
73867 #define TXRF8__PADRVGNTAB_6__WIDTH                                            6
73868 #define TXRF8__PADRVGNTAB_6__MASK                                   0x03f00000U
73869 #define TXRF8__PADRVGNTAB_6__READ(src) (((u_int32_t)(src) & 0x03f00000U) >> 20)
73870 #define TXRF8__PADRVGNTAB_6__WRITE(src) \
73871                     (((u_int32_t)(src)\
73872                     << 20) & 0x03f00000U)
73873 #define TXRF8__PADRVGNTAB_6__MODIFY(dst, src) \
73874                     (dst) = ((dst) &\
73875                     ~0x03f00000U) | (((u_int32_t)(src) <<\
73876                     20) & 0x03f00000U)
73877 #define TXRF8__PADRVGNTAB_6__VERIFY(src) \
73878                     (!((((u_int32_t)(src)\
73879                     << 20) & ~0x03f00000U)))
73880
73881 /* macros for field padrvgntab_5 */
73882 #define TXRF8__PADRVGNTAB_5__SHIFT                                           26
73883 #define TXRF8__PADRVGNTAB_5__WIDTH                                            6
73884 #define TXRF8__PADRVGNTAB_5__MASK                                   0xfc000000U
73885 #define TXRF8__PADRVGNTAB_5__READ(src) (((u_int32_t)(src) & 0xfc000000U) >> 26)
73886 #define TXRF8__PADRVGNTAB_5__WRITE(src) \
73887                     (((u_int32_t)(src)\
73888                     << 26) & 0xfc000000U)
73889 #define TXRF8__PADRVGNTAB_5__MODIFY(dst, src) \
73890                     (dst) = ((dst) &\
73891                     ~0xfc000000U) | (((u_int32_t)(src) <<\
73892                     26) & 0xfc000000U)
73893 #define TXRF8__PADRVGNTAB_5__VERIFY(src) \
73894                     (!((((u_int32_t)(src)\
73895                     << 26) & ~0xfc000000U)))
73896 #define TXRF8__TYPE                                                   u_int32_t
73897 #define TXRF8__READ                                                 0xffffffffU
73898 #define TXRF8__WRITE                                                0xffffffffU
73899
73900 #endif /* __TXRF8_MACRO__ */
73901
73902
73903 /* macros for radio65_reg_block.ch0_TXRF8 */
73904 #define INST_RADIO65_REG_BLOCK__CH0_TXRF8__NUM                                1
73905
73906 /* macros for BlueprintGlobalNameSpace::TXRF9 */
73907 #ifndef __TXRF9_MACRO__
73908 #define __TXRF9_MACRO__
73909
73910 /* macros for field spare9 */
73911 #define TXRF9__SPARE9__SHIFT                                                  0
73912 #define TXRF9__SPARE9__WIDTH                                                  2
73913 #define TXRF9__SPARE9__MASK                                         0x00000003U
73914 #define TXRF9__SPARE9__READ(src)                 (u_int32_t)(src) & 0x00000003U
73915 #define TXRF9__SPARE9__WRITE(src)              ((u_int32_t)(src) & 0x00000003U)
73916 #define TXRF9__SPARE9__MODIFY(dst, src) \
73917                     (dst) = ((dst) &\
73918                     ~0x00000003U) | ((u_int32_t)(src) &\
73919                     0x00000003U)
73920 #define TXRF9__SPARE9__VERIFY(src)       (!(((u_int32_t)(src) & ~0x00000003U)))
73921
73922 /* macros for field padrvgntab_14 */
73923 #define TXRF9__PADRVGNTAB_14__SHIFT                                           2
73924 #define TXRF9__PADRVGNTAB_14__WIDTH                                           6
73925 #define TXRF9__PADRVGNTAB_14__MASK                                  0x000000fcU
73926 #define TXRF9__PADRVGNTAB_14__READ(src) (((u_int32_t)(src) & 0x000000fcU) >> 2)
73927 #define TXRF9__PADRVGNTAB_14__WRITE(src) \
73928                     (((u_int32_t)(src)\
73929                     << 2) & 0x000000fcU)
73930 #define TXRF9__PADRVGNTAB_14__MODIFY(dst, src) \
73931                     (dst) = ((dst) &\
73932                     ~0x000000fcU) | (((u_int32_t)(src) <<\
73933                     2) & 0x000000fcU)
73934 #define TXRF9__PADRVGNTAB_14__VERIFY(src) \
73935                     (!((((u_int32_t)(src)\
73936                     << 2) & ~0x000000fcU)))
73937
73938 /* macros for field padrvgntab_13 */
73939 #define TXRF9__PADRVGNTAB_13__SHIFT                                           8
73940 #define TXRF9__PADRVGNTAB_13__WIDTH                                           6
73941 #define TXRF9__PADRVGNTAB_13__MASK                                  0x00003f00U
73942 #define TXRF9__PADRVGNTAB_13__READ(src) (((u_int32_t)(src) & 0x00003f00U) >> 8)
73943 #define TXRF9__PADRVGNTAB_13__WRITE(src) \
73944                     (((u_int32_t)(src)\
73945                     << 8) & 0x00003f00U)
73946 #define TXRF9__PADRVGNTAB_13__MODIFY(dst, src) \
73947                     (dst) = ((dst) &\
73948                     ~0x00003f00U) | (((u_int32_t)(src) <<\
73949                     8) & 0x00003f00U)
73950 #define TXRF9__PADRVGNTAB_13__VERIFY(src) \
73951                     (!((((u_int32_t)(src)\
73952                     << 8) & ~0x00003f00U)))
73953
73954 /* macros for field padrvgntab_12 */
73955 #define TXRF9__PADRVGNTAB_12__SHIFT                                          14
73956 #define TXRF9__PADRVGNTAB_12__WIDTH                                           6
73957 #define TXRF9__PADRVGNTAB_12__MASK                                  0x000fc000U
73958 #define TXRF9__PADRVGNTAB_12__READ(src) \
73959                     (((u_int32_t)(src)\
73960                     & 0x000fc000U) >> 14)
73961 #define TXRF9__PADRVGNTAB_12__WRITE(src) \
73962                     (((u_int32_t)(src)\
73963                     << 14) & 0x000fc000U)
73964 #define TXRF9__PADRVGNTAB_12__MODIFY(dst, src) \
73965                     (dst) = ((dst) &\
73966                     ~0x000fc000U) | (((u_int32_t)(src) <<\
73967                     14) & 0x000fc000U)
73968 #define TXRF9__PADRVGNTAB_12__VERIFY(src) \
73969                     (!((((u_int32_t)(src)\
73970                     << 14) & ~0x000fc000U)))
73971
73972 /* macros for field padrvgntab_11 */
73973 #define TXRF9__PADRVGNTAB_11__SHIFT                                          20
73974 #define TXRF9__PADRVGNTAB_11__WIDTH                                           6
73975 #define TXRF9__PADRVGNTAB_11__MASK                                  0x03f00000U
73976 #define TXRF9__PADRVGNTAB_11__READ(src) \
73977                     (((u_int32_t)(src)\
73978                     & 0x03f00000U) >> 20)
73979 #define TXRF9__PADRVGNTAB_11__WRITE(src) \
73980                     (((u_int32_t)(src)\
73981                     << 20) & 0x03f00000U)
73982 #define TXRF9__PADRVGNTAB_11__MODIFY(dst, src) \
73983                     (dst) = ((dst) &\
73984                     ~0x03f00000U) | (((u_int32_t)(src) <<\
73985                     20) & 0x03f00000U)
73986 #define TXRF9__PADRVGNTAB_11__VERIFY(src) \
73987                     (!((((u_int32_t)(src)\
73988                     << 20) & ~0x03f00000U)))
73989
73990 /* macros for field padrvgntab_10 */
73991 #define TXRF9__PADRVGNTAB_10__SHIFT                                          26
73992 #define TXRF9__PADRVGNTAB_10__WIDTH                                           6
73993 #define TXRF9__PADRVGNTAB_10__MASK                                  0xfc000000U
73994 #define TXRF9__PADRVGNTAB_10__READ(src) \
73995                     (((u_int32_t)(src)\
73996                     & 0xfc000000U) >> 26)
73997 #define TXRF9__PADRVGNTAB_10__WRITE(src) \
73998                     (((u_int32_t)(src)\
73999                     << 26) & 0xfc000000U)
74000 #define TXRF9__PADRVGNTAB_10__MODIFY(dst, src) \
74001                     (dst) = ((dst) &\
74002                     ~0xfc000000U) | (((u_int32_t)(src) <<\
74003                     26) & 0xfc000000U)
74004 #define TXRF9__PADRVGNTAB_10__VERIFY(src) \
74005                     (!((((u_int32_t)(src)\
74006                     << 26) & ~0xfc000000U)))
74007 #define TXRF9__TYPE                                                   u_int32_t
74008 #define TXRF9__READ                                                 0xffffffffU
74009 #define TXRF9__WRITE                                                0xffffffffU
74010
74011 #endif /* __TXRF9_MACRO__ */
74012
74013
74014 /* macros for radio65_reg_block.ch0_TXRF9 */
74015 #define INST_RADIO65_REG_BLOCK__CH0_TXRF9__NUM                                1
74016
74017 /* macros for BlueprintGlobalNameSpace::TXRF10 */
74018 #ifndef __TXRF10_MACRO__
74019 #define __TXRF10_MACRO__
74020
74021 /* macros for field spare10 */
74022 #define TXRF10__SPARE10__SHIFT                                                0
74023 #define TXRF10__SPARE10__WIDTH                                                3
74024 #define TXRF10__SPARE10__MASK                                       0x00000007U
74025 #define TXRF10__SPARE10__READ(src)               (u_int32_t)(src) & 0x00000007U
74026 #define TXRF10__SPARE10__WRITE(src)            ((u_int32_t)(src) & 0x00000007U)
74027 #define TXRF10__SPARE10__MODIFY(dst, src) \
74028                     (dst) = ((dst) &\
74029                     ~0x00000007U) | ((u_int32_t)(src) &\
74030                     0x00000007U)
74031 #define TXRF10__SPARE10__VERIFY(src)     (!(((u_int32_t)(src) & ~0x00000007U)))
74032
74033 /* macros for field pdout5G_3caltx */
74034 #define TXRF10__PDOUT5G_3CALTX__SHIFT                                         3
74035 #define TXRF10__PDOUT5G_3CALTX__WIDTH                                         1
74036 #define TXRF10__PDOUT5G_3CALTX__MASK                                0x00000008U
74037 #define TXRF10__PDOUT5G_3CALTX__READ(src) \
74038                     (((u_int32_t)(src)\
74039                     & 0x00000008U) >> 3)
74040 #define TXRF10__PDOUT5G_3CALTX__WRITE(src) \
74041                     (((u_int32_t)(src)\
74042                     << 3) & 0x00000008U)
74043 #define TXRF10__PDOUT5G_3CALTX__MODIFY(dst, src) \
74044                     (dst) = ((dst) &\
74045                     ~0x00000008U) | (((u_int32_t)(src) <<\
74046                     3) & 0x00000008U)
74047 #define TXRF10__PDOUT5G_3CALTX__VERIFY(src) \
74048                     (!((((u_int32_t)(src)\
74049                     << 3) & ~0x00000008U)))
74050 #define TXRF10__PDOUT5G_3CALTX__SET(dst) \
74051                     (dst) = ((dst) &\
74052                     ~0x00000008U) | ((u_int32_t)(1) << 3)
74053 #define TXRF10__PDOUT5G_3CALTX__CLR(dst) \
74054                     (dst) = ((dst) &\
74055                     ~0x00000008U) | ((u_int32_t)(0) << 3)
74056
74057 /* macros for field d3b5Gcaltx */
74058 #define TXRF10__D3B5GCALTX__SHIFT                                             4
74059 #define TXRF10__D3B5GCALTX__WIDTH                                             3
74060 #define TXRF10__D3B5GCALTX__MASK                                    0x00000070U
74061 #define TXRF10__D3B5GCALTX__READ(src)   (((u_int32_t)(src) & 0x00000070U) >> 4)
74062 #define TXRF10__D3B5GCALTX__WRITE(src)  (((u_int32_t)(src) << 4) & 0x00000070U)
74063 #define TXRF10__D3B5GCALTX__MODIFY(dst, src) \
74064                     (dst) = ((dst) &\
74065                     ~0x00000070U) | (((u_int32_t)(src) <<\
74066                     4) & 0x00000070U)
74067 #define TXRF10__D3B5GCALTX__VERIFY(src) \
74068                     (!((((u_int32_t)(src)\
74069                     << 4) & ~0x00000070U)))
74070
74071 /* macros for field d4b5Gcaltx */
74072 #define TXRF10__D4B5GCALTX__SHIFT                                             7
74073 #define TXRF10__D4B5GCALTX__WIDTH                                             3
74074 #define TXRF10__D4B5GCALTX__MASK                                    0x00000380U
74075 #define TXRF10__D4B5GCALTX__READ(src)   (((u_int32_t)(src) & 0x00000380U) >> 7)
74076 #define TXRF10__D4B5GCALTX__WRITE(src)  (((u_int32_t)(src) << 7) & 0x00000380U)
74077 #define TXRF10__D4B5GCALTX__MODIFY(dst, src) \
74078                     (dst) = ((dst) &\
74079                     ~0x00000380U) | (((u_int32_t)(src) <<\
74080                     7) & 0x00000380U)
74081 #define TXRF10__D4B5GCALTX__VERIFY(src) \
74082                     (!((((u_int32_t)(src)\
74083                     << 7) & ~0x00000380U)))
74084
74085 /* macros for field padrvgn2Gcaltx */
74086 #define TXRF10__PADRVGN2GCALTX__SHIFT                                        10
74087 #define TXRF10__PADRVGN2GCALTX__WIDTH                                         7
74088 #define TXRF10__PADRVGN2GCALTX__MASK                                0x0001fc00U
74089 #define TXRF10__PADRVGN2GCALTX__READ(src) \
74090                     (((u_int32_t)(src)\
74091                     & 0x0001fc00U) >> 10)
74092 #define TXRF10__PADRVGN2GCALTX__WRITE(src) \
74093                     (((u_int32_t)(src)\
74094                     << 10) & 0x0001fc00U)
74095 #define TXRF10__PADRVGN2GCALTX__MODIFY(dst, src) \
74096                     (dst) = ((dst) &\
74097                     ~0x0001fc00U) | (((u_int32_t)(src) <<\
74098                     10) & 0x0001fc00U)
74099 #define TXRF10__PADRVGN2GCALTX__VERIFY(src) \
74100                     (!((((u_int32_t)(src)\
74101                     << 10) & ~0x0001fc00U)))
74102
74103 /* macros for field db2Gcaltx */
74104 #define TXRF10__DB2GCALTX__SHIFT                                             17
74105 #define TXRF10__DB2GCALTX__WIDTH                                              3
74106 #define TXRF10__DB2GCALTX__MASK                                     0x000e0000U
74107 #define TXRF10__DB2GCALTX__READ(src)   (((u_int32_t)(src) & 0x000e0000U) >> 17)
74108 #define TXRF10__DB2GCALTX__WRITE(src)  (((u_int32_t)(src) << 17) & 0x000e0000U)
74109 #define TXRF10__DB2GCALTX__MODIFY(dst, src) \
74110                     (dst) = ((dst) &\
74111                     ~0x000e0000U) | (((u_int32_t)(src) <<\
74112                     17) & 0x000e0000U)
74113 #define TXRF10__DB2GCALTX__VERIFY(src) \
74114                     (!((((u_int32_t)(src)\
74115                     << 17) & ~0x000e0000U)))
74116
74117 /* macros for field caltxshift */
74118 #define TXRF10__CALTXSHIFT__SHIFT                                            20
74119 #define TXRF10__CALTXSHIFT__WIDTH                                             1
74120 #define TXRF10__CALTXSHIFT__MASK                                    0x00100000U
74121 #define TXRF10__CALTXSHIFT__READ(src)  (((u_int32_t)(src) & 0x00100000U) >> 20)
74122 #define TXRF10__CALTXSHIFT__WRITE(src) (((u_int32_t)(src) << 20) & 0x00100000U)
74123 #define TXRF10__CALTXSHIFT__MODIFY(dst, src) \
74124                     (dst) = ((dst) &\
74125                     ~0x00100000U) | (((u_int32_t)(src) <<\
74126                     20) & 0x00100000U)
74127 #define TXRF10__CALTXSHIFT__VERIFY(src) \
74128                     (!((((u_int32_t)(src)\
74129                     << 20) & ~0x00100000U)))
74130 #define TXRF10__CALTXSHIFT__SET(dst) \
74131                     (dst) = ((dst) &\
74132                     ~0x00100000U) | ((u_int32_t)(1) << 20)
74133 #define TXRF10__CALTXSHIFT__CLR(dst) \
74134                     (dst) = ((dst) &\
74135                     ~0x00100000U) | ((u_int32_t)(0) << 20)
74136
74137 /* macros for field caltxshiftovr */
74138 #define TXRF10__CALTXSHIFTOVR__SHIFT                                         21
74139 #define TXRF10__CALTXSHIFTOVR__WIDTH                                          1
74140 #define TXRF10__CALTXSHIFTOVR__MASK                                 0x00200000U
74141 #define TXRF10__CALTXSHIFTOVR__READ(src) \
74142                     (((u_int32_t)(src)\
74143                     & 0x00200000U) >> 21)
74144 #define TXRF10__CALTXSHIFTOVR__WRITE(src) \
74145                     (((u_int32_t)(src)\
74146                     << 21) & 0x00200000U)
74147 #define TXRF10__CALTXSHIFTOVR__MODIFY(dst, src) \
74148                     (dst) = ((dst) &\
74149                     ~0x00200000U) | (((u_int32_t)(src) <<\
74150                     21) & 0x00200000U)
74151 #define TXRF10__CALTXSHIFTOVR__VERIFY(src) \
74152                     (!((((u_int32_t)(src)\
74153                     << 21) & ~0x00200000U)))
74154 #define TXRF10__CALTXSHIFTOVR__SET(dst) \
74155                     (dst) = ((dst) &\
74156                     ~0x00200000U) | ((u_int32_t)(1) << 21)
74157 #define TXRF10__CALTXSHIFTOVR__CLR(dst) \
74158                     (dst) = ((dst) &\
74159                     ~0x00200000U) | ((u_int32_t)(0) << 21)
74160
74161 /* macros for field padrvgn2G_smout */
74162 #define TXRF10__PADRVGN2G_SMOUT__SHIFT                                       22
74163 #define TXRF10__PADRVGN2G_SMOUT__WIDTH                                        6
74164 #define TXRF10__PADRVGN2G_SMOUT__MASK                               0x0fc00000U
74165 #define TXRF10__PADRVGN2G_SMOUT__READ(src) \
74166                     (((u_int32_t)(src)\
74167                     & 0x0fc00000U) >> 22)
74168
74169 /* macros for field padrvgn_index2G_smout */
74170 #define TXRF10__PADRVGN_INDEX2G_SMOUT__SHIFT                                 28
74171 #define TXRF10__PADRVGN_INDEX2G_SMOUT__WIDTH                                  4
74172 #define TXRF10__PADRVGN_INDEX2G_SMOUT__MASK                         0xf0000000U
74173 #define TXRF10__PADRVGN_INDEX2G_SMOUT__READ(src) \
74174                     (((u_int32_t)(src)\
74175                     & 0xf0000000U) >> 28)
74176 #define TXRF10__TYPE                                                  u_int32_t
74177 #define TXRF10__READ                                                0xffffffffU
74178 #define TXRF10__WRITE                                               0xffffffffU
74179
74180 #endif /* __TXRF10_MACRO__ */
74181
74182
74183 /* macros for radio65_reg_block.ch0_TXRF10 */
74184 #define INST_RADIO65_REG_BLOCK__CH0_TXRF10__NUM                               1
74185
74186 /* macros for BlueprintGlobalNameSpace::TXRF11 */
74187 #ifndef __TXRF11_MACRO__
74188 #define __TXRF11_MACRO__
74189
74190 /* macros for field spare11 */
74191 #define TXRF11__SPARE11__SHIFT                                                0
74192 #define TXRF11__SPARE11__WIDTH                                                2
74193 #define TXRF11__SPARE11__MASK                                       0x00000003U
74194 #define TXRF11__SPARE11__READ(src)               (u_int32_t)(src) & 0x00000003U
74195 #define TXRF11__SPARE11__WRITE(src)            ((u_int32_t)(src) & 0x00000003U)
74196 #define TXRF11__SPARE11__MODIFY(dst, src) \
74197                     (dst) = ((dst) &\
74198                     ~0x00000003U) | ((u_int32_t)(src) &\
74199                     0x00000003U)
74200 #define TXRF11__SPARE11__VERIFY(src)     (!(((u_int32_t)(src) & ~0x00000003U)))
74201
74202 /* macros for field pwd_ir25mixdiv5G */
74203 #define TXRF11__PWD_IR25MIXDIV5G__SHIFT                                       2
74204 #define TXRF11__PWD_IR25MIXDIV5G__WIDTH                                       3
74205 #define TXRF11__PWD_IR25MIXDIV5G__MASK                              0x0000001cU
74206 #define TXRF11__PWD_IR25MIXDIV5G__READ(src) \
74207                     (((u_int32_t)(src)\
74208                     & 0x0000001cU) >> 2)
74209 #define TXRF11__PWD_IR25MIXDIV5G__WRITE(src) \
74210                     (((u_int32_t)(src)\
74211                     << 2) & 0x0000001cU)
74212 #define TXRF11__PWD_IR25MIXDIV5G__MODIFY(dst, src) \
74213                     (dst) = ((dst) &\
74214                     ~0x0000001cU) | (((u_int32_t)(src) <<\
74215                     2) & 0x0000001cU)
74216 #define TXRF11__PWD_IR25MIXDIV5G__VERIFY(src) \
74217                     (!((((u_int32_t)(src)\
74218                     << 2) & ~0x0000001cU)))
74219
74220 /* macros for field pwd_ir25pa2G */
74221 #define TXRF11__PWD_IR25PA2G__SHIFT                                           5
74222 #define TXRF11__PWD_IR25PA2G__WIDTH                                           3
74223 #define TXRF11__PWD_IR25PA2G__MASK                                  0x000000e0U
74224 #define TXRF11__PWD_IR25PA2G__READ(src) (((u_int32_t)(src) & 0x000000e0U) >> 5)
74225 #define TXRF11__PWD_IR25PA2G__WRITE(src) \
74226                     (((u_int32_t)(src)\
74227                     << 5) & 0x000000e0U)
74228 #define TXRF11__PWD_IR25PA2G__MODIFY(dst, src) \
74229                     (dst) = ((dst) &\
74230                     ~0x000000e0U) | (((u_int32_t)(src) <<\
74231                     5) & 0x000000e0U)
74232 #define TXRF11__PWD_IR25PA2G__VERIFY(src) \
74233                     (!((((u_int32_t)(src)\
74234                     << 5) & ~0x000000e0U)))
74235
74236 /* macros for field pwd_ir25mixbias2G */
74237 #define TXRF11__PWD_IR25MIXBIAS2G__SHIFT                                      8
74238 #define TXRF11__PWD_IR25MIXBIAS2G__WIDTH                                      3
74239 #define TXRF11__PWD_IR25MIXBIAS2G__MASK                             0x00000700U
74240 #define TXRF11__PWD_IR25MIXBIAS2G__READ(src) \
74241                     (((u_int32_t)(src)\
74242                     & 0x00000700U) >> 8)
74243 #define TXRF11__PWD_IR25MIXBIAS2G__WRITE(src) \
74244                     (((u_int32_t)(src)\
74245                     << 8) & 0x00000700U)
74246 #define TXRF11__PWD_IR25MIXBIAS2G__MODIFY(dst, src) \
74247                     (dst) = ((dst) &\
74248                     ~0x00000700U) | (((u_int32_t)(src) <<\
74249                     8) & 0x00000700U)
74250 #define TXRF11__PWD_IR25MIXBIAS2G__VERIFY(src) \
74251                     (!((((u_int32_t)(src)\
74252                     << 8) & ~0x00000700U)))
74253
74254 /* macros for field pwd_ir25mixdiv2G */
74255 #define TXRF11__PWD_IR25MIXDIV2G__SHIFT                                      11
74256 #define TXRF11__PWD_IR25MIXDIV2G__WIDTH                                       3
74257 #define TXRF11__PWD_IR25MIXDIV2G__MASK                              0x00003800U
74258 #define TXRF11__PWD_IR25MIXDIV2G__READ(src) \
74259                     (((u_int32_t)(src)\
74260                     & 0x00003800U) >> 11)
74261 #define TXRF11__PWD_IR25MIXDIV2G__WRITE(src) \
74262                     (((u_int32_t)(src)\
74263                     << 11) & 0x00003800U)
74264 #define TXRF11__PWD_IR25MIXDIV2G__MODIFY(dst, src) \
74265                     (dst) = ((dst) &\
74266                     ~0x00003800U) | (((u_int32_t)(src) <<\
74267                     11) & 0x00003800U)
74268 #define TXRF11__PWD_IR25MIXDIV2G__VERIFY(src) \
74269                     (!((((u_int32_t)(src)\
74270                     << 11) & ~0x00003800U)))
74271
74272 /* macros for field pwd_icspare */
74273 #define TXRF11__PWD_ICSPARE__SHIFT                                           14
74274 #define TXRF11__PWD_ICSPARE__WIDTH                                            3
74275 #define TXRF11__PWD_ICSPARE__MASK                                   0x0001c000U
74276 #define TXRF11__PWD_ICSPARE__READ(src) (((u_int32_t)(src) & 0x0001c000U) >> 14)
74277 #define TXRF11__PWD_ICSPARE__WRITE(src) \
74278                     (((u_int32_t)(src)\
74279                     << 14) & 0x0001c000U)
74280 #define TXRF11__PWD_ICSPARE__MODIFY(dst, src) \
74281                     (dst) = ((dst) &\
74282                     ~0x0001c000U) | (((u_int32_t)(src) <<\
74283                     14) & 0x0001c000U)
74284 #define TXRF11__PWD_ICSPARE__VERIFY(src) \
74285                     (!((((u_int32_t)(src)\
74286                     << 14) & ~0x0001c000U)))
74287
74288 /* macros for field pwd_ic25tempsen */
74289 #define TXRF11__PWD_IC25TEMPSEN__SHIFT                                       17
74290 #define TXRF11__PWD_IC25TEMPSEN__WIDTH                                        3
74291 #define TXRF11__PWD_IC25TEMPSEN__MASK                               0x000e0000U
74292 #define TXRF11__PWD_IC25TEMPSEN__READ(src) \
74293                     (((u_int32_t)(src)\
74294                     & 0x000e0000U) >> 17)
74295 #define TXRF11__PWD_IC25TEMPSEN__WRITE(src) \
74296                     (((u_int32_t)(src)\
74297                     << 17) & 0x000e0000U)
74298 #define TXRF11__PWD_IC25TEMPSEN__MODIFY(dst, src) \
74299                     (dst) = ((dst) &\
74300                     ~0x000e0000U) | (((u_int32_t)(src) <<\
74301                     17) & 0x000e0000U)
74302 #define TXRF11__PWD_IC25TEMPSEN__VERIFY(src) \
74303                     (!((((u_int32_t)(src)\
74304                     << 17) & ~0x000e0000U)))
74305
74306 /* macros for field pwd_ic25pa5G2 */
74307 #define TXRF11__PWD_IC25PA5G2__SHIFT                                         20
74308 #define TXRF11__PWD_IC25PA5G2__WIDTH                                          3
74309 #define TXRF11__PWD_IC25PA5G2__MASK                                 0x00700000U
74310 #define TXRF11__PWD_IC25PA5G2__READ(src) \
74311                     (((u_int32_t)(src)\
74312                     & 0x00700000U) >> 20)
74313 #define TXRF11__PWD_IC25PA5G2__WRITE(src) \
74314                     (((u_int32_t)(src)\
74315                     << 20) & 0x00700000U)
74316 #define TXRF11__PWD_IC25PA5G2__MODIFY(dst, src) \
74317                     (dst) = ((dst) &\
74318                     ~0x00700000U) | (((u_int32_t)(src) <<\
74319                     20) & 0x00700000U)
74320 #define TXRF11__PWD_IC25PA5G2__VERIFY(src) \
74321                     (!((((u_int32_t)(src)\
74322                     << 20) & ~0x00700000U)))
74323
74324 /* macros for field pwd_ic25pa5G1 */
74325 #define TXRF11__PWD_IC25PA5G1__SHIFT                                         23
74326 #define TXRF11__PWD_IC25PA5G1__WIDTH                                          3
74327 #define TXRF11__PWD_IC25PA5G1__MASK                                 0x03800000U
74328 #define TXRF11__PWD_IC25PA5G1__READ(src) \
74329                     (((u_int32_t)(src)\
74330                     & 0x03800000U) >> 23)
74331 #define TXRF11__PWD_IC25PA5G1__WRITE(src) \
74332                     (((u_int32_t)(src)\
74333                     << 23) & 0x03800000U)
74334 #define TXRF11__PWD_IC25PA5G1__MODIFY(dst, src) \
74335                     (dst) = ((dst) &\
74336                     ~0x03800000U) | (((u_int32_t)(src) <<\
74337                     23) & 0x03800000U)
74338 #define TXRF11__PWD_IC25PA5G1__VERIFY(src) \
74339                     (!((((u_int32_t)(src)\
74340                     << 23) & ~0x03800000U)))
74341
74342 /* macros for field pwd_ic25mixbuf5G */
74343 #define TXRF11__PWD_IC25MIXBUF5G__SHIFT                                      26
74344 #define TXRF11__PWD_IC25MIXBUF5G__WIDTH                                       3
74345 #define TXRF11__PWD_IC25MIXBUF5G__MASK                              0x1c000000U
74346 #define TXRF11__PWD_IC25MIXBUF5G__READ(src) \
74347                     (((u_int32_t)(src)\
74348                     & 0x1c000000U) >> 26)
74349 #define TXRF11__PWD_IC25MIXBUF5G__WRITE(src) \
74350                     (((u_int32_t)(src)\
74351                     << 26) & 0x1c000000U)
74352 #define TXRF11__PWD_IC25MIXBUF5G__MODIFY(dst, src) \
74353                     (dst) = ((dst) &\
74354                     ~0x1c000000U) | (((u_int32_t)(src) <<\
74355                     26) & 0x1c000000U)
74356 #define TXRF11__PWD_IC25MIXBUF5G__VERIFY(src) \
74357                     (!((((u_int32_t)(src)\
74358                     << 26) & ~0x1c000000U)))
74359
74360 /* macros for field pwd_ic25pa2G */
74361 #define TXRF11__PWD_IC25PA2G__SHIFT                                          29
74362 #define TXRF11__PWD_IC25PA2G__WIDTH                                           3
74363 #define TXRF11__PWD_IC25PA2G__MASK                                  0xe0000000U
74364 #define TXRF11__PWD_IC25PA2G__READ(src) \
74365                     (((u_int32_t)(src)\
74366                     & 0xe0000000U) >> 29)
74367 #define TXRF11__PWD_IC25PA2G__WRITE(src) \
74368                     (((u_int32_t)(src)\
74369                     << 29) & 0xe0000000U)
74370 #define TXRF11__PWD_IC25PA2G__MODIFY(dst, src) \
74371                     (dst) = ((dst) &\
74372                     ~0xe0000000U) | (((u_int32_t)(src) <<\
74373                     29) & 0xe0000000U)
74374 #define TXRF11__PWD_IC25PA2G__VERIFY(src) \
74375                     (!((((u_int32_t)(src)\
74376                     << 29) & ~0xe0000000U)))
74377 #define TXRF11__TYPE                                                  u_int32_t
74378 #define TXRF11__READ                                                0xffffffffU
74379 #define TXRF11__WRITE                                               0xffffffffU
74380
74381 #endif /* __TXRF11_MACRO__ */
74382
74383
74384 /* macros for radio65_reg_block.ch0_TXRF11 */
74385 #define INST_RADIO65_REG_BLOCK__CH0_TXRF11__NUM                               1
74386
74387 /* macros for BlueprintGlobalNameSpace::TXRF12 */
74388 #ifndef __TXRF12_MACRO__
74389 #define __TXRF12_MACRO__
74390
74391 /* macros for field spare12_2 */
74392 #define TXRF12__SPARE12_2__SHIFT                                              0
74393 #define TXRF12__SPARE12_2__WIDTH                                              8
74394 #define TXRF12__SPARE12_2__MASK                                     0x000000ffU
74395 #define TXRF12__SPARE12_2__READ(src)             (u_int32_t)(src) & 0x000000ffU
74396
74397 /* macros for field spare12_1 */
74398 #define TXRF12__SPARE12_1__SHIFT                                              8
74399 #define TXRF12__SPARE12_1__WIDTH                                              2
74400 #define TXRF12__SPARE12_1__MASK                                     0x00000300U
74401 #define TXRF12__SPARE12_1__READ(src)    (((u_int32_t)(src) & 0x00000300U) >> 8)
74402 #define TXRF12__SPARE12_1__WRITE(src)   (((u_int32_t)(src) << 8) & 0x00000300U)
74403 #define TXRF12__SPARE12_1__MODIFY(dst, src) \
74404                     (dst) = ((dst) &\
74405                     ~0x00000300U) | (((u_int32_t)(src) <<\
74406                     8) & 0x00000300U)
74407 #define TXRF12__SPARE12_1__VERIFY(src) \
74408                     (!((((u_int32_t)(src)\
74409                     << 8) & ~0x00000300U)))
74410
74411 /* macros for field ATBsel5G */
74412 #define TXRF12__ATBSEL5G__SHIFT                                              10
74413 #define TXRF12__ATBSEL5G__WIDTH                                               4
74414 #define TXRF12__ATBSEL5G__MASK                                      0x00003c00U
74415 #define TXRF12__ATBSEL5G__READ(src)    (((u_int32_t)(src) & 0x00003c00U) >> 10)
74416 #define TXRF12__ATBSEL5G__WRITE(src)   (((u_int32_t)(src) << 10) & 0x00003c00U)
74417 #define TXRF12__ATBSEL5G__MODIFY(dst, src) \
74418                     (dst) = ((dst) &\
74419                     ~0x00003c00U) | (((u_int32_t)(src) <<\
74420                     10) & 0x00003c00U)
74421 #define TXRF12__ATBSEL5G__VERIFY(src) \
74422                     (!((((u_int32_t)(src)\
74423                     << 10) & ~0x00003c00U)))
74424
74425 /* macros for field ATBsel2G */
74426 #define TXRF12__ATBSEL2G__SHIFT                                              14
74427 #define TXRF12__ATBSEL2G__WIDTH                                               3
74428 #define TXRF12__ATBSEL2G__MASK                                      0x0001c000U
74429 #define TXRF12__ATBSEL2G__READ(src)    (((u_int32_t)(src) & 0x0001c000U) >> 14)
74430 #define TXRF12__ATBSEL2G__WRITE(src)   (((u_int32_t)(src) << 14) & 0x0001c000U)
74431 #define TXRF12__ATBSEL2G__MODIFY(dst, src) \
74432                     (dst) = ((dst) &\
74433                     ~0x0001c000U) | (((u_int32_t)(src) <<\
74434                     14) & 0x0001c000U)
74435 #define TXRF12__ATBSEL2G__VERIFY(src) \
74436                     (!((((u_int32_t)(src)\
74437                     << 14) & ~0x0001c000U)))
74438
74439 /* macros for field pwd_irspare */
74440 #define TXRF12__PWD_IRSPARE__SHIFT                                           17
74441 #define TXRF12__PWD_IRSPARE__WIDTH                                            3
74442 #define TXRF12__PWD_IRSPARE__MASK                                   0x000e0000U
74443 #define TXRF12__PWD_IRSPARE__READ(src) (((u_int32_t)(src) & 0x000e0000U) >> 17)
74444 #define TXRF12__PWD_IRSPARE__WRITE(src) \
74445                     (((u_int32_t)(src)\
74446                     << 17) & 0x000e0000U)
74447 #define TXRF12__PWD_IRSPARE__MODIFY(dst, src) \
74448                     (dst) = ((dst) &\
74449                     ~0x000e0000U) | (((u_int32_t)(src) <<\
74450                     17) & 0x000e0000U)
74451 #define TXRF12__PWD_IRSPARE__VERIFY(src) \
74452                     (!((((u_int32_t)(src)\
74453                     << 17) & ~0x000e0000U)))
74454
74455 /* macros for field pwd_ir25tempsen */
74456 #define TXRF12__PWD_IR25TEMPSEN__SHIFT                                       20
74457 #define TXRF12__PWD_IR25TEMPSEN__WIDTH                                        3
74458 #define TXRF12__PWD_IR25TEMPSEN__MASK                               0x00700000U
74459 #define TXRF12__PWD_IR25TEMPSEN__READ(src) \
74460                     (((u_int32_t)(src)\
74461                     & 0x00700000U) >> 20)
74462 #define TXRF12__PWD_IR25TEMPSEN__WRITE(src) \
74463                     (((u_int32_t)(src)\
74464                     << 20) & 0x00700000U)
74465 #define TXRF12__PWD_IR25TEMPSEN__MODIFY(dst, src) \
74466                     (dst) = ((dst) &\
74467                     ~0x00700000U) | (((u_int32_t)(src) <<\
74468                     20) & 0x00700000U)
74469 #define TXRF12__PWD_IR25TEMPSEN__VERIFY(src) \
74470                     (!((((u_int32_t)(src)\
74471                     << 20) & ~0x00700000U)))
74472
74473 /* macros for field pwd_ir25pa5G2 */
74474 #define TXRF12__PWD_IR25PA5G2__SHIFT                                         23
74475 #define TXRF12__PWD_IR25PA5G2__WIDTH                                          3
74476 #define TXRF12__PWD_IR25PA5G2__MASK                                 0x03800000U
74477 #define TXRF12__PWD_IR25PA5G2__READ(src) \
74478                     (((u_int32_t)(src)\
74479                     & 0x03800000U) >> 23)
74480 #define TXRF12__PWD_IR25PA5G2__WRITE(src) \
74481                     (((u_int32_t)(src)\
74482                     << 23) & 0x03800000U)
74483 #define TXRF12__PWD_IR25PA5G2__MODIFY(dst, src) \
74484                     (dst) = ((dst) &\
74485                     ~0x03800000U) | (((u_int32_t)(src) <<\
74486                     23) & 0x03800000U)
74487 #define TXRF12__PWD_IR25PA5G2__VERIFY(src) \
74488                     (!((((u_int32_t)(src)\
74489                     << 23) & ~0x03800000U)))
74490
74491 /* macros for field pwd_ir25pa5G1 */
74492 #define TXRF12__PWD_IR25PA5G1__SHIFT                                         26
74493 #define TXRF12__PWD_IR25PA5G1__WIDTH                                          3
74494 #define TXRF12__PWD_IR25PA5G1__MASK                                 0x1c000000U
74495 #define TXRF12__PWD_IR25PA5G1__READ(src) \
74496                     (((u_int32_t)(src)\
74497                     & 0x1c000000U) >> 26)
74498 #define TXRF12__PWD_IR25PA5G1__WRITE(src) \
74499                     (((u_int32_t)(src)\
74500                     << 26) & 0x1c000000U)
74501 #define TXRF12__PWD_IR25PA5G1__MODIFY(dst, src) \
74502                     (dst) = ((dst) &\
74503                     ~0x1c000000U) | (((u_int32_t)(src) <<\
74504                     26) & 0x1c000000U)
74505 #define TXRF12__PWD_IR25PA5G1__VERIFY(src) \
74506                     (!((((u_int32_t)(src)\
74507                     << 26) & ~0x1c000000U)))
74508
74509 /* macros for field pwd_ir25mixbias5G */
74510 #define TXRF12__PWD_IR25MIXBIAS5G__SHIFT                                     29
74511 #define TXRF12__PWD_IR25MIXBIAS5G__WIDTH                                      3
74512 #define TXRF12__PWD_IR25MIXBIAS5G__MASK                             0xe0000000U
74513 #define TXRF12__PWD_IR25MIXBIAS5G__READ(src) \
74514                     (((u_int32_t)(src)\
74515                     & 0xe0000000U) >> 29)
74516 #define TXRF12__PWD_IR25MIXBIAS5G__WRITE(src) \
74517                     (((u_int32_t)(src)\
74518                     << 29) & 0xe0000000U)
74519 #define TXRF12__PWD_IR25MIXBIAS5G__MODIFY(dst, src) \
74520                     (dst) = ((dst) &\
74521                     ~0xe0000000U) | (((u_int32_t)(src) <<\
74522                     29) & 0xe0000000U)
74523 #define TXRF12__PWD_IR25MIXBIAS5G__VERIFY(src) \
74524                     (!((((u_int32_t)(src)\
74525                     << 29) & ~0xe0000000U)))
74526 #define TXRF12__TYPE                                                  u_int32_t
74527 #define TXRF12__READ                                                0xffffffffU
74528 #define TXRF12__WRITE                                               0xffffffffU
74529
74530 #endif /* __TXRF12_MACRO__ */
74531
74532
74533 /* macros for radio65_reg_block.ch0_TXRF12 */
74534 #define INST_RADIO65_REG_BLOCK__CH0_TXRF12__NUM                               1
74535
74536 /* macros for BlueprintGlobalNameSpace::SYNTH1 */
74537 #ifndef __SYNTH1_MACRO__
74538 #define __SYNTH1_MACRO__
74539
74540 /* macros for field SEL_VCMONABUS */
74541 #define SYNTH1__SEL_VCMONABUS__SHIFT                                          0
74542 #define SYNTH1__SEL_VCMONABUS__WIDTH                                          3
74543 #define SYNTH1__SEL_VCMONABUS__MASK                                 0x00000007U
74544 #define SYNTH1__SEL_VCMONABUS__READ(src)         (u_int32_t)(src) & 0x00000007U
74545 #define SYNTH1__SEL_VCMONABUS__WRITE(src)      ((u_int32_t)(src) & 0x00000007U)
74546 #define SYNTH1__SEL_VCMONABUS__MODIFY(dst, src) \
74547                     (dst) = ((dst) &\
74548                     ~0x00000007U) | ((u_int32_t)(src) &\
74549                     0x00000007U)
74550 #define SYNTH1__SEL_VCMONABUS__VERIFY(src) \
74551                     (!(((u_int32_t)(src)\
74552                     & ~0x00000007U)))
74553
74554 /* macros for field SEL_VCOABUS */
74555 #define SYNTH1__SEL_VCOABUS__SHIFT                                            3
74556 #define SYNTH1__SEL_VCOABUS__WIDTH                                            3
74557 #define SYNTH1__SEL_VCOABUS__MASK                                   0x00000038U
74558 #define SYNTH1__SEL_VCOABUS__READ(src)  (((u_int32_t)(src) & 0x00000038U) >> 3)
74559 #define SYNTH1__SEL_VCOABUS__WRITE(src) (((u_int32_t)(src) << 3) & 0x00000038U)
74560 #define SYNTH1__SEL_VCOABUS__MODIFY(dst, src) \
74561                     (dst) = ((dst) &\
74562                     ~0x00000038U) | (((u_int32_t)(src) <<\
74563                     3) & 0x00000038U)
74564 #define SYNTH1__SEL_VCOABUS__VERIFY(src) \
74565                     (!((((u_int32_t)(src)\
74566                     << 3) & ~0x00000038U)))
74567
74568 /* macros for field MONITOR_SYNTHLOCKVCOK */
74569 #define SYNTH1__MONITOR_SYNTHLOCKVCOK__SHIFT                                  6
74570 #define SYNTH1__MONITOR_SYNTHLOCKVCOK__WIDTH                                  1
74571 #define SYNTH1__MONITOR_SYNTHLOCKVCOK__MASK                         0x00000040U
74572 #define SYNTH1__MONITOR_SYNTHLOCKVCOK__READ(src) \
74573                     (((u_int32_t)(src)\
74574                     & 0x00000040U) >> 6)
74575 #define SYNTH1__MONITOR_SYNTHLOCKVCOK__WRITE(src) \
74576                     (((u_int32_t)(src)\
74577                     << 6) & 0x00000040U)
74578 #define SYNTH1__MONITOR_SYNTHLOCKVCOK__MODIFY(dst, src) \
74579                     (dst) = ((dst) &\
74580                     ~0x00000040U) | (((u_int32_t)(src) <<\
74581                     6) & 0x00000040U)
74582 #define SYNTH1__MONITOR_SYNTHLOCKVCOK__VERIFY(src) \
74583                     (!((((u_int32_t)(src)\
74584                     << 6) & ~0x00000040U)))
74585 #define SYNTH1__MONITOR_SYNTHLOCKVCOK__SET(dst) \
74586                     (dst) = ((dst) &\
74587                     ~0x00000040U) | ((u_int32_t)(1) << 6)
74588 #define SYNTH1__MONITOR_SYNTHLOCKVCOK__CLR(dst) \
74589                     (dst) = ((dst) &\
74590                     ~0x00000040U) | ((u_int32_t)(0) << 6)
74591
74592 /* macros for field MONITOR_VC2LOW */
74593 #define SYNTH1__MONITOR_VC2LOW__SHIFT                                         7
74594 #define SYNTH1__MONITOR_VC2LOW__WIDTH                                         1
74595 #define SYNTH1__MONITOR_VC2LOW__MASK                                0x00000080U
74596 #define SYNTH1__MONITOR_VC2LOW__READ(src) \
74597                     (((u_int32_t)(src)\
74598                     & 0x00000080U) >> 7)
74599 #define SYNTH1__MONITOR_VC2LOW__WRITE(src) \
74600                     (((u_int32_t)(src)\
74601                     << 7) & 0x00000080U)
74602 #define SYNTH1__MONITOR_VC2LOW__MODIFY(dst, src) \
74603                     (dst) = ((dst) &\
74604                     ~0x00000080U) | (((u_int32_t)(src) <<\
74605                     7) & 0x00000080U)
74606 #define SYNTH1__MONITOR_VC2LOW__VERIFY(src) \
74607                     (!((((u_int32_t)(src)\
74608                     << 7) & ~0x00000080U)))
74609 #define SYNTH1__MONITOR_VC2LOW__SET(dst) \
74610                     (dst) = ((dst) &\
74611                     ~0x00000080U) | ((u_int32_t)(1) << 7)
74612 #define SYNTH1__MONITOR_VC2LOW__CLR(dst) \
74613                     (dst) = ((dst) &\
74614                     ~0x00000080U) | ((u_int32_t)(0) << 7)
74615
74616 /* macros for field MONITOR_VC2HIGH */
74617 #define SYNTH1__MONITOR_VC2HIGH__SHIFT                                        8
74618 #define SYNTH1__MONITOR_VC2HIGH__WIDTH                                        1
74619 #define SYNTH1__MONITOR_VC2HIGH__MASK                               0x00000100U
74620 #define SYNTH1__MONITOR_VC2HIGH__READ(src) \
74621                     (((u_int32_t)(src)\
74622                     & 0x00000100U) >> 8)
74623 #define SYNTH1__MONITOR_VC2HIGH__WRITE(src) \
74624                     (((u_int32_t)(src)\
74625                     << 8) & 0x00000100U)
74626 #define SYNTH1__MONITOR_VC2HIGH__MODIFY(dst, src) \
74627                     (dst) = ((dst) &\
74628                     ~0x00000100U) | (((u_int32_t)(src) <<\
74629                     8) & 0x00000100U)
74630 #define SYNTH1__MONITOR_VC2HIGH__VERIFY(src) \
74631                     (!((((u_int32_t)(src)\
74632                     << 8) & ~0x00000100U)))
74633 #define SYNTH1__MONITOR_VC2HIGH__SET(dst) \
74634                     (dst) = ((dst) &\
74635                     ~0x00000100U) | ((u_int32_t)(1) << 8)
74636 #define SYNTH1__MONITOR_VC2HIGH__CLR(dst) \
74637                     (dst) = ((dst) &\
74638                     ~0x00000100U) | ((u_int32_t)(0) << 8)
74639
74640 /* macros for field MONITOR_FB_DIV2 */
74641 #define SYNTH1__MONITOR_FB_DIV2__SHIFT                                        9
74642 #define SYNTH1__MONITOR_FB_DIV2__WIDTH                                        1
74643 #define SYNTH1__MONITOR_FB_DIV2__MASK                               0x00000200U
74644 #define SYNTH1__MONITOR_FB_DIV2__READ(src) \
74645                     (((u_int32_t)(src)\
74646                     & 0x00000200U) >> 9)
74647 #define SYNTH1__MONITOR_FB_DIV2__WRITE(src) \
74648                     (((u_int32_t)(src)\
74649                     << 9) & 0x00000200U)
74650 #define SYNTH1__MONITOR_FB_DIV2__MODIFY(dst, src) \
74651                     (dst) = ((dst) &\
74652                     ~0x00000200U) | (((u_int32_t)(src) <<\
74653                     9) & 0x00000200U)
74654 #define SYNTH1__MONITOR_FB_DIV2__VERIFY(src) \
74655                     (!((((u_int32_t)(src)\
74656                     << 9) & ~0x00000200U)))
74657 #define SYNTH1__MONITOR_FB_DIV2__SET(dst) \
74658                     (dst) = ((dst) &\
74659                     ~0x00000200U) | ((u_int32_t)(1) << 9)
74660 #define SYNTH1__MONITOR_FB_DIV2__CLR(dst) \
74661                     (dst) = ((dst) &\
74662                     ~0x00000200U) | ((u_int32_t)(0) << 9)
74663
74664 /* macros for field MONITOR_REF */
74665 #define SYNTH1__MONITOR_REF__SHIFT                                           10
74666 #define SYNTH1__MONITOR_REF__WIDTH                                            1
74667 #define SYNTH1__MONITOR_REF__MASK                                   0x00000400U
74668 #define SYNTH1__MONITOR_REF__READ(src) (((u_int32_t)(src) & 0x00000400U) >> 10)
74669 #define SYNTH1__MONITOR_REF__WRITE(src) \
74670                     (((u_int32_t)(src)\
74671                     << 10) & 0x00000400U)
74672 #define SYNTH1__MONITOR_REF__MODIFY(dst, src) \
74673                     (dst) = ((dst) &\
74674                     ~0x00000400U) | (((u_int32_t)(src) <<\
74675                     10) & 0x00000400U)
74676 #define SYNTH1__MONITOR_REF__VERIFY(src) \
74677                     (!((((u_int32_t)(src)\
74678                     << 10) & ~0x00000400U)))
74679 #define SYNTH1__MONITOR_REF__SET(dst) \
74680                     (dst) = ((dst) &\
74681                     ~0x00000400U) | ((u_int32_t)(1) << 10)
74682 #define SYNTH1__MONITOR_REF__CLR(dst) \
74683                     (dst) = ((dst) &\
74684                     ~0x00000400U) | ((u_int32_t)(0) << 10)
74685
74686 /* macros for field MONITOR_FB */
74687 #define SYNTH1__MONITOR_FB__SHIFT                                            11
74688 #define SYNTH1__MONITOR_FB__WIDTH                                             1
74689 #define SYNTH1__MONITOR_FB__MASK                                    0x00000800U
74690 #define SYNTH1__MONITOR_FB__READ(src)  (((u_int32_t)(src) & 0x00000800U) >> 11)
74691 #define SYNTH1__MONITOR_FB__WRITE(src) (((u_int32_t)(src) << 11) & 0x00000800U)
74692 #define SYNTH1__MONITOR_FB__MODIFY(dst, src) \
74693                     (dst) = ((dst) &\
74694                     ~0x00000800U) | (((u_int32_t)(src) <<\
74695                     11) & 0x00000800U)
74696 #define SYNTH1__MONITOR_FB__VERIFY(src) \
74697                     (!((((u_int32_t)(src)\
74698                     << 11) & ~0x00000800U)))
74699 #define SYNTH1__MONITOR_FB__SET(dst) \
74700                     (dst) = ((dst) &\
74701                     ~0x00000800U) | ((u_int32_t)(1) << 11)
74702 #define SYNTH1__MONITOR_FB__CLR(dst) \
74703                     (dst) = ((dst) &\
74704                     ~0x00000800U) | ((u_int32_t)(0) << 11)
74705
74706 /* macros for field SEVENBITVCOCAP */
74707 #define SYNTH1__SEVENBITVCOCAP__SHIFT                                        12
74708 #define SYNTH1__SEVENBITVCOCAP__WIDTH                                         1
74709 #define SYNTH1__SEVENBITVCOCAP__MASK                                0x00001000U
74710 #define SYNTH1__SEVENBITVCOCAP__READ(src) \
74711                     (((u_int32_t)(src)\
74712                     & 0x00001000U) >> 12)
74713 #define SYNTH1__SEVENBITVCOCAP__WRITE(src) \
74714                     (((u_int32_t)(src)\
74715                     << 12) & 0x00001000U)
74716 #define SYNTH1__SEVENBITVCOCAP__MODIFY(dst, src) \
74717                     (dst) = ((dst) &\
74718                     ~0x00001000U) | (((u_int32_t)(src) <<\
74719                     12) & 0x00001000U)
74720 #define SYNTH1__SEVENBITVCOCAP__VERIFY(src) \
74721                     (!((((u_int32_t)(src)\
74722                     << 12) & ~0x00001000U)))
74723 #define SYNTH1__SEVENBITVCOCAP__SET(dst) \
74724                     (dst) = ((dst) &\
74725                     ~0x00001000U) | ((u_int32_t)(1) << 12)
74726 #define SYNTH1__SEVENBITVCOCAP__CLR(dst) \
74727                     (dst) = ((dst) &\
74728                     ~0x00001000U) | ((u_int32_t)(0) << 12)
74729
74730 /* macros for field PWUP_PD */
74731 #define SYNTH1__PWUP_PD__SHIFT                                               13
74732 #define SYNTH1__PWUP_PD__WIDTH                                                3
74733 #define SYNTH1__PWUP_PD__MASK                                       0x0000e000U
74734 #define SYNTH1__PWUP_PD__READ(src)     (((u_int32_t)(src) & 0x0000e000U) >> 13)
74735 #define SYNTH1__PWUP_PD__WRITE(src)    (((u_int32_t)(src) << 13) & 0x0000e000U)
74736 #define SYNTH1__PWUP_PD__MODIFY(dst, src) \
74737                     (dst) = ((dst) &\
74738                     ~0x0000e000U) | (((u_int32_t)(src) <<\
74739                     13) & 0x0000e000U)
74740 #define SYNTH1__PWUP_PD__VERIFY(src) \
74741                     (!((((u_int32_t)(src)\
74742                     << 13) & ~0x0000e000U)))
74743
74744 /* macros for field PWD_VCOBUF */
74745 #define SYNTH1__PWD_VCOBUF__SHIFT                                            16
74746 #define SYNTH1__PWD_VCOBUF__WIDTH                                             1
74747 #define SYNTH1__PWD_VCOBUF__MASK                                    0x00010000U
74748 #define SYNTH1__PWD_VCOBUF__READ(src)  (((u_int32_t)(src) & 0x00010000U) >> 16)
74749 #define SYNTH1__PWD_VCOBUF__WRITE(src) (((u_int32_t)(src) << 16) & 0x00010000U)
74750 #define SYNTH1__PWD_VCOBUF__MODIFY(dst, src) \
74751                     (dst) = ((dst) &\
74752                     ~0x00010000U) | (((u_int32_t)(src) <<\
74753                     16) & 0x00010000U)
74754 #define SYNTH1__PWD_VCOBUF__VERIFY(src) \
74755                     (!((((u_int32_t)(src)\
74756                     << 16) & ~0x00010000U)))
74757 #define SYNTH1__PWD_VCOBUF__SET(dst) \
74758                     (dst) = ((dst) &\
74759                     ~0x00010000U) | ((u_int32_t)(1) << 16)
74760 #define SYNTH1__PWD_VCOBUF__CLR(dst) \
74761                     (dst) = ((dst) &\
74762                     ~0x00010000U) | ((u_int32_t)(0) << 16)
74763
74764 /* macros for field VCOBUFGAIN */
74765 #define SYNTH1__VCOBUFGAIN__SHIFT                                            17
74766 #define SYNTH1__VCOBUFGAIN__WIDTH                                             2
74767 #define SYNTH1__VCOBUFGAIN__MASK                                    0x00060000U
74768 #define SYNTH1__VCOBUFGAIN__READ(src)  (((u_int32_t)(src) & 0x00060000U) >> 17)
74769 #define SYNTH1__VCOBUFGAIN__WRITE(src) (((u_int32_t)(src) << 17) & 0x00060000U)
74770 #define SYNTH1__VCOBUFGAIN__MODIFY(dst, src) \
74771                     (dst) = ((dst) &\
74772                     ~0x00060000U) | (((u_int32_t)(src) <<\
74773                     17) & 0x00060000U)
74774 #define SYNTH1__VCOBUFGAIN__VERIFY(src) \
74775                     (!((((u_int32_t)(src)\
74776                     << 17) & ~0x00060000U)))
74777
74778 /* macros for field VCOREGLEVEL */
74779 #define SYNTH1__VCOREGLEVEL__SHIFT                                           19
74780 #define SYNTH1__VCOREGLEVEL__WIDTH                                            2
74781 #define SYNTH1__VCOREGLEVEL__MASK                                   0x00180000U
74782 #define SYNTH1__VCOREGLEVEL__READ(src) (((u_int32_t)(src) & 0x00180000U) >> 19)
74783 #define SYNTH1__VCOREGLEVEL__WRITE(src) \
74784                     (((u_int32_t)(src)\
74785                     << 19) & 0x00180000U)
74786 #define SYNTH1__VCOREGLEVEL__MODIFY(dst, src) \
74787                     (dst) = ((dst) &\
74788                     ~0x00180000U) | (((u_int32_t)(src) <<\
74789                     19) & 0x00180000U)
74790 #define SYNTH1__VCOREGLEVEL__VERIFY(src) \
74791                     (!((((u_int32_t)(src)\
74792                     << 19) & ~0x00180000U)))
74793
74794 /* macros for field VCOREGBYPASS */
74795 #define SYNTH1__VCOREGBYPASS__SHIFT                                          21
74796 #define SYNTH1__VCOREGBYPASS__WIDTH                                           1
74797 #define SYNTH1__VCOREGBYPASS__MASK                                  0x00200000U
74798 #define SYNTH1__VCOREGBYPASS__READ(src) \
74799                     (((u_int32_t)(src)\
74800                     & 0x00200000U) >> 21)
74801 #define SYNTH1__VCOREGBYPASS__WRITE(src) \
74802                     (((u_int32_t)(src)\
74803                     << 21) & 0x00200000U)
74804 #define SYNTH1__VCOREGBYPASS__MODIFY(dst, src) \
74805                     (dst) = ((dst) &\
74806                     ~0x00200000U) | (((u_int32_t)(src) <<\
74807                     21) & 0x00200000U)
74808 #define SYNTH1__VCOREGBYPASS__VERIFY(src) \
74809                     (!((((u_int32_t)(src)\
74810                     << 21) & ~0x00200000U)))
74811 #define SYNTH1__VCOREGBYPASS__SET(dst) \
74812                     (dst) = ((dst) &\
74813                     ~0x00200000U) | ((u_int32_t)(1) << 21)
74814 #define SYNTH1__VCOREGBYPASS__CLR(dst) \
74815                     (dst) = ((dst) &\
74816                     ~0x00200000U) | ((u_int32_t)(0) << 21)
74817
74818 /* macros for field PWUP_LOREF */
74819 #define SYNTH1__PWUP_LOREF__SHIFT                                            22
74820 #define SYNTH1__PWUP_LOREF__WIDTH                                             1
74821 #define SYNTH1__PWUP_LOREF__MASK                                    0x00400000U
74822 #define SYNTH1__PWUP_LOREF__READ(src)  (((u_int32_t)(src) & 0x00400000U) >> 22)
74823 #define SYNTH1__PWUP_LOREF__WRITE(src) (((u_int32_t)(src) << 22) & 0x00400000U)
74824 #define SYNTH1__PWUP_LOREF__MODIFY(dst, src) \
74825                     (dst) = ((dst) &\
74826                     ~0x00400000U) | (((u_int32_t)(src) <<\
74827                     22) & 0x00400000U)
74828 #define SYNTH1__PWUP_LOREF__VERIFY(src) \
74829                     (!((((u_int32_t)(src)\
74830                     << 22) & ~0x00400000U)))
74831 #define SYNTH1__PWUP_LOREF__SET(dst) \
74832                     (dst) = ((dst) &\
74833                     ~0x00400000U) | ((u_int32_t)(1) << 22)
74834 #define SYNTH1__PWUP_LOREF__CLR(dst) \
74835                     (dst) = ((dst) &\
74836                     ~0x00400000U) | ((u_int32_t)(0) << 22)
74837
74838 /* macros for field PWD_LOMIX */
74839 #define SYNTH1__PWD_LOMIX__SHIFT                                             23
74840 #define SYNTH1__PWD_LOMIX__WIDTH                                              1
74841 #define SYNTH1__PWD_LOMIX__MASK                                     0x00800000U
74842 #define SYNTH1__PWD_LOMIX__READ(src)   (((u_int32_t)(src) & 0x00800000U) >> 23)
74843 #define SYNTH1__PWD_LOMIX__WRITE(src)  (((u_int32_t)(src) << 23) & 0x00800000U)
74844 #define SYNTH1__PWD_LOMIX__MODIFY(dst, src) \
74845                     (dst) = ((dst) &\
74846                     ~0x00800000U) | (((u_int32_t)(src) <<\
74847                     23) & 0x00800000U)
74848 #define SYNTH1__PWD_LOMIX__VERIFY(src) \
74849                     (!((((u_int32_t)(src)\
74850                     << 23) & ~0x00800000U)))
74851 #define SYNTH1__PWD_LOMIX__SET(dst) \
74852                     (dst) = ((dst) &\
74853                     ~0x00800000U) | ((u_int32_t)(1) << 23)
74854 #define SYNTH1__PWD_LOMIX__CLR(dst) \
74855                     (dst) = ((dst) &\
74856                     ~0x00800000U) | ((u_int32_t)(0) << 23)
74857
74858 /* macros for field PWD_LODIV */
74859 #define SYNTH1__PWD_LODIV__SHIFT                                             24
74860 #define SYNTH1__PWD_LODIV__WIDTH                                              1
74861 #define SYNTH1__PWD_LODIV__MASK                                     0x01000000U
74862 #define SYNTH1__PWD_LODIV__READ(src)   (((u_int32_t)(src) & 0x01000000U) >> 24)
74863 #define SYNTH1__PWD_LODIV__WRITE(src)  (((u_int32_t)(src) << 24) & 0x01000000U)
74864 #define SYNTH1__PWD_LODIV__MODIFY(dst, src) \
74865                     (dst) = ((dst) &\
74866                     ~0x01000000U) | (((u_int32_t)(src) <<\
74867                     24) & 0x01000000U)
74868 #define SYNTH1__PWD_LODIV__VERIFY(src) \
74869                     (!((((u_int32_t)(src)\
74870                     << 24) & ~0x01000000U)))
74871 #define SYNTH1__PWD_LODIV__SET(dst) \
74872                     (dst) = ((dst) &\
74873                     ~0x01000000U) | ((u_int32_t)(1) << 24)
74874 #define SYNTH1__PWD_LODIV__CLR(dst) \
74875                     (dst) = ((dst) &\
74876                     ~0x01000000U) | ((u_int32_t)(0) << 24)
74877
74878 /* macros for field PWD_LOBUF5G */
74879 #define SYNTH1__PWD_LOBUF5G__SHIFT                                           25
74880 #define SYNTH1__PWD_LOBUF5G__WIDTH                                            1
74881 #define SYNTH1__PWD_LOBUF5G__MASK                                   0x02000000U
74882 #define SYNTH1__PWD_LOBUF5G__READ(src) (((u_int32_t)(src) & 0x02000000U) >> 25)
74883 #define SYNTH1__PWD_LOBUF5G__WRITE(src) \
74884                     (((u_int32_t)(src)\
74885                     << 25) & 0x02000000U)
74886 #define SYNTH1__PWD_LOBUF5G__MODIFY(dst, src) \
74887                     (dst) = ((dst) &\
74888                     ~0x02000000U) | (((u_int32_t)(src) <<\
74889                     25) & 0x02000000U)
74890 #define SYNTH1__PWD_LOBUF5G__VERIFY(src) \
74891                     (!((((u_int32_t)(src)\
74892                     << 25) & ~0x02000000U)))
74893 #define SYNTH1__PWD_LOBUF5G__SET(dst) \
74894                     (dst) = ((dst) &\
74895                     ~0x02000000U) | ((u_int32_t)(1) << 25)
74896 #define SYNTH1__PWD_LOBUF5G__CLR(dst) \
74897                     (dst) = ((dst) &\
74898                     ~0x02000000U) | ((u_int32_t)(0) << 25)
74899
74900 /* macros for field PWD_LOBUF2G */
74901 #define SYNTH1__PWD_LOBUF2G__SHIFT                                           26
74902 #define SYNTH1__PWD_LOBUF2G__WIDTH                                            1
74903 #define SYNTH1__PWD_LOBUF2G__MASK                                   0x04000000U
74904 #define SYNTH1__PWD_LOBUF2G__READ(src) (((u_int32_t)(src) & 0x04000000U) >> 26)
74905 #define SYNTH1__PWD_LOBUF2G__WRITE(src) \
74906                     (((u_int32_t)(src)\
74907                     << 26) & 0x04000000U)
74908 #define SYNTH1__PWD_LOBUF2G__MODIFY(dst, src) \
74909                     (dst) = ((dst) &\
74910                     ~0x04000000U) | (((u_int32_t)(src) <<\
74911                     26) & 0x04000000U)
74912 #define SYNTH1__PWD_LOBUF2G__VERIFY(src) \
74913                     (!((((u_int32_t)(src)\
74914                     << 26) & ~0x04000000U)))
74915 #define SYNTH1__PWD_LOBUF2G__SET(dst) \
74916                     (dst) = ((dst) &\
74917                     ~0x04000000U) | ((u_int32_t)(1) << 26)
74918 #define SYNTH1__PWD_LOBUF2G__CLR(dst) \
74919                     (dst) = ((dst) &\
74920                     ~0x04000000U) | ((u_int32_t)(0) << 26)
74921
74922 /* macros for field PWD_PRESC */
74923 #define SYNTH1__PWD_PRESC__SHIFT                                             27
74924 #define SYNTH1__PWD_PRESC__WIDTH                                              1
74925 #define SYNTH1__PWD_PRESC__MASK                                     0x08000000U
74926 #define SYNTH1__PWD_PRESC__READ(src)   (((u_int32_t)(src) & 0x08000000U) >> 27)
74927 #define SYNTH1__PWD_PRESC__WRITE(src)  (((u_int32_t)(src) << 27) & 0x08000000U)
74928 #define SYNTH1__PWD_PRESC__MODIFY(dst, src) \
74929                     (dst) = ((dst) &\
74930                     ~0x08000000U) | (((u_int32_t)(src) <<\
74931                     27) & 0x08000000U)
74932 #define SYNTH1__PWD_PRESC__VERIFY(src) \
74933                     (!((((u_int32_t)(src)\
74934                     << 27) & ~0x08000000U)))
74935 #define SYNTH1__PWD_PRESC__SET(dst) \
74936                     (dst) = ((dst) &\
74937                     ~0x08000000U) | ((u_int32_t)(1) << 27)
74938 #define SYNTH1__PWD_PRESC__CLR(dst) \
74939                     (dst) = ((dst) &\
74940                     ~0x08000000U) | ((u_int32_t)(0) << 27)
74941
74942 /* macros for field PWD_VCO */
74943 #define SYNTH1__PWD_VCO__SHIFT                                               28
74944 #define SYNTH1__PWD_VCO__WIDTH                                                1
74945 #define SYNTH1__PWD_VCO__MASK                                       0x10000000U
74946 #define SYNTH1__PWD_VCO__READ(src)     (((u_int32_t)(src) & 0x10000000U) >> 28)
74947 #define SYNTH1__PWD_VCO__WRITE(src)    (((u_int32_t)(src) << 28) & 0x10000000U)
74948 #define SYNTH1__PWD_VCO__MODIFY(dst, src) \
74949                     (dst) = ((dst) &\
74950                     ~0x10000000U) | (((u_int32_t)(src) <<\
74951                     28) & 0x10000000U)
74952 #define SYNTH1__PWD_VCO__VERIFY(src) \
74953                     (!((((u_int32_t)(src)\
74954                     << 28) & ~0x10000000U)))
74955 #define SYNTH1__PWD_VCO__SET(dst) \
74956                     (dst) = ((dst) &\
74957                     ~0x10000000U) | ((u_int32_t)(1) << 28)
74958 #define SYNTH1__PWD_VCO__CLR(dst) \
74959                     (dst) = ((dst) &\
74960                     ~0x10000000U) | ((u_int32_t)(0) << 28)
74961
74962 /* macros for field PWD_VCMON */
74963 #define SYNTH1__PWD_VCMON__SHIFT                                             29
74964 #define SYNTH1__PWD_VCMON__WIDTH                                              1
74965 #define SYNTH1__PWD_VCMON__MASK                                     0x20000000U
74966 #define SYNTH1__PWD_VCMON__READ(src)   (((u_int32_t)(src) & 0x20000000U) >> 29)
74967 #define SYNTH1__PWD_VCMON__WRITE(src)  (((u_int32_t)(src) << 29) & 0x20000000U)
74968 #define SYNTH1__PWD_VCMON__MODIFY(dst, src) \
74969                     (dst) = ((dst) &\
74970                     ~0x20000000U) | (((u_int32_t)(src) <<\
74971                     29) & 0x20000000U)
74972 #define SYNTH1__PWD_VCMON__VERIFY(src) \
74973                     (!((((u_int32_t)(src)\
74974                     << 29) & ~0x20000000U)))
74975 #define SYNTH1__PWD_VCMON__SET(dst) \
74976                     (dst) = ((dst) &\
74977                     ~0x20000000U) | ((u_int32_t)(1) << 29)
74978 #define SYNTH1__PWD_VCMON__CLR(dst) \
74979                     (dst) = ((dst) &\
74980                     ~0x20000000U) | ((u_int32_t)(0) << 29)
74981
74982 /* macros for field PWD_CP */
74983 #define SYNTH1__PWD_CP__SHIFT                                                30
74984 #define SYNTH1__PWD_CP__WIDTH                                                 1
74985 #define SYNTH1__PWD_CP__MASK                                        0x40000000U
74986 #define SYNTH1__PWD_CP__READ(src)      (((u_int32_t)(src) & 0x40000000U) >> 30)
74987 #define SYNTH1__PWD_CP__WRITE(src)     (((u_int32_t)(src) << 30) & 0x40000000U)
74988 #define SYNTH1__PWD_CP__MODIFY(dst, src) \
74989                     (dst) = ((dst) &\
74990                     ~0x40000000U) | (((u_int32_t)(src) <<\
74991                     30) & 0x40000000U)
74992 #define SYNTH1__PWD_CP__VERIFY(src) \
74993                     (!((((u_int32_t)(src)\
74994                     << 30) & ~0x40000000U)))
74995 #define SYNTH1__PWD_CP__SET(dst) \
74996                     (dst) = ((dst) &\
74997                     ~0x40000000U) | ((u_int32_t)(1) << 30)
74998 #define SYNTH1__PWD_CP__CLR(dst) \
74999                     (dst) = ((dst) &\
75000                     ~0x40000000U) | ((u_int32_t)(0) << 30)
75001
75002 /* macros for field PWD_BIAS */
75003 #define SYNTH1__PWD_BIAS__SHIFT                                              31
75004 #define SYNTH1__PWD_BIAS__WIDTH                                               1
75005 #define SYNTH1__PWD_BIAS__MASK                                      0x80000000U
75006 #define SYNTH1__PWD_BIAS__READ(src)    (((u_int32_t)(src) & 0x80000000U) >> 31)
75007 #define SYNTH1__PWD_BIAS__WRITE(src)   (((u_int32_t)(src) << 31) & 0x80000000U)
75008 #define SYNTH1__PWD_BIAS__MODIFY(dst, src) \
75009                     (dst) = ((dst) &\
75010                     ~0x80000000U) | (((u_int32_t)(src) <<\
75011                     31) & 0x80000000U)
75012 #define SYNTH1__PWD_BIAS__VERIFY(src) \
75013                     (!((((u_int32_t)(src)\
75014                     << 31) & ~0x80000000U)))
75015 #define SYNTH1__PWD_BIAS__SET(dst) \
75016                     (dst) = ((dst) &\
75017                     ~0x80000000U) | ((u_int32_t)(1) << 31)
75018 #define SYNTH1__PWD_BIAS__CLR(dst) \
75019                     (dst) = ((dst) &\
75020                     ~0x80000000U) | ((u_int32_t)(0) << 31)
75021 #define SYNTH1__TYPE                                                  u_int32_t
75022 #define SYNTH1__READ                                                0xffffffffU
75023 #define SYNTH1__WRITE                                               0xffffffffU
75024
75025 #endif /* __SYNTH1_MACRO__ */
75026
75027
75028 /* macros for radio65_reg_block.ch0_SYNTH1 */
75029 #define INST_RADIO65_REG_BLOCK__CH0_SYNTH1__NUM                               1
75030
75031 /* macros for BlueprintGlobalNameSpace::SYNTH2 */
75032 #ifndef __SYNTH2_MACRO__
75033 #define __SYNTH2_MACRO__
75034
75035 /* macros for field CAPRANGE3 */
75036 #define SYNTH2__CAPRANGE3__SHIFT                                              0
75037 #define SYNTH2__CAPRANGE3__WIDTH                                              4
75038 #define SYNTH2__CAPRANGE3__MASK                                     0x0000000fU
75039 #define SYNTH2__CAPRANGE3__READ(src)             (u_int32_t)(src) & 0x0000000fU
75040 #define SYNTH2__CAPRANGE3__WRITE(src)          ((u_int32_t)(src) & 0x0000000fU)
75041 #define SYNTH2__CAPRANGE3__MODIFY(dst, src) \
75042                     (dst) = ((dst) &\
75043                     ~0x0000000fU) | ((u_int32_t)(src) &\
75044                     0x0000000fU)
75045 #define SYNTH2__CAPRANGE3__VERIFY(src)   (!(((u_int32_t)(src) & ~0x0000000fU)))
75046
75047 /* macros for field CAPRANGE2 */
75048 #define SYNTH2__CAPRANGE2__SHIFT                                              4
75049 #define SYNTH2__CAPRANGE2__WIDTH                                              4
75050 #define SYNTH2__CAPRANGE2__MASK                                     0x000000f0U
75051 #define SYNTH2__CAPRANGE2__READ(src)    (((u_int32_t)(src) & 0x000000f0U) >> 4)
75052 #define SYNTH2__CAPRANGE2__WRITE(src)   (((u_int32_t)(src) << 4) & 0x000000f0U)
75053 #define SYNTH2__CAPRANGE2__MODIFY(dst, src) \
75054                     (dst) = ((dst) &\
75055                     ~0x000000f0U) | (((u_int32_t)(src) <<\
75056                     4) & 0x000000f0U)
75057 #define SYNTH2__CAPRANGE2__VERIFY(src) \
75058                     (!((((u_int32_t)(src)\
75059                     << 4) & ~0x000000f0U)))
75060
75061 /* macros for field CAPRANGE1 */
75062 #define SYNTH2__CAPRANGE1__SHIFT                                              8
75063 #define SYNTH2__CAPRANGE1__WIDTH                                              4
75064 #define SYNTH2__CAPRANGE1__MASK                                     0x00000f00U
75065 #define SYNTH2__CAPRANGE1__READ(src)    (((u_int32_t)(src) & 0x00000f00U) >> 8)
75066 #define SYNTH2__CAPRANGE1__WRITE(src)   (((u_int32_t)(src) << 8) & 0x00000f00U)
75067 #define SYNTH2__CAPRANGE1__MODIFY(dst, src) \
75068                     (dst) = ((dst) &\
75069                     ~0x00000f00U) | (((u_int32_t)(src) <<\
75070                     8) & 0x00000f00U)
75071 #define SYNTH2__CAPRANGE1__VERIFY(src) \
75072                     (!((((u_int32_t)(src)\
75073                     << 8) & ~0x00000f00U)))
75074
75075 /* macros for field LOOPLEAKCUR_INTN */
75076 #define SYNTH2__LOOPLEAKCUR_INTN__SHIFT                                      12
75077 #define SYNTH2__LOOPLEAKCUR_INTN__WIDTH                                       4
75078 #define SYNTH2__LOOPLEAKCUR_INTN__MASK                              0x0000f000U
75079 #define SYNTH2__LOOPLEAKCUR_INTN__READ(src) \
75080                     (((u_int32_t)(src)\
75081                     & 0x0000f000U) >> 12)
75082 #define SYNTH2__LOOPLEAKCUR_INTN__WRITE(src) \
75083                     (((u_int32_t)(src)\
75084                     << 12) & 0x0000f000U)
75085 #define SYNTH2__LOOPLEAKCUR_INTN__MODIFY(dst, src) \
75086                     (dst) = ((dst) &\
75087                     ~0x0000f000U) | (((u_int32_t)(src) <<\
75088                     12) & 0x0000f000U)
75089 #define SYNTH2__LOOPLEAKCUR_INTN__VERIFY(src) \
75090                     (!((((u_int32_t)(src)\
75091                     << 12) & ~0x0000f000U)))
75092
75093 /* macros for field CPLOWLK_INTN */
75094 #define SYNTH2__CPLOWLK_INTN__SHIFT                                          16
75095 #define SYNTH2__CPLOWLK_INTN__WIDTH                                           1
75096 #define SYNTH2__CPLOWLK_INTN__MASK                                  0x00010000U
75097 #define SYNTH2__CPLOWLK_INTN__READ(src) \
75098                     (((u_int32_t)(src)\
75099                     & 0x00010000U) >> 16)
75100 #define SYNTH2__CPLOWLK_INTN__WRITE(src) \
75101                     (((u_int32_t)(src)\
75102                     << 16) & 0x00010000U)
75103 #define SYNTH2__CPLOWLK_INTN__MODIFY(dst, src) \
75104                     (dst) = ((dst) &\
75105                     ~0x00010000U) | (((u_int32_t)(src) <<\
75106                     16) & 0x00010000U)
75107 #define SYNTH2__CPLOWLK_INTN__VERIFY(src) \
75108                     (!((((u_int32_t)(src)\
75109                     << 16) & ~0x00010000U)))
75110 #define SYNTH2__CPLOWLK_INTN__SET(dst) \
75111                     (dst) = ((dst) &\
75112                     ~0x00010000U) | ((u_int32_t)(1) << 16)
75113 #define SYNTH2__CPLOWLK_INTN__CLR(dst) \
75114                     (dst) = ((dst) &\
75115                     ~0x00010000U) | ((u_int32_t)(0) << 16)
75116
75117 /* macros for field CPSTEERING_EN_INTN */
75118 #define SYNTH2__CPSTEERING_EN_INTN__SHIFT                                    17
75119 #define SYNTH2__CPSTEERING_EN_INTN__WIDTH                                     1
75120 #define SYNTH2__CPSTEERING_EN_INTN__MASK                            0x00020000U
75121 #define SYNTH2__CPSTEERING_EN_INTN__READ(src) \
75122                     (((u_int32_t)(src)\
75123                     & 0x00020000U) >> 17)
75124 #define SYNTH2__CPSTEERING_EN_INTN__WRITE(src) \
75125                     (((u_int32_t)(src)\
75126                     << 17) & 0x00020000U)
75127 #define SYNTH2__CPSTEERING_EN_INTN__MODIFY(dst, src) \
75128                     (dst) = ((dst) &\
75129                     ~0x00020000U) | (((u_int32_t)(src) <<\
75130                     17) & 0x00020000U)
75131 #define SYNTH2__CPSTEERING_EN_INTN__VERIFY(src) \
75132                     (!((((u_int32_t)(src)\
75133                     << 17) & ~0x00020000U)))
75134 #define SYNTH2__CPSTEERING_EN_INTN__SET(dst) \
75135                     (dst) = ((dst) &\
75136                     ~0x00020000U) | ((u_int32_t)(1) << 17)
75137 #define SYNTH2__CPSTEERING_EN_INTN__CLR(dst) \
75138                     (dst) = ((dst) &\
75139                     ~0x00020000U) | ((u_int32_t)(0) << 17)
75140
75141 /* macros for field CPBIAS_INTN */
75142 #define SYNTH2__CPBIAS_INTN__SHIFT                                           18
75143 #define SYNTH2__CPBIAS_INTN__WIDTH                                            2
75144 #define SYNTH2__CPBIAS_INTN__MASK                                   0x000c0000U
75145 #define SYNTH2__CPBIAS_INTN__READ(src) (((u_int32_t)(src) & 0x000c0000U) >> 18)
75146 #define SYNTH2__CPBIAS_INTN__WRITE(src) \
75147                     (((u_int32_t)(src)\
75148                     << 18) & 0x000c0000U)
75149 #define SYNTH2__CPBIAS_INTN__MODIFY(dst, src) \
75150                     (dst) = ((dst) &\
75151                     ~0x000c0000U) | (((u_int32_t)(src) <<\
75152                     18) & 0x000c0000U)
75153 #define SYNTH2__CPBIAS_INTN__VERIFY(src) \
75154                     (!((((u_int32_t)(src)\
75155                     << 18) & ~0x000c0000U)))
75156
75157 /* macros for field VC_LOW_REF */
75158 #define SYNTH2__VC_LOW_REF__SHIFT                                            20
75159 #define SYNTH2__VC_LOW_REF__WIDTH                                             3
75160 #define SYNTH2__VC_LOW_REF__MASK                                    0x00700000U
75161 #define SYNTH2__VC_LOW_REF__READ(src)  (((u_int32_t)(src) & 0x00700000U) >> 20)
75162 #define SYNTH2__VC_LOW_REF__WRITE(src) (((u_int32_t)(src) << 20) & 0x00700000U)
75163 #define SYNTH2__VC_LOW_REF__MODIFY(dst, src) \
75164                     (dst) = ((dst) &\
75165                     ~0x00700000U) | (((u_int32_t)(src) <<\
75166                     20) & 0x00700000U)
75167 #define SYNTH2__VC_LOW_REF__VERIFY(src) \
75168                     (!((((u_int32_t)(src)\
75169                     << 20) & ~0x00700000U)))
75170
75171 /* macros for field VC_MID_REF */
75172 #define SYNTH2__VC_MID_REF__SHIFT                                            23
75173 #define SYNTH2__VC_MID_REF__WIDTH                                             3
75174 #define SYNTH2__VC_MID_REF__MASK                                    0x03800000U
75175 #define SYNTH2__VC_MID_REF__READ(src)  (((u_int32_t)(src) & 0x03800000U) >> 23)
75176 #define SYNTH2__VC_MID_REF__WRITE(src) (((u_int32_t)(src) << 23) & 0x03800000U)
75177 #define SYNTH2__VC_MID_REF__MODIFY(dst, src) \
75178                     (dst) = ((dst) &\
75179                     ~0x03800000U) | (((u_int32_t)(src) <<\
75180                     23) & 0x03800000U)
75181 #define SYNTH2__VC_MID_REF__VERIFY(src) \
75182                     (!((((u_int32_t)(src)\
75183                     << 23) & ~0x03800000U)))
75184
75185 /* macros for field VC_HI_REF */
75186 #define SYNTH2__VC_HI_REF__SHIFT                                             26
75187 #define SYNTH2__VC_HI_REF__WIDTH                                              3
75188 #define SYNTH2__VC_HI_REF__MASK                                     0x1c000000U
75189 #define SYNTH2__VC_HI_REF__READ(src)   (((u_int32_t)(src) & 0x1c000000U) >> 26)
75190 #define SYNTH2__VC_HI_REF__WRITE(src)  (((u_int32_t)(src) << 26) & 0x1c000000U)
75191 #define SYNTH2__VC_HI_REF__MODIFY(dst, src) \
75192                     (dst) = ((dst) &\
75193                     ~0x1c000000U) | (((u_int32_t)(src) <<\
75194                     26) & 0x1c000000U)
75195 #define SYNTH2__VC_HI_REF__VERIFY(src) \
75196                     (!((((u_int32_t)(src)\
75197                     << 26) & ~0x1c000000U)))
75198
75199 /* macros for field VC_CAL_REF */
75200 #define SYNTH2__VC_CAL_REF__SHIFT                                            29
75201 #define SYNTH2__VC_CAL_REF__WIDTH                                             3
75202 #define SYNTH2__VC_CAL_REF__MASK                                    0xe0000000U
75203 #define SYNTH2__VC_CAL_REF__READ(src)  (((u_int32_t)(src) & 0xe0000000U) >> 29)
75204 #define SYNTH2__VC_CAL_REF__WRITE(src) (((u_int32_t)(src) << 29) & 0xe0000000U)
75205 #define SYNTH2__VC_CAL_REF__MODIFY(dst, src) \
75206                     (dst) = ((dst) &\
75207                     ~0xe0000000U) | (((u_int32_t)(src) <<\
75208                     29) & 0xe0000000U)
75209 #define SYNTH2__VC_CAL_REF__VERIFY(src) \
75210                     (!((((u_int32_t)(src)\
75211                     << 29) & ~0xe0000000U)))
75212 #define SYNTH2__TYPE                                                  u_int32_t
75213 #define SYNTH2__READ                                                0xffffffffU
75214 #define SYNTH2__WRITE                                               0xffffffffU
75215
75216 #endif /* __SYNTH2_MACRO__ */
75217
75218
75219 /* macros for radio65_reg_block.ch0_SYNTH2 */
75220 #define INST_RADIO65_REG_BLOCK__CH0_SYNTH2__NUM                               1
75221
75222 /* macros for BlueprintGlobalNameSpace::SYNTH3 */
75223 #ifndef __SYNTH3_MACRO__
75224 #define __SYNTH3_MACRO__
75225
75226 /* macros for field WAIT_VC_CHECK */
75227 #define SYNTH3__WAIT_VC_CHECK__SHIFT                                          0
75228 #define SYNTH3__WAIT_VC_CHECK__WIDTH                                          6
75229 #define SYNTH3__WAIT_VC_CHECK__MASK                                 0x0000003fU
75230 #define SYNTH3__WAIT_VC_CHECK__READ(src)         (u_int32_t)(src) & 0x0000003fU
75231 #define SYNTH3__WAIT_VC_CHECK__WRITE(src)      ((u_int32_t)(src) & 0x0000003fU)
75232 #define SYNTH3__WAIT_VC_CHECK__MODIFY(dst, src) \
75233                     (dst) = ((dst) &\
75234                     ~0x0000003fU) | ((u_int32_t)(src) &\
75235                     0x0000003fU)
75236 #define SYNTH3__WAIT_VC_CHECK__VERIFY(src) \
75237                     (!(((u_int32_t)(src)\
75238                     & ~0x0000003fU)))
75239
75240 /* macros for field WAIT_CAL_LIN */
75241 #define SYNTH3__WAIT_CAL_LIN__SHIFT                                           6
75242 #define SYNTH3__WAIT_CAL_LIN__WIDTH                                           6
75243 #define SYNTH3__WAIT_CAL_LIN__MASK                                  0x00000fc0U
75244 #define SYNTH3__WAIT_CAL_LIN__READ(src) (((u_int32_t)(src) & 0x00000fc0U) >> 6)
75245 #define SYNTH3__WAIT_CAL_LIN__WRITE(src) \
75246                     (((u_int32_t)(src)\
75247                     << 6) & 0x00000fc0U)
75248 #define SYNTH3__WAIT_CAL_LIN__MODIFY(dst, src) \
75249                     (dst) = ((dst) &\
75250                     ~0x00000fc0U) | (((u_int32_t)(src) <<\
75251                     6) & 0x00000fc0U)
75252 #define SYNTH3__WAIT_CAL_LIN__VERIFY(src) \
75253                     (!((((u_int32_t)(src)\
75254                     << 6) & ~0x00000fc0U)))
75255
75256 /* macros for field WAIT_CAL_BIN */
75257 #define SYNTH3__WAIT_CAL_BIN__SHIFT                                          12
75258 #define SYNTH3__WAIT_CAL_BIN__WIDTH                                           6
75259 #define SYNTH3__WAIT_CAL_BIN__MASK                                  0x0003f000U
75260 #define SYNTH3__WAIT_CAL_BIN__READ(src) \
75261                     (((u_int32_t)(src)\
75262                     & 0x0003f000U) >> 12)
75263 #define SYNTH3__WAIT_CAL_BIN__WRITE(src) \
75264                     (((u_int32_t)(src)\
75265                     << 12) & 0x0003f000U)
75266 #define SYNTH3__WAIT_CAL_BIN__MODIFY(dst, src) \
75267                     (dst) = ((dst) &\
75268                     ~0x0003f000U) | (((u_int32_t)(src) <<\
75269                     12) & 0x0003f000U)
75270 #define SYNTH3__WAIT_CAL_BIN__VERIFY(src) \
75271                     (!((((u_int32_t)(src)\
75272                     << 12) & ~0x0003f000U)))
75273
75274 /* macros for field WAIT_PWRUP */
75275 #define SYNTH3__WAIT_PWRUP__SHIFT                                            18
75276 #define SYNTH3__WAIT_PWRUP__WIDTH                                             6
75277 #define SYNTH3__WAIT_PWRUP__MASK                                    0x00fc0000U
75278 #define SYNTH3__WAIT_PWRUP__READ(src)  (((u_int32_t)(src) & 0x00fc0000U) >> 18)
75279 #define SYNTH3__WAIT_PWRUP__WRITE(src) (((u_int32_t)(src) << 18) & 0x00fc0000U)
75280 #define SYNTH3__WAIT_PWRUP__MODIFY(dst, src) \
75281                     (dst) = ((dst) &\
75282                     ~0x00fc0000U) | (((u_int32_t)(src) <<\
75283                     18) & 0x00fc0000U)
75284 #define SYNTH3__WAIT_PWRUP__VERIFY(src) \
75285                     (!((((u_int32_t)(src)\
75286                     << 18) & ~0x00fc0000U)))
75287
75288 /* macros for field WAIT_SHORTR_PWRUP */
75289 #define SYNTH3__WAIT_SHORTR_PWRUP__SHIFT                                     24
75290 #define SYNTH3__WAIT_SHORTR_PWRUP__WIDTH                                      6
75291 #define SYNTH3__WAIT_SHORTR_PWRUP__MASK                             0x3f000000U
75292 #define SYNTH3__WAIT_SHORTR_PWRUP__READ(src) \
75293                     (((u_int32_t)(src)\
75294                     & 0x3f000000U) >> 24)
75295 #define SYNTH3__WAIT_SHORTR_PWRUP__WRITE(src) \
75296                     (((u_int32_t)(src)\
75297                     << 24) & 0x3f000000U)
75298 #define SYNTH3__WAIT_SHORTR_PWRUP__MODIFY(dst, src) \
75299                     (dst) = ((dst) &\
75300                     ~0x3f000000U) | (((u_int32_t)(src) <<\
75301                     24) & 0x3f000000U)
75302 #define SYNTH3__WAIT_SHORTR_PWRUP__VERIFY(src) \
75303                     (!((((u_int32_t)(src)\
75304                     << 24) & ~0x3f000000U)))
75305
75306 /* macros for field SEL_CLK_DIV2 */
75307 #define SYNTH3__SEL_CLK_DIV2__SHIFT                                          30
75308 #define SYNTH3__SEL_CLK_DIV2__WIDTH                                           1
75309 #define SYNTH3__SEL_CLK_DIV2__MASK                                  0x40000000U
75310 #define SYNTH3__SEL_CLK_DIV2__READ(src) \
75311                     (((u_int32_t)(src)\
75312                     & 0x40000000U) >> 30)
75313 #define SYNTH3__SEL_CLK_DIV2__WRITE(src) \
75314                     (((u_int32_t)(src)\
75315                     << 30) & 0x40000000U)
75316 #define SYNTH3__SEL_CLK_DIV2__MODIFY(dst, src) \
75317                     (dst) = ((dst) &\
75318                     ~0x40000000U) | (((u_int32_t)(src) <<\
75319                     30) & 0x40000000U)
75320 #define SYNTH3__SEL_CLK_DIV2__VERIFY(src) \
75321                     (!((((u_int32_t)(src)\
75322                     << 30) & ~0x40000000U)))
75323 #define SYNTH3__SEL_CLK_DIV2__SET(dst) \
75324                     (dst) = ((dst) &\
75325                     ~0x40000000U) | ((u_int32_t)(1) << 30)
75326 #define SYNTH3__SEL_CLK_DIV2__CLR(dst) \
75327                     (dst) = ((dst) &\
75328                     ~0x40000000U) | ((u_int32_t)(0) << 30)
75329
75330 /* macros for field DIS_CLK_XTAL */
75331 #define SYNTH3__DIS_CLK_XTAL__SHIFT                                          31
75332 #define SYNTH3__DIS_CLK_XTAL__WIDTH                                           1
75333 #define SYNTH3__DIS_CLK_XTAL__MASK                                  0x80000000U
75334 #define SYNTH3__DIS_CLK_XTAL__READ(src) \
75335                     (((u_int32_t)(src)\
75336                     & 0x80000000U) >> 31)
75337 #define SYNTH3__DIS_CLK_XTAL__WRITE(src) \
75338                     (((u_int32_t)(src)\
75339                     << 31) & 0x80000000U)
75340 #define SYNTH3__DIS_CLK_XTAL__MODIFY(dst, src) \
75341                     (dst) = ((dst) &\
75342                     ~0x80000000U) | (((u_int32_t)(src) <<\
75343                     31) & 0x80000000U)
75344 #define SYNTH3__DIS_CLK_XTAL__VERIFY(src) \
75345                     (!((((u_int32_t)(src)\
75346                     << 31) & ~0x80000000U)))
75347 #define SYNTH3__DIS_CLK_XTAL__SET(dst) \
75348                     (dst) = ((dst) &\
75349                     ~0x80000000U) | ((u_int32_t)(1) << 31)
75350 #define SYNTH3__DIS_CLK_XTAL__CLR(dst) \
75351                     (dst) = ((dst) &\
75352                     ~0x80000000U) | ((u_int32_t)(0) << 31)
75353 #define SYNTH3__TYPE                                                  u_int32_t
75354 #define SYNTH3__READ                                                0xffffffffU
75355 #define SYNTH3__WRITE                                               0xffffffffU
75356
75357 #endif /* __SYNTH3_MACRO__ */
75358
75359
75360 /* macros for radio65_reg_block.ch0_SYNTH3 */
75361 #define INST_RADIO65_REG_BLOCK__CH0_SYNTH3__NUM                               1
75362
75363 /* macros for BlueprintGlobalNameSpace::SYNTH4 */
75364 #ifndef __SYNTH4_MACRO__
75365 #define __SYNTH4_MACRO__
75366
75367 /* macros for field PS_SINGLE_PULSE */
75368 #define SYNTH4__PS_SINGLE_PULSE__SHIFT                                        0
75369 #define SYNTH4__PS_SINGLE_PULSE__WIDTH                                        1
75370 #define SYNTH4__PS_SINGLE_PULSE__MASK                               0x00000001U
75371 #define SYNTH4__PS_SINGLE_PULSE__READ(src)       (u_int32_t)(src) & 0x00000001U
75372 #define SYNTH4__PS_SINGLE_PULSE__WRITE(src)    ((u_int32_t)(src) & 0x00000001U)
75373 #define SYNTH4__PS_SINGLE_PULSE__MODIFY(dst, src) \
75374                     (dst) = ((dst) &\
75375                     ~0x00000001U) | ((u_int32_t)(src) &\
75376                     0x00000001U)
75377 #define SYNTH4__PS_SINGLE_PULSE__VERIFY(src) \
75378                     (!(((u_int32_t)(src)\
75379                     & ~0x00000001U)))
75380 #define SYNTH4__PS_SINGLE_PULSE__SET(dst) \
75381                     (dst) = ((dst) &\
75382                     ~0x00000001U) | (u_int32_t)(1)
75383 #define SYNTH4__PS_SINGLE_PULSE__CLR(dst) \
75384                     (dst) = ((dst) &\
75385                     ~0x00000001U) | (u_int32_t)(0)
75386
75387 /* macros for field LONGSHIFTSEL */
75388 #define SYNTH4__LONGSHIFTSEL__SHIFT                                           1
75389 #define SYNTH4__LONGSHIFTSEL__WIDTH                                           1
75390 #define SYNTH4__LONGSHIFTSEL__MASK                                  0x00000002U
75391 #define SYNTH4__LONGSHIFTSEL__READ(src) (((u_int32_t)(src) & 0x00000002U) >> 1)
75392 #define SYNTH4__LONGSHIFTSEL__WRITE(src) \
75393                     (((u_int32_t)(src)\
75394                     << 1) & 0x00000002U)
75395 #define SYNTH4__LONGSHIFTSEL__MODIFY(dst, src) \
75396                     (dst) = ((dst) &\
75397                     ~0x00000002U) | (((u_int32_t)(src) <<\
75398                     1) & 0x00000002U)
75399 #define SYNTH4__LONGSHIFTSEL__VERIFY(src) \
75400                     (!((((u_int32_t)(src)\
75401                     << 1) & ~0x00000002U)))
75402 #define SYNTH4__LONGSHIFTSEL__SET(dst) \
75403                     (dst) = ((dst) &\
75404                     ~0x00000002U) | ((u_int32_t)(1) << 1)
75405 #define SYNTH4__LONGSHIFTSEL__CLR(dst) \
75406                     (dst) = ((dst) &\
75407                     ~0x00000002U) | ((u_int32_t)(0) << 1)
75408
75409 /* macros for field LOBUF5GTUNE_OVR */
75410 #define SYNTH4__LOBUF5GTUNE_OVR__SHIFT                                        2
75411 #define SYNTH4__LOBUF5GTUNE_OVR__WIDTH                                        2
75412 #define SYNTH4__LOBUF5GTUNE_OVR__MASK                               0x0000000cU
75413 #define SYNTH4__LOBUF5GTUNE_OVR__READ(src) \
75414                     (((u_int32_t)(src)\
75415                     & 0x0000000cU) >> 2)
75416 #define SYNTH4__LOBUF5GTUNE_OVR__WRITE(src) \
75417                     (((u_int32_t)(src)\
75418                     << 2) & 0x0000000cU)
75419 #define SYNTH4__LOBUF5GTUNE_OVR__MODIFY(dst, src) \
75420                     (dst) = ((dst) &\
75421                     ~0x0000000cU) | (((u_int32_t)(src) <<\
75422                     2) & 0x0000000cU)
75423 #define SYNTH4__LOBUF5GTUNE_OVR__VERIFY(src) \
75424                     (!((((u_int32_t)(src)\
75425                     << 2) & ~0x0000000cU)))
75426
75427 /* macros for field FORCE_LOBUF5GTUNE */
75428 #define SYNTH4__FORCE_LOBUF5GTUNE__SHIFT                                      4
75429 #define SYNTH4__FORCE_LOBUF5GTUNE__WIDTH                                      1
75430 #define SYNTH4__FORCE_LOBUF5GTUNE__MASK                             0x00000010U
75431 #define SYNTH4__FORCE_LOBUF5GTUNE__READ(src) \
75432                     (((u_int32_t)(src)\
75433                     & 0x00000010U) >> 4)
75434 #define SYNTH4__FORCE_LOBUF5GTUNE__WRITE(src) \
75435                     (((u_int32_t)(src)\
75436                     << 4) & 0x00000010U)
75437 #define SYNTH4__FORCE_LOBUF5GTUNE__MODIFY(dst, src) \
75438                     (dst) = ((dst) &\
75439                     ~0x00000010U) | (((u_int32_t)(src) <<\
75440                     4) & 0x00000010U)
75441 #define SYNTH4__FORCE_LOBUF5GTUNE__VERIFY(src) \
75442                     (!((((u_int32_t)(src)\
75443                     << 4) & ~0x00000010U)))
75444 #define SYNTH4__FORCE_LOBUF5GTUNE__SET(dst) \
75445                     (dst) = ((dst) &\
75446                     ~0x00000010U) | ((u_int32_t)(1) << 4)
75447 #define SYNTH4__FORCE_LOBUF5GTUNE__CLR(dst) \
75448                     (dst) = ((dst) &\
75449                     ~0x00000010U) | ((u_int32_t)(0) << 4)
75450
75451 /* macros for field PSCOUNT_FBSEL */
75452 #define SYNTH4__PSCOUNT_FBSEL__SHIFT                                          5
75453 #define SYNTH4__PSCOUNT_FBSEL__WIDTH                                          1
75454 #define SYNTH4__PSCOUNT_FBSEL__MASK                                 0x00000020U
75455 #define SYNTH4__PSCOUNT_FBSEL__READ(src) \
75456                     (((u_int32_t)(src)\
75457                     & 0x00000020U) >> 5)
75458 #define SYNTH4__PSCOUNT_FBSEL__WRITE(src) \
75459                     (((u_int32_t)(src)\
75460                     << 5) & 0x00000020U)
75461 #define SYNTH4__PSCOUNT_FBSEL__MODIFY(dst, src) \
75462                     (dst) = ((dst) &\
75463                     ~0x00000020U) | (((u_int32_t)(src) <<\
75464                     5) & 0x00000020U)
75465 #define SYNTH4__PSCOUNT_FBSEL__VERIFY(src) \
75466                     (!((((u_int32_t)(src)\
75467                     << 5) & ~0x00000020U)))
75468 #define SYNTH4__PSCOUNT_FBSEL__SET(dst) \
75469                     (dst) = ((dst) &\
75470                     ~0x00000020U) | ((u_int32_t)(1) << 5)
75471 #define SYNTH4__PSCOUNT_FBSEL__CLR(dst) \
75472                     (dst) = ((dst) &\
75473                     ~0x00000020U) | ((u_int32_t)(0) << 5)
75474
75475 /* macros for field SDM_DITHER1 */
75476 #define SYNTH4__SDM_DITHER1__SHIFT                                            6
75477 #define SYNTH4__SDM_DITHER1__WIDTH                                            2
75478 #define SYNTH4__SDM_DITHER1__MASK                                   0x000000c0U
75479 #define SYNTH4__SDM_DITHER1__READ(src)  (((u_int32_t)(src) & 0x000000c0U) >> 6)
75480 #define SYNTH4__SDM_DITHER1__WRITE(src) (((u_int32_t)(src) << 6) & 0x000000c0U)
75481 #define SYNTH4__SDM_DITHER1__MODIFY(dst, src) \
75482                     (dst) = ((dst) &\
75483                     ~0x000000c0U) | (((u_int32_t)(src) <<\
75484                     6) & 0x000000c0U)
75485 #define SYNTH4__SDM_DITHER1__VERIFY(src) \
75486                     (!((((u_int32_t)(src)\
75487                     << 6) & ~0x000000c0U)))
75488
75489 /* macros for field SDM_MODE */
75490 #define SYNTH4__SDM_MODE__SHIFT                                               8
75491 #define SYNTH4__SDM_MODE__WIDTH                                               1
75492 #define SYNTH4__SDM_MODE__MASK                                      0x00000100U
75493 #define SYNTH4__SDM_MODE__READ(src)     (((u_int32_t)(src) & 0x00000100U) >> 8)
75494 #define SYNTH4__SDM_MODE__WRITE(src)    (((u_int32_t)(src) << 8) & 0x00000100U)
75495 #define SYNTH4__SDM_MODE__MODIFY(dst, src) \
75496                     (dst) = ((dst) &\
75497                     ~0x00000100U) | (((u_int32_t)(src) <<\
75498                     8) & 0x00000100U)
75499 #define SYNTH4__SDM_MODE__VERIFY(src) \
75500                     (!((((u_int32_t)(src)\
75501                     << 8) & ~0x00000100U)))
75502 #define SYNTH4__SDM_MODE__SET(dst) \
75503                     (dst) = ((dst) &\
75504                     ~0x00000100U) | ((u_int32_t)(1) << 8)
75505 #define SYNTH4__SDM_MODE__CLR(dst) \
75506                     (dst) = ((dst) &\
75507                     ~0x00000100U) | ((u_int32_t)(0) << 8)
75508
75509 /* macros for field SDM_DISABLE */
75510 #define SYNTH4__SDM_DISABLE__SHIFT                                            9
75511 #define SYNTH4__SDM_DISABLE__WIDTH                                            1
75512 #define SYNTH4__SDM_DISABLE__MASK                                   0x00000200U
75513 #define SYNTH4__SDM_DISABLE__READ(src)  (((u_int32_t)(src) & 0x00000200U) >> 9)
75514 #define SYNTH4__SDM_DISABLE__WRITE(src) (((u_int32_t)(src) << 9) & 0x00000200U)
75515 #define SYNTH4__SDM_DISABLE__MODIFY(dst, src) \
75516                     (dst) = ((dst) &\
75517                     ~0x00000200U) | (((u_int32_t)(src) <<\
75518                     9) & 0x00000200U)
75519 #define SYNTH4__SDM_DISABLE__VERIFY(src) \
75520                     (!((((u_int32_t)(src)\
75521                     << 9) & ~0x00000200U)))
75522 #define SYNTH4__SDM_DISABLE__SET(dst) \
75523                     (dst) = ((dst) &\
75524                     ~0x00000200U) | ((u_int32_t)(1) << 9)
75525 #define SYNTH4__SDM_DISABLE__CLR(dst) \
75526                     (dst) = ((dst) &\
75527                     ~0x00000200U) | ((u_int32_t)(0) << 9)
75528
75529 /* macros for field RESET_PRESC */
75530 #define SYNTH4__RESET_PRESC__SHIFT                                           10
75531 #define SYNTH4__RESET_PRESC__WIDTH                                            1
75532 #define SYNTH4__RESET_PRESC__MASK                                   0x00000400U
75533 #define SYNTH4__RESET_PRESC__READ(src) (((u_int32_t)(src) & 0x00000400U) >> 10)
75534 #define SYNTH4__RESET_PRESC__WRITE(src) \
75535                     (((u_int32_t)(src)\
75536                     << 10) & 0x00000400U)
75537 #define SYNTH4__RESET_PRESC__MODIFY(dst, src) \
75538                     (dst) = ((dst) &\
75539                     ~0x00000400U) | (((u_int32_t)(src) <<\
75540                     10) & 0x00000400U)
75541 #define SYNTH4__RESET_PRESC__VERIFY(src) \
75542                     (!((((u_int32_t)(src)\
75543                     << 10) & ~0x00000400U)))
75544 #define SYNTH4__RESET_PRESC__SET(dst) \
75545                     (dst) = ((dst) &\
75546                     ~0x00000400U) | ((u_int32_t)(1) << 10)
75547 #define SYNTH4__RESET_PRESC__CLR(dst) \
75548                     (dst) = ((dst) &\
75549                     ~0x00000400U) | ((u_int32_t)(0) << 10)
75550
75551 /* macros for field PRESCSEL */
75552 #define SYNTH4__PRESCSEL__SHIFT                                              11
75553 #define SYNTH4__PRESCSEL__WIDTH                                               2
75554 #define SYNTH4__PRESCSEL__MASK                                      0x00001800U
75555 #define SYNTH4__PRESCSEL__READ(src)    (((u_int32_t)(src) & 0x00001800U) >> 11)
75556 #define SYNTH4__PRESCSEL__WRITE(src)   (((u_int32_t)(src) << 11) & 0x00001800U)
75557 #define SYNTH4__PRESCSEL__MODIFY(dst, src) \
75558                     (dst) = ((dst) &\
75559                     ~0x00001800U) | (((u_int32_t)(src) <<\
75560                     11) & 0x00001800U)
75561 #define SYNTH4__PRESCSEL__VERIFY(src) \
75562                     (!((((u_int32_t)(src)\
75563                     << 11) & ~0x00001800U)))
75564
75565 /* macros for field PFD_DISABLE */
75566 #define SYNTH4__PFD_DISABLE__SHIFT                                           13
75567 #define SYNTH4__PFD_DISABLE__WIDTH                                            1
75568 #define SYNTH4__PFD_DISABLE__MASK                                   0x00002000U
75569 #define SYNTH4__PFD_DISABLE__READ(src) (((u_int32_t)(src) & 0x00002000U) >> 13)
75570 #define SYNTH4__PFD_DISABLE__WRITE(src) \
75571                     (((u_int32_t)(src)\
75572                     << 13) & 0x00002000U)
75573 #define SYNTH4__PFD_DISABLE__MODIFY(dst, src) \
75574                     (dst) = ((dst) &\
75575                     ~0x00002000U) | (((u_int32_t)(src) <<\
75576                     13) & 0x00002000U)
75577 #define SYNTH4__PFD_DISABLE__VERIFY(src) \
75578                     (!((((u_int32_t)(src)\
75579                     << 13) & ~0x00002000U)))
75580 #define SYNTH4__PFD_DISABLE__SET(dst) \
75581                     (dst) = ((dst) &\
75582                     ~0x00002000U) | ((u_int32_t)(1) << 13)
75583 #define SYNTH4__PFD_DISABLE__CLR(dst) \
75584                     (dst) = ((dst) &\
75585                     ~0x00002000U) | ((u_int32_t)(0) << 13)
75586
75587 /* macros for field PFDDELAY_FRACN */
75588 #define SYNTH4__PFDDELAY_FRACN__SHIFT                                        14
75589 #define SYNTH4__PFDDELAY_FRACN__WIDTH                                         1
75590 #define SYNTH4__PFDDELAY_FRACN__MASK                                0x00004000U
75591 #define SYNTH4__PFDDELAY_FRACN__READ(src) \
75592                     (((u_int32_t)(src)\
75593                     & 0x00004000U) >> 14)
75594 #define SYNTH4__PFDDELAY_FRACN__WRITE(src) \
75595                     (((u_int32_t)(src)\
75596                     << 14) & 0x00004000U)
75597 #define SYNTH4__PFDDELAY_FRACN__MODIFY(dst, src) \
75598                     (dst) = ((dst) &\
75599                     ~0x00004000U) | (((u_int32_t)(src) <<\
75600                     14) & 0x00004000U)
75601 #define SYNTH4__PFDDELAY_FRACN__VERIFY(src) \
75602                     (!((((u_int32_t)(src)\
75603                     << 14) & ~0x00004000U)))
75604 #define SYNTH4__PFDDELAY_FRACN__SET(dst) \
75605                     (dst) = ((dst) &\
75606                     ~0x00004000U) | ((u_int32_t)(1) << 14)
75607 #define SYNTH4__PFDDELAY_FRACN__CLR(dst) \
75608                     (dst) = ((dst) &\
75609                     ~0x00004000U) | ((u_int32_t)(0) << 14)
75610
75611 /* macros for field FORCE_LO_ON */
75612 #define SYNTH4__FORCE_LO_ON__SHIFT                                           15
75613 #define SYNTH4__FORCE_LO_ON__WIDTH                                            1
75614 #define SYNTH4__FORCE_LO_ON__MASK                                   0x00008000U
75615 #define SYNTH4__FORCE_LO_ON__READ(src) (((u_int32_t)(src) & 0x00008000U) >> 15)
75616 #define SYNTH4__FORCE_LO_ON__WRITE(src) \
75617                     (((u_int32_t)(src)\
75618                     << 15) & 0x00008000U)
75619 #define SYNTH4__FORCE_LO_ON__MODIFY(dst, src) \
75620                     (dst) = ((dst) &\
75621                     ~0x00008000U) | (((u_int32_t)(src) <<\
75622                     15) & 0x00008000U)
75623 #define SYNTH4__FORCE_LO_ON__VERIFY(src) \
75624                     (!((((u_int32_t)(src)\
75625                     << 15) & ~0x00008000U)))
75626 #define SYNTH4__FORCE_LO_ON__SET(dst) \
75627                     (dst) = ((dst) &\
75628                     ~0x00008000U) | ((u_int32_t)(1) << 15)
75629 #define SYNTH4__FORCE_LO_ON__CLR(dst) \
75630                     (dst) = ((dst) &\
75631                     ~0x00008000U) | ((u_int32_t)(0) << 15)
75632
75633 /* macros for field CLKXTAL_EDGE_SEL */
75634 #define SYNTH4__CLKXTAL_EDGE_SEL__SHIFT                                      16
75635 #define SYNTH4__CLKXTAL_EDGE_SEL__WIDTH                                       1
75636 #define SYNTH4__CLKXTAL_EDGE_SEL__MASK                              0x00010000U
75637 #define SYNTH4__CLKXTAL_EDGE_SEL__READ(src) \
75638                     (((u_int32_t)(src)\
75639                     & 0x00010000U) >> 16)
75640 #define SYNTH4__CLKXTAL_EDGE_SEL__WRITE(src) \
75641                     (((u_int32_t)(src)\
75642                     << 16) & 0x00010000U)
75643 #define SYNTH4__CLKXTAL_EDGE_SEL__MODIFY(dst, src) \
75644                     (dst) = ((dst) &\
75645                     ~0x00010000U) | (((u_int32_t)(src) <<\
75646                     16) & 0x00010000U)
75647 #define SYNTH4__CLKXTAL_EDGE_SEL__VERIFY(src) \
75648                     (!((((u_int32_t)(src)\
75649                     << 16) & ~0x00010000U)))
75650 #define SYNTH4__CLKXTAL_EDGE_SEL__SET(dst) \
75651                     (dst) = ((dst) &\
75652                     ~0x00010000U) | ((u_int32_t)(1) << 16)
75653 #define SYNTH4__CLKXTAL_EDGE_SEL__CLR(dst) \
75654                     (dst) = ((dst) &\
75655                     ~0x00010000U) | ((u_int32_t)(0) << 16)
75656
75657 /* macros for field VCOCAPPULLUP */
75658 #define SYNTH4__VCOCAPPULLUP__SHIFT                                          17
75659 #define SYNTH4__VCOCAPPULLUP__WIDTH                                           1
75660 #define SYNTH4__VCOCAPPULLUP__MASK                                  0x00020000U
75661 #define SYNTH4__VCOCAPPULLUP__READ(src) \
75662                     (((u_int32_t)(src)\
75663                     & 0x00020000U) >> 17)
75664 #define SYNTH4__VCOCAPPULLUP__WRITE(src) \
75665                     (((u_int32_t)(src)\
75666                     << 17) & 0x00020000U)
75667 #define SYNTH4__VCOCAPPULLUP__MODIFY(dst, src) \
75668                     (dst) = ((dst) &\
75669                     ~0x00020000U) | (((u_int32_t)(src) <<\
75670                     17) & 0x00020000U)
75671 #define SYNTH4__VCOCAPPULLUP__VERIFY(src) \
75672                     (!((((u_int32_t)(src)\
75673                     << 17) & ~0x00020000U)))
75674 #define SYNTH4__VCOCAPPULLUP__SET(dst) \
75675                     (dst) = ((dst) &\
75676                     ~0x00020000U) | ((u_int32_t)(1) << 17)
75677 #define SYNTH4__VCOCAPPULLUP__CLR(dst) \
75678                     (dst) = ((dst) &\
75679                     ~0x00020000U) | ((u_int32_t)(0) << 17)
75680
75681 /* macros for field VCOCAP_OVR */
75682 #define SYNTH4__VCOCAP_OVR__SHIFT                                            18
75683 #define SYNTH4__VCOCAP_OVR__WIDTH                                             8
75684 #define SYNTH4__VCOCAP_OVR__MASK                                    0x03fc0000U
75685 #define SYNTH4__VCOCAP_OVR__READ(src)  (((u_int32_t)(src) & 0x03fc0000U) >> 18)
75686 #define SYNTH4__VCOCAP_OVR__WRITE(src) (((u_int32_t)(src) << 18) & 0x03fc0000U)
75687 #define SYNTH4__VCOCAP_OVR__MODIFY(dst, src) \
75688                     (dst) = ((dst) &\
75689                     ~0x03fc0000U) | (((u_int32_t)(src) <<\
75690                     18) & 0x03fc0000U)
75691 #define SYNTH4__VCOCAP_OVR__VERIFY(src) \
75692                     (!((((u_int32_t)(src)\
75693                     << 18) & ~0x03fc0000U)))
75694
75695 /* macros for field FORCE_VCOCAP */
75696 #define SYNTH4__FORCE_VCOCAP__SHIFT                                          26
75697 #define SYNTH4__FORCE_VCOCAP__WIDTH                                           1
75698 #define SYNTH4__FORCE_VCOCAP__MASK                                  0x04000000U
75699 #define SYNTH4__FORCE_VCOCAP__READ(src) \
75700                     (((u_int32_t)(src)\
75701                     & 0x04000000U) >> 26)
75702 #define SYNTH4__FORCE_VCOCAP__WRITE(src) \
75703                     (((u_int32_t)(src)\
75704                     << 26) & 0x04000000U)
75705 #define SYNTH4__FORCE_VCOCAP__MODIFY(dst, src) \
75706                     (dst) = ((dst) &\
75707                     ~0x04000000U) | (((u_int32_t)(src) <<\
75708                     26) & 0x04000000U)
75709 #define SYNTH4__FORCE_VCOCAP__VERIFY(src) \
75710                     (!((((u_int32_t)(src)\
75711                     << 26) & ~0x04000000U)))
75712 #define SYNTH4__FORCE_VCOCAP__SET(dst) \
75713                     (dst) = ((dst) &\
75714                     ~0x04000000U) | ((u_int32_t)(1) << 26)
75715 #define SYNTH4__FORCE_VCOCAP__CLR(dst) \
75716                     (dst) = ((dst) &\
75717                     ~0x04000000U) | ((u_int32_t)(0) << 26)
75718
75719 /* macros for field FORCE_PINVC */
75720 #define SYNTH4__FORCE_PINVC__SHIFT                                           27
75721 #define SYNTH4__FORCE_PINVC__WIDTH                                            1
75722 #define SYNTH4__FORCE_PINVC__MASK                                   0x08000000U
75723 #define SYNTH4__FORCE_PINVC__READ(src) (((u_int32_t)(src) & 0x08000000U) >> 27)
75724 #define SYNTH4__FORCE_PINVC__WRITE(src) \
75725                     (((u_int32_t)(src)\
75726                     << 27) & 0x08000000U)
75727 #define SYNTH4__FORCE_PINVC__MODIFY(dst, src) \
75728                     (dst) = ((dst) &\
75729                     ~0x08000000U) | (((u_int32_t)(src) <<\
75730                     27) & 0x08000000U)
75731 #define SYNTH4__FORCE_PINVC__VERIFY(src) \
75732                     (!((((u_int32_t)(src)\
75733                     << 27) & ~0x08000000U)))
75734 #define SYNTH4__FORCE_PINVC__SET(dst) \
75735                     (dst) = ((dst) &\
75736                     ~0x08000000U) | ((u_int32_t)(1) << 27)
75737 #define SYNTH4__FORCE_PINVC__CLR(dst) \
75738                     (dst) = ((dst) &\
75739                     ~0x08000000U) | ((u_int32_t)(0) << 27)
75740
75741 /* macros for field SHORTR_UNTIL_LOCKED */
75742 #define SYNTH4__SHORTR_UNTIL_LOCKED__SHIFT                                   28
75743 #define SYNTH4__SHORTR_UNTIL_LOCKED__WIDTH                                    1
75744 #define SYNTH4__SHORTR_UNTIL_LOCKED__MASK                           0x10000000U
75745 #define SYNTH4__SHORTR_UNTIL_LOCKED__READ(src) \
75746                     (((u_int32_t)(src)\
75747                     & 0x10000000U) >> 28)
75748 #define SYNTH4__SHORTR_UNTIL_LOCKED__WRITE(src) \
75749                     (((u_int32_t)(src)\
75750                     << 28) & 0x10000000U)
75751 #define SYNTH4__SHORTR_UNTIL_LOCKED__MODIFY(dst, src) \
75752                     (dst) = ((dst) &\
75753                     ~0x10000000U) | (((u_int32_t)(src) <<\
75754                     28) & 0x10000000U)
75755 #define SYNTH4__SHORTR_UNTIL_LOCKED__VERIFY(src) \
75756                     (!((((u_int32_t)(src)\
75757                     << 28) & ~0x10000000U)))
75758 #define SYNTH4__SHORTR_UNTIL_LOCKED__SET(dst) \
75759                     (dst) = ((dst) &\
75760                     ~0x10000000U) | ((u_int32_t)(1) << 28)
75761 #define SYNTH4__SHORTR_UNTIL_LOCKED__CLR(dst) \
75762                     (dst) = ((dst) &\
75763                     ~0x10000000U) | ((u_int32_t)(0) << 28)
75764
75765 /* macros for field ALWAYS_SHORTR */
75766 #define SYNTH4__ALWAYS_SHORTR__SHIFT                                         29
75767 #define SYNTH4__ALWAYS_SHORTR__WIDTH                                          1
75768 #define SYNTH4__ALWAYS_SHORTR__MASK                                 0x20000000U
75769 #define SYNTH4__ALWAYS_SHORTR__READ(src) \
75770                     (((u_int32_t)(src)\
75771                     & 0x20000000U) >> 29)
75772 #define SYNTH4__ALWAYS_SHORTR__WRITE(src) \
75773                     (((u_int32_t)(src)\
75774                     << 29) & 0x20000000U)
75775 #define SYNTH4__ALWAYS_SHORTR__MODIFY(dst, src) \
75776                     (dst) = ((dst) &\
75777                     ~0x20000000U) | (((u_int32_t)(src) <<\
75778                     29) & 0x20000000U)
75779 #define SYNTH4__ALWAYS_SHORTR__VERIFY(src) \
75780                     (!((((u_int32_t)(src)\
75781                     << 29) & ~0x20000000U)))
75782 #define SYNTH4__ALWAYS_SHORTR__SET(dst) \
75783                     (dst) = ((dst) &\
75784                     ~0x20000000U) | ((u_int32_t)(1) << 29)
75785 #define SYNTH4__ALWAYS_SHORTR__CLR(dst) \
75786                     (dst) = ((dst) &\
75787                     ~0x20000000U) | ((u_int32_t)(0) << 29)
75788
75789 /* macros for field DIS_LOSTVC */
75790 #define SYNTH4__DIS_LOSTVC__SHIFT                                            30
75791 #define SYNTH4__DIS_LOSTVC__WIDTH                                             1
75792 #define SYNTH4__DIS_LOSTVC__MASK                                    0x40000000U
75793 #define SYNTH4__DIS_LOSTVC__READ(src)  (((u_int32_t)(src) & 0x40000000U) >> 30)
75794 #define SYNTH4__DIS_LOSTVC__WRITE(src) (((u_int32_t)(src) << 30) & 0x40000000U)
75795 #define SYNTH4__DIS_LOSTVC__MODIFY(dst, src) \
75796                     (dst) = ((dst) &\
75797                     ~0x40000000U) | (((u_int32_t)(src) <<\
75798                     30) & 0x40000000U)
75799 #define SYNTH4__DIS_LOSTVC__VERIFY(src) \
75800                     (!((((u_int32_t)(src)\
75801                     << 30) & ~0x40000000U)))
75802 #define SYNTH4__DIS_LOSTVC__SET(dst) \
75803                     (dst) = ((dst) &\
75804                     ~0x40000000U) | ((u_int32_t)(1) << 30)
75805 #define SYNTH4__DIS_LOSTVC__CLR(dst) \
75806                     (dst) = ((dst) &\
75807                     ~0x40000000U) | ((u_int32_t)(0) << 30)
75808
75809 /* macros for field DIS_LIN_CAPSEARCH */
75810 #define SYNTH4__DIS_LIN_CAPSEARCH__SHIFT                                     31
75811 #define SYNTH4__DIS_LIN_CAPSEARCH__WIDTH                                      1
75812 #define SYNTH4__DIS_LIN_CAPSEARCH__MASK                             0x80000000U
75813 #define SYNTH4__DIS_LIN_CAPSEARCH__READ(src) \
75814                     (((u_int32_t)(src)\
75815                     & 0x80000000U) >> 31)
75816 #define SYNTH4__DIS_LIN_CAPSEARCH__WRITE(src) \
75817                     (((u_int32_t)(src)\
75818                     << 31) & 0x80000000U)
75819 #define SYNTH4__DIS_LIN_CAPSEARCH__MODIFY(dst, src) \
75820                     (dst) = ((dst) &\
75821                     ~0x80000000U) | (((u_int32_t)(src) <<\
75822                     31) & 0x80000000U)
75823 #define SYNTH4__DIS_LIN_CAPSEARCH__VERIFY(src) \
75824                     (!((((u_int32_t)(src)\
75825                     << 31) & ~0x80000000U)))
75826 #define SYNTH4__DIS_LIN_CAPSEARCH__SET(dst) \
75827                     (dst) = ((dst) &\
75828                     ~0x80000000U) | ((u_int32_t)(1) << 31)
75829 #define SYNTH4__DIS_LIN_CAPSEARCH__CLR(dst) \
75830                     (dst) = ((dst) &\
75831                     ~0x80000000U) | ((u_int32_t)(0) << 31)
75832 #define SYNTH4__TYPE                                                  u_int32_t
75833 #define SYNTH4__READ                                                0xffffffffU
75834 #define SYNTH4__WRITE                                               0xffffffffU
75835
75836 #endif /* __SYNTH4_MACRO__ */
75837
75838
75839 /* macros for radio65_reg_block.ch0_SYNTH4 */
75840 #define INST_RADIO65_REG_BLOCK__CH0_SYNTH4__NUM                               1
75841
75842 /* macros for BlueprintGlobalNameSpace::SYNTH5 */
75843 #ifndef __SYNTH5_MACRO__
75844 #define __SYNTH5_MACRO__
75845
75846 /* macros for field VCOBIAS */
75847 #define SYNTH5__VCOBIAS__SHIFT                                                0
75848 #define SYNTH5__VCOBIAS__WIDTH                                                2
75849 #define SYNTH5__VCOBIAS__MASK                                       0x00000003U
75850 #define SYNTH5__VCOBIAS__READ(src)               (u_int32_t)(src) & 0x00000003U
75851 #define SYNTH5__VCOBIAS__WRITE(src)            ((u_int32_t)(src) & 0x00000003U)
75852 #define SYNTH5__VCOBIAS__MODIFY(dst, src) \
75853                     (dst) = ((dst) &\
75854                     ~0x00000003U) | ((u_int32_t)(src) &\
75855                     0x00000003U)
75856 #define SYNTH5__VCOBIAS__VERIFY(src)     (!(((u_int32_t)(src) & ~0x00000003U)))
75857
75858 /* macros for field PWDB_ICLOBUF5G50 */
75859 #define SYNTH5__PWDB_ICLOBUF5G50__SHIFT                                       2
75860 #define SYNTH5__PWDB_ICLOBUF5G50__WIDTH                                       3
75861 #define SYNTH5__PWDB_ICLOBUF5G50__MASK                              0x0000001cU
75862 #define SYNTH5__PWDB_ICLOBUF5G50__READ(src) \
75863                     (((u_int32_t)(src)\
75864                     & 0x0000001cU) >> 2)
75865 #define SYNTH5__PWDB_ICLOBUF5G50__WRITE(src) \
75866                     (((u_int32_t)(src)\
75867                     << 2) & 0x0000001cU)
75868 #define SYNTH5__PWDB_ICLOBUF5G50__MODIFY(dst, src) \
75869                     (dst) = ((dst) &\
75870                     ~0x0000001cU) | (((u_int32_t)(src) <<\
75871                     2) & 0x0000001cU)
75872 #define SYNTH5__PWDB_ICLOBUF5G50__VERIFY(src) \
75873                     (!((((u_int32_t)(src)\
75874                     << 2) & ~0x0000001cU)))
75875
75876 /* macros for field PWDB_ICLOBUF2G50 */
75877 #define SYNTH5__PWDB_ICLOBUF2G50__SHIFT                                       5
75878 #define SYNTH5__PWDB_ICLOBUF2G50__WIDTH                                       3
75879 #define SYNTH5__PWDB_ICLOBUF2G50__MASK                              0x000000e0U
75880 #define SYNTH5__PWDB_ICLOBUF2G50__READ(src) \
75881                     (((u_int32_t)(src)\
75882                     & 0x000000e0U) >> 5)
75883 #define SYNTH5__PWDB_ICLOBUF2G50__WRITE(src) \
75884                     (((u_int32_t)(src)\
75885                     << 5) & 0x000000e0U)
75886 #define SYNTH5__PWDB_ICLOBUF2G50__MODIFY(dst, src) \
75887                     (dst) = ((dst) &\
75888                     ~0x000000e0U) | (((u_int32_t)(src) <<\
75889                     5) & 0x000000e0U)
75890 #define SYNTH5__PWDB_ICLOBUF2G50__VERIFY(src) \
75891                     (!((((u_int32_t)(src)\
75892                     << 5) & ~0x000000e0U)))
75893
75894 /* macros for field PWDB_ICVCO25 */
75895 #define SYNTH5__PWDB_ICVCO25__SHIFT                                           8
75896 #define SYNTH5__PWDB_ICVCO25__WIDTH                                           3
75897 #define SYNTH5__PWDB_ICVCO25__MASK                                  0x00000700U
75898 #define SYNTH5__PWDB_ICVCO25__READ(src) (((u_int32_t)(src) & 0x00000700U) >> 8)
75899 #define SYNTH5__PWDB_ICVCO25__WRITE(src) \
75900                     (((u_int32_t)(src)\
75901                     << 8) & 0x00000700U)
75902 #define SYNTH5__PWDB_ICVCO25__MODIFY(dst, src) \
75903                     (dst) = ((dst) &\
75904                     ~0x00000700U) | (((u_int32_t)(src) <<\
75905                     8) & 0x00000700U)
75906 #define SYNTH5__PWDB_ICVCO25__VERIFY(src) \
75907                     (!((((u_int32_t)(src)\
75908                     << 8) & ~0x00000700U)))
75909
75910 /* macros for field PWDB_ICVCOREG25 */
75911 #define SYNTH5__PWDB_ICVCOREG25__SHIFT                                       11
75912 #define SYNTH5__PWDB_ICVCOREG25__WIDTH                                        3
75913 #define SYNTH5__PWDB_ICVCOREG25__MASK                               0x00003800U
75914 #define SYNTH5__PWDB_ICVCOREG25__READ(src) \
75915                     (((u_int32_t)(src)\
75916                     & 0x00003800U) >> 11)
75917 #define SYNTH5__PWDB_ICVCOREG25__WRITE(src) \
75918                     (((u_int32_t)(src)\
75919                     << 11) & 0x00003800U)
75920 #define SYNTH5__PWDB_ICVCOREG25__MODIFY(dst, src) \
75921                     (dst) = ((dst) &\
75922                     ~0x00003800U) | (((u_int32_t)(src) <<\
75923                     11) & 0x00003800U)
75924 #define SYNTH5__PWDB_ICVCOREG25__VERIFY(src) \
75925                     (!((((u_int32_t)(src)\
75926                     << 11) & ~0x00003800U)))
75927
75928 /* macros for field PWDB_IRVCOREG50 */
75929 #define SYNTH5__PWDB_IRVCOREG50__SHIFT                                       14
75930 #define SYNTH5__PWDB_IRVCOREG50__WIDTH                                        1
75931 #define SYNTH5__PWDB_IRVCOREG50__MASK                               0x00004000U
75932 #define SYNTH5__PWDB_IRVCOREG50__READ(src) \
75933                     (((u_int32_t)(src)\
75934                     & 0x00004000U) >> 14)
75935 #define SYNTH5__PWDB_IRVCOREG50__WRITE(src) \
75936                     (((u_int32_t)(src)\
75937                     << 14) & 0x00004000U)
75938 #define SYNTH5__PWDB_IRVCOREG50__MODIFY(dst, src) \
75939                     (dst) = ((dst) &\
75940                     ~0x00004000U) | (((u_int32_t)(src) <<\
75941                     14) & 0x00004000U)
75942 #define SYNTH5__PWDB_IRVCOREG50__VERIFY(src) \
75943                     (!((((u_int32_t)(src)\
75944                     << 14) & ~0x00004000U)))
75945 #define SYNTH5__PWDB_IRVCOREG50__SET(dst) \
75946                     (dst) = ((dst) &\
75947                     ~0x00004000U) | ((u_int32_t)(1) << 14)
75948 #define SYNTH5__PWDB_IRVCOREG50__CLR(dst) \
75949                     (dst) = ((dst) &\
75950                     ~0x00004000U) | ((u_int32_t)(0) << 14)
75951
75952 /* macros for field PWDB_ICLOMIX */
75953 #define SYNTH5__PWDB_ICLOMIX__SHIFT                                          15
75954 #define SYNTH5__PWDB_ICLOMIX__WIDTH                                           3
75955 #define SYNTH5__PWDB_ICLOMIX__MASK                                  0x00038000U
75956 #define SYNTH5__PWDB_ICLOMIX__READ(src) \
75957                     (((u_int32_t)(src)\
75958                     & 0x00038000U) >> 15)
75959 #define SYNTH5__PWDB_ICLOMIX__WRITE(src) \
75960                     (((u_int32_t)(src)\
75961                     << 15) & 0x00038000U)
75962 #define SYNTH5__PWDB_ICLOMIX__MODIFY(dst, src) \
75963                     (dst) = ((dst) &\
75964                     ~0x00038000U) | (((u_int32_t)(src) <<\
75965                     15) & 0x00038000U)
75966 #define SYNTH5__PWDB_ICLOMIX__VERIFY(src) \
75967                     (!((((u_int32_t)(src)\
75968                     << 15) & ~0x00038000U)))
75969
75970 /* macros for field PWDB_ICLODIV50 */
75971 #define SYNTH5__PWDB_ICLODIV50__SHIFT                                        18
75972 #define SYNTH5__PWDB_ICLODIV50__WIDTH                                         3
75973 #define SYNTH5__PWDB_ICLODIV50__MASK                                0x001c0000U
75974 #define SYNTH5__PWDB_ICLODIV50__READ(src) \
75975                     (((u_int32_t)(src)\
75976                     & 0x001c0000U) >> 18)
75977 #define SYNTH5__PWDB_ICLODIV50__WRITE(src) \
75978                     (((u_int32_t)(src)\
75979                     << 18) & 0x001c0000U)
75980 #define SYNTH5__PWDB_ICLODIV50__MODIFY(dst, src) \
75981                     (dst) = ((dst) &\
75982                     ~0x001c0000U) | (((u_int32_t)(src) <<\
75983                     18) & 0x001c0000U)
75984 #define SYNTH5__PWDB_ICLODIV50__VERIFY(src) \
75985                     (!((((u_int32_t)(src)\
75986                     << 18) & ~0x001c0000U)))
75987
75988 /* macros for field PWDB_ICPRESC50 */
75989 #define SYNTH5__PWDB_ICPRESC50__SHIFT                                        21
75990 #define SYNTH5__PWDB_ICPRESC50__WIDTH                                         3
75991 #define SYNTH5__PWDB_ICPRESC50__MASK                                0x00e00000U
75992 #define SYNTH5__PWDB_ICPRESC50__READ(src) \
75993                     (((u_int32_t)(src)\
75994                     & 0x00e00000U) >> 21)
75995 #define SYNTH5__PWDB_ICPRESC50__WRITE(src) \
75996                     (((u_int32_t)(src)\
75997                     << 21) & 0x00e00000U)
75998 #define SYNTH5__PWDB_ICPRESC50__MODIFY(dst, src) \
75999                     (dst) = ((dst) &\
76000                     ~0x00e00000U) | (((u_int32_t)(src) <<\
76001                     21) & 0x00e00000U)
76002 #define SYNTH5__PWDB_ICPRESC50__VERIFY(src) \
76003                     (!((((u_int32_t)(src)\
76004                     << 21) & ~0x00e00000U)))
76005
76006 /* macros for field PWDB_IRVCMON25 */
76007 #define SYNTH5__PWDB_IRVCMON25__SHIFT                                        24
76008 #define SYNTH5__PWDB_IRVCMON25__WIDTH                                         3
76009 #define SYNTH5__PWDB_IRVCMON25__MASK                                0x07000000U
76010 #define SYNTH5__PWDB_IRVCMON25__READ(src) \
76011                     (((u_int32_t)(src)\
76012                     & 0x07000000U) >> 24)
76013 #define SYNTH5__PWDB_IRVCMON25__WRITE(src) \
76014                     (((u_int32_t)(src)\
76015                     << 24) & 0x07000000U)
76016 #define SYNTH5__PWDB_IRVCMON25__MODIFY(dst, src) \
76017                     (dst) = ((dst) &\
76018                     ~0x07000000U) | (((u_int32_t)(src) <<\
76019                     24) & 0x07000000U)
76020 #define SYNTH5__PWDB_IRVCMON25__VERIFY(src) \
76021                     (!((((u_int32_t)(src)\
76022                     << 24) & ~0x07000000U)))
76023
76024 /* macros for field PWDB_IRPFDCP */
76025 #define SYNTH5__PWDB_IRPFDCP__SHIFT                                          27
76026 #define SYNTH5__PWDB_IRPFDCP__WIDTH                                           3
76027 #define SYNTH5__PWDB_IRPFDCP__MASK                                  0x38000000U
76028 #define SYNTH5__PWDB_IRPFDCP__READ(src) \
76029                     (((u_int32_t)(src)\
76030                     & 0x38000000U) >> 27)
76031 #define SYNTH5__PWDB_IRPFDCP__WRITE(src) \
76032                     (((u_int32_t)(src)\
76033                     << 27) & 0x38000000U)
76034 #define SYNTH5__PWDB_IRPFDCP__MODIFY(dst, src) \
76035                     (dst) = ((dst) &\
76036                     ~0x38000000U) | (((u_int32_t)(src) <<\
76037                     27) & 0x38000000U)
76038 #define SYNTH5__PWDB_IRPFDCP__VERIFY(src) \
76039                     (!((((u_int32_t)(src)\
76040                     << 27) & ~0x38000000U)))
76041
76042 /* macros for field SDM_DITHER2 */
76043 #define SYNTH5__SDM_DITHER2__SHIFT                                           30
76044 #define SYNTH5__SDM_DITHER2__WIDTH                                            2
76045 #define SYNTH5__SDM_DITHER2__MASK                                   0xc0000000U
76046 #define SYNTH5__SDM_DITHER2__READ(src) (((u_int32_t)(src) & 0xc0000000U) >> 30)
76047 #define SYNTH5__SDM_DITHER2__WRITE(src) \
76048                     (((u_int32_t)(src)\
76049                     << 30) & 0xc0000000U)
76050 #define SYNTH5__SDM_DITHER2__MODIFY(dst, src) \
76051                     (dst) = ((dst) &\
76052                     ~0xc0000000U) | (((u_int32_t)(src) <<\
76053                     30) & 0xc0000000U)
76054 #define SYNTH5__SDM_DITHER2__VERIFY(src) \
76055                     (!((((u_int32_t)(src)\
76056                     << 30) & ~0xc0000000U)))
76057 #define SYNTH5__TYPE                                                  u_int32_t
76058 #define SYNTH5__READ                                                0xffffffffU
76059 #define SYNTH5__WRITE                                               0xffffffffU
76060
76061 #endif /* __SYNTH5_MACRO__ */
76062
76063
76064 /* macros for radio65_reg_block.ch0_SYNTH5 */
76065 #define INST_RADIO65_REG_BLOCK__CH0_SYNTH5__NUM                               1
76066
76067 /* macros for BlueprintGlobalNameSpace::SYNTH6 */
76068 #ifndef __SYNTH6_MACRO__
76069 #define __SYNTH6_MACRO__
76070
76071 /* macros for field LOBUF5GTUNE */
76072 #define SYNTH6__LOBUF5GTUNE__SHIFT                                            0
76073 #define SYNTH6__LOBUF5GTUNE__WIDTH                                            2
76074 #define SYNTH6__LOBUF5GTUNE__MASK                                   0x00000003U
76075 #define SYNTH6__LOBUF5GTUNE__READ(src)           (u_int32_t)(src) & 0x00000003U
76076
76077 /* macros for field LOOP_IP */
76078 #define SYNTH6__LOOP_IP__SHIFT                                                2
76079 #define SYNTH6__LOOP_IP__WIDTH                                                7
76080 #define SYNTH6__LOOP_IP__MASK                                       0x000001fcU
76081 #define SYNTH6__LOOP_IP__READ(src)      (((u_int32_t)(src) & 0x000001fcU) >> 2)
76082
76083 /* macros for field VC2LOW */
76084 #define SYNTH6__VC2LOW__SHIFT                                                 9
76085 #define SYNTH6__VC2LOW__WIDTH                                                 1
76086 #define SYNTH6__VC2LOW__MASK                                        0x00000200U
76087 #define SYNTH6__VC2LOW__READ(src)       (((u_int32_t)(src) & 0x00000200U) >> 9)
76088 #define SYNTH6__VC2LOW__SET(dst) \
76089                     (dst) = ((dst) &\
76090                     ~0x00000200U) | ((u_int32_t)(1) << 9)
76091 #define SYNTH6__VC2LOW__CLR(dst) \
76092                     (dst) = ((dst) &\
76093                     ~0x00000200U) | ((u_int32_t)(0) << 9)
76094
76095 /* macros for field VC2HIGH */
76096 #define SYNTH6__VC2HIGH__SHIFT                                               10
76097 #define SYNTH6__VC2HIGH__WIDTH                                                1
76098 #define SYNTH6__VC2HIGH__MASK                                       0x00000400U
76099 #define SYNTH6__VC2HIGH__READ(src)     (((u_int32_t)(src) & 0x00000400U) >> 10)
76100 #define SYNTH6__VC2HIGH__SET(dst) \
76101                     (dst) = ((dst) &\
76102                     ~0x00000400U) | ((u_int32_t)(1) << 10)
76103 #define SYNTH6__VC2HIGH__CLR(dst) \
76104                     (dst) = ((dst) &\
76105                     ~0x00000400U) | ((u_int32_t)(0) << 10)
76106
76107 /* macros for field RESET_SDM_B */
76108 #define SYNTH6__RESET_SDM_B__SHIFT                                           11
76109 #define SYNTH6__RESET_SDM_B__WIDTH                                            1
76110 #define SYNTH6__RESET_SDM_B__MASK                                   0x00000800U
76111 #define SYNTH6__RESET_SDM_B__READ(src) (((u_int32_t)(src) & 0x00000800U) >> 11)
76112 #define SYNTH6__RESET_SDM_B__SET(dst) \
76113                     (dst) = ((dst) &\
76114                     ~0x00000800U) | ((u_int32_t)(1) << 11)
76115 #define SYNTH6__RESET_SDM_B__CLR(dst) \
76116                     (dst) = ((dst) &\
76117                     ~0x00000800U) | ((u_int32_t)(0) << 11)
76118
76119 /* macros for field RESET_PSCOUNTERS */
76120 #define SYNTH6__RESET_PSCOUNTERS__SHIFT                                      12
76121 #define SYNTH6__RESET_PSCOUNTERS__WIDTH                                       1
76122 #define SYNTH6__RESET_PSCOUNTERS__MASK                              0x00001000U
76123 #define SYNTH6__RESET_PSCOUNTERS__READ(src) \
76124                     (((u_int32_t)(src)\
76125                     & 0x00001000U) >> 12)
76126 #define SYNTH6__RESET_PSCOUNTERS__SET(dst) \
76127                     (dst) = ((dst) &\
76128                     ~0x00001000U) | ((u_int32_t)(1) << 12)
76129 #define SYNTH6__RESET_PSCOUNTERS__CLR(dst) \
76130                     (dst) = ((dst) &\
76131                     ~0x00001000U) | ((u_int32_t)(0) << 12)
76132
76133 /* macros for field RESET_PFD */
76134 #define SYNTH6__RESET_PFD__SHIFT                                             13
76135 #define SYNTH6__RESET_PFD__WIDTH                                              1
76136 #define SYNTH6__RESET_PFD__MASK                                     0x00002000U
76137 #define SYNTH6__RESET_PFD__READ(src)   (((u_int32_t)(src) & 0x00002000U) >> 13)
76138 #define SYNTH6__RESET_PFD__SET(dst) \
76139                     (dst) = ((dst) &\
76140                     ~0x00002000U) | ((u_int32_t)(1) << 13)
76141 #define SYNTH6__RESET_PFD__CLR(dst) \
76142                     (dst) = ((dst) &\
76143                     ~0x00002000U) | ((u_int32_t)(0) << 13)
76144
76145 /* macros for field RESET_RFD */
76146 #define SYNTH6__RESET_RFD__SHIFT                                             14
76147 #define SYNTH6__RESET_RFD__WIDTH                                              1
76148 #define SYNTH6__RESET_RFD__MASK                                     0x00004000U
76149 #define SYNTH6__RESET_RFD__READ(src)   (((u_int32_t)(src) & 0x00004000U) >> 14)
76150 #define SYNTH6__RESET_RFD__SET(dst) \
76151                     (dst) = ((dst) &\
76152                     ~0x00004000U) | ((u_int32_t)(1) << 14)
76153 #define SYNTH6__RESET_RFD__CLR(dst) \
76154                     (dst) = ((dst) &\
76155                     ~0x00004000U) | ((u_int32_t)(0) << 14)
76156
76157 /* macros for field SHORT_R */
76158 #define SYNTH6__SHORT_R__SHIFT                                               15
76159 #define SYNTH6__SHORT_R__WIDTH                                                1
76160 #define SYNTH6__SHORT_R__MASK                                       0x00008000U
76161 #define SYNTH6__SHORT_R__READ(src)     (((u_int32_t)(src) & 0x00008000U) >> 15)
76162 #define SYNTH6__SHORT_R__SET(dst) \
76163                     (dst) = ((dst) &\
76164                     ~0x00008000U) | ((u_int32_t)(1) << 15)
76165 #define SYNTH6__SHORT_R__CLR(dst) \
76166                     (dst) = ((dst) &\
76167                     ~0x00008000U) | ((u_int32_t)(0) << 15)
76168
76169 /* macros for field VCO_CAP_ST */
76170 #define SYNTH6__VCO_CAP_ST__SHIFT                                            16
76171 #define SYNTH6__VCO_CAP_ST__WIDTH                                             8
76172 #define SYNTH6__VCO_CAP_ST__MASK                                    0x00ff0000U
76173 #define SYNTH6__VCO_CAP_ST__READ(src)  (((u_int32_t)(src) & 0x00ff0000U) >> 16)
76174
76175 /* macros for field PIN_VC */
76176 #define SYNTH6__PIN_VC__SHIFT                                                24
76177 #define SYNTH6__PIN_VC__WIDTH                                                 1
76178 #define SYNTH6__PIN_VC__MASK                                        0x01000000U
76179 #define SYNTH6__PIN_VC__READ(src)      (((u_int32_t)(src) & 0x01000000U) >> 24)
76180 #define SYNTH6__PIN_VC__SET(dst) \
76181                     (dst) = ((dst) &\
76182                     ~0x01000000U) | ((u_int32_t)(1) << 24)
76183 #define SYNTH6__PIN_VC__CLR(dst) \
76184                     (dst) = ((dst) &\
76185                     ~0x01000000U) | ((u_int32_t)(0) << 24)
76186
76187 /* macros for field SYNTH_LOCK_VC_OK */
76188 #define SYNTH6__SYNTH_LOCK_VC_OK__SHIFT                                      25
76189 #define SYNTH6__SYNTH_LOCK_VC_OK__WIDTH                                       1
76190 #define SYNTH6__SYNTH_LOCK_VC_OK__MASK                              0x02000000U
76191 #define SYNTH6__SYNTH_LOCK_VC_OK__READ(src) \
76192                     (((u_int32_t)(src)\
76193                     & 0x02000000U) >> 25)
76194 #define SYNTH6__SYNTH_LOCK_VC_OK__SET(dst) \
76195                     (dst) = ((dst) &\
76196                     ~0x02000000U) | ((u_int32_t)(1) << 25)
76197 #define SYNTH6__SYNTH_LOCK_VC_OK__CLR(dst) \
76198                     (dst) = ((dst) &\
76199                     ~0x02000000U) | ((u_int32_t)(0) << 25)
76200
76201 /* macros for field CAP_SEARCH */
76202 #define SYNTH6__CAP_SEARCH__SHIFT                                            26
76203 #define SYNTH6__CAP_SEARCH__WIDTH                                             1
76204 #define SYNTH6__CAP_SEARCH__MASK                                    0x04000000U
76205 #define SYNTH6__CAP_SEARCH__READ(src)  (((u_int32_t)(src) & 0x04000000U) >> 26)
76206 #define SYNTH6__CAP_SEARCH__SET(dst) \
76207                     (dst) = ((dst) &\
76208                     ~0x04000000U) | ((u_int32_t)(1) << 26)
76209 #define SYNTH6__CAP_SEARCH__CLR(dst) \
76210                     (dst) = ((dst) &\
76211                     ~0x04000000U) | ((u_int32_t)(0) << 26)
76212
76213 /* macros for field SYNTH_SM_STATE */
76214 #define SYNTH6__SYNTH_SM_STATE__SHIFT                                        27
76215 #define SYNTH6__SYNTH_SM_STATE__WIDTH                                         4
76216 #define SYNTH6__SYNTH_SM_STATE__MASK                                0x78000000U
76217 #define SYNTH6__SYNTH_SM_STATE__READ(src) \
76218                     (((u_int32_t)(src)\
76219                     & 0x78000000U) >> 27)
76220
76221 /* macros for field SYNTH_ON */
76222 #define SYNTH6__SYNTH_ON__SHIFT                                              31
76223 #define SYNTH6__SYNTH_ON__WIDTH                                               1
76224 #define SYNTH6__SYNTH_ON__MASK                                      0x80000000U
76225 #define SYNTH6__SYNTH_ON__READ(src)    (((u_int32_t)(src) & 0x80000000U) >> 31)
76226 #define SYNTH6__SYNTH_ON__SET(dst) \
76227                     (dst) = ((dst) &\
76228                     ~0x80000000U) | ((u_int32_t)(1) << 31)
76229 #define SYNTH6__SYNTH_ON__CLR(dst) \
76230                     (dst) = ((dst) &\
76231                     ~0x80000000U) | ((u_int32_t)(0) << 31)
76232 #define SYNTH6__TYPE                                                  u_int32_t
76233 #define SYNTH6__READ                                                0xffffffffU
76234
76235 #endif /* __SYNTH6_MACRO__ */
76236
76237
76238 /* macros for radio65_reg_block.ch0_SYNTH6 */
76239 #define INST_RADIO65_REG_BLOCK__CH0_SYNTH6__NUM                               1
76240
76241 /* macros for BlueprintGlobalNameSpace::SYNTH7 */
76242 #ifndef __SYNTH7_MACRO__
76243 #define __SYNTH7_MACRO__
76244
76245 /* macros for field OVRCHANDECODER */
76246 #define SYNTH7__OVRCHANDECODER__SHIFT                                         0
76247 #define SYNTH7__OVRCHANDECODER__WIDTH                                         1
76248 #define SYNTH7__OVRCHANDECODER__MASK                                0x00000001U
76249 #define SYNTH7__OVRCHANDECODER__READ(src)        (u_int32_t)(src) & 0x00000001U
76250 #define SYNTH7__OVRCHANDECODER__WRITE(src)     ((u_int32_t)(src) & 0x00000001U)
76251 #define SYNTH7__OVRCHANDECODER__MODIFY(dst, src) \
76252                     (dst) = ((dst) &\
76253                     ~0x00000001U) | ((u_int32_t)(src) &\
76254                     0x00000001U)
76255 #define SYNTH7__OVRCHANDECODER__VERIFY(src) \
76256                     (!(((u_int32_t)(src)\
76257                     & ~0x00000001U)))
76258 #define SYNTH7__OVRCHANDECODER__SET(dst) \
76259                     (dst) = ((dst) &\
76260                     ~0x00000001U) | (u_int32_t)(1)
76261 #define SYNTH7__OVRCHANDECODER__CLR(dst) \
76262                     (dst) = ((dst) &\
76263                     ~0x00000001U) | (u_int32_t)(0)
76264
76265 /* macros for field FORCE_FRACLSB */
76266 #define SYNTH7__FORCE_FRACLSB__SHIFT                                          1
76267 #define SYNTH7__FORCE_FRACLSB__WIDTH                                          1
76268 #define SYNTH7__FORCE_FRACLSB__MASK                                 0x00000002U
76269 #define SYNTH7__FORCE_FRACLSB__READ(src) \
76270                     (((u_int32_t)(src)\
76271                     & 0x00000002U) >> 1)
76272 #define SYNTH7__FORCE_FRACLSB__WRITE(src) \
76273                     (((u_int32_t)(src)\
76274                     << 1) & 0x00000002U)
76275 #define SYNTH7__FORCE_FRACLSB__MODIFY(dst, src) \
76276                     (dst) = ((dst) &\
76277                     ~0x00000002U) | (((u_int32_t)(src) <<\
76278                     1) & 0x00000002U)
76279 #define SYNTH7__FORCE_FRACLSB__VERIFY(src) \
76280                     (!((((u_int32_t)(src)\
76281                     << 1) & ~0x00000002U)))
76282 #define SYNTH7__FORCE_FRACLSB__SET(dst) \
76283                     (dst) = ((dst) &\
76284                     ~0x00000002U) | ((u_int32_t)(1) << 1)
76285 #define SYNTH7__FORCE_FRACLSB__CLR(dst) \
76286                     (dst) = ((dst) &\
76287                     ~0x00000002U) | ((u_int32_t)(0) << 1)
76288
76289 /* macros for field CHANFRAC */
76290 #define SYNTH7__CHANFRAC__SHIFT                                               2
76291 #define SYNTH7__CHANFRAC__WIDTH                                              17
76292 #define SYNTH7__CHANFRAC__MASK                                      0x0007fffcU
76293 #define SYNTH7__CHANFRAC__READ(src)     (((u_int32_t)(src) & 0x0007fffcU) >> 2)
76294 #define SYNTH7__CHANFRAC__WRITE(src)    (((u_int32_t)(src) << 2) & 0x0007fffcU)
76295 #define SYNTH7__CHANFRAC__MODIFY(dst, src) \
76296                     (dst) = ((dst) &\
76297                     ~0x0007fffcU) | (((u_int32_t)(src) <<\
76298                     2) & 0x0007fffcU)
76299 #define SYNTH7__CHANFRAC__VERIFY(src) \
76300                     (!((((u_int32_t)(src)\
76301                     << 2) & ~0x0007fffcU)))
76302
76303 /* macros for field CHANSEL */
76304 #define SYNTH7__CHANSEL__SHIFT                                               19
76305 #define SYNTH7__CHANSEL__WIDTH                                                9
76306 #define SYNTH7__CHANSEL__MASK                                       0x0ff80000U
76307 #define SYNTH7__CHANSEL__READ(src)     (((u_int32_t)(src) & 0x0ff80000U) >> 19)
76308 #define SYNTH7__CHANSEL__WRITE(src)    (((u_int32_t)(src) << 19) & 0x0ff80000U)
76309 #define SYNTH7__CHANSEL__MODIFY(dst, src) \
76310                     (dst) = ((dst) &\
76311                     ~0x0ff80000U) | (((u_int32_t)(src) <<\
76312                     19) & 0x0ff80000U)
76313 #define SYNTH7__CHANSEL__VERIFY(src) \
76314                     (!((((u_int32_t)(src)\
76315                     << 19) & ~0x0ff80000U)))
76316
76317 /* macros for field AMODEREFSEL */
76318 #define SYNTH7__AMODEREFSEL__SHIFT                                           28
76319 #define SYNTH7__AMODEREFSEL__WIDTH                                            2
76320 #define SYNTH7__AMODEREFSEL__MASK                                   0x30000000U
76321 #define SYNTH7__AMODEREFSEL__READ(src) (((u_int32_t)(src) & 0x30000000U) >> 28)
76322 #define SYNTH7__AMODEREFSEL__WRITE(src) \
76323                     (((u_int32_t)(src)\
76324                     << 28) & 0x30000000U)
76325 #define SYNTH7__AMODEREFSEL__MODIFY(dst, src) \
76326                     (dst) = ((dst) &\
76327                     ~0x30000000U) | (((u_int32_t)(src) <<\
76328                     28) & 0x30000000U)
76329 #define SYNTH7__AMODEREFSEL__VERIFY(src) \
76330                     (!((((u_int32_t)(src)\
76331                     << 28) & ~0x30000000U)))
76332
76333 /* macros for field FRACMODE */
76334 #define SYNTH7__FRACMODE__SHIFT                                              30
76335 #define SYNTH7__FRACMODE__WIDTH                                               1
76336 #define SYNTH7__FRACMODE__MASK                                      0x40000000U
76337 #define SYNTH7__FRACMODE__READ(src)    (((u_int32_t)(src) & 0x40000000U) >> 30)
76338 #define SYNTH7__FRACMODE__WRITE(src)   (((u_int32_t)(src) << 30) & 0x40000000U)
76339 #define SYNTH7__FRACMODE__MODIFY(dst, src) \
76340                     (dst) = ((dst) &\
76341                     ~0x40000000U) | (((u_int32_t)(src) <<\
76342                     30) & 0x40000000U)
76343 #define SYNTH7__FRACMODE__VERIFY(src) \
76344                     (!((((u_int32_t)(src)\
76345                     << 30) & ~0x40000000U)))
76346 #define SYNTH7__FRACMODE__SET(dst) \
76347                     (dst) = ((dst) &\
76348                     ~0x40000000U) | ((u_int32_t)(1) << 30)
76349 #define SYNTH7__FRACMODE__CLR(dst) \
76350                     (dst) = ((dst) &\
76351                     ~0x40000000U) | ((u_int32_t)(0) << 30)
76352
76353 /* macros for field LOADSYNTHCHANNEL */
76354 #define SYNTH7__LOADSYNTHCHANNEL__SHIFT                                      31
76355 #define SYNTH7__LOADSYNTHCHANNEL__WIDTH                                       1
76356 #define SYNTH7__LOADSYNTHCHANNEL__MASK                              0x80000000U
76357 #define SYNTH7__LOADSYNTHCHANNEL__READ(src) \
76358                     (((u_int32_t)(src)\
76359                     & 0x80000000U) >> 31)
76360 #define SYNTH7__LOADSYNTHCHANNEL__WRITE(src) \
76361                     (((u_int32_t)(src)\
76362                     << 31) & 0x80000000U)
76363 #define SYNTH7__LOADSYNTHCHANNEL__MODIFY(dst, src) \
76364                     (dst) = ((dst) &\
76365                     ~0x80000000U) | (((u_int32_t)(src) <<\
76366                     31) & 0x80000000U)
76367 #define SYNTH7__LOADSYNTHCHANNEL__VERIFY(src) \
76368                     (!((((u_int32_t)(src)\
76369                     << 31) & ~0x80000000U)))
76370 #define SYNTH7__LOADSYNTHCHANNEL__SET(dst) \
76371                     (dst) = ((dst) &\
76372                     ~0x80000000U) | ((u_int32_t)(1) << 31)
76373 #define SYNTH7__LOADSYNTHCHANNEL__CLR(dst) \
76374                     (dst) = ((dst) &\
76375                     ~0x80000000U) | ((u_int32_t)(0) << 31)
76376 #define SYNTH7__TYPE                                                  u_int32_t
76377 #define SYNTH7__READ                                                0xffffffffU
76378 #define SYNTH7__WRITE                                               0xffffffffU
76379
76380 #endif /* __SYNTH7_MACRO__ */
76381
76382
76383 /* macros for radio65_reg_block.ch0_SYNTH7 */
76384 #define INST_RADIO65_REG_BLOCK__CH0_SYNTH7__NUM                               1
76385
76386 /* macros for BlueprintGlobalNameSpace::SYNTH8 */
76387 #ifndef __SYNTH8_MACRO__
76388 #define __SYNTH8_MACRO__
76389
76390 /* macros for field CPSTEERING_EN_FRACN */
76391 #define SYNTH8__CPSTEERING_EN_FRACN__SHIFT                                    0
76392 #define SYNTH8__CPSTEERING_EN_FRACN__WIDTH                                    1
76393 #define SYNTH8__CPSTEERING_EN_FRACN__MASK                           0x00000001U
76394 #define SYNTH8__CPSTEERING_EN_FRACN__READ(src)   (u_int32_t)(src) & 0x00000001U
76395 #define SYNTH8__CPSTEERING_EN_FRACN__WRITE(src) \
76396                     ((u_int32_t)(src)\
76397                     & 0x00000001U)
76398 #define SYNTH8__CPSTEERING_EN_FRACN__MODIFY(dst, src) \
76399                     (dst) = ((dst) &\
76400                     ~0x00000001U) | ((u_int32_t)(src) &\
76401                     0x00000001U)
76402 #define SYNTH8__CPSTEERING_EN_FRACN__VERIFY(src) \
76403                     (!(((u_int32_t)(src)\
76404                     & ~0x00000001U)))
76405 #define SYNTH8__CPSTEERING_EN_FRACN__SET(dst) \
76406                     (dst) = ((dst) &\
76407                     ~0x00000001U) | (u_int32_t)(1)
76408 #define SYNTH8__CPSTEERING_EN_FRACN__CLR(dst) \
76409                     (dst) = ((dst) &\
76410                     ~0x00000001U) | (u_int32_t)(0)
76411
76412 /* macros for field LOOP_ICPB */
76413 #define SYNTH8__LOOP_ICPB__SHIFT                                              1
76414 #define SYNTH8__LOOP_ICPB__WIDTH                                              7
76415 #define SYNTH8__LOOP_ICPB__MASK                                     0x000000feU
76416 #define SYNTH8__LOOP_ICPB__READ(src)    (((u_int32_t)(src) & 0x000000feU) >> 1)
76417 #define SYNTH8__LOOP_ICPB__WRITE(src)   (((u_int32_t)(src) << 1) & 0x000000feU)
76418 #define SYNTH8__LOOP_ICPB__MODIFY(dst, src) \
76419                     (dst) = ((dst) &\
76420                     ~0x000000feU) | (((u_int32_t)(src) <<\
76421                     1) & 0x000000feU)
76422 #define SYNTH8__LOOP_ICPB__VERIFY(src) \
76423                     (!((((u_int32_t)(src)\
76424                     << 1) & ~0x000000feU)))
76425
76426 /* macros for field LOOP_CSB */
76427 #define SYNTH8__LOOP_CSB__SHIFT                                               8
76428 #define SYNTH8__LOOP_CSB__WIDTH                                               4
76429 #define SYNTH8__LOOP_CSB__MASK                                      0x00000f00U
76430 #define SYNTH8__LOOP_CSB__READ(src)     (((u_int32_t)(src) & 0x00000f00U) >> 8)
76431 #define SYNTH8__LOOP_CSB__WRITE(src)    (((u_int32_t)(src) << 8) & 0x00000f00U)
76432 #define SYNTH8__LOOP_CSB__MODIFY(dst, src) \
76433                     (dst) = ((dst) &\
76434                     ~0x00000f00U) | (((u_int32_t)(src) <<\
76435                     8) & 0x00000f00U)
76436 #define SYNTH8__LOOP_CSB__VERIFY(src) \
76437                     (!((((u_int32_t)(src)\
76438                     << 8) & ~0x00000f00U)))
76439
76440 /* macros for field LOOP_RSB */
76441 #define SYNTH8__LOOP_RSB__SHIFT                                              12
76442 #define SYNTH8__LOOP_RSB__WIDTH                                               5
76443 #define SYNTH8__LOOP_RSB__MASK                                      0x0001f000U
76444 #define SYNTH8__LOOP_RSB__READ(src)    (((u_int32_t)(src) & 0x0001f000U) >> 12)
76445 #define SYNTH8__LOOP_RSB__WRITE(src)   (((u_int32_t)(src) << 12) & 0x0001f000U)
76446 #define SYNTH8__LOOP_RSB__MODIFY(dst, src) \
76447                     (dst) = ((dst) &\
76448                     ~0x0001f000U) | (((u_int32_t)(src) <<\
76449                     12) & 0x0001f000U)
76450 #define SYNTH8__LOOP_RSB__VERIFY(src) \
76451                     (!((((u_int32_t)(src)\
76452                     << 12) & ~0x0001f000U)))
76453
76454 /* macros for field LOOP_CPB */
76455 #define SYNTH8__LOOP_CPB__SHIFT                                              17
76456 #define SYNTH8__LOOP_CPB__WIDTH                                               5
76457 #define SYNTH8__LOOP_CPB__MASK                                      0x003e0000U
76458 #define SYNTH8__LOOP_CPB__READ(src)    (((u_int32_t)(src) & 0x003e0000U) >> 17)
76459 #define SYNTH8__LOOP_CPB__WRITE(src)   (((u_int32_t)(src) << 17) & 0x003e0000U)
76460 #define SYNTH8__LOOP_CPB__MODIFY(dst, src) \
76461                     (dst) = ((dst) &\
76462                     ~0x003e0000U) | (((u_int32_t)(src) <<\
76463                     17) & 0x003e0000U)
76464 #define SYNTH8__LOOP_CPB__VERIFY(src) \
76465                     (!((((u_int32_t)(src)\
76466                     << 17) & ~0x003e0000U)))
76467
76468 /* macros for field LOOP_3RD_ORDER_RB */
76469 #define SYNTH8__LOOP_3RD_ORDER_RB__SHIFT                                     22
76470 #define SYNTH8__LOOP_3RD_ORDER_RB__WIDTH                                      5
76471 #define SYNTH8__LOOP_3RD_ORDER_RB__MASK                             0x07c00000U
76472 #define SYNTH8__LOOP_3RD_ORDER_RB__READ(src) \
76473                     (((u_int32_t)(src)\
76474                     & 0x07c00000U) >> 22)
76475 #define SYNTH8__LOOP_3RD_ORDER_RB__WRITE(src) \
76476                     (((u_int32_t)(src)\
76477                     << 22) & 0x07c00000U)
76478 #define SYNTH8__LOOP_3RD_ORDER_RB__MODIFY(dst, src) \
76479                     (dst) = ((dst) &\
76480                     ~0x07c00000U) | (((u_int32_t)(src) <<\
76481                     22) & 0x07c00000U)
76482 #define SYNTH8__LOOP_3RD_ORDER_RB__VERIFY(src) \
76483                     (!((((u_int32_t)(src)\
76484                     << 22) & ~0x07c00000U)))
76485
76486 /* macros for field REFDIVB */
76487 #define SYNTH8__REFDIVB__SHIFT                                               27
76488 #define SYNTH8__REFDIVB__WIDTH                                                5
76489 #define SYNTH8__REFDIVB__MASK                                       0xf8000000U
76490 #define SYNTH8__REFDIVB__READ(src)     (((u_int32_t)(src) & 0xf8000000U) >> 27)
76491 #define SYNTH8__REFDIVB__WRITE(src)    (((u_int32_t)(src) << 27) & 0xf8000000U)
76492 #define SYNTH8__REFDIVB__MODIFY(dst, src) \
76493                     (dst) = ((dst) &\
76494                     ~0xf8000000U) | (((u_int32_t)(src) <<\
76495                     27) & 0xf8000000U)
76496 #define SYNTH8__REFDIVB__VERIFY(src) \
76497                     (!((((u_int32_t)(src)\
76498                     << 27) & ~0xf8000000U)))
76499 #define SYNTH8__TYPE                                                  u_int32_t
76500 #define SYNTH8__READ                                                0xffffffffU
76501 #define SYNTH8__WRITE                                               0xffffffffU
76502
76503 #endif /* __SYNTH8_MACRO__ */
76504
76505
76506 /* macros for radio65_reg_block.ch0_SYNTH8 */
76507 #define INST_RADIO65_REG_BLOCK__CH0_SYNTH8__NUM                               1
76508
76509 /* macros for BlueprintGlobalNameSpace::SYNTH9 */
76510 #ifndef __SYNTH9_MACRO__
76511 #define __SYNTH9_MACRO__
76512
76513 /* macros for field PFDDELAY_INTN */
76514 #define SYNTH9__PFDDELAY_INTN__SHIFT                                          0
76515 #define SYNTH9__PFDDELAY_INTN__WIDTH                                          1
76516 #define SYNTH9__PFDDELAY_INTN__MASK                                 0x00000001U
76517 #define SYNTH9__PFDDELAY_INTN__READ(src)         (u_int32_t)(src) & 0x00000001U
76518 #define SYNTH9__PFDDELAY_INTN__WRITE(src)      ((u_int32_t)(src) & 0x00000001U)
76519 #define SYNTH9__PFDDELAY_INTN__MODIFY(dst, src) \
76520                     (dst) = ((dst) &\
76521                     ~0x00000001U) | ((u_int32_t)(src) &\
76522                     0x00000001U)
76523 #define SYNTH9__PFDDELAY_INTN__VERIFY(src) \
76524                     (!(((u_int32_t)(src)\
76525                     & ~0x00000001U)))
76526 #define SYNTH9__PFDDELAY_INTN__SET(dst) \
76527                     (dst) = ((dst) &\
76528                     ~0x00000001U) | (u_int32_t)(1)
76529 #define SYNTH9__PFDDELAY_INTN__CLR(dst) \
76530                     (dst) = ((dst) &\
76531                     ~0x00000001U) | (u_int32_t)(0)
76532
76533 /* macros for field SLOPE_ICPA0 */
76534 #define SYNTH9__SLOPE_ICPA0__SHIFT                                            1
76535 #define SYNTH9__SLOPE_ICPA0__WIDTH                                            3
76536 #define SYNTH9__SLOPE_ICPA0__MASK                                   0x0000000eU
76537 #define SYNTH9__SLOPE_ICPA0__READ(src)  (((u_int32_t)(src) & 0x0000000eU) >> 1)
76538 #define SYNTH9__SLOPE_ICPA0__WRITE(src) (((u_int32_t)(src) << 1) & 0x0000000eU)
76539 #define SYNTH9__SLOPE_ICPA0__MODIFY(dst, src) \
76540                     (dst) = ((dst) &\
76541                     ~0x0000000eU) | (((u_int32_t)(src) <<\
76542                     1) & 0x0000000eU)
76543 #define SYNTH9__SLOPE_ICPA0__VERIFY(src) \
76544                     (!((((u_int32_t)(src)\
76545                     << 1) & ~0x0000000eU)))
76546
76547 /* macros for field LOOP_ICPA0 */
76548 #define SYNTH9__LOOP_ICPA0__SHIFT                                             4
76549 #define SYNTH9__LOOP_ICPA0__WIDTH                                             4
76550 #define SYNTH9__LOOP_ICPA0__MASK                                    0x000000f0U
76551 #define SYNTH9__LOOP_ICPA0__READ(src)   (((u_int32_t)(src) & 0x000000f0U) >> 4)
76552 #define SYNTH9__LOOP_ICPA0__WRITE(src)  (((u_int32_t)(src) << 4) & 0x000000f0U)
76553 #define SYNTH9__LOOP_ICPA0__MODIFY(dst, src) \
76554                     (dst) = ((dst) &\
76555                     ~0x000000f0U) | (((u_int32_t)(src) <<\
76556                     4) & 0x000000f0U)
76557 #define SYNTH9__LOOP_ICPA0__VERIFY(src) \
76558                     (!((((u_int32_t)(src)\
76559                     << 4) & ~0x000000f0U)))
76560
76561 /* macros for field LOOP_CSA0 */
76562 #define SYNTH9__LOOP_CSA0__SHIFT                                              8
76563 #define SYNTH9__LOOP_CSA0__WIDTH                                              4
76564 #define SYNTH9__LOOP_CSA0__MASK                                     0x00000f00U
76565 #define SYNTH9__LOOP_CSA0__READ(src)    (((u_int32_t)(src) & 0x00000f00U) >> 8)
76566 #define SYNTH9__LOOP_CSA0__WRITE(src)   (((u_int32_t)(src) << 8) & 0x00000f00U)
76567 #define SYNTH9__LOOP_CSA0__MODIFY(dst, src) \
76568                     (dst) = ((dst) &\
76569                     ~0x00000f00U) | (((u_int32_t)(src) <<\
76570                     8) & 0x00000f00U)
76571 #define SYNTH9__LOOP_CSA0__VERIFY(src) \
76572                     (!((((u_int32_t)(src)\
76573                     << 8) & ~0x00000f00U)))
76574
76575 /* macros for field LOOP_RSA0 */
76576 #define SYNTH9__LOOP_RSA0__SHIFT                                             12
76577 #define SYNTH9__LOOP_RSA0__WIDTH                                              5
76578 #define SYNTH9__LOOP_RSA0__MASK                                     0x0001f000U
76579 #define SYNTH9__LOOP_RSA0__READ(src)   (((u_int32_t)(src) & 0x0001f000U) >> 12)
76580 #define SYNTH9__LOOP_RSA0__WRITE(src)  (((u_int32_t)(src) << 12) & 0x0001f000U)
76581 #define SYNTH9__LOOP_RSA0__MODIFY(dst, src) \
76582                     (dst) = ((dst) &\
76583                     ~0x0001f000U) | (((u_int32_t)(src) <<\
76584                     12) & 0x0001f000U)
76585 #define SYNTH9__LOOP_RSA0__VERIFY(src) \
76586                     (!((((u_int32_t)(src)\
76587                     << 12) & ~0x0001f000U)))
76588
76589 /* macros for field LOOP_CPA0 */
76590 #define SYNTH9__LOOP_CPA0__SHIFT                                             17
76591 #define SYNTH9__LOOP_CPA0__WIDTH                                              5
76592 #define SYNTH9__LOOP_CPA0__MASK                                     0x003e0000U
76593 #define SYNTH9__LOOP_CPA0__READ(src)   (((u_int32_t)(src) & 0x003e0000U) >> 17)
76594 #define SYNTH9__LOOP_CPA0__WRITE(src)  (((u_int32_t)(src) << 17) & 0x003e0000U)
76595 #define SYNTH9__LOOP_CPA0__MODIFY(dst, src) \
76596                     (dst) = ((dst) &\
76597                     ~0x003e0000U) | (((u_int32_t)(src) <<\
76598                     17) & 0x003e0000U)
76599 #define SYNTH9__LOOP_CPA0__VERIFY(src) \
76600                     (!((((u_int32_t)(src)\
76601                     << 17) & ~0x003e0000U)))
76602
76603 /* macros for field LOOP_3RD_ORDER_RA */
76604 #define SYNTH9__LOOP_3RD_ORDER_RA__SHIFT                                     22
76605 #define SYNTH9__LOOP_3RD_ORDER_RA__WIDTH                                      5
76606 #define SYNTH9__LOOP_3RD_ORDER_RA__MASK                             0x07c00000U
76607 #define SYNTH9__LOOP_3RD_ORDER_RA__READ(src) \
76608                     (((u_int32_t)(src)\
76609                     & 0x07c00000U) >> 22)
76610 #define SYNTH9__LOOP_3RD_ORDER_RA__WRITE(src) \
76611                     (((u_int32_t)(src)\
76612                     << 22) & 0x07c00000U)
76613 #define SYNTH9__LOOP_3RD_ORDER_RA__MODIFY(dst, src) \
76614                     (dst) = ((dst) &\
76615                     ~0x07c00000U) | (((u_int32_t)(src) <<\
76616                     22) & 0x07c00000U)
76617 #define SYNTH9__LOOP_3RD_ORDER_RA__VERIFY(src) \
76618                     (!((((u_int32_t)(src)\
76619                     << 22) & ~0x07c00000U)))
76620
76621 /* macros for field REFDIVA */
76622 #define SYNTH9__REFDIVA__SHIFT                                               27
76623 #define SYNTH9__REFDIVA__WIDTH                                                5
76624 #define SYNTH9__REFDIVA__MASK                                       0xf8000000U
76625 #define SYNTH9__REFDIVA__READ(src)     (((u_int32_t)(src) & 0xf8000000U) >> 27)
76626 #define SYNTH9__REFDIVA__WRITE(src)    (((u_int32_t)(src) << 27) & 0xf8000000U)
76627 #define SYNTH9__REFDIVA__MODIFY(dst, src) \
76628                     (dst) = ((dst) &\
76629                     ~0xf8000000U) | (((u_int32_t)(src) <<\
76630                     27) & 0xf8000000U)
76631 #define SYNTH9__REFDIVA__VERIFY(src) \
76632                     (!((((u_int32_t)(src)\
76633                     << 27) & ~0xf8000000U)))
76634 #define SYNTH9__TYPE                                                  u_int32_t
76635 #define SYNTH9__READ                                                0xffffffffU
76636 #define SYNTH9__WRITE                                               0xffffffffU
76637
76638 #endif /* __SYNTH9_MACRO__ */
76639
76640
76641 /* macros for radio65_reg_block.ch0_SYNTH9 */
76642 #define INST_RADIO65_REG_BLOCK__CH0_SYNTH9__NUM                               1
76643
76644 /* macros for BlueprintGlobalNameSpace::SYNTH10 */
76645 #ifndef __SYNTH10_MACRO__
76646 #define __SYNTH10_MACRO__
76647
76648 /* macros for field SPARE10A */
76649 #define SYNTH10__SPARE10A__SHIFT                                              0
76650 #define SYNTH10__SPARE10A__WIDTH                                              2
76651 #define SYNTH10__SPARE10A__MASK                                     0x00000003U
76652 #define SYNTH10__SPARE10A__READ(src)             (u_int32_t)(src) & 0x00000003U
76653 #define SYNTH10__SPARE10A__WRITE(src)          ((u_int32_t)(src) & 0x00000003U)
76654 #define SYNTH10__SPARE10A__MODIFY(dst, src) \
76655                     (dst) = ((dst) &\
76656                     ~0x00000003U) | ((u_int32_t)(src) &\
76657                     0x00000003U)
76658 #define SYNTH10__SPARE10A__VERIFY(src)   (!(((u_int32_t)(src) & ~0x00000003U)))
76659
76660 /* macros for field PWDB_ICLOBIAS50 */
76661 #define SYNTH10__PWDB_ICLOBIAS50__SHIFT                                       2
76662 #define SYNTH10__PWDB_ICLOBIAS50__WIDTH                                       3
76663 #define SYNTH10__PWDB_ICLOBIAS50__MASK                              0x0000001cU
76664 #define SYNTH10__PWDB_ICLOBIAS50__READ(src) \
76665                     (((u_int32_t)(src)\
76666                     & 0x0000001cU) >> 2)
76667 #define SYNTH10__PWDB_ICLOBIAS50__WRITE(src) \
76668                     (((u_int32_t)(src)\
76669                     << 2) & 0x0000001cU)
76670 #define SYNTH10__PWDB_ICLOBIAS50__MODIFY(dst, src) \
76671                     (dst) = ((dst) &\
76672                     ~0x0000001cU) | (((u_int32_t)(src) <<\
76673                     2) & 0x0000001cU)
76674 #define SYNTH10__PWDB_ICLOBIAS50__VERIFY(src) \
76675                     (!((((u_int32_t)(src)\
76676                     << 2) & ~0x0000001cU)))
76677
76678 /* macros for field PWDB_IRSPARE25 */
76679 #define SYNTH10__PWDB_IRSPARE25__SHIFT                                        5
76680 #define SYNTH10__PWDB_IRSPARE25__WIDTH                                        3
76681 #define SYNTH10__PWDB_IRSPARE25__MASK                               0x000000e0U
76682 #define SYNTH10__PWDB_IRSPARE25__READ(src) \
76683                     (((u_int32_t)(src)\
76684                     & 0x000000e0U) >> 5)
76685 #define SYNTH10__PWDB_IRSPARE25__WRITE(src) \
76686                     (((u_int32_t)(src)\
76687                     << 5) & 0x000000e0U)
76688 #define SYNTH10__PWDB_IRSPARE25__MODIFY(dst, src) \
76689                     (dst) = ((dst) &\
76690                     ~0x000000e0U) | (((u_int32_t)(src) <<\
76691                     5) & 0x000000e0U)
76692 #define SYNTH10__PWDB_IRSPARE25__VERIFY(src) \
76693                     (!((((u_int32_t)(src)\
76694                     << 5) & ~0x000000e0U)))
76695
76696 /* macros for field PWDB_ICSPARE25 */
76697 #define SYNTH10__PWDB_ICSPARE25__SHIFT                                        8
76698 #define SYNTH10__PWDB_ICSPARE25__WIDTH                                        3
76699 #define SYNTH10__PWDB_ICSPARE25__MASK                               0x00000700U
76700 #define SYNTH10__PWDB_ICSPARE25__READ(src) \
76701                     (((u_int32_t)(src)\
76702                     & 0x00000700U) >> 8)
76703 #define SYNTH10__PWDB_ICSPARE25__WRITE(src) \
76704                     (((u_int32_t)(src)\
76705                     << 8) & 0x00000700U)
76706 #define SYNTH10__PWDB_ICSPARE25__MODIFY(dst, src) \
76707                     (dst) = ((dst) &\
76708                     ~0x00000700U) | (((u_int32_t)(src) <<\
76709                     8) & 0x00000700U)
76710 #define SYNTH10__PWDB_ICSPARE25__VERIFY(src) \
76711                     (!((((u_int32_t)(src)\
76712                     << 8) & ~0x00000700U)))
76713
76714 /* macros for field SLOPE_ICPA1 */
76715 #define SYNTH10__SLOPE_ICPA1__SHIFT                                          11
76716 #define SYNTH10__SLOPE_ICPA1__WIDTH                                           3
76717 #define SYNTH10__SLOPE_ICPA1__MASK                                  0x00003800U
76718 #define SYNTH10__SLOPE_ICPA1__READ(src) \
76719                     (((u_int32_t)(src)\
76720                     & 0x00003800U) >> 11)
76721 #define SYNTH10__SLOPE_ICPA1__WRITE(src) \
76722                     (((u_int32_t)(src)\
76723                     << 11) & 0x00003800U)
76724 #define SYNTH10__SLOPE_ICPA1__MODIFY(dst, src) \
76725                     (dst) = ((dst) &\
76726                     ~0x00003800U) | (((u_int32_t)(src) <<\
76727                     11) & 0x00003800U)
76728 #define SYNTH10__SLOPE_ICPA1__VERIFY(src) \
76729                     (!((((u_int32_t)(src)\
76730                     << 11) & ~0x00003800U)))
76731
76732 /* macros for field LOOP_ICPA1 */
76733 #define SYNTH10__LOOP_ICPA1__SHIFT                                           14
76734 #define SYNTH10__LOOP_ICPA1__WIDTH                                            4
76735 #define SYNTH10__LOOP_ICPA1__MASK                                   0x0003c000U
76736 #define SYNTH10__LOOP_ICPA1__READ(src) (((u_int32_t)(src) & 0x0003c000U) >> 14)
76737 #define SYNTH10__LOOP_ICPA1__WRITE(src) \
76738                     (((u_int32_t)(src)\
76739                     << 14) & 0x0003c000U)
76740 #define SYNTH10__LOOP_ICPA1__MODIFY(dst, src) \
76741                     (dst) = ((dst) &\
76742                     ~0x0003c000U) | (((u_int32_t)(src) <<\
76743                     14) & 0x0003c000U)
76744 #define SYNTH10__LOOP_ICPA1__VERIFY(src) \
76745                     (!((((u_int32_t)(src)\
76746                     << 14) & ~0x0003c000U)))
76747
76748 /* macros for field LOOP_CSA1 */
76749 #define SYNTH10__LOOP_CSA1__SHIFT                                            18
76750 #define SYNTH10__LOOP_CSA1__WIDTH                                             4
76751 #define SYNTH10__LOOP_CSA1__MASK                                    0x003c0000U
76752 #define SYNTH10__LOOP_CSA1__READ(src)  (((u_int32_t)(src) & 0x003c0000U) >> 18)
76753 #define SYNTH10__LOOP_CSA1__WRITE(src) (((u_int32_t)(src) << 18) & 0x003c0000U)
76754 #define SYNTH10__LOOP_CSA1__MODIFY(dst, src) \
76755                     (dst) = ((dst) &\
76756                     ~0x003c0000U) | (((u_int32_t)(src) <<\
76757                     18) & 0x003c0000U)
76758 #define SYNTH10__LOOP_CSA1__VERIFY(src) \
76759                     (!((((u_int32_t)(src)\
76760                     << 18) & ~0x003c0000U)))
76761
76762 /* macros for field LOOP_RSA1 */
76763 #define SYNTH10__LOOP_RSA1__SHIFT                                            22
76764 #define SYNTH10__LOOP_RSA1__WIDTH                                             5
76765 #define SYNTH10__LOOP_RSA1__MASK                                    0x07c00000U
76766 #define SYNTH10__LOOP_RSA1__READ(src)  (((u_int32_t)(src) & 0x07c00000U) >> 22)
76767 #define SYNTH10__LOOP_RSA1__WRITE(src) (((u_int32_t)(src) << 22) & 0x07c00000U)
76768 #define SYNTH10__LOOP_RSA1__MODIFY(dst, src) \
76769                     (dst) = ((dst) &\
76770                     ~0x07c00000U) | (((u_int32_t)(src) <<\
76771                     22) & 0x07c00000U)
76772 #define SYNTH10__LOOP_RSA1__VERIFY(src) \
76773                     (!((((u_int32_t)(src)\
76774                     << 22) & ~0x07c00000U)))
76775
76776 /* macros for field LOOP_CPA1 */
76777 #define SYNTH10__LOOP_CPA1__SHIFT                                            27
76778 #define SYNTH10__LOOP_CPA1__WIDTH                                             5
76779 #define SYNTH10__LOOP_CPA1__MASK                                    0xf8000000U
76780 #define SYNTH10__LOOP_CPA1__READ(src)  (((u_int32_t)(src) & 0xf8000000U) >> 27)
76781 #define SYNTH10__LOOP_CPA1__WRITE(src) (((u_int32_t)(src) << 27) & 0xf8000000U)
76782 #define SYNTH10__LOOP_CPA1__MODIFY(dst, src) \
76783                     (dst) = ((dst) &\
76784                     ~0xf8000000U) | (((u_int32_t)(src) <<\
76785                     27) & 0xf8000000U)
76786 #define SYNTH10__LOOP_CPA1__VERIFY(src) \
76787                     (!((((u_int32_t)(src)\
76788                     << 27) & ~0xf8000000U)))
76789 #define SYNTH10__TYPE                                                 u_int32_t
76790 #define SYNTH10__READ                                               0xffffffffU
76791 #define SYNTH10__WRITE                                              0xffffffffU
76792
76793 #endif /* __SYNTH10_MACRO__ */
76794
76795
76796 /* macros for radio65_reg_block.ch0_SYNTH10 */
76797 #define INST_RADIO65_REG_BLOCK__CH0_SYNTH10__NUM                              1
76798
76799 /* macros for BlueprintGlobalNameSpace::SYNTH11 */
76800 #ifndef __SYNTH11_MACRO__
76801 #define __SYNTH11_MACRO__
76802
76803 /* macros for field SPARE11A */
76804 #define SYNTH11__SPARE11A__SHIFT                                              0
76805 #define SYNTH11__SPARE11A__WIDTH                                              5
76806 #define SYNTH11__SPARE11A__MASK                                     0x0000001fU
76807 #define SYNTH11__SPARE11A__READ(src)             (u_int32_t)(src) & 0x0000001fU
76808 #define SYNTH11__SPARE11A__WRITE(src)          ((u_int32_t)(src) & 0x0000001fU)
76809 #define SYNTH11__SPARE11A__MODIFY(dst, src) \
76810                     (dst) = ((dst) &\
76811                     ~0x0000001fU) | ((u_int32_t)(src) &\
76812                     0x0000001fU)
76813 #define SYNTH11__SPARE11A__VERIFY(src)   (!(((u_int32_t)(src) & ~0x0000001fU)))
76814
76815 /* macros for field FORCE_LOBUF5G_ON */
76816 #define SYNTH11__FORCE_LOBUF5G_ON__SHIFT                                      5
76817 #define SYNTH11__FORCE_LOBUF5G_ON__WIDTH                                      1
76818 #define SYNTH11__FORCE_LOBUF5G_ON__MASK                             0x00000020U
76819 #define SYNTH11__FORCE_LOBUF5G_ON__READ(src) \
76820                     (((u_int32_t)(src)\
76821                     & 0x00000020U) >> 5)
76822 #define SYNTH11__FORCE_LOBUF5G_ON__WRITE(src) \
76823                     (((u_int32_t)(src)\
76824                     << 5) & 0x00000020U)
76825 #define SYNTH11__FORCE_LOBUF5G_ON__MODIFY(dst, src) \
76826                     (dst) = ((dst) &\
76827                     ~0x00000020U) | (((u_int32_t)(src) <<\
76828                     5) & 0x00000020U)
76829 #define SYNTH11__FORCE_LOBUF5G_ON__VERIFY(src) \
76830                     (!((((u_int32_t)(src)\
76831                     << 5) & ~0x00000020U)))
76832 #define SYNTH11__FORCE_LOBUF5G_ON__SET(dst) \
76833                     (dst) = ((dst) &\
76834                     ~0x00000020U) | ((u_int32_t)(1) << 5)
76835 #define SYNTH11__FORCE_LOBUF5G_ON__CLR(dst) \
76836                     (dst) = ((dst) &\
76837                     ~0x00000020U) | ((u_int32_t)(0) << 5)
76838
76839 /* macros for field LOREFSEL */
76840 #define SYNTH11__LOREFSEL__SHIFT                                              6
76841 #define SYNTH11__LOREFSEL__WIDTH                                              2
76842 #define SYNTH11__LOREFSEL__MASK                                     0x000000c0U
76843 #define SYNTH11__LOREFSEL__READ(src)    (((u_int32_t)(src) & 0x000000c0U) >> 6)
76844 #define SYNTH11__LOREFSEL__WRITE(src)   (((u_int32_t)(src) << 6) & 0x000000c0U)
76845 #define SYNTH11__LOREFSEL__MODIFY(dst, src) \
76846                     (dst) = ((dst) &\
76847                     ~0x000000c0U) | (((u_int32_t)(src) <<\
76848                     6) & 0x000000c0U)
76849 #define SYNTH11__LOREFSEL__VERIFY(src) \
76850                     (!((((u_int32_t)(src)\
76851                     << 6) & ~0x000000c0U)))
76852
76853 /* macros for field LOBUF2GTUNE */
76854 #define SYNTH11__LOBUF2GTUNE__SHIFT                                           8
76855 #define SYNTH11__LOBUF2GTUNE__WIDTH                                           2
76856 #define SYNTH11__LOBUF2GTUNE__MASK                                  0x00000300U
76857 #define SYNTH11__LOBUF2GTUNE__READ(src) (((u_int32_t)(src) & 0x00000300U) >> 8)
76858 #define SYNTH11__LOBUF2GTUNE__WRITE(src) \
76859                     (((u_int32_t)(src)\
76860                     << 8) & 0x00000300U)
76861 #define SYNTH11__LOBUF2GTUNE__MODIFY(dst, src) \
76862                     (dst) = ((dst) &\
76863                     ~0x00000300U) | (((u_int32_t)(src) <<\
76864                     8) & 0x00000300U)
76865 #define SYNTH11__LOBUF2GTUNE__VERIFY(src) \
76866                     (!((((u_int32_t)(src)\
76867                     << 8) & ~0x00000300U)))
76868
76869 /* macros for field CPSTEERING_MODE */
76870 #define SYNTH11__CPSTEERING_MODE__SHIFT                                      10
76871 #define SYNTH11__CPSTEERING_MODE__WIDTH                                       1
76872 #define SYNTH11__CPSTEERING_MODE__MASK                              0x00000400U
76873 #define SYNTH11__CPSTEERING_MODE__READ(src) \
76874                     (((u_int32_t)(src)\
76875                     & 0x00000400U) >> 10)
76876 #define SYNTH11__CPSTEERING_MODE__WRITE(src) \
76877                     (((u_int32_t)(src)\
76878                     << 10) & 0x00000400U)
76879 #define SYNTH11__CPSTEERING_MODE__MODIFY(dst, src) \
76880                     (dst) = ((dst) &\
76881                     ~0x00000400U) | (((u_int32_t)(src) <<\
76882                     10) & 0x00000400U)
76883 #define SYNTH11__CPSTEERING_MODE__VERIFY(src) \
76884                     (!((((u_int32_t)(src)\
76885                     << 10) & ~0x00000400U)))
76886 #define SYNTH11__CPSTEERING_MODE__SET(dst) \
76887                     (dst) = ((dst) &\
76888                     ~0x00000400U) | ((u_int32_t)(1) << 10)
76889 #define SYNTH11__CPSTEERING_MODE__CLR(dst) \
76890                     (dst) = ((dst) &\
76891                     ~0x00000400U) | ((u_int32_t)(0) << 10)
76892
76893 /* macros for field SLOPE_ICPA2 */
76894 #define SYNTH11__SLOPE_ICPA2__SHIFT                                          11
76895 #define SYNTH11__SLOPE_ICPA2__WIDTH                                           3
76896 #define SYNTH11__SLOPE_ICPA2__MASK                                  0x00003800U
76897 #define SYNTH11__SLOPE_ICPA2__READ(src) \
76898                     (((u_int32_t)(src)\
76899                     & 0x00003800U) >> 11)
76900 #define SYNTH11__SLOPE_ICPA2__WRITE(src) \
76901                     (((u_int32_t)(src)\
76902                     << 11) & 0x00003800U)
76903 #define SYNTH11__SLOPE_ICPA2__MODIFY(dst, src) \
76904                     (dst) = ((dst) &\
76905                     ~0x00003800U) | (((u_int32_t)(src) <<\
76906                     11) & 0x00003800U)
76907 #define SYNTH11__SLOPE_ICPA2__VERIFY(src) \
76908                     (!((((u_int32_t)(src)\
76909                     << 11) & ~0x00003800U)))
76910
76911 /* macros for field LOOP_ICPA2 */
76912 #define SYNTH11__LOOP_ICPA2__SHIFT                                           14
76913 #define SYNTH11__LOOP_ICPA2__WIDTH                                            4
76914 #define SYNTH11__LOOP_ICPA2__MASK                                   0x0003c000U
76915 #define SYNTH11__LOOP_ICPA2__READ(src) (((u_int32_t)(src) & 0x0003c000U) >> 14)
76916 #define SYNTH11__LOOP_ICPA2__WRITE(src) \
76917                     (((u_int32_t)(src)\
76918                     << 14) & 0x0003c000U)
76919 #define SYNTH11__LOOP_ICPA2__MODIFY(dst, src) \
76920                     (dst) = ((dst) &\
76921                     ~0x0003c000U) | (((u_int32_t)(src) <<\
76922                     14) & 0x0003c000U)
76923 #define SYNTH11__LOOP_ICPA2__VERIFY(src) \
76924                     (!((((u_int32_t)(src)\
76925                     << 14) & ~0x0003c000U)))
76926
76927 /* macros for field LOOP_CSA2 */
76928 #define SYNTH11__LOOP_CSA2__SHIFT                                            18
76929 #define SYNTH11__LOOP_CSA2__WIDTH                                             4
76930 #define SYNTH11__LOOP_CSA2__MASK                                    0x003c0000U
76931 #define SYNTH11__LOOP_CSA2__READ(src)  (((u_int32_t)(src) & 0x003c0000U) >> 18)
76932 #define SYNTH11__LOOP_CSA2__WRITE(src) (((u_int32_t)(src) << 18) & 0x003c0000U)
76933 #define SYNTH11__LOOP_CSA2__MODIFY(dst, src) \
76934                     (dst) = ((dst) &\
76935                     ~0x003c0000U) | (((u_int32_t)(src) <<\
76936                     18) & 0x003c0000U)
76937 #define SYNTH11__LOOP_CSA2__VERIFY(src) \
76938                     (!((((u_int32_t)(src)\
76939                     << 18) & ~0x003c0000U)))
76940
76941 /* macros for field LOOP_RSA2 */
76942 #define SYNTH11__LOOP_RSA2__SHIFT                                            22
76943 #define SYNTH11__LOOP_RSA2__WIDTH                                             5
76944 #define SYNTH11__LOOP_RSA2__MASK                                    0x07c00000U
76945 #define SYNTH11__LOOP_RSA2__READ(src)  (((u_int32_t)(src) & 0x07c00000U) >> 22)
76946 #define SYNTH11__LOOP_RSA2__WRITE(src) (((u_int32_t)(src) << 22) & 0x07c00000U)
76947 #define SYNTH11__LOOP_RSA2__MODIFY(dst, src) \
76948                     (dst) = ((dst) &\
76949                     ~0x07c00000U) | (((u_int32_t)(src) <<\
76950                     22) & 0x07c00000U)
76951 #define SYNTH11__LOOP_RSA2__VERIFY(src) \
76952                     (!((((u_int32_t)(src)\
76953                     << 22) & ~0x07c00000U)))
76954
76955 /* macros for field LOOP_CPA2 */
76956 #define SYNTH11__LOOP_CPA2__SHIFT                                            27
76957 #define SYNTH11__LOOP_CPA2__WIDTH                                             5
76958 #define SYNTH11__LOOP_CPA2__MASK                                    0xf8000000U
76959 #define SYNTH11__LOOP_CPA2__READ(src)  (((u_int32_t)(src) & 0xf8000000U) >> 27)
76960 #define SYNTH11__LOOP_CPA2__WRITE(src) (((u_int32_t)(src) << 27) & 0xf8000000U)
76961 #define SYNTH11__LOOP_CPA2__MODIFY(dst, src) \
76962                     (dst) = ((dst) &\
76963                     ~0xf8000000U) | (((u_int32_t)(src) <<\
76964                     27) & 0xf8000000U)
76965 #define SYNTH11__LOOP_CPA2__VERIFY(src) \
76966                     (!((((u_int32_t)(src)\
76967                     << 27) & ~0xf8000000U)))
76968 #define SYNTH11__TYPE                                                 u_int32_t
76969 #define SYNTH11__READ                                               0xffffffffU
76970 #define SYNTH11__WRITE                                              0xffffffffU
76971
76972 #endif /* __SYNTH11_MACRO__ */
76973
76974
76975 /* macros for radio65_reg_block.ch0_SYNTH11 */
76976 #define INST_RADIO65_REG_BLOCK__CH0_SYNTH11__NUM                              1
76977
76978 /* macros for BlueprintGlobalNameSpace::SYNTH12 */
76979 #ifndef __SYNTH12_MACRO__
76980 #define __SYNTH12_MACRO__
76981
76982 /* macros for field SPARE12A */
76983 #define SYNTH12__SPARE12A__SHIFT                                              0
76984 #define SYNTH12__SPARE12A__WIDTH                                             10
76985 #define SYNTH12__SPARE12A__MASK                                     0x000003ffU
76986 #define SYNTH12__SPARE12A__READ(src)             (u_int32_t)(src) & 0x000003ffU
76987 #define SYNTH12__SPARE12A__WRITE(src)          ((u_int32_t)(src) & 0x000003ffU)
76988 #define SYNTH12__SPARE12A__MODIFY(dst, src) \
76989                     (dst) = ((dst) &\
76990                     ~0x000003ffU) | ((u_int32_t)(src) &\
76991                     0x000003ffU)
76992 #define SYNTH12__SPARE12A__VERIFY(src)   (!(((u_int32_t)(src) & ~0x000003ffU)))
76993
76994 /* macros for field LOOPLEAKCUR_FRACN */
76995 #define SYNTH12__LOOPLEAKCUR_FRACN__SHIFT                                    10
76996 #define SYNTH12__LOOPLEAKCUR_FRACN__WIDTH                                     4
76997 #define SYNTH12__LOOPLEAKCUR_FRACN__MASK                            0x00003c00U
76998 #define SYNTH12__LOOPLEAKCUR_FRACN__READ(src) \
76999                     (((u_int32_t)(src)\
77000                     & 0x00003c00U) >> 10)
77001 #define SYNTH12__LOOPLEAKCUR_FRACN__WRITE(src) \
77002                     (((u_int32_t)(src)\
77003                     << 10) & 0x00003c00U)
77004 #define SYNTH12__LOOPLEAKCUR_FRACN__MODIFY(dst, src) \
77005                     (dst) = ((dst) &\
77006                     ~0x00003c00U) | (((u_int32_t)(src) <<\
77007                     10) & 0x00003c00U)
77008 #define SYNTH12__LOOPLEAKCUR_FRACN__VERIFY(src) \
77009                     (!((((u_int32_t)(src)\
77010                     << 10) & ~0x00003c00U)))
77011
77012 /* macros for field CPLOWLK_FRACN */
77013 #define SYNTH12__CPLOWLK_FRACN__SHIFT                                        14
77014 #define SYNTH12__CPLOWLK_FRACN__WIDTH                                         1
77015 #define SYNTH12__CPLOWLK_FRACN__MASK                                0x00004000U
77016 #define SYNTH12__CPLOWLK_FRACN__READ(src) \
77017                     (((u_int32_t)(src)\
77018                     & 0x00004000U) >> 14)
77019 #define SYNTH12__CPLOWLK_FRACN__WRITE(src) \
77020                     (((u_int32_t)(src)\
77021                     << 14) & 0x00004000U)
77022 #define SYNTH12__CPLOWLK_FRACN__MODIFY(dst, src) \
77023                     (dst) = ((dst) &\
77024                     ~0x00004000U) | (((u_int32_t)(src) <<\
77025                     14) & 0x00004000U)
77026 #define SYNTH12__CPLOWLK_FRACN__VERIFY(src) \
77027                     (!((((u_int32_t)(src)\
77028                     << 14) & ~0x00004000U)))
77029 #define SYNTH12__CPLOWLK_FRACN__SET(dst) \
77030                     (dst) = ((dst) &\
77031                     ~0x00004000U) | ((u_int32_t)(1) << 14)
77032 #define SYNTH12__CPLOWLK_FRACN__CLR(dst) \
77033                     (dst) = ((dst) &\
77034                     ~0x00004000U) | ((u_int32_t)(0) << 14)
77035
77036 /* macros for field CPBIAS_FRACN */
77037 #define SYNTH12__CPBIAS_FRACN__SHIFT                                         15
77038 #define SYNTH12__CPBIAS_FRACN__WIDTH                                          2
77039 #define SYNTH12__CPBIAS_FRACN__MASK                                 0x00018000U
77040 #define SYNTH12__CPBIAS_FRACN__READ(src) \
77041                     (((u_int32_t)(src)\
77042                     & 0x00018000U) >> 15)
77043 #define SYNTH12__CPBIAS_FRACN__WRITE(src) \
77044                     (((u_int32_t)(src)\
77045                     << 15) & 0x00018000U)
77046 #define SYNTH12__CPBIAS_FRACN__MODIFY(dst, src) \
77047                     (dst) = ((dst) &\
77048                     ~0x00018000U) | (((u_int32_t)(src) <<\
77049                     15) & 0x00018000U)
77050 #define SYNTH12__CPBIAS_FRACN__VERIFY(src) \
77051                     (!((((u_int32_t)(src)\
77052                     << 15) & ~0x00018000U)))
77053
77054 /* macros for field SYNTHDIGOUTEN */
77055 #define SYNTH12__SYNTHDIGOUTEN__SHIFT                                        17
77056 #define SYNTH12__SYNTHDIGOUTEN__WIDTH                                         1
77057 #define SYNTH12__SYNTHDIGOUTEN__MASK                                0x00020000U
77058 #define SYNTH12__SYNTHDIGOUTEN__READ(src) \
77059                     (((u_int32_t)(src)\
77060                     & 0x00020000U) >> 17)
77061 #define SYNTH12__SYNTHDIGOUTEN__WRITE(src) \
77062                     (((u_int32_t)(src)\
77063                     << 17) & 0x00020000U)
77064 #define SYNTH12__SYNTHDIGOUTEN__MODIFY(dst, src) \
77065                     (dst) = ((dst) &\
77066                     ~0x00020000U) | (((u_int32_t)(src) <<\
77067                     17) & 0x00020000U)
77068 #define SYNTH12__SYNTHDIGOUTEN__VERIFY(src) \
77069                     (!((((u_int32_t)(src)\
77070                     << 17) & ~0x00020000U)))
77071 #define SYNTH12__SYNTHDIGOUTEN__SET(dst) \
77072                     (dst) = ((dst) &\
77073                     ~0x00020000U) | ((u_int32_t)(1) << 17)
77074 #define SYNTH12__SYNTHDIGOUTEN__CLR(dst) \
77075                     (dst) = ((dst) &\
77076                     ~0x00020000U) | ((u_int32_t)(0) << 17)
77077
77078 /* macros for field STRCONT */
77079 #define SYNTH12__STRCONT__SHIFT                                              18
77080 #define SYNTH12__STRCONT__WIDTH                                               1
77081 #define SYNTH12__STRCONT__MASK                                      0x00040000U
77082 #define SYNTH12__STRCONT__READ(src)    (((u_int32_t)(src) & 0x00040000U) >> 18)
77083 #define SYNTH12__STRCONT__WRITE(src)   (((u_int32_t)(src) << 18) & 0x00040000U)
77084 #define SYNTH12__STRCONT__MODIFY(dst, src) \
77085                     (dst) = ((dst) &\
77086                     ~0x00040000U) | (((u_int32_t)(src) <<\
77087                     18) & 0x00040000U)
77088 #define SYNTH12__STRCONT__VERIFY(src) \
77089                     (!((((u_int32_t)(src)\
77090                     << 18) & ~0x00040000U)))
77091 #define SYNTH12__STRCONT__SET(dst) \
77092                     (dst) = ((dst) &\
77093                     ~0x00040000U) | ((u_int32_t)(1) << 18)
77094 #define SYNTH12__STRCONT__CLR(dst) \
77095                     (dst) = ((dst) &\
77096                     ~0x00040000U) | ((u_int32_t)(0) << 18)
77097
77098 /* macros for field VREFMUL3 */
77099 #define SYNTH12__VREFMUL3__SHIFT                                             19
77100 #define SYNTH12__VREFMUL3__WIDTH                                              4
77101 #define SYNTH12__VREFMUL3__MASK                                     0x00780000U
77102 #define SYNTH12__VREFMUL3__READ(src)   (((u_int32_t)(src) & 0x00780000U) >> 19)
77103 #define SYNTH12__VREFMUL3__WRITE(src)  (((u_int32_t)(src) << 19) & 0x00780000U)
77104 #define SYNTH12__VREFMUL3__MODIFY(dst, src) \
77105                     (dst) = ((dst) &\
77106                     ~0x00780000U) | (((u_int32_t)(src) <<\
77107                     19) & 0x00780000U)
77108 #define SYNTH12__VREFMUL3__VERIFY(src) \
77109                     (!((((u_int32_t)(src)\
77110                     << 19) & ~0x00780000U)))
77111
77112 /* macros for field VREFMUL2 */
77113 #define SYNTH12__VREFMUL2__SHIFT                                             23
77114 #define SYNTH12__VREFMUL2__WIDTH                                              4
77115 #define SYNTH12__VREFMUL2__MASK                                     0x07800000U
77116 #define SYNTH12__VREFMUL2__READ(src)   (((u_int32_t)(src) & 0x07800000U) >> 23)
77117 #define SYNTH12__VREFMUL2__WRITE(src)  (((u_int32_t)(src) << 23) & 0x07800000U)
77118 #define SYNTH12__VREFMUL2__MODIFY(dst, src) \
77119                     (dst) = ((dst) &\
77120                     ~0x07800000U) | (((u_int32_t)(src) <<\
77121                     23) & 0x07800000U)
77122 #define SYNTH12__VREFMUL2__VERIFY(src) \
77123                     (!((((u_int32_t)(src)\
77124                     << 23) & ~0x07800000U)))
77125
77126 /* macros for field VREFMUL1 */
77127 #define SYNTH12__VREFMUL1__SHIFT                                             27
77128 #define SYNTH12__VREFMUL1__WIDTH                                              4
77129 #define SYNTH12__VREFMUL1__MASK                                     0x78000000U
77130 #define SYNTH12__VREFMUL1__READ(src)   (((u_int32_t)(src) & 0x78000000U) >> 27)
77131 #define SYNTH12__VREFMUL1__WRITE(src)  (((u_int32_t)(src) << 27) & 0x78000000U)
77132 #define SYNTH12__VREFMUL1__MODIFY(dst, src) \
77133                     (dst) = ((dst) &\
77134                     ~0x78000000U) | (((u_int32_t)(src) <<\
77135                     27) & 0x78000000U)
77136 #define SYNTH12__VREFMUL1__VERIFY(src) \
77137                     (!((((u_int32_t)(src)\
77138                     << 27) & ~0x78000000U)))
77139
77140 /* macros for field CLK_DOUBLER_EN */
77141 #define SYNTH12__CLK_DOUBLER_EN__SHIFT                                       31
77142 #define SYNTH12__CLK_DOUBLER_EN__WIDTH                                        1
77143 #define SYNTH12__CLK_DOUBLER_EN__MASK                               0x80000000U
77144 #define SYNTH12__CLK_DOUBLER_EN__READ(src) \
77145                     (((u_int32_t)(src)\
77146                     & 0x80000000U) >> 31)
77147 #define SYNTH12__CLK_DOUBLER_EN__WRITE(src) \
77148                     (((u_int32_t)(src)\
77149                     << 31) & 0x80000000U)
77150 #define SYNTH12__CLK_DOUBLER_EN__MODIFY(dst, src) \
77151                     (dst) = ((dst) &\
77152                     ~0x80000000U) | (((u_int32_t)(src) <<\
77153                     31) & 0x80000000U)
77154 #define SYNTH12__CLK_DOUBLER_EN__VERIFY(src) \
77155                     (!((((u_int32_t)(src)\
77156                     << 31) & ~0x80000000U)))
77157 #define SYNTH12__CLK_DOUBLER_EN__SET(dst) \
77158                     (dst) = ((dst) &\
77159                     ~0x80000000U) | ((u_int32_t)(1) << 31)
77160 #define SYNTH12__CLK_DOUBLER_EN__CLR(dst) \
77161                     (dst) = ((dst) &\
77162                     ~0x80000000U) | ((u_int32_t)(0) << 31)
77163 #define SYNTH12__TYPE                                                 u_int32_t
77164 #define SYNTH12__READ                                               0xffffffffU
77165 #define SYNTH12__WRITE                                              0xffffffffU
77166
77167 #endif /* __SYNTH12_MACRO__ */
77168
77169
77170 /* macros for radio65_reg_block.ch0_SYNTH12 */
77171 #define INST_RADIO65_REG_BLOCK__CH0_SYNTH12__NUM                              1
77172
77173 /* macros for BlueprintGlobalNameSpace::SYNTH13 */
77174 #ifndef __SYNTH13_MACRO__
77175 #define __SYNTH13_MACRO__
77176
77177 /* macros for field SPARE13A */
77178 #define SYNTH13__SPARE13A__SHIFT                                              0
77179 #define SYNTH13__SPARE13A__WIDTH                                              1
77180 #define SYNTH13__SPARE13A__MASK                                     0x00000001U
77181 #define SYNTH13__SPARE13A__READ(src)             (u_int32_t)(src) & 0x00000001U
77182 #define SYNTH13__SPARE13A__WRITE(src)          ((u_int32_t)(src) & 0x00000001U)
77183 #define SYNTH13__SPARE13A__MODIFY(dst, src) \
77184                     (dst) = ((dst) &\
77185                     ~0x00000001U) | ((u_int32_t)(src) &\
77186                     0x00000001U)
77187 #define SYNTH13__SPARE13A__VERIFY(src)   (!(((u_int32_t)(src) & ~0x00000001U)))
77188 #define SYNTH13__SPARE13A__SET(dst) \
77189                     (dst) = ((dst) &\
77190                     ~0x00000001U) | (u_int32_t)(1)
77191 #define SYNTH13__SPARE13A__CLR(dst) \
77192                     (dst) = ((dst) &\
77193                     ~0x00000001U) | (u_int32_t)(0)
77194
77195 /* macros for field SLOPE_ICPA_FRACN */
77196 #define SYNTH13__SLOPE_ICPA_FRACN__SHIFT                                      1
77197 #define SYNTH13__SLOPE_ICPA_FRACN__WIDTH                                      3
77198 #define SYNTH13__SLOPE_ICPA_FRACN__MASK                             0x0000000eU
77199 #define SYNTH13__SLOPE_ICPA_FRACN__READ(src) \
77200                     (((u_int32_t)(src)\
77201                     & 0x0000000eU) >> 1)
77202 #define SYNTH13__SLOPE_ICPA_FRACN__WRITE(src) \
77203                     (((u_int32_t)(src)\
77204                     << 1) & 0x0000000eU)
77205 #define SYNTH13__SLOPE_ICPA_FRACN__MODIFY(dst, src) \
77206                     (dst) = ((dst) &\
77207                     ~0x0000000eU) | (((u_int32_t)(src) <<\
77208                     1) & 0x0000000eU)
77209 #define SYNTH13__SLOPE_ICPA_FRACN__VERIFY(src) \
77210                     (!((((u_int32_t)(src)\
77211                     << 1) & ~0x0000000eU)))
77212
77213 /* macros for field LOOP_ICPA_FRACN */
77214 #define SYNTH13__LOOP_ICPA_FRACN__SHIFT                                       4
77215 #define SYNTH13__LOOP_ICPA_FRACN__WIDTH                                       4
77216 #define SYNTH13__LOOP_ICPA_FRACN__MASK                              0x000000f0U
77217 #define SYNTH13__LOOP_ICPA_FRACN__READ(src) \
77218                     (((u_int32_t)(src)\
77219                     & 0x000000f0U) >> 4)
77220 #define SYNTH13__LOOP_ICPA_FRACN__WRITE(src) \
77221                     (((u_int32_t)(src)\
77222                     << 4) & 0x000000f0U)
77223 #define SYNTH13__LOOP_ICPA_FRACN__MODIFY(dst, src) \
77224                     (dst) = ((dst) &\
77225                     ~0x000000f0U) | (((u_int32_t)(src) <<\
77226                     4) & 0x000000f0U)
77227 #define SYNTH13__LOOP_ICPA_FRACN__VERIFY(src) \
77228                     (!((((u_int32_t)(src)\
77229                     << 4) & ~0x000000f0U)))
77230
77231 /* macros for field LOOP_CSA_FRACN */
77232 #define SYNTH13__LOOP_CSA_FRACN__SHIFT                                        8
77233 #define SYNTH13__LOOP_CSA_FRACN__WIDTH                                        4
77234 #define SYNTH13__LOOP_CSA_FRACN__MASK                               0x00000f00U
77235 #define SYNTH13__LOOP_CSA_FRACN__READ(src) \
77236                     (((u_int32_t)(src)\
77237                     & 0x00000f00U) >> 8)
77238 #define SYNTH13__LOOP_CSA_FRACN__WRITE(src) \
77239                     (((u_int32_t)(src)\
77240                     << 8) & 0x00000f00U)
77241 #define SYNTH13__LOOP_CSA_FRACN__MODIFY(dst, src) \
77242                     (dst) = ((dst) &\
77243                     ~0x00000f00U) | (((u_int32_t)(src) <<\
77244                     8) & 0x00000f00U)
77245 #define SYNTH13__LOOP_CSA_FRACN__VERIFY(src) \
77246                     (!((((u_int32_t)(src)\
77247                     << 8) & ~0x00000f00U)))
77248
77249 /* macros for field LOOP_RSA_FRACN */
77250 #define SYNTH13__LOOP_RSA_FRACN__SHIFT                                       12
77251 #define SYNTH13__LOOP_RSA_FRACN__WIDTH                                        5
77252 #define SYNTH13__LOOP_RSA_FRACN__MASK                               0x0001f000U
77253 #define SYNTH13__LOOP_RSA_FRACN__READ(src) \
77254                     (((u_int32_t)(src)\
77255                     & 0x0001f000U) >> 12)
77256 #define SYNTH13__LOOP_RSA_FRACN__WRITE(src) \
77257                     (((u_int32_t)(src)\
77258                     << 12) & 0x0001f000U)
77259 #define SYNTH13__LOOP_RSA_FRACN__MODIFY(dst, src) \
77260                     (dst) = ((dst) &\
77261                     ~0x0001f000U) | (((u_int32_t)(src) <<\
77262                     12) & 0x0001f000U)
77263 #define SYNTH13__LOOP_RSA_FRACN__VERIFY(src) \
77264                     (!((((u_int32_t)(src)\
77265                     << 12) & ~0x0001f000U)))
77266
77267 /* macros for field LOOP_CPA_FRACN */
77268 #define SYNTH13__LOOP_CPA_FRACN__SHIFT                                       17
77269 #define SYNTH13__LOOP_CPA_FRACN__WIDTH                                        5
77270 #define SYNTH13__LOOP_CPA_FRACN__MASK                               0x003e0000U
77271 #define SYNTH13__LOOP_CPA_FRACN__READ(src) \
77272                     (((u_int32_t)(src)\
77273                     & 0x003e0000U) >> 17)
77274 #define SYNTH13__LOOP_CPA_FRACN__WRITE(src) \
77275                     (((u_int32_t)(src)\
77276                     << 17) & 0x003e0000U)
77277 #define SYNTH13__LOOP_CPA_FRACN__MODIFY(dst, src) \
77278                     (dst) = ((dst) &\
77279                     ~0x003e0000U) | (((u_int32_t)(src) <<\
77280                     17) & 0x003e0000U)
77281 #define SYNTH13__LOOP_CPA_FRACN__VERIFY(src) \
77282                     (!((((u_int32_t)(src)\
77283                     << 17) & ~0x003e0000U)))
77284
77285 /* macros for field LOOP_3RD_ORDER_RA_FRACN */
77286 #define SYNTH13__LOOP_3RD_ORDER_RA_FRACN__SHIFT                              22
77287 #define SYNTH13__LOOP_3RD_ORDER_RA_FRACN__WIDTH                               5
77288 #define SYNTH13__LOOP_3RD_ORDER_RA_FRACN__MASK                      0x07c00000U
77289 #define SYNTH13__LOOP_3RD_ORDER_RA_FRACN__READ(src) \
77290                     (((u_int32_t)(src)\
77291                     & 0x07c00000U) >> 22)
77292 #define SYNTH13__LOOP_3RD_ORDER_RA_FRACN__WRITE(src) \
77293                     (((u_int32_t)(src)\
77294                     << 22) & 0x07c00000U)
77295 #define SYNTH13__LOOP_3RD_ORDER_RA_FRACN__MODIFY(dst, src) \
77296                     (dst) = ((dst) &\
77297                     ~0x07c00000U) | (((u_int32_t)(src) <<\
77298                     22) & 0x07c00000U)
77299 #define SYNTH13__LOOP_3RD_ORDER_RA_FRACN__VERIFY(src) \
77300                     (!((((u_int32_t)(src)\
77301                     << 22) & ~0x07c00000U)))
77302
77303 /* macros for field REFDIVA_FRACN */
77304 #define SYNTH13__REFDIVA_FRACN__SHIFT                                        27
77305 #define SYNTH13__REFDIVA_FRACN__WIDTH                                         5
77306 #define SYNTH13__REFDIVA_FRACN__MASK                                0xf8000000U
77307 #define SYNTH13__REFDIVA_FRACN__READ(src) \
77308                     (((u_int32_t)(src)\
77309                     & 0xf8000000U) >> 27)
77310 #define SYNTH13__REFDIVA_FRACN__WRITE(src) \
77311                     (((u_int32_t)(src)\
77312                     << 27) & 0xf8000000U)
77313 #define SYNTH13__REFDIVA_FRACN__MODIFY(dst, src) \
77314                     (dst) = ((dst) &\
77315                     ~0xf8000000U) | (((u_int32_t)(src) <<\
77316                     27) & 0xf8000000U)
77317 #define SYNTH13__REFDIVA_FRACN__VERIFY(src) \
77318                     (!((((u_int32_t)(src)\
77319                     << 27) & ~0xf8000000U)))
77320 #define SYNTH13__TYPE                                                 u_int32_t
77321 #define SYNTH13__READ                                               0xffffffffU
77322 #define SYNTH13__WRITE                                              0xffffffffU
77323
77324 #endif /* __SYNTH13_MACRO__ */
77325
77326
77327 /* macros for radio65_reg_block.ch0_SYNTH13 */
77328 #define INST_RADIO65_REG_BLOCK__CH0_SYNTH13__NUM                              1
77329
77330 /* macros for BlueprintGlobalNameSpace::SYNTH14 */
77331 #ifndef __SYNTH14_MACRO__
77332 #define __SYNTH14_MACRO__
77333
77334 /* macros for field SPARE14A */
77335 #define SYNTH14__SPARE14A__SHIFT                                              0
77336 #define SYNTH14__SPARE14A__WIDTH                                              2
77337 #define SYNTH14__SPARE14A__MASK                                     0x00000003U
77338 #define SYNTH14__SPARE14A__READ(src)             (u_int32_t)(src) & 0x00000003U
77339 #define SYNTH14__SPARE14A__WRITE(src)          ((u_int32_t)(src) & 0x00000003U)
77340 #define SYNTH14__SPARE14A__MODIFY(dst, src) \
77341                     (dst) = ((dst) &\
77342                     ~0x00000003U) | ((u_int32_t)(src) &\
77343                     0x00000003U)
77344 #define SYNTH14__SPARE14A__VERIFY(src)   (!(((u_int32_t)(src) & ~0x00000003U)))
77345
77346 /* macros for field LOBUF5GTUNE_3 */
77347 #define SYNTH14__LOBUF5GTUNE_3__SHIFT                                         2
77348 #define SYNTH14__LOBUF5GTUNE_3__WIDTH                                         2
77349 #define SYNTH14__LOBUF5GTUNE_3__MASK                                0x0000000cU
77350 #define SYNTH14__LOBUF5GTUNE_3__READ(src) \
77351                     (((u_int32_t)(src)\
77352                     & 0x0000000cU) >> 2)
77353 #define SYNTH14__LOBUF5GTUNE_3__WRITE(src) \
77354                     (((u_int32_t)(src)\
77355                     << 2) & 0x0000000cU)
77356 #define SYNTH14__LOBUF5GTUNE_3__MODIFY(dst, src) \
77357                     (dst) = ((dst) &\
77358                     ~0x0000000cU) | (((u_int32_t)(src) <<\
77359                     2) & 0x0000000cU)
77360 #define SYNTH14__LOBUF5GTUNE_3__VERIFY(src) \
77361                     (!((((u_int32_t)(src)\
77362                     << 2) & ~0x0000000cU)))
77363
77364 /* macros for field LOBUF2GTUNE_3 */
77365 #define SYNTH14__LOBUF2GTUNE_3__SHIFT                                         4
77366 #define SYNTH14__LOBUF2GTUNE_3__WIDTH                                         2
77367 #define SYNTH14__LOBUF2GTUNE_3__MASK                                0x00000030U
77368 #define SYNTH14__LOBUF2GTUNE_3__READ(src) \
77369                     (((u_int32_t)(src)\
77370                     & 0x00000030U) >> 4)
77371 #define SYNTH14__LOBUF2GTUNE_3__WRITE(src) \
77372                     (((u_int32_t)(src)\
77373                     << 4) & 0x00000030U)
77374 #define SYNTH14__LOBUF2GTUNE_3__MODIFY(dst, src) \
77375                     (dst) = ((dst) &\
77376                     ~0x00000030U) | (((u_int32_t)(src) <<\
77377                     4) & 0x00000030U)
77378 #define SYNTH14__LOBUF2GTUNE_3__VERIFY(src) \
77379                     (!((((u_int32_t)(src)\
77380                     << 4) & ~0x00000030U)))
77381
77382 /* macros for field LOBUF5GTUNE_2 */
77383 #define SYNTH14__LOBUF5GTUNE_2__SHIFT                                         6
77384 #define SYNTH14__LOBUF5GTUNE_2__WIDTH                                         2
77385 #define SYNTH14__LOBUF5GTUNE_2__MASK                                0x000000c0U
77386 #define SYNTH14__LOBUF5GTUNE_2__READ(src) \
77387                     (((u_int32_t)(src)\
77388                     & 0x000000c0U) >> 6)
77389 #define SYNTH14__LOBUF5GTUNE_2__WRITE(src) \
77390                     (((u_int32_t)(src)\
77391                     << 6) & 0x000000c0U)
77392 #define SYNTH14__LOBUF5GTUNE_2__MODIFY(dst, src) \
77393                     (dst) = ((dst) &\
77394                     ~0x000000c0U) | (((u_int32_t)(src) <<\
77395                     6) & 0x000000c0U)
77396 #define SYNTH14__LOBUF5GTUNE_2__VERIFY(src) \
77397                     (!((((u_int32_t)(src)\
77398                     << 6) & ~0x000000c0U)))
77399
77400 /* macros for field LOBUF2GTUNE_2 */
77401 #define SYNTH14__LOBUF2GTUNE_2__SHIFT                                         8
77402 #define SYNTH14__LOBUF2GTUNE_2__WIDTH                                         2
77403 #define SYNTH14__LOBUF2GTUNE_2__MASK                                0x00000300U
77404 #define SYNTH14__LOBUF2GTUNE_2__READ(src) \
77405                     (((u_int32_t)(src)\
77406                     & 0x00000300U) >> 8)
77407 #define SYNTH14__LOBUF2GTUNE_2__WRITE(src) \
77408                     (((u_int32_t)(src)\
77409                     << 8) & 0x00000300U)
77410 #define SYNTH14__LOBUF2GTUNE_2__MODIFY(dst, src) \
77411                     (dst) = ((dst) &\
77412                     ~0x00000300U) | (((u_int32_t)(src) <<\
77413                     8) & 0x00000300U)
77414 #define SYNTH14__LOBUF2GTUNE_2__VERIFY(src) \
77415                     (!((((u_int32_t)(src)\
77416                     << 8) & ~0x00000300U)))
77417
77418 /* macros for field PWD_LOBUF5G_3 */
77419 #define SYNTH14__PWD_LOBUF5G_3__SHIFT                                        10
77420 #define SYNTH14__PWD_LOBUF5G_3__WIDTH                                         1
77421 #define SYNTH14__PWD_LOBUF5G_3__MASK                                0x00000400U
77422 #define SYNTH14__PWD_LOBUF5G_3__READ(src) \
77423                     (((u_int32_t)(src)\
77424                     & 0x00000400U) >> 10)
77425 #define SYNTH14__PWD_LOBUF5G_3__WRITE(src) \
77426                     (((u_int32_t)(src)\
77427                     << 10) & 0x00000400U)
77428 #define SYNTH14__PWD_LOBUF5G_3__MODIFY(dst, src) \
77429                     (dst) = ((dst) &\
77430                     ~0x00000400U) | (((u_int32_t)(src) <<\
77431                     10) & 0x00000400U)
77432 #define SYNTH14__PWD_LOBUF5G_3__VERIFY(src) \
77433                     (!((((u_int32_t)(src)\
77434                     << 10) & ~0x00000400U)))
77435 #define SYNTH14__PWD_LOBUF5G_3__SET(dst) \
77436                     (dst) = ((dst) &\
77437                     ~0x00000400U) | ((u_int32_t)(1) << 10)
77438 #define SYNTH14__PWD_LOBUF5G_3__CLR(dst) \
77439                     (dst) = ((dst) &\
77440                     ~0x00000400U) | ((u_int32_t)(0) << 10)
77441
77442 /* macros for field PWD_LOBUF2G_3 */
77443 #define SYNTH14__PWD_LOBUF2G_3__SHIFT                                        11
77444 #define SYNTH14__PWD_LOBUF2G_3__WIDTH                                         1
77445 #define SYNTH14__PWD_LOBUF2G_3__MASK                                0x00000800U
77446 #define SYNTH14__PWD_LOBUF2G_3__READ(src) \
77447                     (((u_int32_t)(src)\
77448                     & 0x00000800U) >> 11)
77449 #define SYNTH14__PWD_LOBUF2G_3__WRITE(src) \
77450                     (((u_int32_t)(src)\
77451                     << 11) & 0x00000800U)
77452 #define SYNTH14__PWD_LOBUF2G_3__MODIFY(dst, src) \
77453                     (dst) = ((dst) &\
77454                     ~0x00000800U) | (((u_int32_t)(src) <<\
77455                     11) & 0x00000800U)
77456 #define SYNTH14__PWD_LOBUF2G_3__VERIFY(src) \
77457                     (!((((u_int32_t)(src)\
77458                     << 11) & ~0x00000800U)))
77459 #define SYNTH14__PWD_LOBUF2G_3__SET(dst) \
77460                     (dst) = ((dst) &\
77461                     ~0x00000800U) | ((u_int32_t)(1) << 11)
77462 #define SYNTH14__PWD_LOBUF2G_3__CLR(dst) \
77463                     (dst) = ((dst) &\
77464                     ~0x00000800U) | ((u_int32_t)(0) << 11)
77465
77466 /* macros for field PWD_LOBUF5G_2 */
77467 #define SYNTH14__PWD_LOBUF5G_2__SHIFT                                        12
77468 #define SYNTH14__PWD_LOBUF5G_2__WIDTH                                         1
77469 #define SYNTH14__PWD_LOBUF5G_2__MASK                                0x00001000U
77470 #define SYNTH14__PWD_LOBUF5G_2__READ(src) \
77471                     (((u_int32_t)(src)\
77472                     & 0x00001000U) >> 12)
77473 #define SYNTH14__PWD_LOBUF5G_2__WRITE(src) \
77474                     (((u_int32_t)(src)\
77475                     << 12) & 0x00001000U)
77476 #define SYNTH14__PWD_LOBUF5G_2__MODIFY(dst, src) \
77477                     (dst) = ((dst) &\
77478                     ~0x00001000U) | (((u_int32_t)(src) <<\
77479                     12) & 0x00001000U)
77480 #define SYNTH14__PWD_LOBUF5G_2__VERIFY(src) \
77481                     (!((((u_int32_t)(src)\
77482                     << 12) & ~0x00001000U)))
77483 #define SYNTH14__PWD_LOBUF5G_2__SET(dst) \
77484                     (dst) = ((dst) &\
77485                     ~0x00001000U) | ((u_int32_t)(1) << 12)
77486 #define SYNTH14__PWD_LOBUF5G_2__CLR(dst) \
77487                     (dst) = ((dst) &\
77488                     ~0x00001000U) | ((u_int32_t)(0) << 12)
77489
77490 /* macros for field PWD_LOBUF2G_2 */
77491 #define SYNTH14__PWD_LOBUF2G_2__SHIFT                                        13
77492 #define SYNTH14__PWD_LOBUF2G_2__WIDTH                                         1
77493 #define SYNTH14__PWD_LOBUF2G_2__MASK                                0x00002000U
77494 #define SYNTH14__PWD_LOBUF2G_2__READ(src) \
77495                     (((u_int32_t)(src)\
77496                     & 0x00002000U) >> 13)
77497 #define SYNTH14__PWD_LOBUF2G_2__WRITE(src) \
77498                     (((u_int32_t)(src)\
77499                     << 13) & 0x00002000U)
77500 #define SYNTH14__PWD_LOBUF2G_2__MODIFY(dst, src) \
77501                     (dst) = ((dst) &\
77502                     ~0x00002000U) | (((u_int32_t)(src) <<\
77503                     13) & 0x00002000U)
77504 #define SYNTH14__PWD_LOBUF2G_2__VERIFY(src) \
77505                     (!((((u_int32_t)(src)\
77506                     << 13) & ~0x00002000U)))
77507 #define SYNTH14__PWD_LOBUF2G_2__SET(dst) \
77508                     (dst) = ((dst) &\
77509                     ~0x00002000U) | ((u_int32_t)(1) << 13)
77510 #define SYNTH14__PWD_LOBUF2G_2__CLR(dst) \
77511                     (dst) = ((dst) &\
77512                     ~0x00002000U) | ((u_int32_t)(0) << 13)
77513
77514 /* macros for field PWUPLO23_PD */
77515 #define SYNTH14__PWUPLO23_PD__SHIFT                                          14
77516 #define SYNTH14__PWUPLO23_PD__WIDTH                                           3
77517 #define SYNTH14__PWUPLO23_PD__MASK                                  0x0001c000U
77518 #define SYNTH14__PWUPLO23_PD__READ(src) \
77519                     (((u_int32_t)(src)\
77520                     & 0x0001c000U) >> 14)
77521 #define SYNTH14__PWUPLO23_PD__WRITE(src) \
77522                     (((u_int32_t)(src)\
77523                     << 14) & 0x0001c000U)
77524 #define SYNTH14__PWUPLO23_PD__MODIFY(dst, src) \
77525                     (dst) = ((dst) &\
77526                     ~0x0001c000U) | (((u_int32_t)(src) <<\
77527                     14) & 0x0001c000U)
77528 #define SYNTH14__PWUPLO23_PD__VERIFY(src) \
77529                     (!((((u_int32_t)(src)\
77530                     << 14) & ~0x0001c000U)))
77531
77532 /* macros for field PWDB_ICLOBUF5G50_3 */
77533 #define SYNTH14__PWDB_ICLOBUF5G50_3__SHIFT                                   17
77534 #define SYNTH14__PWDB_ICLOBUF5G50_3__WIDTH                                    3
77535 #define SYNTH14__PWDB_ICLOBUF5G50_3__MASK                           0x000e0000U
77536 #define SYNTH14__PWDB_ICLOBUF5G50_3__READ(src) \
77537                     (((u_int32_t)(src)\
77538                     & 0x000e0000U) >> 17)
77539 #define SYNTH14__PWDB_ICLOBUF5G50_3__WRITE(src) \
77540                     (((u_int32_t)(src)\
77541                     << 17) & 0x000e0000U)
77542 #define SYNTH14__PWDB_ICLOBUF5G50_3__MODIFY(dst, src) \
77543                     (dst) = ((dst) &\
77544                     ~0x000e0000U) | (((u_int32_t)(src) <<\
77545                     17) & 0x000e0000U)
77546 #define SYNTH14__PWDB_ICLOBUF5G50_3__VERIFY(src) \
77547                     (!((((u_int32_t)(src)\
77548                     << 17) & ~0x000e0000U)))
77549
77550 /* macros for field PWDB_ICLOBUF2G50_3 */
77551 #define SYNTH14__PWDB_ICLOBUF2G50_3__SHIFT                                   20
77552 #define SYNTH14__PWDB_ICLOBUF2G50_3__WIDTH                                    3
77553 #define SYNTH14__PWDB_ICLOBUF2G50_3__MASK                           0x00700000U
77554 #define SYNTH14__PWDB_ICLOBUF2G50_3__READ(src) \
77555                     (((u_int32_t)(src)\
77556                     & 0x00700000U) >> 20)
77557 #define SYNTH14__PWDB_ICLOBUF2G50_3__WRITE(src) \
77558                     (((u_int32_t)(src)\
77559                     << 20) & 0x00700000U)
77560 #define SYNTH14__PWDB_ICLOBUF2G50_3__MODIFY(dst, src) \
77561                     (dst) = ((dst) &\
77562                     ~0x00700000U) | (((u_int32_t)(src) <<\
77563                     20) & 0x00700000U)
77564 #define SYNTH14__PWDB_ICLOBUF2G50_3__VERIFY(src) \
77565                     (!((((u_int32_t)(src)\
77566                     << 20) & ~0x00700000U)))
77567
77568 /* macros for field PWDB_ICLOBUF5G50_2 */
77569 #define SYNTH14__PWDB_ICLOBUF5G50_2__SHIFT                                   23
77570 #define SYNTH14__PWDB_ICLOBUF5G50_2__WIDTH                                    3
77571 #define SYNTH14__PWDB_ICLOBUF5G50_2__MASK                           0x03800000U
77572 #define SYNTH14__PWDB_ICLOBUF5G50_2__READ(src) \
77573                     (((u_int32_t)(src)\
77574                     & 0x03800000U) >> 23)
77575 #define SYNTH14__PWDB_ICLOBUF5G50_2__WRITE(src) \
77576                     (((u_int32_t)(src)\
77577                     << 23) & 0x03800000U)
77578 #define SYNTH14__PWDB_ICLOBUF5G50_2__MODIFY(dst, src) \
77579                     (dst) = ((dst) &\
77580                     ~0x03800000U) | (((u_int32_t)(src) <<\
77581                     23) & 0x03800000U)
77582 #define SYNTH14__PWDB_ICLOBUF5G50_2__VERIFY(src) \
77583                     (!((((u_int32_t)(src)\
77584                     << 23) & ~0x03800000U)))
77585
77586 /* macros for field PWDB_ICLOBUF2G50_2 */
77587 #define SYNTH14__PWDB_ICLOBUF2G50_2__SHIFT                                   26
77588 #define SYNTH14__PWDB_ICLOBUF2G50_2__WIDTH                                    3
77589 #define SYNTH14__PWDB_ICLOBUF2G50_2__MASK                           0x1c000000U
77590 #define SYNTH14__PWDB_ICLOBUF2G50_2__READ(src) \
77591                     (((u_int32_t)(src)\
77592                     & 0x1c000000U) >> 26)
77593 #define SYNTH14__PWDB_ICLOBUF2G50_2__WRITE(src) \
77594                     (((u_int32_t)(src)\
77595                     << 26) & 0x1c000000U)
77596 #define SYNTH14__PWDB_ICLOBUF2G50_2__MODIFY(dst, src) \
77597                     (dst) = ((dst) &\
77598                     ~0x1c000000U) | (((u_int32_t)(src) <<\
77599                     26) & 0x1c000000U)
77600 #define SYNTH14__PWDB_ICLOBUF2G50_2__VERIFY(src) \
77601                     (!((((u_int32_t)(src)\
77602                     << 26) & ~0x1c000000U)))
77603
77604 /* macros for field PWDB_ICLVLSHFT */
77605 #define SYNTH14__PWDB_ICLVLSHFT__SHIFT                                       29
77606 #define SYNTH14__PWDB_ICLVLSHFT__WIDTH                                        3
77607 #define SYNTH14__PWDB_ICLVLSHFT__MASK                               0xe0000000U
77608 #define SYNTH14__PWDB_ICLVLSHFT__READ(src) \
77609                     (((u_int32_t)(src)\
77610                     & 0xe0000000U) >> 29)
77611 #define SYNTH14__PWDB_ICLVLSHFT__WRITE(src) \
77612                     (((u_int32_t)(src)\
77613                     << 29) & 0xe0000000U)
77614 #define SYNTH14__PWDB_ICLVLSHFT__MODIFY(dst, src) \
77615                     (dst) = ((dst) &\
77616                     ~0xe0000000U) | (((u_int32_t)(src) <<\
77617                     29) & 0xe0000000U)
77618 #define SYNTH14__PWDB_ICLVLSHFT__VERIFY(src) \
77619                     (!((((u_int32_t)(src)\
77620                     << 29) & ~0xe0000000U)))
77621 #define SYNTH14__TYPE                                                 u_int32_t
77622 #define SYNTH14__READ                                               0xffffffffU
77623 #define SYNTH14__WRITE                                              0xffffffffU
77624
77625 #endif /* __SYNTH14_MACRO__ */
77626
77627
77628 /* macros for radio65_reg_block.ch0_SYNTH14 */
77629 #define INST_RADIO65_REG_BLOCK__CH0_SYNTH14__NUM                              1
77630
77631 /* macros for BlueprintGlobalNameSpace::BIAS1 */
77632 #ifndef __BIAS1_MACRO__
77633 #define __BIAS1_MACRO__
77634
77635 /* macros for field SPARE1 */
77636 #define BIAS1__SPARE1__SHIFT                                                  0
77637 #define BIAS1__SPARE1__WIDTH                                                  3
77638 #define BIAS1__SPARE1__MASK                                         0x00000007U
77639 #define BIAS1__SPARE1__READ(src)                 (u_int32_t)(src) & 0x00000007U
77640 #define BIAS1__SPARE1__WRITE(src)              ((u_int32_t)(src) & 0x00000007U)
77641 #define BIAS1__SPARE1__MODIFY(dst, src) \
77642                     (dst) = ((dst) &\
77643                     ~0x00000007U) | ((u_int32_t)(src) &\
77644                     0x00000007U)
77645 #define BIAS1__SPARE1__VERIFY(src)       (!(((u_int32_t)(src) & ~0x00000007U)))
77646
77647 /* macros for field pwd_ic100pcie */
77648 #define BIAS1__PWD_IC100PCIE__SHIFT                                           3
77649 #define BIAS1__PWD_IC100PCIE__WIDTH                                           3
77650 #define BIAS1__PWD_IC100PCIE__MASK                                  0x00000038U
77651 #define BIAS1__PWD_IC100PCIE__READ(src) (((u_int32_t)(src) & 0x00000038U) >> 3)
77652 #define BIAS1__PWD_IC100PCIE__WRITE(src) \
77653                     (((u_int32_t)(src)\
77654                     << 3) & 0x00000038U)
77655 #define BIAS1__PWD_IC100PCIE__MODIFY(dst, src) \
77656                     (dst) = ((dst) &\
77657                     ~0x00000038U) | (((u_int32_t)(src) <<\
77658                     3) & 0x00000038U)
77659 #define BIAS1__PWD_IC100PCIE__VERIFY(src) \
77660                     (!((((u_int32_t)(src)\
77661                     << 3) & ~0x00000038U)))
77662
77663 /* macros for field pwd_ic25v2iQ */
77664 #define BIAS1__PWD_IC25V2IQ__SHIFT                                            6
77665 #define BIAS1__PWD_IC25V2IQ__WIDTH                                            3
77666 #define BIAS1__PWD_IC25V2IQ__MASK                                   0x000001c0U
77667 #define BIAS1__PWD_IC25V2IQ__READ(src)  (((u_int32_t)(src) & 0x000001c0U) >> 6)
77668 #define BIAS1__PWD_IC25V2IQ__WRITE(src) (((u_int32_t)(src) << 6) & 0x000001c0U)
77669 #define BIAS1__PWD_IC25V2IQ__MODIFY(dst, src) \
77670                     (dst) = ((dst) &\
77671                     ~0x000001c0U) | (((u_int32_t)(src) <<\
77672                     6) & 0x000001c0U)
77673 #define BIAS1__PWD_IC25V2IQ__VERIFY(src) \
77674                     (!((((u_int32_t)(src)\
77675                     << 6) & ~0x000001c0U)))
77676
77677 /* macros for field pwd_ic25v2iI */
77678 #define BIAS1__PWD_IC25V2II__SHIFT                                            9
77679 #define BIAS1__PWD_IC25V2II__WIDTH                                            3
77680 #define BIAS1__PWD_IC25V2II__MASK                                   0x00000e00U
77681 #define BIAS1__PWD_IC25V2II__READ(src)  (((u_int32_t)(src) & 0x00000e00U) >> 9)
77682 #define BIAS1__PWD_IC25V2II__WRITE(src) (((u_int32_t)(src) << 9) & 0x00000e00U)
77683 #define BIAS1__PWD_IC25V2II__MODIFY(dst, src) \
77684                     (dst) = ((dst) &\
77685                     ~0x00000e00U) | (((u_int32_t)(src) <<\
77686                     9) & 0x00000e00U)
77687 #define BIAS1__PWD_IC25V2II__VERIFY(src) \
77688                     (!((((u_int32_t)(src)\
77689                     << 9) & ~0x00000e00U)))
77690
77691 /* macros for field pwd_ic25bb */
77692 #define BIAS1__PWD_IC25BB__SHIFT                                             12
77693 #define BIAS1__PWD_IC25BB__WIDTH                                              3
77694 #define BIAS1__PWD_IC25BB__MASK                                     0x00007000U
77695 #define BIAS1__PWD_IC25BB__READ(src)   (((u_int32_t)(src) & 0x00007000U) >> 12)
77696 #define BIAS1__PWD_IC25BB__WRITE(src)  (((u_int32_t)(src) << 12) & 0x00007000U)
77697 #define BIAS1__PWD_IC25BB__MODIFY(dst, src) \
77698                     (dst) = ((dst) &\
77699                     ~0x00007000U) | (((u_int32_t)(src) <<\
77700                     12) & 0x00007000U)
77701 #define BIAS1__PWD_IC25BB__VERIFY(src) \
77702                     (!((((u_int32_t)(src)\
77703                     << 12) & ~0x00007000U)))
77704
77705 /* macros for field pwd_ic25dac */
77706 #define BIAS1__PWD_IC25DAC__SHIFT                                            15
77707 #define BIAS1__PWD_IC25DAC__WIDTH                                             3
77708 #define BIAS1__PWD_IC25DAC__MASK                                    0x00038000U
77709 #define BIAS1__PWD_IC25DAC__READ(src)  (((u_int32_t)(src) & 0x00038000U) >> 15)
77710 #define BIAS1__PWD_IC25DAC__WRITE(src) (((u_int32_t)(src) << 15) & 0x00038000U)
77711 #define BIAS1__PWD_IC25DAC__MODIFY(dst, src) \
77712                     (dst) = ((dst) &\
77713                     ~0x00038000U) | (((u_int32_t)(src) <<\
77714                     15) & 0x00038000U)
77715 #define BIAS1__PWD_IC25DAC__VERIFY(src) \
77716                     (!((((u_int32_t)(src)\
77717                     << 15) & ~0x00038000U)))
77718
77719 /* macros for field pwd_ic25fir */
77720 #define BIAS1__PWD_IC25FIR__SHIFT                                            18
77721 #define BIAS1__PWD_IC25FIR__WIDTH                                             3
77722 #define BIAS1__PWD_IC25FIR__MASK                                    0x001c0000U
77723 #define BIAS1__PWD_IC25FIR__READ(src)  (((u_int32_t)(src) & 0x001c0000U) >> 18)
77724 #define BIAS1__PWD_IC25FIR__WRITE(src) (((u_int32_t)(src) << 18) & 0x001c0000U)
77725 #define BIAS1__PWD_IC25FIR__MODIFY(dst, src) \
77726                     (dst) = ((dst) &\
77727                     ~0x001c0000U) | (((u_int32_t)(src) <<\
77728                     18) & 0x001c0000U)
77729 #define BIAS1__PWD_IC25FIR__VERIFY(src) \
77730                     (!((((u_int32_t)(src)\
77731                     << 18) & ~0x001c0000U)))
77732
77733 /* macros for field pwd_ic25adc */
77734 #define BIAS1__PWD_IC25ADC__SHIFT                                            21
77735 #define BIAS1__PWD_IC25ADC__WIDTH                                             3
77736 #define BIAS1__PWD_IC25ADC__MASK                                    0x00e00000U
77737 #define BIAS1__PWD_IC25ADC__READ(src)  (((u_int32_t)(src) & 0x00e00000U) >> 21)
77738 #define BIAS1__PWD_IC25ADC__WRITE(src) (((u_int32_t)(src) << 21) & 0x00e00000U)
77739 #define BIAS1__PWD_IC25ADC__MODIFY(dst, src) \
77740                     (dst) = ((dst) &\
77741                     ~0x00e00000U) | (((u_int32_t)(src) <<\
77742                     21) & 0x00e00000U)
77743 #define BIAS1__PWD_IC25ADC__VERIFY(src) \
77744                     (!((((u_int32_t)(src)\
77745                     << 21) & ~0x00e00000U)))
77746
77747 /* macros for field bias_sel */
77748 #define BIAS1__BIAS_SEL__SHIFT                                               24
77749 #define BIAS1__BIAS_SEL__WIDTH                                                8
77750 #define BIAS1__BIAS_SEL__MASK                                       0xff000000U
77751 #define BIAS1__BIAS_SEL__READ(src)     (((u_int32_t)(src) & 0xff000000U) >> 24)
77752 #define BIAS1__BIAS_SEL__WRITE(src)    (((u_int32_t)(src) << 24) & 0xff000000U)
77753 #define BIAS1__BIAS_SEL__MODIFY(dst, src) \
77754                     (dst) = ((dst) &\
77755                     ~0xff000000U) | (((u_int32_t)(src) <<\
77756                     24) & 0xff000000U)
77757 #define BIAS1__BIAS_SEL__VERIFY(src) \
77758                     (!((((u_int32_t)(src)\
77759                     << 24) & ~0xff000000U)))
77760 #define BIAS1__TYPE                                                   u_int32_t
77761 #define BIAS1__READ                                                 0xffffffffU
77762 #define BIAS1__WRITE                                                0xffffffffU
77763
77764 #endif /* __BIAS1_MACRO__ */
77765
77766
77767 /* macros for radio65_reg_block.ch0_BIAS1 */
77768 #define INST_RADIO65_REG_BLOCK__CH0_BIAS1__NUM                                1
77769
77770 /* macros for BlueprintGlobalNameSpace::BIAS2 */
77771 #ifndef __BIAS2_MACRO__
77772 #define __BIAS2_MACRO__
77773
77774 /* macros for field SPARE2 */
77775 #define BIAS2__SPARE2__SHIFT                                                  0
77776 #define BIAS2__SPARE2__WIDTH                                                  5
77777 #define BIAS2__SPARE2__MASK                                         0x0000001fU
77778 #define BIAS2__SPARE2__READ(src)                 (u_int32_t)(src) & 0x0000001fU
77779 #define BIAS2__SPARE2__WRITE(src)              ((u_int32_t)(src) & 0x0000001fU)
77780 #define BIAS2__SPARE2__MODIFY(dst, src) \
77781                     (dst) = ((dst) &\
77782                     ~0x0000001fU) | ((u_int32_t)(src) &\
77783                     0x0000001fU)
77784 #define BIAS2__SPARE2__VERIFY(src)       (!(((u_int32_t)(src) & ~0x0000001fU)))
77785
77786 /* macros for field pwd_ic25xtalreg */
77787 #define BIAS2__PWD_IC25XTALREG__SHIFT                                         5
77788 #define BIAS2__PWD_IC25XTALREG__WIDTH                                         3
77789 #define BIAS2__PWD_IC25XTALREG__MASK                                0x000000e0U
77790 #define BIAS2__PWD_IC25XTALREG__READ(src) \
77791                     (((u_int32_t)(src)\
77792                     & 0x000000e0U) >> 5)
77793 #define BIAS2__PWD_IC25XTALREG__WRITE(src) \
77794                     (((u_int32_t)(src)\
77795                     << 5) & 0x000000e0U)
77796 #define BIAS2__PWD_IC25XTALREG__MODIFY(dst, src) \
77797                     (dst) = ((dst) &\
77798                     ~0x000000e0U) | (((u_int32_t)(src) <<\
77799                     5) & 0x000000e0U)
77800 #define BIAS2__PWD_IC25XTALREG__VERIFY(src) \
77801                     (!((((u_int32_t)(src)\
77802                     << 5) & ~0x000000e0U)))
77803
77804 /* macros for field pwd_ic25xtal */
77805 #define BIAS2__PWD_IC25XTAL__SHIFT                                            8
77806 #define BIAS2__PWD_IC25XTAL__WIDTH                                            3
77807 #define BIAS2__PWD_IC25XTAL__MASK                                   0x00000700U
77808 #define BIAS2__PWD_IC25XTAL__READ(src)  (((u_int32_t)(src) & 0x00000700U) >> 8)
77809 #define BIAS2__PWD_IC25XTAL__WRITE(src) (((u_int32_t)(src) << 8) & 0x00000700U)
77810 #define BIAS2__PWD_IC25XTAL__MODIFY(dst, src) \
77811                     (dst) = ((dst) &\
77812                     ~0x00000700U) | (((u_int32_t)(src) <<\
77813                     8) & 0x00000700U)
77814 #define BIAS2__PWD_IC25XTAL__VERIFY(src) \
77815                     (!((((u_int32_t)(src)\
77816                     << 8) & ~0x00000700U)))
77817
77818 /* macros for field pwd_ic25txrf */
77819 #define BIAS2__PWD_IC25TXRF__SHIFT                                           11
77820 #define BIAS2__PWD_IC25TXRF__WIDTH                                            3
77821 #define BIAS2__PWD_IC25TXRF__MASK                                   0x00003800U
77822 #define BIAS2__PWD_IC25TXRF__READ(src) (((u_int32_t)(src) & 0x00003800U) >> 11)
77823 #define BIAS2__PWD_IC25TXRF__WRITE(src) \
77824                     (((u_int32_t)(src)\
77825                     << 11) & 0x00003800U)
77826 #define BIAS2__PWD_IC25TXRF__MODIFY(dst, src) \
77827                     (dst) = ((dst) &\
77828                     ~0x00003800U) | (((u_int32_t)(src) <<\
77829                     11) & 0x00003800U)
77830 #define BIAS2__PWD_IC25TXRF__VERIFY(src) \
77831                     (!((((u_int32_t)(src)\
77832                     << 11) & ~0x00003800U)))
77833
77834 /* macros for field pwd_ic25rxrf */
77835 #define BIAS2__PWD_IC25RXRF__SHIFT                                           14
77836 #define BIAS2__PWD_IC25RXRF__WIDTH                                            3
77837 #define BIAS2__PWD_IC25RXRF__MASK                                   0x0001c000U
77838 #define BIAS2__PWD_IC25RXRF__READ(src) (((u_int32_t)(src) & 0x0001c000U) >> 14)
77839 #define BIAS2__PWD_IC25RXRF__WRITE(src) \
77840                     (((u_int32_t)(src)\
77841                     << 14) & 0x0001c000U)
77842 #define BIAS2__PWD_IC25RXRF__MODIFY(dst, src) \
77843                     (dst) = ((dst) &\
77844                     ~0x0001c000U) | (((u_int32_t)(src) <<\
77845                     14) & 0x0001c000U)
77846 #define BIAS2__PWD_IC25RXRF__VERIFY(src) \
77847                     (!((((u_int32_t)(src)\
77848                     << 14) & ~0x0001c000U)))
77849
77850 /* macros for field pwd_ic25synth */
77851 #define BIAS2__PWD_IC25SYNTH__SHIFT                                          17
77852 #define BIAS2__PWD_IC25SYNTH__WIDTH                                           3
77853 #define BIAS2__PWD_IC25SYNTH__MASK                                  0x000e0000U
77854 #define BIAS2__PWD_IC25SYNTH__READ(src) \
77855                     (((u_int32_t)(src)\
77856                     & 0x000e0000U) >> 17)
77857 #define BIAS2__PWD_IC25SYNTH__WRITE(src) \
77858                     (((u_int32_t)(src)\
77859                     << 17) & 0x000e0000U)
77860 #define BIAS2__PWD_IC25SYNTH__MODIFY(dst, src) \
77861                     (dst) = ((dst) &\
77862                     ~0x000e0000U) | (((u_int32_t)(src) <<\
77863                     17) & 0x000e0000U)
77864 #define BIAS2__PWD_IC25SYNTH__VERIFY(src) \
77865                     (!((((u_int32_t)(src)\
77866                     << 17) & ~0x000e0000U)))
77867
77868 /* macros for field pwd_ic25pllreg */
77869 #define BIAS2__PWD_IC25PLLREG__SHIFT                                         20
77870 #define BIAS2__PWD_IC25PLLREG__WIDTH                                          3
77871 #define BIAS2__PWD_IC25PLLREG__MASK                                 0x00700000U
77872 #define BIAS2__PWD_IC25PLLREG__READ(src) \
77873                     (((u_int32_t)(src)\
77874                     & 0x00700000U) >> 20)
77875 #define BIAS2__PWD_IC25PLLREG__WRITE(src) \
77876                     (((u_int32_t)(src)\
77877                     << 20) & 0x00700000U)
77878 #define BIAS2__PWD_IC25PLLREG__MODIFY(dst, src) \
77879                     (dst) = ((dst) &\
77880                     ~0x00700000U) | (((u_int32_t)(src) <<\
77881                     20) & 0x00700000U)
77882 #define BIAS2__PWD_IC25PLLREG__VERIFY(src) \
77883                     (!((((u_int32_t)(src)\
77884                     << 20) & ~0x00700000U)))
77885
77886 /* macros for field pwd_ic25pllcp2 */
77887 #define BIAS2__PWD_IC25PLLCP2__SHIFT                                         23
77888 #define BIAS2__PWD_IC25PLLCP2__WIDTH                                          3
77889 #define BIAS2__PWD_IC25PLLCP2__MASK                                 0x03800000U
77890 #define BIAS2__PWD_IC25PLLCP2__READ(src) \
77891                     (((u_int32_t)(src)\
77892                     & 0x03800000U) >> 23)
77893 #define BIAS2__PWD_IC25PLLCP2__WRITE(src) \
77894                     (((u_int32_t)(src)\
77895                     << 23) & 0x03800000U)
77896 #define BIAS2__PWD_IC25PLLCP2__MODIFY(dst, src) \
77897                     (dst) = ((dst) &\
77898                     ~0x03800000U) | (((u_int32_t)(src) <<\
77899                     23) & 0x03800000U)
77900 #define BIAS2__PWD_IC25PLLCP2__VERIFY(src) \
77901                     (!((((u_int32_t)(src)\
77902                     << 23) & ~0x03800000U)))
77903
77904 /* macros for field pwd_ic25pllcp */
77905 #define BIAS2__PWD_IC25PLLCP__SHIFT                                          26
77906 #define BIAS2__PWD_IC25PLLCP__WIDTH                                           3
77907 #define BIAS2__PWD_IC25PLLCP__MASK                                  0x1c000000U
77908 #define BIAS2__PWD_IC25PLLCP__READ(src) \
77909                     (((u_int32_t)(src)\
77910                     & 0x1c000000U) >> 26)
77911 #define BIAS2__PWD_IC25PLLCP__WRITE(src) \
77912                     (((u_int32_t)(src)\
77913                     << 26) & 0x1c000000U)
77914 #define BIAS2__PWD_IC25PLLCP__MODIFY(dst, src) \
77915                     (dst) = ((dst) &\
77916                     ~0x1c000000U) | (((u_int32_t)(src) <<\
77917                     26) & 0x1c000000U)
77918 #define BIAS2__PWD_IC25PLLCP__VERIFY(src) \
77919                     (!((((u_int32_t)(src)\
77920                     << 26) & ~0x1c000000U)))
77921
77922 /* macros for field pwd_ic25pllgm */
77923 #define BIAS2__PWD_IC25PLLGM__SHIFT                                          29
77924 #define BIAS2__PWD_IC25PLLGM__WIDTH                                           3
77925 #define BIAS2__PWD_IC25PLLGM__MASK                                  0xe0000000U
77926 #define BIAS2__PWD_IC25PLLGM__READ(src) \
77927                     (((u_int32_t)(src)\
77928                     & 0xe0000000U) >> 29)
77929 #define BIAS2__PWD_IC25PLLGM__WRITE(src) \
77930                     (((u_int32_t)(src)\
77931                     << 29) & 0xe0000000U)
77932 #define BIAS2__PWD_IC25PLLGM__MODIFY(dst, src) \
77933                     (dst) = ((dst) &\
77934                     ~0xe0000000U) | (((u_int32_t)(src) <<\
77935                     29) & 0xe0000000U)
77936 #define BIAS2__PWD_IC25PLLGM__VERIFY(src) \
77937                     (!((((u_int32_t)(src)\
77938                     << 29) & ~0xe0000000U)))
77939 #define BIAS2__TYPE                                                   u_int32_t
77940 #define BIAS2__READ                                                 0xffffffffU
77941 #define BIAS2__WRITE                                                0xffffffffU
77942
77943 #endif /* __BIAS2_MACRO__ */
77944
77945
77946 /* macros for radio65_reg_block.ch0_BIAS2 */
77947 #define INST_RADIO65_REG_BLOCK__CH0_BIAS2__NUM                                1
77948
77949 /* macros for BlueprintGlobalNameSpace::BIAS3 */
77950 #ifndef __BIAS3_MACRO__
77951 #define __BIAS3_MACRO__
77952
77953 /* macros for field SPARE3 */
77954 #define BIAS3__SPARE3__SHIFT                                                  0
77955 #define BIAS3__SPARE3__WIDTH                                                  2
77956 #define BIAS3__SPARE3__MASK                                         0x00000003U
77957 #define BIAS3__SPARE3__READ(src)                 (u_int32_t)(src) & 0x00000003U
77958 #define BIAS3__SPARE3__WRITE(src)              ((u_int32_t)(src) & 0x00000003U)
77959 #define BIAS3__SPARE3__MODIFY(dst, src) \
77960                     (dst) = ((dst) &\
77961                     ~0x00000003U) | ((u_int32_t)(src) &\
77962                     0x00000003U)
77963 #define BIAS3__SPARE3__VERIFY(src)       (!(((u_int32_t)(src) & ~0x00000003U)))
77964
77965 /* macros for field pwd_ir25xtalreg */
77966 #define BIAS3__PWD_IR25XTALREG__SHIFT                                         2
77967 #define BIAS3__PWD_IR25XTALREG__WIDTH                                         3
77968 #define BIAS3__PWD_IR25XTALREG__MASK                                0x0000001cU
77969 #define BIAS3__PWD_IR25XTALREG__READ(src) \
77970                     (((u_int32_t)(src)\
77971                     & 0x0000001cU) >> 2)
77972 #define BIAS3__PWD_IR25XTALREG__WRITE(src) \
77973                     (((u_int32_t)(src)\
77974                     << 2) & 0x0000001cU)
77975 #define BIAS3__PWD_IR25XTALREG__MODIFY(dst, src) \
77976                     (dst) = ((dst) &\
77977                     ~0x0000001cU) | (((u_int32_t)(src) <<\
77978                     2) & 0x0000001cU)
77979 #define BIAS3__PWD_IR25XTALREG__VERIFY(src) \
77980                     (!((((u_int32_t)(src)\
77981                     << 2) & ~0x0000001cU)))
77982
77983 /* macros for field pwd_ir25txrf */
77984 #define BIAS3__PWD_IR25TXRF__SHIFT                                            5
77985 #define BIAS3__PWD_IR25TXRF__WIDTH                                            3
77986 #define BIAS3__PWD_IR25TXRF__MASK                                   0x000000e0U
77987 #define BIAS3__PWD_IR25TXRF__READ(src)  (((u_int32_t)(src) & 0x000000e0U) >> 5)
77988 #define BIAS3__PWD_IR25TXRF__WRITE(src) (((u_int32_t)(src) << 5) & 0x000000e0U)
77989 #define BIAS3__PWD_IR25TXRF__MODIFY(dst, src) \
77990                     (dst) = ((dst) &\
77991                     ~0x000000e0U) | (((u_int32_t)(src) <<\
77992                     5) & 0x000000e0U)
77993 #define BIAS3__PWD_IR25TXRF__VERIFY(src) \
77994                     (!((((u_int32_t)(src)\
77995                     << 5) & ~0x000000e0U)))
77996
77997 /* macros for field pwd_ir25rxrf */
77998 #define BIAS3__PWD_IR25RXRF__SHIFT                                            8
77999 #define BIAS3__PWD_IR25RXRF__WIDTH                                            3
78000 #define BIAS3__PWD_IR25RXRF__MASK                                   0x00000700U
78001 #define BIAS3__PWD_IR25RXRF__READ(src)  (((u_int32_t)(src) & 0x00000700U) >> 8)
78002 #define BIAS3__PWD_IR25RXRF__WRITE(src) (((u_int32_t)(src) << 8) & 0x00000700U)
78003 #define BIAS3__PWD_IR25RXRF__MODIFY(dst, src) \
78004                     (dst) = ((dst) &\
78005                     ~0x00000700U) | (((u_int32_t)(src) <<\
78006                     8) & 0x00000700U)
78007 #define BIAS3__PWD_IR25RXRF__VERIFY(src) \
78008                     (!((((u_int32_t)(src)\
78009                     << 8) & ~0x00000700U)))
78010
78011 /* macros for field pwd_ir25synth */
78012 #define BIAS3__PWD_IR25SYNTH__SHIFT                                          11
78013 #define BIAS3__PWD_IR25SYNTH__WIDTH                                           3
78014 #define BIAS3__PWD_IR25SYNTH__MASK                                  0x00003800U
78015 #define BIAS3__PWD_IR25SYNTH__READ(src) \
78016                     (((u_int32_t)(src)\
78017                     & 0x00003800U) >> 11)
78018 #define BIAS3__PWD_IR25SYNTH__WRITE(src) \
78019                     (((u_int32_t)(src)\
78020                     << 11) & 0x00003800U)
78021 #define BIAS3__PWD_IR25SYNTH__MODIFY(dst, src) \
78022                     (dst) = ((dst) &\
78023                     ~0x00003800U) | (((u_int32_t)(src) <<\
78024                     11) & 0x00003800U)
78025 #define BIAS3__PWD_IR25SYNTH__VERIFY(src) \
78026                     (!((((u_int32_t)(src)\
78027                     << 11) & ~0x00003800U)))
78028
78029 /* macros for field pwd_ir25pllreg */
78030 #define BIAS3__PWD_IR25PLLREG__SHIFT                                         14
78031 #define BIAS3__PWD_IR25PLLREG__WIDTH                                          3
78032 #define BIAS3__PWD_IR25PLLREG__MASK                                 0x0001c000U
78033 #define BIAS3__PWD_IR25PLLREG__READ(src) \
78034                     (((u_int32_t)(src)\
78035                     & 0x0001c000U) >> 14)
78036 #define BIAS3__PWD_IR25PLLREG__WRITE(src) \
78037                     (((u_int32_t)(src)\
78038                     << 14) & 0x0001c000U)
78039 #define BIAS3__PWD_IR25PLLREG__MODIFY(dst, src) \
78040                     (dst) = ((dst) &\
78041                     ~0x0001c000U) | (((u_int32_t)(src) <<\
78042                     14) & 0x0001c000U)
78043 #define BIAS3__PWD_IR25PLLREG__VERIFY(src) \
78044                     (!((((u_int32_t)(src)\
78045                     << 14) & ~0x0001c000U)))
78046
78047 /* macros for field pwd_ir25bb */
78048 #define BIAS3__PWD_IR25BB__SHIFT                                             17
78049 #define BIAS3__PWD_IR25BB__WIDTH                                              3
78050 #define BIAS3__PWD_IR25BB__MASK                                     0x000e0000U
78051 #define BIAS3__PWD_IR25BB__READ(src)   (((u_int32_t)(src) & 0x000e0000U) >> 17)
78052 #define BIAS3__PWD_IR25BB__WRITE(src)  (((u_int32_t)(src) << 17) & 0x000e0000U)
78053 #define BIAS3__PWD_IR25BB__MODIFY(dst, src) \
78054                     (dst) = ((dst) &\
78055                     ~0x000e0000U) | (((u_int32_t)(src) <<\
78056                     17) & 0x000e0000U)
78057 #define BIAS3__PWD_IR25BB__VERIFY(src) \
78058                     (!((((u_int32_t)(src)\
78059                     << 17) & ~0x000e0000U)))
78060
78061 /* macros for field pwd_ir50dac */
78062 #define BIAS3__PWD_IR50DAC__SHIFT                                            20
78063 #define BIAS3__PWD_IR50DAC__WIDTH                                             3
78064 #define BIAS3__PWD_IR50DAC__MASK                                    0x00700000U
78065 #define BIAS3__PWD_IR50DAC__READ(src)  (((u_int32_t)(src) & 0x00700000U) >> 20)
78066 #define BIAS3__PWD_IR50DAC__WRITE(src) (((u_int32_t)(src) << 20) & 0x00700000U)
78067 #define BIAS3__PWD_IR50DAC__MODIFY(dst, src) \
78068                     (dst) = ((dst) &\
78069                     ~0x00700000U) | (((u_int32_t)(src) <<\
78070                     20) & 0x00700000U)
78071 #define BIAS3__PWD_IR50DAC__VERIFY(src) \
78072                     (!((((u_int32_t)(src)\
78073                     << 20) & ~0x00700000U)))
78074
78075 /* macros for field pwd_ir25dac */
78076 #define BIAS3__PWD_IR25DAC__SHIFT                                            23
78077 #define BIAS3__PWD_IR25DAC__WIDTH                                             3
78078 #define BIAS3__PWD_IR25DAC__MASK                                    0x03800000U
78079 #define BIAS3__PWD_IR25DAC__READ(src)  (((u_int32_t)(src) & 0x03800000U) >> 23)
78080 #define BIAS3__PWD_IR25DAC__WRITE(src) (((u_int32_t)(src) << 23) & 0x03800000U)
78081 #define BIAS3__PWD_IR25DAC__MODIFY(dst, src) \
78082                     (dst) = ((dst) &\
78083                     ~0x03800000U) | (((u_int32_t)(src) <<\
78084                     23) & 0x03800000U)
78085 #define BIAS3__PWD_IR25DAC__VERIFY(src) \
78086                     (!((((u_int32_t)(src)\
78087                     << 23) & ~0x03800000U)))
78088
78089 /* macros for field pwd_ir25fir */
78090 #define BIAS3__PWD_IR25FIR__SHIFT                                            26
78091 #define BIAS3__PWD_IR25FIR__WIDTH                                             3
78092 #define BIAS3__PWD_IR25FIR__MASK                                    0x1c000000U
78093 #define BIAS3__PWD_IR25FIR__READ(src)  (((u_int32_t)(src) & 0x1c000000U) >> 26)
78094 #define BIAS3__PWD_IR25FIR__WRITE(src) (((u_int32_t)(src) << 26) & 0x1c000000U)
78095 #define BIAS3__PWD_IR25FIR__MODIFY(dst, src) \
78096                     (dst) = ((dst) &\
78097                     ~0x1c000000U) | (((u_int32_t)(src) <<\
78098                     26) & 0x1c000000U)
78099 #define BIAS3__PWD_IR25FIR__VERIFY(src) \
78100                     (!((((u_int32_t)(src)\
78101                     << 26) & ~0x1c000000U)))
78102
78103 /* macros for field pwd_ir50adc */
78104 #define BIAS3__PWD_IR50ADC__SHIFT                                            29
78105 #define BIAS3__PWD_IR50ADC__WIDTH                                             3
78106 #define BIAS3__PWD_IR50ADC__MASK                                    0xe0000000U
78107 #define BIAS3__PWD_IR50ADC__READ(src)  (((u_int32_t)(src) & 0xe0000000U) >> 29)
78108 #define BIAS3__PWD_IR50ADC__WRITE(src) (((u_int32_t)(src) << 29) & 0xe0000000U)
78109 #define BIAS3__PWD_IR50ADC__MODIFY(dst, src) \
78110                     (dst) = ((dst) &\
78111                     ~0xe0000000U) | (((u_int32_t)(src) <<\
78112                     29) & 0xe0000000U)
78113 #define BIAS3__PWD_IR50ADC__VERIFY(src) \
78114                     (!((((u_int32_t)(src)\
78115                     << 29) & ~0xe0000000U)))
78116 #define BIAS3__TYPE                                                   u_int32_t
78117 #define BIAS3__READ                                                 0xffffffffU
78118 #define BIAS3__WRITE                                                0xffffffffU
78119
78120 #endif /* __BIAS3_MACRO__ */
78121
78122
78123 /* macros for radio65_reg_block.ch0_BIAS3 */
78124 #define INST_RADIO65_REG_BLOCK__CH0_BIAS3__NUM                                1
78125
78126 /* macros for BlueprintGlobalNameSpace::BIAS4 */
78127 #ifndef __BIAS4_MACRO__
78128 #define __BIAS4_MACRO__
78129
78130 /* macros for field SPARE4 */
78131 #define BIAS4__SPARE4__SHIFT                                                  0
78132 #define BIAS4__SPARE4__WIDTH                                                 14
78133 #define BIAS4__SPARE4__MASK                                         0x00003fffU
78134 #define BIAS4__SPARE4__READ(src)                 (u_int32_t)(src) & 0x00003fffU
78135 #define BIAS4__SPARE4__WRITE(src)              ((u_int32_t)(src) & 0x00003fffU)
78136 #define BIAS4__SPARE4__MODIFY(dst, src) \
78137                     (dst) = ((dst) &\
78138                     ~0x00003fffU) | ((u_int32_t)(src) &\
78139                     0x00003fffU)
78140 #define BIAS4__SPARE4__VERIFY(src)       (!(((u_int32_t)(src) & ~0x00003fffU)))
78141
78142 /* macros for field pwd_ir25xpabias */
78143 #define BIAS4__PWD_IR25XPABIAS__SHIFT                                        14
78144 #define BIAS4__PWD_IR25XPABIAS__WIDTH                                         3
78145 #define BIAS4__PWD_IR25XPABIAS__MASK                                0x0001c000U
78146 #define BIAS4__PWD_IR25XPABIAS__READ(src) \
78147                     (((u_int32_t)(src)\
78148                     & 0x0001c000U) >> 14)
78149 #define BIAS4__PWD_IR25XPABIAS__WRITE(src) \
78150                     (((u_int32_t)(src)\
78151                     << 14) & 0x0001c000U)
78152 #define BIAS4__PWD_IR25XPABIAS__MODIFY(dst, src) \
78153                     (dst) = ((dst) &\
78154                     ~0x0001c000U) | (((u_int32_t)(src) <<\
78155                     14) & 0x0001c000U)
78156 #define BIAS4__PWD_IR25XPABIAS__VERIFY(src) \
78157                     (!((((u_int32_t)(src)\
78158                     << 14) & ~0x0001c000U)))
78159
78160 /* macros for field pwd_ir25thermadc */
78161 #define BIAS4__PWD_IR25THERMADC__SHIFT                                       17
78162 #define BIAS4__PWD_IR25THERMADC__WIDTH                                        3
78163 #define BIAS4__PWD_IR25THERMADC__MASK                               0x000e0000U
78164 #define BIAS4__PWD_IR25THERMADC__READ(src) \
78165                     (((u_int32_t)(src)\
78166                     & 0x000e0000U) >> 17)
78167 #define BIAS4__PWD_IR25THERMADC__WRITE(src) \
78168                     (((u_int32_t)(src)\
78169                     << 17) & 0x000e0000U)
78170 #define BIAS4__PWD_IR25THERMADC__MODIFY(dst, src) \
78171                     (dst) = ((dst) &\
78172                     ~0x000e0000U) | (((u_int32_t)(src) <<\
78173                     17) & 0x000e0000U)
78174 #define BIAS4__PWD_IR25THERMADC__VERIFY(src) \
78175                     (!((((u_int32_t)(src)\
78176                     << 17) & ~0x000e0000U)))
78177
78178 /* macros for field pwd_ir25otpreg */
78179 #define BIAS4__PWD_IR25OTPREG__SHIFT                                         20
78180 #define BIAS4__PWD_IR25OTPREG__WIDTH                                          3
78181 #define BIAS4__PWD_IR25OTPREG__MASK                                 0x00700000U
78182 #define BIAS4__PWD_IR25OTPREG__READ(src) \
78183                     (((u_int32_t)(src)\
78184                     & 0x00700000U) >> 20)
78185 #define BIAS4__PWD_IR25OTPREG__WRITE(src) \
78186                     (((u_int32_t)(src)\
78187                     << 20) & 0x00700000U)
78188 #define BIAS4__PWD_IR25OTPREG__MODIFY(dst, src) \
78189                     (dst) = ((dst) &\
78190                     ~0x00700000U) | (((u_int32_t)(src) <<\
78191                     20) & 0x00700000U)
78192 #define BIAS4__PWD_IR25OTPREG__VERIFY(src) \
78193                     (!((((u_int32_t)(src)\
78194                     << 20) & ~0x00700000U)))
78195
78196 /* macros for field pwd_ic25xpabias */
78197 #define BIAS4__PWD_IC25XPABIAS__SHIFT                                        23
78198 #define BIAS4__PWD_IC25XPABIAS__WIDTH                                         3
78199 #define BIAS4__PWD_IC25XPABIAS__MASK                                0x03800000U
78200 #define BIAS4__PWD_IC25XPABIAS__READ(src) \
78201                     (((u_int32_t)(src)\
78202                     & 0x03800000U) >> 23)
78203 #define BIAS4__PWD_IC25XPABIAS__WRITE(src) \
78204                     (((u_int32_t)(src)\
78205                     << 23) & 0x03800000U)
78206 #define BIAS4__PWD_IC25XPABIAS__MODIFY(dst, src) \
78207                     (dst) = ((dst) &\
78208                     ~0x03800000U) | (((u_int32_t)(src) <<\
78209                     23) & 0x03800000U)
78210 #define BIAS4__PWD_IC25XPABIAS__VERIFY(src) \
78211                     (!((((u_int32_t)(src)\
78212                     << 23) & ~0x03800000U)))
78213
78214 /* macros for field pwd_ic25spareB */
78215 #define BIAS4__PWD_IC25SPAREB__SHIFT                                         26
78216 #define BIAS4__PWD_IC25SPAREB__WIDTH                                          3
78217 #define BIAS4__PWD_IC25SPAREB__MASK                                 0x1c000000U
78218 #define BIAS4__PWD_IC25SPAREB__READ(src) \
78219                     (((u_int32_t)(src)\
78220                     & 0x1c000000U) >> 26)
78221 #define BIAS4__PWD_IC25SPAREB__WRITE(src) \
78222                     (((u_int32_t)(src)\
78223                     << 26) & 0x1c000000U)
78224 #define BIAS4__PWD_IC25SPAREB__MODIFY(dst, src) \
78225                     (dst) = ((dst) &\
78226                     ~0x1c000000U) | (((u_int32_t)(src) <<\
78227                     26) & 0x1c000000U)
78228 #define BIAS4__PWD_IC25SPAREB__VERIFY(src) \
78229                     (!((((u_int32_t)(src)\
78230                     << 26) & ~0x1c000000U)))
78231
78232 /* macros for field pwd_ic25spareA */
78233 #define BIAS4__PWD_IC25SPAREA__SHIFT                                         29
78234 #define BIAS4__PWD_IC25SPAREA__WIDTH                                          3
78235 #define BIAS4__PWD_IC25SPAREA__MASK                                 0xe0000000U
78236 #define BIAS4__PWD_IC25SPAREA__READ(src) \
78237                     (((u_int32_t)(src)\
78238                     & 0xe0000000U) >> 29)
78239 #define BIAS4__PWD_IC25SPAREA__WRITE(src) \
78240                     (((u_int32_t)(src)\
78241                     << 29) & 0xe0000000U)
78242 #define BIAS4__PWD_IC25SPAREA__MODIFY(dst, src) \
78243                     (dst) = ((dst) &\
78244                     ~0xe0000000U) | (((u_int32_t)(src) <<\
78245                     29) & 0xe0000000U)
78246 #define BIAS4__PWD_IC25SPAREA__VERIFY(src) \
78247                     (!((((u_int32_t)(src)\
78248                     << 29) & ~0xe0000000U)))
78249 #define BIAS4__TYPE                                                   u_int32_t
78250 #define BIAS4__READ                                                 0xffffffffU
78251 #define BIAS4__WRITE                                                0xffffffffU
78252
78253 #endif /* __BIAS4_MACRO__ */
78254
78255
78256 /* macros for radio65_reg_block.ch0_BIAS4 */
78257 #define INST_RADIO65_REG_BLOCK__CH0_BIAS4__NUM                                1
78258
78259 /* macros for BlueprintGlobalNameSpace::RXTX1 */
78260 #ifndef __RXTX1_MACRO__
78261 #define __RXTX1_MACRO__
78262
78263 /* macros for field scfir_gain */
78264 #define RXTX1__SCFIR_GAIN__SHIFT                                              0
78265 #define RXTX1__SCFIR_GAIN__WIDTH                                              1
78266 #define RXTX1__SCFIR_GAIN__MASK                                     0x00000001U
78267 #define RXTX1__SCFIR_GAIN__READ(src)             (u_int32_t)(src) & 0x00000001U
78268 #define RXTX1__SCFIR_GAIN__WRITE(src)          ((u_int32_t)(src) & 0x00000001U)
78269 #define RXTX1__SCFIR_GAIN__MODIFY(dst, src) \
78270                     (dst) = ((dst) &\
78271                     ~0x00000001U) | ((u_int32_t)(src) &\
78272                     0x00000001U)
78273 #define RXTX1__SCFIR_GAIN__VERIFY(src)   (!(((u_int32_t)(src) & ~0x00000001U)))
78274 #define RXTX1__SCFIR_GAIN__SET(dst) \
78275                     (dst) = ((dst) &\
78276                     ~0x00000001U) | (u_int32_t)(1)
78277 #define RXTX1__SCFIR_GAIN__CLR(dst) \
78278                     (dst) = ((dst) &\
78279                     ~0x00000001U) | (u_int32_t)(0)
78280
78281 /* macros for field manrxgain */
78282 #define RXTX1__MANRXGAIN__SHIFT                                               1
78283 #define RXTX1__MANRXGAIN__WIDTH                                               1
78284 #define RXTX1__MANRXGAIN__MASK                                      0x00000002U
78285 #define RXTX1__MANRXGAIN__READ(src)     (((u_int32_t)(src) & 0x00000002U) >> 1)
78286 #define RXTX1__MANRXGAIN__WRITE(src)    (((u_int32_t)(src) << 1) & 0x00000002U)
78287 #define RXTX1__MANRXGAIN__MODIFY(dst, src) \
78288                     (dst) = ((dst) &\
78289                     ~0x00000002U) | (((u_int32_t)(src) <<\
78290                     1) & 0x00000002U)
78291 #define RXTX1__MANRXGAIN__VERIFY(src) \
78292                     (!((((u_int32_t)(src)\
78293                     << 1) & ~0x00000002U)))
78294 #define RXTX1__MANRXGAIN__SET(dst) \
78295                     (dst) = ((dst) &\
78296                     ~0x00000002U) | ((u_int32_t)(1) << 1)
78297 #define RXTX1__MANRXGAIN__CLR(dst) \
78298                     (dst) = ((dst) &\
78299                     ~0x00000002U) | ((u_int32_t)(0) << 1)
78300
78301 /* macros for field agc_dbdac */
78302 #define RXTX1__AGC_DBDAC__SHIFT                                               2
78303 #define RXTX1__AGC_DBDAC__WIDTH                                               4
78304 #define RXTX1__AGC_DBDAC__MASK                                      0x0000003cU
78305 #define RXTX1__AGC_DBDAC__READ(src)     (((u_int32_t)(src) & 0x0000003cU) >> 2)
78306 #define RXTX1__AGC_DBDAC__WRITE(src)    (((u_int32_t)(src) << 2) & 0x0000003cU)
78307 #define RXTX1__AGC_DBDAC__MODIFY(dst, src) \
78308                     (dst) = ((dst) &\
78309                     ~0x0000003cU) | (((u_int32_t)(src) <<\
78310                     2) & 0x0000003cU)
78311 #define RXTX1__AGC_DBDAC__VERIFY(src) \
78312                     (!((((u_int32_t)(src)\
78313                     << 2) & ~0x0000003cU)))
78314
78315 /* macros for field ovr_agc_dbdac */
78316 #define RXTX1__OVR_AGC_DBDAC__SHIFT                                           6
78317 #define RXTX1__OVR_AGC_DBDAC__WIDTH                                           1
78318 #define RXTX1__OVR_AGC_DBDAC__MASK                                  0x00000040U
78319 #define RXTX1__OVR_AGC_DBDAC__READ(src) (((u_int32_t)(src) & 0x00000040U) >> 6)
78320 #define RXTX1__OVR_AGC_DBDAC__WRITE(src) \
78321                     (((u_int32_t)(src)\
78322                     << 6) & 0x00000040U)
78323 #define RXTX1__OVR_AGC_DBDAC__MODIFY(dst, src) \
78324                     (dst) = ((dst) &\
78325                     ~0x00000040U) | (((u_int32_t)(src) <<\
78326                     6) & 0x00000040U)
78327 #define RXTX1__OVR_AGC_DBDAC__VERIFY(src) \
78328                     (!((((u_int32_t)(src)\
78329                     << 6) & ~0x00000040U)))
78330 #define RXTX1__OVR_AGC_DBDAC__SET(dst) \
78331                     (dst) = ((dst) &\
78332                     ~0x00000040U) | ((u_int32_t)(1) << 6)
78333 #define RXTX1__OVR_AGC_DBDAC__CLR(dst) \
78334                     (dst) = ((dst) &\
78335                     ~0x00000040U) | ((u_int32_t)(0) << 6)
78336
78337 /* macros for field enable_PAL */
78338 #define RXTX1__ENABLE_PAL__SHIFT                                              7
78339 #define RXTX1__ENABLE_PAL__WIDTH                                              1
78340 #define RXTX1__ENABLE_PAL__MASK                                     0x00000080U
78341 #define RXTX1__ENABLE_PAL__READ(src)    (((u_int32_t)(src) & 0x00000080U) >> 7)
78342 #define RXTX1__ENABLE_PAL__WRITE(src)   (((u_int32_t)(src) << 7) & 0x00000080U)
78343 #define RXTX1__ENABLE_PAL__MODIFY(dst, src) \
78344                     (dst) = ((dst) &\
78345                     ~0x00000080U) | (((u_int32_t)(src) <<\
78346                     7) & 0x00000080U)
78347 #define RXTX1__ENABLE_PAL__VERIFY(src) \
78348                     (!((((u_int32_t)(src)\
78349                     << 7) & ~0x00000080U)))
78350 #define RXTX1__ENABLE_PAL__SET(dst) \
78351                     (dst) = ((dst) &\
78352                     ~0x00000080U) | ((u_int32_t)(1) << 7)
78353 #define RXTX1__ENABLE_PAL__CLR(dst) \
78354                     (dst) = ((dst) &\
78355                     ~0x00000080U) | ((u_int32_t)(0) << 7)
78356
78357 /* macros for field enable_PAL_ovr */
78358 #define RXTX1__ENABLE_PAL_OVR__SHIFT                                          8
78359 #define RXTX1__ENABLE_PAL_OVR__WIDTH                                          1
78360 #define RXTX1__ENABLE_PAL_OVR__MASK                                 0x00000100U
78361 #define RXTX1__ENABLE_PAL_OVR__READ(src) \
78362                     (((u_int32_t)(src)\
78363                     & 0x00000100U) >> 8)
78364 #define RXTX1__ENABLE_PAL_OVR__WRITE(src) \
78365                     (((u_int32_t)(src)\
78366                     << 8) & 0x00000100U)
78367 #define RXTX1__ENABLE_PAL_OVR__MODIFY(dst, src) \
78368                     (dst) = ((dst) &\
78369                     ~0x00000100U) | (((u_int32_t)(src) <<\
78370                     8) & 0x00000100U)
78371 #define RXTX1__ENABLE_PAL_OVR__VERIFY(src) \
78372                     (!((((u_int32_t)(src)\
78373                     << 8) & ~0x00000100U)))
78374 #define RXTX1__ENABLE_PAL_OVR__SET(dst) \
78375                     (dst) = ((dst) &\
78376                     ~0x00000100U) | ((u_int32_t)(1) << 8)
78377 #define RXTX1__ENABLE_PAL_OVR__CLR(dst) \
78378                     (dst) = ((dst) &\
78379                     ~0x00000100U) | ((u_int32_t)(0) << 8)
78380
78381 /* macros for field tx1db_biquad */
78382 #define RXTX1__TX1DB_BIQUAD__SHIFT                                            9
78383 #define RXTX1__TX1DB_BIQUAD__WIDTH                                            3
78384 #define RXTX1__TX1DB_BIQUAD__MASK                                   0x00000e00U
78385 #define RXTX1__TX1DB_BIQUAD__READ(src)  (((u_int32_t)(src) & 0x00000e00U) >> 9)
78386 #define RXTX1__TX1DB_BIQUAD__WRITE(src) (((u_int32_t)(src) << 9) & 0x00000e00U)
78387 #define RXTX1__TX1DB_BIQUAD__MODIFY(dst, src) \
78388                     (dst) = ((dst) &\
78389                     ~0x00000e00U) | (((u_int32_t)(src) <<\
78390                     9) & 0x00000e00U)
78391 #define RXTX1__TX1DB_BIQUAD__VERIFY(src) \
78392                     (!((((u_int32_t)(src)\
78393                     << 9) & ~0x00000e00U)))
78394
78395 /* macros for field tx6db_biquad */
78396 #define RXTX1__TX6DB_BIQUAD__SHIFT                                           12
78397 #define RXTX1__TX6DB_BIQUAD__WIDTH                                            2
78398 #define RXTX1__TX6DB_BIQUAD__MASK                                   0x00003000U
78399 #define RXTX1__TX6DB_BIQUAD__READ(src) (((u_int32_t)(src) & 0x00003000U) >> 12)
78400 #define RXTX1__TX6DB_BIQUAD__WRITE(src) \
78401                     (((u_int32_t)(src)\
78402                     << 12) & 0x00003000U)
78403 #define RXTX1__TX6DB_BIQUAD__MODIFY(dst, src) \
78404                     (dst) = ((dst) &\
78405                     ~0x00003000U) | (((u_int32_t)(src) <<\
78406                     12) & 0x00003000U)
78407 #define RXTX1__TX6DB_BIQUAD__VERIFY(src) \
78408                     (!((((u_int32_t)(src)\
78409                     << 12) & ~0x00003000U)))
78410
78411 /* macros for field padrvhalfgn2g */
78412 #define RXTX1__PADRVHALFGN2G__SHIFT                                          14
78413 #define RXTX1__PADRVHALFGN2G__WIDTH                                           1
78414 #define RXTX1__PADRVHALFGN2G__MASK                                  0x00004000U
78415 #define RXTX1__PADRVHALFGN2G__READ(src) \
78416                     (((u_int32_t)(src)\
78417                     & 0x00004000U) >> 14)
78418 #define RXTX1__PADRVHALFGN2G__WRITE(src) \
78419                     (((u_int32_t)(src)\
78420                     << 14) & 0x00004000U)
78421 #define RXTX1__PADRVHALFGN2G__MODIFY(dst, src) \
78422                     (dst) = ((dst) &\
78423                     ~0x00004000U) | (((u_int32_t)(src) <<\
78424                     14) & 0x00004000U)
78425 #define RXTX1__PADRVHALFGN2G__VERIFY(src) \
78426                     (!((((u_int32_t)(src)\
78427                     << 14) & ~0x00004000U)))
78428 #define RXTX1__PADRVHALFGN2G__SET(dst) \
78429                     (dst) = ((dst) &\
78430                     ~0x00004000U) | ((u_int32_t)(1) << 14)
78431 #define RXTX1__PADRVHALFGN2G__CLR(dst) \
78432                     (dst) = ((dst) &\
78433                     ~0x00004000U) | ((u_int32_t)(0) << 14)
78434
78435 /* macros for field padrv2gn */
78436 #define RXTX1__PADRV2GN__SHIFT                                               15
78437 #define RXTX1__PADRV2GN__WIDTH                                                4
78438 #define RXTX1__PADRV2GN__MASK                                       0x00078000U
78439 #define RXTX1__PADRV2GN__READ(src)     (((u_int32_t)(src) & 0x00078000U) >> 15)
78440 #define RXTX1__PADRV2GN__WRITE(src)    (((u_int32_t)(src) << 15) & 0x00078000U)
78441 #define RXTX1__PADRV2GN__MODIFY(dst, src) \
78442                     (dst) = ((dst) &\
78443                     ~0x00078000U) | (((u_int32_t)(src) <<\
78444                     15) & 0x00078000U)
78445 #define RXTX1__PADRV2GN__VERIFY(src) \
78446                     (!((((u_int32_t)(src)\
78447                     << 15) & ~0x00078000U)))
78448
78449 /* macros for field padrv3gn5g */
78450 #define RXTX1__PADRV3GN5G__SHIFT                                             19
78451 #define RXTX1__PADRV3GN5G__WIDTH                                              4
78452 #define RXTX1__PADRV3GN5G__MASK                                     0x00780000U
78453 #define RXTX1__PADRV3GN5G__READ(src)   (((u_int32_t)(src) & 0x00780000U) >> 19)
78454 #define RXTX1__PADRV3GN5G__WRITE(src)  (((u_int32_t)(src) << 19) & 0x00780000U)
78455 #define RXTX1__PADRV3GN5G__MODIFY(dst, src) \
78456                     (dst) = ((dst) &\
78457                     ~0x00780000U) | (((u_int32_t)(src) <<\
78458                     19) & 0x00780000U)
78459 #define RXTX1__PADRV3GN5G__VERIFY(src) \
78460                     (!((((u_int32_t)(src)\
78461                     << 19) & ~0x00780000U)))
78462
78463 /* macros for field padrv4gn5g */
78464 #define RXTX1__PADRV4GN5G__SHIFT                                             23
78465 #define RXTX1__PADRV4GN5G__WIDTH                                              4
78466 #define RXTX1__PADRV4GN5G__MASK                                     0x07800000U
78467 #define RXTX1__PADRV4GN5G__READ(src)   (((u_int32_t)(src) & 0x07800000U) >> 23)
78468 #define RXTX1__PADRV4GN5G__WRITE(src)  (((u_int32_t)(src) << 23) & 0x07800000U)
78469 #define RXTX1__PADRV4GN5G__MODIFY(dst, src) \
78470                     (dst) = ((dst) &\
78471                     ~0x07800000U) | (((u_int32_t)(src) <<\
78472                     23) & 0x07800000U)
78473 #define RXTX1__PADRV4GN5G__VERIFY(src) \
78474                     (!((((u_int32_t)(src)\
78475                     << 23) & ~0x07800000U)))
78476
78477 /* macros for field txbb_gc */
78478 #define RXTX1__TXBB_GC__SHIFT                                                27
78479 #define RXTX1__TXBB_GC__WIDTH                                                 4
78480 #define RXTX1__TXBB_GC__MASK                                        0x78000000U
78481 #define RXTX1__TXBB_GC__READ(src)      (((u_int32_t)(src) & 0x78000000U) >> 27)
78482 #define RXTX1__TXBB_GC__WRITE(src)     (((u_int32_t)(src) << 27) & 0x78000000U)
78483 #define RXTX1__TXBB_GC__MODIFY(dst, src) \
78484                     (dst) = ((dst) &\
78485                     ~0x78000000U) | (((u_int32_t)(src) <<\
78486                     27) & 0x78000000U)
78487 #define RXTX1__TXBB_GC__VERIFY(src) \
78488                     (!((((u_int32_t)(src)\
78489                     << 27) & ~0x78000000U)))
78490
78491 /* macros for field mantxgain */
78492 #define RXTX1__MANTXGAIN__SHIFT                                              31
78493 #define RXTX1__MANTXGAIN__WIDTH                                               1
78494 #define RXTX1__MANTXGAIN__MASK                                      0x80000000U
78495 #define RXTX1__MANTXGAIN__READ(src)    (((u_int32_t)(src) & 0x80000000U) >> 31)
78496 #define RXTX1__MANTXGAIN__WRITE(src)   (((u_int32_t)(src) << 31) & 0x80000000U)
78497 #define RXTX1__MANTXGAIN__MODIFY(dst, src) \
78498                     (dst) = ((dst) &\
78499                     ~0x80000000U) | (((u_int32_t)(src) <<\
78500                     31) & 0x80000000U)
78501 #define RXTX1__MANTXGAIN__VERIFY(src) \
78502                     (!((((u_int32_t)(src)\
78503                     << 31) & ~0x80000000U)))
78504 #define RXTX1__MANTXGAIN__SET(dst) \
78505                     (dst) = ((dst) &\
78506                     ~0x80000000U) | ((u_int32_t)(1) << 31)
78507 #define RXTX1__MANTXGAIN__CLR(dst) \
78508                     (dst) = ((dst) &\
78509                     ~0x80000000U) | ((u_int32_t)(0) << 31)
78510 #define RXTX1__TYPE                                                   u_int32_t
78511 #define RXTX1__READ                                                 0xffffffffU
78512 #define RXTX1__WRITE                                                0xffffffffU
78513
78514 #endif /* __RXTX1_MACRO__ */
78515
78516
78517 /* macros for radio65_reg_block.ch0_RXTX1 */
78518 #define INST_RADIO65_REG_BLOCK__CH0_RXTX1__NUM                                1
78519
78520 /* macros for BlueprintGlobalNameSpace::RXTX2 */
78521 #ifndef __RXTX2_MACRO__
78522 #define __RXTX2_MACRO__
78523
78524 /* macros for field bmode */
78525 #define RXTX2__BMODE__SHIFT                                                   0
78526 #define RXTX2__BMODE__WIDTH                                                   1
78527 #define RXTX2__BMODE__MASK                                          0x00000001U
78528 #define RXTX2__BMODE__READ(src)                  (u_int32_t)(src) & 0x00000001U
78529 #define RXTX2__BMODE__WRITE(src)               ((u_int32_t)(src) & 0x00000001U)
78530 #define RXTX2__BMODE__MODIFY(dst, src) \
78531                     (dst) = ((dst) &\
78532                     ~0x00000001U) | ((u_int32_t)(src) &\
78533                     0x00000001U)
78534 #define RXTX2__BMODE__VERIFY(src)        (!(((u_int32_t)(src) & ~0x00000001U)))
78535 #define RXTX2__BMODE__SET(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(1)
78536 #define RXTX2__BMODE__CLR(dst)  (dst) = ((dst) & ~0x00000001U) | (u_int32_t)(0)
78537
78538 /* macros for field bmode_ovr */
78539 #define RXTX2__BMODE_OVR__SHIFT                                               1
78540 #define RXTX2__BMODE_OVR__WIDTH                                               1
78541 #define RXTX2__BMODE_OVR__MASK                                      0x00000002U
78542 #define RXTX2__BMODE_OVR__READ(src)     (((u_int32_t)(src) & 0x00000002U) >> 1)
78543 #define RXTX2__BMODE_OVR__WRITE(src)    (((u_int32_t)(src) << 1) & 0x00000002U)
78544 #define RXTX2__BMODE_OVR__MODIFY(dst, src) \
78545                     (dst) = ((dst) &\
78546                     ~0x00000002U) | (((u_int32_t)(src) <<\
78547                     1) & 0x00000002U)
78548 #define RXTX2__BMODE_OVR__VERIFY(src) \
78549                     (!((((u_int32_t)(src)\
78550                     << 1) & ~0x00000002U)))
78551 #define RXTX2__BMODE_OVR__SET(dst) \
78552                     (dst) = ((dst) &\
78553                     ~0x00000002U) | ((u_int32_t)(1) << 1)
78554 #define RXTX2__BMODE_OVR__CLR(dst) \
78555                     (dst) = ((dst) &\
78556                     ~0x00000002U) | ((u_int32_t)(0) << 1)
78557
78558 /* macros for field synthon */
78559 #define RXTX2__SYNTHON__SHIFT                                                 2
78560 #define RXTX2__SYNTHON__WIDTH                                                 1
78561 #define RXTX2__SYNTHON__MASK                                        0x00000004U
78562 #define RXTX2__SYNTHON__READ(src)       (((u_int32_t)(src) & 0x00000004U) >> 2)
78563 #define RXTX2__SYNTHON__WRITE(src)      (((u_int32_t)(src) << 2) & 0x00000004U)
78564 #define RXTX2__SYNTHON__MODIFY(dst, src) \
78565                     (dst) = ((dst) &\
78566                     ~0x00000004U) | (((u_int32_t)(src) <<\
78567                     2) & 0x00000004U)
78568 #define RXTX2__SYNTHON__VERIFY(src) \
78569                     (!((((u_int32_t)(src)\
78570                     << 2) & ~0x00000004U)))
78571 #define RXTX2__SYNTHON__SET(dst) \
78572                     (dst) = ((dst) &\
78573                     ~0x00000004U) | ((u_int32_t)(1) << 2)
78574 #define RXTX2__SYNTHON__CLR(dst) \
78575                     (dst) = ((dst) &\
78576                     ~0x00000004U) | ((u_int32_t)(0) << 2)
78577
78578 /* macros for field synthon_ovr */
78579 #define RXTX2__SYNTHON_OVR__SHIFT                                             3
78580 #define RXTX2__SYNTHON_OVR__WIDTH                                             1
78581 #define RXTX2__SYNTHON_OVR__MASK                                    0x00000008U
78582 #define RXTX2__SYNTHON_OVR__READ(src)   (((u_int32_t)(src) & 0x00000008U) >> 3)
78583 #define RXTX2__SYNTHON_OVR__WRITE(src)  (((u_int32_t)(src) << 3) & 0x00000008U)
78584 #define RXTX2__SYNTHON_OVR__MODIFY(dst, src) \
78585                     (dst) = ((dst) &\
78586                     ~0x00000008U) | (((u_int32_t)(src) <<\
78587                     3) & 0x00000008U)
78588 #define RXTX2__SYNTHON_OVR__VERIFY(src) \
78589                     (!((((u_int32_t)(src)\
78590                     << 3) & ~0x00000008U)))
78591 #define RXTX2__SYNTHON_OVR__SET(dst) \
78592                     (dst) = ((dst) &\
78593                     ~0x00000008U) | ((u_int32_t)(1) << 3)
78594 #define RXTX2__SYNTHON_OVR__CLR(dst) \
78595                     (dst) = ((dst) &\
78596                     ~0x00000008U) | ((u_int32_t)(0) << 3)
78597
78598 /* macros for field BW_ST */
78599 #define RXTX2__BW_ST__SHIFT                                                   4
78600 #define RXTX2__BW_ST__WIDTH                                                   2
78601 #define RXTX2__BW_ST__MASK                                          0x00000030U
78602 #define RXTX2__BW_ST__READ(src)         (((u_int32_t)(src) & 0x00000030U) >> 4)
78603 #define RXTX2__BW_ST__WRITE(src)        (((u_int32_t)(src) << 4) & 0x00000030U)
78604 #define RXTX2__BW_ST__MODIFY(dst, src) \
78605                     (dst) = ((dst) &\
78606                     ~0x00000030U) | (((u_int32_t)(src) <<\
78607                     4) & 0x00000030U)
78608 #define RXTX2__BW_ST__VERIFY(src) (!((((u_int32_t)(src) << 4) & ~0x00000030U)))
78609
78610 /* macros for field BW_ST_ovr */
78611 #define RXTX2__BW_ST_OVR__SHIFT                                               6
78612 #define RXTX2__BW_ST_OVR__WIDTH                                               1
78613 #define RXTX2__BW_ST_OVR__MASK                                      0x00000040U
78614 #define RXTX2__BW_ST_OVR__READ(src)     (((u_int32_t)(src) & 0x00000040U) >> 6)
78615 #define RXTX2__BW_ST_OVR__WRITE(src)    (((u_int32_t)(src) << 6) & 0x00000040U)
78616 #define RXTX2__BW_ST_OVR__MODIFY(dst, src) \
78617                     (dst) = ((dst) &\
78618                     ~0x00000040U) | (((u_int32_t)(src) <<\
78619                     6) & 0x00000040U)
78620 #define RXTX2__BW_ST_OVR__VERIFY(src) \
78621                     (!((((u_int32_t)(src)\
78622                     << 6) & ~0x00000040U)))
78623 #define RXTX2__BW_ST_OVR__SET(dst) \
78624                     (dst) = ((dst) &\
78625                     ~0x00000040U) | ((u_int32_t)(1) << 6)
78626 #define RXTX2__BW_ST_OVR__CLR(dst) \
78627                     (dst) = ((dst) &\
78628                     ~0x00000040U) | ((u_int32_t)(0) << 6)
78629
78630 /* macros for field txon_ovr */
78631 #define RXTX2__TXON_OVR__SHIFT                                                7
78632 #define RXTX2__TXON_OVR__WIDTH                                                1
78633 #define RXTX2__TXON_OVR__MASK                                       0x00000080U
78634 #define RXTX2__TXON_OVR__READ(src)      (((u_int32_t)(src) & 0x00000080U) >> 7)
78635 #define RXTX2__TXON_OVR__WRITE(src)     (((u_int32_t)(src) << 7) & 0x00000080U)
78636 #define RXTX2__TXON_OVR__MODIFY(dst, src) \
78637                     (dst) = ((dst) &\
78638                     ~0x00000080U) | (((u_int32_t)(src) <<\
78639                     7) & 0x00000080U)
78640 #define RXTX2__TXON_OVR__VERIFY(src) \
78641                     (!((((u_int32_t)(src)\
78642                     << 7) & ~0x00000080U)))
78643 #define RXTX2__TXON_OVR__SET(dst) \
78644                     (dst) = ((dst) &\
78645                     ~0x00000080U) | ((u_int32_t)(1) << 7)
78646 #define RXTX2__TXON_OVR__CLR(dst) \
78647                     (dst) = ((dst) &\
78648                     ~0x00000080U) | ((u_int32_t)(0) << 7)
78649
78650 /* macros for field txon */
78651 #define RXTX2__TXON__SHIFT                                                    8
78652 #define RXTX2__TXON__WIDTH                                                    1
78653 #define RXTX2__TXON__MASK                                           0x00000100U
78654 #define RXTX2__TXON__READ(src)          (((u_int32_t)(src) & 0x00000100U) >> 8)
78655 #define RXTX2__TXON__WRITE(src)         (((u_int32_t)(src) << 8) & 0x00000100U)
78656 #define RXTX2__TXON__MODIFY(dst, src) \
78657                     (dst) = ((dst) &\
78658                     ~0x00000100U) | (((u_int32_t)(src) <<\
78659                     8) & 0x00000100U)
78660 #define RXTX2__TXON__VERIFY(src)  (!((((u_int32_t)(src) << 8) & ~0x00000100U)))
78661 #define RXTX2__TXON__SET(dst) \
78662                     (dst) = ((dst) &\
78663                     ~0x00000100U) | ((u_int32_t)(1) << 8)
78664 #define RXTX2__TXON__CLR(dst) \
78665                     (dst) = ((dst) &\
78666                     ~0x00000100U) | ((u_int32_t)(0) << 8)
78667
78668 /* macros for field paon */
78669 #define RXTX2__PAON__SHIFT                                                    9
78670 #define RXTX2__PAON__WIDTH                                                    1
78671 #define RXTX2__PAON__MASK                                           0x00000200U
78672 #define RXTX2__PAON__READ(src)          (((u_int32_t)(src) & 0x00000200U) >> 9)
78673 #define RXTX2__PAON__WRITE(src)         (((u_int32_t)(src) << 9) & 0x00000200U)
78674 #define RXTX2__PAON__MODIFY(dst, src) \
78675                     (dst) = ((dst) &\
78676                     ~0x00000200U) | (((u_int32_t)(src) <<\
78677                     9) & 0x00000200U)
78678 #define RXTX2__PAON__VERIFY(src)  (!((((u_int32_t)(src) << 9) & ~0x00000200U)))
78679 #define RXTX2__PAON__SET(dst) \
78680                     (dst) = ((dst) &\
78681                     ~0x00000200U) | ((u_int32_t)(1) << 9)
78682 #define RXTX2__PAON__CLR(dst) \
78683                     (dst) = ((dst) &\
78684                     ~0x00000200U) | ((u_int32_t)(0) << 9)
78685
78686 /* macros for field paon_ovr */
78687 #define RXTX2__PAON_OVR__SHIFT                                               10
78688 #define RXTX2__PAON_OVR__WIDTH                                                1
78689 #define RXTX2__PAON_OVR__MASK                                       0x00000400U
78690 #define RXTX2__PAON_OVR__READ(src)     (((u_int32_t)(src) & 0x00000400U) >> 10)
78691 #define RXTX2__PAON_OVR__WRITE(src)    (((u_int32_t)(src) << 10) & 0x00000400U)
78692 #define RXTX2__PAON_OVR__MODIFY(dst, src) \
78693                     (dst) = ((dst) &\
78694                     ~0x00000400U) | (((u_int32_t)(src) <<\
78695                     10) & 0x00000400U)
78696 #define RXTX2__PAON_OVR__VERIFY(src) \
78697                     (!((((u_int32_t)(src)\
78698                     << 10) & ~0x00000400U)))
78699 #define RXTX2__PAON_OVR__SET(dst) \
78700                     (dst) = ((dst) &\
78701                     ~0x00000400U) | ((u_int32_t)(1) << 10)
78702 #define RXTX2__PAON_OVR__CLR(dst) \
78703                     (dst) = ((dst) &\
78704                     ~0x00000400U) | ((u_int32_t)(0) << 10)
78705
78706 /* macros for field rxon */
78707 #define RXTX2__RXON__SHIFT                                                   11
78708 #define RXTX2__RXON__WIDTH                                                    1
78709 #define RXTX2__RXON__MASK                                           0x00000800U
78710 #define RXTX2__RXON__READ(src)         (((u_int32_t)(src) & 0x00000800U) >> 11)
78711 #define RXTX2__RXON__WRITE(src)        (((u_int32_t)(src) << 11) & 0x00000800U)
78712 #define RXTX2__RXON__MODIFY(dst, src) \
78713                     (dst) = ((dst) &\
78714                     ~0x00000800U) | (((u_int32_t)(src) <<\
78715                     11) & 0x00000800U)
78716 #define RXTX2__RXON__VERIFY(src) (!((((u_int32_t)(src) << 11) & ~0x00000800U)))
78717 #define RXTX2__RXON__SET(dst) \
78718                     (dst) = ((dst) &\
78719                     ~0x00000800U) | ((u_int32_t)(1) << 11)
78720 #define RXTX2__RXON__CLR(dst) \
78721                     (dst) = ((dst) &\
78722                     ~0x00000800U) | ((u_int32_t)(0) << 11)
78723
78724 /* macros for field rxon_ovr */
78725 #define RXTX2__RXON_OVR__SHIFT                                               12
78726 #define RXTX2__RXON_OVR__WIDTH                                                1
78727 #define RXTX2__RXON_OVR__MASK                                       0x00001000U
78728 #define RXTX2__RXON_OVR__READ(src)     (((u_int32_t)(src) & 0x00001000U) >> 12)
78729 #define RXTX2__RXON_OVR__WRITE(src)    (((u_int32_t)(src) << 12) & 0x00001000U)
78730 #define RXTX2__RXON_OVR__MODIFY(dst, src) \
78731                     (dst) = ((dst) &\
78732                     ~0x00001000U) | (((u_int32_t)(src) <<\
78733                     12) & 0x00001000U)
78734 #define RXTX2__RXON_OVR__VERIFY(src) \
78735                     (!((((u_int32_t)(src)\
78736                     << 12) & ~0x00001000U)))
78737 #define RXTX2__RXON_OVR__SET(dst) \
78738                     (dst) = ((dst) &\
78739                     ~0x00001000U) | ((u_int32_t)(1) << 12)
78740 #define RXTX2__RXON_OVR__CLR(dst) \
78741                     (dst) = ((dst) &\
78742                     ~0x00001000U) | ((u_int32_t)(0) << 12)
78743
78744 /* macros for field agcon */
78745 #define RXTX2__AGCON__SHIFT                                                  13
78746 #define RXTX2__AGCON__WIDTH                                                   1
78747 #define RXTX2__AGCON__MASK                                          0x00002000U
78748 #define RXTX2__AGCON__READ(src)        (((u_int32_t)(src) & 0x00002000U) >> 13)
78749 #define RXTX2__AGCON__WRITE(src)       (((u_int32_t)(src) << 13) & 0x00002000U)
78750 #define RXTX2__AGCON__MODIFY(dst, src) \
78751                     (dst) = ((dst) &\
78752                     ~0x00002000U) | (((u_int32_t)(src) <<\
78753                     13) & 0x00002000U)
78754 #define RXTX2__AGCON__VERIFY(src) \
78755                     (!((((u_int32_t)(src)\
78756                     << 13) & ~0x00002000U)))
78757 #define RXTX2__AGCON__SET(dst) \
78758                     (dst) = ((dst) &\
78759                     ~0x00002000U) | ((u_int32_t)(1) << 13)
78760 #define RXTX2__AGCON__CLR(dst) \
78761                     (dst) = ((dst) &\
78762                     ~0x00002000U) | ((u_int32_t)(0) << 13)
78763
78764 /* macros for field agcon_ovr */
78765 #define RXTX2__AGCON_OVR__SHIFT                                              14
78766 #define RXTX2__AGCON_OVR__WIDTH                                               1
78767 #define RXTX2__AGCON_OVR__MASK                                      0x00004000U
78768 #define RXTX2__AGCON_OVR__READ(src)    (((u_int32_t)(src) & 0x00004000U) >> 14)
78769 #define RXTX2__AGCON_OVR__WRITE(src)   (((u_int32_t)(src) << 14) & 0x00004000U)
78770 #define RXTX2__AGCON_OVR__MODIFY(dst, src) \
78771                     (dst) = ((dst) &\
78772                     ~0x00004000U) | (((u_int32_t)(src) <<\
78773                     14) & 0x00004000U)
78774 #define RXTX2__AGCON_OVR__VERIFY(src) \
78775                     (!((((u_int32_t)(src)\
78776                     << 14) & ~0x00004000U)))
78777 #define RXTX2__AGCON_OVR__SET(dst) \
78778                     (dst) = ((dst) &\
78779                     ~0x00004000U) | ((u_int32_t)(1) << 14)
78780 #define RXTX2__AGCON_OVR__CLR(dst) \
78781                     (dst) = ((dst) &\
78782                     ~0x00004000U) | ((u_int32_t)(0) << 14)
78783
78784 /* macros for field txmod */
78785 #define RXTX2__TXMOD__SHIFT                                                  15
78786 #define RXTX2__TXMOD__WIDTH                                                   3
78787 #define RXTX2__TXMOD__MASK                                          0x00038000U
78788 #define RXTX2__TXMOD__READ(src)        (((u_int32_t)(src) & 0x00038000U) >> 15)
78789 #define RXTX2__TXMOD__WRITE(src)       (((u_int32_t)(src) << 15) & 0x00038000U)
78790 #define RXTX2__TXMOD__MODIFY(dst, src) \
78791                     (dst) = ((dst) &\
78792                     ~0x00038000U) | (((u_int32_t)(src) <<\
78793                     15) & 0x00038000U)
78794 #define RXTX2__TXMOD__VERIFY(src) \
78795                     (!((((u_int32_t)(src)\
78796                     << 15) & ~0x00038000U)))
78797
78798 /* macros for field txmod_ovr */
78799 #define RXTX2__TXMOD_OVR__SHIFT                                              18
78800 #define RXTX2__TXMOD_OVR__WIDTH                                               1
78801 #define RXTX2__TXMOD_OVR__MASK                                      0x00040000U
78802 #define RXTX2__TXMOD_OVR__READ(src)    (((u_int32_t)(src) & 0x00040000U) >> 18)
78803 #define RXTX2__TXMOD_OVR__WRITE(src)   (((u_int32_t)(src) << 18) & 0x00040000U)
78804 #define RXTX2__TXMOD_OVR__MODIFY(dst, src) \
78805                     (dst) = ((dst) &\
78806                     ~0x00040000U) | (((u_int32_t)(src) <<\
78807                     18) & 0x00040000U)
78808 #define RXTX2__TXMOD_OVR__VERIFY(src) \
78809                     (!((((u_int32_t)(src)\
78810                     << 18) & ~0x00040000U)))
78811 #define RXTX2__TXMOD_OVR__SET(dst) \
78812                     (dst) = ((dst) &\
78813                     ~0x00040000U) | ((u_int32_t)(1) << 18)
78814 #define RXTX2__TXMOD_OVR__CLR(dst) \
78815                     (dst) = ((dst) &\
78816                     ~0x00040000U) | ((u_int32_t)(0) << 18)
78817
78818 /* macros for field rx1db_biquad */
78819 #define RXTX2__RX1DB_BIQUAD__SHIFT                                           19
78820 #define RXTX2__RX1DB_BIQUAD__WIDTH                                            3
78821 #define RXTX2__RX1DB_BIQUAD__MASK                                   0x00380000U
78822 #define RXTX2__RX1DB_BIQUAD__READ(src) (((u_int32_t)(src) & 0x00380000U) >> 19)
78823 #define RXTX2__RX1DB_BIQUAD__WRITE(src) \
78824                     (((u_int32_t)(src)\
78825                     << 19) & 0x00380000U)
78826 #define RXTX2__RX1DB_BIQUAD__MODIFY(dst, src) \
78827                     (dst) = ((dst) &\
78828                     ~0x00380000U) | (((u_int32_t)(src) <<\
78829                     19) & 0x00380000U)
78830 #define RXTX2__RX1DB_BIQUAD__VERIFY(src) \
78831                     (!((((u_int32_t)(src)\
78832                     << 19) & ~0x00380000U)))
78833
78834 /* macros for field rx6db_biquad */
78835 #define RXTX2__RX6DB_BIQUAD__SHIFT                                           22
78836 #define RXTX2__RX6DB_BIQUAD__WIDTH                                            2
78837 #define RXTX2__RX6DB_BIQUAD__MASK                                   0x00c00000U
78838 #define RXTX2__RX6DB_BIQUAD__READ(src) (((u_int32_t)(src) & 0x00c00000U) >> 22)
78839 #define RXTX2__RX6DB_BIQUAD__WRITE(src) \
78840                     (((u_int32_t)(src)\
78841                     << 22) & 0x00c00000U)
78842 #define RXTX2__RX6DB_BIQUAD__MODIFY(dst, src) \
78843                     (dst) = ((dst) &\
78844                     ~0x00c00000U) | (((u_int32_t)(src) <<\
78845                     22) & 0x00c00000U)
78846 #define RXTX2__RX6DB_BIQUAD__VERIFY(src) \
78847                     (!((((u_int32_t)(src)\
78848                     << 22) & ~0x00c00000U)))
78849
78850 /* macros for field mxrgain */
78851 #define RXTX2__MXRGAIN__SHIFT                                                24
78852 #define RXTX2__MXRGAIN__WIDTH                                                 2
78853 #define RXTX2__MXRGAIN__MASK                                        0x03000000U
78854 #define RXTX2__MXRGAIN__READ(src)      (((u_int32_t)(src) & 0x03000000U) >> 24)
78855 #define RXTX2__MXRGAIN__WRITE(src)     (((u_int32_t)(src) << 24) & 0x03000000U)
78856 #define RXTX2__MXRGAIN__MODIFY(dst, src) \
78857                     (dst) = ((dst) &\
78858                     ~0x03000000U) | (((u_int32_t)(src) <<\
78859                     24) & 0x03000000U)
78860 #define RXTX2__MXRGAIN__VERIFY(src) \
78861                     (!((((u_int32_t)(src)\
78862                     << 24) & ~0x03000000U)))
78863
78864 /* macros for field vgagain */
78865 #define RXTX2__VGAGAIN__SHIFT                                                26
78866 #define RXTX2__VGAGAIN__WIDTH                                                 3
78867 #define RXTX2__VGAGAIN__MASK                                        0x1c000000U
78868 #define RXTX2__VGAGAIN__READ(src)      (((u_int32_t)(src) & 0x1c000000U) >> 26)
78869 #define RXTX2__VGAGAIN__WRITE(src)     (((u_int32_t)(src) << 26) & 0x1c000000U)
78870 #define RXTX2__VGAGAIN__MODIFY(dst, src) \
78871                     (dst) = ((dst) &\
78872                     ~0x1c000000U) | (((u_int32_t)(src) <<\
78873                     26) & 0x1c000000U)
78874 #define RXTX2__VGAGAIN__VERIFY(src) \
78875                     (!((((u_int32_t)(src)\
78876                     << 26) & ~0x1c000000U)))
78877
78878 /* macros for field lnagain */
78879 #define RXTX2__LNAGAIN__SHIFT                                                29
78880 #define RXTX2__LNAGAIN__WIDTH                                                 3
78881 #define RXTX2__LNAGAIN__MASK                                        0xe0000000U
78882 #define RXTX2__LNAGAIN__READ(src)      (((u_int32_t)(src) & 0xe0000000U) >> 29)
78883 #define RXTX2__LNAGAIN__WRITE(src)     (((u_int32_t)(src) << 29) & 0xe0000000U)
78884 #define RXTX2__LNAGAIN__MODIFY(dst, src) \
78885                     (dst) = ((dst) &\
78886                     ~0xe0000000U) | (((u_int32_t)(src) <<\
78887                     29) & 0xe0000000U)
78888 #define RXTX2__LNAGAIN__VERIFY(src) \
78889                     (!((((u_int32_t)(src)\
78890                     << 29) & ~0xe0000000U)))
78891 #define RXTX2__TYPE                                                   u_int32_t
78892 #define RXTX2__READ                                                 0xffffffffU
78893 #define RXTX2__WRITE                                                0xffffffffU
78894
78895 #endif /* __RXTX2_MACRO__ */
78896
78897
78898 /* macros for radio65_reg_block.ch0_RXTX2 */
78899 #define INST_RADIO65_REG_BLOCK__CH0_RXTX2__NUM                                1
78900
78901 /* macros for BlueprintGlobalNameSpace::RXTX3 */
78902 #ifndef __RXTX3_MACRO__
78903 #define __RXTX3_MACRO__
78904
78905 /* macros for field xlnabias_pwd */
78906 #define RXTX3__XLNABIAS_PWD__SHIFT                                            0
78907 #define RXTX3__XLNABIAS_PWD__WIDTH                                            1
78908 #define RXTX3__XLNABIAS_PWD__MASK                                   0x00000001U
78909 #define RXTX3__XLNABIAS_PWD__READ(src)           (u_int32_t)(src) & 0x00000001U
78910 #define RXTX3__XLNABIAS_PWD__WRITE(src)        ((u_int32_t)(src) & 0x00000001U)
78911 #define RXTX3__XLNABIAS_PWD__MODIFY(dst, src) \
78912                     (dst) = ((dst) &\
78913                     ~0x00000001U) | ((u_int32_t)(src) &\
78914                     0x00000001U)
78915 #define RXTX3__XLNABIAS_PWD__VERIFY(src) (!(((u_int32_t)(src) & ~0x00000001U)))
78916 #define RXTX3__XLNABIAS_PWD__SET(dst) \
78917                     (dst) = ((dst) &\
78918                     ~0x00000001U) | (u_int32_t)(1)
78919 #define RXTX3__XLNABIAS_PWD__CLR(dst) \
78920                     (dst) = ((dst) &\
78921                     ~0x00000001U) | (u_int32_t)(0)
78922
78923 /* macros for field xlnaon */
78924 #define RXTX3__XLNAON__SHIFT                                                  1
78925 #define RXTX3__XLNAON__WIDTH                                                  1
78926 #define RXTX3__XLNAON__MASK                                         0x00000002U
78927 #define RXTX3__XLNAON__READ(src)        (((u_int32_t)(src) & 0x00000002U) >> 1)
78928 #define RXTX3__XLNAON__WRITE(src)       (((u_int32_t)(src) << 1) & 0x00000002U)
78929 #define RXTX3__XLNAON__MODIFY(dst, src) \
78930                     (dst) = ((dst) &\
78931                     ~0x00000002U) | (((u_int32_t)(src) <<\
78932                     1) & 0x00000002U)
78933 #define RXTX3__XLNAON__VERIFY(src) \
78934                     (!((((u_int32_t)(src)\
78935                     << 1) & ~0x00000002U)))
78936 #define RXTX3__XLNAON__SET(dst) \
78937                     (dst) = ((dst) &\
78938                     ~0x00000002U) | ((u_int32_t)(1) << 1)
78939 #define RXTX3__XLNAON__CLR(dst) \
78940                     (dst) = ((dst) &\
78941                     ~0x00000002U) | ((u_int32_t)(0) << 1)
78942
78943 /* macros for field xlnaon_ovr */
78944 #define RXTX3__XLNAON_OVR__SHIFT                                              2
78945 #define RXTX3__XLNAON_OVR__WIDTH                                              1
78946 #define RXTX3__XLNAON_OVR__MASK                                     0x00000004U
78947 #define RXTX3__XLNAON_OVR__READ(src)    (((u_int32_t)(src) & 0x00000004U) >> 2)
78948 #define RXTX3__XLNAON_OVR__WRITE(src)   (((u_int32_t)(src) << 2) & 0x00000004U)
78949 #define RXTX3__XLNAON_OVR__MODIFY(dst, src) \
78950                     (dst) = ((dst) &\
78951                     ~0x00000004U) | (((u_int32_t)(src) <<\
78952                     2) & 0x00000004U)
78953 #define RXTX3__XLNAON_OVR__VERIFY(src) \
78954                     (!((((u_int32_t)(src)\
78955                     << 2) & ~0x00000004U)))
78956 #define RXTX3__XLNAON_OVR__SET(dst) \
78957                     (dst) = ((dst) &\
78958                     ~0x00000004U) | ((u_int32_t)(1) << 2)
78959 #define RXTX3__XLNAON_OVR__CLR(dst) \
78960                     (dst) = ((dst) &\
78961                     ~0x00000004U) | ((u_int32_t)(0) << 2)
78962
78963 /* macros for field dacFullScale */
78964 #define RXTX3__DACFULLSCALE__SHIFT                                            3
78965 #define RXTX3__DACFULLSCALE__WIDTH                                            1
78966 #define RXTX3__DACFULLSCALE__MASK                                   0x00000008U
78967 #define RXTX3__DACFULLSCALE__READ(src)  (((u_int32_t)(src) & 0x00000008U) >> 3)
78968 #define RXTX3__DACFULLSCALE__WRITE(src) (((u_int32_t)(src) << 3) & 0x00000008U)
78969 #define RXTX3__DACFULLSCALE__MODIFY(dst, src) \
78970                     (dst) = ((dst) &\
78971                     ~0x00000008U) | (((u_int32_t)(src) <<\
78972                     3) & 0x00000008U)
78973 #define RXTX3__DACFULLSCALE__VERIFY(src) \
78974                     (!((((u_int32_t)(src)\
78975                     << 3) & ~0x00000008U)))
78976 #define RXTX3__DACFULLSCALE__SET(dst) \
78977                     (dst) = ((dst) &\
78978                     ~0x00000008U) | ((u_int32_t)(1) << 3)
78979 #define RXTX3__DACFULLSCALE__CLR(dst) \
78980                     (dst) = ((dst) &\
78981                     ~0x00000008U) | ((u_int32_t)(0) << 3)
78982
78983 /* macros for field dacrstb */
78984 #define RXTX3__DACRSTB__SHIFT                                                 4
78985 #define RXTX3__DACRSTB__WIDTH                                                 1
78986 #define RXTX3__DACRSTB__MASK                                        0x00000010U
78987 #define RXTX3__DACRSTB__READ(src)       (((u_int32_t)(src) & 0x00000010U) >> 4)
78988 #define RXTX3__DACRSTB__WRITE(src)      (((u_int32_t)(src) << 4) & 0x00000010U)
78989 #define RXTX3__DACRSTB__MODIFY(dst, src) \
78990                     (dst) = ((dst) &\
78991                     ~0x00000010U) | (((u_int32_t)(src) <<\
78992                     4) & 0x00000010U)
78993 #define RXTX3__DACRSTB__VERIFY(src) \
78994                     (!((((u_int32_t)(src)\
78995                     << 4) & ~0x00000010U)))
78996 #define RXTX3__DACRSTB__SET(dst) \
78997                     (dst) = ((dst) &\
78998                     ~0x00000010U) | ((u_int32_t)(1) << 4)
78999 #define RXTX3__DACRSTB__CLR(dst) \
79000                     (dst) = ((dst) &\
79001                     ~0x00000010U) | ((u_int32_t)(0) << 4)
79002
79003 /* macros for field addacloopback */
79004 #define RXTX3__ADDACLOOPBACK__SHIFT                                           5
79005 #define RXTX3__ADDACLOOPBACK__WIDTH                                           1
79006 #define RXTX3__ADDACLOOPBACK__MASK                                  0x00000020U
79007 #define RXTX3__ADDACLOOPBACK__READ(src) (((u_int32_t)(src) & 0x00000020U) >> 5)
79008 #define RXTX3__ADDACLOOPBACK__WRITE(src) \
79009                     (((u_int32_t)(src)\
79010                     << 5) & 0x00000020U)
79011 #define RXTX3__ADDACLOOPBACK__MODIFY(dst, src) \
79012                     (dst) = ((dst) &\
79013                     ~0x00000020U) | (((u_int32_t)(src) <<\
79014                     5) & 0x00000020U)
79015 #define RXTX3__ADDACLOOPBACK__VERIFY(src) \
79016                     (!((((u_int32_t)(src)\
79017                     << 5) & ~0x00000020U)))
79018 #define RXTX3__ADDACLOOPBACK__SET(dst) \
79019                     (dst) = ((dst) &\
79020                     ~0x00000020U) | ((u_int32_t)(1) << 5)
79021 #define RXTX3__ADDACLOOPBACK__CLR(dst) \
79022                     (dst) = ((dst) &\
79023                     ~0x00000020U) | ((u_int32_t)(0) << 5)
79024
79025 /* macros for field adcshort */
79026 #define RXTX3__ADCSHORT__SHIFT                                                6
79027 #define RXTX3__ADCSHORT__WIDTH                                                1
79028 #define RXTX3__ADCSHORT__MASK                                       0x00000040U
79029 #define RXTX3__ADCSHORT__READ(src)      (((u_int32_t)(src) & 0x00000040U) >> 6)
79030 #define RXTX3__ADCSHORT__WRITE(src)     (((u_int32_t)(src) << 6) & 0x00000040U)
79031 #define RXTX3__ADCSHORT__MODIFY(dst, src) \
79032                     (dst) = ((dst) &\
79033                     ~0x00000040U) | (((u_int32_t)(src) <<\
79034                     6) & 0x00000040U)
79035 #define RXTX3__ADCSHORT__VERIFY(src) \
79036                     (!((((u_int32_t)(src)\
79037                     << 6) & ~0x00000040U)))
79038 #define RXTX3__ADCSHORT__SET(dst) \
79039                     (dst) = ((dst) &\
79040                     ~0x00000040U) | ((u_int32_t)(1) << 6)
79041 #define RXTX3__ADCSHORT__CLR(dst) \
79042                     (dst) = ((dst) &\
79043                     ~0x00000040U) | ((u_int32_t)(0) << 6)
79044
79045 /* macros for field dacpwd */
79046 #define RXTX3__DACPWD__SHIFT                                                  7
79047 #define RXTX3__DACPWD__WIDTH                                                  1
79048 #define RXTX3__DACPWD__MASK                                         0x00000080U
79049 #define RXTX3__DACPWD__READ(src)        (((u_int32_t)(src) & 0x00000080U) >> 7)
79050 #define RXTX3__DACPWD__WRITE(src)       (((u_int32_t)(src) << 7) & 0x00000080U)
79051 #define RXTX3__DACPWD__MODIFY(dst, src) \
79052                     (dst) = ((dst) &\
79053                     ~0x00000080U) | (((u_int32_t)(src) <<\
79054                     7) & 0x00000080U)
79055 #define RXTX3__DACPWD__VERIFY(src) \
79056                     (!((((u_int32_t)(src)\
79057                     << 7) & ~0x00000080U)))
79058 #define RXTX3__DACPWD__SET(dst) \
79059                     (dst) = ((dst) &\
79060                     ~0x00000080U) | ((u_int32_t)(1) << 7)
79061 #define RXTX3__DACPWD__CLR(dst) \
79062                     (dst) = ((dst) &\
79063                     ~0x00000080U) | ((u_int32_t)(0) << 7)
79064
79065 /* macros for field dacpwd_ovr */
79066 #define RXTX3__DACPWD_OVR__SHIFT                                              8
79067 #define RXTX3__DACPWD_OVR__WIDTH                                              1
79068 #define RXTX3__DACPWD_OVR__MASK                                     0x00000100U
79069 #define RXTX3__DACPWD_OVR__READ(src)    (((u_int32_t)(src) & 0x00000100U) >> 8)
79070 #define RXTX3__DACPWD_OVR__WRITE(src)   (((u_int32_t)(src) << 8) & 0x00000100U)
79071 #define RXTX3__DACPWD_OVR__MODIFY(dst, src) \
79072                     (dst) = ((dst) &\
79073                     ~0x00000100U) | (((u_int32_t)(src) <<\
79074                     8) & 0x00000100U)
79075 #define RXTX3__DACPWD_OVR__VERIFY(src) \
79076                     (!((((u_int32_t)(src)\
79077                     << 8) & ~0x00000100U)))
79078 #define RXTX3__DACPWD_OVR__SET(dst) \
79079                     (dst) = ((dst) &\
79080                     ~0x00000100U) | ((u_int32_t)(1) << 8)
79081 #define RXTX3__DACPWD_OVR__CLR(dst) \
79082                     (dst) = ((dst) &\
79083                     ~0x00000100U) | ((u_int32_t)(0) << 8)
79084
79085 /* macros for field adcpwd */
79086 #define RXTX3__ADCPWD__SHIFT                                                  9
79087 #define RXTX3__ADCPWD__WIDTH                                                  1
79088 #define RXTX3__ADCPWD__MASK                                         0x00000200U
79089 #define RXTX3__ADCPWD__READ(src)        (((u_int32_t)(src) & 0x00000200U) >> 9)
79090 #define RXTX3__ADCPWD__WRITE(src)       (((u_int32_t)(src) << 9) & 0x00000200U)
79091 #define RXTX3__ADCPWD__MODIFY(dst, src) \
79092                     (dst) = ((dst) &\
79093                     ~0x00000200U) | (((u_int32_t)(src) <<\
79094                     9) & 0x00000200U)
79095 #define RXTX3__ADCPWD__VERIFY(src) \
79096                     (!((((u_int32_t)(src)\
79097                     << 9) & ~0x00000200U)))
79098 #define RXTX3__ADCPWD__SET(dst) \
79099                     (dst) = ((dst) &\
79100                     ~0x00000200U) | ((u_int32_t)(1) << 9)
79101 #define RXTX3__ADCPWD__CLR(dst) \
79102                     (dst) = ((dst) &\
79103                     ~0x00000200U) | ((u_int32_t)(0) << 9)
79104
79105 /* macros for field adcpwd_ovr */
79106 #define RXTX3__ADCPWD_OVR__SHIFT                                             10
79107 #define RXTX3__ADCPWD_OVR__WIDTH                                              1
79108 #define RXTX3__ADCPWD_OVR__MASK                                     0x00000400U
79109 #define RXTX3__ADCPWD_OVR__READ(src)   (((u_int32_t)(src) & 0x00000400U) >> 10)
79110 #define RXTX3__ADCPWD_OVR__WRITE(src)  (((u_int32_t)(src) << 10) & 0x00000400U)
79111 #define RXTX3__ADCPWD_OVR__MODIFY(dst, src) \
79112                     (dst) = ((dst) &\
79113                     ~0x00000400U) | (((u_int32_t)(src) <<\
79114                     10) & 0x00000400U)
79115 #define RXTX3__ADCPWD_OVR__VERIFY(src) \
79116                     (!((((u_int32_t)(src)\
79117                     << 10) & ~0x00000400U)))
79118 #define RXTX3__ADCPWD_OVR__SET(dst) \
79119                     (dst) = ((dst) &\
79120                     ~0x00000400U) | ((u_int32_t)(1) << 10)
79121 #define RXTX3__ADCPWD_OVR__CLR(dst) \
79122                     (dst) = ((dst) &\
79123                     ~0x00000400U) | ((u_int32_t)(0) << 10)
79124
79125 /* macros for field agc_caldac */
79126 #define RXTX3__AGC_CALDAC__SHIFT                                             11
79127 #define RXTX3__AGC_CALDAC__WIDTH                                              6
79128 #define RXTX3__AGC_CALDAC__MASK                                     0x0001f800U
79129 #define RXTX3__AGC_CALDAC__READ(src)   (((u_int32_t)(src) & 0x0001f800U) >> 11)
79130 #define RXTX3__AGC_CALDAC__WRITE(src)  (((u_int32_t)(src) << 11) & 0x0001f800U)
79131 #define RXTX3__AGC_CALDAC__MODIFY(dst, src) \
79132                     (dst) = ((dst) &\
79133                     ~0x0001f800U) | (((u_int32_t)(src) <<\
79134                     11) & 0x0001f800U)
79135 #define RXTX3__AGC_CALDAC__VERIFY(src) \
79136                     (!((((u_int32_t)(src)\
79137                     << 11) & ~0x0001f800U)))
79138
79139 /* macros for field agc_cal */
79140 #define RXTX3__AGC_CAL__SHIFT                                                17
79141 #define RXTX3__AGC_CAL__WIDTH                                                 1
79142 #define RXTX3__AGC_CAL__MASK                                        0x00020000U
79143 #define RXTX3__AGC_CAL__READ(src)      (((u_int32_t)(src) & 0x00020000U) >> 17)
79144 #define RXTX3__AGC_CAL__WRITE(src)     (((u_int32_t)(src) << 17) & 0x00020000U)
79145 #define RXTX3__AGC_CAL__MODIFY(dst, src) \
79146                     (dst) = ((dst) &\
79147                     ~0x00020000U) | (((u_int32_t)(src) <<\
79148                     17) & 0x00020000U)
79149 #define RXTX3__AGC_CAL__VERIFY(src) \
79150                     (!((((u_int32_t)(src)\
79151                     << 17) & ~0x00020000U)))
79152 #define RXTX3__AGC_CAL__SET(dst) \
79153                     (dst) = ((dst) &\
79154                     ~0x00020000U) | ((u_int32_t)(1) << 17)
79155 #define RXTX3__AGC_CAL__CLR(dst) \
79156                     (dst) = ((dst) &\
79157                     ~0x00020000U) | ((u_int32_t)(0) << 17)
79158
79159 /* macros for field agc_cal_ovr */
79160 #define RXTX3__AGC_CAL_OVR__SHIFT                                            18
79161 #define RXTX3__AGC_CAL_OVR__WIDTH                                             1
79162 #define RXTX3__AGC_CAL_OVR__MASK                                    0x00040000U
79163 #define RXTX3__AGC_CAL_OVR__READ(src)  (((u_int32_t)(src) & 0x00040000U) >> 18)
79164 #define RXTX3__AGC_CAL_OVR__WRITE(src) (((u_int32_t)(src) << 18) & 0x00040000U)
79165 #define RXTX3__AGC_CAL_OVR__MODIFY(dst, src) \
79166                     (dst) = ((dst) &\
79167                     ~0x00040000U) | (((u_int32_t)(src) <<\
79168                     18) & 0x00040000U)
79169 #define RXTX3__AGC_CAL_OVR__VERIFY(src) \
79170                     (!((((u_int32_t)(src)\
79171                     << 18) & ~0x00040000U)))
79172 #define RXTX3__AGC_CAL_OVR__SET(dst) \
79173                     (dst) = ((dst) &\
79174                     ~0x00040000U) | ((u_int32_t)(1) << 18)
79175 #define RXTX3__AGC_CAL_OVR__CLR(dst) \
79176                     (dst) = ((dst) &\
79177                     ~0x00040000U) | ((u_int32_t)(0) << 18)
79178
79179 /* macros for field LOforcedon */
79180 #define RXTX3__LOFORCEDON__SHIFT                                             19
79181 #define RXTX3__LOFORCEDON__WIDTH                                              1
79182 #define RXTX3__LOFORCEDON__MASK                                     0x00080000U
79183 #define RXTX3__LOFORCEDON__READ(src)   (((u_int32_t)(src) & 0x00080000U) >> 19)
79184 #define RXTX3__LOFORCEDON__WRITE(src)  (((u_int32_t)(src) << 19) & 0x00080000U)
79185 #define RXTX3__LOFORCEDON__MODIFY(dst, src) \
79186                     (dst) = ((dst) &\
79187                     ~0x00080000U) | (((u_int32_t)(src) <<\
79188                     19) & 0x00080000U)
79189 #define RXTX3__LOFORCEDON__VERIFY(src) \
79190                     (!((((u_int32_t)(src)\
79191                     << 19) & ~0x00080000U)))
79192 #define RXTX3__LOFORCEDON__SET(dst) \
79193                     (dst) = ((dst) &\
79194                     ~0x00080000U) | ((u_int32_t)(1) << 19)
79195 #define RXTX3__LOFORCEDON__CLR(dst) \
79196                     (dst) = ((dst) &\
79197                     ~0x00080000U) | ((u_int32_t)(0) << 19)
79198
79199 /* macros for field calresidue */
79200 #define RXTX3__CALRESIDUE__SHIFT                                             20
79201 #define RXTX3__CALRESIDUE__WIDTH                                              1
79202 #define RXTX3__CALRESIDUE__MASK                                     0x00100000U
79203 #define RXTX3__CALRESIDUE__READ(src)   (((u_int32_t)(src) & 0x00100000U) >> 20)
79204 #define RXTX3__CALRESIDUE__WRITE(src)  (((u_int32_t)(src) << 20) & 0x00100000U)
79205 #define RXTX3__CALRESIDUE__MODIFY(dst, src) \
79206                     (dst) = ((dst) &\
79207                     ~0x00100000U) | (((u_int32_t)(src) <<\
79208                     20) & 0x00100000U)
79209 #define RXTX3__CALRESIDUE__VERIFY(src) \
79210                     (!((((u_int32_t)(src)\
79211                     << 20) & ~0x00100000U)))
79212 #define RXTX3__CALRESIDUE__SET(dst) \
79213                     (dst) = ((dst) &\
79214                     ~0x00100000U) | ((u_int32_t)(1) << 20)
79215 #define RXTX3__CALRESIDUE__CLR(dst) \
79216                     (dst) = ((dst) &\
79217                     ~0x00100000U) | ((u_int32_t)(0) << 20)
79218
79219 /* macros for field calresidue_ovr */
79220 #define RXTX3__CALRESIDUE_OVR__SHIFT                                         21
79221 #define RXTX3__CALRESIDUE_OVR__WIDTH                                          1
79222 #define RXTX3__CALRESIDUE_OVR__MASK                                 0x00200000U
79223 #define RXTX3__CALRESIDUE_OVR__READ(src) \
79224                     (((u_int32_t)(src)\
79225                     & 0x00200000U) >> 21)
79226 #define RXTX3__CALRESIDUE_OVR__WRITE(src) \
79227                     (((u_int32_t)(src)\
79228                     << 21) & 0x00200000U)
79229 #define RXTX3__CALRESIDUE_OVR__MODIFY(dst, src) \
79230                     (dst) = ((dst) &\
79231                     ~0x00200000U) | (((u_int32_t)(src) <<\
79232                     21) & 0x00200000U)
79233 #define RXTX3__CALRESIDUE_OVR__VERIFY(src) \
79234                     (!((((u_int32_t)(src)\
79235                     << 21) & ~0x00200000U)))
79236 #define RXTX3__CALRESIDUE_OVR__SET(dst) \
79237                     (dst) = ((dst) &\
79238                     ~0x00200000U) | ((u_int32_t)(1) << 21)
79239 #define RXTX3__CALRESIDUE_OVR__CLR(dst) \
79240                     (dst) = ((dst) &\
79241                     ~0x00200000U) | ((u_int32_t)(0) << 21)
79242
79243 /* macros for field calfc */
79244 #define RXTX3__CALFC__SHIFT                                                  22
79245 #define RXTX3__CALFC__WIDTH                                                   1
79246 #define RXTX3__CALFC__MASK                                          0x00400000U
79247 #define RXTX3__CALFC__READ(src)        (((u_int32_t)(src) & 0x00400000U) >> 22)
79248 #define RXTX3__CALFC__WRITE(src)       (((u_int32_t)(src) << 22) & 0x00400000U)
79249 #define RXTX3__CALFC__MODIFY(dst, src) \
79250                     (dst) = ((dst) &\
79251                     ~0x00400000U) | (((u_int32_t)(src) <<\
79252                     22) & 0x00400000U)
79253 #define RXTX3__CALFC__VERIFY(src) \
79254                     (!((((u_int32_t)(src)\
79255                     << 22) & ~0x00400000U)))
79256 #define RXTX3__CALFC__SET(dst) \
79257                     (dst) = ((dst) &\
79258                     ~0x00400000U) | ((u_int32_t)(1) << 22)
79259 #define RXTX3__CALFC__CLR(dst) \
79260                     (dst) = ((dst) &\
79261                     ~0x00400000U) | ((u_int32_t)(0) << 22)
79262
79263 /* macros for field calfc_ovr */
79264 #define RXTX3__CALFC_OVR__SHIFT                                              23
79265 #define RXTX3__CALFC_OVR__WIDTH                                               1
79266 #define RXTX3__CALFC_OVR__MASK                                      0x00800000U
79267 #define RXTX3__CALFC_OVR__READ(src)    (((u_int32_t)(src) & 0x00800000U) >> 23)
79268 #define RXTX3__CALFC_OVR__WRITE(src)   (((u_int32_t)(src) << 23) & 0x00800000U)
79269 #define RXTX3__CALFC_OVR__MODIFY(dst, src) \
79270                     (dst) = ((dst) &\
79271                     ~0x00800000U) | (((u_int32_t)(src) <<\
79272                     23) & 0x00800000U)
79273 #define RXTX3__CALFC_OVR__VERIFY(src) \
79274                     (!((((u_int32_t)(src)\
79275                     << 23) & ~0x00800000U)))
79276 #define RXTX3__CALFC_OVR__SET(dst) \
79277                     (dst) = ((dst) &\
79278                     ~0x00800000U) | ((u_int32_t)(1) << 23)
79279 #define RXTX3__CALFC_OVR__CLR(dst) \
79280                     (dst) = ((dst) &\
79281                     ~0x00800000U) | ((u_int32_t)(0) << 23)
79282
79283 /* macros for field caltx */
79284 #define RXTX3__CALTX__SHIFT                                                  24
79285 #define RXTX3__CALTX__WIDTH                                                   1
79286 #define RXTX3__CALTX__MASK                                          0x01000000U
79287 #define RXTX3__CALTX__READ(src)        (((u_int32_t)(src) & 0x01000000U) >> 24)
79288 #define RXTX3__CALTX__WRITE(src)       (((u_int32_t)(src) << 24) & 0x01000000U)
79289 #define RXTX3__CALTX__MODIFY(dst, src) \
79290                     (dst) = ((dst) &\
79291                     ~0x01000000U) | (((u_int32_t)(src) <<\
79292                     24) & 0x01000000U)
79293 #define RXTX3__CALTX__VERIFY(src) \
79294                     (!((((u_int32_t)(src)\
79295                     << 24) & ~0x01000000U)))
79296 #define RXTX3__CALTX__SET(dst) \
79297                     (dst) = ((dst) &\
79298                     ~0x01000000U) | ((u_int32_t)(1) << 24)
79299 #define RXTX3__CALTX__CLR(dst) \
79300                     (dst) = ((dst) &\
79301                     ~0x01000000U) | ((u_int32_t)(0) << 24)
79302
79303 /* macros for field caltx_ovr */
79304 #define RXTX3__CALTX_OVR__SHIFT                                              25
79305 #define RXTX3__CALTX_OVR__WIDTH                                               1
79306 #define RXTX3__CALTX_OVR__MASK                                      0x02000000U
79307 #define RXTX3__CALTX_OVR__READ(src)    (((u_int32_t)(src) & 0x02000000U) >> 25)
79308 #define RXTX3__CALTX_OVR__WRITE(src)   (((u_int32_t)(src) << 25) & 0x02000000U)
79309 #define RXTX3__CALTX_OVR__MODIFY(dst, src) \
79310                     (dst) = ((dst) &\
79311                     ~0x02000000U) | (((u_int32_t)(src) <<\
79312                     25) & 0x02000000U)
79313 #define RXTX3__CALTX_OVR__VERIFY(src) \
79314                     (!((((u_int32_t)(src)\
79315                     << 25) & ~0x02000000U)))
79316 #define RXTX3__CALTX_OVR__SET(dst) \
79317                     (dst) = ((dst) &\
79318                     ~0x02000000U) | ((u_int32_t)(1) << 25)
79319 #define RXTX3__CALTX_OVR__CLR(dst) \
79320                     (dst) = ((dst) &\
79321                     ~0x02000000U) | ((u_int32_t)(0) << 25)
79322
79323 /* macros for field caltxshift */
79324 #define RXTX3__CALTXSHIFT__SHIFT                                             26
79325 #define RXTX3__CALTXSHIFT__WIDTH                                              1
79326 #define RXTX3__CALTXSHIFT__MASK                                     0x04000000U
79327 #define RXTX3__CALTXSHIFT__READ(src)   (((u_int32_t)(src) & 0x04000000U) >> 26)
79328 #define RXTX3__CALTXSHIFT__WRITE(src)  (((u_int32_t)(src) << 26) & 0x04000000U)
79329 #define RXTX3__CALTXSHIFT__MODIFY(dst, src) \
79330                     (dst) = ((dst) &\
79331                     ~0x04000000U) | (((u_int32_t)(src) <<\
79332                     26) & 0x04000000U)
79333 #define RXTX3__CALTXSHIFT__VERIFY(src) \
79334                     (!((((u_int32_t)(src)\
79335                     << 26) & ~0x04000000U)))
79336 #define RXTX3__CALTXSHIFT__SET(dst) \
79337                     (dst) = ((dst) &\
79338                     ~0x04000000U) | ((u_int32_t)(1) << 26)
79339 #define RXTX3__CALTXSHIFT__CLR(dst) \
79340                     (dst) = ((dst) &\
79341                     ~0x04000000U) | ((u_int32_t)(0) << 26)
79342
79343 /* macros for field caltxshift_ovr */
79344 #define RXTX3__CALTXSHIFT_OVR__SHIFT                                         27
79345 #define RXTX3__CALTXSHIFT_OVR__WIDTH                                          1
79346 #define RXTX3__CALTXSHIFT_OVR__MASK                                 0x08000000U
79347 #define RXTX3__CALTXSHIFT_OVR__READ(src) \
79348                     (((u_int32_t)(src)\
79349                     & 0x08000000U) >> 27)
79350 #define RXTX3__CALTXSHIFT_OVR__WRITE(src) \
79351                     (((u_int32_t)(src)\
79352                     << 27) & 0x08000000U)
79353 #define RXTX3__CALTXSHIFT_OVR__MODIFY(dst, src) \
79354                     (dst) = ((dst) &\
79355                     ~0x08000000U) | (((u_int32_t)(src) <<\
79356                     27) & 0x08000000U)
79357 #define RXTX3__CALTXSHIFT_OVR__VERIFY(src) \
79358                     (!((((u_int32_t)(src)\
79359                     << 27) & ~0x08000000U)))
79360 #define RXTX3__CALTXSHIFT_OVR__SET(dst) \
79361                     (dst) = ((dst) &\
79362                     ~0x08000000U) | ((u_int32_t)(1) << 27)
79363 #define RXTX3__CALTXSHIFT_OVR__CLR(dst) \
79364                     (dst) = ((dst) &\
79365                     ~0x08000000U) | ((u_int32_t)(0) << 27)
79366
79367 /* macros for field calpa */
79368 #define RXTX3__CALPA__SHIFT                                                  28
79369 #define RXTX3__CALPA__WIDTH                                                   1
79370 #define RXTX3__CALPA__MASK                                          0x10000000U
79371 #define RXTX3__CALPA__READ(src)        (((u_int32_t)(src) & 0x10000000U) >> 28)
79372 #define RXTX3__CALPA__WRITE(src)       (((u_int32_t)(src) << 28) & 0x10000000U)
79373 #define RXTX3__CALPA__MODIFY(dst, src) \
79374                     (dst) = ((dst) &\
79375                     ~0x10000000U) | (((u_int32_t)(src) <<\
79376                     28) & 0x10000000U)
79377 #define RXTX3__CALPA__VERIFY(src) \
79378                     (!((((u_int32_t)(src)\
79379                     << 28) & ~0x10000000U)))
79380 #define RXTX3__CALPA__SET(dst) \
79381                     (dst) = ((dst) &\
79382                     ~0x10000000U) | ((u_int32_t)(1) << 28)
79383 #define RXTX3__CALPA__CLR(dst) \
79384                     (dst) = ((dst) &\
79385                     ~0x10000000U) | ((u_int32_t)(0) << 28)
79386
79387 /* macros for field calpa_ovr */
79388 #define RXTX3__CALPA_OVR__SHIFT                                              29
79389 #define RXTX3__CALPA_OVR__WIDTH                                               1
79390 #define RXTX3__CALPA_OVR__MASK                                      0x20000000U
79391 #define RXTX3__CALPA_OVR__READ(src)    (((u_int32_t)(src) & 0x20000000U) >> 29)
79392 #define RXTX3__CALPA_OVR__WRITE(src)   (((u_int32_t)(src) << 29) & 0x20000000U)
79393 #define RXTX3__CALPA_OVR__MODIFY(dst, src) \
79394                     (dst) = ((dst) &\
79395                     ~0x20000000U) | (((u_int32_t)(src) <<\
79396                     29) & 0x20000000U)
79397 #define RXTX3__CALPA_OVR__VERIFY(src) \
79398                     (!((((u_int32_t)(src)\
79399                     << 29) & ~0x20000000U)))
79400 #define RXTX3__CALPA_OVR__SET(dst) \
79401                     (dst) = ((dst) &\
79402                     ~0x20000000U) | ((u_int32_t)(1) << 29)
79403 #define RXTX3__CALPA_OVR__CLR(dst) \
79404                     (dst) = ((dst) &\
79405                     ~0x20000000U) | ((u_int32_t)(0) << 29)
79406
79407 /* macros for field spuron */
79408 #define RXTX3__SPURON__SHIFT                                                 30
79409 #define RXTX3__SPURON__WIDTH                                                  1
79410 #define RXTX3__SPURON__MASK                                         0x40000000U
79411 #define RXTX3__SPURON__READ(src)       (((u_int32_t)(src) & 0x40000000U) >> 30)
79412 #define RXTX3__SPURON__WRITE(src)      (((u_int32_t)(src) << 30) & 0x40000000U)
79413 #define RXTX3__SPURON__MODIFY(dst, src) \
79414                     (dst) = ((dst) &\
79415                     ~0x40000000U) | (((u_int32_t)(src) <<\
79416                     30) & 0x40000000U)
79417 #define RXTX3__SPURON__VERIFY(src) \
79418                     (!((((u_int32_t)(src)\
79419                     << 30) & ~0x40000000U)))
79420 #define RXTX3__SPURON__SET(dst) \
79421                     (dst) = ((dst) &\
79422                     ~0x40000000U) | ((u_int32_t)(1) << 30)
79423 #define RXTX3__SPURON__CLR(dst) \
79424                     (dst) = ((dst) &\
79425                     ~0x40000000U) | ((u_int32_t)(0) << 30)
79426
79427 /* macros for field PAL_lockedEn */
79428 #define RXTX3__PAL_LOCKEDEN__SHIFT                                           31
79429 #define RXTX3__PAL_LOCKEDEN__WIDTH                                            1
79430 #define RXTX3__PAL_LOCKEDEN__MASK                                   0x80000000U
79431 #define RXTX3__PAL_LOCKEDEN__READ(src) (((u_int32_t)(src) & 0x80000000U) >> 31)
79432 #define RXTX3__PAL_LOCKEDEN__WRITE(src) \
79433                     (((u_int32_t)(src)\
79434                     << 31) & 0x80000000U)
79435 #define RXTX3__PAL_LOCKEDEN__MODIFY(dst, src) \
79436                     (dst) = ((dst) &\
79437                     ~0x80000000U) | (((u_int32_t)(src) <<\
79438                     31) & 0x80000000U)
79439 #define RXTX3__PAL_LOCKEDEN__VERIFY(src) \
79440                     (!((((u_int32_t)(src)\
79441                     << 31) & ~0x80000000U)))
79442 #define RXTX3__PAL_LOCKEDEN__SET(dst) \
79443                     (dst) = ((dst) &\
79444                     ~0x80000000U) | ((u_int32_t)(1) << 31)
79445 #define RXTX3__PAL_LOCKEDEN__CLR(dst) \
79446                     (dst) = ((dst) &\
79447                     ~0x80000000U) | ((u_int32_t)(0) << 31)
79448 #define RXTX3__TYPE                                                   u_int32_t
79449 #define RXTX3__READ                                                 0xffffffffU
79450 #define RXTX3__WRITE                                                0xffffffffU
79451
79452 #endif /* __RXTX3_MACRO__ */
79453
79454
79455 /* macros for radio65_reg_block.ch0_RXTX3 */
79456 #define INST_RADIO65_REG_BLOCK__CH0_RXTX3__NUM                                1
79457
79458 /* macros for BlueprintGlobalNameSpace::RXTX4 */
79459 #ifndef __RXTX4_MACRO__
79460 #define __RXTX4_MACRO__
79461
79462 /* macros for field SPARE4 */
79463 #define RXTX4__SPARE4__SHIFT                                                  0
79464 #define RXTX4__SPARE4__WIDTH                                                 23
79465 #define RXTX4__SPARE4__MASK                                         0x007fffffU
79466 #define RXTX4__SPARE4__READ(src)                 (u_int32_t)(src) & 0x007fffffU
79467 #define RXTX4__SPARE4__WRITE(src)              ((u_int32_t)(src) & 0x007fffffU)
79468 #define RXTX4__SPARE4__MODIFY(dst, src) \
79469                     (dst) = ((dst) &\
79470                     ~0x007fffffU) | ((u_int32_t)(src) &\
79471                     0x007fffffU)
79472 #define RXTX4__SPARE4__VERIFY(src)       (!(((u_int32_t)(src) & ~0x007fffffU)))
79473
79474 /* macros for field testiq_on */
79475 #define RXTX4__TESTIQ_ON__SHIFT                                              23
79476 #define RXTX4__TESTIQ_ON__WIDTH                                               1
79477 #define RXTX4__TESTIQ_ON__MASK                                      0x00800000U
79478 #define RXTX4__TESTIQ_ON__READ(src)    (((u_int32_t)(src) & 0x00800000U) >> 23)
79479 #define RXTX4__TESTIQ_ON__WRITE(src)   (((u_int32_t)(src) << 23) & 0x00800000U)
79480 #define RXTX4__TESTIQ_ON__MODIFY(dst, src) \
79481                     (dst) = ((dst) &\
79482                     ~0x00800000U) | (((u_int32_t)(src) <<\
79483                     23) & 0x00800000U)
79484 #define RXTX4__TESTIQ_ON__VERIFY(src) \
79485                     (!((((u_int32_t)(src)\
79486                     << 23) & ~0x00800000U)))
79487 #define RXTX4__TESTIQ_ON__SET(dst) \
79488                     (dst) = ((dst) &\
79489                     ~0x00800000U) | ((u_int32_t)(1) << 23)
79490 #define RXTX4__TESTIQ_ON__CLR(dst) \
79491                     (dst) = ((dst) &\
79492                     ~0x00800000U) | ((u_int32_t)(0) << 23)
79493
79494 /* macros for field testiq_bufen */
79495 #define RXTX4__TESTIQ_BUFEN__SHIFT                                           24
79496 #define RXTX4__TESTIQ_BUFEN__WIDTH                                            1
79497 #define RXTX4__TESTIQ_BUFEN__MASK                                   0x01000000U
79498 #define RXTX4__TESTIQ_BUFEN__READ(src) (((u_int32_t)(src) & 0x01000000U) >> 24)
79499 #define RXTX4__TESTIQ_BUFEN__WRITE(src) \
79500                     (((u_int32_t)(src)\
79501                     << 24) & 0x01000000U)
79502 #define RXTX4__TESTIQ_BUFEN__MODIFY(dst, src) \
79503                     (dst) = ((dst) &\
79504                     ~0x01000000U) | (((u_int32_t)(src) <<\
79505                     24) & 0x01000000U)
79506 #define RXTX4__TESTIQ_BUFEN__VERIFY(src) \
79507                     (!((((u_int32_t)(src)\
79508                     << 24) & ~0x01000000U)))
79509 #define RXTX4__TESTIQ_BUFEN__SET(dst) \
79510                     (dst) = ((dst) &\
79511                     ~0x01000000U) | ((u_int32_t)(1) << 24)
79512 #define RXTX4__TESTIQ_BUFEN__CLR(dst) \
79513                     (dst) = ((dst) &\
79514                     ~0x01000000U) | ((u_int32_t)(0) << 24)
79515
79516 /* macros for field testiq_rsel */
79517 #define RXTX4__TESTIQ_RSEL__SHIFT                                            25
79518 #define RXTX4__TESTIQ_RSEL__WIDTH                                             1
79519 #define RXTX4__TESTIQ_RSEL__MASK                                    0x02000000U
79520 #define RXTX4__TESTIQ_RSEL__READ(src)  (((u_int32_t)(src) & 0x02000000U) >> 25)
79521 #define RXTX4__TESTIQ_RSEL__WRITE(src) (((u_int32_t)(src) << 25) & 0x02000000U)
79522 #define RXTX4__TESTIQ_RSEL__MODIFY(dst, src) \
79523                     (dst) = ((dst) &\
79524                     ~0x02000000U) | (((u_int32_t)(src) <<\
79525                     25) & 0x02000000U)
79526 #define RXTX4__TESTIQ_RSEL__VERIFY(src) \
79527                     (!((((u_int32_t)(src)\
79528                     << 25) & ~0x02000000U)))
79529 #define RXTX4__TESTIQ_RSEL__SET(dst) \
79530                     (dst) = ((dst) &\
79531                     ~0x02000000U) | ((u_int32_t)(1) << 25)
79532 #define RXTX4__TESTIQ_RSEL__CLR(dst) \
79533                     (dst) = ((dst) &\
79534                     ~0x02000000U) | ((u_int32_t)(0) << 25)
79535
79536 /* macros for field turboADC */
79537 #define RXTX4__TURBOADC__SHIFT                                               26
79538 #define RXTX4__TURBOADC__WIDTH                                                1
79539 #define RXTX4__TURBOADC__MASK                                       0x04000000U
79540 #define RXTX4__TURBOADC__READ(src)     (((u_int32_t)(src) & 0x04000000U) >> 26)
79541 #define RXTX4__TURBOADC__WRITE(src)    (((u_int32_t)(src) << 26) & 0x04000000U)
79542 #define RXTX4__TURBOADC__MODIFY(dst, src) \
79543                     (dst) = ((dst) &\
79544                     ~0x04000000U) | (((u_int32_t)(src) <<\
79545                     26) & 0x04000000U)
79546 #define RXTX4__TURBOADC__VERIFY(src) \
79547                     (!((((u_int32_t)(src)\
79548                     << 26) & ~0x04000000U)))
79549 #define RXTX4__TURBOADC__SET(dst) \
79550                     (dst) = ((dst) &\
79551                     ~0x04000000U) | ((u_int32_t)(1) << 26)
79552 #define RXTX4__TURBOADC__CLR(dst) \
79553                     (dst) = ((dst) &\
79554                     ~0x04000000U) | ((u_int32_t)(0) << 26)
79555
79556 /* macros for field turboADC_ovr */
79557 #define RXTX4__TURBOADC_OVR__SHIFT                                           27
79558 #define RXTX4__TURBOADC_OVR__WIDTH                                            1
79559 #define RXTX4__TURBOADC_OVR__MASK                                   0x08000000U
79560 #define RXTX4__TURBOADC_OVR__READ(src) (((u_int32_t)(src) & 0x08000000U) >> 27)
79561 #define RXTX4__TURBOADC_OVR__WRITE(src) \
79562                     (((u_int32_t)(src)\
79563                     << 27) & 0x08000000U)
79564 #define RXTX4__TURBOADC_OVR__MODIFY(dst, src) \
79565                     (dst) = ((dst) &\
79566                     ~0x08000000U) | (((u_int32_t)(src) <<\
79567                     27) & 0x08000000U)
79568 #define RXTX4__TURBOADC_OVR__VERIFY(src) \
79569                     (!((((u_int32_t)(src)\
79570                     << 27) & ~0x08000000U)))
79571 #define RXTX4__TURBOADC_OVR__SET(dst) \
79572                     (dst) = ((dst) &\
79573                     ~0x08000000U) | ((u_int32_t)(1) << 27)
79574 #define RXTX4__TURBOADC_OVR__CLR(dst) \
79575                     (dst) = ((dst) &\
79576                     ~0x08000000U) | ((u_int32_t)(0) << 27)
79577
79578 /* macros for field thermOn */
79579 #define RXTX4__THERMON__SHIFT                                                28
79580 #define RXTX4__THERMON__WIDTH                                                 1
79581 #define RXTX4__THERMON__MASK                                        0x10000000U
79582 #define RXTX4__THERMON__READ(src)      (((u_int32_t)(src) & 0x10000000U) >> 28)
79583 #define RXTX4__THERMON__WRITE(src)     (((u_int32_t)(src) << 28) & 0x10000000U)
79584 #define RXTX4__THERMON__MODIFY(dst, src) \
79585                     (dst) = ((dst) &\
79586                     ~0x10000000U) | (((u_int32_t)(src) <<\
79587                     28) & 0x10000000U)
79588 #define RXTX4__THERMON__VERIFY(src) \
79589                     (!((((u_int32_t)(src)\
79590                     << 28) & ~0x10000000U)))
79591 #define RXTX4__THERMON__SET(dst) \
79592                     (dst) = ((dst) &\
79593                     ~0x10000000U) | ((u_int32_t)(1) << 28)
79594 #define RXTX4__THERMON__CLR(dst) \
79595                     (dst) = ((dst) &\
79596                     ~0x10000000U) | ((u_int32_t)(0) << 28)
79597
79598 /* macros for field thermOn_ovr */
79599 #define RXTX4__THERMON_OVR__SHIFT                                            29
79600 #define RXTX4__THERMON_OVR__WIDTH                                             1
79601 #define RXTX4__THERMON_OVR__MASK                                    0x20000000U
79602 #define RXTX4__THERMON_OVR__READ(src)  (((u_int32_t)(src) & 0x20000000U) >> 29)
79603 #define RXTX4__THERMON_OVR__WRITE(src) (((u_int32_t)(src) << 29) & 0x20000000U)
79604 #define RXTX4__THERMON_OVR__MODIFY(dst, src) \
79605                     (dst) = ((dst) &\
79606                     ~0x20000000U) | (((u_int32_t)(src) <<\
79607                     29) & 0x20000000U)
79608 #define RXTX4__THERMON_OVR__VERIFY(src) \
79609                     (!((((u_int32_t)(src)\
79610                     << 29) & ~0x20000000U)))
79611 #define RXTX4__THERMON_OVR__SET(dst) \
79612                     (dst) = ((dst) &\
79613                     ~0x20000000U) | ((u_int32_t)(1) << 29)
79614 #define RXTX4__THERMON_OVR__CLR(dst) \
79615                     (dst) = ((dst) &\
79616                     ~0x20000000U) | ((u_int32_t)(0) << 29)
79617
79618 /* macros for field xlna_strength */
79619 #define RXTX4__XLNA_STRENGTH__SHIFT                                          30
79620 #define RXTX4__XLNA_STRENGTH__WIDTH                                           2
79621 #define RXTX4__XLNA_STRENGTH__MASK                                  0xc0000000U
79622 #define RXTX4__XLNA_STRENGTH__READ(src) \
79623                     (((u_int32_t)(src)\
79624                     & 0xc0000000U) >> 30)
79625 #define RXTX4__XLNA_STRENGTH__WRITE(src) \
79626                     (((u_int32_t)(src)\
79627                     << 30) & 0xc0000000U)
79628 #define RXTX4__XLNA_STRENGTH__MODIFY(dst, src) \
79629                     (dst) = ((dst) &\
79630                     ~0xc0000000U) | (((u_int32_t)(src) <<\
79631                     30) & 0xc0000000U)
79632 #define RXTX4__XLNA_STRENGTH__VERIFY(src) \
79633                     (!((((u_int32_t)(src)\
79634                     << 30) & ~0xc0000000U)))
79635 #define RXTX4__TYPE                                                   u_int32_t
79636 #define RXTX4__READ                                                 0xffffffffU
79637 #define RXTX4__WRITE                                                0xffffffffU
79638
79639 #endif /* __RXTX4_MACRO__ */
79640
79641
79642 /* macros for radio65_reg_block.ch0_RXTX4 */
79643 #define INST_RADIO65_REG_BLOCK__CH0_RXTX4__NUM                                1
79644
79645 /* macros for BlueprintGlobalNameSpace::BB1 */
79646 #ifndef __BB1_MACRO__
79647 #define __BB1_MACRO__
79648
79649 /* macros for field I2V_CURR2X */
79650 #define BB1__I2V_CURR2X__SHIFT                                                0
79651 #define BB1__I2V_CURR2X__WIDTH                                                1
79652 #define BB1__I2V_CURR2X__MASK                                       0x00000001U
79653 #define BB1__I2V_CURR2X__READ(src)               (u_int32_t)(src) & 0x00000001U
79654 #define BB1__I2V_CURR2X__WRITE(src)            ((u_int32_t)(src) & 0x00000001U)
79655 #define BB1__I2V_CURR2X__MODIFY(dst, src) \
79656                     (dst) = ((dst) &\
79657                     ~0x00000001U) | ((u_int32_t)(src) &\
79658                     0x00000001U)
79659 #define BB1__I2V_CURR2X__VERIFY(src)     (!(((u_int32_t)(src) & ~0x00000001U)))
79660 #define BB1__I2V_CURR2X__SET(dst) \
79661                     (dst) = ((dst) &\
79662                     ~0x00000001U) | (u_int32_t)(1)
79663 #define BB1__I2V_CURR2X__CLR(dst) \
79664                     (dst) = ((dst) &\
79665                     ~0x00000001U) | (u_int32_t)(0)
79666
79667 /* macros for field ENABLE_LOQ */
79668 #define BB1__ENABLE_LOQ__SHIFT                                                1
79669 #define BB1__ENABLE_LOQ__WIDTH                                                1
79670 #define BB1__ENABLE_LOQ__MASK                                       0x00000002U
79671 #define BB1__ENABLE_LOQ__READ(src)      (((u_int32_t)(src) & 0x00000002U) >> 1)
79672 #define BB1__ENABLE_LOQ__WRITE(src)     (((u_int32_t)(src) << 1) & 0x00000002U)
79673 #define BB1__ENABLE_LOQ__MODIFY(dst, src) \
79674                     (dst) = ((dst) &\
79675                     ~0x00000002U) | (((u_int32_t)(src) <<\
79676                     1) & 0x00000002U)
79677 #define BB1__ENABLE_LOQ__VERIFY(src) \
79678                     (!((((u_int32_t)(src)\
79679                     << 1) & ~0x00000002U)))
79680 #define BB1__ENABLE_LOQ__SET(dst) \
79681                     (dst) = ((dst) &\
79682                     ~0x00000002U) | ((u_int32_t)(1) << 1)
79683 #define BB1__ENABLE_LOQ__CLR(dst) \
79684                     (dst) = ((dst) &\
79685                     ~0x00000002U) | ((u_int32_t)(0) << 1)
79686
79687 /* macros for field FORCE_LOQ */
79688 #define BB1__FORCE_LOQ__SHIFT                                                 2
79689 #define BB1__FORCE_LOQ__WIDTH                                                 1
79690 #define BB1__FORCE_LOQ__MASK                                        0x00000004U
79691 #define BB1__FORCE_LOQ__READ(src)       (((u_int32_t)(src) & 0x00000004U) >> 2)
79692 #define BB1__FORCE_LOQ__WRITE(src)      (((u_int32_t)(src) << 2) & 0x00000004U)
79693 #define BB1__FORCE_LOQ__MODIFY(dst, src) \
79694                     (dst) = ((dst) &\
79695                     ~0x00000004U) | (((u_int32_t)(src) <<\
79696                     2) & 0x00000004U)
79697 #define BB1__FORCE_LOQ__VERIFY(src) \
79698                     (!((((u_int32_t)(src)\
79699                     << 2) & ~0x00000004U)))
79700 #define BB1__FORCE_LOQ__SET(dst) \
79701                     (dst) = ((dst) &\
79702                     ~0x00000004U) | ((u_int32_t)(1) << 2)
79703 #define BB1__FORCE_LOQ__CLR(dst) \
79704                     (dst) = ((dst) &\
79705                     ~0x00000004U) | ((u_int32_t)(0) << 2)
79706
79707 /* macros for field ENABLE_NOTCH */
79708 #define BB1__ENABLE_NOTCH__SHIFT                                              3
79709 #define BB1__ENABLE_NOTCH__WIDTH                                              1
79710 #define BB1__ENABLE_NOTCH__MASK                                     0x00000008U
79711 #define BB1__ENABLE_NOTCH__READ(src)    (((u_int32_t)(src) & 0x00000008U) >> 3)
79712 #define BB1__ENABLE_NOTCH__WRITE(src)   (((u_int32_t)(src) << 3) & 0x00000008U)
79713 #define BB1__ENABLE_NOTCH__MODIFY(dst, src) \
79714                     (dst) = ((dst) &\
79715                     ~0x00000008U) | (((u_int32_t)(src) <<\
79716                     3) & 0x00000008U)
79717 #define BB1__ENABLE_NOTCH__VERIFY(src) \
79718                     (!((((u_int32_t)(src)\
79719                     << 3) & ~0x00000008U)))
79720 #define BB1__ENABLE_NOTCH__SET(dst) \
79721                     (dst) = ((dst) &\
79722                     ~0x00000008U) | ((u_int32_t)(1) << 3)
79723 #define BB1__ENABLE_NOTCH__CLR(dst) \
79724                     (dst) = ((dst) &\
79725                     ~0x00000008U) | ((u_int32_t)(0) << 3)
79726
79727 /* macros for field FORCE_NOTCH */
79728 #define BB1__FORCE_NOTCH__SHIFT                                               4
79729 #define BB1__FORCE_NOTCH__WIDTH                                               1
79730 #define BB1__FORCE_NOTCH__MASK                                      0x00000010U
79731 #define BB1__FORCE_NOTCH__READ(src)     (((u_int32_t)(src) & 0x00000010U) >> 4)
79732 #define BB1__FORCE_NOTCH__WRITE(src)    (((u_int32_t)(src) << 4) & 0x00000010U)
79733 #define BB1__FORCE_NOTCH__MODIFY(dst, src) \
79734                     (dst) = ((dst) &\
79735                     ~0x00000010U) | (((u_int32_t)(src) <<\
79736                     4) & 0x00000010U)
79737 #define BB1__FORCE_NOTCH__VERIFY(src) \
79738                     (!((((u_int32_t)(src)\
79739                     << 4) & ~0x00000010U)))
79740 #define BB1__FORCE_NOTCH__SET(dst) \
79741                     (dst) = ((dst) &\
79742                     ~0x00000010U) | ((u_int32_t)(1) << 4)
79743 #define BB1__FORCE_NOTCH__CLR(dst) \
79744                     (dst) = ((dst) &\
79745                     ~0x00000010U) | ((u_int32_t)(0) << 4)
79746
79747 /* macros for field ENABLE_BIQUAD */
79748 #define BB1__ENABLE_BIQUAD__SHIFT                                             5
79749 #define BB1__ENABLE_BIQUAD__WIDTH                                             1
79750 #define BB1__ENABLE_BIQUAD__MASK                                    0x00000020U
79751 #define BB1__ENABLE_BIQUAD__READ(src)   (((u_int32_t)(src) & 0x00000020U) >> 5)
79752 #define BB1__ENABLE_BIQUAD__WRITE(src)  (((u_int32_t)(src) << 5) & 0x00000020U)
79753 #define BB1__ENABLE_BIQUAD__MODIFY(dst, src) \
79754                     (dst) = ((dst) &\
79755                     ~0x00000020U) | (((u_int32_t)(src) <<\
79756                     5) & 0x00000020U)
79757 #define BB1__ENABLE_BIQUAD__VERIFY(src) \
79758                     (!((((u_int32_t)(src)\
79759                     << 5) & ~0x00000020U)))
79760 #define BB1__ENABLE_BIQUAD__SET(dst) \
79761                     (dst) = ((dst) &\
79762                     ~0x00000020U) | ((u_int32_t)(1) << 5)
79763 #define BB1__ENABLE_BIQUAD__CLR(dst) \
79764                     (dst) = ((dst) &\
79765                     ~0x00000020U) | ((u_int32_t)(0) << 5)
79766
79767 /* macros for field FORCE_BIQUAD */
79768 #define BB1__FORCE_BIQUAD__SHIFT                                              6
79769 #define BB1__FORCE_BIQUAD__WIDTH                                              1
79770 #define BB1__FORCE_BIQUAD__MASK                                     0x00000040U
79771 #define BB1__FORCE_BIQUAD__READ(src)    (((u_int32_t)(src) & 0x00000040U) >> 6)
79772 #define BB1__FORCE_BIQUAD__WRITE(src)   (((u_int32_t)(src) << 6) & 0x00000040U)
79773 #define BB1__FORCE_BIQUAD__MODIFY(dst, src) \
79774                     (dst) = ((dst) &\
79775                     ~0x00000040U) | (((u_int32_t)(src) <<\
79776                     6) & 0x00000040U)
79777 #define BB1__FORCE_BIQUAD__VERIFY(src) \
79778                     (!((((u_int32_t)(src)\
79779                     << 6) & ~0x00000040U)))
79780 #define BB1__FORCE_BIQUAD__SET(dst) \
79781                     (dst) = ((dst) &\
79782                     ~0x00000040U) | ((u_int32_t)(1) << 6)
79783 #define BB1__FORCE_BIQUAD__CLR(dst) \
79784                     (dst) = ((dst) &\
79785                     ~0x00000040U) | ((u_int32_t)(0) << 6)
79786
79787 /* macros for field ENABLE_OSDAC */
79788 #define BB1__ENABLE_OSDAC__SHIFT                                              7
79789 #define BB1__ENABLE_OSDAC__WIDTH                                              1
79790 #define BB1__ENABLE_OSDAC__MASK                                     0x00000080U
79791 #define BB1__ENABLE_OSDAC__READ(src)    (((u_int32_t)(src) & 0x00000080U) >> 7)
79792 #define BB1__ENABLE_OSDAC__WRITE(src)   (((u_int32_t)(src) << 7) & 0x00000080U)
79793 #define BB1__ENABLE_OSDAC__MODIFY(dst, src) \
79794                     (dst) = ((dst) &\
79795                     ~0x00000080U) | (((u_int32_t)(src) <<\
79796                     7) & 0x00000080U)
79797 #define BB1__ENABLE_OSDAC__VERIFY(src) \
79798                     (!((((u_int32_t)(src)\
79799                     << 7) & ~0x00000080U)))
79800 #define BB1__ENABLE_OSDAC__SET(dst) \
79801                     (dst) = ((dst) &\
79802                     ~0x00000080U) | ((u_int32_t)(1) << 7)
79803 #define BB1__ENABLE_OSDAC__CLR(dst) \
79804                     (dst) = ((dst) &\
79805                     ~0x00000080U) | ((u_int32_t)(0) << 7)
79806
79807 /* macros for field FORCE_OSDAC */
79808 #define BB1__FORCE_OSDAC__SHIFT                                               8
79809 #define BB1__FORCE_OSDAC__WIDTH                                               1
79810 #define BB1__FORCE_OSDAC__MASK                                      0x00000100U
79811 #define BB1__FORCE_OSDAC__READ(src)     (((u_int32_t)(src) & 0x00000100U) >> 8)
79812 #define BB1__FORCE_OSDAC__WRITE(src)    (((u_int32_t)(src) << 8) & 0x00000100U)
79813 #define BB1__FORCE_OSDAC__MODIFY(dst, src) \
79814                     (dst) = ((dst) &\
79815                     ~0x00000100U) | (((u_int32_t)(src) <<\
79816                     8) & 0x00000100U)
79817 #define BB1__FORCE_OSDAC__VERIFY(src) \
79818                     (!((((u_int32_t)(src)\
79819                     << 8) & ~0x00000100U)))
79820 #define BB1__FORCE_OSDAC__SET(dst) \
79821                     (dst) = ((dst) &\
79822                     ~0x00000100U) | ((u_int32_t)(1) << 8)
79823 #define BB1__FORCE_OSDAC__CLR(dst) \
79824                     (dst) = ((dst) &\
79825                     ~0x00000100U) | ((u_int32_t)(0) << 8)
79826
79827 /* macros for field ENABLE_V2I */
79828 #define BB1__ENABLE_V2I__SHIFT                                                9
79829 #define BB1__ENABLE_V2I__WIDTH                                                1
79830 #define BB1__ENABLE_V2I__MASK                                       0x00000200U
79831 #define BB1__ENABLE_V2I__READ(src)      (((u_int32_t)(src) & 0x00000200U) >> 9)
79832 #define BB1__ENABLE_V2I__WRITE(src)     (((u_int32_t)(src) << 9) & 0x00000200U)
79833 #define BB1__ENABLE_V2I__MODIFY(dst, src) \
79834                     (dst) = ((dst) &\
79835                     ~0x00000200U) | (((u_int32_t)(src) <<\
79836                     9) & 0x00000200U)
79837 #define BB1__ENABLE_V2I__VERIFY(src) \
79838                     (!((((u_int32_t)(src)\
79839                     << 9) & ~0x00000200U)))
79840 #define BB1__ENABLE_V2I__SET(dst) \
79841                     (dst) = ((dst) &\
79842                     ~0x00000200U) | ((u_int32_t)(1) << 9)
79843 #define BB1__ENABLE_V2I__CLR(dst) \
79844                     (dst) = ((dst) &\
79845                     ~0x00000200U) | ((u_int32_t)(0) << 9)
79846
79847 /* macros for field FORCE_V2I */
79848 #define BB1__FORCE_V2I__SHIFT                                                10
79849 #define BB1__FORCE_V2I__WIDTH                                                 1
79850 #define BB1__FORCE_V2I__MASK                                        0x00000400U
79851 #define BB1__FORCE_V2I__READ(src)      (((u_int32_t)(src) & 0x00000400U) >> 10)
79852 #define BB1__FORCE_V2I__WRITE(src)     (((u_int32_t)(src) << 10) & 0x00000400U)
79853 #define BB1__FORCE_V2I__MODIFY(dst, src) \
79854                     (dst) = ((dst) &\
79855                     ~0x00000400U) | (((u_int32_t)(src) <<\
79856                     10) & 0x00000400U)
79857 #define BB1__FORCE_V2I__VERIFY(src) \
79858                     (!((((u_int32_t)(src)\
79859                     << 10) & ~0x00000400U)))
79860 #define BB1__FORCE_V2I__SET(dst) \
79861                     (dst) = ((dst) &\
79862                     ~0x00000400U) | ((u_int32_t)(1) << 10)
79863 #define BB1__FORCE_V2I__CLR(dst) \
79864                     (dst) = ((dst) &\
79865                     ~0x00000400U) | ((u_int32_t)(0) << 10)
79866
79867 /* macros for field ENABLE_I2V */
79868 #define BB1__ENABLE_I2V__SHIFT                                               11
79869 #define BB1__ENABLE_I2V__WIDTH                                                1
79870 #define BB1__ENABLE_I2V__MASK                                       0x00000800U
79871 #define BB1__ENABLE_I2V__READ(src)     (((u_int32_t)(src) & 0x00000800U) >> 11)
79872 #define BB1__ENABLE_I2V__WRITE(src)    (((u_int32_t)(src) << 11) & 0x00000800U)
79873 #define BB1__ENABLE_I2V__MODIFY(dst, src) \
79874                     (dst) = ((dst) &\
79875                     ~0x00000800U) | (((u_int32_t)(src) <<\
79876                     11) & 0x00000800U)
79877 #define BB1__ENABLE_I2V__VERIFY(src) \
79878                     (!((((u_int32_t)(src)\
79879                     << 11) & ~0x00000800U)))
79880 #define BB1__ENABLE_I2V__SET(dst) \
79881                     (dst) = ((dst) &\
79882                     ~0x00000800U) | ((u_int32_t)(1) << 11)
79883 #define BB1__ENABLE_I2V__CLR(dst) \
79884                     (dst) = ((dst) &\
79885                     ~0x00000800U) | ((u_int32_t)(0) << 11)
79886
79887 /* macros for field FORCE_I2V */
79888 #define BB1__FORCE_I2V__SHIFT                                                12
79889 #define BB1__FORCE_I2V__WIDTH                                                 1
79890 #define BB1__FORCE_I2V__MASK                                        0x00001000U
79891 #define BB1__FORCE_I2V__READ(src)      (((u_int32_t)(src) & 0x00001000U) >> 12)
79892 #define BB1__FORCE_I2V__WRITE(src)     (((u_int32_t)(src) << 12) & 0x00001000U)
79893 #define BB1__FORCE_I2V__MODIFY(dst, src) \
79894                     (dst) = ((dst) &\
79895                     ~0x00001000U) | (((u_int32_t)(src) <<\
79896                     12) & 0x00001000U)
79897 #define BB1__FORCE_I2V__VERIFY(src) \
79898                     (!((((u_int32_t)(src)\
79899                     << 12) & ~0x00001000U)))
79900 #define BB1__FORCE_I2V__SET(dst) \
79901                     (dst) = ((dst) &\
79902                     ~0x00001000U) | ((u_int32_t)(1) << 12)
79903 #define BB1__FORCE_I2V__CLR(dst) \
79904                     (dst) = ((dst) &\
79905                     ~0x00001000U) | ((u_int32_t)(0) << 12)
79906
79907 /* macros for field CMSEL */
79908 #define BB1__CMSEL__SHIFT                                                    13
79909 #define BB1__CMSEL__WIDTH                                                     3
79910 #define BB1__CMSEL__MASK                                            0x0000e000U
79911 #define BB1__CMSEL__READ(src)          (((u_int32_t)(src) & 0x0000e000U) >> 13)
79912 #define BB1__CMSEL__WRITE(src)         (((u_int32_t)(src) << 13) & 0x0000e000U)
79913 #define BB1__CMSEL__MODIFY(dst, src) \
79914                     (dst) = ((dst) &\
79915                     ~0x0000e000U) | (((u_int32_t)(src) <<\
79916                     13) & 0x0000e000U)
79917 #define BB1__CMSEL__VERIFY(src)  (!((((u_int32_t)(src) << 13) & ~0x0000e000U)))
79918
79919 /* macros for field ATBSEL */
79920 #define BB1__ATBSEL__SHIFT                                                   16
79921 #define BB1__ATBSEL__WIDTH                                                    2
79922 #define BB1__ATBSEL__MASK                                           0x00030000U
79923 #define BB1__ATBSEL__READ(src)         (((u_int32_t)(src) & 0x00030000U) >> 16)
79924 #define BB1__ATBSEL__WRITE(src)        (((u_int32_t)(src) << 16) & 0x00030000U)
79925 #define BB1__ATBSEL__MODIFY(dst, src) \
79926                     (dst) = ((dst) &\
79927                     ~0x00030000U) | (((u_int32_t)(src) <<\
79928                     16) & 0x00030000U)
79929 #define BB1__ATBSEL__VERIFY(src) (!((((u_int32_t)(src) << 16) & ~0x00030000U)))
79930
79931 /* macros for field PD_OSDAC_CALTX_CALPA */
79932 #define BB1__PD_OSDAC_CALTX_CALPA__SHIFT                                     18
79933 #define BB1__PD_OSDAC_CALTX_CALPA__WIDTH                                      1
79934 #define BB1__PD_OSDAC_CALTX_CALPA__MASK                             0x00040000U
79935 #define BB1__PD_OSDAC_CALTX_CALPA__READ(src) \
79936                     (((u_int32_t)(src)\
79937                     & 0x00040000U) >> 18)
79938 #define BB1__PD_OSDAC_CALTX_CALPA__WRITE(src) \
79939                     (((u_int32_t)(src)\
79940                     << 18) & 0x00040000U)
79941 #define BB1__PD_OSDAC_CALTX_CALPA__MODIFY(dst, src) \
79942                     (dst) = ((dst) &\
79943                     ~0x00040000U) | (((u_int32_t)(src) <<\
79944                     18) & 0x00040000U)
79945 #define BB1__PD_OSDAC_CALTX_CALPA__VERIFY(src) \
79946                     (!((((u_int32_t)(src)\
79947                     << 18) & ~0x00040000U)))
79948 #define BB1__PD_OSDAC_CALTX_CALPA__SET(dst) \
79949                     (dst) = ((dst) &\
79950                     ~0x00040000U) | ((u_int32_t)(1) << 18)
79951 #define BB1__PD_OSDAC_CALTX_CALPA__CLR(dst) \
79952                     (dst) = ((dst) &\
79953                     ~0x00040000U) | ((u_int32_t)(0) << 18)
79954
79955 /* macros for field OFSTCORRI2VQ */
79956 #define BB1__OFSTCORRI2VQ__SHIFT                                             19
79957 #define BB1__OFSTCORRI2VQ__WIDTH                                              5
79958 #define BB1__OFSTCORRI2VQ__MASK                                     0x00f80000U
79959 #define BB1__OFSTCORRI2VQ__READ(src)   (((u_int32_t)(src) & 0x00f80000U) >> 19)
79960 #define BB1__OFSTCORRI2VQ__WRITE(src)  (((u_int32_t)(src) << 19) & 0x00f80000U)
79961 #define BB1__OFSTCORRI2VQ__MODIFY(dst, src) \
79962                     (dst) = ((dst) &\
79963                     ~0x00f80000U) | (((u_int32_t)(src) <<\
79964                     19) & 0x00f80000U)
79965 #define BB1__OFSTCORRI2VQ__VERIFY(src) \
79966                     (!((((u_int32_t)(src)\
79967                     << 19) & ~0x00f80000U)))
79968
79969 /* macros for field OFSTCORRI2VI */
79970 #define BB1__OFSTCORRI2VI__SHIFT                                             24
79971 #define BB1__OFSTCORRI2VI__WIDTH                                              5
79972 #define BB1__OFSTCORRI2VI__MASK                                     0x1f000000U
79973 #define BB1__OFSTCORRI2VI__READ(src)   (((u_int32_t)(src) & 0x1f000000U) >> 24)
79974 #define BB1__OFSTCORRI2VI__WRITE(src)  (((u_int32_t)(src) << 24) & 0x1f000000U)
79975 #define BB1__OFSTCORRI2VI__MODIFY(dst, src) \
79976                     (dst) = ((dst) &\
79977                     ~0x1f000000U) | (((u_int32_t)(src) <<\
79978                     24) & 0x1f000000U)
79979 #define BB1__OFSTCORRI2VI__VERIFY(src) \
79980                     (!((((u_int32_t)(src)\
79981                     << 24) & ~0x1f000000U)))
79982
79983 /* macros for field LOCALOFFSET */
79984 #define BB1__LOCALOFFSET__SHIFT                                              29
79985 #define BB1__LOCALOFFSET__WIDTH                                               1
79986 #define BB1__LOCALOFFSET__MASK                                      0x20000000U
79987 #define BB1__LOCALOFFSET__READ(src)    (((u_int32_t)(src) & 0x20000000U) >> 29)
79988 #define BB1__LOCALOFFSET__WRITE(src)   (((u_int32_t)(src) << 29) & 0x20000000U)
79989 #define BB1__LOCALOFFSET__MODIFY(dst, src) \
79990                     (dst) = ((dst) &\
79991                     ~0x20000000U) | (((u_int32_t)(src) <<\
79992                     29) & 0x20000000U)
79993 #define BB1__LOCALOFFSET__VERIFY(src) \
79994                     (!((((u_int32_t)(src)\
79995                     << 29) & ~0x20000000U)))
79996 #define BB1__LOCALOFFSET__SET(dst) \
79997                     (dst) = ((dst) &\
79998                     ~0x20000000U) | ((u_int32_t)(1) << 29)
79999 #define BB1__LOCALOFFSET__CLR(dst) \
80000                     (dst) = ((dst) &\
80001                     ~0x20000000U) | ((u_int32_t)(0) << 29)
80002
80003 /* macros for field RANGE_OSDAC */
80004 #define BB1__RANGE_OSDAC__SHIFT                                              30
80005 #define BB1__RANGE_OSDAC__WIDTH                                               2
80006 #define BB1__RANGE_OSDAC__MASK                                      0xc0000000U
80007 #define BB1__RANGE_OSDAC__READ(src)    (((u_int32_t)(src) & 0xc0000000U) >> 30)
80008 #define BB1__RANGE_OSDAC__WRITE(src)   (((u_int32_t)(src) << 30) & 0xc0000000U)
80009 #define BB1__RANGE_OSDAC__MODIFY(dst, src) \
80010                     (dst) = ((dst) &\
80011                     ~0xc0000000U) | (((u_int32_t)(src) <<\
80012                     30) & 0xc0000000U)
80013 #define BB1__RANGE_OSDAC__VERIFY(src) \
80014                     (!((((u_int32_t)(src)\
80015                     << 30) & ~0xc0000000U)))
80016 #define BB1__TYPE                                                     u_int32_t
80017 #define BB1__READ                                                   0xffffffffU
80018 #define BB1__WRITE                                                  0xffffffffU
80019
80020 #endif /* __BB1_MACRO__ */
80021
80022
80023 /* macros for radio65_reg_block.ch0_BB1 */
80024 #define INST_RADIO65_REG_BLOCK__CH0_BB1__NUM                                  1
80025
80026 /* macros for BlueprintGlobalNameSpace::BB2 */
80027 #ifndef __BB2_MACRO__
80028 #define __BB2_MACRO__
80029
80030 /* macros for field SPARE */
80031 #define BB2__SPARE__SHIFT                                                     0
80032 #define BB2__SPARE__WIDTH                                                     4
80033 #define BB2__SPARE__MASK                                            0x0000000fU
80034 #define BB2__SPARE__READ(src)                    (u_int32_t)(src) & 0x0000000fU
80035 #define BB2__SPARE__WRITE(src)                 ((u_int32_t)(src) & 0x0000000fU)
80036 #define BB2__SPARE__MODIFY(dst, src) \
80037                     (dst) = ((dst) &\
80038                     ~0x0000000fU) | ((u_int32_t)(src) &\
80039                     0x0000000fU)
80040 #define BB2__SPARE__VERIFY(src)          (!(((u_int32_t)(src) & ~0x0000000fU)))
80041
80042 /* macros for field MXR_HIGHGAINMASK */
80043 #define BB2__MXR_HIGHGAINMASK__SHIFT                                          4
80044 #define BB2__MXR_HIGHGAINMASK__WIDTH                                          4
80045 #define BB2__MXR_HIGHGAINMASK__MASK                                 0x000000f0U
80046 #define BB2__MXR_HIGHGAINMASK__READ(src) \
80047                     (((u_int32_t)(src)\
80048                     & 0x000000f0U) >> 4)
80049 #define BB2__MXR_HIGHGAINMASK__WRITE(src) \
80050                     (((u_int32_t)(src)\
80051                     << 4) & 0x000000f0U)
80052 #define BB2__MXR_HIGHGAINMASK__MODIFY(dst, src) \
80053                     (dst) = ((dst) &\
80054                     ~0x000000f0U) | (((u_int32_t)(src) <<\
80055                     4) & 0x000000f0U)
80056 #define BB2__MXR_HIGHGAINMASK__VERIFY(src) \
80057                     (!((((u_int32_t)(src)\
80058                     << 4) & ~0x000000f0U)))
80059
80060 /* macros for field SEL_TEST */
80061 #define BB2__SEL_TEST__SHIFT                                                  8
80062 #define BB2__SEL_TEST__WIDTH                                                  2
80063 #define BB2__SEL_TEST__MASK                                         0x00000300U
80064 #define BB2__SEL_TEST__READ(src)        (((u_int32_t)(src) & 0x00000300U) >> 8)
80065 #define BB2__SEL_TEST__WRITE(src)       (((u_int32_t)(src) << 8) & 0x00000300U)
80066 #define BB2__SEL_TEST__MODIFY(dst, src) \
80067                     (dst) = ((dst) &\
80068                     ~0x00000300U) | (((u_int32_t)(src) <<\
80069                     8) & 0x00000300U)
80070 #define BB2__SEL_TEST__VERIFY(src) \
80071                     (!((((u_int32_t)(src)\
80072                     << 8) & ~0x00000300U)))
80073
80074 /* macros for field RCFILTER_CAP */
80075 #define BB2__RCFILTER_CAP__SHIFT                                             10
80076 #define BB2__RCFILTER_CAP__WIDTH                                              5
80077 #define BB2__RCFILTER_CAP__MASK                                     0x00007c00U
80078 #define BB2__RCFILTER_CAP__READ(src)   (((u_int32_t)(src) & 0x00007c00U) >> 10)
80079 #define BB2__RCFILTER_CAP__WRITE(src)  (((u_int32_t)(src) << 10) & 0x00007c00U)
80080 #define BB2__RCFILTER_CAP__MODIFY(dst, src) \
80081                     (dst) = ((dst) &\
80082                     ~0x00007c00U) | (((u_int32_t)(src) <<\
80083                     10) & 0x00007c00U)
80084 #define BB2__RCFILTER_CAP__VERIFY(src) \
80085                     (!((((u_int32_t)(src)\
80086                     << 10) & ~0x00007c00U)))
80087
80088 /* macros for field OVERRIDE_RCFILTER_CAP */
80089 #define BB2__OVERRIDE_RCFILTER_CAP__SHIFT                                    15
80090 #define BB2__OVERRIDE_RCFILTER_CAP__WIDTH                                     1
80091 #define BB2__OVERRIDE_RCFILTER_CAP__MASK                            0x00008000U
80092 #define BB2__OVERRIDE_RCFILTER_CAP__READ(src) \
80093                     (((u_int32_t)(src)\
80094                     & 0x00008000U) >> 15)
80095 #define BB2__OVERRIDE_RCFILTER_CAP__WRITE(src) \
80096                     (((u_int32_t)(src)\
80097                     << 15) & 0x00008000U)
80098 #define BB2__OVERRIDE_RCFILTER_CAP__MODIFY(dst, src) \
80099                     (dst) = ((dst) &\
80100                     ~0x00008000U) | (((u_int32_t)(src) <<\
80101                     15) & 0x00008000U)
80102 #define BB2__OVERRIDE_RCFILTER_CAP__VERIFY(src) \
80103                     (!((((u_int32_t)(src)\
80104                     << 15) & ~0x00008000U)))
80105 #define BB2__OVERRIDE_RCFILTER_CAP__SET(dst) \
80106                     (dst) = ((dst) &\
80107                     ~0x00008000U) | ((u_int32_t)(1) << 15)
80108 #define BB2__OVERRIDE_RCFILTER_CAP__CLR(dst) \
80109                     (dst) = ((dst) &\
80110                     ~0x00008000U) | ((u_int32_t)(0) << 15)
80111
80112 /* macros for field FNOTCH */
80113 #define BB2__FNOTCH__SHIFT                                                   16
80114 #define BB2__FNOTCH__WIDTH                                                    4
80115 #define BB2__FNOTCH__MASK                                           0x000f0000U
80116 #define BB2__FNOTCH__READ(src)         (((u_int32_t)(src) & 0x000f0000U) >> 16)
80117 #define BB2__FNOTCH__WRITE(src)        (((u_int32_t)(src) << 16) & 0x000f0000U)
80118 #define BB2__FNOTCH__MODIFY(dst, src) \
80119                     (dst) = ((dst) &\
80120                     ~0x000f0000U) | (((u_int32_t)(src) <<\
80121                     16) & 0x000f0000U)
80122 #define BB2__FNOTCH__VERIFY(src) (!((((u_int32_t)(src) << 16) & ~0x000f0000U)))
80123
80124 /* macros for field OVERRIDE_FNOTCH */
80125 #define BB2__OVERRIDE_FNOTCH__SHIFT                                          20
80126 #define BB2__OVERRIDE_FNOTCH__WIDTH                                           1
80127 #define BB2__OVERRIDE_FNOTCH__MASK                                  0x00100000U
80128 #define BB2__OVERRIDE_FNOTCH__READ(src) \
80129                     (((u_int32_t)(src)\
80130                     & 0x00100000U) >> 20)
80131 #define BB2__OVERRIDE_FNOTCH__WRITE(src) \
80132                     (((u_int32_t)(src)\
80133                     << 20) & 0x00100000U)
80134 #define BB2__OVERRIDE_FNOTCH__MODIFY(dst, src) \
80135                     (dst) = ((dst) &\
80136                     ~0x00100000U) | (((u_int32_t)(src) <<\
80137                     20) & 0x00100000U)
80138 #define BB2__OVERRIDE_FNOTCH__VERIFY(src) \
80139                     (!((((u_int32_t)(src)\
80140                     << 20) & ~0x00100000U)))
80141 #define BB2__OVERRIDE_FNOTCH__SET(dst) \
80142                     (dst) = ((dst) &\
80143                     ~0x00100000U) | ((u_int32_t)(1) << 20)
80144 #define BB2__OVERRIDE_FNOTCH__CLR(dst) \
80145                     (dst) = ((dst) &\
80146                     ~0x00100000U) | ((u_int32_t)(0) << 20)
80147
80148 /* macros for field FILTERFC */
80149 #define BB2__FILTERFC__SHIFT                                                 21
80150 #define BB2__FILTERFC__WIDTH                                                  5
80151 #define BB2__FILTERFC__MASK                                         0x03e00000U
80152 #define BB2__FILTERFC__READ(src)       (((u_int32_t)(src) & 0x03e00000U) >> 21)
80153 #define BB2__FILTERFC__WRITE(src)      (((u_int32_t)(src) << 21) & 0x03e00000U)
80154 #define BB2__FILTERFC__MODIFY(dst, src) \
80155                     (dst) = ((dst) &\
80156                     ~0x03e00000U) | (((u_int32_t)(src) <<\
80157                     21) & 0x03e00000U)
80158 #define BB2__FILTERFC__VERIFY(src) \
80159                     (!((((u_int32_t)(src)\
80160                     << 21) & ~0x03e00000U)))
80161
80162 /* macros for field OVERRIDE_FILTERFC */
80163 #define BB2__OVERRIDE_FILTERFC__SHIFT                                        26
80164 #define BB2__OVERRIDE_FILTERFC__WIDTH                                         1
80165 #define BB2__OVERRIDE_FILTERFC__MASK                                0x04000000U
80166 #define BB2__OVERRIDE_FILTERFC__READ(src) \
80167                     (((u_int32_t)(src)\
80168                     & 0x04000000U) >> 26)
80169 #define BB2__OVERRIDE_FILTERFC__WRITE(src) \
80170                     (((u_int32_t)(src)\
80171                     << 26) & 0x04000000U)
80172 #define BB2__OVERRIDE_FILTERFC__MODIFY(dst, src) \
80173                     (dst) = ((dst) &\
80174                     ~0x04000000U) | (((u_int32_t)(src) <<\
80175                     26) & 0x04000000U)
80176 #define BB2__OVERRIDE_FILTERFC__VERIFY(src) \
80177                     (!((((u_int32_t)(src)\
80178                     << 26) & ~0x04000000U)))
80179 #define BB2__OVERRIDE_FILTERFC__SET(dst) \
80180                     (dst) = ((dst) &\
80181                     ~0x04000000U) | ((u_int32_t)(1) << 26)
80182 #define BB2__OVERRIDE_FILTERFC__CLR(dst) \
80183                     (dst) = ((dst) &\
80184                     ~0x04000000U) | ((u_int32_t)(0) << 26)
80185
80186 /* macros for field I2V2RXOUT_EN */
80187 #define BB2__I2V2RXOUT_EN__SHIFT                                             27
80188 #define BB2__I2V2RXOUT_EN__WIDTH                                              1
80189 #define BB2__I2V2RXOUT_EN__MASK                                     0x08000000U
80190 #define BB2__I2V2RXOUT_EN__READ(src)   (((u_int32_t)(src) & 0x08000000U) >> 27)
80191 #define BB2__I2V2RXOUT_EN__WRITE(src)  (((u_int32_t)(src) << 27) & 0x08000000U)
80192 #define BB2__I2V2RXOUT_EN__MODIFY(dst, src) \
80193                     (dst) = ((dst) &\
80194                     ~0x08000000U) | (((u_int32_t)(src) <<\
80195                     27) & 0x08000000U)
80196 #define BB2__I2V2RXOUT_EN__VERIFY(src) \
80197                     (!((((u_int32_t)(src)\
80198                     << 27) & ~0x08000000U)))
80199 #define BB2__I2V2RXOUT_EN__SET(dst) \
80200                     (dst) = ((dst) &\
80201                     ~0x08000000U) | ((u_int32_t)(1) << 27)
80202 #define BB2__I2V2RXOUT_EN__CLR(dst) \
80203                     (dst) = ((dst) &\
80204                     ~0x08000000U) | ((u_int32_t)(0) << 27)
80205
80206 /* macros for field BQ2RXOUT_EN */
80207 #define BB2__BQ2RXOUT_EN__SHIFT                                              28
80208 #define BB2__BQ2RXOUT_EN__WIDTH                                               1
80209 #define BB2__BQ2RXOUT_EN__MASK                                      0x10000000U
80210 #define BB2__BQ2RXOUT_EN__READ(src)    (((u_int32_t)(src) & 0x10000000U) >> 28)
80211 #define BB2__BQ2RXOUT_EN__WRITE(src)   (((u_int32_t)(src) << 28) & 0x10000000U)
80212 #define BB2__BQ2RXOUT_EN__MODIFY(dst, src) \
80213                     (dst) = ((dst) &\
80214                     ~0x10000000U) | (((u_int32_t)(src) <<\
80215                     28) & 0x10000000U)
80216 #define BB2__BQ2RXOUT_EN__VERIFY(src) \
80217                     (!((((u_int32_t)(src)\
80218                     << 28) & ~0x10000000U)))
80219 #define BB2__BQ2RXOUT_EN__SET(dst) \
80220                     (dst) = ((dst) &\
80221                     ~0x10000000U) | ((u_int32_t)(1) << 28)
80222 #define BB2__BQ2RXOUT_EN__CLR(dst) \
80223                     (dst) = ((dst) &\
80224                     ~0x10000000U) | ((u_int32_t)(0) << 28)
80225
80226 /* macros for field RXIN2I2V_EN */
80227 #define BB2__RXIN2I2V_EN__SHIFT                                              29
80228 #define BB2__RXIN2I2V_EN__WIDTH                                               1
80229 #define BB2__RXIN2I2V_EN__MASK                                      0x20000000U
80230 #define BB2__RXIN2I2V_EN__READ(src)    (((u_int32_t)(src) & 0x20000000U) >> 29)
80231 #define BB2__RXIN2I2V_EN__WRITE(src)   (((u_int32_t)(src) << 29) & 0x20000000U)
80232 #define BB2__RXIN2I2V_EN__MODIFY(dst, src) \
80233                     (dst) = ((dst) &\
80234                     ~0x20000000U) | (((u_int32_t)(src) <<\
80235                     29) & 0x20000000U)
80236 #define BB2__RXIN2I2V_EN__VERIFY(src) \
80237                     (!((((u_int32_t)(src)\
80238                     << 29) & ~0x20000000U)))
80239 #define BB2__RXIN2I2V_EN__SET(dst) \
80240                     (dst) = ((dst) &\
80241                     ~0x20000000U) | ((u_int32_t)(1) << 29)
80242 #define BB2__RXIN2I2V_EN__CLR(dst) \
80243                     (dst) = ((dst) &\
80244                     ~0x20000000U) | ((u_int32_t)(0) << 29)
80245
80246 /* macros for field RXIN2BQ_EN */
80247 #define BB2__RXIN2BQ_EN__SHIFT                                               30
80248 #define BB2__RXIN2BQ_EN__WIDTH                                                1
80249 #define BB2__RXIN2BQ_EN__MASK                                       0x40000000U
80250 #define BB2__RXIN2BQ_EN__READ(src)     (((u_int32_t)(src) & 0x40000000U) >> 30)
80251 #define BB2__RXIN2BQ_EN__WRITE(src)    (((u_int32_t)(src) << 30) & 0x40000000U)
80252 #define BB2__RXIN2BQ_EN__MODIFY(dst, src) \
80253                     (dst) = ((dst) &\
80254                     ~0x40000000U) | (((u_int32_t)(src) <<\
80255                     30) & 0x40000000U)
80256 #define BB2__RXIN2BQ_EN__VERIFY(src) \
80257                     (!((((u_int32_t)(src)\
80258                     << 30) & ~0x40000000U)))
80259 #define BB2__RXIN2BQ_EN__SET(dst) \
80260                     (dst) = ((dst) &\
80261                     ~0x40000000U) | ((u_int32_t)(1) << 30)
80262 #define BB2__RXIN2BQ_EN__CLR(dst) \
80263                     (dst) = ((dst) &\
80264                     ~0x40000000U) | ((u_int32_t)(0) << 30)
80265
80266 /* macros for field SWITCH_OVERRIDE */
80267 #define BB2__SWITCH_OVERRIDE__SHIFT                                          31
80268 #define BB2__SWITCH_OVERRIDE__WIDTH                                           1
80269 #define BB2__SWITCH_OVERRIDE__MASK                                  0x80000000U
80270 #define BB2__SWITCH_OVERRIDE__READ(src) \
80271                     (((u_int32_t)(src)\
80272                     & 0x80000000U) >> 31)
80273 #define BB2__SWITCH_OVERRIDE__WRITE(src) \
80274                     (((u_int32_t)(src)\
80275                     << 31) & 0x80000000U)
80276 #define BB2__SWITCH_OVERRIDE__MODIFY(dst, src) \
80277                     (dst) = ((dst) &\
80278                     ~0x80000000U) | (((u_int32_t)(src) <<\
80279                     31) & 0x80000000U)
80280 #define BB2__SWITCH_OVERRIDE__VERIFY(src) \
80281                     (!((((u_int32_t)(src)\
80282                     << 31) & ~0x80000000U)))
80283 #define BB2__SWITCH_OVERRIDE__SET(dst) \
80284                     (dst) = ((dst) &\
80285                     ~0x80000000U) | ((u_int32_t)(1) << 31)
80286 #define BB2__SWITCH_OVERRIDE__CLR(dst) \
80287                     (dst) = ((dst) &\
80288                     ~0x80000000U) | ((u_int32_t)(0) << 31)
80289 #define BB2__TYPE                                                     u_int32_t
80290 #define BB2__READ                                                   0xffffffffU
80291 #define BB2__WRITE                                                  0xffffffffU
80292
80293 #endif /* __BB2_MACRO__ */
80294
80295
80296 /* macros for radio65_reg_block.ch0_BB2 */
80297 #define INST_RADIO65_REG_BLOCK__CH0_BB2__NUM                                  1
80298
80299 /* macros for BlueprintGlobalNameSpace::BB3 */
80300 #ifndef __BB3_MACRO__
80301 #define __BB3_MACRO__
80302
80303 /* macros for field SPARE */
80304 #define BB3__SPARE__SHIFT                                                     0
80305 #define BB3__SPARE__WIDTH                                                     8
80306 #define BB3__SPARE__MASK                                            0x000000ffU
80307 #define BB3__SPARE__READ(src)                    (u_int32_t)(src) & 0x000000ffU
80308 #define BB3__SPARE__WRITE(src)                 ((u_int32_t)(src) & 0x000000ffU)
80309 #define BB3__SPARE__MODIFY(dst, src) \
80310                     (dst) = ((dst) &\
80311                     ~0x000000ffU) | ((u_int32_t)(src) &\
80312                     0x000000ffU)
80313 #define BB3__SPARE__VERIFY(src)          (!(((u_int32_t)(src) & ~0x000000ffU)))
80314
80315 /* macros for field SEL_OFST_READBK */
80316 #define BB3__SEL_OFST_READBK__SHIFT                                           8
80317 #define BB3__SEL_OFST_READBK__WIDTH                                           2
80318 #define BB3__SEL_OFST_READBK__MASK                                  0x00000300U
80319 #define BB3__SEL_OFST_READBK__READ(src) (((u_int32_t)(src) & 0x00000300U) >> 8)
80320 #define BB3__SEL_OFST_READBK__WRITE(src) \
80321                     (((u_int32_t)(src)\
80322                     << 8) & 0x00000300U)
80323 #define BB3__SEL_OFST_READBK__MODIFY(dst, src) \
80324                     (dst) = ((dst) &\
80325                     ~0x00000300U) | (((u_int32_t)(src) <<\
80326                     8) & 0x00000300U)
80327 #define BB3__SEL_OFST_READBK__VERIFY(src) \
80328                     (!((((u_int32_t)(src)\
80329                     << 8) & ~0x00000300U)))
80330
80331 /* macros for field OVERRIDE_RXONLY_FILTERFC */
80332 #define BB3__OVERRIDE_RXONLY_FILTERFC__SHIFT                                 10
80333 #define BB3__OVERRIDE_RXONLY_FILTERFC__WIDTH                                  1
80334 #define BB3__OVERRIDE_RXONLY_FILTERFC__MASK                         0x00000400U
80335 #define BB3__OVERRIDE_RXONLY_FILTERFC__READ(src) \
80336                     (((u_int32_t)(src)\
80337                     & 0x00000400U) >> 10)
80338 #define BB3__OVERRIDE_RXONLY_FILTERFC__WRITE(src) \
80339                     (((u_int32_t)(src)\
80340                     << 10) & 0x00000400U)
80341 #define BB3__OVERRIDE_RXONLY_FILTERFC__MODIFY(dst, src) \
80342                     (dst) = ((dst) &\
80343                     ~0x00000400U) | (((u_int32_t)(src) <<\
80344                     10) & 0x00000400U)
80345 #define BB3__OVERRIDE_RXONLY_FILTERFC__VERIFY(src) \
80346                     (!((((u_int32_t)(src)\
80347                     << 10) & ~0x00000400U)))
80348 #define BB3__OVERRIDE_RXONLY_FILTERFC__SET(dst) \
80349                     (dst) = ((dst) &\
80350                     ~0x00000400U) | ((u_int32_t)(1) << 10)
80351 #define BB3__OVERRIDE_RXONLY_FILTERFC__CLR(dst) \
80352                     (dst) = ((dst) &\
80353                     ~0x00000400U) | ((u_int32_t)(0) << 10)
80354
80355 /* macros for field RXONLY_FILTERFC */
80356 #define BB3__RXONLY_FILTERFC__SHIFT                                          11
80357 #define BB3__RXONLY_FILTERFC__WIDTH                                           5
80358 #define BB3__RXONLY_FILTERFC__MASK                                  0x0000f800U
80359 #define BB3__RXONLY_FILTERFC__READ(src) \
80360                     (((u_int32_t)(src)\
80361                     & 0x0000f800U) >> 11)
80362 #define BB3__RXONLY_FILTERFC__WRITE(src) \
80363                     (((u_int32_t)(src)\
80364                     << 11) & 0x0000f800U)
80365 #define BB3__RXONLY_FILTERFC__MODIFY(dst, src) \
80366                     (dst) = ((dst) &\
80367                     ~0x0000f800U) | (((u_int32_t)(src) <<\
80368                     11) & 0x0000f800U)
80369 #define BB3__RXONLY_FILTERFC__VERIFY(src) \
80370                     (!((((u_int32_t)(src)\
80371                     << 11) & ~0x0000f800U)))
80372
80373 /* macros for field FILTERFC */
80374 #define BB3__FILTERFC__SHIFT                                                 16
80375 #define BB3__FILTERFC__WIDTH                                                  5
80376 #define BB3__FILTERFC__MASK                                         0x001f0000U
80377 #define BB3__FILTERFC__READ(src)       (((u_int32_t)(src) & 0x001f0000U) >> 16)
80378
80379 /* macros for field OFSTCORRI2VQ */
80380 #define BB3__OFSTCORRI2VQ__SHIFT                                             21
80381 #define BB3__OFSTCORRI2VQ__WIDTH                                              5
80382 #define BB3__OFSTCORRI2VQ__MASK                                     0x03e00000U
80383 #define BB3__OFSTCORRI2VQ__READ(src)   (((u_int32_t)(src) & 0x03e00000U) >> 21)
80384
80385 /* macros for field OFSTCORRI2VI */
80386 #define BB3__OFSTCORRI2VI__SHIFT                                             26
80387 #define BB3__OFSTCORRI2VI__WIDTH                                              5
80388 #define BB3__OFSTCORRI2VI__MASK                                     0x7c000000U
80389 #define BB3__OFSTCORRI2VI__READ(src)   (((u_int32_t)(src) & 0x7c000000U) >> 26)
80390
80391 /* macros for field EN_TXBBCONSTCUR */
80392 #define BB3__EN_TXBBCONSTCUR__SHIFT                                          31
80393 #define BB3__EN_TXBBCONSTCUR__WIDTH                                           1
80394 #define BB3__EN_TXBBCONSTCUR__MASK                                  0x80000000U
80395 #define BB3__EN_TXBBCONSTCUR__READ(src) \
80396                     (((u_int32_t)(src)\
80397                     & 0x80000000U) >> 31)
80398 #define BB3__EN_TXBBCONSTCUR__WRITE(src) \
80399                     (((u_int32_t)(src)\
80400                     << 31) & 0x80000000U)
80401 #define BB3__EN_TXBBCONSTCUR__MODIFY(dst, src) \
80402                     (dst) = ((dst) &\
80403                     ~0x80000000U) | (((u_int32_t)(src) <<\
80404                     31) & 0x80000000U)
80405 #define BB3__EN_TXBBCONSTCUR__VERIFY(src) \
80406                     (!((((u_int32_t)(src)\
80407                     << 31) & ~0x80000000U)))
80408 #define BB3__EN_TXBBCONSTCUR__SET(dst) \
80409                     (dst) = ((dst) &\
80410                     ~0x80000000U) | ((u_int32_t)(1) << 31)
80411 #define BB3__EN_TXBBCONSTCUR__CLR(dst) \
80412                     (dst) = ((dst) &\
80413                     ~0x80000000U) | ((u_int32_t)(0) << 31)
80414 #define BB3__TYPE                                                     u_int32_t
80415 #define BB3__READ                                                   0xffffffffU
80416 #define BB3__WRITE                                                  0xffffffffU
80417
80418 #endif /* __BB3_MACRO__ */
80419
80420
80421 /* macros for radio65_reg_block.ch0_BB3 */
80422 #define INST_RADIO65_REG_BLOCK__CH0_BB3__NUM                                  1
80423
80424 /* macros for BlueprintGlobalNameSpace::PLLCLKMODA */
80425 #ifndef __PLLCLKMODA_MACRO__
80426 #define __PLLCLKMODA_MACRO__
80427
80428 /* macros for field pwd_pllsdm */
80429 #define PLLCLKMODA__PWD_PLLSDM__SHIFT                                         0
80430 #define PLLCLKMODA__PWD_PLLSDM__WIDTH                                         1
80431 #define PLLCLKMODA__PWD_PLLSDM__MASK                                0x00000001U
80432 #define PLLCLKMODA__PWD_PLLSDM__READ(src)        (u_int32_t)(src) & 0x00000001U
80433 #define PLLCLKMODA__PWD_PLLSDM__WRITE(src)     ((u_int32_t)(src) & 0x00000001U)
80434 #define PLLCLKMODA__PWD_PLLSDM__MODIFY(dst, src) \
80435                     (dst) = ((dst) &\
80436                     ~0x00000001U) | ((u_int32_t)(src) &\
80437                     0x00000001U)
80438 #define PLLCLKMODA__PWD_PLLSDM__VERIFY(src) \
80439                     (!(((u_int32_t)(src)\
80440                     & ~0x00000001U)))
80441 #define PLLCLKMODA__PWD_PLLSDM__SET(dst) \
80442                     (dst) = ((dst) &\
80443                     ~0x00000001U) | (u_int32_t)(1)
80444 #define PLLCLKMODA__PWD_PLLSDM__CLR(dst) \
80445                     (dst) = ((dst) &\
80446                     ~0x00000001U) | (u_int32_t)(0)
80447
80448 /* macros for field pwdpll */
80449 #define PLLCLKMODA__PWDPLL__SHIFT                                             1
80450 #define PLLCLKMODA__PWDPLL__WIDTH                                             1
80451 #define PLLCLKMODA__PWDPLL__MASK                                    0x00000002U
80452 #define PLLCLKMODA__PWDPLL__READ(src)   (((u_int32_t)(src) & 0x00000002U) >> 1)
80453 #define PLLCLKMODA__PWDPLL__WRITE(src)  (((u_int32_t)(src) << 1) & 0x00000002U)
80454 #define PLLCLKMODA__PWDPLL__MODIFY(dst, src) \
80455                     (dst) = ((dst) &\
80456                     ~0x00000002U) | (((u_int32_t)(src) <<\
80457                     1) & 0x00000002U)
80458 #define PLLCLKMODA__PWDPLL__VERIFY(src) \
80459                     (!((((u_int32_t)(src)\
80460                     << 1) & ~0x00000002U)))
80461 #define PLLCLKMODA__PWDPLL__SET(dst) \
80462                     (dst) = ((dst) &\
80463                     ~0x00000002U) | ((u_int32_t)(1) << 1)
80464 #define PLLCLKMODA__PWDPLL__CLR(dst) \
80465                     (dst) = ((dst) &\
80466                     ~0x00000002U) | ((u_int32_t)(0) << 1)
80467
80468 /* macros for field pllfrac */
80469 #define PLLCLKMODA__PLLFRAC__SHIFT                                            2
80470 #define PLLCLKMODA__PLLFRAC__WIDTH                                           15
80471 #define PLLCLKMODA__PLLFRAC__MASK                                   0x0001fffcU
80472 #define PLLCLKMODA__PLLFRAC__READ(src)  (((u_int32_t)(src) & 0x0001fffcU) >> 2)
80473 #define PLLCLKMODA__PLLFRAC__WRITE(src) (((u_int32_t)(src) << 2) & 0x0001fffcU)
80474 #define PLLCLKMODA__PLLFRAC__MODIFY(dst, src) \
80475                     (dst) = ((dst) &\
80476                     ~0x0001fffcU) | (((u_int32_t)(src) <<\
80477                     2) & 0x0001fffcU)
80478 #define PLLCLKMODA__PLLFRAC__VERIFY(src) \
80479                     (!((((u_int32_t)(src)\
80480                     << 2) & ~0x0001fffcU)))
80481
80482 /* macros for field refdiv */
80483 #define PLLCLKMODA__REFDIV__SHIFT                                            17
80484 #define PLLCLKMODA__REFDIV__WIDTH                                             4
80485 #define PLLCLKMODA__REFDIV__MASK                                    0x001e0000U
80486 #define PLLCLKMODA__REFDIV__READ(src)  (((u_int32_t)(src) & 0x001e0000U) >> 17)
80487 #define PLLCLKMODA__REFDIV__WRITE(src) (((u_int32_t)(src) << 17) & 0x001e0000U)
80488 #define PLLCLKMODA__REFDIV__MODIFY(dst, src) \
80489                     (dst) = ((dst) &\
80490                     ~0x001e0000U) | (((u_int32_t)(src) <<\
80491                     17) & 0x001e0000U)
80492 #define PLLCLKMODA__REFDIV__VERIFY(src) \
80493                     (!((((u_int32_t)(src)\
80494                     << 17) & ~0x001e0000U)))
80495
80496 /* macros for field div */
80497 #define PLLCLKMODA__DIV__SHIFT                                               21
80498 #define PLLCLKMODA__DIV__WIDTH                                               10
80499 #define PLLCLKMODA__DIV__MASK                                       0x7fe00000U
80500 #define PLLCLKMODA__DIV__READ(src)     (((u_int32_t)(src) & 0x7fe00000U) >> 21)
80501 #define PLLCLKMODA__DIV__WRITE(src)    (((u_int32_t)(src) << 21) & 0x7fe00000U)
80502 #define PLLCLKMODA__DIV__MODIFY(dst, src) \
80503                     (dst) = ((dst) &\
80504                     ~0x7fe00000U) | (((u_int32_t)(src) <<\
80505                     21) & 0x7fe00000U)
80506 #define PLLCLKMODA__DIV__VERIFY(src) \
80507                     (!((((u_int32_t)(src)\
80508                     << 21) & ~0x7fe00000U)))
80509
80510 /* macros for field local_pll */
80511 #define PLLCLKMODA__LOCAL_PLL__SHIFT                                         31
80512 #define PLLCLKMODA__LOCAL_PLL__WIDTH                                          1
80513 #define PLLCLKMODA__LOCAL_PLL__MASK                                 0x80000000U
80514 #define PLLCLKMODA__LOCAL_PLL__READ(src) \
80515                     (((u_int32_t)(src)\
80516                     & 0x80000000U) >> 31)
80517 #define PLLCLKMODA__LOCAL_PLL__WRITE(src) \
80518                     (((u_int32_t)(src)\
80519                     << 31) & 0x80000000U)
80520 #define PLLCLKMODA__LOCAL_PLL__MODIFY(dst, src) \
80521                     (dst) = ((dst) &\
80522                     ~0x80000000U) | (((u_int32_t)(src) <<\
80523                     31) & 0x80000000U)
80524 #define PLLCLKMODA__LOCAL_PLL__VERIFY(src) \
80525                     (!((((u_int32_t)(src)\
80526                     << 31) & ~0x80000000U)))
80527 #define PLLCLKMODA__LOCAL_PLL__SET(dst) \
80528                     (dst) = ((dst) &\
80529                     ~0x80000000U) | ((u_int32_t)(1) << 31)
80530 #define PLLCLKMODA__LOCAL_PLL__CLR(dst) \
80531                     (dst) = ((dst) &\
80532                     ~0x80000000U) | ((u_int32_t)(0) << 31)
80533 #define PLLCLKMODA__TYPE                                              u_int32_t
80534 #define PLLCLKMODA__READ                                            0xffffffffU
80535 #define PLLCLKMODA__WRITE                                           0xffffffffU
80536
80537 #endif /* __PLLCLKMODA_MACRO__ */
80538
80539
80540 /* macros for radio65_reg_block.ch0_PLLCLKMODA */
80541 #define INST_RADIO65_REG_BLOCK__CH0_PLLCLKMODA__NUM                           1
80542
80543 /* macros for BlueprintGlobalNameSpace::PLLCLKMODA2 */
80544 #ifndef __PLLCLKMODA2_MACRO__
80545 #define __PLLCLKMODA2_MACRO__
80546
80547 /* macros for field spare */
80548 #define PLLCLKMODA2__SPARE__SHIFT                                             0
80549 #define PLLCLKMODA2__SPARE__WIDTH                                             3
80550 #define PLLCLKMODA2__SPARE__MASK                                    0x00000007U
80551 #define PLLCLKMODA2__SPARE__READ(src)            (u_int32_t)(src) & 0x00000007U
80552 #define PLLCLKMODA2__SPARE__WRITE(src)         ((u_int32_t)(src) & 0x00000007U)
80553 #define PLLCLKMODA2__SPARE__MODIFY(dst, src) \
80554                     (dst) = ((dst) &\
80555                     ~0x00000007U) | ((u_int32_t)(src) &\
80556                     0x00000007U)
80557 #define PLLCLKMODA2__SPARE__VERIFY(src)  (!(((u_int32_t)(src) & ~0x00000007U)))
80558
80559 /* macros for field global_clk_en */
80560 #define PLLCLKMODA2__GLOBAL_CLK_EN__SHIFT                                     3
80561 #define PLLCLKMODA2__GLOBAL_CLK_EN__WIDTH                                     1
80562 #define PLLCLKMODA2__GLOBAL_CLK_EN__MASK                            0x00000008U
80563 #define PLLCLKMODA2__GLOBAL_CLK_EN__READ(src) \
80564                     (((u_int32_t)(src)\
80565                     & 0x00000008U) >> 3)
80566 #define PLLCLKMODA2__GLOBAL_CLK_EN__WRITE(src) \
80567                     (((u_int32_t)(src)\
80568                     << 3) & 0x00000008U)
80569 #define PLLCLKMODA2__GLOBAL_CLK_EN__MODIFY(dst, src) \
80570                     (dst) = ((dst) &\
80571                     ~0x00000008U) | (((u_int32_t)(src) <<\
80572                     3) & 0x00000008U)
80573 #define PLLCLKMODA2__GLOBAL_CLK_EN__VERIFY(src) \
80574                     (!((((u_int32_t)(src)\
80575                     << 3) & ~0x00000008U)))
80576 #define PLLCLKMODA2__GLOBAL_CLK_EN__SET(dst) \
80577                     (dst) = ((dst) &\
80578                     ~0x00000008U) | ((u_int32_t)(1) << 3)
80579 #define PLLCLKMODA2__GLOBAL_CLK_EN__CLR(dst) \
80580                     (dst) = ((dst) &\
80581                     ~0x00000008U) | ((u_int32_t)(0) << 3)
80582
80583 /* macros for field adc_clk_sel */
80584 #define PLLCLKMODA2__ADC_CLK_SEL__SHIFT                                       4
80585 #define PLLCLKMODA2__ADC_CLK_SEL__WIDTH                                       4
80586 #define PLLCLKMODA2__ADC_CLK_SEL__MASK                              0x000000f0U
80587 #define PLLCLKMODA2__ADC_CLK_SEL__READ(src) \
80588                     (((u_int32_t)(src)\
80589                     & 0x000000f0U) >> 4)
80590 #define PLLCLKMODA2__ADC_CLK_SEL__WRITE(src) \
80591                     (((u_int32_t)(src)\
80592                     << 4) & 0x000000f0U)
80593 #define PLLCLKMODA2__ADC_CLK_SEL__MODIFY(dst, src) \
80594                     (dst) = ((dst) &\
80595                     ~0x000000f0U) | (((u_int32_t)(src) <<\
80596                     4) & 0x000000f0U)
80597 #define PLLCLKMODA2__ADC_CLK_SEL__VERIFY(src) \
80598                     (!((((u_int32_t)(src)\
80599                     << 4) & ~0x000000f0U)))
80600
80601 /* macros for field local_clkmoda */
80602 #define PLLCLKMODA2__LOCAL_CLKMODA__SHIFT                                     8
80603 #define PLLCLKMODA2__LOCAL_CLKMODA__WIDTH                                     1
80604 #define PLLCLKMODA2__LOCAL_CLKMODA__MASK                            0x00000100U
80605 #define PLLCLKMODA2__LOCAL_CLKMODA__READ(src) \
80606                     (((u_int32_t)(src)\
80607                     & 0x00000100U) >> 8)
80608 #define PLLCLKMODA2__LOCAL_CLKMODA__WRITE(src) \
80609                     (((u_int32_t)(src)\
80610                     << 8) & 0x00000100U)
80611 #define PLLCLKMODA2__LOCAL_CLKMODA__MODIFY(dst, src) \
80612                     (dst) = ((dst) &\
80613                     ~0x00000100U) | (((u_int32_t)(src) <<\
80614                     8) & 0x00000100U)
80615 #define PLLCLKMODA2__LOCAL_CLKMODA__VERIFY(src) \
80616                     (!((((u_int32_t)(src)\
80617                     << 8) & ~0x00000100U)))
80618 #define PLLCLKMODA2__LOCAL_CLKMODA__SET(dst) \
80619                     (dst) = ((dst) &\
80620                     ~0x00000100U) | ((u_int32_t)(1) << 8)
80621 #define PLLCLKMODA2__LOCAL_CLKMODA__CLR(dst) \
80622                     (dst) = ((dst) &\
80623                     ~0x00000100U) | ((u_int32_t)(0) << 8)
80624
80625 /* macros for field pllbypass */
80626 #define PLLCLKMODA2__PLLBYPASS__SHIFT                                         9
80627 #define PLLCLKMODA2__PLLBYPASS__WIDTH                                         1
80628 #define PLLCLKMODA2__PLLBYPASS__MASK                                0x00000200U
80629 #define PLLCLKMODA2__PLLBYPASS__READ(src) \
80630                     (((u_int32_t)(src)\
80631                     & 0x00000200U) >> 9)
80632 #define PLLCLKMODA2__PLLBYPASS__WRITE(src) \
80633                     (((u_int32_t)(src)\
80634                     << 9) & 0x00000200U)
80635 #define PLLCLKMODA2__PLLBYPASS__MODIFY(dst, src) \
80636                     (dst) = ((dst) &\
80637                     ~0x00000200U) | (((u_int32_t)(src) <<\
80638                     9) & 0x00000200U)
80639 #define PLLCLKMODA2__PLLBYPASS__VERIFY(src) \
80640                     (!((((u_int32_t)(src)\
80641                     << 9) & ~0x00000200U)))
80642 #define PLLCLKMODA2__PLLBYPASS__SET(dst) \
80643                     (dst) = ((dst) &\
80644                     ~0x00000200U) | ((u_int32_t)(1) << 9)
80645 #define PLLCLKMODA2__PLLBYPASS__CLR(dst) \
80646                     (dst) = ((dst) &\
80647                     ~0x00000200U) | ((u_int32_t)(0) << 9)
80648
80649 /* macros for field local_pllbypass */
80650 #define PLLCLKMODA2__LOCAL_PLLBYPASS__SHIFT                                  10
80651 #define PLLCLKMODA2__LOCAL_PLLBYPASS__WIDTH                                   1
80652 #define PLLCLKMODA2__LOCAL_PLLBYPASS__MASK                          0x00000400U
80653 #define PLLCLKMODA2__LOCAL_PLLBYPASS__READ(src) \
80654                     (((u_int32_t)(src)\
80655                     & 0x00000400U) >> 10)
80656 #define PLLCLKMODA2__LOCAL_PLLBYPASS__WRITE(src) \
80657                     (((u_int32_t)(src)\
80658                     << 10) & 0x00000400U)
80659 #define PLLCLKMODA2__LOCAL_PLLBYPASS__MODIFY(dst, src) \
80660                     (dst) = ((dst) &\
80661                     ~0x00000400U) | (((u_int32_t)(src) <<\
80662                     10) & 0x00000400U)
80663 #define PLLCLKMODA2__LOCAL_PLLBYPASS__VERIFY(src) \
80664                     (!((((u_int32_t)(src)\
80665                     << 10) & ~0x00000400U)))
80666 #define PLLCLKMODA2__LOCAL_PLLBYPASS__SET(dst) \
80667                     (dst) = ((dst) &\
80668                     ~0x00000400U) | ((u_int32_t)(1) << 10)
80669 #define PLLCLKMODA2__LOCAL_PLLBYPASS__CLR(dst) \
80670                     (dst) = ((dst) &\
80671                     ~0x00000400U) | ((u_int32_t)(0) << 10)
80672
80673 /* macros for field pllatb */
80674 #define PLLCLKMODA2__PLLATB__SHIFT                                           11
80675 #define PLLCLKMODA2__PLLATB__WIDTH                                            2
80676 #define PLLCLKMODA2__PLLATB__MASK                                   0x00001800U
80677 #define PLLCLKMODA2__PLLATB__READ(src) (((u_int32_t)(src) & 0x00001800U) >> 11)
80678 #define PLLCLKMODA2__PLLATB__WRITE(src) \
80679                     (((u_int32_t)(src)\
80680                     << 11) & 0x00001800U)
80681 #define PLLCLKMODA2__PLLATB__MODIFY(dst, src) \
80682                     (dst) = ((dst) &\
80683                     ~0x00001800U) | (((u_int32_t)(src) <<\
80684                     11) & 0x00001800U)
80685 #define PLLCLKMODA2__PLLATB__VERIFY(src) \
80686                     (!((((u_int32_t)(src)\
80687                     << 11) & ~0x00001800U)))
80688
80689 /* macros for field pll_svreg */
80690 #define PLLCLKMODA2__PLL_SVREG__SHIFT                                        13
80691 #define PLLCLKMODA2__PLL_SVREG__WIDTH                                         1
80692 #define PLLCLKMODA2__PLL_SVREG__MASK                                0x00002000U
80693 #define PLLCLKMODA2__PLL_SVREG__READ(src) \
80694                     (((u_int32_t)(src)\
80695                     & 0x00002000U) >> 13)
80696 #define PLLCLKMODA2__PLL_SVREG__WRITE(src) \
80697                     (((u_int32_t)(src)\
80698                     << 13) & 0x00002000U)
80699 #define PLLCLKMODA2__PLL_SVREG__MODIFY(dst, src) \
80700                     (dst) = ((dst) &\
80701                     ~0x00002000U) | (((u_int32_t)(src) <<\
80702                     13) & 0x00002000U)
80703 #define PLLCLKMODA2__PLL_SVREG__VERIFY(src) \
80704                     (!((((u_int32_t)(src)\
80705                     << 13) & ~0x00002000U)))
80706 #define PLLCLKMODA2__PLL_SVREG__SET(dst) \
80707                     (dst) = ((dst) &\
80708                     ~0x00002000U) | ((u_int32_t)(1) << 13)
80709 #define PLLCLKMODA2__PLL_SVREG__CLR(dst) \
80710                     (dst) = ((dst) &\
80711                     ~0x00002000U) | ((u_int32_t)(0) << 13)
80712
80713 /* macros for field hi_freq_en */
80714 #define PLLCLKMODA2__HI_FREQ_EN__SHIFT                                       14
80715 #define PLLCLKMODA2__HI_FREQ_EN__WIDTH                                        1
80716 #define PLLCLKMODA2__HI_FREQ_EN__MASK                               0x00004000U
80717 #define PLLCLKMODA2__HI_FREQ_EN__READ(src) \
80718                     (((u_int32_t)(src)\
80719                     & 0x00004000U) >> 14)
80720 #define PLLCLKMODA2__HI_FREQ_EN__WRITE(src) \
80721                     (((u_int32_t)(src)\
80722                     << 14) & 0x00004000U)
80723 #define PLLCLKMODA2__HI_FREQ_EN__MODIFY(dst, src) \
80724                     (dst) = ((dst) &\
80725                     ~0x00004000U) | (((u_int32_t)(src) <<\
80726                     14) & 0x00004000U)
80727 #define PLLCLKMODA2__HI_FREQ_EN__VERIFY(src) \
80728                     (!((((u_int32_t)(src)\
80729                     << 14) & ~0x00004000U)))
80730 #define PLLCLKMODA2__HI_FREQ_EN__SET(dst) \
80731                     (dst) = ((dst) &\
80732                     ~0x00004000U) | ((u_int32_t)(1) << 14)
80733 #define PLLCLKMODA2__HI_FREQ_EN__CLR(dst) \
80734                     (dst) = ((dst) &\
80735                     ~0x00004000U) | ((u_int32_t)(0) << 14)
80736
80737 /* macros for field dac_clk_sel */
80738 #define PLLCLKMODA2__DAC_CLK_SEL__SHIFT                                      15
80739 #define PLLCLKMODA2__DAC_CLK_SEL__WIDTH                                       3
80740 #define PLLCLKMODA2__DAC_CLK_SEL__MASK                              0x00038000U
80741 #define PLLCLKMODA2__DAC_CLK_SEL__READ(src) \
80742                     (((u_int32_t)(src)\
80743                     & 0x00038000U) >> 15)
80744 #define PLLCLKMODA2__DAC_CLK_SEL__WRITE(src) \
80745                     (((u_int32_t)(src)\
80746                     << 15) & 0x00038000U)
80747 #define PLLCLKMODA2__DAC_CLK_SEL__MODIFY(dst, src) \
80748                     (dst) = ((dst) &\
80749                     ~0x00038000U) | (((u_int32_t)(src) <<\
80750                     15) & 0x00038000U)
80751 #define PLLCLKMODA2__DAC_CLK_SEL__VERIFY(src) \
80752                     (!((((u_int32_t)(src)\
80753                     << 15) & ~0x00038000U)))
80754
80755 /* macros for field rst_warm_int_l */
80756 #define PLLCLKMODA2__RST_WARM_INT_L__SHIFT                                   18
80757 #define PLLCLKMODA2__RST_WARM_INT_L__WIDTH                                    1
80758 #define PLLCLKMODA2__RST_WARM_INT_L__MASK                           0x00040000U
80759 #define PLLCLKMODA2__RST_WARM_INT_L__READ(src) \
80760                     (((u_int32_t)(src)\
80761                     & 0x00040000U) >> 18)
80762 #define PLLCLKMODA2__RST_WARM_INT_L__WRITE(src) \
80763                     (((u_int32_t)(src)\
80764                     << 18) & 0x00040000U)
80765 #define PLLCLKMODA2__RST_WARM_INT_L__MODIFY(dst, src) \
80766                     (dst) = ((dst) &\
80767                     ~0x00040000U) | (((u_int32_t)(src) <<\
80768                     18) & 0x00040000U)
80769 #define PLLCLKMODA2__RST_WARM_INT_L__VERIFY(src) \
80770                     (!((((u_int32_t)(src)\
80771                     << 18) & ~0x00040000U)))
80772 #define PLLCLKMODA2__RST_WARM_INT_L__SET(dst) \
80773                     (dst) = ((dst) &\
80774                     ~0x00040000U) | ((u_int32_t)(1) << 18)
80775 #define PLLCLKMODA2__RST_WARM_INT_L__CLR(dst) \
80776                     (dst) = ((dst) &\
80777                     ~0x00040000U) | ((u_int32_t)(0) << 18)
80778
80779 /* macros for field pll_kvco */
80780 #define PLLCLKMODA2__PLL_KVCO__SHIFT                                         19
80781 #define PLLCLKMODA2__PLL_KVCO__WIDTH                                          2
80782 #define PLLCLKMODA2__PLL_KVCO__MASK                                 0x00180000U
80783 #define PLLCLKMODA2__PLL_KVCO__READ(src) \
80784                     (((u_int32_t)(src)\
80785                     & 0x00180000U) >> 19)
80786 #define PLLCLKMODA2__PLL_KVCO__WRITE(src) \
80787                     (((u_int32_t)(src)\
80788                     << 19) & 0x00180000U)
80789 #define PLLCLKMODA2__PLL_KVCO__MODIFY(dst, src) \
80790                     (dst) = ((dst) &\
80791                     ~0x00180000U) | (((u_int32_t)(src) <<\
80792                     19) & 0x00180000U)
80793 #define PLLCLKMODA2__PLL_KVCO__VERIFY(src) \
80794                     (!((((u_int32_t)(src)\
80795                     << 19) & ~0x00180000U)))
80796
80797 /* macros for field pllicp */
80798 #define PLLCLKMODA2__PLLICP__SHIFT                                           21
80799 #define PLLCLKMODA2__PLLICP__WIDTH                                            3
80800 #define PLLCLKMODA2__PLLICP__MASK                                   0x00e00000U
80801 #define PLLCLKMODA2__PLLICP__READ(src) (((u_int32_t)(src) & 0x00e00000U) >> 21)
80802 #define PLLCLKMODA2__PLLICP__WRITE(src) \
80803                     (((u_int32_t)(src)\
80804                     << 21) & 0x00e00000U)
80805 #define PLLCLKMODA2__PLLICP__MODIFY(dst, src) \
80806                     (dst) = ((dst) &\
80807                     ~0x00e00000U) | (((u_int32_t)(src) <<\
80808                     21) & 0x00e00000U)
80809 #define PLLCLKMODA2__PLLICP__VERIFY(src) \
80810                     (!((((u_int32_t)(src)\
80811                     << 21) & ~0x00e00000U)))
80812
80813 /* macros for field pllfilter */
80814 #define PLLCLKMODA2__PLLFILTER__SHIFT                                        24
80815 #define PLLCLKMODA2__PLLFILTER__WIDTH                                         8
80816 #define PLLCLKMODA2__PLLFILTER__MASK                                0xff000000U
80817 #define PLLCLKMODA2__PLLFILTER__READ(src) \
80818                     (((u_int32_t)(src)\
80819                     & 0xff000000U) >> 24)
80820 #define PLLCLKMODA2__PLLFILTER__WRITE(src) \
80821                     (((u_int32_t)(src)\
80822                     << 24) & 0xff000000U)
80823 #define PLLCLKMODA2__PLLFILTER__MODIFY(dst, src) \
80824                     (dst) = ((dst) &\
80825                     ~0xff000000U) | (((u_int32_t)(src) <<\
80826                     24) & 0xff000000U)
80827 #define PLLCLKMODA2__PLLFILTER__VERIFY(src) \
80828                     (!((((u_int32_t)(src)\
80829                     << 24) & ~0xff000000U)))
80830 #define PLLCLKMODA2__TYPE                                             u_int32_t
80831 #define PLLCLKMODA2__READ                                           0xffffffffU
80832 #define PLLCLKMODA2__WRITE                                          0xffffffffU
80833
80834 #endif /* __PLLCLKMODA2_MACRO__ */
80835
80836
80837 /* macros for radio65_reg_block.ch0_PLLCLKMODA2 */
80838 #define INST_RADIO65_REG_BLOCK__CH0_PLLCLKMODA2__NUM                          1
80839
80840 /* macros for BlueprintGlobalNameSpace::TOP */
80841 #ifndef __TOP_MACRO__
80842 #define __TOP_MACRO__
80843
80844 /* macros for field sel_tempsensor */
80845 #define TOP__SEL_TEMPSENSOR__SHIFT                                            0
80846 #define TOP__SEL_TEMPSENSOR__WIDTH                                            1
80847 #define TOP__SEL_TEMPSENSOR__MASK                                   0x00000001U
80848 #define TOP__SEL_TEMPSENSOR__READ(src)           (u_int32_t)(src) & 0x00000001U
80849 #define TOP__SEL_TEMPSENSOR__WRITE(src)        ((u_int32_t)(src) & 0x00000001U)
80850 #define TOP__SEL_TEMPSENSOR__MODIFY(dst, src) \
80851                     (dst) = ((dst) &\
80852                     ~0x00000001U) | ((u_int32_t)(src) &\
80853                     0x00000001U)
80854 #define TOP__SEL_TEMPSENSOR__VERIFY(src) (!(((u_int32_t)(src) & ~0x00000001U)))
80855 #define TOP__SEL_TEMPSENSOR__SET(dst) \
80856                     (dst) = ((dst) &\
80857                     ~0x00000001U) | (u_int32_t)(1)
80858 #define TOP__SEL_TEMPSENSOR__CLR(dst) \
80859                     (dst) = ((dst) &\
80860                     ~0x00000001U) | (u_int32_t)(0)
80861
80862 /* macros for field xpabias_bypass */
80863 #define TOP__XPABIAS_BYPASS__SHIFT                                            1
80864 #define TOP__XPABIAS_BYPASS__WIDTH                                            1
80865 #define TOP__XPABIAS_BYPASS__MASK                                   0x00000002U
80866 #define TOP__XPABIAS_BYPASS__READ(src)  (((u_int32_t)(src) & 0x00000002U) >> 1)
80867 #define TOP__XPABIAS_BYPASS__WRITE(src) (((u_int32_t)(src) << 1) & 0x00000002U)
80868 #define TOP__XPABIAS_BYPASS__MODIFY(dst, src) \
80869                     (dst) = ((dst) &\
80870                     ~0x00000002U) | (((u_int32_t)(src) <<\
80871                     1) & 0x00000002U)
80872 #define TOP__XPABIAS_BYPASS__VERIFY(src) \
80873                     (!((((u_int32_t)(src)\
80874                     << 1) & ~0x00000002U)))
80875 #define TOP__XPABIAS_BYPASS__SET(dst) \
80876                     (dst) = ((dst) &\
80877                     ~0x00000002U) | ((u_int32_t)(1) << 1)
80878 #define TOP__XPABIAS_BYPASS__CLR(dst) \
80879                     (dst) = ((dst) &\
80880                     ~0x00000002U) | ((u_int32_t)(0) << 1)
80881
80882 /* macros for field testiq_rsel */
80883 #define TOP__TESTIQ_RSEL__SHIFT                                               2
80884 #define TOP__TESTIQ_RSEL__WIDTH                                               1
80885 #define TOP__TESTIQ_RSEL__MASK                                      0x00000004U
80886 #define TOP__TESTIQ_RSEL__READ(src)     (((u_int32_t)(src) & 0x00000004U) >> 2)
80887 #define TOP__TESTIQ_RSEL__WRITE(src)    (((u_int32_t)(src) << 2) & 0x00000004U)
80888 #define TOP__TESTIQ_RSEL__MODIFY(dst, src) \
80889                     (dst) = ((dst) &\
80890                     ~0x00000004U) | (((u_int32_t)(src) <<\
80891                     2) & 0x00000004U)
80892 #define TOP__TESTIQ_RSEL__VERIFY(src) \
80893                     (!((((u_int32_t)(src)\
80894                     << 2) & ~0x00000004U)))
80895 #define TOP__TESTIQ_RSEL__SET(dst) \
80896                     (dst) = ((dst) &\
80897                     ~0x00000004U) | ((u_int32_t)(1) << 2)
80898 #define TOP__TESTIQ_RSEL__CLR(dst) \
80899                     (dst) = ((dst) &\
80900                     ~0x00000004U) | ((u_int32_t)(0) << 2)
80901
80902 /* macros for field clk107_en */
80903 #define TOP__CLK107_EN__SHIFT                                                 3
80904 #define TOP__CLK107_EN__WIDTH                                                 1
80905 #define TOP__CLK107_EN__MASK                                        0x00000008U
80906 #define TOP__CLK107_EN__READ(src)       (((u_int32_t)(src) & 0x00000008U) >> 3)
80907 #define TOP__CLK107_EN__WRITE(src)      (((u_int32_t)(src) << 3) & 0x00000008U)
80908 #define TOP__CLK107_EN__MODIFY(dst, src) \
80909                     (dst) = ((dst) &\
80910                     ~0x00000008U) | (((u_int32_t)(src) <<\
80911                     3) & 0x00000008U)
80912 #define TOP__CLK107_EN__VERIFY(src) \
80913                     (!((((u_int32_t)(src)\
80914                     << 3) & ~0x00000008U)))
80915 #define TOP__CLK107_EN__SET(dst) \
80916                     (dst) = ((dst) &\
80917                     ~0x00000008U) | ((u_int32_t)(1) << 3)
80918 #define TOP__CLK107_EN__CLR(dst) \
80919                     (dst) = ((dst) &\
80920                     ~0x00000008U) | ((u_int32_t)(0) << 3)
80921
80922 /* macros for field test_pad_en */
80923 #define TOP__TEST_PAD_EN__SHIFT                                               4
80924 #define TOP__TEST_PAD_EN__WIDTH                                               1
80925 #define TOP__TEST_PAD_EN__MASK                                      0x00000010U
80926 #define TOP__TEST_PAD_EN__READ(src)     (((u_int32_t)(src) & 0x00000010U) >> 4)
80927 #define TOP__TEST_PAD_EN__WRITE(src)    (((u_int32_t)(src) << 4) & 0x00000010U)
80928 #define TOP__TEST_PAD_EN__MODIFY(dst, src) \
80929                     (dst) = ((dst) &\
80930                     ~0x00000010U) | (((u_int32_t)(src) <<\
80931                     4) & 0x00000010U)
80932 #define TOP__TEST_PAD_EN__VERIFY(src) \
80933                     (!((((u_int32_t)(src)\
80934                     << 4) & ~0x00000010U)))
80935 #define TOP__TEST_PAD_EN__SET(dst) \
80936                     (dst) = ((dst) &\
80937                     ~0x00000010U) | ((u_int32_t)(1) << 4)
80938 #define TOP__TEST_PAD_EN__CLR(dst) \
80939                     (dst) = ((dst) &\
80940                     ~0x00000010U) | ((u_int32_t)(0) << 4)
80941
80942 /* macros for field pwdv2i */
80943 #define TOP__PWDV2I__SHIFT                                                    5
80944 #define TOP__PWDV2I__WIDTH                                                    1
80945 #define TOP__PWDV2I__MASK                                           0x00000020U
80946 #define TOP__PWDV2I__READ(src)          (((u_int32_t)(src) & 0x00000020U) >> 5)
80947 #define TOP__PWDV2I__WRITE(src)         (((u_int32_t)(src) << 5) & 0x00000020U)
80948 #define TOP__PWDV2I__MODIFY(dst, src) \
80949                     (dst) = ((dst) &\
80950                     ~0x00000020U) | (((u_int32_t)(src) <<\
80951                     5) & 0x00000020U)
80952 #define TOP__PWDV2I__VERIFY(src)  (!((((u_int32_t)(src) << 5) & ~0x00000020U)))
80953 #define TOP__PWDV2I__SET(dst) \
80954                     (dst) = ((dst) &\
80955                     ~0x00000020U) | ((u_int32_t)(1) << 5)
80956 #define TOP__PWDV2I__CLR(dst) \
80957                     (dst) = ((dst) &\
80958                     ~0x00000020U) | ((u_int32_t)(0) << 5)
80959
80960 /* macros for field pwdbias */
80961 #define TOP__PWDBIAS__SHIFT                                                   6
80962 #define TOP__PWDBIAS__WIDTH                                                   1
80963 #define TOP__PWDBIAS__MASK                                          0x00000040U
80964 #define TOP__PWDBIAS__READ(src)         (((u_int32_t)(src) & 0x00000040U) >> 6)
80965 #define TOP__PWDBIAS__WRITE(src)        (((u_int32_t)(src) << 6) & 0x00000040U)
80966 #define TOP__PWDBIAS__MODIFY(dst, src) \
80967                     (dst) = ((dst) &\
80968                     ~0x00000040U) | (((u_int32_t)(src) <<\
80969                     6) & 0x00000040U)
80970 #define TOP__PWDBIAS__VERIFY(src) (!((((u_int32_t)(src) << 6) & ~0x00000040U)))
80971 #define TOP__PWDBIAS__SET(dst) \
80972                     (dst) = ((dst) &\
80973                     ~0x00000040U) | ((u_int32_t)(1) << 6)
80974 #define TOP__PWDBIAS__CLR(dst) \
80975                     (dst) = ((dst) &\
80976                     ~0x00000040U) | ((u_int32_t)(0) << 6)
80977
80978 /* macros for field pwdbg */
80979 #define TOP__PWDBG__SHIFT                                                     7
80980 #define TOP__PWDBG__WIDTH                                                     1
80981 #define TOP__PWDBG__MASK                                            0x00000080U
80982 #define TOP__PWDBG__READ(src)           (((u_int32_t)(src) & 0x00000080U) >> 7)
80983 #define TOP__PWDBG__WRITE(src)          (((u_int32_t)(src) << 7) & 0x00000080U)
80984 #define TOP__PWDBG__MODIFY(dst, src) \
80985                     (dst) = ((dst) &\
80986                     ~0x00000080U) | (((u_int32_t)(src) <<\
80987                     7) & 0x00000080U)
80988 #define TOP__PWDBG__VERIFY(src)   (!((((u_int32_t)(src) << 7) & ~0x00000080U)))
80989 #define TOP__PWDBG__SET(dst) \
80990                     (dst) = ((dst) &\
80991                     ~0x00000080U) | ((u_int32_t)(1) << 7)
80992 #define TOP__PWDBG__CLR(dst) \
80993                     (dst) = ((dst) &\
80994                     ~0x00000080U) | ((u_int32_t)(0) << 7)
80995
80996 /* macros for field xpabiaslvl */
80997 #define TOP__XPABIASLVL__SHIFT                                                8
80998 #define TOP__XPABIASLVL__WIDTH                                                2
80999 #define TOP__XPABIASLVL__MASK                                       0x00000300U
81000 #define TOP__XPABIASLVL__READ(src)      (((u_int32_t)(src) & 0x00000300U) >> 8)
81001 #define TOP__XPABIASLVL__WRITE(src)     (((u_int32_t)(src) << 8) & 0x00000300U)
81002 #define TOP__XPABIASLVL__MODIFY(dst, src) \
81003                     (dst) = ((dst) &\
81004                     ~0x00000300U) | (((u_int32_t)(src) <<\
81005                     8) & 0x00000300U)
81006 #define TOP__XPABIASLVL__VERIFY(src) \
81007                     (!((((u_int32_t)(src)\
81008                     << 8) & ~0x00000300U)))
81009
81010 /* macros for field xparegulator_en */
81011 #define TOP__XPAREGULATOR_EN__SHIFT                                          10
81012 #define TOP__XPAREGULATOR_EN__WIDTH                                           1
81013 #define TOP__XPAREGULATOR_EN__MASK                                  0x00000400U
81014 #define TOP__XPAREGULATOR_EN__READ(src) \
81015                     (((u_int32_t)(src)\
81016                     & 0x00000400U) >> 10)
81017 #define TOP__XPAREGULATOR_EN__WRITE(src) \
81018                     (((u_int32_t)(src)\
81019                     << 10) & 0x00000400U)
81020 #define TOP__XPAREGULATOR_EN__MODIFY(dst, src) \
81021                     (dst) = ((dst) &\
81022                     ~0x00000400U) | (((u_int32_t)(src) <<\
81023                     10) & 0x00000400U)
81024 #define TOP__XPAREGULATOR_EN__VERIFY(src) \
81025                     (!((((u_int32_t)(src)\
81026                     << 10) & ~0x00000400U)))
81027 #define TOP__XPAREGULATOR_EN__SET(dst) \
81028                     (dst) = ((dst) &\
81029                     ~0x00000400U) | ((u_int32_t)(1) << 10)
81030 #define TOP__XPAREGULATOR_EN__CLR(dst) \
81031                     (dst) = ((dst) &\
81032                     ~0x00000400U) | ((u_int32_t)(0) << 10)
81033
81034 /* macros for field spare */
81035 #define TOP__SPARE__SHIFT                                                    11
81036 #define TOP__SPARE__WIDTH                                                     2
81037 #define TOP__SPARE__MASK                                            0x00001800U
81038 #define TOP__SPARE__READ(src)          (((u_int32_t)(src) & 0x00001800U) >> 11)
81039 #define TOP__SPARE__WRITE(src)         (((u_int32_t)(src) << 11) & 0x00001800U)
81040 #define TOP__SPARE__MODIFY(dst, src) \
81041                     (dst) = ((dst) &\
81042                     ~0x00001800U) | (((u_int32_t)(src) <<\
81043                     11) & 0x00001800U)
81044 #define TOP__SPARE__VERIFY(src)  (!((((u_int32_t)(src) << 11) & ~0x00001800U)))
81045
81046 /* macros for field adc_clk_sel_ch1 */
81047 #define TOP__ADC_CLK_SEL_CH1__SHIFT                                          13
81048 #define TOP__ADC_CLK_SEL_CH1__WIDTH                                           4
81049 #define TOP__ADC_CLK_SEL_CH1__MASK                                  0x0001e000U
81050 #define TOP__ADC_CLK_SEL_CH1__READ(src) \
81051                     (((u_int32_t)(src)\
81052                     & 0x0001e000U) >> 13)
81053 #define TOP__ADC_CLK_SEL_CH1__WRITE(src) \
81054                     (((u_int32_t)(src)\
81055                     << 13) & 0x0001e000U)
81056 #define TOP__ADC_CLK_SEL_CH1__MODIFY(dst, src) \
81057                     (dst) = ((dst) &\
81058                     ~0x0001e000U) | (((u_int32_t)(src) <<\
81059                     13) & 0x0001e000U)
81060 #define TOP__ADC_CLK_SEL_CH1__VERIFY(src) \
81061                     (!((((u_int32_t)(src)\
81062                     << 13) & ~0x0001e000U)))
81063
81064 /* macros for field testiq_off */
81065 #define TOP__TESTIQ_OFF__SHIFT                                               17
81066 #define TOP__TESTIQ_OFF__WIDTH                                                1
81067 #define TOP__TESTIQ_OFF__MASK                                       0x00020000U
81068 #define TOP__TESTIQ_OFF__READ(src)     (((u_int32_t)(src) & 0x00020000U) >> 17)
81069 #define TOP__TESTIQ_OFF__WRITE(src)    (((u_int32_t)(src) << 17) & 0x00020000U)
81070 #define TOP__TESTIQ_OFF__MODIFY(dst, src) \
81071                     (dst) = ((dst) &\
81072                     ~0x00020000U) | (((u_int32_t)(src) <<\
81073                     17) & 0x00020000U)
81074 #define TOP__TESTIQ_OFF__VERIFY(src) \
81075                     (!((((u_int32_t)(src)\
81076                     << 17) & ~0x00020000U)))
81077 #define TOP__TESTIQ_OFF__SET(dst) \
81078                     (dst) = ((dst) &\
81079                     ~0x00020000U) | ((u_int32_t)(1) << 17)
81080 #define TOP__TESTIQ_OFF__CLR(dst) \
81081                     (dst) = ((dst) &\
81082                     ~0x00020000U) | ((u_int32_t)(0) << 17)
81083
81084 /* macros for field testiq_bufen */
81085 #define TOP__TESTIQ_BUFEN__SHIFT                                             18
81086 #define TOP__TESTIQ_BUFEN__WIDTH                                              1
81087 #define TOP__TESTIQ_BUFEN__MASK                                     0x00040000U
81088 #define TOP__TESTIQ_BUFEN__READ(src)   (((u_int32_t)(src) & 0x00040000U) >> 18)
81089 #define TOP__TESTIQ_BUFEN__WRITE(src)  (((u_int32_t)(src) << 18) & 0x00040000U)
81090 #define TOP__TESTIQ_BUFEN__MODIFY(dst, src) \
81091                     (dst) = ((dst) &\
81092                     ~0x00040000U) | (((u_int32_t)(src) <<\
81093                     18) & 0x00040000U)
81094 #define TOP__TESTIQ_BUFEN__VERIFY(src) \
81095                     (!((((u_int32_t)(src)\
81096                     << 18) & ~0x00040000U)))
81097 #define TOP__TESTIQ_BUFEN__SET(dst) \
81098                     (dst) = ((dst) &\
81099                     ~0x00040000U) | ((u_int32_t)(1) << 18)
81100 #define TOP__TESTIQ_BUFEN__CLR(dst) \
81101                     (dst) = ((dst) &\
81102                     ~0x00040000U) | ((u_int32_t)(0) << 18)
81103
81104 /* macros for field pad2gnd */
81105 #define TOP__PAD2GND__SHIFT                                                  19
81106 #define TOP__PAD2GND__WIDTH                                                   1
81107 #define TOP__PAD2GND__MASK                                          0x00080000U
81108 #define TOP__PAD2GND__READ(src)        (((u_int32_t)(src) & 0x00080000U) >> 19)
81109 #define TOP__PAD2GND__WRITE(src)       (((u_int32_t)(src) << 19) & 0x00080000U)
81110 #define TOP__PAD2GND__MODIFY(dst, src) \
81111                     (dst) = ((dst) &\
81112                     ~0x00080000U) | (((u_int32_t)(src) <<\
81113                     19) & 0x00080000U)
81114 #define TOP__PAD2GND__VERIFY(src) \
81115                     (!((((u_int32_t)(src)\
81116                     << 19) & ~0x00080000U)))
81117 #define TOP__PAD2GND__SET(dst) \
81118                     (dst) = ((dst) &\
81119                     ~0x00080000U) | ((u_int32_t)(1) << 19)
81120 #define TOP__PAD2GND__CLR(dst) \
81121                     (dst) = ((dst) &\
81122                     ~0x00080000U) | ((u_int32_t)(0) << 19)
81123
81124 /* macros for field intH2pad */
81125 #define TOP__INTH2PAD__SHIFT                                                 20
81126 #define TOP__INTH2PAD__WIDTH                                                  1
81127 #define TOP__INTH2PAD__MASK                                         0x00100000U
81128 #define TOP__INTH2PAD__READ(src)       (((u_int32_t)(src) & 0x00100000U) >> 20)
81129 #define TOP__INTH2PAD__WRITE(src)      (((u_int32_t)(src) << 20) & 0x00100000U)
81130 #define TOP__INTH2PAD__MODIFY(dst, src) \
81131                     (dst) = ((dst) &\
81132                     ~0x00100000U) | (((u_int32_t)(src) <<\
81133                     20) & 0x00100000U)
81134 #define TOP__INTH2PAD__VERIFY(src) \
81135                     (!((((u_int32_t)(src)\
81136                     << 20) & ~0x00100000U)))
81137 #define TOP__INTH2PAD__SET(dst) \
81138                     (dst) = ((dst) &\
81139                     ~0x00100000U) | ((u_int32_t)(1) << 20)
81140 #define TOP__INTH2PAD__CLR(dst) \
81141                     (dst) = ((dst) &\
81142                     ~0x00100000U) | ((u_int32_t)(0) << 20)
81143
81144 /* macros for field intH2gnd */
81145 #define TOP__INTH2GND__SHIFT                                                 21
81146 #define TOP__INTH2GND__WIDTH                                                  1
81147 #define TOP__INTH2GND__MASK                                         0x00200000U
81148 #define TOP__INTH2GND__READ(src)       (((u_int32_t)(src) & 0x00200000U) >> 21)
81149 #define TOP__INTH2GND__WRITE(src)      (((u_int32_t)(src) << 21) & 0x00200000U)
81150 #define TOP__INTH2GND__MODIFY(dst, src) \
81151                     (dst) = ((dst) &\
81152                     ~0x00200000U) | (((u_int32_t)(src) <<\
81153                     21) & 0x00200000U)
81154 #define TOP__INTH2GND__VERIFY(src) \
81155                     (!((((u_int32_t)(src)\
81156                     << 21) & ~0x00200000U)))
81157 #define TOP__INTH2GND__SET(dst) \
81158                     (dst) = ((dst) &\
81159                     ~0x00200000U) | ((u_int32_t)(1) << 21)
81160 #define TOP__INTH2GND__CLR(dst) \
81161                     (dst) = ((dst) &\
81162                     ~0x00200000U) | ((u_int32_t)(0) << 21)
81163
81164 /* macros for field int2pad */
81165 #define TOP__INT2PAD__SHIFT                                                  22
81166 #define TOP__INT2PAD__WIDTH                                                   1
81167 #define TOP__INT2PAD__MASK                                          0x00400000U
81168 #define TOP__INT2PAD__READ(src)        (((u_int32_t)(src) & 0x00400000U) >> 22)
81169 #define TOP__INT2PAD__WRITE(src)       (((u_int32_t)(src) << 22) & 0x00400000U)
81170 #define TOP__INT2PAD__MODIFY(dst, src) \
81171                     (dst) = ((dst) &\
81172                     ~0x00400000U) | (((u_int32_t)(src) <<\
81173                     22) & 0x00400000U)
81174 #define TOP__INT2PAD__VERIFY(src) \
81175                     (!((((u_int32_t)(src)\
81176                     << 22) & ~0x00400000U)))
81177 #define TOP__INT2PAD__SET(dst) \
81178                     (dst) = ((dst) &\
81179                     ~0x00400000U) | ((u_int32_t)(1) << 22)
81180 #define TOP__INT2PAD__CLR(dst) \
81181                     (dst) = ((dst) &\
81182                     ~0x00400000U) | ((u_int32_t)(0) << 22)
81183
81184 /* macros for field int2gnd */
81185 #define TOP__INT2GND__SHIFT                                                  23
81186 #define TOP__INT2GND__WIDTH                                                   1
81187 #define TOP__INT2GND__MASK                                          0x00800000U
81188 #define TOP__INT2GND__READ(src)        (((u_int32_t)(src) & 0x00800000U) >> 23)
81189 #define TOP__INT2GND__WRITE(src)       (((u_int32_t)(src) << 23) & 0x00800000U)
81190 #define TOP__INT2GND__MODIFY(dst, src) \
81191                     (dst) = ((dst) &\
81192                     ~0x00800000U) | (((u_int32_t)(src) <<\
81193                     23) & 0x00800000U)
81194 #define TOP__INT2GND__VERIFY(src) \
81195                     (!((((u_int32_t)(src)\
81196                     << 23) & ~0x00800000U)))
81197 #define TOP__INT2GND__SET(dst) \
81198                     (dst) = ((dst) &\
81199                     ~0x00800000U) | ((u_int32_t)(1) << 23)
81200 #define TOP__INT2GND__CLR(dst) \
81201                     (dst) = ((dst) &\
81202                     ~0x00800000U) | ((u_int32_t)(0) << 23)
81203
81204 /* macros for field enBTclk */
81205 #define TOP__ENBTCLK__SHIFT                                                  24
81206 #define TOP__ENBTCLK__WIDTH                                                   1
81207 #define TOP__ENBTCLK__MASK                                          0x01000000U
81208 #define TOP__ENBTCLK__READ(src)        (((u_int32_t)(src) & 0x01000000U) >> 24)
81209 #define TOP__ENBTCLK__WRITE(src)       (((u_int32_t)(src) << 24) & 0x01000000U)
81210 #define TOP__ENBTCLK__MODIFY(dst, src) \
81211                     (dst) = ((dst) &\
81212                     ~0x01000000U) | (((u_int32_t)(src) <<\
81213                     24) & 0x01000000U)
81214 #define TOP__ENBTCLK__VERIFY(src) \
81215                     (!((((u_int32_t)(src)\
81216                     << 24) & ~0x01000000U)))
81217 #define TOP__ENBTCLK__SET(dst) \
81218                     (dst) = ((dst) &\
81219                     ~0x01000000U) | ((u_int32_t)(1) << 24)
81220 #define TOP__ENBTCLK__CLR(dst) \
81221                     (dst) = ((dst) &\
81222                     ~0x01000000U) | ((u_int32_t)(0) << 24)
81223
81224 /* macros for field pwdPALclk */
81225 #define TOP__PWDPALCLK__SHIFT                                                25
81226 #define TOP__PWDPALCLK__WIDTH                                                 1
81227 #define TOP__PWDPALCLK__MASK                                        0x02000000U
81228 #define TOP__PWDPALCLK__READ(src)      (((u_int32_t)(src) & 0x02000000U) >> 25)
81229 #define TOP__PWDPALCLK__WRITE(src)     (((u_int32_t)(src) << 25) & 0x02000000U)
81230 #define TOP__PWDPALCLK__MODIFY(dst, src) \
81231                     (dst) = ((dst) &\
81232                     ~0x02000000U) | (((u_int32_t)(src) <<\
81233                     25) & 0x02000000U)
81234 #define TOP__PWDPALCLK__VERIFY(src) \
81235                     (!((((u_int32_t)(src)\
81236                     << 25) & ~0x02000000U)))
81237 #define TOP__PWDPALCLK__SET(dst) \
81238                     (dst) = ((dst) &\
81239                     ~0x02000000U) | ((u_int32_t)(1) << 25)
81240 #define TOP__PWDPALCLK__CLR(dst) \
81241                     (dst) = ((dst) &\
81242                     ~0x02000000U) | ((u_int32_t)(0) << 25)
81243
81244 /* macros for field inv_clk320_adc */
81245 #define TOP__INV_CLK320_ADC__SHIFT                                           26
81246 #define TOP__INV_CLK320_ADC__WIDTH                                            1
81247 #define TOP__INV_CLK320_ADC__MASK                                   0x04000000U
81248 #define TOP__INV_CLK320_ADC__READ(src) (((u_int32_t)(src) & 0x04000000U) >> 26)
81249 #define TOP__INV_CLK320_ADC__WRITE(src) \
81250                     (((u_int32_t)(src)\
81251                     << 26) & 0x04000000U)
81252 #define TOP__INV_CLK320_ADC__MODIFY(dst, src) \
81253                     (dst) = ((dst) &\
81254                     ~0x04000000U) | (((u_int32_t)(src) <<\
81255                     26) & 0x04000000U)
81256 #define TOP__INV_CLK320_ADC__VERIFY(src) \
81257                     (!((((u_int32_t)(src)\
81258                     << 26) & ~0x04000000U)))
81259 #define TOP__INV_CLK320_ADC__SET(dst) \
81260                     (dst) = ((dst) &\
81261                     ~0x04000000U) | ((u_int32_t)(1) << 26)
81262 #define TOP__INV_CLK320_ADC__CLR(dst) \
81263                     (dst) = ((dst) &\
81264                     ~0x04000000U) | ((u_int32_t)(0) << 26)
81265
81266 /* macros for field flip_refclk40 */
81267 #define TOP__FLIP_REFCLK40__SHIFT                                            27
81268 #define TOP__FLIP_REFCLK40__WIDTH                                             1
81269 #define TOP__FLIP_REFCLK40__MASK                                    0x08000000U
81270 #define TOP__FLIP_REFCLK40__READ(src)  (((u_int32_t)(src) & 0x08000000U) >> 27)
81271 #define TOP__FLIP_REFCLK40__WRITE(src) (((u_int32_t)(src) << 27) & 0x08000000U)
81272 #define TOP__FLIP_REFCLK40__MODIFY(dst, src) \
81273                     (dst) = ((dst) &\
81274                     ~0x08000000U) | (((u_int32_t)(src) <<\
81275                     27) & 0x08000000U)
81276 #define TOP__FLIP_REFCLK40__VERIFY(src) \
81277                     (!((((u_int32_t)(src)\
81278                     << 27) & ~0x08000000U)))
81279 #define TOP__FLIP_REFCLK40__SET(dst) \
81280                     (dst) = ((dst) &\
81281                     ~0x08000000U) | ((u_int32_t)(1) << 27)
81282 #define TOP__FLIP_REFCLK40__CLR(dst) \
81283                     (dst) = ((dst) &\
81284                     ~0x08000000U) | ((u_int32_t)(0) << 27)
81285
81286 /* macros for field flip_pllclk320 */
81287 #define TOP__FLIP_PLLCLK320__SHIFT                                           28
81288 #define TOP__FLIP_PLLCLK320__WIDTH                                            1
81289 #define TOP__FLIP_PLLCLK320__MASK                                   0x10000000U
81290 #define TOP__FLIP_PLLCLK320__READ(src) (((u_int32_t)(src) & 0x10000000U) >> 28)
81291 #define TOP__FLIP_PLLCLK320__WRITE(src) \
81292                     (((u_int32_t)(src)\
81293                     << 28) & 0x10000000U)
81294 #define TOP__FLIP_PLLCLK320__MODIFY(dst, src) \
81295                     (dst) = ((dst) &\
81296                     ~0x10000000U) | (((u_int32_t)(src) <<\
81297                     28) & 0x10000000U)
81298 #define TOP__FLIP_PLLCLK320__VERIFY(src) \
81299                     (!((((u_int32_t)(src)\
81300                     << 28) & ~0x10000000U)))
81301 #define TOP__FLIP_PLLCLK320__SET(dst) \
81302                     (dst) = ((dst) &\
81303                     ~0x10000000U) | ((u_int32_t)(1) << 28)
81304 #define TOP__FLIP_PLLCLK320__CLR(dst) \
81305                     (dst) = ((dst) &\
81306                     ~0x10000000U) | ((u_int32_t)(0) << 28)
81307
81308 /* macros for field flip_pllclk160 */
81309 #define TOP__FLIP_PLLCLK160__SHIFT                                           29
81310 #define TOP__FLIP_PLLCLK160__WIDTH                                            1
81311 #define TOP__FLIP_PLLCLK160__MASK                                   0x20000000U
81312 #define TOP__FLIP_PLLCLK160__READ(src) (((u_int32_t)(src) & 0x20000000U) >> 29)
81313 #define TOP__FLIP_PLLCLK160__WRITE(src) \
81314                     (((u_int32_t)(src)\
81315                     << 29) & 0x20000000U)
81316 #define TOP__FLIP_PLLCLK160__MODIFY(dst, src) \
81317                     (dst) = ((dst) &\
81318                     ~0x20000000U) | (((u_int32_t)(src) <<\
81319                     29) & 0x20000000U)
81320 #define TOP__FLIP_PLLCLK160__VERIFY(src) \
81321                     (!((((u_int32_t)(src)\
81322                     << 29) & ~0x20000000U)))
81323 #define TOP__FLIP_PLLCLK160__SET(dst) \
81324                     (dst) = ((dst) &\
81325                     ~0x20000000U) | ((u_int32_t)(1) << 29)
81326 #define TOP__FLIP_PLLCLK160__CLR(dst) \
81327                     (dst) = ((dst) &\
81328                     ~0x20000000U) | ((u_int32_t)(0) << 29)
81329
81330 /* macros for field clk_sel */
81331 #define TOP__CLK_SEL__SHIFT                                                  30
81332 #define TOP__CLK_SEL__WIDTH                                                   2
81333 #define TOP__CLK_SEL__MASK                                          0xc0000000U
81334 #define TOP__CLK_SEL__READ(src)        (((u_int32_t)(src) & 0xc0000000U) >> 30)
81335 #define TOP__CLK_SEL__WRITE(src)       (((u_int32_t)(src) << 30) & 0xc0000000U)
81336 #define TOP__CLK_SEL__MODIFY(dst, src) \
81337                     (dst) = ((dst) &\
81338                     ~0xc0000000U) | (((u_int32_t)(src) <<\
81339                     30) & 0xc0000000U)
81340 #define TOP__CLK_SEL__VERIFY(src) \
81341                     (!((((u_int32_t)(src)\
81342                     << 30) & ~0xc0000000U)))
81343 #define TOP__TYPE                                                     u_int32_t
81344 #define TOP__READ                                                   0xffffffffU
81345 #define TOP__WRITE                                                  0xffffffffU
81346
81347 #endif /* __TOP_MACRO__ */
81348
81349
81350 /* macros for radio65_reg_block.ch0_TOP */
81351 #define INST_RADIO65_REG_BLOCK__CH0_TOP__NUM                                  1
81352
81353 /* macros for BlueprintGlobalNameSpace::TOP2 */
81354 #ifndef __TOP2_MACRO__
81355 #define __TOP2_MACRO__
81356
81357 /* macros for field testtxiq_enbypass_b */
81358 #define TOP2__TESTTXIQ_ENBYPASS_B__SHIFT                                      0
81359 #define TOP2__TESTTXIQ_ENBYPASS_B__WIDTH                                      3
81360 #define TOP2__TESTTXIQ_ENBYPASS_B__MASK                             0x00000007U
81361 #define TOP2__TESTTXIQ_ENBYPASS_B__READ(src)     (u_int32_t)(src) & 0x00000007U
81362 #define TOP2__TESTTXIQ_ENBYPASS_B__WRITE(src)  ((u_int32_t)(src) & 0x00000007U)
81363 #define TOP2__TESTTXIQ_ENBYPASS_B__MODIFY(dst, src) \
81364                     (dst) = ((dst) &\
81365                     ~0x00000007U) | ((u_int32_t)(src) &\
81366                     0x00000007U)
81367 #define TOP2__TESTTXIQ_ENBYPASS_B__VERIFY(src) \
81368                     (!(((u_int32_t)(src)\
81369                     & ~0x00000007U)))
81370
81371 /* macros for field dac_clk_sel_ch2 */
81372 #define TOP2__DAC_CLK_SEL_CH2__SHIFT                                          3
81373 #define TOP2__DAC_CLK_SEL_CH2__WIDTH                                          3
81374 #define TOP2__DAC_CLK_SEL_CH2__MASK                                 0x00000038U
81375 #define TOP2__DAC_CLK_SEL_CH2__READ(src) \
81376                     (((u_int32_t)(src)\
81377                     & 0x00000038U) >> 3)
81378 #define TOP2__DAC_CLK_SEL_CH2__WRITE(src) \
81379                     (((u_int32_t)(src)\
81380                     << 3) & 0x00000038U)
81381 #define TOP2__DAC_CLK_SEL_CH2__MODIFY(dst, src) \
81382                     (dst) = ((dst) &\
81383                     ~0x00000038U) | (((u_int32_t)(src) <<\
81384                     3) & 0x00000038U)
81385 #define TOP2__DAC_CLK_SEL_CH2__VERIFY(src) \
81386                     (!((((u_int32_t)(src)\
81387                     << 3) & ~0x00000038U)))
81388
81389 /* macros for field dac_clk_sel_ch1 */
81390 #define TOP2__DAC_CLK_SEL_CH1__SHIFT                                          6
81391 #define TOP2__DAC_CLK_SEL_CH1__WIDTH                                          3
81392 #define TOP2__DAC_CLK_SEL_CH1__MASK                                 0x000001c0U
81393 #define TOP2__DAC_CLK_SEL_CH1__READ(src) \
81394                     (((u_int32_t)(src)\
81395                     & 0x000001c0U) >> 6)
81396 #define TOP2__DAC_CLK_SEL_CH1__WRITE(src) \
81397                     (((u_int32_t)(src)\
81398                     << 6) & 0x000001c0U)
81399 #define TOP2__DAC_CLK_SEL_CH1__MODIFY(dst, src) \
81400                     (dst) = ((dst) &\
81401                     ~0x000001c0U) | (((u_int32_t)(src) <<\
81402                     6) & 0x000001c0U)
81403 #define TOP2__DAC_CLK_SEL_CH1__VERIFY(src) \
81404                     (!((((u_int32_t)(src)\
81405                     << 6) & ~0x000001c0U)))
81406
81407 /* macros for field testtxiq_rctrl */
81408 #define TOP2__TESTTXIQ_RCTRL__SHIFT                                           9
81409 #define TOP2__TESTTXIQ_RCTRL__WIDTH                                           3
81410 #define TOP2__TESTTXIQ_RCTRL__MASK                                  0x00000e00U
81411 #define TOP2__TESTTXIQ_RCTRL__READ(src) (((u_int32_t)(src) & 0x00000e00U) >> 9)
81412 #define TOP2__TESTTXIQ_RCTRL__WRITE(src) \
81413                     (((u_int32_t)(src)\
81414                     << 9) & 0x00000e00U)
81415 #define TOP2__TESTTXIQ_RCTRL__MODIFY(dst, src) \
81416                     (dst) = ((dst) &\
81417                     ~0x00000e00U) | (((u_int32_t)(src) <<\
81418                     9) & 0x00000e00U)
81419 #define TOP2__TESTTXIQ_RCTRL__VERIFY(src) \
81420                     (!((((u_int32_t)(src)\
81421                     << 9) & ~0x00000e00U)))
81422
81423 /* macros for field testtxiq_enloopback */
81424 #define TOP2__TESTTXIQ_ENLOOPBACK__SHIFT                                     12
81425 #define TOP2__TESTTXIQ_ENLOOPBACK__WIDTH                                      3
81426 #define TOP2__TESTTXIQ_ENLOOPBACK__MASK                             0x00007000U
81427 #define TOP2__TESTTXIQ_ENLOOPBACK__READ(src) \
81428                     (((u_int32_t)(src)\
81429                     & 0x00007000U) >> 12)
81430 #define TOP2__TESTTXIQ_ENLOOPBACK__WRITE(src) \
81431                     (((u_int32_t)(src)\
81432                     << 12) & 0x00007000U)
81433 #define TOP2__TESTTXIQ_ENLOOPBACK__MODIFY(dst, src) \
81434                     (dst) = ((dst) &\
81435                     ~0x00007000U) | (((u_int32_t)(src) <<\
81436                     12) & 0x00007000U)
81437 #define TOP2__TESTTXIQ_ENLOOPBACK__VERIFY(src) \
81438                     (!((((u_int32_t)(src)\
81439                     << 12) & ~0x00007000U)))
81440
81441 /* macros for field testtxiq_pwd */
81442 #define TOP2__TESTTXIQ_PWD__SHIFT                                            15
81443 #define TOP2__TESTTXIQ_PWD__WIDTH                                             3
81444 #define TOP2__TESTTXIQ_PWD__MASK                                    0x00038000U
81445 #define TOP2__TESTTXIQ_PWD__READ(src)  (((u_int32_t)(src) & 0x00038000U) >> 15)
81446 #define TOP2__TESTTXIQ_PWD__WRITE(src) (((u_int32_t)(src) << 15) & 0x00038000U)
81447 #define TOP2__TESTTXIQ_PWD__MODIFY(dst, src) \
81448                     (dst) = ((dst) &\
81449                     ~0x00038000U) | (((u_int32_t)(src) <<\
81450                     15) & 0x00038000U)
81451 #define TOP2__TESTTXIQ_PWD__VERIFY(src) \
81452                     (!((((u_int32_t)(src)\
81453                     << 15) & ~0x00038000U)))
81454
81455 /* macros for field dacpwd */
81456 #define TOP2__DACPWD__SHIFT                                                  18
81457 #define TOP2__DACPWD__WIDTH                                                   3
81458 #define TOP2__DACPWD__MASK                                          0x001c0000U
81459 #define TOP2__DACPWD__READ(src)        (((u_int32_t)(src) & 0x001c0000U) >> 18)
81460 #define TOP2__DACPWD__WRITE(src)       (((u_int32_t)(src) << 18) & 0x001c0000U)
81461 #define TOP2__DACPWD__MODIFY(dst, src) \
81462                     (dst) = ((dst) &\
81463                     ~0x001c0000U) | (((u_int32_t)(src) <<\
81464                     18) & 0x001c0000U)
81465 #define TOP2__DACPWD__VERIFY(src) \
81466                     (!((((u_int32_t)(src)\
81467                     << 18) & ~0x001c0000U)))
81468
81469 /* macros for field adcpwd */
81470 #define TOP2__ADCPWD__SHIFT                                                  21
81471 #define TOP2__ADCPWD__WIDTH                                                   3
81472 #define TOP2__ADCPWD__MASK                                          0x00e00000U
81473 #define TOP2__ADCPWD__READ(src)        (((u_int32_t)(src) & 0x00e00000U) >> 21)
81474 #define TOP2__ADCPWD__WRITE(src)       (((u_int32_t)(src) << 21) & 0x00e00000U)
81475 #define TOP2__ADCPWD__MODIFY(dst, src) \
81476                     (dst) = ((dst) &\
81477                     ~0x00e00000U) | (((u_int32_t)(src) <<\
81478                     21) & 0x00e00000U)
81479 #define TOP2__ADCPWD__VERIFY(src) \
81480                     (!((((u_int32_t)(src)\
81481                     << 21) & ~0x00e00000U)))
81482
81483 /* macros for field local_addacpwd */
81484 #define TOP2__LOCAL_ADDACPWD__SHIFT                                          24
81485 #define TOP2__LOCAL_ADDACPWD__WIDTH                                           1
81486 #define TOP2__LOCAL_ADDACPWD__MASK                                  0x01000000U
81487 #define TOP2__LOCAL_ADDACPWD__READ(src) \
81488                     (((u_int32_t)(src)\
81489                     & 0x01000000U) >> 24)
81490 #define TOP2__LOCAL_ADDACPWD__WRITE(src) \
81491                     (((u_int32_t)(src)\
81492                     << 24) & 0x01000000U)
81493 #define TOP2__LOCAL_ADDACPWD__MODIFY(dst, src) \
81494                     (dst) = ((dst) &\
81495                     ~0x01000000U) | (((u_int32_t)(src) <<\
81496                     24) & 0x01000000U)
81497 #define TOP2__LOCAL_ADDACPWD__VERIFY(src) \
81498                     (!((((u_int32_t)(src)\
81499                     << 24) & ~0x01000000U)))
81500 #define TOP2__LOCAL_ADDACPWD__SET(dst) \
81501                     (dst) = ((dst) &\
81502                     ~0x01000000U) | ((u_int32_t)(1) << 24)
81503 #define TOP2__LOCAL_ADDACPWD__CLR(dst) \
81504                     (dst) = ((dst) &\
81505                     ~0x01000000U) | ((u_int32_t)(0) << 24)
81506
81507 /* macros for field local_xpaon */
81508 #define TOP2__LOCAL_XPAON__SHIFT                                             25
81509 #define TOP2__LOCAL_XPAON__WIDTH                                              1
81510 #define TOP2__LOCAL_XPAON__MASK                                     0x02000000U
81511 #define TOP2__LOCAL_XPAON__READ(src)   (((u_int32_t)(src) & 0x02000000U) >> 25)
81512 #define TOP2__LOCAL_XPAON__WRITE(src)  (((u_int32_t)(src) << 25) & 0x02000000U)
81513 #define TOP2__LOCAL_XPAON__MODIFY(dst, src) \
81514                     (dst) = ((dst) &\
81515                     ~0x02000000U) | (((u_int32_t)(src) <<\
81516                     25) & 0x02000000U)
81517 #define TOP2__LOCAL_XPAON__VERIFY(src) \
81518                     (!((((u_int32_t)(src)\
81519                     << 25) & ~0x02000000U)))
81520 #define TOP2__LOCAL_XPAON__SET(dst) \
81521                     (dst) = ((dst) &\
81522                     ~0x02000000U) | ((u_int32_t)(1) << 25)
81523 #define TOP2__LOCAL_XPAON__CLR(dst) \
81524                     (dst) = ((dst) &\
81525                     ~0x02000000U) | ((u_int32_t)(0) << 25)
81526
81527 /* macros for field xpa5on */
81528 #define TOP2__XPA5ON__SHIFT                                                  26
81529 #define TOP2__XPA5ON__WIDTH                                                   3
81530 #define TOP2__XPA5ON__MASK                                          0x1c000000U
81531 #define TOP2__XPA5ON__READ(src)        (((u_int32_t)(src) & 0x1c000000U) >> 26)
81532 #define TOP2__XPA5ON__WRITE(src)       (((u_int32_t)(src) << 26) & 0x1c000000U)
81533 #define TOP2__XPA5ON__MODIFY(dst, src) \
81534                     (dst) = ((dst) &\
81535                     ~0x1c000000U) | (((u_int32_t)(src) <<\
81536                     26) & 0x1c000000U)
81537 #define TOP2__XPA5ON__VERIFY(src) \
81538                     (!((((u_int32_t)(src)\
81539                     << 26) & ~0x1c000000U)))
81540
81541 /* macros for field xpa2on */
81542 #define TOP2__XPA2ON__SHIFT                                                  29
81543 #define TOP2__XPA2ON__WIDTH                                                   3
81544 #define TOP2__XPA2ON__MASK                                          0xe0000000U
81545 #define TOP2__XPA2ON__READ(src)        (((u_int32_t)(src) & 0xe0000000U) >> 29)
81546 #define TOP2__XPA2ON__WRITE(src)       (((u_int32_t)(src) << 29) & 0xe0000000U)
81547 #define TOP2__XPA2ON__MODIFY(dst, src) \
81548                     (dst) = ((dst) &\
81549                     ~0xe0000000U) | (((u_int32_t)(src) <<\
81550                     29) & 0xe0000000U)
81551 #define TOP2__XPA2ON__VERIFY(src) \
81552                     (!((((u_int32_t)(src)\
81553                     << 29) & ~0xe0000000U)))
81554 #define TOP2__TYPE                                                    u_int32_t
81555 #define TOP2__READ                                                  0xffffffffU
81556 #define TOP2__WRITE                                                 0xffffffffU
81557
81558 #endif /* __TOP2_MACRO__ */
81559
81560
81561 /* macros for radio65_reg_block.ch0_TOP2 */
81562 #define INST_RADIO65_REG_BLOCK__CH0_TOP2__NUM                                 1
81563
81564 /* macros for BlueprintGlobalNameSpace::THERM */
81565 #ifndef __THERM_MACRO__
81566 #define __THERM_MACRO__
81567
81568 /* macros for field xpabiaslvl_MSB */
81569 #define THERM__XPABIASLVL_MSB__SHIFT                                          0
81570 #define THERM__XPABIASLVL_MSB__WIDTH                                          2
81571 #define THERM__XPABIASLVL_MSB__MASK                                 0x00000003U
81572 #define THERM__XPABIASLVL_MSB__READ(src)         (u_int32_t)(src) & 0x00000003U
81573 #define THERM__XPABIASLVL_MSB__WRITE(src)      ((u_int32_t)(src) & 0x00000003U)
81574 #define THERM__XPABIASLVL_MSB__MODIFY(dst, src) \
81575                     (dst) = ((dst) &\
81576                     ~0x00000003U) | ((u_int32_t)(src) &\
81577                     0x00000003U)
81578 #define THERM__XPABIASLVL_MSB__VERIFY(src) \
81579                     (!(((u_int32_t)(src)\
81580                     & ~0x00000003U)))
81581
81582 /* macros for field xpashort2gnd */
81583 #define THERM__XPASHORT2GND__SHIFT                                            2
81584 #define THERM__XPASHORT2GND__WIDTH                                            1
81585 #define THERM__XPASHORT2GND__MASK                                   0x00000004U
81586 #define THERM__XPASHORT2GND__READ(src)  (((u_int32_t)(src) & 0x00000004U) >> 2)
81587 #define THERM__XPASHORT2GND__WRITE(src) (((u_int32_t)(src) << 2) & 0x00000004U)
81588 #define THERM__XPASHORT2GND__MODIFY(dst, src) \
81589                     (dst) = ((dst) &\
81590                     ~0x00000004U) | (((u_int32_t)(src) <<\
81591                     2) & 0x00000004U)
81592 #define THERM__XPASHORT2GND__VERIFY(src) \
81593                     (!((((u_int32_t)(src)\
81594                     << 2) & ~0x00000004U)))
81595 #define THERM__XPASHORT2GND__SET(dst) \
81596                     (dst) = ((dst) &\
81597                     ~0x00000004U) | ((u_int32_t)(1) << 2)
81598 #define THERM__XPASHORT2GND__CLR(dst) \
81599                     (dst) = ((dst) &\
81600                     ~0x00000004U) | ((u_int32_t)(0) << 2)
81601
81602 /* macros for field adc_clk_sel_ch2 */
81603 #define THERM__ADC_CLK_SEL_CH2__SHIFT                                         3
81604 #define THERM__ADC_CLK_SEL_CH2__WIDTH                                         4
81605 #define THERM__ADC_CLK_SEL_CH2__MASK                                0x00000078U
81606 #define THERM__ADC_CLK_SEL_CH2__READ(src) \
81607                     (((u_int32_t)(src)\
81608                     & 0x00000078U) >> 3)
81609 #define THERM__ADC_CLK_SEL_CH2__WRITE(src) \
81610                     (((u_int32_t)(src)\
81611                     << 3) & 0x00000078U)
81612 #define THERM__ADC_CLK_SEL_CH2__MODIFY(dst, src) \
81613                     (dst) = ((dst) &\
81614                     ~0x00000078U) | (((u_int32_t)(src) <<\
81615                     3) & 0x00000078U)
81616 #define THERM__ADC_CLK_SEL_CH2__VERIFY(src) \
81617                     (!((((u_int32_t)(src)\
81618                     << 3) & ~0x00000078U)))
81619
81620 /* macros for field sar_adc_done */
81621 #define THERM__SAR_ADC_DONE__SHIFT                                            7
81622 #define THERM__SAR_ADC_DONE__WIDTH                                            1
81623 #define THERM__SAR_ADC_DONE__MASK                                   0x00000080U
81624 #define THERM__SAR_ADC_DONE__READ(src)  (((u_int32_t)(src) & 0x00000080U) >> 7)
81625 #define THERM__SAR_ADC_DONE__SET(dst) \
81626                     (dst) = ((dst) &\
81627                     ~0x00000080U) | ((u_int32_t)(1) << 7)
81628 #define THERM__SAR_ADC_DONE__CLR(dst) \
81629                     (dst) = ((dst) &\
81630                     ~0x00000080U) | ((u_int32_t)(0) << 7)
81631
81632 /* macros for field sar_adc_out */
81633 #define THERM__SAR_ADC_OUT__SHIFT                                             8
81634 #define THERM__SAR_ADC_OUT__WIDTH                                             8
81635 #define THERM__SAR_ADC_OUT__MASK                                    0x0000ff00U
81636 #define THERM__SAR_ADC_OUT__READ(src)   (((u_int32_t)(src) & 0x0000ff00U) >> 8)
81637
81638 /* macros for field sar_dactest_code */
81639 #define THERM__SAR_DACTEST_CODE__SHIFT                                       16
81640 #define THERM__SAR_DACTEST_CODE__WIDTH                                        8
81641 #define THERM__SAR_DACTEST_CODE__MASK                               0x00ff0000U
81642 #define THERM__SAR_DACTEST_CODE__READ(src) \
81643                     (((u_int32_t)(src)\
81644                     & 0x00ff0000U) >> 16)
81645 #define THERM__SAR_DACTEST_CODE__WRITE(src) \
81646                     (((u_int32_t)(src)\
81647                     << 16) & 0x00ff0000U)
81648 #define THERM__SAR_DACTEST_CODE__MODIFY(dst, src) \
81649                     (dst) = ((dst) &\
81650                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
81651                     16) & 0x00ff0000U)
81652 #define THERM__SAR_DACTEST_CODE__VERIFY(src) \
81653                     (!((((u_int32_t)(src)\
81654                     << 16) & ~0x00ff0000U)))
81655
81656 /* macros for field sar_dactest_en */
81657 #define THERM__SAR_DACTEST_EN__SHIFT                                         24
81658 #define THERM__SAR_DACTEST_EN__WIDTH                                          1
81659 #define THERM__SAR_DACTEST_EN__MASK                                 0x01000000U
81660 #define THERM__SAR_DACTEST_EN__READ(src) \
81661                     (((u_int32_t)(src)\
81662                     & 0x01000000U) >> 24)
81663 #define THERM__SAR_DACTEST_EN__WRITE(src) \
81664                     (((u_int32_t)(src)\
81665                     << 24) & 0x01000000U)
81666 #define THERM__SAR_DACTEST_EN__MODIFY(dst, src) \
81667                     (dst) = ((dst) &\
81668                     ~0x01000000U) | (((u_int32_t)(src) <<\
81669                     24) & 0x01000000U)
81670 #define THERM__SAR_DACTEST_EN__VERIFY(src) \
81671                     (!((((u_int32_t)(src)\
81672                     << 24) & ~0x01000000U)))
81673 #define THERM__SAR_DACTEST_EN__SET(dst) \
81674                     (dst) = ((dst) &\
81675                     ~0x01000000U) | ((u_int32_t)(1) << 24)
81676 #define THERM__SAR_DACTEST_EN__CLR(dst) \
81677                     (dst) = ((dst) &\
81678                     ~0x01000000U) | ((u_int32_t)(0) << 24)
81679
81680 /* macros for field sar_adccal_en */
81681 #define THERM__SAR_ADCCAL_EN__SHIFT                                          25
81682 #define THERM__SAR_ADCCAL_EN__WIDTH                                           1
81683 #define THERM__SAR_ADCCAL_EN__MASK                                  0x02000000U
81684 #define THERM__SAR_ADCCAL_EN__READ(src) \
81685                     (((u_int32_t)(src)\
81686                     & 0x02000000U) >> 25)
81687 #define THERM__SAR_ADCCAL_EN__WRITE(src) \
81688                     (((u_int32_t)(src)\
81689                     << 25) & 0x02000000U)
81690 #define THERM__SAR_ADCCAL_EN__MODIFY(dst, src) \
81691                     (dst) = ((dst) &\
81692                     ~0x02000000U) | (((u_int32_t)(src) <<\
81693                     25) & 0x02000000U)
81694 #define THERM__SAR_ADCCAL_EN__VERIFY(src) \
81695                     (!((((u_int32_t)(src)\
81696                     << 25) & ~0x02000000U)))
81697 #define THERM__SAR_ADCCAL_EN__SET(dst) \
81698                     (dst) = ((dst) &\
81699                     ~0x02000000U) | ((u_int32_t)(1) << 25)
81700 #define THERM__SAR_ADCCAL_EN__CLR(dst) \
81701                     (dst) = ((dst) &\
81702                     ~0x02000000U) | ((u_int32_t)(0) << 25)
81703
81704 /* macros for field thermsel */
81705 #define THERM__THERMSEL__SHIFT                                               26
81706 #define THERM__THERMSEL__WIDTH                                                2
81707 #define THERM__THERMSEL__MASK                                       0x0c000000U
81708 #define THERM__THERMSEL__READ(src)     (((u_int32_t)(src) & 0x0c000000U) >> 26)
81709 #define THERM__THERMSEL__WRITE(src)    (((u_int32_t)(src) << 26) & 0x0c000000U)
81710 #define THERM__THERMSEL__MODIFY(dst, src) \
81711                     (dst) = ((dst) &\
81712                     ~0x0c000000U) | (((u_int32_t)(src) <<\
81713                     26) & 0x0c000000U)
81714 #define THERM__THERMSEL__VERIFY(src) \
81715                     (!((((u_int32_t)(src)\
81716                     << 26) & ~0x0c000000U)))
81717
81718 /* macros for field sar_slow_en */
81719 #define THERM__SAR_SLOW_EN__SHIFT                                            28
81720 #define THERM__SAR_SLOW_EN__WIDTH                                             1
81721 #define THERM__SAR_SLOW_EN__MASK                                    0x10000000U
81722 #define THERM__SAR_SLOW_EN__READ(src)  (((u_int32_t)(src) & 0x10000000U) >> 28)
81723 #define THERM__SAR_SLOW_EN__WRITE(src) (((u_int32_t)(src) << 28) & 0x10000000U)
81724 #define THERM__SAR_SLOW_EN__MODIFY(dst, src) \
81725                     (dst) = ((dst) &\
81726                     ~0x10000000U) | (((u_int32_t)(src) <<\
81727                     28) & 0x10000000U)
81728 #define THERM__SAR_SLOW_EN__VERIFY(src) \
81729                     (!((((u_int32_t)(src)\
81730                     << 28) & ~0x10000000U)))
81731 #define THERM__SAR_SLOW_EN__SET(dst) \
81732                     (dst) = ((dst) &\
81733                     ~0x10000000U) | ((u_int32_t)(1) << 28)
81734 #define THERM__SAR_SLOW_EN__CLR(dst) \
81735                     (dst) = ((dst) &\
81736                     ~0x10000000U) | ((u_int32_t)(0) << 28)
81737
81738 /* macros for field thermstart */
81739 #define THERM__THERMSTART__SHIFT                                             29
81740 #define THERM__THERMSTART__WIDTH                                              1
81741 #define THERM__THERMSTART__MASK                                     0x20000000U
81742 #define THERM__THERMSTART__READ(src)   (((u_int32_t)(src) & 0x20000000U) >> 29)
81743 #define THERM__THERMSTART__WRITE(src)  (((u_int32_t)(src) << 29) & 0x20000000U)
81744 #define THERM__THERMSTART__MODIFY(dst, src) \
81745                     (dst) = ((dst) &\
81746                     ~0x20000000U) | (((u_int32_t)(src) <<\
81747                     29) & 0x20000000U)
81748 #define THERM__THERMSTART__VERIFY(src) \
81749                     (!((((u_int32_t)(src)\
81750                     << 29) & ~0x20000000U)))
81751 #define THERM__THERMSTART__SET(dst) \
81752                     (dst) = ((dst) &\
81753                     ~0x20000000U) | ((u_int32_t)(1) << 29)
81754 #define THERM__THERMSTART__CLR(dst) \
81755                     (dst) = ((dst) &\
81756                     ~0x20000000U) | ((u_int32_t)(0) << 29)
81757
81758 /* macros for field sar_autopwd_en */
81759 #define THERM__SAR_AUTOPWD_EN__SHIFT                                         30
81760 #define THERM__SAR_AUTOPWD_EN__WIDTH                                          1
81761 #define THERM__SAR_AUTOPWD_EN__MASK                                 0x40000000U
81762 #define THERM__SAR_AUTOPWD_EN__READ(src) \
81763                     (((u_int32_t)(src)\
81764                     & 0x40000000U) >> 30)
81765 #define THERM__SAR_AUTOPWD_EN__WRITE(src) \
81766                     (((u_int32_t)(src)\
81767                     << 30) & 0x40000000U)
81768 #define THERM__SAR_AUTOPWD_EN__MODIFY(dst, src) \
81769                     (dst) = ((dst) &\
81770                     ~0x40000000U) | (((u_int32_t)(src) <<\
81771                     30) & 0x40000000U)
81772 #define THERM__SAR_AUTOPWD_EN__VERIFY(src) \
81773                     (!((((u_int32_t)(src)\
81774                     << 30) & ~0x40000000U)))
81775 #define THERM__SAR_AUTOPWD_EN__SET(dst) \
81776                     (dst) = ((dst) &\
81777                     ~0x40000000U) | ((u_int32_t)(1) << 30)
81778 #define THERM__SAR_AUTOPWD_EN__CLR(dst) \
81779                     (dst) = ((dst) &\
81780                     ~0x40000000U) | ((u_int32_t)(0) << 30)
81781
81782 /* macros for field local_therm */
81783 #define THERM__LOCAL_THERM__SHIFT                                            31
81784 #define THERM__LOCAL_THERM__WIDTH                                             1
81785 #define THERM__LOCAL_THERM__MASK                                    0x80000000U
81786 #define THERM__LOCAL_THERM__READ(src)  (((u_int32_t)(src) & 0x80000000U) >> 31)
81787 #define THERM__LOCAL_THERM__WRITE(src) (((u_int32_t)(src) << 31) & 0x80000000U)
81788 #define THERM__LOCAL_THERM__MODIFY(dst, src) \
81789                     (dst) = ((dst) &\
81790                     ~0x80000000U) | (((u_int32_t)(src) <<\
81791                     31) & 0x80000000U)
81792 #define THERM__LOCAL_THERM__VERIFY(src) \
81793                     (!((((u_int32_t)(src)\
81794                     << 31) & ~0x80000000U)))
81795 #define THERM__LOCAL_THERM__SET(dst) \
81796                     (dst) = ((dst) &\
81797                     ~0x80000000U) | ((u_int32_t)(1) << 31)
81798 #define THERM__LOCAL_THERM__CLR(dst) \
81799                     (dst) = ((dst) &\
81800                     ~0x80000000U) | ((u_int32_t)(0) << 31)
81801 #define THERM__TYPE                                                   u_int32_t
81802 #define THERM__READ                                                 0xffffffffU
81803 #define THERM__WRITE                                                0xffffffffU
81804
81805 #endif /* __THERM_MACRO__ */
81806
81807
81808 /* macros for radio65_reg_block.ch0_THERM */
81809 #define INST_RADIO65_REG_BLOCK__CH0_THERM__NUM                                1
81810
81811 /* macros for BlueprintGlobalNameSpace::XTAL */
81812 #ifndef __XTAL_MACRO__
81813 #define __XTAL_MACRO__
81814
81815 /* macros for field spare */
81816 #define XTAL__SPARE__SHIFT                                                    0
81817 #define XTAL__SPARE__WIDTH                                                    6
81818 #define XTAL__SPARE__MASK                                           0x0000003fU
81819 #define XTAL__SPARE__READ(src)                   (u_int32_t)(src) & 0x0000003fU
81820 #define XTAL__SPARE__WRITE(src)                ((u_int32_t)(src) & 0x0000003fU)
81821 #define XTAL__SPARE__MODIFY(dst, src) \
81822                     (dst) = ((dst) &\
81823                     ~0x0000003fU) | ((u_int32_t)(src) &\
81824                     0x0000003fU)
81825 #define XTAL__SPARE__VERIFY(src)         (!(((u_int32_t)(src) & ~0x0000003fU)))
81826
81827 /* macros for field local_xtal */
81828 #define XTAL__LOCAL_XTAL__SHIFT                                               6
81829 #define XTAL__LOCAL_XTAL__WIDTH                                               1
81830 #define XTAL__LOCAL_XTAL__MASK                                      0x00000040U
81831 #define XTAL__LOCAL_XTAL__READ(src)     (((u_int32_t)(src) & 0x00000040U) >> 6)
81832 #define XTAL__LOCAL_XTAL__WRITE(src)    (((u_int32_t)(src) << 6) & 0x00000040U)
81833 #define XTAL__LOCAL_XTAL__MODIFY(dst, src) \
81834                     (dst) = ((dst) &\
81835                     ~0x00000040U) | (((u_int32_t)(src) <<\
81836                     6) & 0x00000040U)
81837 #define XTAL__LOCAL_XTAL__VERIFY(src) \
81838                     (!((((u_int32_t)(src)\
81839                     << 6) & ~0x00000040U)))
81840 #define XTAL__LOCAL_XTAL__SET(dst) \
81841                     (dst) = ((dst) &\
81842                     ~0x00000040U) | ((u_int32_t)(1) << 6)
81843 #define XTAL__LOCAL_XTAL__CLR(dst) \
81844                     (dst) = ((dst) &\
81845                     ~0x00000040U) | ((u_int32_t)(0) << 6)
81846
81847 /* macros for field xtal_pwdclkin */
81848 #define XTAL__XTAL_PWDCLKIN__SHIFT                                            7
81849 #define XTAL__XTAL_PWDCLKIN__WIDTH                                            1
81850 #define XTAL__XTAL_PWDCLKIN__MASK                                   0x00000080U
81851 #define XTAL__XTAL_PWDCLKIN__READ(src)  (((u_int32_t)(src) & 0x00000080U) >> 7)
81852 #define XTAL__XTAL_PWDCLKIN__WRITE(src) (((u_int32_t)(src) << 7) & 0x00000080U)
81853 #define XTAL__XTAL_PWDCLKIN__MODIFY(dst, src) \
81854                     (dst) = ((dst) &\
81855                     ~0x00000080U) | (((u_int32_t)(src) <<\
81856                     7) & 0x00000080U)
81857 #define XTAL__XTAL_PWDCLKIN__VERIFY(src) \
81858                     (!((((u_int32_t)(src)\
81859                     << 7) & ~0x00000080U)))
81860 #define XTAL__XTAL_PWDCLKIN__SET(dst) \
81861                     (dst) = ((dst) &\
81862                     ~0x00000080U) | ((u_int32_t)(1) << 7)
81863 #define XTAL__XTAL_PWDCLKIN__CLR(dst) \
81864                     (dst) = ((dst) &\
81865                     ~0x00000080U) | ((u_int32_t)(0) << 7)
81866
81867 /* macros for field xtal_oscon */
81868 #define XTAL__XTAL_OSCON__SHIFT                                               8
81869 #define XTAL__XTAL_OSCON__WIDTH                                               1
81870 #define XTAL__XTAL_OSCON__MASK                                      0x00000100U
81871 #define XTAL__XTAL_OSCON__READ(src)     (((u_int32_t)(src) & 0x00000100U) >> 8)
81872 #define XTAL__XTAL_OSCON__WRITE(src)    (((u_int32_t)(src) << 8) & 0x00000100U)
81873 #define XTAL__XTAL_OSCON__MODIFY(dst, src) \
81874                     (dst) = ((dst) &\
81875                     ~0x00000100U) | (((u_int32_t)(src) <<\
81876                     8) & 0x00000100U)
81877 #define XTAL__XTAL_OSCON__VERIFY(src) \
81878                     (!((((u_int32_t)(src)\
81879                     << 8) & ~0x00000100U)))
81880 #define XTAL__XTAL_OSCON__SET(dst) \
81881                     (dst) = ((dst) &\
81882                     ~0x00000100U) | ((u_int32_t)(1) << 8)
81883 #define XTAL__XTAL_OSCON__CLR(dst) \
81884                     (dst) = ((dst) &\
81885                     ~0x00000100U) | ((u_int32_t)(0) << 8)
81886
81887 /* macros for field xtal_selvreg */
81888 #define XTAL__XTAL_SELVREG__SHIFT                                             9
81889 #define XTAL__XTAL_SELVREG__WIDTH                                             1
81890 #define XTAL__XTAL_SELVREG__MASK                                    0x00000200U
81891 #define XTAL__XTAL_SELVREG__READ(src)   (((u_int32_t)(src) & 0x00000200U) >> 9)
81892 #define XTAL__XTAL_SELVREG__WRITE(src)  (((u_int32_t)(src) << 9) & 0x00000200U)
81893 #define XTAL__XTAL_SELVREG__MODIFY(dst, src) \
81894                     (dst) = ((dst) &\
81895                     ~0x00000200U) | (((u_int32_t)(src) <<\
81896                     9) & 0x00000200U)
81897 #define XTAL__XTAL_SELVREG__VERIFY(src) \
81898                     (!((((u_int32_t)(src)\
81899                     << 9) & ~0x00000200U)))
81900 #define XTAL__XTAL_SELVREG__SET(dst) \
81901                     (dst) = ((dst) &\
81902                     ~0x00000200U) | ((u_int32_t)(1) << 9)
81903 #define XTAL__XTAL_SELVREG__CLR(dst) \
81904                     (dst) = ((dst) &\
81905                     ~0x00000200U) | ((u_int32_t)(0) << 9)
81906
81907 /* macros for field xtal_Lbias2x */
81908 #define XTAL__XTAL_LBIAS2X__SHIFT                                            10
81909 #define XTAL__XTAL_LBIAS2X__WIDTH                                             1
81910 #define XTAL__XTAL_LBIAS2X__MASK                                    0x00000400U
81911 #define XTAL__XTAL_LBIAS2X__READ(src)  (((u_int32_t)(src) & 0x00000400U) >> 10)
81912 #define XTAL__XTAL_LBIAS2X__WRITE(src) (((u_int32_t)(src) << 10) & 0x00000400U)
81913 #define XTAL__XTAL_LBIAS2X__MODIFY(dst, src) \
81914                     (dst) = ((dst) &\
81915                     ~0x00000400U) | (((u_int32_t)(src) <<\
81916                     10) & 0x00000400U)
81917 #define XTAL__XTAL_LBIAS2X__VERIFY(src) \
81918                     (!((((u_int32_t)(src)\
81919                     << 10) & ~0x00000400U)))
81920 #define XTAL__XTAL_LBIAS2X__SET(dst) \
81921                     (dst) = ((dst) &\
81922                     ~0x00000400U) | ((u_int32_t)(1) << 10)
81923 #define XTAL__XTAL_LBIAS2X__CLR(dst) \
81924                     (dst) = ((dst) &\
81925                     ~0x00000400U) | ((u_int32_t)(0) << 10)
81926
81927 /* macros for field xtal_bias2x */
81928 #define XTAL__XTAL_BIAS2X__SHIFT                                             11
81929 #define XTAL__XTAL_BIAS2X__WIDTH                                              1
81930 #define XTAL__XTAL_BIAS2X__MASK                                     0x00000800U
81931 #define XTAL__XTAL_BIAS2X__READ(src)   (((u_int32_t)(src) & 0x00000800U) >> 11)
81932 #define XTAL__XTAL_BIAS2X__WRITE(src)  (((u_int32_t)(src) << 11) & 0x00000800U)
81933 #define XTAL__XTAL_BIAS2X__MODIFY(dst, src) \
81934                     (dst) = ((dst) &\
81935                     ~0x00000800U) | (((u_int32_t)(src) <<\
81936                     11) & 0x00000800U)
81937 #define XTAL__XTAL_BIAS2X__VERIFY(src) \
81938                     (!((((u_int32_t)(src)\
81939                     << 11) & ~0x00000800U)))
81940 #define XTAL__XTAL_BIAS2X__SET(dst) \
81941                     (dst) = ((dst) &\
81942                     ~0x00000800U) | ((u_int32_t)(1) << 11)
81943 #define XTAL__XTAL_BIAS2X__CLR(dst) \
81944                     (dst) = ((dst) &\
81945                     ~0x00000800U) | ((u_int32_t)(0) << 11)
81946
81947 /* macros for field xtal_pwdclkD */
81948 #define XTAL__XTAL_PWDCLKD__SHIFT                                            12
81949 #define XTAL__XTAL_PWDCLKD__WIDTH                                             1
81950 #define XTAL__XTAL_PWDCLKD__MASK                                    0x00001000U
81951 #define XTAL__XTAL_PWDCLKD__READ(src)  (((u_int32_t)(src) & 0x00001000U) >> 12)
81952 #define XTAL__XTAL_PWDCLKD__WRITE(src) (((u_int32_t)(src) << 12) & 0x00001000U)
81953 #define XTAL__XTAL_PWDCLKD__MODIFY(dst, src) \
81954                     (dst) = ((dst) &\
81955                     ~0x00001000U) | (((u_int32_t)(src) <<\
81956                     12) & 0x00001000U)
81957 #define XTAL__XTAL_PWDCLKD__VERIFY(src) \
81958                     (!((((u_int32_t)(src)\
81959                     << 12) & ~0x00001000U)))
81960 #define XTAL__XTAL_PWDCLKD__SET(dst) \
81961                     (dst) = ((dst) &\
81962                     ~0x00001000U) | ((u_int32_t)(1) << 12)
81963 #define XTAL__XTAL_PWDCLKD__CLR(dst) \
81964                     (dst) = ((dst) &\
81965                     ~0x00001000U) | ((u_int32_t)(0) << 12)
81966
81967 /* macros for field xtal_localbias */
81968 #define XTAL__XTAL_LOCALBIAS__SHIFT                                          13
81969 #define XTAL__XTAL_LOCALBIAS__WIDTH                                           1
81970 #define XTAL__XTAL_LOCALBIAS__MASK                                  0x00002000U
81971 #define XTAL__XTAL_LOCALBIAS__READ(src) \
81972                     (((u_int32_t)(src)\
81973                     & 0x00002000U) >> 13)
81974 #define XTAL__XTAL_LOCALBIAS__WRITE(src) \
81975                     (((u_int32_t)(src)\
81976                     << 13) & 0x00002000U)
81977 #define XTAL__XTAL_LOCALBIAS__MODIFY(dst, src) \
81978                     (dst) = ((dst) &\
81979                     ~0x00002000U) | (((u_int32_t)(src) <<\
81980                     13) & 0x00002000U)
81981 #define XTAL__XTAL_LOCALBIAS__VERIFY(src) \
81982                     (!((((u_int32_t)(src)\
81983                     << 13) & ~0x00002000U)))
81984 #define XTAL__XTAL_LOCALBIAS__SET(dst) \
81985                     (dst) = ((dst) &\
81986                     ~0x00002000U) | ((u_int32_t)(1) << 13)
81987 #define XTAL__XTAL_LOCALBIAS__CLR(dst) \
81988                     (dst) = ((dst) &\
81989                     ~0x00002000U) | ((u_int32_t)(0) << 13)
81990
81991 /* macros for field xtal_shortXin */
81992 #define XTAL__XTAL_SHORTXIN__SHIFT                                           14
81993 #define XTAL__XTAL_SHORTXIN__WIDTH                                            1
81994 #define XTAL__XTAL_SHORTXIN__MASK                                   0x00004000U
81995 #define XTAL__XTAL_SHORTXIN__READ(src) (((u_int32_t)(src) & 0x00004000U) >> 14)
81996 #define XTAL__XTAL_SHORTXIN__WRITE(src) \
81997                     (((u_int32_t)(src)\
81998                     << 14) & 0x00004000U)
81999 #define XTAL__XTAL_SHORTXIN__MODIFY(dst, src) \
82000                     (dst) = ((dst) &\
82001                     ~0x00004000U) | (((u_int32_t)(src) <<\
82002                     14) & 0x00004000U)
82003 #define XTAL__XTAL_SHORTXIN__VERIFY(src) \
82004                     (!((((u_int32_t)(src)\
82005                     << 14) & ~0x00004000U)))
82006 #define XTAL__XTAL_SHORTXIN__SET(dst) \
82007                     (dst) = ((dst) &\
82008                     ~0x00004000U) | ((u_int32_t)(1) << 14)
82009 #define XTAL__XTAL_SHORTXIN__CLR(dst) \
82010                     (dst) = ((dst) &\
82011                     ~0x00004000U) | ((u_int32_t)(0) << 14)
82012
82013 /* macros for field xtal_drvstr */
82014 #define XTAL__XTAL_DRVSTR__SHIFT                                             15
82015 #define XTAL__XTAL_DRVSTR__WIDTH                                              2
82016 #define XTAL__XTAL_DRVSTR__MASK                                     0x00018000U
82017 #define XTAL__XTAL_DRVSTR__READ(src)   (((u_int32_t)(src) & 0x00018000U) >> 15)
82018 #define XTAL__XTAL_DRVSTR__WRITE(src)  (((u_int32_t)(src) << 15) & 0x00018000U)
82019 #define XTAL__XTAL_DRVSTR__MODIFY(dst, src) \
82020                     (dst) = ((dst) &\
82021                     ~0x00018000U) | (((u_int32_t)(src) <<\
82022                     15) & 0x00018000U)
82023 #define XTAL__XTAL_DRVSTR__VERIFY(src) \
82024                     (!((((u_int32_t)(src)\
82025                     << 15) & ~0x00018000U)))
82026
82027 /* macros for field xtal_capoutdac */
82028 #define XTAL__XTAL_CAPOUTDAC__SHIFT                                          17
82029 #define XTAL__XTAL_CAPOUTDAC__WIDTH                                           7
82030 #define XTAL__XTAL_CAPOUTDAC__MASK                                  0x00fe0000U
82031 #define XTAL__XTAL_CAPOUTDAC__READ(src) \
82032                     (((u_int32_t)(src)\
82033                     & 0x00fe0000U) >> 17)
82034 #define XTAL__XTAL_CAPOUTDAC__WRITE(src) \
82035                     (((u_int32_t)(src)\
82036                     << 17) & 0x00fe0000U)
82037 #define XTAL__XTAL_CAPOUTDAC__MODIFY(dst, src) \
82038                     (dst) = ((dst) &\
82039                     ~0x00fe0000U) | (((u_int32_t)(src) <<\
82040                     17) & 0x00fe0000U)
82041 #define XTAL__XTAL_CAPOUTDAC__VERIFY(src) \
82042                     (!((((u_int32_t)(src)\
82043                     << 17) & ~0x00fe0000U)))
82044
82045 /* macros for field xtal_capindac */
82046 #define XTAL__XTAL_CAPINDAC__SHIFT                                           24
82047 #define XTAL__XTAL_CAPINDAC__WIDTH                                            7
82048 #define XTAL__XTAL_CAPINDAC__MASK                                   0x7f000000U
82049 #define XTAL__XTAL_CAPINDAC__READ(src) (((u_int32_t)(src) & 0x7f000000U) >> 24)
82050 #define XTAL__XTAL_CAPINDAC__WRITE(src) \
82051                     (((u_int32_t)(src)\
82052                     << 24) & 0x7f000000U)
82053 #define XTAL__XTAL_CAPINDAC__MODIFY(dst, src) \
82054                     (dst) = ((dst) &\
82055                     ~0x7f000000U) | (((u_int32_t)(src) <<\
82056                     24) & 0x7f000000U)
82057 #define XTAL__XTAL_CAPINDAC__VERIFY(src) \
82058                     (!((((u_int32_t)(src)\
82059                     << 24) & ~0x7f000000U)))
82060
82061 /* macros for field tcxodet */
82062 #define XTAL__TCXODET__SHIFT                                                 31
82063 #define XTAL__TCXODET__WIDTH                                                  1
82064 #define XTAL__TCXODET__MASK                                         0x80000000U
82065 #define XTAL__TCXODET__READ(src)       (((u_int32_t)(src) & 0x80000000U) >> 31)
82066 #define XTAL__TCXODET__SET(dst) \
82067                     (dst) = ((dst) &\
82068                     ~0x80000000U) | ((u_int32_t)(1) << 31)
82069 #define XTAL__TCXODET__CLR(dst) \
82070                     (dst) = ((dst) &\
82071                     ~0x80000000U) | ((u_int32_t)(0) << 31)
82072 #define XTAL__TYPE                                                    u_int32_t
82073 #define XTAL__READ                                                  0xffffffffU
82074 #define XTAL__WRITE                                                 0xffffffffU
82075
82076 #endif /* __XTAL_MACRO__ */
82077
82078
82079 /* macros for radio65_reg_block.ch0_XTAL */
82080 #define INST_RADIO65_REG_BLOCK__CH0_XTAL__NUM                                 1
82081
82082 /* macros for BlueprintGlobalNameSpace::rbist_cntrl_type */
82083 #ifndef __RBIST_CNTRL_TYPE_MACRO__
82084 #define __RBIST_CNTRL_TYPE_MACRO__
82085
82086 /* macros for field ate_tonegen_dc_enable */
82087 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_DC_ENABLE__SHIFT                        0
82088 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_DC_ENABLE__WIDTH                        1
82089 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_DC_ENABLE__MASK               0x00000001U
82090 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_DC_ENABLE__READ(src) \
82091                     (u_int32_t)(src)\
82092                     & 0x00000001U
82093 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_DC_ENABLE__WRITE(src) \
82094                     ((u_int32_t)(src)\
82095                     & 0x00000001U)
82096 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_DC_ENABLE__MODIFY(dst, src) \
82097                     (dst) = ((dst) &\
82098                     ~0x00000001U) | ((u_int32_t)(src) &\
82099                     0x00000001U)
82100 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_DC_ENABLE__VERIFY(src) \
82101                     (!(((u_int32_t)(src)\
82102                     & ~0x00000001U)))
82103 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_DC_ENABLE__SET(dst) \
82104                     (dst) = ((dst) &\
82105                     ~0x00000001U) | (u_int32_t)(1)
82106 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_DC_ENABLE__CLR(dst) \
82107                     (dst) = ((dst) &\
82108                     ~0x00000001U) | (u_int32_t)(0)
82109
82110 /* macros for field ate_tonegen_tone0_enable */
82111 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_TONE0_ENABLE__SHIFT                     1
82112 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_TONE0_ENABLE__WIDTH                     1
82113 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_TONE0_ENABLE__MASK            0x00000002U
82114 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_TONE0_ENABLE__READ(src) \
82115                     (((u_int32_t)(src)\
82116                     & 0x00000002U) >> 1)
82117 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_TONE0_ENABLE__WRITE(src) \
82118                     (((u_int32_t)(src)\
82119                     << 1) & 0x00000002U)
82120 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_TONE0_ENABLE__MODIFY(dst, src) \
82121                     (dst) = ((dst) &\
82122                     ~0x00000002U) | (((u_int32_t)(src) <<\
82123                     1) & 0x00000002U)
82124 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_TONE0_ENABLE__VERIFY(src) \
82125                     (!((((u_int32_t)(src)\
82126                     << 1) & ~0x00000002U)))
82127 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_TONE0_ENABLE__SET(dst) \
82128                     (dst) = ((dst) &\
82129                     ~0x00000002U) | ((u_int32_t)(1) << 1)
82130 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_TONE0_ENABLE__CLR(dst) \
82131                     (dst) = ((dst) &\
82132                     ~0x00000002U) | ((u_int32_t)(0) << 1)
82133
82134 /* macros for field ate_tonegen_tone1_enable */
82135 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_TONE1_ENABLE__SHIFT                     2
82136 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_TONE1_ENABLE__WIDTH                     1
82137 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_TONE1_ENABLE__MASK            0x00000004U
82138 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_TONE1_ENABLE__READ(src) \
82139                     (((u_int32_t)(src)\
82140                     & 0x00000004U) >> 2)
82141 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_TONE1_ENABLE__WRITE(src) \
82142                     (((u_int32_t)(src)\
82143                     << 2) & 0x00000004U)
82144 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_TONE1_ENABLE__MODIFY(dst, src) \
82145                     (dst) = ((dst) &\
82146                     ~0x00000004U) | (((u_int32_t)(src) <<\
82147                     2) & 0x00000004U)
82148 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_TONE1_ENABLE__VERIFY(src) \
82149                     (!((((u_int32_t)(src)\
82150                     << 2) & ~0x00000004U)))
82151 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_TONE1_ENABLE__SET(dst) \
82152                     (dst) = ((dst) &\
82153                     ~0x00000004U) | ((u_int32_t)(1) << 2)
82154 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_TONE1_ENABLE__CLR(dst) \
82155                     (dst) = ((dst) &\
82156                     ~0x00000004U) | ((u_int32_t)(0) << 2)
82157
82158 /* macros for field ate_tonegen_lftone0_enable */
82159 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LFTONE0_ENABLE__SHIFT                   3
82160 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LFTONE0_ENABLE__WIDTH                   1
82161 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LFTONE0_ENABLE__MASK          0x00000008U
82162 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LFTONE0_ENABLE__READ(src) \
82163                     (((u_int32_t)(src)\
82164                     & 0x00000008U) >> 3)
82165 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LFTONE0_ENABLE__WRITE(src) \
82166                     (((u_int32_t)(src)\
82167                     << 3) & 0x00000008U)
82168 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LFTONE0_ENABLE__MODIFY(dst, src) \
82169                     (dst) = ((dst) &\
82170                     ~0x00000008U) | (((u_int32_t)(src) <<\
82171                     3) & 0x00000008U)
82172 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LFTONE0_ENABLE__VERIFY(src) \
82173                     (!((((u_int32_t)(src)\
82174                     << 3) & ~0x00000008U)))
82175 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LFTONE0_ENABLE__SET(dst) \
82176                     (dst) = ((dst) &\
82177                     ~0x00000008U) | ((u_int32_t)(1) << 3)
82178 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LFTONE0_ENABLE__CLR(dst) \
82179                     (dst) = ((dst) &\
82180                     ~0x00000008U) | ((u_int32_t)(0) << 3)
82181
82182 /* macros for field ate_tonegen_linramp_enable_i */
82183 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LINRAMP_ENABLE_I__SHIFT                 4
82184 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LINRAMP_ENABLE_I__WIDTH                 1
82185 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LINRAMP_ENABLE_I__MASK        0x00000010U
82186 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LINRAMP_ENABLE_I__READ(src) \
82187                     (((u_int32_t)(src)\
82188                     & 0x00000010U) >> 4)
82189 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LINRAMP_ENABLE_I__WRITE(src) \
82190                     (((u_int32_t)(src)\
82191                     << 4) & 0x00000010U)
82192 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LINRAMP_ENABLE_I__MODIFY(dst, src) \
82193                     (dst) = ((dst) &\
82194                     ~0x00000010U) | (((u_int32_t)(src) <<\
82195                     4) & 0x00000010U)
82196 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LINRAMP_ENABLE_I__VERIFY(src) \
82197                     (!((((u_int32_t)(src)\
82198                     << 4) & ~0x00000010U)))
82199 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LINRAMP_ENABLE_I__SET(dst) \
82200                     (dst) = ((dst) &\
82201                     ~0x00000010U) | ((u_int32_t)(1) << 4)
82202 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LINRAMP_ENABLE_I__CLR(dst) \
82203                     (dst) = ((dst) &\
82204                     ~0x00000010U) | ((u_int32_t)(0) << 4)
82205
82206 /* macros for field ate_tonegen_linramp_enable_q */
82207 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LINRAMP_ENABLE_Q__SHIFT                 5
82208 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LINRAMP_ENABLE_Q__WIDTH                 1
82209 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LINRAMP_ENABLE_Q__MASK        0x00000020U
82210 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LINRAMP_ENABLE_Q__READ(src) \
82211                     (((u_int32_t)(src)\
82212                     & 0x00000020U) >> 5)
82213 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LINRAMP_ENABLE_Q__WRITE(src) \
82214                     (((u_int32_t)(src)\
82215                     << 5) & 0x00000020U)
82216 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LINRAMP_ENABLE_Q__MODIFY(dst, src) \
82217                     (dst) = ((dst) &\
82218                     ~0x00000020U) | (((u_int32_t)(src) <<\
82219                     5) & 0x00000020U)
82220 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LINRAMP_ENABLE_Q__VERIFY(src) \
82221                     (!((((u_int32_t)(src)\
82222                     << 5) & ~0x00000020U)))
82223 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LINRAMP_ENABLE_Q__SET(dst) \
82224                     (dst) = ((dst) &\
82225                     ~0x00000020U) | ((u_int32_t)(1) << 5)
82226 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_LINRAMP_ENABLE_Q__CLR(dst) \
82227                     (dst) = ((dst) &\
82228                     ~0x00000020U) | ((u_int32_t)(0) << 5)
82229
82230 /* macros for field ate_tonegen_prbs_enable_i */
82231 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_PRBS_ENABLE_I__SHIFT                    6
82232 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_PRBS_ENABLE_I__WIDTH                    1
82233 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_PRBS_ENABLE_I__MASK           0x00000040U
82234 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_PRBS_ENABLE_I__READ(src) \
82235                     (((u_int32_t)(src)\
82236                     & 0x00000040U) >> 6)
82237 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_PRBS_ENABLE_I__WRITE(src) \
82238                     (((u_int32_t)(src)\
82239                     << 6) & 0x00000040U)
82240 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_PRBS_ENABLE_I__MODIFY(dst, src) \
82241                     (dst) = ((dst) &\
82242                     ~0x00000040U) | (((u_int32_t)(src) <<\
82243                     6) & 0x00000040U)
82244 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_PRBS_ENABLE_I__VERIFY(src) \
82245                     (!((((u_int32_t)(src)\
82246                     << 6) & ~0x00000040U)))
82247 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_PRBS_ENABLE_I__SET(dst) \
82248                     (dst) = ((dst) &\
82249                     ~0x00000040U) | ((u_int32_t)(1) << 6)
82250 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_PRBS_ENABLE_I__CLR(dst) \
82251                     (dst) = ((dst) &\
82252                     ~0x00000040U) | ((u_int32_t)(0) << 6)
82253
82254 /* macros for field ate_tonegen_prbs_enable_q */
82255 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_PRBS_ENABLE_Q__SHIFT                    7
82256 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_PRBS_ENABLE_Q__WIDTH                    1
82257 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_PRBS_ENABLE_Q__MASK           0x00000080U
82258 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_PRBS_ENABLE_Q__READ(src) \
82259                     (((u_int32_t)(src)\
82260                     & 0x00000080U) >> 7)
82261 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_PRBS_ENABLE_Q__WRITE(src) \
82262                     (((u_int32_t)(src)\
82263                     << 7) & 0x00000080U)
82264 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_PRBS_ENABLE_Q__MODIFY(dst, src) \
82265                     (dst) = ((dst) &\
82266                     ~0x00000080U) | (((u_int32_t)(src) <<\
82267                     7) & 0x00000080U)
82268 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_PRBS_ENABLE_Q__VERIFY(src) \
82269                     (!((((u_int32_t)(src)\
82270                     << 7) & ~0x00000080U)))
82271 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_PRBS_ENABLE_Q__SET(dst) \
82272                     (dst) = ((dst) &\
82273                     ~0x00000080U) | ((u_int32_t)(1) << 7)
82274 #define RBIST_CNTRL_TYPE__ATE_TONEGEN_PRBS_ENABLE_Q__CLR(dst) \
82275                     (dst) = ((dst) &\
82276                     ~0x00000080U) | ((u_int32_t)(0) << 7)
82277
82278 /* macros for field ate_cmac_dc_write_to_cancel */
82279 #define RBIST_CNTRL_TYPE__ATE_CMAC_DC_WRITE_TO_CANCEL__SHIFT                  8
82280 #define RBIST_CNTRL_TYPE__ATE_CMAC_DC_WRITE_TO_CANCEL__WIDTH                  1
82281 #define RBIST_CNTRL_TYPE__ATE_CMAC_DC_WRITE_TO_CANCEL__MASK         0x00000100U
82282 #define RBIST_CNTRL_TYPE__ATE_CMAC_DC_WRITE_TO_CANCEL__READ(src) \
82283                     (((u_int32_t)(src)\
82284                     & 0x00000100U) >> 8)
82285 #define RBIST_CNTRL_TYPE__ATE_CMAC_DC_WRITE_TO_CANCEL__WRITE(src) \
82286                     (((u_int32_t)(src)\
82287                     << 8) & 0x00000100U)
82288 #define RBIST_CNTRL_TYPE__ATE_CMAC_DC_WRITE_TO_CANCEL__MODIFY(dst, src) \
82289                     (dst) = ((dst) &\
82290                     ~0x00000100U) | (((u_int32_t)(src) <<\
82291                     8) & 0x00000100U)
82292 #define RBIST_CNTRL_TYPE__ATE_CMAC_DC_WRITE_TO_CANCEL__VERIFY(src) \
82293                     (!((((u_int32_t)(src)\
82294                     << 8) & ~0x00000100U)))
82295 #define RBIST_CNTRL_TYPE__ATE_CMAC_DC_WRITE_TO_CANCEL__SET(dst) \
82296                     (dst) = ((dst) &\
82297                     ~0x00000100U) | ((u_int32_t)(1) << 8)
82298 #define RBIST_CNTRL_TYPE__ATE_CMAC_DC_WRITE_TO_CANCEL__CLR(dst) \
82299                     (dst) = ((dst) &\
82300                     ~0x00000100U) | ((u_int32_t)(0) << 8)
82301
82302 /* macros for field ate_cmac_dc_enable */
82303 #define RBIST_CNTRL_TYPE__ATE_CMAC_DC_ENABLE__SHIFT                           9
82304 #define RBIST_CNTRL_TYPE__ATE_CMAC_DC_ENABLE__WIDTH                           1
82305 #define RBIST_CNTRL_TYPE__ATE_CMAC_DC_ENABLE__MASK                  0x00000200U
82306 #define RBIST_CNTRL_TYPE__ATE_CMAC_DC_ENABLE__READ(src) \
82307                     (((u_int32_t)(src)\
82308                     & 0x00000200U) >> 9)
82309 #define RBIST_CNTRL_TYPE__ATE_CMAC_DC_ENABLE__WRITE(src) \
82310                     (((u_int32_t)(src)\
82311                     << 9) & 0x00000200U)
82312 #define RBIST_CNTRL_TYPE__ATE_CMAC_DC_ENABLE__MODIFY(dst, src) \
82313                     (dst) = ((dst) &\
82314                     ~0x00000200U) | (((u_int32_t)(src) <<\
82315                     9) & 0x00000200U)
82316 #define RBIST_CNTRL_TYPE__ATE_CMAC_DC_ENABLE__VERIFY(src) \
82317                     (!((((u_int32_t)(src)\
82318                     << 9) & ~0x00000200U)))
82319 #define RBIST_CNTRL_TYPE__ATE_CMAC_DC_ENABLE__SET(dst) \
82320                     (dst) = ((dst) &\
82321                     ~0x00000200U) | ((u_int32_t)(1) << 9)
82322 #define RBIST_CNTRL_TYPE__ATE_CMAC_DC_ENABLE__CLR(dst) \
82323                     (dst) = ((dst) &\
82324                     ~0x00000200U) | ((u_int32_t)(0) << 9)
82325
82326 /* macros for field ate_cmac_corr_enable */
82327 #define RBIST_CNTRL_TYPE__ATE_CMAC_CORR_ENABLE__SHIFT                        10
82328 #define RBIST_CNTRL_TYPE__ATE_CMAC_CORR_ENABLE__WIDTH                         1
82329 #define RBIST_CNTRL_TYPE__ATE_CMAC_CORR_ENABLE__MASK                0x00000400U
82330 #define RBIST_CNTRL_TYPE__ATE_CMAC_CORR_ENABLE__READ(src) \
82331                     (((u_int32_t)(src)\
82332                     & 0x00000400U) >> 10)
82333 #define RBIST_CNTRL_TYPE__ATE_CMAC_CORR_ENABLE__WRITE(src) \
82334                     (((u_int32_t)(src)\
82335                     << 10) & 0x00000400U)
82336 #define RBIST_CNTRL_TYPE__ATE_CMAC_CORR_ENABLE__MODIFY(dst, src) \
82337                     (dst) = ((dst) &\
82338                     ~0x00000400U) | (((u_int32_t)(src) <<\
82339                     10) & 0x00000400U)
82340 #define RBIST_CNTRL_TYPE__ATE_CMAC_CORR_ENABLE__VERIFY(src) \
82341                     (!((((u_int32_t)(src)\
82342                     << 10) & ~0x00000400U)))
82343 #define RBIST_CNTRL_TYPE__ATE_CMAC_CORR_ENABLE__SET(dst) \
82344                     (dst) = ((dst) &\
82345                     ~0x00000400U) | ((u_int32_t)(1) << 10)
82346 #define RBIST_CNTRL_TYPE__ATE_CMAC_CORR_ENABLE__CLR(dst) \
82347                     (dst) = ((dst) &\
82348                     ~0x00000400U) | ((u_int32_t)(0) << 10)
82349
82350 /* macros for field ate_cmac_power_enable */
82351 #define RBIST_CNTRL_TYPE__ATE_CMAC_POWER_ENABLE__SHIFT                       11
82352 #define RBIST_CNTRL_TYPE__ATE_CMAC_POWER_ENABLE__WIDTH                        1
82353 #define RBIST_CNTRL_TYPE__ATE_CMAC_POWER_ENABLE__MASK               0x00000800U
82354 #define RBIST_CNTRL_TYPE__ATE_CMAC_POWER_ENABLE__READ(src) \
82355                     (((u_int32_t)(src)\
82356                     & 0x00000800U) >> 11)
82357 #define RBIST_CNTRL_TYPE__ATE_CMAC_POWER_ENABLE__WRITE(src) \
82358                     (((u_int32_t)(src)\
82359                     << 11) & 0x00000800U)
82360 #define RBIST_CNTRL_TYPE__ATE_CMAC_POWER_ENABLE__MODIFY(dst, src) \
82361                     (dst) = ((dst) &\
82362                     ~0x00000800U) | (((u_int32_t)(src) <<\
82363                     11) & 0x00000800U)
82364 #define RBIST_CNTRL_TYPE__ATE_CMAC_POWER_ENABLE__VERIFY(src) \
82365                     (!((((u_int32_t)(src)\
82366                     << 11) & ~0x00000800U)))
82367 #define RBIST_CNTRL_TYPE__ATE_CMAC_POWER_ENABLE__SET(dst) \
82368                     (dst) = ((dst) &\
82369                     ~0x00000800U) | ((u_int32_t)(1) << 11)
82370 #define RBIST_CNTRL_TYPE__ATE_CMAC_POWER_ENABLE__CLR(dst) \
82371                     (dst) = ((dst) &\
82372                     ~0x00000800U) | ((u_int32_t)(0) << 11)
82373
82374 /* macros for field ate_cmac_iq_enable */
82375 #define RBIST_CNTRL_TYPE__ATE_CMAC_IQ_ENABLE__SHIFT                          12
82376 #define RBIST_CNTRL_TYPE__ATE_CMAC_IQ_ENABLE__WIDTH                           1
82377 #define RBIST_CNTRL_TYPE__ATE_CMAC_IQ_ENABLE__MASK                  0x00001000U
82378 #define RBIST_CNTRL_TYPE__ATE_CMAC_IQ_ENABLE__READ(src) \
82379                     (((u_int32_t)(src)\
82380                     & 0x00001000U) >> 12)
82381 #define RBIST_CNTRL_TYPE__ATE_CMAC_IQ_ENABLE__WRITE(src) \
82382                     (((u_int32_t)(src)\
82383                     << 12) & 0x00001000U)
82384 #define RBIST_CNTRL_TYPE__ATE_CMAC_IQ_ENABLE__MODIFY(dst, src) \
82385                     (dst) = ((dst) &\
82386                     ~0x00001000U) | (((u_int32_t)(src) <<\
82387                     12) & 0x00001000U)
82388 #define RBIST_CNTRL_TYPE__ATE_CMAC_IQ_ENABLE__VERIFY(src) \
82389                     (!((((u_int32_t)(src)\
82390                     << 12) & ~0x00001000U)))
82391 #define RBIST_CNTRL_TYPE__ATE_CMAC_IQ_ENABLE__SET(dst) \
82392                     (dst) = ((dst) &\
82393                     ~0x00001000U) | ((u_int32_t)(1) << 12)
82394 #define RBIST_CNTRL_TYPE__ATE_CMAC_IQ_ENABLE__CLR(dst) \
82395                     (dst) = ((dst) &\
82396                     ~0x00001000U) | ((u_int32_t)(0) << 12)
82397
82398 /* macros for field ate_cmac_i2q2_enable */
82399 #define RBIST_CNTRL_TYPE__ATE_CMAC_I2Q2_ENABLE__SHIFT                        13
82400 #define RBIST_CNTRL_TYPE__ATE_CMAC_I2Q2_ENABLE__WIDTH                         1
82401 #define RBIST_CNTRL_TYPE__ATE_CMAC_I2Q2_ENABLE__MASK                0x00002000U
82402 #define RBIST_CNTRL_TYPE__ATE_CMAC_I2Q2_ENABLE__READ(src) \
82403                     (((u_int32_t)(src)\
82404                     & 0x00002000U) >> 13)
82405 #define RBIST_CNTRL_TYPE__ATE_CMAC_I2Q2_ENABLE__WRITE(src) \
82406                     (((u_int32_t)(src)\
82407                     << 13) & 0x00002000U)
82408 #define RBIST_CNTRL_TYPE__ATE_CMAC_I2Q2_ENABLE__MODIFY(dst, src) \
82409                     (dst) = ((dst) &\
82410                     ~0x00002000U) | (((u_int32_t)(src) <<\
82411                     13) & 0x00002000U)
82412 #define RBIST_CNTRL_TYPE__ATE_CMAC_I2Q2_ENABLE__VERIFY(src) \
82413                     (!((((u_int32_t)(src)\
82414                     << 13) & ~0x00002000U)))
82415 #define RBIST_CNTRL_TYPE__ATE_CMAC_I2Q2_ENABLE__SET(dst) \
82416                     (dst) = ((dst) &\
82417                     ~0x00002000U) | ((u_int32_t)(1) << 13)
82418 #define RBIST_CNTRL_TYPE__ATE_CMAC_I2Q2_ENABLE__CLR(dst) \
82419                     (dst) = ((dst) &\
82420                     ~0x00002000U) | ((u_int32_t)(0) << 13)
82421
82422 /* macros for field ate_cmac_power_hpf_enable */
82423 #define RBIST_CNTRL_TYPE__ATE_CMAC_POWER_HPF_ENABLE__SHIFT                   14
82424 #define RBIST_CNTRL_TYPE__ATE_CMAC_POWER_HPF_ENABLE__WIDTH                    1
82425 #define RBIST_CNTRL_TYPE__ATE_CMAC_POWER_HPF_ENABLE__MASK           0x00004000U
82426 #define RBIST_CNTRL_TYPE__ATE_CMAC_POWER_HPF_ENABLE__READ(src) \
82427                     (((u_int32_t)(src)\
82428                     & 0x00004000U) >> 14)
82429 #define RBIST_CNTRL_TYPE__ATE_CMAC_POWER_HPF_ENABLE__WRITE(src) \
82430                     (((u_int32_t)(src)\
82431                     << 14) & 0x00004000U)
82432 #define RBIST_CNTRL_TYPE__ATE_CMAC_POWER_HPF_ENABLE__MODIFY(dst, src) \
82433                     (dst) = ((dst) &\
82434                     ~0x00004000U) | (((u_int32_t)(src) <<\
82435                     14) & 0x00004000U)
82436 #define RBIST_CNTRL_TYPE__ATE_CMAC_POWER_HPF_ENABLE__VERIFY(src) \
82437                     (!((((u_int32_t)(src)\
82438                     << 14) & ~0x00004000U)))
82439 #define RBIST_CNTRL_TYPE__ATE_CMAC_POWER_HPF_ENABLE__SET(dst) \
82440                     (dst) = ((dst) &\
82441                     ~0x00004000U) | ((u_int32_t)(1) << 14)
82442 #define RBIST_CNTRL_TYPE__ATE_CMAC_POWER_HPF_ENABLE__CLR(dst) \
82443                     (dst) = ((dst) &\
82444                     ~0x00004000U) | ((u_int32_t)(0) << 14)
82445
82446 /* macros for field ate_rxdac_calibrate */
82447 #define RBIST_CNTRL_TYPE__ATE_RXDAC_CALIBRATE__SHIFT                         15
82448 #define RBIST_CNTRL_TYPE__ATE_RXDAC_CALIBRATE__WIDTH                          1
82449 #define RBIST_CNTRL_TYPE__ATE_RXDAC_CALIBRATE__MASK                 0x00008000U
82450 #define RBIST_CNTRL_TYPE__ATE_RXDAC_CALIBRATE__READ(src) \
82451                     (((u_int32_t)(src)\
82452                     & 0x00008000U) >> 15)
82453 #define RBIST_CNTRL_TYPE__ATE_RXDAC_CALIBRATE__WRITE(src) \
82454                     (((u_int32_t)(src)\
82455                     << 15) & 0x00008000U)
82456 #define RBIST_CNTRL_TYPE__ATE_RXDAC_CALIBRATE__MODIFY(dst, src) \
82457                     (dst) = ((dst) &\
82458                     ~0x00008000U) | (((u_int32_t)(src) <<\
82459                     15) & 0x00008000U)
82460 #define RBIST_CNTRL_TYPE__ATE_RXDAC_CALIBRATE__VERIFY(src) \
82461                     (!((((u_int32_t)(src)\
82462                     << 15) & ~0x00008000U)))
82463 #define RBIST_CNTRL_TYPE__ATE_RXDAC_CALIBRATE__SET(dst) \
82464                     (dst) = ((dst) &\
82465                     ~0x00008000U) | ((u_int32_t)(1) << 15)
82466 #define RBIST_CNTRL_TYPE__ATE_RXDAC_CALIBRATE__CLR(dst) \
82467                     (dst) = ((dst) &\
82468                     ~0x00008000U) | ((u_int32_t)(0) << 15)
82469
82470 /* macros for field ate_rbist_enable */
82471 #define RBIST_CNTRL_TYPE__ATE_RBIST_ENABLE__SHIFT                            16
82472 #define RBIST_CNTRL_TYPE__ATE_RBIST_ENABLE__WIDTH                             1
82473 #define RBIST_CNTRL_TYPE__ATE_RBIST_ENABLE__MASK                    0x00010000U
82474 #define RBIST_CNTRL_TYPE__ATE_RBIST_ENABLE__READ(src) \
82475                     (((u_int32_t)(src)\
82476                     & 0x00010000U) >> 16)
82477 #define RBIST_CNTRL_TYPE__ATE_RBIST_ENABLE__WRITE(src) \
82478                     (((u_int32_t)(src)\
82479                     << 16) & 0x00010000U)
82480 #define RBIST_CNTRL_TYPE__ATE_RBIST_ENABLE__MODIFY(dst, src) \
82481                     (dst) = ((dst) &\
82482                     ~0x00010000U) | (((u_int32_t)(src) <<\
82483                     16) & 0x00010000U)
82484 #define RBIST_CNTRL_TYPE__ATE_RBIST_ENABLE__VERIFY(src) \
82485                     (!((((u_int32_t)(src)\
82486                     << 16) & ~0x00010000U)))
82487 #define RBIST_CNTRL_TYPE__ATE_RBIST_ENABLE__SET(dst) \
82488                     (dst) = ((dst) &\
82489                     ~0x00010000U) | ((u_int32_t)(1) << 16)
82490 #define RBIST_CNTRL_TYPE__ATE_RBIST_ENABLE__CLR(dst) \
82491                     (dst) = ((dst) &\
82492                     ~0x00010000U) | ((u_int32_t)(0) << 16)
82493 #define RBIST_CNTRL_TYPE__TYPE                                        u_int32_t
82494 #define RBIST_CNTRL_TYPE__READ                                      0x0001ffffU
82495 #define RBIST_CNTRL_TYPE__WRITE                                     0x0001ffffU
82496
82497 #endif /* __RBIST_CNTRL_TYPE_MACRO__ */
82498
82499
82500 /* macros for radio65_reg_block.ch0_rbist_cntrl */
82501 #define INST_RADIO65_REG_BLOCK__CH0_RBIST_CNTRL__NUM                          1
82502
82503 /* macros for BlueprintGlobalNameSpace::tx_dc_offset_type */
82504 #ifndef __TX_DC_OFFSET_TYPE_MACRO__
82505 #define __TX_DC_OFFSET_TYPE_MACRO__
82506
82507 /* macros for field ate_tonegen_dc_i */
82508 #define TX_DC_OFFSET_TYPE__ATE_TONEGEN_DC_I__SHIFT                            0
82509 #define TX_DC_OFFSET_TYPE__ATE_TONEGEN_DC_I__WIDTH                           11
82510 #define TX_DC_OFFSET_TYPE__ATE_TONEGEN_DC_I__MASK                   0x000007ffU
82511 #define TX_DC_OFFSET_TYPE__ATE_TONEGEN_DC_I__READ(src) \
82512                     (u_int32_t)(src)\
82513                     & 0x000007ffU
82514 #define TX_DC_OFFSET_TYPE__ATE_TONEGEN_DC_I__WRITE(src) \
82515                     ((u_int32_t)(src)\
82516                     & 0x000007ffU)
82517 #define TX_DC_OFFSET_TYPE__ATE_TONEGEN_DC_I__MODIFY(dst, src) \
82518                     (dst) = ((dst) &\
82519                     ~0x000007ffU) | ((u_int32_t)(src) &\
82520                     0x000007ffU)
82521 #define TX_DC_OFFSET_TYPE__ATE_TONEGEN_DC_I__VERIFY(src) \
82522                     (!(((u_int32_t)(src)\
82523                     & ~0x000007ffU)))
82524
82525 /* macros for field ate_tonegen_dc_q */
82526 #define TX_DC_OFFSET_TYPE__ATE_TONEGEN_DC_Q__SHIFT                           16
82527 #define TX_DC_OFFSET_TYPE__ATE_TONEGEN_DC_Q__WIDTH                           11
82528 #define TX_DC_OFFSET_TYPE__ATE_TONEGEN_DC_Q__MASK                   0x07ff0000U
82529 #define TX_DC_OFFSET_TYPE__ATE_TONEGEN_DC_Q__READ(src) \
82530                     (((u_int32_t)(src)\
82531                     & 0x07ff0000U) >> 16)
82532 #define TX_DC_OFFSET_TYPE__ATE_TONEGEN_DC_Q__WRITE(src) \
82533                     (((u_int32_t)(src)\
82534                     << 16) & 0x07ff0000U)
82535 #define TX_DC_OFFSET_TYPE__ATE_TONEGEN_DC_Q__MODIFY(dst, src) \
82536                     (dst) = ((dst) &\
82537                     ~0x07ff0000U) | (((u_int32_t)(src) <<\
82538                     16) & 0x07ff0000U)
82539 #define TX_DC_OFFSET_TYPE__ATE_TONEGEN_DC_Q__VERIFY(src) \
82540                     (!((((u_int32_t)(src)\
82541                     << 16) & ~0x07ff0000U)))
82542 #define TX_DC_OFFSET_TYPE__TYPE                                       u_int32_t
82543 #define TX_DC_OFFSET_TYPE__READ                                     0x07ff07ffU
82544 #define TX_DC_OFFSET_TYPE__WRITE                                    0x07ff07ffU
82545
82546 #endif /* __TX_DC_OFFSET_TYPE_MACRO__ */
82547
82548
82549 /* macros for radio65_reg_block.ch0_tx_dc_offset */
82550 #define INST_RADIO65_REG_BLOCK__CH0_TX_DC_OFFSET__NUM                         1
82551
82552 /* macros for BlueprintGlobalNameSpace::tx_tonegen_type */
82553 #ifndef __TX_TONEGEN_TYPE_MACRO__
82554 #define __TX_TONEGEN_TYPE_MACRO__
82555
82556 /* macros for field ate_tonegen_tone_freq */
82557 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_FREQ__SHIFT                         0
82558 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_FREQ__WIDTH                         7
82559 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_FREQ__MASK                0x0000007fU
82560 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_FREQ__READ(src) \
82561                     (u_int32_t)(src)\
82562                     & 0x0000007fU
82563 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_FREQ__WRITE(src) \
82564                     ((u_int32_t)(src)\
82565                     & 0x0000007fU)
82566 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_FREQ__MODIFY(dst, src) \
82567                     (dst) = ((dst) &\
82568                     ~0x0000007fU) | ((u_int32_t)(src) &\
82569                     0x0000007fU)
82570 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_FREQ__VERIFY(src) \
82571                     (!(((u_int32_t)(src)\
82572                     & ~0x0000007fU)))
82573
82574 /* macros for field ate_tonegen_tone_A_exp */
82575 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_A_EXP__SHIFT                        8
82576 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_A_EXP__WIDTH                        4
82577 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_A_EXP__MASK               0x00000f00U
82578 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_A_EXP__READ(src) \
82579                     (((u_int32_t)(src)\
82580                     & 0x00000f00U) >> 8)
82581 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_A_EXP__WRITE(src) \
82582                     (((u_int32_t)(src)\
82583                     << 8) & 0x00000f00U)
82584 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_A_EXP__MODIFY(dst, src) \
82585                     (dst) = ((dst) &\
82586                     ~0x00000f00U) | (((u_int32_t)(src) <<\
82587                     8) & 0x00000f00U)
82588 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_A_EXP__VERIFY(src) \
82589                     (!((((u_int32_t)(src)\
82590                     << 8) & ~0x00000f00U)))
82591
82592 /* macros for field ate_tonegen_tone_A_man */
82593 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_A_MAN__SHIFT                       16
82594 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_A_MAN__WIDTH                        8
82595 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_A_MAN__MASK               0x00ff0000U
82596 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_A_MAN__READ(src) \
82597                     (((u_int32_t)(src)\
82598                     & 0x00ff0000U) >> 16)
82599 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_A_MAN__WRITE(src) \
82600                     (((u_int32_t)(src)\
82601                     << 16) & 0x00ff0000U)
82602 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_A_MAN__MODIFY(dst, src) \
82603                     (dst) = ((dst) &\
82604                     ~0x00ff0000U) | (((u_int32_t)(src) <<\
82605                     16) & 0x00ff0000U)
82606 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_A_MAN__VERIFY(src) \
82607                     (!((((u_int32_t)(src)\
82608                     << 16) & ~0x00ff0000U)))
82609
82610 /* macros for field ate_tonegen_tone_tau_k */
82611 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_TAU_K__SHIFT                       24
82612 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_TAU_K__WIDTH                        7
82613 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_TAU_K__MASK               0x7f000000U
82614 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_TAU_K__READ(src) \
82615                     (((u_int32_t)(src)\
82616                     & 0x7f000000U) >> 24)
82617 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_TAU_K__WRITE(src) \
82618                     (((u_int32_t)(src)\
82619                     << 24) & 0x7f000000U)
82620 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_TAU_K__MODIFY(dst, src) \
82621                     (dst) = ((dst) &\
82622                     ~0x7f000000U) | (((u_int32_t)(src) <<\
82623                     24) & 0x7f000000U)
82624 #define TX_TONEGEN_TYPE__ATE_TONEGEN_TONE_TAU_K__VERIFY(src) \
82625                     (!((((u_int32_t)(src)\
82626                     << 24) & ~0x7f000000U)))
82627 #define TX_TONEGEN_TYPE__TYPE                                         u_int32_t
82628 #define TX_TONEGEN_TYPE__READ                                       0x7fff0f7fU
82629 #define TX_TONEGEN_TYPE__WRITE                                      0x7fff0f7fU
82630
82631 #endif /* __TX_TONEGEN_TYPE_MACRO__ */
82632
82633
82634 /* macros for radio65_reg_block.ch0_tx_tonegen0 */
82635 #define INST_RADIO65_REG_BLOCK__CH0_TX_TONEGEN0__NUM                          1
82636
82637 /* macros for radio65_reg_block.ch0_tx_tonegen1 */
82638 #define INST_RADIO65_REG_BLOCK__CH0_TX_TONEGEN1__NUM                          1
82639
82640 /* macros for radio65_reg_block.ch0_tx_lftonegen0 */
82641 #define INST_RADIO65_REG_BLOCK__CH0_TX_LFTONEGEN0__NUM                        1
82642
82643 /* macros for BlueprintGlobalNameSpace::tx_linear_ramp_type */
82644 #ifndef __TX_LINEAR_RAMP_TYPE_MACRO__
82645 #define __TX_LINEAR_RAMP_TYPE_MACRO__
82646
82647 /* macros for field ate_tonegen_linramp_init */
82648 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_INIT__SHIFT                  0
82649 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_INIT__WIDTH                 11
82650 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_INIT__MASK         0x000007ffU
82651 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_INIT__READ(src) \
82652                     (u_int32_t)(src)\
82653                     & 0x000007ffU
82654 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_INIT__WRITE(src) \
82655                     ((u_int32_t)(src)\
82656                     & 0x000007ffU)
82657 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_INIT__MODIFY(dst, src) \
82658                     (dst) = ((dst) &\
82659                     ~0x000007ffU) | ((u_int32_t)(src) &\
82660                     0x000007ffU)
82661 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_INIT__VERIFY(src) \
82662                     (!(((u_int32_t)(src)\
82663                     & ~0x000007ffU)))
82664
82665 /* macros for field ate_tonegen_linramp_dwell */
82666 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_DWELL__SHIFT                12
82667 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_DWELL__WIDTH                10
82668 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_DWELL__MASK        0x003ff000U
82669 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_DWELL__READ(src) \
82670                     (((u_int32_t)(src)\
82671                     & 0x003ff000U) >> 12)
82672 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_DWELL__WRITE(src) \
82673                     (((u_int32_t)(src)\
82674                     << 12) & 0x003ff000U)
82675 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_DWELL__MODIFY(dst, src) \
82676                     (dst) = ((dst) &\
82677                     ~0x003ff000U) | (((u_int32_t)(src) <<\
82678                     12) & 0x003ff000U)
82679 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_DWELL__VERIFY(src) \
82680                     (!((((u_int32_t)(src)\
82681                     << 12) & ~0x003ff000U)))
82682
82683 /* macros for field ate_tonegen_linramp_step */
82684 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_STEP__SHIFT                 24
82685 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_STEP__WIDTH                  6
82686 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_STEP__MASK         0x3f000000U
82687 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_STEP__READ(src) \
82688                     (((u_int32_t)(src)\
82689                     & 0x3f000000U) >> 24)
82690 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_STEP__WRITE(src) \
82691                     (((u_int32_t)(src)\
82692                     << 24) & 0x3f000000U)
82693 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_STEP__MODIFY(dst, src) \
82694                     (dst) = ((dst) &\
82695                     ~0x3f000000U) | (((u_int32_t)(src) <<\
82696                     24) & 0x3f000000U)
82697 #define TX_LINEAR_RAMP_TYPE__ATE_TONEGEN_LINRAMP_STEP__VERIFY(src) \
82698                     (!((((u_int32_t)(src)\
82699                     << 24) & ~0x3f000000U)))
82700 #define TX_LINEAR_RAMP_TYPE__TYPE                                     u_int32_t
82701 #define TX_LINEAR_RAMP_TYPE__READ                                   0x3f3ff7ffU
82702 #define TX_LINEAR_RAMP_TYPE__WRITE                                  0x3f3ff7ffU
82703
82704 #endif /* __TX_LINEAR_RAMP_TYPE_MACRO__ */
82705
82706
82707 /* macros for radio65_reg_block.ch0_tx_linear_ramp_i */
82708 #define INST_RADIO65_REG_BLOCK__CH0_TX_LINEAR_RAMP_I__NUM                     1
82709
82710 /* macros for radio65_reg_block.ch0_tx_linear_ramp_q */
82711 #define INST_RADIO65_REG_BLOCK__CH0_TX_LINEAR_RAMP_Q__NUM                     1
82712
82713 /* macros for BlueprintGlobalNameSpace::tx_prbs_mag_type */
82714 #ifndef __TX_PRBS_MAG_TYPE_MACRO__
82715 #define __TX_PRBS_MAG_TYPE_MACRO__
82716
82717 /* macros for field ate_tonegen_prbs_magnitude_i */
82718 #define TX_PRBS_MAG_TYPE__ATE_TONEGEN_PRBS_MAGNITUDE_I__SHIFT                 0
82719 #define TX_PRBS_MAG_TYPE__ATE_TONEGEN_PRBS_MAGNITUDE_I__WIDTH                10
82720 #define TX_PRBS_MAG_TYPE__ATE_TONEGEN_PRBS_MAGNITUDE_I__MASK        0x000003ffU
82721 #define TX_PRBS_MAG_TYPE__ATE_TONEGEN_PRBS_MAGNITUDE_I__READ(src) \
82722                     (u_int32_t)(src)\
82723                     & 0x000003ffU
82724 #define TX_PRBS_MAG_TYPE__ATE_TONEGEN_PRBS_MAGNITUDE_I__WRITE(src) \
82725                     ((u_int32_t)(src)\
82726                     & 0x000003ffU)
82727 #define TX_PRBS_MAG_TYPE__ATE_TONEGEN_PRBS_MAGNITUDE_I__MODIFY(dst, src) \
82728                     (dst) = ((dst) &\
82729                     ~0x000003ffU) | ((u_int32_t)(src) &\
82730                     0x000003ffU)
82731 #define TX_PRBS_MAG_TYPE__ATE_TONEGEN_PRBS_MAGNITUDE_I__VERIFY(src) \
82732                     (!(((u_int32_t)(src)\
82733                     & ~0x000003ffU)))
82734
82735 /* macros for field ate_tonegen_prbs_magnitude_q */
82736 #define TX_PRBS_MAG_TYPE__ATE_TONEGEN_PRBS_MAGNITUDE_Q__SHIFT                16
82737 #define TX_PRBS_MAG_TYPE__ATE_TONEGEN_PRBS_MAGNITUDE_Q__WIDTH                10
82738 #define TX_PRBS_MAG_TYPE__ATE_TONEGEN_PRBS_MAGNITUDE_Q__MASK        0x03ff0000U
82739 #define TX_PRBS_MAG_TYPE__ATE_TONEGEN_PRBS_MAGNITUDE_Q__READ(src) \
82740                     (((u_int32_t)(src)\
82741                     & 0x03ff0000U) >> 16)
82742 #define TX_PRBS_MAG_TYPE__ATE_TONEGEN_PRBS_MAGNITUDE_Q__WRITE(src) \
82743                     (((u_int32_t)(src)\
82744                     << 16) & 0x03ff0000U)
82745 #define TX_PRBS_MAG_TYPE__ATE_TONEGEN_PRBS_MAGNITUDE_Q__MODIFY(dst, src) \
82746                     (dst) = ((dst) &\
82747                     ~0x03ff0000U) | (((u_int32_t)(src) <<\
82748                     16) & 0x03ff0000U)
82749 #define TX_PRBS_MAG_TYPE__ATE_TONEGEN_PRBS_MAGNITUDE_Q__VERIFY(src) \
82750                     (!((((u_int32_t)(src)\
82751                     << 16) & ~0x03ff0000U)))
82752 #define TX_PRBS_MAG_TYPE__TYPE                                        u_int32_t
82753 #define TX_PRBS_MAG_TYPE__READ                                      0x03ff03ffU
82754 #define TX_PRBS_MAG_TYPE__WRITE                                     0x03ff03ffU
82755
82756 #endif /* __TX_PRBS_MAG_TYPE_MACRO__ */
82757
82758
82759 /* macros for radio65_reg_block.ch0_tx_prbs_mag */
82760 #define INST_RADIO65_REG_BLOCK__CH0_TX_PRBS_MAG__NUM                          1
82761
82762 /* macros for BlueprintGlobalNameSpace::tx_prbs_seed_type */
82763 #ifndef __TX_PRBS_SEED_TYPE_MACRO__
82764 #define __TX_PRBS_SEED_TYPE_MACRO__
82765
82766 /* macros for field ate_tonegen_prbs_seed */
82767 #define TX_PRBS_SEED_TYPE__ATE_TONEGEN_PRBS_SEED__SHIFT                       0
82768 #define TX_PRBS_SEED_TYPE__ATE_TONEGEN_PRBS_SEED__WIDTH                      31
82769 #define TX_PRBS_SEED_TYPE__ATE_TONEGEN_PRBS_SEED__MASK              0x7fffffffU
82770 #define TX_PRBS_SEED_TYPE__ATE_TONEGEN_PRBS_SEED__READ(src) \
82771                     (u_int32_t)(src)\
82772                     & 0x7fffffffU
82773 #define TX_PRBS_SEED_TYPE__ATE_TONEGEN_PRBS_SEED__WRITE(src) \
82774                     ((u_int32_t)(src)\
82775                     & 0x7fffffffU)
82776 #define TX_PRBS_SEED_TYPE__ATE_TONEGEN_PRBS_SEED__MODIFY(dst, src) \
82777                     (dst) = ((dst) &\
82778                     ~0x7fffffffU) | ((u_int32_t)(src) &\
82779                     0x7fffffffU)
82780 #define TX_PRBS_SEED_TYPE__ATE_TONEGEN_PRBS_SEED__VERIFY(src) \
82781                     (!(((u_int32_t)(src)\
82782                     & ~0x7fffffffU)))
82783 #define TX_PRBS_SEED_TYPE__TYPE                                       u_int32_t
82784 #define TX_PRBS_SEED_TYPE__READ                                     0x7fffffffU
82785 #define TX_PRBS_SEED_TYPE__WRITE                                    0x7fffffffU
82786
82787 #endif /* __TX_PRBS_SEED_TYPE_MACRO__ */
82788
82789
82790 /* macros for radio65_reg_block.ch0_tx_prbs_seed_i */
82791 #define INST_RADIO65_REG_BLOCK__CH0_TX_PRBS_SEED_I__NUM                       1
82792
82793 /* macros for radio65_reg_block.ch0_tx_prbs_seed_q */
82794 #define INST_RADIO65_REG_BLOCK__CH0_TX_PRBS_SEED_Q__NUM                       1
82795
82796 /* macros for BlueprintGlobalNameSpace::cmac_dc_cancel_type */
82797 #ifndef __CMAC_DC_CANCEL_TYPE_MACRO__
82798 #define __CMAC_DC_CANCEL_TYPE_MACRO__
82799
82800 /* macros for field ate_cmac_dc_cancel_i */
82801 #define CMAC_DC_CANCEL_TYPE__ATE_CMAC_DC_CANCEL_I__SHIFT                      0
82802 #define CMAC_DC_CANCEL_TYPE__ATE_CMAC_DC_CANCEL_I__WIDTH                     10
82803 #define CMAC_DC_CANCEL_TYPE__ATE_CMAC_DC_CANCEL_I__MASK             0x000003ffU
82804 #define CMAC_DC_CANCEL_TYPE__ATE_CMAC_DC_CANCEL_I__READ(src) \
82805                     (u_int32_t)(src)\
82806                     & 0x000003ffU
82807 #define CMAC_DC_CANCEL_TYPE__ATE_CMAC_DC_CANCEL_I__WRITE(src) \
82808                     ((u_int32_t)(src)\
82809                     & 0x000003ffU)
82810 #define CMAC_DC_CANCEL_TYPE__ATE_CMAC_DC_CANCEL_I__MODIFY(dst, src) \
82811                     (dst) = ((dst) &\
82812                     ~0x000003ffU) | ((u_int32_t)(src) &\
82813                     0x000003ffU)
82814 #define CMAC_DC_CANCEL_TYPE__ATE_CMAC_DC_CANCEL_I__VERIFY(src) \
82815                     (!(((u_int32_t)(src)\
82816                     & ~0x000003ffU)))
82817
82818 /* macros for field ate_cmac_dc_cancel_q */
82819 #define CMAC_DC_CANCEL_TYPE__ATE_CMAC_DC_CANCEL_Q__SHIFT                     16
82820 #define CMAC_DC_CANCEL_TYPE__ATE_CMAC_DC_CANCEL_Q__WIDTH                     10
82821 #define CMAC_DC_CANCEL_TYPE__ATE_CMAC_DC_CANCEL_Q__MASK             0x03ff0000U
82822 #define CMAC_DC_CANCEL_TYPE__ATE_CMAC_DC_CANCEL_Q__READ(src) \
82823                     (((u_int32_t)(src)\
82824                     & 0x03ff0000U) >> 16)
82825 #define CMAC_DC_CANCEL_TYPE__ATE_CMAC_DC_CANCEL_Q__WRITE(src) \
82826                     (((u_int32_t)(src)\
82827                     << 16) & 0x03ff0000U)
82828 #define CMAC_DC_CANCEL_TYPE__ATE_CMAC_DC_CANCEL_Q__MODIFY(dst, src) \
82829                     (dst) = ((dst) &\
82830                     ~0x03ff0000U) | (((u_int32_t)(src) <<\
82831                     16) & 0x03ff0000U)
82832 #define CMAC_DC_CANCEL_TYPE__ATE_CMAC_DC_CANCEL_Q__VERIFY(src) \
82833                     (!((((u_int32_t)(src)\
82834                     << 16) & ~0x03ff0000U)))
82835 #define CMAC_DC_CANCEL_TYPE__TYPE                                     u_int32_t
82836 #define CMAC_DC_CANCEL_TYPE__READ                                   0x03ff03ffU
82837 #define CMAC_DC_CANCEL_TYPE__WRITE                                  0x03ff03ffU
82838
82839 #endif /* __CMAC_DC_CANCEL_TYPE_MACRO__ */
82840
82841
82842 /* macros for radio65_reg_block.ch0_cmac_dc_cancel */
82843 #define INST_RADIO65_REG_BLOCK__CH0_CMAC_DC_CANCEL__NUM                       1
82844
82845 /* macros for BlueprintGlobalNameSpace::cmac_dc_offset_type */
82846 #ifndef __CMAC_DC_OFFSET_TYPE_MACRO__
82847 #define __CMAC_DC_OFFSET_TYPE_MACRO__
82848
82849 /* macros for field ate_cmac_dc_cycles */
82850 #define CMAC_DC_OFFSET_TYPE__ATE_CMAC_DC_CYCLES__SHIFT                        0
82851 #define CMAC_DC_OFFSET_TYPE__ATE_CMAC_DC_CYCLES__WIDTH                        4
82852 #define CMAC_DC_OFFSET_TYPE__ATE_CMAC_DC_CYCLES__MASK               0x0000000fU
82853 #define CMAC_DC_OFFSET_TYPE__ATE_CMAC_DC_CYCLES__READ(src) \
82854                     (u_int32_t)(src)\
82855                     & 0x0000000fU
82856 #define CMAC_DC_OFFSET_TYPE__ATE_CMAC_DC_CYCLES__WRITE(src) \
82857                     ((u_int32_t)(src)\
82858                     & 0x0000000fU)
82859 #define CMAC_DC_OFFSET_TYPE__ATE_CMAC_DC_CYCLES__MODIFY(dst, src) \
82860                     (dst) = ((dst) &\
82861                     ~0x0000000fU) | ((u_int32_t)(src) &\
82862                     0x0000000fU)
82863 #define CMAC_DC_OFFSET_TYPE__ATE_CMAC_DC_CYCLES__VERIFY(src) \
82864                     (!(((u_int32_t)(src)\
82865                     & ~0x0000000fU)))
82866 #define CMAC_DC_OFFSET_TYPE__TYPE                                     u_int32_t
82867 #define CMAC_DC_OFFSET_TYPE__READ                                   0x0000000fU
82868 #define CMAC_DC_OFFSET_TYPE__WRITE                                  0x0000000fU
82869
82870 #endif /* __CMAC_DC_OFFSET_TYPE_MACRO__ */
82871
82872
82873 /* macros for radio65_reg_block.ch0_cmac_dc_offset */
82874 #define INST_RADIO65_REG_BLOCK__CH0_CMAC_DC_OFFSET__NUM                       1
82875
82876 /* macros for BlueprintGlobalNameSpace::cmac_corr_type */
82877 #ifndef __CMAC_CORR_TYPE_MACRO__
82878 #define __CMAC_CORR_TYPE_MACRO__
82879
82880 /* macros for field ate_cmac_corr_cycles */
82881 #define CMAC_CORR_TYPE__ATE_CMAC_CORR_CYCLES__SHIFT                           0
82882 #define CMAC_CORR_TYPE__ATE_CMAC_CORR_CYCLES__WIDTH                           5
82883 #define CMAC_CORR_TYPE__ATE_CMAC_CORR_CYCLES__MASK                  0x0000001fU
82884 #define CMAC_CORR_TYPE__ATE_CMAC_CORR_CYCLES__READ(src) \
82885                     (u_int32_t)(src)\
82886                     & 0x0000001fU
82887 #define CMAC_CORR_TYPE__ATE_CMAC_CORR_CYCLES__WRITE(src) \
82888                     ((u_int32_t)(src)\
82889                     & 0x0000001fU)
82890 #define CMAC_CORR_TYPE__ATE_CMAC_CORR_CYCLES__MODIFY(dst, src) \
82891                     (dst) = ((dst) &\
82892                     ~0x0000001fU) | ((u_int32_t)(src) &\
82893                     0x0000001fU)
82894 #define CMAC_CORR_TYPE__ATE_CMAC_CORR_CYCLES__VERIFY(src) \
82895                     (!(((u_int32_t)(src)\
82896                     & ~0x0000001fU)))
82897
82898 /* macros for field ate_cmac_corr_freq */
82899 #define CMAC_CORR_TYPE__ATE_CMAC_CORR_FREQ__SHIFT                             8
82900 #define CMAC_CORR_TYPE__ATE_CMAC_CORR_FREQ__WIDTH                             6
82901 #define CMAC_CORR_TYPE__ATE_CMAC_CORR_FREQ__MASK                    0x00003f00U
82902 #define CMAC_CORR_TYPE__ATE_CMAC_CORR_FREQ__READ(src) \
82903                     (((u_int32_t)(src)\
82904                     & 0x00003f00U) >> 8)
82905 #define CMAC_CORR_TYPE__ATE_CMAC_CORR_FREQ__WRITE(src) \
82906                     (((u_int32_t)(src)\
82907                     << 8) & 0x00003f00U)
82908 #define CMAC_CORR_TYPE__ATE_CMAC_CORR_FREQ__MODIFY(dst, src) \
82909                     (dst) = ((dst) &\
82910                     ~0x00003f00U) | (((u_int32_t)(src) <<\
82911                     8) & 0x00003f00U)
82912 #define CMAC_CORR_TYPE__ATE_CMAC_CORR_FREQ__VERIFY(src) \
82913                     (!((((u_int32_t)(src)\
82914                     << 8) & ~0x00003f00U)))
82915 #define CMAC_CORR_TYPE__TYPE                                          u_int32_t
82916 #define CMAC_CORR_TYPE__READ                                        0x00003f1fU
82917 #define CMAC_CORR_TYPE__WRITE                                       0x00003f1fU
82918
82919 #endif /* __CMAC_CORR_TYPE_MACRO__ */
82920
82921
82922 /* macros for radio65_reg_block.ch0_cmac_corr */
82923 #define INST_RADIO65_REG_BLOCK__CH0_CMAC_CORR__NUM                            1
82924
82925 /* macros for BlueprintGlobalNameSpace::cmac_power_type */
82926 #ifndef __CMAC_POWER_TYPE_MACRO__
82927 #define __CMAC_POWER_TYPE_MACRO__
82928
82929 /* macros for field ate_cmac_power_cycles */
82930 #define CMAC_POWER_TYPE__ATE_CMAC_POWER_CYCLES__SHIFT                         0
82931 #define CMAC_POWER_TYPE__ATE_CMAC_POWER_CYCLES__WIDTH                         4
82932 #define CMAC_POWER_TYPE__ATE_CMAC_POWER_CYCLES__MASK                0x0000000fU
82933 #define CMAC_POWER_TYPE__ATE_CMAC_POWER_CYCLES__READ(src) \
82934                     (u_int32_t)(src)\
82935                     & 0x0000000fU
82936 #define CMAC_POWER_TYPE__ATE_CMAC_POWER_CYCLES__WRITE(src) \
82937                     ((u_int32_t)(src)\
82938                     & 0x0000000fU)
82939 #define CMAC_POWER_TYPE__ATE_CMAC_POWER_CYCLES__MODIFY(dst, src) \
82940                     (dst) = ((dst) &\
82941                     ~0x0000000fU) | ((u_int32_t)(src) &\
82942                     0x0000000fU)
82943 #define CMAC_POWER_TYPE__ATE_CMAC_POWER_CYCLES__VERIFY(src) \
82944                     (!(((u_int32_t)(src)\
82945                     & ~0x0000000fU)))
82946 #define CMAC_POWER_TYPE__TYPE                                         u_int32_t
82947 #define CMAC_POWER_TYPE__READ                                       0x0000000fU
82948 #define CMAC_POWER_TYPE__WRITE                                      0x0000000fU
82949
82950 #endif /* __CMAC_POWER_TYPE_MACRO__ */
82951
82952
82953 /* macros for radio65_reg_block.ch0_cmac_power */
82954 #define INST_RADIO65_REG_BLOCK__CH0_CMAC_POWER__NUM                           1
82955
82956 /* macros for BlueprintGlobalNameSpace::cmac_cross_corr_type */
82957 #ifndef __CMAC_CROSS_CORR_TYPE_MACRO__
82958 #define __CMAC_CROSS_CORR_TYPE_MACRO__
82959
82960 /* macros for field ate_cmac_iq_cycles */
82961 #define CMAC_CROSS_CORR_TYPE__ATE_CMAC_IQ_CYCLES__SHIFT                       0
82962 #define CMAC_CROSS_CORR_TYPE__ATE_CMAC_IQ_CYCLES__WIDTH                       4
82963 #define CMAC_CROSS_CORR_TYPE__ATE_CMAC_IQ_CYCLES__MASK              0x0000000fU
82964 #define CMAC_CROSS_CORR_TYPE__ATE_CMAC_IQ_CYCLES__READ(src) \
82965                     (u_int32_t)(src)\
82966                     & 0x0000000fU
82967 #define CMAC_CROSS_CORR_TYPE__ATE_CMAC_IQ_CYCLES__WRITE(src) \
82968                     ((u_int32_t)(src)\
82969                     & 0x0000000fU)
82970 #define CMAC_CROSS_CORR_TYPE__ATE_CMAC_IQ_CYCLES__MODIFY(dst, src) \
82971                     (dst) = ((dst) &\
82972                     ~0x0000000fU) | ((u_int32_t)(src) &\
82973                     0x0000000fU)
82974 #define CMAC_CROSS_CORR_TYPE__ATE_CMAC_IQ_CYCLES__VERIFY(src) \
82975                     (!(((u_int32_t)(src)\
82976                     & ~0x0000000fU)))
82977 #define CMAC_CROSS_CORR_TYPE__TYPE                                    u_int32_t
82978 #define CMAC_CROSS_CORR_TYPE__READ                                  0x0000000fU
82979 #define CMAC_CROSS_CORR_TYPE__WRITE                                 0x0000000fU
82980
82981 #endif /* __CMAC_CROSS_CORR_TYPE_MACRO__ */
82982
82983
82984 /* macros for radio65_reg_block.ch0_cmac_cross_corr */
82985 #define INST_RADIO65_REG_BLOCK__CH0_CMAC_CROSS_CORR__NUM                      1
82986
82987 /* macros for BlueprintGlobalNameSpace::cmac_i2q2_type */
82988 #ifndef __CMAC_I2Q2_TYPE_MACRO__
82989 #define __CMAC_I2Q2_TYPE_MACRO__
82990
82991 /* macros for field ate_cmac_i2q2_cycles */
82992 #define CMAC_I2Q2_TYPE__ATE_CMAC_I2Q2_CYCLES__SHIFT                           0
82993 #define CMAC_I2Q2_TYPE__ATE_CMAC_I2Q2_CYCLES__WIDTH                           4
82994 #define CMAC_I2Q2_TYPE__ATE_CMAC_I2Q2_CYCLES__MASK                  0x0000000fU
82995 #define CMAC_I2Q2_TYPE__ATE_CMAC_I2Q2_CYCLES__READ(src) \
82996                     (u_int32_t)(src)\
82997                     & 0x0000000fU
82998 #define CMAC_I2Q2_TYPE__ATE_CMAC_I2Q2_CYCLES__WRITE(src) \
82999                     ((u_int32_t)(src)\
83000                     & 0x0000000fU)
83001 #define CMAC_I2Q2_TYPE__ATE_CMAC_I2Q2_CYCLES__MODIFY(dst, src) \
83002                     (dst) = ((dst) &\
83003                     ~0x0000000fU) | ((u_int32_t)(src) &\
83004                     0x0000000fU)
83005 #define CMAC_I2Q2_TYPE__ATE_CMAC_I2Q2_CYCLES__VERIFY(src) \
83006                     (!(((u_int32_t)(src)\
83007                     & ~0x0000000fU)))
83008 #define CMAC_I2Q2_TYPE__TYPE                                          u_int32_t
83009 #define CMAC_I2Q2_TYPE__READ                                        0x0000000fU
83010 #define CMAC_I2Q2_TYPE__WRITE                                       0x0000000fU
83011
83012 #endif /* __CMAC_I2Q2_TYPE_MACRO__ */
83013
83014
83015 /* macros for radio65_reg_block.ch0_cmac_i2q2 */
83016 #define INST_RADIO65_REG_BLOCK__CH0_CMAC_I2Q2__NUM                            1
83017
83018 /* macros for BlueprintGlobalNameSpace::cmac_power_hpf_type */
83019 #ifndef __CMAC_POWER_HPF_TYPE_MACRO__
83020 #define __CMAC_POWER_HPF_TYPE_MACRO__
83021
83022 /* macros for field ate_cmac_power_hpf_cycles */
83023 #define CMAC_POWER_HPF_TYPE__ATE_CMAC_POWER_HPF_CYCLES__SHIFT                 0
83024 #define CMAC_POWER_HPF_TYPE__ATE_CMAC_POWER_HPF_CYCLES__WIDTH                 4
83025 #define CMAC_POWER_HPF_TYPE__ATE_CMAC_POWER_HPF_CYCLES__MASK        0x0000000fU
83026 #define CMAC_POWER_HPF_TYPE__ATE_CMAC_POWER_HPF_CYCLES__READ(src) \
83027                     (u_int32_t)(src)\
83028                     & 0x0000000fU
83029 #define CMAC_POWER_HPF_TYPE__ATE_CMAC_POWER_HPF_CYCLES__WRITE(src) \
83030                     ((u_int32_t)(src)\
83031                     & 0x0000000fU)
83032 #define CMAC_POWER_HPF_TYPE__ATE_CMAC_POWER_HPF_CYCLES__MODIFY(dst, src) \
83033                     (dst) = ((dst) &\
83034                     ~0x0000000fU) | ((u_int32_t)(src) &\
83035                     0x0000000fU)
83036 #define CMAC_POWER_HPF_TYPE__ATE_CMAC_POWER_HPF_CYCLES__VERIFY(src) \
83037                     (!(((u_int32_t)(src)\
83038                     & ~0x0000000fU)))
83039
83040 /* macros for field ate_cmac_power_hpf_wait */
83041 #define CMAC_POWER_HPF_TYPE__ATE_CMAC_POWER_HPF_WAIT__SHIFT                   4
83042 #define CMAC_POWER_HPF_TYPE__ATE_CMAC_POWER_HPF_WAIT__WIDTH                   4
83043 #define CMAC_POWER_HPF_TYPE__ATE_CMAC_POWER_HPF_WAIT__MASK          0x000000f0U
83044 #define CMAC_POWER_HPF_TYPE__ATE_CMAC_POWER_HPF_WAIT__READ(src) \
83045                     (((u_int32_t)(src)\
83046                     & 0x000000f0U) >> 4)
83047 #define CMAC_POWER_HPF_TYPE__ATE_CMAC_POWER_HPF_WAIT__WRITE(src) \
83048                     (((u_int32_t)(src)\
83049                     << 4) & 0x000000f0U)
83050 #define CMAC_POWER_HPF_TYPE__ATE_CMAC_POWER_HPF_WAIT__MODIFY(dst, src) \
83051                     (dst) = ((dst) &\
83052                     ~0x000000f0U) | (((u_int32_t)(src) <<\
83053                     4) & 0x000000f0U)
83054 #define CMAC_POWER_HPF_TYPE__ATE_CMAC_POWER_HPF_WAIT__VERIFY(src) \
83055                     (!((((u_int32_t)(src)\
83056                     << 4) & ~0x000000f0U)))
83057 #define CMAC_POWER_HPF_TYPE__TYPE                                     u_int32_t
83058 #define CMAC_POWER_HPF_TYPE__READ                                   0x000000ffU
83059 #define CMAC_POWER_HPF_TYPE__WRITE                                  0x000000ffU
83060
83061 #endif /* __CMAC_POWER_HPF_TYPE_MACRO__ */
83062
83063
83064 /* macros for radio65_reg_block.ch0_cmac_power_hpf */
83065 #define INST_RADIO65_REG_BLOCK__CH0_CMAC_POWER_HPF__NUM                       1
83066
83067 /* macros for BlueprintGlobalNameSpace::rxdac_set1_type */
83068 #ifndef __RXDAC_SET1_TYPE_MACRO__
83069 #define __RXDAC_SET1_TYPE_MACRO__
83070
83071 /* macros for field ate_rxdac_mux */
83072 #define RXDAC_SET1_TYPE__ATE_RXDAC_MUX__SHIFT                                 0
83073 #define RXDAC_SET1_TYPE__ATE_RXDAC_MUX__WIDTH                                 2
83074 #define RXDAC_SET1_TYPE__ATE_RXDAC_MUX__MASK                        0x00000003U
83075 #define RXDAC_SET1_TYPE__ATE_RXDAC_MUX__READ(src) \
83076                     (u_int32_t)(src)\
83077                     & 0x00000003U
83078 #define RXDAC_SET1_TYPE__ATE_RXDAC_MUX__WRITE(src) \
83079                     ((u_int32_t)(src)\
83080                     & 0x00000003U)
83081 #define RXDAC_SET1_TYPE__ATE_RXDAC_MUX__MODIFY(dst, src) \
83082                     (dst) = ((dst) &\
83083                     ~0x00000003U) | ((u_int32_t)(src) &\
83084                     0x00000003U)
83085 #define RXDAC_SET1_TYPE__ATE_RXDAC_MUX__VERIFY(src) \
83086                     (!(((u_int32_t)(src)\
83087                     & ~0x00000003U)))
83088
83089 /* macros for field ate_rxdac_hi_gain */
83090 #define RXDAC_SET1_TYPE__ATE_RXDAC_HI_GAIN__SHIFT                             4
83091 #define RXDAC_SET1_TYPE__ATE_RXDAC_HI_GAIN__WIDTH                             1
83092 #define RXDAC_SET1_TYPE__ATE_RXDAC_HI_GAIN__MASK                    0x00000010U
83093 #define RXDAC_SET1_TYPE__ATE_RXDAC_HI_GAIN__READ(src) \
83094                     (((u_int32_t)(src)\
83095                     & 0x00000010U) >> 4)
83096 #define RXDAC_SET1_TYPE__ATE_RXDAC_HI_GAIN__WRITE(src) \
83097                     (((u_int32_t)(src)\
83098                     << 4) & 0x00000010U)
83099 #define RXDAC_SET1_TYPE__ATE_RXDAC_HI_GAIN__MODIFY(dst, src) \
83100                     (dst) = ((dst) &\
83101                     ~0x00000010U) | (((u_int32_t)(src) <<\
83102                     4) & 0x00000010U)
83103 #define RXDAC_SET1_TYPE__ATE_RXDAC_HI_GAIN__VERIFY(src) \
83104                     (!((((u_int32_t)(src)\
83105                     << 4) & ~0x00000010U)))
83106 #define RXDAC_SET1_TYPE__ATE_RXDAC_HI_GAIN__SET(dst) \
83107                     (dst) = ((dst) &\
83108                     ~0x00000010U) | ((u_int32_t)(1) << 4)
83109 #define RXDAC_SET1_TYPE__ATE_RXDAC_HI_GAIN__CLR(dst) \
83110                     (dst) = ((dst) &\
83111                     ~0x00000010U) | ((u_int32_t)(0) << 4)
83112
83113 /* macros for field ate_rxdac_cal_wait */
83114 #define RXDAC_SET1_TYPE__ATE_RXDAC_CAL_WAIT__SHIFT                            8
83115 #define RXDAC_SET1_TYPE__ATE_RXDAC_CAL_WAIT__WIDTH                            6
83116 #define RXDAC_SET1_TYPE__ATE_RXDAC_CAL_WAIT__MASK                   0x00003f00U
83117 #define RXDAC_SET1_TYPE__ATE_RXDAC_CAL_WAIT__READ(src) \
83118                     (((u_int32_t)(src)\
83119                     & 0x00003f00U) >> 8)
83120 #define RXDAC_SET1_TYPE__ATE_RXDAC_CAL_WAIT__WRITE(src) \
83121                     (((u_int32_t)(src)\
83122                     << 8) & 0x00003f00U)
83123 #define RXDAC_SET1_TYPE__ATE_RXDAC_CAL_WAIT__MODIFY(dst, src) \
83124                     (dst) = ((dst) &\
83125                     ~0x00003f00U) | (((u_int32_t)(src) <<\
83126                     8) & 0x00003f00U)
83127 #define RXDAC_SET1_TYPE__ATE_RXDAC_CAL_WAIT__VERIFY(src) \
83128                     (!((((u_int32_t)(src)\
83129                     << 8) & ~0x00003f00U)))
83130
83131 /* macros for field ate_rxdac_cal_measure_time */
83132 #define RXDAC_SET1_TYPE__ATE_RXDAC_CAL_MEASURE_TIME__SHIFT                   16
83133 #define RXDAC_SET1_TYPE__ATE_RXDAC_CAL_MEASURE_TIME__WIDTH                    4
83134 #define RXDAC_SET1_TYPE__ATE_RXDAC_CAL_MEASURE_TIME__MASK           0x000f0000U
83135 #define RXDAC_SET1_TYPE__ATE_RXDAC_CAL_MEASURE_TIME__READ(src) \
83136                     (((u_int32_t)(src)\
83137                     & 0x000f0000U) >> 16)
83138 #define RXDAC_SET1_TYPE__ATE_RXDAC_CAL_MEASURE_TIME__WRITE(src) \
83139                     (((u_int32_t)(src)\
83140                     << 16) & 0x000f0000U)
83141 #define RXDAC_SET1_TYPE__ATE_RXDAC_CAL_MEASURE_TIME__MODIFY(dst, src) \
83142                     (dst) = ((dst) &\
83143                     ~0x000f0000U) | (((u_int32_t)(src) <<\
83144                     16) & 0x000f0000U)
83145 #define RXDAC_SET1_TYPE__ATE_RXDAC_CAL_MEASURE_TIME__VERIFY(src) \
83146                     (!((((u_int32_t)(src)\
83147                     << 16) & ~0x000f0000U)))
83148 #define RXDAC_SET1_TYPE__TYPE                                         u_int32_t
83149 #define RXDAC_SET1_TYPE__READ                                       0x000f3f13U
83150 #define RXDAC_SET1_TYPE__WRITE                                      0x000f3f13U
83151
83152 #endif /* __RXDAC_SET1_TYPE_MACRO__ */
83153
83154
83155 /* macros for radio65_reg_block.ch0_rxdac_set1 */
83156 #define INST_RADIO65_REG_BLOCK__CH0_RXDAC_SET1__NUM                           1
83157
83158 /* macros for BlueprintGlobalNameSpace::rxdac_set2_type */
83159 #ifndef __RXDAC_SET2_TYPE_MACRO__
83160 #define __RXDAC_SET2_TYPE_MACRO__
83161
83162 /* macros for field ate_rxdac_i_hi */
83163 #define RXDAC_SET2_TYPE__ATE_RXDAC_I_HI__SHIFT                                0
83164 #define RXDAC_SET2_TYPE__ATE_RXDAC_I_HI__WIDTH                                5
83165 #define RXDAC_SET2_TYPE__ATE_RXDAC_I_HI__MASK                       0x0000001fU
83166 #define RXDAC_SET2_TYPE__ATE_RXDAC_I_HI__READ(src) \
83167                     (u_int32_t)(src)\
83168                     & 0x0000001fU
83169 #define RXDAC_SET2_TYPE__ATE_RXDAC_I_HI__WRITE(src) \
83170                     ((u_int32_t)(src)\
83171                     & 0x0000001fU)
83172 #define RXDAC_SET2_TYPE__ATE_RXDAC_I_HI__MODIFY(dst, src) \
83173                     (dst) = ((dst) &\
83174                     ~0x0000001fU) | ((u_int32_t)(src) &\
83175                     0x0000001fU)
83176 #define RXDAC_SET2_TYPE__ATE_RXDAC_I_HI__VERIFY(src) \
83177                     (!(((u_int32_t)(src)\
83178                     & ~0x0000001fU)))
83179
83180 /* macros for field ate_rxdac_q_hi */
83181 #define RXDAC_SET2_TYPE__ATE_RXDAC_Q_HI__SHIFT                                8
83182 #define RXDAC_SET2_TYPE__ATE_RXDAC_Q_HI__WIDTH                                5
83183 #define RXDAC_SET2_TYPE__ATE_RXDAC_Q_HI__MASK                       0x00001f00U
83184 #define RXDAC_SET2_TYPE__ATE_RXDAC_Q_HI__READ(src) \
83185                     (((u_int32_t)(src)\
83186                     & 0x00001f00U) >> 8)
83187 #define RXDAC_SET2_TYPE__ATE_RXDAC_Q_HI__WRITE(src) \
83188                     (((u_int32_t)(src)\
83189                     << 8) & 0x00001f00U)
83190 #define RXDAC_SET2_TYPE__ATE_RXDAC_Q_HI__MODIFY(dst, src) \
83191                     (dst) = ((dst) &\
83192                     ~0x00001f00U) | (((u_int32_t)(src) <<\
83193                     8) & 0x00001f00U)
83194 #define RXDAC_SET2_TYPE__ATE_RXDAC_Q_HI__VERIFY(src) \
83195                     (!((((u_int32_t)(src)\
83196                     << 8) & ~0x00001f00U)))
83197
83198 /* macros for field ate_rxdac_i_low */
83199 #define RXDAC_SET2_TYPE__ATE_RXDAC_I_LOW__SHIFT                              16
83200 #define RXDAC_SET2_TYPE__ATE_RXDAC_I_LOW__WIDTH                               5
83201 #define RXDAC_SET2_TYPE__ATE_RXDAC_I_LOW__MASK                      0x001f0000U
83202 #define RXDAC_SET2_TYPE__ATE_RXDAC_I_LOW__READ(src) \
83203                     (((u_int32_t)(src)\
83204                     & 0x001f0000U) >> 16)
83205 #define RXDAC_SET2_TYPE__ATE_RXDAC_I_LOW__WRITE(src) \
83206                     (((u_int32_t)(src)\
83207                     << 16) & 0x001f0000U)
83208 #define RXDAC_SET2_TYPE__ATE_RXDAC_I_LOW__MODIFY(dst, src) \
83209                     (dst) = ((dst) &\
83210                     ~0x001f0000U) | (((u_int32_t)(src) <<\
83211                     16) & 0x001f0000U)
83212 #define RXDAC_SET2_TYPE__ATE_RXDAC_I_LOW__VERIFY(src) \
83213                     (!((((u_int32_t)(src)\
83214                     << 16) & ~0x001f0000U)))
83215
83216 /* macros for field ate_rxdac_q_low */
83217 #define RXDAC_SET2_TYPE__ATE_RXDAC_Q_LOW__SHIFT                              24
83218 #define RXDAC_SET2_TYPE__ATE_RXDAC_Q_LOW__WIDTH                               5
83219 #define RXDAC_SET2_TYPE__ATE_RXDAC_Q_LOW__MASK                      0x1f000000U
83220 #define RXDAC_SET2_TYPE__ATE_RXDAC_Q_LOW__READ(src) \
83221                     (((u_int32_t)(src)\
83222                     & 0x1f000000U) >> 24)
83223 #define RXDAC_SET2_TYPE__ATE_RXDAC_Q_LOW__WRITE(src) \
83224                     (((u_int32_t)(src)\
83225                     << 24) & 0x1f000000U)
83226 #define RXDAC_SET2_TYPE__ATE_RXDAC_Q_LOW__MODIFY(dst, src) \
83227                     (dst) = ((dst) &\
83228                     ~0x1f000000U) | (((u_int32_t)(src) <<\
83229                     24) & 0x1f000000U)
83230 #define RXDAC_SET2_TYPE__ATE_RXDAC_Q_LOW__VERIFY(src) \
83231                     (!((((u_int32_t)(src)\
83232                     << 24) & ~0x1f000000U)))
83233 #define RXDAC_SET2_TYPE__TYPE                                         u_int32_t
83234 #define RXDAC_SET2_TYPE__READ                                       0x1f1f1f1fU
83235 #define RXDAC_SET2_TYPE__WRITE                                      0x1f1f1f1fU
83236
83237 #endif /* __RXDAC_SET2_TYPE_MACRO__ */
83238
83239
83240 /* macros for radio65_reg_block.ch0_rxdac_set2 */
83241 #define INST_RADIO65_REG_BLOCK__CH0_RXDAC_SET2__NUM                           1
83242
83243 /* macros for BlueprintGlobalNameSpace::rxdac_long_shift_type */
83244 #ifndef __RXDAC_LONG_SHIFT_TYPE_MACRO__
83245 #define __RXDAC_LONG_SHIFT_TYPE_MACRO__
83246
83247 /* macros for field ate_rxdac_i_static */
83248 #define RXDAC_LONG_SHIFT_TYPE__ATE_RXDAC_I_STATIC__SHIFT                      0
83249 #define RXDAC_LONG_SHIFT_TYPE__ATE_RXDAC_I_STATIC__WIDTH                      5
83250 #define RXDAC_LONG_SHIFT_TYPE__ATE_RXDAC_I_STATIC__MASK             0x0000001fU
83251 #define RXDAC_LONG_SHIFT_TYPE__ATE_RXDAC_I_STATIC__READ(src) \
83252                     (u_int32_t)(src)\
83253                     & 0x0000001fU
83254 #define RXDAC_LONG_SHIFT_TYPE__ATE_RXDAC_I_STATIC__WRITE(src) \
83255                     ((u_int32_t)(src)\
83256                     & 0x0000001fU)
83257 #define RXDAC_LONG_SHIFT_TYPE__ATE_RXDAC_I_STATIC__MODIFY(dst, src) \
83258                     (dst) = ((dst) &\
83259                     ~0x0000001fU) | ((u_int32_t)(src) &\
83260                     0x0000001fU)
83261 #define RXDAC_LONG_SHIFT_TYPE__ATE_RXDAC_I_STATIC__VERIFY(src) \
83262                     (!(((u_int32_t)(src)\
83263                     & ~0x0000001fU)))
83264
83265 /* macros for field ate_rxdac_q_static */
83266 #define RXDAC_LONG_SHIFT_TYPE__ATE_RXDAC_Q_STATIC__SHIFT                      8
83267 #define RXDAC_LONG_SHIFT_TYPE__ATE_RXDAC_Q_STATIC__WIDTH                      5
83268 #define RXDAC_LONG_SHIFT_TYPE__ATE_RXDAC_Q_STATIC__MASK             0x00001f00U
83269 #define RXDAC_LONG_SHIFT_TYPE__ATE_RXDAC_Q_STATIC__READ(src) \
83270                     (((u_int32_t)(src)\
83271                     & 0x00001f00U) >> 8)
83272 #define RXDAC_LONG_SHIFT_TYPE__ATE_RXDAC_Q_STATIC__WRITE(src) \
83273                     (((u_int32_t)(src)\
83274                     << 8) & 0x00001f00U)
83275 #define RXDAC_LONG_SHIFT_TYPE__ATE_RXDAC_Q_STATIC__MODIFY(dst, src) \
83276                     (dst) = ((dst) &\
83277                     ~0x00001f00U) | (((u_int32_t)(src) <<\
83278                     8) & 0x00001f00U)
83279 #define RXDAC_LONG_SHIFT_TYPE__ATE_RXDAC_Q_STATIC__VERIFY(src) \
83280                     (!((((u_int32_t)(src)\
83281                     << 8) & ~0x00001f00U)))
83282 #define RXDAC_LONG_SHIFT_TYPE__TYPE                                   u_int32_t
83283 #define RXDAC_LONG_SHIFT_TYPE__READ                                 0x00001f1fU
83284 #define RXDAC_LONG_SHIFT_TYPE__WRITE                                0x00001f1fU
83285
83286 #endif /* __RXDAC_LONG_SHIFT_TYPE_MACRO__ */
83287
83288
83289 /* macros for radio65_reg_block.ch0_rxdac_long_shift */
83290 #define INST_RADIO65_REG_BLOCK__CH0_RXDAC_LONG_SHIFT__NUM                     1
83291
83292 /* macros for BlueprintGlobalNameSpace::cmac_results_type */
83293 #ifndef __CMAC_RESULTS_TYPE_MACRO__
83294 #define __CMAC_RESULTS_TYPE_MACRO__
83295
83296 /* macros for field ate_cmac_results */
83297 #define CMAC_RESULTS_TYPE__ATE_CMAC_RESULTS__SHIFT                            0
83298 #define CMAC_RESULTS_TYPE__ATE_CMAC_RESULTS__WIDTH                           32
83299 #define CMAC_RESULTS_TYPE__ATE_CMAC_RESULTS__MASK                   0xffffffffU
83300 #define CMAC_RESULTS_TYPE__ATE_CMAC_RESULTS__READ(src) \
83301                     (u_int32_t)(src)\
83302                     & 0xffffffffU
83303 #define CMAC_RESULTS_TYPE__ATE_CMAC_RESULTS__WRITE(src) \
83304                     ((u_int32_t)(src)\
83305                     & 0xffffffffU)
83306 #define CMAC_RESULTS_TYPE__ATE_CMAC_RESULTS__MODIFY(dst, src) \
83307                     (dst) = ((dst) &\
83308                     ~0xffffffffU) | ((u_int32_t)(src) &\
83309                     0xffffffffU)
83310 #define CMAC_RESULTS_TYPE__ATE_CMAC_RESULTS__VERIFY(src) \
83311                     (!(((u_int32_t)(src)\
83312                     & ~0xffffffffU)))
83313 #define CMAC_RESULTS_TYPE__TYPE                                       u_int32_t
83314 #define CMAC_RESULTS_TYPE__READ                                     0xffffffffU
83315 #define CMAC_RESULTS_TYPE__WRITE                                    0xffffffffU
83316
83317 #endif /* __CMAC_RESULTS_TYPE_MACRO__ */
83318
83319
83320 /* macros for radio65_reg_block.ch0_cmac_results_i */
83321 #define INST_RADIO65_REG_BLOCK__CH0_CMAC_RESULTS_I__NUM                       1
83322
83323 /* macros for radio65_reg_block.ch0_cmac_results_q */
83324 #define INST_RADIO65_REG_BLOCK__CH0_CMAC_RESULTS_Q__NUM                       1
83325
83326 /* macros for radio65_reg_block.ch1_RXRF_BIAS1 */
83327 #define INST_RADIO65_REG_BLOCK__CH1_RXRF_BIAS1__NUM                           1
83328
83329 /* macros for radio65_reg_block.ch1_RXRF_BIAS2 */
83330 #define INST_RADIO65_REG_BLOCK__CH1_RXRF_BIAS2__NUM                           1
83331
83332 /* macros for radio65_reg_block.ch1_RXRF_GAINSTAGES */
83333 #define INST_RADIO65_REG_BLOCK__CH1_RXRF_GAINSTAGES__NUM                      1
83334
83335 /* macros for radio65_reg_block.ch1_RXRF_AGC */
83336 #define INST_RADIO65_REG_BLOCK__CH1_RXRF_AGC__NUM                             1
83337
83338 /* macros for radio65_reg_block.ch1_TXRF1 */
83339 #define INST_RADIO65_REG_BLOCK__CH1_TXRF1__NUM                                1
83340
83341 /* macros for radio65_reg_block.ch1_TXRF2 */
83342 #define INST_RADIO65_REG_BLOCK__CH1_TXRF2__NUM                                1
83343
83344 /* macros for radio65_reg_block.ch1_TXRF3 */
83345 #define INST_RADIO65_REG_BLOCK__CH1_TXRF3__NUM                                1
83346
83347 /* macros for radio65_reg_block.ch1_TXRF4 */
83348 #define INST_RADIO65_REG_BLOCK__CH1_TXRF4__NUM                                1
83349
83350 /* macros for radio65_reg_block.ch1_TXRF5 */
83351 #define INST_RADIO65_REG_BLOCK__CH1_TXRF5__NUM                                1
83352
83353 /* macros for radio65_reg_block.ch1_TXRF6 */
83354 #define INST_RADIO65_REG_BLOCK__CH1_TXRF6__NUM                                1
83355
83356 /* macros for radio65_reg_block.ch1_TXRF7 */
83357 #define INST_RADIO65_REG_BLOCK__CH1_TXRF7__NUM                                1
83358
83359 /* macros for radio65_reg_block.ch1_TXRF8 */
83360 #define INST_RADIO65_REG_BLOCK__CH1_TXRF8__NUM                                1
83361
83362 /* macros for radio65_reg_block.ch1_TXRF9 */
83363 #define INST_RADIO65_REG_BLOCK__CH1_TXRF9__NUM                                1
83364
83365 /* macros for radio65_reg_block.ch1_TXRF10 */
83366 #define INST_RADIO65_REG_BLOCK__CH1_TXRF10__NUM                               1
83367
83368 /* macros for radio65_reg_block.ch1_TXRF11 */
83369 #define INST_RADIO65_REG_BLOCK__CH1_TXRF11__NUM                               1
83370
83371 /* macros for radio65_reg_block.ch1_TXRF12 */
83372 #define INST_RADIO65_REG_BLOCK__CH1_TXRF12__NUM                               1
83373
83374 /* macros for radio65_reg_block.ch1_RXTX1 */
83375 #define INST_RADIO65_REG_BLOCK__CH1_RXTX1__NUM                                1
83376
83377 /* macros for radio65_reg_block.ch1_RXTX2 */
83378 #define INST_RADIO65_REG_BLOCK__CH1_RXTX2__NUM                                1
83379
83380 /* macros for radio65_reg_block.ch1_RXTX3 */
83381 #define INST_RADIO65_REG_BLOCK__CH1_RXTX3__NUM                                1
83382
83383 /* macros for radio65_reg_block.ch1_RXTX4 */
83384 #define INST_RADIO65_REG_BLOCK__CH1_RXTX4__NUM                                1
83385
83386 /* macros for radio65_reg_block.ch1_BB1 */
83387 #define INST_RADIO65_REG_BLOCK__CH1_BB1__NUM                                  1
83388
83389 /* macros for radio65_reg_block.ch1_BB2 */
83390 #define INST_RADIO65_REG_BLOCK__CH1_BB2__NUM                                  1
83391
83392 /* macros for radio65_reg_block.ch1_BB3 */
83393 #define INST_RADIO65_REG_BLOCK__CH1_BB3__NUM                                  1
83394
83395 /* macros for radio65_reg_block.ch1_rbist_cntrl */
83396 #define INST_RADIO65_REG_BLOCK__CH1_RBIST_CNTRL__NUM                          1
83397
83398 /* macros for radio65_reg_block.ch1_tx_dc_offset */
83399 #define INST_RADIO65_REG_BLOCK__CH1_TX_DC_OFFSET__NUM                         1
83400
83401 /* macros for radio65_reg_block.ch1_tx_tonegen0 */
83402 #define INST_RADIO65_REG_BLOCK__CH1_TX_TONEGEN0__NUM                          1
83403
83404 /* macros for radio65_reg_block.ch1_tx_tonegen1 */
83405 #define INST_RADIO65_REG_BLOCK__CH1_TX_TONEGEN1__NUM                          1
83406
83407 /* macros for radio65_reg_block.ch1_tx_lftonegen0 */
83408 #define INST_RADIO65_REG_BLOCK__CH1_TX_LFTONEGEN0__NUM                        1
83409
83410 /* macros for radio65_reg_block.ch1_tx_linear_ramp_i */
83411 #define INST_RADIO65_REG_BLOCK__CH1_TX_LINEAR_RAMP_I__NUM                     1
83412
83413 /* macros for radio65_reg_block.ch1_tx_linear_ramp_q */
83414 #define INST_RADIO65_REG_BLOCK__CH1_TX_LINEAR_RAMP_Q__NUM                     1
83415
83416 /* macros for radio65_reg_block.ch1_tx_prbs_mag */
83417 #define INST_RADIO65_REG_BLOCK__CH1_TX_PRBS_MAG__NUM                          1
83418
83419 /* macros for radio65_reg_block.ch1_tx_prbs_seed_i */
83420 #define INST_RADIO65_REG_BLOCK__CH1_TX_PRBS_SEED_I__NUM                       1
83421
83422 /* macros for radio65_reg_block.ch1_tx_prbs_seed_q */
83423 #define INST_RADIO65_REG_BLOCK__CH1_TX_PRBS_SEED_Q__NUM                       1
83424
83425 /* macros for radio65_reg_block.ch1_cmac_dc_cancel */
83426 #define INST_RADIO65_REG_BLOCK__CH1_CMAC_DC_CANCEL__NUM                       1
83427
83428 /* macros for radio65_reg_block.ch1_cmac_dc_offset */
83429 #define INST_RADIO65_REG_BLOCK__CH1_CMAC_DC_OFFSET__NUM                       1
83430
83431 /* macros for radio65_reg_block.ch1_cmac_corr */
83432 #define INST_RADIO65_REG_BLOCK__CH1_CMAC_CORR__NUM                            1
83433
83434 /* macros for radio65_reg_block.ch1_cmac_power */
83435 #define INST_RADIO65_REG_BLOCK__CH1_CMAC_POWER__NUM                           1
83436
83437 /* macros for radio65_reg_block.ch1_cmac_cross_corr */
83438 #define INST_RADIO65_REG_BLOCK__CH1_CMAC_CROSS_CORR__NUM                      1
83439
83440 /* macros for radio65_reg_block.ch1_cmac_i2q2 */
83441 #define INST_RADIO65_REG_BLOCK__CH1_CMAC_I2Q2__NUM                            1
83442
83443 /* macros for radio65_reg_block.ch1_cmac_power_hpf */
83444 #define INST_RADIO65_REG_BLOCK__CH1_CMAC_POWER_HPF__NUM                       1
83445
83446 /* macros for radio65_reg_block.ch1_rxdac_set1 */
83447 #define INST_RADIO65_REG_BLOCK__CH1_RXDAC_SET1__NUM                           1
83448
83449 /* macros for radio65_reg_block.ch1_rxdac_set2 */
83450 #define INST_RADIO65_REG_BLOCK__CH1_RXDAC_SET2__NUM                           1
83451
83452 /* macros for radio65_reg_block.ch1_rxdac_long_shift */
83453 #define INST_RADIO65_REG_BLOCK__CH1_RXDAC_LONG_SHIFT__NUM                     1
83454
83455 /* macros for radio65_reg_block.ch1_cmac_results_i */
83456 #define INST_RADIO65_REG_BLOCK__CH1_CMAC_RESULTS_I__NUM                       1
83457
83458 /* macros for radio65_reg_block.ch1_cmac_results_q */
83459 #define INST_RADIO65_REG_BLOCK__CH1_CMAC_RESULTS_Q__NUM                       1
83460
83461 /* macros for radio65_reg_block.ch2_RXRF_BIAS1 */
83462 #define INST_RADIO65_REG_BLOCK__CH2_RXRF_BIAS1__NUM                           1
83463
83464 /* macros for radio65_reg_block.ch2_RXRF_BIAS2 */
83465 #define INST_RADIO65_REG_BLOCK__CH2_RXRF_BIAS2__NUM                           1
83466
83467 /* macros for radio65_reg_block.ch2_RXRF_GAINSTAGES */
83468 #define INST_RADIO65_REG_BLOCK__CH2_RXRF_GAINSTAGES__NUM                      1
83469
83470 /* macros for radio65_reg_block.ch2_RXRF_AGC */
83471 #define INST_RADIO65_REG_BLOCK__CH2_RXRF_AGC__NUM                             1
83472
83473 /* macros for radio65_reg_block.ch2_TXRF1 */
83474 #define INST_RADIO65_REG_BLOCK__CH2_TXRF1__NUM                                1
83475
83476 /* macros for radio65_reg_block.ch2_TXRF2 */
83477 #define INST_RADIO65_REG_BLOCK__CH2_TXRF2__NUM                                1
83478
83479 /* macros for radio65_reg_block.ch2_TXRF3 */
83480 #define INST_RADIO65_REG_BLOCK__CH2_TXRF3__NUM                                1
83481
83482 /* macros for radio65_reg_block.ch2_TXRF4 */
83483 #define INST_RADIO65_REG_BLOCK__CH2_TXRF4__NUM                                1
83484
83485 /* macros for radio65_reg_block.ch2_TXRF5 */
83486 #define INST_RADIO65_REG_BLOCK__CH2_TXRF5__NUM                                1
83487
83488 /* macros for radio65_reg_block.ch2_TXRF6 */
83489 #define INST_RADIO65_REG_BLOCK__CH2_TXRF6__NUM                                1
83490
83491 /* macros for radio65_reg_block.ch2_TXRF7 */
83492 #define INST_RADIO65_REG_BLOCK__CH2_TXRF7__NUM                                1
83493
83494 /* macros for radio65_reg_block.ch2_TXRF8 */
83495 #define INST_RADIO65_REG_BLOCK__CH2_TXRF8__NUM                                1
83496
83497 /* macros for radio65_reg_block.ch2_TXRF9 */
83498 #define INST_RADIO65_REG_BLOCK__CH2_TXRF9__NUM                                1
83499
83500 /* macros for radio65_reg_block.ch2_TXRF10 */
83501 #define INST_RADIO65_REG_BLOCK__CH2_TXRF10__NUM                               1
83502
83503 /* macros for radio65_reg_block.ch2_TXRF11 */
83504 #define INST_RADIO65_REG_BLOCK__CH2_TXRF11__NUM                               1
83505
83506 /* macros for radio65_reg_block.ch2_TXRF12 */
83507 #define INST_RADIO65_REG_BLOCK__CH2_TXRF12__NUM                               1
83508
83509 /* macros for radio65_reg_block.ch2_RXTX1 */
83510 #define INST_RADIO65_REG_BLOCK__CH2_RXTX1__NUM                                1
83511
83512 /* macros for radio65_reg_block.ch2_RXTX2 */
83513 #define INST_RADIO65_REG_BLOCK__CH2_RXTX2__NUM                                1
83514
83515 /* macros for radio65_reg_block.ch2_RXTX3 */
83516 #define INST_RADIO65_REG_BLOCK__CH2_RXTX3__NUM                                1
83517
83518 /* macros for radio65_reg_block.ch2_RXTX4 */
83519 #define INST_RADIO65_REG_BLOCK__CH2_RXTX4__NUM                                1
83520
83521 /* macros for radio65_reg_block.ch2_BB1 */
83522 #define INST_RADIO65_REG_BLOCK__CH2_BB1__NUM                                  1
83523
83524 /* macros for radio65_reg_block.ch2_BB2 */
83525 #define INST_RADIO65_REG_BLOCK__CH2_BB2__NUM                                  1
83526
83527 /* macros for radio65_reg_block.ch2_BB3 */
83528 #define INST_RADIO65_REG_BLOCK__CH2_BB3__NUM                                  1
83529
83530 /* macros for radio65_reg_block.ch2_rbist_cntrl */
83531 #define INST_RADIO65_REG_BLOCK__CH2_RBIST_CNTRL__NUM                          1
83532
83533 /* macros for radio65_reg_block.ch2_tx_dc_offset */
83534 #define INST_RADIO65_REG_BLOCK__CH2_TX_DC_OFFSET__NUM                         1
83535
83536 /* macros for radio65_reg_block.ch2_tx_tonegen0 */
83537 #define INST_RADIO65_REG_BLOCK__CH2_TX_TONEGEN0__NUM                          1
83538
83539 /* macros for radio65_reg_block.ch2_tx_tonegen1 */
83540 #define INST_RADIO65_REG_BLOCK__CH2_TX_TONEGEN1__NUM                          1
83541
83542 /* macros for radio65_reg_block.ch2_tx_lftonegen0 */
83543 #define INST_RADIO65_REG_BLOCK__CH2_TX_LFTONEGEN0__NUM                        1
83544
83545 /* macros for radio65_reg_block.ch2_tx_linear_ramp_i */
83546 #define INST_RADIO65_REG_BLOCK__CH2_TX_LINEAR_RAMP_I__NUM                     1
83547
83548 /* macros for radio65_reg_block.ch2_tx_linear_ramp_q */
83549 #define INST_RADIO65_REG_BLOCK__CH2_TX_LINEAR_RAMP_Q__NUM                     1
83550
83551 /* macros for radio65_reg_block.ch2_tx_prbs_mag */
83552 #define INST_RADIO65_REG_BLOCK__CH2_TX_PRBS_MAG__NUM                          1
83553
83554 /* macros for radio65_reg_block.ch2_tx_prbs_seed_i */
83555 #define INST_RADIO65_REG_BLOCK__CH2_TX_PRBS_SEED_I__NUM                       1
83556
83557 /* macros for radio65_reg_block.ch2_tx_prbs_seed_q */
83558 #define INST_RADIO65_REG_BLOCK__CH2_TX_PRBS_SEED_Q__NUM                       1
83559
83560 /* macros for radio65_reg_block.ch2_cmac_dc_cancel */
83561 #define INST_RADIO65_REG_BLOCK__CH2_CMAC_DC_CANCEL__NUM                       1
83562
83563 /* macros for radio65_reg_block.ch2_cmac_dc_offset */
83564 #define INST_RADIO65_REG_BLOCK__CH2_CMAC_DC_OFFSET__NUM                       1
83565
83566 /* macros for radio65_reg_block.ch2_cmac_corr */
83567 #define INST_RADIO65_REG_BLOCK__CH2_CMAC_CORR__NUM                            1
83568
83569 /* macros for radio65_reg_block.ch2_cmac_power */
83570 #define INST_RADIO65_REG_BLOCK__CH2_CMAC_POWER__NUM                           1
83571
83572 /* macros for radio65_reg_block.ch2_cmac_cross_corr */
83573 #define INST_RADIO65_REG_BLOCK__CH2_CMAC_CROSS_CORR__NUM                      1
83574
83575 /* macros for radio65_reg_block.ch2_cmac_i2q2 */
83576 #define INST_RADIO65_REG_BLOCK__CH2_CMAC_I2Q2__NUM                            1
83577
83578 /* macros for radio65_reg_block.ch2_cmac_power_hpf */
83579 #define INST_RADIO65_REG_BLOCK__CH2_CMAC_POWER_HPF__NUM                       1
83580
83581 /* macros for radio65_reg_block.ch2_rxdac_set1 */
83582 #define INST_RADIO65_REG_BLOCK__CH2_RXDAC_SET1__NUM                           1
83583
83584 /* macros for radio65_reg_block.ch2_rxdac_set2 */
83585 #define INST_RADIO65_REG_BLOCK__CH2_RXDAC_SET2__NUM                           1
83586
83587 /* macros for radio65_reg_block.ch2_rxdac_long_shift */
83588 #define INST_RADIO65_REG_BLOCK__CH2_RXDAC_LONG_SHIFT__NUM                     1
83589
83590 /* macros for radio65_reg_block.ch2_cmac_results_i */
83591 #define INST_RADIO65_REG_BLOCK__CH2_CMAC_RESULTS_I__NUM                       1
83592
83593 /* macros for radio65_reg_block.ch2_cmac_results_q */
83594 #define INST_RADIO65_REG_BLOCK__CH2_CMAC_RESULTS_Q__NUM                       1
83595 #define RFILE_INST_MAC_DMA_REG_BLOCK__NUM                                     1
83596 #define RFILE_INST_MAC_QCU_REG_BLOCK__NUM                                     1
83597 #define RFILE_INST_MAC_DCU_REG_BLOCK__NUM                                     1
83598 #define RFILE_INST_HOST_INTF_REG_BLOCK__NUM                                   1
83599 #define RFILE_INST_EMULATION_MISC_REG_BLOCK__NUM                              1
83600 #define RFILE_INST_DWC_PCIE_DBI_AXI_BLOCK__NUM                                1
83601 #define RFILE_INST_RTC_REG_BLOCK__NUM                                         1
83602 #define RFILE_INST_RTC_SYNC_REG_BLOCK__NUM                                    1
83603 #define RFILE_INST_MERLIN2_0_RADIO_REG_MAP__NUM                               1
83604 #define RFILE_INST_ANALOG_INTF_REG_CSR_BLOCK__NUM                             1
83605 #define RFILE_INST_MAC_PCU_REG_BLOCK__NUM                                     1
83606 #define RFILE_INST_BB_REG_BLOCK__NUM                                          1
83607 #define RFILE_INST_SVD_REG_BLOCK__NUM                                         1
83608 #define RFILE_INST_EFUSE_REG_BLOCK__NUM                                       1
83609 #define RFILE_INST_RADIO65_REG_BLOCK__NUM                                     1
83610
83611 #define OSPREY_REG_MAP__VERSION \
83612                     "/cad/local/lib/perl/Pinfo.pm\n\
83613                     /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/DWC_pcie_dbi_axi_sysconfig.rdl\n\
83614                     /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/analog_intf_reg_sysconfig.rdl\n\
83615                     /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/bb_reg_map_sysconfig.rdl\n\
83616                     /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/efuse_reg_sysconfig.rdl\n\
83617                     /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/host_intf_reg_sysconfig.rdl\n\
83618                     /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/mac_dcu_reg_sysconfig.rdl\n\
83619                     /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/mac_dma_reg_sysconfig.rdl\n\
83620                     /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/mac_pcu_reg_sysconfig.rdl\n\
83621                     /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/mac_qcu_reg_sysconfig.rdl\n\
83622                     /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/merlin2_0_radio_reg_sysconfig.rdl\n\
83623                     /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/osprey_pcieconfig.rdl\n\
83624                     /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/radio_65_reg_sysconfig.rdl\n\
83625                     /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/rtc_reg_sysconfig.rdl\n\
83626                     /trees/yli/yli-dev/chips/osprey/2.0/blueprint/sysconfig/svd_reg_sysconfig.rdl\n\
83627                     /trees/yli/yli-dev/chips/osprey/2.0/blueprint/top/emulation_misc.rdl\n\
83628                     /trees/yli/yli-dev/chips/osprey/2.0/blueprint/top/merlin2_0_radio_reg_map.rdl\n\
83629                     /trees/yli/yli-dev/chips/osprey/2.0/blueprint/top/osprey_radio_reg.rdl\n\
83630                     /trees/yli/yli-dev/chips/osprey/2.0/blueprint/top/osprey_reg.rdl\n\
83631                     /trees/yli/yli-dev/chips/osprey/2.0/env/blueprint/ath_ansic.pm\n\
83632                     /trees/yli/yli-dev/chips/osprey/2.0/ip/pcie_axi/blueprint/DWC_pcie_ep.rdl\n\
83633                     /trees/yli/yli-dev/chips/osprey/2.0/rtl/amba_mac/blueprint/rtc_sync_reg.rdl\n\
83634                     /trees/yli/yli-dev/chips/osprey/2.0/rtl/amba_mac/svd/blueprint/svd_reg.rdl\n\
83635                     /trees/yli/yli-dev/chips/osprey/2.0/rtl/apb_analog/analog_intf_reg.rdl\n\
83636                     /trees/yli/yli-dev/chips/osprey/2.0/rtl/bb/blueprint/bb_reg_map.rdl\n\
83637                     /trees/yli/yli-dev/chips/osprey/2.0/rtl/host_intf/rtl/blueprint/efuse_reg.rdl\n\
83638                     /trees/yli/yli-dev/chips/osprey/2.0/rtl/host_intf/rtl/blueprint/host_intf_reg.rdl\n\
83639                     /trees/yli/yli-dev/chips/osprey/2.0/rtl/mac/rtl/mac_dma/blueprint/mac_dcu_reg.rdl\n\
83640                     /trees/yli/yli-dev/chips/osprey/2.0/rtl/mac/rtl/mac_dma/blueprint/mac_dma_reg.rdl\n\
83641                     /trees/yli/yli-dev/chips/osprey/2.0/rtl/mac/rtl/mac_dma/blueprint/mac_qcu_reg.rdl\n\
83642                     /trees/yli/yli-dev/chips/osprey/2.0/rtl/mac/rtl/mac_pcu/blueprint/mac_pcu_reg.rdl\n\
83643                     /trees/yli/yli-dev/chips/osprey/2.0/rtl/rtc/blueprint/rtc_reg.rdl"
83644 #endif /* __REG_OSPREY_REG_MAP_MACRO_H__ */