sys/dev/cxgbe/adapter.h

   1 /*-
   2  * Copyright (c) 2011 Chelsio Communications, Inc.
   3  * All rights reserved.
   4  * Written by: Navdeep Parhar <np@FreeBSD.org>
   5  *
   6  * Redistribution and use in source and binary forms, with or without
   7  * modification, are permitted provided that the following conditions
   8  * are met:
   9  * 1. Redistributions of source code must retain the above copyright
  10  *    notice, this list of conditions and the following disclaimer.
  11  * 2. Redistributions in binary form must reproduce the above copyright
  12  *    notice, this list of conditions and the following disclaimer in the
  13  *    documentation and/or other materials provided with the distribution.
  14  *
  15  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  16  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  17  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  18  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  19  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  20  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  21  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  22  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  23  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  24  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  25  * SUCH DAMAGE.
  26  *
  27  * $FreeBSD$
  28  *
  29  */
  30
  31 #ifndef __T4_ADAPTER_H__
  32 #define __T4_ADAPTER_H__
  33
  34 #include <sys/kernel.h>
  35 #include <sys/bus.h>
  36 #include <sys/rman.h>
  37 #include <sys/types.h>
  38 #include <sys/malloc.h>
  39 #include <dev/pci/pcivar.h>
  40 #include <dev/pci/pcireg.h>
  41 #include <machine/bus.h>
  42 #include <sys/socket.h>
  43 #include <sys/sysctl.h>
  44 #include <net/ethernet.h>
  45 #include <net/if.h>
  46 #include <net/if_media.h>
  47 #include <netinet/in.h>
  48 #include <netinet/tcp_lro.h>
  49
  50 #include "offload.h"
  51 #include "common/t4_msg.h"
  52 #include "firmware/t4fw_interface.h"
  53
  54 #define KTR_CXGBE       KTR_SPARE3
  55 MALLOC_DECLARE(M_CXGBE);
  56 #define CXGBE_UNIMPLEMENTED(s) \
  57     panic("%s (%s, line %d) not implemented yet.", s, __FILE__, __LINE__)
  58
  59 #if defined(__i386__) || defined(__amd64__)
  60 static __inline void
  61 prefetch(void *x)
  62 {
  63         __asm volatile("prefetcht0 %0" :: "m" (*(unsigned long *)x));
  64 }
  65 #else
  66 #define prefetch(x)
  67 #endif
  68
  69 #ifndef SYSCTL_ADD_UQUAD
  70 #define SYSCTL_ADD_UQUAD SYSCTL_ADD_QUAD
  71 #define sysctl_handle_64 sysctl_handle_quad
  72 #define CTLTYPE_U64 CTLTYPE_QUAD
  73 #endif
  74
  75 #if (__FreeBSD_version >= 900030) || \
  76     ((__FreeBSD_version >= 802507) && (__FreeBSD_version < 900000))
  77 #define SBUF_DRAIN 1
  78 #endif
  79
  80 #ifdef __amd64__
  81 /* XXX: need systemwide bus_space_read_8/bus_space_write_8 */
  82 static __inline uint64_t
  83 t4_bus_space_read_8(bus_space_tag_t tag, bus_space_handle_t handle,
  84     bus_size_t offset)
  85 {
  86         KASSERT(tag == X86_BUS_SPACE_MEM,
  87             ("%s: can only handle mem space", __func__));
  88
  89         return (*(volatile uint64_t *)(handle + offset));
  90 }
  91
  92 static __inline void
  93 t4_bus_space_write_8(bus_space_tag_t tag, bus_space_handle_t bsh,
  94     bus_size_t offset, uint64_t value)
  95 {
  96         KASSERT(tag == X86_BUS_SPACE_MEM,
  97             ("%s: can only handle mem space", __func__));
  98
  99         *(volatile uint64_t *)(bsh + offset) = value;
 100 }
 101 #else
 102 static __inline uint64_t
 103 t4_bus_space_read_8(bus_space_tag_t tag, bus_space_handle_t handle,
 104     bus_size_t offset)
 105 {
 106         return (uint64_t)bus_space_read_4(tag, handle, offset) +
 107             ((uint64_t)bus_space_read_4(tag, handle, offset + 4) << 32);
 108 }
 109
 110 static __inline void
 111 t4_bus_space_write_8(bus_space_tag_t tag, bus_space_handle_t bsh,
 112     bus_size_t offset, uint64_t value)
 113 {
 114         bus_space_write_4(tag, bsh, offset, value);
 115         bus_space_write_4(tag, bsh, offset + 4, value >> 32);
 116 }
 117 #endif
 118
 119 struct adapter;
 120 typedef struct adapter adapter_t;
 121
 122 enum {
 123         /*
 124          * All ingress queues use this entry size.  Note that the firmware event
 125          * queue and any iq expecting CPL_RX_PKT in the descriptor needs this to
 126          * be at least 64.
 127          */
 128         IQ_ESIZE = 64,
 129
 130         /* Default queue sizes for all kinds of ingress queues */
 131         FW_IQ_QSIZE = 256,
 132         RX_IQ_QSIZE = 1024,
 133
 134         /* All egress queues use this entry size */
 135         EQ_ESIZE = 64,
 136
 137         /* Default queue sizes for all kinds of egress queues */
 138         CTRL_EQ_QSIZE = 128,
 139         TX_EQ_QSIZE = 1024,
 140
 141 #if MJUMPAGESIZE != MCLBYTES
 142         SW_ZONE_SIZES = 4,      /* cluster, jumbop, jumbo9k, jumbo16k */
 143 #else
 144         SW_ZONE_SIZES = 3,      /* cluster, jumbo9k, jumbo16k */
 145 #endif
 146         CL_METADATA_SIZE = CACHE_LINE_SIZE,
 147
 148         SGE_MAX_WR_NDESC = SGE_MAX_WR_LEN / EQ_ESIZE, /* max WR size in desc */
 149         TX_SGL_SEGS = 39,
 150         TX_SGL_SEGS_TSO = 38,
 151         TX_WR_FLITS = SGE_MAX_WR_LEN / 8
 152 };
 153
 154 enum {
 155         /* adapter intr_type */
 156         INTR_INTX       = (1 << 0),
 157         INTR_MSI        = (1 << 1),
 158         INTR_MSIX       = (1 << 2)
 159 };
 160
 161 enum {
 162         XGMAC_MTU       = (1 << 0),
 163         XGMAC_PROMISC   = (1 << 1),
 164         XGMAC_ALLMULTI  = (1 << 2),
 165         XGMAC_VLANEX    = (1 << 3),
 166         XGMAC_UCADDR    = (1 << 4),
 167         XGMAC_MCADDRS   = (1 << 5),
 168
 169         XGMAC_ALL       = 0xffff
 170 };
 171
 172 enum {
 173         /* flags understood by begin_synchronized_op */
 174         HOLD_LOCK       = (1 << 0),
 175         SLEEP_OK        = (1 << 1),
 176         INTR_OK         = (1 << 2),
 177
 178         /* flags understood by end_synchronized_op */
 179         LOCK_HELD       = HOLD_LOCK,
 180 };
 181
 182 enum {
 183         /* adapter flags */
 184         FULL_INIT_DONE  = (1 << 0),
 185         FW_OK           = (1 << 1),
 186         /* INTR_DIRECT  = (1 << 2),     No longer used. */
 187         MASTER_PF       = (1 << 3),
 188         ADAP_SYSCTL_CTX = (1 << 4),
 189         /* TOM_INIT_DONE= (1 << 5),     No longer used */
 190         BUF_PACKING_OK  = (1 << 6),
 191
 192         CXGBE_BUSY      = (1 << 9),
 193
 194         /* port flags */
 195         DOOMED          = (1 << 0),
 196         PORT_INIT_DONE  = (1 << 1),
 197         PORT_SYSCTL_CTX = (1 << 2),
 198         HAS_TRACEQ      = (1 << 3),
 199         INTR_RXQ        = (1 << 4),     /* All NIC rxq's take interrupts */
 200         INTR_OFLD_RXQ   = (1 << 5),     /* All TOE rxq's take interrupts */
 201         INTR_NM_RXQ     = (1 << 6),     /* All netmap rxq's take interrupts */
 202         INTR_ALL        = (INTR_RXQ | INTR_OFLD_RXQ | INTR_NM_RXQ),
 203
 204         /* adapter debug_flags */
 205         DF_DUMP_MBOX    = (1 << 0),
 206 };
 207
 208 #define IS_DOOMED(pi)   ((pi)->flags & DOOMED)
 209 #define SET_DOOMED(pi)  do {(pi)->flags |= DOOMED;} while (0)
 210 #define IS_BUSY(sc)     ((sc)->flags & CXGBE_BUSY)
 211 #define SET_BUSY(sc)    do {(sc)->flags |= CXGBE_BUSY;} while (0)
 212 #define CLR_BUSY(sc)    do {(sc)->flags &= ~CXGBE_BUSY;} while (0)
 213
 214 struct port_info {
 215         device_t dev;
 216         struct adapter *adapter;
 217
 218         struct ifnet *ifp;
 219         struct ifmedia media;
 220
 221         struct mtx pi_lock;
 222         char lockname[16];
 223         unsigned long flags;
 224         int if_flags;
 225
 226         uint16_t *rss;
 227         uint16_t viid;
 228         int16_t  xact_addr_filt;/* index of exact MAC address filter */
 229         uint16_t rss_size;      /* size of VI's RSS table slice */
 230         uint16_t rss_base;      /* start of VI's RSS table slice */
 231         uint8_t  lport;         /* associated offload logical port */
 232         int8_t   mdio_addr;
 233         uint8_t  port_type;
 234         uint8_t  mod_type;
 235         uint8_t  port_id;
 236         uint8_t  tx_chan;
 237         uint8_t  rx_chan_map;   /* rx MPS channel bitmap */
 238
 239         /* These need to be int as they are used in sysctl */
 240         int ntxq;       /* # of tx queues */
 241         int first_txq;  /* index of first tx queue */
 242         int rsrv_noflowq; /* Reserve queue 0 for non-flowid packets */
 243         int nrxq;       /* # of rx queues */
 244         int first_rxq;  /* index of first rx queue */
 245 #ifdef TCP_OFFLOAD
 246         int nofldtxq;           /* # of offload tx queues */
 247         int first_ofld_txq;     /* index of first offload tx queue */
 248         int nofldrxq;           /* # of offload rx queues */
 249         int first_ofld_rxq;     /* index of first offload rx queue */
 250 #endif
 251 #ifdef DEV_NETMAP
 252         int nnmtxq;             /* # of netmap tx queues */
 253         int first_nm_txq;       /* index of first netmap tx queue */
 254         int nnmrxq;             /* # of netmap rx queues */
 255         int first_nm_rxq;       /* index of first netmap rx queue */
 256
 257         struct ifnet *nm_ifp;
 258         struct ifmedia nm_media;
 259         int nmif_flags;
 260         uint16_t nm_viid;
 261         int16_t nm_xact_addr_filt;
 262         uint16_t nm_rss_size;   /* size of netmap VI's RSS table slice */
 263 #endif
 264         int tmr_idx;
 265         int pktc_idx;
 266         int qsize_rxq;
 267         int qsize_txq;
 268
 269         int linkdnrc;
 270         struct link_config link_cfg;
 271
 272         struct timeval last_refreshed;
 273         struct port_stats stats;
 274         u_int tx_parse_error;
 275
 276         eventhandler_tag vlan_c;
 277
 278         struct callout tick;
 279         struct sysctl_ctx_list ctx;     /* from ifconfig up to driver detach */
 280
 281         uint8_t hw_addr[ETHER_ADDR_LEN]; /* factory MAC address, won't change */
 282 };
 283
 284 /* Where the cluster came from, how it has been carved up. */
 285 struct cluster_layout {
 286         int8_t zidx;
 287         int8_t hwidx;
 288         uint16_t region1;       /* mbufs laid out within this region */
 289                                 /* region2 is the DMA region */
 290         uint16_t region3;       /* cluster_metadata within this region */
 291 };
 292
 293 struct cluster_metadata {
 294         u_int refcount;
 295 #ifdef INVARIANTS
 296         struct fl_sdesc *sd;    /* For debug only.  Could easily be stale */
 297 #endif
 298 };
 299
 300 struct fl_sdesc {
 301         caddr_t cl;
 302         uint16_t nmbuf; /* # of driver originated mbufs with ref on cluster */
 303         struct cluster_layout cll;
 304 };
 305
 306 struct tx_desc {
 307         __be64 flit[8];
 308 };
 309
 310 struct tx_sdesc {
 311         struct mbuf *m;         /* m_nextpkt linked chain of frames */
 312         uint8_t desc_used;      /* # of hardware descriptors used by the WR */
 313 };
 314
 315
 316 #define IQ_PAD (IQ_ESIZE - sizeof(struct rsp_ctrl) - sizeof(struct rss_header))
 317 struct iq_desc {
 318         struct rss_header rss;
 319         uint8_t cpl[IQ_PAD];
 320         struct rsp_ctrl rsp;
 321 };
 322 #undef IQ_PAD
 323 CTASSERT(sizeof(struct iq_desc) == IQ_ESIZE);
 324
 325 enum {
 326         /* iq flags */
 327         IQ_ALLOCATED    = (1 << 0),     /* firmware resources allocated */
 328         IQ_HAS_FL       = (1 << 1),     /* iq associated with a freelist */
 329         IQ_INTR         = (1 << 2),     /* iq takes direct interrupt */
 330         IQ_LRO_ENABLED  = (1 << 3),     /* iq is an eth rxq with LRO enabled */
 331
 332         /* iq state */
 333         IQS_DISABLED    = 0,
 334         IQS_BUSY        = 1,
 335         IQS_IDLE        = 2,
 336 };
 337
 338 /*
 339  * Ingress Queue: T4 is producer, driver is consumer.
 340  */
 341 struct sge_iq {
 342         uint32_t flags;
 343         volatile int state;
 344         struct adapter *adapter;
 345         struct iq_desc  *desc;  /* KVA of descriptor ring */
 346         int8_t   intr_pktc_idx; /* packet count threshold index */
 347         uint8_t  gen;           /* generation bit */
 348         uint8_t  intr_params;   /* interrupt holdoff parameters */
 349         uint8_t  intr_next;     /* XXX: holdoff for next interrupt */
 350         uint16_t qsize;         /* size (# of entries) of the queue */
 351         uint16_t sidx;          /* index of the entry with the status page */
 352         uint16_t cidx;          /* consumer index */
 353         uint16_t cntxt_id;      /* SGE context id for the iq */
 354         uint16_t abs_id;        /* absolute SGE id for the iq */
 355
 356         STAILQ_ENTRY(sge_iq) link;
 357
 358         bus_dma_tag_t desc_tag;
 359         bus_dmamap_t desc_map;
 360         bus_addr_t ba;          /* bus address of descriptor ring */
 361 };
 362
 363 enum {
 364         EQ_CTRL         = 1,
 365         EQ_ETH          = 2,
 366         EQ_OFLD         = 3,
 367
 368         /* eq flags */
 369         EQ_TYPEMASK     = 0x3,          /* 2 lsbits hold the type (see above) */
 370         EQ_ALLOCATED    = (1 << 2),     /* firmware resources allocated */
 371         EQ_ENABLED      = (1 << 3),     /* open for business */
 372 };
 373
 374 /* Listed in order of preference.  Update t4_sysctls too if you change these */
 375 enum {DOORBELL_UDB, DOORBELL_WCWR, DOORBELL_UDBWC, DOORBELL_KDB};
 376
 377 /*
 378  * Egress Queue: driver is producer, T4 is consumer.
 379  *
 380  * Note: A free list is an egress queue (driver produces the buffers and T4
 381  * consumes them) but it's special enough to have its own struct (see sge_fl).
 382  */
 383 struct sge_eq {
 384         unsigned int flags;     /* MUST be first */
 385         unsigned int cntxt_id;  /* SGE context id for the eq */
 386         struct mtx eq_lock;
 387
 388         struct tx_desc *desc;   /* KVA of descriptor ring */
 389         uint16_t doorbells;
 390         volatile uint32_t *udb; /* KVA of doorbell (lies within BAR2) */
 391         u_int udb_qid;          /* relative qid within the doorbell page */
 392         uint16_t sidx;          /* index of the entry with the status page */
 393         uint16_t cidx;          /* consumer idx (desc idx) */
 394         uint16_t pidx;          /* producer idx (desc idx) */
 395         uint16_t equeqidx;      /* EQUEQ last requested at this pidx */
 396         uint16_t dbidx;         /* pidx of the most recent doorbell */
 397         uint16_t iqid;          /* iq that gets egr_update for the eq */
 398         uint8_t tx_chan;        /* tx channel used by the eq */
 399         volatile u_int equiq;   /* EQUIQ outstanding */
 400
 401         bus_dma_tag_t desc_tag;
 402         bus_dmamap_t desc_map;
 403         bus_addr_t ba;          /* bus address of descriptor ring */
 404         char lockname[16];
 405 };
 406
 407 struct sw_zone_info {
 408         uma_zone_t zone;        /* zone that this cluster comes from */
 409         int size;               /* size of cluster: 2K, 4K, 9K, 16K, etc. */
 410         int type;               /* EXT_xxx type of the cluster */
 411         int8_t head_hwidx;
 412         int8_t tail_hwidx;
 413 };
 414
 415 struct hw_buf_info {
 416         int8_t zidx;            /* backpointer to zone; -ve means unused */
 417         int8_t next;            /* next hwidx for this zone; -1 means no more */
 418         int size;
 419 };
 420
 421 enum {
 422         FL_STARVING     = (1 << 0), /* on the adapter's list of starving fl's */
 423         FL_DOOMED       = (1 << 1), /* about to be destroyed */
 424         FL_BUF_PACKING  = (1 << 2), /* buffer packing enabled */
 425         FL_BUF_RESUME   = (1 << 3), /* resume from the middle of the frame */
 426 };
 427
 428 #define FL_RUNNING_LOW(fl) \
 429     (IDXDIFF(fl->dbidx * 8, fl->cidx, fl->sidx * 8) <= fl->lowat)
 430 #define FL_NOT_RUNNING_LOW(fl) \
 431     (IDXDIFF(fl->dbidx * 8, fl->cidx, fl->sidx * 8) >= 2 * fl->lowat)
 432
 433 struct sge_fl {
 434         struct mtx fl_lock;
 435         __be64 *desc;           /* KVA of descriptor ring, ptr to addresses */
 436         struct fl_sdesc *sdesc; /* KVA of software descriptor ring */
 437         struct cluster_layout cll_def;  /* default refill zone, layout */
 438         uint16_t lowat;         /* # of buffers <= this means fl needs help */
 439         int flags;
 440         uint16_t buf_boundary;
 441
 442         /* The 16b idx all deal with hw descriptors */
 443         uint16_t dbidx;         /* hw pidx after last doorbell */
 444         uint16_t sidx;          /* index of status page */
 445         volatile uint16_t hw_cidx;
 446
 447         /* The 32b idx are all buffer idx, not hardware descriptor idx */
 448         uint32_t cidx;          /* consumer index */
 449         uint32_t pidx;          /* producer index */
 450
 451         uint32_t dbval;
 452         u_int rx_offset;        /* offset in fl buf (when buffer packing) */
 453         volatile uint32_t *udb;
 454
 455         uint64_t mbuf_allocated;/* # of mbuf allocated from zone_mbuf */
 456         uint64_t mbuf_inlined;  /* # of mbuf created within clusters */
 457         uint64_t cl_allocated;  /* # of clusters allocated */
 458         uint64_t cl_recycled;   /* # of clusters recycled */
 459         uint64_t cl_fast_recycled; /* # of clusters recycled (fast) */
 460
 461         /* These 3 are valid when FL_BUF_RESUME is set, stale otherwise. */
 462         struct mbuf *m0;
 463         struct mbuf **pnext;
 464         u_int remaining;
 465
 466         uint16_t qsize;         /* # of hw descriptors (status page included) */
 467         uint16_t cntxt_id;      /* SGE context id for the freelist */
 468         TAILQ_ENTRY(sge_fl) link; /* All starving freelists */
 469         bus_dma_tag_t desc_tag;
 470         bus_dmamap_t desc_map;
 471         char lockname[16];
 472         bus_addr_t ba;          /* bus address of descriptor ring */
 473         struct cluster_layout cll_alt;  /* alternate refill zone, layout */
 474 };
 475
 476 struct mp_ring;
 477
 478 /* txq: SGE egress queue + what's needed for Ethernet NIC */
 479 struct sge_txq {
 480         struct sge_eq eq;       /* MUST be first */
 481
 482         struct ifnet *ifp;      /* the interface this txq belongs to */
 483         struct mp_ring *r;      /* tx software ring */
 484         struct tx_sdesc *sdesc; /* KVA of software descriptor ring */
 485         struct sglist *gl;
 486         __be32 cpl_ctrl0;       /* for convenience */
 487
 488         struct task tx_reclaim_task;
 489         /* stats for common events first */
 490
 491         uint64_t txcsum;        /* # of times hardware assisted with checksum */
 492         uint64_t tso_wrs;       /* # of TSO work requests */
 493         uint64_t vlan_insertion;/* # of times VLAN tag was inserted */
 494         uint64_t imm_wrs;       /* # of work requests with immediate data */
 495         uint64_t sgl_wrs;       /* # of work requests with direct SGL */
 496         uint64_t txpkt_wrs;     /* # of txpkt work requests (not coalesced) */
 497         uint64_t txpkts0_wrs;   /* # of type0 coalesced tx work requests */
 498         uint64_t txpkts1_wrs;   /* # of type1 coalesced tx work requests */
 499         uint64_t txpkts0_pkts;  /* # of frames in type0 coalesced tx WRs */
 500         uint64_t txpkts1_pkts;  /* # of frames in type1 coalesced tx WRs */
 501
 502         /* stats for not-that-common events */
 503 } __aligned(CACHE_LINE_SIZE);
 504
 505 /* rxq: SGE ingress queue + SGE free list + miscellaneous items */
 506 struct sge_rxq {
 507         struct sge_iq iq;       /* MUST be first */
 508         struct sge_fl fl;       /* MUST follow iq */
 509
 510         struct ifnet *ifp;      /* the interface this rxq belongs to */
 511 #if defined(INET) || defined(INET6)
 512         struct lro_ctrl lro;    /* LRO state */
 513 #endif
 514
 515         /* stats for common events first */
 516
 517         uint64_t rxcsum;        /* # of times hardware assisted with checksum */
 518         uint64_t vlan_extraction;/* # of times VLAN tag was extracted */
 519
 520         /* stats for not-that-common events */
 521
 522 } __aligned(CACHE_LINE_SIZE);
 523
 524 static inline struct sge_rxq *
 525 iq_to_rxq(struct sge_iq *iq)
 526 {
 527
 528         return (__containerof(iq, struct sge_rxq, iq));
 529 }
 530
 531
 532 #ifdef TCP_OFFLOAD
 533 /* ofld_rxq: SGE ingress queue + SGE free list + miscellaneous items */
 534 struct sge_ofld_rxq {
 535         struct sge_iq iq;       /* MUST be first */
 536         struct sge_fl fl;       /* MUST follow iq */
 537 } __aligned(CACHE_LINE_SIZE);
 538
 539 static inline struct sge_ofld_rxq *
 540 iq_to_ofld_rxq(struct sge_iq *iq)
 541 {
 542
 543         return (__containerof(iq, struct sge_ofld_rxq, iq));
 544 }
 545 #endif
 546
 547 struct wrqe {
 548         STAILQ_ENTRY(wrqe) link;
 549         struct sge_wrq *wrq;
 550         int wr_len;
 551         char wr[] __aligned(16);
 552 };
 553
 554 struct wrq_cookie {
 555         TAILQ_ENTRY(wrq_cookie) link;
 556         int ndesc;
 557         int pidx;
 558 };
 559
 560 /*
 561  * wrq: SGE egress queue that is given prebuilt work requests.  Both the control
 562  * and offload tx queues are of this type.
 563  */
 564 struct sge_wrq {
 565         struct sge_eq eq;       /* MUST be first */
 566
 567         struct adapter *adapter;
 568         struct task wrq_tx_task;
 569
 570         /* Tx desc reserved but WR not "committed" yet. */
 571         TAILQ_HEAD(wrq_incomplete_wrs , wrq_cookie) incomplete_wrs;
 572
 573         /* List of WRs ready to go out as soon as descriptors are available. */
 574         STAILQ_HEAD(, wrqe) wr_list;
 575         u_int nwr_pending;
 576         u_int ndesc_needed;
 577
 578         /* stats for common events first */
 579
 580         uint64_t tx_wrs_direct; /* # of WRs written directly to desc ring. */
 581         uint64_t tx_wrs_ss;     /* # of WRs copied from scratch space. */
 582         uint64_t tx_wrs_copied; /* # of WRs queued and copied to desc ring. */
 583
 584         /* stats for not-that-common events */
 585
 586         /*
 587          * Scratch space for work requests that wrap around after reaching the
 588          * status page, and some infomation about the last WR that used it.
 589          */
 590         uint16_t ss_pidx;
 591         uint16_t ss_len;
 592         uint8_t ss[SGE_MAX_WR_LEN];
 593
 594 } __aligned(CACHE_LINE_SIZE);
 595
 596
 597 #ifdef DEV_NETMAP
 598 struct sge_nm_rxq {
 599         struct port_info *pi;
 600
 601         struct iq_desc *iq_desc;
 602         uint16_t iq_abs_id;
 603         uint16_t iq_cntxt_id;
 604         uint16_t iq_cidx;
 605         uint16_t iq_sidx;
 606         uint8_t iq_gen;
 607
 608         __be64  *fl_desc;
 609         uint16_t fl_cntxt_id;
 610         uint32_t fl_cidx;
 611         uint32_t fl_pidx;
 612         uint32_t fl_sidx;
 613         uint32_t fl_db_val;
 614         u_int fl_hwidx:4;
 615
 616         u_int nid;              /* netmap ring # for this queue */
 617
 618         /* infrequently used items after this */
 619
 620         bus_dma_tag_t iq_desc_tag;
 621         bus_dmamap_t iq_desc_map;
 622         bus_addr_t iq_ba;
 623         int intr_idx;
 624
 625         bus_dma_tag_t fl_desc_tag;
 626         bus_dmamap_t fl_desc_map;
 627         bus_addr_t fl_ba;
 628 } __aligned(CACHE_LINE_SIZE);
 629
 630 struct sge_nm_txq {
 631         struct tx_desc *desc;
 632         uint16_t cidx;
 633         uint16_t pidx;
 634         uint16_t sidx;
 635         uint16_t equiqidx;      /* EQUIQ last requested at this pidx */
 636         uint16_t equeqidx;      /* EQUEQ last requested at this pidx */
 637         uint16_t dbidx;         /* pidx of the most recent doorbell */
 638         uint16_t doorbells;
 639         volatile uint32_t *udb;
 640         u_int udb_qid;
 641         u_int cntxt_id;
 642         __be32 cpl_ctrl0;       /* for convenience */
 643         u_int nid;              /* netmap ring # for this queue */
 644
 645         /* infrequently used items after this */
 646
 647         bus_dma_tag_t desc_tag;
 648         bus_dmamap_t desc_map;
 649         bus_addr_t ba;
 650         int iqidx;
 651 } __aligned(CACHE_LINE_SIZE);
 652 #endif
 653
 654 struct sge {
 655         int timer_val[SGE_NTIMERS];
 656         int counter_val[SGE_NCOUNTERS];
 657         int fl_starve_threshold;
 658         int fl_starve_threshold2;
 659         int eq_s_qpp;
 660         int iq_s_qpp;
 661
 662         int nrxq;       /* total # of Ethernet rx queues */
 663         int ntxq;       /* total # of Ethernet tx tx queues */
 664 #ifdef TCP_OFFLOAD
 665         int nofldrxq;   /* total # of TOE rx queues */
 666         int nofldtxq;   /* total # of TOE tx queues */
 667 #endif
 668 #ifdef DEV_NETMAP
 669         int nnmrxq;     /* total # of netmap rx queues */
 670         int nnmtxq;     /* total # of netmap tx queues */
 671 #endif
 672         int niq;        /* total # of ingress queues */
 673         int neq;        /* total # of egress queues */
 674
 675         struct sge_iq fwq;      /* Firmware event queue */
 676         struct sge_wrq mgmtq;   /* Management queue (control queue) */
 677         struct sge_wrq *ctrlq;  /* Control queues */
 678         struct sge_txq *txq;    /* NIC tx queues */
 679         struct sge_rxq *rxq;    /* NIC rx queues */
 680 #ifdef TCP_OFFLOAD
 681         struct sge_wrq *ofld_txq;       /* TOE tx queues */
 682         struct sge_ofld_rxq *ofld_rxq;  /* TOE rx queues */
 683 #endif
 684 #ifdef DEV_NETMAP
 685         struct sge_nm_txq *nm_txq;      /* netmap tx queues */
 686         struct sge_nm_rxq *nm_rxq;      /* netmap rx queues */
 687 #endif
 688
 689         uint16_t iq_start;
 690         int eq_start;
 691         struct sge_iq **iqmap;  /* iq->cntxt_id to iq mapping */
 692         struct sge_eq **eqmap;  /* eq->cntxt_id to eq mapping */
 693
 694         int pad_boundary;
 695         int pack_boundary;
 696         int8_t safe_hwidx1;     /* may not have room for metadata */
 697         int8_t safe_hwidx2;     /* with room for metadata and maybe more */
 698         struct sw_zone_info sw_zone_info[SW_ZONE_SIZES];
 699         struct hw_buf_info hw_buf_info[SGE_FLBUF_SIZES];
 700 };
 701
 702 struct rss_header;
 703 typedef int (*cpl_handler_t)(struct sge_iq *, const struct rss_header *,
 704     struct mbuf *);
 705 typedef int (*an_handler_t)(struct sge_iq *, const struct rsp_ctrl *);
 706 typedef int (*fw_msg_handler_t)(struct adapter *, const __be64 *);
 707
 708 struct adapter {
 709         SLIST_ENTRY(adapter) link;
 710         device_t dev;
 711         struct cdev *cdev;
 712
 713         /* PCIe register resources */
 714         int regs_rid;
 715         struct resource *regs_res;
 716         int msix_rid;
 717         struct resource *msix_res;
 718         bus_space_handle_t bh;
 719         bus_space_tag_t bt;
 720         bus_size_t mmio_len;
 721         int udbs_rid;
 722         struct resource *udbs_res;
 723         volatile uint8_t *udbs_base;
 724
 725         unsigned int pf;
 726         unsigned int mbox;
 727
 728         /* Interrupt information */
 729         int intr_type;
 730         int intr_count;
 731         struct irq {
 732                 struct resource *res;
 733                 int rid;
 734                 void *tag;
 735         } *irq;
 736
 737         bus_dma_tag_t dmat;     /* Parent DMA tag */
 738
 739         struct sge sge;
 740         int lro_timeout;
 741
 742         struct taskqueue *tq[NCHAN];    /* General purpose taskqueues */
 743         struct port_info *port[MAX_NPORTS];
 744         uint8_t chan_map[NCHAN];
 745
 746 #ifdef TCP_OFFLOAD
 747         void *tom_softc;        /* (struct tom_data *) */
 748         struct tom_tunables tt;
 749         void *iwarp_softc;      /* (struct c4iw_dev *) */
 750         void *iscsi_softc;
 751 #endif
 752         struct l2t_data *l2t;   /* L2 table */
 753         struct tid_info tids;
 754
 755         uint16_t doorbells;
 756         int open_device_map;
 757 #ifdef TCP_OFFLOAD
 758         int offload_map;        /* ports with IFCAP_TOE enabled */
 759         int active_ulds;        /* ULDs activated on this adapter */
 760 #endif
 761         int flags;
 762         int debug_flags;
 763
 764         char ifp_lockname[16];
 765         struct mtx ifp_lock;
 766         struct ifnet *ifp;      /* tracer ifp */
 767         struct ifmedia media;
 768         int traceq;             /* iq used by all tracers, -1 if none */
 769         int tracer_valid;       /* bitmap of valid tracers */
 770         int tracer_enabled;     /* bitmap of enabled tracers */
 771
 772         char fw_version[32];
 773         char cfg_file[32];
 774         u_int cfcsum;
 775         struct adapter_params params;
 776         struct t4_virt_res vres;
 777
 778         uint16_t linkcaps;
 779         uint16_t niccaps;
 780         uint16_t toecaps;
 781         uint16_t rdmacaps;
 782         uint16_t iscsicaps;
 783         uint16_t fcoecaps;
 784
 785         struct sysctl_ctx_list ctx; /* from adapter_full_init to full_uninit */
 786
 787         struct mtx sc_lock;
 788         char lockname[16];
 789
 790         /* Starving free lists */
 791         struct mtx sfl_lock;    /* same cache-line as sc_lock? but that's ok */
 792         TAILQ_HEAD(, sge_fl) sfl;
 793         struct callout sfl_callout;
 794
 795         struct mtx regwin_lock; /* for indirect reads and memory windows */
 796
 797         an_handler_t an_handler __aligned(CACHE_LINE_SIZE);
 798         fw_msg_handler_t fw_msg_handler[5];     /* NUM_FW6_TYPES */
 799         cpl_handler_t cpl_handler[0xef];        /* NUM_CPL_CMDS */
 800
 801 #ifdef INVARIANTS
 802         const char *last_op;
 803         const void *last_op_thr;
 804         int last_op_flags;
 805 #endif
 806
 807         int sc_do_rxcopy;
 808 };
 809
 810 #define ADAPTER_LOCK(sc)                mtx_lock(&(sc)->sc_lock)
 811 #define ADAPTER_UNLOCK(sc)              mtx_unlock(&(sc)->sc_lock)
 812 #define ADAPTER_LOCK_ASSERT_OWNED(sc)   mtx_assert(&(sc)->sc_lock, MA_OWNED)
 813 #define ADAPTER_LOCK_ASSERT_NOTOWNED(sc) mtx_assert(&(sc)->sc_lock, MA_NOTOWNED)
 814
 815 #define ASSERT_SYNCHRONIZED_OP(sc)      \
 816     KASSERT(IS_BUSY(sc) && \
 817         (mtx_owned(&(sc)->sc_lock) || sc->last_op_thr == curthread), \
 818         ("%s: operation not synchronized.", __func__))
 819
 820 #define PORT_LOCK(pi)                   mtx_lock(&(pi)->pi_lock)
 821 #define PORT_UNLOCK(pi)                 mtx_unlock(&(pi)->pi_lock)
 822 #define PORT_LOCK_ASSERT_OWNED(pi)      mtx_assert(&(pi)->pi_lock, MA_OWNED)
 823 #define PORT_LOCK_ASSERT_NOTOWNED(pi)   mtx_assert(&(pi)->pi_lock, MA_NOTOWNED)
 824
 825 #define FL_LOCK(fl)                     mtx_lock(&(fl)->fl_lock)
 826 #define FL_TRYLOCK(fl)                  mtx_trylock(&(fl)->fl_lock)
 827 #define FL_UNLOCK(fl)                   mtx_unlock(&(fl)->fl_lock)
 828 #define FL_LOCK_ASSERT_OWNED(fl)        mtx_assert(&(fl)->fl_lock, MA_OWNED)
 829 #define FL_LOCK_ASSERT_NOTOWNED(fl)     mtx_assert(&(fl)->fl_lock, MA_NOTOWNED)
 830
 831 #define RXQ_FL_LOCK(rxq)                FL_LOCK(&(rxq)->fl)
 832 #define RXQ_FL_UNLOCK(rxq)              FL_UNLOCK(&(rxq)->fl)
 833 #define RXQ_FL_LOCK_ASSERT_OWNED(rxq)   FL_LOCK_ASSERT_OWNED(&(rxq)->fl)
 834 #define RXQ_FL_LOCK_ASSERT_NOTOWNED(rxq) FL_LOCK_ASSERT_NOTOWNED(&(rxq)->fl)
 835
 836 #define EQ_LOCK(eq)                     mtx_lock(&(eq)->eq_lock)
 837 #define EQ_TRYLOCK(eq)                  mtx_trylock(&(eq)->eq_lock)
 838 #define EQ_UNLOCK(eq)                   mtx_unlock(&(eq)->eq_lock)
 839 #define EQ_LOCK_ASSERT_OWNED(eq)        mtx_assert(&(eq)->eq_lock, MA_OWNED)
 840 #define EQ_LOCK_ASSERT_NOTOWNED(eq)     mtx_assert(&(eq)->eq_lock, MA_NOTOWNED)
 841
 842 #define TXQ_LOCK(txq)                   EQ_LOCK(&(txq)->eq)
 843 #define TXQ_TRYLOCK(txq)                EQ_TRYLOCK(&(txq)->eq)
 844 #define TXQ_UNLOCK(txq)                 EQ_UNLOCK(&(txq)->eq)
 845 #define TXQ_LOCK_ASSERT_OWNED(txq)      EQ_LOCK_ASSERT_OWNED(&(txq)->eq)
 846 #define TXQ_LOCK_ASSERT_NOTOWNED(txq)   EQ_LOCK_ASSERT_NOTOWNED(&(txq)->eq)
 847
 848 #define CH_DUMP_MBOX(sc, mbox, data_reg) \
 849         do { \
 850                 if (sc->debug_flags & DF_DUMP_MBOX) { \
 851                         log(LOG_NOTICE, \
 852                             "%s mbox %u: %016llx %016llx %016llx %016llx " \
 853                             "%016llx %016llx %016llx %016llx\n", \
 854                             device_get_nameunit(sc->dev), mbox, \
 855                             (unsigned long long)t4_read_reg64(sc, data_reg), \
 856                             (unsigned long long)t4_read_reg64(sc, data_reg + 8), \
 857                             (unsigned long long)t4_read_reg64(sc, data_reg + 16), \
 858                             (unsigned long long)t4_read_reg64(sc, data_reg + 24), \
 859                             (unsigned long long)t4_read_reg64(sc, data_reg + 32), \
 860                             (unsigned long long)t4_read_reg64(sc, data_reg + 40), \
 861                             (unsigned long long)t4_read_reg64(sc, data_reg + 48), \
 862                             (unsigned long long)t4_read_reg64(sc, data_reg + 56)); \
 863                 } \
 864         } while (0)
 865
 866 #define for_each_txq(pi, iter, q) \
 867         for (q = &pi->adapter->sge.txq[pi->first_txq], iter = 0; \
 868             iter < pi->ntxq; ++iter, ++q)
 869 #define for_each_rxq(pi, iter, q) \
 870         for (q = &pi->adapter->sge.rxq[pi->first_rxq], iter = 0; \
 871             iter < pi->nrxq; ++iter, ++q)
 872 #define for_each_ofld_txq(pi, iter, q) \
 873         for (q = &pi->adapter->sge.ofld_txq[pi->first_ofld_txq], iter = 0; \
 874             iter < pi->nofldtxq; ++iter, ++q)
 875 #define for_each_ofld_rxq(pi, iter, q) \
 876         for (q = &pi->adapter->sge.ofld_rxq[pi->first_ofld_rxq], iter = 0; \
 877             iter < pi->nofldrxq; ++iter, ++q)
 878 #define for_each_nm_txq(pi, iter, q) \
 879         for (q = &pi->adapter->sge.nm_txq[pi->first_nm_txq], iter = 0; \
 880             iter < pi->nnmtxq; ++iter, ++q)
 881 #define for_each_nm_rxq(pi, iter, q) \
 882         for (q = &pi->adapter->sge.nm_rxq[pi->first_nm_rxq], iter = 0; \
 883             iter < pi->nnmrxq; ++iter, ++q)
 884
 885 #define IDXINCR(idx, incr, wrap) do { \
 886         idx = wrap - idx > incr ? idx + incr : incr - (wrap - idx); \
 887 } while (0)
 888 #define IDXDIFF(head, tail, wrap) \
 889         ((head) >= (tail) ? (head) - (tail) : (wrap) - (tail) + (head))
 890
 891 /* One for errors, one for firmware events */
 892 #define T4_EXTRA_INTR 2
 893
 894 static inline uint32_t
 895 t4_read_reg(struct adapter *sc, uint32_t reg)
 896 {
 897
 898         return bus_space_read_4(sc->bt, sc->bh, reg);
 899 }
 900
 901 static inline void
 902 t4_write_reg(struct adapter *sc, uint32_t reg, uint32_t val)
 903 {
 904
 905         bus_space_write_4(sc->bt, sc->bh, reg, val);
 906 }
 907
 908 static inline uint64_t
 909 t4_read_reg64(struct adapter *sc, uint32_t reg)
 910 {
 911
 912         return t4_bus_space_read_8(sc->bt, sc->bh, reg);
 913 }
 914
 915 static inline void
 916 t4_write_reg64(struct adapter *sc, uint32_t reg, uint64_t val)
 917 {
 918
 919         t4_bus_space_write_8(sc->bt, sc->bh, reg, val);
 920 }
 921
 922 static inline void
 923 t4_os_pci_read_cfg1(struct adapter *sc, int reg, uint8_t *val)
 924 {
 925
 926         *val = pci_read_config(sc->dev, reg, 1);
 927 }
 928
 929 static inline void
 930 t4_os_pci_write_cfg1(struct adapter *sc, int reg, uint8_t val)
 931 {
 932
 933         pci_write_config(sc->dev, reg, val, 1);
 934 }
 935
 936 static inline void
 937 t4_os_pci_read_cfg2(struct adapter *sc, int reg, uint16_t *val)
 938 {
 939
 940         *val = pci_read_config(sc->dev, reg, 2);
 941 }
 942
 943 static inline void
 944 t4_os_pci_write_cfg2(struct adapter *sc, int reg, uint16_t val)
 945 {
 946
 947         pci_write_config(sc->dev, reg, val, 2);
 948 }
 949
 950 static inline void
 951 t4_os_pci_read_cfg4(struct adapter *sc, int reg, uint32_t *val)
 952 {
 953
 954         *val = pci_read_config(sc->dev, reg, 4);
 955 }
 956
 957 static inline void
 958 t4_os_pci_write_cfg4(struct adapter *sc, int reg, uint32_t val)
 959 {
 960
 961         pci_write_config(sc->dev, reg, val, 4);
 962 }
 963
 964 static inline struct port_info *
 965 adap2pinfo(struct adapter *sc, int idx)
 966 {
 967
 968         return (sc->port[idx]);
 969 }
 970
 971 static inline void
 972 t4_os_set_hw_addr(struct adapter *sc, int idx, uint8_t hw_addr[])
 973 {
 974
 975         bcopy(hw_addr, sc->port[idx]->hw_addr, ETHER_ADDR_LEN);
 976 }
 977
 978 static inline bool
 979 is_10G_port(const struct port_info *pi)
 980 {
 981
 982         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_10G) != 0);
 983 }
 984
 985 static inline bool
 986 is_40G_port(const struct port_info *pi)
 987 {
 988
 989         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_40G) != 0);
 990 }
 991
 992 static inline int
 993 tx_resume_threshold(struct sge_eq *eq)
 994 {
 995
 996         /* not quite the same as qsize / 4, but this will do. */
 997         return (eq->sidx / 4);
 998 }
 999
1000 /* t4_main.c */
1001 int t4_os_find_pci_capability(struct adapter *, int);
1002 int t4_os_pci_save_state(struct adapter *);
1003 int t4_os_pci_restore_state(struct adapter *);
1004 void t4_os_portmod_changed(const struct adapter *, int);
1005 void t4_os_link_changed(struct adapter *, int, int, int);
1006 void t4_iterate(void (*)(struct adapter *, void *), void *);
1007 int t4_register_cpl_handler(struct adapter *, int, cpl_handler_t);
1008 int t4_register_an_handler(struct adapter *, an_handler_t);
1009 int t4_register_fw_msg_handler(struct adapter *, int, fw_msg_handler_t);
1010 int t4_filter_rpl(struct sge_iq *, const struct rss_header *, struct mbuf *);
1011 int begin_synchronized_op(struct adapter *, struct port_info *, int, char *);
1012 void end_synchronized_op(struct adapter *, int);
1013 int update_mac_settings(struct ifnet *, int);
1014 int adapter_full_init(struct adapter *);
1015 int adapter_full_uninit(struct adapter *);
1016 int port_full_init(struct port_info *);
1017 int port_full_uninit(struct port_info *);
1018
1019 #ifdef DEV_NETMAP
1020 /* t4_netmap.c */
1021 int create_netmap_ifnet(struct port_info *);
1022 int destroy_netmap_ifnet(struct port_info *);
1023 void t4_nm_intr(void *);
1024 #endif
1025
1026 /* t4_sge.c */
1027 void t4_sge_modload(void);
1028 void t4_sge_modunload(void);
1029 uint64_t t4_sge_extfree_refs(void);
1030 void t4_init_sge_cpl_handlers(struct adapter *);
1031 void t4_tweak_chip_settings(struct adapter *);
1032 int t4_read_chip_settings(struct adapter *);
1033 int t4_create_dma_tag(struct adapter *);
1034 void t4_sge_sysctls(struct adapter *, struct sysctl_ctx_list *,
1035     struct sysctl_oid_list *);
1036 int t4_destroy_dma_tag(struct adapter *);
1037 int t4_setup_adapter_queues(struct adapter *);
1038 int t4_teardown_adapter_queues(struct adapter *);
1039 int t4_setup_port_queues(struct port_info *);
1040 int t4_teardown_port_queues(struct port_info *);
1041 void t4_intr_all(void *);
1042 void t4_intr(void *);
1043 void t4_intr_err(void *);
1044 void t4_intr_evt(void *);
1045 void t4_wrq_tx_locked(struct adapter *, struct sge_wrq *, struct wrqe *);
1046 void t4_update_fl_bufsize(struct ifnet *);
1047 int parse_pkt(struct mbuf **);
1048 void *start_wrq_wr(struct sge_wrq *, int, struct wrq_cookie *);
1049 void commit_wrq_wr(struct sge_wrq *, void *, struct wrq_cookie *);
1050 int tnl_cong(struct port_info *, int);
1051
1052 /* t4_tracer.c */
1053 struct t4_tracer;
1054 void t4_tracer_modload(void);
1055 void t4_tracer_modunload(void);
1056 void t4_tracer_port_detach(struct adapter *);
1057 int t4_get_tracer(struct adapter *, struct t4_tracer *);
1058 int t4_set_tracer(struct adapter *, struct t4_tracer *);
1059 int t4_trace_pkt(struct sge_iq *, const struct rss_header *, struct mbuf *);
1060 int t5_trace_pkt(struct sge_iq *, const struct rss_header *, struct mbuf *);
1061
1062 static inline struct wrqe *
1063 alloc_wrqe(int wr_len, struct sge_wrq *wrq)
1064 {
1065         int len = offsetof(struct wrqe, wr) + wr_len;
1066         struct wrqe *wr;
1067
1068         wr = malloc(len, M_CXGBE, M_NOWAIT);
1069         if (__predict_false(wr == NULL))
1070                 return (NULL);
1071         wr->wr_len = wr_len;
1072         wr->wrq = wrq;
1073         return (wr);
1074 }
1075
1076 static inline void *
1077 wrtod(struct wrqe *wr)
1078 {
1079         return (&wr->wr[0]);
1080 }
1081
1082 static inline void
1083 free_wrqe(struct wrqe *wr)
1084 {
1085         free(wr, M_CXGBE);
1086 }
1087
1088 static inline void
1089 t4_wrq_tx(struct adapter *sc, struct wrqe *wr)
1090 {
1091         struct sge_wrq *wrq = wr->wrq;
1092
1093         TXQ_LOCK(wrq);
1094         t4_wrq_tx_locked(sc, wrq, wr);
1095         TXQ_UNLOCK(wrq);
1096 }
1097
1098 #endif