contrib/llvm/lib/Target/X86/X86InstrFragmentsSIMD.td

   1 //======- X86InstrFragmentsSIMD.td - x86 ISA -------------*- tablegen -*-=====//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file provides pattern fragments useful for SIMD instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // MMX Pattern Fragments
  16 //===----------------------------------------------------------------------===//
  17
  18 def load_mmx : PatFrag<(ops node:$ptr), (x86mmx (load node:$ptr))>;
  19 def bc_mmx  : PatFrag<(ops node:$in), (x86mmx  (bitconvert node:$in))>;
  20
  21 //===----------------------------------------------------------------------===//
  22 // SSE specific DAG Nodes.
  23 //===----------------------------------------------------------------------===//
  24
  25 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  26                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  27 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  28                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  29
  30 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  31 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  32 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  35                         [SDNPCommutative, SDNPAssociative]>;
  36 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  37                         [SDNPCommutative, SDNPAssociative]>;
  38 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  39 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  40 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  41 def X86fgetsign: SDNode<"X86ISD::FGETSIGNx86",SDTFPToIntOp>;
  42 def X86fhadd   : SDNode<"X86ISD::FHADD",     SDTFPBinOp>;
  43 def X86fhsub   : SDNode<"X86ISD::FHSUB",     SDTFPBinOp>;
  44 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  45 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  46 def X86cmpss   : SDNode<"X86ISD::FSETCCss",    SDTX86Cmpss>;
  47 def X86cmpsd   : SDNode<"X86ISD::FSETCCsd",    SDTX86Cmpsd>;
  48 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  49                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  50                                       SDTCisSameAs<0,2>]>>;
  51 def X86andnp   : SDNode<"X86ISD::ANDNP",
  52                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  53                                       SDTCisSameAs<0,2>]>>;
  54 def X86psignb  : SDNode<"X86ISD::PSIGNB",
  55                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  56                                       SDTCisSameAs<0,2>]>>;
  57 def X86psignw  : SDNode<"X86ISD::PSIGNW",
  58                  SDTypeProfile<1, 2, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  59                                       SDTCisSameAs<0,2>]>>;
  60 def X86psignd  : SDNode<"X86ISD::PSIGND",
  61                  SDTypeProfile<1, 2, [SDTCisVT<0, v4i32>, SDTCisSameAs<0,1>,
  62                                       SDTCisSameAs<0,2>]>>;
  63 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  64                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  65 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  66                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  67 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  68                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  69                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  70 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  71                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  72                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  73 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  74                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  75                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  76 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  77                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  78 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  79                         [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
  80 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  81 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  82 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  83 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  84 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  85 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  86 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  87 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  88 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  89 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  90 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  91 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  92
  93 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  94                                           SDTCisVec<1>,
  95                                           SDTCisSameAs<2, 1>]>;
  96 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  97 def X86testp   : SDNode<"X86ISD::TESTP", SDTX86CmpPTest>;
  98
  99 // Specific shuffle nodes - At some point ISD::VECTOR_SHUFFLE will always get
 100 // translated into one of the target nodes below during lowering.
 101 // Note: this is a work in progress...
 102 def SDTShuff1Op : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 103 def SDTShuff2Op : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 104                                 SDTCisSameAs<0,2>]>;
 105
 106 def SDTShuff2OpI : SDTypeProfile<1, 2, [SDTCisVec<0>,
 107                                  SDTCisSameAs<0,1>, SDTCisInt<2>]>;
 108 def SDTShuff3OpI : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 109                                  SDTCisSameAs<0,2>, SDTCisInt<3>]>;
 110
 111 def SDTVBroadcast : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
 112
 113 def X86PAlign : SDNode<"X86ISD::PALIGN", SDTShuff3OpI>;
 114
 115 def X86PShufd  : SDNode<"X86ISD::PSHUFD", SDTShuff2OpI>;
 116 def X86PShufhw : SDNode<"X86ISD::PSHUFHW", SDTShuff2OpI>;
 117 def X86PShuflw : SDNode<"X86ISD::PSHUFLW", SDTShuff2OpI>;
 118
 119 def X86Shufpd : SDNode<"X86ISD::SHUFPD", SDTShuff3OpI>;
 120 def X86Shufps : SDNode<"X86ISD::SHUFPS", SDTShuff3OpI>;
 121
 122 def X86Movddup  : SDNode<"X86ISD::MOVDDUP", SDTShuff1Op>;
 123 def X86Movshdup : SDNode<"X86ISD::MOVSHDUP", SDTShuff1Op>;
 124 def X86Movsldup : SDNode<"X86ISD::MOVSLDUP", SDTShuff1Op>;
 125
 126 def X86Movsd : SDNode<"X86ISD::MOVSD", SDTShuff2Op>;
 127 def X86Movss : SDNode<"X86ISD::MOVSS", SDTShuff2Op>;
 128
 129 def X86Movlhps : SDNode<"X86ISD::MOVLHPS", SDTShuff2Op>;
 130 def X86Movlhpd : SDNode<"X86ISD::MOVLHPD", SDTShuff2Op>;
 131 def X86Movhlps : SDNode<"X86ISD::MOVHLPS", SDTShuff2Op>;
 132 def X86Movhlpd : SDNode<"X86ISD::MOVHLPD", SDTShuff2Op>;
 133
 134 def X86Movlps : SDNode<"X86ISD::MOVLPS", SDTShuff2Op>;
 135 def X86Movlpd : SDNode<"X86ISD::MOVLPD", SDTShuff2Op>;
 136
 137 def X86Unpcklps  : SDNode<"X86ISD::UNPCKLPS", SDTShuff2Op>;
 138 def X86Unpcklpd  : SDNode<"X86ISD::UNPCKLPD", SDTShuff2Op>;
 139 def X86Unpcklpsy : SDNode<"X86ISD::VUNPCKLPSY", SDTShuff2Op>;
 140 def X86Unpcklpdy : SDNode<"X86ISD::VUNPCKLPDY", SDTShuff2Op>;
 141
 142 def X86Unpckhps  : SDNode<"X86ISD::UNPCKHPS", SDTShuff2Op>;
 143 def X86Unpckhpd  : SDNode<"X86ISD::UNPCKHPD", SDTShuff2Op>;
 144 def X86Unpckhpsy : SDNode<"X86ISD::VUNPCKHPSY", SDTShuff2Op>;
 145 def X86Unpckhpdy : SDNode<"X86ISD::VUNPCKHPDY", SDTShuff2Op>;
 146
 147 def X86Punpcklbw  : SDNode<"X86ISD::PUNPCKLBW", SDTShuff2Op>;
 148 def X86Punpcklwd  : SDNode<"X86ISD::PUNPCKLWD", SDTShuff2Op>;
 149 def X86Punpckldq  : SDNode<"X86ISD::PUNPCKLDQ", SDTShuff2Op>;
 150 def X86Punpcklqdq : SDNode<"X86ISD::PUNPCKLQDQ", SDTShuff2Op>;
 151
 152 def X86Punpckhbw  : SDNode<"X86ISD::PUNPCKHBW", SDTShuff2Op>;
 153 def X86Punpckhwd  : SDNode<"X86ISD::PUNPCKHWD", SDTShuff2Op>;
 154 def X86Punpckhdq  : SDNode<"X86ISD::PUNPCKHDQ", SDTShuff2Op>;
 155 def X86Punpckhqdq : SDNode<"X86ISD::PUNPCKHQDQ", SDTShuff2Op>;
 156
 157 def X86VPermilps  : SDNode<"X86ISD::VPERMILPS", SDTShuff2OpI>;
 158 def X86VPermilpsy : SDNode<"X86ISD::VPERMILPSY", SDTShuff2OpI>;
 159 def X86VPermilpd  : SDNode<"X86ISD::VPERMILPD", SDTShuff2OpI>;
 160 def X86VPermilpdy : SDNode<"X86ISD::VPERMILPDY", SDTShuff2OpI>;
 161
 162 def X86VPerm2f128 : SDNode<"X86ISD::VPERM2F128", SDTShuff3OpI>;
 163
 164 def X86VBroadcast : SDNode<"X86ISD::VBROADCAST", SDTVBroadcast>;
 165
 166 //===----------------------------------------------------------------------===//
 167 // SSE Complex Patterns
 168 //===----------------------------------------------------------------------===//
 169
 170 // These are 'extloads' from a scalar to the low element of a vector, zeroing
 171 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
 172 // forms.
 173 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
 174                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 175                                    SDNPWantRoot]>;
 176 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
 177                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 178                                    SDNPWantRoot]>;
 179
 180 def ssmem : Operand<v4f32> {
 181   let PrintMethod = "printf32mem";
 182   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 183   let ParserMatchClass = X86MemAsmOperand;
 184   let OperandType = "OPERAND_MEMORY";
 185 }
 186 def sdmem : Operand<v2f64> {
 187   let PrintMethod = "printf64mem";
 188   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 189   let ParserMatchClass = X86MemAsmOperand;
 190   let OperandType = "OPERAND_MEMORY";
 191 }
 192
 193 //===----------------------------------------------------------------------===//
 194 // SSE pattern fragments
 195 //===----------------------------------------------------------------------===//
 196
 197 // 128-bit load pattern fragments
 198 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 199 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 200 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 201 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 202
 203 // 256-bit load pattern fragments
 204 def loadv8f32    : PatFrag<(ops node:$ptr), (v8f32 (load node:$ptr))>;
 205 def loadv4f64    : PatFrag<(ops node:$ptr), (v4f64 (load node:$ptr))>;
 206 def loadv8i32    : PatFrag<(ops node:$ptr), (v8i32 (load node:$ptr))>;
 207 def loadv4i64    : PatFrag<(ops node:$ptr), (v4i64 (load node:$ptr))>;
 208
 209 // Like 'store', but always requires 128-bit vector alignment.
 210 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 211                            (store node:$val, node:$ptr), [{
 212   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 213 }]>;
 214
 215 // Like 'store', but always requires 256-bit vector alignment.
 216 def alignedstore256 : PatFrag<(ops node:$val, node:$ptr),
 217                               (store node:$val, node:$ptr), [{
 218   return cast<StoreSDNode>(N)->getAlignment() >= 32;
 219 }]>;
 220
 221 // Like 'load', but always requires 128-bit vector alignment.
 222 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 223   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 224 }]>;
 225
 226 // Like 'load', but always requires 256-bit vector alignment.
 227 def alignedload256 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 228   return cast<LoadSDNode>(N)->getAlignment() >= 32;
 229 }]>;
 230
 231 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 232                                (f32 (alignedload node:$ptr))>;
 233 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 234                                (f64 (alignedload node:$ptr))>;
 235
 236 // 128-bit aligned load pattern fragments
 237 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 238                                (v4f32 (alignedload node:$ptr))>;
 239 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 240                                (v2f64 (alignedload node:$ptr))>;
 241 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 242                                (v4i32 (alignedload node:$ptr))>;
 243 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 244                                (v2i64 (alignedload node:$ptr))>;
 245
 246 // 256-bit aligned load pattern fragments
 247 def alignedloadv8f32 : PatFrag<(ops node:$ptr),
 248                                (v8f32 (alignedload256 node:$ptr))>;
 249 def alignedloadv4f64 : PatFrag<(ops node:$ptr),
 250                                (v4f64 (alignedload256 node:$ptr))>;
 251 def alignedloadv8i32 : PatFrag<(ops node:$ptr),
 252                                (v8i32 (alignedload256 node:$ptr))>;
 253 def alignedloadv4i64 : PatFrag<(ops node:$ptr),
 254                                (v4i64 (alignedload256 node:$ptr))>;
 255
 256 // Like 'load', but uses special alignment checks suitable for use in
 257 // memory operands in most SSE instructions, which are required to
 258 // be naturally aligned on some targets but not on others.  If the subtarget
 259 // allows unaligned accesses, match any load, though this may require
 260 // setting a feature bit in the processor (on startup, for example).
 261 // Opteron 10h and later implement such a feature.
 262 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 263   return    Subtarget->hasVectorUAMem()
 264          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 265 }]>;
 266
 267 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 268 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 269
 270 // 128-bit memop pattern fragments
 271 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 272 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 273 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 274 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 275 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop node:$ptr))>;
 276 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 277
 278 // 256-bit memop pattern fragments
 279 def memopv32i8 : PatFrag<(ops node:$ptr), (v32i8 (memop node:$ptr))>;
 280 def memopv8f32 : PatFrag<(ops node:$ptr), (v8f32 (memop node:$ptr))>;
 281 def memopv4f64 : PatFrag<(ops node:$ptr), (v4f64 (memop node:$ptr))>;
 282 def memopv4i64 : PatFrag<(ops node:$ptr), (v4i64 (memop node:$ptr))>;
 283 def memopv8i32 : PatFrag<(ops node:$ptr), (v8i32 (memop node:$ptr))>;
 284
 285 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 286 // 16-byte boundary.
 287 // FIXME: 8 byte alignment for mmx reads is not required
 288 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 289   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 290 }]>;
 291
 292 def memopmmx  : PatFrag<(ops node:$ptr), (x86mmx  (memop64 node:$ptr))>;
 293
 294 // MOVNT Support
 295 // Like 'store', but requires the non-temporal bit to be set
 296 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 297                            (st node:$val, node:$ptr), [{
 298   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 299     return ST->isNonTemporal();
 300   return false;
 301 }]>;
 302
 303 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 304                                    (st node:$val, node:$ptr), [{
 305   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 306     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 307            ST->getAddressingMode() == ISD::UNINDEXED &&
 308            ST->getAlignment() >= 16;
 309   return false;
 310 }]>;
 311
 312 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 313                                    (st node:$val, node:$ptr), [{
 314   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 315     return ST->isNonTemporal() &&
 316            ST->getAlignment() < 16;
 317   return false;
 318 }]>;
 319
 320 // 128-bit bitconvert pattern fragments
 321 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 322 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 323 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 324 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 325 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 326 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 327
 328 // 256-bit bitconvert pattern fragments
 329 def bc_v8i32 : PatFrag<(ops node:$in), (v8i32 (bitconvert node:$in))>;
 330 def bc_v4i64 : PatFrag<(ops node:$in), (v4i64 (bitconvert node:$in))>;
 331
 332 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 333                            (bitconvert (v2i64 (X86vzmovl
 334                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 335 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 336                            (bitconvert (v4i32 (X86vzmovl
 337                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 338
 339 def vzload_v2i64 : PatFrag<(ops node:$src),
 340                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 341
 342
 343 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 344   return N->isExactlyValue(+0.0);
 345 }]>;
 346
 347 // BYTE_imm - Transform bit immediates into byte immediates.
 348 def BYTE_imm  : SDNodeXForm<imm, [{
 349   // Transformation function: imm >> 3
 350   return getI32Imm(N->getZExtValue() >> 3);
 351 }]>;
 352
 353 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 354 // SHUFP* etc. imm.
 355 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 356   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 357 }]>;
 358
 359 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 360 // PSHUFHW imm.
 361 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 362   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 363 }]>;
 364
 365 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 366 // PSHUFLW imm.
 367 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 368   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 369 }]>;
 370
 371 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 372 // a PALIGNR imm.
 373 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 374   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 375 }]>;
 376
 377 // EXTRACT_get_vextractf128_imm xform function: convert extract_subvector index
 378 // to VEXTRACTF128 imm.
 379 def EXTRACT_get_vextractf128_imm : SDNodeXForm<extract_subvector, [{
 380   return getI8Imm(X86::getExtractVEXTRACTF128Immediate(N));
 381 }]>;
 382
 383 // INSERT_get_vinsertf128_imm xform function: convert insert_subvector index to
 384 // VINSERTF128 imm.
 385 def INSERT_get_vinsertf128_imm : SDNodeXForm<insert_subvector, [{
 386   return getI8Imm(X86::getInsertVINSERTF128Immediate(N));
 387 }]>;
 388
 389 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 390                        (vector_shuffle node:$lhs, node:$rhs), [{
 391   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 392   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 393 }]>;
 394
 395 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 396                       (vector_shuffle node:$lhs, node:$rhs), [{
 397   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 398 }]>;
 399
 400 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 401                       (vector_shuffle node:$lhs, node:$rhs), [{
 402   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 403 }]>;
 404
 405 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 406                             (vector_shuffle node:$lhs, node:$rhs), [{
 407   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 408 }]>;
 409
 410 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 411                       (vector_shuffle node:$lhs, node:$rhs), [{
 412   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 413 }]>;
 414
 415 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 416                     (vector_shuffle node:$lhs, node:$rhs), [{
 417   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 418 }]>;
 419
 420 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 421                    (vector_shuffle node:$lhs, node:$rhs), [{
 422   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 423 }]>;
 424
 425 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 426                      (vector_shuffle node:$lhs, node:$rhs), [{
 427   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 428 }]>;
 429
 430 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 431                      (vector_shuffle node:$lhs, node:$rhs), [{
 432   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 433 }]>;
 434
 435 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 436                      (vector_shuffle node:$lhs, node:$rhs), [{
 437   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 438 }], SHUFFLE_get_shuf_imm>;
 439
 440 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 441                     (vector_shuffle node:$lhs, node:$rhs), [{
 442   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 443 }], SHUFFLE_get_shuf_imm>;
 444
 445 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 446                       (vector_shuffle node:$lhs, node:$rhs), [{
 447   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 448 }], SHUFFLE_get_pshufhw_imm>;
 449
 450 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 451                       (vector_shuffle node:$lhs, node:$rhs), [{
 452   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 453 }], SHUFFLE_get_pshuflw_imm>;
 454
 455 def vextractf128_extract : PatFrag<(ops node:$bigvec, node:$index),
 456                                    (extract_subvector node:$bigvec,
 457                                                       node:$index), [{
 458   return X86::isVEXTRACTF128Index(N);
 459 }], EXTRACT_get_vextractf128_imm>;
 460
 461 def vinsertf128_insert : PatFrag<(ops node:$bigvec, node:$smallvec,
 462                                       node:$index),
 463                                  (insert_subvector node:$bigvec, node:$smallvec,
 464                                                    node:$index), [{
 465   return X86::isVINSERTF128Index(N);
 466 }], INSERT_get_vinsertf128_imm>;
 467