contrib/llvm/lib/Target/Mips/MipsInstrFPU.td

   1 //===-- MipsInstrFPU.td - Mips FPU Instruction Information -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Mips FPU instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Floating Point Instructions
  16 // ------------------------
  17 // * 64bit fp:
  18 //    - 32 64-bit registers (default mode)
  19 //    - 16 even 32-bit registers (32-bit compatible mode) for
  20 //      single and double access.
  21 // * 32bit fp:
  22 //    - 16 even 32-bit registers - single and double (aliased)
  23 //    - 32 32-bit registers (within single-only mode)
  24 //===----------------------------------------------------------------------===//
  25
  26 // Floating Point Compare and Branch
  27 def SDT_MipsFPBrcond : SDTypeProfile<0, 2, [SDTCisInt<0>,
  28                                             SDTCisVT<1, OtherVT>]>;
  29 def SDT_MipsFPCmp : SDTypeProfile<0, 3, [SDTCisSameAs<0, 1>, SDTCisFP<1>,
  30                                          SDTCisVT<2, i32>]>;
  31 def SDT_MipsCMovFP : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  32                                           SDTCisSameAs<1, 2>]>;
  33 def SDT_MipsBuildPairF64 : SDTypeProfile<1, 2, [SDTCisVT<0, f64>,
  34                                                 SDTCisVT<1, i32>,
  35                                                 SDTCisSameAs<1, 2>]>;
  36 def SDT_MipsExtractElementF64 : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  37                                                      SDTCisVT<1, f64>,
  38                                                      SDTCisVT<2, i32>]>;
  39
  40 def MipsFPCmp : SDNode<"MipsISD::FPCmp", SDT_MipsFPCmp, [SDNPOutGlue]>;
  41 def MipsCMovFP_T : SDNode<"MipsISD::CMovFP_T", SDT_MipsCMovFP, [SDNPInGlue]>;
  42 def MipsCMovFP_F : SDNode<"MipsISD::CMovFP_F", SDT_MipsCMovFP, [SDNPInGlue]>;
  43 def MipsFPBrcond : SDNode<"MipsISD::FPBrcond", SDT_MipsFPBrcond,
  44                           [SDNPHasChain, SDNPOptInGlue]>;
  45 def MipsBuildPairF64 : SDNode<"MipsISD::BuildPairF64", SDT_MipsBuildPairF64>;
  46 def MipsExtractElementF64 : SDNode<"MipsISD::ExtractElementF64",
  47                                    SDT_MipsExtractElementF64>;
  48
  49 // Operand for printing out a condition code.
  50 let PrintMethod = "printFCCOperand", DecoderMethod = "DecodeCondCode" in
  51   def condcode : Operand<i32>;
  52
  53 //===----------------------------------------------------------------------===//
  54 // Feature predicates.
  55 //===----------------------------------------------------------------------===//
  56
  57 def IsFP64bit        : Predicate<"Subtarget.isFP64bit()">,
  58                        AssemblerPredicate<"FeatureFP64Bit">;
  59 def NotFP64bit       : Predicate<"!Subtarget.isFP64bit()">,
  60                        AssemblerPredicate<"!FeatureFP64Bit">;
  61 def IsSingleFloat    : Predicate<"Subtarget.isSingleFloat()">,
  62                        AssemblerPredicate<"FeatureSingleFloat">;
  63 def IsNotSingleFloat : Predicate<"!Subtarget.isSingleFloat()">,
  64                        AssemblerPredicate<"!FeatureSingleFloat">;
  65
  66 // FP immediate patterns.
  67 def fpimm0 : PatLeaf<(fpimm), [{
  68   return N->isExactlyValue(+0.0);
  69 }]>;
  70
  71 def fpimm0neg : PatLeaf<(fpimm), [{
  72   return N->isExactlyValue(-0.0);
  73 }]>;
  74
  75 //===----------------------------------------------------------------------===//
  76 // Instruction Class Templates
  77 //
  78 // A set of multiclasses is used to address the register usage.
  79 //
  80 // S32 - single precision in 16 32bit even fp registers
  81 //       single precision in 32 32bit fp registers in SingleOnly mode
  82 // S64 - single precision in 32 64bit fp registers (In64BitMode)
  83 // D32 - double precision in 16 32bit even fp registers
  84 // D64 - double precision in 32 64bit fp registers (In64BitMode)
  85 //
  86 // Only S32 and D32 are supported right now.
  87 //===----------------------------------------------------------------------===//
  88
  89 class ADDS_FT<string opstr, RegisterClass RC, InstrItinClass Itin, bit IsComm,
  90               SDPatternOperator OpNode= null_frag> :
  91   InstSE<(outs RC:$fd), (ins RC:$fs, RC:$ft),
  92          !strconcat(opstr, "\t$fd, $fs, $ft"),
  93          [(set RC:$fd, (OpNode RC:$fs, RC:$ft))], Itin, FrmFR> {
  94   let isCommutable = IsComm;
  95 }
  96
  97 multiclass ADDS_M<string opstr, InstrItinClass Itin, bit IsComm,
  98                   SDPatternOperator OpNode = null_frag> {
  99   def _D32 : ADDS_FT<opstr, AFGR64, Itin, IsComm, OpNode>,
 100              Requires<[NotFP64bit, HasStdEnc]>;
 101   def _D64 : ADDS_FT<opstr, FGR64, Itin, IsComm, OpNode>,
 102              Requires<[IsFP64bit, HasStdEnc]> {
 103     string DecoderNamespace = "Mips64";
 104   }
 105 }
 106
 107 class ABSS_FT<string opstr, RegisterClass DstRC, RegisterClass SrcRC,
 108               InstrItinClass Itin, SDPatternOperator OpNode= null_frag> :
 109   InstSE<(outs DstRC:$fd), (ins SrcRC:$fs), !strconcat(opstr, "\t$fd, $fs"),
 110          [(set DstRC:$fd, (OpNode SrcRC:$fs))], Itin, FrmFR>,
 111   NeverHasSideEffects;
 112
 113 multiclass ABSS_M<string opstr, InstrItinClass Itin,
 114                   SDPatternOperator OpNode= null_frag> {
 115   def _D32 : ABSS_FT<opstr, AFGR64, AFGR64, Itin, OpNode>,
 116              Requires<[NotFP64bit, HasStdEnc]>;
 117   def _D64 : ABSS_FT<opstr, FGR64, FGR64, Itin, OpNode>,
 118              Requires<[IsFP64bit, HasStdEnc]> {
 119     string DecoderNamespace = "Mips64";
 120   }
 121 }
 122
 123 multiclass ROUND_M<string opstr, InstrItinClass Itin> {
 124   def _D32 : ABSS_FT<opstr, FGR32, AFGR64, Itin>,
 125              Requires<[NotFP64bit, HasStdEnc]>;
 126   def _D64 : ABSS_FT<opstr, FGR32, FGR64, Itin>,
 127              Requires<[IsFP64bit, HasStdEnc]> {
 128     let DecoderNamespace = "Mips64";
 129   }
 130 }
 131
 132 class MFC1_FT<string opstr, RegisterClass DstRC, RegisterClass SrcRC,
 133               InstrItinClass Itin, SDPatternOperator OpNode= null_frag> :
 134   InstSE<(outs DstRC:$rt), (ins SrcRC:$fs), !strconcat(opstr, "\t$rt, $fs"),
 135          [(set DstRC:$rt, (OpNode SrcRC:$fs))], Itin, FrmFR>;
 136
 137 class MTC1_FT<string opstr, RegisterClass DstRC, RegisterClass SrcRC,
 138               InstrItinClass Itin, SDPatternOperator OpNode= null_frag> :
 139   InstSE<(outs DstRC:$fs), (ins SrcRC:$rt), !strconcat(opstr, "\t$rt, $fs"),
 140          [(set DstRC:$fs, (OpNode SrcRC:$rt))], Itin, FrmFR>;
 141
 142 class MFC1_FT_CCR<string opstr, RegisterClass DstRC, RegisterOperand SrcRC,
 143               InstrItinClass Itin, SDPatternOperator OpNode= null_frag> :
 144   InstSE<(outs DstRC:$rt), (ins SrcRC:$fs), !strconcat(opstr, "\t$rt, $fs"),
 145          [(set DstRC:$rt, (OpNode SrcRC:$fs))], Itin, FrmFR>;
 146
 147 class MTC1_FT_CCR<string opstr, RegisterOperand DstRC, RegisterClass SrcRC,
 148               InstrItinClass Itin, SDPatternOperator OpNode= null_frag> :
 149   InstSE<(outs DstRC:$fs), (ins SrcRC:$rt), !strconcat(opstr, "\t$rt, $fs"),
 150          [(set DstRC:$fs, (OpNode SrcRC:$rt))], Itin, FrmFR>;
 151
 152 class LW_FT<string opstr, RegisterClass RC, InstrItinClass Itin,
 153             Operand MemOpnd, SDPatternOperator OpNode= null_frag> :
 154   InstSE<(outs RC:$rt), (ins MemOpnd:$addr), !strconcat(opstr, "\t$rt, $addr"),
 155          [(set RC:$rt, (OpNode addrDefault:$addr))], Itin, FrmFI> {
 156   let DecoderMethod = "DecodeFMem";
 157 }
 158
 159 class SW_FT<string opstr, RegisterClass RC, InstrItinClass Itin,
 160             Operand MemOpnd, SDPatternOperator OpNode= null_frag> :
 161   InstSE<(outs), (ins RC:$rt, MemOpnd:$addr), !strconcat(opstr, "\t$rt, $addr"),
 162          [(OpNode RC:$rt, addrDefault:$addr)], Itin, FrmFI> {
 163   let DecoderMethod = "DecodeFMem";
 164 }
 165
 166 class MADDS_FT<string opstr, RegisterClass RC, InstrItinClass Itin,
 167                SDPatternOperator OpNode = null_frag> :
 168   InstSE<(outs RC:$fd), (ins RC:$fr, RC:$fs, RC:$ft),
 169          !strconcat(opstr, "\t$fd, $fr, $fs, $ft"),
 170          [(set RC:$fd, (OpNode (fmul RC:$fs, RC:$ft), RC:$fr))], Itin, FrmFR>;
 171
 172 class NMADDS_FT<string opstr, RegisterClass RC, InstrItinClass Itin,
 173                 SDPatternOperator OpNode = null_frag> :
 174   InstSE<(outs RC:$fd), (ins RC:$fr, RC:$fs, RC:$ft),
 175          !strconcat(opstr, "\t$fd, $fr, $fs, $ft"),
 176          [(set RC:$fd, (fsub fpimm0, (OpNode (fmul RC:$fs, RC:$ft), RC:$fr)))],
 177          Itin, FrmFR>;
 178
 179 class LWXC1_FT<string opstr, RegisterClass DRC, RegisterClass PRC,
 180                InstrItinClass Itin, SDPatternOperator OpNode = null_frag> :
 181   InstSE<(outs DRC:$fd), (ins PRC:$base, PRC:$index),
 182          !strconcat(opstr, "\t$fd, ${index}(${base})"),
 183          [(set DRC:$fd, (OpNode (add PRC:$base, PRC:$index)))], Itin, FrmFI> {
 184   let AddedComplexity = 20;
 185 }
 186
 187 class SWXC1_FT<string opstr, RegisterClass DRC, RegisterClass PRC,
 188                InstrItinClass Itin, SDPatternOperator OpNode = null_frag> :
 189   InstSE<(outs), (ins DRC:$fs, PRC:$base, PRC:$index),
 190          !strconcat(opstr, "\t$fs, ${index}(${base})"),
 191          [(OpNode DRC:$fs, (add PRC:$base, PRC:$index))], Itin, FrmFI> {
 192   let AddedComplexity = 20;
 193 }
 194
 195 class BC1F_FT<string opstr, InstrItinClass Itin,
 196               SDPatternOperator Op = null_frag>  :
 197   InstSE<(outs), (ins brtarget:$offset), !strconcat(opstr, "\t$offset"),
 198          [(MipsFPBrcond Op, bb:$offset)], Itin, FrmFI> {
 199   let isBranch = 1;
 200   let isTerminator = 1;
 201   let hasDelaySlot = 1;
 202   let Defs = [AT];
 203   let Uses = [FCR31];
 204 }
 205
 206 class CEQS_FT<string typestr, RegisterClass RC, InstrItinClass Itin,
 207               SDPatternOperator OpNode = null_frag>  :
 208   InstSE<(outs), (ins RC:$fs, RC:$ft, condcode:$cond),
 209          !strconcat("c.$cond.", typestr, "\t$fs, $ft"),
 210          [(OpNode RC:$fs, RC:$ft, imm:$cond)], Itin, FrmFR> {
 211   let Defs = [FCR31];
 212 }
 213
 214 //===----------------------------------------------------------------------===//
 215 // Floating Point Instructions
 216 //===----------------------------------------------------------------------===//
 217 def ROUND_W_S  : ABSS_FT<"round.w.s", FGR32, FGR32, IIFcvt>, ABSS_FM<0xc, 16>;
 218 def TRUNC_W_S  : ABSS_FT<"trunc.w.s", FGR32, FGR32, IIFcvt>, ABSS_FM<0xd, 16>;
 219 def CEIL_W_S   : ABSS_FT<"ceil.w.s", FGR32, FGR32, IIFcvt>, ABSS_FM<0xe, 16>;
 220 def FLOOR_W_S  : ABSS_FT<"floor.w.s", FGR32, FGR32, IIFcvt>, ABSS_FM<0xf, 16>;
 221 def CVT_W_S    : ABSS_FT<"cvt.w.s", FGR32, FGR32, IIFcvt>, ABSS_FM<0x24, 16>;
 222
 223 defm ROUND_W : ROUND_M<"round.w.d", IIFcvt>, ABSS_FM<0xc, 17>;
 224 defm TRUNC_W : ROUND_M<"trunc.w.d", IIFcvt>, ABSS_FM<0xd, 17>;
 225 defm CEIL_W  : ROUND_M<"ceil.w.d", IIFcvt>, ABSS_FM<0xe, 17>;
 226 defm FLOOR_W : ROUND_M<"floor.w.d", IIFcvt>, ABSS_FM<0xf, 17>;
 227 defm CVT_W   : ROUND_M<"cvt.w.d", IIFcvt>, ABSS_FM<0x24, 17>;
 228
 229 let Predicates = [IsFP64bit, HasStdEnc], DecoderNamespace = "Mips64" in {
 230   def ROUND_L_S : ABSS_FT<"round.l.s", FGR64, FGR32, IIFcvt>, ABSS_FM<0x8, 16>;
 231   def ROUND_L_D64 : ABSS_FT<"round.l.d", FGR64, FGR64, IIFcvt>,
 232                     ABSS_FM<0x8, 17>;
 233   def TRUNC_L_S : ABSS_FT<"trunc.l.s", FGR64, FGR32, IIFcvt>, ABSS_FM<0x9, 16>;
 234   def TRUNC_L_D64 : ABSS_FT<"trunc.l.d", FGR64, FGR64, IIFcvt>,
 235                     ABSS_FM<0x9, 17>;
 236   def CEIL_L_S  : ABSS_FT<"ceil.l.s", FGR64, FGR32, IIFcvt>, ABSS_FM<0xa, 16>;
 237   def CEIL_L_D64 : ABSS_FT<"ceil.l.d", FGR64, FGR64, IIFcvt>, ABSS_FM<0xa, 17>;
 238   def FLOOR_L_S : ABSS_FT<"floor.l.s", FGR64, FGR32, IIFcvt>, ABSS_FM<0xb, 16>;
 239   def FLOOR_L_D64 : ABSS_FT<"floor.l.d", FGR64, FGR64, IIFcvt>,
 240                     ABSS_FM<0xb, 17>;
 241 }
 242
 243 def CVT_S_W : ABSS_FT<"cvt.s.w", FGR32, FGR32, IIFcvt>, ABSS_FM<0x20, 20>;
 244 def CVT_L_S : ABSS_FT<"cvt.l.s", FGR64, FGR32, IIFcvt>, ABSS_FM<0x25, 16>;
 245 def CVT_L_D64: ABSS_FT<"cvt.l.d", FGR64, FGR64, IIFcvt>, ABSS_FM<0x25, 17>;
 246
 247 let Predicates = [NotFP64bit, HasStdEnc] in {
 248   def CVT_S_D32 : ABSS_FT<"cvt.s.d", FGR32, AFGR64, IIFcvt>, ABSS_FM<0x20, 17>;
 249   def CVT_D32_W : ABSS_FT<"cvt.d.w", AFGR64, FGR32, IIFcvt>, ABSS_FM<0x21, 20>;
 250   def CVT_D32_S : ABSS_FT<"cvt.d.s", AFGR64, FGR32, IIFcvt>, ABSS_FM<0x21, 16>;
 251 }
 252
 253 let Predicates = [IsFP64bit, HasStdEnc], DecoderNamespace = "Mips64" in {
 254  def CVT_S_D64 : ABSS_FT<"cvt.s.d", FGR32, FGR64, IIFcvt>, ABSS_FM<0x20, 17>;
 255  def CVT_S_L   : ABSS_FT<"cvt.s.l", FGR32, FGR64, IIFcvt>, ABSS_FM<0x20, 21>;
 256  def CVT_D64_W : ABSS_FT<"cvt.d.w", FGR64, FGR32, IIFcvt>, ABSS_FM<0x21, 20>;
 257  def CVT_D64_S : ABSS_FT<"cvt.d.s", FGR64, FGR32, IIFcvt>, ABSS_FM<0x21, 16>;
 258  def CVT_D64_L : ABSS_FT<"cvt.d.l", FGR64, FGR64, IIFcvt>, ABSS_FM<0x21, 21>;
 259 }
 260
 261 let Predicates = [NoNaNsFPMath, HasStdEnc] in {
 262   def FABS_S : ABSS_FT<"abs.s", FGR32, FGR32, IIFcvt, fabs>, ABSS_FM<0x5, 16>;
 263   def FNEG_S : ABSS_FT<"neg.s", FGR32, FGR32, IIFcvt, fneg>, ABSS_FM<0x7, 16>;
 264   defm FABS : ABSS_M<"abs.d", IIFcvt, fabs>, ABSS_FM<0x5, 17>;
 265   defm FNEG : ABSS_M<"neg.d", IIFcvt, fneg>, ABSS_FM<0x7, 17>;
 266 }
 267
 268 def  FSQRT_S : ABSS_FT<"sqrt.s", FGR32, FGR32, IIFsqrtSingle, fsqrt>,
 269                ABSS_FM<0x4, 16>;
 270 defm FSQRT : ABSS_M<"sqrt.d", IIFsqrtDouble, fsqrt>, ABSS_FM<0x4, 17>;
 271
 272 // The odd-numbered registers are only referenced when doing loads,
 273 // stores, and moves between floating-point and integer registers.
 274 // When defining instructions, we reference all 32-bit registers,
 275 // regardless of register aliasing.
 276
 277 /// Move Control Registers From/To CPU Registers
 278 def CFC1 : MFC1_FT_CCR<"cfc1", CPURegs, CCROpnd, IIFmove>, MFC1_FM<2>;
 279 def CTC1 : MTC1_FT_CCR<"ctc1", CCROpnd, CPURegs, IIFmove>, MFC1_FM<6>;
 280 def MFC1 : MFC1_FT<"mfc1", CPURegs, FGR32, IIFmove, bitconvert>, MFC1_FM<0>;
 281 def MTC1 : MTC1_FT<"mtc1", FGR32, CPURegs, IIFmove, bitconvert>, MFC1_FM<4>;
 282 def DMFC1 : MFC1_FT<"dmfc1", CPU64Regs, FGR64, IIFmove, bitconvert>, MFC1_FM<1>;
 283 def DMTC1 : MTC1_FT<"dmtc1", FGR64, CPU64Regs, IIFmove, bitconvert>, MFC1_FM<5>;
 284
 285 def FMOV_S   : ABSS_FT<"mov.s", FGR32, FGR32, IIFmove>, ABSS_FM<0x6, 16>;
 286 def FMOV_D32 : ABSS_FT<"mov.d", AFGR64, AFGR64, IIFmove>, ABSS_FM<0x6, 17>,
 287                Requires<[NotFP64bit, HasStdEnc]>;
 288 def FMOV_D64 : ABSS_FT<"mov.d", FGR64, FGR64, IIFmove>, ABSS_FM<0x6, 17>,
 289                Requires<[IsFP64bit, HasStdEnc]> {
 290   let DecoderNamespace = "Mips64";
 291 }
 292
 293 /// Floating Point Memory Instructions
 294 let Predicates = [IsN64, HasStdEnc], DecoderNamespace = "Mips64" in {
 295   def LWC1_P8 : LW_FT<"lwc1", FGR32, IILoad, mem64, load>, LW_FM<0x31>;
 296   def SWC1_P8 : SW_FT<"swc1", FGR32, IIStore, mem64, store>, LW_FM<0x39>;
 297   def LDC164_P8 : LW_FT<"ldc1", FGR64, IILoad, mem64, load>, LW_FM<0x35> {
 298     let isCodeGenOnly =1;
 299   }
 300   def SDC164_P8 : SW_FT<"sdc1", FGR64, IIStore, mem64, store>, LW_FM<0x3d> {
 301     let isCodeGenOnly =1;
 302   }
 303 }
 304
 305 let Predicates = [NotN64, HasStdEnc] in {
 306   def LWC1 : LW_FT<"lwc1", FGR32, IILoad, mem, load>, LW_FM<0x31>;
 307   def SWC1 : SW_FT<"swc1", FGR32, IIStore, mem, store>, LW_FM<0x39>;
 308 }
 309
 310 let Predicates = [NotN64, HasMips64, HasStdEnc],
 311   DecoderNamespace = "Mips64" in {
 312   def LDC164 : LW_FT<"ldc1", FGR64, IILoad, mem, load>, LW_FM<0x35>;
 313   def SDC164 : SW_FT<"sdc1", FGR64, IIStore, mem, store>, LW_FM<0x3d>;
 314 }
 315
 316 let Predicates = [NotN64, NotMips64, HasStdEnc] in {
 317   def LDC1 : LW_FT<"ldc1", AFGR64, IILoad, mem, load>, LW_FM<0x35>;
 318   def SDC1 : SW_FT<"sdc1", AFGR64, IIStore, mem, store>, LW_FM<0x3d>;
 319 }
 320
 321 // Indexed loads and stores.
 322 let Predicates = [HasFPIdx, HasStdEnc] in {
 323   def LWXC1 : LWXC1_FT<"lwxc1", FGR32, CPURegs, IILoad, load>, LWXC1_FM<0>;
 324   def SWXC1 : SWXC1_FT<"swxc1", FGR32, CPURegs, IIStore, store>, SWXC1_FM<8>;
 325 }
 326
 327 let Predicates = [HasMips32r2, NotMips64, HasStdEnc] in {
 328   def LDXC1 : LWXC1_FT<"ldxc1", AFGR64, CPURegs, IILoad, load>, LWXC1_FM<1>;
 329   def SDXC1 : SWXC1_FT<"sdxc1", AFGR64, CPURegs, IIStore, store>, SWXC1_FM<9>;
 330 }
 331
 332 let Predicates = [HasMips64, NotN64, HasStdEnc], DecoderNamespace="Mips64" in {
 333   def LDXC164 : LWXC1_FT<"ldxc1", FGR64, CPURegs, IILoad, load>, LWXC1_FM<1>;
 334   def SDXC164 : SWXC1_FT<"sdxc1", FGR64, CPURegs, IIStore, store>, SWXC1_FM<9>;
 335 }
 336
 337 // n64
 338 let Predicates = [IsN64, HasStdEnc], isCodeGenOnly=1 in {
 339   def LWXC1_P8 : LWXC1_FT<"lwxc1", FGR32, CPU64Regs, IILoad, load>, LWXC1_FM<0>;
 340   def LDXC164_P8 : LWXC1_FT<"ldxc1", FGR64, CPU64Regs, IILoad, load>,
 341                    LWXC1_FM<1>;
 342   def SWXC1_P8 : SWXC1_FT<"swxc1", FGR32, CPU64Regs, IIStore, store>,
 343                  SWXC1_FM<8>;
 344   def SDXC164_P8 : SWXC1_FT<"sdxc1", FGR64, CPU64Regs, IIStore, store>,
 345                    SWXC1_FM<9>;
 346 }
 347
 348 // Load/store doubleword indexed unaligned.
 349 let Predicates = [NotMips64, HasStdEnc] in {
 350   def LUXC1 : LWXC1_FT<"luxc1", AFGR64, CPURegs, IILoad>, LWXC1_FM<0x5>;
 351   def SUXC1 : SWXC1_FT<"suxc1", AFGR64, CPURegs, IIStore>, SWXC1_FM<0xd>;
 352 }
 353
 354 let Predicates = [HasMips64, HasStdEnc],
 355   DecoderNamespace="Mips64" in {
 356   def LUXC164 : LWXC1_FT<"luxc1", FGR64, CPURegs, IILoad>, LWXC1_FM<0x5>;
 357   def SUXC164 : SWXC1_FT<"suxc1", FGR64, CPURegs, IIStore>, SWXC1_FM<0xd>;
 358 }
 359
 360 /// Floating-point Aritmetic
 361 def FADD_S : ADDS_FT<"add.s", FGR32, IIFadd, 1, fadd>, ADDS_FM<0x00, 16>;
 362 defm FADD : ADDS_M<"add.d", IIFadd, 1, fadd>, ADDS_FM<0x00, 17>;
 363 def FDIV_S : ADDS_FT<"div.s", FGR32, IIFdivSingle, 0, fdiv>, ADDS_FM<0x03, 16>;
 364 defm FDIV : ADDS_M<"div.d", IIFdivDouble, 0, fdiv>, ADDS_FM<0x03, 17>;
 365 def FMUL_S : ADDS_FT<"mul.s", FGR32, IIFmulSingle, 1, fmul>, ADDS_FM<0x02, 16>;
 366 defm FMUL : ADDS_M<"mul.d", IIFmulDouble, 1, fmul>, ADDS_FM<0x02, 17>;
 367 def FSUB_S : ADDS_FT<"sub.s", FGR32, IIFadd, 0, fsub>, ADDS_FM<0x01, 16>;
 368 defm FSUB : ADDS_M<"sub.d", IIFadd, 0, fsub>, ADDS_FM<0x01, 17>;
 369
 370 let Predicates = [HasMips32r2, HasStdEnc] in {
 371   def MADD_S : MADDS_FT<"madd.s", FGR32, IIFmulSingle, fadd>, MADDS_FM<4, 0>;
 372   def MSUB_S : MADDS_FT<"msub.s", FGR32, IIFmulSingle, fsub>, MADDS_FM<5, 0>;
 373 }
 374
 375 let Predicates = [HasMips32r2, NoNaNsFPMath, HasStdEnc] in {
 376   def NMADD_S : NMADDS_FT<"nmadd.s", FGR32, IIFmulSingle, fadd>, MADDS_FM<6, 0>;
 377   def NMSUB_S : NMADDS_FT<"nmsub.s", FGR32, IIFmulSingle, fsub>, MADDS_FM<7, 0>;
 378 }
 379
 380 let Predicates = [HasMips32r2, NotFP64bit, HasStdEnc] in {
 381   def MADD_D32 : MADDS_FT<"madd.d", AFGR64, IIFmulDouble, fadd>, MADDS_FM<4, 1>;
 382   def MSUB_D32 : MADDS_FT<"msub.d", AFGR64, IIFmulDouble, fsub>, MADDS_FM<5, 1>;
 383 }
 384
 385 let Predicates = [HasMips32r2, NotFP64bit, NoNaNsFPMath, HasStdEnc] in {
 386   def NMADD_D32 : NMADDS_FT<"nmadd.d", AFGR64, IIFmulDouble, fadd>,
 387                   MADDS_FM<6, 1>;
 388   def NMSUB_D32 : NMADDS_FT<"nmsub.d", AFGR64, IIFmulDouble, fsub>,
 389                   MADDS_FM<7, 1>;
 390 }
 391
 392 let Predicates = [HasMips32r2, IsFP64bit, HasStdEnc], isCodeGenOnly=1 in {
 393   def MADD_D64 : MADDS_FT<"madd.d", FGR64, IIFmulDouble, fadd>, MADDS_FM<4, 1>;
 394   def MSUB_D64 : MADDS_FT<"msub.d", FGR64, IIFmulDouble, fsub>, MADDS_FM<5, 1>;
 395 }
 396
 397 let Predicates = [HasMips32r2, IsFP64bit, NoNaNsFPMath, HasStdEnc],
 398     isCodeGenOnly=1 in {
 399   def NMADD_D64 : NMADDS_FT<"nmadd.d", FGR64, IIFmulDouble, fadd>,
 400                   MADDS_FM<6, 1>;
 401   def NMSUB_D64 : NMADDS_FT<"nmsub.d", FGR64, IIFmulDouble, fsub>,
 402                   MADDS_FM<7, 1>;
 403 }
 404
 405 //===----------------------------------------------------------------------===//
 406 // Floating Point Branch Codes
 407 //===----------------------------------------------------------------------===//
 408 // Mips branch codes. These correspond to condcode in MipsInstrInfo.h.
 409 // They must be kept in synch.
 410 def MIPS_BRANCH_F  : PatLeaf<(i32 0)>;
 411 def MIPS_BRANCH_T  : PatLeaf<(i32 1)>;
 412
 413 let DecoderMethod = "DecodeBC1" in {
 414 def BC1F : BC1F_FT<"bc1f", IIBranch, MIPS_BRANCH_F>, BC1F_FM<0, 0>;
 415 def BC1T : BC1F_FT<"bc1t", IIBranch, MIPS_BRANCH_T>, BC1F_FM<0, 1>;
 416 }
 417 //===----------------------------------------------------------------------===//
 418 // Floating Point Flag Conditions
 419 //===----------------------------------------------------------------------===//
 420 // Mips condition codes. They must correspond to condcode in MipsInstrInfo.h.
 421 // They must be kept in synch.
 422 def MIPS_FCOND_F    : PatLeaf<(i32 0)>;
 423 def MIPS_FCOND_UN   : PatLeaf<(i32 1)>;
 424 def MIPS_FCOND_OEQ  : PatLeaf<(i32 2)>;
 425 def MIPS_FCOND_UEQ  : PatLeaf<(i32 3)>;
 426 def MIPS_FCOND_OLT  : PatLeaf<(i32 4)>;
 427 def MIPS_FCOND_ULT  : PatLeaf<(i32 5)>;
 428 def MIPS_FCOND_OLE  : PatLeaf<(i32 6)>;
 429 def MIPS_FCOND_ULE  : PatLeaf<(i32 7)>;
 430 def MIPS_FCOND_SF   : PatLeaf<(i32 8)>;
 431 def MIPS_FCOND_NGLE : PatLeaf<(i32 9)>;
 432 def MIPS_FCOND_SEQ  : PatLeaf<(i32 10)>;
 433 def MIPS_FCOND_NGL  : PatLeaf<(i32 11)>;
 434 def MIPS_FCOND_LT   : PatLeaf<(i32 12)>;
 435 def MIPS_FCOND_NGE  : PatLeaf<(i32 13)>;
 436 def MIPS_FCOND_LE   : PatLeaf<(i32 14)>;
 437 def MIPS_FCOND_NGT  : PatLeaf<(i32 15)>;
 438
 439 /// Floating Point Compare
 440 def FCMP_S32 : CEQS_FT<"s", FGR32, IIFcmp, MipsFPCmp>, CEQS_FM<16>;
 441 def FCMP_D32 : CEQS_FT<"d", AFGR64, IIFcmp, MipsFPCmp>, CEQS_FM<17>,
 442                Requires<[NotFP64bit, HasStdEnc]>;
 443 let DecoderNamespace = "Mips64" in
 444 def FCMP_D64 : CEQS_FT<"d", FGR64, IIFcmp, MipsFPCmp>, CEQS_FM<17>,
 445                Requires<[IsFP64bit, HasStdEnc]>;
 446
 447 //===----------------------------------------------------------------------===//
 448 // Floating Point Pseudo-Instructions
 449 //===----------------------------------------------------------------------===//
 450 def MOVCCRToCCR : PseudoSE<(outs CCR:$dst), (ins CCROpnd:$src), []>;
 451
 452 // This pseudo instr gets expanded into 2 mtc1 instrs after register
 453 // allocation.
 454 def BuildPairF64 :
 455   PseudoSE<(outs AFGR64:$dst),
 456            (ins CPURegs:$lo, CPURegs:$hi),
 457            [(set AFGR64:$dst, (MipsBuildPairF64 CPURegs:$lo, CPURegs:$hi))]>;
 458
 459 // This pseudo instr gets expanded into 2 mfc1 instrs after register
 460 // allocation.
 461 // if n is 0, lower part of src is extracted.
 462 // if n is 1, higher part of src is extracted.
 463 def ExtractElementF64 :
 464   PseudoSE<(outs CPURegs:$dst), (ins AFGR64:$src, i32imm:$n),
 465            [(set CPURegs:$dst, (MipsExtractElementF64 AFGR64:$src, imm:$n))]>;
 466
 467 //===----------------------------------------------------------------------===//
 468 // Floating Point Patterns
 469 //===----------------------------------------------------------------------===//
 470 def : MipsPat<(f32 fpimm0), (MTC1 ZERO)>;
 471 def : MipsPat<(f32 fpimm0neg), (FNEG_S (MTC1 ZERO))>;
 472
 473 def : MipsPat<(f32 (sint_to_fp CPURegs:$src)), (CVT_S_W (MTC1 CPURegs:$src))>;
 474 def : MipsPat<(i32 (fp_to_sint FGR32:$src)), (MFC1 (TRUNC_W_S FGR32:$src))>;
 475
 476 let Predicates = [NotFP64bit, HasStdEnc] in {
 477   def : MipsPat<(f64 (sint_to_fp CPURegs:$src)),
 478                 (CVT_D32_W (MTC1 CPURegs:$src))>;
 479   def : MipsPat<(i32 (fp_to_sint AFGR64:$src)),
 480                 (MFC1 (TRUNC_W_D32 AFGR64:$src))>;
 481   def : MipsPat<(f32 (fround AFGR64:$src)), (CVT_S_D32 AFGR64:$src)>;
 482   def : MipsPat<(f64 (fextend FGR32:$src)), (CVT_D32_S FGR32:$src)>;
 483 }
 484
 485 let Predicates = [IsFP64bit, HasStdEnc] in {
 486   def : MipsPat<(f64 fpimm0), (DMTC1 ZERO_64)>;
 487   def : MipsPat<(f64 fpimm0neg), (FNEG_D64 (DMTC1 ZERO_64))>;
 488
 489   def : MipsPat<(f64 (sint_to_fp CPURegs:$src)),
 490                 (CVT_D64_W (MTC1 CPURegs:$src))>;
 491   def : MipsPat<(f32 (sint_to_fp CPU64Regs:$src)),
 492                 (CVT_S_L (DMTC1 CPU64Regs:$src))>;
 493   def : MipsPat<(f64 (sint_to_fp CPU64Regs:$src)),
 494                 (CVT_D64_L (DMTC1 CPU64Regs:$src))>;
 495
 496   def : MipsPat<(i32 (fp_to_sint FGR64:$src)),
 497                 (MFC1 (TRUNC_W_D64 FGR64:$src))>;
 498   def : MipsPat<(i64 (fp_to_sint FGR32:$src)), (DMFC1 (TRUNC_L_S FGR32:$src))>;
 499   def : MipsPat<(i64 (fp_to_sint FGR64:$src)),
 500                 (DMFC1 (TRUNC_L_D64 FGR64:$src))>;
 501
 502   def : MipsPat<(f32 (fround FGR64:$src)), (CVT_S_D64 FGR64:$src)>;
 503   def : MipsPat<(f64 (fextend FGR32:$src)), (CVT_D64_S FGR32:$src)>;
 504 }
 505
 506 // Patterns for loads/stores with a reg+imm operand.
 507 let AddedComplexity = 40 in {
 508   let Predicates = [IsN64, HasStdEnc] in {
 509     def : LoadRegImmPat<LWC1_P8, f32, load>;
 510     def : StoreRegImmPat<SWC1_P8, f32>;
 511     def : LoadRegImmPat<LDC164_P8, f64, load>;
 512     def : StoreRegImmPat<SDC164_P8, f64>;
 513   }
 514
 515   let Predicates = [NotN64, HasStdEnc] in {
 516     def : LoadRegImmPat<LWC1, f32, load>;
 517     def : StoreRegImmPat<SWC1, f32>;
 518   }
 519
 520   let Predicates = [NotN64, HasMips64, HasStdEnc] in {
 521     def : LoadRegImmPat<LDC164, f64, load>;
 522     def : StoreRegImmPat<SDC164, f64>;
 523   }
 524
 525   let Predicates = [NotN64, NotMips64, HasStdEnc] in {
 526     def : LoadRegImmPat<LDC1, f64, load>;
 527     def : StoreRegImmPat<SDC1, f64>;
 528   }
 529 }