sys/dev/ath/ath_hal/ar5416/ar5416phy.h

   1 /*
   2  * Copyright (c) 2002-2008 Sam Leffler, Errno Consulting
   3  * Copyright (c) 2002-2008 Atheros Communications, Inc.
   4  *
   5  * Permission to use, copy, modify, and/or distribute this software for any
   6  * purpose with or without fee is hereby granted, provided that the above
   7  * copyright notice and this permission notice appear in all copies.
   8  *
   9  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
  10  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  11  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  12  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  13  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  14  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  15  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  16  *
  17  * $FreeBSD$
  18  */
  19 #ifndef _DEV_ATH_AR5416PHY_H_
  20 #define _DEV_ATH_AR5416PHY_H_
  21
  22 #include "ar5212/ar5212phy.h"
  23
  24 /* For AR_PHY_RADAR0 */
  25 #define AR_PHY_RADAR_0_FFT_ENA          0x80000000
  26
  27 #define AR_PHY_RADAR_EXT                0x9940
  28 #define AR_PHY_RADAR_EXT_ENA            0x00004000
  29
  30 #define AR_PHY_RADAR_1                  0x9958
  31 #define AR_PHY_RADAR_1_RELPWR_ENA       0x00800000
  32 #define AR_PHY_RADAR_1_USE_FIR128       0x00400000
  33 #define AR_PHY_RADAR_1_RELPWR_THRESH    0x003F0000
  34 #define AR_PHY_RADAR_1_RELPWR_THRESH_S  16
  35 #define AR_PHY_RADAR_1_BLOCK_CHECK      0x00008000
  36 #define AR_PHY_RADAR_1_MAX_RRSSI        0x00004000
  37 #define AR_PHY_RADAR_1_RELSTEP_CHECK    0x00002000
  38 #define AR_PHY_RADAR_1_RELSTEP_THRESH   0x00001F00
  39 #define AR_PHY_RADAR_1_RELSTEP_THRESH_S 8
  40 #define AR_PHY_RADAR_1_MAXLEN           0x000000FF
  41 #define AR_PHY_RADAR_1_MAXLEN_S         0
  42
  43 #define AR_PHY_CHIP_ID_REV_0    0x80        /* 5416 Rev 0 (owl 1.0) BB */
  44 #define AR_PHY_CHIP_ID_REV_1    0x81        /* 5416 Rev 1 (owl 2.0) BB */
  45
  46 #define RFSILENT_BB             0x00002000      /* shush bb */
  47 #define AR_PHY_RESTART          0x9970      /* restart */
  48 #define AR_PHY_RESTART_DIV_GC   0x001C0000  /* bb_ant_fast_div_gc_limit */
  49 #define AR_PHY_RESTART_DIV_GC_S 18
  50
  51 /* PLL settling times */
  52 #define RTC_PLL_SETTLE_DELAY            1000    /* 1 ms     */
  53 #define HT40_CHANNEL_CENTER_SHIFT       10      /* MHz      */
  54
  55 #define AR_PHY_RFBUS_REQ        0x997C
  56 #define AR_PHY_RFBUS_REQ_EN     0x00000001
  57
  58 #define AR_2040_MODE                0x8318
  59 #define AR_2040_JOINED_RX_CLEAR     0x00000001   // use ctl + ext rx_clear for cca
  60
  61 #define AR_PHY_FC_TURBO_SHORT       0x00000002  /* Set short symbols to turbo mode setting */
  62 #define AR_PHY_FC_DYN2040_EN        0x00000004      /* Enable dyn 20/40 mode */
  63 #define AR_PHY_FC_DYN2040_PRI_ONLY  0x00000008      /* dyn 20/40 - primary only */
  64 #define AR_PHY_FC_DYN2040_PRI_CH    0x00000010      /* dyn 20/40 - primary ch offset (0=+10MHz, 1=-10MHz)*/
  65 #define AR_PHY_FC_DYN2040_EXT_CH    0x00000020      /* dyn 20/40 - ext ch spacing (0=20MHz/ 1=25MHz) */
  66 #define AR_PHY_FC_HT_EN             0x00000040      /* ht enable */
  67 #define AR_PHY_FC_SHORT_GI_40       0x00000080      /* allow short GI for HT 40 */
  68 #define AR_PHY_FC_WALSH             0x00000100      /* walsh spatial spreading for 2 chains,2 streams TX */
  69 #define AR_PHY_FC_SINGLE_HT_LTF1    0x00000200      /* single length (4us) 1st HT long training symbol */
  70 #define AR_PHY_FC_ENABLE_DAC_FIFO   0x00000800
  71
  72 #define AR_PHY_TIMING2      0x9810      /* Timing Control 2 */
  73 #define AR_PHY_TIMING2_USE_FORCE    0x00001000
  74 #define AR_PHY_TIMING2_FORCE_VAL    0x00000fff
  75
  76 #define AR_PHY_TIMING_CTRL4_CHAIN(_i) \
  77         (AR_PHY_TIMING_CTRL4 + ((_i) << 12))
  78 #define AR_PHY_TIMING_CTRL4_DO_CAL  0x10000         /* perform calibration */
  79 #define AR_PHY_TIMING_CTRL4_IQCORR_Q_Q_COFF 0x01F   /* Mask for kcos_theta-1 for q correction */
  80 #define AR_PHY_TIMING_CTRL4_IQCORR_Q_Q_COFF_S   0   /* shift for Q_COFF */
  81 #define AR_PHY_TIMING_CTRL4_IQCORR_Q_I_COFF 0x7E0   /* Mask for sin_theta for i correction */
  82 #define AR_PHY_TIMING_CTRL4_IQCORR_Q_I_COFF_S   5   /* Shift for sin_theta for i correction */
  83 #define AR_PHY_TIMING_CTRL4_IQCORR_ENABLE   0x800   /* enable IQ correction */
  84 #define AR_PHY_TIMING_CTRL4_IQCAL_LOG_COUNT_MAX 0xF000  /* Mask for max number of samples (logarithmic) */
  85 #define AR_PHY_TIMING_CTRL4_IQCAL_LOG_COUNT_MAX_S   12  /* Shift for max number of samples */
  86
  87 #define AR_PHY_TIMING_CTRL4_ENABLE_SPUR_RSSI    0x80000000
  88 #define AR_PHY_TIMING_CTRL4_ENABLE_SPUR_FILTER  0x40000000      /* Enable spur filter */
  89 #define AR_PHY_TIMING_CTRL4_ENABLE_CHAN_MASK    0x20000000
  90 #define AR_PHY_TIMING_CTRL4_ENABLE_PILOT_MASK   0x10000000
  91
  92 #define AR_PHY_ADC_SERIAL_CTL       0x9830
  93 #define AR_PHY_SEL_INTERNAL_ADDAC   0x00000000
  94 #define AR_PHY_SEL_EXTERNAL_RADIO   0x00000001
  95
  96 #define AR_PHY_GAIN_2GHZ_BSW_MARGIN     0x00003C00
  97 #define AR_PHY_GAIN_2GHZ_BSW_MARGIN_S   10
  98 #define AR_PHY_GAIN_2GHZ_BSW_ATTEN      0x0000001F
  99 #define AR_PHY_GAIN_2GHZ_BSW_ATTEN_S    0
 100
 101 #define AR_PHY_GAIN_2GHZ_XATTEN2_MARGIN     0x003E0000
 102 #define AR_PHY_GAIN_2GHZ_XATTEN2_MARGIN_S   17
 103 #define AR_PHY_GAIN_2GHZ_XATTEN1_MARGIN     0x0001F000
 104 #define AR_PHY_GAIN_2GHZ_XATTEN1_MARGIN_S   12
 105 #define AR_PHY_GAIN_2GHZ_XATTEN2_DB         0x00000FC0
 106 #define AR_PHY_GAIN_2GHZ_XATTEN2_DB_S       6
 107 #define AR_PHY_GAIN_2GHZ_XATTEN1_DB         0x0000003F
 108 #define AR_PHY_GAIN_2GHZ_XATTEN1_DB_S       0
 109
 110 #define AR9280_PHY_RXGAIN_TXRX_ATTEN    0x00003F80
 111 #define AR9280_PHY_RXGAIN_TXRX_ATTEN_S  7
 112 #define AR9280_PHY_RXGAIN_TXRX_MARGIN   0x001FC000
 113 #define AR9280_PHY_RXGAIN_TXRX_MARGIN_S 14
 114
 115 #define AR_PHY_SEARCH_START_DELAY       0x9918          /* search start delay */
 116
 117 #define AR_PHY_EXT_CCA          0x99bc
 118 #define AR_PHY_EXT_CCA_CYCPWR_THR1      0x0000FE00
 119 #define AR_PHY_EXT_CCA_CYCPWR_THR1_S    9
 120 #define AR_PHY_EXT_MINCCA_PWR   0xFF800000
 121 #define AR_PHY_EXT_MINCCA_PWR_S 23
 122 #define AR_PHY_EXT_CCA_THRESH62 0x007F0000
 123 #define AR_PHY_EXT_CCA_THRESH62_S       16
 124 /*
 125  * This duplicates AR_PHY_EXT_CCA_CYCPWR_THR1; it reads more like
 126  * an ANI register this way.
 127  */
 128 #define AR_PHY_EXT_TIMING5_CYCPWR_THR1          0x0000FE00
 129 #define AR_PHY_EXT_TIMING5_CYCPWR_THR1_S        9
 130
 131 #define AR9280_PHY_EXT_MINCCA_PWR       0x01FF0000
 132 #define AR9280_PHY_EXT_MINCCA_PWR_S     16
 133
 134 #define AR_PHY_HALFGI           0x99D0      /* Timing control 3 */
 135 #define AR_PHY_HALFGI_DSC_MAN   0x0007FFF0
 136 #define AR_PHY_HALFGI_DSC_MAN_S 4
 137 #define AR_PHY_HALFGI_DSC_EXP   0x0000000F
 138 #define AR_PHY_HALFGI_DSC_EXP_S 0
 139
 140 #define AR_PHY_HEAVY_CLIP_ENABLE    0x99E0
 141
 142 #define AR_PHY_HEAVY_CLIP_FACTOR_RIFS   0x99ec
 143 #define AR_PHY_RIFS_INIT_DELAY          0x03ff0000
 144
 145 #define AR_PHY_M_SLEEP      0x99f0      /* sleep control registers */
 146 #define AR_PHY_REFCLKDLY    0x99f4
 147 #define AR_PHY_REFCLKPD     0x99f8
 148
 149 #define AR_PHY_CALMODE          0x99f0
 150 /* Calibration Types */
 151 #define AR_PHY_CALMODE_IQ               0x00000000
 152 #define AR_PHY_CALMODE_ADC_GAIN         0x00000001
 153 #define AR_PHY_CALMODE_ADC_DC_PER       0x00000002
 154 #define AR_PHY_CALMODE_ADC_DC_INIT      0x00000003
 155 /* Calibration results */
 156 #define AR_PHY_CAL_MEAS_0(_i)   (0x9c10 + ((_i) << 12))
 157 #define AR_PHY_CAL_MEAS_1(_i)   (0x9c14 + ((_i) << 12))
 158 #define AR_PHY_CAL_MEAS_2(_i)   (0x9c18 + ((_i) << 12))
 159 #define AR_PHY_CAL_MEAS_3(_i)   (0x9c1c + ((_i) << 12))
 160
 161
 162 #define AR_PHY_CCA          0x9864
 163 #define AR_PHY_MINCCA_PWR   0x0FF80000
 164 #define AR_PHY_MINCCA_PWR_S 19
 165 #define AR9280_PHY_MINCCA_PWR       0x1FF00000
 166 #define AR9280_PHY_MINCCA_PWR_S     20
 167 #define AR9280_PHY_CCA_THRESH62     0x000FF000
 168 #define AR9280_PHY_CCA_THRESH62_S   12
 169
 170 #define AR_PHY_CH1_CCA          0xa864
 171 #define AR_PHY_CH1_MINCCA_PWR   0x0FF80000
 172 #define AR_PHY_CH1_MINCCA_PWR_S 19
 173 #define AR_PHY_CCA_THRESH62     0x0007F000
 174 #define AR_PHY_CCA_THRESH62_S   12
 175 #define AR9280_PHY_CH1_MINCCA_PWR   0x1FF00000
 176 #define AR9280_PHY_CH1_MINCCA_PWR_S 20
 177
 178 #define AR_PHY_CH2_CCA          0xb864
 179 #define AR_PHY_CH2_MINCCA_PWR   0x0FF80000
 180 #define AR_PHY_CH2_MINCCA_PWR_S 19
 181
 182 #define AR_PHY_CH1_EXT_CCA          0xa9bc
 183 #define AR_PHY_CH1_EXT_MINCCA_PWR   0xFF800000
 184 #define AR_PHY_CH1_EXT_MINCCA_PWR_S 23
 185 #define AR9280_PHY_CH1_EXT_MINCCA_PWR   0x01FF0000
 186 #define AR9280_PHY_CH1_EXT_MINCCA_PWR_S 16
 187
 188 #define AR_PHY_CH2_EXT_CCA          0xb9bc
 189 #define AR_PHY_CH2_EXT_MINCCA_PWR   0xFF800000
 190 #define AR_PHY_CH2_EXT_MINCCA_PWR_S 23
 191
 192 #define AR_PHY_RX_CHAINMASK     0x99a4
 193
 194 #define AR_PHY_NEW_ADC_DC_GAIN_CORR(_i) (0x99b4 + ((_i) << 12))
 195 #define AR_PHY_NEW_ADC_GAIN_CORR_ENABLE 0x40000000
 196 #define AR_PHY_NEW_ADC_DC_OFFSET_CORR_ENABLE    0x80000000
 197 #define AR_PHY_MULTICHAIN_GAIN_CTL      0x99ac
 198
 199 #define AR_PHY_EXT_CCA0                 0x99b8
 200 #define AR_PHY_EXT_CCA0_THRESH62        0x000000FF
 201 #define AR_PHY_EXT_CCA0_THRESH62_S      0
 202
 203 #define AR_PHY_CH1_EXT_CCA          0xa9bc
 204 #define AR_PHY_CH1_EXT_MINCCA_PWR   0xFF800000
 205 #define AR_PHY_CH1_EXT_MINCCA_PWR_S 23
 206
 207 #define AR_PHY_CH2_EXT_CCA          0xb9bc
 208 #define AR_PHY_CH2_EXT_MINCCA_PWR   0xFF800000
 209 #define AR_PHY_CH2_EXT_MINCCA_PWR_S 23
 210 #define AR_PHY_ANALOG_SWAP      0xa268
 211 #define AR_PHY_SWAP_ALT_CHAIN   0x00000040
 212 #define AR_PHY_CAL_CHAINMASK    0xa39c
 213
 214 #define AR_PHY_SWITCH_CHAIN_0     0x9960
 215 #define AR_PHY_SWITCH_COM         0x9964
 216
 217 #define AR_PHY_RF_CTL2                  0x9824
 218 #define AR_PHY_TX_FRAME_TO_DATA_START   0x000000FF
 219 #define AR_PHY_TX_FRAME_TO_DATA_START_S 0
 220 #define AR_PHY_TX_FRAME_TO_PA_ON        0x0000FF00
 221 #define AR_PHY_TX_FRAME_TO_PA_ON_S      8
 222
 223 #define AR_PHY_RF_CTL3                  0x9828
 224 #define AR_PHY_TX_END_TO_A2_RX_ON       0x00FF0000
 225 #define AR_PHY_TX_END_TO_A2_RX_ON_S     16
 226
 227 #define AR_PHY_RF_CTL4                    0x9834
 228 #define AR_PHY_RF_CTL4_TX_END_XPAB_OFF    0xFF000000
 229 #define AR_PHY_RF_CTL4_TX_END_XPAB_OFF_S  24
 230 #define AR_PHY_RF_CTL4_TX_END_XPAA_OFF    0x00FF0000
 231 #define AR_PHY_RF_CTL4_TX_END_XPAA_OFF_S  16
 232 #define AR_PHY_RF_CTL4_FRAME_XPAB_ON      0x0000FF00
 233 #define AR_PHY_RF_CTL4_FRAME_XPAB_ON_S    8
 234 #define AR_PHY_RF_CTL4_FRAME_XPAA_ON      0x000000FF
 235 #define AR_PHY_RF_CTL4_FRAME_XPAA_ON_S    0
 236
 237 #define AR_PHY_SYNTH_CONTROL    0x9874
 238
 239 #define AR_PHY_FORCE_CLKEN_CCK  0xA22C
 240 #define AR_PHY_FORCE_CLKEN_CCK_MRC_MUX  0x00000040
 241
 242 #define AR_PHY_POWER_TX_SUB     0xA3C8
 243 #define AR_PHY_POWER_TX_RATE5   0xA38C
 244 #define AR_PHY_POWER_TX_RATE6   0xA390
 245 #define AR_PHY_POWER_TX_RATE7   0xA3CC
 246 #define AR_PHY_POWER_TX_RATE8   0xA3D0
 247 #define AR_PHY_POWER_TX_RATE9   0xA3D4
 248
 249 #define AR_PHY_TPCRG1_PD_GAIN_1         0x00030000
 250 #define AR_PHY_TPCRG1_PD_GAIN_1_S       16
 251 #define AR_PHY_TPCRG1_PD_GAIN_2         0x000C0000
 252 #define AR_PHY_TPCRG1_PD_GAIN_2_S       18
 253 #define AR_PHY_TPCRG1_PD_GAIN_3         0x00300000
 254 #define AR_PHY_TPCRG1_PD_GAIN_3_S       20
 255
 256 #define AR_PHY_TPCRG1_PD_CAL_ENABLE     0x00400000
 257 #define AR_PHY_TPCRG1_PD_CAL_ENABLE_S   22
 258
 259 #define AR_PHY_VIT_MASK2_M_46_61 0xa3a0
 260 #define AR_PHY_MASK2_M_31_45     0xa3a4
 261 #define AR_PHY_MASK2_M_16_30     0xa3a8
 262 #define AR_PHY_MASK2_M_00_15     0xa3ac
 263 #define AR_PHY_MASK2_P_15_01     0xa3b8
 264 #define AR_PHY_MASK2_P_30_16     0xa3bc
 265 #define AR_PHY_MASK2_P_45_31     0xa3c0
 266 #define AR_PHY_MASK2_P_61_45     0xa3c4
 267
 268 #define AR_PHY_SPUR_REG         0x994c
 269 #define AR_PHY_SFCORR_EXT       0x99c0
 270 #define AR_PHY_SFCORR_EXT_M1_THRESH     0x0000007F
 271 #define AR_PHY_SFCORR_EXT_M1_THRESH_S   0
 272 #define AR_PHY_SFCORR_EXT_M2_THRESH     0x00003F80
 273 #define AR_PHY_SFCORR_EXT_M2_THRESH_S   7
 274 #define AR_PHY_SFCORR_EXT_M1_THRESH_LOW 0x001FC000
 275 #define AR_PHY_SFCORR_EXT_M1_THRESH_LOW_S       14
 276 #define AR_PHY_SFCORR_EXT_M2_THRESH_LOW 0x0FE00000
 277 #define AR_PHY_SFCORR_EXT_M2_THRESH_LOW_S       21
 278 #define AR_PHY_SFCORR_SPUR_SUBCHNL_SD_S 28
 279
 280 /* enable vit puncture per rate, 8 bits, lsb is low rate */
 281 #define AR_PHY_SPUR_REG_MASK_RATE_CNTL       (0xFF << 18)
 282 #define AR_PHY_SPUR_REG_MASK_RATE_CNTL_S     18
 283
 284 #define AR_PHY_SPUR_REG_ENABLE_MASK_PPM      0x20000     /* bins move with freq offset */
 285 #define AR_PHY_SPUR_REG_MASK_RATE_SELECT     (0xFF << 9) /* use mask1 or mask2, one per rate */
 286 #define AR_PHY_SPUR_REG_MASK_RATE_SELECT_S   9
 287 #define AR_PHY_SPUR_REG_ENABLE_VIT_SPUR_RSSI 0x100
 288 #define AR_PHY_SPUR_REG_SPUR_RSSI_THRESH     0x7F
 289 #define AR_PHY_SPUR_REG_SPUR_RSSI_THRESH_S   0
 290
 291 #define AR_PHY_PILOT_MASK_01_30   0xa3b0
 292 #define AR_PHY_PILOT_MASK_31_60   0xa3b4
 293
 294 #define AR_PHY_CHANNEL_MASK_01_30 0x99d4
 295 #define AR_PHY_CHANNEL_MASK_31_60 0x99d8
 296
 297 #define AR_PHY_CL_CAL_CTL       0xA358          /* carrier leak cal control */
 298 #define AR_PHY_CL_CAL_ENABLE    0x00000002
 299 #define AR_PHY_PARALLEL_CAL_ENABLE      0x00000001
 300
 301 /* empirically determined "good" CCA value ranges from atheros */
 302 #define AR_PHY_CCA_NOM_VAL_5416_2GHZ            -90
 303 #define AR_PHY_CCA_NOM_VAL_5416_5GHZ            -100
 304 #define AR_PHY_CCA_MIN_GOOD_VAL_5416_2GHZ       -100
 305 #define AR_PHY_CCA_MIN_GOOD_VAL_5416_5GHZ       -110
 306 #define AR_PHY_CCA_MAX_GOOD_VAL_5416_2GHZ       -80
 307 #define AR_PHY_CCA_MAX_GOOD_VAL_5416_5GHZ       -90
 308
 309 /* ar9280 specific? */
 310 #define AR_PHY_XPA_CFG          0xA3D8
 311 #define AR_PHY_FORCE_XPA_CFG    0x000000001
 312 #define AR_PHY_FORCE_XPA_CFG_S  0
 313
 314 #define AR_PHY_CCK_TX_CTRL_TX_DAC_SCALE_CCK     0x0000000C
 315 #define AR_PHY_CCK_TX_CTRL_TX_DAC_SCALE_CCK_S   2
 316
 317 #define AR_PHY_TX_PWRCTRL9                      0xa27C
 318 #define AR_PHY_TX_DESIRED_SCALE_CCK             0x00007C00
 319 #define AR_PHY_TX_DESIRED_SCALE_CCK_S           10
 320 #define AR_PHY_TX_PWRCTRL9_RES_DC_REMOVAL       0x80000000
 321 #define AR_PHY_TX_PWRCTRL9_RES_DC_REMOVAL_S     31
 322
 323 #define AR_PHY_MODE_ASYNCFIFO                   0x80    /* Enable async fifo */
 324
 325 #endif /* _DEV_ATH_AR5416PHY_H_ */