sys/ofed/drivers/net/mlx4/fw.c

   1 /*
   2  * Copyright (c) 2004, 2005 Topspin Communications.  All rights reserved.
   3  * Copyright (c) 2005, 2006, 2007, 2008 Mellanox Technologies. All rights reserved.
   4  * Copyright (c) 2005, 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   5  *
   6  * This software is available to you under a choice of one of two
   7  * licenses.  You may choose to be licensed under the terms of the GNU
   8  * General Public License (GPL) Version 2, available from the file
   9  * COPYING in the main directory of this source tree, or the
  10  * OpenIB.org BSD license below:
  11  *
  12  *     Redistribution and use in source and binary forms, with or
  13  *     without modification, are permitted provided that the following
  14  *     conditions are met:
  15  *
  16  *      - Redistributions of source code must retain the above
  17  *        copyright notice, this list of conditions and the following
  18  *        disclaimer.
  19  *
  20  *      - Redistributions in binary form must reproduce the above
  21  *        copyright notice, this list of conditions and the following
  22  *        disclaimer in the documentation and/or other materials
  23  *        provided with the distribution.
  24  *
  25  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  26  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  27  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  28  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  29  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  30  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  31  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  32  * SOFTWARE.
  33  */
  34
  35 #include <linux/mlx4/cmd.h>
  36
  37 #include "fw.h"
  38 #include "icm.h"
  39
  40 enum {
  41         MLX4_COMMAND_INTERFACE_MIN_REV          = 2,
  42         MLX4_COMMAND_INTERFACE_MAX_REV          = 3,
  43         MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS    = 3,
  44 };
  45
  46 extern void __buggy_use_of_MLX4_GET(void);
  47 extern void __buggy_use_of_MLX4_PUT(void);
  48
  49 static int enable_qos;
  50 module_param(enable_qos, bool, 0444);
  51 MODULE_PARM_DESC(enable_qos, "Enable Quality of Service support in the HCA (default: off)");
  52
  53 static int mlx4_pre_t11_mode = 0;
  54 module_param_named(enable_pre_t11_mode, mlx4_pre_t11_mode, int, 0644);
  55 MODULE_PARM_DESC(enable_pre_t11_mode, "For FCoXX, enable pre-t11 mode if non-zero (default: 0)");
  56
  57 #define MLX4_GET(dest, source, offset)                                \
  58         do {                                                          \
  59                 void *__p = (char *) (source) + (offset);             \
  60                 switch (sizeof (dest)) {                              \
  61                 case 1: (dest) = *(u8 *) __p;       break;            \
  62                 case 2: (dest) = be16_to_cpup(__p); break;            \
  63                 case 4: (dest) = be32_to_cpup(__p); break;            \
  64                 case 8: (dest) = be64_to_cpup(__p); break;            \
  65                 default: __buggy_use_of_MLX4_GET();                   \
  66                 }                                                     \
  67         } while (0)
  68
  69 #define MLX4_PUT(dest, source, offset)                                \
  70         do {                                                          \
  71                 void *__d = ((char *) (dest) + (offset));             \
  72                 switch (sizeof(source)) {                             \
  73                 case 1: *(u8 *) __d = (source);                break; \
  74                 case 2: *(__be16 *) __d = cpu_to_be16(source); break; \
  75                 case 4: *(__be32 *) __d = cpu_to_be32(source); break; \
  76                 case 8: *(__be64 *) __d = cpu_to_be64(source); break; \
  77                 default: __buggy_use_of_MLX4_PUT();                   \
  78                 }                                                     \
  79         } while (0)
  80
  81 static void dump_dev_cap_flags(struct mlx4_dev *dev, u64 flags)
  82 {
  83         static const char *fname[] = {
  84                 [ 0] = "RC transport",
  85                 [ 1] = "UC transport",
  86                 [ 2] = "UD transport",
  87                 [ 3] = "XRC transport",
  88                 [ 4] = "reliable multicast",
  89                 [ 5] = "FCoIB support",
  90                 [ 6] = "SRQ support",
  91                 [ 7] = "IPoIB checksum offload",
  92                 [ 8] = "P_Key violation counter",
  93                 [ 9] = "Q_Key violation counter",
  94                 [10] = "VMM",
  95                 [12] = "DPDP",
  96                 [16] = "MW support",
  97                 [17] = "APM support",
  98                 [18] = "Atomic ops support",
  99                 [19] = "Raw multicast support",
 100                 [20] = "Address vector port checking support",
 101                 [21] = "UD multicast support",
 102                 [24] = "Demand paging support",
 103                 [25] = "Router support",
 104                 [30] = "IBoE support",
 105                 [48] = "Basic counters support",
 106                 [49] = "Extended counters support",
 107         };
 108         int i;
 109
 110         mlx4_dbg(dev, "DEV_CAP flags:\n");
 111         for (i = 0; i < ARRAY_SIZE(fname); ++i)
 112                 if (fname[i] && (flags & (1LL << i)))
 113                         mlx4_dbg(dev, "    %s\n", fname[i]);
 114 }
 115
 116 int mlx4_MOD_STAT_CFG(struct mlx4_dev *dev, struct mlx4_mod_stat_cfg *cfg)
 117 {
 118         struct mlx4_cmd_mailbox *mailbox;
 119         u32 *inbox;
 120         int err = 0;
 121
 122 #define MOD_STAT_CFG_IN_SIZE            0x100
 123
 124 #define MOD_STAT_CFG_PG_SZ_M_OFFSET     0x002
 125 #define MOD_STAT_CFG_PG_SZ_OFFSET       0x003
 126
 127         mailbox = mlx4_alloc_cmd_mailbox(dev);
 128         if (IS_ERR(mailbox))
 129                 return PTR_ERR(mailbox);
 130         inbox = mailbox->buf;
 131
 132         memset(inbox, 0, MOD_STAT_CFG_IN_SIZE);
 133
 134         MLX4_PUT(inbox, cfg->log_pg_sz, MOD_STAT_CFG_PG_SZ_OFFSET);
 135         MLX4_PUT(inbox, cfg->log_pg_sz_m, MOD_STAT_CFG_PG_SZ_M_OFFSET);
 136
 137         err = mlx4_cmd(dev, mailbox->dma, 0, 0, MLX4_CMD_MOD_STAT_CFG,
 138                         MLX4_CMD_TIME_CLASS_A);
 139
 140         mlx4_free_cmd_mailbox(dev, mailbox);
 141         return err;
 142 }
 143
 144 int mlx4_QUERY_DEV_CAP(struct mlx4_dev *dev, struct mlx4_dev_cap *dev_cap)
 145 {
 146         struct mlx4_cmd_mailbox *mailbox;
 147         u32 *outbox;
 148         u8 field;
 149         u32 field32;
 150         u16 size;
 151         u16 stat_rate;
 152         int err;
 153         int i;
 154         u32 in_modifier;
 155         u64 out_param;
 156         u32 tmp1, tmp2;
 157
 158 #define QUERY_DEV_CAP_OUT_SIZE                 0x100
 159 #define QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET         0x10
 160 #define QUERY_DEV_CAP_MAX_QP_SZ_OFFSET          0x11
 161 #define QUERY_DEV_CAP_RSVD_QP_OFFSET            0x12
 162 #define QUERY_DEV_CAP_MAX_QP_OFFSET             0x13
 163 #define QUERY_DEV_CAP_RSVD_SRQ_OFFSET           0x14
 164 #define QUERY_DEV_CAP_MAX_SRQ_OFFSET            0x15
 165 #define QUERY_DEV_CAP_RSVD_EEC_OFFSET           0x16
 166 #define QUERY_DEV_CAP_MAX_EEC_OFFSET            0x17
 167 #define QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET          0x19
 168 #define QUERY_DEV_CAP_RSVD_CQ_OFFSET            0x1a
 169 #define QUERY_DEV_CAP_MAX_CQ_OFFSET             0x1b
 170 #define QUERY_DEV_CAP_MAX_MPT_OFFSET            0x1d
 171 #define QUERY_DEV_CAP_RSVD_EQ_OFFSET            0x1e
 172 #define QUERY_DEV_CAP_MAX_EQ_OFFSET             0x1f
 173 #define QUERY_DEV_CAP_RSVD_MTT_OFFSET           0x20
 174 #define QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET         0x21
 175 #define QUERY_DEV_CAP_RSVD_MRW_OFFSET           0x22
 176 #define QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET        0x23
 177 #define QUERY_DEV_CAP_MAX_AV_OFFSET             0x27
 178 #define QUERY_DEV_CAP_MAX_REQ_QP_OFFSET         0x29
 179 #define QUERY_DEV_CAP_MAX_RES_QP_OFFSET         0x2b
 180 #define QUERY_DEV_CAP_MAX_GSO_OFFSET            0x2d
 181 #define QUERY_DEV_CAP_MAX_RDMA_OFFSET           0x2f
 182 #define QUERY_DEV_CAP_STAT_CFG_INL_OFFSET       0x31
 183 #define QUERY_DEV_CAP_RSZ_SRQ_OFFSET            0x33
 184 #define QUERY_DEV_CAP_ACK_DELAY_OFFSET          0x35
 185 #define QUERY_DEV_CAP_MTU_WIDTH_OFFSET          0x36
 186 #define QUERY_DEV_CAP_VL_PORT_OFFSET            0x37
 187 #define QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET         0x38
 188 #define QUERY_DEV_CAP_MAX_GID_OFFSET            0x3b
 189 #define QUERY_DEV_CAP_RATE_SUPPORT_OFFSET       0x3c
 190 #define QUERY_DEV_CAP_MAX_PKEY_OFFSET           0x3f
 191 #define QUERY_DEV_CAP_EXT_FLAGS_OFFSET          0x40
 192 #define QUERY_DEV_CAP_UDP_RSS_OFFSET            0x42
 193 #define QUERY_DEV_CAP_ETH_UC_LOOPBACK_OFFSET    0x43
 194 #define QUERY_DEV_CAP_FLAGS_OFFSET              0x44
 195 #define QUERY_DEV_CAP_RSVD_UAR_OFFSET           0x48
 196 #define QUERY_DEV_CAP_UAR_SZ_OFFSET             0x49
 197 #define QUERY_DEV_CAP_PAGE_SZ_OFFSET            0x4b
 198 #define QUERY_DEV_CAP_BF_OFFSET                 0x4c
 199 #define QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET      0x4d
 200 #define QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET   0x4e
 201 #define QUERY_DEV_CAP_LOG_MAX_BF_PAGES_OFFSET   0x4f
 202 #define QUERY_DEV_CAP_MAX_SG_SQ_OFFSET          0x51
 203 #define QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET     0x52
 204 #define QUERY_DEV_CAP_MAX_SG_RQ_OFFSET          0x55
 205 #define QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET     0x56
 206 #define QUERY_DEV_CAP_MAX_QP_MCG_OFFSET         0x61
 207 #define QUERY_DEV_CAP_RSVD_MCG_OFFSET           0x62
 208 #define QUERY_DEV_CAP_MAX_MCG_OFFSET            0x63
 209 #define QUERY_DEV_CAP_RSVD_PD_OFFSET            0x64
 210 #define QUERY_DEV_CAP_MAX_PD_OFFSET             0x65
 211 #define QUERY_DEV_CAP_RSVD_XRC_OFFSET           0x66
 212 #define QUERY_DEV_CAP_MAX_XRC_OFFSET            0x67
 213 #define QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET    0x80
 214 #define QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET       0x82
 215 #define QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET       0x84
 216 #define QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET      0x86
 217 #define QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET       0x88
 218 #define QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET       0x8a
 219 #define QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET       0x8c
 220 #define QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET     0x8e
 221 #define QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET       0x90
 222 #define QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET     0x92
 223 #define QUERY_DEV_CAP_BMME_FLAGS_OFFSET         0x94
 224 #define QUERY_DEV_CAP_RSVD_LKEY_OFFSET          0x98
 225 #define QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET         0xa0
 226 #define QUERY_DEV_CAP_MAX_BASIC_CNT_OFFSET      0x68
 227 #define QUERY_DEV_CAP_MAX_EXT_CNT_OFFSET        0x6c
 228
 229         mailbox = mlx4_alloc_cmd_mailbox(dev);
 230         if (IS_ERR(mailbox))
 231                 return PTR_ERR(mailbox);
 232         outbox = mailbox->buf;
 233
 234         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_DEV_CAP,
 235                            MLX4_CMD_TIME_CLASS_A);
 236         if (err)
 237                 goto out;
 238
 239         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_QP_OFFSET);
 240         dev_cap->reserved_qps = 1 << (field & 0xf);
 241         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_OFFSET);
 242         dev_cap->max_qps = 1 << (field & 0x1f);
 243         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_SRQ_OFFSET);
 244         dev_cap->reserved_srqs = 1 << (field >> 4);
 245         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_OFFSET);
 246         dev_cap->max_srqs = 1 << (field & 0x1f);
 247         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET);
 248         dev_cap->max_cq_sz = 1 << field;
 249         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_CQ_OFFSET);
 250         dev_cap->reserved_cqs = 1 << (field & 0xf);
 251         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_OFFSET);
 252         dev_cap->max_cqs = 1 << (field & 0x1f);
 253         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MPT_OFFSET);
 254         dev_cap->max_mpts = 1 << (field & 0x3f);
 255         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_EQ_OFFSET);
 256         dev_cap->reserved_eqs = 1 << (field & 0xf);
 257         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_EQ_OFFSET);
 258         dev_cap->max_eqs = 1 << (field & 0xf);
 259         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MTT_OFFSET);
 260         dev_cap->reserved_mtts = 1 << (field >> 4);
 261         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET);
 262         dev_cap->max_mrw_sz = 1 << field;
 263         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MRW_OFFSET);
 264         dev_cap->reserved_mrws = 1 << (field & 0xf);
 265         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET);
 266         dev_cap->max_mtt_seg = 1 << (field & 0x3f);
 267         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_REQ_QP_OFFSET);
 268         dev_cap->max_requester_per_qp = 1 << (field & 0x3f);
 269         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RES_QP_OFFSET);
 270         dev_cap->max_responder_per_qp = 1 << (field & 0x3f);
 271         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GSO_OFFSET);
 272         field &= 0x1f;
 273         if (!field)
 274                 dev_cap->max_gso_sz = 0;
 275         else
 276                 dev_cap->max_gso_sz = 1 << field;
 277
 278         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RDMA_OFFSET);
 279         dev_cap->max_rdma_global = 1 << (field & 0x3f);
 280         MLX4_GET(field, outbox, QUERY_DEV_CAP_ACK_DELAY_OFFSET);
 281         dev_cap->local_ca_ack_delay = field & 0x1f;
 282         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
 283         dev_cap->num_ports = field & 0xf;
 284         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET);
 285         dev_cap->max_msg_sz = 1 << (field & 0x1f);
 286         MLX4_GET(stat_rate, outbox, QUERY_DEV_CAP_RATE_SUPPORT_OFFSET);
 287         dev_cap->stat_rate_support = stat_rate;
 288         MLX4_GET(field, outbox, QUERY_DEV_CAP_UDP_RSS_OFFSET);
 289         dev_cap->udp_rss = field & 0x1;
 290         MLX4_GET(field, outbox, QUERY_DEV_CAP_ETH_UC_LOOPBACK_OFFSET);
 291         dev_cap->loopback_support = field & 0x1;
 292         dev_cap->wol = field & 0x40;
 293         MLX4_GET(tmp1, outbox, QUERY_DEV_CAP_EXT_FLAGS_OFFSET);
 294         MLX4_GET(tmp2, outbox, QUERY_DEV_CAP_FLAGS_OFFSET);
 295         dev_cap->flags = tmp2 | (u64)tmp1 << 32;
 296         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_UAR_OFFSET);
 297         dev_cap->reserved_uars = field >> 4;
 298         MLX4_GET(field, outbox, QUERY_DEV_CAP_UAR_SZ_OFFSET);
 299         dev_cap->uar_size = 1 << ((field & 0x3f) + 20);
 300         MLX4_GET(field, outbox, QUERY_DEV_CAP_PAGE_SZ_OFFSET);
 301         dev_cap->min_page_sz = 1 << field;
 302
 303         MLX4_GET(field, outbox, QUERY_DEV_CAP_BF_OFFSET);
 304         if (field & 0x80) {
 305                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET);
 306                 dev_cap->bf_reg_size = 1 << (field & 0x1f);
 307                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET);
 308                 if ((1 << (field & 0x3f)) > (PAGE_SIZE / dev_cap->bf_reg_size)) {
 309                         mlx4_dbg(dev, "log blue flame is invalid (%d), forcing 3\n", field & 0x1f);
 310                         field = 3;
 311                 }
 312                 dev_cap->bf_regs_per_page = 1 << (field & 0x3f);
 313                 mlx4_dbg(dev, "BlueFlame available (reg size %d, regs/page %d)\n",
 314                          dev_cap->bf_reg_size, dev_cap->bf_regs_per_page);
 315         } else {
 316                 dev_cap->bf_reg_size = 0;
 317                 mlx4_dbg(dev, "BlueFlame not available\n");
 318         }
 319
 320         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_SQ_OFFSET);
 321         dev_cap->max_sq_sg = field;
 322         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET);
 323         dev_cap->max_sq_desc_sz = size;
 324
 325         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_MCG_OFFSET);
 326         dev_cap->max_qp_per_mcg = 1 << field;
 327         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MCG_OFFSET);
 328         dev_cap->reserved_mgms = field & 0xf;
 329         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MCG_OFFSET);
 330         dev_cap->max_mcgs = 1 << field;
 331         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_PD_OFFSET);
 332         dev_cap->reserved_pds = field >> 4;
 333         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PD_OFFSET);
 334         dev_cap->max_pds = 1 << (field & 0x3f);
 335
 336         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_XRC_OFFSET);
 337         dev_cap->reserved_xrcds = field >> 4;
 338         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_XRC_OFFSET);
 339         dev_cap->max_xrcds = 1 << (field & 0x1f);
 340
 341         MLX4_GET(size, outbox, QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET);
 342         dev_cap->rdmarc_entry_sz = size;
 343         MLX4_GET(size, outbox, QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET);
 344         dev_cap->qpc_entry_sz = size;
 345         MLX4_GET(size, outbox, QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET);
 346         dev_cap->aux_entry_sz = size;
 347         MLX4_GET(size, outbox, QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET);
 348         dev_cap->altc_entry_sz = size;
 349         MLX4_GET(size, outbox, QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET);
 350         dev_cap->eqc_entry_sz = size;
 351         MLX4_GET(size, outbox, QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET);
 352         dev_cap->cqc_entry_sz = size;
 353         MLX4_GET(size, outbox, QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET);
 354         dev_cap->srq_entry_sz = size;
 355         MLX4_GET(size, outbox, QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET);
 356         dev_cap->cmpt_entry_sz = size;
 357         MLX4_GET(size, outbox, QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET);
 358         dev_cap->mtt_entry_sz = size;
 359         MLX4_GET(size, outbox, QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET);
 360         dev_cap->dmpt_entry_sz = size;
 361
 362         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET);
 363         dev_cap->max_srq_sz = 1 << field;
 364         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_SZ_OFFSET);
 365         dev_cap->max_qp_sz = 1 << field;
 366         MLX4_GET(field, outbox, QUERY_DEV_CAP_STAT_CFG_INL_OFFSET);
 367         dev_cap->inline_cfg = field & 1;
 368         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSZ_SRQ_OFFSET);
 369         dev_cap->resize_srq = field & 1;
 370         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_RQ_OFFSET);
 371         dev_cap->max_rq_sg = field;
 372         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET);
 373         dev_cap->max_rq_desc_sz = size;
 374
 375         MLX4_GET(dev_cap->bmme_flags, outbox,
 376                  QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
 377         MLX4_GET(dev_cap->reserved_lkey, outbox,
 378                  QUERY_DEV_CAP_RSVD_LKEY_OFFSET);
 379         MLX4_GET(dev_cap->max_icm_sz, outbox,
 380                  QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET);
 381         MLX4_GET(dev_cap->max_basic_counters, outbox,
 382                  QUERY_DEV_CAP_MAX_BASIC_CNT_OFFSET);
 383         MLX4_GET(dev_cap->max_ext_counters, outbox,
 384                  QUERY_DEV_CAP_MAX_EXT_CNT_OFFSET);
 385
 386         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
 387                 for (i = 1; i <= dev_cap->num_ports; ++i) {
 388                         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
 389                         dev_cap->max_vl[i]         = field >> 4;
 390                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MTU_WIDTH_OFFSET);
 391                         dev_cap->ib_mtu[i]         = field >> 4;
 392                         dev_cap->max_port_width[i] = field & 0xf;
 393                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GID_OFFSET);
 394                         dev_cap->max_gids[i]       = 1 << (field & 0xf);
 395                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PKEY_OFFSET);
 396                         dev_cap->max_pkeys[i]      = 1 << (field & 0xf);
 397                 }
 398         } else {
 399 #define QUERY_PORT_SUPPORTED_TYPE_OFFSET        0x00
 400 #define QUERY_PORT_MTU_OFFSET                   0x01
 401 #define QUERY_PORT_ETH_MTU_OFFSET               0x02
 402 #define QUERY_PORT_WIDTH_OFFSET                 0x06
 403 #define QUERY_PORT_MAX_GID_PKEY_OFFSET          0x07
 404 #define QUERY_PORT_MAX_MACVLAN_OFFSET           0x0a
 405 #define QUERY_PORT_MAX_VL_OFFSET                0x0b
 406 #define QUERY_PORT_MAC_OFFSET                   0x10
 407 #define QUERY_PORT_TRANS_VENDOR_OFFSET          0x18
 408 #define QUERY_PORT_WAVELENGTH_OFFSET            0x1c
 409 #define QUERY_PORT_TRANS_CODE_OFFSET            0x20
 410
 411 #define STAT_CFG_PORT_MODE      (1 << 28)
 412 #define STAT_CFG_PORT_OFFSET    0x8
 413 #define STAT_CFG_PORT_MASK      (1 << 20)
 414 #define STAT_CFG_MOD_INLINE     0x3
 415
 416                 for (i = 1; i <= dev_cap->num_ports; ++i) {
 417                         err = mlx4_cmd_box(dev, 0, mailbox->dma, i, 0, MLX4_CMD_QUERY_PORT,
 418                                            MLX4_CMD_TIME_CLASS_B);
 419                         if (err)
 420                                 goto out;
 421
 422                         MLX4_GET(field, outbox, QUERY_PORT_SUPPORTED_TYPE_OFFSET);
 423                         dev_cap->supported_port_types[i] = field & 3;
 424                         MLX4_GET(field, outbox, QUERY_PORT_MTU_OFFSET);
 425                         dev_cap->ib_mtu[i]         = field & 0xf;
 426                         MLX4_GET(field, outbox, QUERY_PORT_WIDTH_OFFSET);
 427                         dev_cap->max_port_width[i] = field & 0xf;
 428                         MLX4_GET(field, outbox, QUERY_PORT_MAX_GID_PKEY_OFFSET);
 429                         dev_cap->max_gids[i]       = 1 << (field >> 4);
 430                         dev_cap->max_pkeys[i]      = 1 << (field & 0xf);
 431                         MLX4_GET(field, outbox, QUERY_PORT_MAX_VL_OFFSET);
 432                         dev_cap->max_vl[i]         = field & 0xf;
 433                         MLX4_GET(field, outbox, QUERY_PORT_MAX_MACVLAN_OFFSET);
 434                         dev_cap->log_max_macs[i]  = field & 0xf;
 435                         dev_cap->log_max_vlans[i] = field >> 4;
 436                         MLX4_GET(dev_cap->eth_mtu[i], outbox, QUERY_PORT_ETH_MTU_OFFSET);
 437                         MLX4_GET(dev_cap->def_mac[i], outbox, QUERY_PORT_MAC_OFFSET);
 438                         MLX4_GET(field32, outbox, QUERY_PORT_TRANS_VENDOR_OFFSET);
 439                         dev_cap->trans_type[i] = field32 >> 24;
 440                         dev_cap->vendor_oui[i] = field32 & 0xffffff;
 441                         MLX4_GET(dev_cap->wavelength[i], outbox, QUERY_PORT_WAVELENGTH_OFFSET);
 442                         MLX4_GET(dev_cap->trans_code[i], outbox, QUERY_PORT_TRANS_CODE_OFFSET);
 443
 444                         /* Query stat cfg for port enablement */
 445                         if (dev_cap->inline_cfg) {
 446                                 in_modifier = STAT_CFG_PORT_MODE | i << 8 |
 447                                                         STAT_CFG_PORT_OFFSET;
 448                                 err = mlx4_cmd_imm(dev, 0, &out_param,
 449                                                    in_modifier,
 450                                                    STAT_CFG_MOD_INLINE,
 451                                                    MLX4_CMD_MOD_STAT_CFG,
 452                                                    MLX4_CMD_TIME_CLASS_B);
 453                                 if (!err)
 454                                         if (!(out_param & STAT_CFG_PORT_MASK))
 455                                                 dev_cap->supported_port_types[i] = 0;
 456                         }
 457                 }
 458         }
 459
 460         mlx4_dbg(dev, "Base MM extensions: flags %08x, rsvd L_Key %08x\n",
 461                  dev_cap->bmme_flags, dev_cap->reserved_lkey);
 462
 463         /*
 464          * Each UAR has 4 EQ doorbells; so if a UAR is reserved, then
 465          * we can't use any EQs whose doorbell falls on that page,
 466          * even if the EQ itself isn't reserved.
 467          */
 468         dev_cap->reserved_eqs = max(dev_cap->reserved_uars * 4,
 469                                     dev_cap->reserved_eqs);
 470
 471         mlx4_dbg(dev, "Max ICM size %lld MB\n",
 472                  (unsigned long long) dev_cap->max_icm_sz >> 20);
 473         mlx4_dbg(dev, "Max QPs: %d, reserved QPs: %d, entry size: %d\n",
 474                  dev_cap->max_qps, dev_cap->reserved_qps, dev_cap->qpc_entry_sz);
 475         mlx4_dbg(dev, "Max SRQs: %d, reserved SRQs: %d, entry size: %d\n",
 476                  dev_cap->max_srqs, dev_cap->reserved_srqs, dev_cap->srq_entry_sz);
 477         mlx4_dbg(dev, "Max CQs: %d, reserved CQs: %d, entry size: %d\n",
 478                  dev_cap->max_cqs, dev_cap->reserved_cqs, dev_cap->cqc_entry_sz);
 479         mlx4_dbg(dev, "Max EQs: %d, reserved EQs: %d, entry size: %d\n",
 480                  dev_cap->max_eqs, dev_cap->reserved_eqs, dev_cap->eqc_entry_sz);
 481         mlx4_dbg(dev, "reserved MPTs: %d, reserved MTTs: %d\n",
 482                  dev_cap->reserved_mrws, dev_cap->reserved_mtts);
 483         mlx4_dbg(dev, "Max PDs: %d, reserved PDs: %d, reserved UARs: %d\n",
 484                  dev_cap->max_pds, dev_cap->reserved_pds, dev_cap->reserved_uars);
 485         mlx4_dbg(dev, "Max QP/MCG: %d, reserved MGMs: %d\n",
 486                  dev_cap->max_pds, dev_cap->reserved_mgms);
 487         mlx4_dbg(dev, "Max CQEs: %d, max WQEs: %d, max SRQ WQEs: %d\n",
 488                  dev_cap->max_cq_sz, dev_cap->max_qp_sz, dev_cap->max_srq_sz);
 489         mlx4_dbg(dev, "Local CA ACK delay: %d, max MTU: %d, port width cap: %d\n",
 490                  dev_cap->local_ca_ack_delay, 128 << dev_cap->ib_mtu[1],
 491                  dev_cap->max_port_width[1]);
 492         mlx4_dbg(dev, "Max SQ desc size: %d, max SQ S/G: %d\n",
 493                  dev_cap->max_sq_desc_sz, dev_cap->max_sq_sg);
 494         mlx4_dbg(dev, "Max RQ desc size: %d, max RQ S/G: %d\n",
 495                  dev_cap->max_rq_desc_sz, dev_cap->max_rq_sg);
 496         mlx4_dbg(dev, "Max GSO size: %d\n", dev_cap->max_gso_sz);
 497
 498         dump_dev_cap_flags(dev, dev_cap->flags);
 499
 500 out:
 501         mlx4_free_cmd_mailbox(dev, mailbox);
 502         return err;
 503 }
 504
 505 int mlx4_map_cmd(struct mlx4_dev *dev, u16 op, struct mlx4_icm *icm, u64 virt)
 506 {
 507         struct mlx4_cmd_mailbox *mailbox;
 508         struct mlx4_icm_iter iter;
 509         __be64 *pages;
 510         int lg;
 511         int nent = 0;
 512         int i;
 513         int err = 0;
 514         int ts = 0, tc = 0;
 515
 516         mailbox = mlx4_alloc_cmd_mailbox(dev);
 517         if (IS_ERR(mailbox))
 518                 return PTR_ERR(mailbox);
 519         memset(mailbox->buf, 0, MLX4_MAILBOX_SIZE);
 520         pages = mailbox->buf;
 521
 522         for (mlx4_icm_first(icm, &iter);
 523              !mlx4_icm_last(&iter);
 524              mlx4_icm_next(&iter)) {
 525                 /*
 526                  * We have to pass pages that are aligned to their
 527                  * size, so find the least significant 1 in the
 528                  * address or size and use that as our log2 size.
 529                  */
 530                 lg = ffs(mlx4_icm_addr(&iter) | mlx4_icm_size(&iter)) - 1;
 531                 if (lg < MLX4_ICM_PAGE_SHIFT) {
 532                         mlx4_warn(dev, "Got FW area not aligned to %d (%llx/%lx).\n",
 533                                    MLX4_ICM_PAGE_SIZE,
 534                                    (unsigned long long) mlx4_icm_addr(&iter),
 535                                    mlx4_icm_size(&iter));
 536                         err = -EINVAL;
 537                         goto out;
 538                 }
 539
 540                 for (i = 0; i < mlx4_icm_size(&iter) >> lg; ++i) {
 541                         if (virt != -1) {
 542                                 pages[nent * 2] = cpu_to_be64(virt);
 543                                 virt += 1 << lg;
 544                         }
 545
 546                         pages[nent * 2 + 1] =
 547                                 cpu_to_be64((mlx4_icm_addr(&iter) + (i << lg)) |
 548                                             (lg - MLX4_ICM_PAGE_SHIFT));
 549                         ts += 1 << (lg - 10);
 550                         ++tc;
 551
 552                         if (++nent == MLX4_MAILBOX_SIZE / 16) {
 553                                 err = mlx4_cmd(dev, mailbox->dma, nent, 0, op,
 554                                                 MLX4_CMD_TIME_CLASS_B);
 555                                 if (err)
 556                                         goto out;
 557                                 nent = 0;
 558                         }
 559                 }
 560         }
 561
 562         if (nent)
 563                 err = mlx4_cmd(dev, mailbox->dma, nent, 0, op, MLX4_CMD_TIME_CLASS_B);
 564         if (err)
 565                 goto out;
 566
 567         switch (op) {
 568         case MLX4_CMD_MAP_FA:
 569                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for FW.\n", tc, ts);
 570                 break;
 571         case MLX4_CMD_MAP_ICM_AUX:
 572                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for ICM aux.\n", tc, ts);
 573                 break;
 574         case MLX4_CMD_MAP_ICM:
 575                 mlx4_dbg(dev, "Mapped %d chunks/%d KB at %llx for ICM.\n",
 576                           tc, ts, (unsigned long long) virt - (ts << 10));
 577                 break;
 578         }
 579
 580 out:
 581         mlx4_free_cmd_mailbox(dev, mailbox);
 582         return err;
 583 }
 584
 585 int mlx4_MAP_FA(struct mlx4_dev *dev, struct mlx4_icm *icm)
 586 {
 587         return mlx4_map_cmd(dev, MLX4_CMD_MAP_FA, icm, -1);
 588 }
 589
 590 int mlx4_UNMAP_FA(struct mlx4_dev *dev)
 591 {
 592         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_UNMAP_FA, MLX4_CMD_TIME_CLASS_B);
 593 }
 594
 595
 596 int mlx4_RUN_FW(struct mlx4_dev *dev)
 597 {
 598         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_RUN_FW, MLX4_CMD_TIME_CLASS_A);
 599 }
 600
 601 int mlx4_QUERY_FW(struct mlx4_dev *dev)
 602 {
 603         struct mlx4_fw  *fw  = &mlx4_priv(dev)->fw;
 604         struct mlx4_cmd *cmd = &mlx4_priv(dev)->cmd;
 605         struct mlx4_cmd_mailbox *mailbox;
 606         u32 *outbox;
 607         int err = 0;
 608         u64 fw_ver;
 609         u16 cmd_if_rev;
 610         u8 lg;
 611
 612 #define QUERY_FW_OUT_SIZE             0x100
 613 #define QUERY_FW_VER_OFFSET            0x00
 614 #define MC_PROMISC_VER                 0x2000702bcull
 615 #define QUERY_FW_CMD_IF_REV_OFFSET     0x0a
 616 #define QUERY_FW_MAX_CMD_OFFSET        0x0f
 617 #define QUERY_FW_ERR_START_OFFSET      0x30
 618 #define QUERY_FW_ERR_SIZE_OFFSET       0x38
 619 #define QUERY_FW_ERR_BAR_OFFSET        0x3c
 620
 621 #define QUERY_FW_SIZE_OFFSET           0x00
 622 #define QUERY_FW_CLR_INT_BASE_OFFSET   0x20
 623 #define QUERY_FW_CLR_INT_BAR_OFFSET    0x28
 624
 625         mailbox = mlx4_alloc_cmd_mailbox(dev);
 626         if (IS_ERR(mailbox))
 627                 return PTR_ERR(mailbox);
 628         outbox = mailbox->buf;
 629
 630         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_FW,
 631                             MLX4_CMD_TIME_CLASS_A);
 632         if (err)
 633                 goto out;
 634
 635         MLX4_GET(fw_ver, outbox, QUERY_FW_VER_OFFSET);
 636         /*
 637          * FW subminor version is at more significant bits than minor
 638          * version, so swap here.
 639          */
 640         dev->caps.fw_ver = (fw_ver & 0xffff00000000ull) |
 641                 ((fw_ver & 0xffff0000ull) >> 16) |
 642                 ((fw_ver & 0x0000ffffull) << 16);
 643         if (dev->caps.fw_ver < MC_PROMISC_VER)
 644                 dev->caps.mc_promisc_mode = 2;
 645         else
 646                 dev->caps.mc_promisc_mode = 1;
 647
 648         MLX4_GET(cmd_if_rev, outbox, QUERY_FW_CMD_IF_REV_OFFSET);
 649         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_MIN_REV ||
 650             cmd_if_rev > MLX4_COMMAND_INTERFACE_MAX_REV) {
 651                 mlx4_err(dev, "Installed FW has unsupported "
 652                          "command interface revision %d.\n",
 653                          cmd_if_rev);
 654                 mlx4_err(dev, "(Installed FW version is %d.%d.%03d)\n",
 655                          (int) (dev->caps.fw_ver >> 32),
 656                          (int) (dev->caps.fw_ver >> 16) & 0xffff,
 657                          (int) dev->caps.fw_ver & 0xffff);
 658                 mlx4_err(dev, "This driver version supports only revisions %d to %d.\n",
 659                          MLX4_COMMAND_INTERFACE_MIN_REV, MLX4_COMMAND_INTERFACE_MAX_REV);
 660                 err = -ENODEV;
 661                 goto out;
 662         }
 663
 664         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS)
 665                 dev->flags |= MLX4_FLAG_OLD_PORT_CMDS;
 666
 667         MLX4_GET(lg, outbox, QUERY_FW_MAX_CMD_OFFSET);
 668         cmd->max_cmds = 1 << lg;
 669
 670         mlx4_dbg(dev, "FW version %d.%d.%03d (cmd intf rev %d), max commands %d\n",
 671                  (int) (dev->caps.fw_ver >> 32),
 672                  (int) (dev->caps.fw_ver >> 16) & 0xffff,
 673                  (int) dev->caps.fw_ver & 0xffff,
 674                  cmd_if_rev, cmd->max_cmds);
 675
 676         MLX4_GET(fw->catas_offset, outbox, QUERY_FW_ERR_START_OFFSET);
 677         MLX4_GET(fw->catas_size,   outbox, QUERY_FW_ERR_SIZE_OFFSET);
 678         MLX4_GET(fw->catas_bar,    outbox, QUERY_FW_ERR_BAR_OFFSET);
 679         fw->catas_bar = (fw->catas_bar >> 6) * 2;
 680
 681         mlx4_dbg(dev, "Catastrophic error buffer at 0x%llx, size 0x%x, BAR %d\n",
 682                  (unsigned long long) fw->catas_offset, fw->catas_size, fw->catas_bar);
 683
 684         MLX4_GET(fw->fw_pages,     outbox, QUERY_FW_SIZE_OFFSET);
 685         MLX4_GET(fw->clr_int_base, outbox, QUERY_FW_CLR_INT_BASE_OFFSET);
 686         MLX4_GET(fw->clr_int_bar,  outbox, QUERY_FW_CLR_INT_BAR_OFFSET);
 687         fw->clr_int_bar = (fw->clr_int_bar >> 6) * 2;
 688
 689         mlx4_dbg(dev, "FW size %d KB\n", fw->fw_pages >> 2);
 690
 691         /*
 692          * Round up number of system pages needed in case
 693          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
 694          */
 695         fw->fw_pages =
 696                 ALIGN(fw->fw_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
 697                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
 698
 699         mlx4_dbg(dev, "Clear int @ %llx, BAR %d\n",
 700                  (unsigned long long) fw->clr_int_base, fw->clr_int_bar);
 701
 702 out:
 703         mlx4_free_cmd_mailbox(dev, mailbox);
 704         return err;
 705 }
 706
 707 static void get_board_id(void *vsd, char *board_id)
 708 {
 709         int i;
 710
 711 #define VSD_OFFSET_SIG1         0x00
 712 #define VSD_OFFSET_SIG2         0xde
 713 #define VSD_OFFSET_MLX_BOARD_ID 0xd0
 714 #define VSD_OFFSET_TS_BOARD_ID  0x20
 715
 716 #define VSD_SIGNATURE_TOPSPIN   0x5ad
 717
 718         memset(board_id, 0, MLX4_BOARD_ID_LEN);
 719
 720         if (be16_to_cpup(vsd + VSD_OFFSET_SIG1) == VSD_SIGNATURE_TOPSPIN &&
 721             be16_to_cpup(vsd + VSD_OFFSET_SIG2) == VSD_SIGNATURE_TOPSPIN) {
 722                 strlcpy(board_id, vsd + VSD_OFFSET_TS_BOARD_ID, MLX4_BOARD_ID_LEN);
 723         } else {
 724                 /*
 725                  * The board ID is a string but the firmware byte
 726                  * swaps each 4-byte word before passing it back to
 727                  * us.  Therefore we need to swab it before printing.
 728                  */
 729                 for (i = 0; i < 4; ++i)
 730                         ((u32 *) board_id)[i] =
 731                                 swab32(*(u32 *) (vsd + VSD_OFFSET_MLX_BOARD_ID + i * 4));
 732         }
 733 }
 734
 735 int mlx4_QUERY_ADAPTER(struct mlx4_dev *dev, struct mlx4_adapter *adapter)
 736 {
 737         struct mlx4_cmd_mailbox *mailbox;
 738         u32 *outbox;
 739         int err;
 740
 741 #define QUERY_ADAPTER_OUT_SIZE             0x100
 742 #define QUERY_ADAPTER_INTA_PIN_OFFSET      0x10
 743 #define QUERY_ADAPTER_VSD_OFFSET           0x20
 744
 745         mailbox = mlx4_alloc_cmd_mailbox(dev);
 746         if (IS_ERR(mailbox))
 747                 return PTR_ERR(mailbox);
 748         outbox = mailbox->buf;
 749
 750         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_ADAPTER,
 751                            MLX4_CMD_TIME_CLASS_A);
 752         if (err)
 753                 goto out;
 754
 755         MLX4_GET(adapter->inta_pin, outbox,    QUERY_ADAPTER_INTA_PIN_OFFSET);
 756
 757         get_board_id(outbox + QUERY_ADAPTER_VSD_OFFSET / 4,
 758                      adapter->board_id);
 759
 760 out:
 761         mlx4_free_cmd_mailbox(dev, mailbox);
 762         return err;
 763 }
 764
 765 int mlx4_INIT_HCA(struct mlx4_dev *dev, struct mlx4_init_hca_param *param)
 766 {
 767         struct mlx4_cmd_mailbox *mailbox;
 768         __be32 *inbox;
 769         int err;
 770
 771 #define INIT_HCA_IN_SIZE                 0x200
 772 #define INIT_HCA_VERSION_OFFSET          0x000
 773 #define  INIT_HCA_VERSION                2
 774 #define INIT_HCA_CACHELINE_SZ_OFFSET     0x0e
 775 #define INIT_HCA_X86_64_BYTE_CACHELINE_SZ        0x40
 776 #define INIT_HCA_FLAGS_OFFSET            0x014
 777 #define INIT_HCA_QPC_OFFSET              0x020
 778 #define  INIT_HCA_QPC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x10)
 779 #define  INIT_HCA_LOG_QP_OFFSET          (INIT_HCA_QPC_OFFSET + 0x17)
 780 #define  INIT_HCA_SRQC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x28)
 781 #define  INIT_HCA_LOG_SRQ_OFFSET         (INIT_HCA_QPC_OFFSET + 0x2f)
 782 #define  INIT_HCA_CQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x30)
 783 #define  INIT_HCA_LOG_CQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x37)
 784 #define  INIT_HCA_ALTC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x40)
 785 #define  INIT_HCA_AUXC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x50)
 786 #define  INIT_HCA_EQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x60)
 787 #define  INIT_HCA_LOG_EQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x67)
 788 #define  INIT_HCA_RDMARC_BASE_OFFSET     (INIT_HCA_QPC_OFFSET + 0x70)
 789 #define  INIT_HCA_LOG_RD_OFFSET          (INIT_HCA_QPC_OFFSET + 0x77)
 790 #define INIT_HCA_MCAST_OFFSET            0x0c0
 791 #define  INIT_HCA_MC_BASE_OFFSET         (INIT_HCA_MCAST_OFFSET + 0x00)
 792 #define  INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x12)
 793 #define  INIT_HCA_LOG_MC_HASH_SZ_OFFSET  (INIT_HCA_MCAST_OFFSET + 0x16)
 794 #define  INIT_HCA_LOG_MC_TABLE_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x1b)
 795 #define INIT_HCA_TPT_OFFSET              0x0f0
 796 #define  INIT_HCA_DMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x00)
 797 #define  INIT_HCA_LOG_MPT_SZ_OFFSET      (INIT_HCA_TPT_OFFSET + 0x0b)
 798 #define  INIT_HCA_MTT_BASE_OFFSET        (INIT_HCA_TPT_OFFSET + 0x10)
 799 #define  INIT_HCA_CMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x18)
 800 #define INIT_HCA_UAR_OFFSET              0x120
 801 #define  INIT_HCA_LOG_UAR_SZ_OFFSET      (INIT_HCA_UAR_OFFSET + 0x0a)
 802 #define  INIT_HCA_UAR_PAGE_SZ_OFFSET     (INIT_HCA_UAR_OFFSET + 0x0b)
 803
 804         mailbox = mlx4_alloc_cmd_mailbox(dev);
 805         if (IS_ERR(mailbox))
 806                 return PTR_ERR(mailbox);
 807         inbox = mailbox->buf;
 808
 809         memset(inbox, 0, INIT_HCA_IN_SIZE);
 810
 811         *((u8 *) mailbox->buf + INIT_HCA_VERSION_OFFSET) = INIT_HCA_VERSION;
 812 #if defined(__x86_64__) || defined(__PPC64__)
 813         *((u8 *) mailbox->buf + INIT_HCA_CACHELINE_SZ_OFFSET) = INIT_HCA_X86_64_BYTE_CACHELINE_SZ;
 814 #endif
 815
 816 #if defined(__LITTLE_ENDIAN)
 817         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) &= ~cpu_to_be32(1 << 1);
 818 #elif defined(__BIG_ENDIAN)
 819         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 1);
 820 #else
 821 #error Host endianness not defined
 822 #endif
 823         /* Check port for UD address vector: */
 824         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1);
 825
 826         /* Enable IPoIB checksumming if we can: */
 827         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_IPOIB_CSUM)
 828                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 3);
 829
 830         /* Enable QoS support if module parameter set */
 831         if (enable_qos)
 832                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 2);
 833
 834         /* counters mode */
 835         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |=
 836                 cpu_to_be32(dev->caps.counters_mode << 4);
 837
 838         /* QPC/EEC/CQC/EQC/RDMARC attributes */
 839
 840         MLX4_PUT(inbox, param->qpc_base,      INIT_HCA_QPC_BASE_OFFSET);
 841         MLX4_PUT(inbox, param->log_num_qps,   INIT_HCA_LOG_QP_OFFSET);
 842         MLX4_PUT(inbox, param->srqc_base,     INIT_HCA_SRQC_BASE_OFFSET);
 843         MLX4_PUT(inbox, param->log_num_srqs,  INIT_HCA_LOG_SRQ_OFFSET);
 844         MLX4_PUT(inbox, param->cqc_base,      INIT_HCA_CQC_BASE_OFFSET);
 845         MLX4_PUT(inbox, param->log_num_cqs,   INIT_HCA_LOG_CQ_OFFSET);
 846         MLX4_PUT(inbox, param->altc_base,     INIT_HCA_ALTC_BASE_OFFSET);
 847         MLX4_PUT(inbox, param->auxc_base,     INIT_HCA_AUXC_BASE_OFFSET);
 848         MLX4_PUT(inbox, param->eqc_base,      INIT_HCA_EQC_BASE_OFFSET);
 849         MLX4_PUT(inbox, param->log_num_eqs,   INIT_HCA_LOG_EQ_OFFSET);
 850         MLX4_PUT(inbox, param->rdmarc_base,   INIT_HCA_RDMARC_BASE_OFFSET);
 851         MLX4_PUT(inbox, param->log_rd_per_qp, INIT_HCA_LOG_RD_OFFSET);
 852
 853         /* multicast attributes */
 854
 855         MLX4_PUT(inbox, param->mc_base,         INIT_HCA_MC_BASE_OFFSET);
 856         MLX4_PUT(inbox, param->log_mc_entry_sz, INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET);
 857         MLX4_PUT(inbox, param->log_mc_hash_sz,  INIT_HCA_LOG_MC_HASH_SZ_OFFSET);
 858         MLX4_PUT(inbox, param->log_mc_table_sz, INIT_HCA_LOG_MC_TABLE_SZ_OFFSET);
 859
 860         /* TPT attributes */
 861
 862         MLX4_PUT(inbox, param->dmpt_base,  INIT_HCA_DMPT_BASE_OFFSET);
 863         MLX4_PUT(inbox, param->log_mpt_sz, INIT_HCA_LOG_MPT_SZ_OFFSET);
 864         MLX4_PUT(inbox, param->mtt_base,   INIT_HCA_MTT_BASE_OFFSET);
 865         MLX4_PUT(inbox, param->cmpt_base,  INIT_HCA_CMPT_BASE_OFFSET);
 866
 867         /* UAR attributes */
 868
 869         MLX4_PUT(inbox, (u8) (PAGE_SHIFT - 12), INIT_HCA_UAR_PAGE_SZ_OFFSET);
 870         MLX4_PUT(inbox, param->log_uar_sz,      INIT_HCA_LOG_UAR_SZ_OFFSET);
 871         if (!mlx4_pre_t11_mode && dev->caps.flags & (u32) MLX4_DEV_CAP_FLAG_FC_T11)
 872                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 10);
 873
 874
 875         err = mlx4_cmd(dev, mailbox->dma, 0, 0, MLX4_CMD_INIT_HCA, 10000);
 876
 877         if (err)
 878                 mlx4_err(dev, "INIT_HCA returns %d\n", err);
 879
 880         mlx4_free_cmd_mailbox(dev, mailbox);
 881         return err;
 882 }
 883
 884 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port)
 885 {
 886         struct mlx4_cmd_mailbox *mailbox;
 887         u32 *inbox;
 888         int err;
 889         u32 flags;
 890         u16 field;
 891
 892         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
 893 #define INIT_PORT_IN_SIZE          256
 894 #define INIT_PORT_FLAGS_OFFSET     0x00
 895 #define INIT_PORT_FLAG_SIG         (1 << 18)
 896 #define INIT_PORT_FLAG_NG          (1 << 17)
 897 #define INIT_PORT_FLAG_G0          (1 << 16)
 898 #define INIT_PORT_VL_SHIFT         4
 899 #define INIT_PORT_PORT_WIDTH_SHIFT 8
 900 #define INIT_PORT_MTU_OFFSET       0x04
 901 #define INIT_PORT_MAX_GID_OFFSET   0x06
 902 #define INIT_PORT_MAX_PKEY_OFFSET  0x0a
 903 #define INIT_PORT_GUID0_OFFSET     0x10
 904 #define INIT_PORT_NODE_GUID_OFFSET 0x18
 905 #define INIT_PORT_SI_GUID_OFFSET   0x20
 906
 907                 mailbox = mlx4_alloc_cmd_mailbox(dev);
 908                 if (IS_ERR(mailbox))
 909                         return PTR_ERR(mailbox);
 910                 inbox = mailbox->buf;
 911
 912                 memset(inbox, 0, INIT_PORT_IN_SIZE);
 913
 914                 flags = 0;
 915                 flags |= (dev->caps.vl_cap[port] & 0xf) << INIT_PORT_VL_SHIFT;
 916                 flags |= (dev->caps.port_width_cap[port] & 0xf) << INIT_PORT_PORT_WIDTH_SHIFT;
 917                 MLX4_PUT(inbox, flags,            INIT_PORT_FLAGS_OFFSET);
 918
 919                 field = 128 << dev->caps.ib_mtu_cap[port];
 920                 MLX4_PUT(inbox, field, INIT_PORT_MTU_OFFSET);
 921                 field = dev->caps.gid_table_len[port];
 922                 MLX4_PUT(inbox, field, INIT_PORT_MAX_GID_OFFSET);
 923                 field = dev->caps.pkey_table_len[port];
 924                 MLX4_PUT(inbox, field, INIT_PORT_MAX_PKEY_OFFSET);
 925
 926                 err = mlx4_cmd(dev, mailbox->dma, port, 0, MLX4_CMD_INIT_PORT,
 927                                MLX4_CMD_TIME_CLASS_A);
 928
 929                 mlx4_free_cmd_mailbox(dev, mailbox);
 930         } else
 931                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
 932                                MLX4_CMD_TIME_CLASS_A);
 933
 934         return err;
 935 }
 936 EXPORT_SYMBOL_GPL(mlx4_INIT_PORT);
 937
 938 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port)
 939 {
 940         return mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT, 1000);
 941 }
 942 EXPORT_SYMBOL_GPL(mlx4_CLOSE_PORT);
 943
 944 int mlx4_CLOSE_HCA(struct mlx4_dev *dev, int panic)
 945 {
 946         return mlx4_cmd(dev, 0, 0, panic, MLX4_CMD_CLOSE_HCA, 1000);
 947 }
 948
 949 int mlx4_SET_ICM_SIZE(struct mlx4_dev *dev, u64 icm_size, u64 *aux_pages)
 950 {
 951         int ret = mlx4_cmd_imm(dev, icm_size, aux_pages, 0, 0,
 952                                MLX4_CMD_SET_ICM_SIZE,
 953                                MLX4_CMD_TIME_CLASS_A);
 954         if (ret)
 955                 return ret;
 956
 957         /*
 958          * Round up number of system pages needed in case
 959          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
 960          */
 961         *aux_pages = ALIGN(*aux_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
 962                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
 963
 964         return 0;
 965 }
 966
 967 int mlx4_NOP(struct mlx4_dev *dev)
 968 {
 969         /* Input modifier of 0x1f means "finish as soon as possible." */
 970         return mlx4_cmd(dev, 0, 0x1f, 0, MLX4_CMD_NOP, 100);
 971 }
 972
 973 #define MLX4_WOL_SETUP_MODE (5 << 28)
 974 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port)
 975 {
 976         u32 in_mod = MLX4_WOL_SETUP_MODE | port << 8;
 977
 978         return mlx4_cmd_imm(dev, 0, config, in_mod, 0x3,
 979                             MLX4_CMD_MOD_STAT_CFG, MLX4_CMD_TIME_CLASS_A);
 980 }
 981 EXPORT_SYMBOL_GPL(mlx4_wol_read);
 982
 983 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port)
 984 {
 985         u32 in_mod = MLX4_WOL_SETUP_MODE | port << 8;
 986
 987         return mlx4_cmd(dev, config, in_mod, 0x1, MLX4_CMD_MOD_STAT_CFG,
 988                                         MLX4_CMD_TIME_CLASS_A);
 989 }
 990 EXPORT_SYMBOL_GPL(mlx4_wol_write);
 991
 992 int mlx4_query_diag_counters(struct mlx4_dev *dev, int array_length,
 993                              u8 op_modifier, u32 in_offset[], u32 counter_out[])
 994 {
 995         struct mlx4_cmd_mailbox *mailbox;
 996         u32 *outbox;
 997         int ret;
 998         int i;
 999
1000         mailbox = mlx4_alloc_cmd_mailbox(dev);
1001         if (IS_ERR(mailbox))
1002                 return PTR_ERR(mailbox);
1003         outbox = mailbox->buf;
1004
1005         ret = mlx4_cmd_box(dev, 0, mailbox->dma, 0, op_modifier,
1006                            MLX4_CMD_DIAG_RPRT, MLX4_CMD_TIME_CLASS_A);
1007         if (ret)
1008                 goto out;
1009
1010         for (i=0; i < array_length; i++) {
1011                 if (in_offset[i] > MLX4_MAILBOX_SIZE) {
1012                         ret = -EINVAL;
1013                         goto out;
1014                 }
1015
1016                 MLX4_GET(counter_out[i], outbox, in_offset[i]);
1017         }
1018
1019 out:
1020         mlx4_free_cmd_mailbox(dev, mailbox);
1021         return ret;
1022 }
1023 EXPORT_SYMBOL_GPL(mlx4_query_diag_counters);
1024
1025 void mlx4_get_fc_t11_settings(struct mlx4_dev *dev, int *enable_pre_t11, int *t11_supported)
1026 {
1027         *enable_pre_t11 = !!mlx4_pre_t11_mode;
1028         *t11_supported = !!(dev->caps.flags & MLX4_DEV_CAP_FLAG_FC_T11);
1029 }
1030 EXPORT_SYMBOL_GPL(mlx4_get_fc_t11_settings);