lib/libpmc/pmc.ivybridgexeon.3

   1 .\" Copyright (c) 2013 Hiren Panchasara <hiren.panchasara@gmail.com>
   2 .\" All rights reserved.
   3 .\"
   4 .\" Redistribution and use in source and binary forms, with or without
   5 .\" modification, are permitted provided that the following conditions
   6 .\" are met:
   7 .\" 1. Redistributions of source code must retain the above copyright
   8 .\"    notice, this list of conditions and the following disclaimer.
   9 .\" 2. Redistributions in binary form must reproduce the above copyright
  10 .\"    notice, this list of conditions and the following disclaimer in the
  11 .\"    documentation and/or other materials provided with the distribution.
  12 .\"
  13 .\" THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14 .\" ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15 .\" IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16 .\" ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17 .\" FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18 .\" DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19 .\" OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20 .\" HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21 .\" LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22 .\" OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23 .\" SUCH DAMAGE.
  24 .\"
  25 .\" $FreeBSD$
  26 .\"
  27 .Dd Jan 25, 2013
  28 .Dt PMC.IVYBRIDGEXEON 3
  29 .Os
  30 .Sh NAME
  31 .Nm pmc.ivybridgexeon
  32 .Nd measurement events for
  33 .Tn Intel
  34 .Tn Ivy Bridge Xeon
  35 family CPUs
  36 .Sh LIBRARY
  37 .Lb libpmc
  38 .Sh SYNOPSIS
  39 .In pmc.h
  40 .Sh DESCRIPTION
  41 .Tn Intel
  42 .Tn "Ivy Bridge Xeon"
  43 CPUs contain PMCs conforming to version 2 of the
  44 .Tn Intel
  45 performance measurement architecture.
  46 These CPUs may contain up to three classes of PMCs:
  47 .Bl -tag -width "Li PMC_CLASS_IAP"
  48 .It Li PMC_CLASS_IAF
  49 Fixed-function counters that count only one hardware event per counter.
  50 .It Li PMC_CLASS_IAP
  51 Programmable counters that may be configured to count one of a defined
  52 set of hardware events.
  53 .El
  54 .Pp
  55 The number of PMCs available in each class and their widths need to be
  56 determined at run time by calling
  57 .Xr pmc_cpuinfo 3 .
  58 .Pp
  59 Intel Ivy Bridge Xeon PMCs are documented in
  60 .Rs
  61 .%B "Intel(R) 64 and IA-32 Architectures Software Developer's Manual"
  62 .%N "Order Number: 325462-045US"
  63 .%D January 2013
  64 .%Q "Intel Corporation"
  65 .Re
  66 .Ss IVYBRIDGE FIXED FUNCTION PMCS
  67 These PMCs and their supported events are documented in
  68 .Xr pmc.iaf 3 .
  69 .Ss IVYBRIDGE PROGRAMMABLE PMCS
  70 The programmable PMCs support the following capabilities:
  71 .Bl -column "PMC_CAP_INTERRUPT" "Support"
  72 .It Em Capability Ta Em Support
  73 .It PMC_CAP_CASCADE Ta \&No
  74 .It PMC_CAP_EDGE Ta Yes
  75 .It PMC_CAP_INTERRUPT Ta Yes
  76 .It PMC_CAP_INVERT Ta Yes
  77 .It PMC_CAP_READ Ta Yes
  78 .It PMC_CAP_PRECISE Ta \&No
  79 .It PMC_CAP_SYSTEM Ta Yes
  80 .It PMC_CAP_TAGGING Ta \&No
  81 .It PMC_CAP_THRESHOLD Ta Yes
  82 .It PMC_CAP_USER Ta Yes
  83 .It PMC_CAP_WRITE Ta Yes
  84 .El
  85 .Ss Event Qualifiers
  86 Event specifiers for these PMCs support the following common
  87 qualifiers:
  88 .Bl -tag -width indent
  89 .It Li rsp= Ns Ar value
  90 Configure the Off-core Response bits.
  91 .Bl -tag -width indent
  92 .It Li REQ_DMND_DATA_RD
  93 Counts the number of demand and DCU prefetch data reads of full and partial
  94 cachelines as well as demand data page table entry cacheline reads. Does not
  95 count L2 data read prefetches or instruction fetches.
  96 .It Li REQ_DMND_RFO
  97 Counts the number of demand and DCU prefetch reads for ownership (RFO)
  98 requests generated by a write to data cacheline. Does not count L2 RFO
  99 prefetches.
 100 .It Li REQ_DMND_IFETCH
 101 Counts the number of demand and DCU prefetch instruction cacheline reads.
 102 Does not count L2 code read prefetches.
 103 .It Li REQ_WB
 104 Counts the number of writeback (modified to exclusive) transactions.
 105 .It Li REQ_PF_DATA_RD
 106 Counts the number of data cacheline reads generated by L2 prefetchers.
 107 .It Li REQ_PF_RFO
 108 Counts the number of RFO requests generated by L2 prefetchers.
 109 .It Li REQ_PF_IFETCH
 110 Counts the number of code reads generated by L2 prefetchers.
 111 .It Li REQ_PF_LLC_DATA_RD
 112 L2 prefetcher to L3 for loads.
 113 .It Li REQ_PF_LLC_RFO
 114 RFO requests generated by L2 prefetcher
 115 .It Li REQ_PF_LLC_IFETCH
 116 L2 prefetcher to L3 for instruction fetches.
 117 .It Li REQ_BUS_LOCKS
 118 Bus lock and split lock requests.
 119 .It Li REQ_STRM_ST
 120 Streaming store requests.
 121 .It Li REQ_OTHER
 122 Any other request that crosses IDI, including I/O.
 123 .It Li RES_ANY
 124 Catch all value for any response types.
 125 .It Li RES_SUPPLIER_NO_SUPP
 126 No Supplier Information available.
 127 .It Li RES_SUPPLIER_LLC_HITM
 128 M-state initial lookup stat in L3.
 129 .It Li RES_SUPPLIER_LLC_HITE
 130 E-state.
 131 .It Li RES_SUPPLIER_LLC_HITS
 132 S-state.
 133 .It Li RES_SUPPLIER_LLC_HITF
 134 F-state.
 135 .It Li RES_SUPPLIER_LOCAL
 136 Local DRAM Controller.
 137 .It Li RES_SNOOP_SNP_NONE
 138 No details on snoop-related information.
 139 .It Li RES_SNOOP_SNP_NO_NEEDED
 140 No snoop was needed to satisfy the request.
 141 .It Li RES_SNOOP_SNP_MISS
 142 A snoop was needed and it missed all snooped caches:
 143 -For LLC Hit, ReslHitl was returned by all cores
 144 -For LLC Miss, Rspl was returned by all sockets and data was returned from
 145 DRAM.
 146 .It Li RES_SNOOP_HIT_NO_FWD
 147 A snoop was needed and it hits in at least one snooped cache. Hit denotes a
 148 cache-line was valid before snoop effect. This includes:
 149 -Snoop Hit w/ Invalidation (LLC Hit, RFO)
 150 -Snoop Hit, Left Shared (LLC Hit/Miss, IFetch/Data_RD)
 151 -Snoop Hit w/ Invalidation and No Forward (LLC Miss, RFO Hit S)
 152 In the LLC Miss case, data is returned from DRAM.
 153 .It Li RES_SNOOP_HIT_FWD
 154 A snoop was needed and data was forwarded from a remote socket.
 155 This includes:
 156 -Snoop Forward Clean, Left Shared (LLC Hit/Miss, IFetch/Data_RD/RFT).
 157 .It Li RES_SNOOP_HITM
 158 A snoop was needed and it HitM-ed in local or remote cache. HitM denotes a
 159 cache-line was in modified state before effect as a results of snoop. This
 160 includes:
 161 -Snoop HitM w/ WB (LLC miss, IFetch/Data_RD)
 162 -Snoop Forward Modified w/ Invalidation (LLC Hit/Miss, RFO)
 163 -Snoop MtoS (LLC Hit, IFetch/Data_RD).
 164 .It Li RES_NON_DRAM
 165 Target was non-DRAM system address. This includes MMIO transactions.
 166 .El
 167 .It Li cmask= Ns Ar value
 168 Configure the PMC to increment only if the number of configured
 169 events measured in a cycle is greater than or equal to
 170 .Ar value .
 171 .It Li edge
 172 Configure the PMC to count the number of de-asserted to asserted
 173 transitions of the conditions expressed by the other qualifiers.
 174 If specified, the counter will increment only once whenever a
 175 condition becomes true, irrespective of the number of clocks during
 176 which the condition remains true.
 177 .It Li inv
 178 Invert the sense of comparison when the
 179 .Dq Li cmask
 180 qualifier is present, making the counter increment when the number of
 181 events per cycle is less than the value specified by the
 182 .Dq Li cmask
 183 qualifier.
 184 .It Li os
 185 Configure the PMC to count events happening at processor privilege
 186 level 0.
 187 .It Li usr
 188 Configure the PMC to count events occurring at privilege levels 1, 2
 189 or 3.
 190 .El
 191 .Pp
 192 If neither of the
 193 .Dq Li os
 194 or
 195 .Dq Li usr
 196 qualifiers are specified, the default is to enable both.
 197 .Ss Event Specifiers (Programmable PMCs)
 198 Ivy Bridge programmable PMCs support the following events:
 199 .Bl -tag -width indent
 200 .It Li LD_BLOCKS.STORE_FORWARD
 201 .Pq Event 03H , Umask 02H
 202 loads blocked by overlapping with store buffer that cannot be forwarded .
 203 .It Li MISALIGN_MEM_REF.LOADS
 204 .Pq Event 05H , Umask 01H
 205 Speculative cache-line split load uops dispatched to L1D.
 206 .It Li MISALIGN_MEM_REF.STORES
 207 .Pq Event 05H , Umask 02H
 208 Speculative cache-line split Store- address uops dispatched to L1D.
 209 .It Li LD_BLOCKS_PARTIAL.ADDRESS_ALIAS
 210 .Pq Event 07H , Umask 01H
 211 False dependencies in MOB due to partial compare on address.
 212 .It Li DTLB_LOAD_MISSES.DEMAND_LD_MISS_CAUSES_A_WALK
 213 .Pq Event 08H , Umask 81H
 214 Misses in all TLB levels that cause a page walk of any page size from demand loads.
 215 .It Li DTLB_LOAD_MISSES.DEMAND_LD_WALK_COMPLETED
 216 .Pq Event 08H , Umask 82H
 217 Misses in all TLB levels that caused page walk completed of any size by demand loads.
 218 .It Li DTLB_LOAD_MISSES.DEMAND_LD_WALK_DURATION
 219 .Pq Event 08H , Umask 84H
 220 Cycle PMH is busy with a walk due to demand loads.
 221 .It Li UOPS_ISSUED.ANY
 222 .Pq Event 0EH , Umask 01H
 223 Increments each cycle the # of Uops issued by the RAT to RS.
 224 Set Cmask = 1, Inv = 1to count stalled cycles.
 225 Set Cmask = 1, Inv = 1, Any= 1to count stalled cycles of this core.
 226 .It Li UOPS_ISSUED.FLAGS_MERGE
 227 .Pq Event 0EH , Umask 10H
 228 Number of flags-merge uops allocated. Such uops adds delay.
 229 .It Li UOPS_ISSUED.SLOW_LEA
 230 .Pq Event 0EH , Umask 20H
 231 Number of slow LEA or similar uops allocated. Such uop has 3 sources (e.g. 2
 232 sources + immediate) regardless if as a result of LEA instruction or not.
 233 .It Li UOPS_ISSUED.SINGLE_MUL
 234 .Pq Event 0EH , Umask 40H
 235 Number of multiply packed/scalar single precision uops allocated.
 236 .It Li ARITH.FPU_DIV_ACTIVE
 237 .Pq Event 14H , Umask 01H
 238 Cycles that the divider is active, includes INT and FP. Set 'edge =1,
 239 cmask=1' to count the number of divides.
 240 .It Li L2_RQSTS.DEMAND_DATA_RD_HIT
 241 .Pq Event 24H , Umask 01H
 242 Demand Data Read requests that hit L2 cache.
 243 .It Li L2_RQSTS.ALL_DEMAND_DATA_RD
 244 .Pq Event 24H , Umask 03H
 245 Counts any demand and L1 HW prefetch data load requests to L2.
 246 .It Li L2_RQSTS.RFO_HITS
 247 .Pq Event 24H , Umask 04H
 248 Counts the number of store RFO requests that hit the L2 cache.
 249 .It Li L2_RQSTS.RFO_MISS
 250 .Pq Event 24H , Umask 08H
 251 Counts the number of store RFO requests that miss the L2 cache.
 252 .It Li L2_RQSTS.ALL_RFO
 253 .Pq Event 24H , Umask 0CH
 254 Counts all L2 store RFO requests.
 255 .It Li L2_RQSTS.CODE_RD_HIT
 256 .Pq Event 24H , Umask 10H
 257 Number of instruction fetches that hit the L2 cache.
 258 .It Li L2_RQSTS.CODE_RD_MISS
 259 .Pq Event 24H , Umask 20H
 260 Number of instruction fetches that missed the L2 cache.
 261 .It Li L2_RQSTS.ALL_CODE_RD
 262 .Pq Event 24H , Umask 30H
 263 Counts all L2 code requests.
 264 .It Li L2_RQSTS.PF_HIT
 265 .Pq Event 24H , Umask 40H
 266 Counts all L2 HW prefetcher requests that hit L2.
 267 .It Li L2_RQSTS.PF_MISS
 268 .Pq Event 24H , Umask 80H
 269 Counts all L2 HW prefetcher requests that missed L2.
 270 .It Li L2_RQSTS.ALL_PF
 271 .Pq Event 24H , Umask C0H
 272 Counts all L2 HW prefetcher requests.
 273 .It Li L2_STORE_LOCK_RQSTS.MISS
 274 .Pq Event 27H , Umask 01H
 275 RFOs that miss cache lines.
 276 .It Li L2_STORE_LOCK_RQSTS.HIT_M
 277 .Pq Event 27H , Umask 08H
 278 RFOs that hit cache lines in M state.
 279 .It Li L2_STORE_LOCK_RQSTS.ALL
 280 .Pq Event 27H , Umask 0FH
 281 RFOs that access cache lines in any state.
 282 .It Li L2_L1D_WB_RQSTS.MISS
 283 .Pq Event 28H , Umask 01H
 284 Not rejected writebacks that missed LLC.
 285 .It Li L2_L1D_WB_RQSTS.HIT_E
 286 .Pq Event 28H , Umask 04H
 287 Not rejected writebacks from L1D to L2 cache lines in E state.
 288 .It Li L2_L1D_WB_RQSTS.HIT_M
 289 .Pq Event 28H , Umask 08H
 290 Not rejected writebacks from L1D to L2 cache lines in M state.
 291 .It Li L2_L1D_WB_RQSTS.ALL
 292 .Pq Event 28H , Umask 0FH
 293 Not rejected writebacks from L1D to L2 cache lines in any state.
 294 .It Li LONGEST_LAT_CACHE.REFERENCE
 295 .Pq Event 2EH , Umask 4FH
 296 This event counts requests originating from the core that reference a cache
 297 line in the last level cache.
 298 .It Li LONGEST_LAT_CACHE.MISS
 299 .Pq Event 2EH , Umask 41H
 300 This event counts each cache miss condition for references to the last level
 301 cache.
 302 .It Li CPU_CLK_UNHALTED.THREAD_P
 303 .Pq Event 3CH , Umask 00H
 304 Counts the number of thread cycles while the thread is not in a halt state.
 305 The thread enters the halt state when it is running the HLT instruction. The
 306 core frequency may change from time to time due to power or thermal
 307 throttling.
 308 .It Li CPU_CLK_THREAD_UNHALTED.REF_XCLK
 309 .Pq Event 3CH , Umask 01H
 310 Increments at the frequency of XCLK (100 MHz) when not halted.
 311 .It Li L1D_PEND_MISS.PENDING
 312 .Pq Event 48H , Umask 01H
 313 Increments the number of outstanding L1D misses every cycle. Set Cmaks = 1
 314 and Edge =1 to count occurrences.
 315 Counter 2 only.
 316 Set Cmask = 1 to count cycles.
 317 .It Li DTLB_STORE_MISSES.MISS_CAUSES_A_WALK
 318 .Pq Event 49H , Umask 01H
 319 Miss in all TLB levels causes an page walk of any page size (4K/2M/4M/1G).
 320 .It Li DTLB_STORE_MISSES.WALK_COMPLETED
 321 .Pq Event 49H , Umask 02H
 322 Miss in all TLB levels causes a page walk that completes of any page size
 323 (4K/2M/4M/1G).
 324 .It Li DTLB_STORE_MISSES.WALK_DURATION
 325 .Pq Event 49H , Umask 04H
 326 Cycles PMH is busy with this walk.
 327 .It Li DTLB_STORE_MISSES.STLB_HIT
 328 .Pq Event 49H , Umask 10H
 329 Store operations that miss the first TLB level but hit the second and do not
 330 cause page walks.
 331 .It Li LOAD_HIT_PRE.SW_PF
 332 .Pq Event 4CH , Umask 01H
 333 Non-SW-prefetch load dispatches that hit fill buffer allocated for S/W prefetch.
 334 .It Li LOAD_HIT_PRE.HW_PF
 335 .Pq Event 4CH , Umask 02H
 336 Non-SW-prefetch load dispatches that hit fill buffer allocated for H/W prefetch.
 337 .It Li L1D.REPLACEMENT
 338 .Pq Event 51H , Umask 01H
 339 Counts the number of lines brought into the L1 data cache.
 340 .It Li MOVE_ELIMINATION.INT_NOT_ELIMINATED
 341 .Pq Event 58H , Umask 01H
 342 Number of integer Move Elimination candidate uops that were not eliminated.
 343 .It Li MOVE_ELIMINATION.SIMD_NOT_ELIMINATED
 344 .Pq Event 58H , Umask 02H
 345 Number of SIMD Move Elimination candidate uops that were not eliminated.
 346 .It Li MOVE_ELIMINATION.INT_ELIMINATED
 347 .Pq Event 58H , Umask 04H
 348 Number of integer Move Elimination candidate uops that were eliminated.
 349 .It Li MOVE_ELIMINATION.SIMD_ELIMINATED
 350 .Pq Event 58H , Umask 08H
 351 Number of SIMD Move Elimination candidate uops that were eliminated.
 352 .It Li CPL_CYCLES.RING0
 353 .Pq Event 5CH , Umask 01H
 354 Unhalted core cycles when the thread is in ring 0.
 355 Use Edge to count transition.
 356 .It Li CPL_CYCLES.RING123
 357 .Pq Event 5CH , Umask 02H
 358 Unhalted core cycles when the thread is not in ring 0.
 359 .It Li RS_EVENTS.EMPTY_CYCLES
 360 .Pq Event 5EH , Umask 01H
 361 Cycles the RS is empty for the thread.
 362 .It Li DTLB_LOAD_MISSES.STLB_HIT
 363 .Pq Event 5FH , Umask 04H
 364 Counts load operations that missed 1st level DTLB but hit the 2nd level.
 365 .It Li OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD
 366 .Pq Event 60H , Umask 01H
 367 Offcore outstanding Demand Data Read transactions in SQ to uncore. Set
 368 Cmask=1 to count cycles.
 369 .It Li OFFCORE_REQUESTS_OUTSTANDING.DEMAND_CODE_RD
 370 .Pq Event 60H , Umask 02H
 371 Offcore outstanding Demand Code Read transactions in SQ to uncore. Set
 372 Cmask=1 to count cycles.
 373 .It Li OFFCORE_REQUESTS_OUTSTANDING.DEMAND_RFO
 374 .Pq Event 60H , Umask 04H
 375 Offcore outstanding RFO store transactions in SQ to uncore. Set Cmask=1 to
 376 count cycles.
 377 .It Li OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD
 378 .Pq Event 60H , Umask 08H
 379 Offcore outstanding cacheable data read transactions in SQ to uncore. Set
 380 Cmask=1 to count cycles.
 381 .It Li LOCK_CYCLES.SPLIT_LOCK_UC_LOCK_DURATION
 382 .Pq Event 63H , Umask 01H
 383 Cycles in which the L1D and L2 are locked, due to a UC lock or split lock.
 384 .It Li LOCK_CYCLES.CACHE_LOCK_DURATION
 385 .Pq Event 63H , Umask 02H
 386 Cycles in which the L1D is locked.
 387 .It Li IDQ.EMPTY
 388 .Pq Event 79H , Umask 02H
 389 Counts cycles the IDQ is empty.
 390 .It Li IDQ.MITE_UOPS
 391 .Pq Event 79H , Umask 04H
 392 Increment each cycle # of uops delivered to IDQ from MITE path.
 393 Can combine Umask 04H and 20H.
 394 Set Cmask = 1 to count cycles.
 395 .It Li IDQ.DSB_UOPS
 396 .Pq Event 79H , Umask 08H
 397 Increment each cycle. # of uops delivered to IDQ from DSB path.
 398 Can combine Umask 08H and 10H
 399 Set Cmask = 1 to count cycles.
 400 .It Li IDQ.MS_DSB_UOPS
 401 .Pq Event 79H , Umask 10H
 402 Increment each cycle # of uops delivered to IDQ when MS_busy by DSB. Set
 403 Cmask = 1 to count cycles. Add Edge=1 to count # of delivery.
 404 Can combine Umask 04H, 08H.
 405 .It Li IDQ.MS_MITE_UOPS
 406 .Pq Event 79H , Umask 20H
 407 Increment each cycle # of uops delivered to IDQ when MS_busy by MITE. Set
 408 Cmask = 1 to count cycles.
 409 Can combine Umask 04H, 08H.
 410 .It Li IDQ.MS_UOPS
 411 .Pq Event 79H , Umask 30H
 412 Increment each cycle # of uops delivered to IDQ from MS by either DSB or
 413 MITE. Set Cmask = 1 to count cycles.
 414 Can combine Umask 04H, 08H.
 415 .It Li IDQ.ALL_DSB_CYCLES_ANY_UOPS
 416 .Pq Event 79H , Umask 18H
 417 Counts cycles DSB is delivered at least one uops. Set Cmask = 1.
 418 .It Li IDQ.ALL_DSB_CYCLES_4_UOPS
 419 .Pq Event 79H , Umask 18H
 420 Counts cycles DSB is delivered four uops. Set Cmask = 4.
 421 .It Li IDQ.ALL_MITE_CYCLES_ANY_UOPS
 422 .Pq Event 79H , Umask 24H
 423 Counts cycles MITE is delivered at least one uops. Set Cmask = 1.
 424 .It Li IDQ.ALL_MITE_CYCLES_4_UOPS
 425 .Pq Event 79H , Umask 24H
 426 Counts cycles MITE is delivered four uops. Set Cmask = 4.
 427 .It Li IDQ.MITE_ALL_UOPS
 428 .Pq Event 79H , Umask 3CH
 429 # of uops delivered to IDQ from any path.
 430 .It Li ICACHE.MISSES
 431 .Pq Event 80H , Umask 02H
 432 Number of Instruction Cache, Streaming Buffer and Victim Cache Misses.
 433 Includes UC accesses.
 434 .It Li ITLB_MISSES.MISS_CAUSES_A_WALK
 435 .Pq Event 85H , Umask 01H
 436 Misses in all ITLB levels that cause page walks.
 437 .It Li ITLB_MISSES.WALK_COMPLETED
 438 .Pq Event 85H , Umask 02H
 439 Misses in all ITLB levels that cause completed page walks.
 440 .It Li ITLB_MISSES.WALK_DURATION
 441 .Pq Event 85H , Umask 04H
 442 Cycle PMH is busy with a walk.
 443 .It Li ITLB_MISSES.STLB_HIT
 444 .Pq Event 85H , Umask 10H
 445 Number of cache load STLB hits. No page walk.
 446 .It Li ILD_STALL.LCP
 447 .Pq Event 87H , Umask 01H
 448 Stalls caused by changing prefix length of the instruction.
 449 .It Li ILD_STALL.IQ_FULL
 450 .Pq Event 87H , Umask 04H
 451 Stall cycles due to IQ is full.
 452 .It Li BR_INST_EXEC.NONTAKEN_COND
 453 .Pq Event 88H , Umask 41H
 454 Count conditional near branch instructions that were executed (but not
 455 necessarily retired) and not taken.
 456 .It Li BR_INST_EXEC.TAKEN_COND
 457 .Pq Event 88H , Umask 81H
 458 Count conditional near branch instructions that were executed (but not
 459 necessarily retired) and taken.
 460 .It Li BR_INST_EXEC.DIRECT_JMP
 461 .Pq Event 88H , Umask 82H
 462 Count all unconditional near branch instructions excluding calls and
 463 indirect branches.
 464 .It Li BR_INST_EXEC.INDIRECT_JMP_NON_CALL_RET
 465 .Pq Event 88H , Umask 84H
 466 Count executed indirect near branch instructions that are not calls nor
 467 returns.
 468 .It Li BR_INST_EXEC.RETURN_NEAR
 469 .Pq Event 88H , Umask 88H
 470 Count indirect near branches that have a return mnemonic.
 471 .It Li BR_INST_EXEC.DIRECT_NEAR_CALL
 472 .Pq Event 88H , Umask 90H
 473 Count unconditional near call branch instructions, excluding non call
 474 branch, executed.
 475 .It Li BR_INST_EXEC.INDIRECT_NEAR_CALL
 476 .Pq Event 88H , Umask A0H
 477 Count indirect near calls, including both register and memory indirect,
 478 executed.
 479 .It Li BR_INST_EXEC.ALL_BRANCHES
 480 .Pq Event 88H , Umask FFH
 481 Counts all near executed branches (not necessarily retired).
 482 .It Li BR_MISP_EXEC.NONTAKEN_COND
 483 .Pq Event 89H , Umask 41H
 484 Count conditional near branch instructions mispredicted as nontaken.
 485 .It Li BR_MISP_EXEC.TAKEN_COND
 486 .Pq Event 89H , Umask 81H
 487 Count conditional near branch instructions mispredicted as taken.
 488 .It Li BR_MISP_EXEC.INDIRECT_JMP_NON_CALL_RET
 489 .Pq Event 89H , Umask 84H
 490 Count mispredicted indirect near branch instructions that are not calls
 491 nor returns.
 492 .It Li BR_MISP_EXEC.RETURN_NEAR
 493 .Pq Event 89H , Umask 88H
 494 Count mispredicted indirect near branches that have a return mnemonic.
 495 .It Li BR_MISP_EXEC.DIRECT_NEAR_CALL
 496 .Pq Event 89H , Umask 90H
 497 Count mispredicted unconditional near call branch instructions, excluding
 498 non call branch, executed.
 499 .It Li BR_MISP_EXEC.INDIRECT_NEAR_CALL
 500 .Pq Event 89H , Umask A0H
 501 Count mispredicted indirect near calls, including both register and memory
 502 indirect, executed.
 503 .It Li BR_MISP_EXEC.ALL_BRANCHES
 504 .Pq Event 89H , Umask FFH
 505 Counts all mispredicted near executed branches (not necessarily retired).
 506 .It Li IDQ_UOPS_NOT_DELIVERED.CORE
 507 .Pq Event 9CH , Umask 01H
 508 Count number of non-delivered uops to RAT per thread.
 509 Use Cmask to qualify uop b/w.
 510 .It Li UOPS_DISPATCHED_PORT.PORT_0
 511 .Pq Event A1H , Umask 01H
 512 Cycles which a Uop is dispatched on port 0.
 513 .It Li UOPS_DISPATCHED_PORT.PORT_1
 514 .Pq Event A1H , Umask 02H
 515 Cycles which a Uop is dispatched on port 1.
 516 .It Li UOPS_DISPATCHED_PORT.PORT_2_LD
 517 .Pq Event A1H , Umask 04H
 518 Cycles which a load uop is dispatched on port 2.
 519 .It Li UOPS_DISPATCHED_PORT.PORT_2_STA
 520 .Pq Event A1H , Umask 08H
 521 Cycles which a store address uop is dispatched on port 2.
 522 .It Li UOPS_DISPATCHED_PORT.PORT_2
 523 .Pq Event A1H , Umask 0CH
 524 Cycles which a Uop is dispatched on port 2.
 525 .It Li UOPS_DISPATCHED_PORT.PORT_3_LD
 526 .Pq Event A1H , Umask 10H
 527 Cycles which a load uop is dispatched on port 3.
 528 .It Li UOPS_DISPATCHED_PORT.PORT_3_STA
 529 .Pq Event A1H , Umask 20H
 530 Cycles which a store address uop is dispatched on port 3.
 531 .It Li UOPS_DISPATCHED_PORT.PORT_3
 532 .Pq Event A1H , Umask 30H
 533 Cycles which a Uop is dispatched on port 3.
 534 .It Li UOPS_DISPATCHED_PORT.PORT_4
 535 .Pq Event A1H , Umask 40H
 536 Cycles which a Uop is dispatched on port 4.
 537 .It Li UOPS_DISPATCHED_PORT.PORT_5
 538 .Pq Event A1H , Umask 80H
 539 Cycles which a Uop is dispatched on port 5.
 540 .It Li RESOURCE_STALLS.ANY
 541 .Pq Event A2H , Umask 01H
 542 Cycles Allocation is stalled due to Resource Related reason.
 543 .It Li RESOURCE_STALLS.RS
 544 .Pq Event A2H , Umask 04H
 545 Cycles stalled due to no eligible RS entry available.
 546 .It Li RESOURCE_STALLS.SB
 547 .Pq Event A2H , Umask 08H
 548 Cycles stalled due to no store buffers available. (not including draining
 549 form sync).
 550 .It Li RESOURCE_STALLS.ROB
 551 .Pq Event A2H , Umask 10H
 552 Cycles stalled due to re-order buffer full.
 553 .It Li CYCLE_ACTIVITY.CYCLES_L2_PENDING
 554 .Pq Event A3H , Umask 01H
 555 Cycles with pending L2 miss loads. Set AnyThread to count per core.
 556 .It Li CYCLE_ACTIVITY.CYCLES_LDM_PENDING
 557 .Pq Event A3H , Umask 02H
 558 Cycles with pending memory loads. Set AnyThread to count per core.
 559 .It Li CYCLE_ACTIVITY.CYCLES_NO_EXECUTE
 560 .Pq Event A3H , Umask 04H
 561 Cycles of dispatch stalls. Set AnyThread to count per core.
 562 .It Li CYCLE_ACTIVITY.CYCLES_L1D_PENDING
 563 .Pq Event A3H , Umask 08H
 564 Cycles with pending L1 cache miss loads. Set AnyThread to count per core.
 565 .It Li DSB2MITE_SWITCHES.COUNT
 566 .Pq Event ABH , Umask 01H
 567 Number of DSB to MITE switches.
 568 .It Li DSB2MITE_SWITCHES.PENALTY_CYCLES
 569 .Pq Event ABH , Umask 02H
 570 Cycles DSB to MITE switches caused delay.
 571 .It Li DSB_FILL.EXCEED_DSB_LINES
 572 .Pq Event ACH , Umask 08H
 573 DSB Fill encountered > 3 DSB lines.
 574 .It Li ITLB.ITLB_FLUSH
 575 .Pq Event AEH , Umask 01H
 576 Counts the number of ITLB flushes, includes 4k/2M/4M pages.
 577 .It Li OFFCORE_REQUESTS.DEMAND_DATA_RD
 578 .Pq Event B0H , Umask 01H
 579 Demand data read requests sent to uncore.
 580 .It Li OFFCORE_REQUESTS.DEMAND_CODE_RD
 581 .Pq Event B0H , Umask 02H
 582 Demand code read requests sent to uncore.
 583 .It Li OFFCORE_REQUESTS.DEMAND_RFO
 584 .Pq Event B0H , Umask 04H
 585 Demand RFO read requests sent to uncore, including regular RFOs, locks,
 586 ItoM.
 587 .It Li OFFCORE_REQUESTS.ALL_DATA_RD
 588 .Pq Event B0H , Umask 08H
 589 Data read requests sent to uncore (demand and prefetch).
 590 .It Li UOPS_EXECUTED.THREAD
 591 .Pq Event B1H , Umask 01H
 592 Counts total number of uops to be executed per-thread each cycle. Set Cmask
 593 = 1, INV =1 to count stall cycles.
 594 .It Li UOPS_EXECUTED.CORE
 595 .Pq Event B1H , Umask 02H
 596 Counts total number of uops to be executed per-core each cycle.
 597 Do not need to set ANY.
 598 .It Li OFF_CORE_RESPONSE_0
 599 .Pq Event B7H , Umask 01H
 600 Off-core Response Performance Monitoring.
 601 PMC0 only.
 602 Requires programming MSR 01A6H.
 603 .It Li OFF_CORE_RESPONSE_1
 604 .Pq Event BBH , Umask 01H
 605 Off-core Response Performance Monitoring.
 606 PMC3 only.
 607 Requires programming MSR 01A7H.
 608 .It Li TLB_FLUSH.DTLB_THREAD
 609 .Pq Event BDH , Umask 01H
 610 DTLB flush attempts of the thread- specific entries.
 611 .It Li TLB_FLUSH.STLB_ANY
 612 .Pq Event BDH , Umask 20H
 613 Count number of STLB flush attempts.
 614 .It Li INST_RETIRED.ANY_P
 615 .Pq Event C0H , Umask 00H
 616 Number of instructions at retirement.
 617 .It Li INST_RETIRED.ALL
 618 .Pq Event C0H , Umask 01H
 619 Precise instruction retired event with HW to reduce effect of PEBS shadow in
 620 IP distribution.
 621 PMC1 only.
 622 Must quiesce other PMCs.
 623 .It Li OTHER_ASSISTS.AVX_STORE
 624 .Pq Event C1H , Umask 08H
 625 Number of assists associated with 256-bit AVX store operations.
 626 .It Li OTHER_ASSISTS.AVX_TO_SSE
 627 .Pq Event C1H , Umask 10H
 628 Number of transitions from AVX- 256 to legacy SSE when penalty applicable.
 629 .It Li OTHER_ASSISTS.SSE_TO_AVX
 630 .Pq Event C1H , Umask 20H
 631 Number of transitions from SSE to AVX-256 when penalty applicable.
 632 .It Li UOPS_RETIRED.ALL
 633 .Pq Event C2H , Umask 01H
 634 Counts the number of micro-ops retired, Use cmask=1 and invert to count
 635 active cycles or stalled cycles.
 636 Supports PEBS, use Any=1 for core granular.
 637 .It Li UOPS_RETIRED.RETIRE_SLOTS
 638 .Pq Event C2H , Umask 02H
 639 Counts the number of retirement slots used each cycle.
 640 .It Li MACHINE_CLEARS.MEMORY_ORDERING
 641 .Pq Event C3H , Umask 02H
 642 Counts the number of machine clears due to memory order conflicts.
 643 .It Li MACHINE_CLEARS.SMC
 644 .Pq Event C3H , Umask 04H
 645 Number of self-modifying-code machine clears detected.
 646 .It Li MACHINE_CLEARS.MASKMOV
 647 .Pq Event C3H , Umask 20H
 648 Counts the number of executed AVX masked load operations that refer to an
 649 illegal address range with the mask bits set to 0.
 650 .It Li BR_INST_RETIRED.ALL_BRANCHES
 651 .Pq Event C4H , Umask 00H
 652 Branch instructions at retirement.
 653 .It Li BR_INST_RETIRED.CONDITIONAL
 654 .Pq Event C4H , Umask 01H
 655 Counts the number of conditional branch instructions retired.
 656 Supports PEBS.
 657 .It Li BR_INST_RETIRED.NEAR_CALL
 658 .Pq Event C4H , Umask 02H
 659 Direct and indirect near call instructions retired.
 660 .It Li BR_INST_RETIRED.ALL_BRANCHES
 661 .Pq Event C4H , Umask 04H
 662 Counts the number of branch instructions retired.
 663 .It Li BR_INST_RETIRED.NEAR_RETURN
 664 .Pq Event C4H , Umask 08H
 665 Counts the number of near return instructions retired.
 666 .It Li BR_INST_RETIRED.NOT_TAKEN
 667 .Pq Event C4H , Umask 10H
 668 Counts the number of not taken branch instructions retired.
 669 .It Li BR_INST_RETIRED.NEAR_TAKEN
 670 .Pq Event C4H , Umask 20H
 671 Number of near taken branches retired.
 672 .It Li BR_INST_RETIRED.FAR_BRANCH
 673 .Pq Event C4H , Umask 40H
 674 Number of far branches retired.
 675 .It Li BR_MISP_RETIRED.ALL_BRANCHES
 676 .Pq Event C5H , Umask 00H
 677 Mispredicted branch instructions at retirement.
 678 .It Li BR_MISP_RETIRED.CONDITIONAL
 679 .Pq Event C5H , Umask 01H
 680 Mispredicted conditional branch instructions retired.
 681 Supports PEBS.
 682 .It Li BR_MISP_RETIRED.NEAR_CALL
 683 .Pq Event C5H , Umask 02H
 684 Direct and indirect mispredicted near call instructions retired.
 685 .It Li BR_MISP_RETIRED.ALL_BRANCHES
 686 .Pq Event C5H , Umask 04H
 687 Mispredicted macro branch instructions retired.
 688 .It Li BR_MISP_RETIRED.NOT_TAKEN
 689 .Pq Event C5H , Umask 10H
 690 Mispredicted not taken branch instructions retired.
 691 .It Li BR_MISP_RETIRED.TAKEN
 692 .Pq Event C5H , Umask 20H
 693 Mispredicted taken branch instructions retired.
 694 .It Li FP_ASSIST.X87_OUTPUT
 695 .Pq Event CAH , Umask 02H
 696 Number of X87 FP assists due to Output values.
 697 .It Li FP_ASSIST.X87_INPUT
 698 .Pq Event CAH , Umask 04H
 699 Number of X87 FP assists due to input values.
 700 .It Li FP_ASSIST.SIMD_OUTPUT
 701 .Pq Event CAH , Umask 08H
 702 Number of SIMD FP assists due to Output values.
 703 .It Li FP_ASSIST.SIMD_INPUT
 704 .Pq Event CAH , Umask 10H
 705 Number of SIMD FP assists due to input values.
 706 .It Li FP_ASSIST.ANY
 707 .Pq Event CAH , Umask 1EH
 708 Cycles with any input/output SSE* or FP assists.
 709 .It Li ROB_MISC_EVENTS.LBR_INSERTS
 710 .Pq Event CCH , Umask 20H
 711 Count cases of saving new LBR records by hardware.
 712 .It Li MEM_TRANS_RETIRED.LOAD_LATENCY
 713 .Pq Event CDH , Umask 01H
 714 Sample loads with specified latency threshold.
 715 PMC3 only.
 716 Specify threshold in MSR 0x3F6.
 717 .It Li MEM_TRANS_RETIRED.PRECISE_STORE
 718 .Pq Event CDH , Umask 02H
 719 Sample stores and collect precise store operation via PEBS record.
 720 PMC3 only.
 721 .It Li MEM_UOPS_RETIRED.STLB_MISS_LOADS
 722 .Pq Event D0H , Umask 11H
 723 Count retired load uops that missed the STLB.
 724 .It Li MEM_UOPS_RETIRED.STLB_MISS_STORES
 725 .Pq Event D0H , Umask 12H
 726 Count retired store uops that missed the STLB.
 727 .It Li MEM_UOPS_RETIRED.SPLIT_LOADS
 728 .Pq Event D0H , Umask 41H
 729 Count retired load uops that were split across a cache line.
 730 .It Li MEM_UOPS_RETIRED.SPLIT_STORES
 731 .Pq Event D0H , Umask 42H
 732 Count retired store uops that were split across a cache line.
 733 .It Li MEM_UOPS_RETIRED.ALL_LOADS
 734 .Pq Event D0H , Umask 81H
 735 Count all retired load uops.
 736 .It Li MEM_UOPS_RETIRED.ALL_STORES
 737 .Pq Event D0H , Umask 82H
 738 Count all retired store uops.
 739 .It Li MEM_LOAD_UOPS_RETIRED.L1_HIT
 740 .Pq Event D1H , Umask 01H
 741 Retired load uops with L1 cache hits as data sources.
 742 Supports PEBS.
 743 .It Li MEM_LOAD_UOPS_RETIRED.L2_HIT
 744 .Pq Event D1H , Umask 02H
 745 Retired load uops with L2 cache hits as data sources.
 746 .It Li MEM_LOAD_UOPS_RETIRED.LLC_HIT
 747 .Pq Event D1H , Umask 04H
 748 Retired load uops whose data source was LLC hit with no snoop required.
 749 .It Li MEM_LOAD_UOPS_RETIRED.LLC_MISS
 750 .Pq Event D1H , Umask 20H
 751 Retired load uops whose data source is LLC miss.
 752 .It Li MEM_LOAD_UOPS_RETIRED.HIT_LFB
 753 .Pq Event D1H , Umask 40H
 754 Retired load uops which data sources were load uops missed L1 but hit FB due
 755 to preceding miss to the same cache line with data not ready.
 756 .It Li MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS
 757 .Pq Event D2H , Umask 01H
 758 Retired load uops which data sources were LLC hit and cross-core snoop
 759 missed in on-pkg core cache.
 760 Supports PEBS.
 761 .It Li MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT
 762 .Pq Event D2H , Umask 02H
 763 Retired load uops which data sources were LLC and cross-core snoop hits in
 764 on-pkg core cache.
 765 Supports PEBS.
 766 .It Li MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM
 767 .Pq Event D2H , Umask 04H
 768 Retired load uops which data sources were HitM responses from shared LLC.
 769 .It Li MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_NONE
 770 .Pq Event D2H , Umask 08H
 771 Retired load uops which data sources were hits in LLC without snoops
 772 required.
 773 .It Li MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM
 774 .Pq Event D3H , Umask 01H
 775 Retired load uops which data sources missed LLC but serviced from local
 776 dram.
 777 Supports PEBS.
 778 .It Li MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM
 779 .Pq Event D3H , Umask 04H
 780 Retired load uops whose data source was remote DRAM.
 781 .It Li MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM
 782 .Pq Event D3H , Umask 10H
 783 Retired load uops whose data source was remote HITM.
 784 .It Li MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD
 785 .Pq Event D3H , Umask 20H
 786 Retired load uops whose data source was forwards from a remote cache.
 787 .It Li BACLEARS.ANY
 788 .Pq Event E6H , Umask 1FH
 789 Number of front end re-steers due to BPU misprediction.
 790 .It Li L2_TRANS.DEMAND_DATA_RD
 791 .Pq Event F0H , Umask 01H
 792 Demand Data Read requests that access L2 cache.
 793 .It Li L2_TRANS.RFO
 794 .Pq Event F0H , Umask 02H
 795 RFO requests that access L2 cache.
 796 .It Li L2_TRANS.CODE_RD
 797 .Pq Event F0H , Umask 04H
 798 L2 cache accesses when fetching instructions.
 799 .It Li L2_TRANS.ALL_PF
 800 .Pq Event F0H , Umask 08H
 801 Any MLC or LLC HW prefetch accessing L2, including rejects.
 802 .It Li L2_TRANS.L1D_WB
 803 .Pq Event F0H , Umask 10H
 804 L1D writebacks that access L2 cache.
 805 .It Li L2_TRANS.L2_FILL
 806 .Pq Event F0H , Umask 20H
 807 L2 fill requests that access L2 cache.
 808 .It Li L2_TRANS.L2_WB
 809 .Pq Event F0H , Umask 40H
 810 L2 writebacks that access L2 cache.
 811 .It Li L2_TRANS.ALL_REQUESTS
 812 .Pq Event F0H , Umask 80H
 813 Transactions accessing L2 pipe.
 814 .It Li L2_LINES_IN.I
 815 .Pq Event F1H , Umask 01H
 816 L2 cache lines in I state filling L2.
 817 Counting does not cover rejects.
 818 .It Li L2_LINES_IN.S
 819 .Pq Event F1H , Umask 02H
 820 L2 cache lines in S state filling L2.
 821 Counting does not cover rejects.
 822 .It Li L2_LINES_IN.E
 823 .Pq Event F1H , Umask 04H
 824 L2 cache lines in E state filling L2.
 825 Counting does not cover rejects.
 826 .It Li L2_LINES_IN.ALL
 827 .Pq Event F1H , Umask 07H
 828 L2 cache lines filling L2.
 829 Counting does not cover rejects.
 830 .It Li L2_LINES_OUT.DEMAND_CLEAN
 831 .Pq Event F2H , Umask 01H
 832 Clean L2 cache lines evicted by demand.
 833 .It Li L2_LINES_OUT.DEMAND_DIRTY
 834 .Pq Event F2H , Umask 02H
 835 Dirty L2 cache lines evicted by demand.
 836 .It Li L2_LINES_OUT.PF_CLEAN
 837 .Pq Event F2H , Umask 04H
 838 Clean L2 cache lines evicted by the MLC prefetcher.
 839 .It Li L2_LINES_OUT.PF_DIRTY
 840 .Pq Event F2H , Umask 08H
 841 Dirty L2 cache lines evicted by the MLC prefetcher.
 842 .It Li L2_LINES_OUT.DIRTY_ALL
 843 .Pq Event F2H , Umask 0AH
 844 Dirty L2 cache lines filling the L2.
 845 .El
 846 .Sh SEE ALSO
 847 .Xr pmc 3 ,
 848 .Xr pmc.atom 3 ,
 849 .Xr pmc.core 3 ,
 850 .Xr pmc.iaf 3 ,
 851 .Xr pmc.ucf 3 ,
 852 .Xr pmc.k7 3 ,
 853 .Xr pmc.k8 3 ,
 854 .Xr pmc.p4 3 ,
 855 .Xr pmc.p5 3 ,
 856 .Xr pmc.p6 3 ,
 857 .Xr pmc.corei7 3 ,
 858 .Xr pmc.corei7uc 3 ,
 859 .Xr pmc.ivybridge 3 ,
 860 .Xr pmc.sandybridge 3 ,
 861 .Xr pmc.sandybridgeuc 3 ,
 862 .Xr pmc.sandybridgexeon 3 ,
 863 .Xr pmc.westmere 3 ,
 864 .Xr pmc.westmereuc 3 ,
 865 .Xr pmc.soft 3 ,
 866 .Xr pmc.tsc 3 ,
 867 .Xr pmc_cpuinfo 3 ,
 868 .Xr pmclog 3 ,
 869 .Xr hwpmc 4
 870 .Sh HISTORY
 871 The
 872 .Nm pmc
 873 library first appeared in
 874 .Fx 6.0 .
 875 .Sh AUTHORS
 876 The
 877 .Lb libpmc
 878 library was written by
 879 .An "Joseph Koshy"
 880 .Aq jkoshy@FreeBSD.org .
 881 The support for the Ivy Bridge Xeon
 882 microarchitecture was written by
 883 .An "Hiren Panchasara"
 884 .Aq hiren.panchasara@gmail.com .