sys/amd64/amd64/initcpu.c

   1 /*-
   2  * Copyright (c) KATO Takenori, 1997, 1998.
   3  *
   4  * All rights reserved.  Unpublished rights reserved under the copyright
   5  * laws of Japan.
   6  *
   7  * Redistribution and use in source and binary forms, with or without
   8  * modification, are permitted provided that the following conditions
   9  * are met:
  10  *
  11  * 1. Redistributions of source code must retain the above copyright
  12  *    notice, this list of conditions and the following disclaimer as
  13  *    the first lines of this file unmodified.
  14  * 2. Redistributions in binary form must reproduce the above copyright
  15  *    notice, this list of conditions and the following disclaimer in the
  16  *    documentation and/or other materials provided with the distribution.
  17  *
  18  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR ``AS IS'' AND ANY EXPRESS OR
  19  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
  20  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.
  21  * IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT, INDIRECT,
  22  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
  23  * NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  24  * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  25  * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  26  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
  27  * THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  28  */
  29
  30 #include <sys/cdefs.h>
  31 __FBSDID("$FreeBSD$");
  32
  33 #include "opt_cpu.h"
  34
  35 #include <sys/param.h>
  36 #include <sys/kernel.h>
  37 #include <sys/pcpu.h>
  38 #include <sys/systm.h>
  39 #include <sys/sysctl.h>
  40
  41 #include <machine/cputypes.h>
  42 #include <machine/md_var.h>
  43 #include <machine/specialreg.h>
  44
  45 #include <vm/vm.h>
  46 #include <vm/pmap.h>
  47
  48 static int      hw_instruction_sse;
  49 SYSCTL_INT(_hw, OID_AUTO, instruction_sse, CTLFLAG_RD,
  50     &hw_instruction_sse, 0, "SIMD/MMX2 instructions available in CPU");
  51 /*
  52  * -1: automatic (default)
  53  *  0: keep enable CLFLUSH
  54  *  1: force disable CLFLUSH
  55  */
  56 static int      hw_clflush_disable = -1;
  57
  58 int     cpu;                    /* Are we 386, 386sx, 486, etc? */
  59 u_int   cpu_feature;            /* Feature flags */
  60 u_int   cpu_feature2;           /* Feature flags */
  61 u_int   amd_feature;            /* AMD feature flags */
  62 u_int   amd_feature2;           /* AMD feature flags */
  63 u_int   amd_pminfo;             /* AMD advanced power management info */
  64 u_int   via_feature_rng;        /* VIA RNG features */
  65 u_int   via_feature_xcrypt;     /* VIA ACE features */
  66 u_int   cpu_high;               /* Highest arg to CPUID */
  67 u_int   cpu_exthigh;            /* Highest arg to extended CPUID */
  68 u_int   cpu_id;                 /* Stepping ID */
  69 u_int   cpu_procinfo;           /* HyperThreading Info / Brand Index / CLFUSH */
  70 u_int   cpu_procinfo2;          /* Multicore info */
  71 char    cpu_vendor[20];         /* CPU Origin code */
  72 u_int   cpu_vendor_id;          /* CPU vendor ID */
  73 u_int   cpu_fxsr;               /* SSE enabled */
  74 u_int   cpu_mxcsr_mask;         /* Valid bits in mxcsr */
  75 u_int   cpu_clflush_line_size = 32;
  76 u_int   cpu_stdext_feature;
  77 u_int   cpu_stdext_feature2;
  78 u_int   cpu_max_ext_state_size;
  79 u_int   cpu_mon_mwait_flags;    /* MONITOR/MWAIT flags (CPUID.05H.ECX) */
  80 u_int   cpu_mon_min_size;       /* MONITOR minimum range size, bytes */
  81 u_int   cpu_mon_max_size;       /* MONITOR minimum range size, bytes */
  82 u_int   cpu_maxphyaddr;         /* Max phys addr width in bits */
  83
  84 SYSCTL_UINT(_hw, OID_AUTO, via_feature_rng, CTLFLAG_RD,
  85         &via_feature_rng, 0, "VIA RNG feature available in CPU");
  86 SYSCTL_UINT(_hw, OID_AUTO, via_feature_xcrypt, CTLFLAG_RD,
  87         &via_feature_xcrypt, 0, "VIA xcrypt feature available in CPU");
  88
  89 static void
  90 init_amd(void)
  91 {
  92         uint64_t msr;
  93
  94         /*
  95          * Work around Erratum 721 for Family 10h and 12h processors.
  96          * These processors may incorrectly update the stack pointer
  97          * after a long series of push and/or near-call instructions,
  98          * or a long series of pop and/or near-return instructions.
  99          *
 100          * http://support.amd.com/us/Processor_TechDocs/41322_10h_Rev_Gd.pdf
 101          * http://support.amd.com/us/Processor_TechDocs/44739_12h_Rev_Gd.pdf
 102          *
 103          * Hypervisors do not provide access to the errata MSR,
 104          * causing #GP exception on attempt to apply the errata.  The
 105          * MSR write shall be done on host and persist globally
 106          * anyway, so do not try to do it when under virtualization.
 107          */
 108         switch (CPUID_TO_FAMILY(cpu_id)) {
 109         case 0x10:
 110         case 0x12:
 111                 if ((cpu_feature2 & CPUID2_HV) == 0)
 112                         wrmsr(0xc0011029, rdmsr(0xc0011029) | 1);
 113                 break;
 114         }
 115
 116         /*
 117          * BIOS may fail to set InitApicIdCpuIdLo to 1 as it should per BKDG.
 118          * So, do it here or otherwise some tools could be confused by
 119          * Initial Local APIC ID reported with CPUID Function 1 in EBX.
 120          */
 121         if (CPUID_TO_FAMILY(cpu_id) == 0x10) {
 122                 if ((cpu_feature2 & CPUID2_HV) == 0) {
 123                         msr = rdmsr(MSR_NB_CFG1);
 124                         msr |= (uint64_t)1 << 54;
 125                         wrmsr(MSR_NB_CFG1, msr);
 126                 }
 127         }
 128 }
 129
 130 /*
 131  * Initialize special VIA features
 132  */
 133 static void
 134 init_via(void)
 135 {
 136         u_int regs[4], val;
 137
 138         /*
 139          * Check extended CPUID for PadLock features.
 140          *
 141          * http://www.via.com.tw/en/downloads/whitepapers/initiatives/padlock/programming_guide.pdf
 142          */
 143         do_cpuid(0xc0000000, regs);
 144         if (regs[0] >= 0xc0000001) {
 145                 do_cpuid(0xc0000001, regs);
 146                 val = regs[3];
 147         } else
 148                 return;
 149
 150         /* Enable RNG if present. */
 151         if ((val & VIA_CPUID_HAS_RNG) != 0) {
 152                 via_feature_rng = VIA_HAS_RNG;
 153                 wrmsr(0x110B, rdmsr(0x110B) | VIA_CPUID_DO_RNG);
 154         }
 155
 156         /* Enable PadLock if present. */
 157         if ((val & VIA_CPUID_HAS_ACE) != 0)
 158                 via_feature_xcrypt |= VIA_HAS_AES;
 159         if ((val & VIA_CPUID_HAS_ACE2) != 0)
 160                 via_feature_xcrypt |= VIA_HAS_AESCTR;
 161         if ((val & VIA_CPUID_HAS_PHE) != 0)
 162                 via_feature_xcrypt |= VIA_HAS_SHA;
 163         if ((val & VIA_CPUID_HAS_PMM) != 0)
 164                 via_feature_xcrypt |= VIA_HAS_MM;
 165         if (via_feature_xcrypt != 0)
 166                 wrmsr(0x1107, rdmsr(0x1107) | (1 << 28));
 167 }
 168
 169 /*
 170  * Initialize CPU control registers
 171  */
 172 void
 173 initializecpu(void)
 174 {
 175         uint64_t msr;
 176         uint32_t cr4;
 177
 178         cr4 = rcr4();
 179         if ((cpu_feature & CPUID_XMM) && (cpu_feature & CPUID_FXSR)) {
 180                 cr4 |= CR4_FXSR | CR4_XMM;
 181                 cpu_fxsr = hw_instruction_sse = 1;
 182         }
 183         if (cpu_stdext_feature & CPUID_STDEXT_FSGSBASE)
 184                 cr4 |= CR4_FSGSBASE;
 185
 186         /*
 187          * Postpone enabling the SMEP on the boot CPU until the page
 188          * tables are switched from the boot loader identity mapping
 189          * to the kernel tables.  The boot loader enables the U bit in
 190          * its tables.
 191          */
 192         if (!IS_BSP() && (cpu_stdext_feature & CPUID_STDEXT_SMEP))
 193                 cr4 |= CR4_SMEP;
 194         load_cr4(cr4);
 195         if ((amd_feature & AMDID_NX) != 0) {
 196                 msr = rdmsr(MSR_EFER) | EFER_NXE;
 197                 wrmsr(MSR_EFER, msr);
 198                 pg_nx = PG_NX;
 199         }
 200         switch (cpu_vendor_id) {
 201         case CPU_VENDOR_AMD:
 202                 init_amd();
 203                 break;
 204         case CPU_VENDOR_CENTAUR:
 205                 init_via();
 206                 break;
 207         }
 208 }
 209
 210 void
 211 initializecpucache(void)
 212 {
 213
 214         /*
 215          * CPUID with %eax = 1, %ebx returns
 216          * Bits 15-8: CLFLUSH line size
 217          *      (Value * 8 = cache line size in bytes)
 218          */
 219         if ((cpu_feature & CPUID_CLFSH) != 0)
 220                 cpu_clflush_line_size = ((cpu_procinfo >> 8) & 0xff) * 8;
 221         /*
 222          * XXXKIB: (temporary) hack to work around traps generated
 223          * when CLFLUSHing APIC register window under virtualization
 224          * environments.  These environments tend to disable the
 225          * CPUID_SS feature even though the native CPU supports it.
 226          */
 227         TUNABLE_INT_FETCH("hw.clflush_disable", &hw_clflush_disable);
 228         if (vm_guest != VM_GUEST_NO && hw_clflush_disable == -1)
 229                 cpu_feature &= ~CPUID_CLFSH;
 230         /*
 231          * Allow to disable CLFLUSH feature manually by
 232          * hw.clflush_disable tunable.
 233          */
 234         if (hw_clflush_disable == 1)
 235                 cpu_feature &= ~CPUID_CLFSH;
 236 }