sys/dev/cxgbe/adapter.h

   1 /*-
   2  * Copyright (c) 2011 Chelsio Communications, Inc.
   3  * All rights reserved.
   4  * Written by: Navdeep Parhar <np@FreeBSD.org>
   5  *
   6  * Redistribution and use in source and binary forms, with or without
   7  * modification, are permitted provided that the following conditions
   8  * are met:
   9  * 1. Redistributions of source code must retain the above copyright
  10  *    notice, this list of conditions and the following disclaimer.
  11  * 2. Redistributions in binary form must reproduce the above copyright
  12  *    notice, this list of conditions and the following disclaimer in the
  13  *    documentation and/or other materials provided with the distribution.
  14  *
  15  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  16  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  17  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  18  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  19  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  20  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  21  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  22  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  23  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  24  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  25  * SUCH DAMAGE.
  26  *
  27  * $FreeBSD$
  28  *
  29  */
  30
  31 #ifndef __T4_ADAPTER_H__
  32 #define __T4_ADAPTER_H__
  33
  34 #include <sys/kernel.h>
  35 #include <sys/bus.h>
  36 #include <sys/rman.h>
  37 #include <sys/types.h>
  38 #include <sys/malloc.h>
  39 #include <dev/pci/pcivar.h>
  40 #include <dev/pci/pcireg.h>
  41 #include <machine/bus.h>
  42 #include <sys/socket.h>
  43 #include <sys/sysctl.h>
  44 #include <net/ethernet.h>
  45 #include <net/if.h>
  46 #include <net/if_media.h>
  47 #include <netinet/in.h>
  48 #include <netinet/tcp_lro.h>
  49
  50 #include "offload.h"
  51 #include "t4_ioctl.h"
  52 #include "common/t4_msg.h"
  53 #include "firmware/t4fw_interface.h"
  54
  55 #define KTR_CXGBE       KTR_SPARE3
  56 MALLOC_DECLARE(M_CXGBE);
  57 #define CXGBE_UNIMPLEMENTED(s) \
  58     panic("%s (%s, line %d) not implemented yet.", s, __FILE__, __LINE__)
  59
  60 #if defined(__i386__) || defined(__amd64__)
  61 static __inline void
  62 prefetch(void *x)
  63 {
  64         __asm volatile("prefetcht0 %0" :: "m" (*(unsigned long *)x));
  65 }
  66 #else
  67 #define prefetch(x)
  68 #endif
  69
  70 #ifndef SYSCTL_ADD_UQUAD
  71 #define SYSCTL_ADD_UQUAD SYSCTL_ADD_QUAD
  72 #define sysctl_handle_64 sysctl_handle_quad
  73 #define CTLTYPE_U64 CTLTYPE_QUAD
  74 #endif
  75
  76 #if (__FreeBSD_version >= 900030) || \
  77     ((__FreeBSD_version >= 802507) && (__FreeBSD_version < 900000))
  78 #define SBUF_DRAIN 1
  79 #endif
  80
  81 struct adapter;
  82 typedef struct adapter adapter_t;
  83
  84 enum {
  85         /*
  86          * All ingress queues use this entry size.  Note that the firmware event
  87          * queue and any iq expecting CPL_RX_PKT in the descriptor needs this to
  88          * be at least 64.
  89          */
  90         IQ_ESIZE = 64,
  91
  92         /* Default queue sizes for all kinds of ingress queues */
  93         FW_IQ_QSIZE = 256,
  94         RX_IQ_QSIZE = 1024,
  95
  96         /* All egress queues use this entry size */
  97         EQ_ESIZE = 64,
  98
  99         /* Default queue sizes for all kinds of egress queues */
 100         CTRL_EQ_QSIZE = 128,
 101         TX_EQ_QSIZE = 1024,
 102
 103 #if MJUMPAGESIZE != MCLBYTES
 104         SW_ZONE_SIZES = 4,      /* cluster, jumbop, jumbo9k, jumbo16k */
 105 #else
 106         SW_ZONE_SIZES = 3,      /* cluster, jumbo9k, jumbo16k */
 107 #endif
 108         CL_METADATA_SIZE = CACHE_LINE_SIZE,
 109
 110         SGE_MAX_WR_NDESC = SGE_MAX_WR_LEN / EQ_ESIZE, /* max WR size in desc */
 111         TX_SGL_SEGS = 39,
 112         TX_SGL_SEGS_TSO = 38,
 113         TX_WR_FLITS = SGE_MAX_WR_LEN / 8
 114 };
 115
 116 enum {
 117         /* adapter intr_type */
 118         INTR_INTX       = (1 << 0),
 119         INTR_MSI        = (1 << 1),
 120         INTR_MSIX       = (1 << 2)
 121 };
 122
 123 enum {
 124         XGMAC_MTU       = (1 << 0),
 125         XGMAC_PROMISC   = (1 << 1),
 126         XGMAC_ALLMULTI  = (1 << 2),
 127         XGMAC_VLANEX    = (1 << 3),
 128         XGMAC_UCADDR    = (1 << 4),
 129         XGMAC_MCADDRS   = (1 << 5),
 130
 131         XGMAC_ALL       = 0xffff
 132 };
 133
 134 enum {
 135         /* flags understood by begin_synchronized_op */
 136         HOLD_LOCK       = (1 << 0),
 137         SLEEP_OK        = (1 << 1),
 138         INTR_OK         = (1 << 2),
 139
 140         /* flags understood by end_synchronized_op */
 141         LOCK_HELD       = HOLD_LOCK,
 142 };
 143
 144 enum {
 145         /* adapter flags */
 146         FULL_INIT_DONE  = (1 << 0),
 147         FW_OK           = (1 << 1),
 148         /* INTR_DIRECT  = (1 << 2),     No longer used. */
 149         MASTER_PF       = (1 << 3),
 150         ADAP_SYSCTL_CTX = (1 << 4),
 151         /* TOM_INIT_DONE= (1 << 5),     No longer used */
 152         BUF_PACKING_OK  = (1 << 6),
 153         IS_VF           = (1 << 7),
 154
 155         CXGBE_BUSY      = (1 << 9),
 156
 157         /* port flags */
 158         HAS_TRACEQ      = (1 << 3),
 159
 160         /* VI flags */
 161         DOOMED          = (1 << 0),
 162         VI_INIT_DONE    = (1 << 1),
 163         VI_SYSCTL_CTX   = (1 << 2),
 164         INTR_RXQ        = (1 << 4),     /* All NIC rxq's take interrupts */
 165         INTR_OFLD_RXQ   = (1 << 5),     /* All TOE rxq's take interrupts */
 166         INTR_ALL        = (INTR_RXQ | INTR_OFLD_RXQ),
 167
 168         /* adapter debug_flags */
 169         DF_DUMP_MBOX    = (1 << 0),
 170 };
 171
 172 #define IS_DOOMED(vi)   ((vi)->flags & DOOMED)
 173 #define SET_DOOMED(vi)  do {(vi)->flags |= DOOMED;} while (0)
 174 #define IS_BUSY(sc)     ((sc)->flags & CXGBE_BUSY)
 175 #define SET_BUSY(sc)    do {(sc)->flags |= CXGBE_BUSY;} while (0)
 176 #define CLR_BUSY(sc)    do {(sc)->flags &= ~CXGBE_BUSY;} while (0)
 177
 178 struct vi_info {
 179         device_t dev;
 180         struct port_info *pi;
 181
 182         struct ifnet *ifp;
 183         struct ifmedia media;
 184
 185         unsigned long flags;
 186         int if_flags;
 187
 188         uint16_t *rss, *nm_rss;
 189         int smt_idx;            /* for convenience */
 190         uint16_t viid;
 191         int16_t  xact_addr_filt;/* index of exact MAC address filter */
 192         uint16_t rss_size;      /* size of VI's RSS table slice */
 193         uint16_t rss_base;      /* start of VI's RSS table slice */
 194
 195         eventhandler_tag vlan_c;
 196
 197         int nintr;
 198         int first_intr;
 199
 200         /* These need to be int as they are used in sysctl */
 201         int ntxq;       /* # of tx queues */
 202         int first_txq;  /* index of first tx queue */
 203         int rsrv_noflowq; /* Reserve queue 0 for non-flowid packets */
 204         int nrxq;       /* # of rx queues */
 205         int first_rxq;  /* index of first rx queue */
 206         int nofldtxq;           /* # of offload tx queues */
 207         int first_ofld_txq;     /* index of first offload tx queue */
 208         int nofldrxq;           /* # of offload rx queues */
 209         int first_ofld_rxq;     /* index of first offload rx queue */
 210         int nnmtxq;
 211         int first_nm_txq;
 212         int nnmrxq;
 213         int first_nm_rxq;
 214         int tmr_idx;
 215         int pktc_idx;
 216         int qsize_rxq;
 217         int qsize_txq;
 218
 219         struct timeval last_refreshed;
 220         struct fw_vi_stats_vf stats;
 221
 222         struct callout tick;
 223         struct sysctl_ctx_list ctx;     /* from ifconfig up to driver detach */
 224
 225         uint8_t hw_addr[ETHER_ADDR_LEN]; /* factory MAC address, won't change */
 226 };
 227
 228 enum {
 229         /* tx_sched_class flags */
 230         TX_SC_OK        = (1 << 0),     /* Set up in hardware, active. */
 231 };
 232
 233 struct tx_sched_class {
 234         int refcount;
 235         int flags;
 236         struct t4_sched_class_params params;
 237 };
 238
 239 struct port_info {
 240         device_t dev;
 241         struct adapter *adapter;
 242
 243         struct vi_info *vi;
 244         int nvi;
 245         int up_vis;
 246         int uld_vis;
 247
 248         struct tx_sched_class *tc;      /* traffic classes for this channel */
 249
 250         struct mtx pi_lock;
 251         char lockname[16];
 252         unsigned long flags;
 253
 254         uint8_t  lport;         /* associated offload logical port */
 255         int8_t   mdio_addr;
 256         uint8_t  port_type;
 257         uint8_t  mod_type;
 258         uint8_t  port_id;
 259         uint8_t  tx_chan;
 260         uint8_t  rx_chan_map;   /* rx MPS channel bitmap */
 261
 262         struct link_config link_cfg;
 263
 264         struct timeval last_refreshed;
 265         struct port_stats stats;
 266         u_int tx_parse_error;
 267
 268         struct callout tick;
 269 };
 270
 271 #define IS_MAIN_VI(vi)          ((vi) == &((vi)->pi->vi[0]))
 272
 273 /* Where the cluster came from, how it has been carved up. */
 274 struct cluster_layout {
 275         int8_t zidx;
 276         int8_t hwidx;
 277         uint16_t region1;       /* mbufs laid out within this region */
 278                                 /* region2 is the DMA region */
 279         uint16_t region3;       /* cluster_metadata within this region */
 280 };
 281
 282 struct cluster_metadata {
 283         u_int refcount;
 284         struct fl_sdesc *sd;    /* For debug only.  Could easily be stale */
 285 };
 286
 287 struct fl_sdesc {
 288         caddr_t cl;
 289         uint16_t nmbuf; /* # of driver originated mbufs with ref on cluster */
 290         struct cluster_layout cll;
 291 };
 292
 293 struct tx_desc {
 294         __be64 flit[8];
 295 };
 296
 297 struct tx_sdesc {
 298         struct mbuf *m;         /* m_nextpkt linked chain of frames */
 299         uint8_t desc_used;      /* # of hardware descriptors used by the WR */
 300 };
 301
 302
 303 #define IQ_PAD (IQ_ESIZE - sizeof(struct rsp_ctrl) - sizeof(struct rss_header))
 304 struct iq_desc {
 305         struct rss_header rss;
 306         uint8_t cpl[IQ_PAD];
 307         struct rsp_ctrl rsp;
 308 };
 309 #undef IQ_PAD
 310 CTASSERT(sizeof(struct iq_desc) == IQ_ESIZE);
 311
 312 enum {
 313         /* iq flags */
 314         IQ_ALLOCATED    = (1 << 0),     /* firmware resources allocated */
 315         IQ_HAS_FL       = (1 << 1),     /* iq associated with a freelist */
 316         IQ_INTR         = (1 << 2),     /* iq takes direct interrupt */
 317         IQ_LRO_ENABLED  = (1 << 3),     /* iq is an eth rxq with LRO enabled */
 318
 319         /* iq state */
 320         IQS_DISABLED    = 0,
 321         IQS_BUSY        = 1,
 322         IQS_IDLE        = 2,
 323
 324         /* netmap related flags */
 325         NM_OFF  = 0,
 326         NM_ON   = 1,
 327         NM_BUSY = 2,
 328 };
 329
 330 struct sge_iq;
 331 struct rss_header;
 332 typedef int (*cpl_handler_t)(struct sge_iq *, const struct rss_header *,
 333     struct mbuf *);
 334 typedef int (*an_handler_t)(struct sge_iq *, const struct rsp_ctrl *);
 335 typedef int (*fw_msg_handler_t)(struct adapter *, const __be64 *);
 336
 337 /*
 338  * Ingress Queue: T4 is producer, driver is consumer.
 339  */
 340 struct sge_iq {
 341         uint32_t flags;
 342         volatile int state;
 343         struct adapter *adapter;
 344         cpl_handler_t set_tcb_rpl;
 345         cpl_handler_t l2t_write_rpl;
 346         struct iq_desc  *desc;  /* KVA of descriptor ring */
 347         int8_t   intr_pktc_idx; /* packet count threshold index */
 348         uint8_t  gen;           /* generation bit */
 349         uint8_t  intr_params;   /* interrupt holdoff parameters */
 350         uint8_t  intr_next;     /* XXX: holdoff for next interrupt */
 351         uint16_t qsize;         /* size (# of entries) of the queue */
 352         uint16_t sidx;          /* index of the entry with the status page */
 353         uint16_t cidx;          /* consumer index */
 354         uint16_t cntxt_id;      /* SGE context id for the iq */
 355         uint16_t abs_id;        /* absolute SGE id for the iq */
 356
 357         STAILQ_ENTRY(sge_iq) link;
 358
 359         bus_dma_tag_t desc_tag;
 360         bus_dmamap_t desc_map;
 361         bus_addr_t ba;          /* bus address of descriptor ring */
 362 };
 363
 364 enum {
 365         EQ_CTRL         = 1,
 366         EQ_ETH          = 2,
 367         EQ_OFLD         = 3,
 368
 369         /* eq flags */
 370         EQ_TYPEMASK     = 0x3,          /* 2 lsbits hold the type (see above) */
 371         EQ_ALLOCATED    = (1 << 2),     /* firmware resources allocated */
 372         EQ_ENABLED      = (1 << 3),     /* open for business */
 373 };
 374
 375 /* Listed in order of preference.  Update t4_sysctls too if you change these */
 376 enum {DOORBELL_UDB, DOORBELL_WCWR, DOORBELL_UDBWC, DOORBELL_KDB};
 377
 378 /*
 379  * Egress Queue: driver is producer, T4 is consumer.
 380  *
 381  * Note: A free list is an egress queue (driver produces the buffers and T4
 382  * consumes them) but it's special enough to have its own struct (see sge_fl).
 383  */
 384 struct sge_eq {
 385         unsigned int flags;     /* MUST be first */
 386         unsigned int cntxt_id;  /* SGE context id for the eq */
 387         unsigned int abs_id;    /* absolute SGE id for the eq */
 388         struct mtx eq_lock;
 389
 390         struct tx_desc *desc;   /* KVA of descriptor ring */
 391         uint16_t doorbells;
 392         volatile uint32_t *udb; /* KVA of doorbell (lies within BAR2) */
 393         u_int udb_qid;          /* relative qid within the doorbell page */
 394         uint16_t sidx;          /* index of the entry with the status page */
 395         uint16_t cidx;          /* consumer idx (desc idx) */
 396         uint16_t pidx;          /* producer idx (desc idx) */
 397         uint16_t equeqidx;      /* EQUEQ last requested at this pidx */
 398         uint16_t dbidx;         /* pidx of the most recent doorbell */
 399         uint16_t iqid;          /* iq that gets egr_update for the eq */
 400         uint8_t tx_chan;        /* tx channel used by the eq */
 401         volatile u_int equiq;   /* EQUIQ outstanding */
 402
 403         bus_dma_tag_t desc_tag;
 404         bus_dmamap_t desc_map;
 405         bus_addr_t ba;          /* bus address of descriptor ring */
 406         char lockname[16];
 407 };
 408
 409 struct sw_zone_info {
 410         uma_zone_t zone;        /* zone that this cluster comes from */
 411         int size;               /* size of cluster: 2K, 4K, 9K, 16K, etc. */
 412         int type;               /* EXT_xxx type of the cluster */
 413         int8_t head_hwidx;
 414         int8_t tail_hwidx;
 415 };
 416
 417 struct hw_buf_info {
 418         int8_t zidx;            /* backpointer to zone; -ve means unused */
 419         int8_t next;            /* next hwidx for this zone; -1 means no more */
 420         int size;
 421 };
 422
 423 enum {
 424         NUM_MEMWIN = 3,
 425
 426         MEMWIN0_APERTURE = 2048,
 427         MEMWIN0_BASE     = 0x1b800,
 428
 429         MEMWIN1_APERTURE = 32768,
 430         MEMWIN1_BASE     = 0x28000,
 431
 432         MEMWIN2_APERTURE_T4 = 65536,
 433         MEMWIN2_BASE_T4     = 0x30000,
 434
 435         MEMWIN2_APERTURE_T5 = 128 * 1024,
 436         MEMWIN2_BASE_T5     = 0x60000,
 437 };
 438
 439 struct memwin {
 440         struct rwlock mw_lock __aligned(CACHE_LINE_SIZE);
 441         uint32_t mw_base;       /* constant after setup_memwin */
 442         uint32_t mw_aperture;   /* ditto */
 443         uint32_t mw_curpos;     /* protected by mw_lock */
 444 };
 445
 446 enum {
 447         FL_STARVING     = (1 << 0), /* on the adapter's list of starving fl's */
 448         FL_DOOMED       = (1 << 1), /* about to be destroyed */
 449         FL_BUF_PACKING  = (1 << 2), /* buffer packing enabled */
 450         FL_BUF_RESUME   = (1 << 3), /* resume from the middle of the frame */
 451 };
 452
 453 #define FL_RUNNING_LOW(fl) \
 454     (IDXDIFF(fl->dbidx * 8, fl->cidx, fl->sidx * 8) <= fl->lowat)
 455 #define FL_NOT_RUNNING_LOW(fl) \
 456     (IDXDIFF(fl->dbidx * 8, fl->cidx, fl->sidx * 8) >= 2 * fl->lowat)
 457
 458 struct sge_fl {
 459         struct mtx fl_lock;
 460         __be64 *desc;           /* KVA of descriptor ring, ptr to addresses */
 461         struct fl_sdesc *sdesc; /* KVA of software descriptor ring */
 462         struct cluster_layout cll_def;  /* default refill zone, layout */
 463         uint16_t lowat;         /* # of buffers <= this means fl needs help */
 464         int flags;
 465         uint16_t buf_boundary;
 466
 467         /* The 16b idx all deal with hw descriptors */
 468         uint16_t dbidx;         /* hw pidx after last doorbell */
 469         uint16_t sidx;          /* index of status page */
 470         volatile uint16_t hw_cidx;
 471
 472         /* The 32b idx are all buffer idx, not hardware descriptor idx */
 473         uint32_t cidx;          /* consumer index */
 474         uint32_t pidx;          /* producer index */
 475
 476         uint32_t dbval;
 477         u_int rx_offset;        /* offset in fl buf (when buffer packing) */
 478         volatile uint32_t *udb;
 479
 480         uint64_t mbuf_allocated;/* # of mbuf allocated from zone_mbuf */
 481         uint64_t mbuf_inlined;  /* # of mbuf created within clusters */
 482         uint64_t cl_allocated;  /* # of clusters allocated */
 483         uint64_t cl_recycled;   /* # of clusters recycled */
 484         uint64_t cl_fast_recycled; /* # of clusters recycled (fast) */
 485
 486         /* These 3 are valid when FL_BUF_RESUME is set, stale otherwise. */
 487         struct mbuf *m0;
 488         struct mbuf **pnext;
 489         u_int remaining;
 490
 491         uint16_t qsize;         /* # of hw descriptors (status page included) */
 492         uint16_t cntxt_id;      /* SGE context id for the freelist */
 493         TAILQ_ENTRY(sge_fl) link; /* All starving freelists */
 494         bus_dma_tag_t desc_tag;
 495         bus_dmamap_t desc_map;
 496         char lockname[16];
 497         bus_addr_t ba;          /* bus address of descriptor ring */
 498         struct cluster_layout cll_alt;  /* alternate refill zone, layout */
 499 };
 500
 501 struct mp_ring;
 502
 503 /* txq: SGE egress queue + what's needed for Ethernet NIC */
 504 struct sge_txq {
 505         struct sge_eq eq;       /* MUST be first */
 506
 507         struct ifnet *ifp;      /* the interface this txq belongs to */
 508         struct mp_ring *r;      /* tx software ring */
 509         struct tx_sdesc *sdesc; /* KVA of software descriptor ring */
 510         struct sglist *gl;
 511         __be32 cpl_ctrl0;       /* for convenience */
 512         int tc_idx;             /* traffic class */
 513
 514         struct task tx_reclaim_task;
 515         /* stats for common events first */
 516
 517         uint64_t txcsum;        /* # of times hardware assisted with checksum */
 518         uint64_t tso_wrs;       /* # of TSO work requests */
 519         uint64_t vlan_insertion;/* # of times VLAN tag was inserted */
 520         uint64_t imm_wrs;       /* # of work requests with immediate data */
 521         uint64_t sgl_wrs;       /* # of work requests with direct SGL */
 522         uint64_t txpkt_wrs;     /* # of txpkt work requests (not coalesced) */
 523         uint64_t txpkts0_wrs;   /* # of type0 coalesced tx work requests */
 524         uint64_t txpkts1_wrs;   /* # of type1 coalesced tx work requests */
 525         uint64_t txpkts0_pkts;  /* # of frames in type0 coalesced tx WRs */
 526         uint64_t txpkts1_pkts;  /* # of frames in type1 coalesced tx WRs */
 527
 528         /* stats for not-that-common events */
 529 } __aligned(CACHE_LINE_SIZE);
 530
 531 /* rxq: SGE ingress queue + SGE free list + miscellaneous items */
 532 struct sge_rxq {
 533         struct sge_iq iq;       /* MUST be first */
 534         struct sge_fl fl;       /* MUST follow iq */
 535
 536         struct ifnet *ifp;      /* the interface this rxq belongs to */
 537 #if defined(INET) || defined(INET6)
 538         struct lro_ctrl lro;    /* LRO state */
 539 #endif
 540
 541         /* stats for common events first */
 542
 543         uint64_t rxcsum;        /* # of times hardware assisted with checksum */
 544         uint64_t vlan_extraction;/* # of times VLAN tag was extracted */
 545
 546         /* stats for not-that-common events */
 547
 548 } __aligned(CACHE_LINE_SIZE);
 549
 550 static inline struct sge_rxq *
 551 iq_to_rxq(struct sge_iq *iq)
 552 {
 553
 554         return (__containerof(iq, struct sge_rxq, iq));
 555 }
 556
 557
 558 /* ofld_rxq: SGE ingress queue + SGE free list + miscellaneous items */
 559 struct sge_ofld_rxq {
 560         struct sge_iq iq;       /* MUST be first */
 561         struct sge_fl fl;       /* MUST follow iq */
 562 } __aligned(CACHE_LINE_SIZE);
 563
 564 static inline struct sge_ofld_rxq *
 565 iq_to_ofld_rxq(struct sge_iq *iq)
 566 {
 567
 568         return (__containerof(iq, struct sge_ofld_rxq, iq));
 569 }
 570
 571 struct wrqe {
 572         STAILQ_ENTRY(wrqe) link;
 573         struct sge_wrq *wrq;
 574         int wr_len;
 575         char wr[] __aligned(16);
 576 };
 577
 578 struct wrq_cookie {
 579         TAILQ_ENTRY(wrq_cookie) link;
 580         int ndesc;
 581         int pidx;
 582 };
 583
 584 /*
 585  * wrq: SGE egress queue that is given prebuilt work requests.  Both the control
 586  * and offload tx queues are of this type.
 587  */
 588 struct sge_wrq {
 589         struct sge_eq eq;       /* MUST be first */
 590
 591         struct adapter *adapter;
 592         struct task wrq_tx_task;
 593
 594         /* Tx desc reserved but WR not "committed" yet. */
 595         TAILQ_HEAD(wrq_incomplete_wrs , wrq_cookie) incomplete_wrs;
 596
 597         /* List of WRs ready to go out as soon as descriptors are available. */
 598         STAILQ_HEAD(, wrqe) wr_list;
 599         u_int nwr_pending;
 600         u_int ndesc_needed;
 601
 602         /* stats for common events first */
 603
 604         uint64_t tx_wrs_direct; /* # of WRs written directly to desc ring. */
 605         uint64_t tx_wrs_ss;     /* # of WRs copied from scratch space. */
 606         uint64_t tx_wrs_copied; /* # of WRs queued and copied to desc ring. */
 607
 608         /* stats for not-that-common events */
 609
 610         /*
 611          * Scratch space for work requests that wrap around after reaching the
 612          * status page, and some infomation about the last WR that used it.
 613          */
 614         uint16_t ss_pidx;
 615         uint16_t ss_len;
 616         uint8_t ss[SGE_MAX_WR_LEN];
 617
 618 } __aligned(CACHE_LINE_SIZE);
 619
 620
 621 struct sge_nm_rxq {
 622         struct vi_info *vi;
 623
 624         struct iq_desc *iq_desc;
 625         uint16_t iq_abs_id;
 626         uint16_t iq_cntxt_id;
 627         uint16_t iq_cidx;
 628         uint16_t iq_sidx;
 629         uint8_t iq_gen;
 630
 631         __be64  *fl_desc;
 632         uint16_t fl_cntxt_id;
 633         uint32_t fl_cidx;
 634         uint32_t fl_pidx;
 635         uint32_t fl_sidx;
 636         uint32_t fl_db_val;
 637         u_int fl_hwidx:4;
 638
 639         u_int nid;              /* netmap ring # for this queue */
 640
 641         /* infrequently used items after this */
 642
 643         bus_dma_tag_t iq_desc_tag;
 644         bus_dmamap_t iq_desc_map;
 645         bus_addr_t iq_ba;
 646         int intr_idx;
 647
 648         bus_dma_tag_t fl_desc_tag;
 649         bus_dmamap_t fl_desc_map;
 650         bus_addr_t fl_ba;
 651 } __aligned(CACHE_LINE_SIZE);
 652
 653 struct sge_nm_txq {
 654         struct tx_desc *desc;
 655         uint16_t cidx;
 656         uint16_t pidx;
 657         uint16_t sidx;
 658         uint16_t equiqidx;      /* EQUIQ last requested at this pidx */
 659         uint16_t equeqidx;      /* EQUEQ last requested at this pidx */
 660         uint16_t dbidx;         /* pidx of the most recent doorbell */
 661         uint16_t doorbells;
 662         volatile uint32_t *udb;
 663         u_int udb_qid;
 664         u_int cntxt_id;
 665         __be32 cpl_ctrl0;       /* for convenience */
 666         u_int nid;              /* netmap ring # for this queue */
 667
 668         /* infrequently used items after this */
 669
 670         bus_dma_tag_t desc_tag;
 671         bus_dmamap_t desc_map;
 672         bus_addr_t ba;
 673         int iqidx;
 674 } __aligned(CACHE_LINE_SIZE);
 675
 676 struct sge {
 677         int nrxq;       /* total # of Ethernet rx queues */
 678         int ntxq;       /* total # of Ethernet tx tx queues */
 679         int nofldrxq;   /* total # of TOE rx queues */
 680         int nofldtxq;   /* total # of TOE tx queues */
 681         int nnmrxq;     /* total # of netmap rx queues */
 682         int nnmtxq;     /* total # of netmap tx queues */
 683         int niq;        /* total # of ingress queues */
 684         int neq;        /* total # of egress queues */
 685
 686         struct sge_iq fwq;      /* Firmware event queue */
 687         struct sge_wrq mgmtq;   /* Management queue (control queue) */
 688         struct sge_wrq *ctrlq;  /* Control queues */
 689         struct sge_txq *txq;    /* NIC tx queues */
 690         struct sge_rxq *rxq;    /* NIC rx queues */
 691         struct sge_wrq *ofld_txq;       /* TOE tx queues */
 692         struct sge_ofld_rxq *ofld_rxq;  /* TOE rx queues */
 693         struct sge_nm_txq *nm_txq;      /* netmap tx queues */
 694         struct sge_nm_rxq *nm_rxq;      /* netmap rx queues */
 695
 696         uint16_t iq_start;      /* first cntxt_id */
 697         uint16_t iq_base;       /* first abs_id */
 698         int eq_start;           /* first cntxt_id */
 699         int eq_base;            /* first abs_id */
 700         struct sge_iq **iqmap;  /* iq->cntxt_id to iq mapping */
 701         struct sge_eq **eqmap;  /* eq->cntxt_id to eq mapping */
 702
 703         int8_t safe_hwidx1;     /* may not have room for metadata */
 704         int8_t safe_hwidx2;     /* with room for metadata and maybe more */
 705         struct sw_zone_info sw_zone_info[SW_ZONE_SIZES];
 706         struct hw_buf_info hw_buf_info[SGE_FLBUF_SIZES];
 707 };
 708
 709 struct devnames {
 710         const char *nexus_name;
 711         const char *ifnet_name;
 712         const char *vi_ifnet_name;
 713         const char *pf03_drv_name;
 714         const char *vf_nexus_name;
 715         const char *vf_ifnet_name;
 716 };
 717
 718 struct adapter {
 719         SLIST_ENTRY(adapter) link;
 720         device_t dev;
 721         struct cdev *cdev;
 722         const struct devnames *names;
 723
 724         /* PCIe register resources */
 725         int regs_rid;
 726         struct resource *regs_res;
 727         int msix_rid;
 728         struct resource *msix_res;
 729         bus_space_handle_t bh;
 730         bus_space_tag_t bt;
 731         bus_size_t mmio_len;
 732         int udbs_rid;
 733         struct resource *udbs_res;
 734         volatile uint8_t *udbs_base;
 735
 736         unsigned int pf;
 737         unsigned int mbox;
 738         unsigned int vpd_busy;
 739         unsigned int vpd_flag;
 740
 741         /* Interrupt information */
 742         int intr_type;
 743         int intr_count;
 744         struct irq {
 745                 struct resource *res;
 746                 int rid;
 747                 volatile int nm_state;  /* NM_OFF, NM_ON, or NM_BUSY */
 748                 void *tag;
 749                 struct sge_rxq *rxq;
 750                 struct sge_nm_rxq *nm_rxq;
 751         } __aligned(CACHE_LINE_SIZE) *irq;
 752         int sge_gts_reg;
 753         int sge_kdoorbell_reg;
 754
 755         bus_dma_tag_t dmat;     /* Parent DMA tag */
 756
 757         struct sge sge;
 758         int lro_timeout;
 759         int sc_do_rxcopy;
 760
 761         struct taskqueue *tq[MAX_NCHAN];        /* General purpose taskqueues */
 762         struct port_info *port[MAX_NPORTS];
 763         uint8_t chan_map[MAX_NCHAN];
 764
 765         void *tom_softc;        /* (struct tom_data *) */
 766         struct tom_tunables tt;
 767         void *iwarp_softc;      /* (struct c4iw_dev *) */
 768         void *iscsi_ulp_softc;  /* (struct cxgbei_data *) */
 769         struct l2t_data *l2t;   /* L2 table */
 770         struct tid_info tids;
 771
 772         uint16_t doorbells;
 773         int offload_map;        /* ports with IFCAP_TOE enabled */
 774         int active_ulds;        /* ULDs activated on this adapter */
 775         int flags;
 776         int debug_flags;
 777
 778         char ifp_lockname[16];
 779         struct mtx ifp_lock;
 780         struct ifnet *ifp;      /* tracer ifp */
 781         struct ifmedia media;
 782         int traceq;             /* iq used by all tracers, -1 if none */
 783         int tracer_valid;       /* bitmap of valid tracers */
 784         int tracer_enabled;     /* bitmap of enabled tracers */
 785
 786         char fw_version[16];
 787         char tp_version[16];
 788         char er_version[16];
 789         char bs_version[16];
 790         char cfg_file[32];
 791         u_int cfcsum;
 792         struct adapter_params params;
 793         const struct chip_params *chip_params;
 794         struct t4_virt_res vres;
 795
 796         uint16_t nbmcaps;
 797         uint16_t linkcaps;
 798         uint16_t switchcaps;
 799         uint16_t niccaps;
 800         uint16_t toecaps;
 801         uint16_t rdmacaps;
 802         uint16_t cryptocaps;
 803         uint16_t iscsicaps;
 804         uint16_t fcoecaps;
 805
 806         struct sysctl_ctx_list ctx; /* from adapter_full_init to full_uninit */
 807
 808         struct mtx sc_lock;
 809         char lockname[16];
 810
 811         /* Starving free lists */
 812         struct mtx sfl_lock;    /* same cache-line as sc_lock? but that's ok */
 813         TAILQ_HEAD(, sge_fl) sfl;
 814         struct callout sfl_callout;
 815
 816         struct mtx reg_lock;    /* for indirect register access */
 817
 818         struct memwin memwin[NUM_MEMWIN];       /* memory windows */
 819
 820         const char *last_op;
 821         const void *last_op_thr;
 822         int last_op_flags;
 823 };
 824
 825 #define ADAPTER_LOCK(sc)                mtx_lock(&(sc)->sc_lock)
 826 #define ADAPTER_UNLOCK(sc)              mtx_unlock(&(sc)->sc_lock)
 827 #define ADAPTER_LOCK_ASSERT_OWNED(sc)   mtx_assert(&(sc)->sc_lock, MA_OWNED)
 828 #define ADAPTER_LOCK_ASSERT_NOTOWNED(sc) mtx_assert(&(sc)->sc_lock, MA_NOTOWNED)
 829
 830 #define ASSERT_SYNCHRONIZED_OP(sc)      \
 831     KASSERT(IS_BUSY(sc) && \
 832         (mtx_owned(&(sc)->sc_lock) || sc->last_op_thr == curthread), \
 833         ("%s: operation not synchronized.", __func__))
 834
 835 #define PORT_LOCK(pi)                   mtx_lock(&(pi)->pi_lock)
 836 #define PORT_UNLOCK(pi)                 mtx_unlock(&(pi)->pi_lock)
 837 #define PORT_LOCK_ASSERT_OWNED(pi)      mtx_assert(&(pi)->pi_lock, MA_OWNED)
 838 #define PORT_LOCK_ASSERT_NOTOWNED(pi)   mtx_assert(&(pi)->pi_lock, MA_NOTOWNED)
 839
 840 #define FL_LOCK(fl)                     mtx_lock(&(fl)->fl_lock)
 841 #define FL_TRYLOCK(fl)                  mtx_trylock(&(fl)->fl_lock)
 842 #define FL_UNLOCK(fl)                   mtx_unlock(&(fl)->fl_lock)
 843 #define FL_LOCK_ASSERT_OWNED(fl)        mtx_assert(&(fl)->fl_lock, MA_OWNED)
 844 #define FL_LOCK_ASSERT_NOTOWNED(fl)     mtx_assert(&(fl)->fl_lock, MA_NOTOWNED)
 845
 846 #define RXQ_FL_LOCK(rxq)                FL_LOCK(&(rxq)->fl)
 847 #define RXQ_FL_UNLOCK(rxq)              FL_UNLOCK(&(rxq)->fl)
 848 #define RXQ_FL_LOCK_ASSERT_OWNED(rxq)   FL_LOCK_ASSERT_OWNED(&(rxq)->fl)
 849 #define RXQ_FL_LOCK_ASSERT_NOTOWNED(rxq) FL_LOCK_ASSERT_NOTOWNED(&(rxq)->fl)
 850
 851 #define EQ_LOCK(eq)                     mtx_lock(&(eq)->eq_lock)
 852 #define EQ_TRYLOCK(eq)                  mtx_trylock(&(eq)->eq_lock)
 853 #define EQ_UNLOCK(eq)                   mtx_unlock(&(eq)->eq_lock)
 854 #define EQ_LOCK_ASSERT_OWNED(eq)        mtx_assert(&(eq)->eq_lock, MA_OWNED)
 855 #define EQ_LOCK_ASSERT_NOTOWNED(eq)     mtx_assert(&(eq)->eq_lock, MA_NOTOWNED)
 856
 857 #define TXQ_LOCK(txq)                   EQ_LOCK(&(txq)->eq)
 858 #define TXQ_TRYLOCK(txq)                EQ_TRYLOCK(&(txq)->eq)
 859 #define TXQ_UNLOCK(txq)                 EQ_UNLOCK(&(txq)->eq)
 860 #define TXQ_LOCK_ASSERT_OWNED(txq)      EQ_LOCK_ASSERT_OWNED(&(txq)->eq)
 861 #define TXQ_LOCK_ASSERT_NOTOWNED(txq)   EQ_LOCK_ASSERT_NOTOWNED(&(txq)->eq)
 862
 863 #define CH_DUMP_MBOX(sc, mbox, data_reg) \
 864         do { \
 865                 if (sc->debug_flags & DF_DUMP_MBOX) { \
 866                         log(LOG_NOTICE, \
 867                             "%s mbox %u: %016llx %016llx %016llx %016llx " \
 868                             "%016llx %016llx %016llx %016llx\n", \
 869                             device_get_nameunit(sc->dev), mbox, \
 870                             (unsigned long long)t4_read_reg64(sc, data_reg), \
 871                             (unsigned long long)t4_read_reg64(sc, data_reg + 8), \
 872                             (unsigned long long)t4_read_reg64(sc, data_reg + 16), \
 873                             (unsigned long long)t4_read_reg64(sc, data_reg + 24), \
 874                             (unsigned long long)t4_read_reg64(sc, data_reg + 32), \
 875                             (unsigned long long)t4_read_reg64(sc, data_reg + 40), \
 876                             (unsigned long long)t4_read_reg64(sc, data_reg + 48), \
 877                             (unsigned long long)t4_read_reg64(sc, data_reg + 56)); \
 878                 } \
 879         } while (0)
 880
 881 #define for_each_txq(vi, iter, q) \
 882         for (q = &vi->pi->adapter->sge.txq[vi->first_txq], iter = 0; \
 883             iter < vi->ntxq; ++iter, ++q)
 884 #define for_each_rxq(vi, iter, q) \
 885         for (q = &vi->pi->adapter->sge.rxq[vi->first_rxq], iter = 0; \
 886             iter < vi->nrxq; ++iter, ++q)
 887 #define for_each_ofld_txq(vi, iter, q) \
 888         for (q = &vi->pi->adapter->sge.ofld_txq[vi->first_ofld_txq], iter = 0; \
 889             iter < vi->nofldtxq; ++iter, ++q)
 890 #define for_each_ofld_rxq(vi, iter, q) \
 891         for (q = &vi->pi->adapter->sge.ofld_rxq[vi->first_ofld_rxq], iter = 0; \
 892             iter < vi->nofldrxq; ++iter, ++q)
 893 #define for_each_nm_txq(vi, iter, q) \
 894         for (q = &vi->pi->adapter->sge.nm_txq[vi->first_nm_txq], iter = 0; \
 895             iter < vi->nnmtxq; ++iter, ++q)
 896 #define for_each_nm_rxq(vi, iter, q) \
 897         for (q = &vi->pi->adapter->sge.nm_rxq[vi->first_nm_rxq], iter = 0; \
 898             iter < vi->nnmrxq; ++iter, ++q)
 899 #define for_each_vi(_pi, _iter, _vi) \
 900         for ((_vi) = (_pi)->vi, (_iter) = 0; (_iter) < (_pi)->nvi; \
 901              ++(_iter), ++(_vi))
 902
 903 #define IDXINCR(idx, incr, wrap) do { \
 904         idx = wrap - idx > incr ? idx + incr : incr - (wrap - idx); \
 905 } while (0)
 906 #define IDXDIFF(head, tail, wrap) \
 907         ((head) >= (tail) ? (head) - (tail) : (wrap) - (tail) + (head))
 908
 909 /* One for errors, one for firmware events */
 910 #define T4_EXTRA_INTR 2
 911
 912 /* One for firmware events */
 913 #define T4VF_EXTRA_INTR 1
 914
 915 static inline uint32_t
 916 t4_read_reg(struct adapter *sc, uint32_t reg)
 917 {
 918
 919         return bus_space_read_4(sc->bt, sc->bh, reg);
 920 }
 921
 922 static inline void
 923 t4_write_reg(struct adapter *sc, uint32_t reg, uint32_t val)
 924 {
 925
 926         bus_space_write_4(sc->bt, sc->bh, reg, val);
 927 }
 928
 929 static inline uint64_t
 930 t4_read_reg64(struct adapter *sc, uint32_t reg)
 931 {
 932
 933 #if defined(__LP64__) && !defined(__ia64__)
 934         return bus_space_read_8(sc->bt, sc->bh, reg);
 935 #else
 936         return (uint64_t)bus_space_read_4(sc->bt, sc->bh, reg) +
 937             ((uint64_t)bus_space_read_4(sc->bt, sc->bh, reg + 4) << 32);
 938
 939 #endif
 940 }
 941
 942 static inline void
 943 t4_write_reg64(struct adapter *sc, uint32_t reg, uint64_t val)
 944 {
 945
 946 #if defined(__LP64__) && !defined(__ia64__)
 947         bus_space_write_8(sc->bt, sc->bh, reg, val);
 948 #else
 949         bus_space_write_4(sc->bt, sc->bh, reg, val);
 950         bus_space_write_4(sc->bt, sc->bh, reg + 4, val>> 32);
 951 #endif
 952 }
 953
 954 static inline void
 955 t4_os_pci_read_cfg1(struct adapter *sc, int reg, uint8_t *val)
 956 {
 957
 958         *val = pci_read_config(sc->dev, reg, 1);
 959 }
 960
 961 static inline void
 962 t4_os_pci_write_cfg1(struct adapter *sc, int reg, uint8_t val)
 963 {
 964
 965         pci_write_config(sc->dev, reg, val, 1);
 966 }
 967
 968 static inline void
 969 t4_os_pci_read_cfg2(struct adapter *sc, int reg, uint16_t *val)
 970 {
 971
 972         *val = pci_read_config(sc->dev, reg, 2);
 973 }
 974
 975 static inline void
 976 t4_os_pci_write_cfg2(struct adapter *sc, int reg, uint16_t val)
 977 {
 978
 979         pci_write_config(sc->dev, reg, val, 2);
 980 }
 981
 982 static inline void
 983 t4_os_pci_read_cfg4(struct adapter *sc, int reg, uint32_t *val)
 984 {
 985
 986         *val = pci_read_config(sc->dev, reg, 4);
 987 }
 988
 989 static inline void
 990 t4_os_pci_write_cfg4(struct adapter *sc, int reg, uint32_t val)
 991 {
 992
 993         pci_write_config(sc->dev, reg, val, 4);
 994 }
 995
 996 static inline struct port_info *
 997 adap2pinfo(struct adapter *sc, int idx)
 998 {
 999
1000         return (sc->port[idx]);
1001 }
1002
1003 static inline void
1004 t4_os_set_hw_addr(struct adapter *sc, int idx, uint8_t hw_addr[])
1005 {
1006
1007         bcopy(hw_addr, sc->port[idx]->vi[0].hw_addr, ETHER_ADDR_LEN);
1008 }
1009
1010 static inline bool
1011 is_10G_port(const struct port_info *pi)
1012 {
1013
1014         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_10G) != 0);
1015 }
1016
1017 static inline bool
1018 is_25G_port(const struct port_info *pi)
1019 {
1020
1021         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_25G) != 0);
1022 }
1023
1024 static inline bool
1025 is_40G_port(const struct port_info *pi)
1026 {
1027
1028         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_40G) != 0);
1029 }
1030
1031 static inline bool
1032 is_100G_port(const struct port_info *pi)
1033 {
1034
1035         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_100G) != 0);
1036 }
1037
1038 static inline int
1039 port_top_speed(const struct port_info *pi)
1040 {
1041
1042         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_100G)
1043                 return (100);
1044         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_40G)
1045                 return (40);
1046         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_25G)
1047                 return (25);
1048         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_10G)
1049                 return (10);
1050         if (pi->link_cfg.supported & FW_PORT_CAP_SPEED_1G)
1051                 return (1);
1052
1053         return (0);
1054 }
1055
1056 static inline int
1057 tx_resume_threshold(struct sge_eq *eq)
1058 {
1059
1060         /* not quite the same as qsize / 4, but this will do. */
1061         return (eq->sidx / 4);
1062 }
1063
1064 static inline int
1065 t4_use_ldst(struct adapter *sc)
1066 {
1067
1068 #ifdef notyet
1069         return (sc->flags & FW_OK || !sc->use_bd);
1070 #else
1071         return (0);
1072 #endif
1073 }
1074
1075 /* t4_main.c */
1076 extern int t4_ntxq10g;
1077 extern int t4_nrxq10g;
1078 extern int t4_ntxq1g;
1079 extern int t4_nrxq1g;
1080 extern int t4_intr_types;
1081 extern int t4_tmr_idx_10g;
1082 extern int t4_pktc_idx_10g;
1083 extern int t4_tmr_idx_1g;
1084 extern int t4_pktc_idx_1g;
1085 extern unsigned int t4_qsize_rxq;
1086 extern unsigned int t4_qsize_txq;
1087 extern device_method_t cxgbe_methods[];
1088
1089 int t4_os_find_pci_capability(struct adapter *, int);
1090 int t4_os_pci_save_state(struct adapter *);
1091 int t4_os_pci_restore_state(struct adapter *);
1092 void t4_os_portmod_changed(const struct adapter *, int);
1093 void t4_os_link_changed(struct adapter *, int, int);
1094 void t4_iterate(void (*)(struct adapter *, void *), void *);
1095 void t4_init_devnames(struct adapter *);
1096 void t4_add_adapter(struct adapter *);
1097 int t4_detach_common(device_t);
1098 int t4_filter_rpl(struct sge_iq *, const struct rss_header *, struct mbuf *);
1099 int t4_map_bars_0_and_4(struct adapter *);
1100 int t4_map_bar_2(struct adapter *);
1101 int t4_set_sched_class(struct adapter *, struct t4_sched_params *);
1102 int t4_set_sched_queue(struct adapter *, struct t4_sched_queue *);
1103 int t4_setup_intr_handlers(struct adapter *);
1104 void t4_sysctls(struct adapter *);
1105 int begin_synchronized_op(struct adapter *, struct vi_info *, int, char *);
1106 void doom_vi(struct adapter *, struct vi_info *);
1107 void end_synchronized_op(struct adapter *, int);
1108 int update_mac_settings(struct ifnet *, int);
1109 int adapter_full_init(struct adapter *);
1110 int adapter_full_uninit(struct adapter *);
1111 uint64_t cxgbe_get_counter(struct ifnet *, ift_counter);
1112 int vi_full_init(struct vi_info *);
1113 int vi_full_uninit(struct vi_info *);
1114 void vi_sysctls(struct vi_info *);
1115 void vi_tick(void *);
1116
1117 #ifdef DEV_NETMAP
1118 /* t4_netmap.c */
1119 void cxgbe_nm_attach(struct vi_info *);
1120 void cxgbe_nm_detach(struct vi_info *);
1121 void t4_nm_intr(void *);
1122 #endif
1123
1124 /* t4_sge.c */
1125 void t4_sge_modload(void);
1126 void t4_sge_modunload(void);
1127 uint64_t t4_sge_extfree_refs(void);
1128 void t4_tweak_chip_settings(struct adapter *);
1129 int t4_read_chip_settings(struct adapter *);
1130 int t4_create_dma_tag(struct adapter *);
1131 void t4_sge_sysctls(struct adapter *, struct sysctl_ctx_list *,
1132     struct sysctl_oid_list *);
1133 int t4_destroy_dma_tag(struct adapter *);
1134 int t4_setup_adapter_queues(struct adapter *);
1135 int t4_teardown_adapter_queues(struct adapter *);
1136 int t4_setup_vi_queues(struct vi_info *);
1137 int t4_teardown_vi_queues(struct vi_info *);
1138 void t4_intr_all(void *);
1139 void t4_intr(void *);
1140 void t4_vi_intr(void *);
1141 void t4_intr_err(void *);
1142 void t4_intr_evt(void *);
1143 void t4_wrq_tx_locked(struct adapter *, struct sge_wrq *, struct wrqe *);
1144 void t4_update_fl_bufsize(struct ifnet *);
1145 int parse_pkt(struct adapter *, struct mbuf **);
1146 void *start_wrq_wr(struct sge_wrq *, int, struct wrq_cookie *);
1147 void commit_wrq_wr(struct sge_wrq *, void *, struct wrq_cookie *);
1148 int tnl_cong(struct port_info *, int);
1149 int t4_register_an_handler(an_handler_t);
1150 int t4_register_fw_msg_handler(int, fw_msg_handler_t);
1151 int t4_register_cpl_handler(int, cpl_handler_t);
1152
1153 /* t4_tracer.c */
1154 struct t4_tracer;
1155 void t4_tracer_modload(void);
1156 void t4_tracer_modunload(void);
1157 void t4_tracer_port_detach(struct adapter *);
1158 int t4_get_tracer(struct adapter *, struct t4_tracer *);
1159 int t4_set_tracer(struct adapter *, struct t4_tracer *);
1160 int t4_trace_pkt(struct sge_iq *, const struct rss_header *, struct mbuf *);
1161 int t5_trace_pkt(struct sge_iq *, const struct rss_header *, struct mbuf *);
1162
1163 static inline struct wrqe *
1164 alloc_wrqe(int wr_len, struct sge_wrq *wrq)
1165 {
1166         int len = offsetof(struct wrqe, wr) + wr_len;
1167         struct wrqe *wr;
1168
1169         wr = malloc(len, M_CXGBE, M_NOWAIT);
1170         if (__predict_false(wr == NULL))
1171                 return (NULL);
1172         wr->wr_len = wr_len;
1173         wr->wrq = wrq;
1174         return (wr);
1175 }
1176
1177 static inline void *
1178 wrtod(struct wrqe *wr)
1179 {
1180         return (&wr->wr[0]);
1181 }
1182
1183 static inline void
1184 free_wrqe(struct wrqe *wr)
1185 {
1186         free(wr, M_CXGBE);
1187 }
1188
1189 static inline void
1190 t4_wrq_tx(struct adapter *sc, struct wrqe *wr)
1191 {
1192         struct sge_wrq *wrq = wr->wrq;
1193
1194         TXQ_LOCK(wrq);
1195         t4_wrq_tx_locked(sc, wrq, wr);
1196         TXQ_UNLOCK(wrq);
1197 }
1198
1199 #endif