sys/dev/cxgbe/adapter.h

   1 /*-
   2  * Copyright (c) 2011 Chelsio Communications, Inc.
   3  * All rights reserved.
   4  * Written by: Navdeep Parhar <np@FreeBSD.org>
   5  *
   6  * Redistribution and use in source and binary forms, with or without
   7  * modification, are permitted provided that the following conditions
   8  * are met:
   9  * 1. Redistributions of source code must retain the above copyright
  10  *    notice, this list of conditions and the following disclaimer.
  11  * 2. Redistributions in binary form must reproduce the above copyright
  12  *    notice, this list of conditions and the following disclaimer in the
  13  *    documentation and/or other materials provided with the distribution.
  14  *
  15  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  16  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  17  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  18  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  19  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  20  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  21  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  22  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  23  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  24  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  25  * SUCH DAMAGE.
  26  *
  27  * $FreeBSD$
  28  *
  29  */
  30
  31 #ifndef __T4_ADAPTER_H__
  32 #define __T4_ADAPTER_H__
  33
  34 #include <sys/kernel.h>
  35 #include <sys/bus.h>
  36 #include <sys/rman.h>
  37 #include <sys/types.h>
  38 #include <sys/malloc.h>
  39 #include <dev/pci/pcivar.h>
  40 #include <dev/pci/pcireg.h>
  41 #include <machine/bus.h>
  42 #include <sys/socket.h>
  43 #include <sys/sysctl.h>
  44 #include <net/ethernet.h>
  45 #include <net/if.h>
  46 #include <net/if_media.h>
  47 #include <netinet/in.h>
  48 #include <netinet/tcp_lro.h>
  49
  50 #include "offload.h"
  51 #include "common/t4_msg.h"
  52 #include "firmware/t4fw_interface.h"
  53
  54 #define KTR_CXGBE       KTR_SPARE3
  55 MALLOC_DECLARE(M_CXGBE);
  56 #define CXGBE_UNIMPLEMENTED(s) \
  57     panic("%s (%s, line %d) not implemented yet.", s, __FILE__, __LINE__)
  58
  59 #if defined(__i386__) || defined(__amd64__)
  60 static __inline void
  61 prefetch(void *x)
  62 {
  63         __asm volatile("prefetcht0 %0" :: "m" (*(unsigned long *)x));
  64 }
  65 #else
  66 #define prefetch(x)
  67 #endif
  68
  69 #ifndef SYSCTL_ADD_UQUAD
  70 #define SYSCTL_ADD_UQUAD SYSCTL_ADD_QUAD
  71 #define sysctl_handle_64 sysctl_handle_quad
  72 #define CTLTYPE_U64 CTLTYPE_QUAD
  73 #endif
  74
  75 #if (__FreeBSD_version >= 900030) || \
  76     ((__FreeBSD_version >= 802507) && (__FreeBSD_version < 900000))
  77 #define SBUF_DRAIN 1
  78 #endif
  79
  80 #ifdef __amd64__
  81 /* XXX: need systemwide bus_space_read_8/bus_space_write_8 */
  82 static __inline uint64_t
  83 t4_bus_space_read_8(bus_space_tag_t tag, bus_space_handle_t handle,
  84     bus_size_t offset)
  85 {
  86         KASSERT(tag == X86_BUS_SPACE_MEM,
  87             ("%s: can only handle mem space", __func__));
  88
  89         return (*(volatile uint64_t *)(handle + offset));
  90 }
  91
  92 static __inline void
  93 t4_bus_space_write_8(bus_space_tag_t tag, bus_space_handle_t bsh,
  94     bus_size_t offset, uint64_t value)
  95 {
  96         KASSERT(tag == X86_BUS_SPACE_MEM,
  97             ("%s: can only handle mem space", __func__));
  98
  99         *(volatile uint64_t *)(bsh + offset) = value;
 100 }
 101 #else
 102 static __inline uint64_t
 103 t4_bus_space_read_8(bus_space_tag_t tag, bus_space_handle_t handle,
 104     bus_size_t offset)
 105 {
 106         return (uint64_t)bus_space_read_4(tag, handle, offset) +
 107             ((uint64_t)bus_space_read_4(tag, handle, offset + 4) << 32);
 108 }
 109
 110 static __inline void
 111 t4_bus_space_write_8(bus_space_tag_t tag, bus_space_handle_t bsh,
 112     bus_size_t offset, uint64_t value)
 113 {
 114         bus_space_write_4(tag, bsh, offset, value);
 115         bus_space_write_4(tag, bsh, offset + 4, value >> 32);
 116 }
 117 #endif
 118
 119 struct adapter;
 120 typedef struct adapter adapter_t;
 121
 122 enum {
 123         /*
 124          * All ingress queues use this entry size.  Note that the firmware event
 125          * queue and any iq expecting CPL_RX_PKT in the descriptor needs this to
 126          * be at least 64.
 127          */
 128         IQ_ESIZE = 64,
 129
 130         /* Default queue sizes for all kinds of ingress queues */
 131         FW_IQ_QSIZE = 256,
 132         RX_IQ_QSIZE = 1024,
 133
 134         /* All egress queues use this entry size */
 135         EQ_ESIZE = 64,
 136
 137         /* Default queue sizes for all kinds of egress queues */
 138         CTRL_EQ_QSIZE = 128,
 139         TX_EQ_QSIZE = 1024,
 140
 141 #if MJUMPAGESIZE != MCLBYTES
 142         SW_ZONE_SIZES = 4,      /* cluster, jumbop, jumbo9k, jumbo16k */
 143 #else
 144         SW_ZONE_SIZES = 3,      /* cluster, jumbo9k, jumbo16k */
 145 #endif
 146         CL_METADATA_SIZE = CACHE_LINE_SIZE,
 147
 148         SGE_MAX_WR_NDESC = SGE_MAX_WR_LEN / EQ_ESIZE, /* max WR size in desc */
 149         TX_SGL_SEGS = 39,
 150         TX_SGL_SEGS_TSO = 38,
 151         TX_WR_FLITS = SGE_MAX_WR_LEN / 8
 152 };
 153
 154 enum {
 155         /* adapter intr_type */
 156         INTR_INTX       = (1 << 0),
 157         INTR_MSI        = (1 << 1),
 158         INTR_MSIX       = (1 << 2)
 159 };
 160
 161 enum {
 162         XGMAC_MTU       = (1 << 0),
 163         XGMAC_PROMISC   = (1 << 1),
 164         XGMAC_ALLMULTI  = (1 << 2),
 165         XGMAC_VLANEX    = (1 << 3),
 166         XGMAC_UCADDR    = (1 << 4),
 167         XGMAC_MCADDRS   = (1 << 5),
 168
 169         XGMAC_ALL       = 0xffff
 170 };
 171
 172 enum {
 173         /* flags understood by begin_synchronized_op */
 174         HOLD_LOCK       = (1 << 0),
 175         SLEEP_OK        = (1 << 1),
 176         INTR_OK         = (1 << 2),
 177
 178         /* flags understood by end_synchronized_op */
 179         LOCK_HELD       = HOLD_LOCK,
 180 };
 181
 182 enum {
 183         /* adapter flags */
 184         FULL_INIT_DONE  = (1 << 0),
 185         FW_OK           = (1 << 1),
 186         /* INTR_DIRECT  = (1 << 2),     No longer used. */
 187         MASTER_PF       = (1 << 3),
 188         ADAP_SYSCTL_CTX = (1 << 4),
 189         /* TOM_INIT_DONE= (1 << 5),     No longer used */
 190         BUF_PACKING_OK  = (1 << 6),
 191
 192         CXGBE_BUSY      = (1 << 9),
 193
 194         /* port flags */
 195         HAS_TRACEQ      = (1 << 3),
 196
 197         /* VI flags */
 198         DOOMED          = (1 << 0),
 199         VI_INIT_DONE    = (1 << 1),
 200         VI_SYSCTL_CTX   = (1 << 2),
 201         INTR_RXQ        = (1 << 4),     /* All NIC rxq's take interrupts */
 202         INTR_OFLD_RXQ   = (1 << 5),     /* All TOE rxq's take interrupts */
 203         INTR_ALL        = (INTR_RXQ | INTR_OFLD_RXQ),
 204
 205         /* adapter debug_flags */
 206         DF_DUMP_MBOX    = (1 << 0),
 207 };
 208
 209 #define IS_DOOMED(vi)   ((vi)->flags & DOOMED)
 210 #define SET_DOOMED(vi)  do {(vi)->flags |= DOOMED;} while (0)
 211 #define IS_BUSY(sc)     ((sc)->flags & CXGBE_BUSY)
 212 #define SET_BUSY(sc)    do {(sc)->flags |= CXGBE_BUSY;} while (0)
 213 #define CLR_BUSY(sc)    do {(sc)->flags &= ~CXGBE_BUSY;} while (0)
 214
 215 struct vi_info {
 216         device_t dev;
 217         struct port_info *pi;
 218
 219         struct ifnet *ifp;
 220         struct ifmedia media;
 221
 222         unsigned long flags;
 223         int if_flags;
 224
 225         uint16_t *rss, *nm_rss;
 226         uint16_t viid;
 227         int16_t  xact_addr_filt;/* index of exact MAC address filter */
 228         uint16_t rss_size;      /* size of VI's RSS table slice */
 229         uint16_t rss_base;      /* start of VI's RSS table slice */
 230
 231         eventhandler_tag vlan_c;
 232
 233         int nintr;
 234         int first_intr;
 235
 236         /* These need to be int as they are used in sysctl */
 237         int ntxq;       /* # of tx queues */
 238         int first_txq;  /* index of first tx queue */
 239         int rsrv_noflowq; /* Reserve queue 0 for non-flowid packets */
 240         int nrxq;       /* # of rx queues */
 241         int first_rxq;  /* index of first rx queue */
 242         int nofldtxq;           /* # of offload tx queues */
 243         int first_ofld_txq;     /* index of first offload tx queue */
 244         int nofldrxq;           /* # of offload rx queues */
 245         int first_ofld_rxq;     /* index of first offload rx queue */
 246         int nnmtxq;
 247         int first_nm_txq;
 248         int nnmrxq;
 249         int first_nm_rxq;
 250         int tmr_idx;
 251         int pktc_idx;
 252         int qsize_rxq;
 253         int qsize_txq;
 254
 255         struct timeval last_refreshed;
 256         struct fw_vi_stats_vf stats;
 257
 258         struct callout tick;
 259         struct sysctl_ctx_list ctx;     /* from ifconfig up to driver detach */
 260
 261         uint8_t hw_addr[ETHER_ADDR_LEN]; /* factory MAC address, won't change */
 262 };
 263
 264 struct port_info {
 265         device_t dev;
 266         struct adapter *adapter;
 267
 268         struct vi_info *vi;
 269         int nvi;
 270         int up_vis;
 271         int uld_vis;
 272
 273         struct mtx pi_lock;
 274         char lockname[16];
 275         unsigned long flags;
 276
 277         uint8_t  lport;         /* associated offload logical port */
 278         int8_t   mdio_addr;
 279         uint8_t  port_type;
 280         uint8_t  mod_type;
 281         uint8_t  port_id;
 282         uint8_t  tx_chan;
 283         uint8_t  rx_chan_map;   /* rx MPS channel bitmap */
 284
 285         int linkdnrc;
 286         struct link_config link_cfg;
 287
 288         struct timeval last_refreshed;
 289         struct port_stats stats;
 290         u_int tx_parse_error;
 291
 292         struct callout tick;
 293 };
 294
 295 #define IS_MAIN_VI(vi)          ((vi) == &((vi)->pi->vi[0]))
 296
 297 /* Where the cluster came from, how it has been carved up. */
 298 struct cluster_layout {
 299         int8_t zidx;
 300         int8_t hwidx;
 301         uint16_t region1;       /* mbufs laid out within this region */
 302                                 /* region2 is the DMA region */
 303         uint16_t region3;       /* cluster_metadata within this region */
 304 };
 305
 306 struct cluster_metadata {
 307         u_int refcount;
 308         struct fl_sdesc *sd;    /* For debug only.  Could easily be stale */
 309 };
 310
 311 struct fl_sdesc {
 312         caddr_t cl;
 313         uint16_t nmbuf; /* # of driver originated mbufs with ref on cluster */
 314         struct cluster_layout cll;
 315 };
 316
 317 struct tx_desc {
 318         __be64 flit[8];
 319 };
 320
 321 struct tx_sdesc {
 322         struct mbuf *m;         /* m_nextpkt linked chain of frames */
 323         uint8_t desc_used;      /* # of hardware descriptors used by the WR */
 324 };
 325
 326
 327 #define IQ_PAD (IQ_ESIZE - sizeof(struct rsp_ctrl) - sizeof(struct rss_header))
 328 struct iq_desc {
 329         struct rss_header rss;
 330         uint8_t cpl[IQ_PAD];
 331         struct rsp_ctrl rsp;
 332 };
 333 #undef IQ_PAD
 334 CTASSERT(sizeof(struct iq_desc) == IQ_ESIZE);
 335
 336 enum {
 337         /* iq flags */
 338         IQ_ALLOCATED    = (1 << 0),     /* firmware resources allocated */
 339         IQ_HAS_FL       = (1 << 1),     /* iq associated with a freelist */
 340         IQ_INTR         = (1 << 2),     /* iq takes direct interrupt */
 341         IQ_LRO_ENABLED  = (1 << 3),     /* iq is an eth rxq with LRO enabled */
 342
 343         /* iq state */
 344         IQS_DISABLED    = 0,
 345         IQS_BUSY        = 1,
 346         IQS_IDLE        = 2,
 347
 348         /* netmap related flags */
 349         NM_OFF  = 0,
 350         NM_ON   = 1,
 351         NM_BUSY = 2,
 352 };
 353
 354 /*
 355  * Ingress Queue: T4 is producer, driver is consumer.
 356  */
 357 struct sge_iq {
 358         uint32_t flags;
 359         volatile int state;
 360         struct adapter *adapter;
 361         struct iq_desc  *desc;  /* KVA of descriptor ring */
 362         int8_t   intr_pktc_idx; /* packet count threshold index */
 363         uint8_t  gen;           /* generation bit */
 364         uint8_t  intr_params;   /* interrupt holdoff parameters */
 365         uint8_t  intr_next;     /* XXX: holdoff for next interrupt */
 366         uint16_t qsize;         /* size (# of entries) of the queue */
 367         uint16_t sidx;          /* index of the entry with the status page */
 368         uint16_t cidx;          /* consumer index */
 369         uint16_t cntxt_id;      /* SGE context id for the iq */
 370         uint16_t abs_id;        /* absolute SGE id for the iq */
 371
 372         STAILQ_ENTRY(sge_iq) link;
 373
 374         bus_dma_tag_t desc_tag;
 375         bus_dmamap_t desc_map;
 376         bus_addr_t ba;          /* bus address of descriptor ring */
 377 };
 378
 379 enum {
 380         EQ_CTRL         = 1,
 381         EQ_ETH          = 2,
 382         EQ_OFLD         = 3,
 383
 384         /* eq flags */
 385         EQ_TYPEMASK     = 0x3,          /* 2 lsbits hold the type (see above) */
 386         EQ_ALLOCATED    = (1 << 2),     /* firmware resources allocated */
 387         EQ_ENABLED      = (1 << 3),     /* open for business */
 388 };
 389
 390 /* Listed in order of preference.  Update t4_sysctls too if you change these */
 391 enum {DOORBELL_UDB, DOORBELL_WCWR, DOORBELL_UDBWC, DOORBELL_KDB};
 392
 393 /*
 394  * Egress Queue: driver is producer, T4 is consumer.
 395  *
 396  * Note: A free list is an egress queue (driver produces the buffers and T4
 397  * consumes them) but it's special enough to have its own struct (see sge_fl).
 398  */
 399 struct sge_eq {
 400         unsigned int flags;     /* MUST be first */
 401         unsigned int cntxt_id;  /* SGE context id for the eq */
 402         struct mtx eq_lock;
 403
 404         struct tx_desc *desc;   /* KVA of descriptor ring */
 405         uint16_t doorbells;
 406         volatile uint32_t *udb; /* KVA of doorbell (lies within BAR2) */
 407         u_int udb_qid;          /* relative qid within the doorbell page */
 408         uint16_t sidx;          /* index of the entry with the status page */
 409         uint16_t cidx;          /* consumer idx (desc idx) */
 410         uint16_t pidx;          /* producer idx (desc idx) */
 411         uint16_t equeqidx;      /* EQUEQ last requested at this pidx */
 412         uint16_t dbidx;         /* pidx of the most recent doorbell */
 413         uint16_t iqid;          /* iq that gets egr_update for the eq */
 414         uint8_t tx_chan;        /* tx channel used by the eq */
 415         volatile u_int equiq;   /* EQUIQ outstanding */
 416
 417         bus_dma_tag_t desc_tag;
 418         bus_dmamap_t desc_map;
 419         bus_addr_t ba;          /* bus address of descriptor ring */
 420         char lockname[16];
 421 };
 422
 423 struct sw_zone_info {
 424         uma_zone_t zone;        /* zone that this cluster comes from */
 425         int size;               /* size of cluster: 2K, 4K, 9K, 16K, etc. */
 426         int type;               /* EXT_xxx type of the cluster */
 427         int8_t head_hwidx;
 428         int8_t tail_hwidx;
 429 };
 430
 431 struct hw_buf_info {
 432         int8_t zidx;            /* backpointer to zone; -ve means unused */
 433         int8_t next;            /* next hwidx for this zone; -1 means no more */
 434         int size;
 435 };
 436
 437 enum {
 438         NUM_MEMWIN = 3,
 439
 440         MEMWIN0_APERTURE = 2048,
 441         MEMWIN0_BASE     = 0x1b800,
 442
 443         MEMWIN1_APERTURE = 32768,
 444         MEMWIN1_BASE     = 0x28000,
 445
 446         MEMWIN2_APERTURE_T4 = 65536,
 447         MEMWIN2_BASE_T4     = 0x30000,
 448
 449         MEMWIN2_APERTURE_T5 = 128 * 1024,
 450         MEMWIN2_BASE_T5     = 0x60000,
 451 };
 452
 453 struct memwin {
 454         struct rwlock mw_lock __aligned(CACHE_LINE_SIZE);
 455         uint32_t mw_base;       /* constant after setup_memwin */
 456         uint32_t mw_aperture;   /* ditto */
 457         uint32_t mw_curpos;     /* protected by mw_lock */
 458 };
 459
 460 enum {
 461         FL_STARVING     = (1 << 0), /* on the adapter's list of starving fl's */
 462         FL_DOOMED       = (1 << 1), /* about to be destroyed */
 463         FL_BUF_PACKING  = (1 << 2), /* buffer packing enabled */
 464         FL_BUF_RESUME   = (1 << 3), /* resume from the middle of the frame */
 465 };
 466
 467 #define FL_RUNNING_LOW(fl) \
 468     (IDXDIFF(fl->dbidx * 8, fl->cidx, fl->sidx * 8) <= fl->lowat)
 469 #define FL_NOT_RUNNING_LOW(fl) \
 470     (IDXDIFF(fl->dbidx * 8, fl->cidx, fl->sidx * 8) >= 2 * fl->lowat)
 471
 472 struct sge_fl {
 473         struct mtx fl_lock;
 474         __be64 *desc;           /* KVA of descriptor ring, ptr to addresses */
 475         struct fl_sdesc *sdesc; /* KVA of software descriptor ring */
 476         struct cluster_layout cll_def;  /* default refill zone, layout */
 477         uint16_t lowat;         /* # of buffers <= this means fl needs help */
 478         int flags;
 479         uint16_t buf_boundary;
 480
 481         /* The 16b idx all deal with hw descriptors */
 482         uint16_t dbidx;         /* hw pidx after last doorbell */
 483         uint16_t sidx;          /* index of status page */
 484         volatile uint16_t hw_cidx;
 485
 486         /* The 32b idx are all buffer idx, not hardware descriptor idx */
 487         uint32_t cidx;          /* consumer index */
 488         uint32_t pidx;          /* producer index */
 489
 490         uint32_t dbval;
 491         u_int rx_offset;        /* offset in fl buf (when buffer packing) */
 492         volatile uint32_t *udb;
 493
 494         uint64_t mbuf_allocated;/* # of mbuf allocated from zone_mbuf */
 495         uint64_t mbuf_inlined;  /* # of mbuf created within clusters */
 496         uint64_t cl_allocated;  /* # of clusters allocated */
 497         uint64_t cl_recycled;   /* # of clusters recycled */
 498         uint64_t cl_fast_recycled; /* # of clusters recycled (fast) */
 499
 500         /* These 3 are valid when FL_BUF_RESUME is set, stale otherwise. */
 501         struct mbuf *m0;
 502         struct mbuf **pnext;
 503         u_int remaining;
 504
 505         uint16_t qsize;         /* # of hw descriptors (status page included) */
 506         uint16_t cntxt_id;      /* SGE context id for the freelist */
 507         TAILQ_ENTRY(sge_fl) link; /* All starving freelists */
 508         bus_dma_tag_t desc_tag;
 509         bus_dmamap_t desc_map;
 510         char lockname[16];
 511         bus_addr_t ba;          /* bus address of descriptor ring */
 512         struct cluster_layout cll_alt;  /* alternate refill zone, layout */
 513 };
 514
 515 struct mp_ring;
 516
 517 /* txq: SGE egress queue + what's needed for Ethernet NIC */
 518 struct sge_txq {
 519         struct sge_eq eq;       /* MUST be first */
 520
 521         struct ifnet *ifp;      /* the interface this txq belongs to */
 522         struct mp_ring *r;      /* tx software ring */
 523         struct tx_sdesc *sdesc; /* KVA of software descriptor ring */
 524         struct sglist *gl;
 525         __be32 cpl_ctrl0;       /* for convenience */
 526
 527         struct task tx_reclaim_task;
 528         /* stats for common events first */
 529
 530         uint64_t txcsum;        /* # of times hardware assisted with checksum */
 531         uint64_t tso_wrs;       /* # of TSO work requests */
 532         uint64_t vlan_insertion;/* # of times VLAN tag was inserted */
 533         uint64_t imm_wrs;       /* # of work requests with immediate data */
 534         uint64_t sgl_wrs;       /* # of work requests with direct SGL */
 535         uint64_t txpkt_wrs;     /* # of txpkt work requests (not coalesced) */
 536         uint64_t txpkts0_wrs;   /* # of type0 coalesced tx work requests */
 537         uint64_t txpkts1_wrs;   /* # of type1 coalesced tx work requests */
 538         uint64_t txpkts0_pkts;  /* # of frames in type0 coalesced tx WRs */
 539         uint64_t txpkts1_pkts;  /* # of frames in type1 coalesced tx WRs */
 540
 541         /* stats for not-that-common events */
 542 } __aligned(CACHE_LINE_SIZE);
 543
 544 /* rxq: SGE ingress queue + SGE free list + miscellaneous items */
 545 struct sge_rxq {
 546         struct sge_iq iq;       /* MUST be first */
 547         struct sge_fl fl;       /* MUST follow iq */
 548
 549         struct ifnet *ifp;      /* the interface this rxq belongs to */
 550 #if defined(INET) || defined(INET6)
 551         struct lro_ctrl lro;    /* LRO state */
 552 #endif
 553
 554         /* stats for common events first */
 555
 556         uint64_t rxcsum;        /* # of times hardware assisted with checksum */
 557         uint64_t vlan_extraction;/* # of times VLAN tag was extracted */
 558
 559         /* stats for not-that-common events */
 560
 561 } __aligned(CACHE_LINE_SIZE);
 562
 563 static inline struct sge_rxq *
 564 iq_to_rxq(struct sge_iq *iq)
 565 {
 566
 567         return (__containerof(iq, struct sge_rxq, iq));
 568 }
 569
 570
 571 /* ofld_rxq: SGE ingress queue + SGE free list + miscellaneous items */
 572 struct sge_ofld_rxq {
 573         struct sge_iq iq;       /* MUST be first */
 574         struct sge_fl fl;       /* MUST follow iq */
 575 } __aligned(CACHE_LINE_SIZE);
 576
 577 static inline struct sge_ofld_rxq *
 578 iq_to_ofld_rxq(struct sge_iq *iq)
 579 {
 580
 581         return (__containerof(iq, struct sge_ofld_rxq, iq));
 582 }
 583
 584 struct wrqe {
 585         STAILQ_ENTRY(wrqe) link;
 586         struct sge_wrq *wrq;
 587         int wr_len;
 588         char wr[] __aligned(16);
 589 };
 590
 591 struct wrq_cookie {
 592         TAILQ_ENTRY(wrq_cookie) link;
 593         int ndesc;
 594         int pidx;
 595 };
 596
 597 /*
 598  * wrq: SGE egress queue that is given prebuilt work requests.  Both the control
 599  * and offload tx queues are of this type.
 600  */
 601 struct sge_wrq {
 602         struct sge_eq eq;       /* MUST be first */
 603
 604         struct adapter *adapter;
 605         struct task wrq_tx_task;
 606
 607         /* Tx desc reserved but WR not "committed" yet. */
 608         TAILQ_HEAD(wrq_incomplete_wrs , wrq_cookie) incomplete_wrs;
 609
 610         /* List of WRs ready to go out as soon as descriptors are available. */
 611         STAILQ_HEAD(, wrqe) wr_list;
 612         u_int nwr_pending;
 613         u_int ndesc_needed;
 614
 615         /* stats for common events first */
 616
 617         uint64_t tx_wrs_direct; /* # of WRs written directly to desc ring. */
 618         uint64_t tx_wrs_ss;     /* # of WRs copied from scratch space. */
 619         uint64_t tx_wrs_copied; /* # of WRs queued and copied to desc ring. */
 620
 621         /* stats for not-that-common events */
 622
 623         /*
 624          * Scratch space for work requests that wrap around after reaching the
 625          * status page, and some infomation about the last WR that used it.
 626          */
 627         uint16_t ss_pidx;
 628         uint16_t ss_len;
 629         uint8_t ss[SGE_MAX_WR_LEN];
 630
 631 } __aligned(CACHE_LINE_SIZE);
 632
 633
 634 struct sge_nm_rxq {
 635         struct vi_info *vi;
 636
 637         struct iq_desc *iq_desc;
 638         uint16_t iq_abs_id;
 639         uint16_t iq_cntxt_id;
 640         uint16_t iq_cidx;
 641         uint16_t iq_sidx;
 642         uint8_t iq_gen;
 643
 644         __be64  *fl_desc;
 645         uint16_t fl_cntxt_id;
 646         uint32_t fl_cidx;
 647         uint32_t fl_pidx;
 648         uint32_t fl_sidx;
 649         uint32_t fl_db_val;
 650         u_int fl_hwidx:4;
 651
 652         u_int nid;              /* netmap ring # for this queue */
 653
 654         /* infrequently used items after this */
 655
 656         bus_dma_tag_t iq_desc_tag;
 657         bus_dmamap_t iq_desc_map;
 658         bus_addr_t iq_ba;
 659         int intr_idx;
 660
 661         bus_dma_tag_t fl_desc_tag;
 662         bus_dmamap_t fl_desc_map;
 663         bus_addr_t fl_ba;
 664 } __aligned(CACHE_LINE_SIZE);
 665
 666 struct sge_nm_txq {
 667         struct tx_desc *desc;
 668         uint16_t cidx;
 669         uint16_t pidx;
 670         uint16_t sidx;
 671         uint16_t equiqidx;      /* EQUIQ last requested at this pidx */
 672         uint16_t equeqidx;      /* EQUEQ last requested at this pidx */
 673         uint16_t dbidx;         /* pidx of the most recent doorbell */
 674         uint16_t doorbells;
 675         volatile uint32_t *udb;
 676         u_int udb_qid;
 677         u_int cntxt_id;
 678         __be32 cpl_ctrl0;       /* for convenience */
 679         u_int nid;              /* netmap ring # for this queue */
 680
 681         /* infrequently used items after this */
 682
 683         bus_dma_tag_t desc_tag;
 684         bus_dmamap_t desc_map;
 685         bus_addr_t ba;
 686         int iqidx;
 687 } __aligned(CACHE_LINE_SIZE);
 688
 689 struct sge {
 690         int nrxq;       /* total # of Ethernet rx queues */
 691         int ntxq;       /* total # of Ethernet tx tx queues */
 692         int nofldrxq;   /* total # of TOE rx queues */
 693         int nofldtxq;   /* total # of TOE tx queues */
 694         int nnmrxq;     /* total # of netmap rx queues */
 695         int nnmtxq;     /* total # of netmap tx queues */
 696         int niq;        /* total # of ingress queues */
 697         int neq;        /* total # of egress queues */
 698
 699         struct sge_iq fwq;      /* Firmware event queue */
 700         struct sge_wrq mgmtq;   /* Management queue (control queue) */
 701         struct sge_wrq *ctrlq;  /* Control queues */
 702         struct sge_txq *txq;    /* NIC tx queues */
 703         struct sge_rxq *rxq;    /* NIC rx queues */
 704         struct sge_wrq *ofld_txq;       /* TOE tx queues */
 705         struct sge_ofld_rxq *ofld_rxq;  /* TOE rx queues */
 706         struct sge_nm_txq *nm_txq;      /* netmap tx queues */
 707         struct sge_nm_rxq *nm_rxq;      /* netmap rx queues */
 708
 709         uint16_t iq_start;
 710         int eq_start;
 711         struct sge_iq **iqmap;  /* iq->cntxt_id to iq mapping */
 712         struct sge_eq **eqmap;  /* eq->cntxt_id to eq mapping */
 713
 714         int8_t safe_hwidx1;     /* may not have room for metadata */
 715         int8_t safe_hwidx2;     /* with room for metadata and maybe more */
 716         struct sw_zone_info sw_zone_info[SW_ZONE_SIZES];
 717         struct hw_buf_info hw_buf_info[SGE_FLBUF_SIZES];
 718 };
 719
 720 struct rss_header;
 721 typedef int (*cpl_handler_t)(struct sge_iq *, const struct rss_header *,
 722     struct mbuf *);
 723 typedef int (*an_handler_t)(struct sge_iq *, const struct rsp_ctrl *);
 724 typedef int (*fw_msg_handler_t)(struct adapter *, const __be64 *);
 725
 726 struct adapter {
 727         SLIST_ENTRY(adapter) link;
 728         device_t dev;
 729         struct cdev *cdev;
 730
 731         /* PCIe register resources */
 732         int regs_rid;
 733         struct resource *regs_res;
 734         int msix_rid;
 735         struct resource *msix_res;
 736         bus_space_handle_t bh;
 737         bus_space_tag_t bt;
 738         bus_size_t mmio_len;
 739         int udbs_rid;
 740         struct resource *udbs_res;
 741         volatile uint8_t *udbs_base;
 742
 743         unsigned int pf;
 744         unsigned int mbox;
 745         unsigned int vpd_busy;
 746         unsigned int vpd_flag;
 747
 748         /* Interrupt information */
 749         int intr_type;
 750         int intr_count;
 751         struct irq {
 752                 struct resource *res;
 753                 int rid;
 754                 volatile int nm_state;  /* NM_OFF, NM_ON, or NM_BUSY */
 755                 void *tag;
 756                 struct sge_rxq *rxq;
 757                 struct sge_nm_rxq *nm_rxq;
 758         } __aligned(CACHE_LINE_SIZE) *irq;
 759
 760         bus_dma_tag_t dmat;     /* Parent DMA tag */
 761
 762         struct sge sge;
 763         int lro_timeout;
 764
 765         struct taskqueue *tq[MAX_NCHAN];        /* General purpose taskqueues */
 766         struct port_info *port[MAX_NPORTS];
 767         uint8_t chan_map[MAX_NCHAN];
 768
 769         void *tom_softc;        /* (struct tom_data *) */
 770         struct tom_tunables tt;
 771         void *iwarp_softc;      /* (struct c4iw_dev *) */
 772         void *iscsi_softc;
 773         struct l2t_data *l2t;   /* L2 table */
 774         struct tid_info tids;
 775
 776         uint16_t doorbells;
 777         int offload_map;        /* ports with IFCAP_TOE enabled */
 778         int active_ulds;        /* ULDs activated on this adapter */
 779         int flags;
 780         int debug_flags;
 781
 782         char ifp_lockname[16];
 783         struct mtx ifp_lock;
 784         struct ifnet *ifp;      /* tracer ifp */
 785         struct ifmedia media;
 786         int traceq;             /* iq used by all tracers, -1 if none */
 787         int tracer_valid;       /* bitmap of valid tracers */
 788         int tracer_enabled;     /* bitmap of enabled tracers */
 789
 790         char fw_version[32];
 791         char cfg_file[32];
 792         u_int cfcsum;
 793         struct adapter_params params;
 794         const struct chip_params *chip_params;
 795         struct t4_virt_res vres;
 796
 797         uint16_t nbmcaps;
 798         uint16_t linkcaps;
 799         uint16_t switchcaps;
 800         uint16_t niccaps;
 801         uint16_t toecaps;
 802         uint16_t rdmacaps;
 803         uint16_t tlscaps;
 804         uint16_t iscsicaps;
 805         uint16_t fcoecaps;
 806
 807         struct sysctl_ctx_list ctx; /* from adapter_full_init to full_uninit */
 808
 809         struct mtx sc_lock;
 810         char lockname[16];
 811
 812         /* Starving free lists */
 813         struct mtx sfl_lock;    /* same cache-line as sc_lock? but that's ok */
 814         TAILQ_HEAD(, sge_fl) sfl;
 815         struct callout sfl_callout;
 816
 817         struct mtx reg_lock;    /* for indirect register access */
 818
 819         struct memwin memwin[NUM_MEMWIN];       /* memory windows */
 820
 821         an_handler_t an_handler __aligned(CACHE_LINE_SIZE);
 822         fw_msg_handler_t fw_msg_handler[7];     /* NUM_FW6_TYPES */
 823         cpl_handler_t cpl_handler[0xef];        /* NUM_CPL_CMDS */
 824
 825         const char *last_op;
 826         const void *last_op_thr;
 827         int last_op_flags;
 828
 829         int sc_do_rxcopy;
 830 };
 831
 832 #define ADAPTER_LOCK(sc)                mtx_lock(&(sc)->sc_lock)
 833 #define ADAPTER_UNLOCK(sc)              mtx_unlock(&(sc)->sc_lock)
 834 #define ADAPTER_LOCK_ASSERT_OWNED(sc)   mtx_assert(&(sc)->sc_lock, MA_OWNED)
 835 #define ADAPTER_LOCK_ASSERT_NOTOWNED(sc) mtx_assert(&(sc)->sc_lock, MA_NOTOWNED)
 836
 837 #define ASSERT_SYNCHRONIZED_OP(sc)      \
 838     KASSERT(IS_BUSY(sc) && \
 839         (mtx_owned(&(sc)->sc_lock) || sc->last_op_thr == curthread), \
 840         ("%s: operation not synchronized.", __func__))
 841
 842 #define PORT_LOCK(pi)                   mtx_lock(&(pi)->pi_lock)
 843 #define PORT_UNLOCK(pi)                 mtx_unlock(&(pi)->pi_lock)
 844 #define PORT_LOCK_ASSERT_OWNED(pi)      mtx_assert(&(pi)->pi_lock, MA_OWNED)
 845 #define PORT_LOCK_ASSERT_NOTOWNED(pi)   mtx_assert(&(pi)->pi_lock, MA_NOTOWNED)
 846
 847 #define FL_LOCK(fl)                     mtx_lock(&(fl)->fl_lock)
 848 #define FL_TRYLOCK(fl)                  mtx_trylock(&(fl)->fl_lock)
 849 #define FL_UNLOCK(fl)                   mtx_unlock(&(fl)->fl_lock)
 850 #define FL_LOCK_ASSERT_OWNED(fl)        mtx_assert(&(fl)->fl_lock, MA_OWNED)
 851 #define FL_LOCK_ASSERT_NOTOWNED(fl)     mtx_assert(&(fl)->fl_lock, MA_NOTOWNED)
 852
 853 #define RXQ_FL_LOCK(rxq)                FL_LOCK(&(rxq)->fl)
 854 #define RXQ_FL_UNLOCK(rxq)              FL_UNLOCK(&(rxq)->fl)
 855 #define RXQ_FL_LOCK_ASSERT_OWNED(rxq)   FL_LOCK_ASSERT_OWNED(&(rxq)->fl)
 856 #define RXQ_FL_LOCK_ASSERT_NOTOWNED(rxq) FL_LOCK_ASSERT_NOTOWNED(&(rxq)->fl)
 857
 858 #define EQ_LOCK(eq)                     mtx_lock(&(eq)->eq_lock)
 859 #define EQ_TRYLOCK(eq)                  mtx_trylock(&(eq)->eq_lock)
 860 #define EQ_UNLOCK(eq)                   mtx_unlock(&(eq)->eq_lock)
 861 #define EQ_LOCK_ASSERT_OWNED(eq)        mtx_assert(&(eq)->eq_lock, MA_OWNED)
 862 #define EQ_LOCK_ASSERT_NOTOWNED(eq)     mtx_assert(&(eq)->eq_lock, MA_NOTOWNED)
 863
 864 #define TXQ_LOCK(txq)                   EQ_LOCK(&(txq)->eq)
 865 #define TXQ_TRYLOCK(txq)                EQ_TRYLOCK(&(txq)->eq)
 866 #define TXQ_UNLOCK(txq)                 EQ_UNLOCK(&(txq)->eq)
 867 #define TXQ_LOCK_ASSERT_OWNED(txq)      EQ_LOCK_ASSERT_OWNED(&(txq)->eq)
 868 #define TXQ_LOCK_ASSERT_NOTOWNED(txq)   EQ_LOCK_ASSERT_NOTOWNED(&(txq)->eq)
 869
 870 #define CH_DUMP_MBOX(sc, mbox, data_reg) \
 871         do { \
 872                 if (sc->debug_flags & DF_DUMP_MBOX) { \
 873                         log(LOG_NOTICE, \
 874                             "%s mbox %u: %016llx %016llx %016llx %016llx " \
 875                             "%016llx %016llx %016llx %016llx\n", \
 876                             device_get_nameunit(sc->dev), mbox, \
 877                             (unsigned long long)t4_read_reg64(sc, data_reg), \
 878                             (unsigned long long)t4_read_reg64(sc, data_reg + 8), \
 879                             (unsigned long long)t4_read_reg64(sc, data_reg + 16), \
 880                             (unsigned long long)t4_read_reg64(sc, data_reg + 24), \
 881                             (unsigned long long)t4_read_reg64(sc, data_reg + 32), \
 882                             (unsigned long long)t4_read_reg64(sc, data_reg + 40), \
 883                             (unsigned long long)t4_read_reg64(sc, data_reg + 48), \
 884                             (unsigned long long)t4_read_reg64(sc, data_reg + 56)); \
 885                 } \
 886         } while (0)
 887
 888 #define for_each_txq(vi, iter, q) \
 889         for (q = &vi->pi->adapter->sge.txq[vi->first_txq], iter = 0; \
 890             iter < vi->ntxq; ++iter, ++q)
 891 #define for_each_rxq(vi, iter, q) \
 892         for (q = &vi->pi->adapter->sge.rxq[vi->first_rxq], iter = 0; \
 893             iter < vi->nrxq; ++iter, ++q)
 894 #define for_each_ofld_txq(vi, iter, q) \
 895         for (q = &vi->pi->adapter->sge.ofld_txq[vi->first_ofld_txq], iter = 0; \
 896             iter < vi->nofldtxq; ++iter, ++q)
 897 #define for_each_ofld_rxq(vi, iter, q) \
 898         for (q = &vi->pi->adapter->sge.ofld_rxq[vi->first_ofld_rxq], iter = 0; \
 899             iter < vi->nofldrxq; ++iter, ++q)
 900 #define for_each_nm_txq(vi, iter, q) \
 901         for (q = &vi->pi->adapter->sge.nm_txq[vi->first_nm_txq], iter = 0; \
 902             iter < vi->nnmtxq; ++iter, ++q)
 903 #define for_each_nm_rxq(vi, iter, q) \
 904         for (q = &vi->pi->adapter->sge.nm_rxq[vi->first_nm_rxq], iter = 0; \
 905             iter < vi->nnmrxq; ++iter, ++q)
 906 #define for_each_vi(_pi, _iter, _vi) \
 907         for ((_vi) = (_pi)->vi, (_iter) = 0; (_iter) < (_pi)->nvi; \
 908              ++(_iter), ++(_vi))
 909
 910 #define IDXINCR(idx, incr, wrap) do { \
 911         idx = wrap - idx > incr ? idx + incr : incr - (wrap - idx); \
 912 } while (0)
 913 #define IDXDIFF(head, tail, wrap) \
 914         ((head) >= (tail) ? (head) - (tail) : (wrap) - (tail) + (head))
 915
 916 /* One for errors, one for firmware events */
 917 #define T4_EXTRA_INTR 2
 918
 919 static inline uint32_t
 920 t4_read_reg(struct adapter *sc, uint32_t reg)
 921 {
 922
 923         return bus_space_read_4(sc->bt, sc->bh, reg);
 924 }
 925
 926 static inline void
 927 t4_write_reg(struct adapter *sc, uint32_t reg, uint32_t val)
 928 {
 929
 930         bus_space_write_4(sc->bt, sc->bh, reg, val);
 931 }
 932
 933 static inline uint64_t
 934 t4_read_reg64(struct adapter *sc, uint32_t reg)
 935 {
 936
 937         return t4_bus_space_read_8(sc->bt, sc->bh, reg);
 938 }
 939
 940 static inline void
 941 t4_write_reg64(struct adapter *sc, uint32_t reg, uint64_t val)
 942 {
 943
 944         t4_bus_space_write_8(sc->bt, sc->bh, reg, val);
 945 }
 946
 947 static inline void
 948 t4_os_pci_read_cfg1(struct adapter *sc, int reg, uint8_t *val)
 949 {
 950
 951         *val = pci_read_config(sc->dev, reg, 1);
 952 }
 953
 954 static inline void
 955 t4_os_pci_write_cfg1(struct adapter *sc, int reg, uint8_t val)
 956 {
 957
 958         pci_write_config(sc->dev, reg, val, 1);
 959 }
 960
 961 static inline void
 962 t4_os_pci_read_cfg2(struct adapter *sc, int reg, uint16_t *val)
 963 {
 964
 965         *val = pci_read_config(sc->dev, reg, 2);
 966 }
 967
 968 static inline void
 969 t4_os_pci_write_cfg2(struct adapter *sc, int reg, uint16_t val)
 970 {
 971
 972         pci_write_config(sc->dev, reg, val, 2);
 973 }
 974
 975 static inline void
 976 t4_os_pci_read_cfg4(struct adapter *sc, int reg, uint32_t *val)
 977 {
 978
 979         *val = pci_read_config(sc->dev, reg, 4);
 980 }
 981
 982 static inline void
 983 t4_os_pci_write_cfg4(struct adapter *sc, int reg, uint32_t val)
 984 {
 985
 986         pci_write_config(sc->dev, reg, val, 4);
 987 }
 988
 989 static inline struct port_info *
 990 adap2pinfo(struct adapter *sc, int idx)
 991 {
 992
 993         return (sc->port[idx]);
 994 }
 995
 996 static inline void
 997 t4_os_set_hw_addr(struct adapter *sc, int idx, uint8_t hw_addr[])
 998 {
 999
1000         bcopy(hw_addr, sc->port[idx]->vi[0].hw_addr, ETHER_ADDR_LEN);
1001 }
1002
1003 static inline bool
1004 is_10G_port(const struct port_info *pi)
1005 {
1006
1007         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_10G) != 0);
1008 }
1009
1010 static inline bool
1011 is_40G_port(const struct port_info *pi)
1012 {
1013
1014         return ((pi->link_cfg.supported & FW_PORT_CAP_SPEED_40G) != 0);
1015 }
1016
1017 static inline int
1018 tx_resume_threshold(struct sge_eq *eq)
1019 {
1020
1021         /* not quite the same as qsize / 4, but this will do. */
1022         return (eq->sidx / 4);
1023 }
1024
1025 static inline int
1026 t4_use_ldst(struct adapter *sc)
1027 {
1028
1029 #ifdef notyet
1030         return (sc->flags & FW_OK || !sc->use_bd);
1031 #else
1032         return (0);
1033 #endif
1034 }
1035
1036 /* t4_main.c */
1037 int t4_os_find_pci_capability(struct adapter *, int);
1038 int t4_os_pci_save_state(struct adapter *);
1039 int t4_os_pci_restore_state(struct adapter *);
1040 void t4_os_portmod_changed(const struct adapter *, int);
1041 void t4_os_link_changed(struct adapter *, int, int, int);
1042 void t4_iterate(void (*)(struct adapter *, void *), void *);
1043 int t4_register_cpl_handler(struct adapter *, int, cpl_handler_t);
1044 int t4_register_an_handler(struct adapter *, an_handler_t);
1045 int t4_register_fw_msg_handler(struct adapter *, int, fw_msg_handler_t);
1046 int t4_filter_rpl(struct sge_iq *, const struct rss_header *, struct mbuf *);
1047 int begin_synchronized_op(struct adapter *, struct vi_info *, int, char *);
1048 void doom_vi(struct adapter *, struct vi_info *);
1049 void end_synchronized_op(struct adapter *, int);
1050 int update_mac_settings(struct ifnet *, int);
1051 int adapter_full_init(struct adapter *);
1052 int adapter_full_uninit(struct adapter *);
1053 uint64_t cxgbe_get_counter(struct ifnet *, ift_counter);
1054 int vi_full_init(struct vi_info *);
1055 int vi_full_uninit(struct vi_info *);
1056 void vi_sysctls(struct vi_info *);
1057 void vi_tick(void *);
1058
1059 #ifdef DEV_NETMAP
1060 /* t4_netmap.c */
1061 void cxgbe_nm_attach(struct vi_info *);
1062 void cxgbe_nm_detach(struct vi_info *);
1063 void t4_nm_intr(void *);
1064 #endif
1065
1066 /* t4_sge.c */
1067 void t4_sge_modload(void);
1068 void t4_sge_modunload(void);
1069 uint64_t t4_sge_extfree_refs(void);
1070 void t4_init_sge_cpl_handlers(struct adapter *);
1071 void t4_tweak_chip_settings(struct adapter *);
1072 int t4_read_chip_settings(struct adapter *);
1073 int t4_create_dma_tag(struct adapter *);
1074 void t4_sge_sysctls(struct adapter *, struct sysctl_ctx_list *,
1075     struct sysctl_oid_list *);
1076 int t4_destroy_dma_tag(struct adapter *);
1077 int t4_setup_adapter_queues(struct adapter *);
1078 int t4_teardown_adapter_queues(struct adapter *);
1079 int t4_setup_vi_queues(struct vi_info *);
1080 int t4_teardown_vi_queues(struct vi_info *);
1081 void t4_intr_all(void *);
1082 void t4_intr(void *);
1083 void t4_vi_intr(void *);
1084 void t4_intr_err(void *);
1085 void t4_intr_evt(void *);
1086 void t4_wrq_tx_locked(struct adapter *, struct sge_wrq *, struct wrqe *);
1087 void t4_update_fl_bufsize(struct ifnet *);
1088 int parse_pkt(struct mbuf **);
1089 void *start_wrq_wr(struct sge_wrq *, int, struct wrq_cookie *);
1090 void commit_wrq_wr(struct sge_wrq *, void *, struct wrq_cookie *);
1091 int tnl_cong(struct port_info *, int);
1092
1093 /* t4_tracer.c */
1094 struct t4_tracer;
1095 void t4_tracer_modload(void);
1096 void t4_tracer_modunload(void);
1097 void t4_tracer_port_detach(struct adapter *);
1098 int t4_get_tracer(struct adapter *, struct t4_tracer *);
1099 int t4_set_tracer(struct adapter *, struct t4_tracer *);
1100 int t4_trace_pkt(struct sge_iq *, const struct rss_header *, struct mbuf *);
1101 int t5_trace_pkt(struct sge_iq *, const struct rss_header *, struct mbuf *);
1102
1103 static inline struct wrqe *
1104 alloc_wrqe(int wr_len, struct sge_wrq *wrq)
1105 {
1106         int len = offsetof(struct wrqe, wr) + wr_len;
1107         struct wrqe *wr;
1108
1109         wr = malloc(len, M_CXGBE, M_NOWAIT);
1110         if (__predict_false(wr == NULL))
1111                 return (NULL);
1112         wr->wr_len = wr_len;
1113         wr->wrq = wrq;
1114         return (wr);
1115 }
1116
1117 static inline void *
1118 wrtod(struct wrqe *wr)
1119 {
1120         return (&wr->wr[0]);
1121 }
1122
1123 static inline void
1124 free_wrqe(struct wrqe *wr)
1125 {
1126         free(wr, M_CXGBE);
1127 }
1128
1129 static inline void
1130 t4_wrq_tx(struct adapter *sc, struct wrqe *wr)
1131 {
1132         struct sge_wrq *wrq = wr->wrq;
1133
1134         TXQ_LOCK(wrq);
1135         t4_wrq_tx_locked(sc, wrq, wr);
1136         TXQ_UNLOCK(wrq);
1137 }
1138
1139 #endif