sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  *
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  24  * THE POSSIBILITY OF SUCH DAMAGE.
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #define BXE_DRIVER_VERSION "1.78.79"
  31
  32 #include "bxe.h"
  33 #include "ecore_sp.h"
  34 #include "ecore_init.h"
  35 #include "ecore_init_ops.h"
  36
  37 #include "57710_int_offsets.h"
  38 #include "57711_int_offsets.h"
  39 #include "57712_int_offsets.h"
  40
  41 /*
  42  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  43  * explicitly here for older kernels that don't include this changeset.
  44  */
  45 #ifndef CTLTYPE_U64
  46 #define CTLTYPE_U64      CTLTYPE_QUAD
  47 #define sysctl_handle_64 sysctl_handle_quad
  48 #endif
  49
  50 /*
  51  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  52  * here as zero(0) for older kernels that don't include this changeset
  53  * thereby masking the functionality.
  54  */
  55 #ifndef CSUM_TCP_IPV6
  56 #define CSUM_TCP_IPV6 0
  57 #define CSUM_UDP_IPV6 0
  58 #endif
  59
  60 /*
  61  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  62  * for older kernels that don't include this changeset.
  63  */
  64 #if __FreeBSD_version < 900035
  65 #define pci_find_cap pci_find_extcap
  66 #endif
  67
  68 #define BXE_DEF_SB_ATT_IDX 0x0001
  69 #define BXE_DEF_SB_IDX     0x0002
  70
  71 /*
  72  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  73  * function HW initialization.
  74  */
  75 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  76 #define FLR_WAIT_INTERVAL 50    /* usecs */
  77 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  78
  79 struct pbf_pN_buf_regs {
  80     int pN;
  81     uint32_t init_crd;
  82     uint32_t crd;
  83     uint32_t crd_freed;
  84 };
  85
  86 struct pbf_pN_cmd_regs {
  87     int pN;
  88     uint32_t lines_occup;
  89     uint32_t lines_freed;
  90 };
  91
  92 /*
  93  * PCI Device ID Table used by bxe_probe().
  94  */
  95 #define BXE_DEVDESC_MAX 64
  96 static struct bxe_device_type bxe_devs[] = {
  97     {
  98         BRCM_VENDORID,
  99         CHIP_NUM_57710,
 100         PCI_ANY_ID, PCI_ANY_ID,
 101         "QLogic NetXtreme II BCM57710 10GbE"
 102     },
 103     {
 104         BRCM_VENDORID,
 105         CHIP_NUM_57711,
 106         PCI_ANY_ID, PCI_ANY_ID,
 107         "QLogic NetXtreme II BCM57711 10GbE"
 108     },
 109     {
 110         BRCM_VENDORID,
 111         CHIP_NUM_57711E,
 112         PCI_ANY_ID, PCI_ANY_ID,
 113         "QLogic NetXtreme II BCM57711E 10GbE"
 114     },
 115     {
 116         BRCM_VENDORID,
 117         CHIP_NUM_57712,
 118         PCI_ANY_ID, PCI_ANY_ID,
 119         "QLogic NetXtreme II BCM57712 10GbE"
 120     },
 121     {
 122         BRCM_VENDORID,
 123         CHIP_NUM_57712_MF,
 124         PCI_ANY_ID, PCI_ANY_ID,
 125         "QLogic NetXtreme II BCM57712 MF 10GbE"
 126     },
 127 #if 0
 128     {
 129         BRCM_VENDORID,
 130         CHIP_NUM_57712_VF,
 131         PCI_ANY_ID, PCI_ANY_ID,
 132         "QLogic NetXtreme II BCM57712 VF 10GbE"
 133     },
 134 #endif
 135     {
 136         BRCM_VENDORID,
 137         CHIP_NUM_57800,
 138         PCI_ANY_ID, PCI_ANY_ID,
 139         "QLogic NetXtreme II BCM57800 10GbE"
 140     },
 141     {
 142         BRCM_VENDORID,
 143         CHIP_NUM_57800_MF,
 144         PCI_ANY_ID, PCI_ANY_ID,
 145         "QLogic NetXtreme II BCM57800 MF 10GbE"
 146     },
 147 #if 0
 148     {
 149         BRCM_VENDORID,
 150         CHIP_NUM_57800_VF,
 151         PCI_ANY_ID, PCI_ANY_ID,
 152         "QLogic NetXtreme II BCM57800 VF 10GbE"
 153     },
 154 #endif
 155     {
 156         BRCM_VENDORID,
 157         CHIP_NUM_57810,
 158         PCI_ANY_ID, PCI_ANY_ID,
 159         "QLogic NetXtreme II BCM57810 10GbE"
 160     },
 161     {
 162         BRCM_VENDORID,
 163         CHIP_NUM_57810_MF,
 164         PCI_ANY_ID, PCI_ANY_ID,
 165         "QLogic NetXtreme II BCM57810 MF 10GbE"
 166     },
 167 #if 0
 168     {
 169         BRCM_VENDORID,
 170         CHIP_NUM_57810_VF,
 171         PCI_ANY_ID, PCI_ANY_ID,
 172         "QLogic NetXtreme II BCM57810 VF 10GbE"
 173     },
 174 #endif
 175     {
 176         BRCM_VENDORID,
 177         CHIP_NUM_57811,
 178         PCI_ANY_ID, PCI_ANY_ID,
 179         "QLogic NetXtreme II BCM57811 10GbE"
 180     },
 181     {
 182         BRCM_VENDORID,
 183         CHIP_NUM_57811_MF,
 184         PCI_ANY_ID, PCI_ANY_ID,
 185         "QLogic NetXtreme II BCM57811 MF 10GbE"
 186     },
 187 #if 0
 188     {
 189         BRCM_VENDORID,
 190         CHIP_NUM_57811_VF,
 191         PCI_ANY_ID, PCI_ANY_ID,
 192         "QLogic NetXtreme II BCM57811 VF 10GbE"
 193     },
 194 #endif
 195     {
 196         BRCM_VENDORID,
 197         CHIP_NUM_57840_4_10,
 198         PCI_ANY_ID, PCI_ANY_ID,
 199         "QLogic NetXtreme II BCM57840 4x10GbE"
 200     },
 201 #if 0
 202     {
 203         BRCM_VENDORID,
 204         CHIP_NUM_57840_2_20,
 205         PCI_ANY_ID, PCI_ANY_ID,
 206         "QLogic NetXtreme II BCM57840 2x20GbE"
 207     },
 208 #endif
 209     {
 210         BRCM_VENDORID,
 211         CHIP_NUM_57840_MF,
 212         PCI_ANY_ID, PCI_ANY_ID,
 213         "QLogic NetXtreme II BCM57840 MF 10GbE"
 214     },
 215 #if 0
 216     {
 217         BRCM_VENDORID,
 218         CHIP_NUM_57840_VF,
 219         PCI_ANY_ID, PCI_ANY_ID,
 220         "QLogic NetXtreme II BCM57840 VF 10GbE"
 221     },
 222 #endif
 223     {
 224         0, 0, 0, 0, NULL
 225     }
 226 };
 227
 228 MALLOC_DECLARE(M_BXE_ILT);
 229 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 230
 231 /*
 232  * FreeBSD device entry points.
 233  */
 234 static int bxe_probe(device_t);
 235 static int bxe_attach(device_t);
 236 static int bxe_detach(device_t);
 237 static int bxe_shutdown(device_t);
 238
 239 /*
 240  * FreeBSD KLD module/device interface event handler method.
 241  */
 242 static device_method_t bxe_methods[] = {
 243     /* Device interface (device_if.h) */
 244     DEVMETHOD(device_probe,     bxe_probe),
 245     DEVMETHOD(device_attach,    bxe_attach),
 246     DEVMETHOD(device_detach,    bxe_detach),
 247     DEVMETHOD(device_shutdown,  bxe_shutdown),
 248 #if 0
 249     DEVMETHOD(device_suspend,   bxe_suspend),
 250     DEVMETHOD(device_resume,    bxe_resume),
 251 #endif
 252     /* Bus interface (bus_if.h) */
 253     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 254     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 255     KOBJMETHOD_END
 256 };
 257
 258 /*
 259  * FreeBSD KLD Module data declaration
 260  */
 261 static driver_t bxe_driver = {
 262     "bxe",                   /* module name */
 263     bxe_methods,             /* event handler */
 264     sizeof(struct bxe_softc) /* extra data */
 265 };
 266
 267 /*
 268  * FreeBSD dev class is needed to manage dev instances and
 269  * to associate with a bus type
 270  */
 271 static devclass_t bxe_devclass;
 272
 273 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 274 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 275 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 276
 277 /* resources needed for unloading a previously loaded device */
 278
 279 #define BXE_PREV_WAIT_NEEDED 1
 280 struct mtx bxe_prev_mtx;
 281 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 282 struct bxe_prev_list_node {
 283     LIST_ENTRY(bxe_prev_list_node) node;
 284     uint8_t bus;
 285     uint8_t slot;
 286     uint8_t path;
 287     uint8_t aer; /* XXX automatic error recovery */
 288     uint8_t undi;
 289 };
 290 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 291
 292 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 293
 294 /* Tunable device values... */
 295
 296 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 297
 298 /* Debug */
 299 unsigned long bxe_debug = 0;
 300 TUNABLE_ULONG("hw.bxe.debug", &bxe_debug);
 301 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, (CTLFLAG_RDTUN),
 302              &bxe_debug, 0, "Debug logging mode");
 303
 304 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 305 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 306 TUNABLE_INT("hw.bxe.interrupt_mode", &bxe_interrupt_mode);
 307 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 308            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 309
 310 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 311 static int bxe_queue_count = 4;
 312 TUNABLE_INT("hw.bxe.queue_count", &bxe_queue_count);
 313 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 314            &bxe_queue_count, 0, "Multi-Queue queue count");
 315
 316 /* max number of buffers per queue (default RX_BD_USABLE) */
 317 static int bxe_max_rx_bufs = 0;
 318 TUNABLE_INT("hw.bxe.max_rx_bufs", &bxe_max_rx_bufs);
 319 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 320            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 321
 322 /* Host interrupt coalescing RX tick timer (usecs) */
 323 static int bxe_hc_rx_ticks = 25;
 324 TUNABLE_INT("hw.bxe.hc_rx_ticks", &bxe_hc_rx_ticks);
 325 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 326            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 327
 328 /* Host interrupt coalescing TX tick timer (usecs) */
 329 static int bxe_hc_tx_ticks = 50;
 330 TUNABLE_INT("hw.bxe.hc_tx_ticks", &bxe_hc_tx_ticks);
 331 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 332            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 333
 334 /* Maximum number of Rx packets to process at a time */
 335 static int bxe_rx_budget = 0xffffffff;
 336 TUNABLE_INT("hw.bxe.rx_budget", &bxe_rx_budget);
 337 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 338            &bxe_rx_budget, 0, "Rx processing budget");
 339
 340 /* Maximum LRO aggregation size */
 341 static int bxe_max_aggregation_size = 0;
 342 TUNABLE_INT("hw.bxe.max_aggregation_size", &bxe_max_aggregation_size);
 343 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 344            &bxe_max_aggregation_size, 0, "max aggregation size");
 345
 346 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 347 static int bxe_mrrs = -1;
 348 TUNABLE_INT("hw.bxe.mrrs", &bxe_mrrs);
 349 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 350            &bxe_mrrs, 0, "PCIe maximum read request size");
 351
 352 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 353 static int bxe_autogreeen = 0;
 354 TUNABLE_INT("hw.bxe.autogreeen", &bxe_autogreeen);
 355 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 356            &bxe_autogreeen, 0, "AutoGrEEEn support");
 357
 358 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 359 static int bxe_udp_rss = 0;
 360 TUNABLE_INT("hw.bxe.udp_rss", &bxe_udp_rss);
 361 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 362            &bxe_udp_rss, 0, "UDP RSS support");
 363
 364
 365 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 366
 367 #define STATS_OFFSET32(stat_name)                   \
 368     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 369
 370 #define Q_STATS_OFFSET32(stat_name)                   \
 371     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 372
 373 static const struct {
 374     uint32_t offset;
 375     uint32_t size;
 376     uint32_t flags;
 377 #define STATS_FLAGS_PORT  1
 378 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 379 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 380     char string[STAT_NAME_LEN];
 381 } bxe_eth_stats_arr[] = {
 382     { STATS_OFFSET32(total_bytes_received_hi),
 383                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 384     { STATS_OFFSET32(error_bytes_received_hi),
 385                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 386     { STATS_OFFSET32(total_unicast_packets_received_hi),
 387                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 388     { STATS_OFFSET32(total_multicast_packets_received_hi),
 389                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 390     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 391                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 392     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 393                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 394     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 395                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 396     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 397                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 398     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 399                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 400     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 401                 8, STATS_FLAGS_PORT, "rx_fragments" },
 402     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 403                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 404     { STATS_OFFSET32(no_buff_discard_hi),
 405                 8, STATS_FLAGS_BOTH, "rx_discards" },
 406     { STATS_OFFSET32(mac_filter_discard),
 407                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 408     { STATS_OFFSET32(mf_tag_discard),
 409                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 410     { STATS_OFFSET32(pfc_frames_received_hi),
 411                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 412     { STATS_OFFSET32(pfc_frames_sent_hi),
 413                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 414     { STATS_OFFSET32(brb_drop_hi),
 415                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 416     { STATS_OFFSET32(brb_truncate_hi),
 417                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 418     { STATS_OFFSET32(pause_frames_received_hi),
 419                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 420     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 421                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 422     { STATS_OFFSET32(nig_timer_max),
 423                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 424     { STATS_OFFSET32(total_bytes_transmitted_hi),
 425                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 426     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 427                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 428     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 429                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 430     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 431                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 432     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 433                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 434     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 435                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 436     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 437                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 438     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 439                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 440     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 441                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 442     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 443                 8, STATS_FLAGS_PORT, "tx_deferred" },
 444     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 445                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 446     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 447                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 448     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 449                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 450     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 451                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 452     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 453                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 454     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 455                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 456     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 457                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 458     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 459                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 460     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 461                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 462     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 463                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 464     { STATS_OFFSET32(pause_frames_sent_hi),
 465                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 466     { STATS_OFFSET32(total_tpa_aggregations_hi),
 467                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 468     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 469                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 470     { STATS_OFFSET32(total_tpa_bytes_hi),
 471                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 472 #if 0
 473     { STATS_OFFSET32(recoverable_error),
 474                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
 475     { STATS_OFFSET32(unrecoverable_error),
 476                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
 477 #endif
 478     { STATS_OFFSET32(eee_tx_lpi),
 479                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 480     { STATS_OFFSET32(rx_calls),
 481                 4, STATS_FLAGS_FUNC, "rx_calls"},
 482     { STATS_OFFSET32(rx_pkts),
 483                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 484     { STATS_OFFSET32(rx_tpa_pkts),
 485                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 486     { STATS_OFFSET32(rx_erroneous_jumbo_sge_pkts),
 487                 4, STATS_FLAGS_FUNC, "rx_erroneous_jumbo_sge_pkts"},
 488     { STATS_OFFSET32(rx_bxe_service_rxsgl),
 489                 4, STATS_FLAGS_FUNC, "rx_bxe_service_rxsgl"},
 490     { STATS_OFFSET32(rx_jumbo_sge_pkts),
 491                 4, STATS_FLAGS_FUNC, "rx_jumbo_sge_pkts"},
 492     { STATS_OFFSET32(rx_soft_errors),
 493                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 494     { STATS_OFFSET32(rx_hw_csum_errors),
 495                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 496     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 497                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 498     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 499                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 500     { STATS_OFFSET32(rx_budget_reached),
 501                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 502     { STATS_OFFSET32(tx_pkts),
 503                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 504     { STATS_OFFSET32(tx_soft_errors),
 505                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 506     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 507                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 508     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 509                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 510     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 511                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 512     { STATS_OFFSET32(tx_ofld_frames_lso),
 513                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 514     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 515                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 516     { STATS_OFFSET32(tx_encap_failures),
 517                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 518     { STATS_OFFSET32(tx_hw_queue_full),
 519                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 520     { STATS_OFFSET32(tx_hw_max_queue_depth),
 521                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 522     { STATS_OFFSET32(tx_dma_mapping_failure),
 523                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 524     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 525                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 526     { STATS_OFFSET32(tx_window_violation_std),
 527                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 528     { STATS_OFFSET32(tx_window_violation_tso),
 529                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 530 #if 0
 531     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 532                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
 533     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 534                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
 535 #endif
 536     { STATS_OFFSET32(tx_chain_lost_mbuf),
 537                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 538     { STATS_OFFSET32(tx_frames_deferred),
 539                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 540     { STATS_OFFSET32(tx_queue_xoff),
 541                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 542     { STATS_OFFSET32(mbuf_defrag_attempts),
 543                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 544     { STATS_OFFSET32(mbuf_defrag_failures),
 545                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 546     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 547                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 548     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 549                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 550     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 551                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 552     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 553                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 554     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 555                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 556     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 557                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 558     { STATS_OFFSET32(mbuf_alloc_tx),
 559                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 560     { STATS_OFFSET32(mbuf_alloc_rx),
 561                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 562     { STATS_OFFSET32(mbuf_alloc_sge),
 563                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 564     { STATS_OFFSET32(mbuf_alloc_tpa),
 565                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
 566 };
 567
 568 static const struct {
 569     uint32_t offset;
 570     uint32_t size;
 571     char string[STAT_NAME_LEN];
 572 } bxe_eth_q_stats_arr[] = {
 573     { Q_STATS_OFFSET32(total_bytes_received_hi),
 574                 8, "rx_bytes" },
 575     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 576                 8, "rx_ucast_packets" },
 577     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 578                 8, "rx_mcast_packets" },
 579     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 580                 8, "rx_bcast_packets" },
 581     { Q_STATS_OFFSET32(no_buff_discard_hi),
 582                 8, "rx_discards" },
 583     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 584                 8, "tx_bytes" },
 585     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 586                 8, "tx_ucast_packets" },
 587     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 588                 8, "tx_mcast_packets" },
 589     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 590                 8, "tx_bcast_packets" },
 591     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 592                 8, "tpa_aggregations" },
 593     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 594                 8, "tpa_aggregated_frames"},
 595     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 596                 8, "tpa_bytes"},
 597     { Q_STATS_OFFSET32(rx_calls),
 598                 4, "rx_calls"},
 599     { Q_STATS_OFFSET32(rx_pkts),
 600                 4, "rx_pkts"},
 601     { Q_STATS_OFFSET32(rx_tpa_pkts),
 602                 4, "rx_tpa_pkts"},
 603     { Q_STATS_OFFSET32(rx_erroneous_jumbo_sge_pkts),
 604                 4, "rx_erroneous_jumbo_sge_pkts"},
 605     { Q_STATS_OFFSET32(rx_bxe_service_rxsgl),
 606                 4, "rx_bxe_service_rxsgl"},
 607     { Q_STATS_OFFSET32(rx_jumbo_sge_pkts),
 608                 4, "rx_jumbo_sge_pkts"},
 609     { Q_STATS_OFFSET32(rx_soft_errors),
 610                 4, "rx_soft_errors"},
 611     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 612                 4, "rx_hw_csum_errors"},
 613     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 614                 4, "rx_ofld_frames_csum_ip"},
 615     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 616                 4, "rx_ofld_frames_csum_tcp_udp"},
 617     { Q_STATS_OFFSET32(rx_budget_reached),
 618                 4, "rx_budget_reached"},
 619     { Q_STATS_OFFSET32(tx_pkts),
 620                 4, "tx_pkts"},
 621     { Q_STATS_OFFSET32(tx_soft_errors),
 622                 4, "tx_soft_errors"},
 623     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 624                 4, "tx_ofld_frames_csum_ip"},
 625     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 626                 4, "tx_ofld_frames_csum_tcp"},
 627     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 628                 4, "tx_ofld_frames_csum_udp"},
 629     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 630                 4, "tx_ofld_frames_lso"},
 631     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 632                 4, "tx_ofld_frames_lso_hdr_splits"},
 633     { Q_STATS_OFFSET32(tx_encap_failures),
 634                 4, "tx_encap_failures"},
 635     { Q_STATS_OFFSET32(tx_hw_queue_full),
 636                 4, "tx_hw_queue_full"},
 637     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 638                 4, "tx_hw_max_queue_depth"},
 639     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 640                 4, "tx_dma_mapping_failure"},
 641     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 642                 4, "tx_max_drbr_queue_depth"},
 643     { Q_STATS_OFFSET32(tx_window_violation_std),
 644                 4, "tx_window_violation_std"},
 645     { Q_STATS_OFFSET32(tx_window_violation_tso),
 646                 4, "tx_window_violation_tso"},
 647 #if 0
 648     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 649                 4, "tx_unsupported_tso_request_ipv6"},
 650     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 651                 4, "tx_unsupported_tso_request_not_tcp"},
 652 #endif
 653     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 654                 4, "tx_chain_lost_mbuf"},
 655     { Q_STATS_OFFSET32(tx_frames_deferred),
 656                 4, "tx_frames_deferred"},
 657     { Q_STATS_OFFSET32(tx_queue_xoff),
 658                 4, "tx_queue_xoff"},
 659     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 660                 4, "mbuf_defrag_attempts"},
 661     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 662                 4, "mbuf_defrag_failures"},
 663     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 664                 4, "mbuf_rx_bd_alloc_failed"},
 665     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 666                 4, "mbuf_rx_bd_mapping_failed"},
 667     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 668                 4, "mbuf_rx_tpa_alloc_failed"},
 669     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 670                 4, "mbuf_rx_tpa_mapping_failed"},
 671     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 672                 4, "mbuf_rx_sge_alloc_failed"},
 673     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 674                 4, "mbuf_rx_sge_mapping_failed"},
 675     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 676                 4, "mbuf_alloc_tx"},
 677     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 678                 4, "mbuf_alloc_rx"},
 679     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 680                 4, "mbuf_alloc_sge"},
 681     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 682                 4, "mbuf_alloc_tpa"}
 683 };
 684
 685 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 686 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 687
 688
 689 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 690                                  uint8_t          read_cfg,
 691                                  uint8_t          cmng_type);
 692 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 693 static void    storm_memset_cmng(struct bxe_softc *sc,
 694                                  struct cmng_init *cmng,
 695                                  uint8_t          port);
 696 static void    bxe_set_reset_global(struct bxe_softc *sc);
 697 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 698 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 699                                  int              engine);
 700 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 701 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 702                                    uint8_t          *global,
 703                                    uint8_t          print);
 704 static void    bxe_int_disable(struct bxe_softc *sc);
 705 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 706 static void    bxe_pf_disable(struct bxe_softc *sc);
 707 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 708 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 709                                       struct bxe_fastpath *fp,
 710                                       uint16_t            rx_bd_prod,
 711                                       uint16_t            rx_cq_prod,
 712                                       uint16_t            rx_sge_prod);
 713 static void    bxe_link_report_locked(struct bxe_softc *sc);
 714 static void    bxe_link_report(struct bxe_softc *sc);
 715 static void    bxe_link_status_update(struct bxe_softc *sc);
 716 static void    bxe_periodic_callout_func(void *xsc);
 717 static void    bxe_periodic_start(struct bxe_softc *sc);
 718 static void    bxe_periodic_stop(struct bxe_softc *sc);
 719 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 720                                     uint16_t prev_index,
 721                                     uint16_t index);
 722 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 723                                      int                 queue);
 724 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 725                                      uint16_t            index);
 726 static uint8_t bxe_txeof(struct bxe_softc *sc,
 727                          struct bxe_fastpath *fp);
 728 static void    bxe_task_fp(struct bxe_fastpath *fp);
 729 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 730                                      struct mbuf      *m,
 731                                      uint8_t          contents);
 732 static int     bxe_alloc_mem(struct bxe_softc *sc);
 733 static void    bxe_free_mem(struct bxe_softc *sc);
 734 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 735 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 736 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 737 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 738 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 739 static int     bxe_init_locked(struct bxe_softc *sc);
 740 static int     bxe_stop_locked(struct bxe_softc *sc);
 741 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 742                                    int              load_mode);
 743 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 744                                      uint32_t         unload_mode,
 745                                      uint8_t          keep_link);
 746
 747 static void bxe_handle_sp_tq(void *context, int pending);
 748 static void bxe_handle_fp_tq(void *context, int pending);
 749
 750
 751 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 752 uint32_t
 753 calc_crc32(uint8_t  *crc32_packet,
 754            uint32_t crc32_length,
 755            uint32_t crc32_seed,
 756            uint8_t  complement)
 757 {
 758    uint32_t byte         = 0;
 759    uint32_t bit          = 0;
 760    uint8_t  msb          = 0;
 761    uint32_t temp         = 0;
 762    uint32_t shft         = 0;
 763    uint8_t  current_byte = 0;
 764    uint32_t crc32_result = crc32_seed;
 765    const uint32_t CRC32_POLY = 0x1edc6f41;
 766
 767    if ((crc32_packet == NULL) ||
 768        (crc32_length == 0) ||
 769        ((crc32_length % 8) != 0))
 770     {
 771         return (crc32_result);
 772     }
 773
 774     for (byte = 0; byte < crc32_length; byte = byte + 1)
 775     {
 776         current_byte = crc32_packet[byte];
 777         for (bit = 0; bit < 8; bit = bit + 1)
 778         {
 779             /* msb = crc32_result[31]; */
 780             msb = (uint8_t)(crc32_result >> 31);
 781
 782             crc32_result = crc32_result << 1;
 783
 784             /* it (msb != current_byte[bit]) */
 785             if (msb != (0x1 & (current_byte >> bit)))
 786             {
 787                 crc32_result = crc32_result ^ CRC32_POLY;
 788                 /* crc32_result[0] = 1 */
 789                 crc32_result |= 1;
 790             }
 791         }
 792     }
 793
 794     /* Last step is to:
 795      * 1. "mirror" every bit
 796      * 2. swap the 4 bytes
 797      * 3. complement each bit
 798      */
 799
 800     /* Mirror */
 801     temp = crc32_result;
 802     shft = sizeof(crc32_result) * 8 - 1;
 803
 804     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 805     {
 806         temp <<= 1;
 807         temp |= crc32_result & 1;
 808         shft-- ;
 809     }
 810
 811     /* temp[31-bit] = crc32_result[bit] */
 812     temp <<= shft;
 813
 814     /* Swap */
 815     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 816     {
 817         uint32_t t0, t1, t2, t3;
 818         t0 = (0x000000ff & (temp >> 24));
 819         t1 = (0x0000ff00 & (temp >> 8));
 820         t2 = (0x00ff0000 & (temp << 8));
 821         t3 = (0xff000000 & (temp << 24));
 822         crc32_result = t0 | t1 | t2 | t3;
 823     }
 824
 825     /* Complement */
 826     if (complement)
 827     {
 828         crc32_result = ~crc32_result;
 829     }
 830
 831     return (crc32_result);
 832 }
 833
 834 int
 835 bxe_test_bit(int                    nr,
 836              volatile unsigned long *addr)
 837 {
 838     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 839 }
 840
 841 void
 842 bxe_set_bit(unsigned int           nr,
 843             volatile unsigned long *addr)
 844 {
 845     atomic_set_acq_long(addr, (1 << nr));
 846 }
 847
 848 void
 849 bxe_clear_bit(int                    nr,
 850               volatile unsigned long *addr)
 851 {
 852     atomic_clear_acq_long(addr, (1 << nr));
 853 }
 854
 855 int
 856 bxe_test_and_set_bit(int                    nr,
 857                        volatile unsigned long *addr)
 858 {
 859     unsigned long x;
 860     nr = (1 << nr);
 861     do {
 862         x = *addr;
 863     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 864     // if (x & nr) bit_was_set; else bit_was_not_set;
 865     return (x & nr);
 866 }
 867
 868 int
 869 bxe_test_and_clear_bit(int                    nr,
 870                        volatile unsigned long *addr)
 871 {
 872     unsigned long x;
 873     nr = (1 << nr);
 874     do {
 875         x = *addr;
 876     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 877     // if (x & nr) bit_was_set; else bit_was_not_set;
 878     return (x & nr);
 879 }
 880
 881 int
 882 bxe_cmpxchg(volatile int *addr,
 883             int          old,
 884             int          new)
 885 {
 886     int x;
 887     do {
 888         x = *addr;
 889     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 890     return (x);
 891 }
 892
 893 /*
 894  * Get DMA memory from the OS.
 895  *
 896  * Validates that the OS has provided DMA buffers in response to a
 897  * bus_dmamap_load call and saves the physical address of those buffers.
 898  * When the callback is used the OS will return 0 for the mapping function
 899  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 900  * failures back to the caller.
 901  *
 902  * Returns:
 903  *   Nothing.
 904  */
 905 static void
 906 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 907 {
 908     struct bxe_dma *dma = arg;
 909
 910     if (error) {
 911         dma->paddr = 0;
 912         dma->nseg  = 0;
 913         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 914     } else {
 915         dma->paddr = segs->ds_addr;
 916         dma->nseg  = nseg;
 917 #if 0
 918         BLOGD(dma->sc, DBG_LOAD,
 919               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 920               dma->msg, dma->vaddr, (void *)dma->paddr,
 921               dma->nseg, dma->size);
 922 #endif
 923     }
 924 }
 925
 926 /*
 927  * Allocate a block of memory and map it for DMA. No partial completions
 928  * allowed and release any resources acquired if we can't acquire all
 929  * resources.
 930  *
 931  * Returns:
 932  *   0 = Success, !0 = Failure
 933  */
 934 int
 935 bxe_dma_alloc(struct bxe_softc *sc,
 936               bus_size_t       size,
 937               struct bxe_dma   *dma,
 938               const char       *msg)
 939 {
 940     int rc;
 941
 942     if (dma->size > 0) {
 943         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 944               (unsigned long)dma->size);
 945         return (1);
 946     }
 947
 948     memset(dma, 0, sizeof(*dma)); /* sanity */
 949     dma->sc   = sc;
 950     dma->size = size;
 951     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 952
 953     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 954                             BCM_PAGE_SIZE,      /* alignment */
 955                             0,                  /* boundary limit */
 956                             BUS_SPACE_MAXADDR,  /* restricted low */
 957                             BUS_SPACE_MAXADDR,  /* restricted hi */
 958                             NULL,               /* addr filter() */
 959                             NULL,               /* addr filter() arg */
 960                             size,               /* max map size */
 961                             1,                  /* num discontinuous */
 962                             size,               /* max seg size */
 963                             BUS_DMA_ALLOCNOW,   /* flags */
 964                             NULL,               /* lock() */
 965                             NULL,               /* lock() arg */
 966                             &dma->tag);         /* returned dma tag */
 967     if (rc != 0) {
 968         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 969         memset(dma, 0, sizeof(*dma));
 970         return (1);
 971     }
 972
 973     rc = bus_dmamem_alloc(dma->tag,
 974                           (void **)&dma->vaddr,
 975                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 976                           &dma->map);
 977     if (rc != 0) {
 978         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 979         bus_dma_tag_destroy(dma->tag);
 980         memset(dma, 0, sizeof(*dma));
 981         return (1);
 982     }
 983
 984     rc = bus_dmamap_load(dma->tag,
 985                          dma->map,
 986                          dma->vaddr,
 987                          size,
 988                          bxe_dma_map_addr, /* BLOGD in here */
 989                          dma,
 990                          BUS_DMA_NOWAIT);
 991     if (rc != 0) {
 992         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 993         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 994         bus_dma_tag_destroy(dma->tag);
 995         memset(dma, 0, sizeof(*dma));
 996         return (1);
 997     }
 998
 999     return (0);
1000 }
1001
1002 void
1003 bxe_dma_free(struct bxe_softc *sc,
1004              struct bxe_dma   *dma)
1005 {
1006     if (dma->size > 0) {
1007 #if 0
1008         BLOGD(sc, DBG_LOAD,
1009               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
1010               dma->msg, dma->vaddr, (void *)dma->paddr,
1011               dma->nseg, dma->size);
1012 #endif
1013
1014         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
1015
1016         bus_dmamap_sync(dma->tag, dma->map,
1017                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
1018         bus_dmamap_unload(dma->tag, dma->map);
1019         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
1020         bus_dma_tag_destroy(dma->tag);
1021     }
1022
1023     memset(dma, 0, sizeof(*dma));
1024 }
1025
1026 /*
1027  * These indirect read and write routines are only during init.
1028  * The locking is handled by the MCP.
1029  */
1030
1031 void
1032 bxe_reg_wr_ind(struct bxe_softc *sc,
1033                uint32_t         addr,
1034                uint32_t         val)
1035 {
1036     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1037     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
1038     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1039 }
1040
1041 uint32_t
1042 bxe_reg_rd_ind(struct bxe_softc *sc,
1043                uint32_t         addr)
1044 {
1045     uint32_t val;
1046
1047     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1048     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
1049     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1050
1051     return (val);
1052 }
1053
1054 #if 0
1055 void bxe_dp_dmae(struct bxe_softc *sc, struct dmae_command *dmae, int msglvl)
1056 {
1057     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
1058
1059     switch (dmae->opcode & DMAE_COMMAND_DST) {
1060     case DMAE_CMD_DST_PCI:
1061         if (src_type == DMAE_CMD_SRC_PCI)
1062             DP(msglvl, "DMAE: opcode 0x%08x\n"
1063                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
1064                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1065                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1066                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1067                dmae->comp_addr_hi, dmae->comp_addr_lo,
1068                dmae->comp_val);
1069         else
1070             DP(msglvl, "DMAE: opcode 0x%08x\n"
1071                "src [%08x], len [%d*4], dst [%x:%08x]\n"
1072                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1073                dmae->opcode, dmae->src_addr_lo >> 2,
1074                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1075                dmae->comp_addr_hi, dmae->comp_addr_lo,
1076                dmae->comp_val);
1077         break;
1078     case DMAE_CMD_DST_GRC:
1079         if (src_type == DMAE_CMD_SRC_PCI)
1080             DP(msglvl, "DMAE: opcode 0x%08x\n"
1081                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
1082                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1083                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1084                dmae->len, dmae->dst_addr_lo >> 2,
1085                dmae->comp_addr_hi, dmae->comp_addr_lo,
1086                dmae->comp_val);
1087         else
1088             DP(msglvl, "DMAE: opcode 0x%08x\n"
1089                "src [%08x], len [%d*4], dst [%08x]\n"
1090                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1091                dmae->opcode, dmae->src_addr_lo >> 2,
1092                dmae->len, dmae->dst_addr_lo >> 2,
1093                dmae->comp_addr_hi, dmae->comp_addr_lo,
1094                dmae->comp_val);
1095         break;
1096     default:
1097         if (src_type == DMAE_CMD_SRC_PCI)
1098             DP(msglvl, "DMAE: opcode 0x%08x\n"
1099                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
1100                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1101                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1102                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1103                dmae->comp_val);
1104         else
1105             DP(msglvl, "DMAE: opcode 0x%08x\n"
1106                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1107                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1108                dmae->opcode, dmae->src_addr_lo >> 2,
1109                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1110                dmae->comp_val);
1111         break;
1112     }
1113
1114 }
1115 #endif
1116
1117 static int
1118 bxe_acquire_hw_lock(struct bxe_softc *sc,
1119                     uint32_t         resource)
1120 {
1121     uint32_t lock_status;
1122     uint32_t resource_bit = (1 << resource);
1123     int func = SC_FUNC(sc);
1124     uint32_t hw_lock_control_reg;
1125     int cnt;
1126
1127     /* validate the resource is within range */
1128     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1129         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1130         return (-1);
1131     }
1132
1133     if (func <= 5) {
1134         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1135     } else {
1136         hw_lock_control_reg =
1137                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1138     }
1139
1140     /* validate the resource is not already taken */
1141     lock_status = REG_RD(sc, hw_lock_control_reg);
1142     if (lock_status & resource_bit) {
1143         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1144               lock_status, resource_bit);
1145         return (-1);
1146     }
1147
1148     /* try every 5ms for 5 seconds */
1149     for (cnt = 0; cnt < 1000; cnt++) {
1150         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1151         lock_status = REG_RD(sc, hw_lock_control_reg);
1152         if (lock_status & resource_bit) {
1153             return (0);
1154         }
1155         DELAY(5000);
1156     }
1157
1158     BLOGE(sc, "Resource lock timeout!\n");
1159     return (-1);
1160 }
1161
1162 static int
1163 bxe_release_hw_lock(struct bxe_softc *sc,
1164                     uint32_t         resource)
1165 {
1166     uint32_t lock_status;
1167     uint32_t resource_bit = (1 << resource);
1168     int func = SC_FUNC(sc);
1169     uint32_t hw_lock_control_reg;
1170
1171     /* validate the resource is within range */
1172     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1173         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1174         return (-1);
1175     }
1176
1177     if (func <= 5) {
1178         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1179     } else {
1180         hw_lock_control_reg =
1181                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1182     }
1183
1184     /* validate the resource is currently taken */
1185     lock_status = REG_RD(sc, hw_lock_control_reg);
1186     if (!(lock_status & resource_bit)) {
1187         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1188               lock_status, resource_bit);
1189         return (-1);
1190     }
1191
1192     REG_WR(sc, hw_lock_control_reg, resource_bit);
1193     return (0);
1194 }
1195 static void bxe_acquire_phy_lock(struct bxe_softc *sc)
1196 {
1197         BXE_PHY_LOCK(sc);
1198         bxe_acquire_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1199 }
1200
1201 static void bxe_release_phy_lock(struct bxe_softc *sc)
1202 {
1203         bxe_release_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1204         BXE_PHY_UNLOCK(sc);
1205 }
1206 /*
1207  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1208  * had we done things the other way around, if two pfs from the same port
1209  * would attempt to access nvram at the same time, we could run into a
1210  * scenario such as:
1211  * pf A takes the port lock.
1212  * pf B succeeds in taking the same lock since they are from the same port.
1213  * pf A takes the per pf misc lock. Performs eeprom access.
1214  * pf A finishes. Unlocks the per pf misc lock.
1215  * Pf B takes the lock and proceeds to perform it's own access.
1216  * pf A unlocks the per port lock, while pf B is still working (!).
1217  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1218  * access corrupted by pf B).*
1219  */
1220 static int
1221 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1222 {
1223     int port = SC_PORT(sc);
1224     int count, i;
1225     uint32_t val = 0;
1226
1227     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1228     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1229
1230     /* adjust timeout for emulation/FPGA */
1231     count = NVRAM_TIMEOUT_COUNT;
1232     if (CHIP_REV_IS_SLOW(sc)) {
1233         count *= 100;
1234     }
1235
1236     /* request access to nvram interface */
1237     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1238            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1239
1240     for (i = 0; i < count*10; i++) {
1241         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1242         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1243             break;
1244         }
1245
1246         DELAY(5);
1247     }
1248
1249     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1250         BLOGE(sc, "Cannot get access to nvram interface\n");
1251         return (-1);
1252     }
1253
1254     return (0);
1255 }
1256
1257 static int
1258 bxe_release_nvram_lock(struct bxe_softc *sc)
1259 {
1260     int port = SC_PORT(sc);
1261     int count, i;
1262     uint32_t val = 0;
1263
1264     /* adjust timeout for emulation/FPGA */
1265     count = NVRAM_TIMEOUT_COUNT;
1266     if (CHIP_REV_IS_SLOW(sc)) {
1267         count *= 100;
1268     }
1269
1270     /* relinquish nvram interface */
1271     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1272            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1273
1274     for (i = 0; i < count*10; i++) {
1275         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1276         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1277             break;
1278         }
1279
1280         DELAY(5);
1281     }
1282
1283     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1284         BLOGE(sc, "Cannot free access to nvram interface\n");
1285         return (-1);
1286     }
1287
1288     /* release HW lock: protect against other PFs in PF Direct Assignment */
1289     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1290
1291     return (0);
1292 }
1293
1294 static void
1295 bxe_enable_nvram_access(struct bxe_softc *sc)
1296 {
1297     uint32_t val;
1298
1299     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1300
1301     /* enable both bits, even on read */
1302     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1303            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1304 }
1305
1306 static void
1307 bxe_disable_nvram_access(struct bxe_softc *sc)
1308 {
1309     uint32_t val;
1310
1311     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1312
1313     /* disable both bits, even after read */
1314     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1315            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1316                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1317 }
1318
1319 static int
1320 bxe_nvram_read_dword(struct bxe_softc *sc,
1321                      uint32_t         offset,
1322                      uint32_t         *ret_val,
1323                      uint32_t         cmd_flags)
1324 {
1325     int count, i, rc;
1326     uint32_t val;
1327
1328     /* build the command word */
1329     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1330
1331     /* need to clear DONE bit separately */
1332     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1333
1334     /* address of the NVRAM to read from */
1335     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1336            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1337
1338     /* issue a read command */
1339     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1340
1341     /* adjust timeout for emulation/FPGA */
1342     count = NVRAM_TIMEOUT_COUNT;
1343     if (CHIP_REV_IS_SLOW(sc)) {
1344         count *= 100;
1345     }
1346
1347     /* wait for completion */
1348     *ret_val = 0;
1349     rc = -1;
1350     for (i = 0; i < count; i++) {
1351         DELAY(5);
1352         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1353
1354         if (val & MCPR_NVM_COMMAND_DONE) {
1355             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1356             /* we read nvram data in cpu order
1357              * but ethtool sees it as an array of bytes
1358              * converting to big-endian will do the work
1359              */
1360             *ret_val = htobe32(val);
1361             rc = 0;
1362             break;
1363         }
1364     }
1365
1366     if (rc == -1) {
1367         BLOGE(sc, "nvram read timeout expired\n");
1368     }
1369
1370     return (rc);
1371 }
1372
1373 static int
1374 bxe_nvram_read(struct bxe_softc *sc,
1375                uint32_t         offset,
1376                uint8_t          *ret_buf,
1377                int              buf_size)
1378 {
1379     uint32_t cmd_flags;
1380     uint32_t val;
1381     int rc;
1382
1383     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1384         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1385               offset, buf_size);
1386         return (-1);
1387     }
1388
1389     if ((offset + buf_size) > sc->devinfo.flash_size) {
1390         BLOGE(sc, "Invalid parameter, "
1391                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1392               offset, buf_size, sc->devinfo.flash_size);
1393         return (-1);
1394     }
1395
1396     /* request access to nvram interface */
1397     rc = bxe_acquire_nvram_lock(sc);
1398     if (rc) {
1399         return (rc);
1400     }
1401
1402     /* enable access to nvram interface */
1403     bxe_enable_nvram_access(sc);
1404
1405     /* read the first word(s) */
1406     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1407     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1408         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1409         memcpy(ret_buf, &val, 4);
1410
1411         /* advance to the next dword */
1412         offset += sizeof(uint32_t);
1413         ret_buf += sizeof(uint32_t);
1414         buf_size -= sizeof(uint32_t);
1415         cmd_flags = 0;
1416     }
1417
1418     if (rc == 0) {
1419         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1420         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1421         memcpy(ret_buf, &val, 4);
1422     }
1423
1424     /* disable access to nvram interface */
1425     bxe_disable_nvram_access(sc);
1426     bxe_release_nvram_lock(sc);
1427
1428     return (rc);
1429 }
1430
1431 static int
1432 bxe_nvram_write_dword(struct bxe_softc *sc,
1433                       uint32_t         offset,
1434                       uint32_t         val,
1435                       uint32_t         cmd_flags)
1436 {
1437     int count, i, rc;
1438
1439     /* build the command word */
1440     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1441
1442     /* need to clear DONE bit separately */
1443     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1444
1445     /* write the data */
1446     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1447
1448     /* address of the NVRAM to write to */
1449     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1450            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1451
1452     /* issue the write command */
1453     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1454
1455     /* adjust timeout for emulation/FPGA */
1456     count = NVRAM_TIMEOUT_COUNT;
1457     if (CHIP_REV_IS_SLOW(sc)) {
1458         count *= 100;
1459     }
1460
1461     /* wait for completion */
1462     rc = -1;
1463     for (i = 0; i < count; i++) {
1464         DELAY(5);
1465         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1466         if (val & MCPR_NVM_COMMAND_DONE) {
1467             rc = 0;
1468             break;
1469         }
1470     }
1471
1472     if (rc == -1) {
1473         BLOGE(sc, "nvram write timeout expired\n");
1474     }
1475
1476     return (rc);
1477 }
1478
1479 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1480
1481 static int
1482 bxe_nvram_write1(struct bxe_softc *sc,
1483                  uint32_t         offset,
1484                  uint8_t          *data_buf,
1485                  int              buf_size)
1486 {
1487     uint32_t cmd_flags;
1488     uint32_t align_offset;
1489     uint32_t val;
1490     int rc;
1491
1492     if ((offset + buf_size) > sc->devinfo.flash_size) {
1493         BLOGE(sc, "Invalid parameter, "
1494                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1495               offset, buf_size, sc->devinfo.flash_size);
1496         return (-1);
1497     }
1498
1499     /* request access to nvram interface */
1500     rc = bxe_acquire_nvram_lock(sc);
1501     if (rc) {
1502         return (rc);
1503     }
1504
1505     /* enable access to nvram interface */
1506     bxe_enable_nvram_access(sc);
1507
1508     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1509     align_offset = (offset & ~0x03);
1510     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1511
1512     if (rc == 0) {
1513         val &= ~(0xff << BYTE_OFFSET(offset));
1514         val |= (*data_buf << BYTE_OFFSET(offset));
1515
1516         /* nvram data is returned as an array of bytes
1517          * convert it back to cpu order
1518          */
1519         val = be32toh(val);
1520
1521         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1522     }
1523
1524     /* disable access to nvram interface */
1525     bxe_disable_nvram_access(sc);
1526     bxe_release_nvram_lock(sc);
1527
1528     return (rc);
1529 }
1530
1531 static int
1532 bxe_nvram_write(struct bxe_softc *sc,
1533                 uint32_t         offset,
1534                 uint8_t          *data_buf,
1535                 int              buf_size)
1536 {
1537     uint32_t cmd_flags;
1538     uint32_t val;
1539     uint32_t written_so_far;
1540     int rc;
1541
1542     if (buf_size == 1) {
1543         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1544     }
1545
1546     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1547         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1548               offset, buf_size);
1549         return (-1);
1550     }
1551
1552     if (buf_size == 0) {
1553         return (0); /* nothing to do */
1554     }
1555
1556     if ((offset + buf_size) > sc->devinfo.flash_size) {
1557         BLOGE(sc, "Invalid parameter, "
1558                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1559               offset, buf_size, sc->devinfo.flash_size);
1560         return (-1);
1561     }
1562
1563     /* request access to nvram interface */
1564     rc = bxe_acquire_nvram_lock(sc);
1565     if (rc) {
1566         return (rc);
1567     }
1568
1569     /* enable access to nvram interface */
1570     bxe_enable_nvram_access(sc);
1571
1572     written_so_far = 0;
1573     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1574     while ((written_so_far < buf_size) && (rc == 0)) {
1575         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1576             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1577         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1578             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1579         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1580             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1581         }
1582
1583         memcpy(&val, data_buf, 4);
1584
1585         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1586
1587         /* advance to the next dword */
1588         offset += sizeof(uint32_t);
1589         data_buf += sizeof(uint32_t);
1590         written_so_far += sizeof(uint32_t);
1591         cmd_flags = 0;
1592     }
1593
1594     /* disable access to nvram interface */
1595     bxe_disable_nvram_access(sc);
1596     bxe_release_nvram_lock(sc);
1597
1598     return (rc);
1599 }
1600
1601 /* copy command into DMAE command memory and set DMAE command Go */
1602 void
1603 bxe_post_dmae(struct bxe_softc    *sc,
1604               struct dmae_command *dmae,
1605               int                 idx)
1606 {
1607     uint32_t cmd_offset;
1608     int i;
1609
1610     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1611     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1612         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1613     }
1614
1615     REG_WR(sc, dmae_reg_go_c[idx], 1);
1616 }
1617
1618 uint32_t
1619 bxe_dmae_opcode_add_comp(uint32_t opcode,
1620                          uint8_t  comp_type)
1621 {
1622     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1623                       DMAE_COMMAND_C_TYPE_ENABLE));
1624 }
1625
1626 uint32_t
1627 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1628 {
1629     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1630 }
1631
1632 uint32_t
1633 bxe_dmae_opcode(struct bxe_softc *sc,
1634                 uint8_t          src_type,
1635                 uint8_t          dst_type,
1636                 uint8_t          with_comp,
1637                 uint8_t          comp_type)
1638 {
1639     uint32_t opcode = 0;
1640
1641     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1642                (dst_type << DMAE_COMMAND_DST_SHIFT));
1643
1644     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1645
1646     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1647
1648     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1649                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1650
1651     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1652
1653 #ifdef __BIG_ENDIAN
1654     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1655 #else
1656     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1657 #endif
1658
1659     if (with_comp) {
1660         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1661     }
1662
1663     return (opcode);
1664 }
1665
1666 static void
1667 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1668                         struct dmae_command *dmae,
1669                         uint8_t             src_type,
1670                         uint8_t             dst_type)
1671 {
1672     memset(dmae, 0, sizeof(struct dmae_command));
1673
1674     /* set the opcode */
1675     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1676                                    TRUE, DMAE_COMP_PCI);
1677
1678     /* fill in the completion parameters */
1679     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1680     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1681     dmae->comp_val     = DMAE_COMP_VAL;
1682 }
1683
1684 /* issue a DMAE command over the init channel and wait for completion */
1685 static int
1686 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1687                          struct dmae_command *dmae)
1688 {
1689     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1690     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1691
1692     BXE_DMAE_LOCK(sc);
1693
1694     /* reset completion */
1695     *wb_comp = 0;
1696
1697     /* post the command on the channel used for initializations */
1698     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1699
1700     /* wait for completion */
1701     DELAY(5);
1702
1703     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1704         if (!timeout ||
1705             (sc->recovery_state != BXE_RECOVERY_DONE &&
1706              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1707             BLOGE(sc, "DMAE timeout!\n");
1708             BXE_DMAE_UNLOCK(sc);
1709             return (DMAE_TIMEOUT);
1710         }
1711
1712         timeout--;
1713         DELAY(50);
1714     }
1715
1716     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1717         BLOGE(sc, "DMAE PCI error!\n");
1718         BXE_DMAE_UNLOCK(sc);
1719         return (DMAE_PCI_ERROR);
1720     }
1721
1722     BXE_DMAE_UNLOCK(sc);
1723     return (0);
1724 }
1725
1726 void
1727 bxe_read_dmae(struct bxe_softc *sc,
1728               uint32_t         src_addr,
1729               uint32_t         len32)
1730 {
1731     struct dmae_command dmae;
1732     uint32_t *data;
1733     int i, rc;
1734
1735     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1736
1737     if (!sc->dmae_ready) {
1738         data = BXE_SP(sc, wb_data[0]);
1739
1740         for (i = 0; i < len32; i++) {
1741             data[i] = (CHIP_IS_E1(sc)) ?
1742                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1743                           REG_RD(sc, (src_addr + (i * 4)));
1744         }
1745
1746         return;
1747     }
1748
1749     /* set opcode and fixed command fields */
1750     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1751
1752     /* fill in addresses and len */
1753     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1754     dmae.src_addr_hi = 0;
1755     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1756     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1757     dmae.len         = len32;
1758
1759     /* issue the command and wait for completion */
1760     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1761         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1762     };
1763 }
1764
1765 void
1766 bxe_write_dmae(struct bxe_softc *sc,
1767                bus_addr_t       dma_addr,
1768                uint32_t         dst_addr,
1769                uint32_t         len32)
1770 {
1771     struct dmae_command dmae;
1772     int rc;
1773
1774     if (!sc->dmae_ready) {
1775         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1776
1777         if (CHIP_IS_E1(sc)) {
1778             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1779         } else {
1780             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1781         }
1782
1783         return;
1784     }
1785
1786     /* set opcode and fixed command fields */
1787     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1788
1789     /* fill in addresses and len */
1790     dmae.src_addr_lo = U64_LO(dma_addr);
1791     dmae.src_addr_hi = U64_HI(dma_addr);
1792     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1793     dmae.dst_addr_hi = 0;
1794     dmae.len         = len32;
1795
1796     /* issue the command and wait for completion */
1797     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1798         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1799     }
1800 }
1801
1802 void
1803 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1804                         bus_addr_t       phys_addr,
1805                         uint32_t         addr,
1806                         uint32_t         len)
1807 {
1808     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1809     int offset = 0;
1810
1811     while (len > dmae_wr_max) {
1812         bxe_write_dmae(sc,
1813                        (phys_addr + offset), /* src DMA address */
1814                        (addr + offset),      /* dst GRC address */
1815                        dmae_wr_max);
1816         offset += (dmae_wr_max * 4);
1817         len -= dmae_wr_max;
1818     }
1819
1820     bxe_write_dmae(sc,
1821                    (phys_addr + offset), /* src DMA address */
1822                    (addr + offset),      /* dst GRC address */
1823                    len);
1824 }
1825
1826 void
1827 bxe_set_ctx_validation(struct bxe_softc   *sc,
1828                        struct eth_context *cxt,
1829                        uint32_t           cid)
1830 {
1831     /* ustorm cxt validation */
1832     cxt->ustorm_ag_context.cdu_usage =
1833         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1834             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1835     /* xcontext validation */
1836     cxt->xstorm_ag_context.cdu_reserved =
1837         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1838             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1839 }
1840
1841 static void
1842 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1843                             uint8_t          port,
1844                             uint8_t          fw_sb_id,
1845                             uint8_t          sb_index,
1846                             uint8_t          ticks)
1847 {
1848     uint32_t addr =
1849         (BAR_CSTRORM_INTMEM +
1850          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1851
1852     REG_WR8(sc, addr, ticks);
1853
1854     BLOGD(sc, DBG_LOAD,
1855           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1856           port, fw_sb_id, sb_index, ticks);
1857 }
1858
1859 static void
1860 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1861                             uint8_t          port,
1862                             uint16_t         fw_sb_id,
1863                             uint8_t          sb_index,
1864                             uint8_t          disable)
1865 {
1866     uint32_t enable_flag =
1867         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1868     uint32_t addr =
1869         (BAR_CSTRORM_INTMEM +
1870          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1871     uint8_t flags;
1872
1873     /* clear and set */
1874     flags = REG_RD8(sc, addr);
1875     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1876     flags |= enable_flag;
1877     REG_WR8(sc, addr, flags);
1878
1879     BLOGD(sc, DBG_LOAD,
1880           "port %d fw_sb_id %d sb_index %d disable %d\n",
1881           port, fw_sb_id, sb_index, disable);
1882 }
1883
1884 void
1885 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1886                              uint8_t          fw_sb_id,
1887                              uint8_t          sb_index,
1888                              uint8_t          disable,
1889                              uint16_t         usec)
1890 {
1891     int port = SC_PORT(sc);
1892     uint8_t ticks = (usec / 4); /* XXX ??? */
1893
1894     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1895
1896     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1897     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1898 }
1899
1900 void
1901 elink_cb_udelay(struct bxe_softc *sc,
1902                 uint32_t         usecs)
1903 {
1904     DELAY(usecs);
1905 }
1906
1907 uint32_t
1908 elink_cb_reg_read(struct bxe_softc *sc,
1909                   uint32_t         reg_addr)
1910 {
1911     return (REG_RD(sc, reg_addr));
1912 }
1913
1914 void
1915 elink_cb_reg_write(struct bxe_softc *sc,
1916                    uint32_t         reg_addr,
1917                    uint32_t         val)
1918 {
1919     REG_WR(sc, reg_addr, val);
1920 }
1921
1922 void
1923 elink_cb_reg_wb_write(struct bxe_softc *sc,
1924                       uint32_t         offset,
1925                       uint32_t         *wb_write,
1926                       uint16_t         len)
1927 {
1928     REG_WR_DMAE(sc, offset, wb_write, len);
1929 }
1930
1931 void
1932 elink_cb_reg_wb_read(struct bxe_softc *sc,
1933                      uint32_t         offset,
1934                      uint32_t         *wb_write,
1935                      uint16_t         len)
1936 {
1937     REG_RD_DMAE(sc, offset, wb_write, len);
1938 }
1939
1940 uint8_t
1941 elink_cb_path_id(struct bxe_softc *sc)
1942 {
1943     return (SC_PATH(sc));
1944 }
1945
1946 void
1947 elink_cb_event_log(struct bxe_softc     *sc,
1948                    const elink_log_id_t elink_log_id,
1949                    ...)
1950 {
1951     /* XXX */
1952 #if 0
1953     //va_list ap;
1954     va_start(ap, elink_log_id);
1955     _XXX_(sc, lm_log_id, ap);
1956     va_end(ap);
1957 #endif
1958     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1959 }
1960
1961 static int
1962 bxe_set_spio(struct bxe_softc *sc,
1963              int              spio,
1964              uint32_t         mode)
1965 {
1966     uint32_t spio_reg;
1967
1968     /* Only 2 SPIOs are configurable */
1969     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1970         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1971         return (-1);
1972     }
1973
1974     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1975
1976     /* read SPIO and mask except the float bits */
1977     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1978
1979     switch (mode) {
1980     case MISC_SPIO_OUTPUT_LOW:
1981         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1982         /* clear FLOAT and set CLR */
1983         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1984         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1985         break;
1986
1987     case MISC_SPIO_OUTPUT_HIGH:
1988         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1989         /* clear FLOAT and set SET */
1990         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1991         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1992         break;
1993
1994     case MISC_SPIO_INPUT_HI_Z:
1995         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1996         /* set FLOAT */
1997         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1998         break;
1999
2000     default:
2001         break;
2002     }
2003
2004     REG_WR(sc, MISC_REG_SPIO, spio_reg);
2005     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
2006
2007     return (0);
2008 }
2009
2010 static int
2011 bxe_gpio_read(struct bxe_softc *sc,
2012               int              gpio_num,
2013               uint8_t          port)
2014 {
2015     /* The GPIO should be swapped if swap register is set and active */
2016     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2017                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2018     int gpio_shift = (gpio_num +
2019                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2020     uint32_t gpio_mask = (1 << gpio_shift);
2021     uint32_t gpio_reg;
2022
2023     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2024         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2025         return (-1);
2026     }
2027
2028     /* read GPIO value */
2029     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2030
2031     /* get the requested pin value */
2032     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
2033 }
2034
2035 static int
2036 bxe_gpio_write(struct bxe_softc *sc,
2037                int              gpio_num,
2038                uint32_t         mode,
2039                uint8_t          port)
2040 {
2041     /* The GPIO should be swapped if swap register is set and active */
2042     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2043                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2044     int gpio_shift = (gpio_num +
2045                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2046     uint32_t gpio_mask = (1 << gpio_shift);
2047     uint32_t gpio_reg;
2048
2049     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2050         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2051         return (-1);
2052     }
2053
2054     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2055
2056     /* read GPIO and mask except the float bits */
2057     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
2058
2059     switch (mode) {
2060     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2061         BLOGD(sc, DBG_PHY,
2062               "Set GPIO %d (shift %d) -> output low\n",
2063               gpio_num, gpio_shift);
2064         /* clear FLOAT and set CLR */
2065         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2066         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
2067         break;
2068
2069     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2070         BLOGD(sc, DBG_PHY,
2071               "Set GPIO %d (shift %d) -> output high\n",
2072               gpio_num, gpio_shift);
2073         /* clear FLOAT and set SET */
2074         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2075         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
2076         break;
2077
2078     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2079         BLOGD(sc, DBG_PHY,
2080               "Set GPIO %d (shift %d) -> input\n",
2081               gpio_num, gpio_shift);
2082         /* set FLOAT */
2083         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2084         break;
2085
2086     default:
2087         break;
2088     }
2089
2090     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2091     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2092
2093     return (0);
2094 }
2095
2096 static int
2097 bxe_gpio_mult_write(struct bxe_softc *sc,
2098                     uint8_t          pins,
2099                     uint32_t         mode)
2100 {
2101     uint32_t gpio_reg;
2102
2103     /* any port swapping should be handled by caller */
2104
2105     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2106
2107     /* read GPIO and mask except the float bits */
2108     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2109     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2110     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
2111     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
2112
2113     switch (mode) {
2114     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2115         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2116         /* set CLR */
2117         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2118         break;
2119
2120     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2121         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2122         /* set SET */
2123         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2124         break;
2125
2126     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2127         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2128         /* set FLOAT */
2129         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2130         break;
2131
2132     default:
2133         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2134         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2135         return (-1);
2136     }
2137
2138     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2139     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2140
2141     return (0);
2142 }
2143
2144 static int
2145 bxe_gpio_int_write(struct bxe_softc *sc,
2146                    int              gpio_num,
2147                    uint32_t         mode,
2148                    uint8_t          port)
2149 {
2150     /* The GPIO should be swapped if swap register is set and active */
2151     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2152                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2153     int gpio_shift = (gpio_num +
2154                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2155     uint32_t gpio_mask = (1 << gpio_shift);
2156     uint32_t gpio_reg;
2157
2158     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2159         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2160         return (-1);
2161     }
2162
2163     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2164
2165     /* read GPIO int */
2166     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2167
2168     switch (mode) {
2169     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2170         BLOGD(sc, DBG_PHY,
2171               "Clear GPIO INT %d (shift %d) -> output low\n",
2172               gpio_num, gpio_shift);
2173         /* clear SET and set CLR */
2174         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2175         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2176         break;
2177
2178     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2179         BLOGD(sc, DBG_PHY,
2180               "Set GPIO INT %d (shift %d) -> output high\n",
2181               gpio_num, gpio_shift);
2182         /* clear CLR and set SET */
2183         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2184         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2185         break;
2186
2187     default:
2188         break;
2189     }
2190
2191     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2192     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2193
2194     return (0);
2195 }
2196
2197 uint32_t
2198 elink_cb_gpio_read(struct bxe_softc *sc,
2199                    uint16_t         gpio_num,
2200                    uint8_t          port)
2201 {
2202     return (bxe_gpio_read(sc, gpio_num, port));
2203 }
2204
2205 uint8_t
2206 elink_cb_gpio_write(struct bxe_softc *sc,
2207                     uint16_t         gpio_num,
2208                     uint8_t          mode, /* 0=low 1=high */
2209                     uint8_t          port)
2210 {
2211     return (bxe_gpio_write(sc, gpio_num, mode, port));
2212 }
2213
2214 uint8_t
2215 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2216                          uint8_t          pins,
2217                          uint8_t          mode) /* 0=low 1=high */
2218 {
2219     return (bxe_gpio_mult_write(sc, pins, mode));
2220 }
2221
2222 uint8_t
2223 elink_cb_gpio_int_write(struct bxe_softc *sc,
2224                         uint16_t         gpio_num,
2225                         uint8_t          mode, /* 0=low 1=high */
2226                         uint8_t          port)
2227 {
2228     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2229 }
2230
2231 void
2232 elink_cb_notify_link_changed(struct bxe_softc *sc)
2233 {
2234     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2235                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2236 }
2237
2238 /* send the MCP a request, block until there is a reply */
2239 uint32_t
2240 elink_cb_fw_command(struct bxe_softc *sc,
2241                     uint32_t         command,
2242                     uint32_t         param)
2243 {
2244     int mb_idx = SC_FW_MB_IDX(sc);
2245     uint32_t seq;
2246     uint32_t rc = 0;
2247     uint32_t cnt = 1;
2248     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2249
2250     BXE_FWMB_LOCK(sc);
2251
2252     seq = ++sc->fw_seq;
2253     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2254     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2255
2256     BLOGD(sc, DBG_PHY,
2257           "wrote command 0x%08x to FW MB param 0x%08x\n",
2258           (command | seq), param);
2259
2260     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2261     do {
2262         DELAY(delay * 1000);
2263         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2264     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2265
2266     BLOGD(sc, DBG_PHY,
2267           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2268           cnt*delay, rc, seq);
2269
2270     /* is this a reply to our command? */
2271     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2272         rc &= FW_MSG_CODE_MASK;
2273     } else {
2274         /* Ruh-roh! */
2275         BLOGE(sc, "FW failed to respond!\n");
2276         // XXX bxe_fw_dump(sc);
2277         rc = 0;
2278     }
2279
2280     BXE_FWMB_UNLOCK(sc);
2281     return (rc);
2282 }
2283
2284 static uint32_t
2285 bxe_fw_command(struct bxe_softc *sc,
2286                uint32_t         command,
2287                uint32_t         param)
2288 {
2289     return (elink_cb_fw_command(sc, command, param));
2290 }
2291
2292 static void
2293 __storm_memset_dma_mapping(struct bxe_softc *sc,
2294                            uint32_t         addr,
2295                            bus_addr_t       mapping)
2296 {
2297     REG_WR(sc, addr, U64_LO(mapping));
2298     REG_WR(sc, (addr + 4), U64_HI(mapping));
2299 }
2300
2301 static void
2302 storm_memset_spq_addr(struct bxe_softc *sc,
2303                       bus_addr_t       mapping,
2304                       uint16_t         abs_fid)
2305 {
2306     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2307                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2308     __storm_memset_dma_mapping(sc, addr, mapping);
2309 }
2310
2311 static void
2312 storm_memset_vf_to_pf(struct bxe_softc *sc,
2313                       uint16_t         abs_fid,
2314                       uint16_t         pf_id)
2315 {
2316     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2317     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2318     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2319     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2320 }
2321
2322 static void
2323 storm_memset_func_en(struct bxe_softc *sc,
2324                      uint16_t         abs_fid,
2325                      uint8_t          enable)
2326 {
2327     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2328     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2329     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2330     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2331 }
2332
2333 static void
2334 storm_memset_eq_data(struct bxe_softc       *sc,
2335                      struct event_ring_data *eq_data,
2336                      uint16_t               pfid)
2337 {
2338     uint32_t addr;
2339     size_t size;
2340
2341     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2342     size = sizeof(struct event_ring_data);
2343     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2344 }
2345
2346 static void
2347 storm_memset_eq_prod(struct bxe_softc *sc,
2348                      uint16_t         eq_prod,
2349                      uint16_t         pfid)
2350 {
2351     uint32_t addr = (BAR_CSTRORM_INTMEM +
2352                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2353     REG_WR16(sc, addr, eq_prod);
2354 }
2355
2356 /*
2357  * Post a slowpath command.
2358  *
2359  * A slowpath command is used to propogate a configuration change through
2360  * the controller in a controlled manner, allowing each STORM processor and
2361  * other H/W blocks to phase in the change.  The commands sent on the
2362  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2363  * completion of the ramrod will occur in different ways.  Here's a
2364  * breakdown of ramrods and how they complete:
2365  *
2366  * RAMROD_CMD_ID_ETH_PORT_SETUP
2367  *   Used to setup the leading connection on a port.  Completes on the
2368  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2369  *
2370  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2371  *   Used to setup an additional connection on a port.  Completes on the
2372  *   RCQ of the multi-queue/RSS connection being initialized.
2373  *
2374  * RAMROD_CMD_ID_ETH_STAT_QUERY
2375  *   Used to force the storm processors to update the statistics database
2376  *   in host memory.  This ramrod is send on the leading connection CID and
2377  *   completes as an index increment of the CSTORM on the default status
2378  *   block.
2379  *
2380  * RAMROD_CMD_ID_ETH_UPDATE
2381  *   Used to update the state of the leading connection, usually to udpate
2382  *   the RSS indirection table.  Completes on the RCQ of the leading
2383  *   connection. (Not currently used under FreeBSD until OS support becomes
2384  *   available.)
2385  *
2386  * RAMROD_CMD_ID_ETH_HALT
2387  *   Used when tearing down a connection prior to driver unload.  Completes
2388  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2389  *   use this on the leading connection.
2390  *
2391  * RAMROD_CMD_ID_ETH_SET_MAC
2392  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2393  *   the RCQ of the leading connection.
2394  *
2395  * RAMROD_CMD_ID_ETH_CFC_DEL
2396  *   Used when tearing down a conneciton prior to driver unload.  Completes
2397  *   on the RCQ of the leading connection (since the current connection
2398  *   has been completely removed from controller memory).
2399  *
2400  * RAMROD_CMD_ID_ETH_PORT_DEL
2401  *   Used to tear down the leading connection prior to driver unload,
2402  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2403  *   default status block.
2404  *
2405  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2406  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2407  *   RSS connection that is being offloaded.  (Not currently used under
2408  *   FreeBSD.)
2409  *
2410  * There can only be one command pending per function.
2411  *
2412  * Returns:
2413  *   0 = Success, !0 = Failure.
2414  */
2415
2416 /* must be called under the spq lock */
2417 static inline
2418 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2419 {
2420     struct eth_spe *next_spe = sc->spq_prod_bd;
2421
2422     if (sc->spq_prod_bd == sc->spq_last_bd) {
2423         /* wrap back to the first eth_spq */
2424         sc->spq_prod_bd = sc->spq;
2425         sc->spq_prod_idx = 0;
2426     } else {
2427         sc->spq_prod_bd++;
2428         sc->spq_prod_idx++;
2429     }
2430
2431     return (next_spe);
2432 }
2433
2434 /* must be called under the spq lock */
2435 static inline
2436 void bxe_sp_prod_update(struct bxe_softc *sc)
2437 {
2438     int func = SC_FUNC(sc);
2439
2440     /*
2441      * Make sure that BD data is updated before writing the producer.
2442      * BD data is written to the memory, the producer is read from the
2443      * memory, thus we need a full memory barrier to ensure the ordering.
2444      */
2445     mb();
2446
2447     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2448              sc->spq_prod_idx);
2449
2450     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2451                       BUS_SPACE_BARRIER_WRITE);
2452 }
2453
2454 /**
2455  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2456  *
2457  * @cmd:      command to check
2458  * @cmd_type: command type
2459  */
2460 static inline
2461 int bxe_is_contextless_ramrod(int cmd,
2462                               int cmd_type)
2463 {
2464     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2465         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2466         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2467         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2468         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2469         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2470         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2471         return (TRUE);
2472     } else {
2473         return (FALSE);
2474     }
2475 }
2476
2477 /**
2478  * bxe_sp_post - place a single command on an SP ring
2479  *
2480  * @sc:         driver handle
2481  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2482  * @cid:        SW CID the command is related to
2483  * @data_hi:    command private data address (high 32 bits)
2484  * @data_lo:    command private data address (low 32 bits)
2485  * @cmd_type:   command type (e.g. NONE, ETH)
2486  *
2487  * SP data is handled as if it's always an address pair, thus data fields are
2488  * not swapped to little endian in upper functions. Instead this function swaps
2489  * data as if it's two uint32 fields.
2490  */
2491 int
2492 bxe_sp_post(struct bxe_softc *sc,
2493             int              command,
2494             int              cid,
2495             uint32_t         data_hi,
2496             uint32_t         data_lo,
2497             int              cmd_type)
2498 {
2499     struct eth_spe *spe;
2500     uint16_t type;
2501     int common;
2502
2503     common = bxe_is_contextless_ramrod(command, cmd_type);
2504
2505     BXE_SP_LOCK(sc);
2506
2507     if (common) {
2508         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2509             BLOGE(sc, "EQ ring is full!\n");
2510             BXE_SP_UNLOCK(sc);
2511             return (-1);
2512         }
2513     } else {
2514         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2515             BLOGE(sc, "SPQ ring is full!\n");
2516             BXE_SP_UNLOCK(sc);
2517             return (-1);
2518         }
2519     }
2520
2521     spe = bxe_sp_get_next(sc);
2522
2523     /* CID needs port number to be encoded int it */
2524     spe->hdr.conn_and_cmd_data =
2525         htole32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2526
2527     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2528
2529     /* TBD: Check if it works for VFs */
2530     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2531              SPE_HDR_FUNCTION_ID);
2532
2533     spe->hdr.type = htole16(type);
2534
2535     spe->data.update_data_addr.hi = htole32(data_hi);
2536     spe->data.update_data_addr.lo = htole32(data_lo);
2537
2538     /*
2539      * It's ok if the actual decrement is issued towards the memory
2540      * somewhere between the lock and unlock. Thus no more explict
2541      * memory barrier is needed.
2542      */
2543     if (common) {
2544         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2545     } else {
2546         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2547     }
2548
2549     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2550     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2551           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2552     BLOGD(sc, DBG_SP,
2553           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2554           sc->spq_prod_idx,
2555           (uint32_t)U64_HI(sc->spq_dma.paddr),
2556           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2557           command,
2558           common,
2559           HW_CID(sc, cid),
2560           data_hi,
2561           data_lo,
2562           type,
2563           atomic_load_acq_long(&sc->cq_spq_left),
2564           atomic_load_acq_long(&sc->eq_spq_left));
2565
2566     bxe_sp_prod_update(sc);
2567
2568     BXE_SP_UNLOCK(sc);
2569     return (0);
2570 }
2571
2572 /**
2573  * bxe_debug_print_ind_table - prints the indirection table configuration.
2574  *
2575  * @sc: driver hanlde
2576  * @p:  pointer to rss configuration
2577  */
2578 #if 0
2579 static void
2580 bxe_debug_print_ind_table(struct bxe_softc               *sc,
2581                           struct ecore_config_rss_params *p)
2582 {
2583     int i;
2584
2585     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2586     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2587     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2588         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2589
2590         /* Print 4 bytes in a line */
2591         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2592             (((i + 1) & 0x3) == 0)) {
2593             BLOGD(sc, DBG_LOAD, "\n");
2594             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2595         }
2596     }
2597
2598     BLOGD(sc, DBG_LOAD, "\n");
2599 }
2600 #endif
2601
2602 /*
2603  * FreeBSD Device probe function.
2604  *
2605  * Compares the device found to the driver's list of supported devices and
2606  * reports back to the bsd loader whether this is the right driver for the device.
2607  * This is the driver entry function called from the "kldload" command.
2608  *
2609  * Returns:
2610  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2611  */
2612 static int
2613 bxe_probe(device_t dev)
2614 {
2615     struct bxe_softc *sc;
2616     struct bxe_device_type *t;
2617     char *descbuf;
2618     uint16_t did, sdid, svid, vid;
2619
2620     /* Find our device structure */
2621     sc = device_get_softc(dev);
2622     sc->dev = dev;
2623     t = bxe_devs;
2624
2625     /* Get the data for the device to be probed. */
2626     vid  = pci_get_vendor(dev);
2627     did  = pci_get_device(dev);
2628     svid = pci_get_subvendor(dev);
2629     sdid = pci_get_subdevice(dev);
2630
2631     BLOGD(sc, DBG_LOAD,
2632           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2633           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2634
2635     /* Look through the list of known devices for a match. */
2636     while (t->bxe_name != NULL) {
2637         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2638             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2639             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2640             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2641             if (descbuf == NULL)
2642                 return (ENOMEM);
2643
2644             /* Print out the device identity. */
2645             snprintf(descbuf, BXE_DEVDESC_MAX,
2646                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2647                      (((pci_read_config(dev, PCIR_REVID, 4) &
2648                         0xf0) >> 4) + 'A'),
2649                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2650                      BXE_DRIVER_VERSION);
2651
2652             device_set_desc_copy(dev, descbuf);
2653             free(descbuf, M_TEMP);
2654             return (BUS_PROBE_DEFAULT);
2655         }
2656         t++;
2657     }
2658
2659     return (ENXIO);
2660 }
2661
2662 static void
2663 bxe_init_mutexes(struct bxe_softc *sc)
2664 {
2665 #ifdef BXE_CORE_LOCK_SX
2666     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2667              "bxe%d_core_lock", sc->unit);
2668     sx_init(&sc->core_sx, sc->core_sx_name);
2669 #else
2670     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2671              "bxe%d_core_lock", sc->unit);
2672     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2673 #endif
2674
2675     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2676              "bxe%d_sp_lock", sc->unit);
2677     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2678
2679     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2680              "bxe%d_dmae_lock", sc->unit);
2681     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2682
2683     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2684              "bxe%d_phy_lock", sc->unit);
2685     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2686
2687     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2688              "bxe%d_fwmb_lock", sc->unit);
2689     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2690
2691     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2692              "bxe%d_print_lock", sc->unit);
2693     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2694
2695     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2696              "bxe%d_stats_lock", sc->unit);
2697     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2698
2699     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2700              "bxe%d_mcast_lock", sc->unit);
2701     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2702 }
2703
2704 static void
2705 bxe_release_mutexes(struct bxe_softc *sc)
2706 {
2707 #ifdef BXE_CORE_LOCK_SX
2708     sx_destroy(&sc->core_sx);
2709 #else
2710     if (mtx_initialized(&sc->core_mtx)) {
2711         mtx_destroy(&sc->core_mtx);
2712     }
2713 #endif
2714
2715     if (mtx_initialized(&sc->sp_mtx)) {
2716         mtx_destroy(&sc->sp_mtx);
2717     }
2718
2719     if (mtx_initialized(&sc->dmae_mtx)) {
2720         mtx_destroy(&sc->dmae_mtx);
2721     }
2722
2723     if (mtx_initialized(&sc->port.phy_mtx)) {
2724         mtx_destroy(&sc->port.phy_mtx);
2725     }
2726
2727     if (mtx_initialized(&sc->fwmb_mtx)) {
2728         mtx_destroy(&sc->fwmb_mtx);
2729     }
2730
2731     if (mtx_initialized(&sc->print_mtx)) {
2732         mtx_destroy(&sc->print_mtx);
2733     }
2734
2735     if (mtx_initialized(&sc->stats_mtx)) {
2736         mtx_destroy(&sc->stats_mtx);
2737     }
2738
2739     if (mtx_initialized(&sc->mcast_mtx)) {
2740         mtx_destroy(&sc->mcast_mtx);
2741     }
2742 }
2743
2744 static void
2745 bxe_tx_disable(struct bxe_softc* sc)
2746 {
2747     struct ifnet *ifp = sc->ifnet;
2748
2749     /* tell the stack the driver is stopped and TX queue is full */
2750     if (ifp != NULL) {
2751         ifp->if_drv_flags = 0;
2752     }
2753 }
2754
2755 static void
2756 bxe_drv_pulse(struct bxe_softc *sc)
2757 {
2758     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2759              sc->fw_drv_pulse_wr_seq);
2760 }
2761
2762 static inline uint16_t
2763 bxe_tx_avail(struct bxe_softc *sc,
2764              struct bxe_fastpath *fp)
2765 {
2766     int16_t  used;
2767     uint16_t prod;
2768     uint16_t cons;
2769
2770     prod = fp->tx_bd_prod;
2771     cons = fp->tx_bd_cons;
2772
2773     used = SUB_S16(prod, cons);
2774
2775 #if 0
2776     KASSERT((used < 0), ("used tx bds < 0"));
2777     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2778     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2779             ("invalid number of tx bds used"));
2780 #endif
2781
2782     return (int16_t)(sc->tx_ring_size) - used;
2783 }
2784
2785 static inline int
2786 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2787 {
2788     uint16_t hw_cons;
2789
2790     mb(); /* status block fields can change */
2791     hw_cons = le16toh(*fp->tx_cons_sb);
2792     return (hw_cons != fp->tx_pkt_cons);
2793 }
2794
2795 static inline uint8_t
2796 bxe_has_tx_work(struct bxe_fastpath *fp)
2797 {
2798     /* expand this for multi-cos if ever supported */
2799     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2800 }
2801
2802 static inline int
2803 bxe_has_rx_work(struct bxe_fastpath *fp)
2804 {
2805     uint16_t rx_cq_cons_sb;
2806
2807     mb(); /* status block fields can change */
2808     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2809     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2810         rx_cq_cons_sb++;
2811     return (fp->rx_cq_cons != rx_cq_cons_sb);
2812 }
2813
2814 static void
2815 bxe_sp_event(struct bxe_softc    *sc,
2816              struct bxe_fastpath *fp,
2817              union eth_rx_cqe    *rr_cqe)
2818 {
2819     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2820     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2821     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2822     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2823
2824     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2825           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2826
2827 #if 0
2828     /*
2829      * If cid is within VF range, replace the slowpath object with the
2830      * one corresponding to this VF
2831      */
2832     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2833         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2834     }
2835 #endif
2836
2837     switch (command) {
2838     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2839         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2840         drv_cmd = ECORE_Q_CMD_UPDATE;
2841         break;
2842
2843     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2844         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2845         drv_cmd = ECORE_Q_CMD_SETUP;
2846         break;
2847
2848     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2849         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2850         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2851         break;
2852
2853     case (RAMROD_CMD_ID_ETH_HALT):
2854         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2855         drv_cmd = ECORE_Q_CMD_HALT;
2856         break;
2857
2858     case (RAMROD_CMD_ID_ETH_TERMINATE):
2859         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2860         drv_cmd = ECORE_Q_CMD_TERMINATE;
2861         break;
2862
2863     case (RAMROD_CMD_ID_ETH_EMPTY):
2864         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2865         drv_cmd = ECORE_Q_CMD_EMPTY;
2866         break;
2867
2868     default:
2869         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2870               command, fp->index);
2871         return;
2872     }
2873
2874     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2875         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2876         /*
2877          * q_obj->complete_cmd() failure means that this was
2878          * an unexpected completion.
2879          *
2880          * In this case we don't want to increase the sc->spq_left
2881          * because apparently we haven't sent this command the first
2882          * place.
2883          */
2884         // bxe_panic(sc, ("Unexpected SP completion\n"));
2885         return;
2886     }
2887
2888 #if 0
2889     /* SRIOV: reschedule any 'in_progress' operations */
2890     bxe_iov_sp_event(sc, cid, TRUE);
2891 #endif
2892
2893     atomic_add_acq_long(&sc->cq_spq_left, 1);
2894
2895     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2896           atomic_load_acq_long(&sc->cq_spq_left));
2897
2898 #if 0
2899     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2900         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2901         /*
2902          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2903          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2904          * prevent case that both bits are cleared. At the end of load/unload
2905          * driver checks that sp_state is cleared and this order prevents
2906          * races.
2907          */
2908         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2909         wmb();
2910         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2911
2912         /* schedule the sp task as MCP ack is required */
2913         bxe_schedule_sp_task(sc);
2914     }
2915 #endif
2916 }
2917
2918 /*
2919  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2920  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2921  * the current aggregation queue as in-progress.
2922  */
2923 static void
2924 bxe_tpa_start(struct bxe_softc            *sc,
2925               struct bxe_fastpath         *fp,
2926               uint16_t                    queue,
2927               uint16_t                    cons,
2928               uint16_t                    prod,
2929               struct eth_fast_path_rx_cqe *cqe)
2930 {
2931     struct bxe_sw_rx_bd tmp_bd;
2932     struct bxe_sw_rx_bd *rx_buf;
2933     struct eth_rx_bd *rx_bd;
2934     int max_agg_queues;
2935     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2936     uint16_t index;
2937
2938     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2939                        "cons=%d prod=%d\n",
2940           fp->index, queue, cons, prod);
2941
2942     max_agg_queues = MAX_AGG_QS(sc);
2943
2944     KASSERT((queue < max_agg_queues),
2945             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2946              fp->index, queue, max_agg_queues));
2947
2948     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2949             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2950              fp->index, queue));
2951
2952     /* copy the existing mbuf and mapping from the TPA pool */
2953     tmp_bd = tpa_info->bd;
2954
2955     if (tmp_bd.m == NULL) {
2956         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2957               fp->index, queue);
2958         /* XXX Error handling? */
2959         return;
2960     }
2961
2962     /* change the TPA queue to the start state */
2963     tpa_info->state            = BXE_TPA_STATE_START;
2964     tpa_info->placement_offset = cqe->placement_offset;
2965     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2966     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2967     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2968
2969     fp->rx_tpa_queue_used |= (1 << queue);
2970
2971     /*
2972      * If all the buffer descriptors are filled with mbufs then fill in
2973      * the current consumer index with a new BD. Else if a maximum Rx
2974      * buffer limit is imposed then fill in the next producer index.
2975      */
2976     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2977                 prod : cons;
2978
2979     /* move the received mbuf and mapping to TPA pool */
2980     tpa_info->bd = fp->rx_mbuf_chain[cons];
2981
2982     /* release any existing RX BD mbuf mappings */
2983     if (cons != index) {
2984         rx_buf = &fp->rx_mbuf_chain[cons];
2985
2986         if (rx_buf->m_map != NULL) {
2987             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2988                             BUS_DMASYNC_POSTREAD);
2989             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2990         }
2991
2992         /*
2993          * We get here when the maximum number of rx buffers is less than
2994          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2995          * it out here without concern of a memory leak.
2996          */
2997         fp->rx_mbuf_chain[cons].m = NULL;
2998     }
2999
3000     /* update the Rx SW BD with the mbuf info from the TPA pool */
3001     fp->rx_mbuf_chain[index] = tmp_bd;
3002
3003     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
3004     rx_bd = &fp->rx_chain[index];
3005     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
3006     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
3007 }
3008
3009 /*
3010  * When a TPA aggregation is completed, loop through the individual mbufs
3011  * of the aggregation, combining them into a single mbuf which will be sent
3012  * up the stack. Refill all freed SGEs with mbufs as we go along.
3013  */
3014 static int
3015 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
3016                    struct bxe_fastpath       *fp,
3017                    struct bxe_sw_tpa_info    *tpa_info,
3018                    uint16_t                  queue,
3019                    uint16_t                  pages,
3020                    struct mbuf               *m,
3021                                struct eth_end_agg_rx_cqe *cqe,
3022                    uint16_t                  cqe_idx)
3023 {
3024     struct mbuf *m_frag;
3025     uint32_t frag_len, frag_size, i;
3026     uint16_t sge_idx;
3027     int rc = 0;
3028     int j;
3029
3030     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
3031
3032     BLOGD(sc, DBG_LRO,
3033           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
3034           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
3035
3036     /* make sure the aggregated frame is not too big to handle */
3037     if (pages > 8 * PAGES_PER_SGE) {
3038         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
3039                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
3040               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
3041               tpa_info->len_on_bd, frag_size);
3042         bxe_panic(sc, ("sge page count error\n"));
3043         return (EINVAL);
3044     }
3045
3046     /*
3047      * Scan through the scatter gather list pulling individual mbufs into a
3048      * single mbuf for the host stack.
3049      */
3050     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
3051         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
3052
3053         /*
3054          * Firmware gives the indices of the SGE as if the ring is an array
3055          * (meaning that the "next" element will consume 2 indices).
3056          */
3057         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
3058
3059         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
3060                            "sge_idx=%d frag_size=%d frag_len=%d\n",
3061               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
3062
3063         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3064
3065         /* allocate a new mbuf for the SGE */
3066         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3067         if (rc) {
3068             /* Leave all remaining SGEs in the ring! */
3069             return (rc);
3070         }
3071
3072         /* update the fragment length */
3073         m_frag->m_len = frag_len;
3074
3075         /* concatenate the fragment to the head mbuf */
3076         m_cat(m, m_frag);
3077         fp->eth_q_stats.mbuf_alloc_sge--;
3078
3079         /* update the TPA mbuf size and remaining fragment size */
3080         m->m_pkthdr.len += frag_len;
3081         frag_size -= frag_len;
3082     }
3083
3084     BLOGD(sc, DBG_LRO,
3085           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
3086           fp->index, queue, frag_size);
3087
3088     return (rc);
3089 }
3090
3091 static inline void
3092 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
3093 {
3094     int i, j;
3095
3096     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
3097         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
3098
3099         for (j = 0; j < 2; j++) {
3100             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
3101             idx--;
3102         }
3103     }
3104 }
3105
3106 static inline void
3107 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3108 {
3109     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3110     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3111
3112     /*
3113      * Clear the two last indices in the page to 1. These are the indices that
3114      * correspond to the "next" element, hence will never be indicated and
3115      * should be removed from the calculations.
3116      */
3117     bxe_clear_sge_mask_next_elems(fp);
3118 }
3119
3120 static inline void
3121 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3122                         uint16_t            idx)
3123 {
3124     uint16_t last_max = fp->last_max_sge;
3125
3126     if (SUB_S16(idx, last_max) > 0) {
3127         fp->last_max_sge = idx;
3128     }
3129 }
3130
3131 static inline void
3132 bxe_update_sge_prod(struct bxe_softc          *sc,
3133                     struct bxe_fastpath       *fp,
3134                     uint16_t                  sge_len,
3135                     union eth_sgl_or_raw_data *cqe)
3136 {
3137     uint16_t last_max, last_elem, first_elem;
3138     uint16_t delta = 0;
3139     uint16_t i;
3140
3141     if (!sge_len) {
3142         return;
3143     }
3144
3145     /* first mark all used pages */
3146     for (i = 0; i < sge_len; i++) {
3147         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3148                             RX_SGE(le16toh(cqe->sgl[i])));
3149     }
3150
3151     BLOGD(sc, DBG_LRO,
3152           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3153           fp->index, sge_len - 1,
3154           le16toh(cqe->sgl[sge_len - 1]));
3155
3156     /* assume that the last SGE index is the biggest */
3157     bxe_update_last_max_sge(fp,
3158                             le16toh(cqe->sgl[sge_len - 1]));
3159
3160     last_max = RX_SGE(fp->last_max_sge);
3161     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3162     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3163
3164     /* if ring is not full */
3165     if (last_elem + 1 != first_elem) {
3166         last_elem++;
3167     }
3168
3169     /* now update the prod */
3170     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3171         if (__predict_true(fp->sge_mask[i])) {
3172             break;
3173         }
3174
3175         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3176         delta += BIT_VEC64_ELEM_SZ;
3177     }
3178
3179     if (delta > 0) {
3180         fp->rx_sge_prod += delta;
3181         /* clear page-end entries */
3182         bxe_clear_sge_mask_next_elems(fp);
3183     }
3184
3185     BLOGD(sc, DBG_LRO,
3186           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3187           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3188 }
3189
3190 /*
3191  * The aggregation on the current TPA queue has completed. Pull the individual
3192  * mbuf fragments together into a single mbuf, perform all necessary checksum
3193  * calculations, and send the resuting mbuf to the stack.
3194  */
3195 static void
3196 bxe_tpa_stop(struct bxe_softc          *sc,
3197              struct bxe_fastpath       *fp,
3198              struct bxe_sw_tpa_info    *tpa_info,
3199              uint16_t                  queue,
3200              uint16_t                  pages,
3201                          struct eth_end_agg_rx_cqe *cqe,
3202              uint16_t                  cqe_idx)
3203 {
3204     struct ifnet *ifp = sc->ifnet;
3205     struct mbuf *m;
3206     int rc = 0;
3207
3208     BLOGD(sc, DBG_LRO,
3209           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3210           fp->index, queue, tpa_info->placement_offset,
3211           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3212
3213     m = tpa_info->bd.m;
3214
3215     /* allocate a replacement before modifying existing mbuf */
3216     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3217     if (rc) {
3218         /* drop the frame and log an error */
3219         fp->eth_q_stats.rx_soft_errors++;
3220         goto bxe_tpa_stop_exit;
3221     }
3222
3223     /* we have a replacement, fixup the current mbuf */
3224     m_adj(m, tpa_info->placement_offset);
3225     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3226
3227     /* mark the checksums valid (taken care of by the firmware) */
3228     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3229     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3230     m->m_pkthdr.csum_data = 0xffff;
3231     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3232                                CSUM_IP_VALID   |
3233                                CSUM_DATA_VALID |
3234                                CSUM_PSEUDO_HDR);
3235
3236     /* aggregate all of the SGEs into a single mbuf */
3237     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3238     if (rc) {
3239         /* drop the packet and log an error */
3240         fp->eth_q_stats.rx_soft_errors++;
3241         m_freem(m);
3242     } else {
3243         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3244             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3245             m->m_flags |= M_VLANTAG;
3246         }
3247
3248         /* assign packet to this interface interface */
3249         m->m_pkthdr.rcvif = ifp;
3250
3251 #if __FreeBSD_version >= 800000
3252         /* specify what RSS queue was used for this flow */
3253         m->m_pkthdr.flowid = fp->index;
3254         m->m_flags |= M_FLOWID;
3255 #endif
3256
3257         ifp->if_ipackets++;
3258         fp->eth_q_stats.rx_tpa_pkts++;
3259
3260         /* pass the frame to the stack */
3261         (*ifp->if_input)(ifp, m);
3262     }
3263
3264     /* we passed an mbuf up the stack or dropped the frame */
3265     fp->eth_q_stats.mbuf_alloc_tpa--;
3266
3267 bxe_tpa_stop_exit:
3268
3269     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3270     fp->rx_tpa_queue_used &= ~(1 << queue);
3271 }
3272
3273 static uint8_t
3274 bxe_service_rxsgl(
3275                  struct bxe_fastpath *fp,
3276                  uint16_t len,
3277                  uint16_t lenonbd,
3278                  struct mbuf *m,
3279                  struct eth_fast_path_rx_cqe *cqe_fp)
3280 {
3281     struct mbuf *m_frag;
3282     uint16_t frags, frag_len;
3283     uint16_t sge_idx = 0;
3284     uint16_t j;
3285     uint8_t i, rc = 0;
3286     uint32_t frag_size;
3287
3288     /* adjust the mbuf */
3289     m->m_len = lenonbd;
3290
3291     frag_size =  len - lenonbd;
3292     frags = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3293
3294     for (i = 0, j = 0; i < frags; i += PAGES_PER_SGE, j++) {
3295         sge_idx = RX_SGE(le16toh(cqe_fp->sgl_or_raw_data.sgl[j]));
3296
3297         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3298         frag_len = min(frag_size, (uint32_t)(SGE_PAGE_SIZE));
3299         m_frag->m_len = frag_len;
3300
3301        /* allocate a new mbuf for the SGE */
3302         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3303         if (rc) {
3304             /* Leave all remaining SGEs in the ring! */
3305             return (rc);
3306         }
3307         fp->eth_q_stats.mbuf_alloc_sge--;
3308
3309         /* concatenate the fragment to the head mbuf */
3310         m_cat(m, m_frag);
3311
3312         frag_size -= frag_len;
3313     }
3314
3315     bxe_update_sge_prod(fp->sc, fp, frags, &cqe_fp->sgl_or_raw_data);
3316
3317     return rc;
3318 }
3319
3320 static uint8_t
3321 bxe_rxeof(struct bxe_softc    *sc,
3322           struct bxe_fastpath *fp)
3323 {
3324     struct ifnet *ifp = sc->ifnet;
3325     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3326     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3327     int rx_pkts = 0;
3328     int rc = 0;
3329
3330     BXE_FP_RX_LOCK(fp);
3331
3332     /* CQ "next element" is of the size of the regular element */
3333     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3334     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3335         hw_cq_cons++;
3336     }
3337
3338     bd_cons = fp->rx_bd_cons;
3339     bd_prod = fp->rx_bd_prod;
3340     bd_prod_fw = bd_prod;
3341     sw_cq_cons = fp->rx_cq_cons;
3342     sw_cq_prod = fp->rx_cq_prod;
3343
3344     /*
3345      * Memory barrier necessary as speculative reads of the rx
3346      * buffer can be ahead of the index in the status block
3347      */
3348     rmb();
3349
3350     BLOGD(sc, DBG_RX,
3351           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3352           fp->index, hw_cq_cons, sw_cq_cons);
3353
3354     while (sw_cq_cons != hw_cq_cons) {
3355         struct bxe_sw_rx_bd *rx_buf = NULL;
3356         union eth_rx_cqe *cqe;
3357         struct eth_fast_path_rx_cqe *cqe_fp;
3358         uint8_t cqe_fp_flags;
3359         enum eth_rx_cqe_type cqe_fp_type;
3360         uint16_t len, lenonbd,  pad;
3361         struct mbuf *m = NULL;
3362
3363         comp_ring_cons = RCQ(sw_cq_cons);
3364         bd_prod = RX_BD(bd_prod);
3365         bd_cons = RX_BD(bd_cons);
3366
3367         cqe          = &fp->rcq_chain[comp_ring_cons];
3368         cqe_fp       = &cqe->fast_path_cqe;
3369         cqe_fp_flags = cqe_fp->type_error_flags;
3370         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3371
3372         BLOGD(sc, DBG_RX,
3373               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3374               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3375               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u lenonbd=%u\n",
3376               fp->index,
3377               hw_cq_cons,
3378               sw_cq_cons,
3379               bd_prod,
3380               bd_cons,
3381               CQE_TYPE(cqe_fp_flags),
3382               cqe_fp_flags,
3383               cqe_fp->status_flags,
3384               le32toh(cqe_fp->rss_hash_result),
3385               le16toh(cqe_fp->vlan_tag),
3386               le16toh(cqe_fp->pkt_len_or_gro_seg_len),
3387               le16toh(cqe_fp->len_on_bd));
3388
3389         /* is this a slowpath msg? */
3390         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3391             bxe_sp_event(sc, fp, cqe);
3392             goto next_cqe;
3393         }
3394
3395         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3396
3397         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3398             struct bxe_sw_tpa_info *tpa_info;
3399             uint16_t frag_size, pages;
3400             uint8_t queue;
3401
3402 #if 0
3403             /* sanity check */
3404             if (!fp->tpa_enable &&
3405                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3406                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3407                       CQE_TYPE(cqe_fp_type));
3408             }
3409 #endif
3410
3411             if (CQE_TYPE_START(cqe_fp_type)) {
3412                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3413                               bd_cons, bd_prod, cqe_fp);
3414                 m = NULL; /* packet not ready yet */
3415                 goto next_rx;
3416             }
3417
3418             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3419                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3420
3421             queue = cqe->end_agg_cqe.queue_index;
3422             tpa_info = &fp->rx_tpa_info[queue];
3423
3424             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3425                   fp->index, queue);
3426
3427             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3428                          tpa_info->len_on_bd);
3429             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3430
3431             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3432                          &cqe->end_agg_cqe, comp_ring_cons);
3433
3434             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe.sgl_or_raw_data);
3435
3436             goto next_cqe;
3437         }
3438
3439         /* non TPA */
3440
3441         /* is this an error packet? */
3442         if (__predict_false(cqe_fp_flags &
3443                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3444             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3445             fp->eth_q_stats.rx_soft_errors++;
3446             goto next_rx;
3447         }
3448
3449         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3450         lenonbd = le16toh(cqe_fp->len_on_bd);
3451         pad = cqe_fp->placement_offset;
3452
3453         m = rx_buf->m;
3454
3455         if (__predict_false(m == NULL)) {
3456             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3457                   bd_cons, fp->index);
3458             goto next_rx;
3459         }
3460
3461         /* XXX double copy if packet length under a threshold */
3462
3463         /*
3464          * If all the buffer descriptors are filled with mbufs then fill in
3465          * the current consumer index with a new BD. Else if a maximum Rx
3466          * buffer limit is imposed then fill in the next producer index.
3467          */
3468         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3469                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3470                                       bd_prod : bd_cons);
3471         if (rc != 0) {
3472
3473             /* we simply reuse the received mbuf and don't post it to the stack */
3474             m = NULL;
3475
3476             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3477                   fp->index, rc);
3478             fp->eth_q_stats.rx_soft_errors++;
3479
3480             if (sc->max_rx_bufs != RX_BD_USABLE) {
3481                 /* copy this consumer index to the producer index */
3482                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3483                        sizeof(struct bxe_sw_rx_bd));
3484                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3485             }
3486
3487             goto next_rx;
3488         }
3489
3490         /* current mbuf was detached from the bd */
3491         fp->eth_q_stats.mbuf_alloc_rx--;
3492
3493         /* we allocated a replacement mbuf, fixup the current one */
3494         m_adj(m, pad);
3495         m->m_pkthdr.len = m->m_len = len;
3496
3497         if ((len > 60) && (len > lenonbd)) {
3498             fp->eth_q_stats.rx_bxe_service_rxsgl++;
3499             rc = bxe_service_rxsgl(fp, len, lenonbd, m, cqe_fp);
3500             if (rc)
3501                 break;
3502             fp->eth_q_stats.rx_jumbo_sge_pkts++;
3503         } else if (lenonbd < len) {
3504             fp->eth_q_stats.rx_erroneous_jumbo_sge_pkts++;
3505         }
3506
3507         /* assign packet to this interface interface */
3508         m->m_pkthdr.rcvif = ifp;
3509
3510         /* assume no hardware checksum has complated */
3511         m->m_pkthdr.csum_flags = 0;
3512
3513         /* validate checksum if offload enabled */
3514         if (ifp->if_capenable & IFCAP_RXCSUM) {
3515             /* check for a valid IP frame */
3516             if (!(cqe->fast_path_cqe.status_flags &
3517                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3518                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3519                 if (__predict_false(cqe_fp_flags &
3520                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3521                     fp->eth_q_stats.rx_hw_csum_errors++;
3522                 } else {
3523                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3524                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3525                 }
3526             }
3527
3528             /* check for a valid TCP/UDP frame */
3529             if (!(cqe->fast_path_cqe.status_flags &
3530                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3531                 if (__predict_false(cqe_fp_flags &
3532                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3533                     fp->eth_q_stats.rx_hw_csum_errors++;
3534                 } else {
3535                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3536                     m->m_pkthdr.csum_data = 0xFFFF;
3537                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3538                                                CSUM_PSEUDO_HDR);
3539                 }
3540             }
3541         }
3542
3543         /* if there is a VLAN tag then flag that info */
3544         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3545             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3546             m->m_flags |= M_VLANTAG;
3547         }
3548
3549 #if __FreeBSD_version >= 800000
3550         /* specify what RSS queue was used for this flow */
3551         m->m_pkthdr.flowid = fp->index;
3552         m->m_flags |= M_FLOWID;
3553 #endif
3554
3555 next_rx:
3556
3557         bd_cons    = RX_BD_NEXT(bd_cons);
3558         bd_prod    = RX_BD_NEXT(bd_prod);
3559         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3560
3561         /* pass the frame to the stack */
3562         if (__predict_true(m != NULL)) {
3563             ifp->if_ipackets++;
3564             rx_pkts++;
3565             (*ifp->if_input)(ifp, m);
3566         }
3567
3568 next_cqe:
3569
3570         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3571         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3572
3573         /* limit spinning on the queue */
3574         if (rc != 0)
3575             break;
3576
3577         if (rx_pkts == sc->rx_budget) {
3578             fp->eth_q_stats.rx_budget_reached++;
3579             break;
3580         }
3581     } /* while work to do */
3582
3583     fp->rx_bd_cons = bd_cons;
3584     fp->rx_bd_prod = bd_prod_fw;
3585     fp->rx_cq_cons = sw_cq_cons;
3586     fp->rx_cq_prod = sw_cq_prod;
3587
3588     /* Update producers */
3589     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3590
3591     fp->eth_q_stats.rx_pkts += rx_pkts;
3592     fp->eth_q_stats.rx_calls++;
3593
3594     BXE_FP_RX_UNLOCK(fp);
3595
3596     return (sw_cq_cons != hw_cq_cons);
3597 }
3598
3599 static uint16_t
3600 bxe_free_tx_pkt(struct bxe_softc    *sc,
3601                 struct bxe_fastpath *fp,
3602                 uint16_t            idx)
3603 {
3604     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3605     struct eth_tx_start_bd *tx_start_bd;
3606     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3607     uint16_t new_cons;
3608     int nbd;
3609
3610     /* unmap the mbuf from non-paged memory */
3611     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3612
3613     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3614     nbd = le16toh(tx_start_bd->nbd) - 1;
3615
3616 #if 0
3617     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3618         bxe_panic(sc, ("BAD nbd!\n"));
3619     }
3620 #endif
3621
3622     new_cons = (tx_buf->first_bd + nbd);
3623
3624 #if 0
3625     struct eth_tx_bd *tx_data_bd;
3626
3627     /*
3628      * The following code doesn't do anything but is left here
3629      * for clarity on what the new value of new_cons skipped.
3630      */
3631
3632     /* get the next bd */
3633     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3634
3635     /* skip the parse bd */
3636     --nbd;
3637     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3638
3639     /* skip the TSO split header bd since they have no mapping */
3640     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3641         --nbd;
3642         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3643     }
3644
3645     /* now free frags */
3646     while (nbd > 0) {
3647         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3648         if (--nbd) {
3649             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3650         }
3651     }
3652 #endif
3653
3654     /* free the mbuf */
3655     if (__predict_true(tx_buf->m != NULL)) {
3656         m_freem(tx_buf->m);
3657         fp->eth_q_stats.mbuf_alloc_tx--;
3658     } else {
3659         fp->eth_q_stats.tx_chain_lost_mbuf++;
3660     }
3661
3662     tx_buf->m = NULL;
3663     tx_buf->first_bd = 0;
3664
3665     return (new_cons);
3666 }
3667
3668 /* transmit timeout watchdog */
3669 static int
3670 bxe_watchdog(struct bxe_softc    *sc,
3671              struct bxe_fastpath *fp)
3672 {
3673     BXE_FP_TX_LOCK(fp);
3674
3675     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3676         BXE_FP_TX_UNLOCK(fp);
3677         return (0);
3678     }
3679
3680     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3681
3682     BXE_FP_TX_UNLOCK(fp);
3683
3684     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3685     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3686
3687     return (-1);
3688 }
3689
3690 /* processes transmit completions */
3691 static uint8_t
3692 bxe_txeof(struct bxe_softc    *sc,
3693           struct bxe_fastpath *fp)
3694 {
3695     struct ifnet *ifp = sc->ifnet;
3696     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3697     uint16_t tx_bd_avail;
3698
3699     BXE_FP_TX_LOCK_ASSERT(fp);
3700
3701     bd_cons = fp->tx_bd_cons;
3702     hw_cons = le16toh(*fp->tx_cons_sb);
3703     sw_cons = fp->tx_pkt_cons;
3704
3705     while (sw_cons != hw_cons) {
3706         pkt_cons = TX_BD(sw_cons);
3707
3708         BLOGD(sc, DBG_TX,
3709               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3710               fp->index, hw_cons, sw_cons, pkt_cons);
3711
3712         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3713
3714         sw_cons++;
3715     }
3716
3717     fp->tx_pkt_cons = sw_cons;
3718     fp->tx_bd_cons  = bd_cons;
3719
3720     BLOGD(sc, DBG_TX,
3721           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3722           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3723
3724     mb();
3725
3726     tx_bd_avail = bxe_tx_avail(sc, fp);
3727
3728     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3729         ifp->if_drv_flags |= IFF_DRV_OACTIVE;
3730     } else {
3731         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
3732     }
3733
3734     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3735         /* reset the watchdog timer if there are pending transmits */
3736         fp->watchdog_timer = BXE_TX_TIMEOUT;
3737         return (TRUE);
3738     } else {
3739         /* clear watchdog when there are no pending transmits */
3740         fp->watchdog_timer = 0;
3741         return (FALSE);
3742     }
3743 }
3744
3745 static void
3746 bxe_drain_tx_queues(struct bxe_softc *sc)
3747 {
3748     struct bxe_fastpath *fp;
3749     int i, count;
3750
3751     /* wait until all TX fastpath tasks have completed */
3752     for (i = 0; i < sc->num_queues; i++) {
3753         fp = &sc->fp[i];
3754
3755         count = 1000;
3756
3757         while (bxe_has_tx_work(fp)) {
3758
3759             BXE_FP_TX_LOCK(fp);
3760             bxe_txeof(sc, fp);
3761             BXE_FP_TX_UNLOCK(fp);
3762
3763             if (count == 0) {
3764                 BLOGE(sc, "Timeout waiting for fp[%d] "
3765                           "transmits to complete!\n", i);
3766                 bxe_panic(sc, ("tx drain failure\n"));
3767                 return;
3768             }
3769
3770             count--;
3771             DELAY(1000);
3772             rmb();
3773         }
3774     }
3775
3776     return;
3777 }
3778
3779 static int
3780 bxe_del_all_macs(struct bxe_softc          *sc,
3781                  struct ecore_vlan_mac_obj *mac_obj,
3782                  int                       mac_type,
3783                  uint8_t                   wait_for_comp)
3784 {
3785     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3786     int rc;
3787
3788     /* wait for completion of requested */
3789     if (wait_for_comp) {
3790         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3791     }
3792
3793     /* Set the mac type of addresses we want to clear */
3794     bxe_set_bit(mac_type, &vlan_mac_flags);
3795
3796     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3797     if (rc < 0) {
3798         BLOGE(sc, "Failed to delete MACs (%d)\n", rc);
3799     }
3800
3801     return (rc);
3802 }
3803
3804 static int
3805 bxe_fill_accept_flags(struct bxe_softc *sc,
3806                       uint32_t         rx_mode,
3807                       unsigned long    *rx_accept_flags,
3808                       unsigned long    *tx_accept_flags)
3809 {
3810     /* Clear the flags first */
3811     *rx_accept_flags = 0;
3812     *tx_accept_flags = 0;
3813
3814     switch (rx_mode) {
3815     case BXE_RX_MODE_NONE:
3816         /*
3817          * 'drop all' supersedes any accept flags that may have been
3818          * passed to the function.
3819          */
3820         break;
3821
3822     case BXE_RX_MODE_NORMAL:
3823         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3824         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3825         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3826
3827         /* internal switching mode */
3828         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3829         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3830         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3831
3832         break;
3833
3834     case BXE_RX_MODE_ALLMULTI:
3835         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3836         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3837         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3838
3839         /* internal switching mode */
3840         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3841         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3842         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3843
3844         break;
3845
3846     case BXE_RX_MODE_PROMISC:
3847         /*
3848          * According to deffinition of SI mode, iface in promisc mode
3849          * should receive matched and unmatched (in resolution of port)
3850          * unicast packets.
3851          */
3852         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3853         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3854         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3855         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3856
3857         /* internal switching mode */
3858         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3859         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3860
3861         if (IS_MF_SI(sc)) {
3862             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3863         } else {
3864             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3865         }
3866
3867         break;
3868
3869     default:
3870         BLOGE(sc, "Unknown rx_mode (%d)\n", rx_mode);
3871         return (-1);
3872     }
3873
3874     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3875     if (rx_mode != BXE_RX_MODE_NONE) {
3876         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3877         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3878     }
3879
3880     return (0);
3881 }
3882
3883 static int
3884 bxe_set_q_rx_mode(struct bxe_softc *sc,
3885                   uint8_t          cl_id,
3886                   unsigned long    rx_mode_flags,
3887                   unsigned long    rx_accept_flags,
3888                   unsigned long    tx_accept_flags,
3889                   unsigned long    ramrod_flags)
3890 {
3891     struct ecore_rx_mode_ramrod_params ramrod_param;
3892     int rc;
3893
3894     memset(&ramrod_param, 0, sizeof(ramrod_param));
3895
3896     /* Prepare ramrod parameters */
3897     ramrod_param.cid = 0;
3898     ramrod_param.cl_id = cl_id;
3899     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3900     ramrod_param.func_id = SC_FUNC(sc);
3901
3902     ramrod_param.pstate = &sc->sp_state;
3903     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3904
3905     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3906     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3907
3908     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3909
3910     ramrod_param.ramrod_flags = ramrod_flags;
3911     ramrod_param.rx_mode_flags = rx_mode_flags;
3912
3913     ramrod_param.rx_accept_flags = rx_accept_flags;
3914     ramrod_param.tx_accept_flags = tx_accept_flags;
3915
3916     rc = ecore_config_rx_mode(sc, &ramrod_param);
3917     if (rc < 0) {
3918         BLOGE(sc, "Set rx_mode %d failed\n", sc->rx_mode);
3919         return (rc);
3920     }
3921
3922     return (0);
3923 }
3924
3925 static int
3926 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3927 {
3928     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3929     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3930     int rc;
3931
3932     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3933                                &tx_accept_flags);
3934     if (rc) {
3935         return (rc);
3936     }
3937
3938     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3939     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3940
3941     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3942     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3943                               rx_accept_flags, tx_accept_flags,
3944                               ramrod_flags));
3945 }
3946
3947 /* returns the "mcp load_code" according to global load_count array */
3948 static int
3949 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3950 {
3951     int path = SC_PATH(sc);
3952     int port = SC_PORT(sc);
3953
3954     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3955           path, load_count[path][0], load_count[path][1],
3956           load_count[path][2]);
3957     load_count[path][0]++;
3958     load_count[path][1 + port]++;
3959     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3960           path, load_count[path][0], load_count[path][1],
3961           load_count[path][2]);
3962     if (load_count[path][0] == 1) {
3963         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3964     } else if (load_count[path][1 + port] == 1) {
3965         return (FW_MSG_CODE_DRV_LOAD_PORT);
3966     } else {
3967         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3968     }
3969 }
3970
3971 /* returns the "mcp load_code" according to global load_count array */
3972 static int
3973 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3974 {
3975     int port = SC_PORT(sc);
3976     int path = SC_PATH(sc);
3977
3978     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3979           path, load_count[path][0], load_count[path][1],
3980           load_count[path][2]);
3981     load_count[path][0]--;
3982     load_count[path][1 + port]--;
3983     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3984           path, load_count[path][0], load_count[path][1],
3985           load_count[path][2]);
3986     if (load_count[path][0] == 0) {
3987         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3988     } else if (load_count[path][1 + port] == 0) {
3989         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3990     } else {
3991         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3992     }
3993 }
3994
3995 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3996 static uint32_t
3997 bxe_send_unload_req(struct bxe_softc *sc,
3998                     int              unload_mode)
3999 {
4000     uint32_t reset_code = 0;
4001 #if 0
4002     int port = SC_PORT(sc);
4003     int path = SC_PATH(sc);
4004 #endif
4005
4006     /* Select the UNLOAD request mode */
4007     if (unload_mode == UNLOAD_NORMAL) {
4008         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
4009     }
4010 #if 0
4011     else if (sc->flags & BXE_NO_WOL_FLAG) {
4012         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
4013     } else if (sc->wol) {
4014         uint32_t emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
4015         uint8_t *mac_addr = sc->dev->dev_addr;
4016         uint32_t val;
4017         uint16_t pmc;
4018
4019         /*
4020          * The mac address is written to entries 1-4 to
4021          * preserve entry 0 which is used by the PMF
4022          */
4023         uint8_t entry = (SC_VN(sc) + 1)*8;
4024
4025         val = (mac_addr[0] << 8) | mac_addr[1];
4026         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry, val);
4027
4028         val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
4029               (mac_addr[4] << 8) | mac_addr[5];
4030         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
4031
4032         /* Enable the PME and clear the status */
4033         pmc = pci_read_config(sc->dev,
4034                               (sc->devinfo.pcie_pm_cap_reg +
4035                                PCIR_POWER_STATUS),
4036                               2);
4037         pmc |= PCIM_PSTAT_PMEENABLE | PCIM_PSTAT_PME;
4038         pci_write_config(sc->dev,
4039                          (sc->devinfo.pcie_pm_cap_reg +
4040                           PCIR_POWER_STATUS),
4041                          pmc, 4);
4042
4043         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
4044     }
4045 #endif
4046     else {
4047         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
4048     }
4049
4050     /* Send the request to the MCP */
4051     if (!BXE_NOMCP(sc)) {
4052         reset_code = bxe_fw_command(sc, reset_code, 0);
4053     } else {
4054         reset_code = bxe_nic_unload_no_mcp(sc);
4055     }
4056
4057     return (reset_code);
4058 }
4059
4060 /* send UNLOAD_DONE command to the MCP */
4061 static void
4062 bxe_send_unload_done(struct bxe_softc *sc,
4063                      uint8_t          keep_link)
4064 {
4065     uint32_t reset_param =
4066         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
4067
4068     /* Report UNLOAD_DONE to MCP */
4069     if (!BXE_NOMCP(sc)) {
4070         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
4071     }
4072 }
4073
4074 static int
4075 bxe_func_wait_started(struct bxe_softc *sc)
4076 {
4077     int tout = 50;
4078
4079     if (!sc->port.pmf) {
4080         return (0);
4081     }
4082
4083     /*
4084      * (assumption: No Attention from MCP at this stage)
4085      * PMF probably in the middle of TX disable/enable transaction
4086      * 1. Sync IRS for default SB
4087      * 2. Sync SP queue - this guarantees us that attention handling started
4088      * 3. Wait, that TX disable/enable transaction completes
4089      *
4090      * 1+2 guarantee that if DCBX attention was scheduled it already changed
4091      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
4092      * received completion for the transaction the state is TX_STOPPED.
4093      * State will return to STARTED after completion of TX_STOPPED-->STARTED
4094      * transaction.
4095      */
4096
4097     /* XXX make sure default SB ISR is done */
4098     /* need a way to synchronize an irq (intr_mtx?) */
4099
4100     /* XXX flush any work queues */
4101
4102     while (ecore_func_get_state(sc, &sc->func_obj) !=
4103            ECORE_F_STATE_STARTED && tout--) {
4104         DELAY(20000);
4105     }
4106
4107     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
4108         /*
4109          * Failed to complete the transaction in a "good way"
4110          * Force both transactions with CLR bit.
4111          */
4112         struct ecore_func_state_params func_params = { NULL };
4113
4114         BLOGE(sc, "Unexpected function state! "
4115                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
4116
4117         func_params.f_obj = &sc->func_obj;
4118         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4119
4120         /* STARTED-->TX_STOPPED */
4121         func_params.cmd = ECORE_F_CMD_TX_STOP;
4122         ecore_func_state_change(sc, &func_params);
4123
4124         /* TX_STOPPED-->STARTED */
4125         func_params.cmd = ECORE_F_CMD_TX_START;
4126         return (ecore_func_state_change(sc, &func_params));
4127     }
4128
4129     return (0);
4130 }
4131
4132 static int
4133 bxe_stop_queue(struct bxe_softc *sc,
4134                int              index)
4135 {
4136     struct bxe_fastpath *fp = &sc->fp[index];
4137     struct ecore_queue_state_params q_params = { NULL };
4138     int rc;
4139
4140     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
4141
4142     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
4143     /* We want to wait for completion in this context */
4144     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
4145
4146     /* Stop the primary connection: */
4147
4148     /* ...halt the connection */
4149     q_params.cmd = ECORE_Q_CMD_HALT;
4150     rc = ecore_queue_state_change(sc, &q_params);
4151     if (rc) {
4152         return (rc);
4153     }
4154
4155     /* ...terminate the connection */
4156     q_params.cmd = ECORE_Q_CMD_TERMINATE;
4157     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
4158     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
4159     rc = ecore_queue_state_change(sc, &q_params);
4160     if (rc) {
4161         return (rc);
4162     }
4163
4164     /* ...delete cfc entry */
4165     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
4166     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
4167     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
4168     return (ecore_queue_state_change(sc, &q_params));
4169 }
4170
4171 /* wait for the outstanding SP commands */
4172 static inline uint8_t
4173 bxe_wait_sp_comp(struct bxe_softc *sc,
4174                  unsigned long    mask)
4175 {
4176     unsigned long tmp;
4177     int tout = 5000; /* wait for 5 secs tops */
4178
4179     while (tout--) {
4180         mb();
4181         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
4182             return (TRUE);
4183         }
4184
4185         DELAY(1000);
4186     }
4187
4188     mb();
4189
4190     tmp = atomic_load_acq_long(&sc->sp_state);
4191     if (tmp & mask) {
4192         BLOGE(sc, "Filtering completion timed out: "
4193                   "sp_state 0x%lx, mask 0x%lx\n",
4194               tmp, mask);
4195         return (FALSE);
4196     }
4197
4198     return (FALSE);
4199 }
4200
4201 static int
4202 bxe_func_stop(struct bxe_softc *sc)
4203 {
4204     struct ecore_func_state_params func_params = { NULL };
4205     int rc;
4206
4207     /* prepare parameters for function state transitions */
4208     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4209     func_params.f_obj = &sc->func_obj;
4210     func_params.cmd = ECORE_F_CMD_STOP;
4211
4212     /*
4213      * Try to stop the function the 'good way'. If it fails (in case
4214      * of a parity error during bxe_chip_cleanup()) and we are
4215      * not in a debug mode, perform a state transaction in order to
4216      * enable further HW_RESET transaction.
4217      */
4218     rc = ecore_func_state_change(sc, &func_params);
4219     if (rc) {
4220         BLOGE(sc, "FUNC_STOP ramrod failed. "
4221                   "Running a dry transaction\n");
4222         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4223         return (ecore_func_state_change(sc, &func_params));
4224     }
4225
4226     return (0);
4227 }
4228
4229 static int
4230 bxe_reset_hw(struct bxe_softc *sc,
4231              uint32_t         load_code)
4232 {
4233     struct ecore_func_state_params func_params = { NULL };
4234
4235     /* Prepare parameters for function state transitions */
4236     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4237
4238     func_params.f_obj = &sc->func_obj;
4239     func_params.cmd = ECORE_F_CMD_HW_RESET;
4240
4241     func_params.params.hw_init.load_phase = load_code;
4242
4243     return (ecore_func_state_change(sc, &func_params));
4244 }
4245
4246 static void
4247 bxe_int_disable_sync(struct bxe_softc *sc,
4248                      int              disable_hw)
4249 {
4250     if (disable_hw) {
4251         /* prevent the HW from sending interrupts */
4252         bxe_int_disable(sc);
4253     }
4254
4255     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4256     /* make sure all ISRs are done */
4257
4258     /* XXX make sure sp_task is not running */
4259     /* cancel and flush work queues */
4260 }
4261
4262 static void
4263 bxe_chip_cleanup(struct bxe_softc *sc,
4264                  uint32_t         unload_mode,
4265                  uint8_t          keep_link)
4266 {
4267     int port = SC_PORT(sc);
4268     struct ecore_mcast_ramrod_params rparam = { NULL };
4269     uint32_t reset_code;
4270     int i, rc = 0;
4271
4272     bxe_drain_tx_queues(sc);
4273
4274     /* give HW time to discard old tx messages */
4275     DELAY(1000);
4276
4277     /* Clean all ETH MACs */
4278     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4279     if (rc < 0) {
4280         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4281     }
4282
4283     /* Clean up UC list  */
4284     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4285     if (rc < 0) {
4286         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4287     }
4288
4289     /* Disable LLH */
4290     if (!CHIP_IS_E1(sc)) {
4291         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4292     }
4293
4294     /* Set "drop all" to stop Rx */
4295
4296     /*
4297      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4298      * a race between the completion code and this code.
4299      */
4300     BXE_MCAST_LOCK(sc);
4301
4302     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4303         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4304     } else {
4305         bxe_set_storm_rx_mode(sc);
4306     }
4307
4308     /* Clean up multicast configuration */
4309     rparam.mcast_obj = &sc->mcast_obj;
4310     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4311     if (rc < 0) {
4312         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4313     }
4314
4315     BXE_MCAST_UNLOCK(sc);
4316
4317     // XXX bxe_iov_chip_cleanup(sc);
4318
4319     /*
4320      * Send the UNLOAD_REQUEST to the MCP. This will return if
4321      * this function should perform FUNCTION, PORT, or COMMON HW
4322      * reset.
4323      */
4324     reset_code = bxe_send_unload_req(sc, unload_mode);
4325
4326     /*
4327      * (assumption: No Attention from MCP at this stage)
4328      * PMF probably in the middle of TX disable/enable transaction
4329      */
4330     rc = bxe_func_wait_started(sc);
4331     if (rc) {
4332         BLOGE(sc, "bxe_func_wait_started failed\n");
4333     }
4334
4335     /*
4336      * Close multi and leading connections
4337      * Completions for ramrods are collected in a synchronous way
4338      */
4339     for (i = 0; i < sc->num_queues; i++) {
4340         if (bxe_stop_queue(sc, i)) {
4341             goto unload_error;
4342         }
4343     }
4344
4345     /*
4346      * If SP settings didn't get completed so far - something
4347      * very wrong has happen.
4348      */
4349     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4350         BLOGE(sc, "Common slow path ramrods got stuck!\n");
4351     }
4352
4353 unload_error:
4354
4355     rc = bxe_func_stop(sc);
4356     if (rc) {
4357         BLOGE(sc, "Function stop failed!\n");
4358     }
4359
4360     /* disable HW interrupts */
4361     bxe_int_disable_sync(sc, TRUE);
4362
4363     /* detach interrupts */
4364     bxe_interrupt_detach(sc);
4365
4366     /* Reset the chip */
4367     rc = bxe_reset_hw(sc, reset_code);
4368     if (rc) {
4369         BLOGE(sc, "Hardware reset failed\n");
4370     }
4371
4372     /* Report UNLOAD_DONE to MCP */
4373     bxe_send_unload_done(sc, keep_link);
4374 }
4375
4376 static void
4377 bxe_disable_close_the_gate(struct bxe_softc *sc)
4378 {
4379     uint32_t val;
4380     int port = SC_PORT(sc);
4381
4382     BLOGD(sc, DBG_LOAD,
4383           "Disabling 'close the gates'\n");
4384
4385     if (CHIP_IS_E1(sc)) {
4386         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4387                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4388         val = REG_RD(sc, addr);
4389         val &= ~(0x300);
4390         REG_WR(sc, addr, val);
4391     } else {
4392         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4393         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4394                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4395         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4396     }
4397 }
4398
4399 /*
4400  * Cleans the object that have internal lists without sending
4401  * ramrods. Should be run when interrutps are disabled.
4402  */
4403 static void
4404 bxe_squeeze_objects(struct bxe_softc *sc)
4405 {
4406     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4407     struct ecore_mcast_ramrod_params rparam = { NULL };
4408     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4409     int rc;
4410
4411     /* Cleanup MACs' object first... */
4412
4413     /* Wait for completion of requested */
4414     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4415     /* Perform a dry cleanup */
4416     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4417
4418     /* Clean ETH primary MAC */
4419     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4420     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4421                              &ramrod_flags);
4422     if (rc != 0) {
4423         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4424     }
4425
4426     /* Cleanup UC list */
4427     vlan_mac_flags = 0;
4428     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4429     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4430                              &ramrod_flags);
4431     if (rc != 0) {
4432         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4433     }
4434
4435     /* Now clean mcast object... */
4436
4437     rparam.mcast_obj = &sc->mcast_obj;
4438     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4439
4440     /* Add a DEL command... */
4441     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4442     if (rc < 0) {
4443         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4444     }
4445
4446     /* now wait until all pending commands are cleared */
4447
4448     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4449     while (rc != 0) {
4450         if (rc < 0) {
4451             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4452             return;
4453         }
4454
4455         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4456     }
4457 }
4458
4459 /* stop the controller */
4460 static __noinline int
4461 bxe_nic_unload(struct bxe_softc *sc,
4462                uint32_t         unload_mode,
4463                uint8_t          keep_link)
4464 {
4465     uint8_t global = FALSE;
4466     uint32_t val;
4467
4468     BXE_CORE_LOCK_ASSERT(sc);
4469
4470     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4471
4472     /* mark driver as unloaded in shmem2 */
4473     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4474         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4475         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4476                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4477     }
4478
4479     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4480         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4481         /*
4482          * We can get here if the driver has been unloaded
4483          * during parity error recovery and is either waiting for a
4484          * leader to complete or for other functions to unload and
4485          * then ifconfig down has been issued. In this case we want to
4486          * unload and let other functions to complete a recovery
4487          * process.
4488          */
4489         sc->recovery_state = BXE_RECOVERY_DONE;
4490         sc->is_leader = 0;
4491         bxe_release_leader_lock(sc);
4492         mb();
4493
4494         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4495         BLOGE(sc, "Can't unload in closed or error state\n");
4496         return (-1);
4497     }
4498
4499     /*
4500      * Nothing to do during unload if previous bxe_nic_load()
4501      * did not completed succesfully - all resourses are released.
4502      */
4503     if ((sc->state == BXE_STATE_CLOSED) ||
4504         (sc->state == BXE_STATE_ERROR)) {
4505         return (0);
4506     }
4507
4508     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4509     mb();
4510
4511     /* stop tx */
4512     bxe_tx_disable(sc);
4513
4514     sc->rx_mode = BXE_RX_MODE_NONE;
4515     /* XXX set rx mode ??? */
4516
4517     if (IS_PF(sc)) {
4518         /* set ALWAYS_ALIVE bit in shmem */
4519         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4520
4521         bxe_drv_pulse(sc);
4522
4523         bxe_stats_handle(sc, STATS_EVENT_STOP);
4524         bxe_save_statistics(sc);
4525     }
4526
4527     /* wait till consumers catch up with producers in all queues */
4528     bxe_drain_tx_queues(sc);
4529
4530     /* if VF indicate to PF this function is going down (PF will delete sp
4531      * elements and clear initializations
4532      */
4533     if (IS_VF(sc)) {
4534         ; /* bxe_vfpf_close_vf(sc); */
4535     } else if (unload_mode != UNLOAD_RECOVERY) {
4536         /* if this is a normal/close unload need to clean up chip */
4537         bxe_chip_cleanup(sc, unload_mode, keep_link);
4538     } else {
4539         /* Send the UNLOAD_REQUEST to the MCP */
4540         bxe_send_unload_req(sc, unload_mode);
4541
4542         /*
4543          * Prevent transactions to host from the functions on the
4544          * engine that doesn't reset global blocks in case of global
4545          * attention once gloabl blocks are reset and gates are opened
4546          * (the engine which leader will perform the recovery
4547          * last).
4548          */
4549         if (!CHIP_IS_E1x(sc)) {
4550             bxe_pf_disable(sc);
4551         }
4552
4553         /* disable HW interrupts */
4554         bxe_int_disable_sync(sc, TRUE);
4555
4556         /* detach interrupts */
4557         bxe_interrupt_detach(sc);
4558
4559         /* Report UNLOAD_DONE to MCP */
4560         bxe_send_unload_done(sc, FALSE);
4561     }
4562
4563     /*
4564      * At this stage no more interrupts will arrive so we may safely clean
4565      * the queue'able objects here in case they failed to get cleaned so far.
4566      */
4567     if (IS_PF(sc)) {
4568         bxe_squeeze_objects(sc);
4569     }
4570
4571     /* There should be no more pending SP commands at this stage */
4572     sc->sp_state = 0;
4573
4574     sc->port.pmf = 0;
4575
4576     bxe_free_fp_buffers(sc);
4577
4578     if (IS_PF(sc)) {
4579         bxe_free_mem(sc);
4580     }
4581
4582     bxe_free_fw_stats_mem(sc);
4583
4584     sc->state = BXE_STATE_CLOSED;
4585
4586     /*
4587      * Check if there are pending parity attentions. If there are - set
4588      * RECOVERY_IN_PROGRESS.
4589      */
4590     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4591         bxe_set_reset_in_progress(sc);
4592
4593         /* Set RESET_IS_GLOBAL if needed */
4594         if (global) {
4595             bxe_set_reset_global(sc);
4596         }
4597     }
4598
4599     /*
4600      * The last driver must disable a "close the gate" if there is no
4601      * parity attention or "process kill" pending.
4602      */
4603     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4604         bxe_reset_is_done(sc, SC_PATH(sc))) {
4605         bxe_disable_close_the_gate(sc);
4606     }
4607
4608     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4609
4610     return (0);
4611 }
4612
4613 /*
4614  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4615  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4616  */
4617 static int
4618 bxe_ifmedia_update(struct ifnet *ifp)
4619 {
4620     struct bxe_softc *sc = (struct bxe_softc *)ifp->if_softc;
4621     struct ifmedia *ifm;
4622
4623     ifm = &sc->ifmedia;
4624
4625     /* We only support Ethernet media type. */
4626     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4627         return (EINVAL);
4628     }
4629
4630     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4631     case IFM_AUTO:
4632          break;
4633     case IFM_10G_CX4:
4634     case IFM_10G_SR:
4635     case IFM_10G_T:
4636     case IFM_10G_TWINAX:
4637     default:
4638         /* We don't support changing the media type. */
4639         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4640               IFM_SUBTYPE(ifm->ifm_media));
4641         return (EINVAL);
4642     }
4643
4644     return (0);
4645 }
4646
4647 /*
4648  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4649  */
4650 static void
4651 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4652 {
4653     struct bxe_softc *sc = ifp->if_softc;
4654
4655     /* Report link down if the driver isn't running. */
4656     if ((ifp->if_drv_flags & IFF_DRV_RUNNING) == 0) {
4657         ifmr->ifm_active |= IFM_NONE;
4658         return;
4659     }
4660
4661     /* Setup the default interface info. */
4662     ifmr->ifm_status = IFM_AVALID;
4663     ifmr->ifm_active = IFM_ETHER;
4664
4665     if (sc->link_vars.link_up) {
4666         ifmr->ifm_status |= IFM_ACTIVE;
4667     } else {
4668         ifmr->ifm_active |= IFM_NONE;
4669         return;
4670     }
4671
4672     ifmr->ifm_active |= sc->media;
4673
4674     if (sc->link_vars.duplex == DUPLEX_FULL) {
4675         ifmr->ifm_active |= IFM_FDX;
4676     } else {
4677         ifmr->ifm_active |= IFM_HDX;
4678     }
4679 }
4680
4681 static int
4682 bxe_ioctl_nvram(struct bxe_softc *sc,
4683                 uint32_t         priv_op,
4684                 struct ifreq     *ifr)
4685 {
4686     struct bxe_nvram_data nvdata_base;
4687     struct bxe_nvram_data *nvdata;
4688     int len;
4689     int error = 0;
4690
4691     copyin(ifr->ifr_data, &nvdata_base, sizeof(nvdata_base));
4692
4693     len = (sizeof(struct bxe_nvram_data) +
4694            nvdata_base.len -
4695            sizeof(uint32_t));
4696
4697     if (len > sizeof(struct bxe_nvram_data)) {
4698         if ((nvdata = (struct bxe_nvram_data *)
4699                  malloc(len, M_DEVBUF,
4700                         (M_NOWAIT | M_ZERO))) == NULL) {
4701             BLOGE(sc, "BXE_IOC_RD_NVRAM malloc failed\n");
4702             return (1);
4703         }
4704         memcpy(nvdata, &nvdata_base, sizeof(struct bxe_nvram_data));
4705     } else {
4706         nvdata = &nvdata_base;
4707     }
4708
4709     if (priv_op == BXE_IOC_RD_NVRAM) {
4710         BLOGD(sc, DBG_IOCTL, "IOC_RD_NVRAM 0x%x %d\n",
4711               nvdata->offset, nvdata->len);
4712         error = bxe_nvram_read(sc,
4713                                nvdata->offset,
4714                                (uint8_t *)nvdata->value,
4715                                nvdata->len);
4716         copyout(nvdata, ifr->ifr_data, len);
4717     } else { /* BXE_IOC_WR_NVRAM */
4718         BLOGD(sc, DBG_IOCTL, "IOC_WR_NVRAM 0x%x %d\n",
4719               nvdata->offset, nvdata->len);
4720         copyin(ifr->ifr_data, nvdata, len);
4721         error = bxe_nvram_write(sc,
4722                                 nvdata->offset,
4723                                 (uint8_t *)nvdata->value,
4724                                 nvdata->len);
4725     }
4726
4727     if (len > sizeof(struct bxe_nvram_data)) {
4728         free(nvdata, M_DEVBUF);
4729     }
4730
4731     return (error);
4732 }
4733
4734 static int
4735 bxe_ioctl_stats_show(struct bxe_softc *sc,
4736                      uint32_t         priv_op,
4737                      struct ifreq     *ifr)
4738 {
4739     const size_t str_size   = (BXE_NUM_ETH_STATS * STAT_NAME_LEN);
4740     const size_t stats_size = (BXE_NUM_ETH_STATS * sizeof(uint64_t));
4741     caddr_t p_tmp;
4742     uint32_t *offset;
4743     int i;
4744
4745     switch (priv_op)
4746     {
4747     case BXE_IOC_STATS_SHOW_NUM:
4748         memset(ifr->ifr_data, 0, sizeof(union bxe_stats_show_data));
4749         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.num =
4750             BXE_NUM_ETH_STATS;
4751         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.len =
4752             STAT_NAME_LEN;
4753         return (0);
4754
4755     case BXE_IOC_STATS_SHOW_STR:
4756         memset(ifr->ifr_data, 0, str_size);
4757         p_tmp = ifr->ifr_data;
4758         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4759             strcpy(p_tmp, bxe_eth_stats_arr[i].string);
4760             p_tmp += STAT_NAME_LEN;
4761         }
4762         return (0);
4763
4764     case BXE_IOC_STATS_SHOW_CNT:
4765         memset(ifr->ifr_data, 0, stats_size);
4766         p_tmp = ifr->ifr_data;
4767         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4768             offset = ((uint32_t *)&sc->eth_stats +
4769                       bxe_eth_stats_arr[i].offset);
4770             switch (bxe_eth_stats_arr[i].size) {
4771             case 4:
4772                 *((uint64_t *)p_tmp) = (uint64_t)*offset;
4773                 break;
4774             case 8:
4775                 *((uint64_t *)p_tmp) = HILO_U64(*offset, *(offset + 1));
4776                 break;
4777             default:
4778                 *((uint64_t *)p_tmp) = 0;
4779             }
4780             p_tmp += sizeof(uint64_t);
4781         }
4782         return (0);
4783
4784     default:
4785         return (-1);
4786     }
4787 }
4788
4789 static void
4790 bxe_handle_chip_tq(void *context,
4791                    int  pending)
4792 {
4793     struct bxe_softc *sc = (struct bxe_softc *)context;
4794     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4795
4796     switch (work)
4797     {
4798     case CHIP_TQ_REINIT:
4799         if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
4800             /* restart the interface */
4801             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4802             bxe_periodic_stop(sc);
4803             BXE_CORE_LOCK(sc);
4804             bxe_stop_locked(sc);
4805             bxe_init_locked(sc);
4806             BXE_CORE_UNLOCK(sc);
4807         }
4808         break;
4809
4810     default:
4811         break;
4812     }
4813 }
4814
4815 /*
4816  * Handles any IOCTL calls from the operating system.
4817  *
4818  * Returns:
4819  *   0 = Success, >0 Failure
4820  */
4821 static int
4822 bxe_ioctl(struct ifnet *ifp,
4823           u_long       command,
4824           caddr_t      data)
4825 {
4826     struct bxe_softc *sc = ifp->if_softc;
4827     struct ifreq *ifr = (struct ifreq *)data;
4828     struct bxe_nvram_data *nvdata;
4829     uint32_t priv_op;
4830     int mask = 0;
4831     int reinit = 0;
4832     int error = 0;
4833
4834     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4835     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4836
4837     switch (command)
4838     {
4839     case SIOCSIFMTU:
4840         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4841               ifr->ifr_mtu);
4842
4843         if (sc->mtu == ifr->ifr_mtu) {
4844             /* nothing to change */
4845             break;
4846         }
4847
4848         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4849             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4850                   ifr->ifr_mtu, mtu_min, mtu_max);
4851             error = EINVAL;
4852             break;
4853         }
4854
4855         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4856                              (unsigned long)ifr->ifr_mtu);
4857         atomic_store_rel_long((volatile unsigned long *)&ifp->if_mtu,
4858                               (unsigned long)ifr->ifr_mtu);
4859
4860         reinit = 1;
4861         break;
4862
4863     case SIOCSIFFLAGS:
4864         /* toggle the interface state up or down */
4865         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4866
4867         BXE_CORE_LOCK(sc);
4868         /* check if the interface is up */
4869         if (ifp->if_flags & IFF_UP) {
4870             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4871                 /* set the receive mode flags */
4872                 bxe_set_rx_mode(sc);
4873             } else {
4874                 bxe_init_locked(sc);
4875             }
4876         } else {
4877             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4878                 bxe_periodic_stop(sc);
4879                 bxe_stop_locked(sc);
4880             }
4881         }
4882         BXE_CORE_UNLOCK(sc);
4883
4884         break;
4885
4886     case SIOCADDMULTI:
4887     case SIOCDELMULTI:
4888         /* add/delete multicast addresses */
4889         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4890
4891         /* check if the interface is up */
4892         if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4893             /* set the receive mode flags */
4894             BXE_CORE_LOCK(sc);
4895             bxe_set_rx_mode(sc);
4896             BXE_CORE_UNLOCK(sc);
4897         }
4898
4899         break;
4900
4901     case SIOCSIFCAP:
4902         /* find out which capabilities have changed */
4903         mask = (ifr->ifr_reqcap ^ ifp->if_capenable);
4904
4905         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4906               mask);
4907
4908         /* toggle the LRO capabilites enable flag */
4909         if (mask & IFCAP_LRO) {
4910             ifp->if_capenable ^= IFCAP_LRO;
4911             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4912                   (ifp->if_capenable & IFCAP_LRO) ? "ON" : "OFF");
4913             reinit = 1;
4914         }
4915
4916         /* toggle the TXCSUM checksum capabilites enable flag */
4917         if (mask & IFCAP_TXCSUM) {
4918             ifp->if_capenable ^= IFCAP_TXCSUM;
4919             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4920                   (ifp->if_capenable & IFCAP_TXCSUM) ? "ON" : "OFF");
4921             if (ifp->if_capenable & IFCAP_TXCSUM) {
4922                 ifp->if_hwassist = (CSUM_IP       |
4923                                     CSUM_TCP      |
4924                                     CSUM_UDP      |
4925                                     CSUM_TSO      |
4926                                     CSUM_TCP_IPV6 |
4927                                     CSUM_UDP_IPV6);
4928             } else {
4929                 ifp->if_hwassist = 0;
4930             }
4931         }
4932
4933         /* toggle the RXCSUM checksum capabilities enable flag */
4934         if (mask & IFCAP_RXCSUM) {
4935             ifp->if_capenable ^= IFCAP_RXCSUM;
4936             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4937                   (ifp->if_capenable & IFCAP_RXCSUM) ? "ON" : "OFF");
4938             if (ifp->if_capenable & IFCAP_RXCSUM) {
4939                 ifp->if_hwassist = (CSUM_IP       |
4940                                     CSUM_TCP      |
4941                                     CSUM_UDP      |
4942                                     CSUM_TSO      |
4943                                     CSUM_TCP_IPV6 |
4944                                     CSUM_UDP_IPV6);
4945             } else {
4946                 ifp->if_hwassist = 0;
4947             }
4948         }
4949
4950         /* toggle TSO4 capabilities enabled flag */
4951         if (mask & IFCAP_TSO4) {
4952             ifp->if_capenable ^= IFCAP_TSO4;
4953             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4954                   (ifp->if_capenable & IFCAP_TSO4) ? "ON" : "OFF");
4955         }
4956
4957         /* toggle TSO6 capabilities enabled flag */
4958         if (mask & IFCAP_TSO6) {
4959             ifp->if_capenable ^= IFCAP_TSO6;
4960             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4961                   (ifp->if_capenable & IFCAP_TSO6) ? "ON" : "OFF");
4962         }
4963
4964         /* toggle VLAN_HWTSO capabilities enabled flag */
4965         if (mask & IFCAP_VLAN_HWTSO) {
4966             ifp->if_capenable ^= IFCAP_VLAN_HWTSO;
4967             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4968                   (ifp->if_capenable & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4969         }
4970
4971         /* toggle VLAN_HWCSUM capabilities enabled flag */
4972         if (mask & IFCAP_VLAN_HWCSUM) {
4973             /* XXX investigate this... */
4974             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4975             error = EINVAL;
4976         }
4977
4978         /* toggle VLAN_MTU capabilities enable flag */
4979         if (mask & IFCAP_VLAN_MTU) {
4980             /* XXX investigate this... */
4981             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4982             error = EINVAL;
4983         }
4984
4985         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4986         if (mask & IFCAP_VLAN_HWTAGGING) {
4987             /* XXX investigate this... */
4988             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4989             error = EINVAL;
4990         }
4991
4992         /* toggle VLAN_HWFILTER capabilities enabled flag */
4993         if (mask & IFCAP_VLAN_HWFILTER) {
4994             /* XXX investigate this... */
4995             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4996             error = EINVAL;
4997         }
4998
4999         /* XXX not yet...
5000          * IFCAP_WOL_MAGIC
5001          */
5002
5003         break;
5004
5005     case SIOCSIFMEDIA:
5006     case SIOCGIFMEDIA:
5007         /* set/get interface media */
5008         BLOGD(sc, DBG_IOCTL,
5009               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
5010               (command & 0xff));
5011         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
5012         break;
5013
5014     case SIOCGPRIVATE_0:
5015         copyin(ifr->ifr_data, &priv_op, sizeof(priv_op));
5016
5017         switch (priv_op)
5018         {
5019         case BXE_IOC_RD_NVRAM:
5020         case BXE_IOC_WR_NVRAM:
5021             nvdata = (struct bxe_nvram_data *)ifr->ifr_data;
5022             BLOGD(sc, DBG_IOCTL,
5023                   "Received Private NVRAM ioctl addr=0x%x size=%u\n",
5024                   nvdata->offset, nvdata->len);
5025             error = bxe_ioctl_nvram(sc, priv_op, ifr);
5026             break;
5027
5028         case BXE_IOC_STATS_SHOW_NUM:
5029         case BXE_IOC_STATS_SHOW_STR:
5030         case BXE_IOC_STATS_SHOW_CNT:
5031             BLOGD(sc, DBG_IOCTL, "Received Private Stats ioctl (%d)\n",
5032                   priv_op);
5033             error = bxe_ioctl_stats_show(sc, priv_op, ifr);
5034             break;
5035
5036         default:
5037             BLOGW(sc, "Received Private Unknown ioctl (%d)\n", priv_op);
5038             error = EINVAL;
5039             break;
5040         }
5041
5042         break;
5043
5044     default:
5045         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
5046               (command & 0xff));
5047         error = ether_ioctl(ifp, command, data);
5048         break;
5049     }
5050
5051     if (reinit && (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
5052         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
5053               "Re-initializing hardware from IOCTL change\n");
5054         bxe_periodic_stop(sc);
5055         BXE_CORE_LOCK(sc);
5056         bxe_stop_locked(sc);
5057         bxe_init_locked(sc);
5058         BXE_CORE_UNLOCK(sc);
5059     }
5060
5061     return (error);
5062 }
5063
5064 static __noinline void
5065 bxe_dump_mbuf(struct bxe_softc *sc,
5066               struct mbuf      *m,
5067               uint8_t          contents)
5068 {
5069     char * type;
5070     int i = 0;
5071
5072     if (!(sc->debug & DBG_MBUF)) {
5073         return;
5074     }
5075
5076     if (m == NULL) {
5077         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
5078         return;
5079     }
5080
5081     while (m) {
5082         BLOGD(sc, DBG_MBUF,
5083               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
5084               i, m, m->m_len, m->m_flags,
5085               "\20\1M_EXT\2M_PKTHDR\3M_EOR\4M_RDONLY", m->m_data);
5086
5087         if (m->m_flags & M_PKTHDR) {
5088              BLOGD(sc, DBG_MBUF,
5089                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
5090                    i, m->m_pkthdr.len, m->m_flags,
5091                    "\20\12M_BCAST\13M_MCAST\14M_FRAG"
5092                    "\15M_FIRSTFRAG\16M_LASTFRAG\21M_VLANTAG"
5093                    "\22M_PROMISC\23M_NOFREE",
5094                    (int)m->m_pkthdr.csum_flags,
5095                    "\20\1CSUM_IP\2CSUM_TCP\3CSUM_UDP\4CSUM_IP_FRAGS"
5096                    "\5CSUM_FRAGMENT\6CSUM_TSO\11CSUM_IP_CHECKED"
5097                    "\12CSUM_IP_VALID\13CSUM_DATA_VALID"
5098                    "\14CSUM_PSEUDO_HDR");
5099         }
5100
5101         if (m->m_flags & M_EXT) {
5102             switch (m->m_ext.ext_type) {
5103             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
5104             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
5105             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
5106             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
5107             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
5108             case EXT_PACKET:     type = "EXT_PACKET";     break;
5109             case EXT_MBUF:       type = "EXT_MBUF";       break;
5110             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
5111             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
5112             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
5113             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
5114             default:             type = "UNKNOWN";        break;
5115             }
5116
5117             BLOGD(sc, DBG_MBUF,
5118                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
5119                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
5120         }
5121
5122         if (contents) {
5123             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
5124         }
5125
5126         m = m->m_next;
5127         i++;
5128     }
5129 }
5130
5131 /*
5132  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
5133  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
5134  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
5135  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
5136  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
5137  */
5138 static int
5139 bxe_chktso_window(struct bxe_softc  *sc,
5140                   int               nsegs,
5141                   bus_dma_segment_t *segs,
5142                   struct mbuf       *m)
5143 {
5144     uint32_t num_wnds, wnd_size, wnd_sum;
5145     int32_t frag_idx, wnd_idx;
5146     unsigned short lso_mss;
5147     int defrag;
5148
5149     defrag = 0;
5150     wnd_sum = 0;
5151     wnd_size = 10;
5152     num_wnds = nsegs - wnd_size;
5153     lso_mss = htole16(m->m_pkthdr.tso_segsz);
5154
5155     /*
5156      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
5157      * first window sum of data while skipping the first assuming it is the
5158      * header in FreeBSD.
5159      */
5160     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
5161         wnd_sum += htole16(segs[frag_idx].ds_len);
5162     }
5163
5164     /* check the first 10 bd window size */
5165     if (wnd_sum < lso_mss) {
5166         return (1);
5167     }
5168
5169     /* run through the windows */
5170     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
5171         /* subtract the first mbuf->m_len of the last wndw(-header) */
5172         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
5173         /* add the next mbuf len to the len of our new window */
5174         wnd_sum += htole16(segs[frag_idx].ds_len);
5175         if (wnd_sum < lso_mss) {
5176             return (1);
5177         }
5178     }
5179
5180     return (0);
5181 }
5182
5183 static uint8_t
5184 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
5185                     struct mbuf         *m,
5186                     uint32_t            *parsing_data)
5187 {
5188     struct ether_vlan_header *eh = NULL;
5189     struct ip *ip4 = NULL;
5190     struct ip6_hdr *ip6 = NULL;
5191     caddr_t ip = NULL;
5192     struct tcphdr *th = NULL;
5193     int e_hlen, ip_hlen, l4_off;
5194     uint16_t proto;
5195
5196     if (m->m_pkthdr.csum_flags == CSUM_IP) {
5197         /* no L4 checksum offload needed */
5198         return (0);
5199     }
5200
5201     /* get the Ethernet header */
5202     eh = mtod(m, struct ether_vlan_header *);
5203
5204     /* handle VLAN encapsulation if present */
5205     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5206         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5207         proto  = ntohs(eh->evl_proto);
5208     } else {
5209         e_hlen = ETHER_HDR_LEN;
5210         proto  = ntohs(eh->evl_encap_proto);
5211     }
5212
5213     switch (proto) {
5214     case ETHERTYPE_IP:
5215         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5216         ip4 = (m->m_len < sizeof(struct ip)) ?
5217                   (struct ip *)m->m_next->m_data :
5218                   (struct ip *)(m->m_data + e_hlen);
5219         /* ip_hl is number of 32-bit words */
5220         ip_hlen = (ip4->ip_hl << 2);
5221         ip = (caddr_t)ip4;
5222         break;
5223     case ETHERTYPE_IPV6:
5224         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5225         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5226                   (struct ip6_hdr *)m->m_next->m_data :
5227                   (struct ip6_hdr *)(m->m_data + e_hlen);
5228         /* XXX cannot support offload with IPv6 extensions */
5229         ip_hlen = sizeof(struct ip6_hdr);
5230         ip = (caddr_t)ip6;
5231         break;
5232     default:
5233         /* We can't offload in this case... */
5234         /* XXX error stat ??? */
5235         return (0);
5236     }
5237
5238     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5239     l4_off = (e_hlen + ip_hlen);
5240
5241     *parsing_data |=
5242         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
5243          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
5244
5245     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5246                                   CSUM_TSO |
5247                                   CSUM_TCP_IPV6)) {
5248         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5249         th = (struct tcphdr *)(ip + ip_hlen);
5250         /* th_off is number of 32-bit words */
5251         *parsing_data |= ((th->th_off <<
5252                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
5253                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
5254         return (l4_off + (th->th_off << 2)); /* entire header length */
5255     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5256                                          CSUM_UDP_IPV6)) {
5257         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5258         return (l4_off + sizeof(struct udphdr)); /* entire header length */
5259     } else {
5260         /* XXX error stat ??? */
5261         return (0);
5262     }
5263 }
5264
5265 static uint8_t
5266 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
5267                  struct mbuf                *m,
5268                  struct eth_tx_parse_bd_e1x *pbd)
5269 {
5270     struct ether_vlan_header *eh = NULL;
5271     struct ip *ip4 = NULL;
5272     struct ip6_hdr *ip6 = NULL;
5273     caddr_t ip = NULL;
5274     struct tcphdr *th = NULL;
5275     struct udphdr *uh = NULL;
5276     int e_hlen, ip_hlen;
5277     uint16_t proto;
5278     uint8_t hlen;
5279     uint16_t tmp_csum;
5280     uint32_t *tmp_uh;
5281
5282     /* get the Ethernet header */
5283     eh = mtod(m, struct ether_vlan_header *);
5284
5285     /* handle VLAN encapsulation if present */
5286     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5287         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5288         proto  = ntohs(eh->evl_proto);
5289     } else {
5290         e_hlen = ETHER_HDR_LEN;
5291         proto  = ntohs(eh->evl_encap_proto);
5292     }
5293
5294     switch (proto) {
5295     case ETHERTYPE_IP:
5296         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5297         ip4 = (m->m_len < sizeof(struct ip)) ?
5298                   (struct ip *)m->m_next->m_data :
5299                   (struct ip *)(m->m_data + e_hlen);
5300         /* ip_hl is number of 32-bit words */
5301         ip_hlen = (ip4->ip_hl << 1);
5302         ip = (caddr_t)ip4;
5303         break;
5304     case ETHERTYPE_IPV6:
5305         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5306         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5307                   (struct ip6_hdr *)m->m_next->m_data :
5308                   (struct ip6_hdr *)(m->m_data + e_hlen);
5309         /* XXX cannot support offload with IPv6 extensions */
5310         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
5311         ip = (caddr_t)ip6;
5312         break;
5313     default:
5314         /* We can't offload in this case... */
5315         /* XXX error stat ??? */
5316         return (0);
5317     }
5318
5319     hlen = (e_hlen >> 1);
5320
5321     /* note that rest of global_data is indirectly zeroed here */
5322     if (m->m_flags & M_VLANTAG) {
5323         pbd->global_data =
5324             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
5325     } else {
5326         pbd->global_data = htole16(hlen);
5327     }
5328
5329     pbd->ip_hlen_w = ip_hlen;
5330
5331     hlen += pbd->ip_hlen_w;
5332
5333     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5334
5335     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5336                                   CSUM_TSO |
5337                                   CSUM_TCP_IPV6)) {
5338         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5339         /* th_off is number of 32-bit words */
5340         hlen += (uint16_t)(th->th_off << 1);
5341     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5342                                          CSUM_UDP_IPV6)) {
5343         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5344         hlen += (sizeof(struct udphdr) / 2);
5345     } else {
5346         /* valid case as only CSUM_IP was set */
5347         return (0);
5348     }
5349
5350     pbd->total_hlen_w = htole16(hlen);
5351
5352     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5353                                   CSUM_TSO |
5354                                   CSUM_TCP_IPV6)) {
5355         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5356         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5357     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5358                                          CSUM_UDP_IPV6)) {
5359         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5360
5361         /*
5362          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5363          * checksums and does not know anything about the UDP header and where
5364          * the checksum field is located. It only knows about TCP. Therefore
5365          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5366          * offload. Since the checksum field offset for TCP is 16 bytes and
5367          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5368          * bytes less than the start of the UDP header. This allows the
5369          * hardware to write the checksum in the correct spot. But the
5370          * hardware will compute a checksum which includes the last 10 bytes
5371          * of the IP header. To correct this we tweak the stack computed
5372          * pseudo checksum by folding in the calculation of the inverse
5373          * checksum for those final 10 bytes of the IP header. This allows
5374          * the correct checksum to be computed by the hardware.
5375          */
5376
5377         /* set pointer 10 bytes before UDP header */
5378         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5379
5380         /* calculate a pseudo header checksum over the first 10 bytes */
5381         tmp_csum = in_pseudo(*tmp_uh,
5382                              *(tmp_uh + 1),
5383                              *(uint16_t *)(tmp_uh + 2));
5384
5385         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5386     }
5387
5388     return (hlen * 2); /* entire header length, number of bytes */
5389 }
5390
5391 static void
5392 bxe_set_pbd_lso_e2(struct mbuf *m,
5393                    uint32_t    *parsing_data)
5394 {
5395     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5396                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5397                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5398
5399     /* XXX test for IPv6 with extension header... */
5400 #if 0
5401     struct ip6_hdr *ip6;
5402     if (ip6 && ip6->ip6_nxt == 'some ipv6 extension header')
5403         *parsing_data |= ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR;
5404 #endif
5405 }
5406
5407 static void
5408 bxe_set_pbd_lso(struct mbuf                *m,
5409                 struct eth_tx_parse_bd_e1x *pbd)
5410 {
5411     struct ether_vlan_header *eh = NULL;
5412     struct ip *ip = NULL;
5413     struct tcphdr *th = NULL;
5414     int e_hlen;
5415
5416     /* get the Ethernet header */
5417     eh = mtod(m, struct ether_vlan_header *);
5418
5419     /* handle VLAN encapsulation if present */
5420     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5421                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5422
5423     /* get the IP and TCP header, with LSO entire header in first mbuf */
5424     /* XXX assuming IPv4 */
5425     ip = (struct ip *)(m->m_data + e_hlen);
5426     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5427
5428     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5429     pbd->tcp_send_seq = ntohl(th->th_seq);
5430     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5431
5432 #if 1
5433         /* XXX IPv4 */
5434         pbd->ip_id = ntohs(ip->ip_id);
5435         pbd->tcp_pseudo_csum =
5436             ntohs(in_pseudo(ip->ip_src.s_addr,
5437                             ip->ip_dst.s_addr,
5438                             htons(IPPROTO_TCP)));
5439 #else
5440         /* XXX IPv6 */
5441         pbd->tcp_pseudo_csum =
5442             ntohs(in_pseudo(&ip6->ip6_src,
5443                             &ip6->ip6_dst,
5444                             htons(IPPROTO_TCP)));
5445 #endif
5446
5447     pbd->global_data |=
5448         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5449 }
5450
5451 /*
5452  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5453  * visible to the controller.
5454  *
5455  * If an mbuf is submitted to this routine and cannot be given to the
5456  * controller (e.g. it has too many fragments) then the function may free
5457  * the mbuf and return to the caller.
5458  *
5459  * Returns:
5460  *   0 = Success, !0 = Failure
5461  *   Note the side effect that an mbuf may be freed if it causes a problem.
5462  */
5463 static int
5464 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5465 {
5466     bus_dma_segment_t segs[32];
5467     struct mbuf *m0;
5468     struct bxe_sw_tx_bd *tx_buf;
5469     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5470     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5471     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5472     struct eth_tx_bd *tx_data_bd;
5473     struct eth_tx_bd *tx_total_pkt_size_bd;
5474     struct eth_tx_start_bd *tx_start_bd;
5475     uint16_t bd_prod, pkt_prod, total_pkt_size;
5476     uint8_t mac_type;
5477     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5478     struct bxe_softc *sc;
5479     uint16_t tx_bd_avail;
5480     struct ether_vlan_header *eh;
5481     uint32_t pbd_e2_parsing_data = 0;
5482     uint8_t hlen = 0;
5483     int tmp_bd;
5484     int i;
5485
5486     sc = fp->sc;
5487
5488     M_ASSERTPKTHDR(*m_head);
5489
5490     m0 = *m_head;
5491     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5492     tx_start_bd = NULL;
5493     tx_data_bd = NULL;
5494     tx_total_pkt_size_bd = NULL;
5495
5496     /* get the H/W pointer for packets and BDs */
5497     pkt_prod = fp->tx_pkt_prod;
5498     bd_prod = fp->tx_bd_prod;
5499
5500     mac_type = UNICAST_ADDRESS;
5501
5502     /* map the mbuf into the next open DMAable memory */
5503     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5504     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5505                                     tx_buf->m_map, m0,
5506                                     segs, &nsegs, BUS_DMA_NOWAIT);
5507
5508     /* mapping errors */
5509     if(__predict_false(error != 0)) {
5510         fp->eth_q_stats.tx_dma_mapping_failure++;
5511         if (error == ENOMEM) {
5512             /* resource issue, try again later */
5513             rc = ENOMEM;
5514         } else if (error == EFBIG) {
5515             /* possibly recoverable with defragmentation */
5516             fp->eth_q_stats.mbuf_defrag_attempts++;
5517             m0 = m_defrag(*m_head, M_DONTWAIT);
5518             if (m0 == NULL) {
5519                 fp->eth_q_stats.mbuf_defrag_failures++;
5520                 rc = ENOBUFS;
5521             } else {
5522                 /* defrag successful, try mapping again */
5523                 *m_head = m0;
5524                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5525                                                 tx_buf->m_map, m0,
5526                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5527                 if (error) {
5528                     fp->eth_q_stats.tx_dma_mapping_failure++;
5529                     rc = error;
5530                 }
5531             }
5532         } else {
5533             /* unknown, unrecoverable mapping error */
5534             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5535             bxe_dump_mbuf(sc, m0, FALSE);
5536             rc = error;
5537         }
5538
5539         goto bxe_tx_encap_continue;
5540     }
5541
5542     tx_bd_avail = bxe_tx_avail(sc, fp);
5543
5544     /* make sure there is enough room in the send queue */
5545     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5546         /* Recoverable, try again later. */
5547         fp->eth_q_stats.tx_hw_queue_full++;
5548         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5549         rc = ENOMEM;
5550         goto bxe_tx_encap_continue;
5551     }
5552
5553     /* capture the current H/W TX chain high watermark */
5554     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5555                         (TX_BD_USABLE - tx_bd_avail))) {
5556         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5557     }
5558
5559     /* make sure it fits in the packet window */
5560     if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5561         /*
5562          * The mbuf may be to big for the controller to handle. If the frame
5563          * is a TSO frame we'll need to do an additional check.
5564          */
5565         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5566             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5567                 goto bxe_tx_encap_continue; /* OK to send */
5568             } else {
5569                 fp->eth_q_stats.tx_window_violation_tso++;
5570             }
5571         } else {
5572             fp->eth_q_stats.tx_window_violation_std++;
5573         }
5574
5575         /* lets try to defragment this mbuf and remap it */
5576         fp->eth_q_stats.mbuf_defrag_attempts++;
5577         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5578
5579         m0 = m_defrag(*m_head, M_DONTWAIT);
5580         if (m0 == NULL) {
5581             fp->eth_q_stats.mbuf_defrag_failures++;
5582             /* Ugh, just drop the frame... :( */
5583             rc = ENOBUFS;
5584         } else {
5585             /* defrag successful, try mapping again */
5586             *m_head = m0;
5587             error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5588                                             tx_buf->m_map, m0,
5589                                             segs, &nsegs, BUS_DMA_NOWAIT);
5590             if (error) {
5591                 fp->eth_q_stats.tx_dma_mapping_failure++;
5592                 /* No sense in trying to defrag/copy chain, drop it. :( */
5593                 rc = error;
5594             }
5595             else {
5596                 /* if the chain is still too long then drop it */
5597                 if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5598                     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5599                     rc = ENODEV;
5600                 }
5601             }
5602         }
5603     }
5604
5605 bxe_tx_encap_continue:
5606
5607     /* Check for errors */
5608     if (rc) {
5609         if (rc == ENOMEM) {
5610             /* recoverable try again later  */
5611         } else {
5612             fp->eth_q_stats.tx_soft_errors++;
5613             fp->eth_q_stats.mbuf_alloc_tx--;
5614             m_freem(*m_head);
5615             *m_head = NULL;
5616         }
5617
5618         return (rc);
5619     }
5620
5621     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5622     if (m0->m_flags & M_BCAST) {
5623         mac_type = BROADCAST_ADDRESS;
5624     } else if (m0->m_flags & M_MCAST) {
5625         mac_type = MULTICAST_ADDRESS;
5626     }
5627
5628     /* store the mbuf into the mbuf ring */
5629     tx_buf->m        = m0;
5630     tx_buf->first_bd = fp->tx_bd_prod;
5631     tx_buf->flags    = 0;
5632
5633     /* prepare the first transmit (start) BD for the mbuf */
5634     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5635
5636     BLOGD(sc, DBG_TX,
5637           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5638           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5639
5640     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5641     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5642     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5643     total_pkt_size += tx_start_bd->nbytes;
5644     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5645
5646     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5647
5648     /* all frames have at least Start BD + Parsing BD */
5649     nbds = nsegs + 1;
5650     tx_start_bd->nbd = htole16(nbds);
5651
5652     if (m0->m_flags & M_VLANTAG) {
5653         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5654         tx_start_bd->bd_flags.as_bitfield |=
5655             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5656     } else {
5657         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5658         if (IS_VF(sc)) {
5659             /* map ethernet header to find type and header length */
5660             eh = mtod(m0, struct ether_vlan_header *);
5661             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5662         } else {
5663             /* used by FW for packet accounting */
5664             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5665 #if 0
5666             /*
5667              * If NPAR-SD is active then FW should do the tagging regardless
5668              * of value of priority. Otherwise, if priority indicates this is
5669              * a control packet we need to indicate to FW to avoid tagging.
5670              */
5671             if (!IS_MF_AFEX(sc) && (mbuf priority == PRIO_CONTROL)) {
5672                 SET_FLAG(tx_start_bd->general_data,
5673                          ETH_TX_START_BD_FORCE_VLAN_MODE, 1);
5674             }
5675 #endif
5676         }
5677     }
5678
5679     /*
5680      * add a parsing BD from the chain. The parsing BD is always added
5681      * though it is only used for TSO and chksum
5682      */
5683     bd_prod = TX_BD_NEXT(bd_prod);
5684
5685     if (m0->m_pkthdr.csum_flags) {
5686         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5687             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5688             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5689         }
5690
5691         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5692             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5693                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5694         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5695             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5696                                                   ETH_TX_BD_FLAGS_IS_UDP |
5697                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5698         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5699                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5700             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5701         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5702             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5703                                                   ETH_TX_BD_FLAGS_IS_UDP);
5704         }
5705     }
5706
5707     if (!CHIP_IS_E1x(sc)) {
5708         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5709         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5710
5711         if (m0->m_pkthdr.csum_flags) {
5712             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5713         }
5714
5715 #if 0
5716         /*
5717          * Add the MACs to the parsing BD if the module param was
5718          * explicitly set, if this is a vf, or in switch independent
5719          * mode.
5720          */
5721         if (sc->flags & BXE_TX_SWITCHING || IS_VF(sc) || IS_MF_SI(sc)) {
5722             eh = mtod(m0, struct ether_vlan_header *);
5723             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.src_hi,
5724                                 &pbd_e2->data.mac_addr.src_mid,
5725                                 &pbd_e2->data.mac_addr.src_lo,
5726                                 eh->evl_shost);
5727             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.dst_hi,
5728                                 &pbd_e2->data.mac_addr.dst_mid,
5729                                 &pbd_e2->data.mac_addr.dst_lo,
5730                                 eh->evl_dhost);
5731         }
5732 #endif
5733
5734         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5735                  mac_type);
5736     } else {
5737         uint16_t global_data = 0;
5738
5739         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5740         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5741
5742         if (m0->m_pkthdr.csum_flags) {
5743             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5744         }
5745
5746         SET_FLAG(global_data,
5747                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5748         pbd_e1x->global_data |= htole16(global_data);
5749     }
5750
5751     /* setup the parsing BD with TSO specific info */
5752     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5753         fp->eth_q_stats.tx_ofld_frames_lso++;
5754         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5755
5756         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5757             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5758
5759             /* split the first BD into header/data making the fw job easy */
5760             nbds++;
5761             tx_start_bd->nbd = htole16(nbds);
5762             tx_start_bd->nbytes = htole16(hlen);
5763
5764             bd_prod = TX_BD_NEXT(bd_prod);
5765
5766             /* new transmit BD after the tx_parse_bd */
5767             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5768             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5769             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5770             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5771             if (tx_total_pkt_size_bd == NULL) {
5772                 tx_total_pkt_size_bd = tx_data_bd;
5773             }
5774
5775             BLOGD(sc, DBG_TX,
5776                   "TSO split header size is %d (%x:%x) nbds %d\n",
5777                   le16toh(tx_start_bd->nbytes),
5778                   le32toh(tx_start_bd->addr_hi),
5779                   le32toh(tx_start_bd->addr_lo),
5780                   nbds);
5781         }
5782
5783         if (!CHIP_IS_E1x(sc)) {
5784             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5785         } else {
5786             bxe_set_pbd_lso(m0, pbd_e1x);
5787         }
5788     }
5789
5790     if (pbd_e2_parsing_data) {
5791         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5792     }
5793
5794     /* prepare remaining BDs, start tx bd contains first seg/frag */
5795     for (i = 1; i < nsegs ; i++) {
5796         bd_prod = TX_BD_NEXT(bd_prod);
5797         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5798         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5799         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5800         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5801         if (tx_total_pkt_size_bd == NULL) {
5802             tx_total_pkt_size_bd = tx_data_bd;
5803         }
5804         total_pkt_size += tx_data_bd->nbytes;
5805     }
5806
5807     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5808
5809     if (tx_total_pkt_size_bd != NULL) {
5810         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5811     }
5812
5813     if (__predict_false(sc->debug & DBG_TX)) {
5814         tmp_bd = tx_buf->first_bd;
5815         for (i = 0; i < nbds; i++)
5816         {
5817             if (i == 0) {
5818                 BLOGD(sc, DBG_TX,
5819                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5820                       "bd_flags=0x%x hdr_nbds=%d\n",
5821                       tx_start_bd,
5822                       tmp_bd,
5823                       le16toh(tx_start_bd->nbd),
5824                       le16toh(tx_start_bd->vlan_or_ethertype),
5825                       tx_start_bd->bd_flags.as_bitfield,
5826                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5827             } else if (i == 1) {
5828                 if (pbd_e1x) {
5829                     BLOGD(sc, DBG_TX,
5830                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5831                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5832                           "tcp_seq=%u total_hlen_w=%u\n",
5833                           pbd_e1x,
5834                           tmp_bd,
5835                           pbd_e1x->global_data,
5836                           pbd_e1x->ip_hlen_w,
5837                           pbd_e1x->ip_id,
5838                           pbd_e1x->lso_mss,
5839                           pbd_e1x->tcp_flags,
5840                           pbd_e1x->tcp_pseudo_csum,
5841                           pbd_e1x->tcp_send_seq,
5842                           le16toh(pbd_e1x->total_hlen_w));
5843                 } else { /* if (pbd_e2) */
5844                     BLOGD(sc, DBG_TX,
5845                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5846                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5847                           pbd_e2,
5848                           tmp_bd,
5849                           pbd_e2->data.mac_addr.dst_hi,
5850                           pbd_e2->data.mac_addr.dst_mid,
5851                           pbd_e2->data.mac_addr.dst_lo,
5852                           pbd_e2->data.mac_addr.src_hi,
5853                           pbd_e2->data.mac_addr.src_mid,
5854                           pbd_e2->data.mac_addr.src_lo,
5855                           pbd_e2->parsing_data);
5856                 }
5857             }
5858
5859             if (i != 1) { /* skip parse db as it doesn't hold data */
5860                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5861                 BLOGD(sc, DBG_TX,
5862                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5863                       tx_data_bd,
5864                       tmp_bd,
5865                       le16toh(tx_data_bd->nbytes),
5866                       le32toh(tx_data_bd->addr_hi),
5867                       le32toh(tx_data_bd->addr_lo));
5868             }
5869
5870             tmp_bd = TX_BD_NEXT(tmp_bd);
5871         }
5872     }
5873
5874     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5875
5876     /* update TX BD producer index value for next TX */
5877     bd_prod = TX_BD_NEXT(bd_prod);
5878
5879     /*
5880      * If the chain of tx_bd's describing this frame is adjacent to or spans
5881      * an eth_tx_next_bd element then we need to increment the nbds value.
5882      */
5883     if (TX_BD_IDX(bd_prod) < nbds) {
5884         nbds++;
5885     }
5886
5887     /* don't allow reordering of writes for nbd and packets */
5888     mb();
5889
5890     fp->tx_db.data.prod += nbds;
5891
5892     /* producer points to the next free tx_bd at this point */
5893     fp->tx_pkt_prod++;
5894     fp->tx_bd_prod = bd_prod;
5895
5896     DOORBELL(sc, fp->index, fp->tx_db.raw);
5897
5898     fp->eth_q_stats.tx_pkts++;
5899
5900     /* Prevent speculative reads from getting ahead of the status block. */
5901     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5902                       0, 0, BUS_SPACE_BARRIER_READ);
5903
5904     /* Prevent speculative reads from getting ahead of the doorbell. */
5905     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5906                       0, 0, BUS_SPACE_BARRIER_READ);
5907
5908     return (0);
5909 }
5910
5911 static void
5912 bxe_tx_start_locked(struct bxe_softc    *sc,
5913                     struct ifnet        *ifp,
5914                     struct bxe_fastpath *fp)
5915 {
5916     struct mbuf *m = NULL;
5917     int tx_count = 0;
5918     uint16_t tx_bd_avail;
5919
5920     BXE_FP_TX_LOCK_ASSERT(fp);
5921
5922     /* keep adding entries while there are frames to send */
5923     while (!IFQ_DRV_IS_EMPTY(&ifp->if_snd)) {
5924
5925         /*
5926          * check for any frames to send
5927          * dequeue can still be NULL even if queue is not empty
5928          */
5929         IFQ_DRV_DEQUEUE(&ifp->if_snd, m);
5930         if (__predict_false(m == NULL)) {
5931             break;
5932         }
5933
5934         /* the mbuf now belongs to us */
5935         fp->eth_q_stats.mbuf_alloc_tx++;
5936
5937         /*
5938          * Put the frame into the transmit ring. If we don't have room,
5939          * place the mbuf back at the head of the TX queue, set the
5940          * OACTIVE flag, and wait for the NIC to drain the chain.
5941          */
5942         if (__predict_false(bxe_tx_encap(fp, &m))) {
5943             fp->eth_q_stats.tx_encap_failures++;
5944             if (m != NULL) {
5945                 /* mark the TX queue as full and return the frame */
5946                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5947                 IFQ_DRV_PREPEND(&ifp->if_snd, m);
5948                 fp->eth_q_stats.mbuf_alloc_tx--;
5949                 fp->eth_q_stats.tx_queue_xoff++;
5950             }
5951
5952             /* stop looking for more work */
5953             break;
5954         }
5955
5956         /* the frame was enqueued successfully */
5957         tx_count++;
5958
5959         /* send a copy of the frame to any BPF listeners. */
5960         BPF_MTAP(ifp, m);
5961
5962         tx_bd_avail = bxe_tx_avail(sc, fp);
5963
5964         /* handle any completions if we're running low */
5965         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5966             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5967             bxe_txeof(sc, fp);
5968             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5969                 break;
5970             }
5971         }
5972     }
5973
5974     /* all TX packets were dequeued and/or the tx ring is full */
5975     if (tx_count > 0) {
5976         /* reset the TX watchdog timeout timer */
5977         fp->watchdog_timer = BXE_TX_TIMEOUT;
5978     }
5979 }
5980
5981 /* Legacy (non-RSS) dispatch routine */
5982 static void
5983 bxe_tx_start(struct ifnet *ifp)
5984 {
5985     struct bxe_softc *sc;
5986     struct bxe_fastpath *fp;
5987
5988     sc = ifp->if_softc;
5989
5990     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
5991         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5992         return;
5993     }
5994
5995     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5996         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
5997         return;
5998     }
5999
6000     if (!sc->link_vars.link_up) {
6001         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
6002         return;
6003     }
6004
6005     fp = &sc->fp[0];
6006
6007     BXE_FP_TX_LOCK(fp);
6008     bxe_tx_start_locked(sc, ifp, fp);
6009     BXE_FP_TX_UNLOCK(fp);
6010 }
6011
6012 #if __FreeBSD_version >= 800000
6013
6014 static int
6015 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
6016                        struct ifnet        *ifp,
6017                        struct bxe_fastpath *fp,
6018                        struct mbuf         *m)
6019 {
6020     struct buf_ring *tx_br = fp->tx_br;
6021     struct mbuf *next;
6022     int depth, rc, tx_count;
6023     uint16_t tx_bd_avail;
6024
6025     rc = tx_count = 0;
6026
6027     BXE_FP_TX_LOCK_ASSERT(fp);
6028
6029     if (!tx_br) {
6030         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
6031         return (EINVAL);
6032     }
6033
6034     if (!sc->link_vars.link_up ||
6035         (ifp->if_drv_flags &
6036         (IFF_DRV_RUNNING | IFF_DRV_OACTIVE)) != IFF_DRV_RUNNING) {
6037         rc = drbr_enqueue(ifp, tx_br, m);
6038         goto bxe_tx_mq_start_locked_exit;
6039     }
6040
6041     /* fetch the depth of the driver queue */
6042     depth = drbr_inuse(ifp, tx_br);
6043     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
6044         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
6045     }
6046
6047     if (m == NULL) {
6048         /* no new work, check for pending frames */
6049         next = drbr_dequeue(ifp, tx_br);
6050     } else if (drbr_needs_enqueue(ifp, tx_br)) {
6051         /* have both new and pending work, maintain packet order */
6052         rc = drbr_enqueue(ifp, tx_br, m);
6053         if (rc != 0) {
6054             fp->eth_q_stats.tx_soft_errors++;
6055             goto bxe_tx_mq_start_locked_exit;
6056         }
6057         next = drbr_dequeue(ifp, tx_br);
6058     } else {
6059         /* new work only and nothing pending */
6060         next = m;
6061     }
6062
6063     /* keep adding entries while there are frames to send */
6064     while (next != NULL) {
6065
6066         /* the mbuf now belongs to us */
6067         fp->eth_q_stats.mbuf_alloc_tx++;
6068
6069         /*
6070          * Put the frame into the transmit ring. If we don't have room,
6071          * place the mbuf back at the head of the TX queue, set the
6072          * OACTIVE flag, and wait for the NIC to drain the chain.
6073          */
6074         rc = bxe_tx_encap(fp, &next);
6075         if (__predict_false(rc != 0)) {
6076             fp->eth_q_stats.tx_encap_failures++;
6077             if (next != NULL) {
6078                 /* mark the TX queue as full and save the frame */
6079                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
6080                 /* XXX this may reorder the frame */
6081                 rc = drbr_enqueue(ifp, tx_br, next);
6082                 fp->eth_q_stats.mbuf_alloc_tx--;
6083                 fp->eth_q_stats.tx_frames_deferred++;
6084             }
6085
6086             /* stop looking for more work */
6087             break;
6088         }
6089
6090         /* the transmit frame was enqueued successfully */
6091         tx_count++;
6092
6093         /* send a copy of the frame to any BPF listeners */
6094         BPF_MTAP(ifp, next);
6095
6096         tx_bd_avail = bxe_tx_avail(sc, fp);
6097
6098         /* handle any completions if we're running low */
6099         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
6100             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
6101             bxe_txeof(sc, fp);
6102             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6103                 break;
6104             }
6105         }
6106
6107         next = drbr_dequeue(ifp, tx_br);
6108     }
6109
6110     /* all TX packets were dequeued and/or the tx ring is full */
6111     if (tx_count > 0) {
6112         /* reset the TX watchdog timeout timer */
6113         fp->watchdog_timer = BXE_TX_TIMEOUT;
6114     }
6115
6116 bxe_tx_mq_start_locked_exit:
6117
6118     return (rc);
6119 }
6120
6121 /* Multiqueue (TSS) dispatch routine. */
6122 static int
6123 bxe_tx_mq_start(struct ifnet *ifp,
6124                 struct mbuf  *m)
6125 {
6126     struct bxe_softc *sc = ifp->if_softc;
6127     struct bxe_fastpath *fp;
6128     int fp_index, rc;
6129
6130     fp_index = 0; /* default is the first queue */
6131
6132     /* change the queue if using flow ID */
6133     if ((m->m_flags & M_FLOWID) != 0) {
6134         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
6135     }
6136
6137     fp = &sc->fp[fp_index];
6138
6139     if (BXE_FP_TX_TRYLOCK(fp)) {
6140         rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
6141         BXE_FP_TX_UNLOCK(fp);
6142     } else
6143         rc = drbr_enqueue(ifp, fp->tx_br, m);
6144
6145     return (rc);
6146 }
6147
6148 static void
6149 bxe_mq_flush(struct ifnet *ifp)
6150 {
6151     struct bxe_softc *sc = ifp->if_softc;
6152     struct bxe_fastpath *fp;
6153     struct mbuf *m;
6154     int i;
6155
6156     for (i = 0; i < sc->num_queues; i++) {
6157         fp = &sc->fp[i];
6158
6159         if (fp->state != BXE_FP_STATE_OPEN) {
6160             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
6161                   fp->index, fp->state);
6162             continue;
6163         }
6164
6165         if (fp->tx_br != NULL) {
6166             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
6167             BXE_FP_TX_LOCK(fp);
6168             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6169                 m_freem(m);
6170             }
6171             BXE_FP_TX_UNLOCK(fp);
6172         }
6173     }
6174
6175     if_qflush(ifp);
6176 }
6177
6178 #endif /* FreeBSD_version >= 800000 */
6179
6180 static uint16_t
6181 bxe_cid_ilt_lines(struct bxe_softc *sc)
6182 {
6183     if (IS_SRIOV(sc)) {
6184         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
6185     }
6186     return (L2_ILT_LINES(sc));
6187 }
6188
6189 static void
6190 bxe_ilt_set_info(struct bxe_softc *sc)
6191 {
6192     struct ilt_client_info *ilt_client;
6193     struct ecore_ilt *ilt = sc->ilt;
6194     uint16_t line = 0;
6195
6196     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
6197     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
6198
6199     /* CDU */
6200     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6201     ilt_client->client_num = ILT_CLIENT_CDU;
6202     ilt_client->page_size = CDU_ILT_PAGE_SZ;
6203     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6204     ilt_client->start = line;
6205     line += bxe_cid_ilt_lines(sc);
6206
6207     if (CNIC_SUPPORT(sc)) {
6208         line += CNIC_ILT_LINES;
6209     }
6210
6211     ilt_client->end = (line - 1);
6212
6213     BLOGD(sc, DBG_LOAD,
6214           "ilt client[CDU]: start %d, end %d, "
6215           "psz 0x%x, flags 0x%x, hw psz %d\n",
6216           ilt_client->start, ilt_client->end,
6217           ilt_client->page_size,
6218           ilt_client->flags,
6219           ilog2(ilt_client->page_size >> 12));
6220
6221     /* QM */
6222     if (QM_INIT(sc->qm_cid_count)) {
6223         ilt_client = &ilt->clients[ILT_CLIENT_QM];
6224         ilt_client->client_num = ILT_CLIENT_QM;
6225         ilt_client->page_size = QM_ILT_PAGE_SZ;
6226         ilt_client->flags = 0;
6227         ilt_client->start = line;
6228
6229         /* 4 bytes for each cid */
6230         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
6231                              QM_ILT_PAGE_SZ);
6232
6233         ilt_client->end = (line - 1);
6234
6235         BLOGD(sc, DBG_LOAD,
6236               "ilt client[QM]: start %d, end %d, "
6237               "psz 0x%x, flags 0x%x, hw psz %d\n",
6238               ilt_client->start, ilt_client->end,
6239               ilt_client->page_size, ilt_client->flags,
6240               ilog2(ilt_client->page_size >> 12));
6241     }
6242
6243     if (CNIC_SUPPORT(sc)) {
6244         /* SRC */
6245         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
6246         ilt_client->client_num = ILT_CLIENT_SRC;
6247         ilt_client->page_size = SRC_ILT_PAGE_SZ;
6248         ilt_client->flags = 0;
6249         ilt_client->start = line;
6250         line += SRC_ILT_LINES;
6251         ilt_client->end = (line - 1);
6252
6253         BLOGD(sc, DBG_LOAD,
6254               "ilt client[SRC]: start %d, end %d, "
6255               "psz 0x%x, flags 0x%x, hw psz %d\n",
6256               ilt_client->start, ilt_client->end,
6257               ilt_client->page_size, ilt_client->flags,
6258               ilog2(ilt_client->page_size >> 12));
6259
6260         /* TM */
6261         ilt_client = &ilt->clients[ILT_CLIENT_TM];
6262         ilt_client->client_num = ILT_CLIENT_TM;
6263         ilt_client->page_size = TM_ILT_PAGE_SZ;
6264         ilt_client->flags = 0;
6265         ilt_client->start = line;
6266         line += TM_ILT_LINES;
6267         ilt_client->end = (line - 1);
6268
6269         BLOGD(sc, DBG_LOAD,
6270               "ilt client[TM]: start %d, end %d, "
6271               "psz 0x%x, flags 0x%x, hw psz %d\n",
6272               ilt_client->start, ilt_client->end,
6273               ilt_client->page_size, ilt_client->flags,
6274               ilog2(ilt_client->page_size >> 12));
6275     }
6276
6277     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
6278 }
6279
6280 static void
6281 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
6282 {
6283     int i;
6284     uint32_t rx_buf_size;
6285
6286     rx_buf_size = (IP_HEADER_ALIGNMENT_PADDING + ETH_OVERHEAD + sc->mtu);
6287
6288     for (i = 0; i < sc->num_queues; i++) {
6289         if(rx_buf_size <= MCLBYTES){
6290             sc->fp[i].rx_buf_size = rx_buf_size;
6291             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6292         }else if (rx_buf_size <= MJUMPAGESIZE){
6293             sc->fp[i].rx_buf_size = rx_buf_size;
6294             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6295         }else if (rx_buf_size <= (MJUMPAGESIZE + MCLBYTES)){
6296             sc->fp[i].rx_buf_size = MCLBYTES;
6297             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6298         }else if (rx_buf_size <= (2 * MJUMPAGESIZE)){
6299             sc->fp[i].rx_buf_size = MJUMPAGESIZE;
6300             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6301         }else {
6302             sc->fp[i].rx_buf_size = MCLBYTES;
6303             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6304         }
6305     }
6306 }
6307
6308 static int
6309 bxe_alloc_ilt_mem(struct bxe_softc *sc)
6310 {
6311     int rc = 0;
6312
6313     if ((sc->ilt =
6314          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
6315                                     M_BXE_ILT,
6316                                     (M_NOWAIT | M_ZERO))) == NULL) {
6317         rc = 1;
6318     }
6319
6320     return (rc);
6321 }
6322
6323 static int
6324 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6325 {
6326     int rc = 0;
6327
6328     if ((sc->ilt->lines =
6329          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6330                                     M_BXE_ILT,
6331                                     (M_NOWAIT | M_ZERO))) == NULL) {
6332         rc = 1;
6333     }
6334
6335     return (rc);
6336 }
6337
6338 static void
6339 bxe_free_ilt_mem(struct bxe_softc *sc)
6340 {
6341     if (sc->ilt != NULL) {
6342         free(sc->ilt, M_BXE_ILT);
6343         sc->ilt = NULL;
6344     }
6345 }
6346
6347 static void
6348 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6349 {
6350     if (sc->ilt->lines != NULL) {
6351         free(sc->ilt->lines, M_BXE_ILT);
6352         sc->ilt->lines = NULL;
6353     }
6354 }
6355
6356 static void
6357 bxe_free_mem(struct bxe_softc *sc)
6358 {
6359     int i;
6360
6361 #if 0
6362     if (!CONFIGURE_NIC_MODE(sc)) {
6363         /* free searcher T2 table */
6364         bxe_dma_free(sc, &sc->t2);
6365     }
6366 #endif
6367
6368     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6369         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6370         sc->context[i].vcxt = NULL;
6371         sc->context[i].size = 0;
6372     }
6373
6374     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6375
6376     bxe_free_ilt_lines_mem(sc);
6377
6378 #if 0
6379     bxe_iov_free_mem(sc);
6380 #endif
6381 }
6382
6383 static int
6384 bxe_alloc_mem(struct bxe_softc *sc)
6385 {
6386     int context_size;
6387     int allocated;
6388     int i;
6389
6390 #if 0
6391     if (!CONFIGURE_NIC_MODE(sc)) {
6392         /* allocate searcher T2 table */
6393         if (bxe_dma_alloc(sc, SRC_T2_SZ,
6394                           &sc->t2, "searcher t2 table") != 0) {
6395             return (-1);
6396         }
6397     }
6398 #endif
6399
6400     /*
6401      * Allocate memory for CDU context:
6402      * This memory is allocated separately and not in the generic ILT
6403      * functions because CDU differs in few aspects:
6404      * 1. There can be multiple entities allocating memory for context -
6405      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6406      * its own ILT lines.
6407      * 2. Since CDU page-size is not a single 4KB page (which is the case
6408      * for the other ILT clients), to be efficient we want to support
6409      * allocation of sub-page-size in the last entry.
6410      * 3. Context pointers are used by the driver to pass to FW / update
6411      * the context (for the other ILT clients the pointers are used just to
6412      * free the memory during unload).
6413      */
6414     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6415     for (i = 0, allocated = 0; allocated < context_size; i++) {
6416         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6417                                   (context_size - allocated));
6418
6419         if (bxe_dma_alloc(sc, sc->context[i].size,
6420                           &sc->context[i].vcxt_dma,
6421                           "cdu context") != 0) {
6422             bxe_free_mem(sc);
6423             return (-1);
6424         }
6425
6426         sc->context[i].vcxt =
6427             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6428
6429         allocated += sc->context[i].size;
6430     }
6431
6432     bxe_alloc_ilt_lines_mem(sc);
6433
6434     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6435           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6436     {
6437         for (i = 0; i < 4; i++) {
6438             BLOGD(sc, DBG_LOAD,
6439                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6440                   i,
6441                   sc->ilt->clients[i].page_size,
6442                   sc->ilt->clients[i].start,
6443                   sc->ilt->clients[i].end,
6444                   sc->ilt->clients[i].client_num,
6445                   sc->ilt->clients[i].flags);
6446         }
6447     }
6448     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6449         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6450         bxe_free_mem(sc);
6451         return (-1);
6452     }
6453
6454 #if 0
6455     if (bxe_iov_alloc_mem(sc)) {
6456         BLOGE(sc, "Failed to allocate memory for SRIOV\n");
6457         bxe_free_mem(sc);
6458         return (-1);
6459     }
6460 #endif
6461
6462     return (0);
6463 }
6464
6465 static void
6466 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6467 {
6468     struct bxe_softc *sc;
6469     int i;
6470
6471     sc = fp->sc;
6472
6473     if (fp->rx_mbuf_tag == NULL) {
6474         return;
6475     }
6476
6477     /* free all mbufs and unload all maps */
6478     for (i = 0; i < RX_BD_TOTAL; i++) {
6479         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6480             bus_dmamap_sync(fp->rx_mbuf_tag,
6481                             fp->rx_mbuf_chain[i].m_map,
6482                             BUS_DMASYNC_POSTREAD);
6483             bus_dmamap_unload(fp->rx_mbuf_tag,
6484                               fp->rx_mbuf_chain[i].m_map);
6485         }
6486
6487         if (fp->rx_mbuf_chain[i].m != NULL) {
6488             m_freem(fp->rx_mbuf_chain[i].m);
6489             fp->rx_mbuf_chain[i].m = NULL;
6490             fp->eth_q_stats.mbuf_alloc_rx--;
6491         }
6492     }
6493 }
6494
6495 static void
6496 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6497 {
6498     struct bxe_softc *sc;
6499     int i, max_agg_queues;
6500
6501     sc = fp->sc;
6502
6503     if (fp->rx_mbuf_tag == NULL) {
6504         return;
6505     }
6506
6507     max_agg_queues = MAX_AGG_QS(sc);
6508
6509     /* release all mbufs and unload all DMA maps in the TPA pool */
6510     for (i = 0; i < max_agg_queues; i++) {
6511         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6512             bus_dmamap_sync(fp->rx_mbuf_tag,
6513                             fp->rx_tpa_info[i].bd.m_map,
6514                             BUS_DMASYNC_POSTREAD);
6515             bus_dmamap_unload(fp->rx_mbuf_tag,
6516                               fp->rx_tpa_info[i].bd.m_map);
6517         }
6518
6519         if (fp->rx_tpa_info[i].bd.m != NULL) {
6520             m_freem(fp->rx_tpa_info[i].bd.m);
6521             fp->rx_tpa_info[i].bd.m = NULL;
6522             fp->eth_q_stats.mbuf_alloc_tpa--;
6523         }
6524     }
6525 }
6526
6527 static void
6528 bxe_free_sge_chain(struct bxe_fastpath *fp)
6529 {
6530     struct bxe_softc *sc;
6531     int i;
6532
6533     sc = fp->sc;
6534
6535     if (fp->rx_sge_mbuf_tag == NULL) {
6536         return;
6537     }
6538
6539     /* rree all mbufs and unload all maps */
6540     for (i = 0; i < RX_SGE_TOTAL; i++) {
6541         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6542             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6543                             fp->rx_sge_mbuf_chain[i].m_map,
6544                             BUS_DMASYNC_POSTREAD);
6545             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6546                               fp->rx_sge_mbuf_chain[i].m_map);
6547         }
6548
6549         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6550             m_freem(fp->rx_sge_mbuf_chain[i].m);
6551             fp->rx_sge_mbuf_chain[i].m = NULL;
6552             fp->eth_q_stats.mbuf_alloc_sge--;
6553         }
6554     }
6555 }
6556
6557 static void
6558 bxe_free_fp_buffers(struct bxe_softc *sc)
6559 {
6560     struct bxe_fastpath *fp;
6561     int i;
6562
6563     for (i = 0; i < sc->num_queues; i++) {
6564         fp = &sc->fp[i];
6565
6566 #if __FreeBSD_version >= 800000
6567         if (fp->tx_br != NULL) {
6568             /* just in case bxe_mq_flush() wasn't called */
6569             if (mtx_initialized(&fp->tx_mtx)) {
6570                 struct mbuf *m;
6571
6572                 BXE_FP_TX_LOCK(fp);
6573                 while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL)
6574                     m_freem(m);
6575                 BXE_FP_TX_UNLOCK(fp);
6576             }
6577             buf_ring_free(fp->tx_br, M_DEVBUF);
6578             fp->tx_br = NULL;
6579         }
6580 #endif
6581
6582         /* free all RX buffers */
6583         bxe_free_rx_bd_chain(fp);
6584         bxe_free_tpa_pool(fp);
6585         bxe_free_sge_chain(fp);
6586
6587         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6588             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6589                   fp->eth_q_stats.mbuf_alloc_rx);
6590         }
6591
6592         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6593             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6594                   fp->eth_q_stats.mbuf_alloc_sge);
6595         }
6596
6597         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6598             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6599                   fp->eth_q_stats.mbuf_alloc_tpa);
6600         }
6601
6602         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6603             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6604                   fp->eth_q_stats.mbuf_alloc_tx);
6605         }
6606
6607         /* XXX verify all mbufs were reclaimed */
6608
6609         if (mtx_initialized(&fp->tx_mtx)) {
6610             mtx_destroy(&fp->tx_mtx);
6611         }
6612
6613         if (mtx_initialized(&fp->rx_mtx)) {
6614             mtx_destroy(&fp->rx_mtx);
6615         }
6616     }
6617 }
6618
6619 static int
6620 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6621                      uint16_t            prev_index,
6622                      uint16_t            index)
6623 {
6624     struct bxe_sw_rx_bd *rx_buf;
6625     struct eth_rx_bd *rx_bd;
6626     bus_dma_segment_t segs[1];
6627     bus_dmamap_t map;
6628     struct mbuf *m;
6629     int nsegs, rc;
6630
6631     rc = 0;
6632
6633     /* allocate the new RX BD mbuf */
6634     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6635     if (__predict_false(m == NULL)) {
6636         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6637         return (ENOBUFS);
6638     }
6639
6640     fp->eth_q_stats.mbuf_alloc_rx++;
6641
6642     /* initialize the mbuf buffer length */
6643     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6644
6645     /* map the mbuf into non-paged pool */
6646     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6647                                  fp->rx_mbuf_spare_map,
6648                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6649     if (__predict_false(rc != 0)) {
6650         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6651         m_freem(m);
6652         fp->eth_q_stats.mbuf_alloc_rx--;
6653         return (rc);
6654     }
6655
6656     /* all mbufs must map to a single segment */
6657     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6658
6659     /* release any existing RX BD mbuf mappings */
6660
6661     if (prev_index != index) {
6662         rx_buf = &fp->rx_mbuf_chain[prev_index];
6663
6664         if (rx_buf->m_map != NULL) {
6665             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6666                             BUS_DMASYNC_POSTREAD);
6667             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6668         }
6669
6670         /*
6671          * We only get here from bxe_rxeof() when the maximum number
6672          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6673          * holds the mbuf in the prev_index so it's OK to NULL it out
6674          * here without concern of a memory leak.
6675          */
6676         fp->rx_mbuf_chain[prev_index].m = NULL;
6677     }
6678
6679     rx_buf = &fp->rx_mbuf_chain[index];
6680
6681     if (rx_buf->m_map != NULL) {
6682         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6683                         BUS_DMASYNC_POSTREAD);
6684         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6685     }
6686
6687     /* save the mbuf and mapping info for a future packet */
6688     map = (prev_index != index) ?
6689               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6690     rx_buf->m_map = fp->rx_mbuf_spare_map;
6691     fp->rx_mbuf_spare_map = map;
6692     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6693                     BUS_DMASYNC_PREREAD);
6694     rx_buf->m = m;
6695
6696     rx_bd = &fp->rx_chain[index];
6697     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6698     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6699
6700     return (rc);
6701 }
6702
6703 static int
6704 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6705                       int                 queue)
6706 {
6707     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6708     bus_dma_segment_t segs[1];
6709     bus_dmamap_t map;
6710     struct mbuf *m;
6711     int nsegs;
6712     int rc = 0;
6713
6714     /* allocate the new TPA mbuf */
6715     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6716     if (__predict_false(m == NULL)) {
6717         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6718         return (ENOBUFS);
6719     }
6720
6721     fp->eth_q_stats.mbuf_alloc_tpa++;
6722
6723     /* initialize the mbuf buffer length */
6724     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6725
6726     /* map the mbuf into non-paged pool */
6727     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6728                                  fp->rx_tpa_info_mbuf_spare_map,
6729                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6730     if (__predict_false(rc != 0)) {
6731         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6732         m_free(m);
6733         fp->eth_q_stats.mbuf_alloc_tpa--;
6734         return (rc);
6735     }
6736
6737     /* all mbufs must map to a single segment */
6738     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6739
6740     /* release any existing TPA mbuf mapping */
6741     if (tpa_info->bd.m_map != NULL) {
6742         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6743                         BUS_DMASYNC_POSTREAD);
6744         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6745     }
6746
6747     /* save the mbuf and mapping info for the TPA mbuf */
6748     map = tpa_info->bd.m_map;
6749     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6750     fp->rx_tpa_info_mbuf_spare_map = map;
6751     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6752                     BUS_DMASYNC_PREREAD);
6753     tpa_info->bd.m = m;
6754     tpa_info->seg = segs[0];
6755
6756     return (rc);
6757 }
6758
6759 /*
6760  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6761  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6762  * chain.
6763  */
6764 static int
6765 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6766                       uint16_t            index)
6767 {
6768     struct bxe_sw_rx_bd *sge_buf;
6769     struct eth_rx_sge *sge;
6770     bus_dma_segment_t segs[1];
6771     bus_dmamap_t map;
6772     struct mbuf *m;
6773     int nsegs;
6774     int rc = 0;
6775
6776     /* allocate a new SGE mbuf */
6777     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6778     if (__predict_false(m == NULL)) {
6779         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6780         return (ENOMEM);
6781     }
6782
6783     fp->eth_q_stats.mbuf_alloc_sge++;
6784
6785     /* initialize the mbuf buffer length */
6786     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6787
6788     /* map the SGE mbuf into non-paged pool */
6789     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6790                                  fp->rx_sge_mbuf_spare_map,
6791                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6792     if (__predict_false(rc != 0)) {
6793         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6794         m_freem(m);
6795         fp->eth_q_stats.mbuf_alloc_sge--;
6796         return (rc);
6797     }
6798
6799     /* all mbufs must map to a single segment */
6800     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6801
6802     sge_buf = &fp->rx_sge_mbuf_chain[index];
6803
6804     /* release any existing SGE mbuf mapping */
6805     if (sge_buf->m_map != NULL) {
6806         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6807                         BUS_DMASYNC_POSTREAD);
6808         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6809     }
6810
6811     /* save the mbuf and mapping info for a future packet */
6812     map = sge_buf->m_map;
6813     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6814     fp->rx_sge_mbuf_spare_map = map;
6815     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6816                     BUS_DMASYNC_PREREAD);
6817     sge_buf->m = m;
6818
6819     sge = &fp->rx_sge_chain[index];
6820     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6821     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6822
6823     return (rc);
6824 }
6825
6826 static __noinline int
6827 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6828 {
6829     struct bxe_fastpath *fp;
6830     int i, j, rc = 0;
6831     int ring_prod, cqe_ring_prod;
6832     int max_agg_queues;
6833
6834     for (i = 0; i < sc->num_queues; i++) {
6835         fp = &sc->fp[i];
6836
6837 #if __FreeBSD_version >= 800000
6838         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
6839                                    M_DONTWAIT, &fp->tx_mtx);
6840         if (fp->tx_br == NULL) {
6841             BLOGE(sc, "buf_ring alloc fail for fp[%02d]\n", i);
6842             goto bxe_alloc_fp_buffers_error;
6843         }
6844 #endif
6845
6846         ring_prod = cqe_ring_prod = 0;
6847         fp->rx_bd_cons = 0;
6848         fp->rx_cq_cons = 0;
6849
6850         /* allocate buffers for the RX BDs in RX BD chain */
6851         for (j = 0; j < sc->max_rx_bufs; j++) {
6852             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6853             if (rc != 0) {
6854                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6855                       i, rc);
6856                 goto bxe_alloc_fp_buffers_error;
6857             }
6858
6859             ring_prod     = RX_BD_NEXT(ring_prod);
6860             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6861         }
6862
6863         fp->rx_bd_prod = ring_prod;
6864         fp->rx_cq_prod = cqe_ring_prod;
6865         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6866
6867         max_agg_queues = MAX_AGG_QS(sc);
6868
6869         fp->tpa_enable = TRUE;
6870
6871         /* fill the TPA pool */
6872         for (j = 0; j < max_agg_queues; j++) {
6873             rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6874             if (rc != 0) {
6875                 BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6876                           i, j);
6877                 fp->tpa_enable = FALSE;
6878                 goto bxe_alloc_fp_buffers_error;
6879             }
6880
6881             fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6882         }
6883
6884         if (fp->tpa_enable) {
6885             /* fill the RX SGE chain */
6886             ring_prod = 0;
6887             for (j = 0; j < RX_SGE_USABLE; j++) {
6888                 rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6889                 if (rc != 0) {
6890                     BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6891                               i, ring_prod);
6892                     fp->tpa_enable = FALSE;
6893                     ring_prod = 0;
6894                     goto bxe_alloc_fp_buffers_error;
6895                 }
6896
6897                 ring_prod = RX_SGE_NEXT(ring_prod);
6898             }
6899
6900             fp->rx_sge_prod = ring_prod;
6901         }
6902     }
6903
6904     return (0);
6905
6906 bxe_alloc_fp_buffers_error:
6907
6908     /* unwind what was already allocated */
6909     bxe_free_rx_bd_chain(fp);
6910     bxe_free_tpa_pool(fp);
6911     bxe_free_sge_chain(fp);
6912
6913     return (ENOBUFS);
6914 }
6915
6916 static void
6917 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6918 {
6919     bxe_dma_free(sc, &sc->fw_stats_dma);
6920
6921     sc->fw_stats_num = 0;
6922
6923     sc->fw_stats_req_size = 0;
6924     sc->fw_stats_req = NULL;
6925     sc->fw_stats_req_mapping = 0;
6926
6927     sc->fw_stats_data_size = 0;
6928     sc->fw_stats_data = NULL;
6929     sc->fw_stats_data_mapping = 0;
6930 }
6931
6932 static int
6933 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6934 {
6935     uint8_t num_queue_stats;
6936     int num_groups;
6937
6938     /* number of queues for statistics is number of eth queues */
6939     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6940
6941     /*
6942      * Total number of FW statistics requests =
6943      *   1 for port stats + 1 for PF stats + num of queues
6944      */
6945     sc->fw_stats_num = (2 + num_queue_stats);
6946
6947     /*
6948      * Request is built from stats_query_header and an array of
6949      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6950      * rules. The real number or requests is configured in the
6951      * stats_query_header.
6952      */
6953     num_groups =
6954         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6955          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6956
6957     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6958           sc->fw_stats_num, num_groups);
6959
6960     sc->fw_stats_req_size =
6961         (sizeof(struct stats_query_header) +
6962          (num_groups * sizeof(struct stats_query_cmd_group)));
6963
6964     /*
6965      * Data for statistics requests + stats_counter.
6966      * stats_counter holds per-STORM counters that are incremented when
6967      * STORM has finished with the current request. Memory for FCoE
6968      * offloaded statistics are counted anyway, even if they will not be sent.
6969      * VF stats are not accounted for here as the data of VF stats is stored
6970      * in memory allocated by the VF, not here.
6971      */
6972     sc->fw_stats_data_size =
6973         (sizeof(struct stats_counter) +
6974          sizeof(struct per_port_stats) +
6975          sizeof(struct per_pf_stats) +
6976          /* sizeof(struct fcoe_statistics_params) + */
6977          (sizeof(struct per_queue_stats) * num_queue_stats));
6978
6979     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6980                       &sc->fw_stats_dma, "fw stats") != 0) {
6981         bxe_free_fw_stats_mem(sc);
6982         return (-1);
6983     }
6984
6985     /* set up the shortcuts */
6986
6987     sc->fw_stats_req =
6988         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6989     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6990
6991     sc->fw_stats_data =
6992         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6993                                      sc->fw_stats_req_size);
6994     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6995                                  sc->fw_stats_req_size);
6996
6997     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
6998           (uintmax_t)sc->fw_stats_req_mapping);
6999
7000     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
7001           (uintmax_t)sc->fw_stats_data_mapping);
7002
7003     return (0);
7004 }
7005
7006 /*
7007  * Bits map:
7008  * 0-7  - Engine0 load counter.
7009  * 8-15 - Engine1 load counter.
7010  * 16   - Engine0 RESET_IN_PROGRESS bit.
7011  * 17   - Engine1 RESET_IN_PROGRESS bit.
7012  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
7013  *        function on the engine
7014  * 19   - Engine1 ONE_IS_LOADED.
7015  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
7016  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
7017  *        for just the one belonging to its engine).
7018  */
7019 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
7020 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
7021 #define BXE_PATH0_LOAD_CNT_SHIFT  0
7022 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
7023 #define BXE_PATH1_LOAD_CNT_SHIFT  8
7024 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
7025 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
7026 #define BXE_GLOBAL_RESET_BIT      0x00040000
7027
7028 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
7029 static void
7030 bxe_set_reset_global(struct bxe_softc *sc)
7031 {
7032     uint32_t val;
7033     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7034     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7035     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
7036     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7037 }
7038
7039 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
7040 static void
7041 bxe_clear_reset_global(struct bxe_softc *sc)
7042 {
7043     uint32_t val;
7044     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7045     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7046     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
7047     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7048 }
7049
7050 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
7051 static uint8_t
7052 bxe_reset_is_global(struct bxe_softc *sc)
7053 {
7054     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7055     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
7056     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
7057 }
7058
7059 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
7060 static void
7061 bxe_set_reset_done(struct bxe_softc *sc)
7062 {
7063     uint32_t val;
7064     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7065                                  BXE_PATH0_RST_IN_PROG_BIT;
7066
7067     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7068
7069     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7070     /* Clear the bit */
7071     val &= ~bit;
7072     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7073
7074     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7075 }
7076
7077 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
7078 static void
7079 bxe_set_reset_in_progress(struct bxe_softc *sc)
7080 {
7081     uint32_t val;
7082     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7083                                  BXE_PATH0_RST_IN_PROG_BIT;
7084
7085     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7086
7087     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7088     /* Set the bit */
7089     val |= bit;
7090     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7091
7092     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7093 }
7094
7095 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
7096 static uint8_t
7097 bxe_reset_is_done(struct bxe_softc *sc,
7098                   int              engine)
7099 {
7100     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7101     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
7102                             BXE_PATH0_RST_IN_PROG_BIT;
7103
7104     /* return false if bit is set */
7105     return (val & bit) ? FALSE : TRUE;
7106 }
7107
7108 /* get the load status for an engine, should be run under rtnl lock */
7109 static uint8_t
7110 bxe_get_load_status(struct bxe_softc *sc,
7111                     int              engine)
7112 {
7113     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
7114                              BXE_PATH0_LOAD_CNT_MASK;
7115     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
7116                               BXE_PATH0_LOAD_CNT_SHIFT;
7117     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7118
7119     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7120
7121     val = ((val & mask) >> shift);
7122
7123     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
7124
7125     return (val != 0);
7126 }
7127
7128 /* set pf load mark */
7129 /* XXX needs to be under rtnl lock */
7130 static void
7131 bxe_set_pf_load(struct bxe_softc *sc)
7132 {
7133     uint32_t val;
7134     uint32_t val1;
7135     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7136                                   BXE_PATH0_LOAD_CNT_MASK;
7137     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7138                                    BXE_PATH0_LOAD_CNT_SHIFT;
7139
7140     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7141
7142     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7143     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7144
7145     /* get the current counter value */
7146     val1 = ((val & mask) >> shift);
7147
7148     /* set bit of this PF */
7149     val1 |= (1 << SC_ABS_FUNC(sc));
7150
7151     /* clear the old value */
7152     val &= ~mask;
7153
7154     /* set the new one */
7155     val |= ((val1 << shift) & mask);
7156
7157     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7158
7159     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7160 }
7161
7162 /* clear pf load mark */
7163 /* XXX needs to be under rtnl lock */
7164 static uint8_t
7165 bxe_clear_pf_load(struct bxe_softc *sc)
7166 {
7167     uint32_t val1, val;
7168     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7169                                   BXE_PATH0_LOAD_CNT_MASK;
7170     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7171                                    BXE_PATH0_LOAD_CNT_SHIFT;
7172
7173     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7174     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7175     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
7176
7177     /* get the current counter value */
7178     val1 = (val & mask) >> shift;
7179
7180     /* clear bit of that PF */
7181     val1 &= ~(1 << SC_ABS_FUNC(sc));
7182
7183     /* clear the old value */
7184     val &= ~mask;
7185
7186     /* set the new one */
7187     val |= ((val1 << shift) & mask);
7188
7189     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7190     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7191     return (val1 != 0);
7192 }
7193
7194 /* send load requrest to mcp and analyze response */
7195 static int
7196 bxe_nic_load_request(struct bxe_softc *sc,
7197                      uint32_t         *load_code)
7198 {
7199     /* init fw_seq */
7200     sc->fw_seq =
7201         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
7202          DRV_MSG_SEQ_NUMBER_MASK);
7203
7204     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
7205
7206     /* get the current FW pulse sequence */
7207     sc->fw_drv_pulse_wr_seq =
7208         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
7209          DRV_PULSE_SEQ_MASK);
7210
7211     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
7212           sc->fw_drv_pulse_wr_seq);
7213
7214     /* load request */
7215     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
7216                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
7217
7218     /* if the MCP fails to respond we must abort */
7219     if (!(*load_code)) {
7220         BLOGE(sc, "MCP response failure!\n");
7221         return (-1);
7222     }
7223
7224     /* if MCP refused then must abort */
7225     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
7226         BLOGE(sc, "MCP refused load request\n");
7227         return (-1);
7228     }
7229
7230     return (0);
7231 }
7232
7233 /*
7234  * Check whether another PF has already loaded FW to chip. In virtualized
7235  * environments a pf from anoth VM may have already initialized the device
7236  * including loading FW.
7237  */
7238 static int
7239 bxe_nic_load_analyze_req(struct bxe_softc *sc,
7240                          uint32_t         load_code)
7241 {
7242     uint32_t my_fw, loaded_fw;
7243
7244     /* is another pf loaded on this engine? */
7245     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
7246         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
7247         /* build my FW version dword */
7248         my_fw = (BCM_5710_FW_MAJOR_VERSION +
7249                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
7250                  (BCM_5710_FW_REVISION_VERSION << 16) +
7251                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
7252
7253         /* read loaded FW from chip */
7254         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
7255         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
7256               loaded_fw, my_fw);
7257
7258         /* abort nic load if version mismatch */
7259         if (my_fw != loaded_fw) {
7260             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
7261                   loaded_fw, my_fw);
7262             return (-1);
7263         }
7264     }
7265
7266     return (0);
7267 }
7268
7269 /* mark PMF if applicable */
7270 static void
7271 bxe_nic_load_pmf(struct bxe_softc *sc,
7272                  uint32_t         load_code)
7273 {
7274     uint32_t ncsi_oem_data_addr;
7275
7276     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
7277         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
7278         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
7279         /*
7280          * Barrier here for ordering between the writing to sc->port.pmf here
7281          * and reading it from the periodic task.
7282          */
7283         sc->port.pmf = 1;
7284         mb();
7285     } else {
7286         sc->port.pmf = 0;
7287     }
7288
7289     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
7290
7291     /* XXX needed? */
7292     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
7293         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
7294             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
7295             if (ncsi_oem_data_addr) {
7296                 REG_WR(sc,
7297                        (ncsi_oem_data_addr +
7298                         offsetof(struct glob_ncsi_oem_data, driver_version)),
7299                        0);
7300             }
7301         }
7302     }
7303 }
7304
7305 static void
7306 bxe_read_mf_cfg(struct bxe_softc *sc)
7307 {
7308     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
7309     int abs_func;
7310     int vn;
7311
7312     if (BXE_NOMCP(sc)) {
7313         return; /* what should be the default bvalue in this case */
7314     }
7315
7316     /*
7317      * The formula for computing the absolute function number is...
7318      * For 2 port configuration (4 functions per port):
7319      *   abs_func = 2 * vn + SC_PORT + SC_PATH
7320      * For 4 port configuration (2 functions per port):
7321      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
7322      */
7323     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
7324         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
7325         if (abs_func >= E1H_FUNC_MAX) {
7326             break;
7327         }
7328         sc->devinfo.mf_info.mf_config[vn] =
7329             MFCFG_RD(sc, func_mf_config[abs_func].config);
7330     }
7331
7332     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
7333         FUNC_MF_CFG_FUNC_DISABLED) {
7334         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
7335         sc->flags |= BXE_MF_FUNC_DIS;
7336     } else {
7337         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
7338         sc->flags &= ~BXE_MF_FUNC_DIS;
7339     }
7340 }
7341
7342 /* acquire split MCP access lock register */
7343 static int bxe_acquire_alr(struct bxe_softc *sc)
7344 {
7345     uint32_t j, val;
7346
7347     for (j = 0; j < 1000; j++) {
7348         val = (1UL << 31);
7349         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
7350         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
7351         if (val & (1L << 31))
7352             break;
7353
7354         DELAY(5000);
7355     }
7356
7357     if (!(val & (1L << 31))) {
7358         BLOGE(sc, "Cannot acquire MCP access lock register\n");
7359         return (-1);
7360     }
7361
7362     return (0);
7363 }
7364
7365 /* release split MCP access lock register */
7366 static void bxe_release_alr(struct bxe_softc *sc)
7367 {
7368     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
7369 }
7370
7371 static void
7372 bxe_fan_failure(struct bxe_softc *sc)
7373 {
7374     int port = SC_PORT(sc);
7375     uint32_t ext_phy_config;
7376
7377     /* mark the failure */
7378     ext_phy_config =
7379         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7380
7381     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7382     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7383     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7384              ext_phy_config);
7385
7386     /* log the failure */
7387     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7388               "the card to prevent permanent damage. "
7389               "Please contact OEM Support for assistance\n");
7390
7391     /* XXX */
7392 #if 1
7393     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7394 #else
7395     /*
7396      * Schedule device reset (unload)
7397      * This is due to some boards consuming sufficient power when driver is
7398      * up to overheat if fan fails.
7399      */
7400     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7401     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7402 #endif
7403 }
7404
7405 /* this function is called upon a link interrupt */
7406 static void
7407 bxe_link_attn(struct bxe_softc *sc)
7408 {
7409     uint32_t pause_enabled = 0;
7410     struct host_port_stats *pstats;
7411     int cmng_fns;
7412
7413     /* Make sure that we are synced with the current statistics */
7414     bxe_stats_handle(sc, STATS_EVENT_STOP);
7415
7416     elink_link_update(&sc->link_params, &sc->link_vars);
7417
7418     if (sc->link_vars.link_up) {
7419
7420         /* dropless flow control */
7421         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7422             pause_enabled = 0;
7423
7424             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7425                 pause_enabled = 1;
7426             }
7427
7428             REG_WR(sc,
7429                    (BAR_USTRORM_INTMEM +
7430                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7431                    pause_enabled);
7432         }
7433
7434         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7435             pstats = BXE_SP(sc, port_stats);
7436             /* reset old mac stats */
7437             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7438         }
7439
7440         if (sc->state == BXE_STATE_OPEN) {
7441             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7442         }
7443     }
7444
7445     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7446         cmng_fns = bxe_get_cmng_fns_mode(sc);
7447
7448         if (cmng_fns != CMNG_FNS_NONE) {
7449             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7450             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7451         } else {
7452             /* rate shaping and fairness are disabled */
7453             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7454         }
7455     }
7456
7457     bxe_link_report_locked(sc);
7458
7459     if (IS_MF(sc)) {
7460         ; // XXX bxe_link_sync_notify(sc);
7461     }
7462 }
7463
7464 static void
7465 bxe_attn_int_asserted(struct bxe_softc *sc,
7466                       uint32_t         asserted)
7467 {
7468     int port = SC_PORT(sc);
7469     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7470                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7471     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7472                                         NIG_REG_MASK_INTERRUPT_PORT0;
7473     uint32_t aeu_mask;
7474     uint32_t nig_mask = 0;
7475     uint32_t reg_addr;
7476     uint32_t igu_acked;
7477     uint32_t cnt;
7478
7479     if (sc->attn_state & asserted) {
7480         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7481     }
7482
7483     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7484
7485     aeu_mask = REG_RD(sc, aeu_addr);
7486
7487     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7488           aeu_mask, asserted);
7489
7490     aeu_mask &= ~(asserted & 0x3ff);
7491
7492     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7493
7494     REG_WR(sc, aeu_addr, aeu_mask);
7495
7496     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7497
7498     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7499     sc->attn_state |= asserted;
7500     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7501
7502     if (asserted & ATTN_HARD_WIRED_MASK) {
7503         if (asserted & ATTN_NIG_FOR_FUNC) {
7504
7505             bxe_acquire_phy_lock(sc);
7506             /* save nig interrupt mask */
7507             nig_mask = REG_RD(sc, nig_int_mask_addr);
7508
7509             /* If nig_mask is not set, no need to call the update function */
7510             if (nig_mask) {
7511                 REG_WR(sc, nig_int_mask_addr, 0);
7512
7513                 bxe_link_attn(sc);
7514             }
7515
7516             /* handle unicore attn? */
7517         }
7518
7519         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7520             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7521         }
7522
7523         if (asserted & GPIO_2_FUNC) {
7524             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7525         }
7526
7527         if (asserted & GPIO_3_FUNC) {
7528             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7529         }
7530
7531         if (asserted & GPIO_4_FUNC) {
7532             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7533         }
7534
7535         if (port == 0) {
7536             if (asserted & ATTN_GENERAL_ATTN_1) {
7537                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7538                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7539             }
7540             if (asserted & ATTN_GENERAL_ATTN_2) {
7541                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7542                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7543             }
7544             if (asserted & ATTN_GENERAL_ATTN_3) {
7545                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7546                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7547             }
7548         } else {
7549             if (asserted & ATTN_GENERAL_ATTN_4) {
7550                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7551                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7552             }
7553             if (asserted & ATTN_GENERAL_ATTN_5) {
7554                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7555                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7556             }
7557             if (asserted & ATTN_GENERAL_ATTN_6) {
7558                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7559                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7560             }
7561         }
7562     } /* hardwired */
7563
7564     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7565         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7566     } else {
7567         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7568     }
7569
7570     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7571           asserted,
7572           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7573     REG_WR(sc, reg_addr, asserted);
7574
7575     /* now set back the mask */
7576     if (asserted & ATTN_NIG_FOR_FUNC) {
7577         /*
7578          * Verify that IGU ack through BAR was written before restoring
7579          * NIG mask. This loop should exit after 2-3 iterations max.
7580          */
7581         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7582             cnt = 0;
7583
7584             do {
7585                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7586             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7587                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7588
7589             if (!igu_acked) {
7590                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7591             }
7592
7593             mb();
7594         }
7595
7596         REG_WR(sc, nig_int_mask_addr, nig_mask);
7597
7598         bxe_release_phy_lock(sc);
7599     }
7600 }
7601
7602 static void
7603 bxe_print_next_block(struct bxe_softc *sc,
7604                      int              idx,
7605                      const char       *blk)
7606 {
7607     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7608 }
7609
7610 static int
7611 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7612                               uint32_t         sig,
7613                               int              par_num,
7614                               uint8_t          print)
7615 {
7616     uint32_t cur_bit = 0;
7617     int i = 0;
7618
7619     for (i = 0; sig; i++) {
7620         cur_bit = ((uint32_t)0x1 << i);
7621         if (sig & cur_bit) {
7622             switch (cur_bit) {
7623             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7624                 if (print)
7625                     bxe_print_next_block(sc, par_num++, "BRB");
7626                 break;
7627             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7628                 if (print)
7629                     bxe_print_next_block(sc, par_num++, "PARSER");
7630                 break;
7631             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7632                 if (print)
7633                     bxe_print_next_block(sc, par_num++, "TSDM");
7634                 break;
7635             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7636                 if (print)
7637                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7638                 break;
7639             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7640                 if (print)
7641                     bxe_print_next_block(sc, par_num++, "TCM");
7642                 break;
7643             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7644                 if (print)
7645                     bxe_print_next_block(sc, par_num++, "TSEMI");
7646                 break;
7647             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7648                 if (print)
7649                     bxe_print_next_block(sc, par_num++, "XPB");
7650                 break;
7651             }
7652
7653             /* Clear the bit */
7654             sig &= ~cur_bit;
7655         }
7656     }
7657
7658     return (par_num);
7659 }
7660
7661 static int
7662 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7663                               uint32_t         sig,
7664                               int              par_num,
7665                               uint8_t          *global,
7666                               uint8_t          print)
7667 {
7668     int i = 0;
7669     uint32_t cur_bit = 0;
7670     for (i = 0; sig; i++) {
7671         cur_bit = ((uint32_t)0x1 << i);
7672         if (sig & cur_bit) {
7673             switch (cur_bit) {
7674             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7675                 if (print)
7676                     bxe_print_next_block(sc, par_num++, "PBF");
7677                 break;
7678             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7679                 if (print)
7680                     bxe_print_next_block(sc, par_num++, "QM");
7681                 break;
7682             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7683                 if (print)
7684                     bxe_print_next_block(sc, par_num++, "TM");
7685                 break;
7686             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7687                 if (print)
7688                     bxe_print_next_block(sc, par_num++, "XSDM");
7689                 break;
7690             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7691                 if (print)
7692                     bxe_print_next_block(sc, par_num++, "XCM");
7693                 break;
7694             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7695                 if (print)
7696                     bxe_print_next_block(sc, par_num++, "XSEMI");
7697                 break;
7698             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7699                 if (print)
7700                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7701                 break;
7702             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7703                 if (print)
7704                     bxe_print_next_block(sc, par_num++, "NIG");
7705                 break;
7706             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7707                 if (print)
7708                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7709                 *global = TRUE;
7710                 break;
7711             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7712                 if (print)
7713                     bxe_print_next_block(sc, par_num++, "DEBUG");
7714                 break;
7715             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7716                 if (print)
7717                     bxe_print_next_block(sc, par_num++, "USDM");
7718                 break;
7719             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7720                 if (print)
7721                     bxe_print_next_block(sc, par_num++, "UCM");
7722                 break;
7723             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7724                 if (print)
7725                     bxe_print_next_block(sc, par_num++, "USEMI");
7726                 break;
7727             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7728                 if (print)
7729                     bxe_print_next_block(sc, par_num++, "UPB");
7730                 break;
7731             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7732                 if (print)
7733                     bxe_print_next_block(sc, par_num++, "CSDM");
7734                 break;
7735             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7736                 if (print)
7737                     bxe_print_next_block(sc, par_num++, "CCM");
7738                 break;
7739             }
7740
7741             /* Clear the bit */
7742             sig &= ~cur_bit;
7743         }
7744     }
7745
7746     return (par_num);
7747 }
7748
7749 static int
7750 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7751                               uint32_t         sig,
7752                               int              par_num,
7753                               uint8_t          print)
7754 {
7755     uint32_t cur_bit = 0;
7756     int i = 0;
7757
7758     for (i = 0; sig; i++) {
7759         cur_bit = ((uint32_t)0x1 << i);
7760         if (sig & cur_bit) {
7761             switch (cur_bit) {
7762             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7763                 if (print)
7764                     bxe_print_next_block(sc, par_num++, "CSEMI");
7765                 break;
7766             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7767                 if (print)
7768                     bxe_print_next_block(sc, par_num++, "PXP");
7769                 break;
7770             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7771                 if (print)
7772                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7773                 break;
7774             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7775                 if (print)
7776                     bxe_print_next_block(sc, par_num++, "CFC");
7777                 break;
7778             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7779                 if (print)
7780                     bxe_print_next_block(sc, par_num++, "CDU");
7781                 break;
7782             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7783                 if (print)
7784                     bxe_print_next_block(sc, par_num++, "DMAE");
7785                 break;
7786             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7787                 if (print)
7788                     bxe_print_next_block(sc, par_num++, "IGU");
7789                 break;
7790             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7791                 if (print)
7792                     bxe_print_next_block(sc, par_num++, "MISC");
7793                 break;
7794             }
7795
7796             /* Clear the bit */
7797             sig &= ~cur_bit;
7798         }
7799     }
7800
7801     return (par_num);
7802 }
7803
7804 static int
7805 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7806                               uint32_t         sig,
7807                               int              par_num,
7808                               uint8_t          *global,
7809                               uint8_t          print)
7810 {
7811     uint32_t cur_bit = 0;
7812     int i = 0;
7813
7814     for (i = 0; sig; i++) {
7815         cur_bit = ((uint32_t)0x1 << i);
7816         if (sig & cur_bit) {
7817             switch (cur_bit) {
7818             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7819                 if (print)
7820                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7821                 *global = TRUE;
7822                 break;
7823             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7824                 if (print)
7825                     bxe_print_next_block(sc, par_num++,
7826                               "MCP UMP RX");
7827                 *global = TRUE;
7828                 break;
7829             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7830                 if (print)
7831                     bxe_print_next_block(sc, par_num++,
7832                               "MCP UMP TX");
7833                 *global = TRUE;
7834                 break;
7835             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7836                 if (print)
7837                     bxe_print_next_block(sc, par_num++,
7838                               "MCP SCPAD");
7839                 *global = TRUE;
7840                 break;
7841             }
7842
7843             /* Clear the bit */
7844             sig &= ~cur_bit;
7845         }
7846     }
7847
7848     return (par_num);
7849 }
7850
7851 static int
7852 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7853                               uint32_t         sig,
7854                               int              par_num,
7855                               uint8_t          print)
7856 {
7857     uint32_t cur_bit = 0;
7858     int i = 0;
7859
7860     for (i = 0; sig; i++) {
7861         cur_bit = ((uint32_t)0x1 << i);
7862         if (sig & cur_bit) {
7863             switch (cur_bit) {
7864             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7865                 if (print)
7866                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7867                 break;
7868             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7869                 if (print)
7870                     bxe_print_next_block(sc, par_num++, "ATC");
7871                 break;
7872             }
7873
7874             /* Clear the bit */
7875             sig &= ~cur_bit;
7876         }
7877     }
7878
7879     return (par_num);
7880 }
7881
7882 static uint8_t
7883 bxe_parity_attn(struct bxe_softc *sc,
7884                 uint8_t          *global,
7885                 uint8_t          print,
7886                 uint32_t         *sig)
7887 {
7888     int par_num = 0;
7889
7890     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7891         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7892         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7893         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7894         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7895         BLOGE(sc, "Parity error: HW block parity attention:\n"
7896                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7897               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7898               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7899               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7900               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7901               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7902
7903         if (print)
7904             BLOGI(sc, "Parity errors detected in blocks: ");
7905
7906         par_num =
7907             bxe_check_blocks_with_parity0(sc, sig[0] &
7908                                           HW_PRTY_ASSERT_SET_0,
7909                                           par_num, print);
7910         par_num =
7911             bxe_check_blocks_with_parity1(sc, sig[1] &
7912                                           HW_PRTY_ASSERT_SET_1,
7913                                           par_num, global, print);
7914         par_num =
7915             bxe_check_blocks_with_parity2(sc, sig[2] &
7916                                           HW_PRTY_ASSERT_SET_2,
7917                                           par_num, print);
7918         par_num =
7919             bxe_check_blocks_with_parity3(sc, sig[3] &
7920                                           HW_PRTY_ASSERT_SET_3,
7921                                           par_num, global, print);
7922         par_num =
7923             bxe_check_blocks_with_parity4(sc, sig[4] &
7924                                           HW_PRTY_ASSERT_SET_4,
7925                                           par_num, print);
7926
7927         if (print)
7928             BLOGI(sc, "\n");
7929
7930         return (TRUE);
7931     }
7932
7933     return (FALSE);
7934 }
7935
7936 static uint8_t
7937 bxe_chk_parity_attn(struct bxe_softc *sc,
7938                     uint8_t          *global,
7939                     uint8_t          print)
7940 {
7941     struct attn_route attn = { {0} };
7942     int port = SC_PORT(sc);
7943
7944     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7945     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7946     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7947     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7948
7949     if (!CHIP_IS_E1x(sc))
7950         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7951
7952     return (bxe_parity_attn(sc, global, print, attn.sig));
7953 }
7954
7955 static void
7956 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7957                          uint32_t         attn)
7958 {
7959     uint32_t val;
7960
7961     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7962         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7963         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7964         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7965             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7966         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7967             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7968         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7969             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7970         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7971             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7972         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7973             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7974         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7975             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7976         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7977             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7978         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7979             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7980         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7981             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7982     }
7983
7984     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7985         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7986         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7987         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7988             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7989         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7990             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7991         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7992             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7993         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7994             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7995         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7996             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
7997         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
7998             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
7999     }
8000
8001     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
8002                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
8003         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
8004               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
8005                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
8006     }
8007 }
8008
8009 static void
8010 bxe_e1h_disable(struct bxe_softc *sc)
8011 {
8012     int port = SC_PORT(sc);
8013
8014     bxe_tx_disable(sc);
8015
8016     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
8017 }
8018
8019 static void
8020 bxe_e1h_enable(struct bxe_softc *sc)
8021 {
8022     int port = SC_PORT(sc);
8023
8024     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
8025
8026     // XXX bxe_tx_enable(sc);
8027 }
8028
8029 /*
8030  * called due to MCP event (on pmf):
8031  *   reread new bandwidth configuration
8032  *   configure FW
8033  *   notify others function about the change
8034  */
8035 static void
8036 bxe_config_mf_bw(struct bxe_softc *sc)
8037 {
8038     if (sc->link_vars.link_up) {
8039         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
8040         // XXX bxe_link_sync_notify(sc);
8041     }
8042
8043     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
8044 }
8045
8046 static void
8047 bxe_set_mf_bw(struct bxe_softc *sc)
8048 {
8049     bxe_config_mf_bw(sc);
8050     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
8051 }
8052
8053 static void
8054 bxe_handle_eee_event(struct bxe_softc *sc)
8055 {
8056     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
8057     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
8058 }
8059
8060 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
8061
8062 static void
8063 bxe_drv_info_ether_stat(struct bxe_softc *sc)
8064 {
8065     struct eth_stats_info *ether_stat =
8066         &sc->sp->drv_info_to_mcp.ether_stat;
8067
8068     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
8069             ETH_STAT_INFO_VERSION_LEN);
8070
8071     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
8072     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
8073                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
8074                                           ether_stat->mac_local + MAC_PAD,
8075                                           MAC_PAD, ETH_ALEN);
8076
8077     ether_stat->mtu_size = sc->mtu;
8078
8079     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
8080     if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
8081         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
8082     }
8083
8084     // XXX ether_stat->feature_flags |= ???;
8085
8086     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
8087
8088     ether_stat->txq_size = sc->tx_ring_size;
8089     ether_stat->rxq_size = sc->rx_ring_size;
8090 }
8091
8092 static void
8093 bxe_handle_drv_info_req(struct bxe_softc *sc)
8094 {
8095     enum drv_info_opcode op_code;
8096     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
8097
8098     /* if drv_info version supported by MFW doesn't match - send NACK */
8099     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
8100         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8101         return;
8102     }
8103
8104     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
8105                DRV_INFO_CONTROL_OP_CODE_SHIFT);
8106
8107     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
8108
8109     switch (op_code) {
8110     case ETH_STATS_OPCODE:
8111         bxe_drv_info_ether_stat(sc);
8112         break;
8113     case FCOE_STATS_OPCODE:
8114     case ISCSI_STATS_OPCODE:
8115     default:
8116         /* if op code isn't supported - send NACK */
8117         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8118         return;
8119     }
8120
8121     /*
8122      * If we got drv_info attn from MFW then these fields are defined in
8123      * shmem2 for sure
8124      */
8125     SHMEM2_WR(sc, drv_info_host_addr_lo,
8126               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8127     SHMEM2_WR(sc, drv_info_host_addr_hi,
8128               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8129
8130     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
8131 }
8132
8133 static void
8134 bxe_dcc_event(struct bxe_softc *sc,
8135               uint32_t         dcc_event)
8136 {
8137     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
8138
8139     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
8140         /*
8141          * This is the only place besides the function initialization
8142          * where the sc->flags can change so it is done without any
8143          * locks
8144          */
8145         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
8146             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
8147             sc->flags |= BXE_MF_FUNC_DIS;
8148             bxe_e1h_disable(sc);
8149         } else {
8150             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
8151             sc->flags &= ~BXE_MF_FUNC_DIS;
8152             bxe_e1h_enable(sc);
8153         }
8154         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
8155     }
8156
8157     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
8158         bxe_config_mf_bw(sc);
8159         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
8160     }
8161
8162     /* Report results to MCP */
8163     if (dcc_event)
8164         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
8165     else
8166         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
8167 }
8168
8169 static void
8170 bxe_pmf_update(struct bxe_softc *sc)
8171 {
8172     int port = SC_PORT(sc);
8173     uint32_t val;
8174
8175     sc->port.pmf = 1;
8176     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
8177
8178     /*
8179      * We need the mb() to ensure the ordering between the writing to
8180      * sc->port.pmf here and reading it from the bxe_periodic_task().
8181      */
8182     mb();
8183
8184     /* queue a periodic task */
8185     // XXX schedule task...
8186
8187     // XXX bxe_dcbx_pmf_update(sc);
8188
8189     /* enable nig attention */
8190     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
8191     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8192         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
8193         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
8194     } else if (!CHIP_IS_E1x(sc)) {
8195         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
8196         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
8197     }
8198
8199     bxe_stats_handle(sc, STATS_EVENT_PMF);
8200 }
8201
8202 static int
8203 bxe_mc_assert(struct bxe_softc *sc)
8204 {
8205     char last_idx;
8206     int i, rc = 0;
8207     uint32_t row0, row1, row2, row3;
8208
8209     /* XSTORM */
8210     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
8211     if (last_idx)
8212         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8213
8214     /* print the asserts */
8215     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8216
8217         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
8218         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
8219         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
8220         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
8221
8222         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8223             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8224                   i, row3, row2, row1, row0);
8225             rc++;
8226         } else {
8227             break;
8228         }
8229     }
8230
8231     /* TSTORM */
8232     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
8233     if (last_idx) {
8234         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8235     }
8236
8237     /* print the asserts */
8238     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8239
8240         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
8241         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
8242         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
8243         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
8244
8245         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8246             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8247                   i, row3, row2, row1, row0);
8248             rc++;
8249         } else {
8250             break;
8251         }
8252     }
8253
8254     /* CSTORM */
8255     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
8256     if (last_idx) {
8257         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8258     }
8259
8260     /* print the asserts */
8261     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8262
8263         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
8264         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
8265         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
8266         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
8267
8268         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8269             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8270                   i, row3, row2, row1, row0);
8271             rc++;
8272         } else {
8273             break;
8274         }
8275     }
8276
8277     /* USTORM */
8278     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
8279     if (last_idx) {
8280         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8281     }
8282
8283     /* print the asserts */
8284     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8285
8286         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
8287         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
8288         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
8289         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
8290
8291         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8292             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8293                   i, row3, row2, row1, row0);
8294             rc++;
8295         } else {
8296             break;
8297         }
8298     }
8299
8300     return (rc);
8301 }
8302
8303 static void
8304 bxe_attn_int_deasserted3(struct bxe_softc *sc,
8305                          uint32_t         attn)
8306 {
8307     int func = SC_FUNC(sc);
8308     uint32_t val;
8309
8310     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
8311
8312         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
8313
8314             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
8315             bxe_read_mf_cfg(sc);
8316             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
8317                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
8318             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
8319
8320             if (val & DRV_STATUS_DCC_EVENT_MASK)
8321                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
8322
8323             if (val & DRV_STATUS_SET_MF_BW)
8324                 bxe_set_mf_bw(sc);
8325
8326             if (val & DRV_STATUS_DRV_INFO_REQ)
8327                 bxe_handle_drv_info_req(sc);
8328
8329 #if 0
8330             if (val & DRV_STATUS_VF_DISABLED)
8331                 bxe_vf_handle_flr_event(sc);
8332 #endif
8333
8334             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
8335                 bxe_pmf_update(sc);
8336
8337 #if 0
8338             if (sc->port.pmf &&
8339                 (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
8340                 (sc->dcbx_enabled > 0))
8341                 /* start dcbx state machine */
8342                 bxe_dcbx_set_params(sc, BXE_DCBX_STATE_NEG_RECEIVED);
8343 #endif
8344
8345 #if 0
8346             if (val & DRV_STATUS_AFEX_EVENT_MASK)
8347                 bxe_handle_afex_cmd(sc, val & DRV_STATUS_AFEX_EVENT_MASK);
8348 #endif
8349
8350             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
8351                 bxe_handle_eee_event(sc);
8352
8353             if (sc->link_vars.periodic_flags &
8354                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
8355                 /* sync with link */
8356                 bxe_acquire_phy_lock(sc);
8357                 sc->link_vars.periodic_flags &=
8358                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
8359                 bxe_release_phy_lock(sc);
8360                 if (IS_MF(sc))
8361                     ; // XXX bxe_link_sync_notify(sc);
8362                 bxe_link_report(sc);
8363             }
8364
8365             /*
8366              * Always call it here: bxe_link_report() will
8367              * prevent the link indication duplication.
8368              */
8369             bxe_link_status_update(sc);
8370
8371         } else if (attn & BXE_MC_ASSERT_BITS) {
8372
8373             BLOGE(sc, "MC assert!\n");
8374             bxe_mc_assert(sc);
8375             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8376             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8377             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8378             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8379             bxe_panic(sc, ("MC assert!\n"));
8380
8381         } else if (attn & BXE_MCP_ASSERT) {
8382
8383             BLOGE(sc, "MCP assert!\n");
8384             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8385             // XXX bxe_fw_dump(sc);
8386
8387         } else {
8388             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8389         }
8390     }
8391
8392     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8393         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8394         if (attn & BXE_GRC_TIMEOUT) {
8395             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8396             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8397         }
8398         if (attn & BXE_GRC_RSV) {
8399             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8400             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8401         }
8402         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8403     }
8404 }
8405
8406 static void
8407 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8408                          uint32_t         attn)
8409 {
8410     int port = SC_PORT(sc);
8411     int reg_offset;
8412     uint32_t val0, mask0, val1, mask1;
8413     uint32_t val;
8414
8415     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8416         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8417         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8418         /* CFC error attention */
8419         if (val & 0x2) {
8420             BLOGE(sc, "FATAL error from CFC\n");
8421         }
8422     }
8423
8424     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8425         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8426         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8427         /* RQ_USDMDP_FIFO_OVERFLOW */
8428         if (val & 0x18000) {
8429             BLOGE(sc, "FATAL error from PXP\n");
8430         }
8431
8432         if (!CHIP_IS_E1x(sc)) {
8433             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8434             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8435         }
8436     }
8437
8438 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8439 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8440
8441     if (attn & AEU_PXP2_HW_INT_BIT) {
8442         /*  CQ47854 workaround do not panic on
8443          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8444          */
8445         if (!CHIP_IS_E1x(sc)) {
8446             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8447             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8448             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8449             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8450             /*
8451              * If the olny PXP2_EOP_ERROR_BIT is set in
8452              * STS0 and STS1 - clear it
8453              *
8454              * probably we lose additional attentions between
8455              * STS0 and STS_CLR0, in this case user will not
8456              * be notified about them
8457              */
8458             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8459                 !(val1 & mask1))
8460                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8461
8462             /* print the register, since no one can restore it */
8463             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8464
8465             /*
8466              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8467              * then notify
8468              */
8469             if (val0 & PXP2_EOP_ERROR_BIT) {
8470                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8471
8472                 /*
8473                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8474                  * set then clear attention from PXP2 block without panic
8475                  */
8476                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8477                     ((val1 & mask1) == 0))
8478                     attn &= ~AEU_PXP2_HW_INT_BIT;
8479             }
8480         }
8481     }
8482
8483     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8484         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8485                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8486
8487         val = REG_RD(sc, reg_offset);
8488         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8489         REG_WR(sc, reg_offset, val);
8490
8491         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8492               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8493         bxe_panic(sc, ("HW block attention set2\n"));
8494     }
8495 }
8496
8497 static void
8498 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8499                          uint32_t         attn)
8500 {
8501     int port = SC_PORT(sc);
8502     int reg_offset;
8503     uint32_t val;
8504
8505     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8506         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8507         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8508         /* DORQ discard attention */
8509         if (val & 0x2) {
8510             BLOGE(sc, "FATAL error from DORQ\n");
8511         }
8512     }
8513
8514     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8515         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8516                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8517
8518         val = REG_RD(sc, reg_offset);
8519         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8520         REG_WR(sc, reg_offset, val);
8521
8522         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8523               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8524         bxe_panic(sc, ("HW block attention set1\n"));
8525     }
8526 }
8527
8528 static void
8529 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8530                          uint32_t         attn)
8531 {
8532     int port = SC_PORT(sc);
8533     int reg_offset;
8534     uint32_t val;
8535
8536     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8537                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8538
8539     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8540         val = REG_RD(sc, reg_offset);
8541         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8542         REG_WR(sc, reg_offset, val);
8543
8544         BLOGW(sc, "SPIO5 hw attention\n");
8545
8546         /* Fan failure attention */
8547         elink_hw_reset_phy(&sc->link_params);
8548         bxe_fan_failure(sc);
8549     }
8550
8551     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8552         bxe_acquire_phy_lock(sc);
8553         elink_handle_module_detect_int(&sc->link_params);
8554         bxe_release_phy_lock(sc);
8555     }
8556
8557     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8558         val = REG_RD(sc, reg_offset);
8559         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8560         REG_WR(sc, reg_offset, val);
8561
8562         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8563                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8564     }
8565 }
8566
8567 static void
8568 bxe_attn_int_deasserted(struct bxe_softc *sc,
8569                         uint32_t         deasserted)
8570 {
8571     struct attn_route attn;
8572     struct attn_route *group_mask;
8573     int port = SC_PORT(sc);
8574     int index;
8575     uint32_t reg_addr;
8576     uint32_t val;
8577     uint32_t aeu_mask;
8578     uint8_t global = FALSE;
8579
8580     /*
8581      * Need to take HW lock because MCP or other port might also
8582      * try to handle this event.
8583      */
8584     bxe_acquire_alr(sc);
8585
8586     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8587         /* XXX
8588          * In case of parity errors don't handle attentions so that
8589          * other function would "see" parity errors.
8590          */
8591         sc->recovery_state = BXE_RECOVERY_INIT;
8592         // XXX schedule a recovery task...
8593         /* disable HW interrupts */
8594         bxe_int_disable(sc);
8595         bxe_release_alr(sc);
8596         return;
8597     }
8598
8599     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8600     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8601     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8602     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8603     if (!CHIP_IS_E1x(sc)) {
8604         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8605     } else {
8606         attn.sig[4] = 0;
8607     }
8608
8609     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8610           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8611
8612     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8613         if (deasserted & (1 << index)) {
8614             group_mask = &sc->attn_group[index];
8615
8616             BLOGD(sc, DBG_INTR,
8617                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8618                   group_mask->sig[0], group_mask->sig[1],
8619                   group_mask->sig[2], group_mask->sig[3],
8620                   group_mask->sig[4]);
8621
8622             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8623             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8624             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8625             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8626             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8627         }
8628     }
8629
8630     bxe_release_alr(sc);
8631
8632     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8633         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8634                     COMMAND_REG_ATTN_BITS_CLR);
8635     } else {
8636         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8637     }
8638
8639     val = ~deasserted;
8640     BLOGD(sc, DBG_INTR,
8641           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8642           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8643     REG_WR(sc, reg_addr, val);
8644
8645     if (~sc->attn_state & deasserted) {
8646         BLOGE(sc, "IGU error\n");
8647     }
8648
8649     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8650                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8651
8652     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8653
8654     aeu_mask = REG_RD(sc, reg_addr);
8655
8656     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8657           aeu_mask, deasserted);
8658     aeu_mask |= (deasserted & 0x3ff);
8659     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8660
8661     REG_WR(sc, reg_addr, aeu_mask);
8662     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8663
8664     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8665     sc->attn_state &= ~deasserted;
8666     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8667 }
8668
8669 static void
8670 bxe_attn_int(struct bxe_softc *sc)
8671 {
8672     /* read local copy of bits */
8673     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8674     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8675     uint32_t attn_state = sc->attn_state;
8676
8677     /* look for changed bits */
8678     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8679     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8680
8681     BLOGD(sc, DBG_INTR,
8682           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8683           attn_bits, attn_ack, asserted, deasserted);
8684
8685     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8686         BLOGE(sc, "BAD attention state\n");
8687     }
8688
8689     /* handle bits that were raised */
8690     if (asserted) {
8691         bxe_attn_int_asserted(sc, asserted);
8692     }
8693
8694     if (deasserted) {
8695         bxe_attn_int_deasserted(sc, deasserted);
8696     }
8697 }
8698
8699 static uint16_t
8700 bxe_update_dsb_idx(struct bxe_softc *sc)
8701 {
8702     struct host_sp_status_block *def_sb = sc->def_sb;
8703     uint16_t rc = 0;
8704
8705     mb(); /* status block is written to by the chip */
8706
8707     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8708         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8709         rc |= BXE_DEF_SB_ATT_IDX;
8710     }
8711
8712     if (sc->def_idx != def_sb->sp_sb.running_index) {
8713         sc->def_idx = def_sb->sp_sb.running_index;
8714         rc |= BXE_DEF_SB_IDX;
8715     }
8716
8717     mb();
8718
8719     return (rc);
8720 }
8721
8722 static inline struct ecore_queue_sp_obj *
8723 bxe_cid_to_q_obj(struct bxe_softc *sc,
8724                  uint32_t         cid)
8725 {
8726     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8727     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8728 }
8729
8730 static void
8731 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8732 {
8733     struct ecore_mcast_ramrod_params rparam;
8734     int rc;
8735
8736     memset(&rparam, 0, sizeof(rparam));
8737
8738     rparam.mcast_obj = &sc->mcast_obj;
8739
8740     BXE_MCAST_LOCK(sc);
8741
8742     /* clear pending state for the last command */
8743     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8744
8745     /* if there are pending mcast commands - send them */
8746     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8747         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8748         if (rc < 0) {
8749             BLOGD(sc, DBG_SP,
8750                   "ERROR: Failed to send pending mcast commands (%d)\n",
8751                   rc);
8752         }
8753     }
8754
8755     BXE_MCAST_UNLOCK(sc);
8756 }
8757
8758 static void
8759 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8760                               union event_ring_elem *elem)
8761 {
8762     unsigned long ramrod_flags = 0;
8763     int rc = 0;
8764     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8765     struct ecore_vlan_mac_obj *vlan_mac_obj;
8766
8767     /* always push next commands out, don't wait here */
8768     bit_set(&ramrod_flags, RAMROD_CONT);
8769
8770     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8771     case ECORE_FILTER_MAC_PENDING:
8772         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8773         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8774         break;
8775
8776     case ECORE_FILTER_MCAST_PENDING:
8777         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8778         /*
8779          * This is only relevant for 57710 where multicast MACs are
8780          * configured as unicast MACs using the same ramrod.
8781          */
8782         bxe_handle_mcast_eqe(sc);
8783         return;
8784
8785     default:
8786         BLOGE(sc, "Unsupported classification command: %d\n",
8787               elem->message.data.eth_event.echo);
8788         return;
8789     }
8790
8791     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8792
8793     if (rc < 0) {
8794         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8795     } else if (rc > 0) {
8796         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8797     }
8798 }
8799
8800 static void
8801 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8802                        union event_ring_elem *elem)
8803 {
8804     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8805
8806     /* send rx_mode command again if was requested */
8807     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8808                                &sc->sp_state)) {
8809         bxe_set_storm_rx_mode(sc);
8810     }
8811 #if 0
8812     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_START_SCHED,
8813                                     &sc->sp_state)) {
8814         bxe_set_iscsi_eth_rx_mode(sc, TRUE);
8815     }
8816     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_STOP_SCHED,
8817                                     &sc->sp_state)) {
8818         bxe_set_iscsi_eth_rx_mode(sc, FALSE);
8819     }
8820 #endif
8821 }
8822
8823 static void
8824 bxe_update_eq_prod(struct bxe_softc *sc,
8825                    uint16_t         prod)
8826 {
8827     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8828     wmb(); /* keep prod updates ordered */
8829 }
8830
8831 static void
8832 bxe_eq_int(struct bxe_softc *sc)
8833 {
8834     uint16_t hw_cons, sw_cons, sw_prod;
8835     union event_ring_elem *elem;
8836     uint8_t echo;
8837     uint32_t cid;
8838     uint8_t opcode;
8839     int spqe_cnt = 0;
8840     struct ecore_queue_sp_obj *q_obj;
8841     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8842     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8843
8844     hw_cons = le16toh(*sc->eq_cons_sb);
8845
8846     /*
8847      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8848      * when we get to the next-page we need to adjust so the loop
8849      * condition below will be met. The next element is the size of a
8850      * regular element and hence incrementing by 1
8851      */
8852     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8853         hw_cons++;
8854     }
8855
8856     /*
8857      * This function may never run in parallel with itself for a
8858      * specific sc and no need for a read memory barrier here.
8859      */
8860     sw_cons = sc->eq_cons;
8861     sw_prod = sc->eq_prod;
8862
8863     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8864           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8865
8866     for (;
8867          sw_cons != hw_cons;
8868          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8869
8870         elem = &sc->eq[EQ_DESC(sw_cons)];
8871
8872 #if 0
8873         int rc;
8874         rc = bxe_iov_eq_sp_event(sc, elem);
8875         if (!rc) {
8876             BLOGE(sc, "bxe_iov_eq_sp_event returned %d\n", rc);
8877             goto next_spqe;
8878         }
8879 #endif
8880
8881         /* elem CID originates from FW, actually LE */
8882         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8883         opcode = elem->message.opcode;
8884
8885         /* handle eq element */
8886         switch (opcode) {
8887 #if 0
8888         case EVENT_RING_OPCODE_VF_PF_CHANNEL:
8889             BLOGD(sc, DBG_SP, "vf/pf channel element on eq\n");
8890             bxe_vf_mbx(sc, &elem->message.data.vf_pf_event);
8891             continue;
8892 #endif
8893
8894         case EVENT_RING_OPCODE_STAT_QUERY:
8895             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8896                   sc->stats_comp++);
8897             /* nothing to do with stats comp */
8898             goto next_spqe;
8899
8900         case EVENT_RING_OPCODE_CFC_DEL:
8901             /* handle according to cid range */
8902             /* we may want to verify here that the sc state is HALTING */
8903             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8904             q_obj = bxe_cid_to_q_obj(sc, cid);
8905             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8906                 break;
8907             }
8908             goto next_spqe;
8909
8910         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8911             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8912             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8913                 break;
8914             }
8915             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8916             goto next_spqe;
8917
8918         case EVENT_RING_OPCODE_START_TRAFFIC:
8919             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8920             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8921                 break;
8922             }
8923             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8924             goto next_spqe;
8925
8926         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8927             echo = elem->message.data.function_update_event.echo;
8928             if (echo == SWITCH_UPDATE) {
8929                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8930                 if (f_obj->complete_cmd(sc, f_obj,
8931                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8932                     break;
8933                 }
8934             }
8935             else {
8936                 BLOGD(sc, DBG_SP,
8937                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8938 #if 0
8939                 f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_UPDATE);
8940                 /*
8941                  * We will perform the queues update from the sp_core_task as
8942                  * all queue SP operations should run with CORE_LOCK.
8943                  */
8944                 bxe_set_bit(BXE_SP_CORE_AFEX_F_UPDATE, &sc->sp_core_state);
8945                 taskqueue_enqueue(sc->sp_tq, &sc->sp_tq_task);
8946 #endif
8947             }
8948             goto next_spqe;
8949
8950 #if 0
8951         case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
8952             f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_VIFLISTS);
8953             bxe_after_afex_vif_lists(sc, elem);
8954             goto next_spqe;
8955 #endif
8956
8957         case EVENT_RING_OPCODE_FORWARD_SETUP:
8958             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8959             if (q_obj->complete_cmd(sc, q_obj,
8960                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8961                 break;
8962             }
8963             goto next_spqe;
8964
8965         case EVENT_RING_OPCODE_FUNCTION_START:
8966             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8967             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8968                 break;
8969             }
8970             goto next_spqe;
8971
8972         case EVENT_RING_OPCODE_FUNCTION_STOP:
8973             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8974             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8975                 break;
8976             }
8977             goto next_spqe;
8978         }
8979
8980         switch (opcode | sc->state) {
8981         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8982         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8983             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8984             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8985             rss_raw->clear_pending(rss_raw);
8986             break;
8987
8988         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8989         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8990         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8991         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8992         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8993         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8994             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8995             bxe_handle_classification_eqe(sc, elem);
8996             break;
8997
8998         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
8999         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
9000         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
9001             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
9002             bxe_handle_mcast_eqe(sc);
9003             break;
9004
9005         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
9006         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
9007         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
9008             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
9009             bxe_handle_rx_mode_eqe(sc, elem);
9010             break;
9011
9012         default:
9013             /* unknown event log error and continue */
9014             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
9015                   elem->message.opcode, sc->state);
9016         }
9017
9018 next_spqe:
9019         spqe_cnt++;
9020     } /* for */
9021
9022     mb();
9023     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
9024
9025     sc->eq_cons = sw_cons;
9026     sc->eq_prod = sw_prod;
9027
9028     /* make sure that above mem writes were issued towards the memory */
9029     wmb();
9030
9031     /* update producer */
9032     bxe_update_eq_prod(sc, sc->eq_prod);
9033 }
9034
9035 static void
9036 bxe_handle_sp_tq(void *context,
9037                  int  pending)
9038 {
9039     struct bxe_softc *sc = (struct bxe_softc *)context;
9040     uint16_t status;
9041
9042     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
9043
9044     /* what work needs to be performed? */
9045     status = bxe_update_dsb_idx(sc);
9046
9047     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
9048
9049     /* HW attentions */
9050     if (status & BXE_DEF_SB_ATT_IDX) {
9051         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
9052         bxe_attn_int(sc);
9053         status &= ~BXE_DEF_SB_ATT_IDX;
9054     }
9055
9056     /* SP events: STAT_QUERY and others */
9057     if (status & BXE_DEF_SB_IDX) {
9058         /* handle EQ completions */
9059         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
9060         bxe_eq_int(sc);
9061         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
9062                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
9063         status &= ~BXE_DEF_SB_IDX;
9064     }
9065
9066     /* if status is non zero then something went wrong */
9067     if (__predict_false(status)) {
9068         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
9069     }
9070
9071     /* ack status block only if something was actually handled */
9072     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
9073                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
9074
9075     /*
9076      * Must be called after the EQ processing (since eq leads to sriov
9077      * ramrod completion flows).
9078      * This flow may have been scheduled by the arrival of a ramrod
9079      * completion, or by the sriov code rescheduling itself.
9080      */
9081     // XXX bxe_iov_sp_task(sc);
9082
9083 #if 0
9084     /* AFEX - poll to check if VIFSET_ACK should be sent to MFW */
9085     if (bxe_test_and_clear_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK,
9086                                &sc->sp_state)) {
9087         bxe_link_report(sc);
9088         bxe_fw_command(sc, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
9089     }
9090 #endif
9091 }
9092
9093 static void
9094 bxe_handle_fp_tq(void *context,
9095                  int  pending)
9096 {
9097     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
9098     struct bxe_softc *sc = fp->sc;
9099     uint8_t more_tx = FALSE;
9100     uint8_t more_rx = FALSE;
9101
9102     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
9103
9104     /* XXX
9105      * IFF_DRV_RUNNING state can't be checked here since we process
9106      * slowpath events on a client queue during setup. Instead
9107      * we need to add a "process/continue" flag here that the driver
9108      * can use to tell the task here not to do anything.
9109      */
9110 #if 0
9111     if (!(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
9112         return;
9113     }
9114 #endif
9115
9116     /* update the fastpath index */
9117     bxe_update_fp_sb_idx(fp);
9118
9119     /* XXX add loop here if ever support multiple tx CoS */
9120     /* fp->txdata[cos] */
9121     if (bxe_has_tx_work(fp)) {
9122         BXE_FP_TX_LOCK(fp);
9123         more_tx = bxe_txeof(sc, fp);
9124         BXE_FP_TX_UNLOCK(fp);
9125     }
9126
9127     if (bxe_has_rx_work(fp)) {
9128         more_rx = bxe_rxeof(sc, fp);
9129     }
9130
9131     if (more_rx /*|| more_tx*/) {
9132         /* still more work to do */
9133         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9134         return;
9135     }
9136
9137     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9138                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9139 }
9140
9141 static void
9142 bxe_task_fp(struct bxe_fastpath *fp)
9143 {
9144     struct bxe_softc *sc = fp->sc;
9145     uint8_t more_tx = FALSE;
9146     uint8_t more_rx = FALSE;
9147
9148     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
9149
9150     /* update the fastpath index */
9151     bxe_update_fp_sb_idx(fp);
9152
9153     /* XXX add loop here if ever support multiple tx CoS */
9154     /* fp->txdata[cos] */
9155     if (bxe_has_tx_work(fp)) {
9156         BXE_FP_TX_LOCK(fp);
9157         more_tx = bxe_txeof(sc, fp);
9158         BXE_FP_TX_UNLOCK(fp);
9159     }
9160
9161     if (bxe_has_rx_work(fp)) {
9162         more_rx = bxe_rxeof(sc, fp);
9163     }
9164
9165     if (more_rx /*|| more_tx*/) {
9166         /* still more work to do, bail out if this ISR and process later */
9167         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9168         return;
9169     }
9170
9171     /*
9172      * Here we write the fastpath index taken before doing any tx or rx work.
9173      * It is very well possible other hw events occurred up to this point and
9174      * they were actually processed accordingly above. Since we're going to
9175      * write an older fastpath index, an interrupt is coming which we might
9176      * not do any work in.
9177      */
9178     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9179                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9180 }
9181
9182 /*
9183  * Legacy interrupt entry point.
9184  *
9185  * Verifies that the controller generated the interrupt and
9186  * then calls a separate routine to handle the various
9187  * interrupt causes: link, RX, and TX.
9188  */
9189 static void
9190 bxe_intr_legacy(void *xsc)
9191 {
9192     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9193     struct bxe_fastpath *fp;
9194     uint16_t status, mask;
9195     int i;
9196
9197     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
9198
9199 #if 0
9200     /* Don't handle any interrupts if we're not ready. */
9201     if (__predict_false(sc->intr_sem != 0)) {
9202         return;
9203     }
9204 #endif
9205
9206     /*
9207      * 0 for ustorm, 1 for cstorm
9208      * the bits returned from ack_int() are 0-15
9209      * bit 0 = attention status block
9210      * bit 1 = fast path status block
9211      * a mask of 0x2 or more = tx/rx event
9212      * a mask of 1 = slow path event
9213      */
9214
9215     status = bxe_ack_int(sc);
9216
9217     /* the interrupt is not for us */
9218     if (__predict_false(status == 0)) {
9219         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
9220         return;
9221     }
9222
9223     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
9224
9225     FOR_EACH_ETH_QUEUE(sc, i) {
9226         fp = &sc->fp[i];
9227         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
9228         if (status & mask) {
9229             /* acknowledge and disable further fastpath interrupts */
9230             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9231             bxe_task_fp(fp);
9232             status &= ~mask;
9233         }
9234     }
9235
9236 #if 0
9237     if (CNIC_SUPPORT(sc)) {
9238         mask = 0x2;
9239         if (status & (mask | 0x1)) {
9240             ...
9241             status &= ~mask;
9242         }
9243     }
9244 #endif
9245
9246     if (__predict_false(status & 0x1)) {
9247         /* acknowledge and disable further slowpath interrupts */
9248         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9249
9250         /* schedule slowpath handler */
9251         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9252
9253         status &= ~0x1;
9254     }
9255
9256     if (__predict_false(status)) {
9257         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
9258     }
9259 }
9260
9261 /* slowpath interrupt entry point */
9262 static void
9263 bxe_intr_sp(void *xsc)
9264 {
9265     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9266
9267     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
9268
9269     /* acknowledge and disable further slowpath interrupts */
9270     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9271
9272     /* schedule slowpath handler */
9273     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9274 }
9275
9276 /* fastpath interrupt entry point */
9277 static void
9278 bxe_intr_fp(void *xfp)
9279 {
9280     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
9281     struct bxe_softc *sc = fp->sc;
9282
9283     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
9284
9285     BLOGD(sc, DBG_INTR,
9286           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
9287           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
9288
9289 #if 0
9290     /* Don't handle any interrupts if we're not ready. */
9291     if (__predict_false(sc->intr_sem != 0)) {
9292         return;
9293     }
9294 #endif
9295
9296     /* acknowledge and disable further fastpath interrupts */
9297     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9298
9299     bxe_task_fp(fp);
9300 }
9301
9302 /* Release all interrupts allocated by the driver. */
9303 static void
9304 bxe_interrupt_free(struct bxe_softc *sc)
9305 {
9306     int i;
9307
9308     switch (sc->interrupt_mode) {
9309     case INTR_MODE_INTX:
9310         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
9311         if (sc->intr[0].resource != NULL) {
9312             bus_release_resource(sc->dev,
9313                                  SYS_RES_IRQ,
9314                                  sc->intr[0].rid,
9315                                  sc->intr[0].resource);
9316         }
9317         break;
9318     case INTR_MODE_MSI:
9319         for (i = 0; i < sc->intr_count; i++) {
9320             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
9321             if (sc->intr[i].resource && sc->intr[i].rid) {
9322                 bus_release_resource(sc->dev,
9323                                      SYS_RES_IRQ,
9324                                      sc->intr[i].rid,
9325                                      sc->intr[i].resource);
9326             }
9327         }
9328         pci_release_msi(sc->dev);
9329         break;
9330     case INTR_MODE_MSIX:
9331         for (i = 0; i < sc->intr_count; i++) {
9332             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
9333             if (sc->intr[i].resource && sc->intr[i].rid) {
9334                 bus_release_resource(sc->dev,
9335                                      SYS_RES_IRQ,
9336                                      sc->intr[i].rid,
9337                                      sc->intr[i].resource);
9338             }
9339         }
9340         pci_release_msi(sc->dev);
9341         break;
9342     default:
9343         /* nothing to do as initial allocation failed */
9344         break;
9345     }
9346 }
9347
9348 /*
9349  * This function determines and allocates the appropriate
9350  * interrupt based on system capabilites and user request.
9351  *
9352  * The user may force a particular interrupt mode, specify
9353  * the number of receive queues, specify the method for
9354  * distribuitng received frames to receive queues, or use
9355  * the default settings which will automatically select the
9356  * best supported combination.  In addition, the OS may or
9357  * may not support certain combinations of these settings.
9358  * This routine attempts to reconcile the settings requested
9359  * by the user with the capabilites available from the system
9360  * to select the optimal combination of features.
9361  *
9362  * Returns:
9363  *   0 = Success, !0 = Failure.
9364  */
9365 static int
9366 bxe_interrupt_alloc(struct bxe_softc *sc)
9367 {
9368     int msix_count = 0;
9369     int msi_count = 0;
9370     int num_requested = 0;
9371     int num_allocated = 0;
9372     int rid, i, j;
9373     int rc;
9374
9375     /* get the number of available MSI/MSI-X interrupts from the OS */
9376     if (sc->interrupt_mode > 0) {
9377         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
9378             msix_count = pci_msix_count(sc->dev);
9379         }
9380
9381         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
9382             msi_count = pci_msi_count(sc->dev);
9383         }
9384
9385         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
9386               msi_count, msix_count);
9387     }
9388
9389     do { /* try allocating MSI-X interrupt resources (at least 2) */
9390         if (sc->interrupt_mode != INTR_MODE_MSIX) {
9391             break;
9392         }
9393
9394         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
9395             (msix_count < 2)) {
9396             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9397             break;
9398         }
9399
9400         /* ask for the necessary number of MSI-X vectors */
9401         num_requested = min((sc->num_queues + 1), msix_count);
9402
9403         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
9404
9405         num_allocated = num_requested;
9406         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
9407             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
9408             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9409             break;
9410         }
9411
9412         if (num_allocated < 2) { /* possible? */
9413             BLOGE(sc, "MSI-X allocation less than 2!\n");
9414             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9415             pci_release_msi(sc->dev);
9416             break;
9417         }
9418
9419         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
9420               num_requested, num_allocated);
9421
9422         /* best effort so use the number of vectors allocated to us */
9423         sc->intr_count = num_allocated;
9424         sc->num_queues = num_allocated - 1;
9425
9426         rid = 1; /* initial resource identifier */
9427
9428         /* allocate the MSI-X vectors */
9429         for (i = 0; i < num_allocated; i++) {
9430             sc->intr[i].rid = (rid + i);
9431
9432             if ((sc->intr[i].resource =
9433                  bus_alloc_resource_any(sc->dev,
9434                                         SYS_RES_IRQ,
9435                                         &sc->intr[i].rid,
9436                                         RF_ACTIVE)) == NULL) {
9437                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
9438                       i, (rid + i));
9439
9440                 for (j = (i - 1); j >= 0; j--) {
9441                     bus_release_resource(sc->dev,
9442                                          SYS_RES_IRQ,
9443                                          sc->intr[j].rid,
9444                                          sc->intr[j].resource);
9445                 }
9446
9447                 sc->intr_count = 0;
9448                 sc->num_queues = 0;
9449                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9450                 pci_release_msi(sc->dev);
9451                 break;
9452             }
9453
9454             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9455         }
9456     } while (0);
9457
9458     do { /* try allocating MSI vector resources (at least 2) */
9459         if (sc->interrupt_mode != INTR_MODE_MSI) {
9460             break;
9461         }
9462
9463         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9464             (msi_count < 1)) {
9465             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9466             break;
9467         }
9468
9469         /* ask for a single MSI vector */
9470         num_requested = 1;
9471
9472         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9473
9474         num_allocated = num_requested;
9475         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9476             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9477             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9478             break;
9479         }
9480
9481         if (num_allocated != 1) { /* possible? */
9482             BLOGE(sc, "MSI allocation is not 1!\n");
9483             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9484             pci_release_msi(sc->dev);
9485             break;
9486         }
9487
9488         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9489               num_requested, num_allocated);
9490
9491         /* best effort so use the number of vectors allocated to us */
9492         sc->intr_count = num_allocated;
9493         sc->num_queues = num_allocated;
9494
9495         rid = 1; /* initial resource identifier */
9496
9497         sc->intr[0].rid = rid;
9498
9499         if ((sc->intr[0].resource =
9500              bus_alloc_resource_any(sc->dev,
9501                                     SYS_RES_IRQ,
9502                                     &sc->intr[0].rid,
9503                                     RF_ACTIVE)) == NULL) {
9504             BLOGE(sc, "Failed to map MSI[0] (rid=%d)!\n", rid);
9505             sc->intr_count = 0;
9506             sc->num_queues = 0;
9507             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9508             pci_release_msi(sc->dev);
9509             break;
9510         }
9511
9512         BLOGD(sc, DBG_LOAD, "Mapped MSI[0] (rid=%d)\n", rid);
9513     } while (0);
9514
9515     do { /* try allocating INTx vector resources */
9516         if (sc->interrupt_mode != INTR_MODE_INTX) {
9517             break;
9518         }
9519
9520         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9521
9522         /* only one vector for INTx */
9523         sc->intr_count = 1;
9524         sc->num_queues = 1;
9525
9526         rid = 0; /* initial resource identifier */
9527
9528         sc->intr[0].rid = rid;
9529
9530         if ((sc->intr[0].resource =
9531              bus_alloc_resource_any(sc->dev,
9532                                     SYS_RES_IRQ,
9533                                     &sc->intr[0].rid,
9534                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9535             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9536             sc->intr_count = 0;
9537             sc->num_queues = 0;
9538             sc->interrupt_mode = -1; /* Failed! */
9539             break;
9540         }
9541
9542         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9543     } while (0);
9544
9545     if (sc->interrupt_mode == -1) {
9546         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9547         rc = 1;
9548     } else {
9549         BLOGD(sc, DBG_LOAD,
9550               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9551               sc->interrupt_mode, sc->num_queues);
9552         rc = 0;
9553     }
9554
9555     return (rc);
9556 }
9557
9558 static void
9559 bxe_interrupt_detach(struct bxe_softc *sc)
9560 {
9561     struct bxe_fastpath *fp;
9562     int i;
9563
9564     /* release interrupt resources */
9565     for (i = 0; i < sc->intr_count; i++) {
9566         if (sc->intr[i].resource && sc->intr[i].tag) {
9567             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9568             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9569         }
9570     }
9571
9572     for (i = 0; i < sc->num_queues; i++) {
9573         fp = &sc->fp[i];
9574         if (fp->tq) {
9575             taskqueue_drain(fp->tq, &fp->tq_task);
9576             taskqueue_free(fp->tq);
9577             fp->tq = NULL;
9578         }
9579     }
9580
9581
9582     if (sc->sp_tq) {
9583         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9584         taskqueue_free(sc->sp_tq);
9585         sc->sp_tq = NULL;
9586     }
9587 }
9588
9589 /*
9590  * Enables interrupts and attach to the ISR.
9591  *
9592  * When using multiple MSI/MSI-X vectors the first vector
9593  * is used for slowpath operations while all remaining
9594  * vectors are used for fastpath operations.  If only a
9595  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9596  * ISR must look for both slowpath and fastpath completions.
9597  */
9598 static int
9599 bxe_interrupt_attach(struct bxe_softc *sc)
9600 {
9601     struct bxe_fastpath *fp;
9602     int rc = 0;
9603     int i;
9604
9605     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9606              "bxe%d_sp_tq", sc->unit);
9607     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9608     sc->sp_tq = taskqueue_create_fast(sc->sp_tq_name, M_NOWAIT,
9609                                       taskqueue_thread_enqueue,
9610                                       &sc->sp_tq);
9611     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9612                             "%s", sc->sp_tq_name);
9613
9614
9615     for (i = 0; i < sc->num_queues; i++) {
9616         fp = &sc->fp[i];
9617         snprintf(fp->tq_name, sizeof(fp->tq_name),
9618                  "bxe%d_fp%d_tq", sc->unit, i);
9619         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9620         fp->tq = taskqueue_create_fast(fp->tq_name, M_NOWAIT,
9621                                        taskqueue_thread_enqueue,
9622                                        &fp->tq);
9623         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9624                                 "%s", fp->tq_name);
9625     }
9626
9627     /* setup interrupt handlers */
9628     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9629         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9630
9631         /*
9632          * Setup the interrupt handler. Note that we pass the driver instance
9633          * to the interrupt handler for the slowpath.
9634          */
9635         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9636                                  (INTR_TYPE_NET | INTR_MPSAFE),
9637                                  NULL, bxe_intr_sp, sc,
9638                                  &sc->intr[0].tag)) != 0) {
9639             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9640             goto bxe_interrupt_attach_exit;
9641         }
9642
9643         bus_describe_intr(sc->dev, sc->intr[0].resource,
9644                           sc->intr[0].tag, "sp");
9645
9646         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9647
9648         /* initialize the fastpath vectors (note the first was used for sp) */
9649         for (i = 0; i < sc->num_queues; i++) {
9650             fp = &sc->fp[i];
9651             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9652
9653             /*
9654              * Setup the interrupt handler. Note that we pass the
9655              * fastpath context to the interrupt handler in this
9656              * case.
9657              */
9658             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9659                                      (INTR_TYPE_NET | INTR_MPSAFE),
9660                                      NULL, bxe_intr_fp, fp,
9661                                      &sc->intr[i + 1].tag)) != 0) {
9662                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9663                       (i + 1), rc);
9664                 goto bxe_interrupt_attach_exit;
9665             }
9666
9667             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9668                               sc->intr[i + 1].tag, "fp%02d", i);
9669
9670             /* bind the fastpath instance to a cpu */
9671             if (sc->num_queues > 1) {
9672                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9673             }
9674
9675             fp->state = BXE_FP_STATE_IRQ;
9676         }
9677     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9678         BLOGD(sc, DBG_LOAD, "Enabling MSI[0] vector\n");
9679
9680         /*
9681          * Setup the interrupt handler. Note that we pass the
9682          * driver instance to the interrupt handler which
9683          * will handle both the slowpath and fastpath.
9684          */
9685         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9686                                  (INTR_TYPE_NET | INTR_MPSAFE),
9687                                  NULL, bxe_intr_legacy, sc,
9688                                  &sc->intr[0].tag)) != 0) {
9689             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9690             goto bxe_interrupt_attach_exit;
9691         }
9692
9693     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9694         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9695
9696         /*
9697          * Setup the interrupt handler. Note that we pass the
9698          * driver instance to the interrupt handler which
9699          * will handle both the slowpath and fastpath.
9700          */
9701         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9702                                  (INTR_TYPE_NET | INTR_MPSAFE),
9703                                  NULL, bxe_intr_legacy, sc,
9704                                  &sc->intr[0].tag)) != 0) {
9705             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9706             goto bxe_interrupt_attach_exit;
9707         }
9708     }
9709
9710 bxe_interrupt_attach_exit:
9711
9712     return (rc);
9713 }
9714
9715 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9716 static int  bxe_init_hw_common(struct bxe_softc *sc);
9717 static int  bxe_init_hw_port(struct bxe_softc *sc);
9718 static int  bxe_init_hw_func(struct bxe_softc *sc);
9719 static void bxe_reset_common(struct bxe_softc *sc);
9720 static void bxe_reset_port(struct bxe_softc *sc);
9721 static void bxe_reset_func(struct bxe_softc *sc);
9722 static int  bxe_gunzip_init(struct bxe_softc *sc);
9723 static void bxe_gunzip_end(struct bxe_softc *sc);
9724 static int  bxe_init_firmware(struct bxe_softc *sc);
9725 static void bxe_release_firmware(struct bxe_softc *sc);
9726
9727 static struct
9728 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9729     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9730     .init_hw_cmn      = bxe_init_hw_common,
9731     .init_hw_port     = bxe_init_hw_port,
9732     .init_hw_func     = bxe_init_hw_func,
9733
9734     .reset_hw_cmn     = bxe_reset_common,
9735     .reset_hw_port    = bxe_reset_port,
9736     .reset_hw_func    = bxe_reset_func,
9737
9738     .gunzip_init      = bxe_gunzip_init,
9739     .gunzip_end       = bxe_gunzip_end,
9740
9741     .init_fw          = bxe_init_firmware,
9742     .release_fw       = bxe_release_firmware,
9743 };
9744
9745 static void
9746 bxe_init_func_obj(struct bxe_softc *sc)
9747 {
9748     sc->dmae_ready = 0;
9749
9750     ecore_init_func_obj(sc,
9751                         &sc->func_obj,
9752                         BXE_SP(sc, func_rdata),
9753                         BXE_SP_MAPPING(sc, func_rdata),
9754                         BXE_SP(sc, func_afex_rdata),
9755                         BXE_SP_MAPPING(sc, func_afex_rdata),
9756                         &bxe_func_sp_drv);
9757 }
9758
9759 static int
9760 bxe_init_hw(struct bxe_softc *sc,
9761             uint32_t         load_code)
9762 {
9763     struct ecore_func_state_params func_params = { NULL };
9764     int rc;
9765
9766     /* prepare the parameters for function state transitions */
9767     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9768
9769     func_params.f_obj = &sc->func_obj;
9770     func_params.cmd = ECORE_F_CMD_HW_INIT;
9771
9772     func_params.params.hw_init.load_phase = load_code;
9773
9774     /*
9775      * Via a plethora of function pointers, we will eventually reach
9776      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9777      */
9778     rc = ecore_func_state_change(sc, &func_params);
9779
9780     return (rc);
9781 }
9782
9783 static void
9784 bxe_fill(struct bxe_softc *sc,
9785          uint32_t         addr,
9786          int              fill,
9787          uint32_t         len)
9788 {
9789     uint32_t i;
9790
9791     if (!(len % 4) && !(addr % 4)) {
9792         for (i = 0; i < len; i += 4) {
9793             REG_WR(sc, (addr + i), fill);
9794         }
9795     } else {
9796         for (i = 0; i < len; i++) {
9797             REG_WR8(sc, (addr + i), fill);
9798         }
9799     }
9800 }
9801
9802 /* writes FP SP data to FW - data_size in dwords */
9803 static void
9804 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9805                   int              fw_sb_id,
9806                   uint32_t         *sb_data_p,
9807                   uint32_t         data_size)
9808 {
9809     int index;
9810
9811     for (index = 0; index < data_size; index++) {
9812         REG_WR(sc,
9813                (BAR_CSTRORM_INTMEM +
9814                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9815                 (sizeof(uint32_t) * index)),
9816                *(sb_data_p + index));
9817     }
9818 }
9819
9820 static void
9821 bxe_zero_fp_sb(struct bxe_softc *sc,
9822                int              fw_sb_id)
9823 {
9824     struct hc_status_block_data_e2 sb_data_e2;
9825     struct hc_status_block_data_e1x sb_data_e1x;
9826     uint32_t *sb_data_p;
9827     uint32_t data_size = 0;
9828
9829     if (!CHIP_IS_E1x(sc)) {
9830         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9831         sb_data_e2.common.state = SB_DISABLED;
9832         sb_data_e2.common.p_func.vf_valid = FALSE;
9833         sb_data_p = (uint32_t *)&sb_data_e2;
9834         data_size = (sizeof(struct hc_status_block_data_e2) /
9835                      sizeof(uint32_t));
9836     } else {
9837         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9838         sb_data_e1x.common.state = SB_DISABLED;
9839         sb_data_e1x.common.p_func.vf_valid = FALSE;
9840         sb_data_p = (uint32_t *)&sb_data_e1x;
9841         data_size = (sizeof(struct hc_status_block_data_e1x) /
9842                      sizeof(uint32_t));
9843     }
9844
9845     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9846
9847     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9848              0, CSTORM_STATUS_BLOCK_SIZE);
9849     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9850              0, CSTORM_SYNC_BLOCK_SIZE);
9851 }
9852
9853 static void
9854 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9855                   struct hc_sp_status_block_data *sp_sb_data)
9856 {
9857     int i;
9858
9859     for (i = 0;
9860          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9861          i++) {
9862         REG_WR(sc,
9863                (BAR_CSTRORM_INTMEM +
9864                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9865                 (i * sizeof(uint32_t))),
9866                *((uint32_t *)sp_sb_data + i));
9867     }
9868 }
9869
9870 static void
9871 bxe_zero_sp_sb(struct bxe_softc *sc)
9872 {
9873     struct hc_sp_status_block_data sp_sb_data;
9874
9875     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9876
9877     sp_sb_data.state           = SB_DISABLED;
9878     sp_sb_data.p_func.vf_valid = FALSE;
9879
9880     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9881
9882     bxe_fill(sc,
9883              (BAR_CSTRORM_INTMEM +
9884               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9885               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9886     bxe_fill(sc,
9887              (BAR_CSTRORM_INTMEM +
9888               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9889               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9890 }
9891
9892 static void
9893 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9894                              int                       igu_sb_id,
9895                              int                       igu_seg_id)
9896 {
9897     hc_sm->igu_sb_id      = igu_sb_id;
9898     hc_sm->igu_seg_id     = igu_seg_id;
9899     hc_sm->timer_value    = 0xFF;
9900     hc_sm->time_to_expire = 0xFFFFFFFF;
9901 }
9902
9903 static void
9904 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9905 {
9906     /* zero out state machine indices */
9907
9908     /* rx indices */
9909     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9910
9911     /* tx indices */
9912     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9913     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9914     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9915     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9916
9917     /* map indices */
9918
9919     /* rx indices */
9920     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9921         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9922
9923     /* tx indices */
9924     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9925         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9926     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9927         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9928     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9929         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9930     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9931         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9932 }
9933
9934 static void
9935 bxe_init_sb(struct bxe_softc *sc,
9936             bus_addr_t       busaddr,
9937             int              vfid,
9938             uint8_t          vf_valid,
9939             int              fw_sb_id,
9940             int              igu_sb_id)
9941 {
9942     struct hc_status_block_data_e2  sb_data_e2;
9943     struct hc_status_block_data_e1x sb_data_e1x;
9944     struct hc_status_block_sm       *hc_sm_p;
9945     uint32_t *sb_data_p;
9946     int igu_seg_id;
9947     int data_size;
9948
9949     if (CHIP_INT_MODE_IS_BC(sc)) {
9950         igu_seg_id = HC_SEG_ACCESS_NORM;
9951     } else {
9952         igu_seg_id = IGU_SEG_ACCESS_NORM;
9953     }
9954
9955     bxe_zero_fp_sb(sc, fw_sb_id);
9956
9957     if (!CHIP_IS_E1x(sc)) {
9958         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9959         sb_data_e2.common.state = SB_ENABLED;
9960         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9961         sb_data_e2.common.p_func.vf_id = vfid;
9962         sb_data_e2.common.p_func.vf_valid = vf_valid;
9963         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9964         sb_data_e2.common.same_igu_sb_1b = TRUE;
9965         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9966         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9967         hc_sm_p = sb_data_e2.common.state_machine;
9968         sb_data_p = (uint32_t *)&sb_data_e2;
9969         data_size = (sizeof(struct hc_status_block_data_e2) /
9970                      sizeof(uint32_t));
9971         bxe_map_sb_state_machines(sb_data_e2.index_data);
9972     } else {
9973         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9974         sb_data_e1x.common.state = SB_ENABLED;
9975         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9976         sb_data_e1x.common.p_func.vf_id = 0xff;
9977         sb_data_e1x.common.p_func.vf_valid = FALSE;
9978         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9979         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9980         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9981         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9982         hc_sm_p = sb_data_e1x.common.state_machine;
9983         sb_data_p = (uint32_t *)&sb_data_e1x;
9984         data_size = (sizeof(struct hc_status_block_data_e1x) /
9985                      sizeof(uint32_t));
9986         bxe_map_sb_state_machines(sb_data_e1x.index_data);
9987     }
9988
9989     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
9990     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
9991
9992     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
9993
9994     /* write indices to HW - PCI guarantees endianity of regpairs */
9995     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9996 }
9997
9998 static inline uint8_t
9999 bxe_fp_qzone_id(struct bxe_fastpath *fp)
10000 {
10001     if (CHIP_IS_E1x(fp->sc)) {
10002         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
10003     } else {
10004         return (fp->cl_id);
10005     }
10006 }
10007
10008 static inline uint32_t
10009 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
10010                            struct bxe_fastpath *fp)
10011 {
10012     uint32_t offset = BAR_USTRORM_INTMEM;
10013
10014 #if 0
10015     if (IS_VF(sc)) {
10016         return (PXP_VF_ADDR_USDM_QUEUES_START +
10017                 (sc->acquire_resp.resc.hw_qid[fp->index] *
10018                  sizeof(struct ustorm_queue_zone_data)));
10019     } else
10020 #endif
10021     if (!CHIP_IS_E1x(sc)) {
10022         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
10023     } else {
10024         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
10025     }
10026
10027     return (offset);
10028 }
10029
10030 static void
10031 bxe_init_eth_fp(struct bxe_softc *sc,
10032                 int              idx)
10033 {
10034     struct bxe_fastpath *fp = &sc->fp[idx];
10035     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
10036     unsigned long q_type = 0;
10037     int cos;
10038
10039     fp->sc    = sc;
10040     fp->index = idx;
10041
10042     snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
10043              "bxe%d_fp%d_tx_lock", sc->unit, idx);
10044     mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
10045
10046     snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
10047              "bxe%d_fp%d_rx_lock", sc->unit, idx);
10048     mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
10049
10050     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
10051     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
10052
10053     fp->cl_id = (CHIP_IS_E1x(sc)) ?
10054                     (SC_L_ID(sc) + idx) :
10055                     /* want client ID same as IGU SB ID for non-E1 */
10056                     fp->igu_sb_id;
10057     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
10058
10059     /* setup sb indices */
10060     if (!CHIP_IS_E1x(sc)) {
10061         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
10062         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
10063     } else {
10064         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
10065         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
10066     }
10067
10068     /* init shortcut */
10069     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
10070
10071     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
10072
10073     /*
10074      * XXX If multiple CoS is ever supported then each fastpath structure
10075      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
10076      */
10077     for (cos = 0; cos < sc->max_cos; cos++) {
10078         cids[cos] = idx;
10079     }
10080     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
10081
10082     /* nothing more for a VF to do */
10083     if (IS_VF(sc)) {
10084         return;
10085     }
10086
10087     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
10088                 fp->fw_sb_id, fp->igu_sb_id);
10089
10090     bxe_update_fp_sb_idx(fp);
10091
10092     /* Configure Queue State object */
10093     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
10094     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
10095
10096     ecore_init_queue_obj(sc,
10097                          &sc->sp_objs[idx].q_obj,
10098                          fp->cl_id,
10099                          cids,
10100                          sc->max_cos,
10101                          SC_FUNC(sc),
10102                          BXE_SP(sc, q_rdata),
10103                          BXE_SP_MAPPING(sc, q_rdata),
10104                          q_type);
10105
10106     /* configure classification DBs */
10107     ecore_init_mac_obj(sc,
10108                        &sc->sp_objs[idx].mac_obj,
10109                        fp->cl_id,
10110                        idx,
10111                        SC_FUNC(sc),
10112                        BXE_SP(sc, mac_rdata),
10113                        BXE_SP_MAPPING(sc, mac_rdata),
10114                        ECORE_FILTER_MAC_PENDING,
10115                        &sc->sp_state,
10116                        ECORE_OBJ_TYPE_RX_TX,
10117                        &sc->macs_pool);
10118
10119     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
10120           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
10121 }
10122
10123 static inline void
10124 bxe_update_rx_prod(struct bxe_softc    *sc,
10125                    struct bxe_fastpath *fp,
10126                    uint16_t            rx_bd_prod,
10127                    uint16_t            rx_cq_prod,
10128                    uint16_t            rx_sge_prod)
10129 {
10130     struct ustorm_eth_rx_producers rx_prods = { 0 };
10131     uint32_t i;
10132
10133     /* update producers */
10134     rx_prods.bd_prod  = rx_bd_prod;
10135     rx_prods.cqe_prod = rx_cq_prod;
10136     rx_prods.sge_prod = rx_sge_prod;
10137
10138     /*
10139      * Make sure that the BD and SGE data is updated before updating the
10140      * producers since FW might read the BD/SGE right after the producer
10141      * is updated.
10142      * This is only applicable for weak-ordered memory model archs such
10143      * as IA-64. The following barrier is also mandatory since FW will
10144      * assumes BDs must have buffers.
10145      */
10146     wmb();
10147
10148     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
10149         REG_WR(sc,
10150                (fp->ustorm_rx_prods_offset + (i * 4)),
10151                ((uint32_t *)&rx_prods)[i]);
10152     }
10153
10154     wmb(); /* keep prod updates ordered */
10155
10156     BLOGD(sc, DBG_RX,
10157           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
10158           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
10159 }
10160
10161 static void
10162 bxe_init_rx_rings(struct bxe_softc *sc)
10163 {
10164     struct bxe_fastpath *fp;
10165     int i;
10166
10167     for (i = 0; i < sc->num_queues; i++) {
10168         fp = &sc->fp[i];
10169
10170         fp->rx_bd_cons = 0;
10171
10172         /*
10173          * Activate the BD ring...
10174          * Warning, this will generate an interrupt (to the TSTORM)
10175          * so this can only be done after the chip is initialized
10176          */
10177         bxe_update_rx_prod(sc, fp,
10178                            fp->rx_bd_prod,
10179                            fp->rx_cq_prod,
10180                            fp->rx_sge_prod);
10181
10182         if (i != 0) {
10183             continue;
10184         }
10185
10186         if (CHIP_IS_E1(sc)) {
10187             REG_WR(sc,
10188                    (BAR_USTRORM_INTMEM +
10189                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
10190                    U64_LO(fp->rcq_dma.paddr));
10191             REG_WR(sc,
10192                    (BAR_USTRORM_INTMEM +
10193                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
10194                    U64_HI(fp->rcq_dma.paddr));
10195         }
10196     }
10197 }
10198
10199 static void
10200 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
10201 {
10202     SET_FLAG(fp->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
10203     fp->tx_db.data.zero_fill1 = 0;
10204     fp->tx_db.data.prod = 0;
10205
10206     fp->tx_pkt_prod = 0;
10207     fp->tx_pkt_cons = 0;
10208     fp->tx_bd_prod = 0;
10209     fp->tx_bd_cons = 0;
10210     fp->eth_q_stats.tx_pkts = 0;
10211 }
10212
10213 static inline void
10214 bxe_init_tx_rings(struct bxe_softc *sc)
10215 {
10216     int i;
10217
10218     for (i = 0; i < sc->num_queues; i++) {
10219 #if 0
10220         uint8_t cos;
10221         for (cos = 0; cos < sc->max_cos; cos++) {
10222             bxe_init_tx_ring_one(&sc->fp[i].txdata[cos]);
10223         }
10224 #else
10225         bxe_init_tx_ring_one(&sc->fp[i]);
10226 #endif
10227     }
10228 }
10229
10230 static void
10231 bxe_init_def_sb(struct bxe_softc *sc)
10232 {
10233     struct host_sp_status_block *def_sb = sc->def_sb;
10234     bus_addr_t mapping = sc->def_sb_dma.paddr;
10235     int igu_sp_sb_index;
10236     int igu_seg_id;
10237     int port = SC_PORT(sc);
10238     int func = SC_FUNC(sc);
10239     int reg_offset, reg_offset_en5;
10240     uint64_t section;
10241     int index, sindex;
10242     struct hc_sp_status_block_data sp_sb_data;
10243
10244     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
10245
10246     if (CHIP_INT_MODE_IS_BC(sc)) {
10247         igu_sp_sb_index = DEF_SB_IGU_ID;
10248         igu_seg_id = HC_SEG_ACCESS_DEF;
10249     } else {
10250         igu_sp_sb_index = sc->igu_dsb_id;
10251         igu_seg_id = IGU_SEG_ACCESS_DEF;
10252     }
10253
10254     /* attentions */
10255     section = ((uint64_t)mapping +
10256                offsetof(struct host_sp_status_block, atten_status_block));
10257     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
10258     sc->attn_state = 0;
10259
10260     reg_offset = (port) ?
10261                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
10262                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
10263     reg_offset_en5 = (port) ?
10264                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
10265                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
10266
10267     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
10268         /* take care of sig[0]..sig[4] */
10269         for (sindex = 0; sindex < 4; sindex++) {
10270             sc->attn_group[index].sig[sindex] =
10271                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
10272         }
10273
10274         if (!CHIP_IS_E1x(sc)) {
10275             /*
10276              * enable5 is separate from the rest of the registers,
10277              * and the address skip is 4 and not 16 between the
10278              * different groups
10279              */
10280             sc->attn_group[index].sig[4] =
10281                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
10282         } else {
10283             sc->attn_group[index].sig[4] = 0;
10284         }
10285     }
10286
10287     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10288         reg_offset = (port) ?
10289                          HC_REG_ATTN_MSG1_ADDR_L :
10290                          HC_REG_ATTN_MSG0_ADDR_L;
10291         REG_WR(sc, reg_offset, U64_LO(section));
10292         REG_WR(sc, (reg_offset + 4), U64_HI(section));
10293     } else if (!CHIP_IS_E1x(sc)) {
10294         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
10295         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
10296     }
10297
10298     section = ((uint64_t)mapping +
10299                offsetof(struct host_sp_status_block, sp_sb));
10300
10301     bxe_zero_sp_sb(sc);
10302
10303     /* PCI guarantees endianity of regpair */
10304     sp_sb_data.state           = SB_ENABLED;
10305     sp_sb_data.host_sb_addr.lo = U64_LO(section);
10306     sp_sb_data.host_sb_addr.hi = U64_HI(section);
10307     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
10308     sp_sb_data.igu_seg_id      = igu_seg_id;
10309     sp_sb_data.p_func.pf_id    = func;
10310     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
10311     sp_sb_data.p_func.vf_id    = 0xff;
10312
10313     bxe_wr_sp_sb_data(sc, &sp_sb_data);
10314
10315     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
10316 }
10317
10318 static void
10319 bxe_init_sp_ring(struct bxe_softc *sc)
10320 {
10321     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
10322     sc->spq_prod_idx = 0;
10323     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
10324     sc->spq_prod_bd = sc->spq;
10325     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
10326 }
10327
10328 static void
10329 bxe_init_eq_ring(struct bxe_softc *sc)
10330 {
10331     union event_ring_elem *elem;
10332     int i;
10333
10334     for (i = 1; i <= NUM_EQ_PAGES; i++) {
10335         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
10336
10337         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
10338                                                  BCM_PAGE_SIZE *
10339                                                  (i % NUM_EQ_PAGES)));
10340         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
10341                                                  BCM_PAGE_SIZE *
10342                                                  (i % NUM_EQ_PAGES)));
10343     }
10344
10345     sc->eq_cons    = 0;
10346     sc->eq_prod    = NUM_EQ_DESC;
10347     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
10348
10349     atomic_store_rel_long(&sc->eq_spq_left,
10350                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
10351                                NUM_EQ_DESC) - 1));
10352 }
10353
10354 static void
10355 bxe_init_internal_common(struct bxe_softc *sc)
10356 {
10357     int i;
10358
10359     if (IS_MF_SI(sc)) {
10360         /*
10361          * In switch independent mode, the TSTORM needs to accept
10362          * packets that failed classification, since approximate match
10363          * mac addresses aren't written to NIG LLH.
10364          */
10365         REG_WR8(sc,
10366                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10367                 2);
10368     } else if (!CHIP_IS_E1(sc)) { /* 57710 doesn't support MF */
10369         REG_WR8(sc,
10370                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10371                 0);
10372     }
10373
10374     /*
10375      * Zero this manually as its initialization is currently missing
10376      * in the initTool.
10377      */
10378     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
10379         REG_WR(sc,
10380                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
10381                0);
10382     }
10383
10384     if (!CHIP_IS_E1x(sc)) {
10385         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
10386                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
10387     }
10388 }
10389
10390 static void
10391 bxe_init_internal(struct bxe_softc *sc,
10392                   uint32_t         load_code)
10393 {
10394     switch (load_code) {
10395     case FW_MSG_CODE_DRV_LOAD_COMMON:
10396     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
10397         bxe_init_internal_common(sc);
10398         /* no break */
10399
10400     case FW_MSG_CODE_DRV_LOAD_PORT:
10401         /* nothing to do */
10402         /* no break */
10403
10404     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
10405         /* internal memory per function is initialized inside bxe_pf_init */
10406         break;
10407
10408     default:
10409         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
10410         break;
10411     }
10412 }
10413
10414 static void
10415 storm_memset_func_cfg(struct bxe_softc                         *sc,
10416                       struct tstorm_eth_function_common_config *tcfg,
10417                       uint16_t                                  abs_fid)
10418 {
10419     uint32_t addr;
10420     size_t size;
10421
10422     addr = (BAR_TSTRORM_INTMEM +
10423             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
10424     size = sizeof(struct tstorm_eth_function_common_config);
10425     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
10426 }
10427
10428 static void
10429 bxe_func_init(struct bxe_softc            *sc,
10430               struct bxe_func_init_params *p)
10431 {
10432     struct tstorm_eth_function_common_config tcfg = { 0 };
10433
10434     if (CHIP_IS_E1x(sc)) {
10435         storm_memset_func_cfg(sc, &tcfg, p->func_id);
10436     }
10437
10438     /* Enable the function in the FW */
10439     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
10440     storm_memset_func_en(sc, p->func_id, 1);
10441
10442     /* spq */
10443     if (p->func_flgs & FUNC_FLG_SPQ) {
10444         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
10445         REG_WR(sc,
10446                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
10447                p->spq_prod);
10448     }
10449 }
10450
10451 /*
10452  * Calculates the sum of vn_min_rates.
10453  * It's needed for further normalizing of the min_rates.
10454  * Returns:
10455  *   sum of vn_min_rates.
10456  *     or
10457  *   0 - if all the min_rates are 0.
10458  * In the later case fainess algorithm should be deactivated.
10459  * If all min rates are not zero then those that are zeroes will be set to 1.
10460  */
10461 static void
10462 bxe_calc_vn_min(struct bxe_softc       *sc,
10463                 struct cmng_init_input *input)
10464 {
10465     uint32_t vn_cfg;
10466     uint32_t vn_min_rate;
10467     int all_zero = 1;
10468     int vn;
10469
10470     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10471         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10472         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
10473                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
10474
10475         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10476             /* skip hidden VNs */
10477             vn_min_rate = 0;
10478         } else if (!vn_min_rate) {
10479             /* If min rate is zero - set it to 100 */
10480             vn_min_rate = DEF_MIN_RATE;
10481         } else {
10482             all_zero = 0;
10483         }
10484
10485         input->vnic_min_rate[vn] = vn_min_rate;
10486     }
10487
10488     /* if ETS or all min rates are zeros - disable fairness */
10489     if (BXE_IS_ETS_ENABLED(sc)) {
10490         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10491         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10492     } else if (all_zero) {
10493         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10494         BLOGD(sc, DBG_LOAD,
10495               "Fariness disabled (all MIN values are zeroes)\n");
10496     } else {
10497         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10498     }
10499 }
10500
10501 static inline uint16_t
10502 bxe_extract_max_cfg(struct bxe_softc *sc,
10503                     uint32_t         mf_cfg)
10504 {
10505     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10506                         FUNC_MF_CFG_MAX_BW_SHIFT);
10507
10508     if (!max_cfg) {
10509         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10510         max_cfg = 100;
10511     }
10512
10513     return (max_cfg);
10514 }
10515
10516 static void
10517 bxe_calc_vn_max(struct bxe_softc       *sc,
10518                 int                    vn,
10519                 struct cmng_init_input *input)
10520 {
10521     uint16_t vn_max_rate;
10522     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10523     uint32_t max_cfg;
10524
10525     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10526         vn_max_rate = 0;
10527     } else {
10528         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10529
10530         if (IS_MF_SI(sc)) {
10531             /* max_cfg in percents of linkspeed */
10532             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10533         } else { /* SD modes */
10534             /* max_cfg is absolute in 100Mb units */
10535             vn_max_rate = (max_cfg * 100);
10536         }
10537     }
10538
10539     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10540
10541     input->vnic_max_rate[vn] = vn_max_rate;
10542 }
10543
10544 static void
10545 bxe_cmng_fns_init(struct bxe_softc *sc,
10546                   uint8_t          read_cfg,
10547                   uint8_t          cmng_type)
10548 {
10549     struct cmng_init_input input;
10550     int vn;
10551
10552     memset(&input, 0, sizeof(struct cmng_init_input));
10553
10554     input.port_rate = sc->link_vars.line_speed;
10555
10556     if (cmng_type == CMNG_FNS_MINMAX) {
10557         /* read mf conf from shmem */
10558         if (read_cfg) {
10559             bxe_read_mf_cfg(sc);
10560         }
10561
10562         /* get VN min rate and enable fairness if not 0 */
10563         bxe_calc_vn_min(sc, &input);
10564
10565         /* get VN max rate */
10566         if (sc->port.pmf) {
10567             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10568                 bxe_calc_vn_max(sc, vn, &input);
10569             }
10570         }
10571
10572         /* always enable rate shaping and fairness */
10573         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10574
10575         ecore_init_cmng(&input, &sc->cmng);
10576         return;
10577     }
10578
10579     /* rate shaping and fairness are disabled */
10580     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10581 }
10582
10583 static int
10584 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10585 {
10586     if (CHIP_REV_IS_SLOW(sc)) {
10587         return (CMNG_FNS_NONE);
10588     }
10589
10590     if (IS_MF(sc)) {
10591         return (CMNG_FNS_MINMAX);
10592     }
10593
10594     return (CMNG_FNS_NONE);
10595 }
10596
10597 static void
10598 storm_memset_cmng(struct bxe_softc *sc,
10599                   struct cmng_init *cmng,
10600                   uint8_t          port)
10601 {
10602     int vn;
10603     int func;
10604     uint32_t addr;
10605     size_t size;
10606
10607     addr = (BAR_XSTRORM_INTMEM +
10608             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10609     size = sizeof(struct cmng_struct_per_port);
10610     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10611
10612     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10613         func = func_by_vn(sc, vn);
10614
10615         addr = (BAR_XSTRORM_INTMEM +
10616                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10617         size = sizeof(struct rate_shaping_vars_per_vn);
10618         ecore_storm_memset_struct(sc, addr, size,
10619                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10620
10621         addr = (BAR_XSTRORM_INTMEM +
10622                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10623         size = sizeof(struct fairness_vars_per_vn);
10624         ecore_storm_memset_struct(sc, addr, size,
10625                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10626     }
10627 }
10628
10629 static void
10630 bxe_pf_init(struct bxe_softc *sc)
10631 {
10632     struct bxe_func_init_params func_init = { 0 };
10633     struct event_ring_data eq_data = { { 0 } };
10634     uint16_t flags;
10635
10636     if (!CHIP_IS_E1x(sc)) {
10637         /* reset IGU PF statistics: MSIX + ATTN */
10638         /* PF */
10639         REG_WR(sc,
10640                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10641                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10642                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10643                0);
10644         /* ATTN */
10645         REG_WR(sc,
10646                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10647                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10648                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10649                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10650                0);
10651     }
10652
10653     /* function setup flags */
10654     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10655
10656     /*
10657      * This flag is relevant for E1x only.
10658      * E2 doesn't have a TPA configuration in a function level.
10659      */
10660     flags |= (sc->ifnet->if_capenable & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10661
10662     func_init.func_flgs = flags;
10663     func_init.pf_id     = SC_FUNC(sc);
10664     func_init.func_id   = SC_FUNC(sc);
10665     func_init.spq_map   = sc->spq_dma.paddr;
10666     func_init.spq_prod  = sc->spq_prod_idx;
10667
10668     bxe_func_init(sc, &func_init);
10669
10670     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10671
10672     /*
10673      * Congestion management values depend on the link rate.
10674      * There is no active link so initial link rate is set to 10Gbps.
10675      * When the link comes up the congestion management values are
10676      * re-calculated according to the actual link rate.
10677      */
10678     sc->link_vars.line_speed = SPEED_10000;
10679     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10680
10681     /* Only the PMF sets the HW */
10682     if (sc->port.pmf) {
10683         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10684     }
10685
10686     /* init Event Queue - PCI bus guarantees correct endainity */
10687     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10688     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10689     eq_data.producer     = sc->eq_prod;
10690     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10691     eq_data.sb_id        = DEF_SB_ID;
10692     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10693 }
10694
10695 static void
10696 bxe_hc_int_enable(struct bxe_softc *sc)
10697 {
10698     int port = SC_PORT(sc);
10699     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10700     uint32_t val = REG_RD(sc, addr);
10701     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10702     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10703                            (sc->intr_count == 1)) ? TRUE : FALSE;
10704     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10705
10706     if (msix) {
10707         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10708                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10709         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10710                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10711         if (single_msix) {
10712             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10713         }
10714     } else if (msi) {
10715         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10716         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10717                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10718                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10719     } else {
10720         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10721                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10722                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10723                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10724
10725         if (!CHIP_IS_E1(sc)) {
10726             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10727                   val, port, addr);
10728
10729             REG_WR(sc, addr, val);
10730
10731             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10732         }
10733     }
10734
10735     if (CHIP_IS_E1(sc)) {
10736         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10737     }
10738
10739     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10740           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10741
10742     REG_WR(sc, addr, val);
10743
10744     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10745     mb();
10746
10747     if (!CHIP_IS_E1(sc)) {
10748         /* init leading/trailing edge */
10749         if (IS_MF(sc)) {
10750             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10751             if (sc->port.pmf) {
10752                 /* enable nig and gpio3 attention */
10753                 val |= 0x1100;
10754             }
10755         } else {
10756             val = 0xffff;
10757         }
10758
10759         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10760         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10761     }
10762
10763     /* make sure that interrupts are indeed enabled from here on */
10764     mb();
10765 }
10766
10767 static void
10768 bxe_igu_int_enable(struct bxe_softc *sc)
10769 {
10770     uint32_t val;
10771     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10772     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10773                            (sc->intr_count == 1)) ? TRUE : FALSE;
10774     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10775
10776     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10777
10778     if (msix) {
10779         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10780                  IGU_PF_CONF_SINGLE_ISR_EN);
10781         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10782                 IGU_PF_CONF_ATTN_BIT_EN);
10783         if (single_msix) {
10784             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10785         }
10786     } else if (msi) {
10787         val &= ~IGU_PF_CONF_INT_LINE_EN;
10788         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10789                 IGU_PF_CONF_ATTN_BIT_EN |
10790                 IGU_PF_CONF_SINGLE_ISR_EN);
10791     } else {
10792         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10793         val |= (IGU_PF_CONF_INT_LINE_EN |
10794                 IGU_PF_CONF_ATTN_BIT_EN |
10795                 IGU_PF_CONF_SINGLE_ISR_EN);
10796     }
10797
10798     /* clean previous status - need to configure igu prior to ack*/
10799     if ((!msix) || single_msix) {
10800         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10801         bxe_ack_int(sc);
10802     }
10803
10804     val |= IGU_PF_CONF_FUNC_EN;
10805
10806     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10807           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10808
10809     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10810
10811     mb();
10812
10813     /* init leading/trailing edge */
10814     if (IS_MF(sc)) {
10815         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10816         if (sc->port.pmf) {
10817             /* enable nig and gpio3 attention */
10818             val |= 0x1100;
10819         }
10820     } else {
10821         val = 0xffff;
10822     }
10823
10824     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10825     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10826
10827     /* make sure that interrupts are indeed enabled from here on */
10828     mb();
10829 }
10830
10831 static void
10832 bxe_int_enable(struct bxe_softc *sc)
10833 {
10834     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10835         bxe_hc_int_enable(sc);
10836     } else {
10837         bxe_igu_int_enable(sc);
10838     }
10839 }
10840
10841 static void
10842 bxe_hc_int_disable(struct bxe_softc *sc)
10843 {
10844     int port = SC_PORT(sc);
10845     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10846     uint32_t val = REG_RD(sc, addr);
10847
10848     /*
10849      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10850      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10851      * block
10852      */
10853     if (CHIP_IS_E1(sc)) {
10854         /*
10855          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10856          * to prevent from HC sending interrupts after we exit the function
10857          */
10858         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10859
10860         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10861                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10862                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10863     } else {
10864         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10865                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10866                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10867                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10868     }
10869
10870     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10871
10872     /* flush all outstanding writes */
10873     mb();
10874
10875     REG_WR(sc, addr, val);
10876     if (REG_RD(sc, addr) != val) {
10877         BLOGE(sc, "proper val not read from HC IGU!\n");
10878     }
10879 }
10880
10881 static void
10882 bxe_igu_int_disable(struct bxe_softc *sc)
10883 {
10884     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10885
10886     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10887              IGU_PF_CONF_INT_LINE_EN |
10888              IGU_PF_CONF_ATTN_BIT_EN);
10889
10890     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10891
10892     /* flush all outstanding writes */
10893     mb();
10894
10895     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10896     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10897         BLOGE(sc, "proper val not read from IGU!\n");
10898     }
10899 }
10900
10901 static void
10902 bxe_int_disable(struct bxe_softc *sc)
10903 {
10904     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10905         bxe_hc_int_disable(sc);
10906     } else {
10907         bxe_igu_int_disable(sc);
10908     }
10909 }
10910
10911 static void
10912 bxe_nic_init(struct bxe_softc *sc,
10913              int              load_code)
10914 {
10915     int i;
10916
10917     for (i = 0; i < sc->num_queues; i++) {
10918         bxe_init_eth_fp(sc, i);
10919     }
10920
10921     rmb(); /* ensure status block indices were read */
10922
10923     bxe_init_rx_rings(sc);
10924     bxe_init_tx_rings(sc);
10925
10926     if (IS_VF(sc)) {
10927         return;
10928     }
10929
10930     /* initialize MOD_ABS interrupts */
10931     elink_init_mod_abs_int(sc, &sc->link_vars,
10932                            sc->devinfo.chip_id,
10933                            sc->devinfo.shmem_base,
10934                            sc->devinfo.shmem2_base,
10935                            SC_PORT(sc));
10936
10937     bxe_init_def_sb(sc);
10938     bxe_update_dsb_idx(sc);
10939     bxe_init_sp_ring(sc);
10940     bxe_init_eq_ring(sc);
10941     bxe_init_internal(sc, load_code);
10942     bxe_pf_init(sc);
10943     bxe_stats_init(sc);
10944
10945     /* flush all before enabling interrupts */
10946     mb();
10947
10948     bxe_int_enable(sc);
10949
10950     /* check for SPIO5 */
10951     bxe_attn_int_deasserted0(sc,
10952                              REG_RD(sc,
10953                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10954                                      SC_PORT(sc)*4)) &
10955                              AEU_INPUTS_ATTN_BITS_SPIO5);
10956 }
10957
10958 static inline void
10959 bxe_init_objs(struct bxe_softc *sc)
10960 {
10961     /* mcast rules must be added to tx if tx switching is enabled */
10962     ecore_obj_type o_type =
10963         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10964                                          ECORE_OBJ_TYPE_RX;
10965
10966     /* RX_MODE controlling object */
10967     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10968
10969     /* multicast configuration controlling object */
10970     ecore_init_mcast_obj(sc,
10971                          &sc->mcast_obj,
10972                          sc->fp[0].cl_id,
10973                          sc->fp[0].index,
10974                          SC_FUNC(sc),
10975                          SC_FUNC(sc),
10976                          BXE_SP(sc, mcast_rdata),
10977                          BXE_SP_MAPPING(sc, mcast_rdata),
10978                          ECORE_FILTER_MCAST_PENDING,
10979                          &sc->sp_state,
10980                          o_type);
10981
10982     /* Setup CAM credit pools */
10983     ecore_init_mac_credit_pool(sc,
10984                                &sc->macs_pool,
10985                                SC_FUNC(sc),
10986                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10987                                                  VNICS_PER_PATH(sc));
10988
10989     ecore_init_vlan_credit_pool(sc,
10990                                 &sc->vlans_pool,
10991                                 SC_ABS_FUNC(sc) >> 1,
10992                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10993                                                   VNICS_PER_PATH(sc));
10994
10995     /* RSS configuration object */
10996     ecore_init_rss_config_obj(sc,
10997                               &sc->rss_conf_obj,
10998                               sc->fp[0].cl_id,
10999                               sc->fp[0].index,
11000                               SC_FUNC(sc),
11001                               SC_FUNC(sc),
11002                               BXE_SP(sc, rss_rdata),
11003                               BXE_SP_MAPPING(sc, rss_rdata),
11004                               ECORE_FILTER_RSS_CONF_PENDING,
11005                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
11006 }
11007
11008 /*
11009  * Initialize the function. This must be called before sending CLIENT_SETUP
11010  * for the first client.
11011  */
11012 static inline int
11013 bxe_func_start(struct bxe_softc *sc)
11014 {
11015     struct ecore_func_state_params func_params = { NULL };
11016     struct ecore_func_start_params *start_params = &func_params.params.start;
11017
11018     /* Prepare parameters for function state transitions */
11019     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
11020
11021     func_params.f_obj = &sc->func_obj;
11022     func_params.cmd = ECORE_F_CMD_START;
11023
11024     /* Function parameters */
11025     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
11026     start_params->sd_vlan_tag = OVLAN(sc);
11027
11028     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
11029         start_params->network_cos_mode = STATIC_COS;
11030     } else { /* CHIP_IS_E1X */
11031         start_params->network_cos_mode = FW_WRR;
11032     }
11033
11034     start_params->gre_tunnel_mode = 0;
11035     start_params->gre_tunnel_rss  = 0;
11036
11037     return (ecore_func_state_change(sc, &func_params));
11038 }
11039
11040 static int
11041 bxe_set_power_state(struct bxe_softc *sc,
11042                     uint8_t          state)
11043 {
11044     uint16_t pmcsr;
11045
11046     /* If there is no power capability, silently succeed */
11047     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
11048         BLOGW(sc, "No power capability\n");
11049         return (0);
11050     }
11051
11052     pmcsr = pci_read_config(sc->dev,
11053                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11054                             2);
11055
11056     switch (state) {
11057     case PCI_PM_D0:
11058         pci_write_config(sc->dev,
11059                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11060                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
11061
11062         if (pmcsr & PCIM_PSTAT_DMASK) {
11063             /* delay required during transition out of D3hot */
11064             DELAY(20000);
11065         }
11066
11067         break;
11068
11069     case PCI_PM_D3hot:
11070         /* XXX if there are other clients above don't shut down the power */
11071
11072         /* don't shut down the power for emulation and FPGA */
11073         if (CHIP_REV_IS_SLOW(sc)) {
11074             return (0);
11075         }
11076
11077         pmcsr &= ~PCIM_PSTAT_DMASK;
11078         pmcsr |= PCIM_PSTAT_D3;
11079
11080         if (sc->wol) {
11081             pmcsr |= PCIM_PSTAT_PMEENABLE;
11082         }
11083
11084         pci_write_config(sc->dev,
11085                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11086                          pmcsr, 4);
11087
11088         /*
11089          * No more memory access after this point until device is brought back
11090          * to D0 state.
11091          */
11092         break;
11093
11094     default:
11095         BLOGE(sc, "Can't support PCI power state = %d\n", state);
11096         return (-1);
11097     }
11098
11099     return (0);
11100 }
11101
11102
11103 /* return true if succeeded to acquire the lock */
11104 static uint8_t
11105 bxe_trylock_hw_lock(struct bxe_softc *sc,
11106                     uint32_t         resource)
11107 {
11108     uint32_t lock_status;
11109     uint32_t resource_bit = (1 << resource);
11110     int func = SC_FUNC(sc);
11111     uint32_t hw_lock_control_reg;
11112
11113     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
11114
11115     /* Validating that the resource is within range */
11116     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
11117         BLOGD(sc, DBG_LOAD,
11118               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
11119               resource, HW_LOCK_MAX_RESOURCE_VALUE);
11120         return (FALSE);
11121     }
11122
11123     if (func <= 5) {
11124         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
11125     } else {
11126         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
11127     }
11128
11129     /* try to acquire the lock */
11130     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
11131     lock_status = REG_RD(sc, hw_lock_control_reg);
11132     if (lock_status & resource_bit) {
11133         return (TRUE);
11134     }
11135
11136     BLOGE(sc, "Failed to get a resource lock 0x%x\n", resource);
11137
11138     return (FALSE);
11139 }
11140
11141 /*
11142  * Get the recovery leader resource id according to the engine this function
11143  * belongs to. Currently only only 2 engines is supported.
11144  */
11145 static int
11146 bxe_get_leader_lock_resource(struct bxe_softc *sc)
11147 {
11148     if (SC_PATH(sc)) {
11149         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
11150     } else {
11151         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
11152     }
11153 }
11154
11155 /* try to acquire a leader lock for current engine */
11156 static uint8_t
11157 bxe_trylock_leader_lock(struct bxe_softc *sc)
11158 {
11159     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11160 }
11161
11162 static int
11163 bxe_release_leader_lock(struct bxe_softc *sc)
11164 {
11165     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11166 }
11167
11168 /* close gates #2, #3 and #4 */
11169 static void
11170 bxe_set_234_gates(struct bxe_softc *sc,
11171                   uint8_t          close)
11172 {
11173     uint32_t val;
11174
11175     /* gates #2 and #4a are closed/opened for "not E1" only */
11176     if (!CHIP_IS_E1(sc)) {
11177         /* #4 */
11178         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
11179         /* #2 */
11180         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
11181     }
11182
11183     /* #3 */
11184     if (CHIP_IS_E1x(sc)) {
11185         /* prevent interrupts from HC on both ports */
11186         val = REG_RD(sc, HC_REG_CONFIG_1);
11187         REG_WR(sc, HC_REG_CONFIG_1,
11188                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
11189                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
11190
11191         val = REG_RD(sc, HC_REG_CONFIG_0);
11192         REG_WR(sc, HC_REG_CONFIG_0,
11193                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
11194                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
11195     } else {
11196         /* Prevent incomming interrupts in IGU */
11197         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
11198
11199         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
11200                (!close) ?
11201                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
11202                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
11203     }
11204
11205     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
11206           close ? "closing" : "opening");
11207
11208     wmb();
11209 }
11210
11211 /* poll for pending writes bit, it should get cleared in no more than 1s */
11212 static int
11213 bxe_er_poll_igu_vq(struct bxe_softc *sc)
11214 {
11215     uint32_t cnt = 1000;
11216     uint32_t pend_bits = 0;
11217
11218     do {
11219         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
11220
11221         if (pend_bits == 0) {
11222             break;
11223         }
11224
11225         DELAY(1000);
11226     } while (--cnt > 0);
11227
11228     if (cnt == 0) {
11229         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
11230         return (-1);
11231     }
11232
11233     return (0);
11234 }
11235
11236 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
11237
11238 static void
11239 bxe_clp_reset_prep(struct bxe_softc *sc,
11240                    uint32_t         *magic_val)
11241 {
11242     /* Do some magic... */
11243     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11244     *magic_val = val & SHARED_MF_CLP_MAGIC;
11245     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
11246 }
11247
11248 /* restore the value of the 'magic' bit */
11249 static void
11250 bxe_clp_reset_done(struct bxe_softc *sc,
11251                    uint32_t         magic_val)
11252 {
11253     /* Restore the 'magic' bit value... */
11254     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11255     MFCFG_WR(sc, shared_mf_config.clp_mb,
11256               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
11257 }
11258
11259 /* prepare for MCP reset, takes care of CLP configurations */
11260 static void
11261 bxe_reset_mcp_prep(struct bxe_softc *sc,
11262                    uint32_t         *magic_val)
11263 {
11264     uint32_t shmem;
11265     uint32_t validity_offset;
11266
11267     /* set `magic' bit in order to save MF config */
11268     if (!CHIP_IS_E1(sc)) {
11269         bxe_clp_reset_prep(sc, magic_val);
11270     }
11271
11272     /* get shmem offset */
11273     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11274     validity_offset =
11275         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
11276
11277     /* Clear validity map flags */
11278     if (shmem > 0) {
11279         REG_WR(sc, shmem + validity_offset, 0);
11280     }
11281 }
11282
11283 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
11284 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
11285
11286 static void
11287 bxe_mcp_wait_one(struct bxe_softc *sc)
11288 {
11289     /* special handling for emulation and FPGA (10 times longer) */
11290     if (CHIP_REV_IS_SLOW(sc)) {
11291         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
11292     } else {
11293         DELAY((MCP_ONE_TIMEOUT) * 1000);
11294     }
11295 }
11296
11297 /* initialize shmem_base and waits for validity signature to appear */
11298 static int
11299 bxe_init_shmem(struct bxe_softc *sc)
11300 {
11301     int cnt = 0;
11302     uint32_t val = 0;
11303
11304     do {
11305         sc->devinfo.shmem_base     =
11306         sc->link_params.shmem_base =
11307             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11308
11309         if (sc->devinfo.shmem_base) {
11310             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
11311             if (val & SHR_MEM_VALIDITY_MB)
11312                 return (0);
11313         }
11314
11315         bxe_mcp_wait_one(sc);
11316
11317     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
11318
11319     BLOGE(sc, "BAD MCP validity signature\n");
11320
11321     return (-1);
11322 }
11323
11324 static int
11325 bxe_reset_mcp_comp(struct bxe_softc *sc,
11326                    uint32_t         magic_val)
11327 {
11328     int rc = bxe_init_shmem(sc);
11329
11330     /* Restore the `magic' bit value */
11331     if (!CHIP_IS_E1(sc)) {
11332         bxe_clp_reset_done(sc, magic_val);
11333     }
11334
11335     return (rc);
11336 }
11337
11338 static void
11339 bxe_pxp_prep(struct bxe_softc *sc)
11340 {
11341     if (!CHIP_IS_E1(sc)) {
11342         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
11343         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
11344         wmb();
11345     }
11346 }
11347
11348 /*
11349  * Reset the whole chip except for:
11350  *      - PCIE core
11351  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
11352  *      - IGU
11353  *      - MISC (including AEU)
11354  *      - GRC
11355  *      - RBCN, RBCP
11356  */
11357 static void
11358 bxe_process_kill_chip_reset(struct bxe_softc *sc,
11359                             uint8_t          global)
11360 {
11361     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
11362     uint32_t global_bits2, stay_reset2;
11363
11364     /*
11365      * Bits that have to be set in reset_mask2 if we want to reset 'global'
11366      * (per chip) blocks.
11367      */
11368     global_bits2 =
11369         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
11370         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
11371
11372     /*
11373      * Don't reset the following blocks.
11374      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
11375      *            reset, as in 4 port device they might still be owned
11376      *            by the MCP (there is only one leader per path).
11377      */
11378     not_reset_mask1 =
11379         MISC_REGISTERS_RESET_REG_1_RST_HC |
11380         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
11381         MISC_REGISTERS_RESET_REG_1_RST_PXP;
11382
11383     not_reset_mask2 =
11384         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
11385         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
11386         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
11387         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
11388         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
11389         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
11390         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
11391         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
11392         MISC_REGISTERS_RESET_REG_2_RST_ATC |
11393         MISC_REGISTERS_RESET_REG_2_PGLC |
11394         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
11395         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
11396         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
11397         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
11398         MISC_REGISTERS_RESET_REG_2_UMAC0 |
11399         MISC_REGISTERS_RESET_REG_2_UMAC1;
11400
11401     /*
11402      * Keep the following blocks in reset:
11403      *  - all xxMACs are handled by the elink code.
11404      */
11405     stay_reset2 =
11406         MISC_REGISTERS_RESET_REG_2_XMAC |
11407         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
11408
11409     /* Full reset masks according to the chip */
11410     reset_mask1 = 0xffffffff;
11411
11412     if (CHIP_IS_E1(sc))
11413         reset_mask2 = 0xffff;
11414     else if (CHIP_IS_E1H(sc))
11415         reset_mask2 = 0x1ffff;
11416     else if (CHIP_IS_E2(sc))
11417         reset_mask2 = 0xfffff;
11418     else /* CHIP_IS_E3 */
11419         reset_mask2 = 0x3ffffff;
11420
11421     /* Don't reset global blocks unless we need to */
11422     if (!global)
11423         reset_mask2 &= ~global_bits2;
11424
11425     /*
11426      * In case of attention in the QM, we need to reset PXP
11427      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
11428      * because otherwise QM reset would release 'close the gates' shortly
11429      * before resetting the PXP, then the PSWRQ would send a write
11430      * request to PGLUE. Then when PXP is reset, PGLUE would try to
11431      * read the payload data from PSWWR, but PSWWR would not
11432      * respond. The write queue in PGLUE would stuck, dmae commands
11433      * would not return. Therefore it's important to reset the second
11434      * reset register (containing the
11435      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
11436      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
11437      * bit).
11438      */
11439     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
11440            reset_mask2 & (~not_reset_mask2));
11441
11442     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
11443            reset_mask1 & (~not_reset_mask1));
11444
11445     mb();
11446     wmb();
11447
11448     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
11449            reset_mask2 & (~stay_reset2));
11450
11451     mb();
11452     wmb();
11453
11454     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
11455     wmb();
11456 }
11457
11458 static int
11459 bxe_process_kill(struct bxe_softc *sc,
11460                  uint8_t          global)
11461 {
11462     int cnt = 1000;
11463     uint32_t val = 0;
11464     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
11465     uint32_t tags_63_32 = 0;
11466
11467     /* Empty the Tetris buffer, wait for 1s */
11468     do {
11469         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
11470         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
11471         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11472         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11473         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11474         if (CHIP_IS_E3(sc)) {
11475             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11476         }
11477
11478         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11479             ((port_is_idle_0 & 0x1) == 0x1) &&
11480             ((port_is_idle_1 & 0x1) == 0x1) &&
11481             (pgl_exp_rom2 == 0xffffffff) &&
11482             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11483             break;
11484         DELAY(1000);
11485     } while (cnt-- > 0);
11486
11487     if (cnt <= 0) {
11488         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11489                   "are still outstanding read requests after 1s! "
11490                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11491                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11492               sr_cnt, blk_cnt, port_is_idle_0,
11493               port_is_idle_1, pgl_exp_rom2);
11494         return (-1);
11495     }
11496
11497     mb();
11498
11499     /* Close gates #2, #3 and #4 */
11500     bxe_set_234_gates(sc, TRUE);
11501
11502     /* Poll for IGU VQs for 57712 and newer chips */
11503     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11504         return (-1);
11505     }
11506
11507     /* XXX indicate that "process kill" is in progress to MCP */
11508
11509     /* clear "unprepared" bit */
11510     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11511     mb();
11512
11513     /* Make sure all is written to the chip before the reset */
11514     wmb();
11515
11516     /*
11517      * Wait for 1ms to empty GLUE and PCI-E core queues,
11518      * PSWHST, GRC and PSWRD Tetris buffer.
11519      */
11520     DELAY(1000);
11521
11522     /* Prepare to chip reset: */
11523     /* MCP */
11524     if (global) {
11525         bxe_reset_mcp_prep(sc, &val);
11526     }
11527
11528     /* PXP */
11529     bxe_pxp_prep(sc);
11530     mb();
11531
11532     /* reset the chip */
11533     bxe_process_kill_chip_reset(sc, global);
11534     mb();
11535
11536     /* clear errors in PGB */
11537     if (!CHIP_IS_E1(sc))
11538         REG_WR(sc, PGLUE_B_REG_LATCHED_ERRORS_CLR, 0x7f);
11539
11540     /* Recover after reset: */
11541     /* MCP */
11542     if (global && bxe_reset_mcp_comp(sc, val)) {
11543         return (-1);
11544     }
11545
11546     /* XXX add resetting the NO_MCP mode DB here */
11547
11548     /* Open the gates #2, #3 and #4 */
11549     bxe_set_234_gates(sc, FALSE);
11550
11551     /* XXX
11552      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11553      * re-enable attentions
11554      */
11555
11556     return (0);
11557 }
11558
11559 static int
11560 bxe_leader_reset(struct bxe_softc *sc)
11561 {
11562     int rc = 0;
11563     uint8_t global = bxe_reset_is_global(sc);
11564     uint32_t load_code;
11565
11566     /*
11567      * If not going to reset MCP, load "fake" driver to reset HW while
11568      * driver is owner of the HW.
11569      */
11570     if (!global && !BXE_NOMCP(sc)) {
11571         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11572                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11573         if (!load_code) {
11574             BLOGE(sc, "MCP response failure, aborting\n");
11575             rc = -1;
11576             goto exit_leader_reset;
11577         }
11578
11579         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11580             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11581             BLOGE(sc, "MCP unexpected response, aborting\n");
11582             rc = -1;
11583             goto exit_leader_reset2;
11584         }
11585
11586         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11587         if (!load_code) {
11588             BLOGE(sc, "MCP response failure, aborting\n");
11589             rc = -1;
11590             goto exit_leader_reset2;
11591         }
11592     }
11593
11594     /* try to recover after the failure */
11595     if (bxe_process_kill(sc, global)) {
11596         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11597         rc = -1;
11598         goto exit_leader_reset2;
11599     }
11600
11601     /*
11602      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11603      * state.
11604      */
11605     bxe_set_reset_done(sc);
11606     if (global) {
11607         bxe_clear_reset_global(sc);
11608     }
11609
11610 exit_leader_reset2:
11611
11612     /* unload "fake driver" if it was loaded */
11613     if (!global && !BXE_NOMCP(sc)) {
11614         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11615         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11616     }
11617
11618 exit_leader_reset:
11619
11620     sc->is_leader = 0;
11621     bxe_release_leader_lock(sc);
11622
11623     mb();
11624     return (rc);
11625 }
11626
11627 /*
11628  * prepare INIT transition, parameters configured:
11629  *   - HC configuration
11630  *   - Queue's CDU context
11631  */
11632 static void
11633 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11634                    struct bxe_fastpath            *fp,
11635                    struct ecore_queue_init_params *init_params)
11636 {
11637     uint8_t cos;
11638     int cxt_index, cxt_offset;
11639
11640     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11641     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11642
11643     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11644     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11645
11646     /* HC rate */
11647     init_params->rx.hc_rate =
11648         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11649     init_params->tx.hc_rate =
11650         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11651
11652     /* FW SB ID */
11653     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11654
11655     /* CQ index among the SB indices */
11656     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11657     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11658
11659     /* set maximum number of COSs supported by this queue */
11660     init_params->max_cos = sc->max_cos;
11661
11662     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11663           fp->index, init_params->max_cos);
11664
11665     /* set the context pointers queue object */
11666     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11667         /* XXX change index/cid here if ever support multiple tx CoS */
11668         /* fp->txdata[cos]->cid */
11669         cxt_index = fp->index / ILT_PAGE_CIDS;
11670         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11671         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11672     }
11673 }
11674
11675 /* set flags that are common for the Tx-only and not normal connections */
11676 static unsigned long
11677 bxe_get_common_flags(struct bxe_softc    *sc,
11678                      struct bxe_fastpath *fp,
11679                      uint8_t             zero_stats)
11680 {
11681     unsigned long flags = 0;
11682
11683     /* PF driver will always initialize the Queue to an ACTIVE state */
11684     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11685
11686     /*
11687      * tx only connections collect statistics (on the same index as the
11688      * parent connection). The statistics are zeroed when the parent
11689      * connection is initialized.
11690      */
11691
11692     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11693     if (zero_stats) {
11694         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11695     }
11696
11697     /*
11698      * tx only connections can support tx-switching, though their
11699      * CoS-ness doesn't survive the loopback
11700      */
11701     if (sc->flags & BXE_TX_SWITCHING) {
11702         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11703     }
11704
11705     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11706
11707     return (flags);
11708 }
11709
11710 static unsigned long
11711 bxe_get_q_flags(struct bxe_softc    *sc,
11712                 struct bxe_fastpath *fp,
11713                 uint8_t             leading)
11714 {
11715     unsigned long flags = 0;
11716
11717     if (IS_MF_SD(sc)) {
11718         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11719     }
11720
11721     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11722         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11723         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11724 #if 0
11725         if (fp->mode == TPA_MODE_GRO)
11726             __set_bit(ECORE_Q_FLG_TPA_GRO, &flags);
11727 #endif
11728     }
11729
11730     if (leading) {
11731         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11732         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11733     }
11734
11735     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11736
11737 #if 0
11738     /* configure silent vlan removal */
11739     if (IS_MF_AFEX(sc)) {
11740         bxe_set_bit(ECORE_Q_FLG_SILENT_VLAN_REM, &flags);
11741     }
11742 #endif
11743
11744     /* merge with common flags */
11745     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11746 }
11747
11748 static void
11749 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11750                       struct bxe_fastpath               *fp,
11751                       struct ecore_general_setup_params *gen_init,
11752                       uint8_t                           cos)
11753 {
11754     gen_init->stat_id = bxe_stats_id(fp);
11755     gen_init->spcl_id = fp->cl_id;
11756     gen_init->mtu = sc->mtu;
11757     gen_init->cos = cos;
11758 }
11759
11760 static void
11761 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11762                  struct bxe_fastpath           *fp,
11763                  struct rxq_pause_params       *pause,
11764                  struct ecore_rxq_setup_params *rxq_init)
11765 {
11766     uint8_t max_sge = 0;
11767     uint16_t sge_sz = 0;
11768     uint16_t tpa_agg_size = 0;
11769
11770     pause->sge_th_lo = SGE_TH_LO(sc);
11771     pause->sge_th_hi = SGE_TH_HI(sc);
11772
11773     /* validate SGE ring has enough to cross high threshold */
11774     if (sc->dropless_fc &&
11775             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11776             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11777         BLOGW(sc, "sge ring threshold limit\n");
11778     }
11779
11780     /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11781     tpa_agg_size = (2 * sc->mtu);
11782     if (tpa_agg_size < sc->max_aggregation_size) {
11783         tpa_agg_size = sc->max_aggregation_size;
11784     }
11785
11786     max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11787     max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11788                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11789     sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11790
11791     /* pause - not for e1 */
11792     if (!CHIP_IS_E1(sc)) {
11793         pause->bd_th_lo = BD_TH_LO(sc);
11794         pause->bd_th_hi = BD_TH_HI(sc);
11795
11796         pause->rcq_th_lo = RCQ_TH_LO(sc);
11797         pause->rcq_th_hi = RCQ_TH_HI(sc);
11798
11799         /* validate rings have enough entries to cross high thresholds */
11800         if (sc->dropless_fc &&
11801             pause->bd_th_hi + FW_PREFETCH_CNT >
11802             sc->rx_ring_size) {
11803             BLOGW(sc, "rx bd ring threshold limit\n");
11804         }
11805
11806         if (sc->dropless_fc &&
11807             pause->rcq_th_hi + FW_PREFETCH_CNT >
11808             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11809             BLOGW(sc, "rcq ring threshold limit\n");
11810         }
11811
11812         pause->pri_map = 1;
11813     }
11814
11815     /* rxq setup */
11816     rxq_init->dscr_map   = fp->rx_dma.paddr;
11817     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11818     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11819     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11820
11821     /*
11822      * This should be a maximum number of data bytes that may be
11823      * placed on the BD (not including paddings).
11824      */
11825     rxq_init->buf_sz = (fp->rx_buf_size -
11826                         IP_HEADER_ALIGNMENT_PADDING);
11827
11828     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11829     rxq_init->tpa_agg_sz      = tpa_agg_size;
11830     rxq_init->sge_buf_sz      = sge_sz;
11831     rxq_init->max_sges_pkt    = max_sge;
11832     rxq_init->rss_engine_id   = SC_FUNC(sc);
11833     rxq_init->mcast_engine_id = SC_FUNC(sc);
11834
11835     /*
11836      * Maximum number or simultaneous TPA aggregation for this Queue.
11837      * For PF Clients it should be the maximum available number.
11838      * VF driver(s) may want to define it to a smaller value.
11839      */
11840     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11841
11842     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11843     rxq_init->fw_sb_id = fp->fw_sb_id;
11844
11845     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11846
11847     /*
11848      * configure silent vlan removal
11849      * if multi function mode is afex, then mask default vlan
11850      */
11851     if (IS_MF_AFEX(sc)) {
11852         rxq_init->silent_removal_value =
11853             sc->devinfo.mf_info.afex_def_vlan_tag;
11854         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11855     }
11856 }
11857
11858 static void
11859 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11860                  struct bxe_fastpath           *fp,
11861                  struct ecore_txq_setup_params *txq_init,
11862                  uint8_t                       cos)
11863 {
11864     /*
11865      * XXX If multiple CoS is ever supported then each fastpath structure
11866      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11867      * fp->txdata[cos]->tx_dma.paddr;
11868      */
11869     txq_init->dscr_map     = fp->tx_dma.paddr;
11870     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11871     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11872     txq_init->fw_sb_id     = fp->fw_sb_id;
11873
11874     /*
11875      * set the TSS leading client id for TX classfication to the
11876      * leading RSS client id
11877      */
11878     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11879 }
11880
11881 /*
11882  * This function performs 2 steps in a queue state machine:
11883  *   1) RESET->INIT
11884  *   2) INIT->SETUP
11885  */
11886 static int
11887 bxe_setup_queue(struct bxe_softc    *sc,
11888                 struct bxe_fastpath *fp,
11889                 uint8_t             leading)
11890 {
11891     struct ecore_queue_state_params q_params = { NULL };
11892     struct ecore_queue_setup_params *setup_params =
11893                         &q_params.params.setup;
11894 #if 0
11895     struct ecore_queue_setup_tx_only_params *tx_only_params =
11896                         &q_params.params.tx_only;
11897     uint8_t tx_index;
11898 #endif
11899     int rc;
11900
11901     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11902
11903     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11904
11905     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11906
11907     /* we want to wait for completion in this context */
11908     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11909
11910     /* prepare the INIT parameters */
11911     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11912
11913     /* Set the command */
11914     q_params.cmd = ECORE_Q_CMD_INIT;
11915
11916     /* Change the state to INIT */
11917     rc = ecore_queue_state_change(sc, &q_params);
11918     if (rc) {
11919         BLOGE(sc, "Queue(%d) INIT failed\n", fp->index);
11920         return (rc);
11921     }
11922
11923     BLOGD(sc, DBG_LOAD, "init complete\n");
11924
11925     /* now move the Queue to the SETUP state */
11926     memset(setup_params, 0, sizeof(*setup_params));
11927
11928     /* set Queue flags */
11929     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11930
11931     /* set general SETUP parameters */
11932     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11933                           FIRST_TX_COS_INDEX);
11934
11935     bxe_pf_rx_q_prep(sc, fp,
11936                      &setup_params->pause_params,
11937                      &setup_params->rxq_params);
11938
11939     bxe_pf_tx_q_prep(sc, fp,
11940                      &setup_params->txq_params,
11941                      FIRST_TX_COS_INDEX);
11942
11943     /* Set the command */
11944     q_params.cmd = ECORE_Q_CMD_SETUP;
11945
11946     /* change the state to SETUP */
11947     rc = ecore_queue_state_change(sc, &q_params);
11948     if (rc) {
11949         BLOGE(sc, "Queue(%d) SETUP failed\n", fp->index);
11950         return (rc);
11951     }
11952
11953 #if 0
11954     /* loop through the relevant tx-only indices */
11955     for (tx_index = FIRST_TX_ONLY_COS_INDEX;
11956          tx_index < sc->max_cos;
11957          tx_index++) {
11958         /* prepare and send tx-only ramrod*/
11959         rc = bxe_setup_tx_only(sc, fp, &q_params,
11960                                tx_only_params, tx_index, leading);
11961         if (rc) {
11962             BLOGE(sc, "Queue(%d.%d) TX_ONLY_SETUP failed\n",
11963                   fp->index, tx_index);
11964             return (rc);
11965         }
11966     }
11967 #endif
11968
11969     return (rc);
11970 }
11971
11972 static int
11973 bxe_setup_leading(struct bxe_softc *sc)
11974 {
11975     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11976 }
11977
11978 static int
11979 bxe_config_rss_pf(struct bxe_softc            *sc,
11980                   struct ecore_rss_config_obj *rss_obj,
11981                   uint8_t                     config_hash)
11982 {
11983     struct ecore_config_rss_params params = { NULL };
11984     int i;
11985
11986     /*
11987      * Although RSS is meaningless when there is a single HW queue we
11988      * still need it enabled in order to have HW Rx hash generated.
11989      */
11990
11991     params.rss_obj = rss_obj;
11992
11993     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
11994
11995     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
11996
11997     /* RSS configuration */
11998     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
11999     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
12000     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
12001     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
12002     if (rss_obj->udp_rss_v4) {
12003         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
12004     }
12005     if (rss_obj->udp_rss_v6) {
12006         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
12007     }
12008
12009     /* Hash bits */
12010     params.rss_result_mask = MULTI_MASK;
12011
12012     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
12013
12014     if (config_hash) {
12015         /* RSS keys */
12016         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
12017             params.rss_key[i] = arc4random();
12018         }
12019
12020         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
12021     }
12022
12023     return (ecore_config_rss(sc, &params));
12024 }
12025
12026 static int
12027 bxe_config_rss_eth(struct bxe_softc *sc,
12028                    uint8_t          config_hash)
12029 {
12030     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
12031 }
12032
12033 static int
12034 bxe_init_rss_pf(struct bxe_softc *sc)
12035 {
12036     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
12037     int i;
12038
12039     /*
12040      * Prepare the initial contents of the indirection table if
12041      * RSS is enabled
12042      */
12043     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
12044         sc->rss_conf_obj.ind_table[i] =
12045             (sc->fp->cl_id + (i % num_eth_queues));
12046     }
12047
12048     if (sc->udp_rss) {
12049         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
12050     }
12051
12052     /*
12053      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
12054      * per-port, so if explicit configuration is needed, do it only
12055      * for a PMF.
12056      *
12057      * For 57712 and newer it's a per-function configuration.
12058      */
12059     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
12060 }
12061
12062 static int
12063 bxe_set_mac_one(struct bxe_softc          *sc,
12064                 uint8_t                   *mac,
12065                 struct ecore_vlan_mac_obj *obj,
12066                 uint8_t                   set,
12067                 int                       mac_type,
12068                 unsigned long             *ramrod_flags)
12069 {
12070     struct ecore_vlan_mac_ramrod_params ramrod_param;
12071     int rc;
12072
12073     memset(&ramrod_param, 0, sizeof(ramrod_param));
12074
12075     /* fill in general parameters */
12076     ramrod_param.vlan_mac_obj = obj;
12077     ramrod_param.ramrod_flags = *ramrod_flags;
12078
12079     /* fill a user request section if needed */
12080     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
12081         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
12082
12083         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
12084
12085         /* Set the command: ADD or DEL */
12086         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
12087                                             ECORE_VLAN_MAC_DEL;
12088     }
12089
12090     rc = ecore_config_vlan_mac(sc, &ramrod_param);
12091
12092     if (rc == ECORE_EXISTS) {
12093         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12094         /* do not treat adding same MAC as error */
12095         rc = 0;
12096     } else if (rc < 0) {
12097         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
12098     }
12099
12100     return (rc);
12101 }
12102
12103 static int
12104 bxe_set_eth_mac(struct bxe_softc *sc,
12105                 uint8_t          set)
12106 {
12107     unsigned long ramrod_flags = 0;
12108
12109     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
12110
12111     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
12112
12113     /* Eth MAC is set on RSS leading client (fp[0]) */
12114     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
12115                             &sc->sp_objs->mac_obj,
12116                             set, ECORE_ETH_MAC, &ramrod_flags));
12117 }
12118
12119 #if 0
12120 static void
12121 bxe_update_max_mf_config(struct bxe_softc *sc,
12122                          uint32_t         value)
12123 {
12124     /* load old values */
12125     uint32_t mf_cfg = sc->devinfo.mf_info.mf_config[SC_VN(sc)];
12126
12127     if (value != bxe_extract_max_cfg(sc, mf_cfg)) {
12128         /* leave all but MAX value */
12129         mf_cfg &= ~FUNC_MF_CFG_MAX_BW_MASK;
12130
12131         /* set new MAX value */
12132         mf_cfg |= ((value << FUNC_MF_CFG_MAX_BW_SHIFT) &
12133                    FUNC_MF_CFG_MAX_BW_MASK);
12134
12135         bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW, mf_cfg);
12136     }
12137 }
12138 #endif
12139
12140 static int
12141 bxe_get_cur_phy_idx(struct bxe_softc *sc)
12142 {
12143     uint32_t sel_phy_idx = 0;
12144
12145     if (sc->link_params.num_phys <= 1) {
12146         return (ELINK_INT_PHY);
12147     }
12148
12149     if (sc->link_vars.link_up) {
12150         sel_phy_idx = ELINK_EXT_PHY1;
12151         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
12152         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
12153             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
12154              ELINK_SUPPORTED_FIBRE))
12155             sel_phy_idx = ELINK_EXT_PHY2;
12156     } else {
12157         switch (elink_phy_selection(&sc->link_params)) {
12158         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
12159         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
12160         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
12161                sel_phy_idx = ELINK_EXT_PHY1;
12162                break;
12163         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
12164         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
12165                sel_phy_idx = ELINK_EXT_PHY2;
12166                break;
12167         }
12168     }
12169
12170     return (sel_phy_idx);
12171 }
12172
12173 static int
12174 bxe_get_link_cfg_idx(struct bxe_softc *sc)
12175 {
12176     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
12177
12178     /*
12179      * The selected activated PHY is always after swapping (in case PHY
12180      * swapping is enabled). So when swapping is enabled, we need to reverse
12181      * the configuration
12182      */
12183
12184     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
12185         if (sel_phy_idx == ELINK_EXT_PHY1)
12186             sel_phy_idx = ELINK_EXT_PHY2;
12187         else if (sel_phy_idx == ELINK_EXT_PHY2)
12188             sel_phy_idx = ELINK_EXT_PHY1;
12189     }
12190
12191     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
12192 }
12193
12194 static void
12195 bxe_set_requested_fc(struct bxe_softc *sc)
12196 {
12197     /*
12198      * Initialize link parameters structure variables
12199      * It is recommended to turn off RX FC for jumbo frames
12200      * for better performance
12201      */
12202     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
12203         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
12204     } else {
12205         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
12206     }
12207 }
12208
12209 static void
12210 bxe_calc_fc_adv(struct bxe_softc *sc)
12211 {
12212     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
12213     switch (sc->link_vars.ieee_fc &
12214             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
12215     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
12216     default:
12217         sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
12218                                            ADVERTISED_Pause);
12219         break;
12220
12221     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
12222         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
12223                                           ADVERTISED_Pause);
12224         break;
12225
12226     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
12227         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
12228         break;
12229     }
12230 }
12231
12232 static uint16_t
12233 bxe_get_mf_speed(struct bxe_softc *sc)
12234 {
12235     uint16_t line_speed = sc->link_vars.line_speed;
12236     if (IS_MF(sc)) {
12237         uint16_t maxCfg =
12238             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
12239
12240         /* calculate the current MAX line speed limit for the MF devices */
12241         if (IS_MF_SI(sc)) {
12242             line_speed = (line_speed * maxCfg) / 100;
12243         } else { /* SD mode */
12244             uint16_t vn_max_rate = maxCfg * 100;
12245
12246             if (vn_max_rate < line_speed) {
12247                 line_speed = vn_max_rate;
12248             }
12249         }
12250     }
12251
12252     return (line_speed);
12253 }
12254
12255 static void
12256 bxe_fill_report_data(struct bxe_softc            *sc,
12257                      struct bxe_link_report_data *data)
12258 {
12259     uint16_t line_speed = bxe_get_mf_speed(sc);
12260
12261     memset(data, 0, sizeof(*data));
12262
12263     /* fill the report data with the effective line speed */
12264     data->line_speed = line_speed;
12265
12266     /* Link is down */
12267     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
12268         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
12269     }
12270
12271     /* Full DUPLEX */
12272     if (sc->link_vars.duplex == DUPLEX_FULL) {
12273         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
12274     }
12275
12276     /* Rx Flow Control is ON */
12277     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
12278         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
12279     }
12280
12281     /* Tx Flow Control is ON */
12282     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
12283         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
12284     }
12285 }
12286
12287 /* report link status to OS, should be called under phy_lock */
12288 static void
12289 bxe_link_report_locked(struct bxe_softc *sc)
12290 {
12291     struct bxe_link_report_data cur_data;
12292
12293     /* reread mf_cfg */
12294     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
12295         bxe_read_mf_cfg(sc);
12296     }
12297
12298     /* Read the current link report info */
12299     bxe_fill_report_data(sc, &cur_data);
12300
12301     /* Don't report link down or exactly the same link status twice */
12302     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
12303         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12304                       &sc->last_reported_link.link_report_flags) &&
12305          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12306                       &cur_data.link_report_flags))) {
12307         return;
12308     }
12309
12310     sc->link_cnt++;
12311
12312     /* report new link params and remember the state for the next time */
12313     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
12314
12315     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12316                      &cur_data.link_report_flags)) {
12317         if_link_state_change(sc->ifnet, LINK_STATE_DOWN);
12318         BLOGI(sc, "NIC Link is Down\n");
12319     } else {
12320         const char *duplex;
12321         const char *flow;
12322
12323         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
12324                                    &cur_data.link_report_flags)) {
12325             duplex = "full";
12326         } else {
12327             duplex = "half";
12328         }
12329
12330         /*
12331          * Handle the FC at the end so that only these flags would be
12332          * possibly set. This way we may easily check if there is no FC
12333          * enabled.
12334          */
12335         if (cur_data.link_report_flags) {
12336             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12337                              &cur_data.link_report_flags) &&
12338                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12339                              &cur_data.link_report_flags)) {
12340                 flow = "ON - receive & transmit";
12341             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12342                                     &cur_data.link_report_flags) &&
12343                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12344                                      &cur_data.link_report_flags)) {
12345                 flow = "ON - receive";
12346             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12347                                      &cur_data.link_report_flags) &&
12348                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12349                                     &cur_data.link_report_flags)) {
12350                 flow = "ON - transmit";
12351             } else {
12352                 flow = "none"; /* possible? */
12353             }
12354         } else {
12355             flow = "none";
12356         }
12357
12358         if_link_state_change(sc->ifnet, LINK_STATE_UP);
12359         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
12360               cur_data.line_speed, duplex, flow);
12361     }
12362 }
12363
12364 static void
12365 bxe_link_report(struct bxe_softc *sc)
12366 {
12367     bxe_acquire_phy_lock(sc);
12368     bxe_link_report_locked(sc);
12369     bxe_release_phy_lock(sc);
12370 }
12371
12372 static void
12373 bxe_link_status_update(struct bxe_softc *sc)
12374 {
12375     if (sc->state != BXE_STATE_OPEN) {
12376         return;
12377     }
12378
12379 #if 0
12380     /* read updated dcb configuration */
12381     if (IS_PF(sc))
12382         bxe_dcbx_pmf_update(sc);
12383 #endif
12384
12385     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
12386         elink_link_status_update(&sc->link_params, &sc->link_vars);
12387     } else {
12388         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
12389                                   ELINK_SUPPORTED_10baseT_Full |
12390                                   ELINK_SUPPORTED_100baseT_Half |
12391                                   ELINK_SUPPORTED_100baseT_Full |
12392                                   ELINK_SUPPORTED_1000baseT_Full |
12393                                   ELINK_SUPPORTED_2500baseX_Full |
12394                                   ELINK_SUPPORTED_10000baseT_Full |
12395                                   ELINK_SUPPORTED_TP |
12396                                   ELINK_SUPPORTED_FIBRE |
12397                                   ELINK_SUPPORTED_Autoneg |
12398                                   ELINK_SUPPORTED_Pause |
12399                                   ELINK_SUPPORTED_Asym_Pause);
12400         sc->port.advertising[0] = sc->port.supported[0];
12401
12402         sc->link_params.sc                = sc;
12403         sc->link_params.port              = SC_PORT(sc);
12404         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
12405         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
12406         sc->link_params.req_line_speed[0] = SPEED_10000;
12407         sc->link_params.speed_cap_mask[0] = 0x7f0000;
12408         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
12409
12410         if (CHIP_REV_IS_FPGA(sc)) {
12411             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
12412             sc->link_vars.line_speed  = ELINK_SPEED_1000;
12413             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12414                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
12415         } else {
12416             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
12417             sc->link_vars.line_speed  = ELINK_SPEED_10000;
12418             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12419                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
12420         }
12421
12422         sc->link_vars.link_up = 1;
12423
12424         sc->link_vars.duplex    = DUPLEX_FULL;
12425         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
12426
12427         if (IS_PF(sc)) {
12428             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
12429             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12430             bxe_link_report(sc);
12431         }
12432     }
12433
12434     if (IS_PF(sc)) {
12435         if (sc->link_vars.link_up) {
12436             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12437         } else {
12438             bxe_stats_handle(sc, STATS_EVENT_STOP);
12439         }
12440         bxe_link_report(sc);
12441     } else {
12442         bxe_link_report(sc);
12443         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12444     }
12445 }
12446
12447 static int
12448 bxe_initial_phy_init(struct bxe_softc *sc,
12449                      int              load_mode)
12450 {
12451     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
12452     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
12453     struct elink_params *lp = &sc->link_params;
12454
12455     bxe_set_requested_fc(sc);
12456
12457     if (CHIP_REV_IS_SLOW(sc)) {
12458         uint32_t bond = CHIP_BOND_ID(sc);
12459         uint32_t feat = 0;
12460
12461         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
12462             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12463         } else if (bond & 0x4) {
12464             if (CHIP_IS_E3(sc)) {
12465                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
12466             } else {
12467                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12468             }
12469         } else if (bond & 0x8) {
12470             if (CHIP_IS_E3(sc)) {
12471                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
12472             } else {
12473                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12474             }
12475         }
12476
12477         /* disable EMAC for E3 and above */
12478         if (bond & 0x2) {
12479             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12480         }
12481
12482         sc->link_params.feature_config_flags |= feat;
12483     }
12484
12485     bxe_acquire_phy_lock(sc);
12486
12487     if (load_mode == LOAD_DIAG) {
12488         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
12489         /* Prefer doing PHY loopback at 10G speed, if possible */
12490         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
12491             if (lp->speed_cap_mask[cfg_idx] &
12492                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
12493                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
12494             } else {
12495                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
12496             }
12497         }
12498     }
12499
12500     if (load_mode == LOAD_LOOPBACK_EXT) {
12501         lp->loopback_mode = ELINK_LOOPBACK_EXT;
12502     }
12503
12504     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
12505
12506     bxe_release_phy_lock(sc);
12507
12508     bxe_calc_fc_adv(sc);
12509
12510     if (sc->link_vars.link_up) {
12511         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12512         bxe_link_report(sc);
12513     }
12514
12515     if (!CHIP_REV_IS_SLOW(sc)) {
12516         bxe_periodic_start(sc);
12517     }
12518
12519     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
12520     return (rc);
12521 }
12522
12523 /* must be called under IF_ADDR_LOCK */
12524 static int
12525 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12526                          struct ecore_mcast_ramrod_params *p)
12527 {
12528     struct ifnet *ifp = sc->ifnet;
12529     int mc_count = 0;
12530     struct ifmultiaddr *ifma;
12531     struct ecore_mcast_list_elem *mc_mac;
12532
12533     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12534         if (ifma->ifma_addr->sa_family != AF_LINK) {
12535             continue;
12536         }
12537
12538         mc_count++;
12539     }
12540
12541     ECORE_LIST_INIT(&p->mcast_list);
12542     p->mcast_list_len = 0;
12543
12544     if (!mc_count) {
12545         return (0);
12546     }
12547
12548     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12549                     (M_NOWAIT | M_ZERO));
12550     if (!mc_mac) {
12551         BLOGE(sc, "Failed to allocate temp mcast list\n");
12552         return (-1);
12553     }
12554     bzero(mc_mac, (sizeof(*mc_mac) * mc_count));
12555
12556     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12557         if (ifma->ifma_addr->sa_family != AF_LINK) {
12558             continue;
12559         }
12560
12561         mc_mac->mac = (uint8_t *)LLADDR((struct sockaddr_dl *)ifma->ifma_addr);
12562         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12563
12564         BLOGD(sc, DBG_LOAD,
12565               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12566               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12567               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12568
12569         mc_mac++;
12570     }
12571
12572     p->mcast_list_len = mc_count;
12573
12574     return (0);
12575 }
12576
12577 static void
12578 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12579 {
12580     struct ecore_mcast_list_elem *mc_mac =
12581         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12582                                struct ecore_mcast_list_elem,
12583                                link);
12584
12585     if (mc_mac) {
12586         /* only a single free as all mc_macs are in the same heap array */
12587         free(mc_mac, M_DEVBUF);
12588     }
12589 }
12590
12591 static int
12592 bxe_set_mc_list(struct bxe_softc *sc)
12593 {
12594     struct ecore_mcast_ramrod_params rparam = { NULL };
12595     int rc = 0;
12596
12597     rparam.mcast_obj = &sc->mcast_obj;
12598
12599     BXE_MCAST_LOCK(sc);
12600
12601     /* first, clear all configured multicast MACs */
12602     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12603     if (rc < 0) {
12604         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12605         BXE_MCAST_UNLOCK(sc);
12606         return (rc);
12607     }
12608
12609     /* configure a new MACs list */
12610     rc = bxe_init_mcast_macs_list(sc, &rparam);
12611     if (rc) {
12612         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12613         BXE_MCAST_UNLOCK(sc);
12614         return (rc);
12615     }
12616
12617     /* Now add the new MACs */
12618     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12619     if (rc < 0) {
12620         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12621     }
12622
12623     bxe_free_mcast_macs_list(&rparam);
12624
12625     BXE_MCAST_UNLOCK(sc);
12626
12627     return (rc);
12628 }
12629
12630 static int
12631 bxe_set_uc_list(struct bxe_softc *sc)
12632 {
12633     struct ifnet *ifp = sc->ifnet;
12634     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12635     struct ifaddr *ifa;
12636     unsigned long ramrod_flags = 0;
12637     int rc;
12638
12639 #if __FreeBSD_version < 800000
12640     IF_ADDR_LOCK(ifp);
12641 #else
12642     if_addr_rlock(ifp);
12643 #endif
12644
12645     /* first schedule a cleanup up of old configuration */
12646     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12647     if (rc < 0) {
12648         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12649 #if __FreeBSD_version < 800000
12650         IF_ADDR_UNLOCK(ifp);
12651 #else
12652         if_addr_runlock(ifp);
12653 #endif
12654         return (rc);
12655     }
12656
12657     ifa = ifp->if_addr;
12658     while (ifa) {
12659         if (ifa->ifa_addr->sa_family != AF_LINK) {
12660             ifa = TAILQ_NEXT(ifa, ifa_link);
12661             continue;
12662         }
12663
12664         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12665                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12666         if (rc == -EEXIST) {
12667             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12668             /* do not treat adding same MAC as an error */
12669             rc = 0;
12670         } else if (rc < 0) {
12671             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12672 #if __FreeBSD_version < 800000
12673             IF_ADDR_UNLOCK(ifp);
12674 #else
12675             if_addr_runlock(ifp);
12676 #endif
12677             return (rc);
12678         }
12679
12680         ifa = TAILQ_NEXT(ifa, ifa_link);
12681     }
12682
12683 #if __FreeBSD_version < 800000
12684     IF_ADDR_UNLOCK(ifp);
12685 #else
12686     if_addr_runlock(ifp);
12687 #endif
12688
12689     /* Execute the pending commands */
12690     bit_set(&ramrod_flags, RAMROD_CONT);
12691     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12692                             ECORE_UC_LIST_MAC, &ramrod_flags));
12693 }
12694
12695 static void
12696 bxe_set_rx_mode(struct bxe_softc *sc)
12697 {
12698     struct ifnet *ifp = sc->ifnet;
12699     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12700
12701     if (sc->state != BXE_STATE_OPEN) {
12702         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12703         return;
12704     }
12705
12706     BLOGD(sc, DBG_SP, "ifp->if_flags=0x%x\n", ifp->if_flags);
12707
12708     if (ifp->if_flags & IFF_PROMISC) {
12709         rx_mode = BXE_RX_MODE_PROMISC;
12710     } else if ((ifp->if_flags & IFF_ALLMULTI) ||
12711                ((ifp->if_amcount > BXE_MAX_MULTICAST) &&
12712                 CHIP_IS_E1(sc))) {
12713         rx_mode = BXE_RX_MODE_ALLMULTI;
12714     } else {
12715         if (IS_PF(sc)) {
12716             /* some multicasts */
12717             if (bxe_set_mc_list(sc) < 0) {
12718                 rx_mode = BXE_RX_MODE_ALLMULTI;
12719             }
12720             if (bxe_set_uc_list(sc) < 0) {
12721                 rx_mode = BXE_RX_MODE_PROMISC;
12722             }
12723         }
12724 #if 0
12725         else {
12726             /*
12727              * Configuring mcast to a VF involves sleeping (when we
12728              * wait for the PF's response). Since this function is
12729              * called from a non sleepable context we must schedule
12730              * a work item for this purpose
12731              */
12732             bxe_set_bit(BXE_SP_RTNL_VFPF_MCAST, &sc->sp_rtnl_state);
12733             schedule_delayed_work(&sc->sp_rtnl_task, 0);
12734         }
12735 #endif
12736     }
12737
12738     sc->rx_mode = rx_mode;
12739
12740     /* schedule the rx_mode command */
12741     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12742         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12743         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12744         return;
12745     }
12746
12747     if (IS_PF(sc)) {
12748         bxe_set_storm_rx_mode(sc);
12749     }
12750 #if 0
12751     else {
12752         /*
12753          * Configuring mcast to a VF involves sleeping (when we
12754          * wait for the PF's response). Since this function is
12755          * called from a non sleepable context we must schedule
12756          * a work item for this purpose
12757          */
12758         bxe_set_bit(BXE_SP_RTNL_VFPF_STORM_RX_MODE, &sc->sp_rtnl_state);
12759         schedule_delayed_work(&sc->sp_rtnl_task, 0);
12760     }
12761 #endif
12762
12763 }
12764
12765
12766 /* update flags in shmem */
12767 static void
12768 bxe_update_drv_flags(struct bxe_softc *sc,
12769                      uint32_t         flags,
12770                      uint32_t         set)
12771 {
12772     uint32_t drv_flags;
12773
12774     if (SHMEM2_HAS(sc, drv_flags)) {
12775         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12776         drv_flags = SHMEM2_RD(sc, drv_flags);
12777
12778         if (set) {
12779             SET_FLAGS(drv_flags, flags);
12780         } else {
12781             RESET_FLAGS(drv_flags, flags);
12782         }
12783
12784         SHMEM2_WR(sc, drv_flags, drv_flags);
12785         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12786
12787         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12788     }
12789 }
12790
12791 /* periodic timer callout routine, only runs when the interface is up */
12792
12793 static void
12794 bxe_periodic_callout_func(void *xsc)
12795 {
12796     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12797     int i;
12798
12799     if (!BXE_CORE_TRYLOCK(sc)) {
12800         /* just bail and try again next time */
12801
12802         if ((sc->state == BXE_STATE_OPEN) &&
12803             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12804             /* schedule the next periodic callout */
12805             callout_reset(&sc->periodic_callout, hz,
12806                           bxe_periodic_callout_func, sc);
12807         }
12808
12809         return;
12810     }
12811
12812     if ((sc->state != BXE_STATE_OPEN) ||
12813         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12814         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12815         BXE_CORE_UNLOCK(sc);
12816         return;
12817     }
12818
12819     /* Check for TX timeouts on any fastpath. */
12820     FOR_EACH_QUEUE(sc, i) {
12821         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12822             /* Ruh-Roh, chip was reset! */
12823             break;
12824         }
12825     }
12826
12827     if (!CHIP_REV_IS_SLOW(sc)) {
12828         /*
12829          * This barrier is needed to ensure the ordering between the writing
12830          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12831          * the reading here.
12832          */
12833         mb();
12834         if (sc->port.pmf) {
12835             bxe_acquire_phy_lock(sc);
12836             elink_period_func(&sc->link_params, &sc->link_vars);
12837             bxe_release_phy_lock(sc);
12838         }
12839     }
12840
12841     if (IS_PF(sc) && !(sc->flags & BXE_NO_PULSE)) {
12842         int mb_idx = SC_FW_MB_IDX(sc);
12843         uint32_t drv_pulse;
12844         uint32_t mcp_pulse;
12845
12846         ++sc->fw_drv_pulse_wr_seq;
12847         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12848
12849         drv_pulse = sc->fw_drv_pulse_wr_seq;
12850         bxe_drv_pulse(sc);
12851
12852         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12853                      MCP_PULSE_SEQ_MASK);
12854
12855         /*
12856          * The delta between driver pulse and mcp response should
12857          * be 1 (before mcp response) or 0 (after mcp response).
12858          */
12859         if ((drv_pulse != mcp_pulse) &&
12860             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12861             /* someone lost a heartbeat... */
12862             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12863                   drv_pulse, mcp_pulse);
12864         }
12865     }
12866
12867     /* state is BXE_STATE_OPEN */
12868     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12869
12870 #if 0
12871     /* sample VF bulletin board for new posts from PF */
12872     if (IS_VF(sc)) {
12873         bxe_sample_bulletin(sc);
12874     }
12875 #endif
12876
12877     BXE_CORE_UNLOCK(sc);
12878
12879     if ((sc->state == BXE_STATE_OPEN) &&
12880         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12881         /* schedule the next periodic callout */
12882         callout_reset(&sc->periodic_callout, hz,
12883                       bxe_periodic_callout_func, sc);
12884     }
12885 }
12886
12887 static void
12888 bxe_periodic_start(struct bxe_softc *sc)
12889 {
12890     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12891     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12892 }
12893
12894 static void
12895 bxe_periodic_stop(struct bxe_softc *sc)
12896 {
12897     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12898     callout_drain(&sc->periodic_callout);
12899 }
12900
12901 /* start the controller */
12902 static __noinline int
12903 bxe_nic_load(struct bxe_softc *sc,
12904              int              load_mode)
12905 {
12906     uint32_t val;
12907     int load_code = 0;
12908     int i, rc = 0;
12909
12910     BXE_CORE_LOCK_ASSERT(sc);
12911
12912     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12913
12914     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12915
12916     if (IS_PF(sc)) {
12917         /* must be called before memory allocation and HW init */
12918         bxe_ilt_set_info(sc);
12919     }
12920
12921     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12922
12923     bxe_set_fp_rx_buf_size(sc);
12924
12925     if (bxe_alloc_fp_buffers(sc) != 0) {
12926         BLOGE(sc, "Failed to allocate fastpath memory\n");
12927         sc->state = BXE_STATE_CLOSED;
12928         rc = ENOMEM;
12929         goto bxe_nic_load_error0;
12930     }
12931
12932     if (bxe_alloc_mem(sc) != 0) {
12933         sc->state = BXE_STATE_CLOSED;
12934         rc = ENOMEM;
12935         goto bxe_nic_load_error0;
12936     }
12937
12938     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12939         sc->state = BXE_STATE_CLOSED;
12940         rc = ENOMEM;
12941         goto bxe_nic_load_error0;
12942     }
12943
12944     if (IS_PF(sc)) {
12945         /* set pf load just before approaching the MCP */
12946         bxe_set_pf_load(sc);
12947
12948         /* if MCP exists send load request and analyze response */
12949         if (!BXE_NOMCP(sc)) {
12950             /* attempt to load pf */
12951             if (bxe_nic_load_request(sc, &load_code) != 0) {
12952                 sc->state = BXE_STATE_CLOSED;
12953                 rc = ENXIO;
12954                 goto bxe_nic_load_error1;
12955             }
12956
12957             /* what did the MCP say? */
12958             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12959                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12960                 sc->state = BXE_STATE_CLOSED;
12961                 rc = ENXIO;
12962                 goto bxe_nic_load_error2;
12963             }
12964         } else {
12965             BLOGI(sc, "Device has no MCP!\n");
12966             load_code = bxe_nic_load_no_mcp(sc);
12967         }
12968
12969         /* mark PMF if applicable */
12970         bxe_nic_load_pmf(sc, load_code);
12971
12972         /* Init Function state controlling object */
12973         bxe_init_func_obj(sc);
12974
12975         /* Initialize HW */
12976         if (bxe_init_hw(sc, load_code) != 0) {
12977             BLOGE(sc, "HW init failed\n");
12978             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12979             sc->state = BXE_STATE_CLOSED;
12980             rc = ENXIO;
12981             goto bxe_nic_load_error2;
12982         }
12983     }
12984
12985     /* set ALWAYS_ALIVE bit in shmem */
12986     sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
12987     bxe_drv_pulse(sc);
12988     sc->flags |= BXE_NO_PULSE;
12989
12990     /* attach interrupts */
12991     if (bxe_interrupt_attach(sc) != 0) {
12992         sc->state = BXE_STATE_CLOSED;
12993         rc = ENXIO;
12994         goto bxe_nic_load_error2;
12995     }
12996
12997     bxe_nic_init(sc, load_code);
12998
12999     /* Init per-function objects */
13000     if (IS_PF(sc)) {
13001         bxe_init_objs(sc);
13002         // XXX bxe_iov_nic_init(sc);
13003
13004         /* set AFEX default VLAN tag to an invalid value */
13005         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
13006         // XXX bxe_nic_load_afex_dcc(sc, load_code);
13007
13008         sc->state = BXE_STATE_OPENING_WAITING_PORT;
13009         rc = bxe_func_start(sc);
13010         if (rc) {
13011             BLOGE(sc, "Function start failed!\n");
13012             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13013             sc->state = BXE_STATE_ERROR;
13014             goto bxe_nic_load_error3;
13015         }
13016
13017         /* send LOAD_DONE command to MCP */
13018         if (!BXE_NOMCP(sc)) {
13019             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13020             if (!load_code) {
13021                 BLOGE(sc, "MCP response failure, aborting\n");
13022                 sc->state = BXE_STATE_ERROR;
13023                 rc = ENXIO;
13024                 goto bxe_nic_load_error3;
13025             }
13026         }
13027
13028         rc = bxe_setup_leading(sc);
13029         if (rc) {
13030             BLOGE(sc, "Setup leading failed!\n");
13031             sc->state = BXE_STATE_ERROR;
13032             goto bxe_nic_load_error3;
13033         }
13034
13035         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
13036             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
13037             if (rc) {
13038                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13039                 sc->state = BXE_STATE_ERROR;
13040                 goto bxe_nic_load_error3;
13041             }
13042         }
13043
13044         rc = bxe_init_rss_pf(sc);
13045         if (rc) {
13046             BLOGE(sc, "PF RSS init failed\n");
13047             sc->state = BXE_STATE_ERROR;
13048             goto bxe_nic_load_error3;
13049         }
13050     }
13051     /* XXX VF */
13052 #if 0
13053     else { /* VF */
13054         FOR_EACH_ETH_QUEUE(sc, i) {
13055             rc = bxe_vfpf_setup_q(sc, i);
13056             if (rc) {
13057                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13058                 sc->state = BXE_STATE_ERROR;
13059                 goto bxe_nic_load_error3;
13060             }
13061         }
13062     }
13063 #endif
13064
13065     /* now when Clients are configured we are ready to work */
13066     sc->state = BXE_STATE_OPEN;
13067
13068     /* Configure a ucast MAC */
13069     if (IS_PF(sc)) {
13070         rc = bxe_set_eth_mac(sc, TRUE);
13071     }
13072 #if 0
13073     else { /* IS_VF(sc) */
13074         rc = bxe_vfpf_set_mac(sc);
13075     }
13076 #endif
13077     if (rc) {
13078         BLOGE(sc, "Setting Ethernet MAC failed\n");
13079         sc->state = BXE_STATE_ERROR;
13080         goto bxe_nic_load_error3;
13081     }
13082
13083 #if 0
13084     if (IS_PF(sc) && sc->pending_max) {
13085         /* for AFEX */
13086         bxe_update_max_mf_config(sc, sc->pending_max);
13087         sc->pending_max = 0;
13088     }
13089 #endif
13090
13091     if (sc->port.pmf) {
13092         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
13093         if (rc) {
13094             sc->state = BXE_STATE_ERROR;
13095             goto bxe_nic_load_error3;
13096         }
13097     }
13098
13099     sc->link_params.feature_config_flags &=
13100         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
13101
13102     /* start fast path */
13103
13104     /* Initialize Rx filter */
13105     bxe_set_rx_mode(sc);
13106
13107     /* start the Tx */
13108     switch (/* XXX load_mode */LOAD_OPEN) {
13109     case LOAD_NORMAL:
13110     case LOAD_OPEN:
13111         break;
13112
13113     case LOAD_DIAG:
13114     case LOAD_LOOPBACK_EXT:
13115         sc->state = BXE_STATE_DIAG;
13116         break;
13117
13118     default:
13119         break;
13120     }
13121
13122     if (sc->port.pmf) {
13123         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
13124     } else {
13125         bxe_link_status_update(sc);
13126     }
13127
13128     /* start the periodic timer callout */
13129     bxe_periodic_start(sc);
13130
13131     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
13132         /* mark driver is loaded in shmem2 */
13133         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
13134         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
13135                   (val |
13136                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
13137                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
13138     }
13139
13140     /* wait for all pending SP commands to complete */
13141     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
13142         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
13143         bxe_periodic_stop(sc);
13144         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
13145         return (ENXIO);
13146     }
13147
13148 #if 0
13149     /* If PMF - send ADMIN DCBX msg to MFW to initiate DCBX FSM */
13150     if (sc->port.pmf && (sc->state != BXE_STATE_DIAG)) {
13151         bxe_dcbx_init(sc, FALSE);
13152     }
13153 #endif
13154
13155     /* Tell the stack the driver is running! */
13156     sc->ifnet->if_drv_flags = IFF_DRV_RUNNING;
13157
13158     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
13159
13160     return (0);
13161
13162 bxe_nic_load_error3:
13163
13164     if (IS_PF(sc)) {
13165         bxe_int_disable_sync(sc, 1);
13166
13167         /* clean out queued objects */
13168         bxe_squeeze_objects(sc);
13169     }
13170
13171     bxe_interrupt_detach(sc);
13172
13173 bxe_nic_load_error2:
13174
13175     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
13176         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
13177         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
13178     }
13179
13180     sc->port.pmf = 0;
13181
13182 bxe_nic_load_error1:
13183
13184     /* clear pf_load status, as it was already set */
13185     if (IS_PF(sc)) {
13186         bxe_clear_pf_load(sc);
13187     }
13188
13189 bxe_nic_load_error0:
13190
13191     bxe_free_fw_stats_mem(sc);
13192     bxe_free_fp_buffers(sc);
13193     bxe_free_mem(sc);
13194
13195     return (rc);
13196 }
13197
13198 static int
13199 bxe_init_locked(struct bxe_softc *sc)
13200 {
13201     int other_engine = SC_PATH(sc) ? 0 : 1;
13202     uint8_t other_load_status, load_status;
13203     uint8_t global = FALSE;
13204     int rc;
13205
13206     BXE_CORE_LOCK_ASSERT(sc);
13207
13208     /* check if the driver is already running */
13209     if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
13210         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
13211         return (0);
13212     }
13213
13214     bxe_set_power_state(sc, PCI_PM_D0);
13215
13216     /*
13217      * If parity occurred during the unload, then attentions and/or
13218      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
13219      * loaded on the current engine to complete the recovery. Parity recovery
13220      * is only relevant for PF driver.
13221      */
13222     if (IS_PF(sc)) {
13223         other_load_status = bxe_get_load_status(sc, other_engine);
13224         load_status = bxe_get_load_status(sc, SC_PATH(sc));
13225
13226         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
13227             bxe_chk_parity_attn(sc, &global, TRUE)) {
13228             do {
13229                 /*
13230                  * If there are attentions and they are in global blocks, set
13231                  * the GLOBAL_RESET bit regardless whether it will be this
13232                  * function that will complete the recovery or not.
13233                  */
13234                 if (global) {
13235                     bxe_set_reset_global(sc);
13236                 }
13237
13238                 /*
13239                  * Only the first function on the current engine should try
13240                  * to recover in open. In case of attentions in global blocks
13241                  * only the first in the chip should try to recover.
13242                  */
13243                 if ((!load_status && (!global || !other_load_status)) &&
13244                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
13245                     BLOGI(sc, "Recovered during init\n");
13246                     break;
13247                 }
13248
13249                 /* recovery has failed... */
13250                 bxe_set_power_state(sc, PCI_PM_D3hot);
13251                 sc->recovery_state = BXE_RECOVERY_FAILED;
13252
13253                 BLOGE(sc, "Recovery flow hasn't properly "
13254                           "completed yet, try again later. "
13255                           "If you still see this message after a "
13256                           "few retries then power cycle is required.\n");
13257
13258                 rc = ENXIO;
13259                 goto bxe_init_locked_done;
13260             } while (0);
13261         }
13262     }
13263
13264     sc->recovery_state = BXE_RECOVERY_DONE;
13265
13266     rc = bxe_nic_load(sc, LOAD_OPEN);
13267
13268 bxe_init_locked_done:
13269
13270     if (rc) {
13271         /* Tell the stack the driver is NOT running! */
13272         BLOGE(sc, "Initialization failed, "
13273                   "stack notified driver is NOT running!\n");
13274         sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
13275     }
13276
13277     return (rc);
13278 }
13279
13280 static int
13281 bxe_stop_locked(struct bxe_softc *sc)
13282 {
13283     BXE_CORE_LOCK_ASSERT(sc);
13284     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
13285 }
13286
13287 /*
13288  * Handles controller initialization when called from an unlocked routine.
13289  * ifconfig calls this function.
13290  *
13291  * Returns:
13292  *   void
13293  */
13294 static void
13295 bxe_init(void *xsc)
13296 {
13297     struct bxe_softc *sc = (struct bxe_softc *)xsc;
13298
13299     BXE_CORE_LOCK(sc);
13300     bxe_init_locked(sc);
13301     BXE_CORE_UNLOCK(sc);
13302 }
13303
13304 static int
13305 bxe_init_ifnet(struct bxe_softc *sc)
13306 {
13307     struct ifnet *ifp;
13308
13309     /* ifconfig entrypoint for media type/status reporting */
13310     ifmedia_init(&sc->ifmedia, IFM_IMASK,
13311                  bxe_ifmedia_update,
13312                  bxe_ifmedia_status);
13313
13314     /* set the default interface values */
13315     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
13316     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
13317     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
13318
13319     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
13320
13321     /* allocate the ifnet structure */
13322     if ((ifp = if_alloc(IFT_ETHER)) == NULL) {
13323         BLOGE(sc, "Interface allocation failed!\n");
13324         return (ENXIO);
13325     }
13326
13327     ifp->if_softc = sc;
13328     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
13329     ifp->if_flags = (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST);
13330     ifp->if_ioctl = bxe_ioctl;
13331     ifp->if_start = bxe_tx_start;
13332 #if __FreeBSD_version >= 800000
13333     ifp->if_transmit = bxe_tx_mq_start;
13334     ifp->if_qflush = bxe_mq_flush;
13335 #endif
13336 #ifdef FreeBSD8_0
13337     ifp->if_timer = 0;
13338 #endif
13339     ifp->if_init = bxe_init;
13340     ifp->if_mtu = sc->mtu;
13341     ifp->if_hwassist = (CSUM_IP       |
13342                         CSUM_TCP      |
13343                         CSUM_UDP      |
13344                         CSUM_TSO      |
13345                         CSUM_TCP_IPV6 |
13346                         CSUM_UDP_IPV6);
13347     ifp->if_capabilities =
13348 #if __FreeBSD_version < 700000
13349         (IFCAP_VLAN_MTU       |
13350          IFCAP_VLAN_HWTAGGING |
13351          IFCAP_HWCSUM         |
13352          IFCAP_JUMBO_MTU      |
13353          IFCAP_LRO);
13354 #else
13355         (IFCAP_VLAN_MTU       |
13356          IFCAP_VLAN_HWTAGGING |
13357          IFCAP_VLAN_HWTSO     |
13358          IFCAP_VLAN_HWFILTER  |
13359          IFCAP_VLAN_HWCSUM    |
13360          IFCAP_HWCSUM         |
13361          IFCAP_JUMBO_MTU      |
13362          IFCAP_LRO            |
13363          IFCAP_TSO4           |
13364          IFCAP_TSO6           |
13365          IFCAP_WOL_MAGIC);
13366 #endif
13367     ifp->if_capenable = ifp->if_capabilities;
13368     ifp->if_capenable &= ~IFCAP_WOL_MAGIC; /* XXX not yet... */
13369 #if __FreeBSD_version < 1000025
13370     ifp->if_baudrate = 1000000000;
13371 #else
13372     if_initbaudrate(ifp, IF_Gbps(10));
13373 #endif
13374     ifp->if_snd.ifq_drv_maxlen = sc->tx_ring_size;
13375
13376     IFQ_SET_MAXLEN(&ifp->if_snd, ifp->if_snd.ifq_drv_maxlen);
13377     IFQ_SET_READY(&ifp->if_snd);
13378
13379     sc->ifnet = ifp;
13380
13381     /* attach to the Ethernet interface list */
13382     ether_ifattach(ifp, sc->link_params.mac_addr);
13383
13384     return (0);
13385 }
13386
13387 static void
13388 bxe_deallocate_bars(struct bxe_softc *sc)
13389 {
13390     int i;
13391
13392     for (i = 0; i < MAX_BARS; i++) {
13393         if (sc->bar[i].resource != NULL) {
13394             bus_release_resource(sc->dev,
13395                                  SYS_RES_MEMORY,
13396                                  sc->bar[i].rid,
13397                                  sc->bar[i].resource);
13398             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
13399                   i, PCIR_BAR(i));
13400         }
13401     }
13402 }
13403
13404 static int
13405 bxe_allocate_bars(struct bxe_softc *sc)
13406 {
13407     u_int flags;
13408     int i;
13409
13410     memset(sc->bar, 0, sizeof(sc->bar));
13411
13412     for (i = 0; i < MAX_BARS; i++) {
13413
13414         /* memory resources reside at BARs 0, 2, 4 */
13415         /* Run `pciconf -lb` to see mappings */
13416         if ((i != 0) && (i != 2) && (i != 4)) {
13417             continue;
13418         }
13419
13420         sc->bar[i].rid = PCIR_BAR(i);
13421
13422         flags = RF_ACTIVE;
13423         if (i == 0) {
13424             flags |= RF_SHAREABLE;
13425         }
13426
13427         if ((sc->bar[i].resource =
13428              bus_alloc_resource_any(sc->dev,
13429                                     SYS_RES_MEMORY,
13430                                     &sc->bar[i].rid,
13431                                     flags)) == NULL) {
13432 #if 0
13433             /* BAR4 doesn't exist for E1 */
13434             BLOGE(sc, "PCI BAR%d [%02x] memory allocation failed\n",
13435                   i, PCIR_BAR(i));
13436 #endif
13437             return (0);
13438         }
13439
13440         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
13441         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
13442         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
13443
13444         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
13445               i, PCIR_BAR(i),
13446               (void *)rman_get_start(sc->bar[i].resource),
13447               (void *)rman_get_end(sc->bar[i].resource),
13448               rman_get_size(sc->bar[i].resource),
13449               (void *)sc->bar[i].kva);
13450     }
13451
13452     return (0);
13453 }
13454
13455 static void
13456 bxe_get_function_num(struct bxe_softc *sc)
13457 {
13458     uint32_t val = 0;
13459
13460     /*
13461      * Read the ME register to get the function number. The ME register
13462      * holds the relative-function number and absolute-function number. The
13463      * absolute-function number appears only in E2 and above. Before that
13464      * these bits always contained zero, therefore we cannot blindly use them.
13465      */
13466
13467     val = REG_RD(sc, BAR_ME_REGISTER);
13468
13469     sc->pfunc_rel =
13470         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
13471     sc->path_id =
13472         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
13473
13474     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13475         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
13476     } else {
13477         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
13478     }
13479
13480     BLOGD(sc, DBG_LOAD,
13481           "Relative function %d, Absolute function %d, Path %d\n",
13482           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
13483 }
13484
13485 static uint32_t
13486 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
13487 {
13488     uint32_t shmem2_size;
13489     uint32_t offset;
13490     uint32_t mf_cfg_offset_value;
13491
13492     /* Non 57712 */
13493     offset = (SHMEM_RD(sc, func_mb) +
13494               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
13495
13496     /* 57712 plus */
13497     if (sc->devinfo.shmem2_base != 0) {
13498         shmem2_size = SHMEM2_RD(sc, size);
13499         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
13500             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
13501             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
13502                 offset = mf_cfg_offset_value;
13503             }
13504         }
13505     }
13506
13507     return (offset);
13508 }
13509
13510 static uint32_t
13511 bxe_pcie_capability_read(struct bxe_softc *sc,
13512                          int    reg,
13513                          int    width)
13514 {
13515     int pcie_reg;
13516
13517     /* ensure PCIe capability is enabled */
13518     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
13519         if (pcie_reg != 0) {
13520             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
13521             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
13522         }
13523     }
13524
13525     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
13526
13527     return (0);
13528 }
13529
13530 static uint8_t
13531 bxe_is_pcie_pending(struct bxe_softc *sc)
13532 {
13533     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
13534             PCIM_EXP_STA_TRANSACTION_PND);
13535 }
13536
13537 /*
13538  * Walk the PCI capabiites list for the device to find what features are
13539  * supported. These capabilites may be enabled/disabled by firmware so it's
13540  * best to walk the list rather than make assumptions.
13541  */
13542 static void
13543 bxe_probe_pci_caps(struct bxe_softc *sc)
13544 {
13545     uint16_t link_status;
13546     int reg;
13547
13548     /* check if PCI Power Management is enabled */
13549     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
13550         if (reg != 0) {
13551             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
13552
13553             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
13554             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
13555         }
13556     }
13557
13558     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
13559
13560     /* handle PCIe 2.0 workarounds for 57710 */
13561     if (CHIP_IS_E1(sc)) {
13562         /* workaround for 57710 errata E4_57710_27462 */
13563         sc->devinfo.pcie_link_speed =
13564             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
13565
13566         /* workaround for 57710 errata E4_57710_27488 */
13567         sc->devinfo.pcie_link_width =
13568             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13569         if (sc->devinfo.pcie_link_speed > 1) {
13570             sc->devinfo.pcie_link_width =
13571                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
13572         }
13573     } else {
13574         sc->devinfo.pcie_link_speed =
13575             (link_status & PCIM_LINK_STA_SPEED);
13576         sc->devinfo.pcie_link_width =
13577             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13578     }
13579
13580     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
13581           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
13582
13583     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
13584     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
13585
13586     /* check if MSI capability is enabled */
13587     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13588         if (reg != 0) {
13589             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13590
13591             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13592             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13593         }
13594     }
13595
13596     /* check if MSI-X capability is enabled */
13597     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13598         if (reg != 0) {
13599             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13600
13601             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13602             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13603         }
13604     }
13605 }
13606
13607 static int
13608 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13609 {
13610     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13611     uint32_t val;
13612
13613     /* get the outer vlan if we're in switch-dependent mode */
13614
13615     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13616     mf_info->ext_id = (uint16_t)val;
13617
13618     mf_info->multi_vnics_mode = 1;
13619
13620     if (!VALID_OVLAN(mf_info->ext_id)) {
13621         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13622         return (1);
13623     }
13624
13625     /* get the capabilities */
13626     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13627         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13628         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13629     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13630                FUNC_MF_CFG_PROTOCOL_FCOE) {
13631         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13632     } else {
13633         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13634     }
13635
13636     mf_info->vnics_per_port =
13637         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13638
13639     return (0);
13640 }
13641
13642 static uint32_t
13643 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13644 {
13645     uint32_t retval = 0;
13646     uint32_t val;
13647
13648     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13649
13650     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13651         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13652             retval |= MF_PROTO_SUPPORT_ETHERNET;
13653         }
13654         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13655             retval |= MF_PROTO_SUPPORT_ISCSI;
13656         }
13657         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13658             retval |= MF_PROTO_SUPPORT_FCOE;
13659         }
13660     }
13661
13662     return (retval);
13663 }
13664
13665 static int
13666 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13667 {
13668     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13669     uint32_t val;
13670
13671     /*
13672      * There is no outer vlan if we're in switch-independent mode.
13673      * If the mac is valid then assume multi-function.
13674      */
13675
13676     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13677
13678     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13679
13680     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13681
13682     mf_info->vnics_per_port =
13683         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13684
13685     return (0);
13686 }
13687
13688 static int
13689 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13690 {
13691     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13692     uint32_t e1hov_tag;
13693     uint32_t func_config;
13694     uint32_t niv_config;
13695
13696     mf_info->multi_vnics_mode = 1;
13697
13698     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13699     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13700     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13701
13702     mf_info->ext_id =
13703         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13704                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13705
13706     mf_info->default_vlan =
13707         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13708                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13709
13710     mf_info->niv_allowed_priorities =
13711         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13712                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13713
13714     mf_info->niv_default_cos =
13715         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13716                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13717
13718     mf_info->afex_vlan_mode =
13719         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13720          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13721
13722     mf_info->niv_mba_enabled =
13723         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13724          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13725
13726     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13727
13728     mf_info->vnics_per_port =
13729         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13730
13731     return (0);
13732 }
13733
13734 static int
13735 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13736 {
13737     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13738     uint32_t mf_cfg1;
13739     uint32_t mf_cfg2;
13740     uint32_t ovlan1;
13741     uint32_t ovlan2;
13742     uint8_t i, j;
13743
13744     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13745           SC_PORT(sc));
13746     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13747           mf_info->mf_config[SC_VN(sc)]);
13748     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13749           mf_info->multi_vnics_mode);
13750     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13751           mf_info->vnics_per_port);
13752     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13753           mf_info->ext_id);
13754     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13755           mf_info->min_bw[0], mf_info->min_bw[1],
13756           mf_info->min_bw[2], mf_info->min_bw[3]);
13757     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13758           mf_info->max_bw[0], mf_info->max_bw[1],
13759           mf_info->max_bw[2], mf_info->max_bw[3]);
13760     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13761           sc->mac_addr_str);
13762
13763     /* various MF mode sanity checks... */
13764
13765     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13766         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13767               SC_PORT(sc));
13768         return (1);
13769     }
13770
13771     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13772         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13773               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13774         return (1);
13775     }
13776
13777     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13778         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13779         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13780             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13781                   SC_VN(sc), OVLAN(sc));
13782             return (1);
13783         }
13784
13785         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13786             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13787                   mf_info->multi_vnics_mode, OVLAN(sc));
13788             return (1);
13789         }
13790
13791         /*
13792          * Verify all functions are either MF or SF mode. If MF, make sure
13793          * sure that all non-hidden functions have a valid ovlan. If SF,
13794          * make sure that all non-hidden functions have an invalid ovlan.
13795          */
13796         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13797             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13798             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13799             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13800                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13801                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13802                 BLOGE(sc, "mf_mode=SD function %d MF config "
13803                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13804                       i, mf_info->multi_vnics_mode, ovlan1);
13805                 return (1);
13806             }
13807         }
13808
13809         /* Verify all funcs on the same port each have a different ovlan. */
13810         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13811             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13812             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13813             /* iterate from the next function on the port to the max func */
13814             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13815                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13816                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13817                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13818                     VALID_OVLAN(ovlan1) &&
13819                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13820                     VALID_OVLAN(ovlan2) &&
13821                     (ovlan1 == ovlan2)) {
13822                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13823                               "have the same ovlan (%d)\n",
13824                           i, j, ovlan1);
13825                     return (1);
13826                 }
13827             }
13828         }
13829     } /* MULTI_FUNCTION_SD */
13830
13831     return (0);
13832 }
13833
13834 static int
13835 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13836 {
13837     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13838     uint32_t val, mac_upper;
13839     uint8_t i, vnic;
13840
13841     /* initialize mf_info defaults */
13842     mf_info->vnics_per_port   = 1;
13843     mf_info->multi_vnics_mode = FALSE;
13844     mf_info->path_has_ovlan   = FALSE;
13845     mf_info->mf_mode          = SINGLE_FUNCTION;
13846
13847     if (!CHIP_IS_MF_CAP(sc)) {
13848         return (0);
13849     }
13850
13851     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13852         BLOGE(sc, "Invalid mf_cfg_base!\n");
13853         return (1);
13854     }
13855
13856     /* get the MF mode (switch dependent / independent / single-function) */
13857
13858     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13859
13860     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13861     {
13862     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13863
13864         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13865
13866         /* check for legal upper mac bytes */
13867         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13868             mf_info->mf_mode = MULTI_FUNCTION_SI;
13869         } else {
13870             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13871         }
13872
13873         break;
13874
13875     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13876     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13877
13878         /* get outer vlan configuration */
13879         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13880
13881         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13882             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13883             mf_info->mf_mode = MULTI_FUNCTION_SD;
13884         } else {
13885             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13886         }
13887
13888         break;
13889
13890     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13891
13892         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13893         return (0);
13894
13895     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13896
13897         /*
13898          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13899          * and the MAC address is valid.
13900          */
13901         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13902
13903         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13904             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13905             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13906         } else {
13907             BLOGE(sc, "Invalid config for AFEX mode\n");
13908         }
13909
13910         break;
13911
13912     default:
13913
13914         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13915               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13916
13917         return (1);
13918     }
13919
13920     /* set path mf_mode (which could be different than function mf_mode) */
13921     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13922         mf_info->path_has_ovlan = TRUE;
13923     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13924         /*
13925          * Decide on path multi vnics mode. If we're not in MF mode and in
13926          * 4-port mode, this is good enough to check vnic-0 of the other port
13927          * on the same path
13928          */
13929         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13930             uint8_t other_port = !(PORT_ID(sc) & 1);
13931             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13932
13933             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13934
13935             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13936         }
13937     }
13938
13939     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13940         /* invalid MF config */
13941         if (SC_VN(sc) >= 1) {
13942             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13943             return (1);
13944         }
13945
13946         return (0);
13947     }
13948
13949     /* get the MF configuration */
13950     mf_info->mf_config[SC_VN(sc)] =
13951         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13952
13953     switch(mf_info->mf_mode)
13954     {
13955     case MULTI_FUNCTION_SD:
13956
13957         bxe_get_shmem_mf_cfg_info_sd(sc);
13958         break;
13959
13960     case MULTI_FUNCTION_SI:
13961
13962         bxe_get_shmem_mf_cfg_info_si(sc);
13963         break;
13964
13965     case MULTI_FUNCTION_AFEX:
13966
13967         bxe_get_shmem_mf_cfg_info_niv(sc);
13968         break;
13969
13970     default:
13971
13972         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13973               mf_info->mf_mode);
13974         return (1);
13975     }
13976
13977     /* get the congestion management parameters */
13978
13979     vnic = 0;
13980     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13981         /* get min/max bw */
13982         val = MFCFG_RD(sc, func_mf_config[i].config);
13983         mf_info->min_bw[vnic] =
13984             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
13985         mf_info->max_bw[vnic] =
13986             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
13987         vnic++;
13988     }
13989
13990     return (bxe_check_valid_mf_cfg(sc));
13991 }
13992
13993 static int
13994 bxe_get_shmem_info(struct bxe_softc *sc)
13995 {
13996     int port;
13997     uint32_t mac_hi, mac_lo, val;
13998
13999     port = SC_PORT(sc);
14000     mac_hi = mac_lo = 0;
14001
14002     sc->link_params.sc   = sc;
14003     sc->link_params.port = port;
14004
14005     /* get the hardware config info */
14006     sc->devinfo.hw_config =
14007         SHMEM_RD(sc, dev_info.shared_hw_config.config);
14008     sc->devinfo.hw_config2 =
14009         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
14010
14011     sc->link_params.hw_led_mode =
14012         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
14013          SHARED_HW_CFG_LED_MODE_SHIFT);
14014
14015     /* get the port feature config */
14016     sc->port.config =
14017         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
14018
14019     /* get the link params */
14020     sc->link_params.speed_cap_mask[0] =
14021         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
14022     sc->link_params.speed_cap_mask[1] =
14023         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
14024
14025     /* get the lane config */
14026     sc->link_params.lane_config =
14027         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
14028
14029     /* get the link config */
14030     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
14031     sc->port.link_config[ELINK_INT_PHY] = val;
14032     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
14033     sc->port.link_config[ELINK_EXT_PHY1] =
14034         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
14035
14036     /* get the override preemphasis flag and enable it or turn it off */
14037     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
14038     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
14039         sc->link_params.feature_config_flags |=
14040             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14041     } else {
14042         sc->link_params.feature_config_flags &=
14043             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14044     }
14045
14046     /* get the initial value of the link params */
14047     sc->link_params.multi_phy_config =
14048         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
14049
14050     /* get external phy info */
14051     sc->port.ext_phy_config =
14052         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
14053
14054     /* get the multifunction configuration */
14055     bxe_get_mf_cfg_info(sc);
14056
14057     /* get the mac address */
14058     if (IS_MF(sc)) {
14059         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
14060         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
14061     } else {
14062         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
14063         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
14064     }
14065
14066     if ((mac_lo == 0) && (mac_hi == 0)) {
14067         *sc->mac_addr_str = 0;
14068         BLOGE(sc, "No Ethernet address programmed!\n");
14069     } else {
14070         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
14071         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
14072         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
14073         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
14074         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
14075         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
14076         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
14077                  "%02x:%02x:%02x:%02x:%02x:%02x",
14078                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
14079                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
14080                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
14081         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
14082     }
14083
14084 #if 0
14085     if (!IS_MF(sc) &&
14086         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14087          PORT_FEAT_CFG_STORAGE_PERSONALITY_FCOE)) {
14088         sc->flags |= BXE_NO_ISCSI;
14089     }
14090     if (!IS_MF(sc) &&
14091         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14092          PORT_FEAT_CFG_STORAGE_PERSONALITY_ISCSI)) {
14093         sc->flags |= BXE_NO_FCOE_FLAG;
14094     }
14095 #endif
14096
14097     return (0);
14098 }
14099
14100 static void
14101 bxe_get_tunable_params(struct bxe_softc *sc)
14102 {
14103     /* sanity checks */
14104
14105     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
14106         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
14107         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
14108         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
14109         bxe_interrupt_mode = INTR_MODE_MSIX;
14110     }
14111
14112     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
14113         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
14114         bxe_queue_count = 0;
14115     }
14116
14117     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
14118         if (bxe_max_rx_bufs == 0) {
14119             bxe_max_rx_bufs = RX_BD_USABLE;
14120         } else {
14121             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
14122             bxe_max_rx_bufs = 2048;
14123         }
14124     }
14125
14126     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
14127         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
14128         bxe_hc_rx_ticks = 25;
14129     }
14130
14131     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
14132         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
14133         bxe_hc_tx_ticks = 50;
14134     }
14135
14136     if (bxe_max_aggregation_size == 0) {
14137         bxe_max_aggregation_size = TPA_AGG_SIZE;
14138     }
14139
14140     if (bxe_max_aggregation_size > 0xffff) {
14141         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
14142               bxe_max_aggregation_size);
14143         bxe_max_aggregation_size = TPA_AGG_SIZE;
14144     }
14145
14146     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
14147         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
14148         bxe_mrrs = -1;
14149     }
14150
14151     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
14152         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
14153         bxe_autogreeen = 0;
14154     }
14155
14156     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
14157         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
14158         bxe_udp_rss = 0;
14159     }
14160
14161     /* pull in user settings */
14162
14163     sc->interrupt_mode       = bxe_interrupt_mode;
14164     sc->max_rx_bufs          = bxe_max_rx_bufs;
14165     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
14166     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
14167     sc->max_aggregation_size = bxe_max_aggregation_size;
14168     sc->mrrs                 = bxe_mrrs;
14169     sc->autogreeen           = bxe_autogreeen;
14170     sc->udp_rss              = bxe_udp_rss;
14171
14172     if (bxe_interrupt_mode == INTR_MODE_INTX) {
14173         sc->num_queues = 1;
14174     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
14175         sc->num_queues =
14176             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
14177                 MAX_RSS_CHAINS);
14178         if (sc->num_queues > mp_ncpus) {
14179             sc->num_queues = mp_ncpus;
14180         }
14181     }
14182
14183     BLOGD(sc, DBG_LOAD,
14184           "User Config: "
14185           "debug=0x%lx "
14186           "interrupt_mode=%d "
14187           "queue_count=%d "
14188           "hc_rx_ticks=%d "
14189           "hc_tx_ticks=%d "
14190           "rx_budget=%d "
14191           "max_aggregation_size=%d "
14192           "mrrs=%d "
14193           "autogreeen=%d "
14194           "udp_rss=%d\n",
14195           bxe_debug,
14196           sc->interrupt_mode,
14197           sc->num_queues,
14198           sc->hc_rx_ticks,
14199           sc->hc_tx_ticks,
14200           bxe_rx_budget,
14201           sc->max_aggregation_size,
14202           sc->mrrs,
14203           sc->autogreeen,
14204           sc->udp_rss);
14205 }
14206
14207 static void
14208 bxe_media_detect(struct bxe_softc *sc)
14209 {
14210     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
14211     switch (sc->link_params.phy[phy_idx].media_type) {
14212     case ELINK_ETH_PHY_SFPP_10G_FIBER:
14213     case ELINK_ETH_PHY_XFP_FIBER:
14214         BLOGI(sc, "Found 10Gb Fiber media.\n");
14215         sc->media = IFM_10G_SR;
14216         break;
14217     case ELINK_ETH_PHY_SFP_1G_FIBER:
14218         BLOGI(sc, "Found 1Gb Fiber media.\n");
14219         sc->media = IFM_1000_SX;
14220         break;
14221     case ELINK_ETH_PHY_KR:
14222     case ELINK_ETH_PHY_CX4:
14223         BLOGI(sc, "Found 10GBase-CX4 media.\n");
14224         sc->media = IFM_10G_CX4;
14225         break;
14226     case ELINK_ETH_PHY_DA_TWINAX:
14227         BLOGI(sc, "Found 10Gb Twinax media.\n");
14228         sc->media = IFM_10G_TWINAX;
14229         break;
14230     case ELINK_ETH_PHY_BASE_T:
14231         if (sc->link_params.speed_cap_mask[0] &
14232             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
14233             BLOGI(sc, "Found 10GBase-T media.\n");
14234             sc->media = IFM_10G_T;
14235         } else {
14236             BLOGI(sc, "Found 1000Base-T media.\n");
14237             sc->media = IFM_1000_T;
14238         }
14239         break;
14240     case ELINK_ETH_PHY_NOT_PRESENT:
14241         BLOGI(sc, "Media not present.\n");
14242         sc->media = 0;
14243         break;
14244     case ELINK_ETH_PHY_UNSPECIFIED:
14245     default:
14246         BLOGI(sc, "Unknown media!\n");
14247         sc->media = 0;
14248         break;
14249     }
14250 }
14251
14252 #define GET_FIELD(value, fname)                     \
14253     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
14254 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
14255 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
14256
14257 static int
14258 bxe_get_igu_cam_info(struct bxe_softc *sc)
14259 {
14260     int pfid = SC_FUNC(sc);
14261     int igu_sb_id;
14262     uint32_t val;
14263     uint8_t fid, igu_sb_cnt = 0;
14264
14265     sc->igu_base_sb = 0xff;
14266
14267     if (CHIP_INT_MODE_IS_BC(sc)) {
14268         int vn = SC_VN(sc);
14269         igu_sb_cnt = sc->igu_sb_cnt;
14270         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
14271                            FP_SB_MAX_E1x);
14272         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
14273                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
14274         return (0);
14275     }
14276
14277     /* IGU in normal mode - read CAM */
14278     for (igu_sb_id = 0;
14279          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
14280          igu_sb_id++) {
14281         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
14282         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
14283             continue;
14284         }
14285         fid = IGU_FID(val);
14286         if ((fid & IGU_FID_ENCODE_IS_PF)) {
14287             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
14288                 continue;
14289             }
14290             if (IGU_VEC(val) == 0) {
14291                 /* default status block */
14292                 sc->igu_dsb_id = igu_sb_id;
14293             } else {
14294                 if (sc->igu_base_sb == 0xff) {
14295                     sc->igu_base_sb = igu_sb_id;
14296                 }
14297                 igu_sb_cnt++;
14298             }
14299         }
14300     }
14301
14302     /*
14303      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
14304      * that number of CAM entries will not be equal to the value advertised in
14305      * PCI. Driver should use the minimal value of both as the actual status
14306      * block count
14307      */
14308     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
14309
14310     if (igu_sb_cnt == 0) {
14311         BLOGE(sc, "CAM configuration error\n");
14312         return (-1);
14313     }
14314
14315     return (0);
14316 }
14317
14318 /*
14319  * Gather various information from the device config space, the device itself,
14320  * shmem, and the user input.
14321  */
14322 static int
14323 bxe_get_device_info(struct bxe_softc *sc)
14324 {
14325     uint32_t val;
14326     int rc;
14327
14328     /* Get the data for the device */
14329     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
14330     sc->devinfo.device_id    = pci_get_device(sc->dev);
14331     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
14332     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
14333
14334     /* get the chip revision (chip metal comes from pci config space) */
14335     sc->devinfo.chip_id     =
14336     sc->link_params.chip_id =
14337         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
14338          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
14339          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
14340          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
14341
14342     /* force 57811 according to MISC register */
14343     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
14344         if (CHIP_IS_57810(sc)) {
14345             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
14346                                    (sc->devinfo.chip_id & 0x0000ffff));
14347         } else if (CHIP_IS_57810_MF(sc)) {
14348             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
14349                                    (sc->devinfo.chip_id & 0x0000ffff));
14350         }
14351         sc->devinfo.chip_id |= 0x1;
14352     }
14353
14354     BLOGD(sc, DBG_LOAD,
14355           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
14356           sc->devinfo.chip_id,
14357           ((sc->devinfo.chip_id >> 16) & 0xffff),
14358           ((sc->devinfo.chip_id >> 12) & 0xf),
14359           ((sc->devinfo.chip_id >>  4) & 0xff),
14360           ((sc->devinfo.chip_id >>  0) & 0xf));
14361
14362     val = (REG_RD(sc, 0x2874) & 0x55);
14363     if ((sc->devinfo.chip_id & 0x1) ||
14364         (CHIP_IS_E1(sc) && val) ||
14365         (CHIP_IS_E1H(sc) && (val == 0x55))) {
14366         sc->flags |= BXE_ONE_PORT_FLAG;
14367         BLOGD(sc, DBG_LOAD, "single port device\n");
14368     }
14369
14370     /* set the doorbell size */
14371     sc->doorbell_size = (1 << BXE_DB_SHIFT);
14372
14373     /* determine whether the device is in 2 port or 4 port mode */
14374     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
14375     if (CHIP_IS_E2E3(sc)) {
14376         /*
14377          * Read port4mode_en_ovwr[0]:
14378          *   If 1, four port mode is in port4mode_en_ovwr[1].
14379          *   If 0, four port mode is in port4mode_en[0].
14380          */
14381         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
14382         if (val & 1) {
14383             val = ((val >> 1) & 1);
14384         } else {
14385             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
14386         }
14387
14388         sc->devinfo.chip_port_mode =
14389             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
14390
14391         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
14392     }
14393
14394     /* get the function and path info for the device */
14395     bxe_get_function_num(sc);
14396
14397     /* get the shared memory base address */
14398     sc->devinfo.shmem_base     =
14399     sc->link_params.shmem_base =
14400         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
14401     sc->devinfo.shmem2_base =
14402         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
14403                                   MISC_REG_GENERIC_CR_0));
14404
14405     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
14406           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
14407
14408     if (!sc->devinfo.shmem_base) {
14409         /* this should ONLY prevent upcoming shmem reads */
14410         BLOGI(sc, "MCP not active\n");
14411         sc->flags |= BXE_NO_MCP_FLAG;
14412         return (0);
14413     }
14414
14415     /* make sure the shared memory contents are valid */
14416     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
14417     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
14418         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
14419         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
14420         return (0);
14421     }
14422     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
14423
14424     /* get the bootcode version */
14425     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
14426     snprintf(sc->devinfo.bc_ver_str,
14427              sizeof(sc->devinfo.bc_ver_str),
14428              "%d.%d.%d",
14429              ((sc->devinfo.bc_ver >> 24) & 0xff),
14430              ((sc->devinfo.bc_ver >> 16) & 0xff),
14431              ((sc->devinfo.bc_ver >>  8) & 0xff));
14432     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
14433
14434     /* get the bootcode shmem address */
14435     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
14436     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
14437
14438     /* clean indirect addresses as they're not used */
14439     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
14440     if (IS_PF(sc)) {
14441         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
14442         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
14443         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
14444         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
14445         if (CHIP_IS_E1x(sc)) {
14446             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
14447             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
14448             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
14449             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
14450         }
14451
14452         /*
14453          * Enable internal target-read (in case we are probed after PF
14454          * FLR). Must be done prior to any BAR read access. Only for
14455          * 57712 and up
14456          */
14457         if (!CHIP_IS_E1x(sc)) {
14458             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
14459         }
14460     }
14461
14462     /* get the nvram size */
14463     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
14464     sc->devinfo.flash_size =
14465         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
14466     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
14467
14468     /* get PCI capabilites */
14469     bxe_probe_pci_caps(sc);
14470
14471     bxe_set_power_state(sc, PCI_PM_D0);
14472
14473     /* get various configuration parameters from shmem */
14474     bxe_get_shmem_info(sc);
14475
14476     if (sc->devinfo.pcie_msix_cap_reg != 0) {
14477         val = pci_read_config(sc->dev,
14478                               (sc->devinfo.pcie_msix_cap_reg +
14479                                PCIR_MSIX_CTRL),
14480                               2);
14481         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
14482     } else {
14483         sc->igu_sb_cnt = 1;
14484     }
14485
14486     sc->igu_base_addr = BAR_IGU_INTMEM;
14487
14488     /* initialize IGU parameters */
14489     if (CHIP_IS_E1x(sc)) {
14490         sc->devinfo.int_block = INT_BLOCK_HC;
14491         sc->igu_dsb_id = DEF_SB_IGU_ID;
14492         sc->igu_base_sb = 0;
14493     } else {
14494         sc->devinfo.int_block = INT_BLOCK_IGU;
14495
14496         /* do not allow device reset during IGU info preocessing */
14497         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14498
14499         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
14500
14501         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14502             int tout = 5000;
14503
14504             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
14505
14506             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
14507             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
14508             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
14509
14510             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14511                 tout--;
14512                 DELAY(1000);
14513             }
14514
14515             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14516                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
14517                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14518                 return (-1);
14519             }
14520         }
14521
14522         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14523             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
14524             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
14525         } else {
14526             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
14527         }
14528
14529         rc = bxe_get_igu_cam_info(sc);
14530
14531         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14532
14533         if (rc) {
14534             return (rc);
14535         }
14536     }
14537
14538     /*
14539      * Get base FW non-default (fast path) status block ID. This value is
14540      * used to initialize the fw_sb_id saved on the fp/queue structure to
14541      * determine the id used by the FW.
14542      */
14543     if (CHIP_IS_E1x(sc)) {
14544         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
14545     } else {
14546         /*
14547          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
14548          * the same queue are indicated on the same IGU SB). So we prefer
14549          * FW and IGU SBs to be the same value.
14550          */
14551         sc->base_fw_ndsb = sc->igu_base_sb;
14552     }
14553
14554     BLOGD(sc, DBG_LOAD,
14555           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
14556           sc->igu_dsb_id, sc->igu_base_sb,
14557           sc->igu_sb_cnt, sc->base_fw_ndsb);
14558
14559     elink_phy_probe(&sc->link_params);
14560
14561     return (0);
14562 }
14563
14564 static void
14565 bxe_link_settings_supported(struct bxe_softc *sc,
14566                             uint32_t         switch_cfg)
14567 {
14568     uint32_t cfg_size = 0;
14569     uint32_t idx;
14570     uint8_t port = SC_PORT(sc);
14571
14572     /* aggregation of supported attributes of all external phys */
14573     sc->port.supported[0] = 0;
14574     sc->port.supported[1] = 0;
14575
14576     switch (sc->link_params.num_phys) {
14577     case 1:
14578         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
14579         cfg_size = 1;
14580         break;
14581     case 2:
14582         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
14583         cfg_size = 1;
14584         break;
14585     case 3:
14586         if (sc->link_params.multi_phy_config &
14587             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
14588             sc->port.supported[1] =
14589                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14590             sc->port.supported[0] =
14591                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14592         } else {
14593             sc->port.supported[0] =
14594                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14595             sc->port.supported[1] =
14596                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14597         }
14598         cfg_size = 2;
14599         break;
14600     }
14601
14602     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14603         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14604               SHMEM_RD(sc,
14605                        dev_info.port_hw_config[port].external_phy_config),
14606               SHMEM_RD(sc,
14607                        dev_info.port_hw_config[port].external_phy_config2));
14608         return;
14609     }
14610
14611     if (CHIP_IS_E3(sc))
14612         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14613     else {
14614         switch (switch_cfg) {
14615         case ELINK_SWITCH_CFG_1G:
14616             sc->port.phy_addr =
14617                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14618             break;
14619         case ELINK_SWITCH_CFG_10G:
14620             sc->port.phy_addr =
14621                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14622             break;
14623         default:
14624             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14625                   sc->port.link_config[0]);
14626             return;
14627         }
14628     }
14629
14630     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14631
14632     /* mask what we support according to speed_cap_mask per configuration */
14633     for (idx = 0; idx < cfg_size; idx++) {
14634         if (!(sc->link_params.speed_cap_mask[idx] &
14635               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14636             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14637         }
14638
14639         if (!(sc->link_params.speed_cap_mask[idx] &
14640               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14641             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14642         }
14643
14644         if (!(sc->link_params.speed_cap_mask[idx] &
14645               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14646             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14647         }
14648
14649         if (!(sc->link_params.speed_cap_mask[idx] &
14650               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14651             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14652         }
14653
14654         if (!(sc->link_params.speed_cap_mask[idx] &
14655               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14656             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14657         }
14658
14659         if (!(sc->link_params.speed_cap_mask[idx] &
14660               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14661             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14662         }
14663
14664         if (!(sc->link_params.speed_cap_mask[idx] &
14665               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14666             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14667         }
14668
14669         if (!(sc->link_params.speed_cap_mask[idx] &
14670               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14671             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14672         }
14673     }
14674
14675     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14676           sc->port.supported[0], sc->port.supported[1]);
14677 }
14678
14679 static void
14680 bxe_link_settings_requested(struct bxe_softc *sc)
14681 {
14682     uint32_t link_config;
14683     uint32_t idx;
14684     uint32_t cfg_size = 0;
14685
14686     sc->port.advertising[0] = 0;
14687     sc->port.advertising[1] = 0;
14688
14689     switch (sc->link_params.num_phys) {
14690     case 1:
14691     case 2:
14692         cfg_size = 1;
14693         break;
14694     case 3:
14695         cfg_size = 2;
14696         break;
14697     }
14698
14699     for (idx = 0; idx < cfg_size; idx++) {
14700         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14701         link_config = sc->port.link_config[idx];
14702
14703         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14704         case PORT_FEATURE_LINK_SPEED_AUTO:
14705             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14706                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14707                 sc->port.advertising[idx] |= sc->port.supported[idx];
14708                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14709                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14710                     sc->port.advertising[idx] |=
14711                         (ELINK_SUPPORTED_100baseT_Half |
14712                          ELINK_SUPPORTED_100baseT_Full);
14713             } else {
14714                 /* force 10G, no AN */
14715                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14716                 sc->port.advertising[idx] |=
14717                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14718                 continue;
14719             }
14720             break;
14721
14722         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14723             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14724                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14725                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14726                                               ADVERTISED_TP);
14727             } else {
14728                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14729                           "speed_cap_mask=0x%08x\n",
14730                       link_config, sc->link_params.speed_cap_mask[idx]);
14731                 return;
14732             }
14733             break;
14734
14735         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14736             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14737                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14738                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14739                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14740                                               ADVERTISED_TP);
14741             } else {
14742                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14743                           "speed_cap_mask=0x%08x\n",
14744                       link_config, sc->link_params.speed_cap_mask[idx]);
14745                 return;
14746             }
14747             break;
14748
14749         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14750             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14751                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14752                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14753                                               ADVERTISED_TP);
14754             } else {
14755                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14756                           "speed_cap_mask=0x%08x\n",
14757                       link_config, sc->link_params.speed_cap_mask[idx]);
14758                 return;
14759             }
14760             break;
14761
14762         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14763             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14764                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14765                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14766                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14767                                               ADVERTISED_TP);
14768             } else {
14769                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14770                           "speed_cap_mask=0x%08x\n",
14771                       link_config, sc->link_params.speed_cap_mask[idx]);
14772                 return;
14773             }
14774             break;
14775
14776         case PORT_FEATURE_LINK_SPEED_1G:
14777             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14778                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14779                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14780                                               ADVERTISED_TP);
14781             } else {
14782                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14783                           "speed_cap_mask=0x%08x\n",
14784                       link_config, sc->link_params.speed_cap_mask[idx]);
14785                 return;
14786             }
14787             break;
14788
14789         case PORT_FEATURE_LINK_SPEED_2_5G:
14790             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14791                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14792                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14793                                               ADVERTISED_TP);
14794             } else {
14795                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14796                           "speed_cap_mask=0x%08x\n",
14797                       link_config, sc->link_params.speed_cap_mask[idx]);
14798                 return;
14799             }
14800             break;
14801
14802         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14803             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14804                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14805                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14806                                               ADVERTISED_FIBRE);
14807             } else {
14808                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14809                           "speed_cap_mask=0x%08x\n",
14810                       link_config, sc->link_params.speed_cap_mask[idx]);
14811                 return;
14812             }
14813             break;
14814
14815         case PORT_FEATURE_LINK_SPEED_20G:
14816             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14817             break;
14818
14819         default:
14820             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14821                       "speed_cap_mask=0x%08x\n",
14822                   link_config, sc->link_params.speed_cap_mask[idx]);
14823             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14824             sc->port.advertising[idx] = sc->port.supported[idx];
14825             break;
14826         }
14827
14828         sc->link_params.req_flow_ctrl[idx] =
14829             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14830
14831         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14832             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14833                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14834             } else {
14835                 bxe_set_requested_fc(sc);
14836             }
14837         }
14838
14839         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14840                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14841               sc->link_params.req_line_speed[idx],
14842               sc->link_params.req_duplex[idx],
14843               sc->link_params.req_flow_ctrl[idx],
14844               sc->port.advertising[idx]);
14845     }
14846 }
14847
14848 static void
14849 bxe_get_phy_info(struct bxe_softc *sc)
14850 {
14851     uint8_t port = SC_PORT(sc);
14852     uint32_t config = sc->port.config;
14853     uint32_t eee_mode;
14854
14855     /* shmem data already read in bxe_get_shmem_info() */
14856
14857     BLOGD(sc, DBG_LOAD, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14858                         "link_config0=0x%08x\n",
14859                sc->link_params.lane_config,
14860                sc->link_params.speed_cap_mask[0],
14861                sc->port.link_config[0]);
14862
14863     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14864     bxe_link_settings_requested(sc);
14865
14866     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14867         sc->link_params.feature_config_flags |=
14868             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14869     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14870         sc->link_params.feature_config_flags &=
14871             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14872     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14873         sc->link_params.feature_config_flags |=
14874             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14875     }
14876
14877     /* configure link feature according to nvram value */
14878     eee_mode =
14879         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14880           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14881          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14882     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14883         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14884                                     ELINK_EEE_MODE_ENABLE_LPI |
14885                                     ELINK_EEE_MODE_OUTPUT_TIME);
14886     } else {
14887         sc->link_params.eee_mode = 0;
14888     }
14889
14890     /* get the media type */
14891     bxe_media_detect(sc);
14892 }
14893
14894 static void
14895 bxe_get_params(struct bxe_softc *sc)
14896 {
14897     /* get user tunable params */
14898     bxe_get_tunable_params(sc);
14899
14900     /* select the RX and TX ring sizes */
14901     sc->tx_ring_size = TX_BD_USABLE;
14902     sc->rx_ring_size = RX_BD_USABLE;
14903
14904     /* XXX disable WoL */
14905     sc->wol = 0;
14906 }
14907
14908 static void
14909 bxe_set_modes_bitmap(struct bxe_softc *sc)
14910 {
14911     uint32_t flags = 0;
14912
14913     if (CHIP_REV_IS_FPGA(sc)) {
14914         SET_FLAGS(flags, MODE_FPGA);
14915     } else if (CHIP_REV_IS_EMUL(sc)) {
14916         SET_FLAGS(flags, MODE_EMUL);
14917     } else {
14918         SET_FLAGS(flags, MODE_ASIC);
14919     }
14920
14921     if (CHIP_IS_MODE_4_PORT(sc)) {
14922         SET_FLAGS(flags, MODE_PORT4);
14923     } else {
14924         SET_FLAGS(flags, MODE_PORT2);
14925     }
14926
14927     if (CHIP_IS_E2(sc)) {
14928         SET_FLAGS(flags, MODE_E2);
14929     } else if (CHIP_IS_E3(sc)) {
14930         SET_FLAGS(flags, MODE_E3);
14931         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14932             SET_FLAGS(flags, MODE_E3_A0);
14933         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14934             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14935         }
14936     }
14937
14938     if (IS_MF(sc)) {
14939         SET_FLAGS(flags, MODE_MF);
14940         switch (sc->devinfo.mf_info.mf_mode) {
14941         case MULTI_FUNCTION_SD:
14942             SET_FLAGS(flags, MODE_MF_SD);
14943             break;
14944         case MULTI_FUNCTION_SI:
14945             SET_FLAGS(flags, MODE_MF_SI);
14946             break;
14947         case MULTI_FUNCTION_AFEX:
14948             SET_FLAGS(flags, MODE_MF_AFEX);
14949             break;
14950         }
14951     } else {
14952         SET_FLAGS(flags, MODE_SF);
14953     }
14954
14955 #if defined(__LITTLE_ENDIAN)
14956     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14957 #else /* __BIG_ENDIAN */
14958     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14959 #endif
14960
14961     INIT_MODE_FLAGS(sc) = flags;
14962 }
14963
14964 static int
14965 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14966 {
14967     struct bxe_fastpath *fp;
14968     bus_addr_t busaddr;
14969     int max_agg_queues;
14970     int max_segments;
14971     bus_size_t max_size;
14972     bus_size_t max_seg_size;
14973     char buf[32];
14974     int rc;
14975     int i, j;
14976
14977     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14978
14979     /* allocate the parent bus DMA tag */
14980     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
14981                             1,                        /* alignment */
14982                             0,                        /* boundary limit */
14983                             BUS_SPACE_MAXADDR,        /* restricted low */
14984                             BUS_SPACE_MAXADDR,        /* restricted hi */
14985                             NULL,                     /* addr filter() */
14986                             NULL,                     /* addr filter() arg */
14987                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
14988                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
14989                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
14990                             0,                        /* flags */
14991                             NULL,                     /* lock() */
14992                             NULL,                     /* lock() arg */
14993                             &sc->parent_dma_tag);     /* returned dma tag */
14994     if (rc != 0) {
14995         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
14996         return (1);
14997     }
14998
14999     /************************/
15000     /* DEFAULT STATUS BLOCK */
15001     /************************/
15002
15003     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
15004                       &sc->def_sb_dma, "default status block") != 0) {
15005         /* XXX */
15006         bus_dma_tag_destroy(sc->parent_dma_tag);
15007         return (1);
15008     }
15009
15010     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
15011
15012     /***************/
15013     /* EVENT QUEUE */
15014     /***************/
15015
15016     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15017                       &sc->eq_dma, "event queue") != 0) {
15018         /* XXX */
15019         bxe_dma_free(sc, &sc->def_sb_dma);
15020         sc->def_sb = NULL;
15021         bus_dma_tag_destroy(sc->parent_dma_tag);
15022         return (1);
15023     }
15024
15025     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
15026
15027     /*************/
15028     /* SLOW PATH */
15029     /*************/
15030
15031     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
15032                       &sc->sp_dma, "slow path") != 0) {
15033         /* XXX */
15034         bxe_dma_free(sc, &sc->eq_dma);
15035         sc->eq = NULL;
15036         bxe_dma_free(sc, &sc->def_sb_dma);
15037         sc->def_sb = NULL;
15038         bus_dma_tag_destroy(sc->parent_dma_tag);
15039         return (1);
15040     }
15041
15042     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
15043
15044     /*******************/
15045     /* SLOW PATH QUEUE */
15046     /*******************/
15047
15048     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15049                       &sc->spq_dma, "slow path queue") != 0) {
15050         /* XXX */
15051         bxe_dma_free(sc, &sc->sp_dma);
15052         sc->sp = NULL;
15053         bxe_dma_free(sc, &sc->eq_dma);
15054         sc->eq = NULL;
15055         bxe_dma_free(sc, &sc->def_sb_dma);
15056         sc->def_sb = NULL;
15057         bus_dma_tag_destroy(sc->parent_dma_tag);
15058         return (1);
15059     }
15060
15061     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
15062
15063     /***************************/
15064     /* FW DECOMPRESSION BUFFER */
15065     /***************************/
15066
15067     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
15068                       "fw decompression buffer") != 0) {
15069         /* XXX */
15070         bxe_dma_free(sc, &sc->spq_dma);
15071         sc->spq = NULL;
15072         bxe_dma_free(sc, &sc->sp_dma);
15073         sc->sp = NULL;
15074         bxe_dma_free(sc, &sc->eq_dma);
15075         sc->eq = NULL;
15076         bxe_dma_free(sc, &sc->def_sb_dma);
15077         sc->def_sb = NULL;
15078         bus_dma_tag_destroy(sc->parent_dma_tag);
15079         return (1);
15080     }
15081
15082     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
15083
15084     if ((sc->gz_strm =
15085          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
15086         /* XXX */
15087         bxe_dma_free(sc, &sc->gz_buf_dma);
15088         sc->gz_buf = NULL;
15089         bxe_dma_free(sc, &sc->spq_dma);
15090         sc->spq = NULL;
15091         bxe_dma_free(sc, &sc->sp_dma);
15092         sc->sp = NULL;
15093         bxe_dma_free(sc, &sc->eq_dma);
15094         sc->eq = NULL;
15095         bxe_dma_free(sc, &sc->def_sb_dma);
15096         sc->def_sb = NULL;
15097         bus_dma_tag_destroy(sc->parent_dma_tag);
15098         return (1);
15099     }
15100
15101     /*************/
15102     /* FASTPATHS */
15103     /*************/
15104
15105     /* allocate DMA memory for each fastpath structure */
15106     for (i = 0; i < sc->num_queues; i++) {
15107         fp = &sc->fp[i];
15108         fp->sc    = sc;
15109         fp->index = i;
15110
15111         /*******************/
15112         /* FP STATUS BLOCK */
15113         /*******************/
15114
15115         snprintf(buf, sizeof(buf), "fp %d status block", i);
15116         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
15117                           &fp->sb_dma, buf) != 0) {
15118             /* XXX unwind and free previous fastpath allocations */
15119             BLOGE(sc, "Failed to alloc %s\n", buf);
15120             return (1);
15121         } else {
15122             if (CHIP_IS_E2E3(sc)) {
15123                 fp->status_block.e2_sb =
15124                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
15125             } else {
15126                 fp->status_block.e1x_sb =
15127                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
15128             }
15129         }
15130
15131         /******************/
15132         /* FP TX BD CHAIN */
15133         /******************/
15134
15135         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
15136         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
15137                           &fp->tx_dma, buf) != 0) {
15138             /* XXX unwind and free previous fastpath allocations */
15139             BLOGE(sc, "Failed to alloc %s\n", buf);
15140             return (1);
15141         } else {
15142             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
15143         }
15144
15145         /* link together the tx bd chain pages */
15146         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
15147             /* index into the tx bd chain array to last entry per page */
15148             struct eth_tx_next_bd *tx_next_bd =
15149                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
15150             /* point to the next page and wrap from last page */
15151             busaddr = (fp->tx_dma.paddr +
15152                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
15153             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
15154             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
15155         }
15156
15157         /******************/
15158         /* FP RX BD CHAIN */
15159         /******************/
15160
15161         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
15162         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
15163                           &fp->rx_dma, buf) != 0) {
15164             /* XXX unwind and free previous fastpath allocations */
15165             BLOGE(sc, "Failed to alloc %s\n", buf);
15166             return (1);
15167         } else {
15168             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
15169         }
15170
15171         /* link together the rx bd chain pages */
15172         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
15173             /* index into the rx bd chain array to last entry per page */
15174             struct eth_rx_bd *rx_bd =
15175                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
15176             /* point to the next page and wrap from last page */
15177             busaddr = (fp->rx_dma.paddr +
15178                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
15179             rx_bd->addr_hi = htole32(U64_HI(busaddr));
15180             rx_bd->addr_lo = htole32(U64_LO(busaddr));
15181         }
15182
15183         /*******************/
15184         /* FP RX RCQ CHAIN */
15185         /*******************/
15186
15187         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
15188         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
15189                           &fp->rcq_dma, buf) != 0) {
15190             /* XXX unwind and free previous fastpath allocations */
15191             BLOGE(sc, "Failed to alloc %s\n", buf);
15192             return (1);
15193         } else {
15194             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
15195         }
15196
15197         /* link together the rcq chain pages */
15198         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
15199             /* index into the rcq chain array to last entry per page */
15200             struct eth_rx_cqe_next_page *rx_cqe_next =
15201                 (struct eth_rx_cqe_next_page *)
15202                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
15203             /* point to the next page and wrap from last page */
15204             busaddr = (fp->rcq_dma.paddr +
15205                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
15206             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
15207             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
15208         }
15209
15210         /*******************/
15211         /* FP RX SGE CHAIN */
15212         /*******************/
15213
15214         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
15215         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
15216                           &fp->rx_sge_dma, buf) != 0) {
15217             /* XXX unwind and free previous fastpath allocations */
15218             BLOGE(sc, "Failed to alloc %s\n", buf);
15219             return (1);
15220         } else {
15221             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
15222         }
15223
15224         /* link together the sge chain pages */
15225         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
15226             /* index into the rcq chain array to last entry per page */
15227             struct eth_rx_sge *rx_sge =
15228                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
15229             /* point to the next page and wrap from last page */
15230             busaddr = (fp->rx_sge_dma.paddr +
15231                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
15232             rx_sge->addr_hi = htole32(U64_HI(busaddr));
15233             rx_sge->addr_lo = htole32(U64_LO(busaddr));
15234         }
15235
15236         /***********************/
15237         /* FP TX MBUF DMA MAPS */
15238         /***********************/
15239
15240         /* set required sizes before mapping to conserve resources */
15241         if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
15242             max_size     = BXE_TSO_MAX_SIZE;
15243             max_segments = BXE_TSO_MAX_SEGMENTS;
15244             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
15245         } else {
15246             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
15247             max_segments = BXE_MAX_SEGMENTS;
15248             max_seg_size = MCLBYTES;
15249         }
15250
15251         /* create a dma tag for the tx mbufs */
15252         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15253                                 1,                  /* alignment */
15254                                 0,                  /* boundary limit */
15255                                 BUS_SPACE_MAXADDR,  /* restricted low */
15256                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15257                                 NULL,               /* addr filter() */
15258                                 NULL,               /* addr filter() arg */
15259                                 max_size,           /* max map size */
15260                                 max_segments,       /* num discontinuous */
15261                                 max_seg_size,       /* max seg size */
15262                                 0,                  /* flags */
15263                                 NULL,               /* lock() */
15264                                 NULL,               /* lock() arg */
15265                                 &fp->tx_mbuf_tag);  /* returned dma tag */
15266         if (rc != 0) {
15267             /* XXX unwind and free previous fastpath allocations */
15268             BLOGE(sc, "Failed to create dma tag for "
15269                       "'fp %d tx mbufs' (%d)\n",
15270                   i, rc);
15271             return (1);
15272         }
15273
15274         /* create dma maps for each of the tx mbuf clusters */
15275         for (j = 0; j < TX_BD_TOTAL; j++) {
15276             if (bus_dmamap_create(fp->tx_mbuf_tag,
15277                                   BUS_DMA_NOWAIT,
15278                                   &fp->tx_mbuf_chain[j].m_map)) {
15279                 /* XXX unwind and free previous fastpath allocations */
15280                 BLOGE(sc, "Failed to create dma map for "
15281                           "'fp %d tx mbuf %d' (%d)\n",
15282                       i, j, rc);
15283                 return (1);
15284             }
15285         }
15286
15287         /***********************/
15288         /* FP RX MBUF DMA MAPS */
15289         /***********************/
15290
15291         /* create a dma tag for the rx mbufs */
15292         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15293                                 1,                  /* alignment */
15294                                 0,                  /* boundary limit */
15295                                 BUS_SPACE_MAXADDR,  /* restricted low */
15296                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15297                                 NULL,               /* addr filter() */
15298                                 NULL,               /* addr filter() arg */
15299                                 MJUM9BYTES,         /* max map size */
15300                                 1,                  /* num discontinuous */
15301                                 MJUM9BYTES,         /* max seg size */
15302                                 0,                  /* flags */
15303                                 NULL,               /* lock() */
15304                                 NULL,               /* lock() arg */
15305                                 &fp->rx_mbuf_tag);  /* returned dma tag */
15306         if (rc != 0) {
15307             /* XXX unwind and free previous fastpath allocations */
15308             BLOGE(sc, "Failed to create dma tag for "
15309                       "'fp %d rx mbufs' (%d)\n",
15310                   i, rc);
15311             return (1);
15312         }
15313
15314         /* create dma maps for each of the rx mbuf clusters */
15315         for (j = 0; j < RX_BD_TOTAL; j++) {
15316             if (bus_dmamap_create(fp->rx_mbuf_tag,
15317                                   BUS_DMA_NOWAIT,
15318                                   &fp->rx_mbuf_chain[j].m_map)) {
15319                 /* XXX unwind and free previous fastpath allocations */
15320                 BLOGE(sc, "Failed to create dma map for "
15321                           "'fp %d rx mbuf %d' (%d)\n",
15322                       i, j, rc);
15323                 return (1);
15324             }
15325         }
15326
15327         /* create dma map for the spare rx mbuf cluster */
15328         if (bus_dmamap_create(fp->rx_mbuf_tag,
15329                               BUS_DMA_NOWAIT,
15330                               &fp->rx_mbuf_spare_map)) {
15331             /* XXX unwind and free previous fastpath allocations */
15332             BLOGE(sc, "Failed to create dma map for "
15333                       "'fp %d spare rx mbuf' (%d)\n",
15334                   i, rc);
15335             return (1);
15336         }
15337
15338         /***************************/
15339         /* FP RX SGE MBUF DMA MAPS */
15340         /***************************/
15341
15342         /* create a dma tag for the rx sge mbufs */
15343         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15344                                 1,                  /* alignment */
15345                                 0,                  /* boundary limit */
15346                                 BUS_SPACE_MAXADDR,  /* restricted low */
15347                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15348                                 NULL,               /* addr filter() */
15349                                 NULL,               /* addr filter() arg */
15350                                 BCM_PAGE_SIZE,      /* max map size */
15351                                 1,                  /* num discontinuous */
15352                                 BCM_PAGE_SIZE,      /* max seg size */
15353                                 0,                  /* flags */
15354                                 NULL,               /* lock() */
15355                                 NULL,               /* lock() arg */
15356                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
15357         if (rc != 0) {
15358             /* XXX unwind and free previous fastpath allocations */
15359             BLOGE(sc, "Failed to create dma tag for "
15360                       "'fp %d rx sge mbufs' (%d)\n",
15361                   i, rc);
15362             return (1);
15363         }
15364
15365         /* create dma maps for the rx sge mbuf clusters */
15366         for (j = 0; j < RX_SGE_TOTAL; j++) {
15367             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15368                                   BUS_DMA_NOWAIT,
15369                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
15370                 /* XXX unwind and free previous fastpath allocations */
15371                 BLOGE(sc, "Failed to create dma map for "
15372                           "'fp %d rx sge mbuf %d' (%d)\n",
15373                       i, j, rc);
15374                 return (1);
15375             }
15376         }
15377
15378         /* create dma map for the spare rx sge mbuf cluster */
15379         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15380                               BUS_DMA_NOWAIT,
15381                               &fp->rx_sge_mbuf_spare_map)) {
15382             /* XXX unwind and free previous fastpath allocations */
15383             BLOGE(sc, "Failed to create dma map for "
15384                       "'fp %d spare rx sge mbuf' (%d)\n",
15385                   i, rc);
15386             return (1);
15387         }
15388
15389         /***************************/
15390         /* FP RX TPA MBUF DMA MAPS */
15391         /***************************/
15392
15393         /* create dma maps for the rx tpa mbuf clusters */
15394         max_agg_queues = MAX_AGG_QS(sc);
15395
15396         for (j = 0; j < max_agg_queues; j++) {
15397             if (bus_dmamap_create(fp->rx_mbuf_tag,
15398                                   BUS_DMA_NOWAIT,
15399                                   &fp->rx_tpa_info[j].bd.m_map)) {
15400                 /* XXX unwind and free previous fastpath allocations */
15401                 BLOGE(sc, "Failed to create dma map for "
15402                           "'fp %d rx tpa mbuf %d' (%d)\n",
15403                       i, j, rc);
15404                 return (1);
15405             }
15406         }
15407
15408         /* create dma map for the spare rx tpa mbuf cluster */
15409         if (bus_dmamap_create(fp->rx_mbuf_tag,
15410                               BUS_DMA_NOWAIT,
15411                               &fp->rx_tpa_info_mbuf_spare_map)) {
15412             /* XXX unwind and free previous fastpath allocations */
15413             BLOGE(sc, "Failed to create dma map for "
15414                       "'fp %d spare rx tpa mbuf' (%d)\n",
15415                   i, rc);
15416             return (1);
15417         }
15418
15419         bxe_init_sge_ring_bit_mask(fp);
15420     }
15421
15422     return (0);
15423 }
15424
15425 static void
15426 bxe_free_hsi_mem(struct bxe_softc *sc)
15427 {
15428     struct bxe_fastpath *fp;
15429     int max_agg_queues;
15430     int i, j;
15431
15432     if (sc->parent_dma_tag == NULL) {
15433         return; /* assume nothing was allocated */
15434     }
15435
15436     for (i = 0; i < sc->num_queues; i++) {
15437         fp = &sc->fp[i];
15438
15439         /*******************/
15440         /* FP STATUS BLOCK */
15441         /*******************/
15442
15443         bxe_dma_free(sc, &fp->sb_dma);
15444         memset(&fp->status_block, 0, sizeof(fp->status_block));
15445
15446         /******************/
15447         /* FP TX BD CHAIN */
15448         /******************/
15449
15450         bxe_dma_free(sc, &fp->tx_dma);
15451         fp->tx_chain = NULL;
15452
15453         /******************/
15454         /* FP RX BD CHAIN */
15455         /******************/
15456
15457         bxe_dma_free(sc, &fp->rx_dma);
15458         fp->rx_chain = NULL;
15459
15460         /*******************/
15461         /* FP RX RCQ CHAIN */
15462         /*******************/
15463
15464         bxe_dma_free(sc, &fp->rcq_dma);
15465         fp->rcq_chain = NULL;
15466
15467         /*******************/
15468         /* FP RX SGE CHAIN */
15469         /*******************/
15470
15471         bxe_dma_free(sc, &fp->rx_sge_dma);
15472         fp->rx_sge_chain = NULL;
15473
15474         /***********************/
15475         /* FP TX MBUF DMA MAPS */
15476         /***********************/
15477
15478         if (fp->tx_mbuf_tag != NULL) {
15479             for (j = 0; j < TX_BD_TOTAL; j++) {
15480                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
15481                     bus_dmamap_unload(fp->tx_mbuf_tag,
15482                                       fp->tx_mbuf_chain[j].m_map);
15483                     bus_dmamap_destroy(fp->tx_mbuf_tag,
15484                                        fp->tx_mbuf_chain[j].m_map);
15485                 }
15486             }
15487
15488             bus_dma_tag_destroy(fp->tx_mbuf_tag);
15489             fp->tx_mbuf_tag = NULL;
15490         }
15491
15492         /***********************/
15493         /* FP RX MBUF DMA MAPS */
15494         /***********************/
15495
15496         if (fp->rx_mbuf_tag != NULL) {
15497             for (j = 0; j < RX_BD_TOTAL; j++) {
15498                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
15499                     bus_dmamap_unload(fp->rx_mbuf_tag,
15500                                       fp->rx_mbuf_chain[j].m_map);
15501                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15502                                        fp->rx_mbuf_chain[j].m_map);
15503                 }
15504             }
15505
15506             if (fp->rx_mbuf_spare_map != NULL) {
15507                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15508                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15509             }
15510
15511             /***************************/
15512             /* FP RX TPA MBUF DMA MAPS */
15513             /***************************/
15514
15515             max_agg_queues = MAX_AGG_QS(sc);
15516
15517             for (j = 0; j < max_agg_queues; j++) {
15518                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
15519                     bus_dmamap_unload(fp->rx_mbuf_tag,
15520                                       fp->rx_tpa_info[j].bd.m_map);
15521                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15522                                        fp->rx_tpa_info[j].bd.m_map);
15523                 }
15524             }
15525
15526             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
15527                 bus_dmamap_unload(fp->rx_mbuf_tag,
15528                                   fp->rx_tpa_info_mbuf_spare_map);
15529                 bus_dmamap_destroy(fp->rx_mbuf_tag,
15530                                    fp->rx_tpa_info_mbuf_spare_map);
15531             }
15532
15533             bus_dma_tag_destroy(fp->rx_mbuf_tag);
15534             fp->rx_mbuf_tag = NULL;
15535         }
15536
15537         /***************************/
15538         /* FP RX SGE MBUF DMA MAPS */
15539         /***************************/
15540
15541         if (fp->rx_sge_mbuf_tag != NULL) {
15542             for (j = 0; j < RX_SGE_TOTAL; j++) {
15543                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
15544                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15545                                       fp->rx_sge_mbuf_chain[j].m_map);
15546                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15547                                        fp->rx_sge_mbuf_chain[j].m_map);
15548                 }
15549             }
15550
15551             if (fp->rx_sge_mbuf_spare_map != NULL) {
15552                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15553                                   fp->rx_sge_mbuf_spare_map);
15554                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15555                                    fp->rx_sge_mbuf_spare_map);
15556             }
15557
15558             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
15559             fp->rx_sge_mbuf_tag = NULL;
15560         }
15561     }
15562
15563     /***************************/
15564     /* FW DECOMPRESSION BUFFER */
15565     /***************************/
15566
15567     bxe_dma_free(sc, &sc->gz_buf_dma);
15568     sc->gz_buf = NULL;
15569     free(sc->gz_strm, M_DEVBUF);
15570     sc->gz_strm = NULL;
15571
15572     /*******************/
15573     /* SLOW PATH QUEUE */
15574     /*******************/
15575
15576     bxe_dma_free(sc, &sc->spq_dma);
15577     sc->spq = NULL;
15578
15579     /*************/
15580     /* SLOW PATH */
15581     /*************/
15582
15583     bxe_dma_free(sc, &sc->sp_dma);
15584     sc->sp = NULL;
15585
15586     /***************/
15587     /* EVENT QUEUE */
15588     /***************/
15589
15590     bxe_dma_free(sc, &sc->eq_dma);
15591     sc->eq = NULL;
15592
15593     /************************/
15594     /* DEFAULT STATUS BLOCK */
15595     /************************/
15596
15597     bxe_dma_free(sc, &sc->def_sb_dma);
15598     sc->def_sb = NULL;
15599
15600     bus_dma_tag_destroy(sc->parent_dma_tag);
15601     sc->parent_dma_tag = NULL;
15602 }
15603
15604 /*
15605  * Previous driver DMAE transaction may have occurred when pre-boot stage
15606  * ended and boot began. This would invalidate the addresses of the
15607  * transaction, resulting in was-error bit set in the PCI causing all
15608  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15609  * the interrupt which detected this from the pglueb and the was-done bit
15610  */
15611 static void
15612 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15613 {
15614     uint32_t val;
15615
15616     if (!CHIP_IS_E1x(sc)) {
15617         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15618         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15619             BLOGD(sc, DBG_LOAD,
15620                   "Clearing 'was-error' bit that was set in pglueb");
15621             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15622         }
15623     }
15624 }
15625
15626 static int
15627 bxe_prev_mcp_done(struct bxe_softc *sc)
15628 {
15629     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15630                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15631     if (!rc) {
15632         BLOGE(sc, "MCP response failure, aborting\n");
15633         return (-1);
15634     }
15635
15636     return (0);
15637 }
15638
15639 static struct bxe_prev_list_node *
15640 bxe_prev_path_get_entry(struct bxe_softc *sc)
15641 {
15642     struct bxe_prev_list_node *tmp;
15643
15644     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15645         if ((sc->pcie_bus == tmp->bus) &&
15646             (sc->pcie_device == tmp->slot) &&
15647             (SC_PATH(sc) == tmp->path)) {
15648             return (tmp);
15649         }
15650     }
15651
15652     return (NULL);
15653 }
15654
15655 static uint8_t
15656 bxe_prev_is_path_marked(struct bxe_softc *sc)
15657 {
15658     struct bxe_prev_list_node *tmp;
15659     int rc = FALSE;
15660
15661     mtx_lock(&bxe_prev_mtx);
15662
15663     tmp = bxe_prev_path_get_entry(sc);
15664     if (tmp) {
15665         if (tmp->aer) {
15666             BLOGD(sc, DBG_LOAD,
15667                   "Path %d/%d/%d was marked by AER\n",
15668                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15669         } else {
15670             rc = TRUE;
15671             BLOGD(sc, DBG_LOAD,
15672                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15673                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15674         }
15675     }
15676
15677     mtx_unlock(&bxe_prev_mtx);
15678
15679     return (rc);
15680 }
15681
15682 static int
15683 bxe_prev_mark_path(struct bxe_softc *sc,
15684                    uint8_t          after_undi)
15685 {
15686     struct bxe_prev_list_node *tmp;
15687
15688     mtx_lock(&bxe_prev_mtx);
15689
15690     /* Check whether the entry for this path already exists */
15691     tmp = bxe_prev_path_get_entry(sc);
15692     if (tmp) {
15693         if (!tmp->aer) {
15694             BLOGD(sc, DBG_LOAD,
15695                   "Re-marking AER in path %d/%d/%d\n",
15696                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15697         } else {
15698             BLOGD(sc, DBG_LOAD,
15699                   "Removing AER indication from path %d/%d/%d\n",
15700                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15701             tmp->aer = 0;
15702         }
15703
15704         mtx_unlock(&bxe_prev_mtx);
15705         return (0);
15706     }
15707
15708     mtx_unlock(&bxe_prev_mtx);
15709
15710     /* Create an entry for this path and add it */
15711     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15712                  (M_NOWAIT | M_ZERO));
15713     if (!tmp) {
15714         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15715         return (-1);
15716     }
15717
15718     tmp->bus  = sc->pcie_bus;
15719     tmp->slot = sc->pcie_device;
15720     tmp->path = SC_PATH(sc);
15721     tmp->aer  = 0;
15722     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15723
15724     mtx_lock(&bxe_prev_mtx);
15725
15726     BLOGD(sc, DBG_LOAD,
15727           "Marked path %d/%d/%d - finished previous unload\n",
15728           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15729     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15730
15731     mtx_unlock(&bxe_prev_mtx);
15732
15733     return (0);
15734 }
15735
15736 static int
15737 bxe_do_flr(struct bxe_softc *sc)
15738 {
15739     int i;
15740
15741     /* only E2 and onwards support FLR */
15742     if (CHIP_IS_E1x(sc)) {
15743         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15744         return (-1);
15745     }
15746
15747     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15748     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15749         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15750               sc->devinfo.bc_ver);
15751         return (-1);
15752     }
15753
15754     /* Wait for Transaction Pending bit clean */
15755     for (i = 0; i < 4; i++) {
15756         if (i) {
15757             DELAY(((1 << (i - 1)) * 100) * 1000);
15758         }
15759
15760         if (!bxe_is_pcie_pending(sc)) {
15761             goto clear;
15762         }
15763     }
15764
15765     BLOGE(sc, "PCIE transaction is not cleared, "
15766               "proceeding with reset anyway\n");
15767
15768 clear:
15769
15770     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15771     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15772
15773     return (0);
15774 }
15775
15776 struct bxe_mac_vals {
15777     uint32_t xmac_addr;
15778     uint32_t xmac_val;
15779     uint32_t emac_addr;
15780     uint32_t emac_val;
15781     uint32_t umac_addr;
15782     uint32_t umac_val;
15783     uint32_t bmac_addr;
15784     uint32_t bmac_val[2];
15785 };
15786
15787 static void
15788 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15789                           struct bxe_mac_vals *vals)
15790 {
15791     uint32_t val, base_addr, offset, mask, reset_reg;
15792     uint8_t mac_stopped = FALSE;
15793     uint8_t port = SC_PORT(sc);
15794     uint32_t wb_data[2];
15795
15796     /* reset addresses as they also mark which values were changed */
15797     vals->bmac_addr = 0;
15798     vals->umac_addr = 0;
15799     vals->xmac_addr = 0;
15800     vals->emac_addr = 0;
15801
15802     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15803
15804     if (!CHIP_IS_E3(sc)) {
15805         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15806         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15807         if ((mask & reset_reg) && val) {
15808             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15809             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15810                                     : NIG_REG_INGRESS_BMAC0_MEM;
15811             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15812                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15813
15814             /*
15815              * use rd/wr since we cannot use dmae. This is safe
15816              * since MCP won't access the bus due to the request
15817              * to unload, and no function on the path can be
15818              * loaded at this time.
15819              */
15820             wb_data[0] = REG_RD(sc, base_addr + offset);
15821             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15822             vals->bmac_addr = base_addr + offset;
15823             vals->bmac_val[0] = wb_data[0];
15824             vals->bmac_val[1] = wb_data[1];
15825             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15826             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15827             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15828         }
15829
15830         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15831         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15832         vals->emac_val = REG_RD(sc, vals->emac_addr);
15833         REG_WR(sc, vals->emac_addr, 0);
15834         mac_stopped = TRUE;
15835     } else {
15836         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15837             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15838             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15839             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15840             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15841             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15842             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15843             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15844             REG_WR(sc, vals->xmac_addr, 0);
15845             mac_stopped = TRUE;
15846         }
15847
15848         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15849         if (mask & reset_reg) {
15850             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15851             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15852             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15853             vals->umac_val = REG_RD(sc, vals->umac_addr);
15854             REG_WR(sc, vals->umac_addr, 0);
15855             mac_stopped = TRUE;
15856         }
15857     }
15858
15859     if (mac_stopped) {
15860         DELAY(20000);
15861     }
15862 }
15863
15864 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15865 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15866 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15867 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15868
15869 static void
15870 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15871                          uint8_t          port,
15872                          uint8_t          inc)
15873 {
15874     uint16_t rcq, bd;
15875     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15876
15877     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15878     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15879
15880     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15881     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15882
15883     BLOGD(sc, DBG_LOAD,
15884           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15885           port, bd, rcq);
15886 }
15887
15888 static int
15889 bxe_prev_unload_common(struct bxe_softc *sc)
15890 {
15891     uint32_t reset_reg, tmp_reg = 0, rc;
15892     uint8_t prev_undi = FALSE;
15893     struct bxe_mac_vals mac_vals;
15894     uint32_t timer_count = 1000;
15895     uint32_t prev_brb;
15896
15897     /*
15898      * It is possible a previous function received 'common' answer,
15899      * but hasn't loaded yet, therefore creating a scenario of
15900      * multiple functions receiving 'common' on the same path.
15901      */
15902     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15903
15904     memset(&mac_vals, 0, sizeof(mac_vals));
15905
15906     if (bxe_prev_is_path_marked(sc)) {
15907         return (bxe_prev_mcp_done(sc));
15908     }
15909
15910     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15911
15912     /* Reset should be performed after BRB is emptied */
15913     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15914         /* Close the MAC Rx to prevent BRB from filling up */
15915         bxe_prev_unload_close_mac(sc, &mac_vals);
15916
15917         /* close LLH filters towards the BRB */
15918         elink_set_rx_filter(&sc->link_params, 0);
15919
15920         /*
15921          * Check if the UNDI driver was previously loaded.
15922          * UNDI driver initializes CID offset for normal bell to 0x7
15923          */
15924         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15925             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15926             if (tmp_reg == 0x7) {
15927                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15928                 prev_undi = TRUE;
15929                 /* clear the UNDI indication */
15930                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15931                 /* clear possible idle check errors */
15932                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15933             }
15934         }
15935
15936         /* wait until BRB is empty */
15937         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15938         while (timer_count) {
15939             prev_brb = tmp_reg;
15940
15941             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15942             if (!tmp_reg) {
15943                 break;
15944             }
15945
15946             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15947
15948             /* reset timer as long as BRB actually gets emptied */
15949             if (prev_brb > tmp_reg) {
15950                 timer_count = 1000;
15951             } else {
15952                 timer_count--;
15953             }
15954
15955             /* If UNDI resides in memory, manually increment it */
15956             if (prev_undi) {
15957                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15958             }
15959
15960             DELAY(10);
15961         }
15962
15963         if (!timer_count) {
15964             BLOGE(sc, "Failed to empty BRB\n");
15965         }
15966     }
15967
15968     /* No packets are in the pipeline, path is ready for reset */
15969     bxe_reset_common(sc);
15970
15971     if (mac_vals.xmac_addr) {
15972         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15973     }
15974     if (mac_vals.umac_addr) {
15975         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15976     }
15977     if (mac_vals.emac_addr) {
15978         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15979     }
15980     if (mac_vals.bmac_addr) {
15981         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
15982         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
15983     }
15984
15985     rc = bxe_prev_mark_path(sc, prev_undi);
15986     if (rc) {
15987         bxe_prev_mcp_done(sc);
15988         return (rc);
15989     }
15990
15991     return (bxe_prev_mcp_done(sc));
15992 }
15993
15994 static int
15995 bxe_prev_unload_uncommon(struct bxe_softc *sc)
15996 {
15997     int rc;
15998
15999     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
16000
16001     /* Test if previous unload process was already finished for this path */
16002     if (bxe_prev_is_path_marked(sc)) {
16003         return (bxe_prev_mcp_done(sc));
16004     }
16005
16006     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
16007
16008     /*
16009      * If function has FLR capabilities, and existing FW version matches
16010      * the one required, then FLR will be sufficient to clean any residue
16011      * left by previous driver
16012      */
16013     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
16014     if (!rc) {
16015         /* fw version is good */
16016         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
16017         rc = bxe_do_flr(sc);
16018     }
16019
16020     if (!rc) {
16021         /* FLR was performed */
16022         BLOGD(sc, DBG_LOAD, "FLR successful\n");
16023         return (0);
16024     }
16025
16026     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
16027
16028     /* Close the MCP request, return failure*/
16029     rc = bxe_prev_mcp_done(sc);
16030     if (!rc) {
16031         rc = BXE_PREV_WAIT_NEEDED;
16032     }
16033
16034     return (rc);
16035 }
16036
16037 static int
16038 bxe_prev_unload(struct bxe_softc *sc)
16039 {
16040     int time_counter = 10;
16041     uint32_t fw, hw_lock_reg, hw_lock_val;
16042     uint32_t rc = 0;
16043
16044     /*
16045      * Clear HW from errors which may have resulted from an interrupted
16046      * DMAE transaction.
16047      */
16048     bxe_prev_interrupted_dmae(sc);
16049
16050     /* Release previously held locks */
16051     hw_lock_reg =
16052         (SC_FUNC(sc) <= 5) ?
16053             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
16054             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
16055
16056     hw_lock_val = (REG_RD(sc, hw_lock_reg));
16057     if (hw_lock_val) {
16058         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
16059             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
16060             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
16061                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
16062         }
16063         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
16064         REG_WR(sc, hw_lock_reg, 0xffffffff);
16065     } else {
16066         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
16067     }
16068
16069     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
16070         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
16071         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
16072     }
16073
16074     do {
16075         /* Lock MCP using an unload request */
16076         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
16077         if (!fw) {
16078             BLOGE(sc, "MCP response failure, aborting\n");
16079             rc = -1;
16080             break;
16081         }
16082
16083         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
16084             rc = bxe_prev_unload_common(sc);
16085             break;
16086         }
16087
16088         /* non-common reply from MCP night require looping */
16089         rc = bxe_prev_unload_uncommon(sc);
16090         if (rc != BXE_PREV_WAIT_NEEDED) {
16091             break;
16092         }
16093
16094         DELAY(20000);
16095     } while (--time_counter);
16096
16097     if (!time_counter || rc) {
16098         BLOGE(sc, "Failed to unload previous driver!\n");
16099         rc = -1;
16100     }
16101
16102     return (rc);
16103 }
16104
16105 void
16106 bxe_dcbx_set_state(struct bxe_softc *sc,
16107                    uint8_t          dcb_on,
16108                    uint32_t         dcbx_enabled)
16109 {
16110     if (!CHIP_IS_E1x(sc)) {
16111         sc->dcb_state = dcb_on;
16112         sc->dcbx_enabled = dcbx_enabled;
16113     } else {
16114         sc->dcb_state = FALSE;
16115         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
16116     }
16117     BLOGD(sc, DBG_LOAD,
16118           "DCB state [%s:%s]\n",
16119           dcb_on ? "ON" : "OFF",
16120           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
16121           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
16122           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
16123           "on-chip with negotiation" : "invalid");
16124 }
16125
16126 /* must be called after sriov-enable */
16127 static int
16128 bxe_set_qm_cid_count(struct bxe_softc *sc)
16129 {
16130     int cid_count = BXE_L2_MAX_CID(sc);
16131
16132     if (IS_SRIOV(sc)) {
16133         cid_count += BXE_VF_CIDS;
16134     }
16135
16136     if (CNIC_SUPPORT(sc)) {
16137         cid_count += CNIC_CID_MAX;
16138     }
16139
16140     return (roundup(cid_count, QM_CID_ROUND));
16141 }
16142
16143 static void
16144 bxe_init_multi_cos(struct bxe_softc *sc)
16145 {
16146     int pri, cos;
16147
16148     uint32_t pri_map = 0; /* XXX change to user config */
16149
16150     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
16151         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
16152         if (cos < sc->max_cos) {
16153             sc->prio_to_cos[pri] = cos;
16154         } else {
16155             BLOGW(sc, "Invalid COS %d for priority %d "
16156                       "(max COS is %d), setting to 0\n",
16157                   cos, pri, (sc->max_cos - 1));
16158             sc->prio_to_cos[pri] = 0;
16159         }
16160     }
16161 }
16162
16163 static int
16164 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
16165 {
16166     struct bxe_softc *sc;
16167     int error, result;
16168
16169     result = 0;
16170     error = sysctl_handle_int(oidp, &result, 0, req);
16171
16172     if (error || !req->newptr) {
16173         return (error);
16174     }
16175
16176     if (result == 1) {
16177         uint32_t  temp;
16178         sc = (struct bxe_softc *)arg1;
16179
16180         BLOGI(sc, "... dumping driver state ...\n");
16181         temp = SHMEM2_RD(sc, temperature_in_half_celsius);
16182         BLOGI(sc, "\t Device Temperature = %d Celsius\n", (temp/2));
16183     }
16184
16185     return (error);
16186 }
16187
16188 static int
16189 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
16190 {
16191     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16192     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
16193     uint32_t *offset;
16194     uint64_t value = 0;
16195     int index = (int)arg2;
16196
16197     if (index >= BXE_NUM_ETH_STATS) {
16198         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
16199         return (-1);
16200     }
16201
16202     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
16203
16204     switch (bxe_eth_stats_arr[index].size) {
16205     case 4:
16206         value = (uint64_t)*offset;
16207         break;
16208     case 8:
16209         value = HILO_U64(*offset, *(offset + 1));
16210         break;
16211     default:
16212         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
16213               index, bxe_eth_stats_arr[index].size);
16214         return (-1);
16215     }
16216
16217     return (sysctl_handle_64(oidp, &value, 0, req));
16218 }
16219
16220 static int
16221 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
16222 {
16223     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16224     uint32_t *eth_stats;
16225     uint32_t *offset;
16226     uint64_t value = 0;
16227     uint32_t q_stat = (uint32_t)arg2;
16228     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
16229     uint32_t index = (q_stat & 0xffff);
16230
16231     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
16232
16233     if (index >= BXE_NUM_ETH_Q_STATS) {
16234         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
16235         return (-1);
16236     }
16237
16238     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
16239
16240     switch (bxe_eth_q_stats_arr[index].size) {
16241     case 4:
16242         value = (uint64_t)*offset;
16243         break;
16244     case 8:
16245         value = HILO_U64(*offset, *(offset + 1));
16246         break;
16247     default:
16248         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
16249               index, bxe_eth_q_stats_arr[index].size);
16250         return (-1);
16251     }
16252
16253     return (sysctl_handle_64(oidp, &value, 0, req));
16254 }
16255
16256 static void
16257 bxe_add_sysctls(struct bxe_softc *sc)
16258 {
16259     struct sysctl_ctx_list *ctx;
16260     struct sysctl_oid_list *children;
16261     struct sysctl_oid *queue_top, *queue;
16262     struct sysctl_oid_list *queue_top_children, *queue_children;
16263     char queue_num_buf[32];
16264     uint32_t q_stat;
16265     int i, j;
16266
16267     ctx = device_get_sysctl_ctx(sc->dev);
16268     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
16269
16270     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
16271                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
16272                       "version");
16273
16274     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
16275                       CTLFLAG_RD, &sc->devinfo.bc_ver_str, 0,
16276                       "bootcode version");
16277
16278     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
16279              BCM_5710_FW_MAJOR_VERSION,
16280              BCM_5710_FW_MINOR_VERSION,
16281              BCM_5710_FW_REVISION_VERSION,
16282              BCM_5710_FW_ENGINEERING_VERSION);
16283     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
16284                       CTLFLAG_RD, &sc->fw_ver_str, 0,
16285                       "firmware version");
16286
16287     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
16288         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
16289          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
16290          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
16291          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
16292                                                                 "Unknown"));
16293     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
16294                       CTLFLAG_RD, &sc->mf_mode_str, 0,
16295                       "multifunction mode");
16296
16297     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
16298                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
16299                     "multifunction vnics per port");
16300
16301     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
16302                       CTLFLAG_RD, &sc->mac_addr_str, 0,
16303                       "mac address");
16304
16305     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
16306         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
16307          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
16308          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
16309                                               "???GT/s"),
16310         sc->devinfo.pcie_link_width);
16311     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
16312                       CTLFLAG_RD, &sc->pci_link_str, 0,
16313                       "pci link status");
16314
16315     sc->debug = bxe_debug;
16316     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "debug",
16317                     CTLFLAG_RW, &sc->debug, 0,
16318                     "debug logging mode");
16319
16320     sc->rx_budget = bxe_rx_budget;
16321     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
16322                     CTLFLAG_RW, &sc->rx_budget, 0,
16323                     "rx processing budget");
16324
16325     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
16326                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
16327                     bxe_sysctl_state, "IU", "dump driver state");
16328
16329     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
16330         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
16331                         bxe_eth_stats_arr[i].string,
16332                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
16333                         bxe_sysctl_eth_stat, "LU",
16334                         bxe_eth_stats_arr[i].string);
16335     }
16336
16337     /* add a new parent node for all queues "dev.bxe.#.queue" */
16338     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
16339                                 CTLFLAG_RD, NULL, "queue");
16340     queue_top_children = SYSCTL_CHILDREN(queue_top);
16341
16342     for (i = 0; i < sc->num_queues; i++) {
16343         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
16344         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
16345         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
16346                                 queue_num_buf, CTLFLAG_RD, NULL,
16347                                 "single queue");
16348         queue_children = SYSCTL_CHILDREN(queue);
16349
16350         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
16351             q_stat = ((i << 16) | j);
16352             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
16353                             bxe_eth_q_stats_arr[j].string,
16354                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
16355                             bxe_sysctl_eth_q_stat, "LU",
16356                             bxe_eth_q_stats_arr[j].string);
16357         }
16358     }
16359 }
16360
16361 /*
16362  * Device attach function.
16363  *
16364  * Allocates device resources, performs secondary chip identification, and
16365  * initializes driver instance variables. This function is called from driver
16366  * load after a successful probe.
16367  *
16368  * Returns:
16369  *   0 = Success, >0 = Failure
16370  */
16371 static int
16372 bxe_attach(device_t dev)
16373 {
16374     struct bxe_softc *sc;
16375
16376     sc = device_get_softc(dev);
16377
16378     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
16379
16380     sc->state = BXE_STATE_CLOSED;
16381
16382     sc->dev  = dev;
16383     sc->unit = device_get_unit(dev);
16384
16385     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
16386
16387     sc->pcie_bus    = pci_get_bus(dev);
16388     sc->pcie_device = pci_get_slot(dev);
16389     sc->pcie_func   = pci_get_function(dev);
16390
16391     /* enable bus master capability */
16392     pci_enable_busmaster(dev);
16393
16394     /* get the BARs */
16395     if (bxe_allocate_bars(sc) != 0) {
16396         return (ENXIO);
16397     }
16398
16399     /* initialize the mutexes */
16400     bxe_init_mutexes(sc);
16401
16402     /* prepare the periodic callout */
16403     callout_init(&sc->periodic_callout, 0);
16404
16405     /* prepare the chip taskqueue */
16406     sc->chip_tq_flags = CHIP_TQ_NONE;
16407     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16408              "bxe%d_chip_tq", sc->unit);
16409     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16410     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16411                                    taskqueue_thread_enqueue,
16412                                    &sc->chip_tq);
16413     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16414                             "%s", sc->chip_tq_name);
16415
16416     /* get device info and set params */
16417     if (bxe_get_device_info(sc) != 0) {
16418         BLOGE(sc, "getting device info\n");
16419         bxe_deallocate_bars(sc);
16420         pci_disable_busmaster(dev);
16421         return (ENXIO);
16422     }
16423
16424     /* get final misc params */
16425     bxe_get_params(sc);
16426
16427     /* set the default MTU (changed via ifconfig) */
16428     sc->mtu = ETHERMTU;
16429
16430     bxe_set_modes_bitmap(sc);
16431
16432     /* XXX
16433      * If in AFEX mode and the function is configured for FCoE
16434      * then bail... no L2 allowed.
16435      */
16436
16437     /* get phy settings from shmem and 'and' against admin settings */
16438     bxe_get_phy_info(sc);
16439
16440     /* initialize the FreeBSD ifnet interface */
16441     if (bxe_init_ifnet(sc) != 0) {
16442         bxe_release_mutexes(sc);
16443         bxe_deallocate_bars(sc);
16444         pci_disable_busmaster(dev);
16445         return (ENXIO);
16446     }
16447
16448     /* allocate device interrupts */
16449     if (bxe_interrupt_alloc(sc) != 0) {
16450         if (sc->ifnet != NULL) {
16451             ether_ifdetach(sc->ifnet);
16452         }
16453         ifmedia_removeall(&sc->ifmedia);
16454         bxe_release_mutexes(sc);
16455         bxe_deallocate_bars(sc);
16456         pci_disable_busmaster(dev);
16457         return (ENXIO);
16458     }
16459
16460     /* allocate ilt */
16461     if (bxe_alloc_ilt_mem(sc) != 0) {
16462         bxe_interrupt_free(sc);
16463         if (sc->ifnet != NULL) {
16464             ether_ifdetach(sc->ifnet);
16465         }
16466         ifmedia_removeall(&sc->ifmedia);
16467         bxe_release_mutexes(sc);
16468         bxe_deallocate_bars(sc);
16469         pci_disable_busmaster(dev);
16470         return (ENXIO);
16471     }
16472
16473     /* allocate the host hardware/software hsi structures */
16474     if (bxe_alloc_hsi_mem(sc) != 0) {
16475         bxe_free_ilt_mem(sc);
16476         bxe_interrupt_free(sc);
16477         if (sc->ifnet != NULL) {
16478             ether_ifdetach(sc->ifnet);
16479         }
16480         ifmedia_removeall(&sc->ifmedia);
16481         bxe_release_mutexes(sc);
16482         bxe_deallocate_bars(sc);
16483         pci_disable_busmaster(dev);
16484         return (ENXIO);
16485     }
16486
16487     /* need to reset chip if UNDI was active */
16488     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16489         /* init fw_seq */
16490         sc->fw_seq =
16491             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16492              DRV_MSG_SEQ_NUMBER_MASK);
16493         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16494         bxe_prev_unload(sc);
16495     }
16496
16497 #if 1
16498     /* XXX */
16499     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16500 #else
16501     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16502         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16503         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16504         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16505         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16506         bxe_dcbx_init_params(sc);
16507     } else {
16508         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16509     }
16510 #endif
16511
16512     /* calculate qm_cid_count */
16513     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16514     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16515
16516     sc->max_cos = 1;
16517     bxe_init_multi_cos(sc);
16518
16519     bxe_add_sysctls(sc);
16520
16521     return (0);
16522 }
16523
16524 /*
16525  * Device detach function.
16526  *
16527  * Stops the controller, resets the controller, and releases resources.
16528  *
16529  * Returns:
16530  *   0 = Success, >0 = Failure
16531  */
16532 static int
16533 bxe_detach(device_t dev)
16534 {
16535     struct bxe_softc *sc;
16536     struct ifnet *ifp;
16537
16538     sc = device_get_softc(dev);
16539
16540     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16541
16542     ifp = sc->ifnet;
16543     if (ifp != NULL && ifp->if_vlantrunk != NULL) {
16544         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16545         return(EBUSY);
16546     }
16547
16548     /* stop the periodic callout */
16549     bxe_periodic_stop(sc);
16550
16551     /* stop the chip taskqueue */
16552     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16553     if (sc->chip_tq) {
16554         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16555         taskqueue_free(sc->chip_tq);
16556         sc->chip_tq = NULL;
16557     }
16558
16559     /* stop and reset the controller if it was open */
16560     if (sc->state != BXE_STATE_CLOSED) {
16561         BXE_CORE_LOCK(sc);
16562         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16563         BXE_CORE_UNLOCK(sc);
16564     }
16565
16566     /* release the network interface */
16567     if (ifp != NULL) {
16568         ether_ifdetach(ifp);
16569     }
16570     ifmedia_removeall(&sc->ifmedia);
16571
16572     /* XXX do the following based on driver state... */
16573
16574     /* free the host hardware/software hsi structures */
16575     bxe_free_hsi_mem(sc);
16576
16577     /* free ilt */
16578     bxe_free_ilt_mem(sc);
16579
16580     /* release the interrupts */
16581     bxe_interrupt_free(sc);
16582
16583     /* Release the mutexes*/
16584     bxe_release_mutexes(sc);
16585
16586     /* Release the PCIe BAR mapped memory */
16587     bxe_deallocate_bars(sc);
16588
16589     /* Release the FreeBSD interface. */
16590     if (sc->ifnet != NULL) {
16591         if_free(sc->ifnet);
16592     }
16593
16594     pci_disable_busmaster(dev);
16595
16596     return (0);
16597 }
16598
16599 /*
16600  * Device shutdown function.
16601  *
16602  * Stops and resets the controller.
16603  *
16604  * Returns:
16605  *   Nothing
16606  */
16607 static int
16608 bxe_shutdown(device_t dev)
16609 {
16610     struct bxe_softc *sc;
16611
16612     sc = device_get_softc(dev);
16613
16614     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16615
16616     /* stop the periodic callout */
16617     bxe_periodic_stop(sc);
16618
16619     BXE_CORE_LOCK(sc);
16620     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16621     BXE_CORE_UNLOCK(sc);
16622
16623     return (0);
16624 }
16625
16626 void
16627 bxe_igu_ack_sb(struct bxe_softc *sc,
16628                uint8_t          igu_sb_id,
16629                uint8_t          segment,
16630                uint16_t         index,
16631                uint8_t          op,
16632                uint8_t          update)
16633 {
16634     uint32_t igu_addr = sc->igu_base_addr;
16635     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16636     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16637 }
16638
16639 static void
16640 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16641                      uint8_t          func,
16642                      uint8_t          idu_sb_id,
16643                      uint8_t          is_pf)
16644 {
16645     uint32_t data, ctl, cnt = 100;
16646     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16647     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16648     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16649     uint32_t sb_bit =  1 << (idu_sb_id%32);
16650     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16651     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16652
16653     /* Not supported in BC mode */
16654     if (CHIP_INT_MODE_IS_BC(sc)) {
16655         return;
16656     }
16657
16658     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16659              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16660             IGU_REGULAR_CLEANUP_SET |
16661             IGU_REGULAR_BCLEANUP);
16662
16663     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16664            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16665            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16666
16667     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16668             data, igu_addr_data);
16669     REG_WR(sc, igu_addr_data, data);
16670
16671     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16672                       BUS_SPACE_BARRIER_WRITE);
16673     mb();
16674
16675     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16676             ctl, igu_addr_ctl);
16677     REG_WR(sc, igu_addr_ctl, ctl);
16678
16679     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16680                       BUS_SPACE_BARRIER_WRITE);
16681     mb();
16682
16683     /* wait for clean up to finish */
16684     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16685         DELAY(20000);
16686     }
16687
16688     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16689         BLOGD(sc, DBG_LOAD,
16690               "Unable to finish IGU cleanup: "
16691               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16692               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16693     }
16694 }
16695
16696 static void
16697 bxe_igu_clear_sb(struct bxe_softc *sc,
16698                  uint8_t          idu_sb_id)
16699 {
16700     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16701 }
16702
16703
16704
16705
16706
16707
16708
16709 /*******************/
16710 /* ECORE CALLBACKS */
16711 /*******************/
16712
16713 static void
16714 bxe_reset_common(struct bxe_softc *sc)
16715 {
16716     uint32_t val = 0x1400;
16717
16718     /* reset_common */
16719     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16720
16721     if (CHIP_IS_E3(sc)) {
16722         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16723         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16724     }
16725
16726     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16727 }
16728
16729 static void
16730 bxe_common_init_phy(struct bxe_softc *sc)
16731 {
16732     uint32_t shmem_base[2];
16733     uint32_t shmem2_base[2];
16734
16735     /* Avoid common init in case MFW supports LFA */
16736     if (SHMEM2_RD(sc, size) >
16737         (uint32_t)offsetof(struct shmem2_region,
16738                            lfa_host_addr[SC_PORT(sc)])) {
16739         return;
16740     }
16741
16742     shmem_base[0]  = sc->devinfo.shmem_base;
16743     shmem2_base[0] = sc->devinfo.shmem2_base;
16744
16745     if (!CHIP_IS_E1x(sc)) {
16746         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16747         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16748     }
16749
16750     bxe_acquire_phy_lock(sc);
16751     elink_common_init_phy(sc, shmem_base, shmem2_base,
16752                           sc->devinfo.chip_id, 0);
16753     bxe_release_phy_lock(sc);
16754 }
16755
16756 static void
16757 bxe_pf_disable(struct bxe_softc *sc)
16758 {
16759     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16760
16761     val &= ~IGU_PF_CONF_FUNC_EN;
16762
16763     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16764     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16765     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16766 }
16767
16768 static void
16769 bxe_init_pxp(struct bxe_softc *sc)
16770 {
16771     uint16_t devctl;
16772     int r_order, w_order;
16773
16774     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16775
16776     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16777
16778     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16779
16780     if (sc->mrrs == -1) {
16781         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16782     } else {
16783         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16784         r_order = sc->mrrs;
16785     }
16786
16787     ecore_init_pxp_arb(sc, r_order, w_order);
16788 }
16789
16790 static uint32_t
16791 bxe_get_pretend_reg(struct bxe_softc *sc)
16792 {
16793     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16794     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16795     return (base + (SC_ABS_FUNC(sc)) * stride);
16796 }
16797
16798 /*
16799  * Called only on E1H or E2.
16800  * When pretending to be PF, the pretend value is the function number 0..7.
16801  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16802  * combination.
16803  */
16804 static int
16805 bxe_pretend_func(struct bxe_softc *sc,
16806                  uint16_t         pretend_func_val)
16807 {
16808     uint32_t pretend_reg;
16809
16810     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16811         return (-1);
16812     }
16813
16814     /* get my own pretend register */
16815     pretend_reg = bxe_get_pretend_reg(sc);
16816     REG_WR(sc, pretend_reg, pretend_func_val);
16817     REG_RD(sc, pretend_reg);
16818     return (0);
16819 }
16820
16821 static void
16822 bxe_iov_init_dmae(struct bxe_softc *sc)
16823 {
16824     return;
16825 #if 0
16826     BLOGD(sc, DBG_LOAD, "SRIOV is %s\n", IS_SRIOV(sc) ? "ON" : "OFF");
16827
16828     if (!IS_SRIOV(sc)) {
16829         return;
16830     }
16831
16832     REG_WR(sc, DMAE_REG_BACKWARD_COMP_EN, 0);
16833 #endif
16834 }
16835
16836 #if 0
16837 static int
16838 bxe_iov_init_ilt(struct bxe_softc *sc,
16839                  uint16_t         line)
16840 {
16841     return (line);
16842 #if 0
16843     int i;
16844     struct ecore_ilt* ilt = sc->ilt;
16845
16846     if (!IS_SRIOV(sc)) {
16847         return (line);
16848     }
16849
16850     /* set vfs ilt lines */
16851     for (i = 0; i < BXE_VF_CIDS/ILT_PAGE_CIDS ; i++) {
16852         struct hw_dma *hw_cxt = SC_VF_CXT_PAGE(sc,i);
16853         ilt->lines[line+i].page = hw_cxt->addr;
16854         ilt->lines[line+i].page_mapping = hw_cxt->mapping;
16855         ilt->lines[line+i].size = hw_cxt->size; /* doesn't matter */
16856     }
16857     return (line+i);
16858 #endif
16859 }
16860 #endif
16861
16862 static void
16863 bxe_iov_init_dq(struct bxe_softc *sc)
16864 {
16865     return;
16866 #if 0
16867     if (!IS_SRIOV(sc)) {
16868         return;
16869     }
16870
16871     /* Set the DQ such that the CID reflect the abs_vfid */
16872     REG_WR(sc, DORQ_REG_VF_NORM_VF_BASE, 0);
16873     REG_WR(sc, DORQ_REG_MAX_RVFID_SIZE, ilog2(BNX2X_MAX_NUM_OF_VFS));
16874
16875     /*
16876      * Set VFs starting CID. If its > 0 the preceding CIDs are belong to
16877      * the PF L2 queues
16878      */
16879     REG_WR(sc, DORQ_REG_VF_NORM_CID_BASE, BNX2X_FIRST_VF_CID);
16880
16881     /* The VF window size is the log2 of the max number of CIDs per VF */
16882     REG_WR(sc, DORQ_REG_VF_NORM_CID_WND_SIZE, BNX2X_VF_CID_WND);
16883
16884     /*
16885      * The VF doorbell size  0 - *B, 4 - 128B. We set it here to match
16886      * the Pf doorbell size although the 2 are independent.
16887      */
16888     REG_WR(sc, DORQ_REG_VF_NORM_CID_OFST,
16889            BNX2X_DB_SHIFT - BNX2X_DB_MIN_SHIFT);
16890
16891     /*
16892      * No security checks for now -
16893      * configure single rule (out of 16) mask = 0x1, value = 0x0,
16894      * CID range 0 - 0x1ffff
16895      */
16896     REG_WR(sc, DORQ_REG_VF_TYPE_MASK_0, 1);
16897     REG_WR(sc, DORQ_REG_VF_TYPE_VALUE_0, 0);
16898     REG_WR(sc, DORQ_REG_VF_TYPE_MIN_MCID_0, 0);
16899     REG_WR(sc, DORQ_REG_VF_TYPE_MAX_MCID_0, 0x1ffff);
16900
16901     /* set the number of VF alllowed doorbells to the full DQ range */
16902     REG_WR(sc, DORQ_REG_VF_NORM_MAX_CID_COUNT, 0x20000);
16903
16904     /* set the VF doorbell threshold */
16905     REG_WR(sc, DORQ_REG_VF_USAGE_CT_LIMIT, 4);
16906 #endif
16907 }
16908
16909 /* send a NIG loopback debug packet */
16910 static void
16911 bxe_lb_pckt(struct bxe_softc *sc)
16912 {
16913     uint32_t wb_write[3];
16914
16915     /* Ethernet source and destination addresses */
16916     wb_write[0] = 0x55555555;
16917     wb_write[1] = 0x55555555;
16918     wb_write[2] = 0x20;     /* SOP */
16919     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16920
16921     /* NON-IP protocol */
16922     wb_write[0] = 0x09000000;
16923     wb_write[1] = 0x55555555;
16924     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16925     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16926 }
16927
16928 /*
16929  * Some of the internal memories are not directly readable from the driver.
16930  * To test them we send debug packets.
16931  */
16932 static int
16933 bxe_int_mem_test(struct bxe_softc *sc)
16934 {
16935     int factor;
16936     int count, i;
16937     uint32_t val = 0;
16938
16939     if (CHIP_REV_IS_FPGA(sc)) {
16940         factor = 120;
16941     } else if (CHIP_REV_IS_EMUL(sc)) {
16942         factor = 200;
16943     } else {
16944         factor = 1;
16945     }
16946
16947     /* disable inputs of parser neighbor blocks */
16948     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16949     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16950     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16951     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16952
16953     /*  write 0 to parser credits for CFC search request */
16954     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16955
16956     /* send Ethernet packet */
16957     bxe_lb_pckt(sc);
16958
16959     /* TODO do i reset NIG statistic? */
16960     /* Wait until NIG register shows 1 packet of size 0x10 */
16961     count = 1000 * factor;
16962     while (count) {
16963         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16964         val = *BXE_SP(sc, wb_data[0]);
16965         if (val == 0x10) {
16966             break;
16967         }
16968
16969         DELAY(10000);
16970         count--;
16971     }
16972
16973     if (val != 0x10) {
16974         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16975         return (-1);
16976     }
16977
16978     /* wait until PRS register shows 1 packet */
16979     count = (1000 * factor);
16980     while (count) {
16981         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16982         if (val == 1) {
16983             break;
16984         }
16985
16986         DELAY(10000);
16987         count--;
16988     }
16989
16990     if (val != 0x1) {
16991         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16992         return (-2);
16993     }
16994
16995     /* Reset and init BRB, PRS */
16996     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
16997     DELAY(50000);
16998     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
16999     DELAY(50000);
17000     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17001     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17002
17003     /* Disable inputs of parser neighbor blocks */
17004     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
17005     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
17006     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
17007     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
17008
17009     /* Write 0 to parser credits for CFC search request */
17010     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
17011
17012     /* send 10 Ethernet packets */
17013     for (i = 0; i < 10; i++) {
17014         bxe_lb_pckt(sc);
17015     }
17016
17017     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
17018     count = (1000 * factor);
17019     while (count) {
17020         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17021         val = *BXE_SP(sc, wb_data[0]);
17022         if (val == 0xb0) {
17023             break;
17024         }
17025
17026         DELAY(10000);
17027         count--;
17028     }
17029
17030     if (val != 0xb0) {
17031         BLOGE(sc, "NIG timeout val=0x%x\n", val);
17032         return (-3);
17033     }
17034
17035     /* Wait until PRS register shows 2 packets */
17036     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17037     if (val != 2) {
17038         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17039     }
17040
17041     /* Write 1 to parser credits for CFC search request */
17042     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
17043
17044     /* Wait until PRS register shows 3 packets */
17045     DELAY(10000 * factor);
17046
17047     /* Wait until NIG register shows 1 packet of size 0x10 */
17048     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17049     if (val != 3) {
17050         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17051     }
17052
17053     /* clear NIG EOP FIFO */
17054     for (i = 0; i < 11; i++) {
17055         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
17056     }
17057
17058     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
17059     if (val != 1) {
17060         BLOGE(sc, "clear of NIG failed\n");
17061         return (-4);
17062     }
17063
17064     /* Reset and init BRB, PRS, NIG */
17065     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17066     DELAY(50000);
17067     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17068     DELAY(50000);
17069     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17070     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17071     if (!CNIC_SUPPORT(sc)) {
17072         /* set NIC mode */
17073         REG_WR(sc, PRS_REG_NIC_MODE, 1);
17074     }
17075
17076     /* Enable inputs of parser neighbor blocks */
17077     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
17078     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
17079     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
17080     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
17081
17082     return (0);
17083 }
17084
17085 static void
17086 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
17087 {
17088     int is_required;
17089     uint32_t val;
17090     int port;
17091
17092     is_required = 0;
17093     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
17094            SHARED_HW_CFG_FAN_FAILURE_MASK);
17095
17096     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
17097         is_required = 1;
17098     }
17099     /*
17100      * The fan failure mechanism is usually related to the PHY type since
17101      * the power consumption of the board is affected by the PHY. Currently,
17102      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
17103      */
17104     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
17105         for (port = PORT_0; port < PORT_MAX; port++) {
17106             is_required |= elink_fan_failure_det_req(sc,
17107                                                      sc->devinfo.shmem_base,
17108                                                      sc->devinfo.shmem2_base,
17109                                                      port);
17110         }
17111     }
17112
17113     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
17114
17115     if (is_required == 0) {
17116         return;
17117     }
17118
17119     /* Fan failure is indicated by SPIO 5 */
17120     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
17121
17122     /* set to active low mode */
17123     val = REG_RD(sc, MISC_REG_SPIO_INT);
17124     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
17125     REG_WR(sc, MISC_REG_SPIO_INT, val);
17126
17127     /* enable interrupt to signal the IGU */
17128     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17129     val |= MISC_SPIO_SPIO5;
17130     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
17131 }
17132
17133 static void
17134 bxe_enable_blocks_attention(struct bxe_softc *sc)
17135 {
17136     uint32_t val;
17137
17138     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17139     if (!CHIP_IS_E1x(sc)) {
17140         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
17141     } else {
17142         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
17143     }
17144     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17145     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17146     /*
17147      * mask read length error interrupts in brb for parser
17148      * (parsing unit and 'checksum and crc' unit)
17149      * these errors are legal (PU reads fixed length and CAC can cause
17150      * read length error on truncated packets)
17151      */
17152     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
17153     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
17154     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
17155     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
17156     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
17157     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
17158 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
17159 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
17160     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
17161     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
17162     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
17163 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
17164 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
17165     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
17166     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
17167     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
17168     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
17169 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
17170 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
17171
17172     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
17173            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
17174            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
17175     if (!CHIP_IS_E1x(sc)) {
17176         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
17177                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
17178     }
17179     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
17180
17181     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
17182     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
17183     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
17184 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
17185
17186     if (!CHIP_IS_E1x(sc)) {
17187         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
17188         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
17189     }
17190
17191     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
17192     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
17193 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
17194     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
17195 }
17196
17197 /**
17198  * bxe_init_hw_common - initialize the HW at the COMMON phase.
17199  *
17200  * @sc:     driver handle
17201  */
17202 static int
17203 bxe_init_hw_common(struct bxe_softc *sc)
17204 {
17205     uint8_t abs_func_id;
17206     uint32_t val;
17207
17208     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
17209           SC_ABS_FUNC(sc));
17210
17211     /*
17212      * take the RESET lock to protect undi_unload flow from accessing
17213      * registers while we are resetting the chip
17214      */
17215     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17216
17217     bxe_reset_common(sc);
17218
17219     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
17220
17221     val = 0xfffc;
17222     if (CHIP_IS_E3(sc)) {
17223         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
17224         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
17225     }
17226
17227     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
17228
17229     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17230
17231     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
17232     BLOGD(sc, DBG_LOAD, "after misc block init\n");
17233
17234     if (!CHIP_IS_E1x(sc)) {
17235         /*
17236          * 4-port mode or 2-port mode we need to turn off master-enable for
17237          * everyone. After that we turn it back on for self. So, we disregard
17238          * multi-function, and always disable all functions on the given path,
17239          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
17240          */
17241         for (abs_func_id = SC_PATH(sc);
17242              abs_func_id < (E2_FUNC_MAX * 2);
17243              abs_func_id += 2) {
17244             if (abs_func_id == SC_ABS_FUNC(sc)) {
17245                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17246                 continue;
17247             }
17248
17249             bxe_pretend_func(sc, abs_func_id);
17250
17251             /* clear pf enable */
17252             bxe_pf_disable(sc);
17253
17254             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17255         }
17256     }
17257
17258     BLOGD(sc, DBG_LOAD, "after pf disable\n");
17259
17260     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
17261
17262     if (CHIP_IS_E1(sc)) {
17263         /*
17264          * enable HW interrupt from PXP on USDM overflow
17265          * bit 16 on INT_MASK_0
17266          */
17267         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17268     }
17269
17270     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
17271     bxe_init_pxp(sc);
17272
17273 #ifdef __BIG_ENDIAN
17274     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
17275     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
17276     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
17277     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
17278     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
17279     /* make sure this value is 0 */
17280     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
17281
17282     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
17283     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
17284     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
17285     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
17286     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
17287 #endif
17288
17289     ecore_ilt_init_page_size(sc, INITOP_SET);
17290
17291     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
17292         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
17293     }
17294
17295     /* let the HW do it's magic... */
17296     DELAY(100000);
17297
17298     /* finish PXP init */
17299     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
17300     if (val != 1) {
17301         BLOGE(sc, "PXP2 CFG failed\n");
17302         return (-1);
17303     }
17304     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
17305     if (val != 1) {
17306         BLOGE(sc, "PXP2 RD_INIT failed\n");
17307         return (-1);
17308     }
17309
17310     BLOGD(sc, DBG_LOAD, "after pxp init\n");
17311
17312     /*
17313      * Timer bug workaround for E2 only. We need to set the entire ILT to have
17314      * entries with value "0" and valid bit on. This needs to be done by the
17315      * first PF that is loaded in a path (i.e. common phase)
17316      */
17317     if (!CHIP_IS_E1x(sc)) {
17318 /*
17319  * In E2 there is a bug in the timers block that can cause function 6 / 7
17320  * (i.e. vnic3) to start even if it is marked as "scan-off".
17321  * This occurs when a different function (func2,3) is being marked
17322  * as "scan-off". Real-life scenario for example: if a driver is being
17323  * load-unloaded while func6,7 are down. This will cause the timer to access
17324  * the ilt, translate to a logical address and send a request to read/write.
17325  * Since the ilt for the function that is down is not valid, this will cause
17326  * a translation error which is unrecoverable.
17327  * The Workaround is intended to make sure that when this happens nothing
17328  * fatal will occur. The workaround:
17329  *  1.  First PF driver which loads on a path will:
17330  *      a.  After taking the chip out of reset, by using pretend,
17331  *          it will write "0" to the following registers of
17332  *          the other vnics.
17333  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
17334  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
17335  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
17336  *          And for itself it will write '1' to
17337  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
17338  *          dmae-operations (writing to pram for example.)
17339  *          note: can be done for only function 6,7 but cleaner this
17340  *            way.
17341  *      b.  Write zero+valid to the entire ILT.
17342  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
17343  *          VNIC3 (of that port). The range allocated will be the
17344  *          entire ILT. This is needed to prevent  ILT range error.
17345  *  2.  Any PF driver load flow:
17346  *      a.  ILT update with the physical addresses of the allocated
17347  *          logical pages.
17348  *      b.  Wait 20msec. - note that this timeout is needed to make
17349  *          sure there are no requests in one of the PXP internal
17350  *          queues with "old" ILT addresses.
17351  *      c.  PF enable in the PGLC.
17352  *      d.  Clear the was_error of the PF in the PGLC. (could have
17353  *          occurred while driver was down)
17354  *      e.  PF enable in the CFC (WEAK + STRONG)
17355  *      f.  Timers scan enable
17356  *  3.  PF driver unload flow:
17357  *      a.  Clear the Timers scan_en.
17358  *      b.  Polling for scan_on=0 for that PF.
17359  *      c.  Clear the PF enable bit in the PXP.
17360  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
17361  *      e.  Write zero+valid to all ILT entries (The valid bit must
17362  *          stay set)
17363  *      f.  If this is VNIC 3 of a port then also init
17364  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
17365  *          to the last enrty in the ILT.
17366  *
17367  *      Notes:
17368  *      Currently the PF error in the PGLC is non recoverable.
17369  *      In the future the there will be a recovery routine for this error.
17370  *      Currently attention is masked.
17371  *      Having an MCP lock on the load/unload process does not guarantee that
17372  *      there is no Timer disable during Func6/7 enable. This is because the
17373  *      Timers scan is currently being cleared by the MCP on FLR.
17374  *      Step 2.d can be done only for PF6/7 and the driver can also check if
17375  *      there is error before clearing it. But the flow above is simpler and
17376  *      more general.
17377  *      All ILT entries are written by zero+valid and not just PF6/7
17378  *      ILT entries since in the future the ILT entries allocation for
17379  *      PF-s might be dynamic.
17380  */
17381         struct ilt_client_info ilt_cli;
17382         struct ecore_ilt ilt;
17383
17384         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
17385         memset(&ilt, 0, sizeof(struct ecore_ilt));
17386
17387         /* initialize dummy TM client */
17388         ilt_cli.start      = 0;
17389         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
17390         ilt_cli.client_num = ILT_CLIENT_TM;
17391
17392         /*
17393          * Step 1: set zeroes to all ilt page entries with valid bit on
17394          * Step 2: set the timers first/last ilt entry to point
17395          * to the entire range to prevent ILT range error for 3rd/4th
17396          * vnic (this code assumes existence of the vnic)
17397          *
17398          * both steps performed by call to ecore_ilt_client_init_op()
17399          * with dummy TM client
17400          *
17401          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
17402          * and his brother are split registers
17403          */
17404
17405         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
17406         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
17407         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17408
17409         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
17410         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
17411         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
17412     }
17413
17414     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
17415     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
17416
17417     if (!CHIP_IS_E1x(sc)) {
17418         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
17419                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
17420
17421         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
17422         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
17423
17424         /* let the HW do it's magic... */
17425         do {
17426             DELAY(200000);
17427             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17428         } while (factor-- && (val != 1));
17429
17430         if (val != 1) {
17431             BLOGE(sc, "ATC_INIT failed\n");
17432             return (-1);
17433         }
17434     }
17435
17436     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17437
17438     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17439
17440     bxe_iov_init_dmae(sc);
17441
17442     /* clean the DMAE memory */
17443     sc->dmae_ready = 1;
17444     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17445
17446     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17447
17448     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17449
17450     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17451
17452     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17453
17454     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17455     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17456     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17457     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17458
17459     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17460
17461     /* QM queues pointers table */
17462     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17463
17464     /* soft reset pulse */
17465     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17466     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17467
17468     if (CNIC_SUPPORT(sc))
17469         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17470
17471     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17472     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17473     if (!CHIP_REV_IS_SLOW(sc)) {
17474         /* enable hw interrupt from doorbell Q */
17475         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17476     }
17477
17478     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17479
17480     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17481     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17482
17483     if (!CHIP_IS_E1(sc)) {
17484         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17485     }
17486
17487     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17488         if (IS_MF_AFEX(sc)) {
17489             /*
17490              * configure that AFEX and VLAN headers must be
17491              * received in AFEX mode
17492              */
17493             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17494             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17495             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17496             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17497             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17498         } else {
17499             /*
17500              * Bit-map indicating which L2 hdrs may appear
17501              * after the basic Ethernet header
17502              */
17503             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17504                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17505         }
17506     }
17507
17508     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17509     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17510     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17511     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17512
17513     if (!CHIP_IS_E1x(sc)) {
17514         /* reset VFC memories */
17515         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17516                VFC_MEMORIES_RST_REG_CAM_RST |
17517                VFC_MEMORIES_RST_REG_RAM_RST);
17518         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17519                VFC_MEMORIES_RST_REG_CAM_RST |
17520                VFC_MEMORIES_RST_REG_RAM_RST);
17521
17522         DELAY(20000);
17523     }
17524
17525     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17526     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17527     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17528     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17529
17530     /* sync semi rtc */
17531     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17532            0x80000000);
17533     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17534            0x80000000);
17535
17536     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17537     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17538     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17539
17540     if (!CHIP_IS_E1x(sc)) {
17541         if (IS_MF_AFEX(sc)) {
17542             /*
17543              * configure that AFEX and VLAN headers must be
17544              * sent in AFEX mode
17545              */
17546             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17547             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17548             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17549             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17550             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17551         } else {
17552             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17553                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17554         }
17555     }
17556
17557     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17558
17559     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17560
17561     if (CNIC_SUPPORT(sc)) {
17562         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17563         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17564         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17565         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17566         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17567         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17568         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17569         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17570         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17571         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17572     }
17573     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17574
17575     if (sizeof(union cdu_context) != 1024) {
17576         /* we currently assume that a context is 1024 bytes */
17577         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17578               (long)sizeof(union cdu_context));
17579     }
17580
17581     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17582     val = (4 << 24) + (0 << 12) + 1024;
17583     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17584
17585     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17586
17587     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17588     /* enable context validation interrupt from CFC */
17589     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17590
17591     /* set the thresholds to prevent CFC/CDU race */
17592     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17593     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17594
17595     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17596         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17597     }
17598
17599     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17600     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17601
17602     /* Reset PCIE errors for debug */
17603     REG_WR(sc, 0x2814, 0xffffffff);
17604     REG_WR(sc, 0x3820, 0xffffffff);
17605
17606     if (!CHIP_IS_E1x(sc)) {
17607         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17608                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17609                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17610         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17611                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17612                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17613                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17614         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17615                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17616                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17617                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17618     }
17619
17620     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17621
17622     if (!CHIP_IS_E1(sc)) {
17623         /* in E3 this done in per-port section */
17624         if (!CHIP_IS_E3(sc))
17625             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17626     }
17627
17628     if (CHIP_IS_E1H(sc)) {
17629         /* not applicable for E2 (and above ...) */
17630         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17631     }
17632
17633     if (CHIP_REV_IS_SLOW(sc)) {
17634         DELAY(200000);
17635     }
17636
17637     /* finish CFC init */
17638     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17639     if (val != 1) {
17640         BLOGE(sc, "CFC LL_INIT failed\n");
17641         return (-1);
17642     }
17643     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17644     if (val != 1) {
17645         BLOGE(sc, "CFC AC_INIT failed\n");
17646         return (-1);
17647     }
17648     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17649     if (val != 1) {
17650         BLOGE(sc, "CFC CAM_INIT failed\n");
17651         return (-1);
17652     }
17653     REG_WR(sc, CFC_REG_DEBUG0, 0);
17654
17655     if (CHIP_IS_E1(sc)) {
17656         /* read NIG statistic to see if this is our first up since powerup */
17657         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17658         val = *BXE_SP(sc, wb_data[0]);
17659
17660         /* do internal memory self test */
17661         if ((val == 0) && bxe_int_mem_test(sc)) {
17662             BLOGE(sc, "internal mem self test failed\n");
17663             return (-1);
17664         }
17665     }
17666
17667     bxe_setup_fan_failure_detection(sc);
17668
17669     /* clear PXP2 attentions */
17670     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17671
17672     bxe_enable_blocks_attention(sc);
17673
17674     if (!CHIP_REV_IS_SLOW(sc)) {
17675         ecore_enable_blocks_parity(sc);
17676     }
17677
17678     if (!BXE_NOMCP(sc)) {
17679         if (CHIP_IS_E1x(sc)) {
17680             bxe_common_init_phy(sc);
17681         }
17682     }
17683
17684     return (0);
17685 }
17686
17687 /**
17688  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17689  *
17690  * @sc:     driver handle
17691  */
17692 static int
17693 bxe_init_hw_common_chip(struct bxe_softc *sc)
17694 {
17695     int rc = bxe_init_hw_common(sc);
17696
17697     if (rc) {
17698         return (rc);
17699     }
17700
17701     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17702     if (!BXE_NOMCP(sc)) {
17703         bxe_common_init_phy(sc);
17704     }
17705
17706     return (0);
17707 }
17708
17709 static int
17710 bxe_init_hw_port(struct bxe_softc *sc)
17711 {
17712     int port = SC_PORT(sc);
17713     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17714     uint32_t low, high;
17715     uint32_t val;
17716
17717     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17718
17719     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17720
17721     ecore_init_block(sc, BLOCK_MISC, init_phase);
17722     ecore_init_block(sc, BLOCK_PXP, init_phase);
17723     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17724
17725     /*
17726      * Timers bug workaround: disables the pf_master bit in pglue at
17727      * common phase, we need to enable it here before any dmae access are
17728      * attempted. Therefore we manually added the enable-master to the
17729      * port phase (it also happens in the function phase)
17730      */
17731     if (!CHIP_IS_E1x(sc)) {
17732         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17733     }
17734
17735     ecore_init_block(sc, BLOCK_ATC, init_phase);
17736     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17737     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17738     ecore_init_block(sc, BLOCK_QM, init_phase);
17739
17740     ecore_init_block(sc, BLOCK_TCM, init_phase);
17741     ecore_init_block(sc, BLOCK_UCM, init_phase);
17742     ecore_init_block(sc, BLOCK_CCM, init_phase);
17743     ecore_init_block(sc, BLOCK_XCM, init_phase);
17744
17745     /* QM cid (connection) count */
17746     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17747
17748     if (CNIC_SUPPORT(sc)) {
17749         ecore_init_block(sc, BLOCK_TM, init_phase);
17750         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17751         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17752     }
17753
17754     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17755
17756     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17757
17758     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17759         if (IS_MF(sc)) {
17760             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17761         } else if (sc->mtu > 4096) {
17762             if (BXE_ONE_PORT(sc)) {
17763                 low = 160;
17764             } else {
17765                 val = sc->mtu;
17766                 /* (24*1024 + val*4)/256 */
17767                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17768             }
17769         } else {
17770             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17771         }
17772         high = (low + 56); /* 14*1024/256 */
17773         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17774         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17775     }
17776
17777     if (CHIP_IS_MODE_4_PORT(sc)) {
17778         REG_WR(sc, SC_PORT(sc) ?
17779                BRB1_REG_MAC_GUARANTIED_1 :
17780                BRB1_REG_MAC_GUARANTIED_0, 40);
17781     }
17782
17783     ecore_init_block(sc, BLOCK_PRS, init_phase);
17784     if (CHIP_IS_E3B0(sc)) {
17785         if (IS_MF_AFEX(sc)) {
17786             /* configure headers for AFEX mode */
17787             REG_WR(sc, SC_PORT(sc) ?
17788                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17789                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17790             REG_WR(sc, SC_PORT(sc) ?
17791                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17792                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17793             REG_WR(sc, SC_PORT(sc) ?
17794                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17795                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17796         } else {
17797             /* Ovlan exists only if we are in multi-function +
17798              * switch-dependent mode, in switch-independent there
17799              * is no ovlan headers
17800              */
17801             REG_WR(sc, SC_PORT(sc) ?
17802                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17803                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17804                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17805         }
17806     }
17807
17808     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17809     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17810     ecore_init_block(sc, BLOCK_USDM, init_phase);
17811     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17812
17813     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17814     ecore_init_block(sc, BLOCK_USEM, init_phase);
17815     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17816     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17817
17818     ecore_init_block(sc, BLOCK_UPB, init_phase);
17819     ecore_init_block(sc, BLOCK_XPB, init_phase);
17820
17821     ecore_init_block(sc, BLOCK_PBF, init_phase);
17822
17823     if (CHIP_IS_E1x(sc)) {
17824         /* configure PBF to work without PAUSE mtu 9000 */
17825         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17826
17827         /* update threshold */
17828         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17829         /* update init credit */
17830         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17831
17832         /* probe changes */
17833         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17834         DELAY(50);
17835         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17836     }
17837
17838     if (CNIC_SUPPORT(sc)) {
17839         ecore_init_block(sc, BLOCK_SRC, init_phase);
17840     }
17841
17842     ecore_init_block(sc, BLOCK_CDU, init_phase);
17843     ecore_init_block(sc, BLOCK_CFC, init_phase);
17844
17845     if (CHIP_IS_E1(sc)) {
17846         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17847         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17848     }
17849     ecore_init_block(sc, BLOCK_HC, init_phase);
17850
17851     ecore_init_block(sc, BLOCK_IGU, init_phase);
17852
17853     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17854     /* init aeu_mask_attn_func_0/1:
17855      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17856      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17857      *             bits 4-7 are used for "per vn group attention" */
17858     val = IS_MF(sc) ? 0xF7 : 0x7;
17859     /* Enable DCBX attention for all but E1 */
17860     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17861     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17862
17863     ecore_init_block(sc, BLOCK_NIG, init_phase);
17864
17865     if (!CHIP_IS_E1x(sc)) {
17866         /* Bit-map indicating which L2 hdrs may appear after the
17867          * basic Ethernet header
17868          */
17869         if (IS_MF_AFEX(sc)) {
17870             REG_WR(sc, SC_PORT(sc) ?
17871                    NIG_REG_P1_HDRS_AFTER_BASIC :
17872                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17873         } else {
17874             REG_WR(sc, SC_PORT(sc) ?
17875                    NIG_REG_P1_HDRS_AFTER_BASIC :
17876                    NIG_REG_P0_HDRS_AFTER_BASIC,
17877                    IS_MF_SD(sc) ? 7 : 6);
17878         }
17879
17880         if (CHIP_IS_E3(sc)) {
17881             REG_WR(sc, SC_PORT(sc) ?
17882                    NIG_REG_LLH1_MF_MODE :
17883                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17884         }
17885     }
17886     if (!CHIP_IS_E3(sc)) {
17887         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17888     }
17889
17890     if (!CHIP_IS_E1(sc)) {
17891         /* 0x2 disable mf_ov, 0x1 enable */
17892         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17893                (IS_MF_SD(sc) ? 0x1 : 0x2));
17894
17895         if (!CHIP_IS_E1x(sc)) {
17896             val = 0;
17897             switch (sc->devinfo.mf_info.mf_mode) {
17898             case MULTI_FUNCTION_SD:
17899                 val = 1;
17900                 break;
17901             case MULTI_FUNCTION_SI:
17902             case MULTI_FUNCTION_AFEX:
17903                 val = 2;
17904                 break;
17905             }
17906
17907             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17908                         NIG_REG_LLH0_CLS_TYPE), val);
17909         }
17910         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17911         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17912         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17913     }
17914
17915     /* If SPIO5 is set to generate interrupts, enable it for this port */
17916     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17917     if (val & MISC_SPIO_SPIO5) {
17918         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17919                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17920         val = REG_RD(sc, reg_addr);
17921         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17922         REG_WR(sc, reg_addr, val);
17923     }
17924
17925     return (0);
17926 }
17927
17928 static uint32_t
17929 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17930                        uint32_t         reg,
17931                        uint32_t         expected,
17932                        uint32_t         poll_count)
17933 {
17934     uint32_t cur_cnt = poll_count;
17935     uint32_t val;
17936
17937     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17938         DELAY(FLR_WAIT_INTERVAL);
17939     }
17940
17941     return (val);
17942 }
17943
17944 static int
17945 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17946                               uint32_t         reg,
17947                               char             *msg,
17948                               uint32_t         poll_cnt)
17949 {
17950     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17951
17952     if (val != 0) {
17953         BLOGE(sc, "%s usage count=%d\n", msg, val);
17954         return (1);
17955     }
17956
17957     return (0);
17958 }
17959
17960 /* Common routines with VF FLR cleanup */
17961 static uint32_t
17962 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17963 {
17964     /* adjust polling timeout */
17965     if (CHIP_REV_IS_EMUL(sc)) {
17966         return (FLR_POLL_CNT * 2000);
17967     }
17968
17969     if (CHIP_REV_IS_FPGA(sc)) {
17970         return (FLR_POLL_CNT * 120);
17971     }
17972
17973     return (FLR_POLL_CNT);
17974 }
17975
17976 static int
17977 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
17978                            uint32_t         poll_cnt)
17979 {
17980     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
17981     if (bxe_flr_clnup_poll_hw_counter(sc,
17982                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
17983                                       "CFC PF usage counter timed out",
17984                                       poll_cnt)) {
17985         return (1);
17986     }
17987
17988     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
17989     if (bxe_flr_clnup_poll_hw_counter(sc,
17990                                       DORQ_REG_PF_USAGE_CNT,
17991                                       "DQ PF usage counter timed out",
17992                                       poll_cnt)) {
17993         return (1);
17994     }
17995
17996     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
17997     if (bxe_flr_clnup_poll_hw_counter(sc,
17998                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
17999                                       "QM PF usage counter timed out",
18000                                       poll_cnt)) {
18001         return (1);
18002     }
18003
18004     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
18005     if (bxe_flr_clnup_poll_hw_counter(sc,
18006                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
18007                                       "Timers VNIC usage counter timed out",
18008                                       poll_cnt)) {
18009         return (1);
18010     }
18011
18012     if (bxe_flr_clnup_poll_hw_counter(sc,
18013                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
18014                                       "Timers NUM_SCANS usage counter timed out",
18015                                       poll_cnt)) {
18016         return (1);
18017     }
18018
18019     /* Wait DMAE PF usage counter to zero */
18020     if (bxe_flr_clnup_poll_hw_counter(sc,
18021                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
18022                                       "DMAE dommand register timed out",
18023                                       poll_cnt)) {
18024         return (1);
18025     }
18026
18027     return (0);
18028 }
18029
18030 #define OP_GEN_PARAM(param)                                            \
18031     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
18032 #define OP_GEN_TYPE(type)                                           \
18033     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
18034 #define OP_GEN_AGG_VECT(index)                                             \
18035     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
18036
18037 static int
18038 bxe_send_final_clnup(struct bxe_softc *sc,
18039                      uint8_t          clnup_func,
18040                      uint32_t         poll_cnt)
18041 {
18042     uint32_t op_gen_command = 0;
18043     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
18044                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
18045     int ret = 0;
18046
18047     if (REG_RD(sc, comp_addr)) {
18048         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
18049         return (1);
18050     }
18051
18052     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
18053     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
18054     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
18055     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
18056
18057     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
18058     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
18059
18060     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
18061         BLOGE(sc, "FW final cleanup did not succeed\n");
18062         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
18063               (REG_RD(sc, comp_addr)));
18064         bxe_panic(sc, ("FLR cleanup failed\n"));
18065         return (1);
18066     }
18067
18068     /* Zero completion for nxt FLR */
18069     REG_WR(sc, comp_addr, 0);
18070
18071     return (ret);
18072 }
18073
18074 static void
18075 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
18076                        struct pbf_pN_buf_regs *regs,
18077                        uint32_t               poll_count)
18078 {
18079     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
18080     uint32_t cur_cnt = poll_count;
18081
18082     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
18083     crd = crd_start = REG_RD(sc, regs->crd);
18084     init_crd = REG_RD(sc, regs->init_crd);
18085
18086     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
18087     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
18088     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
18089
18090     while ((crd != init_crd) &&
18091            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
18092             (init_crd - crd_start))) {
18093         if (cur_cnt--) {
18094             DELAY(FLR_WAIT_INTERVAL);
18095             crd = REG_RD(sc, regs->crd);
18096             crd_freed = REG_RD(sc, regs->crd_freed);
18097         } else {
18098             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
18099             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
18100             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
18101             break;
18102         }
18103     }
18104
18105     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
18106           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18107 }
18108
18109 static void
18110 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
18111                        struct pbf_pN_cmd_regs *regs,
18112                        uint32_t               poll_count)
18113 {
18114     uint32_t occup, to_free, freed, freed_start;
18115     uint32_t cur_cnt = poll_count;
18116
18117     occup = to_free = REG_RD(sc, regs->lines_occup);
18118     freed = freed_start = REG_RD(sc, regs->lines_freed);
18119
18120     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18121     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18122
18123     while (occup &&
18124            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
18125         if (cur_cnt--) {
18126             DELAY(FLR_WAIT_INTERVAL);
18127             occup = REG_RD(sc, regs->lines_occup);
18128             freed = REG_RD(sc, regs->lines_freed);
18129         } else {
18130             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
18131             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18132             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18133             break;
18134         }
18135     }
18136
18137     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
18138           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18139 }
18140
18141 static void
18142 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
18143 {
18144     struct pbf_pN_cmd_regs cmd_regs[] = {
18145         {0, (CHIP_IS_E3B0(sc)) ?
18146             PBF_REG_TQ_OCCUPANCY_Q0 :
18147             PBF_REG_P0_TQ_OCCUPANCY,
18148             (CHIP_IS_E3B0(sc)) ?
18149             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
18150             PBF_REG_P0_TQ_LINES_FREED_CNT},
18151         {1, (CHIP_IS_E3B0(sc)) ?
18152             PBF_REG_TQ_OCCUPANCY_Q1 :
18153             PBF_REG_P1_TQ_OCCUPANCY,
18154             (CHIP_IS_E3B0(sc)) ?
18155             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
18156             PBF_REG_P1_TQ_LINES_FREED_CNT},
18157         {4, (CHIP_IS_E3B0(sc)) ?
18158             PBF_REG_TQ_OCCUPANCY_LB_Q :
18159             PBF_REG_P4_TQ_OCCUPANCY,
18160             (CHIP_IS_E3B0(sc)) ?
18161             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
18162             PBF_REG_P4_TQ_LINES_FREED_CNT}
18163     };
18164
18165     struct pbf_pN_buf_regs buf_regs[] = {
18166         {0, (CHIP_IS_E3B0(sc)) ?
18167             PBF_REG_INIT_CRD_Q0 :
18168             PBF_REG_P0_INIT_CRD ,
18169             (CHIP_IS_E3B0(sc)) ?
18170             PBF_REG_CREDIT_Q0 :
18171             PBF_REG_P0_CREDIT,
18172             (CHIP_IS_E3B0(sc)) ?
18173             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
18174             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
18175         {1, (CHIP_IS_E3B0(sc)) ?
18176             PBF_REG_INIT_CRD_Q1 :
18177             PBF_REG_P1_INIT_CRD,
18178             (CHIP_IS_E3B0(sc)) ?
18179             PBF_REG_CREDIT_Q1 :
18180             PBF_REG_P1_CREDIT,
18181             (CHIP_IS_E3B0(sc)) ?
18182             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
18183             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
18184         {4, (CHIP_IS_E3B0(sc)) ?
18185             PBF_REG_INIT_CRD_LB_Q :
18186             PBF_REG_P4_INIT_CRD,
18187             (CHIP_IS_E3B0(sc)) ?
18188             PBF_REG_CREDIT_LB_Q :
18189             PBF_REG_P4_CREDIT,
18190             (CHIP_IS_E3B0(sc)) ?
18191             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
18192             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
18193     };
18194
18195     int i;
18196
18197     /* Verify the command queues are flushed P0, P1, P4 */
18198     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
18199         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
18200     }
18201
18202     /* Verify the transmission buffers are flushed P0, P1, P4 */
18203     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
18204         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
18205     }
18206 }
18207
18208 static void
18209 bxe_hw_enable_status(struct bxe_softc *sc)
18210 {
18211     uint32_t val;
18212
18213     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
18214     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
18215
18216     val = REG_RD(sc, PBF_REG_DISABLE_PF);
18217     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
18218
18219     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
18220     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
18221
18222     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
18223     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
18224
18225     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
18226     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
18227
18228     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
18229     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
18230
18231     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
18232     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
18233
18234     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
18235     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
18236 }
18237
18238 static int
18239 bxe_pf_flr_clnup(struct bxe_softc *sc)
18240 {
18241     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
18242
18243     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
18244
18245     /* Re-enable PF target read access */
18246     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
18247
18248     /* Poll HW usage counters */
18249     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
18250     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
18251         return (-1);
18252     }
18253
18254     /* Zero the igu 'trailing edge' and 'leading edge' */
18255
18256     /* Send the FW cleanup command */
18257     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
18258         return (-1);
18259     }
18260
18261     /* ATC cleanup */
18262
18263     /* Verify TX hw is flushed */
18264     bxe_tx_hw_flushed(sc, poll_cnt);
18265
18266     /* Wait 100ms (not adjusted according to platform) */
18267     DELAY(100000);
18268
18269     /* Verify no pending pci transactions */
18270     if (bxe_is_pcie_pending(sc)) {
18271         BLOGE(sc, "PCIE Transactions still pending\n");
18272     }
18273
18274     /* Debug */
18275     bxe_hw_enable_status(sc);
18276
18277     /*
18278      * Master enable - Due to WB DMAE writes performed before this
18279      * register is re-initialized as part of the regular function init
18280      */
18281     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18282
18283     return (0);
18284 }
18285
18286 #if 0
18287 static void
18288 bxe_init_searcher(struct bxe_softc *sc)
18289 {
18290     int port = SC_PORT(sc);
18291     ecore_src_init_t2(sc, sc->t2, sc->t2_mapping, SRC_CONN_NUM);
18292     /* T1 hash bits value determines the T1 number of entries */
18293     REG_WR(sc, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
18294 }
18295 #endif
18296
18297 static int
18298 bxe_init_hw_func(struct bxe_softc *sc)
18299 {
18300     int port = SC_PORT(sc);
18301     int func = SC_FUNC(sc);
18302     int init_phase = PHASE_PF0 + func;
18303     struct ecore_ilt *ilt = sc->ilt;
18304     uint16_t cdu_ilt_start;
18305     uint32_t addr, val;
18306     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
18307     int i, main_mem_width, rc;
18308
18309     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
18310
18311     /* FLR cleanup */
18312     if (!CHIP_IS_E1x(sc)) {
18313         rc = bxe_pf_flr_clnup(sc);
18314         if (rc) {
18315             BLOGE(sc, "FLR cleanup failed!\n");
18316             // XXX bxe_fw_dump(sc);
18317             // XXX bxe_idle_chk(sc);
18318             return (rc);
18319         }
18320     }
18321
18322     /* set MSI reconfigure capability */
18323     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18324         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
18325         val = REG_RD(sc, addr);
18326         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
18327         REG_WR(sc, addr, val);
18328     }
18329
18330     ecore_init_block(sc, BLOCK_PXP, init_phase);
18331     ecore_init_block(sc, BLOCK_PXP2, init_phase);
18332
18333     ilt = sc->ilt;
18334     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18335
18336 #if 0
18337     if (IS_SRIOV(sc)) {
18338         cdu_ilt_start += BXE_FIRST_VF_CID/ILT_PAGE_CIDS;
18339     }
18340     cdu_ilt_start = bxe_iov_init_ilt(sc, cdu_ilt_start);
18341
18342 #if (BXE_FIRST_VF_CID > 0)
18343     /*
18344      * If BXE_FIRST_VF_CID > 0 then the PF L2 cids precedes
18345      * those of the VFs, so start line should be reset
18346      */
18347     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18348 #endif
18349 #endif
18350
18351     for (i = 0; i < L2_ILT_LINES(sc); i++) {
18352         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
18353         ilt->lines[cdu_ilt_start + i].page_mapping =
18354             sc->context[i].vcxt_dma.paddr;
18355         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
18356     }
18357     ecore_ilt_init_op(sc, INITOP_SET);
18358
18359 #if 0
18360     if (!CONFIGURE_NIC_MODE(sc)) {
18361         bxe_init_searcher(sc);
18362         REG_WR(sc, PRS_REG_NIC_MODE, 0);
18363         BLOGD(sc, DBG_LOAD, "NIC MODE disabled\n");
18364     } else
18365 #endif
18366     {
18367         /* Set NIC mode */
18368         REG_WR(sc, PRS_REG_NIC_MODE, 1);
18369         BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
18370     }
18371
18372     if (!CHIP_IS_E1x(sc)) {
18373         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
18374
18375         /* Turn on a single ISR mode in IGU if driver is going to use
18376          * INT#x or MSI
18377          */
18378         if (sc->interrupt_mode != INTR_MODE_MSIX) {
18379             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
18380         }
18381
18382         /*
18383          * Timers workaround bug: function init part.
18384          * Need to wait 20msec after initializing ILT,
18385          * needed to make sure there are no requests in
18386          * one of the PXP internal queues with "old" ILT addresses
18387          */
18388         DELAY(20000);
18389
18390         /*
18391          * Master enable - Due to WB DMAE writes performed before this
18392          * register is re-initialized as part of the regular function
18393          * init
18394          */
18395         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18396         /* Enable the function in IGU */
18397         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
18398     }
18399
18400     sc->dmae_ready = 1;
18401
18402     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
18403
18404     if (!CHIP_IS_E1x(sc))
18405         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
18406
18407     ecore_init_block(sc, BLOCK_ATC, init_phase);
18408     ecore_init_block(sc, BLOCK_DMAE, init_phase);
18409     ecore_init_block(sc, BLOCK_NIG, init_phase);
18410     ecore_init_block(sc, BLOCK_SRC, init_phase);
18411     ecore_init_block(sc, BLOCK_MISC, init_phase);
18412     ecore_init_block(sc, BLOCK_TCM, init_phase);
18413     ecore_init_block(sc, BLOCK_UCM, init_phase);
18414     ecore_init_block(sc, BLOCK_CCM, init_phase);
18415     ecore_init_block(sc, BLOCK_XCM, init_phase);
18416     ecore_init_block(sc, BLOCK_TSEM, init_phase);
18417     ecore_init_block(sc, BLOCK_USEM, init_phase);
18418     ecore_init_block(sc, BLOCK_CSEM, init_phase);
18419     ecore_init_block(sc, BLOCK_XSEM, init_phase);
18420
18421     if (!CHIP_IS_E1x(sc))
18422         REG_WR(sc, QM_REG_PF_EN, 1);
18423
18424     if (!CHIP_IS_E1x(sc)) {
18425         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18426         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18427         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18428         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18429     }
18430     ecore_init_block(sc, BLOCK_QM, init_phase);
18431
18432     ecore_init_block(sc, BLOCK_TM, init_phase);
18433     ecore_init_block(sc, BLOCK_DORQ, init_phase);
18434
18435     bxe_iov_init_dq(sc);
18436
18437     ecore_init_block(sc, BLOCK_BRB1, init_phase);
18438     ecore_init_block(sc, BLOCK_PRS, init_phase);
18439     ecore_init_block(sc, BLOCK_TSDM, init_phase);
18440     ecore_init_block(sc, BLOCK_CSDM, init_phase);
18441     ecore_init_block(sc, BLOCK_USDM, init_phase);
18442     ecore_init_block(sc, BLOCK_XSDM, init_phase);
18443     ecore_init_block(sc, BLOCK_UPB, init_phase);
18444     ecore_init_block(sc, BLOCK_XPB, init_phase);
18445     ecore_init_block(sc, BLOCK_PBF, init_phase);
18446     if (!CHIP_IS_E1x(sc))
18447         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
18448
18449     ecore_init_block(sc, BLOCK_CDU, init_phase);
18450
18451     ecore_init_block(sc, BLOCK_CFC, init_phase);
18452
18453     if (!CHIP_IS_E1x(sc))
18454         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
18455
18456     if (IS_MF(sc)) {
18457         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
18458         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
18459     }
18460
18461     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18462
18463     /* HC init per function */
18464     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18465         if (CHIP_IS_E1H(sc)) {
18466             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18467
18468             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18469             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18470         }
18471         ecore_init_block(sc, BLOCK_HC, init_phase);
18472
18473     } else {
18474         int num_segs, sb_idx, prod_offset;
18475
18476         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18477
18478         if (!CHIP_IS_E1x(sc)) {
18479             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18480             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18481         }
18482
18483         ecore_init_block(sc, BLOCK_IGU, init_phase);
18484
18485         if (!CHIP_IS_E1x(sc)) {
18486             int dsb_idx = 0;
18487             /**
18488              * Producer memory:
18489              * E2 mode: address 0-135 match to the mapping memory;
18490              * 136 - PF0 default prod; 137 - PF1 default prod;
18491              * 138 - PF2 default prod; 139 - PF3 default prod;
18492              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18493              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18494              * 144-147 reserved.
18495              *
18496              * E1.5 mode - In backward compatible mode;
18497              * for non default SB; each even line in the memory
18498              * holds the U producer and each odd line hold
18499              * the C producer. The first 128 producers are for
18500              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18501              * producers are for the DSB for each PF.
18502              * Each PF has five segments: (the order inside each
18503              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18504              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18505              * 144-147 attn prods;
18506              */
18507             /* non-default-status-blocks */
18508             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18509                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18510             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18511                 prod_offset = (sc->igu_base_sb + sb_idx) *
18512                     num_segs;
18513
18514                 for (i = 0; i < num_segs; i++) {
18515                     addr = IGU_REG_PROD_CONS_MEMORY +
18516                             (prod_offset + i) * 4;
18517                     REG_WR(sc, addr, 0);
18518                 }
18519                 /* send consumer update with value 0 */
18520                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18521                            USTORM_ID, 0, IGU_INT_NOP, 1);
18522                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18523             }
18524
18525             /* default-status-blocks */
18526             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18527                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18528
18529             if (CHIP_IS_MODE_4_PORT(sc))
18530                 dsb_idx = SC_FUNC(sc);
18531             else
18532                 dsb_idx = SC_VN(sc);
18533
18534             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18535                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18536                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18537
18538             /*
18539              * igu prods come in chunks of E1HVN_MAX (4) -
18540              * does not matters what is the current chip mode
18541              */
18542             for (i = 0; i < (num_segs * E1HVN_MAX);
18543                  i += E1HVN_MAX) {
18544                 addr = IGU_REG_PROD_CONS_MEMORY +
18545                             (prod_offset + i)*4;
18546                 REG_WR(sc, addr, 0);
18547             }
18548             /* send consumer update with 0 */
18549             if (CHIP_INT_MODE_IS_BC(sc)) {
18550                 bxe_ack_sb(sc, sc->igu_dsb_id,
18551                            USTORM_ID, 0, IGU_INT_NOP, 1);
18552                 bxe_ack_sb(sc, sc->igu_dsb_id,
18553                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18554                 bxe_ack_sb(sc, sc->igu_dsb_id,
18555                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18556                 bxe_ack_sb(sc, sc->igu_dsb_id,
18557                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18558                 bxe_ack_sb(sc, sc->igu_dsb_id,
18559                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18560             } else {
18561                 bxe_ack_sb(sc, sc->igu_dsb_id,
18562                            USTORM_ID, 0, IGU_INT_NOP, 1);
18563                 bxe_ack_sb(sc, sc->igu_dsb_id,
18564                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18565             }
18566             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18567
18568             /* !!! these should become driver const once
18569                rf-tool supports split-68 const */
18570             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18571             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18572             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18573             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18574             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18575             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18576         }
18577     }
18578
18579     /* Reset PCIE errors for debug */
18580     REG_WR(sc, 0x2114, 0xffffffff);
18581     REG_WR(sc, 0x2120, 0xffffffff);
18582
18583     if (CHIP_IS_E1x(sc)) {
18584         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18585         main_mem_base = HC_REG_MAIN_MEMORY +
18586                 SC_PORT(sc) * (main_mem_size * 4);
18587         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18588         main_mem_width = 8;
18589
18590         val = REG_RD(sc, main_mem_prty_clr);
18591         if (val) {
18592             BLOGD(sc, DBG_LOAD,
18593                   "Parity errors in HC block during function init (0x%x)!\n",
18594                   val);
18595         }
18596
18597         /* Clear "false" parity errors in MSI-X table */
18598         for (i = main_mem_base;
18599              i < main_mem_base + main_mem_size * 4;
18600              i += main_mem_width) {
18601             bxe_read_dmae(sc, i, main_mem_width / 4);
18602             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18603                            i, main_mem_width / 4);
18604         }
18605         /* Clear HC parity attention */
18606         REG_RD(sc, main_mem_prty_clr);
18607     }
18608
18609 #if 1
18610     /* Enable STORMs SP logging */
18611     REG_WR8(sc, BAR_USTRORM_INTMEM +
18612            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18613     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18614            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18615     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18616            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18617     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18618            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18619 #endif
18620
18621     elink_phy_probe(&sc->link_params);
18622
18623     return (0);
18624 }
18625
18626 static void
18627 bxe_link_reset(struct bxe_softc *sc)
18628 {
18629     if (!BXE_NOMCP(sc)) {
18630         bxe_acquire_phy_lock(sc);
18631         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18632         bxe_release_phy_lock(sc);
18633     } else {
18634         if (!CHIP_REV_IS_SLOW(sc)) {
18635             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18636         }
18637     }
18638 }
18639
18640 static void
18641 bxe_reset_port(struct bxe_softc *sc)
18642 {
18643     int port = SC_PORT(sc);
18644     uint32_t val;
18645
18646     /* reset physical Link */
18647     bxe_link_reset(sc);
18648
18649     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18650
18651     /* Do not rcv packets to BRB */
18652     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18653     /* Do not direct rcv packets that are not for MCP to the BRB */
18654     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18655                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18656
18657     /* Configure AEU */
18658     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18659
18660     DELAY(100000);
18661
18662     /* Check for BRB port occupancy */
18663     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18664     if (val) {
18665         BLOGD(sc, DBG_LOAD,
18666               "BRB1 is not empty, %d blocks are occupied\n", val);
18667     }
18668
18669     /* TODO: Close Doorbell port? */
18670 }
18671
18672 static void
18673 bxe_ilt_wr(struct bxe_softc *sc,
18674            uint32_t         index,
18675            bus_addr_t       addr)
18676 {
18677     int reg;
18678     uint32_t wb_write[2];
18679
18680     if (CHIP_IS_E1(sc)) {
18681         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18682     } else {
18683         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18684     }
18685
18686     wb_write[0] = ONCHIP_ADDR1(addr);
18687     wb_write[1] = ONCHIP_ADDR2(addr);
18688     REG_WR_DMAE(sc, reg, wb_write, 2);
18689 }
18690
18691 static void
18692 bxe_clear_func_ilt(struct bxe_softc *sc,
18693                    uint32_t         func)
18694 {
18695     uint32_t i, base = FUNC_ILT_BASE(func);
18696     for (i = base; i < base + ILT_PER_FUNC; i++) {
18697         bxe_ilt_wr(sc, i, 0);
18698     }
18699 }
18700
18701 static void
18702 bxe_reset_func(struct bxe_softc *sc)
18703 {
18704     struct bxe_fastpath *fp;
18705     int port = SC_PORT(sc);
18706     int func = SC_FUNC(sc);
18707     int i;
18708
18709     /* Disable the function in the FW */
18710     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18711     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18712     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18713     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18714
18715     /* FP SBs */
18716     FOR_EACH_ETH_QUEUE(sc, i) {
18717         fp = &sc->fp[i];
18718         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18719                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18720                 SB_DISABLED);
18721     }
18722
18723 #if 0
18724     if (CNIC_LOADED(sc)) {
18725         /* CNIC SB */
18726         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18727                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET
18728                 (bxe_cnic_fw_sb_id(sc)), SB_DISABLED);
18729     }
18730 #endif
18731
18732     /* SP SB */
18733     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18734             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18735             SB_DISABLED);
18736
18737     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18738         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18739     }
18740
18741     /* Configure IGU */
18742     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18743         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18744         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18745     } else {
18746         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18747         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18748     }
18749
18750     if (CNIC_LOADED(sc)) {
18751         /* Disable Timer scan */
18752         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18753         /*
18754          * Wait for at least 10ms and up to 2 second for the timers
18755          * scan to complete
18756          */
18757         for (i = 0; i < 200; i++) {
18758             DELAY(10000);
18759             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18760                 break;
18761         }
18762     }
18763
18764     /* Clear ILT */
18765     bxe_clear_func_ilt(sc, func);
18766
18767     /*
18768      * Timers workaround bug for E2: if this is vnic-3,
18769      * we need to set the entire ilt range for this timers.
18770      */
18771     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18772         struct ilt_client_info ilt_cli;
18773         /* use dummy TM client */
18774         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18775         ilt_cli.start = 0;
18776         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18777         ilt_cli.client_num = ILT_CLIENT_TM;
18778
18779         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18780     }
18781
18782     /* this assumes that reset_port() called before reset_func()*/
18783     if (!CHIP_IS_E1x(sc)) {
18784         bxe_pf_disable(sc);
18785     }
18786
18787     sc->dmae_ready = 0;
18788 }
18789
18790 static int
18791 bxe_gunzip_init(struct bxe_softc *sc)
18792 {
18793     return (0);
18794 }
18795
18796 static void
18797 bxe_gunzip_end(struct bxe_softc *sc)
18798 {
18799     return;
18800 }
18801
18802 static int
18803 bxe_init_firmware(struct bxe_softc *sc)
18804 {
18805     if (CHIP_IS_E1(sc)) {
18806         ecore_init_e1_firmware(sc);
18807         sc->iro_array = e1_iro_arr;
18808     } else if (CHIP_IS_E1H(sc)) {
18809         ecore_init_e1h_firmware(sc);
18810         sc->iro_array = e1h_iro_arr;
18811     } else if (!CHIP_IS_E1x(sc)) {
18812         ecore_init_e2_firmware(sc);
18813         sc->iro_array = e2_iro_arr;
18814     } else {
18815         BLOGE(sc, "Unsupported chip revision\n");
18816         return (-1);
18817     }
18818
18819     return (0);
18820 }
18821
18822 static void
18823 bxe_release_firmware(struct bxe_softc *sc)
18824 {
18825     /* Do nothing */
18826     return;
18827 }
18828
18829 static int
18830 ecore_gunzip(struct bxe_softc *sc,
18831              const uint8_t    *zbuf,
18832              int              len)
18833 {
18834     /* XXX : Implement... */
18835     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18836     return (FALSE);
18837 }
18838
18839 static void
18840 ecore_reg_wr_ind(struct bxe_softc *sc,
18841                  uint32_t         addr,
18842                  uint32_t         val)
18843 {
18844     bxe_reg_wr_ind(sc, addr, val);
18845 }
18846
18847 static void
18848 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18849                           bus_addr_t       phys_addr,
18850                           uint32_t         addr,
18851                           uint32_t         len)
18852 {
18853     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18854 }
18855
18856 void
18857 ecore_storm_memset_struct(struct bxe_softc *sc,
18858                           uint32_t         addr,
18859                           size_t           size,
18860                           uint32_t         *data)
18861 {
18862     uint8_t i;
18863     for (i = 0; i < size/4; i++) {
18864         REG_WR(sc, addr + (i * 4), data[i]);
18865     }
18866 }
18867