sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  *
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  24  * THE POSSIBILITY OF SUCH DAMAGE.
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #define BXE_DRIVER_VERSION "1.78.79"
  31
  32 #include "bxe.h"
  33 #include "ecore_sp.h"
  34 #include "ecore_init.h"
  35 #include "ecore_init_ops.h"
  36
  37 #include "57710_int_offsets.h"
  38 #include "57711_int_offsets.h"
  39 #include "57712_int_offsets.h"
  40
  41 /*
  42  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  43  * explicitly here for older kernels that don't include this changeset.
  44  */
  45 #ifndef CTLTYPE_U64
  46 #define CTLTYPE_U64      CTLTYPE_QUAD
  47 #define sysctl_handle_64 sysctl_handle_quad
  48 #endif
  49
  50 /*
  51  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  52  * here as zero(0) for older kernels that don't include this changeset
  53  * thereby masking the functionality.
  54  */
  55 #ifndef CSUM_TCP_IPV6
  56 #define CSUM_TCP_IPV6 0
  57 #define CSUM_UDP_IPV6 0
  58 #endif
  59
  60 /*
  61  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  62  * for older kernels that don't include this changeset.
  63  */
  64 #if __FreeBSD_version < 900035
  65 #define pci_find_cap pci_find_extcap
  66 #endif
  67
  68 #define BXE_DEF_SB_ATT_IDX 0x0001
  69 #define BXE_DEF_SB_IDX     0x0002
  70
  71 /*
  72  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  73  * function HW initialization.
  74  */
  75 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  76 #define FLR_WAIT_INTERVAL 50    /* usecs */
  77 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  78
  79 struct pbf_pN_buf_regs {
  80     int pN;
  81     uint32_t init_crd;
  82     uint32_t crd;
  83     uint32_t crd_freed;
  84 };
  85
  86 struct pbf_pN_cmd_regs {
  87     int pN;
  88     uint32_t lines_occup;
  89     uint32_t lines_freed;
  90 };
  91
  92 /*
  93  * PCI Device ID Table used by bxe_probe().
  94  */
  95 #define BXE_DEVDESC_MAX 64
  96 static struct bxe_device_type bxe_devs[] = {
  97     {
  98         BRCM_VENDORID,
  99         CHIP_NUM_57710,
 100         PCI_ANY_ID, PCI_ANY_ID,
 101         "QLogic NetXtreme II BCM57710 10GbE"
 102     },
 103     {
 104         BRCM_VENDORID,
 105         CHIP_NUM_57711,
 106         PCI_ANY_ID, PCI_ANY_ID,
 107         "QLogic NetXtreme II BCM57711 10GbE"
 108     },
 109     {
 110         BRCM_VENDORID,
 111         CHIP_NUM_57711E,
 112         PCI_ANY_ID, PCI_ANY_ID,
 113         "QLogic NetXtreme II BCM57711E 10GbE"
 114     },
 115     {
 116         BRCM_VENDORID,
 117         CHIP_NUM_57712,
 118         PCI_ANY_ID, PCI_ANY_ID,
 119         "QLogic NetXtreme II BCM57712 10GbE"
 120     },
 121     {
 122         BRCM_VENDORID,
 123         CHIP_NUM_57712_MF,
 124         PCI_ANY_ID, PCI_ANY_ID,
 125         "QLogic NetXtreme II BCM57712 MF 10GbE"
 126     },
 127 #if 0
 128     {
 129         BRCM_VENDORID,
 130         CHIP_NUM_57712_VF,
 131         PCI_ANY_ID, PCI_ANY_ID,
 132         "QLogic NetXtreme II BCM57712 VF 10GbE"
 133     },
 134 #endif
 135     {
 136         BRCM_VENDORID,
 137         CHIP_NUM_57800,
 138         PCI_ANY_ID, PCI_ANY_ID,
 139         "QLogic NetXtreme II BCM57800 10GbE"
 140     },
 141     {
 142         BRCM_VENDORID,
 143         CHIP_NUM_57800_MF,
 144         PCI_ANY_ID, PCI_ANY_ID,
 145         "QLogic NetXtreme II BCM57800 MF 10GbE"
 146     },
 147 #if 0
 148     {
 149         BRCM_VENDORID,
 150         CHIP_NUM_57800_VF,
 151         PCI_ANY_ID, PCI_ANY_ID,
 152         "QLogic NetXtreme II BCM57800 VF 10GbE"
 153     },
 154 #endif
 155     {
 156         BRCM_VENDORID,
 157         CHIP_NUM_57810,
 158         PCI_ANY_ID, PCI_ANY_ID,
 159         "QLogic NetXtreme II BCM57810 10GbE"
 160     },
 161     {
 162         BRCM_VENDORID,
 163         CHIP_NUM_57810_MF,
 164         PCI_ANY_ID, PCI_ANY_ID,
 165         "QLogic NetXtreme II BCM57810 MF 10GbE"
 166     },
 167 #if 0
 168     {
 169         BRCM_VENDORID,
 170         CHIP_NUM_57810_VF,
 171         PCI_ANY_ID, PCI_ANY_ID,
 172         "QLogic NetXtreme II BCM57810 VF 10GbE"
 173     },
 174 #endif
 175     {
 176         BRCM_VENDORID,
 177         CHIP_NUM_57811,
 178         PCI_ANY_ID, PCI_ANY_ID,
 179         "QLogic NetXtreme II BCM57811 10GbE"
 180     },
 181     {
 182         BRCM_VENDORID,
 183         CHIP_NUM_57811_MF,
 184         PCI_ANY_ID, PCI_ANY_ID,
 185         "QLogic NetXtreme II BCM57811 MF 10GbE"
 186     },
 187 #if 0
 188     {
 189         BRCM_VENDORID,
 190         CHIP_NUM_57811_VF,
 191         PCI_ANY_ID, PCI_ANY_ID,
 192         "QLogic NetXtreme II BCM57811 VF 10GbE"
 193     },
 194 #endif
 195     {
 196         BRCM_VENDORID,
 197         CHIP_NUM_57840_4_10,
 198         PCI_ANY_ID, PCI_ANY_ID,
 199         "QLogic NetXtreme II BCM57840 4x10GbE"
 200     },
 201 #if 0
 202     {
 203         BRCM_VENDORID,
 204         CHIP_NUM_57840_2_20,
 205         PCI_ANY_ID, PCI_ANY_ID,
 206         "QLogic NetXtreme II BCM57840 2x20GbE"
 207     },
 208 #endif
 209     {
 210         BRCM_VENDORID,
 211         CHIP_NUM_57840_MF,
 212         PCI_ANY_ID, PCI_ANY_ID,
 213         "QLogic NetXtreme II BCM57840 MF 10GbE"
 214     },
 215 #if 0
 216     {
 217         BRCM_VENDORID,
 218         CHIP_NUM_57840_VF,
 219         PCI_ANY_ID, PCI_ANY_ID,
 220         "QLogic NetXtreme II BCM57840 VF 10GbE"
 221     },
 222 #endif
 223     {
 224         0, 0, 0, 0, NULL
 225     }
 226 };
 227
 228 MALLOC_DECLARE(M_BXE_ILT);
 229 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 230
 231 /*
 232  * FreeBSD device entry points.
 233  */
 234 static int bxe_probe(device_t);
 235 static int bxe_attach(device_t);
 236 static int bxe_detach(device_t);
 237 static int bxe_shutdown(device_t);
 238
 239 /*
 240  * FreeBSD KLD module/device interface event handler method.
 241  */
 242 static device_method_t bxe_methods[] = {
 243     /* Device interface (device_if.h) */
 244     DEVMETHOD(device_probe,     bxe_probe),
 245     DEVMETHOD(device_attach,    bxe_attach),
 246     DEVMETHOD(device_detach,    bxe_detach),
 247     DEVMETHOD(device_shutdown,  bxe_shutdown),
 248 #if 0
 249     DEVMETHOD(device_suspend,   bxe_suspend),
 250     DEVMETHOD(device_resume,    bxe_resume),
 251 #endif
 252     /* Bus interface (bus_if.h) */
 253     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 254     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 255     KOBJMETHOD_END
 256 };
 257
 258 /*
 259  * FreeBSD KLD Module data declaration
 260  */
 261 static driver_t bxe_driver = {
 262     "bxe",                   /* module name */
 263     bxe_methods,             /* event handler */
 264     sizeof(struct bxe_softc) /* extra data */
 265 };
 266
 267 /*
 268  * FreeBSD dev class is needed to manage dev instances and
 269  * to associate with a bus type
 270  */
 271 static devclass_t bxe_devclass;
 272
 273 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 274 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 275 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 276
 277 /* resources needed for unloading a previously loaded device */
 278
 279 #define BXE_PREV_WAIT_NEEDED 1
 280 struct mtx bxe_prev_mtx;
 281 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 282 struct bxe_prev_list_node {
 283     LIST_ENTRY(bxe_prev_list_node) node;
 284     uint8_t bus;
 285     uint8_t slot;
 286     uint8_t path;
 287     uint8_t aer; /* XXX automatic error recovery */
 288     uint8_t undi;
 289 };
 290 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 291
 292 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 293
 294 /* Tunable device values... */
 295
 296 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 297
 298 /* Debug */
 299 unsigned long bxe_debug = 0;
 300 TUNABLE_ULONG("hw.bxe.debug", &bxe_debug);
 301 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, (CTLFLAG_RDTUN),
 302              &bxe_debug, 0, "Debug logging mode");
 303
 304 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 305 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 306 TUNABLE_INT("hw.bxe.interrupt_mode", &bxe_interrupt_mode);
 307 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 308            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 309
 310 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 311 static int bxe_queue_count = 4;
 312 TUNABLE_INT("hw.bxe.queue_count", &bxe_queue_count);
 313 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 314            &bxe_queue_count, 0, "Multi-Queue queue count");
 315
 316 /* max number of buffers per queue (default RX_BD_USABLE) */
 317 static int bxe_max_rx_bufs = 0;
 318 TUNABLE_INT("hw.bxe.max_rx_bufs", &bxe_max_rx_bufs);
 319 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 320            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 321
 322 /* Host interrupt coalescing RX tick timer (usecs) */
 323 static int bxe_hc_rx_ticks = 25;
 324 TUNABLE_INT("hw.bxe.hc_rx_ticks", &bxe_hc_rx_ticks);
 325 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 326            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 327
 328 /* Host interrupt coalescing TX tick timer (usecs) */
 329 static int bxe_hc_tx_ticks = 50;
 330 TUNABLE_INT("hw.bxe.hc_tx_ticks", &bxe_hc_tx_ticks);
 331 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 332            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 333
 334 /* Maximum number of Rx packets to process at a time */
 335 static int bxe_rx_budget = 0xffffffff;
 336 TUNABLE_INT("hw.bxe.rx_budget", &bxe_rx_budget);
 337 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 338            &bxe_rx_budget, 0, "Rx processing budget");
 339
 340 /* Maximum LRO aggregation size */
 341 static int bxe_max_aggregation_size = 0;
 342 TUNABLE_INT("hw.bxe.max_aggregation_size", &bxe_max_aggregation_size);
 343 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 344            &bxe_max_aggregation_size, 0, "max aggregation size");
 345
 346 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 347 static int bxe_mrrs = -1;
 348 TUNABLE_INT("hw.bxe.mrrs", &bxe_mrrs);
 349 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 350            &bxe_mrrs, 0, "PCIe maximum read request size");
 351
 352 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 353 static int bxe_autogreeen = 0;
 354 TUNABLE_INT("hw.bxe.autogreeen", &bxe_autogreeen);
 355 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 356            &bxe_autogreeen, 0, "AutoGrEEEn support");
 357
 358 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 359 static int bxe_udp_rss = 0;
 360 TUNABLE_INT("hw.bxe.udp_rss", &bxe_udp_rss);
 361 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 362            &bxe_udp_rss, 0, "UDP RSS support");
 363
 364
 365 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 366
 367 #define STATS_OFFSET32(stat_name)                   \
 368     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 369
 370 #define Q_STATS_OFFSET32(stat_name)                   \
 371     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 372
 373 static const struct {
 374     uint32_t offset;
 375     uint32_t size;
 376     uint32_t flags;
 377 #define STATS_FLAGS_PORT  1
 378 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 379 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 380     char string[STAT_NAME_LEN];
 381 } bxe_eth_stats_arr[] = {
 382     { STATS_OFFSET32(total_bytes_received_hi),
 383                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 384     { STATS_OFFSET32(error_bytes_received_hi),
 385                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 386     { STATS_OFFSET32(total_unicast_packets_received_hi),
 387                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 388     { STATS_OFFSET32(total_multicast_packets_received_hi),
 389                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 390     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 391                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 392     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 393                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 394     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 395                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 396     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 397                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 398     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 399                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 400     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 401                 8, STATS_FLAGS_PORT, "rx_fragments" },
 402     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 403                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 404     { STATS_OFFSET32(no_buff_discard_hi),
 405                 8, STATS_FLAGS_BOTH, "rx_discards" },
 406     { STATS_OFFSET32(mac_filter_discard),
 407                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 408     { STATS_OFFSET32(mf_tag_discard),
 409                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 410     { STATS_OFFSET32(pfc_frames_received_hi),
 411                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 412     { STATS_OFFSET32(pfc_frames_sent_hi),
 413                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 414     { STATS_OFFSET32(brb_drop_hi),
 415                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 416     { STATS_OFFSET32(brb_truncate_hi),
 417                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 418     { STATS_OFFSET32(pause_frames_received_hi),
 419                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 420     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 421                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 422     { STATS_OFFSET32(nig_timer_max),
 423                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 424     { STATS_OFFSET32(total_bytes_transmitted_hi),
 425                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 426     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 427                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 428     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 429                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 430     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 431                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 432     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 433                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 434     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 435                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 436     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 437                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 438     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 439                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 440     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 441                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 442     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 443                 8, STATS_FLAGS_PORT, "tx_deferred" },
 444     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 445                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 446     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 447                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 448     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 449                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 450     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 451                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 452     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 453                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 454     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 455                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 456     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 457                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 458     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 459                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 460     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 461                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 462     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 463                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 464     { STATS_OFFSET32(pause_frames_sent_hi),
 465                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 466     { STATS_OFFSET32(total_tpa_aggregations_hi),
 467                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 468     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 469                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 470     { STATS_OFFSET32(total_tpa_bytes_hi),
 471                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 472 #if 0
 473     { STATS_OFFSET32(recoverable_error),
 474                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
 475     { STATS_OFFSET32(unrecoverable_error),
 476                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
 477 #endif
 478     { STATS_OFFSET32(eee_tx_lpi),
 479                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 480     { STATS_OFFSET32(rx_calls),
 481                 4, STATS_FLAGS_FUNC, "rx_calls"},
 482     { STATS_OFFSET32(rx_pkts),
 483                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 484     { STATS_OFFSET32(rx_tpa_pkts),
 485                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 486     { STATS_OFFSET32(rx_erroneous_jumbo_sge_pkts),
 487                 4, STATS_FLAGS_FUNC, "rx_erroneous_jumbo_sge_pkts"},
 488     { STATS_OFFSET32(rx_bxe_service_rxsgl),
 489                 4, STATS_FLAGS_FUNC, "rx_bxe_service_rxsgl"},
 490     { STATS_OFFSET32(rx_jumbo_sge_pkts),
 491                 4, STATS_FLAGS_FUNC, "rx_jumbo_sge_pkts"},
 492     { STATS_OFFSET32(rx_soft_errors),
 493                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 494     { STATS_OFFSET32(rx_hw_csum_errors),
 495                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 496     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 497                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 498     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 499                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 500     { STATS_OFFSET32(rx_budget_reached),
 501                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 502     { STATS_OFFSET32(tx_pkts),
 503                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 504     { STATS_OFFSET32(tx_soft_errors),
 505                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 506     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 507                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 508     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 509                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 510     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 511                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 512     { STATS_OFFSET32(tx_ofld_frames_lso),
 513                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 514     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 515                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 516     { STATS_OFFSET32(tx_encap_failures),
 517                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 518     { STATS_OFFSET32(tx_hw_queue_full),
 519                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 520     { STATS_OFFSET32(tx_hw_max_queue_depth),
 521                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 522     { STATS_OFFSET32(tx_dma_mapping_failure),
 523                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 524     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 525                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 526     { STATS_OFFSET32(tx_window_violation_std),
 527                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 528     { STATS_OFFSET32(tx_window_violation_tso),
 529                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 530 #if 0
 531     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 532                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
 533     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 534                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
 535 #endif
 536     { STATS_OFFSET32(tx_chain_lost_mbuf),
 537                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 538     { STATS_OFFSET32(tx_frames_deferred),
 539                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 540     { STATS_OFFSET32(tx_queue_xoff),
 541                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 542     { STATS_OFFSET32(mbuf_defrag_attempts),
 543                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 544     { STATS_OFFSET32(mbuf_defrag_failures),
 545                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 546     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 547                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 548     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 549                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 550     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 551                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 552     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 553                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 554     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 555                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 556     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 557                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 558     { STATS_OFFSET32(mbuf_alloc_tx),
 559                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 560     { STATS_OFFSET32(mbuf_alloc_rx),
 561                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 562     { STATS_OFFSET32(mbuf_alloc_sge),
 563                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 564     { STATS_OFFSET32(mbuf_alloc_tpa),
 565                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
 566 };
 567
 568 static const struct {
 569     uint32_t offset;
 570     uint32_t size;
 571     char string[STAT_NAME_LEN];
 572 } bxe_eth_q_stats_arr[] = {
 573     { Q_STATS_OFFSET32(total_bytes_received_hi),
 574                 8, "rx_bytes" },
 575     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 576                 8, "rx_ucast_packets" },
 577     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 578                 8, "rx_mcast_packets" },
 579     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 580                 8, "rx_bcast_packets" },
 581     { Q_STATS_OFFSET32(no_buff_discard_hi),
 582                 8, "rx_discards" },
 583     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 584                 8, "tx_bytes" },
 585     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 586                 8, "tx_ucast_packets" },
 587     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 588                 8, "tx_mcast_packets" },
 589     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 590                 8, "tx_bcast_packets" },
 591     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 592                 8, "tpa_aggregations" },
 593     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 594                 8, "tpa_aggregated_frames"},
 595     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 596                 8, "tpa_bytes"},
 597     { Q_STATS_OFFSET32(rx_calls),
 598                 4, "rx_calls"},
 599     { Q_STATS_OFFSET32(rx_pkts),
 600                 4, "rx_pkts"},
 601     { Q_STATS_OFFSET32(rx_tpa_pkts),
 602                 4, "rx_tpa_pkts"},
 603     { Q_STATS_OFFSET32(rx_erroneous_jumbo_sge_pkts),
 604                 4, "rx_erroneous_jumbo_sge_pkts"},
 605     { Q_STATS_OFFSET32(rx_bxe_service_rxsgl),
 606                 4, "rx_bxe_service_rxsgl"},
 607     { Q_STATS_OFFSET32(rx_jumbo_sge_pkts),
 608                 4, "rx_jumbo_sge_pkts"},
 609     { Q_STATS_OFFSET32(rx_soft_errors),
 610                 4, "rx_soft_errors"},
 611     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 612                 4, "rx_hw_csum_errors"},
 613     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 614                 4, "rx_ofld_frames_csum_ip"},
 615     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 616                 4, "rx_ofld_frames_csum_tcp_udp"},
 617     { Q_STATS_OFFSET32(rx_budget_reached),
 618                 4, "rx_budget_reached"},
 619     { Q_STATS_OFFSET32(tx_pkts),
 620                 4, "tx_pkts"},
 621     { Q_STATS_OFFSET32(tx_soft_errors),
 622                 4, "tx_soft_errors"},
 623     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 624                 4, "tx_ofld_frames_csum_ip"},
 625     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 626                 4, "tx_ofld_frames_csum_tcp"},
 627     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 628                 4, "tx_ofld_frames_csum_udp"},
 629     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 630                 4, "tx_ofld_frames_lso"},
 631     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 632                 4, "tx_ofld_frames_lso_hdr_splits"},
 633     { Q_STATS_OFFSET32(tx_encap_failures),
 634                 4, "tx_encap_failures"},
 635     { Q_STATS_OFFSET32(tx_hw_queue_full),
 636                 4, "tx_hw_queue_full"},
 637     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 638                 4, "tx_hw_max_queue_depth"},
 639     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 640                 4, "tx_dma_mapping_failure"},
 641     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 642                 4, "tx_max_drbr_queue_depth"},
 643     { Q_STATS_OFFSET32(tx_window_violation_std),
 644                 4, "tx_window_violation_std"},
 645     { Q_STATS_OFFSET32(tx_window_violation_tso),
 646                 4, "tx_window_violation_tso"},
 647 #if 0
 648     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 649                 4, "tx_unsupported_tso_request_ipv6"},
 650     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 651                 4, "tx_unsupported_tso_request_not_tcp"},
 652 #endif
 653     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 654                 4, "tx_chain_lost_mbuf"},
 655     { Q_STATS_OFFSET32(tx_frames_deferred),
 656                 4, "tx_frames_deferred"},
 657     { Q_STATS_OFFSET32(tx_queue_xoff),
 658                 4, "tx_queue_xoff"},
 659     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 660                 4, "mbuf_defrag_attempts"},
 661     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 662                 4, "mbuf_defrag_failures"},
 663     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 664                 4, "mbuf_rx_bd_alloc_failed"},
 665     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 666                 4, "mbuf_rx_bd_mapping_failed"},
 667     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 668                 4, "mbuf_rx_tpa_alloc_failed"},
 669     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 670                 4, "mbuf_rx_tpa_mapping_failed"},
 671     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 672                 4, "mbuf_rx_sge_alloc_failed"},
 673     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 674                 4, "mbuf_rx_sge_mapping_failed"},
 675     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 676                 4, "mbuf_alloc_tx"},
 677     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 678                 4, "mbuf_alloc_rx"},
 679     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 680                 4, "mbuf_alloc_sge"},
 681     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 682                 4, "mbuf_alloc_tpa"}
 683 };
 684
 685 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 686 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 687
 688
 689 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 690                                  uint8_t          read_cfg,
 691                                  uint8_t          cmng_type);
 692 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 693 static void    storm_memset_cmng(struct bxe_softc *sc,
 694                                  struct cmng_init *cmng,
 695                                  uint8_t          port);
 696 static void    bxe_set_reset_global(struct bxe_softc *sc);
 697 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 698 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 699                                  int              engine);
 700 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 701 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 702                                    uint8_t          *global,
 703                                    uint8_t          print);
 704 static void    bxe_int_disable(struct bxe_softc *sc);
 705 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 706 static void    bxe_pf_disable(struct bxe_softc *sc);
 707 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 708 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 709                                       struct bxe_fastpath *fp,
 710                                       uint16_t            rx_bd_prod,
 711                                       uint16_t            rx_cq_prod,
 712                                       uint16_t            rx_sge_prod);
 713 static void    bxe_link_report_locked(struct bxe_softc *sc);
 714 static void    bxe_link_report(struct bxe_softc *sc);
 715 static void    bxe_link_status_update(struct bxe_softc *sc);
 716 static void    bxe_periodic_callout_func(void *xsc);
 717 static void    bxe_periodic_start(struct bxe_softc *sc);
 718 static void    bxe_periodic_stop(struct bxe_softc *sc);
 719 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 720                                     uint16_t prev_index,
 721                                     uint16_t index);
 722 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 723                                      int                 queue);
 724 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 725                                      uint16_t            index);
 726 static uint8_t bxe_txeof(struct bxe_softc *sc,
 727                          struct bxe_fastpath *fp);
 728 static void    bxe_task_fp(struct bxe_fastpath *fp);
 729 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 730                                      struct mbuf      *m,
 731                                      uint8_t          contents);
 732 static int     bxe_alloc_mem(struct bxe_softc *sc);
 733 static void    bxe_free_mem(struct bxe_softc *sc);
 734 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 735 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 736 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 737 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 738 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 739 static int     bxe_init_locked(struct bxe_softc *sc);
 740 static int     bxe_stop_locked(struct bxe_softc *sc);
 741 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 742                                    int              load_mode);
 743 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 744                                      uint32_t         unload_mode,
 745                                      uint8_t          keep_link);
 746
 747 static void bxe_handle_sp_tq(void *context, int pending);
 748 static void bxe_handle_fp_tq(void *context, int pending);
 749
 750 static int bxe_add_cdev(struct bxe_softc *sc);
 751 static void bxe_del_cdev(struct bxe_softc *sc);
 752
 753 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 754 uint32_t
 755 calc_crc32(uint8_t  *crc32_packet,
 756            uint32_t crc32_length,
 757            uint32_t crc32_seed,
 758            uint8_t  complement)
 759 {
 760    uint32_t byte         = 0;
 761    uint32_t bit          = 0;
 762    uint8_t  msb          = 0;
 763    uint32_t temp         = 0;
 764    uint32_t shft         = 0;
 765    uint8_t  current_byte = 0;
 766    uint32_t crc32_result = crc32_seed;
 767    const uint32_t CRC32_POLY = 0x1edc6f41;
 768
 769    if ((crc32_packet == NULL) ||
 770        (crc32_length == 0) ||
 771        ((crc32_length % 8) != 0))
 772     {
 773         return (crc32_result);
 774     }
 775
 776     for (byte = 0; byte < crc32_length; byte = byte + 1)
 777     {
 778         current_byte = crc32_packet[byte];
 779         for (bit = 0; bit < 8; bit = bit + 1)
 780         {
 781             /* msb = crc32_result[31]; */
 782             msb = (uint8_t)(crc32_result >> 31);
 783
 784             crc32_result = crc32_result << 1;
 785
 786             /* it (msb != current_byte[bit]) */
 787             if (msb != (0x1 & (current_byte >> bit)))
 788             {
 789                 crc32_result = crc32_result ^ CRC32_POLY;
 790                 /* crc32_result[0] = 1 */
 791                 crc32_result |= 1;
 792             }
 793         }
 794     }
 795
 796     /* Last step is to:
 797      * 1. "mirror" every bit
 798      * 2. swap the 4 bytes
 799      * 3. complement each bit
 800      */
 801
 802     /* Mirror */
 803     temp = crc32_result;
 804     shft = sizeof(crc32_result) * 8 - 1;
 805
 806     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 807     {
 808         temp <<= 1;
 809         temp |= crc32_result & 1;
 810         shft-- ;
 811     }
 812
 813     /* temp[31-bit] = crc32_result[bit] */
 814     temp <<= shft;
 815
 816     /* Swap */
 817     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 818     {
 819         uint32_t t0, t1, t2, t3;
 820         t0 = (0x000000ff & (temp >> 24));
 821         t1 = (0x0000ff00 & (temp >> 8));
 822         t2 = (0x00ff0000 & (temp << 8));
 823         t3 = (0xff000000 & (temp << 24));
 824         crc32_result = t0 | t1 | t2 | t3;
 825     }
 826
 827     /* Complement */
 828     if (complement)
 829     {
 830         crc32_result = ~crc32_result;
 831     }
 832
 833     return (crc32_result);
 834 }
 835
 836 int
 837 bxe_test_bit(int                    nr,
 838              volatile unsigned long *addr)
 839 {
 840     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 841 }
 842
 843 void
 844 bxe_set_bit(unsigned int           nr,
 845             volatile unsigned long *addr)
 846 {
 847     atomic_set_acq_long(addr, (1 << nr));
 848 }
 849
 850 void
 851 bxe_clear_bit(int                    nr,
 852               volatile unsigned long *addr)
 853 {
 854     atomic_clear_acq_long(addr, (1 << nr));
 855 }
 856
 857 int
 858 bxe_test_and_set_bit(int                    nr,
 859                        volatile unsigned long *addr)
 860 {
 861     unsigned long x;
 862     nr = (1 << nr);
 863     do {
 864         x = *addr;
 865     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 866     // if (x & nr) bit_was_set; else bit_was_not_set;
 867     return (x & nr);
 868 }
 869
 870 int
 871 bxe_test_and_clear_bit(int                    nr,
 872                        volatile unsigned long *addr)
 873 {
 874     unsigned long x;
 875     nr = (1 << nr);
 876     do {
 877         x = *addr;
 878     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 879     // if (x & nr) bit_was_set; else bit_was_not_set;
 880     return (x & nr);
 881 }
 882
 883 int
 884 bxe_cmpxchg(volatile int *addr,
 885             int          old,
 886             int          new)
 887 {
 888     int x;
 889     do {
 890         x = *addr;
 891     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 892     return (x);
 893 }
 894
 895 /*
 896  * Get DMA memory from the OS.
 897  *
 898  * Validates that the OS has provided DMA buffers in response to a
 899  * bus_dmamap_load call and saves the physical address of those buffers.
 900  * When the callback is used the OS will return 0 for the mapping function
 901  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 902  * failures back to the caller.
 903  *
 904  * Returns:
 905  *   Nothing.
 906  */
 907 static void
 908 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 909 {
 910     struct bxe_dma *dma = arg;
 911
 912     if (error) {
 913         dma->paddr = 0;
 914         dma->nseg  = 0;
 915         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 916     } else {
 917         dma->paddr = segs->ds_addr;
 918         dma->nseg  = nseg;
 919 #if 0
 920         BLOGD(dma->sc, DBG_LOAD,
 921               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 922               dma->msg, dma->vaddr, (void *)dma->paddr,
 923               dma->nseg, dma->size);
 924 #endif
 925     }
 926 }
 927
 928 /*
 929  * Allocate a block of memory and map it for DMA. No partial completions
 930  * allowed and release any resources acquired if we can't acquire all
 931  * resources.
 932  *
 933  * Returns:
 934  *   0 = Success, !0 = Failure
 935  */
 936 int
 937 bxe_dma_alloc(struct bxe_softc *sc,
 938               bus_size_t       size,
 939               struct bxe_dma   *dma,
 940               const char       *msg)
 941 {
 942     int rc;
 943
 944     if (dma->size > 0) {
 945         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 946               (unsigned long)dma->size);
 947         return (1);
 948     }
 949
 950     memset(dma, 0, sizeof(*dma)); /* sanity */
 951     dma->sc   = sc;
 952     dma->size = size;
 953     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 954
 955     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 956                             BCM_PAGE_SIZE,      /* alignment */
 957                             0,                  /* boundary limit */
 958                             BUS_SPACE_MAXADDR,  /* restricted low */
 959                             BUS_SPACE_MAXADDR,  /* restricted hi */
 960                             NULL,               /* addr filter() */
 961                             NULL,               /* addr filter() arg */
 962                             size,               /* max map size */
 963                             1,                  /* num discontinuous */
 964                             size,               /* max seg size */
 965                             BUS_DMA_ALLOCNOW,   /* flags */
 966                             NULL,               /* lock() */
 967                             NULL,               /* lock() arg */
 968                             &dma->tag);         /* returned dma tag */
 969     if (rc != 0) {
 970         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 971         memset(dma, 0, sizeof(*dma));
 972         return (1);
 973     }
 974
 975     rc = bus_dmamem_alloc(dma->tag,
 976                           (void **)&dma->vaddr,
 977                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 978                           &dma->map);
 979     if (rc != 0) {
 980         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 981         bus_dma_tag_destroy(dma->tag);
 982         memset(dma, 0, sizeof(*dma));
 983         return (1);
 984     }
 985
 986     rc = bus_dmamap_load(dma->tag,
 987                          dma->map,
 988                          dma->vaddr,
 989                          size,
 990                          bxe_dma_map_addr, /* BLOGD in here */
 991                          dma,
 992                          BUS_DMA_NOWAIT);
 993     if (rc != 0) {
 994         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 995         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 996         bus_dma_tag_destroy(dma->tag);
 997         memset(dma, 0, sizeof(*dma));
 998         return (1);
 999     }
1000
1001     return (0);
1002 }
1003
1004 void
1005 bxe_dma_free(struct bxe_softc *sc,
1006              struct bxe_dma   *dma)
1007 {
1008     if (dma->size > 0) {
1009 #if 0
1010         BLOGD(sc, DBG_LOAD,
1011               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
1012               dma->msg, dma->vaddr, (void *)dma->paddr,
1013               dma->nseg, dma->size);
1014 #endif
1015
1016         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
1017
1018         bus_dmamap_sync(dma->tag, dma->map,
1019                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
1020         bus_dmamap_unload(dma->tag, dma->map);
1021         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
1022         bus_dma_tag_destroy(dma->tag);
1023     }
1024
1025     memset(dma, 0, sizeof(*dma));
1026 }
1027
1028 /*
1029  * These indirect read and write routines are only during init.
1030  * The locking is handled by the MCP.
1031  */
1032
1033 void
1034 bxe_reg_wr_ind(struct bxe_softc *sc,
1035                uint32_t         addr,
1036                uint32_t         val)
1037 {
1038     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1039     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
1040     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1041 }
1042
1043 uint32_t
1044 bxe_reg_rd_ind(struct bxe_softc *sc,
1045                uint32_t         addr)
1046 {
1047     uint32_t val;
1048
1049     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1050     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
1051     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1052
1053     return (val);
1054 }
1055
1056 #if 0
1057 void bxe_dp_dmae(struct bxe_softc *sc, struct dmae_command *dmae, int msglvl)
1058 {
1059     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
1060
1061     switch (dmae->opcode & DMAE_COMMAND_DST) {
1062     case DMAE_CMD_DST_PCI:
1063         if (src_type == DMAE_CMD_SRC_PCI)
1064             DP(msglvl, "DMAE: opcode 0x%08x\n"
1065                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
1066                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1067                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1068                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1069                dmae->comp_addr_hi, dmae->comp_addr_lo,
1070                dmae->comp_val);
1071         else
1072             DP(msglvl, "DMAE: opcode 0x%08x\n"
1073                "src [%08x], len [%d*4], dst [%x:%08x]\n"
1074                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1075                dmae->opcode, dmae->src_addr_lo >> 2,
1076                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1077                dmae->comp_addr_hi, dmae->comp_addr_lo,
1078                dmae->comp_val);
1079         break;
1080     case DMAE_CMD_DST_GRC:
1081         if (src_type == DMAE_CMD_SRC_PCI)
1082             DP(msglvl, "DMAE: opcode 0x%08x\n"
1083                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
1084                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1085                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1086                dmae->len, dmae->dst_addr_lo >> 2,
1087                dmae->comp_addr_hi, dmae->comp_addr_lo,
1088                dmae->comp_val);
1089         else
1090             DP(msglvl, "DMAE: opcode 0x%08x\n"
1091                "src [%08x], len [%d*4], dst [%08x]\n"
1092                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1093                dmae->opcode, dmae->src_addr_lo >> 2,
1094                dmae->len, dmae->dst_addr_lo >> 2,
1095                dmae->comp_addr_hi, dmae->comp_addr_lo,
1096                dmae->comp_val);
1097         break;
1098     default:
1099         if (src_type == DMAE_CMD_SRC_PCI)
1100             DP(msglvl, "DMAE: opcode 0x%08x\n"
1101                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
1102                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1103                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1104                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1105                dmae->comp_val);
1106         else
1107             DP(msglvl, "DMAE: opcode 0x%08x\n"
1108                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1109                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1110                dmae->opcode, dmae->src_addr_lo >> 2,
1111                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1112                dmae->comp_val);
1113         break;
1114     }
1115
1116 }
1117 #endif
1118
1119 static int
1120 bxe_acquire_hw_lock(struct bxe_softc *sc,
1121                     uint32_t         resource)
1122 {
1123     uint32_t lock_status;
1124     uint32_t resource_bit = (1 << resource);
1125     int func = SC_FUNC(sc);
1126     uint32_t hw_lock_control_reg;
1127     int cnt;
1128
1129     /* validate the resource is within range */
1130     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1131         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1132         return (-1);
1133     }
1134
1135     if (func <= 5) {
1136         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1137     } else {
1138         hw_lock_control_reg =
1139                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1140     }
1141
1142     /* validate the resource is not already taken */
1143     lock_status = REG_RD(sc, hw_lock_control_reg);
1144     if (lock_status & resource_bit) {
1145         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1146               lock_status, resource_bit);
1147         return (-1);
1148     }
1149
1150     /* try every 5ms for 5 seconds */
1151     for (cnt = 0; cnt < 1000; cnt++) {
1152         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1153         lock_status = REG_RD(sc, hw_lock_control_reg);
1154         if (lock_status & resource_bit) {
1155             return (0);
1156         }
1157         DELAY(5000);
1158     }
1159
1160     BLOGE(sc, "Resource lock timeout!\n");
1161     return (-1);
1162 }
1163
1164 static int
1165 bxe_release_hw_lock(struct bxe_softc *sc,
1166                     uint32_t         resource)
1167 {
1168     uint32_t lock_status;
1169     uint32_t resource_bit = (1 << resource);
1170     int func = SC_FUNC(sc);
1171     uint32_t hw_lock_control_reg;
1172
1173     /* validate the resource is within range */
1174     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1175         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1176         return (-1);
1177     }
1178
1179     if (func <= 5) {
1180         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1181     } else {
1182         hw_lock_control_reg =
1183                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1184     }
1185
1186     /* validate the resource is currently taken */
1187     lock_status = REG_RD(sc, hw_lock_control_reg);
1188     if (!(lock_status & resource_bit)) {
1189         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1190               lock_status, resource_bit);
1191         return (-1);
1192     }
1193
1194     REG_WR(sc, hw_lock_control_reg, resource_bit);
1195     return (0);
1196 }
1197 static void bxe_acquire_phy_lock(struct bxe_softc *sc)
1198 {
1199         BXE_PHY_LOCK(sc);
1200         bxe_acquire_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1201 }
1202
1203 static void bxe_release_phy_lock(struct bxe_softc *sc)
1204 {
1205         bxe_release_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1206         BXE_PHY_UNLOCK(sc);
1207 }
1208 /*
1209  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1210  * had we done things the other way around, if two pfs from the same port
1211  * would attempt to access nvram at the same time, we could run into a
1212  * scenario such as:
1213  * pf A takes the port lock.
1214  * pf B succeeds in taking the same lock since they are from the same port.
1215  * pf A takes the per pf misc lock. Performs eeprom access.
1216  * pf A finishes. Unlocks the per pf misc lock.
1217  * Pf B takes the lock and proceeds to perform it's own access.
1218  * pf A unlocks the per port lock, while pf B is still working (!).
1219  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1220  * access corrupted by pf B).*
1221  */
1222 static int
1223 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1224 {
1225     int port = SC_PORT(sc);
1226     int count, i;
1227     uint32_t val = 0;
1228
1229     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1230     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1231
1232     /* adjust timeout for emulation/FPGA */
1233     count = NVRAM_TIMEOUT_COUNT;
1234     if (CHIP_REV_IS_SLOW(sc)) {
1235         count *= 100;
1236     }
1237
1238     /* request access to nvram interface */
1239     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1240            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1241
1242     for (i = 0; i < count*10; i++) {
1243         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1244         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1245             break;
1246         }
1247
1248         DELAY(5);
1249     }
1250
1251     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1252         BLOGE(sc, "Cannot get access to nvram interface\n");
1253         return (-1);
1254     }
1255
1256     return (0);
1257 }
1258
1259 static int
1260 bxe_release_nvram_lock(struct bxe_softc *sc)
1261 {
1262     int port = SC_PORT(sc);
1263     int count, i;
1264     uint32_t val = 0;
1265
1266     /* adjust timeout for emulation/FPGA */
1267     count = NVRAM_TIMEOUT_COUNT;
1268     if (CHIP_REV_IS_SLOW(sc)) {
1269         count *= 100;
1270     }
1271
1272     /* relinquish nvram interface */
1273     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1274            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1275
1276     for (i = 0; i < count*10; i++) {
1277         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1278         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1279             break;
1280         }
1281
1282         DELAY(5);
1283     }
1284
1285     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1286         BLOGE(sc, "Cannot free access to nvram interface\n");
1287         return (-1);
1288     }
1289
1290     /* release HW lock: protect against other PFs in PF Direct Assignment */
1291     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1292
1293     return (0);
1294 }
1295
1296 static void
1297 bxe_enable_nvram_access(struct bxe_softc *sc)
1298 {
1299     uint32_t val;
1300
1301     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1302
1303     /* enable both bits, even on read */
1304     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1305            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1306 }
1307
1308 static void
1309 bxe_disable_nvram_access(struct bxe_softc *sc)
1310 {
1311     uint32_t val;
1312
1313     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1314
1315     /* disable both bits, even after read */
1316     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1317            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1318                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1319 }
1320
1321 static int
1322 bxe_nvram_read_dword(struct bxe_softc *sc,
1323                      uint32_t         offset,
1324                      uint32_t         *ret_val,
1325                      uint32_t         cmd_flags)
1326 {
1327     int count, i, rc;
1328     uint32_t val;
1329
1330     /* build the command word */
1331     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1332
1333     /* need to clear DONE bit separately */
1334     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1335
1336     /* address of the NVRAM to read from */
1337     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1338            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1339
1340     /* issue a read command */
1341     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1342
1343     /* adjust timeout for emulation/FPGA */
1344     count = NVRAM_TIMEOUT_COUNT;
1345     if (CHIP_REV_IS_SLOW(sc)) {
1346         count *= 100;
1347     }
1348
1349     /* wait for completion */
1350     *ret_val = 0;
1351     rc = -1;
1352     for (i = 0; i < count; i++) {
1353         DELAY(5);
1354         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1355
1356         if (val & MCPR_NVM_COMMAND_DONE) {
1357             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1358             /* we read nvram data in cpu order
1359              * but ethtool sees it as an array of bytes
1360              * converting to big-endian will do the work
1361              */
1362             *ret_val = htobe32(val);
1363             rc = 0;
1364             break;
1365         }
1366     }
1367
1368     if (rc == -1) {
1369         BLOGE(sc, "nvram read timeout expired\n");
1370     }
1371
1372     return (rc);
1373 }
1374
1375 static int
1376 bxe_nvram_read(struct bxe_softc *sc,
1377                uint32_t         offset,
1378                uint8_t          *ret_buf,
1379                int              buf_size)
1380 {
1381     uint32_t cmd_flags;
1382     uint32_t val;
1383     int rc;
1384
1385     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1386         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1387               offset, buf_size);
1388         return (-1);
1389     }
1390
1391     if ((offset + buf_size) > sc->devinfo.flash_size) {
1392         BLOGE(sc, "Invalid parameter, "
1393                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1394               offset, buf_size, sc->devinfo.flash_size);
1395         return (-1);
1396     }
1397
1398     /* request access to nvram interface */
1399     rc = bxe_acquire_nvram_lock(sc);
1400     if (rc) {
1401         return (rc);
1402     }
1403
1404     /* enable access to nvram interface */
1405     bxe_enable_nvram_access(sc);
1406
1407     /* read the first word(s) */
1408     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1409     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1410         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1411         memcpy(ret_buf, &val, 4);
1412
1413         /* advance to the next dword */
1414         offset += sizeof(uint32_t);
1415         ret_buf += sizeof(uint32_t);
1416         buf_size -= sizeof(uint32_t);
1417         cmd_flags = 0;
1418     }
1419
1420     if (rc == 0) {
1421         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1422         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1423         memcpy(ret_buf, &val, 4);
1424     }
1425
1426     /* disable access to nvram interface */
1427     bxe_disable_nvram_access(sc);
1428     bxe_release_nvram_lock(sc);
1429
1430     return (rc);
1431 }
1432
1433 static int
1434 bxe_nvram_write_dword(struct bxe_softc *sc,
1435                       uint32_t         offset,
1436                       uint32_t         val,
1437                       uint32_t         cmd_flags)
1438 {
1439     int count, i, rc;
1440
1441     /* build the command word */
1442     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1443
1444     /* need to clear DONE bit separately */
1445     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1446
1447     /* write the data */
1448     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1449
1450     /* address of the NVRAM to write to */
1451     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1452            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1453
1454     /* issue the write command */
1455     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1456
1457     /* adjust timeout for emulation/FPGA */
1458     count = NVRAM_TIMEOUT_COUNT;
1459     if (CHIP_REV_IS_SLOW(sc)) {
1460         count *= 100;
1461     }
1462
1463     /* wait for completion */
1464     rc = -1;
1465     for (i = 0; i < count; i++) {
1466         DELAY(5);
1467         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1468         if (val & MCPR_NVM_COMMAND_DONE) {
1469             rc = 0;
1470             break;
1471         }
1472     }
1473
1474     if (rc == -1) {
1475         BLOGE(sc, "nvram write timeout expired\n");
1476     }
1477
1478     return (rc);
1479 }
1480
1481 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1482
1483 static int
1484 bxe_nvram_write1(struct bxe_softc *sc,
1485                  uint32_t         offset,
1486                  uint8_t          *data_buf,
1487                  int              buf_size)
1488 {
1489     uint32_t cmd_flags;
1490     uint32_t align_offset;
1491     uint32_t val;
1492     int rc;
1493
1494     if ((offset + buf_size) > sc->devinfo.flash_size) {
1495         BLOGE(sc, "Invalid parameter, "
1496                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1497               offset, buf_size, sc->devinfo.flash_size);
1498         return (-1);
1499     }
1500
1501     /* request access to nvram interface */
1502     rc = bxe_acquire_nvram_lock(sc);
1503     if (rc) {
1504         return (rc);
1505     }
1506
1507     /* enable access to nvram interface */
1508     bxe_enable_nvram_access(sc);
1509
1510     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1511     align_offset = (offset & ~0x03);
1512     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1513
1514     if (rc == 0) {
1515         val &= ~(0xff << BYTE_OFFSET(offset));
1516         val |= (*data_buf << BYTE_OFFSET(offset));
1517
1518         /* nvram data is returned as an array of bytes
1519          * convert it back to cpu order
1520          */
1521         val = be32toh(val);
1522
1523         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1524     }
1525
1526     /* disable access to nvram interface */
1527     bxe_disable_nvram_access(sc);
1528     bxe_release_nvram_lock(sc);
1529
1530     return (rc);
1531 }
1532
1533 static int
1534 bxe_nvram_write(struct bxe_softc *sc,
1535                 uint32_t         offset,
1536                 uint8_t          *data_buf,
1537                 int              buf_size)
1538 {
1539     uint32_t cmd_flags;
1540     uint32_t val;
1541     uint32_t written_so_far;
1542     int rc;
1543
1544     if (buf_size == 1) {
1545         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1546     }
1547
1548     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1549         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1550               offset, buf_size);
1551         return (-1);
1552     }
1553
1554     if (buf_size == 0) {
1555         return (0); /* nothing to do */
1556     }
1557
1558     if ((offset + buf_size) > sc->devinfo.flash_size) {
1559         BLOGE(sc, "Invalid parameter, "
1560                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1561               offset, buf_size, sc->devinfo.flash_size);
1562         return (-1);
1563     }
1564
1565     /* request access to nvram interface */
1566     rc = bxe_acquire_nvram_lock(sc);
1567     if (rc) {
1568         return (rc);
1569     }
1570
1571     /* enable access to nvram interface */
1572     bxe_enable_nvram_access(sc);
1573
1574     written_so_far = 0;
1575     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1576     while ((written_so_far < buf_size) && (rc == 0)) {
1577         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1578             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1579         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1580             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1581         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1582             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1583         }
1584
1585         memcpy(&val, data_buf, 4);
1586
1587         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1588
1589         /* advance to the next dword */
1590         offset += sizeof(uint32_t);
1591         data_buf += sizeof(uint32_t);
1592         written_so_far += sizeof(uint32_t);
1593         cmd_flags = 0;
1594     }
1595
1596     /* disable access to nvram interface */
1597     bxe_disable_nvram_access(sc);
1598     bxe_release_nvram_lock(sc);
1599
1600     return (rc);
1601 }
1602
1603 /* copy command into DMAE command memory and set DMAE command Go */
1604 void
1605 bxe_post_dmae(struct bxe_softc    *sc,
1606               struct dmae_command *dmae,
1607               int                 idx)
1608 {
1609     uint32_t cmd_offset;
1610     int i;
1611
1612     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1613     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1614         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1615     }
1616
1617     REG_WR(sc, dmae_reg_go_c[idx], 1);
1618 }
1619
1620 uint32_t
1621 bxe_dmae_opcode_add_comp(uint32_t opcode,
1622                          uint8_t  comp_type)
1623 {
1624     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1625                       DMAE_COMMAND_C_TYPE_ENABLE));
1626 }
1627
1628 uint32_t
1629 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1630 {
1631     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1632 }
1633
1634 uint32_t
1635 bxe_dmae_opcode(struct bxe_softc *sc,
1636                 uint8_t          src_type,
1637                 uint8_t          dst_type,
1638                 uint8_t          with_comp,
1639                 uint8_t          comp_type)
1640 {
1641     uint32_t opcode = 0;
1642
1643     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1644                (dst_type << DMAE_COMMAND_DST_SHIFT));
1645
1646     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1647
1648     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1649
1650     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1651                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1652
1653     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1654
1655 #ifdef __BIG_ENDIAN
1656     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1657 #else
1658     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1659 #endif
1660
1661     if (with_comp) {
1662         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1663     }
1664
1665     return (opcode);
1666 }
1667
1668 static void
1669 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1670                         struct dmae_command *dmae,
1671                         uint8_t             src_type,
1672                         uint8_t             dst_type)
1673 {
1674     memset(dmae, 0, sizeof(struct dmae_command));
1675
1676     /* set the opcode */
1677     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1678                                    TRUE, DMAE_COMP_PCI);
1679
1680     /* fill in the completion parameters */
1681     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1682     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1683     dmae->comp_val     = DMAE_COMP_VAL;
1684 }
1685
1686 /* issue a DMAE command over the init channel and wait for completion */
1687 static int
1688 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1689                          struct dmae_command *dmae)
1690 {
1691     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1692     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1693
1694     BXE_DMAE_LOCK(sc);
1695
1696     /* reset completion */
1697     *wb_comp = 0;
1698
1699     /* post the command on the channel used for initializations */
1700     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1701
1702     /* wait for completion */
1703     DELAY(5);
1704
1705     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1706         if (!timeout ||
1707             (sc->recovery_state != BXE_RECOVERY_DONE &&
1708              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1709             BLOGE(sc, "DMAE timeout!\n");
1710             BXE_DMAE_UNLOCK(sc);
1711             return (DMAE_TIMEOUT);
1712         }
1713
1714         timeout--;
1715         DELAY(50);
1716     }
1717
1718     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1719         BLOGE(sc, "DMAE PCI error!\n");
1720         BXE_DMAE_UNLOCK(sc);
1721         return (DMAE_PCI_ERROR);
1722     }
1723
1724     BXE_DMAE_UNLOCK(sc);
1725     return (0);
1726 }
1727
1728 void
1729 bxe_read_dmae(struct bxe_softc *sc,
1730               uint32_t         src_addr,
1731               uint32_t         len32)
1732 {
1733     struct dmae_command dmae;
1734     uint32_t *data;
1735     int i, rc;
1736
1737     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1738
1739     if (!sc->dmae_ready) {
1740         data = BXE_SP(sc, wb_data[0]);
1741
1742         for (i = 0; i < len32; i++) {
1743             data[i] = (CHIP_IS_E1(sc)) ?
1744                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1745                           REG_RD(sc, (src_addr + (i * 4)));
1746         }
1747
1748         return;
1749     }
1750
1751     /* set opcode and fixed command fields */
1752     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1753
1754     /* fill in addresses and len */
1755     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1756     dmae.src_addr_hi = 0;
1757     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1758     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1759     dmae.len         = len32;
1760
1761     /* issue the command and wait for completion */
1762     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1763         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1764     };
1765 }
1766
1767 void
1768 bxe_write_dmae(struct bxe_softc *sc,
1769                bus_addr_t       dma_addr,
1770                uint32_t         dst_addr,
1771                uint32_t         len32)
1772 {
1773     struct dmae_command dmae;
1774     int rc;
1775
1776     if (!sc->dmae_ready) {
1777         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1778
1779         if (CHIP_IS_E1(sc)) {
1780             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1781         } else {
1782             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1783         }
1784
1785         return;
1786     }
1787
1788     /* set opcode and fixed command fields */
1789     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1790
1791     /* fill in addresses and len */
1792     dmae.src_addr_lo = U64_LO(dma_addr);
1793     dmae.src_addr_hi = U64_HI(dma_addr);
1794     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1795     dmae.dst_addr_hi = 0;
1796     dmae.len         = len32;
1797
1798     /* issue the command and wait for completion */
1799     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1800         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1801     }
1802 }
1803
1804 void
1805 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1806                         bus_addr_t       phys_addr,
1807                         uint32_t         addr,
1808                         uint32_t         len)
1809 {
1810     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1811     int offset = 0;
1812
1813     while (len > dmae_wr_max) {
1814         bxe_write_dmae(sc,
1815                        (phys_addr + offset), /* src DMA address */
1816                        (addr + offset),      /* dst GRC address */
1817                        dmae_wr_max);
1818         offset += (dmae_wr_max * 4);
1819         len -= dmae_wr_max;
1820     }
1821
1822     bxe_write_dmae(sc,
1823                    (phys_addr + offset), /* src DMA address */
1824                    (addr + offset),      /* dst GRC address */
1825                    len);
1826 }
1827
1828 void
1829 bxe_set_ctx_validation(struct bxe_softc   *sc,
1830                        struct eth_context *cxt,
1831                        uint32_t           cid)
1832 {
1833     /* ustorm cxt validation */
1834     cxt->ustorm_ag_context.cdu_usage =
1835         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1836             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1837     /* xcontext validation */
1838     cxt->xstorm_ag_context.cdu_reserved =
1839         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1840             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1841 }
1842
1843 static void
1844 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1845                             uint8_t          port,
1846                             uint8_t          fw_sb_id,
1847                             uint8_t          sb_index,
1848                             uint8_t          ticks)
1849 {
1850     uint32_t addr =
1851         (BAR_CSTRORM_INTMEM +
1852          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1853
1854     REG_WR8(sc, addr, ticks);
1855
1856     BLOGD(sc, DBG_LOAD,
1857           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1858           port, fw_sb_id, sb_index, ticks);
1859 }
1860
1861 static void
1862 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1863                             uint8_t          port,
1864                             uint16_t         fw_sb_id,
1865                             uint8_t          sb_index,
1866                             uint8_t          disable)
1867 {
1868     uint32_t enable_flag =
1869         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1870     uint32_t addr =
1871         (BAR_CSTRORM_INTMEM +
1872          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1873     uint8_t flags;
1874
1875     /* clear and set */
1876     flags = REG_RD8(sc, addr);
1877     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1878     flags |= enable_flag;
1879     REG_WR8(sc, addr, flags);
1880
1881     BLOGD(sc, DBG_LOAD,
1882           "port %d fw_sb_id %d sb_index %d disable %d\n",
1883           port, fw_sb_id, sb_index, disable);
1884 }
1885
1886 void
1887 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1888                              uint8_t          fw_sb_id,
1889                              uint8_t          sb_index,
1890                              uint8_t          disable,
1891                              uint16_t         usec)
1892 {
1893     int port = SC_PORT(sc);
1894     uint8_t ticks = (usec / 4); /* XXX ??? */
1895
1896     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1897
1898     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1899     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1900 }
1901
1902 void
1903 elink_cb_udelay(struct bxe_softc *sc,
1904                 uint32_t         usecs)
1905 {
1906     DELAY(usecs);
1907 }
1908
1909 uint32_t
1910 elink_cb_reg_read(struct bxe_softc *sc,
1911                   uint32_t         reg_addr)
1912 {
1913     return (REG_RD(sc, reg_addr));
1914 }
1915
1916 void
1917 elink_cb_reg_write(struct bxe_softc *sc,
1918                    uint32_t         reg_addr,
1919                    uint32_t         val)
1920 {
1921     REG_WR(sc, reg_addr, val);
1922 }
1923
1924 void
1925 elink_cb_reg_wb_write(struct bxe_softc *sc,
1926                       uint32_t         offset,
1927                       uint32_t         *wb_write,
1928                       uint16_t         len)
1929 {
1930     REG_WR_DMAE(sc, offset, wb_write, len);
1931 }
1932
1933 void
1934 elink_cb_reg_wb_read(struct bxe_softc *sc,
1935                      uint32_t         offset,
1936                      uint32_t         *wb_write,
1937                      uint16_t         len)
1938 {
1939     REG_RD_DMAE(sc, offset, wb_write, len);
1940 }
1941
1942 uint8_t
1943 elink_cb_path_id(struct bxe_softc *sc)
1944 {
1945     return (SC_PATH(sc));
1946 }
1947
1948 void
1949 elink_cb_event_log(struct bxe_softc     *sc,
1950                    const elink_log_id_t elink_log_id,
1951                    ...)
1952 {
1953     /* XXX */
1954 #if 0
1955     //va_list ap;
1956     va_start(ap, elink_log_id);
1957     _XXX_(sc, lm_log_id, ap);
1958     va_end(ap);
1959 #endif
1960     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1961 }
1962
1963 static int
1964 bxe_set_spio(struct bxe_softc *sc,
1965              int              spio,
1966              uint32_t         mode)
1967 {
1968     uint32_t spio_reg;
1969
1970     /* Only 2 SPIOs are configurable */
1971     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1972         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1973         return (-1);
1974     }
1975
1976     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1977
1978     /* read SPIO and mask except the float bits */
1979     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1980
1981     switch (mode) {
1982     case MISC_SPIO_OUTPUT_LOW:
1983         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1984         /* clear FLOAT and set CLR */
1985         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1986         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1987         break;
1988
1989     case MISC_SPIO_OUTPUT_HIGH:
1990         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1991         /* clear FLOAT and set SET */
1992         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1993         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1994         break;
1995
1996     case MISC_SPIO_INPUT_HI_Z:
1997         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1998         /* set FLOAT */
1999         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
2000         break;
2001
2002     default:
2003         break;
2004     }
2005
2006     REG_WR(sc, MISC_REG_SPIO, spio_reg);
2007     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
2008
2009     return (0);
2010 }
2011
2012 static int
2013 bxe_gpio_read(struct bxe_softc *sc,
2014               int              gpio_num,
2015               uint8_t          port)
2016 {
2017     /* The GPIO should be swapped if swap register is set and active */
2018     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2019                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2020     int gpio_shift = (gpio_num +
2021                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2022     uint32_t gpio_mask = (1 << gpio_shift);
2023     uint32_t gpio_reg;
2024
2025     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2026         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2027         return (-1);
2028     }
2029
2030     /* read GPIO value */
2031     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2032
2033     /* get the requested pin value */
2034     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
2035 }
2036
2037 static int
2038 bxe_gpio_write(struct bxe_softc *sc,
2039                int              gpio_num,
2040                uint32_t         mode,
2041                uint8_t          port)
2042 {
2043     /* The GPIO should be swapped if swap register is set and active */
2044     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2045                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2046     int gpio_shift = (gpio_num +
2047                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2048     uint32_t gpio_mask = (1 << gpio_shift);
2049     uint32_t gpio_reg;
2050
2051     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2052         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2053         return (-1);
2054     }
2055
2056     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2057
2058     /* read GPIO and mask except the float bits */
2059     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
2060
2061     switch (mode) {
2062     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2063         BLOGD(sc, DBG_PHY,
2064               "Set GPIO %d (shift %d) -> output low\n",
2065               gpio_num, gpio_shift);
2066         /* clear FLOAT and set CLR */
2067         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2068         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
2069         break;
2070
2071     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2072         BLOGD(sc, DBG_PHY,
2073               "Set GPIO %d (shift %d) -> output high\n",
2074               gpio_num, gpio_shift);
2075         /* clear FLOAT and set SET */
2076         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2077         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
2078         break;
2079
2080     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2081         BLOGD(sc, DBG_PHY,
2082               "Set GPIO %d (shift %d) -> input\n",
2083               gpio_num, gpio_shift);
2084         /* set FLOAT */
2085         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2086         break;
2087
2088     default:
2089         break;
2090     }
2091
2092     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2093     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2094
2095     return (0);
2096 }
2097
2098 static int
2099 bxe_gpio_mult_write(struct bxe_softc *sc,
2100                     uint8_t          pins,
2101                     uint32_t         mode)
2102 {
2103     uint32_t gpio_reg;
2104
2105     /* any port swapping should be handled by caller */
2106
2107     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2108
2109     /* read GPIO and mask except the float bits */
2110     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2111     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2112     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
2113     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
2114
2115     switch (mode) {
2116     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2117         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2118         /* set CLR */
2119         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2120         break;
2121
2122     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2123         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2124         /* set SET */
2125         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2126         break;
2127
2128     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2129         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2130         /* set FLOAT */
2131         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2132         break;
2133
2134     default:
2135         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2136         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2137         return (-1);
2138     }
2139
2140     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2141     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2142
2143     return (0);
2144 }
2145
2146 static int
2147 bxe_gpio_int_write(struct bxe_softc *sc,
2148                    int              gpio_num,
2149                    uint32_t         mode,
2150                    uint8_t          port)
2151 {
2152     /* The GPIO should be swapped if swap register is set and active */
2153     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2154                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2155     int gpio_shift = (gpio_num +
2156                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2157     uint32_t gpio_mask = (1 << gpio_shift);
2158     uint32_t gpio_reg;
2159
2160     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2161         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2162         return (-1);
2163     }
2164
2165     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2166
2167     /* read GPIO int */
2168     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2169
2170     switch (mode) {
2171     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2172         BLOGD(sc, DBG_PHY,
2173               "Clear GPIO INT %d (shift %d) -> output low\n",
2174               gpio_num, gpio_shift);
2175         /* clear SET and set CLR */
2176         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2177         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2178         break;
2179
2180     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2181         BLOGD(sc, DBG_PHY,
2182               "Set GPIO INT %d (shift %d) -> output high\n",
2183               gpio_num, gpio_shift);
2184         /* clear CLR and set SET */
2185         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2186         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2187         break;
2188
2189     default:
2190         break;
2191     }
2192
2193     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2194     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2195
2196     return (0);
2197 }
2198
2199 uint32_t
2200 elink_cb_gpio_read(struct bxe_softc *sc,
2201                    uint16_t         gpio_num,
2202                    uint8_t          port)
2203 {
2204     return (bxe_gpio_read(sc, gpio_num, port));
2205 }
2206
2207 uint8_t
2208 elink_cb_gpio_write(struct bxe_softc *sc,
2209                     uint16_t         gpio_num,
2210                     uint8_t          mode, /* 0=low 1=high */
2211                     uint8_t          port)
2212 {
2213     return (bxe_gpio_write(sc, gpio_num, mode, port));
2214 }
2215
2216 uint8_t
2217 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2218                          uint8_t          pins,
2219                          uint8_t          mode) /* 0=low 1=high */
2220 {
2221     return (bxe_gpio_mult_write(sc, pins, mode));
2222 }
2223
2224 uint8_t
2225 elink_cb_gpio_int_write(struct bxe_softc *sc,
2226                         uint16_t         gpio_num,
2227                         uint8_t          mode, /* 0=low 1=high */
2228                         uint8_t          port)
2229 {
2230     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2231 }
2232
2233 void
2234 elink_cb_notify_link_changed(struct bxe_softc *sc)
2235 {
2236     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2237                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2238 }
2239
2240 /* send the MCP a request, block until there is a reply */
2241 uint32_t
2242 elink_cb_fw_command(struct bxe_softc *sc,
2243                     uint32_t         command,
2244                     uint32_t         param)
2245 {
2246     int mb_idx = SC_FW_MB_IDX(sc);
2247     uint32_t seq;
2248     uint32_t rc = 0;
2249     uint32_t cnt = 1;
2250     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2251
2252     BXE_FWMB_LOCK(sc);
2253
2254     seq = ++sc->fw_seq;
2255     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2256     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2257
2258     BLOGD(sc, DBG_PHY,
2259           "wrote command 0x%08x to FW MB param 0x%08x\n",
2260           (command | seq), param);
2261
2262     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2263     do {
2264         DELAY(delay * 1000);
2265         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2266     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2267
2268     BLOGD(sc, DBG_PHY,
2269           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2270           cnt*delay, rc, seq);
2271
2272     /* is this a reply to our command? */
2273     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2274         rc &= FW_MSG_CODE_MASK;
2275     } else {
2276         /* Ruh-roh! */
2277         BLOGE(sc, "FW failed to respond!\n");
2278         // XXX bxe_fw_dump(sc);
2279         rc = 0;
2280     }
2281
2282     BXE_FWMB_UNLOCK(sc);
2283     return (rc);
2284 }
2285
2286 static uint32_t
2287 bxe_fw_command(struct bxe_softc *sc,
2288                uint32_t         command,
2289                uint32_t         param)
2290 {
2291     return (elink_cb_fw_command(sc, command, param));
2292 }
2293
2294 static void
2295 __storm_memset_dma_mapping(struct bxe_softc *sc,
2296                            uint32_t         addr,
2297                            bus_addr_t       mapping)
2298 {
2299     REG_WR(sc, addr, U64_LO(mapping));
2300     REG_WR(sc, (addr + 4), U64_HI(mapping));
2301 }
2302
2303 static void
2304 storm_memset_spq_addr(struct bxe_softc *sc,
2305                       bus_addr_t       mapping,
2306                       uint16_t         abs_fid)
2307 {
2308     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2309                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2310     __storm_memset_dma_mapping(sc, addr, mapping);
2311 }
2312
2313 static void
2314 storm_memset_vf_to_pf(struct bxe_softc *sc,
2315                       uint16_t         abs_fid,
2316                       uint16_t         pf_id)
2317 {
2318     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2319     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2320     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2321     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2322 }
2323
2324 static void
2325 storm_memset_func_en(struct bxe_softc *sc,
2326                      uint16_t         abs_fid,
2327                      uint8_t          enable)
2328 {
2329     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2330     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2331     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2332     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2333 }
2334
2335 static void
2336 storm_memset_eq_data(struct bxe_softc       *sc,
2337                      struct event_ring_data *eq_data,
2338                      uint16_t               pfid)
2339 {
2340     uint32_t addr;
2341     size_t size;
2342
2343     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2344     size = sizeof(struct event_ring_data);
2345     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2346 }
2347
2348 static void
2349 storm_memset_eq_prod(struct bxe_softc *sc,
2350                      uint16_t         eq_prod,
2351                      uint16_t         pfid)
2352 {
2353     uint32_t addr = (BAR_CSTRORM_INTMEM +
2354                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2355     REG_WR16(sc, addr, eq_prod);
2356 }
2357
2358 /*
2359  * Post a slowpath command.
2360  *
2361  * A slowpath command is used to propogate a configuration change through
2362  * the controller in a controlled manner, allowing each STORM processor and
2363  * other H/W blocks to phase in the change.  The commands sent on the
2364  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2365  * completion of the ramrod will occur in different ways.  Here's a
2366  * breakdown of ramrods and how they complete:
2367  *
2368  * RAMROD_CMD_ID_ETH_PORT_SETUP
2369  *   Used to setup the leading connection on a port.  Completes on the
2370  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2371  *
2372  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2373  *   Used to setup an additional connection on a port.  Completes on the
2374  *   RCQ of the multi-queue/RSS connection being initialized.
2375  *
2376  * RAMROD_CMD_ID_ETH_STAT_QUERY
2377  *   Used to force the storm processors to update the statistics database
2378  *   in host memory.  This ramrod is send on the leading connection CID and
2379  *   completes as an index increment of the CSTORM on the default status
2380  *   block.
2381  *
2382  * RAMROD_CMD_ID_ETH_UPDATE
2383  *   Used to update the state of the leading connection, usually to udpate
2384  *   the RSS indirection table.  Completes on the RCQ of the leading
2385  *   connection. (Not currently used under FreeBSD until OS support becomes
2386  *   available.)
2387  *
2388  * RAMROD_CMD_ID_ETH_HALT
2389  *   Used when tearing down a connection prior to driver unload.  Completes
2390  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2391  *   use this on the leading connection.
2392  *
2393  * RAMROD_CMD_ID_ETH_SET_MAC
2394  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2395  *   the RCQ of the leading connection.
2396  *
2397  * RAMROD_CMD_ID_ETH_CFC_DEL
2398  *   Used when tearing down a conneciton prior to driver unload.  Completes
2399  *   on the RCQ of the leading connection (since the current connection
2400  *   has been completely removed from controller memory).
2401  *
2402  * RAMROD_CMD_ID_ETH_PORT_DEL
2403  *   Used to tear down the leading connection prior to driver unload,
2404  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2405  *   default status block.
2406  *
2407  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2408  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2409  *   RSS connection that is being offloaded.  (Not currently used under
2410  *   FreeBSD.)
2411  *
2412  * There can only be one command pending per function.
2413  *
2414  * Returns:
2415  *   0 = Success, !0 = Failure.
2416  */
2417
2418 /* must be called under the spq lock */
2419 static inline
2420 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2421 {
2422     struct eth_spe *next_spe = sc->spq_prod_bd;
2423
2424     if (sc->spq_prod_bd == sc->spq_last_bd) {
2425         /* wrap back to the first eth_spq */
2426         sc->spq_prod_bd = sc->spq;
2427         sc->spq_prod_idx = 0;
2428     } else {
2429         sc->spq_prod_bd++;
2430         sc->spq_prod_idx++;
2431     }
2432
2433     return (next_spe);
2434 }
2435
2436 /* must be called under the spq lock */
2437 static inline
2438 void bxe_sp_prod_update(struct bxe_softc *sc)
2439 {
2440     int func = SC_FUNC(sc);
2441
2442     /*
2443      * Make sure that BD data is updated before writing the producer.
2444      * BD data is written to the memory, the producer is read from the
2445      * memory, thus we need a full memory barrier to ensure the ordering.
2446      */
2447     mb();
2448
2449     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2450              sc->spq_prod_idx);
2451
2452     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2453                       BUS_SPACE_BARRIER_WRITE);
2454 }
2455
2456 /**
2457  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2458  *
2459  * @cmd:      command to check
2460  * @cmd_type: command type
2461  */
2462 static inline
2463 int bxe_is_contextless_ramrod(int cmd,
2464                               int cmd_type)
2465 {
2466     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2467         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2468         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2469         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2470         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2471         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2472         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2473         return (TRUE);
2474     } else {
2475         return (FALSE);
2476     }
2477 }
2478
2479 /**
2480  * bxe_sp_post - place a single command on an SP ring
2481  *
2482  * @sc:         driver handle
2483  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2484  * @cid:        SW CID the command is related to
2485  * @data_hi:    command private data address (high 32 bits)
2486  * @data_lo:    command private data address (low 32 bits)
2487  * @cmd_type:   command type (e.g. NONE, ETH)
2488  *
2489  * SP data is handled as if it's always an address pair, thus data fields are
2490  * not swapped to little endian in upper functions. Instead this function swaps
2491  * data as if it's two uint32 fields.
2492  */
2493 int
2494 bxe_sp_post(struct bxe_softc *sc,
2495             int              command,
2496             int              cid,
2497             uint32_t         data_hi,
2498             uint32_t         data_lo,
2499             int              cmd_type)
2500 {
2501     struct eth_spe *spe;
2502     uint16_t type;
2503     int common;
2504
2505     common = bxe_is_contextless_ramrod(command, cmd_type);
2506
2507     BXE_SP_LOCK(sc);
2508
2509     if (common) {
2510         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2511             BLOGE(sc, "EQ ring is full!\n");
2512             BXE_SP_UNLOCK(sc);
2513             return (-1);
2514         }
2515     } else {
2516         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2517             BLOGE(sc, "SPQ ring is full!\n");
2518             BXE_SP_UNLOCK(sc);
2519             return (-1);
2520         }
2521     }
2522
2523     spe = bxe_sp_get_next(sc);
2524
2525     /* CID needs port number to be encoded int it */
2526     spe->hdr.conn_and_cmd_data =
2527         htole32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2528
2529     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2530
2531     /* TBD: Check if it works for VFs */
2532     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2533              SPE_HDR_FUNCTION_ID);
2534
2535     spe->hdr.type = htole16(type);
2536
2537     spe->data.update_data_addr.hi = htole32(data_hi);
2538     spe->data.update_data_addr.lo = htole32(data_lo);
2539
2540     /*
2541      * It's ok if the actual decrement is issued towards the memory
2542      * somewhere between the lock and unlock. Thus no more explict
2543      * memory barrier is needed.
2544      */
2545     if (common) {
2546         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2547     } else {
2548         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2549     }
2550
2551     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2552     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2553           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2554     BLOGD(sc, DBG_SP,
2555           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2556           sc->spq_prod_idx,
2557           (uint32_t)U64_HI(sc->spq_dma.paddr),
2558           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2559           command,
2560           common,
2561           HW_CID(sc, cid),
2562           data_hi,
2563           data_lo,
2564           type,
2565           atomic_load_acq_long(&sc->cq_spq_left),
2566           atomic_load_acq_long(&sc->eq_spq_left));
2567
2568     bxe_sp_prod_update(sc);
2569
2570     BXE_SP_UNLOCK(sc);
2571     return (0);
2572 }
2573
2574 /**
2575  * bxe_debug_print_ind_table - prints the indirection table configuration.
2576  *
2577  * @sc: driver hanlde
2578  * @p:  pointer to rss configuration
2579  */
2580 #if 0
2581 static void
2582 bxe_debug_print_ind_table(struct bxe_softc               *sc,
2583                           struct ecore_config_rss_params *p)
2584 {
2585     int i;
2586
2587     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2588     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2589     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2590         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2591
2592         /* Print 4 bytes in a line */
2593         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2594             (((i + 1) & 0x3) == 0)) {
2595             BLOGD(sc, DBG_LOAD, "\n");
2596             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2597         }
2598     }
2599
2600     BLOGD(sc, DBG_LOAD, "\n");
2601 }
2602 #endif
2603
2604 /*
2605  * FreeBSD Device probe function.
2606  *
2607  * Compares the device found to the driver's list of supported devices and
2608  * reports back to the bsd loader whether this is the right driver for the device.
2609  * This is the driver entry function called from the "kldload" command.
2610  *
2611  * Returns:
2612  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2613  */
2614 static int
2615 bxe_probe(device_t dev)
2616 {
2617     struct bxe_softc *sc;
2618     struct bxe_device_type *t;
2619     char *descbuf;
2620     uint16_t did, sdid, svid, vid;
2621
2622     /* Find our device structure */
2623     sc = device_get_softc(dev);
2624     sc->dev = dev;
2625     t = bxe_devs;
2626
2627     /* Get the data for the device to be probed. */
2628     vid  = pci_get_vendor(dev);
2629     did  = pci_get_device(dev);
2630     svid = pci_get_subvendor(dev);
2631     sdid = pci_get_subdevice(dev);
2632
2633     BLOGD(sc, DBG_LOAD,
2634           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2635           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2636
2637     /* Look through the list of known devices for a match. */
2638     while (t->bxe_name != NULL) {
2639         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2640             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2641             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2642             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2643             if (descbuf == NULL)
2644                 return (ENOMEM);
2645
2646             /* Print out the device identity. */
2647             snprintf(descbuf, BXE_DEVDESC_MAX,
2648                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2649                      (((pci_read_config(dev, PCIR_REVID, 4) &
2650                         0xf0) >> 4) + 'A'),
2651                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2652                      BXE_DRIVER_VERSION);
2653
2654             device_set_desc_copy(dev, descbuf);
2655             free(descbuf, M_TEMP);
2656             return (BUS_PROBE_DEFAULT);
2657         }
2658         t++;
2659     }
2660
2661     return (ENXIO);
2662 }
2663
2664 static void
2665 bxe_init_mutexes(struct bxe_softc *sc)
2666 {
2667 #ifdef BXE_CORE_LOCK_SX
2668     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2669              "bxe%d_core_lock", sc->unit);
2670     sx_init(&sc->core_sx, sc->core_sx_name);
2671 #else
2672     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2673              "bxe%d_core_lock", sc->unit);
2674     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2675 #endif
2676
2677     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2678              "bxe%d_sp_lock", sc->unit);
2679     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2680
2681     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2682              "bxe%d_dmae_lock", sc->unit);
2683     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2684
2685     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2686              "bxe%d_phy_lock", sc->unit);
2687     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2688
2689     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2690              "bxe%d_fwmb_lock", sc->unit);
2691     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2692
2693     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2694              "bxe%d_print_lock", sc->unit);
2695     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2696
2697     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2698              "bxe%d_stats_lock", sc->unit);
2699     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2700
2701     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2702              "bxe%d_mcast_lock", sc->unit);
2703     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2704 }
2705
2706 static void
2707 bxe_release_mutexes(struct bxe_softc *sc)
2708 {
2709 #ifdef BXE_CORE_LOCK_SX
2710     sx_destroy(&sc->core_sx);
2711 #else
2712     if (mtx_initialized(&sc->core_mtx)) {
2713         mtx_destroy(&sc->core_mtx);
2714     }
2715 #endif
2716
2717     if (mtx_initialized(&sc->sp_mtx)) {
2718         mtx_destroy(&sc->sp_mtx);
2719     }
2720
2721     if (mtx_initialized(&sc->dmae_mtx)) {
2722         mtx_destroy(&sc->dmae_mtx);
2723     }
2724
2725     if (mtx_initialized(&sc->port.phy_mtx)) {
2726         mtx_destroy(&sc->port.phy_mtx);
2727     }
2728
2729     if (mtx_initialized(&sc->fwmb_mtx)) {
2730         mtx_destroy(&sc->fwmb_mtx);
2731     }
2732
2733     if (mtx_initialized(&sc->print_mtx)) {
2734         mtx_destroy(&sc->print_mtx);
2735     }
2736
2737     if (mtx_initialized(&sc->stats_mtx)) {
2738         mtx_destroy(&sc->stats_mtx);
2739     }
2740
2741     if (mtx_initialized(&sc->mcast_mtx)) {
2742         mtx_destroy(&sc->mcast_mtx);
2743     }
2744 }
2745
2746 static void
2747 bxe_tx_disable(struct bxe_softc* sc)
2748 {
2749     struct ifnet *ifp = sc->ifnet;
2750
2751     /* tell the stack the driver is stopped and TX queue is full */
2752     if (ifp != NULL) {
2753         ifp->if_drv_flags = 0;
2754     }
2755 }
2756
2757 static void
2758 bxe_drv_pulse(struct bxe_softc *sc)
2759 {
2760     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2761              sc->fw_drv_pulse_wr_seq);
2762 }
2763
2764 static inline uint16_t
2765 bxe_tx_avail(struct bxe_softc *sc,
2766              struct bxe_fastpath *fp)
2767 {
2768     int16_t  used;
2769     uint16_t prod;
2770     uint16_t cons;
2771
2772     prod = fp->tx_bd_prod;
2773     cons = fp->tx_bd_cons;
2774
2775     used = SUB_S16(prod, cons);
2776
2777 #if 0
2778     KASSERT((used < 0), ("used tx bds < 0"));
2779     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2780     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2781             ("invalid number of tx bds used"));
2782 #endif
2783
2784     return (int16_t)(sc->tx_ring_size) - used;
2785 }
2786
2787 static inline int
2788 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2789 {
2790     uint16_t hw_cons;
2791
2792     mb(); /* status block fields can change */
2793     hw_cons = le16toh(*fp->tx_cons_sb);
2794     return (hw_cons != fp->tx_pkt_cons);
2795 }
2796
2797 static inline uint8_t
2798 bxe_has_tx_work(struct bxe_fastpath *fp)
2799 {
2800     /* expand this for multi-cos if ever supported */
2801     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2802 }
2803
2804 static inline int
2805 bxe_has_rx_work(struct bxe_fastpath *fp)
2806 {
2807     uint16_t rx_cq_cons_sb;
2808
2809     mb(); /* status block fields can change */
2810     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2811     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2812         rx_cq_cons_sb++;
2813     return (fp->rx_cq_cons != rx_cq_cons_sb);
2814 }
2815
2816 static void
2817 bxe_sp_event(struct bxe_softc    *sc,
2818              struct bxe_fastpath *fp,
2819              union eth_rx_cqe    *rr_cqe)
2820 {
2821     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2822     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2823     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2824     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2825
2826     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2827           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2828
2829 #if 0
2830     /*
2831      * If cid is within VF range, replace the slowpath object with the
2832      * one corresponding to this VF
2833      */
2834     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2835         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2836     }
2837 #endif
2838
2839     switch (command) {
2840     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2841         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2842         drv_cmd = ECORE_Q_CMD_UPDATE;
2843         break;
2844
2845     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2846         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2847         drv_cmd = ECORE_Q_CMD_SETUP;
2848         break;
2849
2850     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2851         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2852         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2853         break;
2854
2855     case (RAMROD_CMD_ID_ETH_HALT):
2856         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2857         drv_cmd = ECORE_Q_CMD_HALT;
2858         break;
2859
2860     case (RAMROD_CMD_ID_ETH_TERMINATE):
2861         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2862         drv_cmd = ECORE_Q_CMD_TERMINATE;
2863         break;
2864
2865     case (RAMROD_CMD_ID_ETH_EMPTY):
2866         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2867         drv_cmd = ECORE_Q_CMD_EMPTY;
2868         break;
2869
2870     default:
2871         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2872               command, fp->index);
2873         return;
2874     }
2875
2876     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2877         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2878         /*
2879          * q_obj->complete_cmd() failure means that this was
2880          * an unexpected completion.
2881          *
2882          * In this case we don't want to increase the sc->spq_left
2883          * because apparently we haven't sent this command the first
2884          * place.
2885          */
2886         // bxe_panic(sc, ("Unexpected SP completion\n"));
2887         return;
2888     }
2889
2890 #if 0
2891     /* SRIOV: reschedule any 'in_progress' operations */
2892     bxe_iov_sp_event(sc, cid, TRUE);
2893 #endif
2894
2895     atomic_add_acq_long(&sc->cq_spq_left, 1);
2896
2897     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2898           atomic_load_acq_long(&sc->cq_spq_left));
2899
2900 #if 0
2901     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2902         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2903         /*
2904          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2905          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2906          * prevent case that both bits are cleared. At the end of load/unload
2907          * driver checks that sp_state is cleared and this order prevents
2908          * races.
2909          */
2910         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2911         wmb();
2912         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2913
2914         /* schedule the sp task as MCP ack is required */
2915         bxe_schedule_sp_task(sc);
2916     }
2917 #endif
2918 }
2919
2920 /*
2921  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2922  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2923  * the current aggregation queue as in-progress.
2924  */
2925 static void
2926 bxe_tpa_start(struct bxe_softc            *sc,
2927               struct bxe_fastpath         *fp,
2928               uint16_t                    queue,
2929               uint16_t                    cons,
2930               uint16_t                    prod,
2931               struct eth_fast_path_rx_cqe *cqe)
2932 {
2933     struct bxe_sw_rx_bd tmp_bd;
2934     struct bxe_sw_rx_bd *rx_buf;
2935     struct eth_rx_bd *rx_bd;
2936     int max_agg_queues;
2937     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2938     uint16_t index;
2939
2940     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2941                        "cons=%d prod=%d\n",
2942           fp->index, queue, cons, prod);
2943
2944     max_agg_queues = MAX_AGG_QS(sc);
2945
2946     KASSERT((queue < max_agg_queues),
2947             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2948              fp->index, queue, max_agg_queues));
2949
2950     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2951             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2952              fp->index, queue));
2953
2954     /* copy the existing mbuf and mapping from the TPA pool */
2955     tmp_bd = tpa_info->bd;
2956
2957     if (tmp_bd.m == NULL) {
2958         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2959               fp->index, queue);
2960         /* XXX Error handling? */
2961         return;
2962     }
2963
2964     /* change the TPA queue to the start state */
2965     tpa_info->state            = BXE_TPA_STATE_START;
2966     tpa_info->placement_offset = cqe->placement_offset;
2967     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2968     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2969     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2970
2971     fp->rx_tpa_queue_used |= (1 << queue);
2972
2973     /*
2974      * If all the buffer descriptors are filled with mbufs then fill in
2975      * the current consumer index with a new BD. Else if a maximum Rx
2976      * buffer limit is imposed then fill in the next producer index.
2977      */
2978     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2979                 prod : cons;
2980
2981     /* move the received mbuf and mapping to TPA pool */
2982     tpa_info->bd = fp->rx_mbuf_chain[cons];
2983
2984     /* release any existing RX BD mbuf mappings */
2985     if (cons != index) {
2986         rx_buf = &fp->rx_mbuf_chain[cons];
2987
2988         if (rx_buf->m_map != NULL) {
2989             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2990                             BUS_DMASYNC_POSTREAD);
2991             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2992         }
2993
2994         /*
2995          * We get here when the maximum number of rx buffers is less than
2996          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2997          * it out here without concern of a memory leak.
2998          */
2999         fp->rx_mbuf_chain[cons].m = NULL;
3000     }
3001
3002     /* update the Rx SW BD with the mbuf info from the TPA pool */
3003     fp->rx_mbuf_chain[index] = tmp_bd;
3004
3005     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
3006     rx_bd = &fp->rx_chain[index];
3007     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
3008     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
3009 }
3010
3011 /*
3012  * When a TPA aggregation is completed, loop through the individual mbufs
3013  * of the aggregation, combining them into a single mbuf which will be sent
3014  * up the stack. Refill all freed SGEs with mbufs as we go along.
3015  */
3016 static int
3017 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
3018                    struct bxe_fastpath       *fp,
3019                    struct bxe_sw_tpa_info    *tpa_info,
3020                    uint16_t                  queue,
3021                    uint16_t                  pages,
3022                    struct mbuf               *m,
3023                                struct eth_end_agg_rx_cqe *cqe,
3024                    uint16_t                  cqe_idx)
3025 {
3026     struct mbuf *m_frag;
3027     uint32_t frag_len, frag_size, i;
3028     uint16_t sge_idx;
3029     int rc = 0;
3030     int j;
3031
3032     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
3033
3034     BLOGD(sc, DBG_LRO,
3035           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
3036           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
3037
3038     /* make sure the aggregated frame is not too big to handle */
3039     if (pages > 8 * PAGES_PER_SGE) {
3040         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
3041                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
3042               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
3043               tpa_info->len_on_bd, frag_size);
3044         bxe_panic(sc, ("sge page count error\n"));
3045         return (EINVAL);
3046     }
3047
3048     /*
3049      * Scan through the scatter gather list pulling individual mbufs into a
3050      * single mbuf for the host stack.
3051      */
3052     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
3053         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
3054
3055         /*
3056          * Firmware gives the indices of the SGE as if the ring is an array
3057          * (meaning that the "next" element will consume 2 indices).
3058          */
3059         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
3060
3061         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
3062                            "sge_idx=%d frag_size=%d frag_len=%d\n",
3063               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
3064
3065         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3066
3067         /* allocate a new mbuf for the SGE */
3068         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3069         if (rc) {
3070             /* Leave all remaining SGEs in the ring! */
3071             return (rc);
3072         }
3073
3074         /* update the fragment length */
3075         m_frag->m_len = frag_len;
3076
3077         /* concatenate the fragment to the head mbuf */
3078         m_cat(m, m_frag);
3079         fp->eth_q_stats.mbuf_alloc_sge--;
3080
3081         /* update the TPA mbuf size and remaining fragment size */
3082         m->m_pkthdr.len += frag_len;
3083         frag_size -= frag_len;
3084     }
3085
3086     BLOGD(sc, DBG_LRO,
3087           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
3088           fp->index, queue, frag_size);
3089
3090     return (rc);
3091 }
3092
3093 static inline void
3094 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
3095 {
3096     int i, j;
3097
3098     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
3099         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
3100
3101         for (j = 0; j < 2; j++) {
3102             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
3103             idx--;
3104         }
3105     }
3106 }
3107
3108 static inline void
3109 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3110 {
3111     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3112     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3113
3114     /*
3115      * Clear the two last indices in the page to 1. These are the indices that
3116      * correspond to the "next" element, hence will never be indicated and
3117      * should be removed from the calculations.
3118      */
3119     bxe_clear_sge_mask_next_elems(fp);
3120 }
3121
3122 static inline void
3123 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3124                         uint16_t            idx)
3125 {
3126     uint16_t last_max = fp->last_max_sge;
3127
3128     if (SUB_S16(idx, last_max) > 0) {
3129         fp->last_max_sge = idx;
3130     }
3131 }
3132
3133 static inline void
3134 bxe_update_sge_prod(struct bxe_softc          *sc,
3135                     struct bxe_fastpath       *fp,
3136                     uint16_t                  sge_len,
3137                     union eth_sgl_or_raw_data *cqe)
3138 {
3139     uint16_t last_max, last_elem, first_elem;
3140     uint16_t delta = 0;
3141     uint16_t i;
3142
3143     if (!sge_len) {
3144         return;
3145     }
3146
3147     /* first mark all used pages */
3148     for (i = 0; i < sge_len; i++) {
3149         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3150                             RX_SGE(le16toh(cqe->sgl[i])));
3151     }
3152
3153     BLOGD(sc, DBG_LRO,
3154           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3155           fp->index, sge_len - 1,
3156           le16toh(cqe->sgl[sge_len - 1]));
3157
3158     /* assume that the last SGE index is the biggest */
3159     bxe_update_last_max_sge(fp,
3160                             le16toh(cqe->sgl[sge_len - 1]));
3161
3162     last_max = RX_SGE(fp->last_max_sge);
3163     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3164     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3165
3166     /* if ring is not full */
3167     if (last_elem + 1 != first_elem) {
3168         last_elem++;
3169     }
3170
3171     /* now update the prod */
3172     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3173         if (__predict_true(fp->sge_mask[i])) {
3174             break;
3175         }
3176
3177         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3178         delta += BIT_VEC64_ELEM_SZ;
3179     }
3180
3181     if (delta > 0) {
3182         fp->rx_sge_prod += delta;
3183         /* clear page-end entries */
3184         bxe_clear_sge_mask_next_elems(fp);
3185     }
3186
3187     BLOGD(sc, DBG_LRO,
3188           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3189           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3190 }
3191
3192 /*
3193  * The aggregation on the current TPA queue has completed. Pull the individual
3194  * mbuf fragments together into a single mbuf, perform all necessary checksum
3195  * calculations, and send the resuting mbuf to the stack.
3196  */
3197 static void
3198 bxe_tpa_stop(struct bxe_softc          *sc,
3199              struct bxe_fastpath       *fp,
3200              struct bxe_sw_tpa_info    *tpa_info,
3201              uint16_t                  queue,
3202              uint16_t                  pages,
3203                          struct eth_end_agg_rx_cqe *cqe,
3204              uint16_t                  cqe_idx)
3205 {
3206     struct ifnet *ifp = sc->ifnet;
3207     struct mbuf *m;
3208     int rc = 0;
3209
3210     BLOGD(sc, DBG_LRO,
3211           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3212           fp->index, queue, tpa_info->placement_offset,
3213           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3214
3215     m = tpa_info->bd.m;
3216
3217     /* allocate a replacement before modifying existing mbuf */
3218     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3219     if (rc) {
3220         /* drop the frame and log an error */
3221         fp->eth_q_stats.rx_soft_errors++;
3222         goto bxe_tpa_stop_exit;
3223     }
3224
3225     /* we have a replacement, fixup the current mbuf */
3226     m_adj(m, tpa_info->placement_offset);
3227     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3228
3229     /* mark the checksums valid (taken care of by the firmware) */
3230     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3231     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3232     m->m_pkthdr.csum_data = 0xffff;
3233     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3234                                CSUM_IP_VALID   |
3235                                CSUM_DATA_VALID |
3236                                CSUM_PSEUDO_HDR);
3237
3238     /* aggregate all of the SGEs into a single mbuf */
3239     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3240     if (rc) {
3241         /* drop the packet and log an error */
3242         fp->eth_q_stats.rx_soft_errors++;
3243         m_freem(m);
3244     } else {
3245         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3246             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3247             m->m_flags |= M_VLANTAG;
3248         }
3249
3250         /* assign packet to this interface interface */
3251         m->m_pkthdr.rcvif = ifp;
3252
3253 #if __FreeBSD_version >= 800000
3254         /* specify what RSS queue was used for this flow */
3255         m->m_pkthdr.flowid = fp->index;
3256         m->m_flags |= M_FLOWID;
3257 #endif
3258
3259         ifp->if_ipackets++;
3260         fp->eth_q_stats.rx_tpa_pkts++;
3261
3262         /* pass the frame to the stack */
3263         (*ifp->if_input)(ifp, m);
3264     }
3265
3266     /* we passed an mbuf up the stack or dropped the frame */
3267     fp->eth_q_stats.mbuf_alloc_tpa--;
3268
3269 bxe_tpa_stop_exit:
3270
3271     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3272     fp->rx_tpa_queue_used &= ~(1 << queue);
3273 }
3274
3275 static uint8_t
3276 bxe_service_rxsgl(
3277                  struct bxe_fastpath *fp,
3278                  uint16_t len,
3279                  uint16_t lenonbd,
3280                  struct mbuf *m,
3281                  struct eth_fast_path_rx_cqe *cqe_fp)
3282 {
3283     struct mbuf *m_frag;
3284     uint16_t frags, frag_len;
3285     uint16_t sge_idx = 0;
3286     uint16_t j;
3287     uint8_t i, rc = 0;
3288     uint32_t frag_size;
3289
3290     /* adjust the mbuf */
3291     m->m_len = lenonbd;
3292
3293     frag_size =  len - lenonbd;
3294     frags = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3295
3296     for (i = 0, j = 0; i < frags; i += PAGES_PER_SGE, j++) {
3297         sge_idx = RX_SGE(le16toh(cqe_fp->sgl_or_raw_data.sgl[j]));
3298
3299         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3300         frag_len = min(frag_size, (uint32_t)(SGE_PAGE_SIZE));
3301         m_frag->m_len = frag_len;
3302
3303        /* allocate a new mbuf for the SGE */
3304         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3305         if (rc) {
3306             /* Leave all remaining SGEs in the ring! */
3307             return (rc);
3308         }
3309         fp->eth_q_stats.mbuf_alloc_sge--;
3310
3311         /* concatenate the fragment to the head mbuf */
3312         m_cat(m, m_frag);
3313
3314         frag_size -= frag_len;
3315     }
3316
3317     bxe_update_sge_prod(fp->sc, fp, frags, &cqe_fp->sgl_or_raw_data);
3318
3319     return rc;
3320 }
3321
3322 static uint8_t
3323 bxe_rxeof(struct bxe_softc    *sc,
3324           struct bxe_fastpath *fp)
3325 {
3326     struct ifnet *ifp = sc->ifnet;
3327     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3328     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3329     int rx_pkts = 0;
3330     int rc = 0;
3331
3332     BXE_FP_RX_LOCK(fp);
3333
3334     /* CQ "next element" is of the size of the regular element */
3335     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3336     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3337         hw_cq_cons++;
3338     }
3339
3340     bd_cons = fp->rx_bd_cons;
3341     bd_prod = fp->rx_bd_prod;
3342     bd_prod_fw = bd_prod;
3343     sw_cq_cons = fp->rx_cq_cons;
3344     sw_cq_prod = fp->rx_cq_prod;
3345
3346     /*
3347      * Memory barrier necessary as speculative reads of the rx
3348      * buffer can be ahead of the index in the status block
3349      */
3350     rmb();
3351
3352     BLOGD(sc, DBG_RX,
3353           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3354           fp->index, hw_cq_cons, sw_cq_cons);
3355
3356     while (sw_cq_cons != hw_cq_cons) {
3357         struct bxe_sw_rx_bd *rx_buf = NULL;
3358         union eth_rx_cqe *cqe;
3359         struct eth_fast_path_rx_cqe *cqe_fp;
3360         uint8_t cqe_fp_flags;
3361         enum eth_rx_cqe_type cqe_fp_type;
3362         uint16_t len, lenonbd,  pad;
3363         struct mbuf *m = NULL;
3364
3365         comp_ring_cons = RCQ(sw_cq_cons);
3366         bd_prod = RX_BD(bd_prod);
3367         bd_cons = RX_BD(bd_cons);
3368
3369         cqe          = &fp->rcq_chain[comp_ring_cons];
3370         cqe_fp       = &cqe->fast_path_cqe;
3371         cqe_fp_flags = cqe_fp->type_error_flags;
3372         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3373
3374         BLOGD(sc, DBG_RX,
3375               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3376               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3377               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u lenonbd=%u\n",
3378               fp->index,
3379               hw_cq_cons,
3380               sw_cq_cons,
3381               bd_prod,
3382               bd_cons,
3383               CQE_TYPE(cqe_fp_flags),
3384               cqe_fp_flags,
3385               cqe_fp->status_flags,
3386               le32toh(cqe_fp->rss_hash_result),
3387               le16toh(cqe_fp->vlan_tag),
3388               le16toh(cqe_fp->pkt_len_or_gro_seg_len),
3389               le16toh(cqe_fp->len_on_bd));
3390
3391         /* is this a slowpath msg? */
3392         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3393             bxe_sp_event(sc, fp, cqe);
3394             goto next_cqe;
3395         }
3396
3397         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3398
3399         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3400             struct bxe_sw_tpa_info *tpa_info;
3401             uint16_t frag_size, pages;
3402             uint8_t queue;
3403
3404 #if 0
3405             /* sanity check */
3406             if (!fp->tpa_enable &&
3407                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3408                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3409                       CQE_TYPE(cqe_fp_type));
3410             }
3411 #endif
3412
3413             if (CQE_TYPE_START(cqe_fp_type)) {
3414                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3415                               bd_cons, bd_prod, cqe_fp);
3416                 m = NULL; /* packet not ready yet */
3417                 goto next_rx;
3418             }
3419
3420             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3421                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3422
3423             queue = cqe->end_agg_cqe.queue_index;
3424             tpa_info = &fp->rx_tpa_info[queue];
3425
3426             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3427                   fp->index, queue);
3428
3429             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3430                          tpa_info->len_on_bd);
3431             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3432
3433             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3434                          &cqe->end_agg_cqe, comp_ring_cons);
3435
3436             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe.sgl_or_raw_data);
3437
3438             goto next_cqe;
3439         }
3440
3441         /* non TPA */
3442
3443         /* is this an error packet? */
3444         if (__predict_false(cqe_fp_flags &
3445                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3446             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3447             fp->eth_q_stats.rx_soft_errors++;
3448             goto next_rx;
3449         }
3450
3451         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3452         lenonbd = le16toh(cqe_fp->len_on_bd);
3453         pad = cqe_fp->placement_offset;
3454
3455         m = rx_buf->m;
3456
3457         if (__predict_false(m == NULL)) {
3458             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3459                   bd_cons, fp->index);
3460             goto next_rx;
3461         }
3462
3463         /* XXX double copy if packet length under a threshold */
3464
3465         /*
3466          * If all the buffer descriptors are filled with mbufs then fill in
3467          * the current consumer index with a new BD. Else if a maximum Rx
3468          * buffer limit is imposed then fill in the next producer index.
3469          */
3470         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3471                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3472                                       bd_prod : bd_cons);
3473         if (rc != 0) {
3474
3475             /* we simply reuse the received mbuf and don't post it to the stack */
3476             m = NULL;
3477
3478             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3479                   fp->index, rc);
3480             fp->eth_q_stats.rx_soft_errors++;
3481
3482             if (sc->max_rx_bufs != RX_BD_USABLE) {
3483                 /* copy this consumer index to the producer index */
3484                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3485                        sizeof(struct bxe_sw_rx_bd));
3486                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3487             }
3488
3489             goto next_rx;
3490         }
3491
3492         /* current mbuf was detached from the bd */
3493         fp->eth_q_stats.mbuf_alloc_rx--;
3494
3495         /* we allocated a replacement mbuf, fixup the current one */
3496         m_adj(m, pad);
3497         m->m_pkthdr.len = m->m_len = len;
3498
3499         if ((len > 60) && (len > lenonbd)) {
3500             fp->eth_q_stats.rx_bxe_service_rxsgl++;
3501             rc = bxe_service_rxsgl(fp, len, lenonbd, m, cqe_fp);
3502             if (rc)
3503                 break;
3504             fp->eth_q_stats.rx_jumbo_sge_pkts++;
3505         } else if (lenonbd < len) {
3506             fp->eth_q_stats.rx_erroneous_jumbo_sge_pkts++;
3507         }
3508
3509         /* assign packet to this interface interface */
3510         m->m_pkthdr.rcvif = ifp;
3511
3512         /* assume no hardware checksum has complated */
3513         m->m_pkthdr.csum_flags = 0;
3514
3515         /* validate checksum if offload enabled */
3516         if (ifp->if_capenable & IFCAP_RXCSUM) {
3517             /* check for a valid IP frame */
3518             if (!(cqe->fast_path_cqe.status_flags &
3519                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3520                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3521                 if (__predict_false(cqe_fp_flags &
3522                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3523                     fp->eth_q_stats.rx_hw_csum_errors++;
3524                 } else {
3525                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3526                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3527                 }
3528             }
3529
3530             /* check for a valid TCP/UDP frame */
3531             if (!(cqe->fast_path_cqe.status_flags &
3532                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3533                 if (__predict_false(cqe_fp_flags &
3534                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3535                     fp->eth_q_stats.rx_hw_csum_errors++;
3536                 } else {
3537                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3538                     m->m_pkthdr.csum_data = 0xFFFF;
3539                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3540                                                CSUM_PSEUDO_HDR);
3541                 }
3542             }
3543         }
3544
3545         /* if there is a VLAN tag then flag that info */
3546         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3547             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3548             m->m_flags |= M_VLANTAG;
3549         }
3550
3551 #if __FreeBSD_version >= 800000
3552         /* specify what RSS queue was used for this flow */
3553         m->m_pkthdr.flowid = fp->index;
3554         m->m_flags |= M_FLOWID;
3555 #endif
3556
3557 next_rx:
3558
3559         bd_cons    = RX_BD_NEXT(bd_cons);
3560         bd_prod    = RX_BD_NEXT(bd_prod);
3561         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3562
3563         /* pass the frame to the stack */
3564         if (__predict_true(m != NULL)) {
3565             ifp->if_ipackets++;
3566             rx_pkts++;
3567             (*ifp->if_input)(ifp, m);
3568         }
3569
3570 next_cqe:
3571
3572         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3573         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3574
3575         /* limit spinning on the queue */
3576         if (rc != 0)
3577             break;
3578
3579         if (rx_pkts == sc->rx_budget) {
3580             fp->eth_q_stats.rx_budget_reached++;
3581             break;
3582         }
3583     } /* while work to do */
3584
3585     fp->rx_bd_cons = bd_cons;
3586     fp->rx_bd_prod = bd_prod_fw;
3587     fp->rx_cq_cons = sw_cq_cons;
3588     fp->rx_cq_prod = sw_cq_prod;
3589
3590     /* Update producers */
3591     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3592
3593     fp->eth_q_stats.rx_pkts += rx_pkts;
3594     fp->eth_q_stats.rx_calls++;
3595
3596     BXE_FP_RX_UNLOCK(fp);
3597
3598     return (sw_cq_cons != hw_cq_cons);
3599 }
3600
3601 static uint16_t
3602 bxe_free_tx_pkt(struct bxe_softc    *sc,
3603                 struct bxe_fastpath *fp,
3604                 uint16_t            idx)
3605 {
3606     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3607     struct eth_tx_start_bd *tx_start_bd;
3608     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3609     uint16_t new_cons;
3610     int nbd;
3611
3612     /* unmap the mbuf from non-paged memory */
3613     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3614
3615     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3616     nbd = le16toh(tx_start_bd->nbd) - 1;
3617
3618 #if 0
3619     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3620         bxe_panic(sc, ("BAD nbd!\n"));
3621     }
3622 #endif
3623
3624     new_cons = (tx_buf->first_bd + nbd);
3625
3626 #if 0
3627     struct eth_tx_bd *tx_data_bd;
3628
3629     /*
3630      * The following code doesn't do anything but is left here
3631      * for clarity on what the new value of new_cons skipped.
3632      */
3633
3634     /* get the next bd */
3635     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3636
3637     /* skip the parse bd */
3638     --nbd;
3639     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3640
3641     /* skip the TSO split header bd since they have no mapping */
3642     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3643         --nbd;
3644         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3645     }
3646
3647     /* now free frags */
3648     while (nbd > 0) {
3649         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3650         if (--nbd) {
3651             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3652         }
3653     }
3654 #endif
3655
3656     /* free the mbuf */
3657     if (__predict_true(tx_buf->m != NULL)) {
3658         m_freem(tx_buf->m);
3659         fp->eth_q_stats.mbuf_alloc_tx--;
3660     } else {
3661         fp->eth_q_stats.tx_chain_lost_mbuf++;
3662     }
3663
3664     tx_buf->m = NULL;
3665     tx_buf->first_bd = 0;
3666
3667     return (new_cons);
3668 }
3669
3670 /* transmit timeout watchdog */
3671 static int
3672 bxe_watchdog(struct bxe_softc    *sc,
3673              struct bxe_fastpath *fp)
3674 {
3675     BXE_FP_TX_LOCK(fp);
3676
3677     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3678         BXE_FP_TX_UNLOCK(fp);
3679         return (0);
3680     }
3681
3682     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3683
3684     BXE_FP_TX_UNLOCK(fp);
3685
3686     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3687     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3688
3689     return (-1);
3690 }
3691
3692 /* processes transmit completions */
3693 static uint8_t
3694 bxe_txeof(struct bxe_softc    *sc,
3695           struct bxe_fastpath *fp)
3696 {
3697     struct ifnet *ifp = sc->ifnet;
3698     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3699     uint16_t tx_bd_avail;
3700
3701     BXE_FP_TX_LOCK_ASSERT(fp);
3702
3703     bd_cons = fp->tx_bd_cons;
3704     hw_cons = le16toh(*fp->tx_cons_sb);
3705     sw_cons = fp->tx_pkt_cons;
3706
3707     while (sw_cons != hw_cons) {
3708         pkt_cons = TX_BD(sw_cons);
3709
3710         BLOGD(sc, DBG_TX,
3711               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3712               fp->index, hw_cons, sw_cons, pkt_cons);
3713
3714         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3715
3716         sw_cons++;
3717     }
3718
3719     fp->tx_pkt_cons = sw_cons;
3720     fp->tx_bd_cons  = bd_cons;
3721
3722     BLOGD(sc, DBG_TX,
3723           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3724           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3725
3726     mb();
3727
3728     tx_bd_avail = bxe_tx_avail(sc, fp);
3729
3730     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3731         ifp->if_drv_flags |= IFF_DRV_OACTIVE;
3732     } else {
3733         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
3734     }
3735
3736     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3737         /* reset the watchdog timer if there are pending transmits */
3738         fp->watchdog_timer = BXE_TX_TIMEOUT;
3739         return (TRUE);
3740     } else {
3741         /* clear watchdog when there are no pending transmits */
3742         fp->watchdog_timer = 0;
3743         return (FALSE);
3744     }
3745 }
3746
3747 static void
3748 bxe_drain_tx_queues(struct bxe_softc *sc)
3749 {
3750     struct bxe_fastpath *fp;
3751     int i, count;
3752
3753     /* wait until all TX fastpath tasks have completed */
3754     for (i = 0; i < sc->num_queues; i++) {
3755         fp = &sc->fp[i];
3756
3757         count = 1000;
3758
3759         while (bxe_has_tx_work(fp)) {
3760
3761             BXE_FP_TX_LOCK(fp);
3762             bxe_txeof(sc, fp);
3763             BXE_FP_TX_UNLOCK(fp);
3764
3765             if (count == 0) {
3766                 BLOGE(sc, "Timeout waiting for fp[%d] "
3767                           "transmits to complete!\n", i);
3768                 bxe_panic(sc, ("tx drain failure\n"));
3769                 return;
3770             }
3771
3772             count--;
3773             DELAY(1000);
3774             rmb();
3775         }
3776     }
3777
3778     return;
3779 }
3780
3781 static int
3782 bxe_del_all_macs(struct bxe_softc          *sc,
3783                  struct ecore_vlan_mac_obj *mac_obj,
3784                  int                       mac_type,
3785                  uint8_t                   wait_for_comp)
3786 {
3787     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3788     int rc;
3789
3790     /* wait for completion of requested */
3791     if (wait_for_comp) {
3792         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3793     }
3794
3795     /* Set the mac type of addresses we want to clear */
3796     bxe_set_bit(mac_type, &vlan_mac_flags);
3797
3798     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3799     if (rc < 0) {
3800         BLOGE(sc, "Failed to delete MACs (%d)\n", rc);
3801     }
3802
3803     return (rc);
3804 }
3805
3806 static int
3807 bxe_fill_accept_flags(struct bxe_softc *sc,
3808                       uint32_t         rx_mode,
3809                       unsigned long    *rx_accept_flags,
3810                       unsigned long    *tx_accept_flags)
3811 {
3812     /* Clear the flags first */
3813     *rx_accept_flags = 0;
3814     *tx_accept_flags = 0;
3815
3816     switch (rx_mode) {
3817     case BXE_RX_MODE_NONE:
3818         /*
3819          * 'drop all' supersedes any accept flags that may have been
3820          * passed to the function.
3821          */
3822         break;
3823
3824     case BXE_RX_MODE_NORMAL:
3825         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3826         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3827         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3828
3829         /* internal switching mode */
3830         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3831         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3832         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3833
3834         break;
3835
3836     case BXE_RX_MODE_ALLMULTI:
3837         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3838         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3839         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3840
3841         /* internal switching mode */
3842         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3843         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3844         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3845
3846         break;
3847
3848     case BXE_RX_MODE_PROMISC:
3849         /*
3850          * According to deffinition of SI mode, iface in promisc mode
3851          * should receive matched and unmatched (in resolution of port)
3852          * unicast packets.
3853          */
3854         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3855         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3856         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3857         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3858
3859         /* internal switching mode */
3860         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3861         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3862
3863         if (IS_MF_SI(sc)) {
3864             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3865         } else {
3866             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3867         }
3868
3869         break;
3870
3871     default:
3872         BLOGE(sc, "Unknown rx_mode (%d)\n", rx_mode);
3873         return (-1);
3874     }
3875
3876     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3877     if (rx_mode != BXE_RX_MODE_NONE) {
3878         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3879         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3880     }
3881
3882     return (0);
3883 }
3884
3885 static int
3886 bxe_set_q_rx_mode(struct bxe_softc *sc,
3887                   uint8_t          cl_id,
3888                   unsigned long    rx_mode_flags,
3889                   unsigned long    rx_accept_flags,
3890                   unsigned long    tx_accept_flags,
3891                   unsigned long    ramrod_flags)
3892 {
3893     struct ecore_rx_mode_ramrod_params ramrod_param;
3894     int rc;
3895
3896     memset(&ramrod_param, 0, sizeof(ramrod_param));
3897
3898     /* Prepare ramrod parameters */
3899     ramrod_param.cid = 0;
3900     ramrod_param.cl_id = cl_id;
3901     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3902     ramrod_param.func_id = SC_FUNC(sc);
3903
3904     ramrod_param.pstate = &sc->sp_state;
3905     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3906
3907     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3908     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3909
3910     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3911
3912     ramrod_param.ramrod_flags = ramrod_flags;
3913     ramrod_param.rx_mode_flags = rx_mode_flags;
3914
3915     ramrod_param.rx_accept_flags = rx_accept_flags;
3916     ramrod_param.tx_accept_flags = tx_accept_flags;
3917
3918     rc = ecore_config_rx_mode(sc, &ramrod_param);
3919     if (rc < 0) {
3920         BLOGE(sc, "Set rx_mode %d failed\n", sc->rx_mode);
3921         return (rc);
3922     }
3923
3924     return (0);
3925 }
3926
3927 static int
3928 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3929 {
3930     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3931     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3932     int rc;
3933
3934     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3935                                &tx_accept_flags);
3936     if (rc) {
3937         return (rc);
3938     }
3939
3940     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3941     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3942
3943     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3944     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3945                               rx_accept_flags, tx_accept_flags,
3946                               ramrod_flags));
3947 }
3948
3949 /* returns the "mcp load_code" according to global load_count array */
3950 static int
3951 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3952 {
3953     int path = SC_PATH(sc);
3954     int port = SC_PORT(sc);
3955
3956     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3957           path, load_count[path][0], load_count[path][1],
3958           load_count[path][2]);
3959     load_count[path][0]++;
3960     load_count[path][1 + port]++;
3961     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3962           path, load_count[path][0], load_count[path][1],
3963           load_count[path][2]);
3964     if (load_count[path][0] == 1) {
3965         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3966     } else if (load_count[path][1 + port] == 1) {
3967         return (FW_MSG_CODE_DRV_LOAD_PORT);
3968     } else {
3969         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3970     }
3971 }
3972
3973 /* returns the "mcp load_code" according to global load_count array */
3974 static int
3975 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3976 {
3977     int port = SC_PORT(sc);
3978     int path = SC_PATH(sc);
3979
3980     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3981           path, load_count[path][0], load_count[path][1],
3982           load_count[path][2]);
3983     load_count[path][0]--;
3984     load_count[path][1 + port]--;
3985     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3986           path, load_count[path][0], load_count[path][1],
3987           load_count[path][2]);
3988     if (load_count[path][0] == 0) {
3989         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3990     } else if (load_count[path][1 + port] == 0) {
3991         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3992     } else {
3993         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3994     }
3995 }
3996
3997 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3998 static uint32_t
3999 bxe_send_unload_req(struct bxe_softc *sc,
4000                     int              unload_mode)
4001 {
4002     uint32_t reset_code = 0;
4003 #if 0
4004     int port = SC_PORT(sc);
4005     int path = SC_PATH(sc);
4006 #endif
4007
4008     /* Select the UNLOAD request mode */
4009     if (unload_mode == UNLOAD_NORMAL) {
4010         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
4011     }
4012 #if 0
4013     else if (sc->flags & BXE_NO_WOL_FLAG) {
4014         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
4015     } else if (sc->wol) {
4016         uint32_t emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
4017         uint8_t *mac_addr = sc->dev->dev_addr;
4018         uint32_t val;
4019         uint16_t pmc;
4020
4021         /*
4022          * The mac address is written to entries 1-4 to
4023          * preserve entry 0 which is used by the PMF
4024          */
4025         uint8_t entry = (SC_VN(sc) + 1)*8;
4026
4027         val = (mac_addr[0] << 8) | mac_addr[1];
4028         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry, val);
4029
4030         val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
4031               (mac_addr[4] << 8) | mac_addr[5];
4032         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
4033
4034         /* Enable the PME and clear the status */
4035         pmc = pci_read_config(sc->dev,
4036                               (sc->devinfo.pcie_pm_cap_reg +
4037                                PCIR_POWER_STATUS),
4038                               2);
4039         pmc |= PCIM_PSTAT_PMEENABLE | PCIM_PSTAT_PME;
4040         pci_write_config(sc->dev,
4041                          (sc->devinfo.pcie_pm_cap_reg +
4042                           PCIR_POWER_STATUS),
4043                          pmc, 4);
4044
4045         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
4046     }
4047 #endif
4048     else {
4049         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
4050     }
4051
4052     /* Send the request to the MCP */
4053     if (!BXE_NOMCP(sc)) {
4054         reset_code = bxe_fw_command(sc, reset_code, 0);
4055     } else {
4056         reset_code = bxe_nic_unload_no_mcp(sc);
4057     }
4058
4059     return (reset_code);
4060 }
4061
4062 /* send UNLOAD_DONE command to the MCP */
4063 static void
4064 bxe_send_unload_done(struct bxe_softc *sc,
4065                      uint8_t          keep_link)
4066 {
4067     uint32_t reset_param =
4068         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
4069
4070     /* Report UNLOAD_DONE to MCP */
4071     if (!BXE_NOMCP(sc)) {
4072         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
4073     }
4074 }
4075
4076 static int
4077 bxe_func_wait_started(struct bxe_softc *sc)
4078 {
4079     int tout = 50;
4080
4081     if (!sc->port.pmf) {
4082         return (0);
4083     }
4084
4085     /*
4086      * (assumption: No Attention from MCP at this stage)
4087      * PMF probably in the middle of TX disable/enable transaction
4088      * 1. Sync IRS for default SB
4089      * 2. Sync SP queue - this guarantees us that attention handling started
4090      * 3. Wait, that TX disable/enable transaction completes
4091      *
4092      * 1+2 guarantee that if DCBX attention was scheduled it already changed
4093      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
4094      * received completion for the transaction the state is TX_STOPPED.
4095      * State will return to STARTED after completion of TX_STOPPED-->STARTED
4096      * transaction.
4097      */
4098
4099     /* XXX make sure default SB ISR is done */
4100     /* need a way to synchronize an irq (intr_mtx?) */
4101
4102     /* XXX flush any work queues */
4103
4104     while (ecore_func_get_state(sc, &sc->func_obj) !=
4105            ECORE_F_STATE_STARTED && tout--) {
4106         DELAY(20000);
4107     }
4108
4109     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
4110         /*
4111          * Failed to complete the transaction in a "good way"
4112          * Force both transactions with CLR bit.
4113          */
4114         struct ecore_func_state_params func_params = { NULL };
4115
4116         BLOGE(sc, "Unexpected function state! "
4117                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
4118
4119         func_params.f_obj = &sc->func_obj;
4120         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4121
4122         /* STARTED-->TX_STOPPED */
4123         func_params.cmd = ECORE_F_CMD_TX_STOP;
4124         ecore_func_state_change(sc, &func_params);
4125
4126         /* TX_STOPPED-->STARTED */
4127         func_params.cmd = ECORE_F_CMD_TX_START;
4128         return (ecore_func_state_change(sc, &func_params));
4129     }
4130
4131     return (0);
4132 }
4133
4134 static int
4135 bxe_stop_queue(struct bxe_softc *sc,
4136                int              index)
4137 {
4138     struct bxe_fastpath *fp = &sc->fp[index];
4139     struct ecore_queue_state_params q_params = { NULL };
4140     int rc;
4141
4142     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
4143
4144     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
4145     /* We want to wait for completion in this context */
4146     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
4147
4148     /* Stop the primary connection: */
4149
4150     /* ...halt the connection */
4151     q_params.cmd = ECORE_Q_CMD_HALT;
4152     rc = ecore_queue_state_change(sc, &q_params);
4153     if (rc) {
4154         return (rc);
4155     }
4156
4157     /* ...terminate the connection */
4158     q_params.cmd = ECORE_Q_CMD_TERMINATE;
4159     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
4160     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
4161     rc = ecore_queue_state_change(sc, &q_params);
4162     if (rc) {
4163         return (rc);
4164     }
4165
4166     /* ...delete cfc entry */
4167     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
4168     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
4169     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
4170     return (ecore_queue_state_change(sc, &q_params));
4171 }
4172
4173 /* wait for the outstanding SP commands */
4174 static inline uint8_t
4175 bxe_wait_sp_comp(struct bxe_softc *sc,
4176                  unsigned long    mask)
4177 {
4178     unsigned long tmp;
4179     int tout = 5000; /* wait for 5 secs tops */
4180
4181     while (tout--) {
4182         mb();
4183         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
4184             return (TRUE);
4185         }
4186
4187         DELAY(1000);
4188     }
4189
4190     mb();
4191
4192     tmp = atomic_load_acq_long(&sc->sp_state);
4193     if (tmp & mask) {
4194         BLOGE(sc, "Filtering completion timed out: "
4195                   "sp_state 0x%lx, mask 0x%lx\n",
4196               tmp, mask);
4197         return (FALSE);
4198     }
4199
4200     return (FALSE);
4201 }
4202
4203 static int
4204 bxe_func_stop(struct bxe_softc *sc)
4205 {
4206     struct ecore_func_state_params func_params = { NULL };
4207     int rc;
4208
4209     /* prepare parameters for function state transitions */
4210     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4211     func_params.f_obj = &sc->func_obj;
4212     func_params.cmd = ECORE_F_CMD_STOP;
4213
4214     /*
4215      * Try to stop the function the 'good way'. If it fails (in case
4216      * of a parity error during bxe_chip_cleanup()) and we are
4217      * not in a debug mode, perform a state transaction in order to
4218      * enable further HW_RESET transaction.
4219      */
4220     rc = ecore_func_state_change(sc, &func_params);
4221     if (rc) {
4222         BLOGE(sc, "FUNC_STOP ramrod failed. "
4223                   "Running a dry transaction\n");
4224         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4225         return (ecore_func_state_change(sc, &func_params));
4226     }
4227
4228     return (0);
4229 }
4230
4231 static int
4232 bxe_reset_hw(struct bxe_softc *sc,
4233              uint32_t         load_code)
4234 {
4235     struct ecore_func_state_params func_params = { NULL };
4236
4237     /* Prepare parameters for function state transitions */
4238     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4239
4240     func_params.f_obj = &sc->func_obj;
4241     func_params.cmd = ECORE_F_CMD_HW_RESET;
4242
4243     func_params.params.hw_init.load_phase = load_code;
4244
4245     return (ecore_func_state_change(sc, &func_params));
4246 }
4247
4248 static void
4249 bxe_int_disable_sync(struct bxe_softc *sc,
4250                      int              disable_hw)
4251 {
4252     if (disable_hw) {
4253         /* prevent the HW from sending interrupts */
4254         bxe_int_disable(sc);
4255     }
4256
4257     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4258     /* make sure all ISRs are done */
4259
4260     /* XXX make sure sp_task is not running */
4261     /* cancel and flush work queues */
4262 }
4263
4264 static void
4265 bxe_chip_cleanup(struct bxe_softc *sc,
4266                  uint32_t         unload_mode,
4267                  uint8_t          keep_link)
4268 {
4269     int port = SC_PORT(sc);
4270     struct ecore_mcast_ramrod_params rparam = { NULL };
4271     uint32_t reset_code;
4272     int i, rc = 0;
4273
4274     bxe_drain_tx_queues(sc);
4275
4276     /* give HW time to discard old tx messages */
4277     DELAY(1000);
4278
4279     /* Clean all ETH MACs */
4280     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4281     if (rc < 0) {
4282         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4283     }
4284
4285     /* Clean up UC list  */
4286     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4287     if (rc < 0) {
4288         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4289     }
4290
4291     /* Disable LLH */
4292     if (!CHIP_IS_E1(sc)) {
4293         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4294     }
4295
4296     /* Set "drop all" to stop Rx */
4297
4298     /*
4299      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4300      * a race between the completion code and this code.
4301      */
4302     BXE_MCAST_LOCK(sc);
4303
4304     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4305         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4306     } else {
4307         bxe_set_storm_rx_mode(sc);
4308     }
4309
4310     /* Clean up multicast configuration */
4311     rparam.mcast_obj = &sc->mcast_obj;
4312     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4313     if (rc < 0) {
4314         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4315     }
4316
4317     BXE_MCAST_UNLOCK(sc);
4318
4319     // XXX bxe_iov_chip_cleanup(sc);
4320
4321     /*
4322      * Send the UNLOAD_REQUEST to the MCP. This will return if
4323      * this function should perform FUNCTION, PORT, or COMMON HW
4324      * reset.
4325      */
4326     reset_code = bxe_send_unload_req(sc, unload_mode);
4327
4328     /*
4329      * (assumption: No Attention from MCP at this stage)
4330      * PMF probably in the middle of TX disable/enable transaction
4331      */
4332     rc = bxe_func_wait_started(sc);
4333     if (rc) {
4334         BLOGE(sc, "bxe_func_wait_started failed\n");
4335     }
4336
4337     /*
4338      * Close multi and leading connections
4339      * Completions for ramrods are collected in a synchronous way
4340      */
4341     for (i = 0; i < sc->num_queues; i++) {
4342         if (bxe_stop_queue(sc, i)) {
4343             goto unload_error;
4344         }
4345     }
4346
4347     /*
4348      * If SP settings didn't get completed so far - something
4349      * very wrong has happen.
4350      */
4351     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4352         BLOGE(sc, "Common slow path ramrods got stuck!\n");
4353     }
4354
4355 unload_error:
4356
4357     rc = bxe_func_stop(sc);
4358     if (rc) {
4359         BLOGE(sc, "Function stop failed!\n");
4360     }
4361
4362     /* disable HW interrupts */
4363     bxe_int_disable_sync(sc, TRUE);
4364
4365     /* detach interrupts */
4366     bxe_interrupt_detach(sc);
4367
4368     /* Reset the chip */
4369     rc = bxe_reset_hw(sc, reset_code);
4370     if (rc) {
4371         BLOGE(sc, "Hardware reset failed\n");
4372     }
4373
4374     /* Report UNLOAD_DONE to MCP */
4375     bxe_send_unload_done(sc, keep_link);
4376 }
4377
4378 static void
4379 bxe_disable_close_the_gate(struct bxe_softc *sc)
4380 {
4381     uint32_t val;
4382     int port = SC_PORT(sc);
4383
4384     BLOGD(sc, DBG_LOAD,
4385           "Disabling 'close the gates'\n");
4386
4387     if (CHIP_IS_E1(sc)) {
4388         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4389                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4390         val = REG_RD(sc, addr);
4391         val &= ~(0x300);
4392         REG_WR(sc, addr, val);
4393     } else {
4394         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4395         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4396                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4397         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4398     }
4399 }
4400
4401 /*
4402  * Cleans the object that have internal lists without sending
4403  * ramrods. Should be run when interrutps are disabled.
4404  */
4405 static void
4406 bxe_squeeze_objects(struct bxe_softc *sc)
4407 {
4408     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4409     struct ecore_mcast_ramrod_params rparam = { NULL };
4410     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4411     int rc;
4412
4413     /* Cleanup MACs' object first... */
4414
4415     /* Wait for completion of requested */
4416     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4417     /* Perform a dry cleanup */
4418     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4419
4420     /* Clean ETH primary MAC */
4421     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4422     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4423                              &ramrod_flags);
4424     if (rc != 0) {
4425         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4426     }
4427
4428     /* Cleanup UC list */
4429     vlan_mac_flags = 0;
4430     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4431     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4432                              &ramrod_flags);
4433     if (rc != 0) {
4434         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4435     }
4436
4437     /* Now clean mcast object... */
4438
4439     rparam.mcast_obj = &sc->mcast_obj;
4440     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4441
4442     /* Add a DEL command... */
4443     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4444     if (rc < 0) {
4445         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4446     }
4447
4448     /* now wait until all pending commands are cleared */
4449
4450     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4451     while (rc != 0) {
4452         if (rc < 0) {
4453             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4454             return;
4455         }
4456
4457         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4458     }
4459 }
4460
4461 /* stop the controller */
4462 static __noinline int
4463 bxe_nic_unload(struct bxe_softc *sc,
4464                uint32_t         unload_mode,
4465                uint8_t          keep_link)
4466 {
4467     uint8_t global = FALSE;
4468     uint32_t val;
4469
4470     BXE_CORE_LOCK_ASSERT(sc);
4471
4472     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4473
4474     /* mark driver as unloaded in shmem2 */
4475     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4476         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4477         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4478                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4479     }
4480
4481     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4482         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4483         /*
4484          * We can get here if the driver has been unloaded
4485          * during parity error recovery and is either waiting for a
4486          * leader to complete or for other functions to unload and
4487          * then ifconfig down has been issued. In this case we want to
4488          * unload and let other functions to complete a recovery
4489          * process.
4490          */
4491         sc->recovery_state = BXE_RECOVERY_DONE;
4492         sc->is_leader = 0;
4493         bxe_release_leader_lock(sc);
4494         mb();
4495
4496         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4497         BLOGE(sc, "Can't unload in closed or error state\n");
4498         return (-1);
4499     }
4500
4501     /*
4502      * Nothing to do during unload if previous bxe_nic_load()
4503      * did not completed succesfully - all resourses are released.
4504      */
4505     if ((sc->state == BXE_STATE_CLOSED) ||
4506         (sc->state == BXE_STATE_ERROR)) {
4507         return (0);
4508     }
4509
4510     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4511     mb();
4512
4513     /* stop tx */
4514     bxe_tx_disable(sc);
4515
4516     sc->rx_mode = BXE_RX_MODE_NONE;
4517     /* XXX set rx mode ??? */
4518
4519     if (IS_PF(sc) && !sc->grcdump_done) {
4520         /* set ALWAYS_ALIVE bit in shmem */
4521         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4522
4523         bxe_drv_pulse(sc);
4524
4525         bxe_stats_handle(sc, STATS_EVENT_STOP);
4526         bxe_save_statistics(sc);
4527     }
4528
4529     /* wait till consumers catch up with producers in all queues */
4530     bxe_drain_tx_queues(sc);
4531
4532     /* if VF indicate to PF this function is going down (PF will delete sp
4533      * elements and clear initializations
4534      */
4535     if (IS_VF(sc)) {
4536         ; /* bxe_vfpf_close_vf(sc); */
4537     } else if (unload_mode != UNLOAD_RECOVERY) {
4538         /* if this is a normal/close unload need to clean up chip */
4539         if (!sc->grcdump_done)
4540             bxe_chip_cleanup(sc, unload_mode, keep_link);
4541     } else {
4542         /* Send the UNLOAD_REQUEST to the MCP */
4543         bxe_send_unload_req(sc, unload_mode);
4544
4545         /*
4546          * Prevent transactions to host from the functions on the
4547          * engine that doesn't reset global blocks in case of global
4548          * attention once gloabl blocks are reset and gates are opened
4549          * (the engine which leader will perform the recovery
4550          * last).
4551          */
4552         if (!CHIP_IS_E1x(sc)) {
4553             bxe_pf_disable(sc);
4554         }
4555
4556         /* disable HW interrupts */
4557         bxe_int_disable_sync(sc, TRUE);
4558
4559         /* detach interrupts */
4560         bxe_interrupt_detach(sc);
4561
4562         /* Report UNLOAD_DONE to MCP */
4563         bxe_send_unload_done(sc, FALSE);
4564     }
4565
4566     /*
4567      * At this stage no more interrupts will arrive so we may safely clean
4568      * the queue'able objects here in case they failed to get cleaned so far.
4569      */
4570     if (IS_PF(sc)) {
4571         bxe_squeeze_objects(sc);
4572     }
4573
4574     /* There should be no more pending SP commands at this stage */
4575     sc->sp_state = 0;
4576
4577     sc->port.pmf = 0;
4578
4579     bxe_free_fp_buffers(sc);
4580
4581     if (IS_PF(sc)) {
4582         bxe_free_mem(sc);
4583     }
4584
4585     bxe_free_fw_stats_mem(sc);
4586
4587     sc->state = BXE_STATE_CLOSED;
4588
4589     /*
4590      * Check if there are pending parity attentions. If there are - set
4591      * RECOVERY_IN_PROGRESS.
4592      */
4593     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4594         bxe_set_reset_in_progress(sc);
4595
4596         /* Set RESET_IS_GLOBAL if needed */
4597         if (global) {
4598             bxe_set_reset_global(sc);
4599         }
4600     }
4601
4602     /*
4603      * The last driver must disable a "close the gate" if there is no
4604      * parity attention or "process kill" pending.
4605      */
4606     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4607         bxe_reset_is_done(sc, SC_PATH(sc))) {
4608         bxe_disable_close_the_gate(sc);
4609     }
4610
4611     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4612
4613     return (0);
4614 }
4615
4616 /*
4617  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4618  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4619  */
4620 static int
4621 bxe_ifmedia_update(struct ifnet *ifp)
4622 {
4623     struct bxe_softc *sc = (struct bxe_softc *)ifp->if_softc;
4624     struct ifmedia *ifm;
4625
4626     ifm = &sc->ifmedia;
4627
4628     /* We only support Ethernet media type. */
4629     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4630         return (EINVAL);
4631     }
4632
4633     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4634     case IFM_AUTO:
4635          break;
4636     case IFM_10G_CX4:
4637     case IFM_10G_SR:
4638     case IFM_10G_T:
4639     case IFM_10G_TWINAX:
4640     default:
4641         /* We don't support changing the media type. */
4642         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4643               IFM_SUBTYPE(ifm->ifm_media));
4644         return (EINVAL);
4645     }
4646
4647     return (0);
4648 }
4649
4650 /*
4651  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4652  */
4653 static void
4654 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4655 {
4656     struct bxe_softc *sc = ifp->if_softc;
4657
4658     /* Report link down if the driver isn't running. */
4659     if ((ifp->if_drv_flags & IFF_DRV_RUNNING) == 0) {
4660         ifmr->ifm_active |= IFM_NONE;
4661         return;
4662     }
4663
4664     /* Setup the default interface info. */
4665     ifmr->ifm_status = IFM_AVALID;
4666     ifmr->ifm_active = IFM_ETHER;
4667
4668     if (sc->link_vars.link_up) {
4669         ifmr->ifm_status |= IFM_ACTIVE;
4670     } else {
4671         ifmr->ifm_active |= IFM_NONE;
4672         return;
4673     }
4674
4675     ifmr->ifm_active |= sc->media;
4676
4677     if (sc->link_vars.duplex == DUPLEX_FULL) {
4678         ifmr->ifm_active |= IFM_FDX;
4679     } else {
4680         ifmr->ifm_active |= IFM_HDX;
4681     }
4682 }
4683
4684 static int
4685 bxe_ioctl_nvram(struct bxe_softc *sc,
4686                 uint32_t         priv_op,
4687                 struct ifreq     *ifr)
4688 {
4689     struct bxe_nvram_data nvdata_base;
4690     struct bxe_nvram_data *nvdata;
4691     int len;
4692     int error = 0;
4693
4694     copyin(ifr->ifr_data, &nvdata_base, sizeof(nvdata_base));
4695
4696     len = (sizeof(struct bxe_nvram_data) +
4697            nvdata_base.len -
4698            sizeof(uint32_t));
4699
4700     if (len > sizeof(struct bxe_nvram_data)) {
4701         if ((nvdata = (struct bxe_nvram_data *)
4702                  malloc(len, M_DEVBUF,
4703                         (M_NOWAIT | M_ZERO))) == NULL) {
4704             BLOGE(sc, "BXE_IOC_RD_NVRAM malloc failed\n");
4705             return (1);
4706         }
4707         memcpy(nvdata, &nvdata_base, sizeof(struct bxe_nvram_data));
4708     } else {
4709         nvdata = &nvdata_base;
4710     }
4711
4712     if (priv_op == BXE_IOC_RD_NVRAM) {
4713         BLOGD(sc, DBG_IOCTL, "IOC_RD_NVRAM 0x%x %d\n",
4714               nvdata->offset, nvdata->len);
4715         error = bxe_nvram_read(sc,
4716                                nvdata->offset,
4717                                (uint8_t *)nvdata->value,
4718                                nvdata->len);
4719         copyout(nvdata, ifr->ifr_data, len);
4720     } else { /* BXE_IOC_WR_NVRAM */
4721         BLOGD(sc, DBG_IOCTL, "IOC_WR_NVRAM 0x%x %d\n",
4722               nvdata->offset, nvdata->len);
4723         copyin(ifr->ifr_data, nvdata, len);
4724         error = bxe_nvram_write(sc,
4725                                 nvdata->offset,
4726                                 (uint8_t *)nvdata->value,
4727                                 nvdata->len);
4728     }
4729
4730     if (len > sizeof(struct bxe_nvram_data)) {
4731         free(nvdata, M_DEVBUF);
4732     }
4733
4734     return (error);
4735 }
4736
4737 static int
4738 bxe_ioctl_stats_show(struct bxe_softc *sc,
4739                      uint32_t         priv_op,
4740                      struct ifreq     *ifr)
4741 {
4742     const size_t str_size   = (BXE_NUM_ETH_STATS * STAT_NAME_LEN);
4743     const size_t stats_size = (BXE_NUM_ETH_STATS * sizeof(uint64_t));
4744     caddr_t p_tmp;
4745     uint32_t *offset;
4746     int i;
4747
4748     switch (priv_op)
4749     {
4750     case BXE_IOC_STATS_SHOW_NUM:
4751         memset(ifr->ifr_data, 0, sizeof(union bxe_stats_show_data));
4752         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.num =
4753             BXE_NUM_ETH_STATS;
4754         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.len =
4755             STAT_NAME_LEN;
4756         return (0);
4757
4758     case BXE_IOC_STATS_SHOW_STR:
4759         memset(ifr->ifr_data, 0, str_size);
4760         p_tmp = ifr->ifr_data;
4761         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4762             strcpy(p_tmp, bxe_eth_stats_arr[i].string);
4763             p_tmp += STAT_NAME_LEN;
4764         }
4765         return (0);
4766
4767     case BXE_IOC_STATS_SHOW_CNT:
4768         memset(ifr->ifr_data, 0, stats_size);
4769         p_tmp = ifr->ifr_data;
4770         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4771             offset = ((uint32_t *)&sc->eth_stats +
4772                       bxe_eth_stats_arr[i].offset);
4773             switch (bxe_eth_stats_arr[i].size) {
4774             case 4:
4775                 *((uint64_t *)p_tmp) = (uint64_t)*offset;
4776                 break;
4777             case 8:
4778                 *((uint64_t *)p_tmp) = HILO_U64(*offset, *(offset + 1));
4779                 break;
4780             default:
4781                 *((uint64_t *)p_tmp) = 0;
4782             }
4783             p_tmp += sizeof(uint64_t);
4784         }
4785         return (0);
4786
4787     default:
4788         return (-1);
4789     }
4790 }
4791
4792 static void
4793 bxe_handle_chip_tq(void *context,
4794                    int  pending)
4795 {
4796     struct bxe_softc *sc = (struct bxe_softc *)context;
4797     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4798
4799     switch (work)
4800     {
4801     case CHIP_TQ_REINIT:
4802         if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
4803             /* restart the interface */
4804             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4805             bxe_periodic_stop(sc);
4806             BXE_CORE_LOCK(sc);
4807             bxe_stop_locked(sc);
4808             bxe_init_locked(sc);
4809             BXE_CORE_UNLOCK(sc);
4810         }
4811         break;
4812
4813     default:
4814         break;
4815     }
4816 }
4817
4818 /*
4819  * Handles any IOCTL calls from the operating system.
4820  *
4821  * Returns:
4822  *   0 = Success, >0 Failure
4823  */
4824 static int
4825 bxe_ioctl(struct ifnet *ifp,
4826           u_long       command,
4827           caddr_t      data)
4828 {
4829     struct bxe_softc *sc = ifp->if_softc;
4830     struct ifreq *ifr = (struct ifreq *)data;
4831     struct bxe_nvram_data *nvdata;
4832     uint32_t priv_op;
4833     int mask = 0;
4834     int reinit = 0;
4835     int error = 0;
4836
4837     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4838     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4839
4840     switch (command)
4841     {
4842     case SIOCSIFMTU:
4843         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4844               ifr->ifr_mtu);
4845
4846         if (sc->mtu == ifr->ifr_mtu) {
4847             /* nothing to change */
4848             break;
4849         }
4850
4851         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4852             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4853                   ifr->ifr_mtu, mtu_min, mtu_max);
4854             error = EINVAL;
4855             break;
4856         }
4857
4858         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4859                              (unsigned long)ifr->ifr_mtu);
4860         atomic_store_rel_long((volatile unsigned long *)&ifp->if_mtu,
4861                               (unsigned long)ifr->ifr_mtu);
4862
4863         reinit = 1;
4864         break;
4865
4866     case SIOCSIFFLAGS:
4867         /* toggle the interface state up or down */
4868         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4869
4870         BXE_CORE_LOCK(sc);
4871         /* check if the interface is up */
4872         if (ifp->if_flags & IFF_UP) {
4873             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4874                 /* set the receive mode flags */
4875                 bxe_set_rx_mode(sc);
4876             } else {
4877                 bxe_init_locked(sc);
4878             }
4879         } else {
4880             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4881                 bxe_periodic_stop(sc);
4882                 bxe_stop_locked(sc);
4883             }
4884         }
4885         BXE_CORE_UNLOCK(sc);
4886
4887         break;
4888
4889     case SIOCADDMULTI:
4890     case SIOCDELMULTI:
4891         /* add/delete multicast addresses */
4892         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4893
4894         /* check if the interface is up */
4895         if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4896             /* set the receive mode flags */
4897             BXE_CORE_LOCK(sc);
4898             bxe_set_rx_mode(sc);
4899             BXE_CORE_UNLOCK(sc);
4900         }
4901
4902         break;
4903
4904     case SIOCSIFCAP:
4905         /* find out which capabilities have changed */
4906         mask = (ifr->ifr_reqcap ^ ifp->if_capenable);
4907
4908         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4909               mask);
4910
4911         /* toggle the LRO capabilites enable flag */
4912         if (mask & IFCAP_LRO) {
4913             ifp->if_capenable ^= IFCAP_LRO;
4914             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4915                   (ifp->if_capenable & IFCAP_LRO) ? "ON" : "OFF");
4916             reinit = 1;
4917         }
4918
4919         /* toggle the TXCSUM checksum capabilites enable flag */
4920         if (mask & IFCAP_TXCSUM) {
4921             ifp->if_capenable ^= IFCAP_TXCSUM;
4922             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4923                   (ifp->if_capenable & IFCAP_TXCSUM) ? "ON" : "OFF");
4924             if (ifp->if_capenable & IFCAP_TXCSUM) {
4925                 ifp->if_hwassist = (CSUM_IP       |
4926                                     CSUM_TCP      |
4927                                     CSUM_UDP      |
4928                                     CSUM_TSO      |
4929                                     CSUM_TCP_IPV6 |
4930                                     CSUM_UDP_IPV6);
4931             } else {
4932                 ifp->if_hwassist = 0;
4933             }
4934         }
4935
4936         /* toggle the RXCSUM checksum capabilities enable flag */
4937         if (mask & IFCAP_RXCSUM) {
4938             ifp->if_capenable ^= IFCAP_RXCSUM;
4939             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4940                   (ifp->if_capenable & IFCAP_RXCSUM) ? "ON" : "OFF");
4941             if (ifp->if_capenable & IFCAP_RXCSUM) {
4942                 ifp->if_hwassist = (CSUM_IP       |
4943                                     CSUM_TCP      |
4944                                     CSUM_UDP      |
4945                                     CSUM_TSO      |
4946                                     CSUM_TCP_IPV6 |
4947                                     CSUM_UDP_IPV6);
4948             } else {
4949                 ifp->if_hwassist = 0;
4950             }
4951         }
4952
4953         /* toggle TSO4 capabilities enabled flag */
4954         if (mask & IFCAP_TSO4) {
4955             ifp->if_capenable ^= IFCAP_TSO4;
4956             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4957                   (ifp->if_capenable & IFCAP_TSO4) ? "ON" : "OFF");
4958         }
4959
4960         /* toggle TSO6 capabilities enabled flag */
4961         if (mask & IFCAP_TSO6) {
4962             ifp->if_capenable ^= IFCAP_TSO6;
4963             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4964                   (ifp->if_capenable & IFCAP_TSO6) ? "ON" : "OFF");
4965         }
4966
4967         /* toggle VLAN_HWTSO capabilities enabled flag */
4968         if (mask & IFCAP_VLAN_HWTSO) {
4969             ifp->if_capenable ^= IFCAP_VLAN_HWTSO;
4970             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4971                   (ifp->if_capenable & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4972         }
4973
4974         /* toggle VLAN_HWCSUM capabilities enabled flag */
4975         if (mask & IFCAP_VLAN_HWCSUM) {
4976             /* XXX investigate this... */
4977             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4978             error = EINVAL;
4979         }
4980
4981         /* toggle VLAN_MTU capabilities enable flag */
4982         if (mask & IFCAP_VLAN_MTU) {
4983             /* XXX investigate this... */
4984             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4985             error = EINVAL;
4986         }
4987
4988         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4989         if (mask & IFCAP_VLAN_HWTAGGING) {
4990             /* XXX investigate this... */
4991             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4992             error = EINVAL;
4993         }
4994
4995         /* toggle VLAN_HWFILTER capabilities enabled flag */
4996         if (mask & IFCAP_VLAN_HWFILTER) {
4997             /* XXX investigate this... */
4998             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4999             error = EINVAL;
5000         }
5001
5002         /* XXX not yet...
5003          * IFCAP_WOL_MAGIC
5004          */
5005
5006         break;
5007
5008     case SIOCSIFMEDIA:
5009     case SIOCGIFMEDIA:
5010         /* set/get interface media */
5011         BLOGD(sc, DBG_IOCTL,
5012               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
5013               (command & 0xff));
5014         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
5015         break;
5016
5017     case SIOCGPRIVATE_0:
5018         copyin(ifr->ifr_data, &priv_op, sizeof(priv_op));
5019
5020         switch (priv_op)
5021         {
5022         case BXE_IOC_RD_NVRAM:
5023         case BXE_IOC_WR_NVRAM:
5024             nvdata = (struct bxe_nvram_data *)ifr->ifr_data;
5025             BLOGD(sc, DBG_IOCTL,
5026                   "Received Private NVRAM ioctl addr=0x%x size=%u\n",
5027                   nvdata->offset, nvdata->len);
5028             error = bxe_ioctl_nvram(sc, priv_op, ifr);
5029             break;
5030
5031         case BXE_IOC_STATS_SHOW_NUM:
5032         case BXE_IOC_STATS_SHOW_STR:
5033         case BXE_IOC_STATS_SHOW_CNT:
5034             BLOGD(sc, DBG_IOCTL, "Received Private Stats ioctl (%d)\n",
5035                   priv_op);
5036             error = bxe_ioctl_stats_show(sc, priv_op, ifr);
5037             break;
5038
5039         default:
5040             BLOGW(sc, "Received Private Unknown ioctl (%d)\n", priv_op);
5041             error = EINVAL;
5042             break;
5043         }
5044
5045         break;
5046
5047     default:
5048         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
5049               (command & 0xff));
5050         error = ether_ioctl(ifp, command, data);
5051         break;
5052     }
5053
5054     if (reinit && (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
5055         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
5056               "Re-initializing hardware from IOCTL change\n");
5057         bxe_periodic_stop(sc);
5058         BXE_CORE_LOCK(sc);
5059         bxe_stop_locked(sc);
5060         bxe_init_locked(sc);
5061         BXE_CORE_UNLOCK(sc);
5062     }
5063
5064     return (error);
5065 }
5066
5067 static __noinline void
5068 bxe_dump_mbuf(struct bxe_softc *sc,
5069               struct mbuf      *m,
5070               uint8_t          contents)
5071 {
5072     char * type;
5073     int i = 0;
5074
5075     if (!(sc->debug & DBG_MBUF)) {
5076         return;
5077     }
5078
5079     if (m == NULL) {
5080         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
5081         return;
5082     }
5083
5084     while (m) {
5085         BLOGD(sc, DBG_MBUF,
5086               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
5087               i, m, m->m_len, m->m_flags,
5088               "\20\1M_EXT\2M_PKTHDR\3M_EOR\4M_RDONLY", m->m_data);
5089
5090         if (m->m_flags & M_PKTHDR) {
5091              BLOGD(sc, DBG_MBUF,
5092                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
5093                    i, m->m_pkthdr.len, m->m_flags,
5094                    "\20\12M_BCAST\13M_MCAST\14M_FRAG"
5095                    "\15M_FIRSTFRAG\16M_LASTFRAG\21M_VLANTAG"
5096                    "\22M_PROMISC\23M_NOFREE",
5097                    (int)m->m_pkthdr.csum_flags,
5098                    "\20\1CSUM_IP\2CSUM_TCP\3CSUM_UDP\4CSUM_IP_FRAGS"
5099                    "\5CSUM_FRAGMENT\6CSUM_TSO\11CSUM_IP_CHECKED"
5100                    "\12CSUM_IP_VALID\13CSUM_DATA_VALID"
5101                    "\14CSUM_PSEUDO_HDR");
5102         }
5103
5104         if (m->m_flags & M_EXT) {
5105             switch (m->m_ext.ext_type) {
5106             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
5107             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
5108             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
5109             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
5110             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
5111             case EXT_PACKET:     type = "EXT_PACKET";     break;
5112             case EXT_MBUF:       type = "EXT_MBUF";       break;
5113             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
5114             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
5115             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
5116             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
5117             default:             type = "UNKNOWN";        break;
5118             }
5119
5120             BLOGD(sc, DBG_MBUF,
5121                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
5122                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
5123         }
5124
5125         if (contents) {
5126             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
5127         }
5128
5129         m = m->m_next;
5130         i++;
5131     }
5132 }
5133
5134 /*
5135  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
5136  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
5137  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
5138  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
5139  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
5140  */
5141 static int
5142 bxe_chktso_window(struct bxe_softc  *sc,
5143                   int               nsegs,
5144                   bus_dma_segment_t *segs,
5145                   struct mbuf       *m)
5146 {
5147     uint32_t num_wnds, wnd_size, wnd_sum;
5148     int32_t frag_idx, wnd_idx;
5149     unsigned short lso_mss;
5150     int defrag;
5151
5152     defrag = 0;
5153     wnd_sum = 0;
5154     wnd_size = 10;
5155     num_wnds = nsegs - wnd_size;
5156     lso_mss = htole16(m->m_pkthdr.tso_segsz);
5157
5158     /*
5159      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
5160      * first window sum of data while skipping the first assuming it is the
5161      * header in FreeBSD.
5162      */
5163     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
5164         wnd_sum += htole16(segs[frag_idx].ds_len);
5165     }
5166
5167     /* check the first 10 bd window size */
5168     if (wnd_sum < lso_mss) {
5169         return (1);
5170     }
5171
5172     /* run through the windows */
5173     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
5174         /* subtract the first mbuf->m_len of the last wndw(-header) */
5175         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
5176         /* add the next mbuf len to the len of our new window */
5177         wnd_sum += htole16(segs[frag_idx].ds_len);
5178         if (wnd_sum < lso_mss) {
5179             return (1);
5180         }
5181     }
5182
5183     return (0);
5184 }
5185
5186 static uint8_t
5187 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
5188                     struct mbuf         *m,
5189                     uint32_t            *parsing_data)
5190 {
5191     struct ether_vlan_header *eh = NULL;
5192     struct ip *ip4 = NULL;
5193     struct ip6_hdr *ip6 = NULL;
5194     caddr_t ip = NULL;
5195     struct tcphdr *th = NULL;
5196     int e_hlen, ip_hlen, l4_off;
5197     uint16_t proto;
5198
5199     if (m->m_pkthdr.csum_flags == CSUM_IP) {
5200         /* no L4 checksum offload needed */
5201         return (0);
5202     }
5203
5204     /* get the Ethernet header */
5205     eh = mtod(m, struct ether_vlan_header *);
5206
5207     /* handle VLAN encapsulation if present */
5208     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5209         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5210         proto  = ntohs(eh->evl_proto);
5211     } else {
5212         e_hlen = ETHER_HDR_LEN;
5213         proto  = ntohs(eh->evl_encap_proto);
5214     }
5215
5216     switch (proto) {
5217     case ETHERTYPE_IP:
5218         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5219         ip4 = (m->m_len < sizeof(struct ip)) ?
5220                   (struct ip *)m->m_next->m_data :
5221                   (struct ip *)(m->m_data + e_hlen);
5222         /* ip_hl is number of 32-bit words */
5223         ip_hlen = (ip4->ip_hl << 2);
5224         ip = (caddr_t)ip4;
5225         break;
5226     case ETHERTYPE_IPV6:
5227         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5228         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5229                   (struct ip6_hdr *)m->m_next->m_data :
5230                   (struct ip6_hdr *)(m->m_data + e_hlen);
5231         /* XXX cannot support offload with IPv6 extensions */
5232         ip_hlen = sizeof(struct ip6_hdr);
5233         ip = (caddr_t)ip6;
5234         break;
5235     default:
5236         /* We can't offload in this case... */
5237         /* XXX error stat ??? */
5238         return (0);
5239     }
5240
5241     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5242     l4_off = (e_hlen + ip_hlen);
5243
5244     *parsing_data |=
5245         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
5246          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
5247
5248     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5249                                   CSUM_TSO |
5250                                   CSUM_TCP_IPV6)) {
5251         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5252         th = (struct tcphdr *)(ip + ip_hlen);
5253         /* th_off is number of 32-bit words */
5254         *parsing_data |= ((th->th_off <<
5255                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
5256                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
5257         return (l4_off + (th->th_off << 2)); /* entire header length */
5258     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5259                                          CSUM_UDP_IPV6)) {
5260         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5261         return (l4_off + sizeof(struct udphdr)); /* entire header length */
5262     } else {
5263         /* XXX error stat ??? */
5264         return (0);
5265     }
5266 }
5267
5268 static uint8_t
5269 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
5270                  struct mbuf                *m,
5271                  struct eth_tx_parse_bd_e1x *pbd)
5272 {
5273     struct ether_vlan_header *eh = NULL;
5274     struct ip *ip4 = NULL;
5275     struct ip6_hdr *ip6 = NULL;
5276     caddr_t ip = NULL;
5277     struct tcphdr *th = NULL;
5278     struct udphdr *uh = NULL;
5279     int e_hlen, ip_hlen;
5280     uint16_t proto;
5281     uint8_t hlen;
5282     uint16_t tmp_csum;
5283     uint32_t *tmp_uh;
5284
5285     /* get the Ethernet header */
5286     eh = mtod(m, struct ether_vlan_header *);
5287
5288     /* handle VLAN encapsulation if present */
5289     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5290         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5291         proto  = ntohs(eh->evl_proto);
5292     } else {
5293         e_hlen = ETHER_HDR_LEN;
5294         proto  = ntohs(eh->evl_encap_proto);
5295     }
5296
5297     switch (proto) {
5298     case ETHERTYPE_IP:
5299         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5300         ip4 = (m->m_len < sizeof(struct ip)) ?
5301                   (struct ip *)m->m_next->m_data :
5302                   (struct ip *)(m->m_data + e_hlen);
5303         /* ip_hl is number of 32-bit words */
5304         ip_hlen = (ip4->ip_hl << 1);
5305         ip = (caddr_t)ip4;
5306         break;
5307     case ETHERTYPE_IPV6:
5308         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5309         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5310                   (struct ip6_hdr *)m->m_next->m_data :
5311                   (struct ip6_hdr *)(m->m_data + e_hlen);
5312         /* XXX cannot support offload with IPv6 extensions */
5313         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
5314         ip = (caddr_t)ip6;
5315         break;
5316     default:
5317         /* We can't offload in this case... */
5318         /* XXX error stat ??? */
5319         return (0);
5320     }
5321
5322     hlen = (e_hlen >> 1);
5323
5324     /* note that rest of global_data is indirectly zeroed here */
5325     if (m->m_flags & M_VLANTAG) {
5326         pbd->global_data =
5327             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
5328     } else {
5329         pbd->global_data = htole16(hlen);
5330     }
5331
5332     pbd->ip_hlen_w = ip_hlen;
5333
5334     hlen += pbd->ip_hlen_w;
5335
5336     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5337
5338     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5339                                   CSUM_TSO |
5340                                   CSUM_TCP_IPV6)) {
5341         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5342         /* th_off is number of 32-bit words */
5343         hlen += (uint16_t)(th->th_off << 1);
5344     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5345                                          CSUM_UDP_IPV6)) {
5346         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5347         hlen += (sizeof(struct udphdr) / 2);
5348     } else {
5349         /* valid case as only CSUM_IP was set */
5350         return (0);
5351     }
5352
5353     pbd->total_hlen_w = htole16(hlen);
5354
5355     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5356                                   CSUM_TSO |
5357                                   CSUM_TCP_IPV6)) {
5358         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5359         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5360     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5361                                          CSUM_UDP_IPV6)) {
5362         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5363
5364         /*
5365          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5366          * checksums and does not know anything about the UDP header and where
5367          * the checksum field is located. It only knows about TCP. Therefore
5368          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5369          * offload. Since the checksum field offset for TCP is 16 bytes and
5370          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5371          * bytes less than the start of the UDP header. This allows the
5372          * hardware to write the checksum in the correct spot. But the
5373          * hardware will compute a checksum which includes the last 10 bytes
5374          * of the IP header. To correct this we tweak the stack computed
5375          * pseudo checksum by folding in the calculation of the inverse
5376          * checksum for those final 10 bytes of the IP header. This allows
5377          * the correct checksum to be computed by the hardware.
5378          */
5379
5380         /* set pointer 10 bytes before UDP header */
5381         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5382
5383         /* calculate a pseudo header checksum over the first 10 bytes */
5384         tmp_csum = in_pseudo(*tmp_uh,
5385                              *(tmp_uh + 1),
5386                              *(uint16_t *)(tmp_uh + 2));
5387
5388         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5389     }
5390
5391     return (hlen * 2); /* entire header length, number of bytes */
5392 }
5393
5394 static void
5395 bxe_set_pbd_lso_e2(struct mbuf *m,
5396                    uint32_t    *parsing_data)
5397 {
5398     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5399                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5400                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5401
5402     /* XXX test for IPv6 with extension header... */
5403 #if 0
5404     struct ip6_hdr *ip6;
5405     if (ip6 && ip6->ip6_nxt == 'some ipv6 extension header')
5406         *parsing_data |= ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR;
5407 #endif
5408 }
5409
5410 static void
5411 bxe_set_pbd_lso(struct mbuf                *m,
5412                 struct eth_tx_parse_bd_e1x *pbd)
5413 {
5414     struct ether_vlan_header *eh = NULL;
5415     struct ip *ip = NULL;
5416     struct tcphdr *th = NULL;
5417     int e_hlen;
5418
5419     /* get the Ethernet header */
5420     eh = mtod(m, struct ether_vlan_header *);
5421
5422     /* handle VLAN encapsulation if present */
5423     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5424                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5425
5426     /* get the IP and TCP header, with LSO entire header in first mbuf */
5427     /* XXX assuming IPv4 */
5428     ip = (struct ip *)(m->m_data + e_hlen);
5429     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5430
5431     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5432     pbd->tcp_send_seq = ntohl(th->th_seq);
5433     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5434
5435 #if 1
5436         /* XXX IPv4 */
5437         pbd->ip_id = ntohs(ip->ip_id);
5438         pbd->tcp_pseudo_csum =
5439             ntohs(in_pseudo(ip->ip_src.s_addr,
5440                             ip->ip_dst.s_addr,
5441                             htons(IPPROTO_TCP)));
5442 #else
5443         /* XXX IPv6 */
5444         pbd->tcp_pseudo_csum =
5445             ntohs(in_pseudo(&ip6->ip6_src,
5446                             &ip6->ip6_dst,
5447                             htons(IPPROTO_TCP)));
5448 #endif
5449
5450     pbd->global_data |=
5451         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5452 }
5453
5454 /*
5455  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5456  * visible to the controller.
5457  *
5458  * If an mbuf is submitted to this routine and cannot be given to the
5459  * controller (e.g. it has too many fragments) then the function may free
5460  * the mbuf and return to the caller.
5461  *
5462  * Returns:
5463  *   0 = Success, !0 = Failure
5464  *   Note the side effect that an mbuf may be freed if it causes a problem.
5465  */
5466 static int
5467 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5468 {
5469     bus_dma_segment_t segs[32];
5470     struct mbuf *m0;
5471     struct bxe_sw_tx_bd *tx_buf;
5472     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5473     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5474     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5475     struct eth_tx_bd *tx_data_bd;
5476     struct eth_tx_bd *tx_total_pkt_size_bd;
5477     struct eth_tx_start_bd *tx_start_bd;
5478     uint16_t bd_prod, pkt_prod, total_pkt_size;
5479     uint8_t mac_type;
5480     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5481     struct bxe_softc *sc;
5482     uint16_t tx_bd_avail;
5483     struct ether_vlan_header *eh;
5484     uint32_t pbd_e2_parsing_data = 0;
5485     uint8_t hlen = 0;
5486     int tmp_bd;
5487     int i;
5488
5489     sc = fp->sc;
5490
5491     M_ASSERTPKTHDR(*m_head);
5492
5493     m0 = *m_head;
5494     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5495     tx_start_bd = NULL;
5496     tx_data_bd = NULL;
5497     tx_total_pkt_size_bd = NULL;
5498
5499     /* get the H/W pointer for packets and BDs */
5500     pkt_prod = fp->tx_pkt_prod;
5501     bd_prod = fp->tx_bd_prod;
5502
5503     mac_type = UNICAST_ADDRESS;
5504
5505     /* map the mbuf into the next open DMAable memory */
5506     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5507     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5508                                     tx_buf->m_map, m0,
5509                                     segs, &nsegs, BUS_DMA_NOWAIT);
5510
5511     /* mapping errors */
5512     if(__predict_false(error != 0)) {
5513         fp->eth_q_stats.tx_dma_mapping_failure++;
5514         if (error == ENOMEM) {
5515             /* resource issue, try again later */
5516             rc = ENOMEM;
5517         } else if (error == EFBIG) {
5518             /* possibly recoverable with defragmentation */
5519             fp->eth_q_stats.mbuf_defrag_attempts++;
5520             m0 = m_defrag(*m_head, M_DONTWAIT);
5521             if (m0 == NULL) {
5522                 fp->eth_q_stats.mbuf_defrag_failures++;
5523                 rc = ENOBUFS;
5524             } else {
5525                 /* defrag successful, try mapping again */
5526                 *m_head = m0;
5527                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5528                                                 tx_buf->m_map, m0,
5529                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5530                 if (error) {
5531                     fp->eth_q_stats.tx_dma_mapping_failure++;
5532                     rc = error;
5533                 }
5534             }
5535         } else {
5536             /* unknown, unrecoverable mapping error */
5537             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5538             bxe_dump_mbuf(sc, m0, FALSE);
5539             rc = error;
5540         }
5541
5542         goto bxe_tx_encap_continue;
5543     }
5544
5545     tx_bd_avail = bxe_tx_avail(sc, fp);
5546
5547     /* make sure there is enough room in the send queue */
5548     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5549         /* Recoverable, try again later. */
5550         fp->eth_q_stats.tx_hw_queue_full++;
5551         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5552         rc = ENOMEM;
5553         goto bxe_tx_encap_continue;
5554     }
5555
5556     /* capture the current H/W TX chain high watermark */
5557     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5558                         (TX_BD_USABLE - tx_bd_avail))) {
5559         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5560     }
5561
5562     /* make sure it fits in the packet window */
5563     if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5564         /*
5565          * The mbuf may be to big for the controller to handle. If the frame
5566          * is a TSO frame we'll need to do an additional check.
5567          */
5568         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5569             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5570                 goto bxe_tx_encap_continue; /* OK to send */
5571             } else {
5572                 fp->eth_q_stats.tx_window_violation_tso++;
5573             }
5574         } else {
5575             fp->eth_q_stats.tx_window_violation_std++;
5576         }
5577
5578         /* lets try to defragment this mbuf and remap it */
5579         fp->eth_q_stats.mbuf_defrag_attempts++;
5580         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5581
5582         m0 = m_defrag(*m_head, M_DONTWAIT);
5583         if (m0 == NULL) {
5584             fp->eth_q_stats.mbuf_defrag_failures++;
5585             /* Ugh, just drop the frame... :( */
5586             rc = ENOBUFS;
5587         } else {
5588             /* defrag successful, try mapping again */
5589             *m_head = m0;
5590             error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5591                                             tx_buf->m_map, m0,
5592                                             segs, &nsegs, BUS_DMA_NOWAIT);
5593             if (error) {
5594                 fp->eth_q_stats.tx_dma_mapping_failure++;
5595                 /* No sense in trying to defrag/copy chain, drop it. :( */
5596                 rc = error;
5597             }
5598             else {
5599                 /* if the chain is still too long then drop it */
5600                 if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5601                     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5602                     rc = ENODEV;
5603                 }
5604             }
5605         }
5606     }
5607
5608 bxe_tx_encap_continue:
5609
5610     /* Check for errors */
5611     if (rc) {
5612         if (rc == ENOMEM) {
5613             /* recoverable try again later  */
5614         } else {
5615             fp->eth_q_stats.tx_soft_errors++;
5616             fp->eth_q_stats.mbuf_alloc_tx--;
5617             m_freem(*m_head);
5618             *m_head = NULL;
5619         }
5620
5621         return (rc);
5622     }
5623
5624     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5625     if (m0->m_flags & M_BCAST) {
5626         mac_type = BROADCAST_ADDRESS;
5627     } else if (m0->m_flags & M_MCAST) {
5628         mac_type = MULTICAST_ADDRESS;
5629     }
5630
5631     /* store the mbuf into the mbuf ring */
5632     tx_buf->m        = m0;
5633     tx_buf->first_bd = fp->tx_bd_prod;
5634     tx_buf->flags    = 0;
5635
5636     /* prepare the first transmit (start) BD for the mbuf */
5637     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5638
5639     BLOGD(sc, DBG_TX,
5640           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5641           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5642
5643     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5644     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5645     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5646     total_pkt_size += tx_start_bd->nbytes;
5647     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5648
5649     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5650
5651     /* all frames have at least Start BD + Parsing BD */
5652     nbds = nsegs + 1;
5653     tx_start_bd->nbd = htole16(nbds);
5654
5655     if (m0->m_flags & M_VLANTAG) {
5656         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5657         tx_start_bd->bd_flags.as_bitfield |=
5658             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5659     } else {
5660         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5661         if (IS_VF(sc)) {
5662             /* map ethernet header to find type and header length */
5663             eh = mtod(m0, struct ether_vlan_header *);
5664             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5665         } else {
5666             /* used by FW for packet accounting */
5667             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5668 #if 0
5669             /*
5670              * If NPAR-SD is active then FW should do the tagging regardless
5671              * of value of priority. Otherwise, if priority indicates this is
5672              * a control packet we need to indicate to FW to avoid tagging.
5673              */
5674             if (!IS_MF_AFEX(sc) && (mbuf priority == PRIO_CONTROL)) {
5675                 SET_FLAG(tx_start_bd->general_data,
5676                          ETH_TX_START_BD_FORCE_VLAN_MODE, 1);
5677             }
5678 #endif
5679         }
5680     }
5681
5682     /*
5683      * add a parsing BD from the chain. The parsing BD is always added
5684      * though it is only used for TSO and chksum
5685      */
5686     bd_prod = TX_BD_NEXT(bd_prod);
5687
5688     if (m0->m_pkthdr.csum_flags) {
5689         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5690             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5691             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5692         }
5693
5694         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5695             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5696                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5697         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5698             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5699                                                   ETH_TX_BD_FLAGS_IS_UDP |
5700                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5701         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5702                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5703             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5704         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5705             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5706                                                   ETH_TX_BD_FLAGS_IS_UDP);
5707         }
5708     }
5709
5710     if (!CHIP_IS_E1x(sc)) {
5711         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5712         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5713
5714         if (m0->m_pkthdr.csum_flags) {
5715             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5716         }
5717
5718 #if 0
5719         /*
5720          * Add the MACs to the parsing BD if the module param was
5721          * explicitly set, if this is a vf, or in switch independent
5722          * mode.
5723          */
5724         if (sc->flags & BXE_TX_SWITCHING || IS_VF(sc) || IS_MF_SI(sc)) {
5725             eh = mtod(m0, struct ether_vlan_header *);
5726             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.src_hi,
5727                                 &pbd_e2->data.mac_addr.src_mid,
5728                                 &pbd_e2->data.mac_addr.src_lo,
5729                                 eh->evl_shost);
5730             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.dst_hi,
5731                                 &pbd_e2->data.mac_addr.dst_mid,
5732                                 &pbd_e2->data.mac_addr.dst_lo,
5733                                 eh->evl_dhost);
5734         }
5735 #endif
5736
5737         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5738                  mac_type);
5739     } else {
5740         uint16_t global_data = 0;
5741
5742         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5743         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5744
5745         if (m0->m_pkthdr.csum_flags) {
5746             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5747         }
5748
5749         SET_FLAG(global_data,
5750                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5751         pbd_e1x->global_data |= htole16(global_data);
5752     }
5753
5754     /* setup the parsing BD with TSO specific info */
5755     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5756         fp->eth_q_stats.tx_ofld_frames_lso++;
5757         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5758
5759         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5760             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5761
5762             /* split the first BD into header/data making the fw job easy */
5763             nbds++;
5764             tx_start_bd->nbd = htole16(nbds);
5765             tx_start_bd->nbytes = htole16(hlen);
5766
5767             bd_prod = TX_BD_NEXT(bd_prod);
5768
5769             /* new transmit BD after the tx_parse_bd */
5770             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5771             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5772             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5773             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5774             if (tx_total_pkt_size_bd == NULL) {
5775                 tx_total_pkt_size_bd = tx_data_bd;
5776             }
5777
5778             BLOGD(sc, DBG_TX,
5779                   "TSO split header size is %d (%x:%x) nbds %d\n",
5780                   le16toh(tx_start_bd->nbytes),
5781                   le32toh(tx_start_bd->addr_hi),
5782                   le32toh(tx_start_bd->addr_lo),
5783                   nbds);
5784         }
5785
5786         if (!CHIP_IS_E1x(sc)) {
5787             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5788         } else {
5789             bxe_set_pbd_lso(m0, pbd_e1x);
5790         }
5791     }
5792
5793     if (pbd_e2_parsing_data) {
5794         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5795     }
5796
5797     /* prepare remaining BDs, start tx bd contains first seg/frag */
5798     for (i = 1; i < nsegs ; i++) {
5799         bd_prod = TX_BD_NEXT(bd_prod);
5800         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5801         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5802         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5803         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5804         if (tx_total_pkt_size_bd == NULL) {
5805             tx_total_pkt_size_bd = tx_data_bd;
5806         }
5807         total_pkt_size += tx_data_bd->nbytes;
5808     }
5809
5810     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5811
5812     if (tx_total_pkt_size_bd != NULL) {
5813         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5814     }
5815
5816     if (__predict_false(sc->debug & DBG_TX)) {
5817         tmp_bd = tx_buf->first_bd;
5818         for (i = 0; i < nbds; i++)
5819         {
5820             if (i == 0) {
5821                 BLOGD(sc, DBG_TX,
5822                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5823                       "bd_flags=0x%x hdr_nbds=%d\n",
5824                       tx_start_bd,
5825                       tmp_bd,
5826                       le16toh(tx_start_bd->nbd),
5827                       le16toh(tx_start_bd->vlan_or_ethertype),
5828                       tx_start_bd->bd_flags.as_bitfield,
5829                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5830             } else if (i == 1) {
5831                 if (pbd_e1x) {
5832                     BLOGD(sc, DBG_TX,
5833                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5834                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5835                           "tcp_seq=%u total_hlen_w=%u\n",
5836                           pbd_e1x,
5837                           tmp_bd,
5838                           pbd_e1x->global_data,
5839                           pbd_e1x->ip_hlen_w,
5840                           pbd_e1x->ip_id,
5841                           pbd_e1x->lso_mss,
5842                           pbd_e1x->tcp_flags,
5843                           pbd_e1x->tcp_pseudo_csum,
5844                           pbd_e1x->tcp_send_seq,
5845                           le16toh(pbd_e1x->total_hlen_w));
5846                 } else { /* if (pbd_e2) */
5847                     BLOGD(sc, DBG_TX,
5848                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5849                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5850                           pbd_e2,
5851                           tmp_bd,
5852                           pbd_e2->data.mac_addr.dst_hi,
5853                           pbd_e2->data.mac_addr.dst_mid,
5854                           pbd_e2->data.mac_addr.dst_lo,
5855                           pbd_e2->data.mac_addr.src_hi,
5856                           pbd_e2->data.mac_addr.src_mid,
5857                           pbd_e2->data.mac_addr.src_lo,
5858                           pbd_e2->parsing_data);
5859                 }
5860             }
5861
5862             if (i != 1) { /* skip parse db as it doesn't hold data */
5863                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5864                 BLOGD(sc, DBG_TX,
5865                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5866                       tx_data_bd,
5867                       tmp_bd,
5868                       le16toh(tx_data_bd->nbytes),
5869                       le32toh(tx_data_bd->addr_hi),
5870                       le32toh(tx_data_bd->addr_lo));
5871             }
5872
5873             tmp_bd = TX_BD_NEXT(tmp_bd);
5874         }
5875     }
5876
5877     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5878
5879     /* update TX BD producer index value for next TX */
5880     bd_prod = TX_BD_NEXT(bd_prod);
5881
5882     /*
5883      * If the chain of tx_bd's describing this frame is adjacent to or spans
5884      * an eth_tx_next_bd element then we need to increment the nbds value.
5885      */
5886     if (TX_BD_IDX(bd_prod) < nbds) {
5887         nbds++;
5888     }
5889
5890     /* don't allow reordering of writes for nbd and packets */
5891     mb();
5892
5893     fp->tx_db.data.prod += nbds;
5894
5895     /* producer points to the next free tx_bd at this point */
5896     fp->tx_pkt_prod++;
5897     fp->tx_bd_prod = bd_prod;
5898
5899     DOORBELL(sc, fp->index, fp->tx_db.raw);
5900
5901     fp->eth_q_stats.tx_pkts++;
5902
5903     /* Prevent speculative reads from getting ahead of the status block. */
5904     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5905                       0, 0, BUS_SPACE_BARRIER_READ);
5906
5907     /* Prevent speculative reads from getting ahead of the doorbell. */
5908     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5909                       0, 0, BUS_SPACE_BARRIER_READ);
5910
5911     return (0);
5912 }
5913
5914 static void
5915 bxe_tx_start_locked(struct bxe_softc    *sc,
5916                     struct ifnet        *ifp,
5917                     struct bxe_fastpath *fp)
5918 {
5919     struct mbuf *m = NULL;
5920     int tx_count = 0;
5921     uint16_t tx_bd_avail;
5922
5923     BXE_FP_TX_LOCK_ASSERT(fp);
5924
5925     /* keep adding entries while there are frames to send */
5926     while (!IFQ_DRV_IS_EMPTY(&ifp->if_snd)) {
5927
5928         /*
5929          * check for any frames to send
5930          * dequeue can still be NULL even if queue is not empty
5931          */
5932         IFQ_DRV_DEQUEUE(&ifp->if_snd, m);
5933         if (__predict_false(m == NULL)) {
5934             break;
5935         }
5936
5937         /* the mbuf now belongs to us */
5938         fp->eth_q_stats.mbuf_alloc_tx++;
5939
5940         /*
5941          * Put the frame into the transmit ring. If we don't have room,
5942          * place the mbuf back at the head of the TX queue, set the
5943          * OACTIVE flag, and wait for the NIC to drain the chain.
5944          */
5945         if (__predict_false(bxe_tx_encap(fp, &m))) {
5946             fp->eth_q_stats.tx_encap_failures++;
5947             if (m != NULL) {
5948                 /* mark the TX queue as full and return the frame */
5949                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5950                 IFQ_DRV_PREPEND(&ifp->if_snd, m);
5951                 fp->eth_q_stats.mbuf_alloc_tx--;
5952                 fp->eth_q_stats.tx_queue_xoff++;
5953             }
5954
5955             /* stop looking for more work */
5956             break;
5957         }
5958
5959         /* the frame was enqueued successfully */
5960         tx_count++;
5961
5962         /* send a copy of the frame to any BPF listeners. */
5963         BPF_MTAP(ifp, m);
5964
5965         tx_bd_avail = bxe_tx_avail(sc, fp);
5966
5967         /* handle any completions if we're running low */
5968         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5969             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5970             bxe_txeof(sc, fp);
5971             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5972                 break;
5973             }
5974         }
5975     }
5976
5977     /* all TX packets were dequeued and/or the tx ring is full */
5978     if (tx_count > 0) {
5979         /* reset the TX watchdog timeout timer */
5980         fp->watchdog_timer = BXE_TX_TIMEOUT;
5981     }
5982 }
5983
5984 /* Legacy (non-RSS) dispatch routine */
5985 static void
5986 bxe_tx_start(struct ifnet *ifp)
5987 {
5988     struct bxe_softc *sc;
5989     struct bxe_fastpath *fp;
5990
5991     sc = ifp->if_softc;
5992
5993     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
5994         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5995         return;
5996     }
5997
5998     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5999         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
6000         return;
6001     }
6002
6003     if (!sc->link_vars.link_up) {
6004         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
6005         return;
6006     }
6007
6008     fp = &sc->fp[0];
6009
6010     BXE_FP_TX_LOCK(fp);
6011     bxe_tx_start_locked(sc, ifp, fp);
6012     BXE_FP_TX_UNLOCK(fp);
6013 }
6014
6015 #if __FreeBSD_version >= 800000
6016
6017 static int
6018 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
6019                        struct ifnet        *ifp,
6020                        struct bxe_fastpath *fp,
6021                        struct mbuf         *m)
6022 {
6023     struct buf_ring *tx_br = fp->tx_br;
6024     struct mbuf *next;
6025     int depth, rc, tx_count;
6026     uint16_t tx_bd_avail;
6027
6028     rc = tx_count = 0;
6029
6030     BXE_FP_TX_LOCK_ASSERT(fp);
6031
6032     if (!tx_br) {
6033         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
6034         return (EINVAL);
6035     }
6036
6037     if (!sc->link_vars.link_up ||
6038         (ifp->if_drv_flags &
6039         (IFF_DRV_RUNNING | IFF_DRV_OACTIVE)) != IFF_DRV_RUNNING) {
6040         rc = drbr_enqueue(ifp, tx_br, m);
6041         goto bxe_tx_mq_start_locked_exit;
6042     }
6043
6044     /* fetch the depth of the driver queue */
6045     depth = drbr_inuse(ifp, tx_br);
6046     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
6047         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
6048     }
6049
6050     if (m == NULL) {
6051         /* no new work, check for pending frames */
6052         next = drbr_dequeue(ifp, tx_br);
6053     } else if (drbr_needs_enqueue(ifp, tx_br)) {
6054         /* have both new and pending work, maintain packet order */
6055         rc = drbr_enqueue(ifp, tx_br, m);
6056         if (rc != 0) {
6057             fp->eth_q_stats.tx_soft_errors++;
6058             goto bxe_tx_mq_start_locked_exit;
6059         }
6060         next = drbr_dequeue(ifp, tx_br);
6061     } else {
6062         /* new work only and nothing pending */
6063         next = m;
6064     }
6065
6066     /* keep adding entries while there are frames to send */
6067     while (next != NULL) {
6068
6069         /* the mbuf now belongs to us */
6070         fp->eth_q_stats.mbuf_alloc_tx++;
6071
6072         /*
6073          * Put the frame into the transmit ring. If we don't have room,
6074          * place the mbuf back at the head of the TX queue, set the
6075          * OACTIVE flag, and wait for the NIC to drain the chain.
6076          */
6077         rc = bxe_tx_encap(fp, &next);
6078         if (__predict_false(rc != 0)) {
6079             fp->eth_q_stats.tx_encap_failures++;
6080             if (next != NULL) {
6081                 /* mark the TX queue as full and save the frame */
6082                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
6083                 /* XXX this may reorder the frame */
6084                 rc = drbr_enqueue(ifp, tx_br, next);
6085                 fp->eth_q_stats.mbuf_alloc_tx--;
6086                 fp->eth_q_stats.tx_frames_deferred++;
6087             }
6088
6089             /* stop looking for more work */
6090             break;
6091         }
6092
6093         /* the transmit frame was enqueued successfully */
6094         tx_count++;
6095
6096         /* send a copy of the frame to any BPF listeners */
6097         BPF_MTAP(ifp, next);
6098
6099         tx_bd_avail = bxe_tx_avail(sc, fp);
6100
6101         /* handle any completions if we're running low */
6102         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
6103             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
6104             bxe_txeof(sc, fp);
6105             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6106                 break;
6107             }
6108         }
6109
6110         next = drbr_dequeue(ifp, tx_br);
6111     }
6112
6113     /* all TX packets were dequeued and/or the tx ring is full */
6114     if (tx_count > 0) {
6115         /* reset the TX watchdog timeout timer */
6116         fp->watchdog_timer = BXE_TX_TIMEOUT;
6117     }
6118
6119 bxe_tx_mq_start_locked_exit:
6120
6121     return (rc);
6122 }
6123
6124 /* Multiqueue (TSS) dispatch routine. */
6125 static int
6126 bxe_tx_mq_start(struct ifnet *ifp,
6127                 struct mbuf  *m)
6128 {
6129     struct bxe_softc *sc = ifp->if_softc;
6130     struct bxe_fastpath *fp;
6131     int fp_index, rc;
6132
6133     fp_index = 0; /* default is the first queue */
6134
6135     /* change the queue if using flow ID */
6136     if ((m->m_flags & M_FLOWID) != 0) {
6137         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
6138     }
6139
6140     fp = &sc->fp[fp_index];
6141
6142     if (BXE_FP_TX_TRYLOCK(fp)) {
6143         rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
6144         BXE_FP_TX_UNLOCK(fp);
6145     } else
6146         rc = drbr_enqueue(ifp, fp->tx_br, m);
6147
6148     return (rc);
6149 }
6150
6151 static void
6152 bxe_mq_flush(struct ifnet *ifp)
6153 {
6154     struct bxe_softc *sc = ifp->if_softc;
6155     struct bxe_fastpath *fp;
6156     struct mbuf *m;
6157     int i;
6158
6159     for (i = 0; i < sc->num_queues; i++) {
6160         fp = &sc->fp[i];
6161
6162         if (fp->state != BXE_FP_STATE_OPEN) {
6163             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
6164                   fp->index, fp->state);
6165             continue;
6166         }
6167
6168         if (fp->tx_br != NULL) {
6169             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
6170             BXE_FP_TX_LOCK(fp);
6171             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6172                 m_freem(m);
6173             }
6174             BXE_FP_TX_UNLOCK(fp);
6175         }
6176     }
6177
6178     if_qflush(ifp);
6179 }
6180
6181 #endif /* FreeBSD_version >= 800000 */
6182
6183 static uint16_t
6184 bxe_cid_ilt_lines(struct bxe_softc *sc)
6185 {
6186     if (IS_SRIOV(sc)) {
6187         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
6188     }
6189     return (L2_ILT_LINES(sc));
6190 }
6191
6192 static void
6193 bxe_ilt_set_info(struct bxe_softc *sc)
6194 {
6195     struct ilt_client_info *ilt_client;
6196     struct ecore_ilt *ilt = sc->ilt;
6197     uint16_t line = 0;
6198
6199     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
6200     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
6201
6202     /* CDU */
6203     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6204     ilt_client->client_num = ILT_CLIENT_CDU;
6205     ilt_client->page_size = CDU_ILT_PAGE_SZ;
6206     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6207     ilt_client->start = line;
6208     line += bxe_cid_ilt_lines(sc);
6209
6210     if (CNIC_SUPPORT(sc)) {
6211         line += CNIC_ILT_LINES;
6212     }
6213
6214     ilt_client->end = (line - 1);
6215
6216     BLOGD(sc, DBG_LOAD,
6217           "ilt client[CDU]: start %d, end %d, "
6218           "psz 0x%x, flags 0x%x, hw psz %d\n",
6219           ilt_client->start, ilt_client->end,
6220           ilt_client->page_size,
6221           ilt_client->flags,
6222           ilog2(ilt_client->page_size >> 12));
6223
6224     /* QM */
6225     if (QM_INIT(sc->qm_cid_count)) {
6226         ilt_client = &ilt->clients[ILT_CLIENT_QM];
6227         ilt_client->client_num = ILT_CLIENT_QM;
6228         ilt_client->page_size = QM_ILT_PAGE_SZ;
6229         ilt_client->flags = 0;
6230         ilt_client->start = line;
6231
6232         /* 4 bytes for each cid */
6233         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
6234                              QM_ILT_PAGE_SZ);
6235
6236         ilt_client->end = (line - 1);
6237
6238         BLOGD(sc, DBG_LOAD,
6239               "ilt client[QM]: start %d, end %d, "
6240               "psz 0x%x, flags 0x%x, hw psz %d\n",
6241               ilt_client->start, ilt_client->end,
6242               ilt_client->page_size, ilt_client->flags,
6243               ilog2(ilt_client->page_size >> 12));
6244     }
6245
6246     if (CNIC_SUPPORT(sc)) {
6247         /* SRC */
6248         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
6249         ilt_client->client_num = ILT_CLIENT_SRC;
6250         ilt_client->page_size = SRC_ILT_PAGE_SZ;
6251         ilt_client->flags = 0;
6252         ilt_client->start = line;
6253         line += SRC_ILT_LINES;
6254         ilt_client->end = (line - 1);
6255
6256         BLOGD(sc, DBG_LOAD,
6257               "ilt client[SRC]: start %d, end %d, "
6258               "psz 0x%x, flags 0x%x, hw psz %d\n",
6259               ilt_client->start, ilt_client->end,
6260               ilt_client->page_size, ilt_client->flags,
6261               ilog2(ilt_client->page_size >> 12));
6262
6263         /* TM */
6264         ilt_client = &ilt->clients[ILT_CLIENT_TM];
6265         ilt_client->client_num = ILT_CLIENT_TM;
6266         ilt_client->page_size = TM_ILT_PAGE_SZ;
6267         ilt_client->flags = 0;
6268         ilt_client->start = line;
6269         line += TM_ILT_LINES;
6270         ilt_client->end = (line - 1);
6271
6272         BLOGD(sc, DBG_LOAD,
6273               "ilt client[TM]: start %d, end %d, "
6274               "psz 0x%x, flags 0x%x, hw psz %d\n",
6275               ilt_client->start, ilt_client->end,
6276               ilt_client->page_size, ilt_client->flags,
6277               ilog2(ilt_client->page_size >> 12));
6278     }
6279
6280     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
6281 }
6282
6283 static void
6284 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
6285 {
6286     int i;
6287     uint32_t rx_buf_size;
6288
6289     rx_buf_size = (IP_HEADER_ALIGNMENT_PADDING + ETH_OVERHEAD + sc->mtu);
6290
6291     for (i = 0; i < sc->num_queues; i++) {
6292         if(rx_buf_size <= MCLBYTES){
6293             sc->fp[i].rx_buf_size = rx_buf_size;
6294             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6295         }else if (rx_buf_size <= MJUMPAGESIZE){
6296             sc->fp[i].rx_buf_size = rx_buf_size;
6297             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6298         }else if (rx_buf_size <= (MJUMPAGESIZE + MCLBYTES)){
6299             sc->fp[i].rx_buf_size = MCLBYTES;
6300             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6301         }else if (rx_buf_size <= (2 * MJUMPAGESIZE)){
6302             sc->fp[i].rx_buf_size = MJUMPAGESIZE;
6303             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6304         }else {
6305             sc->fp[i].rx_buf_size = MCLBYTES;
6306             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6307         }
6308     }
6309 }
6310
6311 static int
6312 bxe_alloc_ilt_mem(struct bxe_softc *sc)
6313 {
6314     int rc = 0;
6315
6316     if ((sc->ilt =
6317          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
6318                                     M_BXE_ILT,
6319                                     (M_NOWAIT | M_ZERO))) == NULL) {
6320         rc = 1;
6321     }
6322
6323     return (rc);
6324 }
6325
6326 static int
6327 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6328 {
6329     int rc = 0;
6330
6331     if ((sc->ilt->lines =
6332          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6333                                     M_BXE_ILT,
6334                                     (M_NOWAIT | M_ZERO))) == NULL) {
6335         rc = 1;
6336     }
6337
6338     return (rc);
6339 }
6340
6341 static void
6342 bxe_free_ilt_mem(struct bxe_softc *sc)
6343 {
6344     if (sc->ilt != NULL) {
6345         free(sc->ilt, M_BXE_ILT);
6346         sc->ilt = NULL;
6347     }
6348 }
6349
6350 static void
6351 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6352 {
6353     if (sc->ilt->lines != NULL) {
6354         free(sc->ilt->lines, M_BXE_ILT);
6355         sc->ilt->lines = NULL;
6356     }
6357 }
6358
6359 static void
6360 bxe_free_mem(struct bxe_softc *sc)
6361 {
6362     int i;
6363
6364 #if 0
6365     if (!CONFIGURE_NIC_MODE(sc)) {
6366         /* free searcher T2 table */
6367         bxe_dma_free(sc, &sc->t2);
6368     }
6369 #endif
6370
6371     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6372         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6373         sc->context[i].vcxt = NULL;
6374         sc->context[i].size = 0;
6375     }
6376
6377     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6378
6379     bxe_free_ilt_lines_mem(sc);
6380
6381 #if 0
6382     bxe_iov_free_mem(sc);
6383 #endif
6384 }
6385
6386 static int
6387 bxe_alloc_mem(struct bxe_softc *sc)
6388 {
6389     int context_size;
6390     int allocated;
6391     int i;
6392
6393 #if 0
6394     if (!CONFIGURE_NIC_MODE(sc)) {
6395         /* allocate searcher T2 table */
6396         if (bxe_dma_alloc(sc, SRC_T2_SZ,
6397                           &sc->t2, "searcher t2 table") != 0) {
6398             return (-1);
6399         }
6400     }
6401 #endif
6402
6403     /*
6404      * Allocate memory for CDU context:
6405      * This memory is allocated separately and not in the generic ILT
6406      * functions because CDU differs in few aspects:
6407      * 1. There can be multiple entities allocating memory for context -
6408      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6409      * its own ILT lines.
6410      * 2. Since CDU page-size is not a single 4KB page (which is the case
6411      * for the other ILT clients), to be efficient we want to support
6412      * allocation of sub-page-size in the last entry.
6413      * 3. Context pointers are used by the driver to pass to FW / update
6414      * the context (for the other ILT clients the pointers are used just to
6415      * free the memory during unload).
6416      */
6417     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6418     for (i = 0, allocated = 0; allocated < context_size; i++) {
6419         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6420                                   (context_size - allocated));
6421
6422         if (bxe_dma_alloc(sc, sc->context[i].size,
6423                           &sc->context[i].vcxt_dma,
6424                           "cdu context") != 0) {
6425             bxe_free_mem(sc);
6426             return (-1);
6427         }
6428
6429         sc->context[i].vcxt =
6430             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6431
6432         allocated += sc->context[i].size;
6433     }
6434
6435     bxe_alloc_ilt_lines_mem(sc);
6436
6437     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6438           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6439     {
6440         for (i = 0; i < 4; i++) {
6441             BLOGD(sc, DBG_LOAD,
6442                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6443                   i,
6444                   sc->ilt->clients[i].page_size,
6445                   sc->ilt->clients[i].start,
6446                   sc->ilt->clients[i].end,
6447                   sc->ilt->clients[i].client_num,
6448                   sc->ilt->clients[i].flags);
6449         }
6450     }
6451     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6452         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6453         bxe_free_mem(sc);
6454         return (-1);
6455     }
6456
6457 #if 0
6458     if (bxe_iov_alloc_mem(sc)) {
6459         BLOGE(sc, "Failed to allocate memory for SRIOV\n");
6460         bxe_free_mem(sc);
6461         return (-1);
6462     }
6463 #endif
6464
6465     return (0);
6466 }
6467
6468 static void
6469 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6470 {
6471     struct bxe_softc *sc;
6472     int i;
6473
6474     sc = fp->sc;
6475
6476     if (fp->rx_mbuf_tag == NULL) {
6477         return;
6478     }
6479
6480     /* free all mbufs and unload all maps */
6481     for (i = 0; i < RX_BD_TOTAL; i++) {
6482         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6483             bus_dmamap_sync(fp->rx_mbuf_tag,
6484                             fp->rx_mbuf_chain[i].m_map,
6485                             BUS_DMASYNC_POSTREAD);
6486             bus_dmamap_unload(fp->rx_mbuf_tag,
6487                               fp->rx_mbuf_chain[i].m_map);
6488         }
6489
6490         if (fp->rx_mbuf_chain[i].m != NULL) {
6491             m_freem(fp->rx_mbuf_chain[i].m);
6492             fp->rx_mbuf_chain[i].m = NULL;
6493             fp->eth_q_stats.mbuf_alloc_rx--;
6494         }
6495     }
6496 }
6497
6498 static void
6499 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6500 {
6501     struct bxe_softc *sc;
6502     int i, max_agg_queues;
6503
6504     sc = fp->sc;
6505
6506     if (fp->rx_mbuf_tag == NULL) {
6507         return;
6508     }
6509
6510     max_agg_queues = MAX_AGG_QS(sc);
6511
6512     /* release all mbufs and unload all DMA maps in the TPA pool */
6513     for (i = 0; i < max_agg_queues; i++) {
6514         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6515             bus_dmamap_sync(fp->rx_mbuf_tag,
6516                             fp->rx_tpa_info[i].bd.m_map,
6517                             BUS_DMASYNC_POSTREAD);
6518             bus_dmamap_unload(fp->rx_mbuf_tag,
6519                               fp->rx_tpa_info[i].bd.m_map);
6520         }
6521
6522         if (fp->rx_tpa_info[i].bd.m != NULL) {
6523             m_freem(fp->rx_tpa_info[i].bd.m);
6524             fp->rx_tpa_info[i].bd.m = NULL;
6525             fp->eth_q_stats.mbuf_alloc_tpa--;
6526         }
6527     }
6528 }
6529
6530 static void
6531 bxe_free_sge_chain(struct bxe_fastpath *fp)
6532 {
6533     struct bxe_softc *sc;
6534     int i;
6535
6536     sc = fp->sc;
6537
6538     if (fp->rx_sge_mbuf_tag == NULL) {
6539         return;
6540     }
6541
6542     /* rree all mbufs and unload all maps */
6543     for (i = 0; i < RX_SGE_TOTAL; i++) {
6544         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6545             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6546                             fp->rx_sge_mbuf_chain[i].m_map,
6547                             BUS_DMASYNC_POSTREAD);
6548             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6549                               fp->rx_sge_mbuf_chain[i].m_map);
6550         }
6551
6552         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6553             m_freem(fp->rx_sge_mbuf_chain[i].m);
6554             fp->rx_sge_mbuf_chain[i].m = NULL;
6555             fp->eth_q_stats.mbuf_alloc_sge--;
6556         }
6557     }
6558 }
6559
6560 static void
6561 bxe_free_fp_buffers(struct bxe_softc *sc)
6562 {
6563     struct bxe_fastpath *fp;
6564     int i;
6565
6566     for (i = 0; i < sc->num_queues; i++) {
6567         fp = &sc->fp[i];
6568
6569 #if __FreeBSD_version >= 800000
6570         if (fp->tx_br != NULL) {
6571             /* just in case bxe_mq_flush() wasn't called */
6572             if (mtx_initialized(&fp->tx_mtx)) {
6573                 struct mbuf *m;
6574
6575                 BXE_FP_TX_LOCK(fp);
6576                 while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL)
6577                     m_freem(m);
6578                 BXE_FP_TX_UNLOCK(fp);
6579             }
6580             buf_ring_free(fp->tx_br, M_DEVBUF);
6581             fp->tx_br = NULL;
6582         }
6583 #endif
6584
6585         /* free all RX buffers */
6586         bxe_free_rx_bd_chain(fp);
6587         bxe_free_tpa_pool(fp);
6588         bxe_free_sge_chain(fp);
6589
6590         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6591             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6592                   fp->eth_q_stats.mbuf_alloc_rx);
6593         }
6594
6595         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6596             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6597                   fp->eth_q_stats.mbuf_alloc_sge);
6598         }
6599
6600         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6601             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6602                   fp->eth_q_stats.mbuf_alloc_tpa);
6603         }
6604
6605         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6606             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6607                   fp->eth_q_stats.mbuf_alloc_tx);
6608         }
6609
6610         /* XXX verify all mbufs were reclaimed */
6611
6612         if (mtx_initialized(&fp->tx_mtx)) {
6613             mtx_destroy(&fp->tx_mtx);
6614         }
6615
6616         if (mtx_initialized(&fp->rx_mtx)) {
6617             mtx_destroy(&fp->rx_mtx);
6618         }
6619     }
6620 }
6621
6622 static int
6623 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6624                      uint16_t            prev_index,
6625                      uint16_t            index)
6626 {
6627     struct bxe_sw_rx_bd *rx_buf;
6628     struct eth_rx_bd *rx_bd;
6629     bus_dma_segment_t segs[1];
6630     bus_dmamap_t map;
6631     struct mbuf *m;
6632     int nsegs, rc;
6633
6634     rc = 0;
6635
6636     /* allocate the new RX BD mbuf */
6637     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6638     if (__predict_false(m == NULL)) {
6639         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6640         return (ENOBUFS);
6641     }
6642
6643     fp->eth_q_stats.mbuf_alloc_rx++;
6644
6645     /* initialize the mbuf buffer length */
6646     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6647
6648     /* map the mbuf into non-paged pool */
6649     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6650                                  fp->rx_mbuf_spare_map,
6651                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6652     if (__predict_false(rc != 0)) {
6653         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6654         m_freem(m);
6655         fp->eth_q_stats.mbuf_alloc_rx--;
6656         return (rc);
6657     }
6658
6659     /* all mbufs must map to a single segment */
6660     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6661
6662     /* release any existing RX BD mbuf mappings */
6663
6664     if (prev_index != index) {
6665         rx_buf = &fp->rx_mbuf_chain[prev_index];
6666
6667         if (rx_buf->m_map != NULL) {
6668             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6669                             BUS_DMASYNC_POSTREAD);
6670             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6671         }
6672
6673         /*
6674          * We only get here from bxe_rxeof() when the maximum number
6675          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6676          * holds the mbuf in the prev_index so it's OK to NULL it out
6677          * here without concern of a memory leak.
6678          */
6679         fp->rx_mbuf_chain[prev_index].m = NULL;
6680     }
6681
6682     rx_buf = &fp->rx_mbuf_chain[index];
6683
6684     if (rx_buf->m_map != NULL) {
6685         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6686                         BUS_DMASYNC_POSTREAD);
6687         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6688     }
6689
6690     /* save the mbuf and mapping info for a future packet */
6691     map = (prev_index != index) ?
6692               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6693     rx_buf->m_map = fp->rx_mbuf_spare_map;
6694     fp->rx_mbuf_spare_map = map;
6695     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6696                     BUS_DMASYNC_PREREAD);
6697     rx_buf->m = m;
6698
6699     rx_bd = &fp->rx_chain[index];
6700     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6701     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6702
6703     return (rc);
6704 }
6705
6706 static int
6707 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6708                       int                 queue)
6709 {
6710     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6711     bus_dma_segment_t segs[1];
6712     bus_dmamap_t map;
6713     struct mbuf *m;
6714     int nsegs;
6715     int rc = 0;
6716
6717     /* allocate the new TPA mbuf */
6718     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6719     if (__predict_false(m == NULL)) {
6720         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6721         return (ENOBUFS);
6722     }
6723
6724     fp->eth_q_stats.mbuf_alloc_tpa++;
6725
6726     /* initialize the mbuf buffer length */
6727     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6728
6729     /* map the mbuf into non-paged pool */
6730     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6731                                  fp->rx_tpa_info_mbuf_spare_map,
6732                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6733     if (__predict_false(rc != 0)) {
6734         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6735         m_free(m);
6736         fp->eth_q_stats.mbuf_alloc_tpa--;
6737         return (rc);
6738     }
6739
6740     /* all mbufs must map to a single segment */
6741     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6742
6743     /* release any existing TPA mbuf mapping */
6744     if (tpa_info->bd.m_map != NULL) {
6745         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6746                         BUS_DMASYNC_POSTREAD);
6747         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6748     }
6749
6750     /* save the mbuf and mapping info for the TPA mbuf */
6751     map = tpa_info->bd.m_map;
6752     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6753     fp->rx_tpa_info_mbuf_spare_map = map;
6754     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6755                     BUS_DMASYNC_PREREAD);
6756     tpa_info->bd.m = m;
6757     tpa_info->seg = segs[0];
6758
6759     return (rc);
6760 }
6761
6762 /*
6763  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6764  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6765  * chain.
6766  */
6767 static int
6768 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6769                       uint16_t            index)
6770 {
6771     struct bxe_sw_rx_bd *sge_buf;
6772     struct eth_rx_sge *sge;
6773     bus_dma_segment_t segs[1];
6774     bus_dmamap_t map;
6775     struct mbuf *m;
6776     int nsegs;
6777     int rc = 0;
6778
6779     /* allocate a new SGE mbuf */
6780     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6781     if (__predict_false(m == NULL)) {
6782         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6783         return (ENOMEM);
6784     }
6785
6786     fp->eth_q_stats.mbuf_alloc_sge++;
6787
6788     /* initialize the mbuf buffer length */
6789     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6790
6791     /* map the SGE mbuf into non-paged pool */
6792     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6793                                  fp->rx_sge_mbuf_spare_map,
6794                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6795     if (__predict_false(rc != 0)) {
6796         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6797         m_freem(m);
6798         fp->eth_q_stats.mbuf_alloc_sge--;
6799         return (rc);
6800     }
6801
6802     /* all mbufs must map to a single segment */
6803     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6804
6805     sge_buf = &fp->rx_sge_mbuf_chain[index];
6806
6807     /* release any existing SGE mbuf mapping */
6808     if (sge_buf->m_map != NULL) {
6809         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6810                         BUS_DMASYNC_POSTREAD);
6811         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6812     }
6813
6814     /* save the mbuf and mapping info for a future packet */
6815     map = sge_buf->m_map;
6816     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6817     fp->rx_sge_mbuf_spare_map = map;
6818     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6819                     BUS_DMASYNC_PREREAD);
6820     sge_buf->m = m;
6821
6822     sge = &fp->rx_sge_chain[index];
6823     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6824     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6825
6826     return (rc);
6827 }
6828
6829 static __noinline int
6830 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6831 {
6832     struct bxe_fastpath *fp;
6833     int i, j, rc = 0;
6834     int ring_prod, cqe_ring_prod;
6835     int max_agg_queues;
6836
6837     for (i = 0; i < sc->num_queues; i++) {
6838         fp = &sc->fp[i];
6839
6840 #if __FreeBSD_version >= 800000
6841         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
6842                                    M_DONTWAIT, &fp->tx_mtx);
6843         if (fp->tx_br == NULL) {
6844             BLOGE(sc, "buf_ring alloc fail for fp[%02d]\n", i);
6845             goto bxe_alloc_fp_buffers_error;
6846         }
6847 #endif
6848
6849         ring_prod = cqe_ring_prod = 0;
6850         fp->rx_bd_cons = 0;
6851         fp->rx_cq_cons = 0;
6852
6853         /* allocate buffers for the RX BDs in RX BD chain */
6854         for (j = 0; j < sc->max_rx_bufs; j++) {
6855             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6856             if (rc != 0) {
6857                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6858                       i, rc);
6859                 goto bxe_alloc_fp_buffers_error;
6860             }
6861
6862             ring_prod     = RX_BD_NEXT(ring_prod);
6863             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6864         }
6865
6866         fp->rx_bd_prod = ring_prod;
6867         fp->rx_cq_prod = cqe_ring_prod;
6868         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6869
6870         max_agg_queues = MAX_AGG_QS(sc);
6871
6872         fp->tpa_enable = TRUE;
6873
6874         /* fill the TPA pool */
6875         for (j = 0; j < max_agg_queues; j++) {
6876             rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6877             if (rc != 0) {
6878                 BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6879                           i, j);
6880                 fp->tpa_enable = FALSE;
6881                 goto bxe_alloc_fp_buffers_error;
6882             }
6883
6884             fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6885         }
6886
6887         if (fp->tpa_enable) {
6888             /* fill the RX SGE chain */
6889             ring_prod = 0;
6890             for (j = 0; j < RX_SGE_USABLE; j++) {
6891                 rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6892                 if (rc != 0) {
6893                     BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6894                               i, ring_prod);
6895                     fp->tpa_enable = FALSE;
6896                     ring_prod = 0;
6897                     goto bxe_alloc_fp_buffers_error;
6898                 }
6899
6900                 ring_prod = RX_SGE_NEXT(ring_prod);
6901             }
6902
6903             fp->rx_sge_prod = ring_prod;
6904         }
6905     }
6906
6907     return (0);
6908
6909 bxe_alloc_fp_buffers_error:
6910
6911     /* unwind what was already allocated */
6912     bxe_free_rx_bd_chain(fp);
6913     bxe_free_tpa_pool(fp);
6914     bxe_free_sge_chain(fp);
6915
6916     return (ENOBUFS);
6917 }
6918
6919 static void
6920 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6921 {
6922     bxe_dma_free(sc, &sc->fw_stats_dma);
6923
6924     sc->fw_stats_num = 0;
6925
6926     sc->fw_stats_req_size = 0;
6927     sc->fw_stats_req = NULL;
6928     sc->fw_stats_req_mapping = 0;
6929
6930     sc->fw_stats_data_size = 0;
6931     sc->fw_stats_data = NULL;
6932     sc->fw_stats_data_mapping = 0;
6933 }
6934
6935 static int
6936 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6937 {
6938     uint8_t num_queue_stats;
6939     int num_groups;
6940
6941     /* number of queues for statistics is number of eth queues */
6942     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6943
6944     /*
6945      * Total number of FW statistics requests =
6946      *   1 for port stats + 1 for PF stats + num of queues
6947      */
6948     sc->fw_stats_num = (2 + num_queue_stats);
6949
6950     /*
6951      * Request is built from stats_query_header and an array of
6952      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6953      * rules. The real number or requests is configured in the
6954      * stats_query_header.
6955      */
6956     num_groups =
6957         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6958          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6959
6960     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6961           sc->fw_stats_num, num_groups);
6962
6963     sc->fw_stats_req_size =
6964         (sizeof(struct stats_query_header) +
6965          (num_groups * sizeof(struct stats_query_cmd_group)));
6966
6967     /*
6968      * Data for statistics requests + stats_counter.
6969      * stats_counter holds per-STORM counters that are incremented when
6970      * STORM has finished with the current request. Memory for FCoE
6971      * offloaded statistics are counted anyway, even if they will not be sent.
6972      * VF stats are not accounted for here as the data of VF stats is stored
6973      * in memory allocated by the VF, not here.
6974      */
6975     sc->fw_stats_data_size =
6976         (sizeof(struct stats_counter) +
6977          sizeof(struct per_port_stats) +
6978          sizeof(struct per_pf_stats) +
6979          /* sizeof(struct fcoe_statistics_params) + */
6980          (sizeof(struct per_queue_stats) * num_queue_stats));
6981
6982     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6983                       &sc->fw_stats_dma, "fw stats") != 0) {
6984         bxe_free_fw_stats_mem(sc);
6985         return (-1);
6986     }
6987
6988     /* set up the shortcuts */
6989
6990     sc->fw_stats_req =
6991         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6992     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6993
6994     sc->fw_stats_data =
6995         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6996                                      sc->fw_stats_req_size);
6997     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6998                                  sc->fw_stats_req_size);
6999
7000     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
7001           (uintmax_t)sc->fw_stats_req_mapping);
7002
7003     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
7004           (uintmax_t)sc->fw_stats_data_mapping);
7005
7006     return (0);
7007 }
7008
7009 /*
7010  * Bits map:
7011  * 0-7  - Engine0 load counter.
7012  * 8-15 - Engine1 load counter.
7013  * 16   - Engine0 RESET_IN_PROGRESS bit.
7014  * 17   - Engine1 RESET_IN_PROGRESS bit.
7015  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
7016  *        function on the engine
7017  * 19   - Engine1 ONE_IS_LOADED.
7018  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
7019  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
7020  *        for just the one belonging to its engine).
7021  */
7022 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
7023 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
7024 #define BXE_PATH0_LOAD_CNT_SHIFT  0
7025 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
7026 #define BXE_PATH1_LOAD_CNT_SHIFT  8
7027 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
7028 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
7029 #define BXE_GLOBAL_RESET_BIT      0x00040000
7030
7031 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
7032 static void
7033 bxe_set_reset_global(struct bxe_softc *sc)
7034 {
7035     uint32_t val;
7036     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7037     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7038     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
7039     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7040 }
7041
7042 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
7043 static void
7044 bxe_clear_reset_global(struct bxe_softc *sc)
7045 {
7046     uint32_t val;
7047     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7048     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7049     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
7050     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7051 }
7052
7053 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
7054 static uint8_t
7055 bxe_reset_is_global(struct bxe_softc *sc)
7056 {
7057     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7058     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
7059     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
7060 }
7061
7062 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
7063 static void
7064 bxe_set_reset_done(struct bxe_softc *sc)
7065 {
7066     uint32_t val;
7067     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7068                                  BXE_PATH0_RST_IN_PROG_BIT;
7069
7070     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7071
7072     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7073     /* Clear the bit */
7074     val &= ~bit;
7075     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7076
7077     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7078 }
7079
7080 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
7081 static void
7082 bxe_set_reset_in_progress(struct bxe_softc *sc)
7083 {
7084     uint32_t val;
7085     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7086                                  BXE_PATH0_RST_IN_PROG_BIT;
7087
7088     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7089
7090     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7091     /* Set the bit */
7092     val |= bit;
7093     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7094
7095     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7096 }
7097
7098 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
7099 static uint8_t
7100 bxe_reset_is_done(struct bxe_softc *sc,
7101                   int              engine)
7102 {
7103     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7104     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
7105                             BXE_PATH0_RST_IN_PROG_BIT;
7106
7107     /* return false if bit is set */
7108     return (val & bit) ? FALSE : TRUE;
7109 }
7110
7111 /* get the load status for an engine, should be run under rtnl lock */
7112 static uint8_t
7113 bxe_get_load_status(struct bxe_softc *sc,
7114                     int              engine)
7115 {
7116     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
7117                              BXE_PATH0_LOAD_CNT_MASK;
7118     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
7119                               BXE_PATH0_LOAD_CNT_SHIFT;
7120     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7121
7122     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7123
7124     val = ((val & mask) >> shift);
7125
7126     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
7127
7128     return (val != 0);
7129 }
7130
7131 /* set pf load mark */
7132 /* XXX needs to be under rtnl lock */
7133 static void
7134 bxe_set_pf_load(struct bxe_softc *sc)
7135 {
7136     uint32_t val;
7137     uint32_t val1;
7138     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7139                                   BXE_PATH0_LOAD_CNT_MASK;
7140     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7141                                    BXE_PATH0_LOAD_CNT_SHIFT;
7142
7143     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7144
7145     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7146     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7147
7148     /* get the current counter value */
7149     val1 = ((val & mask) >> shift);
7150
7151     /* set bit of this PF */
7152     val1 |= (1 << SC_ABS_FUNC(sc));
7153
7154     /* clear the old value */
7155     val &= ~mask;
7156
7157     /* set the new one */
7158     val |= ((val1 << shift) & mask);
7159
7160     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7161
7162     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7163 }
7164
7165 /* clear pf load mark */
7166 /* XXX needs to be under rtnl lock */
7167 static uint8_t
7168 bxe_clear_pf_load(struct bxe_softc *sc)
7169 {
7170     uint32_t val1, val;
7171     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7172                                   BXE_PATH0_LOAD_CNT_MASK;
7173     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7174                                    BXE_PATH0_LOAD_CNT_SHIFT;
7175
7176     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7177     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7178     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
7179
7180     /* get the current counter value */
7181     val1 = (val & mask) >> shift;
7182
7183     /* clear bit of that PF */
7184     val1 &= ~(1 << SC_ABS_FUNC(sc));
7185
7186     /* clear the old value */
7187     val &= ~mask;
7188
7189     /* set the new one */
7190     val |= ((val1 << shift) & mask);
7191
7192     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7193     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7194     return (val1 != 0);
7195 }
7196
7197 /* send load requrest to mcp and analyze response */
7198 static int
7199 bxe_nic_load_request(struct bxe_softc *sc,
7200                      uint32_t         *load_code)
7201 {
7202     /* init fw_seq */
7203     sc->fw_seq =
7204         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
7205          DRV_MSG_SEQ_NUMBER_MASK);
7206
7207     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
7208
7209     /* get the current FW pulse sequence */
7210     sc->fw_drv_pulse_wr_seq =
7211         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
7212          DRV_PULSE_SEQ_MASK);
7213
7214     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
7215           sc->fw_drv_pulse_wr_seq);
7216
7217     /* load request */
7218     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
7219                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
7220
7221     /* if the MCP fails to respond we must abort */
7222     if (!(*load_code)) {
7223         BLOGE(sc, "MCP response failure!\n");
7224         return (-1);
7225     }
7226
7227     /* if MCP refused then must abort */
7228     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
7229         BLOGE(sc, "MCP refused load request\n");
7230         return (-1);
7231     }
7232
7233     return (0);
7234 }
7235
7236 /*
7237  * Check whether another PF has already loaded FW to chip. In virtualized
7238  * environments a pf from anoth VM may have already initialized the device
7239  * including loading FW.
7240  */
7241 static int
7242 bxe_nic_load_analyze_req(struct bxe_softc *sc,
7243                          uint32_t         load_code)
7244 {
7245     uint32_t my_fw, loaded_fw;
7246
7247     /* is another pf loaded on this engine? */
7248     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
7249         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
7250         /* build my FW version dword */
7251         my_fw = (BCM_5710_FW_MAJOR_VERSION +
7252                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
7253                  (BCM_5710_FW_REVISION_VERSION << 16) +
7254                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
7255
7256         /* read loaded FW from chip */
7257         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
7258         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
7259               loaded_fw, my_fw);
7260
7261         /* abort nic load if version mismatch */
7262         if (my_fw != loaded_fw) {
7263             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
7264                   loaded_fw, my_fw);
7265             return (-1);
7266         }
7267     }
7268
7269     return (0);
7270 }
7271
7272 /* mark PMF if applicable */
7273 static void
7274 bxe_nic_load_pmf(struct bxe_softc *sc,
7275                  uint32_t         load_code)
7276 {
7277     uint32_t ncsi_oem_data_addr;
7278
7279     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
7280         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
7281         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
7282         /*
7283          * Barrier here for ordering between the writing to sc->port.pmf here
7284          * and reading it from the periodic task.
7285          */
7286         sc->port.pmf = 1;
7287         mb();
7288     } else {
7289         sc->port.pmf = 0;
7290     }
7291
7292     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
7293
7294     /* XXX needed? */
7295     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
7296         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
7297             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
7298             if (ncsi_oem_data_addr) {
7299                 REG_WR(sc,
7300                        (ncsi_oem_data_addr +
7301                         offsetof(struct glob_ncsi_oem_data, driver_version)),
7302                        0);
7303             }
7304         }
7305     }
7306 }
7307
7308 static void
7309 bxe_read_mf_cfg(struct bxe_softc *sc)
7310 {
7311     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
7312     int abs_func;
7313     int vn;
7314
7315     if (BXE_NOMCP(sc)) {
7316         return; /* what should be the default bvalue in this case */
7317     }
7318
7319     /*
7320      * The formula for computing the absolute function number is...
7321      * For 2 port configuration (4 functions per port):
7322      *   abs_func = 2 * vn + SC_PORT + SC_PATH
7323      * For 4 port configuration (2 functions per port):
7324      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
7325      */
7326     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
7327         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
7328         if (abs_func >= E1H_FUNC_MAX) {
7329             break;
7330         }
7331         sc->devinfo.mf_info.mf_config[vn] =
7332             MFCFG_RD(sc, func_mf_config[abs_func].config);
7333     }
7334
7335     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
7336         FUNC_MF_CFG_FUNC_DISABLED) {
7337         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
7338         sc->flags |= BXE_MF_FUNC_DIS;
7339     } else {
7340         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
7341         sc->flags &= ~BXE_MF_FUNC_DIS;
7342     }
7343 }
7344
7345 /* acquire split MCP access lock register */
7346 static int bxe_acquire_alr(struct bxe_softc *sc)
7347 {
7348     uint32_t j, val;
7349
7350     for (j = 0; j < 1000; j++) {
7351         val = (1UL << 31);
7352         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
7353         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
7354         if (val & (1L << 31))
7355             break;
7356
7357         DELAY(5000);
7358     }
7359
7360     if (!(val & (1L << 31))) {
7361         BLOGE(sc, "Cannot acquire MCP access lock register\n");
7362         return (-1);
7363     }
7364
7365     return (0);
7366 }
7367
7368 /* release split MCP access lock register */
7369 static void bxe_release_alr(struct bxe_softc *sc)
7370 {
7371     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
7372 }
7373
7374 static void
7375 bxe_fan_failure(struct bxe_softc *sc)
7376 {
7377     int port = SC_PORT(sc);
7378     uint32_t ext_phy_config;
7379
7380     /* mark the failure */
7381     ext_phy_config =
7382         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7383
7384     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7385     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7386     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7387              ext_phy_config);
7388
7389     /* log the failure */
7390     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7391               "the card to prevent permanent damage. "
7392               "Please contact OEM Support for assistance\n");
7393
7394     /* XXX */
7395 #if 1
7396     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7397 #else
7398     /*
7399      * Schedule device reset (unload)
7400      * This is due to some boards consuming sufficient power when driver is
7401      * up to overheat if fan fails.
7402      */
7403     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7404     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7405 #endif
7406 }
7407
7408 /* this function is called upon a link interrupt */
7409 static void
7410 bxe_link_attn(struct bxe_softc *sc)
7411 {
7412     uint32_t pause_enabled = 0;
7413     struct host_port_stats *pstats;
7414     int cmng_fns;
7415
7416     /* Make sure that we are synced with the current statistics */
7417     bxe_stats_handle(sc, STATS_EVENT_STOP);
7418
7419     elink_link_update(&sc->link_params, &sc->link_vars);
7420
7421     if (sc->link_vars.link_up) {
7422
7423         /* dropless flow control */
7424         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7425             pause_enabled = 0;
7426
7427             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7428                 pause_enabled = 1;
7429             }
7430
7431             REG_WR(sc,
7432                    (BAR_USTRORM_INTMEM +
7433                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7434                    pause_enabled);
7435         }
7436
7437         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7438             pstats = BXE_SP(sc, port_stats);
7439             /* reset old mac stats */
7440             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7441         }
7442
7443         if (sc->state == BXE_STATE_OPEN) {
7444             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7445         }
7446     }
7447
7448     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7449         cmng_fns = bxe_get_cmng_fns_mode(sc);
7450
7451         if (cmng_fns != CMNG_FNS_NONE) {
7452             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7453             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7454         } else {
7455             /* rate shaping and fairness are disabled */
7456             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7457         }
7458     }
7459
7460     bxe_link_report_locked(sc);
7461
7462     if (IS_MF(sc)) {
7463         ; // XXX bxe_link_sync_notify(sc);
7464     }
7465 }
7466
7467 static void
7468 bxe_attn_int_asserted(struct bxe_softc *sc,
7469                       uint32_t         asserted)
7470 {
7471     int port = SC_PORT(sc);
7472     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7473                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7474     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7475                                         NIG_REG_MASK_INTERRUPT_PORT0;
7476     uint32_t aeu_mask;
7477     uint32_t nig_mask = 0;
7478     uint32_t reg_addr;
7479     uint32_t igu_acked;
7480     uint32_t cnt;
7481
7482     if (sc->attn_state & asserted) {
7483         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7484     }
7485
7486     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7487
7488     aeu_mask = REG_RD(sc, aeu_addr);
7489
7490     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7491           aeu_mask, asserted);
7492
7493     aeu_mask &= ~(asserted & 0x3ff);
7494
7495     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7496
7497     REG_WR(sc, aeu_addr, aeu_mask);
7498
7499     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7500
7501     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7502     sc->attn_state |= asserted;
7503     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7504
7505     if (asserted & ATTN_HARD_WIRED_MASK) {
7506         if (asserted & ATTN_NIG_FOR_FUNC) {
7507
7508             bxe_acquire_phy_lock(sc);
7509             /* save nig interrupt mask */
7510             nig_mask = REG_RD(sc, nig_int_mask_addr);
7511
7512             /* If nig_mask is not set, no need to call the update function */
7513             if (nig_mask) {
7514                 REG_WR(sc, nig_int_mask_addr, 0);
7515
7516                 bxe_link_attn(sc);
7517             }
7518
7519             /* handle unicore attn? */
7520         }
7521
7522         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7523             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7524         }
7525
7526         if (asserted & GPIO_2_FUNC) {
7527             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7528         }
7529
7530         if (asserted & GPIO_3_FUNC) {
7531             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7532         }
7533
7534         if (asserted & GPIO_4_FUNC) {
7535             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7536         }
7537
7538         if (port == 0) {
7539             if (asserted & ATTN_GENERAL_ATTN_1) {
7540                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7541                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7542             }
7543             if (asserted & ATTN_GENERAL_ATTN_2) {
7544                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7545                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7546             }
7547             if (asserted & ATTN_GENERAL_ATTN_3) {
7548                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7549                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7550             }
7551         } else {
7552             if (asserted & ATTN_GENERAL_ATTN_4) {
7553                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7554                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7555             }
7556             if (asserted & ATTN_GENERAL_ATTN_5) {
7557                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7558                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7559             }
7560             if (asserted & ATTN_GENERAL_ATTN_6) {
7561                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7562                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7563             }
7564         }
7565     } /* hardwired */
7566
7567     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7568         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7569     } else {
7570         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7571     }
7572
7573     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7574           asserted,
7575           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7576     REG_WR(sc, reg_addr, asserted);
7577
7578     /* now set back the mask */
7579     if (asserted & ATTN_NIG_FOR_FUNC) {
7580         /*
7581          * Verify that IGU ack through BAR was written before restoring
7582          * NIG mask. This loop should exit after 2-3 iterations max.
7583          */
7584         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7585             cnt = 0;
7586
7587             do {
7588                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7589             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7590                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7591
7592             if (!igu_acked) {
7593                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7594             }
7595
7596             mb();
7597         }
7598
7599         REG_WR(sc, nig_int_mask_addr, nig_mask);
7600
7601         bxe_release_phy_lock(sc);
7602     }
7603 }
7604
7605 static void
7606 bxe_print_next_block(struct bxe_softc *sc,
7607                      int              idx,
7608                      const char       *blk)
7609 {
7610     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7611 }
7612
7613 static int
7614 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7615                               uint32_t         sig,
7616                               int              par_num,
7617                               uint8_t          print)
7618 {
7619     uint32_t cur_bit = 0;
7620     int i = 0;
7621
7622     for (i = 0; sig; i++) {
7623         cur_bit = ((uint32_t)0x1 << i);
7624         if (sig & cur_bit) {
7625             switch (cur_bit) {
7626             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7627                 if (print)
7628                     bxe_print_next_block(sc, par_num++, "BRB");
7629                 break;
7630             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7631                 if (print)
7632                     bxe_print_next_block(sc, par_num++, "PARSER");
7633                 break;
7634             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7635                 if (print)
7636                     bxe_print_next_block(sc, par_num++, "TSDM");
7637                 break;
7638             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7639                 if (print)
7640                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7641                 break;
7642             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7643                 if (print)
7644                     bxe_print_next_block(sc, par_num++, "TCM");
7645                 break;
7646             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7647                 if (print)
7648                     bxe_print_next_block(sc, par_num++, "TSEMI");
7649                 break;
7650             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7651                 if (print)
7652                     bxe_print_next_block(sc, par_num++, "XPB");
7653                 break;
7654             }
7655
7656             /* Clear the bit */
7657             sig &= ~cur_bit;
7658         }
7659     }
7660
7661     return (par_num);
7662 }
7663
7664 static int
7665 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7666                               uint32_t         sig,
7667                               int              par_num,
7668                               uint8_t          *global,
7669                               uint8_t          print)
7670 {
7671     int i = 0;
7672     uint32_t cur_bit = 0;
7673     for (i = 0; sig; i++) {
7674         cur_bit = ((uint32_t)0x1 << i);
7675         if (sig & cur_bit) {
7676             switch (cur_bit) {
7677             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7678                 if (print)
7679                     bxe_print_next_block(sc, par_num++, "PBF");
7680                 break;
7681             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7682                 if (print)
7683                     bxe_print_next_block(sc, par_num++, "QM");
7684                 break;
7685             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7686                 if (print)
7687                     bxe_print_next_block(sc, par_num++, "TM");
7688                 break;
7689             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7690                 if (print)
7691                     bxe_print_next_block(sc, par_num++, "XSDM");
7692                 break;
7693             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7694                 if (print)
7695                     bxe_print_next_block(sc, par_num++, "XCM");
7696                 break;
7697             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7698                 if (print)
7699                     bxe_print_next_block(sc, par_num++, "XSEMI");
7700                 break;
7701             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7702                 if (print)
7703                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7704                 break;
7705             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7706                 if (print)
7707                     bxe_print_next_block(sc, par_num++, "NIG");
7708                 break;
7709             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7710                 if (print)
7711                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7712                 *global = TRUE;
7713                 break;
7714             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7715                 if (print)
7716                     bxe_print_next_block(sc, par_num++, "DEBUG");
7717                 break;
7718             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7719                 if (print)
7720                     bxe_print_next_block(sc, par_num++, "USDM");
7721                 break;
7722             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7723                 if (print)
7724                     bxe_print_next_block(sc, par_num++, "UCM");
7725                 break;
7726             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7727                 if (print)
7728                     bxe_print_next_block(sc, par_num++, "USEMI");
7729                 break;
7730             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7731                 if (print)
7732                     bxe_print_next_block(sc, par_num++, "UPB");
7733                 break;
7734             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7735                 if (print)
7736                     bxe_print_next_block(sc, par_num++, "CSDM");
7737                 break;
7738             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7739                 if (print)
7740                     bxe_print_next_block(sc, par_num++, "CCM");
7741                 break;
7742             }
7743
7744             /* Clear the bit */
7745             sig &= ~cur_bit;
7746         }
7747     }
7748
7749     return (par_num);
7750 }
7751
7752 static int
7753 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7754                               uint32_t         sig,
7755                               int              par_num,
7756                               uint8_t          print)
7757 {
7758     uint32_t cur_bit = 0;
7759     int i = 0;
7760
7761     for (i = 0; sig; i++) {
7762         cur_bit = ((uint32_t)0x1 << i);
7763         if (sig & cur_bit) {
7764             switch (cur_bit) {
7765             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7766                 if (print)
7767                     bxe_print_next_block(sc, par_num++, "CSEMI");
7768                 break;
7769             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7770                 if (print)
7771                     bxe_print_next_block(sc, par_num++, "PXP");
7772                 break;
7773             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7774                 if (print)
7775                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7776                 break;
7777             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7778                 if (print)
7779                     bxe_print_next_block(sc, par_num++, "CFC");
7780                 break;
7781             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7782                 if (print)
7783                     bxe_print_next_block(sc, par_num++, "CDU");
7784                 break;
7785             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7786                 if (print)
7787                     bxe_print_next_block(sc, par_num++, "DMAE");
7788                 break;
7789             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7790                 if (print)
7791                     bxe_print_next_block(sc, par_num++, "IGU");
7792                 break;
7793             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7794                 if (print)
7795                     bxe_print_next_block(sc, par_num++, "MISC");
7796                 break;
7797             }
7798
7799             /* Clear the bit */
7800             sig &= ~cur_bit;
7801         }
7802     }
7803
7804     return (par_num);
7805 }
7806
7807 static int
7808 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7809                               uint32_t         sig,
7810                               int              par_num,
7811                               uint8_t          *global,
7812                               uint8_t          print)
7813 {
7814     uint32_t cur_bit = 0;
7815     int i = 0;
7816
7817     for (i = 0; sig; i++) {
7818         cur_bit = ((uint32_t)0x1 << i);
7819         if (sig & cur_bit) {
7820             switch (cur_bit) {
7821             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7822                 if (print)
7823                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7824                 *global = TRUE;
7825                 break;
7826             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7827                 if (print)
7828                     bxe_print_next_block(sc, par_num++,
7829                               "MCP UMP RX");
7830                 *global = TRUE;
7831                 break;
7832             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7833                 if (print)
7834                     bxe_print_next_block(sc, par_num++,
7835                               "MCP UMP TX");
7836                 *global = TRUE;
7837                 break;
7838             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7839                 if (print)
7840                     bxe_print_next_block(sc, par_num++,
7841                               "MCP SCPAD");
7842                 *global = TRUE;
7843                 break;
7844             }
7845
7846             /* Clear the bit */
7847             sig &= ~cur_bit;
7848         }
7849     }
7850
7851     return (par_num);
7852 }
7853
7854 static int
7855 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7856                               uint32_t         sig,
7857                               int              par_num,
7858                               uint8_t          print)
7859 {
7860     uint32_t cur_bit = 0;
7861     int i = 0;
7862
7863     for (i = 0; sig; i++) {
7864         cur_bit = ((uint32_t)0x1 << i);
7865         if (sig & cur_bit) {
7866             switch (cur_bit) {
7867             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7868                 if (print)
7869                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7870                 break;
7871             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7872                 if (print)
7873                     bxe_print_next_block(sc, par_num++, "ATC");
7874                 break;
7875             }
7876
7877             /* Clear the bit */
7878             sig &= ~cur_bit;
7879         }
7880     }
7881
7882     return (par_num);
7883 }
7884
7885 static uint8_t
7886 bxe_parity_attn(struct bxe_softc *sc,
7887                 uint8_t          *global,
7888                 uint8_t          print,
7889                 uint32_t         *sig)
7890 {
7891     int par_num = 0;
7892
7893     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7894         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7895         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7896         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7897         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7898         BLOGE(sc, "Parity error: HW block parity attention:\n"
7899                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7900               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7901               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7902               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7903               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7904               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7905
7906         if (print)
7907             BLOGI(sc, "Parity errors detected in blocks: ");
7908
7909         par_num =
7910             bxe_check_blocks_with_parity0(sc, sig[0] &
7911                                           HW_PRTY_ASSERT_SET_0,
7912                                           par_num, print);
7913         par_num =
7914             bxe_check_blocks_with_parity1(sc, sig[1] &
7915                                           HW_PRTY_ASSERT_SET_1,
7916                                           par_num, global, print);
7917         par_num =
7918             bxe_check_blocks_with_parity2(sc, sig[2] &
7919                                           HW_PRTY_ASSERT_SET_2,
7920                                           par_num, print);
7921         par_num =
7922             bxe_check_blocks_with_parity3(sc, sig[3] &
7923                                           HW_PRTY_ASSERT_SET_3,
7924                                           par_num, global, print);
7925         par_num =
7926             bxe_check_blocks_with_parity4(sc, sig[4] &
7927                                           HW_PRTY_ASSERT_SET_4,
7928                                           par_num, print);
7929
7930         if (print)
7931             BLOGI(sc, "\n");
7932
7933         return (TRUE);
7934     }
7935
7936     return (FALSE);
7937 }
7938
7939 static uint8_t
7940 bxe_chk_parity_attn(struct bxe_softc *sc,
7941                     uint8_t          *global,
7942                     uint8_t          print)
7943 {
7944     struct attn_route attn = { {0} };
7945     int port = SC_PORT(sc);
7946
7947     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7948     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7949     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7950     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7951
7952     if (!CHIP_IS_E1x(sc))
7953         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7954
7955     return (bxe_parity_attn(sc, global, print, attn.sig));
7956 }
7957
7958 static void
7959 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7960                          uint32_t         attn)
7961 {
7962     uint32_t val;
7963
7964     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7965         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7966         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7967         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7968             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7969         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7970             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7971         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7972             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7973         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7974             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7975         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7976             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7977         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7978             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7979         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7980             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7981         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7982             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7983         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7984             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7985     }
7986
7987     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7988         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7989         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7990         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7991             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7992         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7993             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7994         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7995             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7996         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7997             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7998         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7999             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
8000         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
8001             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
8002     }
8003
8004     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
8005                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
8006         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
8007               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
8008                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
8009     }
8010 }
8011
8012 static void
8013 bxe_e1h_disable(struct bxe_softc *sc)
8014 {
8015     int port = SC_PORT(sc);
8016
8017     bxe_tx_disable(sc);
8018
8019     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
8020 }
8021
8022 static void
8023 bxe_e1h_enable(struct bxe_softc *sc)
8024 {
8025     int port = SC_PORT(sc);
8026
8027     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
8028
8029     // XXX bxe_tx_enable(sc);
8030 }
8031
8032 /*
8033  * called due to MCP event (on pmf):
8034  *   reread new bandwidth configuration
8035  *   configure FW
8036  *   notify others function about the change
8037  */
8038 static void
8039 bxe_config_mf_bw(struct bxe_softc *sc)
8040 {
8041     if (sc->link_vars.link_up) {
8042         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
8043         // XXX bxe_link_sync_notify(sc);
8044     }
8045
8046     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
8047 }
8048
8049 static void
8050 bxe_set_mf_bw(struct bxe_softc *sc)
8051 {
8052     bxe_config_mf_bw(sc);
8053     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
8054 }
8055
8056 static void
8057 bxe_handle_eee_event(struct bxe_softc *sc)
8058 {
8059     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
8060     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
8061 }
8062
8063 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
8064
8065 static void
8066 bxe_drv_info_ether_stat(struct bxe_softc *sc)
8067 {
8068     struct eth_stats_info *ether_stat =
8069         &sc->sp->drv_info_to_mcp.ether_stat;
8070
8071     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
8072             ETH_STAT_INFO_VERSION_LEN);
8073
8074     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
8075     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
8076                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
8077                                           ether_stat->mac_local + MAC_PAD,
8078                                           MAC_PAD, ETH_ALEN);
8079
8080     ether_stat->mtu_size = sc->mtu;
8081
8082     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
8083     if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
8084         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
8085     }
8086
8087     // XXX ether_stat->feature_flags |= ???;
8088
8089     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
8090
8091     ether_stat->txq_size = sc->tx_ring_size;
8092     ether_stat->rxq_size = sc->rx_ring_size;
8093 }
8094
8095 static void
8096 bxe_handle_drv_info_req(struct bxe_softc *sc)
8097 {
8098     enum drv_info_opcode op_code;
8099     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
8100
8101     /* if drv_info version supported by MFW doesn't match - send NACK */
8102     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
8103         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8104         return;
8105     }
8106
8107     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
8108                DRV_INFO_CONTROL_OP_CODE_SHIFT);
8109
8110     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
8111
8112     switch (op_code) {
8113     case ETH_STATS_OPCODE:
8114         bxe_drv_info_ether_stat(sc);
8115         break;
8116     case FCOE_STATS_OPCODE:
8117     case ISCSI_STATS_OPCODE:
8118     default:
8119         /* if op code isn't supported - send NACK */
8120         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8121         return;
8122     }
8123
8124     /*
8125      * If we got drv_info attn from MFW then these fields are defined in
8126      * shmem2 for sure
8127      */
8128     SHMEM2_WR(sc, drv_info_host_addr_lo,
8129               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8130     SHMEM2_WR(sc, drv_info_host_addr_hi,
8131               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8132
8133     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
8134 }
8135
8136 static void
8137 bxe_dcc_event(struct bxe_softc *sc,
8138               uint32_t         dcc_event)
8139 {
8140     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
8141
8142     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
8143         /*
8144          * This is the only place besides the function initialization
8145          * where the sc->flags can change so it is done without any
8146          * locks
8147          */
8148         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
8149             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
8150             sc->flags |= BXE_MF_FUNC_DIS;
8151             bxe_e1h_disable(sc);
8152         } else {
8153             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
8154             sc->flags &= ~BXE_MF_FUNC_DIS;
8155             bxe_e1h_enable(sc);
8156         }
8157         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
8158     }
8159
8160     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
8161         bxe_config_mf_bw(sc);
8162         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
8163     }
8164
8165     /* Report results to MCP */
8166     if (dcc_event)
8167         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
8168     else
8169         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
8170 }
8171
8172 static void
8173 bxe_pmf_update(struct bxe_softc *sc)
8174 {
8175     int port = SC_PORT(sc);
8176     uint32_t val;
8177
8178     sc->port.pmf = 1;
8179     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
8180
8181     /*
8182      * We need the mb() to ensure the ordering between the writing to
8183      * sc->port.pmf here and reading it from the bxe_periodic_task().
8184      */
8185     mb();
8186
8187     /* queue a periodic task */
8188     // XXX schedule task...
8189
8190     // XXX bxe_dcbx_pmf_update(sc);
8191
8192     /* enable nig attention */
8193     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
8194     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8195         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
8196         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
8197     } else if (!CHIP_IS_E1x(sc)) {
8198         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
8199         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
8200     }
8201
8202     bxe_stats_handle(sc, STATS_EVENT_PMF);
8203 }
8204
8205 static int
8206 bxe_mc_assert(struct bxe_softc *sc)
8207 {
8208     char last_idx;
8209     int i, rc = 0;
8210     uint32_t row0, row1, row2, row3;
8211
8212     /* XSTORM */
8213     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
8214     if (last_idx)
8215         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8216
8217     /* print the asserts */
8218     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8219
8220         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
8221         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
8222         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
8223         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
8224
8225         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8226             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8227                   i, row3, row2, row1, row0);
8228             rc++;
8229         } else {
8230             break;
8231         }
8232     }
8233
8234     /* TSTORM */
8235     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
8236     if (last_idx) {
8237         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8238     }
8239
8240     /* print the asserts */
8241     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8242
8243         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
8244         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
8245         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
8246         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
8247
8248         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8249             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8250                   i, row3, row2, row1, row0);
8251             rc++;
8252         } else {
8253             break;
8254         }
8255     }
8256
8257     /* CSTORM */
8258     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
8259     if (last_idx) {
8260         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8261     }
8262
8263     /* print the asserts */
8264     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8265
8266         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
8267         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
8268         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
8269         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
8270
8271         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8272             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8273                   i, row3, row2, row1, row0);
8274             rc++;
8275         } else {
8276             break;
8277         }
8278     }
8279
8280     /* USTORM */
8281     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
8282     if (last_idx) {
8283         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8284     }
8285
8286     /* print the asserts */
8287     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8288
8289         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
8290         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
8291         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
8292         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
8293
8294         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8295             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8296                   i, row3, row2, row1, row0);
8297             rc++;
8298         } else {
8299             break;
8300         }
8301     }
8302
8303     return (rc);
8304 }
8305
8306 static void
8307 bxe_attn_int_deasserted3(struct bxe_softc *sc,
8308                          uint32_t         attn)
8309 {
8310     int func = SC_FUNC(sc);
8311     uint32_t val;
8312
8313     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
8314
8315         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
8316
8317             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
8318             bxe_read_mf_cfg(sc);
8319             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
8320                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
8321             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
8322
8323             if (val & DRV_STATUS_DCC_EVENT_MASK)
8324                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
8325
8326             if (val & DRV_STATUS_SET_MF_BW)
8327                 bxe_set_mf_bw(sc);
8328
8329             if (val & DRV_STATUS_DRV_INFO_REQ)
8330                 bxe_handle_drv_info_req(sc);
8331
8332 #if 0
8333             if (val & DRV_STATUS_VF_DISABLED)
8334                 bxe_vf_handle_flr_event(sc);
8335 #endif
8336
8337             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
8338                 bxe_pmf_update(sc);
8339
8340 #if 0
8341             if (sc->port.pmf &&
8342                 (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
8343                 (sc->dcbx_enabled > 0))
8344                 /* start dcbx state machine */
8345                 bxe_dcbx_set_params(sc, BXE_DCBX_STATE_NEG_RECEIVED);
8346 #endif
8347
8348 #if 0
8349             if (val & DRV_STATUS_AFEX_EVENT_MASK)
8350                 bxe_handle_afex_cmd(sc, val & DRV_STATUS_AFEX_EVENT_MASK);
8351 #endif
8352
8353             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
8354                 bxe_handle_eee_event(sc);
8355
8356             if (sc->link_vars.periodic_flags &
8357                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
8358                 /* sync with link */
8359                 bxe_acquire_phy_lock(sc);
8360                 sc->link_vars.periodic_flags &=
8361                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
8362                 bxe_release_phy_lock(sc);
8363                 if (IS_MF(sc))
8364                     ; // XXX bxe_link_sync_notify(sc);
8365                 bxe_link_report(sc);
8366             }
8367
8368             /*
8369              * Always call it here: bxe_link_report() will
8370              * prevent the link indication duplication.
8371              */
8372             bxe_link_status_update(sc);
8373
8374         } else if (attn & BXE_MC_ASSERT_BITS) {
8375
8376             BLOGE(sc, "MC assert!\n");
8377             bxe_mc_assert(sc);
8378             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8379             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8380             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8381             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8382             bxe_panic(sc, ("MC assert!\n"));
8383
8384         } else if (attn & BXE_MCP_ASSERT) {
8385
8386             BLOGE(sc, "MCP assert!\n");
8387             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8388             // XXX bxe_fw_dump(sc);
8389
8390         } else {
8391             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8392         }
8393     }
8394
8395     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8396         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8397         if (attn & BXE_GRC_TIMEOUT) {
8398             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8399             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8400         }
8401         if (attn & BXE_GRC_RSV) {
8402             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8403             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8404         }
8405         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8406     }
8407 }
8408
8409 static void
8410 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8411                          uint32_t         attn)
8412 {
8413     int port = SC_PORT(sc);
8414     int reg_offset;
8415     uint32_t val0, mask0, val1, mask1;
8416     uint32_t val;
8417
8418     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8419         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8420         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8421         /* CFC error attention */
8422         if (val & 0x2) {
8423             BLOGE(sc, "FATAL error from CFC\n");
8424         }
8425     }
8426
8427     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8428         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8429         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8430         /* RQ_USDMDP_FIFO_OVERFLOW */
8431         if (val & 0x18000) {
8432             BLOGE(sc, "FATAL error from PXP\n");
8433         }
8434
8435         if (!CHIP_IS_E1x(sc)) {
8436             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8437             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8438         }
8439     }
8440
8441 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8442 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8443
8444     if (attn & AEU_PXP2_HW_INT_BIT) {
8445         /*  CQ47854 workaround do not panic on
8446          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8447          */
8448         if (!CHIP_IS_E1x(sc)) {
8449             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8450             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8451             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8452             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8453             /*
8454              * If the olny PXP2_EOP_ERROR_BIT is set in
8455              * STS0 and STS1 - clear it
8456              *
8457              * probably we lose additional attentions between
8458              * STS0 and STS_CLR0, in this case user will not
8459              * be notified about them
8460              */
8461             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8462                 !(val1 & mask1))
8463                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8464
8465             /* print the register, since no one can restore it */
8466             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8467
8468             /*
8469              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8470              * then notify
8471              */
8472             if (val0 & PXP2_EOP_ERROR_BIT) {
8473                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8474
8475                 /*
8476                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8477                  * set then clear attention from PXP2 block without panic
8478                  */
8479                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8480                     ((val1 & mask1) == 0))
8481                     attn &= ~AEU_PXP2_HW_INT_BIT;
8482             }
8483         }
8484     }
8485
8486     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8487         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8488                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8489
8490         val = REG_RD(sc, reg_offset);
8491         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8492         REG_WR(sc, reg_offset, val);
8493
8494         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8495               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8496         bxe_panic(sc, ("HW block attention set2\n"));
8497     }
8498 }
8499
8500 static void
8501 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8502                          uint32_t         attn)
8503 {
8504     int port = SC_PORT(sc);
8505     int reg_offset;
8506     uint32_t val;
8507
8508     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8509         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8510         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8511         /* DORQ discard attention */
8512         if (val & 0x2) {
8513             BLOGE(sc, "FATAL error from DORQ\n");
8514         }
8515     }
8516
8517     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8518         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8519                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8520
8521         val = REG_RD(sc, reg_offset);
8522         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8523         REG_WR(sc, reg_offset, val);
8524
8525         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8526               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8527         bxe_panic(sc, ("HW block attention set1\n"));
8528     }
8529 }
8530
8531 static void
8532 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8533                          uint32_t         attn)
8534 {
8535     int port = SC_PORT(sc);
8536     int reg_offset;
8537     uint32_t val;
8538
8539     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8540                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8541
8542     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8543         val = REG_RD(sc, reg_offset);
8544         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8545         REG_WR(sc, reg_offset, val);
8546
8547         BLOGW(sc, "SPIO5 hw attention\n");
8548
8549         /* Fan failure attention */
8550         elink_hw_reset_phy(&sc->link_params);
8551         bxe_fan_failure(sc);
8552     }
8553
8554     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8555         bxe_acquire_phy_lock(sc);
8556         elink_handle_module_detect_int(&sc->link_params);
8557         bxe_release_phy_lock(sc);
8558     }
8559
8560     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8561         val = REG_RD(sc, reg_offset);
8562         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8563         REG_WR(sc, reg_offset, val);
8564
8565         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8566                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8567     }
8568 }
8569
8570 static void
8571 bxe_attn_int_deasserted(struct bxe_softc *sc,
8572                         uint32_t         deasserted)
8573 {
8574     struct attn_route attn;
8575     struct attn_route *group_mask;
8576     int port = SC_PORT(sc);
8577     int index;
8578     uint32_t reg_addr;
8579     uint32_t val;
8580     uint32_t aeu_mask;
8581     uint8_t global = FALSE;
8582
8583     /*
8584      * Need to take HW lock because MCP or other port might also
8585      * try to handle this event.
8586      */
8587     bxe_acquire_alr(sc);
8588
8589     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8590         /* XXX
8591          * In case of parity errors don't handle attentions so that
8592          * other function would "see" parity errors.
8593          */
8594         sc->recovery_state = BXE_RECOVERY_INIT;
8595         // XXX schedule a recovery task...
8596         /* disable HW interrupts */
8597         bxe_int_disable(sc);
8598         bxe_release_alr(sc);
8599         return;
8600     }
8601
8602     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8603     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8604     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8605     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8606     if (!CHIP_IS_E1x(sc)) {
8607         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8608     } else {
8609         attn.sig[4] = 0;
8610     }
8611
8612     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8613           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8614
8615     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8616         if (deasserted & (1 << index)) {
8617             group_mask = &sc->attn_group[index];
8618
8619             BLOGD(sc, DBG_INTR,
8620                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8621                   group_mask->sig[0], group_mask->sig[1],
8622                   group_mask->sig[2], group_mask->sig[3],
8623                   group_mask->sig[4]);
8624
8625             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8626             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8627             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8628             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8629             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8630         }
8631     }
8632
8633     bxe_release_alr(sc);
8634
8635     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8636         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8637                     COMMAND_REG_ATTN_BITS_CLR);
8638     } else {
8639         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8640     }
8641
8642     val = ~deasserted;
8643     BLOGD(sc, DBG_INTR,
8644           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8645           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8646     REG_WR(sc, reg_addr, val);
8647
8648     if (~sc->attn_state & deasserted) {
8649         BLOGE(sc, "IGU error\n");
8650     }
8651
8652     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8653                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8654
8655     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8656
8657     aeu_mask = REG_RD(sc, reg_addr);
8658
8659     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8660           aeu_mask, deasserted);
8661     aeu_mask |= (deasserted & 0x3ff);
8662     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8663
8664     REG_WR(sc, reg_addr, aeu_mask);
8665     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8666
8667     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8668     sc->attn_state &= ~deasserted;
8669     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8670 }
8671
8672 static void
8673 bxe_attn_int(struct bxe_softc *sc)
8674 {
8675     /* read local copy of bits */
8676     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8677     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8678     uint32_t attn_state = sc->attn_state;
8679
8680     /* look for changed bits */
8681     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8682     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8683
8684     BLOGD(sc, DBG_INTR,
8685           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8686           attn_bits, attn_ack, asserted, deasserted);
8687
8688     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8689         BLOGE(sc, "BAD attention state\n");
8690     }
8691
8692     /* handle bits that were raised */
8693     if (asserted) {
8694         bxe_attn_int_asserted(sc, asserted);
8695     }
8696
8697     if (deasserted) {
8698         bxe_attn_int_deasserted(sc, deasserted);
8699     }
8700 }
8701
8702 static uint16_t
8703 bxe_update_dsb_idx(struct bxe_softc *sc)
8704 {
8705     struct host_sp_status_block *def_sb = sc->def_sb;
8706     uint16_t rc = 0;
8707
8708     mb(); /* status block is written to by the chip */
8709
8710     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8711         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8712         rc |= BXE_DEF_SB_ATT_IDX;
8713     }
8714
8715     if (sc->def_idx != def_sb->sp_sb.running_index) {
8716         sc->def_idx = def_sb->sp_sb.running_index;
8717         rc |= BXE_DEF_SB_IDX;
8718     }
8719
8720     mb();
8721
8722     return (rc);
8723 }
8724
8725 static inline struct ecore_queue_sp_obj *
8726 bxe_cid_to_q_obj(struct bxe_softc *sc,
8727                  uint32_t         cid)
8728 {
8729     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8730     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8731 }
8732
8733 static void
8734 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8735 {
8736     struct ecore_mcast_ramrod_params rparam;
8737     int rc;
8738
8739     memset(&rparam, 0, sizeof(rparam));
8740
8741     rparam.mcast_obj = &sc->mcast_obj;
8742
8743     BXE_MCAST_LOCK(sc);
8744
8745     /* clear pending state for the last command */
8746     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8747
8748     /* if there are pending mcast commands - send them */
8749     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8750         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8751         if (rc < 0) {
8752             BLOGD(sc, DBG_SP,
8753                   "ERROR: Failed to send pending mcast commands (%d)\n",
8754                   rc);
8755         }
8756     }
8757
8758     BXE_MCAST_UNLOCK(sc);
8759 }
8760
8761 static void
8762 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8763                               union event_ring_elem *elem)
8764 {
8765     unsigned long ramrod_flags = 0;
8766     int rc = 0;
8767     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8768     struct ecore_vlan_mac_obj *vlan_mac_obj;
8769
8770     /* always push next commands out, don't wait here */
8771     bit_set(&ramrod_flags, RAMROD_CONT);
8772
8773     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8774     case ECORE_FILTER_MAC_PENDING:
8775         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8776         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8777         break;
8778
8779     case ECORE_FILTER_MCAST_PENDING:
8780         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8781         /*
8782          * This is only relevant for 57710 where multicast MACs are
8783          * configured as unicast MACs using the same ramrod.
8784          */
8785         bxe_handle_mcast_eqe(sc);
8786         return;
8787
8788     default:
8789         BLOGE(sc, "Unsupported classification command: %d\n",
8790               elem->message.data.eth_event.echo);
8791         return;
8792     }
8793
8794     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8795
8796     if (rc < 0) {
8797         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8798     } else if (rc > 0) {
8799         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8800     }
8801 }
8802
8803 static void
8804 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8805                        union event_ring_elem *elem)
8806 {
8807     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8808
8809     /* send rx_mode command again if was requested */
8810     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8811                                &sc->sp_state)) {
8812         bxe_set_storm_rx_mode(sc);
8813     }
8814 #if 0
8815     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_START_SCHED,
8816                                     &sc->sp_state)) {
8817         bxe_set_iscsi_eth_rx_mode(sc, TRUE);
8818     }
8819     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_STOP_SCHED,
8820                                     &sc->sp_state)) {
8821         bxe_set_iscsi_eth_rx_mode(sc, FALSE);
8822     }
8823 #endif
8824 }
8825
8826 static void
8827 bxe_update_eq_prod(struct bxe_softc *sc,
8828                    uint16_t         prod)
8829 {
8830     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8831     wmb(); /* keep prod updates ordered */
8832 }
8833
8834 static void
8835 bxe_eq_int(struct bxe_softc *sc)
8836 {
8837     uint16_t hw_cons, sw_cons, sw_prod;
8838     union event_ring_elem *elem;
8839     uint8_t echo;
8840     uint32_t cid;
8841     uint8_t opcode;
8842     int spqe_cnt = 0;
8843     struct ecore_queue_sp_obj *q_obj;
8844     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8845     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8846
8847     hw_cons = le16toh(*sc->eq_cons_sb);
8848
8849     /*
8850      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8851      * when we get to the next-page we need to adjust so the loop
8852      * condition below will be met. The next element is the size of a
8853      * regular element and hence incrementing by 1
8854      */
8855     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8856         hw_cons++;
8857     }
8858
8859     /*
8860      * This function may never run in parallel with itself for a
8861      * specific sc and no need for a read memory barrier here.
8862      */
8863     sw_cons = sc->eq_cons;
8864     sw_prod = sc->eq_prod;
8865
8866     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8867           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8868
8869     for (;
8870          sw_cons != hw_cons;
8871          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8872
8873         elem = &sc->eq[EQ_DESC(sw_cons)];
8874
8875 #if 0
8876         int rc;
8877         rc = bxe_iov_eq_sp_event(sc, elem);
8878         if (!rc) {
8879             BLOGE(sc, "bxe_iov_eq_sp_event returned %d\n", rc);
8880             goto next_spqe;
8881         }
8882 #endif
8883
8884         /* elem CID originates from FW, actually LE */
8885         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8886         opcode = elem->message.opcode;
8887
8888         /* handle eq element */
8889         switch (opcode) {
8890 #if 0
8891         case EVENT_RING_OPCODE_VF_PF_CHANNEL:
8892             BLOGD(sc, DBG_SP, "vf/pf channel element on eq\n");
8893             bxe_vf_mbx(sc, &elem->message.data.vf_pf_event);
8894             continue;
8895 #endif
8896
8897         case EVENT_RING_OPCODE_STAT_QUERY:
8898             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8899                   sc->stats_comp++);
8900             /* nothing to do with stats comp */
8901             goto next_spqe;
8902
8903         case EVENT_RING_OPCODE_CFC_DEL:
8904             /* handle according to cid range */
8905             /* we may want to verify here that the sc state is HALTING */
8906             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8907             q_obj = bxe_cid_to_q_obj(sc, cid);
8908             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8909                 break;
8910             }
8911             goto next_spqe;
8912
8913         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8914             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8915             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8916                 break;
8917             }
8918             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8919             goto next_spqe;
8920
8921         case EVENT_RING_OPCODE_START_TRAFFIC:
8922             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8923             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8924                 break;
8925             }
8926             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8927             goto next_spqe;
8928
8929         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8930             echo = elem->message.data.function_update_event.echo;
8931             if (echo == SWITCH_UPDATE) {
8932                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8933                 if (f_obj->complete_cmd(sc, f_obj,
8934                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8935                     break;
8936                 }
8937             }
8938             else {
8939                 BLOGD(sc, DBG_SP,
8940                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8941 #if 0
8942                 f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_UPDATE);
8943                 /*
8944                  * We will perform the queues update from the sp_core_task as
8945                  * all queue SP operations should run with CORE_LOCK.
8946                  */
8947                 bxe_set_bit(BXE_SP_CORE_AFEX_F_UPDATE, &sc->sp_core_state);
8948                 taskqueue_enqueue(sc->sp_tq, &sc->sp_tq_task);
8949 #endif
8950             }
8951             goto next_spqe;
8952
8953 #if 0
8954         case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
8955             f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_VIFLISTS);
8956             bxe_after_afex_vif_lists(sc, elem);
8957             goto next_spqe;
8958 #endif
8959
8960         case EVENT_RING_OPCODE_FORWARD_SETUP:
8961             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8962             if (q_obj->complete_cmd(sc, q_obj,
8963                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8964                 break;
8965             }
8966             goto next_spqe;
8967
8968         case EVENT_RING_OPCODE_FUNCTION_START:
8969             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8970             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8971                 break;
8972             }
8973             goto next_spqe;
8974
8975         case EVENT_RING_OPCODE_FUNCTION_STOP:
8976             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8977             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8978                 break;
8979             }
8980             goto next_spqe;
8981         }
8982
8983         switch (opcode | sc->state) {
8984         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8985         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8986             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8987             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8988             rss_raw->clear_pending(rss_raw);
8989             break;
8990
8991         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8992         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8993         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8994         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8995         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8996         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8997             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8998             bxe_handle_classification_eqe(sc, elem);
8999             break;
9000
9001         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
9002         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
9003         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
9004             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
9005             bxe_handle_mcast_eqe(sc);
9006             break;
9007
9008         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
9009         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
9010         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
9011             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
9012             bxe_handle_rx_mode_eqe(sc, elem);
9013             break;
9014
9015         default:
9016             /* unknown event log error and continue */
9017             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
9018                   elem->message.opcode, sc->state);
9019         }
9020
9021 next_spqe:
9022         spqe_cnt++;
9023     } /* for */
9024
9025     mb();
9026     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
9027
9028     sc->eq_cons = sw_cons;
9029     sc->eq_prod = sw_prod;
9030
9031     /* make sure that above mem writes were issued towards the memory */
9032     wmb();
9033
9034     /* update producer */
9035     bxe_update_eq_prod(sc, sc->eq_prod);
9036 }
9037
9038 static void
9039 bxe_handle_sp_tq(void *context,
9040                  int  pending)
9041 {
9042     struct bxe_softc *sc = (struct bxe_softc *)context;
9043     uint16_t status;
9044
9045     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
9046
9047     /* what work needs to be performed? */
9048     status = bxe_update_dsb_idx(sc);
9049
9050     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
9051
9052     /* HW attentions */
9053     if (status & BXE_DEF_SB_ATT_IDX) {
9054         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
9055         bxe_attn_int(sc);
9056         status &= ~BXE_DEF_SB_ATT_IDX;
9057     }
9058
9059     /* SP events: STAT_QUERY and others */
9060     if (status & BXE_DEF_SB_IDX) {
9061         /* handle EQ completions */
9062         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
9063         bxe_eq_int(sc);
9064         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
9065                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
9066         status &= ~BXE_DEF_SB_IDX;
9067     }
9068
9069     /* if status is non zero then something went wrong */
9070     if (__predict_false(status)) {
9071         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
9072     }
9073
9074     /* ack status block only if something was actually handled */
9075     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
9076                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
9077
9078     /*
9079      * Must be called after the EQ processing (since eq leads to sriov
9080      * ramrod completion flows).
9081      * This flow may have been scheduled by the arrival of a ramrod
9082      * completion, or by the sriov code rescheduling itself.
9083      */
9084     // XXX bxe_iov_sp_task(sc);
9085
9086 #if 0
9087     /* AFEX - poll to check if VIFSET_ACK should be sent to MFW */
9088     if (bxe_test_and_clear_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK,
9089                                &sc->sp_state)) {
9090         bxe_link_report(sc);
9091         bxe_fw_command(sc, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
9092     }
9093 #endif
9094 }
9095
9096 static void
9097 bxe_handle_fp_tq(void *context,
9098                  int  pending)
9099 {
9100     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
9101     struct bxe_softc *sc = fp->sc;
9102     uint8_t more_tx = FALSE;
9103     uint8_t more_rx = FALSE;
9104
9105     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
9106
9107     /* XXX
9108      * IFF_DRV_RUNNING state can't be checked here since we process
9109      * slowpath events on a client queue during setup. Instead
9110      * we need to add a "process/continue" flag here that the driver
9111      * can use to tell the task here not to do anything.
9112      */
9113 #if 0
9114     if (!(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
9115         return;
9116     }
9117 #endif
9118
9119     /* update the fastpath index */
9120     bxe_update_fp_sb_idx(fp);
9121
9122     /* XXX add loop here if ever support multiple tx CoS */
9123     /* fp->txdata[cos] */
9124     if (bxe_has_tx_work(fp)) {
9125         BXE_FP_TX_LOCK(fp);
9126         more_tx = bxe_txeof(sc, fp);
9127         BXE_FP_TX_UNLOCK(fp);
9128     }
9129
9130     if (bxe_has_rx_work(fp)) {
9131         more_rx = bxe_rxeof(sc, fp);
9132     }
9133
9134     if (more_rx /*|| more_tx*/) {
9135         /* still more work to do */
9136         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9137         return;
9138     }
9139
9140     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9141                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9142 }
9143
9144 static void
9145 bxe_task_fp(struct bxe_fastpath *fp)
9146 {
9147     struct bxe_softc *sc = fp->sc;
9148     uint8_t more_tx = FALSE;
9149     uint8_t more_rx = FALSE;
9150
9151     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
9152
9153     /* update the fastpath index */
9154     bxe_update_fp_sb_idx(fp);
9155
9156     /* XXX add loop here if ever support multiple tx CoS */
9157     /* fp->txdata[cos] */
9158     if (bxe_has_tx_work(fp)) {
9159         BXE_FP_TX_LOCK(fp);
9160         more_tx = bxe_txeof(sc, fp);
9161         BXE_FP_TX_UNLOCK(fp);
9162     }
9163
9164     if (bxe_has_rx_work(fp)) {
9165         more_rx = bxe_rxeof(sc, fp);
9166     }
9167
9168     if (more_rx /*|| more_tx*/) {
9169         /* still more work to do, bail out if this ISR and process later */
9170         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9171         return;
9172     }
9173
9174     /*
9175      * Here we write the fastpath index taken before doing any tx or rx work.
9176      * It is very well possible other hw events occurred up to this point and
9177      * they were actually processed accordingly above. Since we're going to
9178      * write an older fastpath index, an interrupt is coming which we might
9179      * not do any work in.
9180      */
9181     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9182                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9183 }
9184
9185 /*
9186  * Legacy interrupt entry point.
9187  *
9188  * Verifies that the controller generated the interrupt and
9189  * then calls a separate routine to handle the various
9190  * interrupt causes: link, RX, and TX.
9191  */
9192 static void
9193 bxe_intr_legacy(void *xsc)
9194 {
9195     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9196     struct bxe_fastpath *fp;
9197     uint16_t status, mask;
9198     int i;
9199
9200     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
9201
9202 #if 0
9203     /* Don't handle any interrupts if we're not ready. */
9204     if (__predict_false(sc->intr_sem != 0)) {
9205         return;
9206     }
9207 #endif
9208
9209     /*
9210      * 0 for ustorm, 1 for cstorm
9211      * the bits returned from ack_int() are 0-15
9212      * bit 0 = attention status block
9213      * bit 1 = fast path status block
9214      * a mask of 0x2 or more = tx/rx event
9215      * a mask of 1 = slow path event
9216      */
9217
9218     status = bxe_ack_int(sc);
9219
9220     /* the interrupt is not for us */
9221     if (__predict_false(status == 0)) {
9222         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
9223         return;
9224     }
9225
9226     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
9227
9228     FOR_EACH_ETH_QUEUE(sc, i) {
9229         fp = &sc->fp[i];
9230         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
9231         if (status & mask) {
9232             /* acknowledge and disable further fastpath interrupts */
9233             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9234             bxe_task_fp(fp);
9235             status &= ~mask;
9236         }
9237     }
9238
9239 #if 0
9240     if (CNIC_SUPPORT(sc)) {
9241         mask = 0x2;
9242         if (status & (mask | 0x1)) {
9243             ...
9244             status &= ~mask;
9245         }
9246     }
9247 #endif
9248
9249     if (__predict_false(status & 0x1)) {
9250         /* acknowledge and disable further slowpath interrupts */
9251         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9252
9253         /* schedule slowpath handler */
9254         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9255
9256         status &= ~0x1;
9257     }
9258
9259     if (__predict_false(status)) {
9260         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
9261     }
9262 }
9263
9264 /* slowpath interrupt entry point */
9265 static void
9266 bxe_intr_sp(void *xsc)
9267 {
9268     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9269
9270     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
9271
9272     /* acknowledge and disable further slowpath interrupts */
9273     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9274
9275     /* schedule slowpath handler */
9276     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9277 }
9278
9279 /* fastpath interrupt entry point */
9280 static void
9281 bxe_intr_fp(void *xfp)
9282 {
9283     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
9284     struct bxe_softc *sc = fp->sc;
9285
9286     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
9287
9288     BLOGD(sc, DBG_INTR,
9289           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
9290           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
9291
9292 #if 0
9293     /* Don't handle any interrupts if we're not ready. */
9294     if (__predict_false(sc->intr_sem != 0)) {
9295         return;
9296     }
9297 #endif
9298
9299     /* acknowledge and disable further fastpath interrupts */
9300     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9301
9302     bxe_task_fp(fp);
9303 }
9304
9305 /* Release all interrupts allocated by the driver. */
9306 static void
9307 bxe_interrupt_free(struct bxe_softc *sc)
9308 {
9309     int i;
9310
9311     switch (sc->interrupt_mode) {
9312     case INTR_MODE_INTX:
9313         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
9314         if (sc->intr[0].resource != NULL) {
9315             bus_release_resource(sc->dev,
9316                                  SYS_RES_IRQ,
9317                                  sc->intr[0].rid,
9318                                  sc->intr[0].resource);
9319         }
9320         break;
9321     case INTR_MODE_MSI:
9322         for (i = 0; i < sc->intr_count; i++) {
9323             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
9324             if (sc->intr[i].resource && sc->intr[i].rid) {
9325                 bus_release_resource(sc->dev,
9326                                      SYS_RES_IRQ,
9327                                      sc->intr[i].rid,
9328                                      sc->intr[i].resource);
9329             }
9330         }
9331         pci_release_msi(sc->dev);
9332         break;
9333     case INTR_MODE_MSIX:
9334         for (i = 0; i < sc->intr_count; i++) {
9335             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
9336             if (sc->intr[i].resource && sc->intr[i].rid) {
9337                 bus_release_resource(sc->dev,
9338                                      SYS_RES_IRQ,
9339                                      sc->intr[i].rid,
9340                                      sc->intr[i].resource);
9341             }
9342         }
9343         pci_release_msi(sc->dev);
9344         break;
9345     default:
9346         /* nothing to do as initial allocation failed */
9347         break;
9348     }
9349 }
9350
9351 /*
9352  * This function determines and allocates the appropriate
9353  * interrupt based on system capabilites and user request.
9354  *
9355  * The user may force a particular interrupt mode, specify
9356  * the number of receive queues, specify the method for
9357  * distribuitng received frames to receive queues, or use
9358  * the default settings which will automatically select the
9359  * best supported combination.  In addition, the OS may or
9360  * may not support certain combinations of these settings.
9361  * This routine attempts to reconcile the settings requested
9362  * by the user with the capabilites available from the system
9363  * to select the optimal combination of features.
9364  *
9365  * Returns:
9366  *   0 = Success, !0 = Failure.
9367  */
9368 static int
9369 bxe_interrupt_alloc(struct bxe_softc *sc)
9370 {
9371     int msix_count = 0;
9372     int msi_count = 0;
9373     int num_requested = 0;
9374     int num_allocated = 0;
9375     int rid, i, j;
9376     int rc;
9377
9378     /* get the number of available MSI/MSI-X interrupts from the OS */
9379     if (sc->interrupt_mode > 0) {
9380         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
9381             msix_count = pci_msix_count(sc->dev);
9382         }
9383
9384         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
9385             msi_count = pci_msi_count(sc->dev);
9386         }
9387
9388         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
9389               msi_count, msix_count);
9390     }
9391
9392     do { /* try allocating MSI-X interrupt resources (at least 2) */
9393         if (sc->interrupt_mode != INTR_MODE_MSIX) {
9394             break;
9395         }
9396
9397         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
9398             (msix_count < 2)) {
9399             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9400             break;
9401         }
9402
9403         /* ask for the necessary number of MSI-X vectors */
9404         num_requested = min((sc->num_queues + 1), msix_count);
9405
9406         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
9407
9408         num_allocated = num_requested;
9409         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
9410             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
9411             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9412             break;
9413         }
9414
9415         if (num_allocated < 2) { /* possible? */
9416             BLOGE(sc, "MSI-X allocation less than 2!\n");
9417             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9418             pci_release_msi(sc->dev);
9419             break;
9420         }
9421
9422         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
9423               num_requested, num_allocated);
9424
9425         /* best effort so use the number of vectors allocated to us */
9426         sc->intr_count = num_allocated;
9427         sc->num_queues = num_allocated - 1;
9428
9429         rid = 1; /* initial resource identifier */
9430
9431         /* allocate the MSI-X vectors */
9432         for (i = 0; i < num_allocated; i++) {
9433             sc->intr[i].rid = (rid + i);
9434
9435             if ((sc->intr[i].resource =
9436                  bus_alloc_resource_any(sc->dev,
9437                                         SYS_RES_IRQ,
9438                                         &sc->intr[i].rid,
9439                                         RF_ACTIVE)) == NULL) {
9440                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
9441                       i, (rid + i));
9442
9443                 for (j = (i - 1); j >= 0; j--) {
9444                     bus_release_resource(sc->dev,
9445                                          SYS_RES_IRQ,
9446                                          sc->intr[j].rid,
9447                                          sc->intr[j].resource);
9448                 }
9449
9450                 sc->intr_count = 0;
9451                 sc->num_queues = 0;
9452                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9453                 pci_release_msi(sc->dev);
9454                 break;
9455             }
9456
9457             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9458         }
9459     } while (0);
9460
9461     do { /* try allocating MSI vector resources (at least 2) */
9462         if (sc->interrupt_mode != INTR_MODE_MSI) {
9463             break;
9464         }
9465
9466         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9467             (msi_count < 1)) {
9468             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9469             break;
9470         }
9471
9472         /* ask for a single MSI vector */
9473         num_requested = 1;
9474
9475         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9476
9477         num_allocated = num_requested;
9478         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9479             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9480             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9481             break;
9482         }
9483
9484         if (num_allocated != 1) { /* possible? */
9485             BLOGE(sc, "MSI allocation is not 1!\n");
9486             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9487             pci_release_msi(sc->dev);
9488             break;
9489         }
9490
9491         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9492               num_requested, num_allocated);
9493
9494         /* best effort so use the number of vectors allocated to us */
9495         sc->intr_count = num_allocated;
9496         sc->num_queues = num_allocated;
9497
9498         rid = 1; /* initial resource identifier */
9499
9500         sc->intr[0].rid = rid;
9501
9502         if ((sc->intr[0].resource =
9503              bus_alloc_resource_any(sc->dev,
9504                                     SYS_RES_IRQ,
9505                                     &sc->intr[0].rid,
9506                                     RF_ACTIVE)) == NULL) {
9507             BLOGE(sc, "Failed to map MSI[0] (rid=%d)!\n", rid);
9508             sc->intr_count = 0;
9509             sc->num_queues = 0;
9510             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9511             pci_release_msi(sc->dev);
9512             break;
9513         }
9514
9515         BLOGD(sc, DBG_LOAD, "Mapped MSI[0] (rid=%d)\n", rid);
9516     } while (0);
9517
9518     do { /* try allocating INTx vector resources */
9519         if (sc->interrupt_mode != INTR_MODE_INTX) {
9520             break;
9521         }
9522
9523         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9524
9525         /* only one vector for INTx */
9526         sc->intr_count = 1;
9527         sc->num_queues = 1;
9528
9529         rid = 0; /* initial resource identifier */
9530
9531         sc->intr[0].rid = rid;
9532
9533         if ((sc->intr[0].resource =
9534              bus_alloc_resource_any(sc->dev,
9535                                     SYS_RES_IRQ,
9536                                     &sc->intr[0].rid,
9537                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9538             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9539             sc->intr_count = 0;
9540             sc->num_queues = 0;
9541             sc->interrupt_mode = -1; /* Failed! */
9542             break;
9543         }
9544
9545         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9546     } while (0);
9547
9548     if (sc->interrupt_mode == -1) {
9549         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9550         rc = 1;
9551     } else {
9552         BLOGD(sc, DBG_LOAD,
9553               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9554               sc->interrupt_mode, sc->num_queues);
9555         rc = 0;
9556     }
9557
9558     return (rc);
9559 }
9560
9561 static void
9562 bxe_interrupt_detach(struct bxe_softc *sc)
9563 {
9564     struct bxe_fastpath *fp;
9565     int i;
9566
9567     /* release interrupt resources */
9568     for (i = 0; i < sc->intr_count; i++) {
9569         if (sc->intr[i].resource && sc->intr[i].tag) {
9570             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9571             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9572         }
9573     }
9574
9575     for (i = 0; i < sc->num_queues; i++) {
9576         fp = &sc->fp[i];
9577         if (fp->tq) {
9578             taskqueue_drain(fp->tq, &fp->tq_task);
9579             taskqueue_free(fp->tq);
9580             fp->tq = NULL;
9581         }
9582     }
9583
9584
9585     if (sc->sp_tq) {
9586         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9587         taskqueue_free(sc->sp_tq);
9588         sc->sp_tq = NULL;
9589     }
9590 }
9591
9592 /*
9593  * Enables interrupts and attach to the ISR.
9594  *
9595  * When using multiple MSI/MSI-X vectors the first vector
9596  * is used for slowpath operations while all remaining
9597  * vectors are used for fastpath operations.  If only a
9598  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9599  * ISR must look for both slowpath and fastpath completions.
9600  */
9601 static int
9602 bxe_interrupt_attach(struct bxe_softc *sc)
9603 {
9604     struct bxe_fastpath *fp;
9605     int rc = 0;
9606     int i;
9607
9608     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9609              "bxe%d_sp_tq", sc->unit);
9610     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9611     sc->sp_tq = taskqueue_create_fast(sc->sp_tq_name, M_NOWAIT,
9612                                       taskqueue_thread_enqueue,
9613                                       &sc->sp_tq);
9614     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9615                             "%s", sc->sp_tq_name);
9616
9617
9618     for (i = 0; i < sc->num_queues; i++) {
9619         fp = &sc->fp[i];
9620         snprintf(fp->tq_name, sizeof(fp->tq_name),
9621                  "bxe%d_fp%d_tq", sc->unit, i);
9622         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9623         fp->tq = taskqueue_create_fast(fp->tq_name, M_NOWAIT,
9624                                        taskqueue_thread_enqueue,
9625                                        &fp->tq);
9626         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9627                                 "%s", fp->tq_name);
9628     }
9629
9630     /* setup interrupt handlers */
9631     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9632         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9633
9634         /*
9635          * Setup the interrupt handler. Note that we pass the driver instance
9636          * to the interrupt handler for the slowpath.
9637          */
9638         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9639                                  (INTR_TYPE_NET | INTR_MPSAFE),
9640                                  NULL, bxe_intr_sp, sc,
9641                                  &sc->intr[0].tag)) != 0) {
9642             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9643             goto bxe_interrupt_attach_exit;
9644         }
9645
9646         bus_describe_intr(sc->dev, sc->intr[0].resource,
9647                           sc->intr[0].tag, "sp");
9648
9649         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9650
9651         /* initialize the fastpath vectors (note the first was used for sp) */
9652         for (i = 0; i < sc->num_queues; i++) {
9653             fp = &sc->fp[i];
9654             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9655
9656             /*
9657              * Setup the interrupt handler. Note that we pass the
9658              * fastpath context to the interrupt handler in this
9659              * case.
9660              */
9661             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9662                                      (INTR_TYPE_NET | INTR_MPSAFE),
9663                                      NULL, bxe_intr_fp, fp,
9664                                      &sc->intr[i + 1].tag)) != 0) {
9665                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9666                       (i + 1), rc);
9667                 goto bxe_interrupt_attach_exit;
9668             }
9669
9670             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9671                               sc->intr[i + 1].tag, "fp%02d", i);
9672
9673             /* bind the fastpath instance to a cpu */
9674             if (sc->num_queues > 1) {
9675                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9676             }
9677
9678             fp->state = BXE_FP_STATE_IRQ;
9679         }
9680     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9681         BLOGD(sc, DBG_LOAD, "Enabling MSI[0] vector\n");
9682
9683         /*
9684          * Setup the interrupt handler. Note that we pass the
9685          * driver instance to the interrupt handler which
9686          * will handle both the slowpath and fastpath.
9687          */
9688         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9689                                  (INTR_TYPE_NET | INTR_MPSAFE),
9690                                  NULL, bxe_intr_legacy, sc,
9691                                  &sc->intr[0].tag)) != 0) {
9692             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9693             goto bxe_interrupt_attach_exit;
9694         }
9695
9696     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9697         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9698
9699         /*
9700          * Setup the interrupt handler. Note that we pass the
9701          * driver instance to the interrupt handler which
9702          * will handle both the slowpath and fastpath.
9703          */
9704         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9705                                  (INTR_TYPE_NET | INTR_MPSAFE),
9706                                  NULL, bxe_intr_legacy, sc,
9707                                  &sc->intr[0].tag)) != 0) {
9708             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9709             goto bxe_interrupt_attach_exit;
9710         }
9711     }
9712
9713 bxe_interrupt_attach_exit:
9714
9715     return (rc);
9716 }
9717
9718 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9719 static int  bxe_init_hw_common(struct bxe_softc *sc);
9720 static int  bxe_init_hw_port(struct bxe_softc *sc);
9721 static int  bxe_init_hw_func(struct bxe_softc *sc);
9722 static void bxe_reset_common(struct bxe_softc *sc);
9723 static void bxe_reset_port(struct bxe_softc *sc);
9724 static void bxe_reset_func(struct bxe_softc *sc);
9725 static int  bxe_gunzip_init(struct bxe_softc *sc);
9726 static void bxe_gunzip_end(struct bxe_softc *sc);
9727 static int  bxe_init_firmware(struct bxe_softc *sc);
9728 static void bxe_release_firmware(struct bxe_softc *sc);
9729
9730 static struct
9731 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9732     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9733     .init_hw_cmn      = bxe_init_hw_common,
9734     .init_hw_port     = bxe_init_hw_port,
9735     .init_hw_func     = bxe_init_hw_func,
9736
9737     .reset_hw_cmn     = bxe_reset_common,
9738     .reset_hw_port    = bxe_reset_port,
9739     .reset_hw_func    = bxe_reset_func,
9740
9741     .gunzip_init      = bxe_gunzip_init,
9742     .gunzip_end       = bxe_gunzip_end,
9743
9744     .init_fw          = bxe_init_firmware,
9745     .release_fw       = bxe_release_firmware,
9746 };
9747
9748 static void
9749 bxe_init_func_obj(struct bxe_softc *sc)
9750 {
9751     sc->dmae_ready = 0;
9752
9753     ecore_init_func_obj(sc,
9754                         &sc->func_obj,
9755                         BXE_SP(sc, func_rdata),
9756                         BXE_SP_MAPPING(sc, func_rdata),
9757                         BXE_SP(sc, func_afex_rdata),
9758                         BXE_SP_MAPPING(sc, func_afex_rdata),
9759                         &bxe_func_sp_drv);
9760 }
9761
9762 static int
9763 bxe_init_hw(struct bxe_softc *sc,
9764             uint32_t         load_code)
9765 {
9766     struct ecore_func_state_params func_params = { NULL };
9767     int rc;
9768
9769     /* prepare the parameters for function state transitions */
9770     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9771
9772     func_params.f_obj = &sc->func_obj;
9773     func_params.cmd = ECORE_F_CMD_HW_INIT;
9774
9775     func_params.params.hw_init.load_phase = load_code;
9776
9777     /*
9778      * Via a plethora of function pointers, we will eventually reach
9779      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9780      */
9781     rc = ecore_func_state_change(sc, &func_params);
9782
9783     return (rc);
9784 }
9785
9786 static void
9787 bxe_fill(struct bxe_softc *sc,
9788          uint32_t         addr,
9789          int              fill,
9790          uint32_t         len)
9791 {
9792     uint32_t i;
9793
9794     if (!(len % 4) && !(addr % 4)) {
9795         for (i = 0; i < len; i += 4) {
9796             REG_WR(sc, (addr + i), fill);
9797         }
9798     } else {
9799         for (i = 0; i < len; i++) {
9800             REG_WR8(sc, (addr + i), fill);
9801         }
9802     }
9803 }
9804
9805 /* writes FP SP data to FW - data_size in dwords */
9806 static void
9807 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9808                   int              fw_sb_id,
9809                   uint32_t         *sb_data_p,
9810                   uint32_t         data_size)
9811 {
9812     int index;
9813
9814     for (index = 0; index < data_size; index++) {
9815         REG_WR(sc,
9816                (BAR_CSTRORM_INTMEM +
9817                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9818                 (sizeof(uint32_t) * index)),
9819                *(sb_data_p + index));
9820     }
9821 }
9822
9823 static void
9824 bxe_zero_fp_sb(struct bxe_softc *sc,
9825                int              fw_sb_id)
9826 {
9827     struct hc_status_block_data_e2 sb_data_e2;
9828     struct hc_status_block_data_e1x sb_data_e1x;
9829     uint32_t *sb_data_p;
9830     uint32_t data_size = 0;
9831
9832     if (!CHIP_IS_E1x(sc)) {
9833         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9834         sb_data_e2.common.state = SB_DISABLED;
9835         sb_data_e2.common.p_func.vf_valid = FALSE;
9836         sb_data_p = (uint32_t *)&sb_data_e2;
9837         data_size = (sizeof(struct hc_status_block_data_e2) /
9838                      sizeof(uint32_t));
9839     } else {
9840         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9841         sb_data_e1x.common.state = SB_DISABLED;
9842         sb_data_e1x.common.p_func.vf_valid = FALSE;
9843         sb_data_p = (uint32_t *)&sb_data_e1x;
9844         data_size = (sizeof(struct hc_status_block_data_e1x) /
9845                      sizeof(uint32_t));
9846     }
9847
9848     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9849
9850     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9851              0, CSTORM_STATUS_BLOCK_SIZE);
9852     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9853              0, CSTORM_SYNC_BLOCK_SIZE);
9854 }
9855
9856 static void
9857 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9858                   struct hc_sp_status_block_data *sp_sb_data)
9859 {
9860     int i;
9861
9862     for (i = 0;
9863          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9864          i++) {
9865         REG_WR(sc,
9866                (BAR_CSTRORM_INTMEM +
9867                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9868                 (i * sizeof(uint32_t))),
9869                *((uint32_t *)sp_sb_data + i));
9870     }
9871 }
9872
9873 static void
9874 bxe_zero_sp_sb(struct bxe_softc *sc)
9875 {
9876     struct hc_sp_status_block_data sp_sb_data;
9877
9878     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9879
9880     sp_sb_data.state           = SB_DISABLED;
9881     sp_sb_data.p_func.vf_valid = FALSE;
9882
9883     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9884
9885     bxe_fill(sc,
9886              (BAR_CSTRORM_INTMEM +
9887               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9888               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9889     bxe_fill(sc,
9890              (BAR_CSTRORM_INTMEM +
9891               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9892               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9893 }
9894
9895 static void
9896 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9897                              int                       igu_sb_id,
9898                              int                       igu_seg_id)
9899 {
9900     hc_sm->igu_sb_id      = igu_sb_id;
9901     hc_sm->igu_seg_id     = igu_seg_id;
9902     hc_sm->timer_value    = 0xFF;
9903     hc_sm->time_to_expire = 0xFFFFFFFF;
9904 }
9905
9906 static void
9907 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9908 {
9909     /* zero out state machine indices */
9910
9911     /* rx indices */
9912     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9913
9914     /* tx indices */
9915     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9916     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9917     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9918     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9919
9920     /* map indices */
9921
9922     /* rx indices */
9923     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9924         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9925
9926     /* tx indices */
9927     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9928         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9929     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9930         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9931     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9932         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9933     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9934         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9935 }
9936
9937 static void
9938 bxe_init_sb(struct bxe_softc *sc,
9939             bus_addr_t       busaddr,
9940             int              vfid,
9941             uint8_t          vf_valid,
9942             int              fw_sb_id,
9943             int              igu_sb_id)
9944 {
9945     struct hc_status_block_data_e2  sb_data_e2;
9946     struct hc_status_block_data_e1x sb_data_e1x;
9947     struct hc_status_block_sm       *hc_sm_p;
9948     uint32_t *sb_data_p;
9949     int igu_seg_id;
9950     int data_size;
9951
9952     if (CHIP_INT_MODE_IS_BC(sc)) {
9953         igu_seg_id = HC_SEG_ACCESS_NORM;
9954     } else {
9955         igu_seg_id = IGU_SEG_ACCESS_NORM;
9956     }
9957
9958     bxe_zero_fp_sb(sc, fw_sb_id);
9959
9960     if (!CHIP_IS_E1x(sc)) {
9961         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9962         sb_data_e2.common.state = SB_ENABLED;
9963         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9964         sb_data_e2.common.p_func.vf_id = vfid;
9965         sb_data_e2.common.p_func.vf_valid = vf_valid;
9966         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9967         sb_data_e2.common.same_igu_sb_1b = TRUE;
9968         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9969         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9970         hc_sm_p = sb_data_e2.common.state_machine;
9971         sb_data_p = (uint32_t *)&sb_data_e2;
9972         data_size = (sizeof(struct hc_status_block_data_e2) /
9973                      sizeof(uint32_t));
9974         bxe_map_sb_state_machines(sb_data_e2.index_data);
9975     } else {
9976         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9977         sb_data_e1x.common.state = SB_ENABLED;
9978         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9979         sb_data_e1x.common.p_func.vf_id = 0xff;
9980         sb_data_e1x.common.p_func.vf_valid = FALSE;
9981         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9982         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9983         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9984         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9985         hc_sm_p = sb_data_e1x.common.state_machine;
9986         sb_data_p = (uint32_t *)&sb_data_e1x;
9987         data_size = (sizeof(struct hc_status_block_data_e1x) /
9988                      sizeof(uint32_t));
9989         bxe_map_sb_state_machines(sb_data_e1x.index_data);
9990     }
9991
9992     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
9993     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
9994
9995     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
9996
9997     /* write indices to HW - PCI guarantees endianity of regpairs */
9998     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9999 }
10000
10001 static inline uint8_t
10002 bxe_fp_qzone_id(struct bxe_fastpath *fp)
10003 {
10004     if (CHIP_IS_E1x(fp->sc)) {
10005         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
10006     } else {
10007         return (fp->cl_id);
10008     }
10009 }
10010
10011 static inline uint32_t
10012 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
10013                            struct bxe_fastpath *fp)
10014 {
10015     uint32_t offset = BAR_USTRORM_INTMEM;
10016
10017 #if 0
10018     if (IS_VF(sc)) {
10019         return (PXP_VF_ADDR_USDM_QUEUES_START +
10020                 (sc->acquire_resp.resc.hw_qid[fp->index] *
10021                  sizeof(struct ustorm_queue_zone_data)));
10022     } else
10023 #endif
10024     if (!CHIP_IS_E1x(sc)) {
10025         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
10026     } else {
10027         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
10028     }
10029
10030     return (offset);
10031 }
10032
10033 static void
10034 bxe_init_eth_fp(struct bxe_softc *sc,
10035                 int              idx)
10036 {
10037     struct bxe_fastpath *fp = &sc->fp[idx];
10038     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
10039     unsigned long q_type = 0;
10040     int cos;
10041
10042     fp->sc    = sc;
10043     fp->index = idx;
10044
10045     snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
10046              "bxe%d_fp%d_tx_lock", sc->unit, idx);
10047     mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
10048
10049     snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
10050              "bxe%d_fp%d_rx_lock", sc->unit, idx);
10051     mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
10052
10053     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
10054     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
10055
10056     fp->cl_id = (CHIP_IS_E1x(sc)) ?
10057                     (SC_L_ID(sc) + idx) :
10058                     /* want client ID same as IGU SB ID for non-E1 */
10059                     fp->igu_sb_id;
10060     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
10061
10062     /* setup sb indices */
10063     if (!CHIP_IS_E1x(sc)) {
10064         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
10065         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
10066     } else {
10067         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
10068         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
10069     }
10070
10071     /* init shortcut */
10072     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
10073
10074     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
10075
10076     /*
10077      * XXX If multiple CoS is ever supported then each fastpath structure
10078      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
10079      */
10080     for (cos = 0; cos < sc->max_cos; cos++) {
10081         cids[cos] = idx;
10082     }
10083     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
10084
10085     /* nothing more for a VF to do */
10086     if (IS_VF(sc)) {
10087         return;
10088     }
10089
10090     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
10091                 fp->fw_sb_id, fp->igu_sb_id);
10092
10093     bxe_update_fp_sb_idx(fp);
10094
10095     /* Configure Queue State object */
10096     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
10097     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
10098
10099     ecore_init_queue_obj(sc,
10100                          &sc->sp_objs[idx].q_obj,
10101                          fp->cl_id,
10102                          cids,
10103                          sc->max_cos,
10104                          SC_FUNC(sc),
10105                          BXE_SP(sc, q_rdata),
10106                          BXE_SP_MAPPING(sc, q_rdata),
10107                          q_type);
10108
10109     /* configure classification DBs */
10110     ecore_init_mac_obj(sc,
10111                        &sc->sp_objs[idx].mac_obj,
10112                        fp->cl_id,
10113                        idx,
10114                        SC_FUNC(sc),
10115                        BXE_SP(sc, mac_rdata),
10116                        BXE_SP_MAPPING(sc, mac_rdata),
10117                        ECORE_FILTER_MAC_PENDING,
10118                        &sc->sp_state,
10119                        ECORE_OBJ_TYPE_RX_TX,
10120                        &sc->macs_pool);
10121
10122     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
10123           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
10124 }
10125
10126 static inline void
10127 bxe_update_rx_prod(struct bxe_softc    *sc,
10128                    struct bxe_fastpath *fp,
10129                    uint16_t            rx_bd_prod,
10130                    uint16_t            rx_cq_prod,
10131                    uint16_t            rx_sge_prod)
10132 {
10133     struct ustorm_eth_rx_producers rx_prods = { 0 };
10134     uint32_t i;
10135
10136     /* update producers */
10137     rx_prods.bd_prod  = rx_bd_prod;
10138     rx_prods.cqe_prod = rx_cq_prod;
10139     rx_prods.sge_prod = rx_sge_prod;
10140
10141     /*
10142      * Make sure that the BD and SGE data is updated before updating the
10143      * producers since FW might read the BD/SGE right after the producer
10144      * is updated.
10145      * This is only applicable for weak-ordered memory model archs such
10146      * as IA-64. The following barrier is also mandatory since FW will
10147      * assumes BDs must have buffers.
10148      */
10149     wmb();
10150
10151     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
10152         REG_WR(sc,
10153                (fp->ustorm_rx_prods_offset + (i * 4)),
10154                ((uint32_t *)&rx_prods)[i]);
10155     }
10156
10157     wmb(); /* keep prod updates ordered */
10158
10159     BLOGD(sc, DBG_RX,
10160           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
10161           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
10162 }
10163
10164 static void
10165 bxe_init_rx_rings(struct bxe_softc *sc)
10166 {
10167     struct bxe_fastpath *fp;
10168     int i;
10169
10170     for (i = 0; i < sc->num_queues; i++) {
10171         fp = &sc->fp[i];
10172
10173         fp->rx_bd_cons = 0;
10174
10175         /*
10176          * Activate the BD ring...
10177          * Warning, this will generate an interrupt (to the TSTORM)
10178          * so this can only be done after the chip is initialized
10179          */
10180         bxe_update_rx_prod(sc, fp,
10181                            fp->rx_bd_prod,
10182                            fp->rx_cq_prod,
10183                            fp->rx_sge_prod);
10184
10185         if (i != 0) {
10186             continue;
10187         }
10188
10189         if (CHIP_IS_E1(sc)) {
10190             REG_WR(sc,
10191                    (BAR_USTRORM_INTMEM +
10192                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
10193                    U64_LO(fp->rcq_dma.paddr));
10194             REG_WR(sc,
10195                    (BAR_USTRORM_INTMEM +
10196                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
10197                    U64_HI(fp->rcq_dma.paddr));
10198         }
10199     }
10200 }
10201
10202 static void
10203 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
10204 {
10205     SET_FLAG(fp->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
10206     fp->tx_db.data.zero_fill1 = 0;
10207     fp->tx_db.data.prod = 0;
10208
10209     fp->tx_pkt_prod = 0;
10210     fp->tx_pkt_cons = 0;
10211     fp->tx_bd_prod = 0;
10212     fp->tx_bd_cons = 0;
10213     fp->eth_q_stats.tx_pkts = 0;
10214 }
10215
10216 static inline void
10217 bxe_init_tx_rings(struct bxe_softc *sc)
10218 {
10219     int i;
10220
10221     for (i = 0; i < sc->num_queues; i++) {
10222 #if 0
10223         uint8_t cos;
10224         for (cos = 0; cos < sc->max_cos; cos++) {
10225             bxe_init_tx_ring_one(&sc->fp[i].txdata[cos]);
10226         }
10227 #else
10228         bxe_init_tx_ring_one(&sc->fp[i]);
10229 #endif
10230     }
10231 }
10232
10233 static void
10234 bxe_init_def_sb(struct bxe_softc *sc)
10235 {
10236     struct host_sp_status_block *def_sb = sc->def_sb;
10237     bus_addr_t mapping = sc->def_sb_dma.paddr;
10238     int igu_sp_sb_index;
10239     int igu_seg_id;
10240     int port = SC_PORT(sc);
10241     int func = SC_FUNC(sc);
10242     int reg_offset, reg_offset_en5;
10243     uint64_t section;
10244     int index, sindex;
10245     struct hc_sp_status_block_data sp_sb_data;
10246
10247     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
10248
10249     if (CHIP_INT_MODE_IS_BC(sc)) {
10250         igu_sp_sb_index = DEF_SB_IGU_ID;
10251         igu_seg_id = HC_SEG_ACCESS_DEF;
10252     } else {
10253         igu_sp_sb_index = sc->igu_dsb_id;
10254         igu_seg_id = IGU_SEG_ACCESS_DEF;
10255     }
10256
10257     /* attentions */
10258     section = ((uint64_t)mapping +
10259                offsetof(struct host_sp_status_block, atten_status_block));
10260     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
10261     sc->attn_state = 0;
10262
10263     reg_offset = (port) ?
10264                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
10265                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
10266     reg_offset_en5 = (port) ?
10267                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
10268                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
10269
10270     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
10271         /* take care of sig[0]..sig[4] */
10272         for (sindex = 0; sindex < 4; sindex++) {
10273             sc->attn_group[index].sig[sindex] =
10274                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
10275         }
10276
10277         if (!CHIP_IS_E1x(sc)) {
10278             /*
10279              * enable5 is separate from the rest of the registers,
10280              * and the address skip is 4 and not 16 between the
10281              * different groups
10282              */
10283             sc->attn_group[index].sig[4] =
10284                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
10285         } else {
10286             sc->attn_group[index].sig[4] = 0;
10287         }
10288     }
10289
10290     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10291         reg_offset = (port) ?
10292                          HC_REG_ATTN_MSG1_ADDR_L :
10293                          HC_REG_ATTN_MSG0_ADDR_L;
10294         REG_WR(sc, reg_offset, U64_LO(section));
10295         REG_WR(sc, (reg_offset + 4), U64_HI(section));
10296     } else if (!CHIP_IS_E1x(sc)) {
10297         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
10298         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
10299     }
10300
10301     section = ((uint64_t)mapping +
10302                offsetof(struct host_sp_status_block, sp_sb));
10303
10304     bxe_zero_sp_sb(sc);
10305
10306     /* PCI guarantees endianity of regpair */
10307     sp_sb_data.state           = SB_ENABLED;
10308     sp_sb_data.host_sb_addr.lo = U64_LO(section);
10309     sp_sb_data.host_sb_addr.hi = U64_HI(section);
10310     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
10311     sp_sb_data.igu_seg_id      = igu_seg_id;
10312     sp_sb_data.p_func.pf_id    = func;
10313     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
10314     sp_sb_data.p_func.vf_id    = 0xff;
10315
10316     bxe_wr_sp_sb_data(sc, &sp_sb_data);
10317
10318     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
10319 }
10320
10321 static void
10322 bxe_init_sp_ring(struct bxe_softc *sc)
10323 {
10324     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
10325     sc->spq_prod_idx = 0;
10326     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
10327     sc->spq_prod_bd = sc->spq;
10328     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
10329 }
10330
10331 static void
10332 bxe_init_eq_ring(struct bxe_softc *sc)
10333 {
10334     union event_ring_elem *elem;
10335     int i;
10336
10337     for (i = 1; i <= NUM_EQ_PAGES; i++) {
10338         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
10339
10340         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
10341                                                  BCM_PAGE_SIZE *
10342                                                  (i % NUM_EQ_PAGES)));
10343         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
10344                                                  BCM_PAGE_SIZE *
10345                                                  (i % NUM_EQ_PAGES)));
10346     }
10347
10348     sc->eq_cons    = 0;
10349     sc->eq_prod    = NUM_EQ_DESC;
10350     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
10351
10352     atomic_store_rel_long(&sc->eq_spq_left,
10353                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
10354                                NUM_EQ_DESC) - 1));
10355 }
10356
10357 static void
10358 bxe_init_internal_common(struct bxe_softc *sc)
10359 {
10360     int i;
10361
10362     if (IS_MF_SI(sc)) {
10363         /*
10364          * In switch independent mode, the TSTORM needs to accept
10365          * packets that failed classification, since approximate match
10366          * mac addresses aren't written to NIG LLH.
10367          */
10368         REG_WR8(sc,
10369                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10370                 2);
10371     } else if (!CHIP_IS_E1(sc)) { /* 57710 doesn't support MF */
10372         REG_WR8(sc,
10373                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10374                 0);
10375     }
10376
10377     /*
10378      * Zero this manually as its initialization is currently missing
10379      * in the initTool.
10380      */
10381     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
10382         REG_WR(sc,
10383                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
10384                0);
10385     }
10386
10387     if (!CHIP_IS_E1x(sc)) {
10388         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
10389                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
10390     }
10391 }
10392
10393 static void
10394 bxe_init_internal(struct bxe_softc *sc,
10395                   uint32_t         load_code)
10396 {
10397     switch (load_code) {
10398     case FW_MSG_CODE_DRV_LOAD_COMMON:
10399     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
10400         bxe_init_internal_common(sc);
10401         /* no break */
10402
10403     case FW_MSG_CODE_DRV_LOAD_PORT:
10404         /* nothing to do */
10405         /* no break */
10406
10407     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
10408         /* internal memory per function is initialized inside bxe_pf_init */
10409         break;
10410
10411     default:
10412         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
10413         break;
10414     }
10415 }
10416
10417 static void
10418 storm_memset_func_cfg(struct bxe_softc                         *sc,
10419                       struct tstorm_eth_function_common_config *tcfg,
10420                       uint16_t                                  abs_fid)
10421 {
10422     uint32_t addr;
10423     size_t size;
10424
10425     addr = (BAR_TSTRORM_INTMEM +
10426             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
10427     size = sizeof(struct tstorm_eth_function_common_config);
10428     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
10429 }
10430
10431 static void
10432 bxe_func_init(struct bxe_softc            *sc,
10433               struct bxe_func_init_params *p)
10434 {
10435     struct tstorm_eth_function_common_config tcfg = { 0 };
10436
10437     if (CHIP_IS_E1x(sc)) {
10438         storm_memset_func_cfg(sc, &tcfg, p->func_id);
10439     }
10440
10441     /* Enable the function in the FW */
10442     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
10443     storm_memset_func_en(sc, p->func_id, 1);
10444
10445     /* spq */
10446     if (p->func_flgs & FUNC_FLG_SPQ) {
10447         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
10448         REG_WR(sc,
10449                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
10450                p->spq_prod);
10451     }
10452 }
10453
10454 /*
10455  * Calculates the sum of vn_min_rates.
10456  * It's needed for further normalizing of the min_rates.
10457  * Returns:
10458  *   sum of vn_min_rates.
10459  *     or
10460  *   0 - if all the min_rates are 0.
10461  * In the later case fainess algorithm should be deactivated.
10462  * If all min rates are not zero then those that are zeroes will be set to 1.
10463  */
10464 static void
10465 bxe_calc_vn_min(struct bxe_softc       *sc,
10466                 struct cmng_init_input *input)
10467 {
10468     uint32_t vn_cfg;
10469     uint32_t vn_min_rate;
10470     int all_zero = 1;
10471     int vn;
10472
10473     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10474         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10475         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
10476                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
10477
10478         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10479             /* skip hidden VNs */
10480             vn_min_rate = 0;
10481         } else if (!vn_min_rate) {
10482             /* If min rate is zero - set it to 100 */
10483             vn_min_rate = DEF_MIN_RATE;
10484         } else {
10485             all_zero = 0;
10486         }
10487
10488         input->vnic_min_rate[vn] = vn_min_rate;
10489     }
10490
10491     /* if ETS or all min rates are zeros - disable fairness */
10492     if (BXE_IS_ETS_ENABLED(sc)) {
10493         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10494         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10495     } else if (all_zero) {
10496         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10497         BLOGD(sc, DBG_LOAD,
10498               "Fariness disabled (all MIN values are zeroes)\n");
10499     } else {
10500         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10501     }
10502 }
10503
10504 static inline uint16_t
10505 bxe_extract_max_cfg(struct bxe_softc *sc,
10506                     uint32_t         mf_cfg)
10507 {
10508     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10509                         FUNC_MF_CFG_MAX_BW_SHIFT);
10510
10511     if (!max_cfg) {
10512         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10513         max_cfg = 100;
10514     }
10515
10516     return (max_cfg);
10517 }
10518
10519 static void
10520 bxe_calc_vn_max(struct bxe_softc       *sc,
10521                 int                    vn,
10522                 struct cmng_init_input *input)
10523 {
10524     uint16_t vn_max_rate;
10525     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10526     uint32_t max_cfg;
10527
10528     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10529         vn_max_rate = 0;
10530     } else {
10531         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10532
10533         if (IS_MF_SI(sc)) {
10534             /* max_cfg in percents of linkspeed */
10535             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10536         } else { /* SD modes */
10537             /* max_cfg is absolute in 100Mb units */
10538             vn_max_rate = (max_cfg * 100);
10539         }
10540     }
10541
10542     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10543
10544     input->vnic_max_rate[vn] = vn_max_rate;
10545 }
10546
10547 static void
10548 bxe_cmng_fns_init(struct bxe_softc *sc,
10549                   uint8_t          read_cfg,
10550                   uint8_t          cmng_type)
10551 {
10552     struct cmng_init_input input;
10553     int vn;
10554
10555     memset(&input, 0, sizeof(struct cmng_init_input));
10556
10557     input.port_rate = sc->link_vars.line_speed;
10558
10559     if (cmng_type == CMNG_FNS_MINMAX) {
10560         /* read mf conf from shmem */
10561         if (read_cfg) {
10562             bxe_read_mf_cfg(sc);
10563         }
10564
10565         /* get VN min rate and enable fairness if not 0 */
10566         bxe_calc_vn_min(sc, &input);
10567
10568         /* get VN max rate */
10569         if (sc->port.pmf) {
10570             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10571                 bxe_calc_vn_max(sc, vn, &input);
10572             }
10573         }
10574
10575         /* always enable rate shaping and fairness */
10576         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10577
10578         ecore_init_cmng(&input, &sc->cmng);
10579         return;
10580     }
10581
10582     /* rate shaping and fairness are disabled */
10583     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10584 }
10585
10586 static int
10587 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10588 {
10589     if (CHIP_REV_IS_SLOW(sc)) {
10590         return (CMNG_FNS_NONE);
10591     }
10592
10593     if (IS_MF(sc)) {
10594         return (CMNG_FNS_MINMAX);
10595     }
10596
10597     return (CMNG_FNS_NONE);
10598 }
10599
10600 static void
10601 storm_memset_cmng(struct bxe_softc *sc,
10602                   struct cmng_init *cmng,
10603                   uint8_t          port)
10604 {
10605     int vn;
10606     int func;
10607     uint32_t addr;
10608     size_t size;
10609
10610     addr = (BAR_XSTRORM_INTMEM +
10611             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10612     size = sizeof(struct cmng_struct_per_port);
10613     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10614
10615     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10616         func = func_by_vn(sc, vn);
10617
10618         addr = (BAR_XSTRORM_INTMEM +
10619                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10620         size = sizeof(struct rate_shaping_vars_per_vn);
10621         ecore_storm_memset_struct(sc, addr, size,
10622                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10623
10624         addr = (BAR_XSTRORM_INTMEM +
10625                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10626         size = sizeof(struct fairness_vars_per_vn);
10627         ecore_storm_memset_struct(sc, addr, size,
10628                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10629     }
10630 }
10631
10632 static void
10633 bxe_pf_init(struct bxe_softc *sc)
10634 {
10635     struct bxe_func_init_params func_init = { 0 };
10636     struct event_ring_data eq_data = { { 0 } };
10637     uint16_t flags;
10638
10639     if (!CHIP_IS_E1x(sc)) {
10640         /* reset IGU PF statistics: MSIX + ATTN */
10641         /* PF */
10642         REG_WR(sc,
10643                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10644                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10645                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10646                0);
10647         /* ATTN */
10648         REG_WR(sc,
10649                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10650                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10651                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10652                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10653                0);
10654     }
10655
10656     /* function setup flags */
10657     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10658
10659     /*
10660      * This flag is relevant for E1x only.
10661      * E2 doesn't have a TPA configuration in a function level.
10662      */
10663     flags |= (sc->ifnet->if_capenable & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10664
10665     func_init.func_flgs = flags;
10666     func_init.pf_id     = SC_FUNC(sc);
10667     func_init.func_id   = SC_FUNC(sc);
10668     func_init.spq_map   = sc->spq_dma.paddr;
10669     func_init.spq_prod  = sc->spq_prod_idx;
10670
10671     bxe_func_init(sc, &func_init);
10672
10673     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10674
10675     /*
10676      * Congestion management values depend on the link rate.
10677      * There is no active link so initial link rate is set to 10Gbps.
10678      * When the link comes up the congestion management values are
10679      * re-calculated according to the actual link rate.
10680      */
10681     sc->link_vars.line_speed = SPEED_10000;
10682     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10683
10684     /* Only the PMF sets the HW */
10685     if (sc->port.pmf) {
10686         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10687     }
10688
10689     /* init Event Queue - PCI bus guarantees correct endainity */
10690     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10691     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10692     eq_data.producer     = sc->eq_prod;
10693     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10694     eq_data.sb_id        = DEF_SB_ID;
10695     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10696 }
10697
10698 static void
10699 bxe_hc_int_enable(struct bxe_softc *sc)
10700 {
10701     int port = SC_PORT(sc);
10702     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10703     uint32_t val = REG_RD(sc, addr);
10704     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10705     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10706                            (sc->intr_count == 1)) ? TRUE : FALSE;
10707     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10708
10709     if (msix) {
10710         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10711                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10712         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10713                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10714         if (single_msix) {
10715             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10716         }
10717     } else if (msi) {
10718         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10719         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10720                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10721                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10722     } else {
10723         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10724                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10725                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10726                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10727
10728         if (!CHIP_IS_E1(sc)) {
10729             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10730                   val, port, addr);
10731
10732             REG_WR(sc, addr, val);
10733
10734             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10735         }
10736     }
10737
10738     if (CHIP_IS_E1(sc)) {
10739         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10740     }
10741
10742     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10743           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10744
10745     REG_WR(sc, addr, val);
10746
10747     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10748     mb();
10749
10750     if (!CHIP_IS_E1(sc)) {
10751         /* init leading/trailing edge */
10752         if (IS_MF(sc)) {
10753             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10754             if (sc->port.pmf) {
10755                 /* enable nig and gpio3 attention */
10756                 val |= 0x1100;
10757             }
10758         } else {
10759             val = 0xffff;
10760         }
10761
10762         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10763         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10764     }
10765
10766     /* make sure that interrupts are indeed enabled from here on */
10767     mb();
10768 }
10769
10770 static void
10771 bxe_igu_int_enable(struct bxe_softc *sc)
10772 {
10773     uint32_t val;
10774     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10775     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10776                            (sc->intr_count == 1)) ? TRUE : FALSE;
10777     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10778
10779     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10780
10781     if (msix) {
10782         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10783                  IGU_PF_CONF_SINGLE_ISR_EN);
10784         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10785                 IGU_PF_CONF_ATTN_BIT_EN);
10786         if (single_msix) {
10787             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10788         }
10789     } else if (msi) {
10790         val &= ~IGU_PF_CONF_INT_LINE_EN;
10791         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10792                 IGU_PF_CONF_ATTN_BIT_EN |
10793                 IGU_PF_CONF_SINGLE_ISR_EN);
10794     } else {
10795         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10796         val |= (IGU_PF_CONF_INT_LINE_EN |
10797                 IGU_PF_CONF_ATTN_BIT_EN |
10798                 IGU_PF_CONF_SINGLE_ISR_EN);
10799     }
10800
10801     /* clean previous status - need to configure igu prior to ack*/
10802     if ((!msix) || single_msix) {
10803         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10804         bxe_ack_int(sc);
10805     }
10806
10807     val |= IGU_PF_CONF_FUNC_EN;
10808
10809     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10810           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10811
10812     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10813
10814     mb();
10815
10816     /* init leading/trailing edge */
10817     if (IS_MF(sc)) {
10818         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10819         if (sc->port.pmf) {
10820             /* enable nig and gpio3 attention */
10821             val |= 0x1100;
10822         }
10823     } else {
10824         val = 0xffff;
10825     }
10826
10827     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10828     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10829
10830     /* make sure that interrupts are indeed enabled from here on */
10831     mb();
10832 }
10833
10834 static void
10835 bxe_int_enable(struct bxe_softc *sc)
10836 {
10837     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10838         bxe_hc_int_enable(sc);
10839     } else {
10840         bxe_igu_int_enable(sc);
10841     }
10842 }
10843
10844 static void
10845 bxe_hc_int_disable(struct bxe_softc *sc)
10846 {
10847     int port = SC_PORT(sc);
10848     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10849     uint32_t val = REG_RD(sc, addr);
10850
10851     /*
10852      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10853      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10854      * block
10855      */
10856     if (CHIP_IS_E1(sc)) {
10857         /*
10858          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10859          * to prevent from HC sending interrupts after we exit the function
10860          */
10861         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10862
10863         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10864                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10865                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10866     } else {
10867         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10868                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10869                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10870                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10871     }
10872
10873     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10874
10875     /* flush all outstanding writes */
10876     mb();
10877
10878     REG_WR(sc, addr, val);
10879     if (REG_RD(sc, addr) != val) {
10880         BLOGE(sc, "proper val not read from HC IGU!\n");
10881     }
10882 }
10883
10884 static void
10885 bxe_igu_int_disable(struct bxe_softc *sc)
10886 {
10887     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10888
10889     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10890              IGU_PF_CONF_INT_LINE_EN |
10891              IGU_PF_CONF_ATTN_BIT_EN);
10892
10893     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10894
10895     /* flush all outstanding writes */
10896     mb();
10897
10898     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10899     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10900         BLOGE(sc, "proper val not read from IGU!\n");
10901     }
10902 }
10903
10904 static void
10905 bxe_int_disable(struct bxe_softc *sc)
10906 {
10907     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10908         bxe_hc_int_disable(sc);
10909     } else {
10910         bxe_igu_int_disable(sc);
10911     }
10912 }
10913
10914 static void
10915 bxe_nic_init(struct bxe_softc *sc,
10916              int              load_code)
10917 {
10918     int i;
10919
10920     for (i = 0; i < sc->num_queues; i++) {
10921         bxe_init_eth_fp(sc, i);
10922     }
10923
10924     rmb(); /* ensure status block indices were read */
10925
10926     bxe_init_rx_rings(sc);
10927     bxe_init_tx_rings(sc);
10928
10929     if (IS_VF(sc)) {
10930         return;
10931     }
10932
10933     /* initialize MOD_ABS interrupts */
10934     elink_init_mod_abs_int(sc, &sc->link_vars,
10935                            sc->devinfo.chip_id,
10936                            sc->devinfo.shmem_base,
10937                            sc->devinfo.shmem2_base,
10938                            SC_PORT(sc));
10939
10940     bxe_init_def_sb(sc);
10941     bxe_update_dsb_idx(sc);
10942     bxe_init_sp_ring(sc);
10943     bxe_init_eq_ring(sc);
10944     bxe_init_internal(sc, load_code);
10945     bxe_pf_init(sc);
10946     bxe_stats_init(sc);
10947
10948     /* flush all before enabling interrupts */
10949     mb();
10950
10951     bxe_int_enable(sc);
10952
10953     /* check for SPIO5 */
10954     bxe_attn_int_deasserted0(sc,
10955                              REG_RD(sc,
10956                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10957                                      SC_PORT(sc)*4)) &
10958                              AEU_INPUTS_ATTN_BITS_SPIO5);
10959 }
10960
10961 static inline void
10962 bxe_init_objs(struct bxe_softc *sc)
10963 {
10964     /* mcast rules must be added to tx if tx switching is enabled */
10965     ecore_obj_type o_type =
10966         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10967                                          ECORE_OBJ_TYPE_RX;
10968
10969     /* RX_MODE controlling object */
10970     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10971
10972     /* multicast configuration controlling object */
10973     ecore_init_mcast_obj(sc,
10974                          &sc->mcast_obj,
10975                          sc->fp[0].cl_id,
10976                          sc->fp[0].index,
10977                          SC_FUNC(sc),
10978                          SC_FUNC(sc),
10979                          BXE_SP(sc, mcast_rdata),
10980                          BXE_SP_MAPPING(sc, mcast_rdata),
10981                          ECORE_FILTER_MCAST_PENDING,
10982                          &sc->sp_state,
10983                          o_type);
10984
10985     /* Setup CAM credit pools */
10986     ecore_init_mac_credit_pool(sc,
10987                                &sc->macs_pool,
10988                                SC_FUNC(sc),
10989                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10990                                                  VNICS_PER_PATH(sc));
10991
10992     ecore_init_vlan_credit_pool(sc,
10993                                 &sc->vlans_pool,
10994                                 SC_ABS_FUNC(sc) >> 1,
10995                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10996                                                   VNICS_PER_PATH(sc));
10997
10998     /* RSS configuration object */
10999     ecore_init_rss_config_obj(sc,
11000                               &sc->rss_conf_obj,
11001                               sc->fp[0].cl_id,
11002                               sc->fp[0].index,
11003                               SC_FUNC(sc),
11004                               SC_FUNC(sc),
11005                               BXE_SP(sc, rss_rdata),
11006                               BXE_SP_MAPPING(sc, rss_rdata),
11007                               ECORE_FILTER_RSS_CONF_PENDING,
11008                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
11009 }
11010
11011 /*
11012  * Initialize the function. This must be called before sending CLIENT_SETUP
11013  * for the first client.
11014  */
11015 static inline int
11016 bxe_func_start(struct bxe_softc *sc)
11017 {
11018     struct ecore_func_state_params func_params = { NULL };
11019     struct ecore_func_start_params *start_params = &func_params.params.start;
11020
11021     /* Prepare parameters for function state transitions */
11022     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
11023
11024     func_params.f_obj = &sc->func_obj;
11025     func_params.cmd = ECORE_F_CMD_START;
11026
11027     /* Function parameters */
11028     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
11029     start_params->sd_vlan_tag = OVLAN(sc);
11030
11031     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
11032         start_params->network_cos_mode = STATIC_COS;
11033     } else { /* CHIP_IS_E1X */
11034         start_params->network_cos_mode = FW_WRR;
11035     }
11036
11037     start_params->gre_tunnel_mode = 0;
11038     start_params->gre_tunnel_rss  = 0;
11039
11040     return (ecore_func_state_change(sc, &func_params));
11041 }
11042
11043 static int
11044 bxe_set_power_state(struct bxe_softc *sc,
11045                     uint8_t          state)
11046 {
11047     uint16_t pmcsr;
11048
11049     /* If there is no power capability, silently succeed */
11050     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
11051         BLOGW(sc, "No power capability\n");
11052         return (0);
11053     }
11054
11055     pmcsr = pci_read_config(sc->dev,
11056                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11057                             2);
11058
11059     switch (state) {
11060     case PCI_PM_D0:
11061         pci_write_config(sc->dev,
11062                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11063                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
11064
11065         if (pmcsr & PCIM_PSTAT_DMASK) {
11066             /* delay required during transition out of D3hot */
11067             DELAY(20000);
11068         }
11069
11070         break;
11071
11072     case PCI_PM_D3hot:
11073         /* XXX if there are other clients above don't shut down the power */
11074
11075         /* don't shut down the power for emulation and FPGA */
11076         if (CHIP_REV_IS_SLOW(sc)) {
11077             return (0);
11078         }
11079
11080         pmcsr &= ~PCIM_PSTAT_DMASK;
11081         pmcsr |= PCIM_PSTAT_D3;
11082
11083         if (sc->wol) {
11084             pmcsr |= PCIM_PSTAT_PMEENABLE;
11085         }
11086
11087         pci_write_config(sc->dev,
11088                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11089                          pmcsr, 4);
11090
11091         /*
11092          * No more memory access after this point until device is brought back
11093          * to D0 state.
11094          */
11095         break;
11096
11097     default:
11098         BLOGE(sc, "Can't support PCI power state = %d\n", state);
11099         return (-1);
11100     }
11101
11102     return (0);
11103 }
11104
11105
11106 /* return true if succeeded to acquire the lock */
11107 static uint8_t
11108 bxe_trylock_hw_lock(struct bxe_softc *sc,
11109                     uint32_t         resource)
11110 {
11111     uint32_t lock_status;
11112     uint32_t resource_bit = (1 << resource);
11113     int func = SC_FUNC(sc);
11114     uint32_t hw_lock_control_reg;
11115
11116     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
11117
11118     /* Validating that the resource is within range */
11119     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
11120         BLOGD(sc, DBG_LOAD,
11121               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
11122               resource, HW_LOCK_MAX_RESOURCE_VALUE);
11123         return (FALSE);
11124     }
11125
11126     if (func <= 5) {
11127         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
11128     } else {
11129         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
11130     }
11131
11132     /* try to acquire the lock */
11133     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
11134     lock_status = REG_RD(sc, hw_lock_control_reg);
11135     if (lock_status & resource_bit) {
11136         return (TRUE);
11137     }
11138
11139     BLOGE(sc, "Failed to get a resource lock 0x%x\n", resource);
11140
11141     return (FALSE);
11142 }
11143
11144 /*
11145  * Get the recovery leader resource id according to the engine this function
11146  * belongs to. Currently only only 2 engines is supported.
11147  */
11148 static int
11149 bxe_get_leader_lock_resource(struct bxe_softc *sc)
11150 {
11151     if (SC_PATH(sc)) {
11152         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
11153     } else {
11154         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
11155     }
11156 }
11157
11158 /* try to acquire a leader lock for current engine */
11159 static uint8_t
11160 bxe_trylock_leader_lock(struct bxe_softc *sc)
11161 {
11162     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11163 }
11164
11165 static int
11166 bxe_release_leader_lock(struct bxe_softc *sc)
11167 {
11168     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11169 }
11170
11171 /* close gates #2, #3 and #4 */
11172 static void
11173 bxe_set_234_gates(struct bxe_softc *sc,
11174                   uint8_t          close)
11175 {
11176     uint32_t val;
11177
11178     /* gates #2 and #4a are closed/opened for "not E1" only */
11179     if (!CHIP_IS_E1(sc)) {
11180         /* #4 */
11181         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
11182         /* #2 */
11183         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
11184     }
11185
11186     /* #3 */
11187     if (CHIP_IS_E1x(sc)) {
11188         /* prevent interrupts from HC on both ports */
11189         val = REG_RD(sc, HC_REG_CONFIG_1);
11190         REG_WR(sc, HC_REG_CONFIG_1,
11191                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
11192                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
11193
11194         val = REG_RD(sc, HC_REG_CONFIG_0);
11195         REG_WR(sc, HC_REG_CONFIG_0,
11196                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
11197                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
11198     } else {
11199         /* Prevent incomming interrupts in IGU */
11200         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
11201
11202         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
11203                (!close) ?
11204                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
11205                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
11206     }
11207
11208     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
11209           close ? "closing" : "opening");
11210
11211     wmb();
11212 }
11213
11214 /* poll for pending writes bit, it should get cleared in no more than 1s */
11215 static int
11216 bxe_er_poll_igu_vq(struct bxe_softc *sc)
11217 {
11218     uint32_t cnt = 1000;
11219     uint32_t pend_bits = 0;
11220
11221     do {
11222         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
11223
11224         if (pend_bits == 0) {
11225             break;
11226         }
11227
11228         DELAY(1000);
11229     } while (--cnt > 0);
11230
11231     if (cnt == 0) {
11232         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
11233         return (-1);
11234     }
11235
11236     return (0);
11237 }
11238
11239 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
11240
11241 static void
11242 bxe_clp_reset_prep(struct bxe_softc *sc,
11243                    uint32_t         *magic_val)
11244 {
11245     /* Do some magic... */
11246     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11247     *magic_val = val & SHARED_MF_CLP_MAGIC;
11248     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
11249 }
11250
11251 /* restore the value of the 'magic' bit */
11252 static void
11253 bxe_clp_reset_done(struct bxe_softc *sc,
11254                    uint32_t         magic_val)
11255 {
11256     /* Restore the 'magic' bit value... */
11257     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11258     MFCFG_WR(sc, shared_mf_config.clp_mb,
11259               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
11260 }
11261
11262 /* prepare for MCP reset, takes care of CLP configurations */
11263 static void
11264 bxe_reset_mcp_prep(struct bxe_softc *sc,
11265                    uint32_t         *magic_val)
11266 {
11267     uint32_t shmem;
11268     uint32_t validity_offset;
11269
11270     /* set `magic' bit in order to save MF config */
11271     if (!CHIP_IS_E1(sc)) {
11272         bxe_clp_reset_prep(sc, magic_val);
11273     }
11274
11275     /* get shmem offset */
11276     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11277     validity_offset =
11278         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
11279
11280     /* Clear validity map flags */
11281     if (shmem > 0) {
11282         REG_WR(sc, shmem + validity_offset, 0);
11283     }
11284 }
11285
11286 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
11287 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
11288
11289 static void
11290 bxe_mcp_wait_one(struct bxe_softc *sc)
11291 {
11292     /* special handling for emulation and FPGA (10 times longer) */
11293     if (CHIP_REV_IS_SLOW(sc)) {
11294         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
11295     } else {
11296         DELAY((MCP_ONE_TIMEOUT) * 1000);
11297     }
11298 }
11299
11300 /* initialize shmem_base and waits for validity signature to appear */
11301 static int
11302 bxe_init_shmem(struct bxe_softc *sc)
11303 {
11304     int cnt = 0;
11305     uint32_t val = 0;
11306
11307     do {
11308         sc->devinfo.shmem_base     =
11309         sc->link_params.shmem_base =
11310             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11311
11312         if (sc->devinfo.shmem_base) {
11313             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
11314             if (val & SHR_MEM_VALIDITY_MB)
11315                 return (0);
11316         }
11317
11318         bxe_mcp_wait_one(sc);
11319
11320     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
11321
11322     BLOGE(sc, "BAD MCP validity signature\n");
11323
11324     return (-1);
11325 }
11326
11327 static int
11328 bxe_reset_mcp_comp(struct bxe_softc *sc,
11329                    uint32_t         magic_val)
11330 {
11331     int rc = bxe_init_shmem(sc);
11332
11333     /* Restore the `magic' bit value */
11334     if (!CHIP_IS_E1(sc)) {
11335         bxe_clp_reset_done(sc, magic_val);
11336     }
11337
11338     return (rc);
11339 }
11340
11341 static void
11342 bxe_pxp_prep(struct bxe_softc *sc)
11343 {
11344     if (!CHIP_IS_E1(sc)) {
11345         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
11346         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
11347         wmb();
11348     }
11349 }
11350
11351 /*
11352  * Reset the whole chip except for:
11353  *      - PCIE core
11354  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
11355  *      - IGU
11356  *      - MISC (including AEU)
11357  *      - GRC
11358  *      - RBCN, RBCP
11359  */
11360 static void
11361 bxe_process_kill_chip_reset(struct bxe_softc *sc,
11362                             uint8_t          global)
11363 {
11364     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
11365     uint32_t global_bits2, stay_reset2;
11366
11367     /*
11368      * Bits that have to be set in reset_mask2 if we want to reset 'global'
11369      * (per chip) blocks.
11370      */
11371     global_bits2 =
11372         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
11373         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
11374
11375     /*
11376      * Don't reset the following blocks.
11377      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
11378      *            reset, as in 4 port device they might still be owned
11379      *            by the MCP (there is only one leader per path).
11380      */
11381     not_reset_mask1 =
11382         MISC_REGISTERS_RESET_REG_1_RST_HC |
11383         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
11384         MISC_REGISTERS_RESET_REG_1_RST_PXP;
11385
11386     not_reset_mask2 =
11387         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
11388         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
11389         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
11390         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
11391         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
11392         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
11393         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
11394         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
11395         MISC_REGISTERS_RESET_REG_2_RST_ATC |
11396         MISC_REGISTERS_RESET_REG_2_PGLC |
11397         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
11398         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
11399         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
11400         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
11401         MISC_REGISTERS_RESET_REG_2_UMAC0 |
11402         MISC_REGISTERS_RESET_REG_2_UMAC1;
11403
11404     /*
11405      * Keep the following blocks in reset:
11406      *  - all xxMACs are handled by the elink code.
11407      */
11408     stay_reset2 =
11409         MISC_REGISTERS_RESET_REG_2_XMAC |
11410         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
11411
11412     /* Full reset masks according to the chip */
11413     reset_mask1 = 0xffffffff;
11414
11415     if (CHIP_IS_E1(sc))
11416         reset_mask2 = 0xffff;
11417     else if (CHIP_IS_E1H(sc))
11418         reset_mask2 = 0x1ffff;
11419     else if (CHIP_IS_E2(sc))
11420         reset_mask2 = 0xfffff;
11421     else /* CHIP_IS_E3 */
11422         reset_mask2 = 0x3ffffff;
11423
11424     /* Don't reset global blocks unless we need to */
11425     if (!global)
11426         reset_mask2 &= ~global_bits2;
11427
11428     /*
11429      * In case of attention in the QM, we need to reset PXP
11430      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
11431      * because otherwise QM reset would release 'close the gates' shortly
11432      * before resetting the PXP, then the PSWRQ would send a write
11433      * request to PGLUE. Then when PXP is reset, PGLUE would try to
11434      * read the payload data from PSWWR, but PSWWR would not
11435      * respond. The write queue in PGLUE would stuck, dmae commands
11436      * would not return. Therefore it's important to reset the second
11437      * reset register (containing the
11438      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
11439      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
11440      * bit).
11441      */
11442     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
11443            reset_mask2 & (~not_reset_mask2));
11444
11445     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
11446            reset_mask1 & (~not_reset_mask1));
11447
11448     mb();
11449     wmb();
11450
11451     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
11452            reset_mask2 & (~stay_reset2));
11453
11454     mb();
11455     wmb();
11456
11457     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
11458     wmb();
11459 }
11460
11461 static int
11462 bxe_process_kill(struct bxe_softc *sc,
11463                  uint8_t          global)
11464 {
11465     int cnt = 1000;
11466     uint32_t val = 0;
11467     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
11468     uint32_t tags_63_32 = 0;
11469
11470     /* Empty the Tetris buffer, wait for 1s */
11471     do {
11472         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
11473         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
11474         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11475         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11476         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11477         if (CHIP_IS_E3(sc)) {
11478             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11479         }
11480
11481         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11482             ((port_is_idle_0 & 0x1) == 0x1) &&
11483             ((port_is_idle_1 & 0x1) == 0x1) &&
11484             (pgl_exp_rom2 == 0xffffffff) &&
11485             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11486             break;
11487         DELAY(1000);
11488     } while (cnt-- > 0);
11489
11490     if (cnt <= 0) {
11491         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11492                   "are still outstanding read requests after 1s! "
11493                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11494                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11495               sr_cnt, blk_cnt, port_is_idle_0,
11496               port_is_idle_1, pgl_exp_rom2);
11497         return (-1);
11498     }
11499
11500     mb();
11501
11502     /* Close gates #2, #3 and #4 */
11503     bxe_set_234_gates(sc, TRUE);
11504
11505     /* Poll for IGU VQs for 57712 and newer chips */
11506     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11507         return (-1);
11508     }
11509
11510     /* XXX indicate that "process kill" is in progress to MCP */
11511
11512     /* clear "unprepared" bit */
11513     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11514     mb();
11515
11516     /* Make sure all is written to the chip before the reset */
11517     wmb();
11518
11519     /*
11520      * Wait for 1ms to empty GLUE and PCI-E core queues,
11521      * PSWHST, GRC and PSWRD Tetris buffer.
11522      */
11523     DELAY(1000);
11524
11525     /* Prepare to chip reset: */
11526     /* MCP */
11527     if (global) {
11528         bxe_reset_mcp_prep(sc, &val);
11529     }
11530
11531     /* PXP */
11532     bxe_pxp_prep(sc);
11533     mb();
11534
11535     /* reset the chip */
11536     bxe_process_kill_chip_reset(sc, global);
11537     mb();
11538
11539     /* clear errors in PGB */
11540     if (!CHIP_IS_E1(sc))
11541         REG_WR(sc, PGLUE_B_REG_LATCHED_ERRORS_CLR, 0x7f);
11542
11543     /* Recover after reset: */
11544     /* MCP */
11545     if (global && bxe_reset_mcp_comp(sc, val)) {
11546         return (-1);
11547     }
11548
11549     /* XXX add resetting the NO_MCP mode DB here */
11550
11551     /* Open the gates #2, #3 and #4 */
11552     bxe_set_234_gates(sc, FALSE);
11553
11554     /* XXX
11555      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11556      * re-enable attentions
11557      */
11558
11559     return (0);
11560 }
11561
11562 static int
11563 bxe_leader_reset(struct bxe_softc *sc)
11564 {
11565     int rc = 0;
11566     uint8_t global = bxe_reset_is_global(sc);
11567     uint32_t load_code;
11568
11569     /*
11570      * If not going to reset MCP, load "fake" driver to reset HW while
11571      * driver is owner of the HW.
11572      */
11573     if (!global && !BXE_NOMCP(sc)) {
11574         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11575                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11576         if (!load_code) {
11577             BLOGE(sc, "MCP response failure, aborting\n");
11578             rc = -1;
11579             goto exit_leader_reset;
11580         }
11581
11582         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11583             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11584             BLOGE(sc, "MCP unexpected response, aborting\n");
11585             rc = -1;
11586             goto exit_leader_reset2;
11587         }
11588
11589         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11590         if (!load_code) {
11591             BLOGE(sc, "MCP response failure, aborting\n");
11592             rc = -1;
11593             goto exit_leader_reset2;
11594         }
11595     }
11596
11597     /* try to recover after the failure */
11598     if (bxe_process_kill(sc, global)) {
11599         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11600         rc = -1;
11601         goto exit_leader_reset2;
11602     }
11603
11604     /*
11605      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11606      * state.
11607      */
11608     bxe_set_reset_done(sc);
11609     if (global) {
11610         bxe_clear_reset_global(sc);
11611     }
11612
11613 exit_leader_reset2:
11614
11615     /* unload "fake driver" if it was loaded */
11616     if (!global && !BXE_NOMCP(sc)) {
11617         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11618         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11619     }
11620
11621 exit_leader_reset:
11622
11623     sc->is_leader = 0;
11624     bxe_release_leader_lock(sc);
11625
11626     mb();
11627     return (rc);
11628 }
11629
11630 /*
11631  * prepare INIT transition, parameters configured:
11632  *   - HC configuration
11633  *   - Queue's CDU context
11634  */
11635 static void
11636 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11637                    struct bxe_fastpath            *fp,
11638                    struct ecore_queue_init_params *init_params)
11639 {
11640     uint8_t cos;
11641     int cxt_index, cxt_offset;
11642
11643     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11644     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11645
11646     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11647     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11648
11649     /* HC rate */
11650     init_params->rx.hc_rate =
11651         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11652     init_params->tx.hc_rate =
11653         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11654
11655     /* FW SB ID */
11656     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11657
11658     /* CQ index among the SB indices */
11659     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11660     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11661
11662     /* set maximum number of COSs supported by this queue */
11663     init_params->max_cos = sc->max_cos;
11664
11665     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11666           fp->index, init_params->max_cos);
11667
11668     /* set the context pointers queue object */
11669     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11670         /* XXX change index/cid here if ever support multiple tx CoS */
11671         /* fp->txdata[cos]->cid */
11672         cxt_index = fp->index / ILT_PAGE_CIDS;
11673         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11674         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11675     }
11676 }
11677
11678 /* set flags that are common for the Tx-only and not normal connections */
11679 static unsigned long
11680 bxe_get_common_flags(struct bxe_softc    *sc,
11681                      struct bxe_fastpath *fp,
11682                      uint8_t             zero_stats)
11683 {
11684     unsigned long flags = 0;
11685
11686     /* PF driver will always initialize the Queue to an ACTIVE state */
11687     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11688
11689     /*
11690      * tx only connections collect statistics (on the same index as the
11691      * parent connection). The statistics are zeroed when the parent
11692      * connection is initialized.
11693      */
11694
11695     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11696     if (zero_stats) {
11697         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11698     }
11699
11700     /*
11701      * tx only connections can support tx-switching, though their
11702      * CoS-ness doesn't survive the loopback
11703      */
11704     if (sc->flags & BXE_TX_SWITCHING) {
11705         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11706     }
11707
11708     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11709
11710     return (flags);
11711 }
11712
11713 static unsigned long
11714 bxe_get_q_flags(struct bxe_softc    *sc,
11715                 struct bxe_fastpath *fp,
11716                 uint8_t             leading)
11717 {
11718     unsigned long flags = 0;
11719
11720     if (IS_MF_SD(sc)) {
11721         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11722     }
11723
11724     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11725         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11726         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11727 #if 0
11728         if (fp->mode == TPA_MODE_GRO)
11729             __set_bit(ECORE_Q_FLG_TPA_GRO, &flags);
11730 #endif
11731     }
11732
11733     if (leading) {
11734         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11735         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11736     }
11737
11738     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11739
11740 #if 0
11741     /* configure silent vlan removal */
11742     if (IS_MF_AFEX(sc)) {
11743         bxe_set_bit(ECORE_Q_FLG_SILENT_VLAN_REM, &flags);
11744     }
11745 #endif
11746
11747     /* merge with common flags */
11748     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11749 }
11750
11751 static void
11752 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11753                       struct bxe_fastpath               *fp,
11754                       struct ecore_general_setup_params *gen_init,
11755                       uint8_t                           cos)
11756 {
11757     gen_init->stat_id = bxe_stats_id(fp);
11758     gen_init->spcl_id = fp->cl_id;
11759     gen_init->mtu = sc->mtu;
11760     gen_init->cos = cos;
11761 }
11762
11763 static void
11764 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11765                  struct bxe_fastpath           *fp,
11766                  struct rxq_pause_params       *pause,
11767                  struct ecore_rxq_setup_params *rxq_init)
11768 {
11769     uint8_t max_sge = 0;
11770     uint16_t sge_sz = 0;
11771     uint16_t tpa_agg_size = 0;
11772
11773     pause->sge_th_lo = SGE_TH_LO(sc);
11774     pause->sge_th_hi = SGE_TH_HI(sc);
11775
11776     /* validate SGE ring has enough to cross high threshold */
11777     if (sc->dropless_fc &&
11778             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11779             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11780         BLOGW(sc, "sge ring threshold limit\n");
11781     }
11782
11783     /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11784     tpa_agg_size = (2 * sc->mtu);
11785     if (tpa_agg_size < sc->max_aggregation_size) {
11786         tpa_agg_size = sc->max_aggregation_size;
11787     }
11788
11789     max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11790     max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11791                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11792     sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11793
11794     /* pause - not for e1 */
11795     if (!CHIP_IS_E1(sc)) {
11796         pause->bd_th_lo = BD_TH_LO(sc);
11797         pause->bd_th_hi = BD_TH_HI(sc);
11798
11799         pause->rcq_th_lo = RCQ_TH_LO(sc);
11800         pause->rcq_th_hi = RCQ_TH_HI(sc);
11801
11802         /* validate rings have enough entries to cross high thresholds */
11803         if (sc->dropless_fc &&
11804             pause->bd_th_hi + FW_PREFETCH_CNT >
11805             sc->rx_ring_size) {
11806             BLOGW(sc, "rx bd ring threshold limit\n");
11807         }
11808
11809         if (sc->dropless_fc &&
11810             pause->rcq_th_hi + FW_PREFETCH_CNT >
11811             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11812             BLOGW(sc, "rcq ring threshold limit\n");
11813         }
11814
11815         pause->pri_map = 1;
11816     }
11817
11818     /* rxq setup */
11819     rxq_init->dscr_map   = fp->rx_dma.paddr;
11820     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11821     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11822     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11823
11824     /*
11825      * This should be a maximum number of data bytes that may be
11826      * placed on the BD (not including paddings).
11827      */
11828     rxq_init->buf_sz = (fp->rx_buf_size -
11829                         IP_HEADER_ALIGNMENT_PADDING);
11830
11831     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11832     rxq_init->tpa_agg_sz      = tpa_agg_size;
11833     rxq_init->sge_buf_sz      = sge_sz;
11834     rxq_init->max_sges_pkt    = max_sge;
11835     rxq_init->rss_engine_id   = SC_FUNC(sc);
11836     rxq_init->mcast_engine_id = SC_FUNC(sc);
11837
11838     /*
11839      * Maximum number or simultaneous TPA aggregation for this Queue.
11840      * For PF Clients it should be the maximum available number.
11841      * VF driver(s) may want to define it to a smaller value.
11842      */
11843     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11844
11845     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11846     rxq_init->fw_sb_id = fp->fw_sb_id;
11847
11848     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11849
11850     /*
11851      * configure silent vlan removal
11852      * if multi function mode is afex, then mask default vlan
11853      */
11854     if (IS_MF_AFEX(sc)) {
11855         rxq_init->silent_removal_value =
11856             sc->devinfo.mf_info.afex_def_vlan_tag;
11857         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11858     }
11859 }
11860
11861 static void
11862 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11863                  struct bxe_fastpath           *fp,
11864                  struct ecore_txq_setup_params *txq_init,
11865                  uint8_t                       cos)
11866 {
11867     /*
11868      * XXX If multiple CoS is ever supported then each fastpath structure
11869      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11870      * fp->txdata[cos]->tx_dma.paddr;
11871      */
11872     txq_init->dscr_map     = fp->tx_dma.paddr;
11873     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11874     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11875     txq_init->fw_sb_id     = fp->fw_sb_id;
11876
11877     /*
11878      * set the TSS leading client id for TX classfication to the
11879      * leading RSS client id
11880      */
11881     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11882 }
11883
11884 /*
11885  * This function performs 2 steps in a queue state machine:
11886  *   1) RESET->INIT
11887  *   2) INIT->SETUP
11888  */
11889 static int
11890 bxe_setup_queue(struct bxe_softc    *sc,
11891                 struct bxe_fastpath *fp,
11892                 uint8_t             leading)
11893 {
11894     struct ecore_queue_state_params q_params = { NULL };
11895     struct ecore_queue_setup_params *setup_params =
11896                         &q_params.params.setup;
11897 #if 0
11898     struct ecore_queue_setup_tx_only_params *tx_only_params =
11899                         &q_params.params.tx_only;
11900     uint8_t tx_index;
11901 #endif
11902     int rc;
11903
11904     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11905
11906     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11907
11908     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11909
11910     /* we want to wait for completion in this context */
11911     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11912
11913     /* prepare the INIT parameters */
11914     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11915
11916     /* Set the command */
11917     q_params.cmd = ECORE_Q_CMD_INIT;
11918
11919     /* Change the state to INIT */
11920     rc = ecore_queue_state_change(sc, &q_params);
11921     if (rc) {
11922         BLOGE(sc, "Queue(%d) INIT failed\n", fp->index);
11923         return (rc);
11924     }
11925
11926     BLOGD(sc, DBG_LOAD, "init complete\n");
11927
11928     /* now move the Queue to the SETUP state */
11929     memset(setup_params, 0, sizeof(*setup_params));
11930
11931     /* set Queue flags */
11932     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11933
11934     /* set general SETUP parameters */
11935     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11936                           FIRST_TX_COS_INDEX);
11937
11938     bxe_pf_rx_q_prep(sc, fp,
11939                      &setup_params->pause_params,
11940                      &setup_params->rxq_params);
11941
11942     bxe_pf_tx_q_prep(sc, fp,
11943                      &setup_params->txq_params,
11944                      FIRST_TX_COS_INDEX);
11945
11946     /* Set the command */
11947     q_params.cmd = ECORE_Q_CMD_SETUP;
11948
11949     /* change the state to SETUP */
11950     rc = ecore_queue_state_change(sc, &q_params);
11951     if (rc) {
11952         BLOGE(sc, "Queue(%d) SETUP failed\n", fp->index);
11953         return (rc);
11954     }
11955
11956 #if 0
11957     /* loop through the relevant tx-only indices */
11958     for (tx_index = FIRST_TX_ONLY_COS_INDEX;
11959          tx_index < sc->max_cos;
11960          tx_index++) {
11961         /* prepare and send tx-only ramrod*/
11962         rc = bxe_setup_tx_only(sc, fp, &q_params,
11963                                tx_only_params, tx_index, leading);
11964         if (rc) {
11965             BLOGE(sc, "Queue(%d.%d) TX_ONLY_SETUP failed\n",
11966                   fp->index, tx_index);
11967             return (rc);
11968         }
11969     }
11970 #endif
11971
11972     return (rc);
11973 }
11974
11975 static int
11976 bxe_setup_leading(struct bxe_softc *sc)
11977 {
11978     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11979 }
11980
11981 static int
11982 bxe_config_rss_pf(struct bxe_softc            *sc,
11983                   struct ecore_rss_config_obj *rss_obj,
11984                   uint8_t                     config_hash)
11985 {
11986     struct ecore_config_rss_params params = { NULL };
11987     int i;
11988
11989     /*
11990      * Although RSS is meaningless when there is a single HW queue we
11991      * still need it enabled in order to have HW Rx hash generated.
11992      */
11993
11994     params.rss_obj = rss_obj;
11995
11996     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
11997
11998     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
11999
12000     /* RSS configuration */
12001     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
12002     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
12003     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
12004     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
12005     if (rss_obj->udp_rss_v4) {
12006         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
12007     }
12008     if (rss_obj->udp_rss_v6) {
12009         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
12010     }
12011
12012     /* Hash bits */
12013     params.rss_result_mask = MULTI_MASK;
12014
12015     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
12016
12017     if (config_hash) {
12018         /* RSS keys */
12019         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
12020             params.rss_key[i] = arc4random();
12021         }
12022
12023         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
12024     }
12025
12026     return (ecore_config_rss(sc, &params));
12027 }
12028
12029 static int
12030 bxe_config_rss_eth(struct bxe_softc *sc,
12031                    uint8_t          config_hash)
12032 {
12033     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
12034 }
12035
12036 static int
12037 bxe_init_rss_pf(struct bxe_softc *sc)
12038 {
12039     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
12040     int i;
12041
12042     /*
12043      * Prepare the initial contents of the indirection table if
12044      * RSS is enabled
12045      */
12046     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
12047         sc->rss_conf_obj.ind_table[i] =
12048             (sc->fp->cl_id + (i % num_eth_queues));
12049     }
12050
12051     if (sc->udp_rss) {
12052         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
12053     }
12054
12055     /*
12056      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
12057      * per-port, so if explicit configuration is needed, do it only
12058      * for a PMF.
12059      *
12060      * For 57712 and newer it's a per-function configuration.
12061      */
12062     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
12063 }
12064
12065 static int
12066 bxe_set_mac_one(struct bxe_softc          *sc,
12067                 uint8_t                   *mac,
12068                 struct ecore_vlan_mac_obj *obj,
12069                 uint8_t                   set,
12070                 int                       mac_type,
12071                 unsigned long             *ramrod_flags)
12072 {
12073     struct ecore_vlan_mac_ramrod_params ramrod_param;
12074     int rc;
12075
12076     memset(&ramrod_param, 0, sizeof(ramrod_param));
12077
12078     /* fill in general parameters */
12079     ramrod_param.vlan_mac_obj = obj;
12080     ramrod_param.ramrod_flags = *ramrod_flags;
12081
12082     /* fill a user request section if needed */
12083     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
12084         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
12085
12086         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
12087
12088         /* Set the command: ADD or DEL */
12089         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
12090                                             ECORE_VLAN_MAC_DEL;
12091     }
12092
12093     rc = ecore_config_vlan_mac(sc, &ramrod_param);
12094
12095     if (rc == ECORE_EXISTS) {
12096         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12097         /* do not treat adding same MAC as error */
12098         rc = 0;
12099     } else if (rc < 0) {
12100         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
12101     }
12102
12103     return (rc);
12104 }
12105
12106 static int
12107 bxe_set_eth_mac(struct bxe_softc *sc,
12108                 uint8_t          set)
12109 {
12110     unsigned long ramrod_flags = 0;
12111
12112     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
12113
12114     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
12115
12116     /* Eth MAC is set on RSS leading client (fp[0]) */
12117     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
12118                             &sc->sp_objs->mac_obj,
12119                             set, ECORE_ETH_MAC, &ramrod_flags));
12120 }
12121
12122 #if 0
12123 static void
12124 bxe_update_max_mf_config(struct bxe_softc *sc,
12125                          uint32_t         value)
12126 {
12127     /* load old values */
12128     uint32_t mf_cfg = sc->devinfo.mf_info.mf_config[SC_VN(sc)];
12129
12130     if (value != bxe_extract_max_cfg(sc, mf_cfg)) {
12131         /* leave all but MAX value */
12132         mf_cfg &= ~FUNC_MF_CFG_MAX_BW_MASK;
12133
12134         /* set new MAX value */
12135         mf_cfg |= ((value << FUNC_MF_CFG_MAX_BW_SHIFT) &
12136                    FUNC_MF_CFG_MAX_BW_MASK);
12137
12138         bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW, mf_cfg);
12139     }
12140 }
12141 #endif
12142
12143 static int
12144 bxe_get_cur_phy_idx(struct bxe_softc *sc)
12145 {
12146     uint32_t sel_phy_idx = 0;
12147
12148     if (sc->link_params.num_phys <= 1) {
12149         return (ELINK_INT_PHY);
12150     }
12151
12152     if (sc->link_vars.link_up) {
12153         sel_phy_idx = ELINK_EXT_PHY1;
12154         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
12155         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
12156             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
12157              ELINK_SUPPORTED_FIBRE))
12158             sel_phy_idx = ELINK_EXT_PHY2;
12159     } else {
12160         switch (elink_phy_selection(&sc->link_params)) {
12161         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
12162         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
12163         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
12164                sel_phy_idx = ELINK_EXT_PHY1;
12165                break;
12166         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
12167         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
12168                sel_phy_idx = ELINK_EXT_PHY2;
12169                break;
12170         }
12171     }
12172
12173     return (sel_phy_idx);
12174 }
12175
12176 static int
12177 bxe_get_link_cfg_idx(struct bxe_softc *sc)
12178 {
12179     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
12180
12181     /*
12182      * The selected activated PHY is always after swapping (in case PHY
12183      * swapping is enabled). So when swapping is enabled, we need to reverse
12184      * the configuration
12185      */
12186
12187     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
12188         if (sel_phy_idx == ELINK_EXT_PHY1)
12189             sel_phy_idx = ELINK_EXT_PHY2;
12190         else if (sel_phy_idx == ELINK_EXT_PHY2)
12191             sel_phy_idx = ELINK_EXT_PHY1;
12192     }
12193
12194     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
12195 }
12196
12197 static void
12198 bxe_set_requested_fc(struct bxe_softc *sc)
12199 {
12200     /*
12201      * Initialize link parameters structure variables
12202      * It is recommended to turn off RX FC for jumbo frames
12203      * for better performance
12204      */
12205     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
12206         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
12207     } else {
12208         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
12209     }
12210 }
12211
12212 static void
12213 bxe_calc_fc_adv(struct bxe_softc *sc)
12214 {
12215     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
12216     switch (sc->link_vars.ieee_fc &
12217             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
12218     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
12219     default:
12220         sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
12221                                            ADVERTISED_Pause);
12222         break;
12223
12224     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
12225         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
12226                                           ADVERTISED_Pause);
12227         break;
12228
12229     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
12230         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
12231         break;
12232     }
12233 }
12234
12235 static uint16_t
12236 bxe_get_mf_speed(struct bxe_softc *sc)
12237 {
12238     uint16_t line_speed = sc->link_vars.line_speed;
12239     if (IS_MF(sc)) {
12240         uint16_t maxCfg =
12241             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
12242
12243         /* calculate the current MAX line speed limit for the MF devices */
12244         if (IS_MF_SI(sc)) {
12245             line_speed = (line_speed * maxCfg) / 100;
12246         } else { /* SD mode */
12247             uint16_t vn_max_rate = maxCfg * 100;
12248
12249             if (vn_max_rate < line_speed) {
12250                 line_speed = vn_max_rate;
12251             }
12252         }
12253     }
12254
12255     return (line_speed);
12256 }
12257
12258 static void
12259 bxe_fill_report_data(struct bxe_softc            *sc,
12260                      struct bxe_link_report_data *data)
12261 {
12262     uint16_t line_speed = bxe_get_mf_speed(sc);
12263
12264     memset(data, 0, sizeof(*data));
12265
12266     /* fill the report data with the effective line speed */
12267     data->line_speed = line_speed;
12268
12269     /* Link is down */
12270     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
12271         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
12272     }
12273
12274     /* Full DUPLEX */
12275     if (sc->link_vars.duplex == DUPLEX_FULL) {
12276         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
12277     }
12278
12279     /* Rx Flow Control is ON */
12280     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
12281         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
12282     }
12283
12284     /* Tx Flow Control is ON */
12285     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
12286         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
12287     }
12288 }
12289
12290 /* report link status to OS, should be called under phy_lock */
12291 static void
12292 bxe_link_report_locked(struct bxe_softc *sc)
12293 {
12294     struct bxe_link_report_data cur_data;
12295
12296     /* reread mf_cfg */
12297     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
12298         bxe_read_mf_cfg(sc);
12299     }
12300
12301     /* Read the current link report info */
12302     bxe_fill_report_data(sc, &cur_data);
12303
12304     /* Don't report link down or exactly the same link status twice */
12305     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
12306         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12307                       &sc->last_reported_link.link_report_flags) &&
12308          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12309                       &cur_data.link_report_flags))) {
12310         return;
12311     }
12312
12313     sc->link_cnt++;
12314
12315     /* report new link params and remember the state for the next time */
12316     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
12317
12318     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12319                      &cur_data.link_report_flags)) {
12320         if_link_state_change(sc->ifnet, LINK_STATE_DOWN);
12321         BLOGI(sc, "NIC Link is Down\n");
12322     } else {
12323         const char *duplex;
12324         const char *flow;
12325
12326         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
12327                                    &cur_data.link_report_flags)) {
12328             duplex = "full";
12329         } else {
12330             duplex = "half";
12331         }
12332
12333         /*
12334          * Handle the FC at the end so that only these flags would be
12335          * possibly set. This way we may easily check if there is no FC
12336          * enabled.
12337          */
12338         if (cur_data.link_report_flags) {
12339             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12340                              &cur_data.link_report_flags) &&
12341                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12342                              &cur_data.link_report_flags)) {
12343                 flow = "ON - receive & transmit";
12344             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12345                                     &cur_data.link_report_flags) &&
12346                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12347                                      &cur_data.link_report_flags)) {
12348                 flow = "ON - receive";
12349             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12350                                      &cur_data.link_report_flags) &&
12351                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12352                                     &cur_data.link_report_flags)) {
12353                 flow = "ON - transmit";
12354             } else {
12355                 flow = "none"; /* possible? */
12356             }
12357         } else {
12358             flow = "none";
12359         }
12360
12361         if_link_state_change(sc->ifnet, LINK_STATE_UP);
12362         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
12363               cur_data.line_speed, duplex, flow);
12364     }
12365 }
12366
12367 static void
12368 bxe_link_report(struct bxe_softc *sc)
12369 {
12370     bxe_acquire_phy_lock(sc);
12371     bxe_link_report_locked(sc);
12372     bxe_release_phy_lock(sc);
12373 }
12374
12375 static void
12376 bxe_link_status_update(struct bxe_softc *sc)
12377 {
12378     if (sc->state != BXE_STATE_OPEN) {
12379         return;
12380     }
12381
12382 #if 0
12383     /* read updated dcb configuration */
12384     if (IS_PF(sc))
12385         bxe_dcbx_pmf_update(sc);
12386 #endif
12387
12388     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
12389         elink_link_status_update(&sc->link_params, &sc->link_vars);
12390     } else {
12391         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
12392                                   ELINK_SUPPORTED_10baseT_Full |
12393                                   ELINK_SUPPORTED_100baseT_Half |
12394                                   ELINK_SUPPORTED_100baseT_Full |
12395                                   ELINK_SUPPORTED_1000baseT_Full |
12396                                   ELINK_SUPPORTED_2500baseX_Full |
12397                                   ELINK_SUPPORTED_10000baseT_Full |
12398                                   ELINK_SUPPORTED_TP |
12399                                   ELINK_SUPPORTED_FIBRE |
12400                                   ELINK_SUPPORTED_Autoneg |
12401                                   ELINK_SUPPORTED_Pause |
12402                                   ELINK_SUPPORTED_Asym_Pause);
12403         sc->port.advertising[0] = sc->port.supported[0];
12404
12405         sc->link_params.sc                = sc;
12406         sc->link_params.port              = SC_PORT(sc);
12407         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
12408         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
12409         sc->link_params.req_line_speed[0] = SPEED_10000;
12410         sc->link_params.speed_cap_mask[0] = 0x7f0000;
12411         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
12412
12413         if (CHIP_REV_IS_FPGA(sc)) {
12414             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
12415             sc->link_vars.line_speed  = ELINK_SPEED_1000;
12416             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12417                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
12418         } else {
12419             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
12420             sc->link_vars.line_speed  = ELINK_SPEED_10000;
12421             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12422                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
12423         }
12424
12425         sc->link_vars.link_up = 1;
12426
12427         sc->link_vars.duplex    = DUPLEX_FULL;
12428         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
12429
12430         if (IS_PF(sc)) {
12431             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
12432             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12433             bxe_link_report(sc);
12434         }
12435     }
12436
12437     if (IS_PF(sc)) {
12438         if (sc->link_vars.link_up) {
12439             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12440         } else {
12441             bxe_stats_handle(sc, STATS_EVENT_STOP);
12442         }
12443         bxe_link_report(sc);
12444     } else {
12445         bxe_link_report(sc);
12446         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12447     }
12448 }
12449
12450 static int
12451 bxe_initial_phy_init(struct bxe_softc *sc,
12452                      int              load_mode)
12453 {
12454     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
12455     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
12456     struct elink_params *lp = &sc->link_params;
12457
12458     bxe_set_requested_fc(sc);
12459
12460     if (CHIP_REV_IS_SLOW(sc)) {
12461         uint32_t bond = CHIP_BOND_ID(sc);
12462         uint32_t feat = 0;
12463
12464         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
12465             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12466         } else if (bond & 0x4) {
12467             if (CHIP_IS_E3(sc)) {
12468                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
12469             } else {
12470                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12471             }
12472         } else if (bond & 0x8) {
12473             if (CHIP_IS_E3(sc)) {
12474                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
12475             } else {
12476                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12477             }
12478         }
12479
12480         /* disable EMAC for E3 and above */
12481         if (bond & 0x2) {
12482             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12483         }
12484
12485         sc->link_params.feature_config_flags |= feat;
12486     }
12487
12488     bxe_acquire_phy_lock(sc);
12489
12490     if (load_mode == LOAD_DIAG) {
12491         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
12492         /* Prefer doing PHY loopback at 10G speed, if possible */
12493         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
12494             if (lp->speed_cap_mask[cfg_idx] &
12495                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
12496                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
12497             } else {
12498                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
12499             }
12500         }
12501     }
12502
12503     if (load_mode == LOAD_LOOPBACK_EXT) {
12504         lp->loopback_mode = ELINK_LOOPBACK_EXT;
12505     }
12506
12507     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
12508
12509     bxe_release_phy_lock(sc);
12510
12511     bxe_calc_fc_adv(sc);
12512
12513     if (sc->link_vars.link_up) {
12514         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12515         bxe_link_report(sc);
12516     }
12517
12518     if (!CHIP_REV_IS_SLOW(sc)) {
12519         bxe_periodic_start(sc);
12520     }
12521
12522     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
12523     return (rc);
12524 }
12525
12526 /* must be called under IF_ADDR_LOCK */
12527 static int
12528 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12529                          struct ecore_mcast_ramrod_params *p)
12530 {
12531     struct ifnet *ifp = sc->ifnet;
12532     int mc_count = 0;
12533     struct ifmultiaddr *ifma;
12534     struct ecore_mcast_list_elem *mc_mac;
12535
12536     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12537         if (ifma->ifma_addr->sa_family != AF_LINK) {
12538             continue;
12539         }
12540
12541         mc_count++;
12542     }
12543
12544     ECORE_LIST_INIT(&p->mcast_list);
12545     p->mcast_list_len = 0;
12546
12547     if (!mc_count) {
12548         return (0);
12549     }
12550
12551     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12552                     (M_NOWAIT | M_ZERO));
12553     if (!mc_mac) {
12554         BLOGE(sc, "Failed to allocate temp mcast list\n");
12555         return (-1);
12556     }
12557     bzero(mc_mac, (sizeof(*mc_mac) * mc_count));
12558
12559     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12560         if (ifma->ifma_addr->sa_family != AF_LINK) {
12561             continue;
12562         }
12563
12564         mc_mac->mac = (uint8_t *)LLADDR((struct sockaddr_dl *)ifma->ifma_addr);
12565         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12566
12567         BLOGD(sc, DBG_LOAD,
12568               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12569               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12570               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12571
12572         mc_mac++;
12573     }
12574
12575     p->mcast_list_len = mc_count;
12576
12577     return (0);
12578 }
12579
12580 static void
12581 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12582 {
12583     struct ecore_mcast_list_elem *mc_mac =
12584         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12585                                struct ecore_mcast_list_elem,
12586                                link);
12587
12588     if (mc_mac) {
12589         /* only a single free as all mc_macs are in the same heap array */
12590         free(mc_mac, M_DEVBUF);
12591     }
12592 }
12593
12594 static int
12595 bxe_set_mc_list(struct bxe_softc *sc)
12596 {
12597     struct ecore_mcast_ramrod_params rparam = { NULL };
12598     int rc = 0;
12599
12600     rparam.mcast_obj = &sc->mcast_obj;
12601
12602     BXE_MCAST_LOCK(sc);
12603
12604     /* first, clear all configured multicast MACs */
12605     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12606     if (rc < 0) {
12607         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12608         BXE_MCAST_UNLOCK(sc);
12609         return (rc);
12610     }
12611
12612     /* configure a new MACs list */
12613     rc = bxe_init_mcast_macs_list(sc, &rparam);
12614     if (rc) {
12615         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12616         BXE_MCAST_UNLOCK(sc);
12617         return (rc);
12618     }
12619
12620     /* Now add the new MACs */
12621     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12622     if (rc < 0) {
12623         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12624     }
12625
12626     bxe_free_mcast_macs_list(&rparam);
12627
12628     BXE_MCAST_UNLOCK(sc);
12629
12630     return (rc);
12631 }
12632
12633 static int
12634 bxe_set_uc_list(struct bxe_softc *sc)
12635 {
12636     struct ifnet *ifp = sc->ifnet;
12637     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12638     struct ifaddr *ifa;
12639     unsigned long ramrod_flags = 0;
12640     int rc;
12641
12642 #if __FreeBSD_version < 800000
12643     IF_ADDR_LOCK(ifp);
12644 #else
12645     if_addr_rlock(ifp);
12646 #endif
12647
12648     /* first schedule a cleanup up of old configuration */
12649     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12650     if (rc < 0) {
12651         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12652 #if __FreeBSD_version < 800000
12653         IF_ADDR_UNLOCK(ifp);
12654 #else
12655         if_addr_runlock(ifp);
12656 #endif
12657         return (rc);
12658     }
12659
12660     ifa = ifp->if_addr;
12661     while (ifa) {
12662         if (ifa->ifa_addr->sa_family != AF_LINK) {
12663             ifa = TAILQ_NEXT(ifa, ifa_link);
12664             continue;
12665         }
12666
12667         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12668                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12669         if (rc == -EEXIST) {
12670             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12671             /* do not treat adding same MAC as an error */
12672             rc = 0;
12673         } else if (rc < 0) {
12674             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12675 #if __FreeBSD_version < 800000
12676             IF_ADDR_UNLOCK(ifp);
12677 #else
12678             if_addr_runlock(ifp);
12679 #endif
12680             return (rc);
12681         }
12682
12683         ifa = TAILQ_NEXT(ifa, ifa_link);
12684     }
12685
12686 #if __FreeBSD_version < 800000
12687     IF_ADDR_UNLOCK(ifp);
12688 #else
12689     if_addr_runlock(ifp);
12690 #endif
12691
12692     /* Execute the pending commands */
12693     bit_set(&ramrod_flags, RAMROD_CONT);
12694     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12695                             ECORE_UC_LIST_MAC, &ramrod_flags));
12696 }
12697
12698 static void
12699 bxe_set_rx_mode(struct bxe_softc *sc)
12700 {
12701     struct ifnet *ifp = sc->ifnet;
12702     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12703
12704     if (sc->state != BXE_STATE_OPEN) {
12705         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12706         return;
12707     }
12708
12709     BLOGD(sc, DBG_SP, "ifp->if_flags=0x%x\n", ifp->if_flags);
12710
12711     if (ifp->if_flags & IFF_PROMISC) {
12712         rx_mode = BXE_RX_MODE_PROMISC;
12713     } else if ((ifp->if_flags & IFF_ALLMULTI) ||
12714                ((ifp->if_amcount > BXE_MAX_MULTICAST) &&
12715                 CHIP_IS_E1(sc))) {
12716         rx_mode = BXE_RX_MODE_ALLMULTI;
12717     } else {
12718         if (IS_PF(sc)) {
12719             /* some multicasts */
12720             if (bxe_set_mc_list(sc) < 0) {
12721                 rx_mode = BXE_RX_MODE_ALLMULTI;
12722             }
12723             if (bxe_set_uc_list(sc) < 0) {
12724                 rx_mode = BXE_RX_MODE_PROMISC;
12725             }
12726         }
12727 #if 0
12728         else {
12729             /*
12730              * Configuring mcast to a VF involves sleeping (when we
12731              * wait for the PF's response). Since this function is
12732              * called from a non sleepable context we must schedule
12733              * a work item for this purpose
12734              */
12735             bxe_set_bit(BXE_SP_RTNL_VFPF_MCAST, &sc->sp_rtnl_state);
12736             schedule_delayed_work(&sc->sp_rtnl_task, 0);
12737         }
12738 #endif
12739     }
12740
12741     sc->rx_mode = rx_mode;
12742
12743     /* schedule the rx_mode command */
12744     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12745         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12746         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12747         return;
12748     }
12749
12750     if (IS_PF(sc)) {
12751         bxe_set_storm_rx_mode(sc);
12752     }
12753 #if 0
12754     else {
12755         /*
12756          * Configuring mcast to a VF involves sleeping (when we
12757          * wait for the PF's response). Since this function is
12758          * called from a non sleepable context we must schedule
12759          * a work item for this purpose
12760          */
12761         bxe_set_bit(BXE_SP_RTNL_VFPF_STORM_RX_MODE, &sc->sp_rtnl_state);
12762         schedule_delayed_work(&sc->sp_rtnl_task, 0);
12763     }
12764 #endif
12765
12766 }
12767
12768
12769 /* update flags in shmem */
12770 static void
12771 bxe_update_drv_flags(struct bxe_softc *sc,
12772                      uint32_t         flags,
12773                      uint32_t         set)
12774 {
12775     uint32_t drv_flags;
12776
12777     if (SHMEM2_HAS(sc, drv_flags)) {
12778         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12779         drv_flags = SHMEM2_RD(sc, drv_flags);
12780
12781         if (set) {
12782             SET_FLAGS(drv_flags, flags);
12783         } else {
12784             RESET_FLAGS(drv_flags, flags);
12785         }
12786
12787         SHMEM2_WR(sc, drv_flags, drv_flags);
12788         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12789
12790         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12791     }
12792 }
12793
12794 /* periodic timer callout routine, only runs when the interface is up */
12795
12796 static void
12797 bxe_periodic_callout_func(void *xsc)
12798 {
12799     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12800     int i;
12801
12802     if (!BXE_CORE_TRYLOCK(sc)) {
12803         /* just bail and try again next time */
12804
12805         if ((sc->state == BXE_STATE_OPEN) &&
12806             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12807             /* schedule the next periodic callout */
12808             callout_reset(&sc->periodic_callout, hz,
12809                           bxe_periodic_callout_func, sc);
12810         }
12811
12812         return;
12813     }
12814
12815     if ((sc->state != BXE_STATE_OPEN) ||
12816         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12817         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12818         BXE_CORE_UNLOCK(sc);
12819         return;
12820     }
12821
12822     /* Check for TX timeouts on any fastpath. */
12823     FOR_EACH_QUEUE(sc, i) {
12824         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12825             /* Ruh-Roh, chip was reset! */
12826             break;
12827         }
12828     }
12829
12830     if (!CHIP_REV_IS_SLOW(sc)) {
12831         /*
12832          * This barrier is needed to ensure the ordering between the writing
12833          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12834          * the reading here.
12835          */
12836         mb();
12837         if (sc->port.pmf) {
12838             bxe_acquire_phy_lock(sc);
12839             elink_period_func(&sc->link_params, &sc->link_vars);
12840             bxe_release_phy_lock(sc);
12841         }
12842     }
12843
12844     if (IS_PF(sc) && !(sc->flags & BXE_NO_PULSE)) {
12845         int mb_idx = SC_FW_MB_IDX(sc);
12846         uint32_t drv_pulse;
12847         uint32_t mcp_pulse;
12848
12849         ++sc->fw_drv_pulse_wr_seq;
12850         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12851
12852         drv_pulse = sc->fw_drv_pulse_wr_seq;
12853         bxe_drv_pulse(sc);
12854
12855         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12856                      MCP_PULSE_SEQ_MASK);
12857
12858         /*
12859          * The delta between driver pulse and mcp response should
12860          * be 1 (before mcp response) or 0 (after mcp response).
12861          */
12862         if ((drv_pulse != mcp_pulse) &&
12863             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12864             /* someone lost a heartbeat... */
12865             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12866                   drv_pulse, mcp_pulse);
12867         }
12868     }
12869
12870     /* state is BXE_STATE_OPEN */
12871     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12872
12873 #if 0
12874     /* sample VF bulletin board for new posts from PF */
12875     if (IS_VF(sc)) {
12876         bxe_sample_bulletin(sc);
12877     }
12878 #endif
12879
12880     BXE_CORE_UNLOCK(sc);
12881
12882     if ((sc->state == BXE_STATE_OPEN) &&
12883         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12884         /* schedule the next periodic callout */
12885         callout_reset(&sc->periodic_callout, hz,
12886                       bxe_periodic_callout_func, sc);
12887     }
12888 }
12889
12890 static void
12891 bxe_periodic_start(struct bxe_softc *sc)
12892 {
12893     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12894     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12895 }
12896
12897 static void
12898 bxe_periodic_stop(struct bxe_softc *sc)
12899 {
12900     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12901     callout_drain(&sc->periodic_callout);
12902 }
12903
12904 /* start the controller */
12905 static __noinline int
12906 bxe_nic_load(struct bxe_softc *sc,
12907              int              load_mode)
12908 {
12909     uint32_t val;
12910     int load_code = 0;
12911     int i, rc = 0;
12912
12913     BXE_CORE_LOCK_ASSERT(sc);
12914
12915     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12916
12917     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12918
12919     if (IS_PF(sc)) {
12920         /* must be called before memory allocation and HW init */
12921         bxe_ilt_set_info(sc);
12922     }
12923
12924     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12925
12926     bxe_set_fp_rx_buf_size(sc);
12927
12928     if (bxe_alloc_fp_buffers(sc) != 0) {
12929         BLOGE(sc, "Failed to allocate fastpath memory\n");
12930         sc->state = BXE_STATE_CLOSED;
12931         rc = ENOMEM;
12932         goto bxe_nic_load_error0;
12933     }
12934
12935     if (bxe_alloc_mem(sc) != 0) {
12936         sc->state = BXE_STATE_CLOSED;
12937         rc = ENOMEM;
12938         goto bxe_nic_load_error0;
12939     }
12940
12941     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12942         sc->state = BXE_STATE_CLOSED;
12943         rc = ENOMEM;
12944         goto bxe_nic_load_error0;
12945     }
12946
12947     if (IS_PF(sc)) {
12948         /* set pf load just before approaching the MCP */
12949         bxe_set_pf_load(sc);
12950
12951         /* if MCP exists send load request and analyze response */
12952         if (!BXE_NOMCP(sc)) {
12953             /* attempt to load pf */
12954             if (bxe_nic_load_request(sc, &load_code) != 0) {
12955                 sc->state = BXE_STATE_CLOSED;
12956                 rc = ENXIO;
12957                 goto bxe_nic_load_error1;
12958             }
12959
12960             /* what did the MCP say? */
12961             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12962                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12963                 sc->state = BXE_STATE_CLOSED;
12964                 rc = ENXIO;
12965                 goto bxe_nic_load_error2;
12966             }
12967         } else {
12968             BLOGI(sc, "Device has no MCP!\n");
12969             load_code = bxe_nic_load_no_mcp(sc);
12970         }
12971
12972         /* mark PMF if applicable */
12973         bxe_nic_load_pmf(sc, load_code);
12974
12975         /* Init Function state controlling object */
12976         bxe_init_func_obj(sc);
12977
12978         /* Initialize HW */
12979         if (bxe_init_hw(sc, load_code) != 0) {
12980             BLOGE(sc, "HW init failed\n");
12981             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12982             sc->state = BXE_STATE_CLOSED;
12983             rc = ENXIO;
12984             goto bxe_nic_load_error2;
12985         }
12986     }
12987
12988     /* set ALWAYS_ALIVE bit in shmem */
12989     sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
12990     bxe_drv_pulse(sc);
12991     sc->flags |= BXE_NO_PULSE;
12992
12993     /* attach interrupts */
12994     if (bxe_interrupt_attach(sc) != 0) {
12995         sc->state = BXE_STATE_CLOSED;
12996         rc = ENXIO;
12997         goto bxe_nic_load_error2;
12998     }
12999
13000     bxe_nic_init(sc, load_code);
13001
13002     /* Init per-function objects */
13003     if (IS_PF(sc)) {
13004         bxe_init_objs(sc);
13005         // XXX bxe_iov_nic_init(sc);
13006
13007         /* set AFEX default VLAN tag to an invalid value */
13008         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
13009         // XXX bxe_nic_load_afex_dcc(sc, load_code);
13010
13011         sc->state = BXE_STATE_OPENING_WAITING_PORT;
13012         rc = bxe_func_start(sc);
13013         if (rc) {
13014             BLOGE(sc, "Function start failed!\n");
13015             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13016             sc->state = BXE_STATE_ERROR;
13017             goto bxe_nic_load_error3;
13018         }
13019
13020         /* send LOAD_DONE command to MCP */
13021         if (!BXE_NOMCP(sc)) {
13022             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13023             if (!load_code) {
13024                 BLOGE(sc, "MCP response failure, aborting\n");
13025                 sc->state = BXE_STATE_ERROR;
13026                 rc = ENXIO;
13027                 goto bxe_nic_load_error3;
13028             }
13029         }
13030
13031         rc = bxe_setup_leading(sc);
13032         if (rc) {
13033             BLOGE(sc, "Setup leading failed!\n");
13034             sc->state = BXE_STATE_ERROR;
13035             goto bxe_nic_load_error3;
13036         }
13037
13038         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
13039             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
13040             if (rc) {
13041                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13042                 sc->state = BXE_STATE_ERROR;
13043                 goto bxe_nic_load_error3;
13044             }
13045         }
13046
13047         rc = bxe_init_rss_pf(sc);
13048         if (rc) {
13049             BLOGE(sc, "PF RSS init failed\n");
13050             sc->state = BXE_STATE_ERROR;
13051             goto bxe_nic_load_error3;
13052         }
13053     }
13054     /* XXX VF */
13055 #if 0
13056     else { /* VF */
13057         FOR_EACH_ETH_QUEUE(sc, i) {
13058             rc = bxe_vfpf_setup_q(sc, i);
13059             if (rc) {
13060                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13061                 sc->state = BXE_STATE_ERROR;
13062                 goto bxe_nic_load_error3;
13063             }
13064         }
13065     }
13066 #endif
13067
13068     /* now when Clients are configured we are ready to work */
13069     sc->state = BXE_STATE_OPEN;
13070
13071     /* Configure a ucast MAC */
13072     if (IS_PF(sc)) {
13073         rc = bxe_set_eth_mac(sc, TRUE);
13074     }
13075 #if 0
13076     else { /* IS_VF(sc) */
13077         rc = bxe_vfpf_set_mac(sc);
13078     }
13079 #endif
13080     if (rc) {
13081         BLOGE(sc, "Setting Ethernet MAC failed\n");
13082         sc->state = BXE_STATE_ERROR;
13083         goto bxe_nic_load_error3;
13084     }
13085
13086 #if 0
13087     if (IS_PF(sc) && sc->pending_max) {
13088         /* for AFEX */
13089         bxe_update_max_mf_config(sc, sc->pending_max);
13090         sc->pending_max = 0;
13091     }
13092 #endif
13093
13094     if (sc->port.pmf) {
13095         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
13096         if (rc) {
13097             sc->state = BXE_STATE_ERROR;
13098             goto bxe_nic_load_error3;
13099         }
13100     }
13101
13102     sc->link_params.feature_config_flags &=
13103         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
13104
13105     /* start fast path */
13106
13107     /* Initialize Rx filter */
13108     bxe_set_rx_mode(sc);
13109
13110     /* start the Tx */
13111     switch (/* XXX load_mode */LOAD_OPEN) {
13112     case LOAD_NORMAL:
13113     case LOAD_OPEN:
13114         break;
13115
13116     case LOAD_DIAG:
13117     case LOAD_LOOPBACK_EXT:
13118         sc->state = BXE_STATE_DIAG;
13119         break;
13120
13121     default:
13122         break;
13123     }
13124
13125     if (sc->port.pmf) {
13126         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
13127     } else {
13128         bxe_link_status_update(sc);
13129     }
13130
13131     /* start the periodic timer callout */
13132     bxe_periodic_start(sc);
13133
13134     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
13135         /* mark driver is loaded in shmem2 */
13136         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
13137         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
13138                   (val |
13139                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
13140                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
13141     }
13142
13143     /* wait for all pending SP commands to complete */
13144     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
13145         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
13146         bxe_periodic_stop(sc);
13147         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
13148         return (ENXIO);
13149     }
13150
13151 #if 0
13152     /* If PMF - send ADMIN DCBX msg to MFW to initiate DCBX FSM */
13153     if (sc->port.pmf && (sc->state != BXE_STATE_DIAG)) {
13154         bxe_dcbx_init(sc, FALSE);
13155     }
13156 #endif
13157
13158     /* Tell the stack the driver is running! */
13159     sc->ifnet->if_drv_flags = IFF_DRV_RUNNING;
13160
13161     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
13162
13163     return (0);
13164
13165 bxe_nic_load_error3:
13166
13167     if (IS_PF(sc)) {
13168         bxe_int_disable_sync(sc, 1);
13169
13170         /* clean out queued objects */
13171         bxe_squeeze_objects(sc);
13172     }
13173
13174     bxe_interrupt_detach(sc);
13175
13176 bxe_nic_load_error2:
13177
13178     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
13179         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
13180         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
13181     }
13182
13183     sc->port.pmf = 0;
13184
13185 bxe_nic_load_error1:
13186
13187     /* clear pf_load status, as it was already set */
13188     if (IS_PF(sc)) {
13189         bxe_clear_pf_load(sc);
13190     }
13191
13192 bxe_nic_load_error0:
13193
13194     bxe_free_fw_stats_mem(sc);
13195     bxe_free_fp_buffers(sc);
13196     bxe_free_mem(sc);
13197
13198     return (rc);
13199 }
13200
13201 static int
13202 bxe_init_locked(struct bxe_softc *sc)
13203 {
13204     int other_engine = SC_PATH(sc) ? 0 : 1;
13205     uint8_t other_load_status, load_status;
13206     uint8_t global = FALSE;
13207     int rc;
13208
13209     BXE_CORE_LOCK_ASSERT(sc);
13210
13211     /* check if the driver is already running */
13212     if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
13213         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
13214         return (0);
13215     }
13216
13217     bxe_set_power_state(sc, PCI_PM_D0);
13218
13219     /*
13220      * If parity occurred during the unload, then attentions and/or
13221      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
13222      * loaded on the current engine to complete the recovery. Parity recovery
13223      * is only relevant for PF driver.
13224      */
13225     if (IS_PF(sc)) {
13226         other_load_status = bxe_get_load_status(sc, other_engine);
13227         load_status = bxe_get_load_status(sc, SC_PATH(sc));
13228
13229         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
13230             bxe_chk_parity_attn(sc, &global, TRUE)) {
13231             do {
13232                 /*
13233                  * If there are attentions and they are in global blocks, set
13234                  * the GLOBAL_RESET bit regardless whether it will be this
13235                  * function that will complete the recovery or not.
13236                  */
13237                 if (global) {
13238                     bxe_set_reset_global(sc);
13239                 }
13240
13241                 /*
13242                  * Only the first function on the current engine should try
13243                  * to recover in open. In case of attentions in global blocks
13244                  * only the first in the chip should try to recover.
13245                  */
13246                 if ((!load_status && (!global || !other_load_status)) &&
13247                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
13248                     BLOGI(sc, "Recovered during init\n");
13249                     break;
13250                 }
13251
13252                 /* recovery has failed... */
13253                 bxe_set_power_state(sc, PCI_PM_D3hot);
13254                 sc->recovery_state = BXE_RECOVERY_FAILED;
13255
13256                 BLOGE(sc, "Recovery flow hasn't properly "
13257                           "completed yet, try again later. "
13258                           "If you still see this message after a "
13259                           "few retries then power cycle is required.\n");
13260
13261                 rc = ENXIO;
13262                 goto bxe_init_locked_done;
13263             } while (0);
13264         }
13265     }
13266
13267     sc->recovery_state = BXE_RECOVERY_DONE;
13268
13269     rc = bxe_nic_load(sc, LOAD_OPEN);
13270
13271 bxe_init_locked_done:
13272
13273     if (rc) {
13274         /* Tell the stack the driver is NOT running! */
13275         BLOGE(sc, "Initialization failed, "
13276                   "stack notified driver is NOT running!\n");
13277         sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
13278     }
13279
13280     return (rc);
13281 }
13282
13283 static int
13284 bxe_stop_locked(struct bxe_softc *sc)
13285 {
13286     BXE_CORE_LOCK_ASSERT(sc);
13287     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
13288 }
13289
13290 /*
13291  * Handles controller initialization when called from an unlocked routine.
13292  * ifconfig calls this function.
13293  *
13294  * Returns:
13295  *   void
13296  */
13297 static void
13298 bxe_init(void *xsc)
13299 {
13300     struct bxe_softc *sc = (struct bxe_softc *)xsc;
13301
13302     BXE_CORE_LOCK(sc);
13303     bxe_init_locked(sc);
13304     BXE_CORE_UNLOCK(sc);
13305 }
13306
13307 static int
13308 bxe_init_ifnet(struct bxe_softc *sc)
13309 {
13310     struct ifnet *ifp;
13311
13312     /* ifconfig entrypoint for media type/status reporting */
13313     ifmedia_init(&sc->ifmedia, IFM_IMASK,
13314                  bxe_ifmedia_update,
13315                  bxe_ifmedia_status);
13316
13317     /* set the default interface values */
13318     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
13319     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
13320     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
13321
13322     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
13323
13324     /* allocate the ifnet structure */
13325     if ((ifp = if_alloc(IFT_ETHER)) == NULL) {
13326         BLOGE(sc, "Interface allocation failed!\n");
13327         return (ENXIO);
13328     }
13329
13330     ifp->if_softc = sc;
13331     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
13332     ifp->if_flags = (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST);
13333     ifp->if_ioctl = bxe_ioctl;
13334     ifp->if_start = bxe_tx_start;
13335 #if __FreeBSD_version >= 800000
13336     ifp->if_transmit = bxe_tx_mq_start;
13337     ifp->if_qflush = bxe_mq_flush;
13338 #endif
13339 #ifdef FreeBSD8_0
13340     ifp->if_timer = 0;
13341 #endif
13342     ifp->if_init = bxe_init;
13343     ifp->if_mtu = sc->mtu;
13344     ifp->if_hwassist = (CSUM_IP       |
13345                         CSUM_TCP      |
13346                         CSUM_UDP      |
13347                         CSUM_TSO      |
13348                         CSUM_TCP_IPV6 |
13349                         CSUM_UDP_IPV6);
13350     ifp->if_capabilities =
13351 #if __FreeBSD_version < 700000
13352         (IFCAP_VLAN_MTU       |
13353          IFCAP_VLAN_HWTAGGING |
13354          IFCAP_HWCSUM         |
13355          IFCAP_JUMBO_MTU      |
13356          IFCAP_LRO);
13357 #else
13358         (IFCAP_VLAN_MTU       |
13359          IFCAP_VLAN_HWTAGGING |
13360          IFCAP_VLAN_HWTSO     |
13361          IFCAP_VLAN_HWFILTER  |
13362          IFCAP_VLAN_HWCSUM    |
13363          IFCAP_HWCSUM         |
13364          IFCAP_JUMBO_MTU      |
13365          IFCAP_LRO            |
13366          IFCAP_TSO4           |
13367          IFCAP_TSO6           |
13368          IFCAP_WOL_MAGIC);
13369 #endif
13370     ifp->if_capenable = ifp->if_capabilities;
13371     ifp->if_capenable &= ~IFCAP_WOL_MAGIC; /* XXX not yet... */
13372 #if __FreeBSD_version < 1000025
13373     ifp->if_baudrate = 1000000000;
13374 #else
13375     if_initbaudrate(ifp, IF_Gbps(10));
13376 #endif
13377     ifp->if_snd.ifq_drv_maxlen = sc->tx_ring_size;
13378
13379     IFQ_SET_MAXLEN(&ifp->if_snd, ifp->if_snd.ifq_drv_maxlen);
13380     IFQ_SET_READY(&ifp->if_snd);
13381
13382     sc->ifnet = ifp;
13383
13384     /* attach to the Ethernet interface list */
13385     ether_ifattach(ifp, sc->link_params.mac_addr);
13386
13387     return (0);
13388 }
13389
13390 static void
13391 bxe_deallocate_bars(struct bxe_softc *sc)
13392 {
13393     int i;
13394
13395     for (i = 0; i < MAX_BARS; i++) {
13396         if (sc->bar[i].resource != NULL) {
13397             bus_release_resource(sc->dev,
13398                                  SYS_RES_MEMORY,
13399                                  sc->bar[i].rid,
13400                                  sc->bar[i].resource);
13401             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
13402                   i, PCIR_BAR(i));
13403         }
13404     }
13405 }
13406
13407 static int
13408 bxe_allocate_bars(struct bxe_softc *sc)
13409 {
13410     u_int flags;
13411     int i;
13412
13413     memset(sc->bar, 0, sizeof(sc->bar));
13414
13415     for (i = 0; i < MAX_BARS; i++) {
13416
13417         /* memory resources reside at BARs 0, 2, 4 */
13418         /* Run `pciconf -lb` to see mappings */
13419         if ((i != 0) && (i != 2) && (i != 4)) {
13420             continue;
13421         }
13422
13423         sc->bar[i].rid = PCIR_BAR(i);
13424
13425         flags = RF_ACTIVE;
13426         if (i == 0) {
13427             flags |= RF_SHAREABLE;
13428         }
13429
13430         if ((sc->bar[i].resource =
13431              bus_alloc_resource_any(sc->dev,
13432                                     SYS_RES_MEMORY,
13433                                     &sc->bar[i].rid,
13434                                     flags)) == NULL) {
13435 #if 0
13436             /* BAR4 doesn't exist for E1 */
13437             BLOGE(sc, "PCI BAR%d [%02x] memory allocation failed\n",
13438                   i, PCIR_BAR(i));
13439 #endif
13440             return (0);
13441         }
13442
13443         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
13444         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
13445         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
13446
13447         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
13448               i, PCIR_BAR(i),
13449               (void *)rman_get_start(sc->bar[i].resource),
13450               (void *)rman_get_end(sc->bar[i].resource),
13451               rman_get_size(sc->bar[i].resource),
13452               (void *)sc->bar[i].kva);
13453     }
13454
13455     return (0);
13456 }
13457
13458 static void
13459 bxe_get_function_num(struct bxe_softc *sc)
13460 {
13461     uint32_t val = 0;
13462
13463     /*
13464      * Read the ME register to get the function number. The ME register
13465      * holds the relative-function number and absolute-function number. The
13466      * absolute-function number appears only in E2 and above. Before that
13467      * these bits always contained zero, therefore we cannot blindly use them.
13468      */
13469
13470     val = REG_RD(sc, BAR_ME_REGISTER);
13471
13472     sc->pfunc_rel =
13473         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
13474     sc->path_id =
13475         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
13476
13477     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13478         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
13479     } else {
13480         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
13481     }
13482
13483     BLOGD(sc, DBG_LOAD,
13484           "Relative function %d, Absolute function %d, Path %d\n",
13485           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
13486 }
13487
13488 static uint32_t
13489 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
13490 {
13491     uint32_t shmem2_size;
13492     uint32_t offset;
13493     uint32_t mf_cfg_offset_value;
13494
13495     /* Non 57712 */
13496     offset = (SHMEM_RD(sc, func_mb) +
13497               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
13498
13499     /* 57712 plus */
13500     if (sc->devinfo.shmem2_base != 0) {
13501         shmem2_size = SHMEM2_RD(sc, size);
13502         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
13503             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
13504             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
13505                 offset = mf_cfg_offset_value;
13506             }
13507         }
13508     }
13509
13510     return (offset);
13511 }
13512
13513 static uint32_t
13514 bxe_pcie_capability_read(struct bxe_softc *sc,
13515                          int    reg,
13516                          int    width)
13517 {
13518     int pcie_reg;
13519
13520     /* ensure PCIe capability is enabled */
13521     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
13522         if (pcie_reg != 0) {
13523             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
13524             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
13525         }
13526     }
13527
13528     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
13529
13530     return (0);
13531 }
13532
13533 static uint8_t
13534 bxe_is_pcie_pending(struct bxe_softc *sc)
13535 {
13536     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
13537             PCIM_EXP_STA_TRANSACTION_PND);
13538 }
13539
13540 /*
13541  * Walk the PCI capabiites list for the device to find what features are
13542  * supported. These capabilites may be enabled/disabled by firmware so it's
13543  * best to walk the list rather than make assumptions.
13544  */
13545 static void
13546 bxe_probe_pci_caps(struct bxe_softc *sc)
13547 {
13548     uint16_t link_status;
13549     int reg;
13550
13551     /* check if PCI Power Management is enabled */
13552     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
13553         if (reg != 0) {
13554             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
13555
13556             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
13557             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
13558         }
13559     }
13560
13561     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
13562
13563     /* handle PCIe 2.0 workarounds for 57710 */
13564     if (CHIP_IS_E1(sc)) {
13565         /* workaround for 57710 errata E4_57710_27462 */
13566         sc->devinfo.pcie_link_speed =
13567             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
13568
13569         /* workaround for 57710 errata E4_57710_27488 */
13570         sc->devinfo.pcie_link_width =
13571             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13572         if (sc->devinfo.pcie_link_speed > 1) {
13573             sc->devinfo.pcie_link_width =
13574                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
13575         }
13576     } else {
13577         sc->devinfo.pcie_link_speed =
13578             (link_status & PCIM_LINK_STA_SPEED);
13579         sc->devinfo.pcie_link_width =
13580             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13581     }
13582
13583     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
13584           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
13585
13586     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
13587     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
13588
13589     /* check if MSI capability is enabled */
13590     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13591         if (reg != 0) {
13592             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13593
13594             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13595             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13596         }
13597     }
13598
13599     /* check if MSI-X capability is enabled */
13600     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13601         if (reg != 0) {
13602             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13603
13604             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13605             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13606         }
13607     }
13608 }
13609
13610 static int
13611 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13612 {
13613     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13614     uint32_t val;
13615
13616     /* get the outer vlan if we're in switch-dependent mode */
13617
13618     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13619     mf_info->ext_id = (uint16_t)val;
13620
13621     mf_info->multi_vnics_mode = 1;
13622
13623     if (!VALID_OVLAN(mf_info->ext_id)) {
13624         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13625         return (1);
13626     }
13627
13628     /* get the capabilities */
13629     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13630         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13631         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13632     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13633                FUNC_MF_CFG_PROTOCOL_FCOE) {
13634         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13635     } else {
13636         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13637     }
13638
13639     mf_info->vnics_per_port =
13640         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13641
13642     return (0);
13643 }
13644
13645 static uint32_t
13646 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13647 {
13648     uint32_t retval = 0;
13649     uint32_t val;
13650
13651     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13652
13653     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13654         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13655             retval |= MF_PROTO_SUPPORT_ETHERNET;
13656         }
13657         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13658             retval |= MF_PROTO_SUPPORT_ISCSI;
13659         }
13660         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13661             retval |= MF_PROTO_SUPPORT_FCOE;
13662         }
13663     }
13664
13665     return (retval);
13666 }
13667
13668 static int
13669 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13670 {
13671     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13672     uint32_t val;
13673
13674     /*
13675      * There is no outer vlan if we're in switch-independent mode.
13676      * If the mac is valid then assume multi-function.
13677      */
13678
13679     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13680
13681     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13682
13683     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13684
13685     mf_info->vnics_per_port =
13686         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13687
13688     return (0);
13689 }
13690
13691 static int
13692 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13693 {
13694     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13695     uint32_t e1hov_tag;
13696     uint32_t func_config;
13697     uint32_t niv_config;
13698
13699     mf_info->multi_vnics_mode = 1;
13700
13701     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13702     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13703     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13704
13705     mf_info->ext_id =
13706         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13707                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13708
13709     mf_info->default_vlan =
13710         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13711                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13712
13713     mf_info->niv_allowed_priorities =
13714         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13715                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13716
13717     mf_info->niv_default_cos =
13718         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13719                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13720
13721     mf_info->afex_vlan_mode =
13722         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13723          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13724
13725     mf_info->niv_mba_enabled =
13726         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13727          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13728
13729     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13730
13731     mf_info->vnics_per_port =
13732         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13733
13734     return (0);
13735 }
13736
13737 static int
13738 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13739 {
13740     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13741     uint32_t mf_cfg1;
13742     uint32_t mf_cfg2;
13743     uint32_t ovlan1;
13744     uint32_t ovlan2;
13745     uint8_t i, j;
13746
13747     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13748           SC_PORT(sc));
13749     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13750           mf_info->mf_config[SC_VN(sc)]);
13751     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13752           mf_info->multi_vnics_mode);
13753     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13754           mf_info->vnics_per_port);
13755     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13756           mf_info->ext_id);
13757     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13758           mf_info->min_bw[0], mf_info->min_bw[1],
13759           mf_info->min_bw[2], mf_info->min_bw[3]);
13760     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13761           mf_info->max_bw[0], mf_info->max_bw[1],
13762           mf_info->max_bw[2], mf_info->max_bw[3]);
13763     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13764           sc->mac_addr_str);
13765
13766     /* various MF mode sanity checks... */
13767
13768     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13769         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13770               SC_PORT(sc));
13771         return (1);
13772     }
13773
13774     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13775         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13776               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13777         return (1);
13778     }
13779
13780     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13781         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13782         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13783             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13784                   SC_VN(sc), OVLAN(sc));
13785             return (1);
13786         }
13787
13788         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13789             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13790                   mf_info->multi_vnics_mode, OVLAN(sc));
13791             return (1);
13792         }
13793
13794         /*
13795          * Verify all functions are either MF or SF mode. If MF, make sure
13796          * sure that all non-hidden functions have a valid ovlan. If SF,
13797          * make sure that all non-hidden functions have an invalid ovlan.
13798          */
13799         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13800             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13801             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13802             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13803                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13804                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13805                 BLOGE(sc, "mf_mode=SD function %d MF config "
13806                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13807                       i, mf_info->multi_vnics_mode, ovlan1);
13808                 return (1);
13809             }
13810         }
13811
13812         /* Verify all funcs on the same port each have a different ovlan. */
13813         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13814             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13815             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13816             /* iterate from the next function on the port to the max func */
13817             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13818                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13819                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13820                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13821                     VALID_OVLAN(ovlan1) &&
13822                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13823                     VALID_OVLAN(ovlan2) &&
13824                     (ovlan1 == ovlan2)) {
13825                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13826                               "have the same ovlan (%d)\n",
13827                           i, j, ovlan1);
13828                     return (1);
13829                 }
13830             }
13831         }
13832     } /* MULTI_FUNCTION_SD */
13833
13834     return (0);
13835 }
13836
13837 static int
13838 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13839 {
13840     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13841     uint32_t val, mac_upper;
13842     uint8_t i, vnic;
13843
13844     /* initialize mf_info defaults */
13845     mf_info->vnics_per_port   = 1;
13846     mf_info->multi_vnics_mode = FALSE;
13847     mf_info->path_has_ovlan   = FALSE;
13848     mf_info->mf_mode          = SINGLE_FUNCTION;
13849
13850     if (!CHIP_IS_MF_CAP(sc)) {
13851         return (0);
13852     }
13853
13854     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13855         BLOGE(sc, "Invalid mf_cfg_base!\n");
13856         return (1);
13857     }
13858
13859     /* get the MF mode (switch dependent / independent / single-function) */
13860
13861     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13862
13863     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13864     {
13865     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13866
13867         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13868
13869         /* check for legal upper mac bytes */
13870         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13871             mf_info->mf_mode = MULTI_FUNCTION_SI;
13872         } else {
13873             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13874         }
13875
13876         break;
13877
13878     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13879     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13880
13881         /* get outer vlan configuration */
13882         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13883
13884         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13885             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13886             mf_info->mf_mode = MULTI_FUNCTION_SD;
13887         } else {
13888             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13889         }
13890
13891         break;
13892
13893     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13894
13895         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13896         return (0);
13897
13898     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13899
13900         /*
13901          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13902          * and the MAC address is valid.
13903          */
13904         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13905
13906         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13907             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13908             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13909         } else {
13910             BLOGE(sc, "Invalid config for AFEX mode\n");
13911         }
13912
13913         break;
13914
13915     default:
13916
13917         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13918               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13919
13920         return (1);
13921     }
13922
13923     /* set path mf_mode (which could be different than function mf_mode) */
13924     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13925         mf_info->path_has_ovlan = TRUE;
13926     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13927         /*
13928          * Decide on path multi vnics mode. If we're not in MF mode and in
13929          * 4-port mode, this is good enough to check vnic-0 of the other port
13930          * on the same path
13931          */
13932         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13933             uint8_t other_port = !(PORT_ID(sc) & 1);
13934             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13935
13936             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13937
13938             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13939         }
13940     }
13941
13942     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13943         /* invalid MF config */
13944         if (SC_VN(sc) >= 1) {
13945             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13946             return (1);
13947         }
13948
13949         return (0);
13950     }
13951
13952     /* get the MF configuration */
13953     mf_info->mf_config[SC_VN(sc)] =
13954         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13955
13956     switch(mf_info->mf_mode)
13957     {
13958     case MULTI_FUNCTION_SD:
13959
13960         bxe_get_shmem_mf_cfg_info_sd(sc);
13961         break;
13962
13963     case MULTI_FUNCTION_SI:
13964
13965         bxe_get_shmem_mf_cfg_info_si(sc);
13966         break;
13967
13968     case MULTI_FUNCTION_AFEX:
13969
13970         bxe_get_shmem_mf_cfg_info_niv(sc);
13971         break;
13972
13973     default:
13974
13975         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13976               mf_info->mf_mode);
13977         return (1);
13978     }
13979
13980     /* get the congestion management parameters */
13981
13982     vnic = 0;
13983     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13984         /* get min/max bw */
13985         val = MFCFG_RD(sc, func_mf_config[i].config);
13986         mf_info->min_bw[vnic] =
13987             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
13988         mf_info->max_bw[vnic] =
13989             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
13990         vnic++;
13991     }
13992
13993     return (bxe_check_valid_mf_cfg(sc));
13994 }
13995
13996 static int
13997 bxe_get_shmem_info(struct bxe_softc *sc)
13998 {
13999     int port;
14000     uint32_t mac_hi, mac_lo, val;
14001
14002     port = SC_PORT(sc);
14003     mac_hi = mac_lo = 0;
14004
14005     sc->link_params.sc   = sc;
14006     sc->link_params.port = port;
14007
14008     /* get the hardware config info */
14009     sc->devinfo.hw_config =
14010         SHMEM_RD(sc, dev_info.shared_hw_config.config);
14011     sc->devinfo.hw_config2 =
14012         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
14013
14014     sc->link_params.hw_led_mode =
14015         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
14016          SHARED_HW_CFG_LED_MODE_SHIFT);
14017
14018     /* get the port feature config */
14019     sc->port.config =
14020         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
14021
14022     /* get the link params */
14023     sc->link_params.speed_cap_mask[0] =
14024         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
14025     sc->link_params.speed_cap_mask[1] =
14026         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
14027
14028     /* get the lane config */
14029     sc->link_params.lane_config =
14030         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
14031
14032     /* get the link config */
14033     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
14034     sc->port.link_config[ELINK_INT_PHY] = val;
14035     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
14036     sc->port.link_config[ELINK_EXT_PHY1] =
14037         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
14038
14039     /* get the override preemphasis flag and enable it or turn it off */
14040     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
14041     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
14042         sc->link_params.feature_config_flags |=
14043             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14044     } else {
14045         sc->link_params.feature_config_flags &=
14046             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14047     }
14048
14049     /* get the initial value of the link params */
14050     sc->link_params.multi_phy_config =
14051         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
14052
14053     /* get external phy info */
14054     sc->port.ext_phy_config =
14055         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
14056
14057     /* get the multifunction configuration */
14058     bxe_get_mf_cfg_info(sc);
14059
14060     /* get the mac address */
14061     if (IS_MF(sc)) {
14062         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
14063         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
14064     } else {
14065         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
14066         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
14067     }
14068
14069     if ((mac_lo == 0) && (mac_hi == 0)) {
14070         *sc->mac_addr_str = 0;
14071         BLOGE(sc, "No Ethernet address programmed!\n");
14072     } else {
14073         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
14074         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
14075         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
14076         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
14077         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
14078         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
14079         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
14080                  "%02x:%02x:%02x:%02x:%02x:%02x",
14081                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
14082                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
14083                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
14084         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
14085     }
14086
14087 #if 0
14088     if (!IS_MF(sc) &&
14089         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14090          PORT_FEAT_CFG_STORAGE_PERSONALITY_FCOE)) {
14091         sc->flags |= BXE_NO_ISCSI;
14092     }
14093     if (!IS_MF(sc) &&
14094         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14095          PORT_FEAT_CFG_STORAGE_PERSONALITY_ISCSI)) {
14096         sc->flags |= BXE_NO_FCOE_FLAG;
14097     }
14098 #endif
14099
14100     return (0);
14101 }
14102
14103 static void
14104 bxe_get_tunable_params(struct bxe_softc *sc)
14105 {
14106     /* sanity checks */
14107
14108     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
14109         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
14110         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
14111         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
14112         bxe_interrupt_mode = INTR_MODE_MSIX;
14113     }
14114
14115     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
14116         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
14117         bxe_queue_count = 0;
14118     }
14119
14120     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
14121         if (bxe_max_rx_bufs == 0) {
14122             bxe_max_rx_bufs = RX_BD_USABLE;
14123         } else {
14124             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
14125             bxe_max_rx_bufs = 2048;
14126         }
14127     }
14128
14129     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
14130         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
14131         bxe_hc_rx_ticks = 25;
14132     }
14133
14134     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
14135         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
14136         bxe_hc_tx_ticks = 50;
14137     }
14138
14139     if (bxe_max_aggregation_size == 0) {
14140         bxe_max_aggregation_size = TPA_AGG_SIZE;
14141     }
14142
14143     if (bxe_max_aggregation_size > 0xffff) {
14144         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
14145               bxe_max_aggregation_size);
14146         bxe_max_aggregation_size = TPA_AGG_SIZE;
14147     }
14148
14149     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
14150         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
14151         bxe_mrrs = -1;
14152     }
14153
14154     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
14155         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
14156         bxe_autogreeen = 0;
14157     }
14158
14159     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
14160         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
14161         bxe_udp_rss = 0;
14162     }
14163
14164     /* pull in user settings */
14165
14166     sc->interrupt_mode       = bxe_interrupt_mode;
14167     sc->max_rx_bufs          = bxe_max_rx_bufs;
14168     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
14169     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
14170     sc->max_aggregation_size = bxe_max_aggregation_size;
14171     sc->mrrs                 = bxe_mrrs;
14172     sc->autogreeen           = bxe_autogreeen;
14173     sc->udp_rss              = bxe_udp_rss;
14174
14175     if (bxe_interrupt_mode == INTR_MODE_INTX) {
14176         sc->num_queues = 1;
14177     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
14178         sc->num_queues =
14179             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
14180                 MAX_RSS_CHAINS);
14181         if (sc->num_queues > mp_ncpus) {
14182             sc->num_queues = mp_ncpus;
14183         }
14184     }
14185
14186     BLOGD(sc, DBG_LOAD,
14187           "User Config: "
14188           "debug=0x%lx "
14189           "interrupt_mode=%d "
14190           "queue_count=%d "
14191           "hc_rx_ticks=%d "
14192           "hc_tx_ticks=%d "
14193           "rx_budget=%d "
14194           "max_aggregation_size=%d "
14195           "mrrs=%d "
14196           "autogreeen=%d "
14197           "udp_rss=%d\n",
14198           bxe_debug,
14199           sc->interrupt_mode,
14200           sc->num_queues,
14201           sc->hc_rx_ticks,
14202           sc->hc_tx_ticks,
14203           bxe_rx_budget,
14204           sc->max_aggregation_size,
14205           sc->mrrs,
14206           sc->autogreeen,
14207           sc->udp_rss);
14208 }
14209
14210 static void
14211 bxe_media_detect(struct bxe_softc *sc)
14212 {
14213     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
14214     switch (sc->link_params.phy[phy_idx].media_type) {
14215     case ELINK_ETH_PHY_SFPP_10G_FIBER:
14216     case ELINK_ETH_PHY_XFP_FIBER:
14217         BLOGI(sc, "Found 10Gb Fiber media.\n");
14218         sc->media = IFM_10G_SR;
14219         break;
14220     case ELINK_ETH_PHY_SFP_1G_FIBER:
14221         BLOGI(sc, "Found 1Gb Fiber media.\n");
14222         sc->media = IFM_1000_SX;
14223         break;
14224     case ELINK_ETH_PHY_KR:
14225     case ELINK_ETH_PHY_CX4:
14226         BLOGI(sc, "Found 10GBase-CX4 media.\n");
14227         sc->media = IFM_10G_CX4;
14228         break;
14229     case ELINK_ETH_PHY_DA_TWINAX:
14230         BLOGI(sc, "Found 10Gb Twinax media.\n");
14231         sc->media = IFM_10G_TWINAX;
14232         break;
14233     case ELINK_ETH_PHY_BASE_T:
14234         if (sc->link_params.speed_cap_mask[0] &
14235             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
14236             BLOGI(sc, "Found 10GBase-T media.\n");
14237             sc->media = IFM_10G_T;
14238         } else {
14239             BLOGI(sc, "Found 1000Base-T media.\n");
14240             sc->media = IFM_1000_T;
14241         }
14242         break;
14243     case ELINK_ETH_PHY_NOT_PRESENT:
14244         BLOGI(sc, "Media not present.\n");
14245         sc->media = 0;
14246         break;
14247     case ELINK_ETH_PHY_UNSPECIFIED:
14248     default:
14249         BLOGI(sc, "Unknown media!\n");
14250         sc->media = 0;
14251         break;
14252     }
14253 }
14254
14255 #define GET_FIELD(value, fname)                     \
14256     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
14257 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
14258 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
14259
14260 static int
14261 bxe_get_igu_cam_info(struct bxe_softc *sc)
14262 {
14263     int pfid = SC_FUNC(sc);
14264     int igu_sb_id;
14265     uint32_t val;
14266     uint8_t fid, igu_sb_cnt = 0;
14267
14268     sc->igu_base_sb = 0xff;
14269
14270     if (CHIP_INT_MODE_IS_BC(sc)) {
14271         int vn = SC_VN(sc);
14272         igu_sb_cnt = sc->igu_sb_cnt;
14273         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
14274                            FP_SB_MAX_E1x);
14275         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
14276                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
14277         return (0);
14278     }
14279
14280     /* IGU in normal mode - read CAM */
14281     for (igu_sb_id = 0;
14282          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
14283          igu_sb_id++) {
14284         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
14285         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
14286             continue;
14287         }
14288         fid = IGU_FID(val);
14289         if ((fid & IGU_FID_ENCODE_IS_PF)) {
14290             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
14291                 continue;
14292             }
14293             if (IGU_VEC(val) == 0) {
14294                 /* default status block */
14295                 sc->igu_dsb_id = igu_sb_id;
14296             } else {
14297                 if (sc->igu_base_sb == 0xff) {
14298                     sc->igu_base_sb = igu_sb_id;
14299                 }
14300                 igu_sb_cnt++;
14301             }
14302         }
14303     }
14304
14305     /*
14306      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
14307      * that number of CAM entries will not be equal to the value advertised in
14308      * PCI. Driver should use the minimal value of both as the actual status
14309      * block count
14310      */
14311     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
14312
14313     if (igu_sb_cnt == 0) {
14314         BLOGE(sc, "CAM configuration error\n");
14315         return (-1);
14316     }
14317
14318     return (0);
14319 }
14320
14321 /*
14322  * Gather various information from the device config space, the device itself,
14323  * shmem, and the user input.
14324  */
14325 static int
14326 bxe_get_device_info(struct bxe_softc *sc)
14327 {
14328     uint32_t val;
14329     int rc;
14330
14331     /* Get the data for the device */
14332     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
14333     sc->devinfo.device_id    = pci_get_device(sc->dev);
14334     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
14335     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
14336
14337     /* get the chip revision (chip metal comes from pci config space) */
14338     sc->devinfo.chip_id     =
14339     sc->link_params.chip_id =
14340         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
14341          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
14342          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
14343          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
14344
14345     /* force 57811 according to MISC register */
14346     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
14347         if (CHIP_IS_57810(sc)) {
14348             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
14349                                    (sc->devinfo.chip_id & 0x0000ffff));
14350         } else if (CHIP_IS_57810_MF(sc)) {
14351             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
14352                                    (sc->devinfo.chip_id & 0x0000ffff));
14353         }
14354         sc->devinfo.chip_id |= 0x1;
14355     }
14356
14357     BLOGD(sc, DBG_LOAD,
14358           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
14359           sc->devinfo.chip_id,
14360           ((sc->devinfo.chip_id >> 16) & 0xffff),
14361           ((sc->devinfo.chip_id >> 12) & 0xf),
14362           ((sc->devinfo.chip_id >>  4) & 0xff),
14363           ((sc->devinfo.chip_id >>  0) & 0xf));
14364
14365     val = (REG_RD(sc, 0x2874) & 0x55);
14366     if ((sc->devinfo.chip_id & 0x1) ||
14367         (CHIP_IS_E1(sc) && val) ||
14368         (CHIP_IS_E1H(sc) && (val == 0x55))) {
14369         sc->flags |= BXE_ONE_PORT_FLAG;
14370         BLOGD(sc, DBG_LOAD, "single port device\n");
14371     }
14372
14373     /* set the doorbell size */
14374     sc->doorbell_size = (1 << BXE_DB_SHIFT);
14375
14376     /* determine whether the device is in 2 port or 4 port mode */
14377     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
14378     if (CHIP_IS_E2E3(sc)) {
14379         /*
14380          * Read port4mode_en_ovwr[0]:
14381          *   If 1, four port mode is in port4mode_en_ovwr[1].
14382          *   If 0, four port mode is in port4mode_en[0].
14383          */
14384         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
14385         if (val & 1) {
14386             val = ((val >> 1) & 1);
14387         } else {
14388             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
14389         }
14390
14391         sc->devinfo.chip_port_mode =
14392             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
14393
14394         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
14395     }
14396
14397     /* get the function and path info for the device */
14398     bxe_get_function_num(sc);
14399
14400     /* get the shared memory base address */
14401     sc->devinfo.shmem_base     =
14402     sc->link_params.shmem_base =
14403         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
14404     sc->devinfo.shmem2_base =
14405         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
14406                                   MISC_REG_GENERIC_CR_0));
14407
14408     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
14409           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
14410
14411     if (!sc->devinfo.shmem_base) {
14412         /* this should ONLY prevent upcoming shmem reads */
14413         BLOGI(sc, "MCP not active\n");
14414         sc->flags |= BXE_NO_MCP_FLAG;
14415         return (0);
14416     }
14417
14418     /* make sure the shared memory contents are valid */
14419     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
14420     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
14421         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
14422         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
14423         return (0);
14424     }
14425     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
14426
14427     /* get the bootcode version */
14428     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
14429     snprintf(sc->devinfo.bc_ver_str,
14430              sizeof(sc->devinfo.bc_ver_str),
14431              "%d.%d.%d",
14432              ((sc->devinfo.bc_ver >> 24) & 0xff),
14433              ((sc->devinfo.bc_ver >> 16) & 0xff),
14434              ((sc->devinfo.bc_ver >>  8) & 0xff));
14435     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
14436
14437     /* get the bootcode shmem address */
14438     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
14439     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
14440
14441     /* clean indirect addresses as they're not used */
14442     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
14443     if (IS_PF(sc)) {
14444         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
14445         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
14446         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
14447         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
14448         if (CHIP_IS_E1x(sc)) {
14449             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
14450             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
14451             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
14452             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
14453         }
14454
14455         /*
14456          * Enable internal target-read (in case we are probed after PF
14457          * FLR). Must be done prior to any BAR read access. Only for
14458          * 57712 and up
14459          */
14460         if (!CHIP_IS_E1x(sc)) {
14461             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
14462         }
14463     }
14464
14465     /* get the nvram size */
14466     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
14467     sc->devinfo.flash_size =
14468         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
14469     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
14470
14471     /* get PCI capabilites */
14472     bxe_probe_pci_caps(sc);
14473
14474     bxe_set_power_state(sc, PCI_PM_D0);
14475
14476     /* get various configuration parameters from shmem */
14477     bxe_get_shmem_info(sc);
14478
14479     if (sc->devinfo.pcie_msix_cap_reg != 0) {
14480         val = pci_read_config(sc->dev,
14481                               (sc->devinfo.pcie_msix_cap_reg +
14482                                PCIR_MSIX_CTRL),
14483                               2);
14484         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
14485     } else {
14486         sc->igu_sb_cnt = 1;
14487     }
14488
14489     sc->igu_base_addr = BAR_IGU_INTMEM;
14490
14491     /* initialize IGU parameters */
14492     if (CHIP_IS_E1x(sc)) {
14493         sc->devinfo.int_block = INT_BLOCK_HC;
14494         sc->igu_dsb_id = DEF_SB_IGU_ID;
14495         sc->igu_base_sb = 0;
14496     } else {
14497         sc->devinfo.int_block = INT_BLOCK_IGU;
14498
14499         /* do not allow device reset during IGU info preocessing */
14500         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14501
14502         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
14503
14504         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14505             int tout = 5000;
14506
14507             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
14508
14509             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
14510             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
14511             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
14512
14513             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14514                 tout--;
14515                 DELAY(1000);
14516             }
14517
14518             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14519                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
14520                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14521                 return (-1);
14522             }
14523         }
14524
14525         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14526             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
14527             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
14528         } else {
14529             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
14530         }
14531
14532         rc = bxe_get_igu_cam_info(sc);
14533
14534         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14535
14536         if (rc) {
14537             return (rc);
14538         }
14539     }
14540
14541     /*
14542      * Get base FW non-default (fast path) status block ID. This value is
14543      * used to initialize the fw_sb_id saved on the fp/queue structure to
14544      * determine the id used by the FW.
14545      */
14546     if (CHIP_IS_E1x(sc)) {
14547         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
14548     } else {
14549         /*
14550          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
14551          * the same queue are indicated on the same IGU SB). So we prefer
14552          * FW and IGU SBs to be the same value.
14553          */
14554         sc->base_fw_ndsb = sc->igu_base_sb;
14555     }
14556
14557     BLOGD(sc, DBG_LOAD,
14558           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
14559           sc->igu_dsb_id, sc->igu_base_sb,
14560           sc->igu_sb_cnt, sc->base_fw_ndsb);
14561
14562     elink_phy_probe(&sc->link_params);
14563
14564     return (0);
14565 }
14566
14567 static void
14568 bxe_link_settings_supported(struct bxe_softc *sc,
14569                             uint32_t         switch_cfg)
14570 {
14571     uint32_t cfg_size = 0;
14572     uint32_t idx;
14573     uint8_t port = SC_PORT(sc);
14574
14575     /* aggregation of supported attributes of all external phys */
14576     sc->port.supported[0] = 0;
14577     sc->port.supported[1] = 0;
14578
14579     switch (sc->link_params.num_phys) {
14580     case 1:
14581         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
14582         cfg_size = 1;
14583         break;
14584     case 2:
14585         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
14586         cfg_size = 1;
14587         break;
14588     case 3:
14589         if (sc->link_params.multi_phy_config &
14590             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
14591             sc->port.supported[1] =
14592                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14593             sc->port.supported[0] =
14594                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14595         } else {
14596             sc->port.supported[0] =
14597                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14598             sc->port.supported[1] =
14599                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14600         }
14601         cfg_size = 2;
14602         break;
14603     }
14604
14605     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14606         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14607               SHMEM_RD(sc,
14608                        dev_info.port_hw_config[port].external_phy_config),
14609               SHMEM_RD(sc,
14610                        dev_info.port_hw_config[port].external_phy_config2));
14611         return;
14612     }
14613
14614     if (CHIP_IS_E3(sc))
14615         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14616     else {
14617         switch (switch_cfg) {
14618         case ELINK_SWITCH_CFG_1G:
14619             sc->port.phy_addr =
14620                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14621             break;
14622         case ELINK_SWITCH_CFG_10G:
14623             sc->port.phy_addr =
14624                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14625             break;
14626         default:
14627             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14628                   sc->port.link_config[0]);
14629             return;
14630         }
14631     }
14632
14633     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14634
14635     /* mask what we support according to speed_cap_mask per configuration */
14636     for (idx = 0; idx < cfg_size; idx++) {
14637         if (!(sc->link_params.speed_cap_mask[idx] &
14638               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14639             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14640         }
14641
14642         if (!(sc->link_params.speed_cap_mask[idx] &
14643               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14644             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14645         }
14646
14647         if (!(sc->link_params.speed_cap_mask[idx] &
14648               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14649             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14650         }
14651
14652         if (!(sc->link_params.speed_cap_mask[idx] &
14653               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14654             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14655         }
14656
14657         if (!(sc->link_params.speed_cap_mask[idx] &
14658               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14659             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14660         }
14661
14662         if (!(sc->link_params.speed_cap_mask[idx] &
14663               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14664             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14665         }
14666
14667         if (!(sc->link_params.speed_cap_mask[idx] &
14668               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14669             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14670         }
14671
14672         if (!(sc->link_params.speed_cap_mask[idx] &
14673               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14674             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14675         }
14676     }
14677
14678     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14679           sc->port.supported[0], sc->port.supported[1]);
14680 }
14681
14682 static void
14683 bxe_link_settings_requested(struct bxe_softc *sc)
14684 {
14685     uint32_t link_config;
14686     uint32_t idx;
14687     uint32_t cfg_size = 0;
14688
14689     sc->port.advertising[0] = 0;
14690     sc->port.advertising[1] = 0;
14691
14692     switch (sc->link_params.num_phys) {
14693     case 1:
14694     case 2:
14695         cfg_size = 1;
14696         break;
14697     case 3:
14698         cfg_size = 2;
14699         break;
14700     }
14701
14702     for (idx = 0; idx < cfg_size; idx++) {
14703         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14704         link_config = sc->port.link_config[idx];
14705
14706         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14707         case PORT_FEATURE_LINK_SPEED_AUTO:
14708             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14709                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14710                 sc->port.advertising[idx] |= sc->port.supported[idx];
14711                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14712                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14713                     sc->port.advertising[idx] |=
14714                         (ELINK_SUPPORTED_100baseT_Half |
14715                          ELINK_SUPPORTED_100baseT_Full);
14716             } else {
14717                 /* force 10G, no AN */
14718                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14719                 sc->port.advertising[idx] |=
14720                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14721                 continue;
14722             }
14723             break;
14724
14725         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14726             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14727                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14728                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14729                                               ADVERTISED_TP);
14730             } else {
14731                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14732                           "speed_cap_mask=0x%08x\n",
14733                       link_config, sc->link_params.speed_cap_mask[idx]);
14734                 return;
14735             }
14736             break;
14737
14738         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14739             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14740                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14741                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14742                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14743                                               ADVERTISED_TP);
14744             } else {
14745                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14746                           "speed_cap_mask=0x%08x\n",
14747                       link_config, sc->link_params.speed_cap_mask[idx]);
14748                 return;
14749             }
14750             break;
14751
14752         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14753             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14754                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14755                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14756                                               ADVERTISED_TP);
14757             } else {
14758                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14759                           "speed_cap_mask=0x%08x\n",
14760                       link_config, sc->link_params.speed_cap_mask[idx]);
14761                 return;
14762             }
14763             break;
14764
14765         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14766             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14767                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14768                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14769                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14770                                               ADVERTISED_TP);
14771             } else {
14772                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14773                           "speed_cap_mask=0x%08x\n",
14774                       link_config, sc->link_params.speed_cap_mask[idx]);
14775                 return;
14776             }
14777             break;
14778
14779         case PORT_FEATURE_LINK_SPEED_1G:
14780             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14781                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14782                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14783                                               ADVERTISED_TP);
14784             } else {
14785                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14786                           "speed_cap_mask=0x%08x\n",
14787                       link_config, sc->link_params.speed_cap_mask[idx]);
14788                 return;
14789             }
14790             break;
14791
14792         case PORT_FEATURE_LINK_SPEED_2_5G:
14793             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14794                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14795                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14796                                               ADVERTISED_TP);
14797             } else {
14798                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14799                           "speed_cap_mask=0x%08x\n",
14800                       link_config, sc->link_params.speed_cap_mask[idx]);
14801                 return;
14802             }
14803             break;
14804
14805         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14806             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14807                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14808                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14809                                               ADVERTISED_FIBRE);
14810             } else {
14811                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14812                           "speed_cap_mask=0x%08x\n",
14813                       link_config, sc->link_params.speed_cap_mask[idx]);
14814                 return;
14815             }
14816             break;
14817
14818         case PORT_FEATURE_LINK_SPEED_20G:
14819             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14820             break;
14821
14822         default:
14823             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14824                       "speed_cap_mask=0x%08x\n",
14825                   link_config, sc->link_params.speed_cap_mask[idx]);
14826             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14827             sc->port.advertising[idx] = sc->port.supported[idx];
14828             break;
14829         }
14830
14831         sc->link_params.req_flow_ctrl[idx] =
14832             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14833
14834         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14835             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14836                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14837             } else {
14838                 bxe_set_requested_fc(sc);
14839             }
14840         }
14841
14842         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14843                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14844               sc->link_params.req_line_speed[idx],
14845               sc->link_params.req_duplex[idx],
14846               sc->link_params.req_flow_ctrl[idx],
14847               sc->port.advertising[idx]);
14848     }
14849 }
14850
14851 static void
14852 bxe_get_phy_info(struct bxe_softc *sc)
14853 {
14854     uint8_t port = SC_PORT(sc);
14855     uint32_t config = sc->port.config;
14856     uint32_t eee_mode;
14857
14858     /* shmem data already read in bxe_get_shmem_info() */
14859
14860     BLOGD(sc, DBG_LOAD, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14861                         "link_config0=0x%08x\n",
14862                sc->link_params.lane_config,
14863                sc->link_params.speed_cap_mask[0],
14864                sc->port.link_config[0]);
14865
14866     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14867     bxe_link_settings_requested(sc);
14868
14869     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14870         sc->link_params.feature_config_flags |=
14871             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14872     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14873         sc->link_params.feature_config_flags &=
14874             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14875     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14876         sc->link_params.feature_config_flags |=
14877             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14878     }
14879
14880     /* configure link feature according to nvram value */
14881     eee_mode =
14882         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14883           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14884          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14885     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14886         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14887                                     ELINK_EEE_MODE_ENABLE_LPI |
14888                                     ELINK_EEE_MODE_OUTPUT_TIME);
14889     } else {
14890         sc->link_params.eee_mode = 0;
14891     }
14892
14893     /* get the media type */
14894     bxe_media_detect(sc);
14895 }
14896
14897 static void
14898 bxe_get_params(struct bxe_softc *sc)
14899 {
14900     /* get user tunable params */
14901     bxe_get_tunable_params(sc);
14902
14903     /* select the RX and TX ring sizes */
14904     sc->tx_ring_size = TX_BD_USABLE;
14905     sc->rx_ring_size = RX_BD_USABLE;
14906
14907     /* XXX disable WoL */
14908     sc->wol = 0;
14909 }
14910
14911 static void
14912 bxe_set_modes_bitmap(struct bxe_softc *sc)
14913 {
14914     uint32_t flags = 0;
14915
14916     if (CHIP_REV_IS_FPGA(sc)) {
14917         SET_FLAGS(flags, MODE_FPGA);
14918     } else if (CHIP_REV_IS_EMUL(sc)) {
14919         SET_FLAGS(flags, MODE_EMUL);
14920     } else {
14921         SET_FLAGS(flags, MODE_ASIC);
14922     }
14923
14924     if (CHIP_IS_MODE_4_PORT(sc)) {
14925         SET_FLAGS(flags, MODE_PORT4);
14926     } else {
14927         SET_FLAGS(flags, MODE_PORT2);
14928     }
14929
14930     if (CHIP_IS_E2(sc)) {
14931         SET_FLAGS(flags, MODE_E2);
14932     } else if (CHIP_IS_E3(sc)) {
14933         SET_FLAGS(flags, MODE_E3);
14934         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14935             SET_FLAGS(flags, MODE_E3_A0);
14936         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14937             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14938         }
14939     }
14940
14941     if (IS_MF(sc)) {
14942         SET_FLAGS(flags, MODE_MF);
14943         switch (sc->devinfo.mf_info.mf_mode) {
14944         case MULTI_FUNCTION_SD:
14945             SET_FLAGS(flags, MODE_MF_SD);
14946             break;
14947         case MULTI_FUNCTION_SI:
14948             SET_FLAGS(flags, MODE_MF_SI);
14949             break;
14950         case MULTI_FUNCTION_AFEX:
14951             SET_FLAGS(flags, MODE_MF_AFEX);
14952             break;
14953         }
14954     } else {
14955         SET_FLAGS(flags, MODE_SF);
14956     }
14957
14958 #if defined(__LITTLE_ENDIAN)
14959     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14960 #else /* __BIG_ENDIAN */
14961     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14962 #endif
14963
14964     INIT_MODE_FLAGS(sc) = flags;
14965 }
14966
14967 static int
14968 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14969 {
14970     struct bxe_fastpath *fp;
14971     bus_addr_t busaddr;
14972     int max_agg_queues;
14973     int max_segments;
14974     bus_size_t max_size;
14975     bus_size_t max_seg_size;
14976     char buf[32];
14977     int rc;
14978     int i, j;
14979
14980     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14981
14982     /* allocate the parent bus DMA tag */
14983     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
14984                             1,                        /* alignment */
14985                             0,                        /* boundary limit */
14986                             BUS_SPACE_MAXADDR,        /* restricted low */
14987                             BUS_SPACE_MAXADDR,        /* restricted hi */
14988                             NULL,                     /* addr filter() */
14989                             NULL,                     /* addr filter() arg */
14990                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
14991                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
14992                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
14993                             0,                        /* flags */
14994                             NULL,                     /* lock() */
14995                             NULL,                     /* lock() arg */
14996                             &sc->parent_dma_tag);     /* returned dma tag */
14997     if (rc != 0) {
14998         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
14999         return (1);
15000     }
15001
15002     /************************/
15003     /* DEFAULT STATUS BLOCK */
15004     /************************/
15005
15006     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
15007                       &sc->def_sb_dma, "default status block") != 0) {
15008         /* XXX */
15009         bus_dma_tag_destroy(sc->parent_dma_tag);
15010         return (1);
15011     }
15012
15013     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
15014
15015     /***************/
15016     /* EVENT QUEUE */
15017     /***************/
15018
15019     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15020                       &sc->eq_dma, "event queue") != 0) {
15021         /* XXX */
15022         bxe_dma_free(sc, &sc->def_sb_dma);
15023         sc->def_sb = NULL;
15024         bus_dma_tag_destroy(sc->parent_dma_tag);
15025         return (1);
15026     }
15027
15028     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
15029
15030     /*************/
15031     /* SLOW PATH */
15032     /*************/
15033
15034     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
15035                       &sc->sp_dma, "slow path") != 0) {
15036         /* XXX */
15037         bxe_dma_free(sc, &sc->eq_dma);
15038         sc->eq = NULL;
15039         bxe_dma_free(sc, &sc->def_sb_dma);
15040         sc->def_sb = NULL;
15041         bus_dma_tag_destroy(sc->parent_dma_tag);
15042         return (1);
15043     }
15044
15045     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
15046
15047     /*******************/
15048     /* SLOW PATH QUEUE */
15049     /*******************/
15050
15051     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15052                       &sc->spq_dma, "slow path queue") != 0) {
15053         /* XXX */
15054         bxe_dma_free(sc, &sc->sp_dma);
15055         sc->sp = NULL;
15056         bxe_dma_free(sc, &sc->eq_dma);
15057         sc->eq = NULL;
15058         bxe_dma_free(sc, &sc->def_sb_dma);
15059         sc->def_sb = NULL;
15060         bus_dma_tag_destroy(sc->parent_dma_tag);
15061         return (1);
15062     }
15063
15064     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
15065
15066     /***************************/
15067     /* FW DECOMPRESSION BUFFER */
15068     /***************************/
15069
15070     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
15071                       "fw decompression buffer") != 0) {
15072         /* XXX */
15073         bxe_dma_free(sc, &sc->spq_dma);
15074         sc->spq = NULL;
15075         bxe_dma_free(sc, &sc->sp_dma);
15076         sc->sp = NULL;
15077         bxe_dma_free(sc, &sc->eq_dma);
15078         sc->eq = NULL;
15079         bxe_dma_free(sc, &sc->def_sb_dma);
15080         sc->def_sb = NULL;
15081         bus_dma_tag_destroy(sc->parent_dma_tag);
15082         return (1);
15083     }
15084
15085     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
15086
15087     if ((sc->gz_strm =
15088          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
15089         /* XXX */
15090         bxe_dma_free(sc, &sc->gz_buf_dma);
15091         sc->gz_buf = NULL;
15092         bxe_dma_free(sc, &sc->spq_dma);
15093         sc->spq = NULL;
15094         bxe_dma_free(sc, &sc->sp_dma);
15095         sc->sp = NULL;
15096         bxe_dma_free(sc, &sc->eq_dma);
15097         sc->eq = NULL;
15098         bxe_dma_free(sc, &sc->def_sb_dma);
15099         sc->def_sb = NULL;
15100         bus_dma_tag_destroy(sc->parent_dma_tag);
15101         return (1);
15102     }
15103
15104     /*************/
15105     /* FASTPATHS */
15106     /*************/
15107
15108     /* allocate DMA memory for each fastpath structure */
15109     for (i = 0; i < sc->num_queues; i++) {
15110         fp = &sc->fp[i];
15111         fp->sc    = sc;
15112         fp->index = i;
15113
15114         /*******************/
15115         /* FP STATUS BLOCK */
15116         /*******************/
15117
15118         snprintf(buf, sizeof(buf), "fp %d status block", i);
15119         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
15120                           &fp->sb_dma, buf) != 0) {
15121             /* XXX unwind and free previous fastpath allocations */
15122             BLOGE(sc, "Failed to alloc %s\n", buf);
15123             return (1);
15124         } else {
15125             if (CHIP_IS_E2E3(sc)) {
15126                 fp->status_block.e2_sb =
15127                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
15128             } else {
15129                 fp->status_block.e1x_sb =
15130                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
15131             }
15132         }
15133
15134         /******************/
15135         /* FP TX BD CHAIN */
15136         /******************/
15137
15138         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
15139         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
15140                           &fp->tx_dma, buf) != 0) {
15141             /* XXX unwind and free previous fastpath allocations */
15142             BLOGE(sc, "Failed to alloc %s\n", buf);
15143             return (1);
15144         } else {
15145             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
15146         }
15147
15148         /* link together the tx bd chain pages */
15149         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
15150             /* index into the tx bd chain array to last entry per page */
15151             struct eth_tx_next_bd *tx_next_bd =
15152                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
15153             /* point to the next page and wrap from last page */
15154             busaddr = (fp->tx_dma.paddr +
15155                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
15156             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
15157             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
15158         }
15159
15160         /******************/
15161         /* FP RX BD CHAIN */
15162         /******************/
15163
15164         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
15165         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
15166                           &fp->rx_dma, buf) != 0) {
15167             /* XXX unwind and free previous fastpath allocations */
15168             BLOGE(sc, "Failed to alloc %s\n", buf);
15169             return (1);
15170         } else {
15171             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
15172         }
15173
15174         /* link together the rx bd chain pages */
15175         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
15176             /* index into the rx bd chain array to last entry per page */
15177             struct eth_rx_bd *rx_bd =
15178                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
15179             /* point to the next page and wrap from last page */
15180             busaddr = (fp->rx_dma.paddr +
15181                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
15182             rx_bd->addr_hi = htole32(U64_HI(busaddr));
15183             rx_bd->addr_lo = htole32(U64_LO(busaddr));
15184         }
15185
15186         /*******************/
15187         /* FP RX RCQ CHAIN */
15188         /*******************/
15189
15190         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
15191         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
15192                           &fp->rcq_dma, buf) != 0) {
15193             /* XXX unwind and free previous fastpath allocations */
15194             BLOGE(sc, "Failed to alloc %s\n", buf);
15195             return (1);
15196         } else {
15197             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
15198         }
15199
15200         /* link together the rcq chain pages */
15201         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
15202             /* index into the rcq chain array to last entry per page */
15203             struct eth_rx_cqe_next_page *rx_cqe_next =
15204                 (struct eth_rx_cqe_next_page *)
15205                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
15206             /* point to the next page and wrap from last page */
15207             busaddr = (fp->rcq_dma.paddr +
15208                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
15209             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
15210             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
15211         }
15212
15213         /*******************/
15214         /* FP RX SGE CHAIN */
15215         /*******************/
15216
15217         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
15218         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
15219                           &fp->rx_sge_dma, buf) != 0) {
15220             /* XXX unwind and free previous fastpath allocations */
15221             BLOGE(sc, "Failed to alloc %s\n", buf);
15222             return (1);
15223         } else {
15224             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
15225         }
15226
15227         /* link together the sge chain pages */
15228         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
15229             /* index into the rcq chain array to last entry per page */
15230             struct eth_rx_sge *rx_sge =
15231                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
15232             /* point to the next page and wrap from last page */
15233             busaddr = (fp->rx_sge_dma.paddr +
15234                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
15235             rx_sge->addr_hi = htole32(U64_HI(busaddr));
15236             rx_sge->addr_lo = htole32(U64_LO(busaddr));
15237         }
15238
15239         /***********************/
15240         /* FP TX MBUF DMA MAPS */
15241         /***********************/
15242
15243         /* set required sizes before mapping to conserve resources */
15244         if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
15245             max_size     = BXE_TSO_MAX_SIZE;
15246             max_segments = BXE_TSO_MAX_SEGMENTS;
15247             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
15248         } else {
15249             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
15250             max_segments = BXE_MAX_SEGMENTS;
15251             max_seg_size = MCLBYTES;
15252         }
15253
15254         /* create a dma tag for the tx mbufs */
15255         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15256                                 1,                  /* alignment */
15257                                 0,                  /* boundary limit */
15258                                 BUS_SPACE_MAXADDR,  /* restricted low */
15259                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15260                                 NULL,               /* addr filter() */
15261                                 NULL,               /* addr filter() arg */
15262                                 max_size,           /* max map size */
15263                                 max_segments,       /* num discontinuous */
15264                                 max_seg_size,       /* max seg size */
15265                                 0,                  /* flags */
15266                                 NULL,               /* lock() */
15267                                 NULL,               /* lock() arg */
15268                                 &fp->tx_mbuf_tag);  /* returned dma tag */
15269         if (rc != 0) {
15270             /* XXX unwind and free previous fastpath allocations */
15271             BLOGE(sc, "Failed to create dma tag for "
15272                       "'fp %d tx mbufs' (%d)\n",
15273                   i, rc);
15274             return (1);
15275         }
15276
15277         /* create dma maps for each of the tx mbuf clusters */
15278         for (j = 0; j < TX_BD_TOTAL; j++) {
15279             if (bus_dmamap_create(fp->tx_mbuf_tag,
15280                                   BUS_DMA_NOWAIT,
15281                                   &fp->tx_mbuf_chain[j].m_map)) {
15282                 /* XXX unwind and free previous fastpath allocations */
15283                 BLOGE(sc, "Failed to create dma map for "
15284                           "'fp %d tx mbuf %d' (%d)\n",
15285                       i, j, rc);
15286                 return (1);
15287             }
15288         }
15289
15290         /***********************/
15291         /* FP RX MBUF DMA MAPS */
15292         /***********************/
15293
15294         /* create a dma tag for the rx mbufs */
15295         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15296                                 1,                  /* alignment */
15297                                 0,                  /* boundary limit */
15298                                 BUS_SPACE_MAXADDR,  /* restricted low */
15299                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15300                                 NULL,               /* addr filter() */
15301                                 NULL,               /* addr filter() arg */
15302                                 MJUM9BYTES,         /* max map size */
15303                                 1,                  /* num discontinuous */
15304                                 MJUM9BYTES,         /* max seg size */
15305                                 0,                  /* flags */
15306                                 NULL,               /* lock() */
15307                                 NULL,               /* lock() arg */
15308                                 &fp->rx_mbuf_tag);  /* returned dma tag */
15309         if (rc != 0) {
15310             /* XXX unwind and free previous fastpath allocations */
15311             BLOGE(sc, "Failed to create dma tag for "
15312                       "'fp %d rx mbufs' (%d)\n",
15313                   i, rc);
15314             return (1);
15315         }
15316
15317         /* create dma maps for each of the rx mbuf clusters */
15318         for (j = 0; j < RX_BD_TOTAL; j++) {
15319             if (bus_dmamap_create(fp->rx_mbuf_tag,
15320                                   BUS_DMA_NOWAIT,
15321                                   &fp->rx_mbuf_chain[j].m_map)) {
15322                 /* XXX unwind and free previous fastpath allocations */
15323                 BLOGE(sc, "Failed to create dma map for "
15324                           "'fp %d rx mbuf %d' (%d)\n",
15325                       i, j, rc);
15326                 return (1);
15327             }
15328         }
15329
15330         /* create dma map for the spare rx mbuf cluster */
15331         if (bus_dmamap_create(fp->rx_mbuf_tag,
15332                               BUS_DMA_NOWAIT,
15333                               &fp->rx_mbuf_spare_map)) {
15334             /* XXX unwind and free previous fastpath allocations */
15335             BLOGE(sc, "Failed to create dma map for "
15336                       "'fp %d spare rx mbuf' (%d)\n",
15337                   i, rc);
15338             return (1);
15339         }
15340
15341         /***************************/
15342         /* FP RX SGE MBUF DMA MAPS */
15343         /***************************/
15344
15345         /* create a dma tag for the rx sge mbufs */
15346         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15347                                 1,                  /* alignment */
15348                                 0,                  /* boundary limit */
15349                                 BUS_SPACE_MAXADDR,  /* restricted low */
15350                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15351                                 NULL,               /* addr filter() */
15352                                 NULL,               /* addr filter() arg */
15353                                 BCM_PAGE_SIZE,      /* max map size */
15354                                 1,                  /* num discontinuous */
15355                                 BCM_PAGE_SIZE,      /* max seg size */
15356                                 0,                  /* flags */
15357                                 NULL,               /* lock() */
15358                                 NULL,               /* lock() arg */
15359                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
15360         if (rc != 0) {
15361             /* XXX unwind and free previous fastpath allocations */
15362             BLOGE(sc, "Failed to create dma tag for "
15363                       "'fp %d rx sge mbufs' (%d)\n",
15364                   i, rc);
15365             return (1);
15366         }
15367
15368         /* create dma maps for the rx sge mbuf clusters */
15369         for (j = 0; j < RX_SGE_TOTAL; j++) {
15370             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15371                                   BUS_DMA_NOWAIT,
15372                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
15373                 /* XXX unwind and free previous fastpath allocations */
15374                 BLOGE(sc, "Failed to create dma map for "
15375                           "'fp %d rx sge mbuf %d' (%d)\n",
15376                       i, j, rc);
15377                 return (1);
15378             }
15379         }
15380
15381         /* create dma map for the spare rx sge mbuf cluster */
15382         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15383                               BUS_DMA_NOWAIT,
15384                               &fp->rx_sge_mbuf_spare_map)) {
15385             /* XXX unwind and free previous fastpath allocations */
15386             BLOGE(sc, "Failed to create dma map for "
15387                       "'fp %d spare rx sge mbuf' (%d)\n",
15388                   i, rc);
15389             return (1);
15390         }
15391
15392         /***************************/
15393         /* FP RX TPA MBUF DMA MAPS */
15394         /***************************/
15395
15396         /* create dma maps for the rx tpa mbuf clusters */
15397         max_agg_queues = MAX_AGG_QS(sc);
15398
15399         for (j = 0; j < max_agg_queues; j++) {
15400             if (bus_dmamap_create(fp->rx_mbuf_tag,
15401                                   BUS_DMA_NOWAIT,
15402                                   &fp->rx_tpa_info[j].bd.m_map)) {
15403                 /* XXX unwind and free previous fastpath allocations */
15404                 BLOGE(sc, "Failed to create dma map for "
15405                           "'fp %d rx tpa mbuf %d' (%d)\n",
15406                       i, j, rc);
15407                 return (1);
15408             }
15409         }
15410
15411         /* create dma map for the spare rx tpa mbuf cluster */
15412         if (bus_dmamap_create(fp->rx_mbuf_tag,
15413                               BUS_DMA_NOWAIT,
15414                               &fp->rx_tpa_info_mbuf_spare_map)) {
15415             /* XXX unwind and free previous fastpath allocations */
15416             BLOGE(sc, "Failed to create dma map for "
15417                       "'fp %d spare rx tpa mbuf' (%d)\n",
15418                   i, rc);
15419             return (1);
15420         }
15421
15422         bxe_init_sge_ring_bit_mask(fp);
15423     }
15424
15425     return (0);
15426 }
15427
15428 static void
15429 bxe_free_hsi_mem(struct bxe_softc *sc)
15430 {
15431     struct bxe_fastpath *fp;
15432     int max_agg_queues;
15433     int i, j;
15434
15435     if (sc->parent_dma_tag == NULL) {
15436         return; /* assume nothing was allocated */
15437     }
15438
15439     for (i = 0; i < sc->num_queues; i++) {
15440         fp = &sc->fp[i];
15441
15442         /*******************/
15443         /* FP STATUS BLOCK */
15444         /*******************/
15445
15446         bxe_dma_free(sc, &fp->sb_dma);
15447         memset(&fp->status_block, 0, sizeof(fp->status_block));
15448
15449         /******************/
15450         /* FP TX BD CHAIN */
15451         /******************/
15452
15453         bxe_dma_free(sc, &fp->tx_dma);
15454         fp->tx_chain = NULL;
15455
15456         /******************/
15457         /* FP RX BD CHAIN */
15458         /******************/
15459
15460         bxe_dma_free(sc, &fp->rx_dma);
15461         fp->rx_chain = NULL;
15462
15463         /*******************/
15464         /* FP RX RCQ CHAIN */
15465         /*******************/
15466
15467         bxe_dma_free(sc, &fp->rcq_dma);
15468         fp->rcq_chain = NULL;
15469
15470         /*******************/
15471         /* FP RX SGE CHAIN */
15472         /*******************/
15473
15474         bxe_dma_free(sc, &fp->rx_sge_dma);
15475         fp->rx_sge_chain = NULL;
15476
15477         /***********************/
15478         /* FP TX MBUF DMA MAPS */
15479         /***********************/
15480
15481         if (fp->tx_mbuf_tag != NULL) {
15482             for (j = 0; j < TX_BD_TOTAL; j++) {
15483                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
15484                     bus_dmamap_unload(fp->tx_mbuf_tag,
15485                                       fp->tx_mbuf_chain[j].m_map);
15486                     bus_dmamap_destroy(fp->tx_mbuf_tag,
15487                                        fp->tx_mbuf_chain[j].m_map);
15488                 }
15489             }
15490
15491             bus_dma_tag_destroy(fp->tx_mbuf_tag);
15492             fp->tx_mbuf_tag = NULL;
15493         }
15494
15495         /***********************/
15496         /* FP RX MBUF DMA MAPS */
15497         /***********************/
15498
15499         if (fp->rx_mbuf_tag != NULL) {
15500             for (j = 0; j < RX_BD_TOTAL; j++) {
15501                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
15502                     bus_dmamap_unload(fp->rx_mbuf_tag,
15503                                       fp->rx_mbuf_chain[j].m_map);
15504                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15505                                        fp->rx_mbuf_chain[j].m_map);
15506                 }
15507             }
15508
15509             if (fp->rx_mbuf_spare_map != NULL) {
15510                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15511                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15512             }
15513
15514             /***************************/
15515             /* FP RX TPA MBUF DMA MAPS */
15516             /***************************/
15517
15518             max_agg_queues = MAX_AGG_QS(sc);
15519
15520             for (j = 0; j < max_agg_queues; j++) {
15521                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
15522                     bus_dmamap_unload(fp->rx_mbuf_tag,
15523                                       fp->rx_tpa_info[j].bd.m_map);
15524                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15525                                        fp->rx_tpa_info[j].bd.m_map);
15526                 }
15527             }
15528
15529             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
15530                 bus_dmamap_unload(fp->rx_mbuf_tag,
15531                                   fp->rx_tpa_info_mbuf_spare_map);
15532                 bus_dmamap_destroy(fp->rx_mbuf_tag,
15533                                    fp->rx_tpa_info_mbuf_spare_map);
15534             }
15535
15536             bus_dma_tag_destroy(fp->rx_mbuf_tag);
15537             fp->rx_mbuf_tag = NULL;
15538         }
15539
15540         /***************************/
15541         /* FP RX SGE MBUF DMA MAPS */
15542         /***************************/
15543
15544         if (fp->rx_sge_mbuf_tag != NULL) {
15545             for (j = 0; j < RX_SGE_TOTAL; j++) {
15546                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
15547                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15548                                       fp->rx_sge_mbuf_chain[j].m_map);
15549                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15550                                        fp->rx_sge_mbuf_chain[j].m_map);
15551                 }
15552             }
15553
15554             if (fp->rx_sge_mbuf_spare_map != NULL) {
15555                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15556                                   fp->rx_sge_mbuf_spare_map);
15557                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15558                                    fp->rx_sge_mbuf_spare_map);
15559             }
15560
15561             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
15562             fp->rx_sge_mbuf_tag = NULL;
15563         }
15564     }
15565
15566     /***************************/
15567     /* FW DECOMPRESSION BUFFER */
15568     /***************************/
15569
15570     bxe_dma_free(sc, &sc->gz_buf_dma);
15571     sc->gz_buf = NULL;
15572     free(sc->gz_strm, M_DEVBUF);
15573     sc->gz_strm = NULL;
15574
15575     /*******************/
15576     /* SLOW PATH QUEUE */
15577     /*******************/
15578
15579     bxe_dma_free(sc, &sc->spq_dma);
15580     sc->spq = NULL;
15581
15582     /*************/
15583     /* SLOW PATH */
15584     /*************/
15585
15586     bxe_dma_free(sc, &sc->sp_dma);
15587     sc->sp = NULL;
15588
15589     /***************/
15590     /* EVENT QUEUE */
15591     /***************/
15592
15593     bxe_dma_free(sc, &sc->eq_dma);
15594     sc->eq = NULL;
15595
15596     /************************/
15597     /* DEFAULT STATUS BLOCK */
15598     /************************/
15599
15600     bxe_dma_free(sc, &sc->def_sb_dma);
15601     sc->def_sb = NULL;
15602
15603     bus_dma_tag_destroy(sc->parent_dma_tag);
15604     sc->parent_dma_tag = NULL;
15605 }
15606
15607 /*
15608  * Previous driver DMAE transaction may have occurred when pre-boot stage
15609  * ended and boot began. This would invalidate the addresses of the
15610  * transaction, resulting in was-error bit set in the PCI causing all
15611  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15612  * the interrupt which detected this from the pglueb and the was-done bit
15613  */
15614 static void
15615 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15616 {
15617     uint32_t val;
15618
15619     if (!CHIP_IS_E1x(sc)) {
15620         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15621         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15622             BLOGD(sc, DBG_LOAD,
15623                   "Clearing 'was-error' bit that was set in pglueb");
15624             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15625         }
15626     }
15627 }
15628
15629 static int
15630 bxe_prev_mcp_done(struct bxe_softc *sc)
15631 {
15632     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15633                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15634     if (!rc) {
15635         BLOGE(sc, "MCP response failure, aborting\n");
15636         return (-1);
15637     }
15638
15639     return (0);
15640 }
15641
15642 static struct bxe_prev_list_node *
15643 bxe_prev_path_get_entry(struct bxe_softc *sc)
15644 {
15645     struct bxe_prev_list_node *tmp;
15646
15647     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15648         if ((sc->pcie_bus == tmp->bus) &&
15649             (sc->pcie_device == tmp->slot) &&
15650             (SC_PATH(sc) == tmp->path)) {
15651             return (tmp);
15652         }
15653     }
15654
15655     return (NULL);
15656 }
15657
15658 static uint8_t
15659 bxe_prev_is_path_marked(struct bxe_softc *sc)
15660 {
15661     struct bxe_prev_list_node *tmp;
15662     int rc = FALSE;
15663
15664     mtx_lock(&bxe_prev_mtx);
15665
15666     tmp = bxe_prev_path_get_entry(sc);
15667     if (tmp) {
15668         if (tmp->aer) {
15669             BLOGD(sc, DBG_LOAD,
15670                   "Path %d/%d/%d was marked by AER\n",
15671                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15672         } else {
15673             rc = TRUE;
15674             BLOGD(sc, DBG_LOAD,
15675                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15676                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15677         }
15678     }
15679
15680     mtx_unlock(&bxe_prev_mtx);
15681
15682     return (rc);
15683 }
15684
15685 static int
15686 bxe_prev_mark_path(struct bxe_softc *sc,
15687                    uint8_t          after_undi)
15688 {
15689     struct bxe_prev_list_node *tmp;
15690
15691     mtx_lock(&bxe_prev_mtx);
15692
15693     /* Check whether the entry for this path already exists */
15694     tmp = bxe_prev_path_get_entry(sc);
15695     if (tmp) {
15696         if (!tmp->aer) {
15697             BLOGD(sc, DBG_LOAD,
15698                   "Re-marking AER in path %d/%d/%d\n",
15699                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15700         } else {
15701             BLOGD(sc, DBG_LOAD,
15702                   "Removing AER indication from path %d/%d/%d\n",
15703                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15704             tmp->aer = 0;
15705         }
15706
15707         mtx_unlock(&bxe_prev_mtx);
15708         return (0);
15709     }
15710
15711     mtx_unlock(&bxe_prev_mtx);
15712
15713     /* Create an entry for this path and add it */
15714     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15715                  (M_NOWAIT | M_ZERO));
15716     if (!tmp) {
15717         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15718         return (-1);
15719     }
15720
15721     tmp->bus  = sc->pcie_bus;
15722     tmp->slot = sc->pcie_device;
15723     tmp->path = SC_PATH(sc);
15724     tmp->aer  = 0;
15725     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15726
15727     mtx_lock(&bxe_prev_mtx);
15728
15729     BLOGD(sc, DBG_LOAD,
15730           "Marked path %d/%d/%d - finished previous unload\n",
15731           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15732     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15733
15734     mtx_unlock(&bxe_prev_mtx);
15735
15736     return (0);
15737 }
15738
15739 static int
15740 bxe_do_flr(struct bxe_softc *sc)
15741 {
15742     int i;
15743
15744     /* only E2 and onwards support FLR */
15745     if (CHIP_IS_E1x(sc)) {
15746         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15747         return (-1);
15748     }
15749
15750     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15751     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15752         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15753               sc->devinfo.bc_ver);
15754         return (-1);
15755     }
15756
15757     /* Wait for Transaction Pending bit clean */
15758     for (i = 0; i < 4; i++) {
15759         if (i) {
15760             DELAY(((1 << (i - 1)) * 100) * 1000);
15761         }
15762
15763         if (!bxe_is_pcie_pending(sc)) {
15764             goto clear;
15765         }
15766     }
15767
15768     BLOGE(sc, "PCIE transaction is not cleared, "
15769               "proceeding with reset anyway\n");
15770
15771 clear:
15772
15773     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15774     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15775
15776     return (0);
15777 }
15778
15779 struct bxe_mac_vals {
15780     uint32_t xmac_addr;
15781     uint32_t xmac_val;
15782     uint32_t emac_addr;
15783     uint32_t emac_val;
15784     uint32_t umac_addr;
15785     uint32_t umac_val;
15786     uint32_t bmac_addr;
15787     uint32_t bmac_val[2];
15788 };
15789
15790 static void
15791 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15792                           struct bxe_mac_vals *vals)
15793 {
15794     uint32_t val, base_addr, offset, mask, reset_reg;
15795     uint8_t mac_stopped = FALSE;
15796     uint8_t port = SC_PORT(sc);
15797     uint32_t wb_data[2];
15798
15799     /* reset addresses as they also mark which values were changed */
15800     vals->bmac_addr = 0;
15801     vals->umac_addr = 0;
15802     vals->xmac_addr = 0;
15803     vals->emac_addr = 0;
15804
15805     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15806
15807     if (!CHIP_IS_E3(sc)) {
15808         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15809         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15810         if ((mask & reset_reg) && val) {
15811             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15812             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15813                                     : NIG_REG_INGRESS_BMAC0_MEM;
15814             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15815                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15816
15817             /*
15818              * use rd/wr since we cannot use dmae. This is safe
15819              * since MCP won't access the bus due to the request
15820              * to unload, and no function on the path can be
15821              * loaded at this time.
15822              */
15823             wb_data[0] = REG_RD(sc, base_addr + offset);
15824             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15825             vals->bmac_addr = base_addr + offset;
15826             vals->bmac_val[0] = wb_data[0];
15827             vals->bmac_val[1] = wb_data[1];
15828             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15829             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15830             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15831         }
15832
15833         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15834         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15835         vals->emac_val = REG_RD(sc, vals->emac_addr);
15836         REG_WR(sc, vals->emac_addr, 0);
15837         mac_stopped = TRUE;
15838     } else {
15839         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15840             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15841             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15842             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15843             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15844             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15845             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15846             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15847             REG_WR(sc, vals->xmac_addr, 0);
15848             mac_stopped = TRUE;
15849         }
15850
15851         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15852         if (mask & reset_reg) {
15853             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15854             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15855             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15856             vals->umac_val = REG_RD(sc, vals->umac_addr);
15857             REG_WR(sc, vals->umac_addr, 0);
15858             mac_stopped = TRUE;
15859         }
15860     }
15861
15862     if (mac_stopped) {
15863         DELAY(20000);
15864     }
15865 }
15866
15867 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15868 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15869 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15870 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15871
15872 static void
15873 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15874                          uint8_t          port,
15875                          uint8_t          inc)
15876 {
15877     uint16_t rcq, bd;
15878     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15879
15880     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15881     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15882
15883     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15884     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15885
15886     BLOGD(sc, DBG_LOAD,
15887           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15888           port, bd, rcq);
15889 }
15890
15891 static int
15892 bxe_prev_unload_common(struct bxe_softc *sc)
15893 {
15894     uint32_t reset_reg, tmp_reg = 0, rc;
15895     uint8_t prev_undi = FALSE;
15896     struct bxe_mac_vals mac_vals;
15897     uint32_t timer_count = 1000;
15898     uint32_t prev_brb;
15899
15900     /*
15901      * It is possible a previous function received 'common' answer,
15902      * but hasn't loaded yet, therefore creating a scenario of
15903      * multiple functions receiving 'common' on the same path.
15904      */
15905     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15906
15907     memset(&mac_vals, 0, sizeof(mac_vals));
15908
15909     if (bxe_prev_is_path_marked(sc)) {
15910         return (bxe_prev_mcp_done(sc));
15911     }
15912
15913     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15914
15915     /* Reset should be performed after BRB is emptied */
15916     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15917         /* Close the MAC Rx to prevent BRB from filling up */
15918         bxe_prev_unload_close_mac(sc, &mac_vals);
15919
15920         /* close LLH filters towards the BRB */
15921         elink_set_rx_filter(&sc->link_params, 0);
15922
15923         /*
15924          * Check if the UNDI driver was previously loaded.
15925          * UNDI driver initializes CID offset for normal bell to 0x7
15926          */
15927         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15928             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15929             if (tmp_reg == 0x7) {
15930                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15931                 prev_undi = TRUE;
15932                 /* clear the UNDI indication */
15933                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15934                 /* clear possible idle check errors */
15935                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15936             }
15937         }
15938
15939         /* wait until BRB is empty */
15940         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15941         while (timer_count) {
15942             prev_brb = tmp_reg;
15943
15944             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15945             if (!tmp_reg) {
15946                 break;
15947             }
15948
15949             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15950
15951             /* reset timer as long as BRB actually gets emptied */
15952             if (prev_brb > tmp_reg) {
15953                 timer_count = 1000;
15954             } else {
15955                 timer_count--;
15956             }
15957
15958             /* If UNDI resides in memory, manually increment it */
15959             if (prev_undi) {
15960                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15961             }
15962
15963             DELAY(10);
15964         }
15965
15966         if (!timer_count) {
15967             BLOGE(sc, "Failed to empty BRB\n");
15968         }
15969     }
15970
15971     /* No packets are in the pipeline, path is ready for reset */
15972     bxe_reset_common(sc);
15973
15974     if (mac_vals.xmac_addr) {
15975         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15976     }
15977     if (mac_vals.umac_addr) {
15978         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15979     }
15980     if (mac_vals.emac_addr) {
15981         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15982     }
15983     if (mac_vals.bmac_addr) {
15984         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
15985         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
15986     }
15987
15988     rc = bxe_prev_mark_path(sc, prev_undi);
15989     if (rc) {
15990         bxe_prev_mcp_done(sc);
15991         return (rc);
15992     }
15993
15994     return (bxe_prev_mcp_done(sc));
15995 }
15996
15997 static int
15998 bxe_prev_unload_uncommon(struct bxe_softc *sc)
15999 {
16000     int rc;
16001
16002     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
16003
16004     /* Test if previous unload process was already finished for this path */
16005     if (bxe_prev_is_path_marked(sc)) {
16006         return (bxe_prev_mcp_done(sc));
16007     }
16008
16009     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
16010
16011     /*
16012      * If function has FLR capabilities, and existing FW version matches
16013      * the one required, then FLR will be sufficient to clean any residue
16014      * left by previous driver
16015      */
16016     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
16017     if (!rc) {
16018         /* fw version is good */
16019         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
16020         rc = bxe_do_flr(sc);
16021     }
16022
16023     if (!rc) {
16024         /* FLR was performed */
16025         BLOGD(sc, DBG_LOAD, "FLR successful\n");
16026         return (0);
16027     }
16028
16029     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
16030
16031     /* Close the MCP request, return failure*/
16032     rc = bxe_prev_mcp_done(sc);
16033     if (!rc) {
16034         rc = BXE_PREV_WAIT_NEEDED;
16035     }
16036
16037     return (rc);
16038 }
16039
16040 static int
16041 bxe_prev_unload(struct bxe_softc *sc)
16042 {
16043     int time_counter = 10;
16044     uint32_t fw, hw_lock_reg, hw_lock_val;
16045     uint32_t rc = 0;
16046
16047     /*
16048      * Clear HW from errors which may have resulted from an interrupted
16049      * DMAE transaction.
16050      */
16051     bxe_prev_interrupted_dmae(sc);
16052
16053     /* Release previously held locks */
16054     hw_lock_reg =
16055         (SC_FUNC(sc) <= 5) ?
16056             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
16057             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
16058
16059     hw_lock_val = (REG_RD(sc, hw_lock_reg));
16060     if (hw_lock_val) {
16061         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
16062             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
16063             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
16064                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
16065         }
16066         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
16067         REG_WR(sc, hw_lock_reg, 0xffffffff);
16068     } else {
16069         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
16070     }
16071
16072     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
16073         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
16074         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
16075     }
16076
16077     do {
16078         /* Lock MCP using an unload request */
16079         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
16080         if (!fw) {
16081             BLOGE(sc, "MCP response failure, aborting\n");
16082             rc = -1;
16083             break;
16084         }
16085
16086         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
16087             rc = bxe_prev_unload_common(sc);
16088             break;
16089         }
16090
16091         /* non-common reply from MCP night require looping */
16092         rc = bxe_prev_unload_uncommon(sc);
16093         if (rc != BXE_PREV_WAIT_NEEDED) {
16094             break;
16095         }
16096
16097         DELAY(20000);
16098     } while (--time_counter);
16099
16100     if (!time_counter || rc) {
16101         BLOGE(sc, "Failed to unload previous driver!\n");
16102         rc = -1;
16103     }
16104
16105     return (rc);
16106 }
16107
16108 void
16109 bxe_dcbx_set_state(struct bxe_softc *sc,
16110                    uint8_t          dcb_on,
16111                    uint32_t         dcbx_enabled)
16112 {
16113     if (!CHIP_IS_E1x(sc)) {
16114         sc->dcb_state = dcb_on;
16115         sc->dcbx_enabled = dcbx_enabled;
16116     } else {
16117         sc->dcb_state = FALSE;
16118         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
16119     }
16120     BLOGD(sc, DBG_LOAD,
16121           "DCB state [%s:%s]\n",
16122           dcb_on ? "ON" : "OFF",
16123           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
16124           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
16125           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
16126           "on-chip with negotiation" : "invalid");
16127 }
16128
16129 /* must be called after sriov-enable */
16130 static int
16131 bxe_set_qm_cid_count(struct bxe_softc *sc)
16132 {
16133     int cid_count = BXE_L2_MAX_CID(sc);
16134
16135     if (IS_SRIOV(sc)) {
16136         cid_count += BXE_VF_CIDS;
16137     }
16138
16139     if (CNIC_SUPPORT(sc)) {
16140         cid_count += CNIC_CID_MAX;
16141     }
16142
16143     return (roundup(cid_count, QM_CID_ROUND));
16144 }
16145
16146 static void
16147 bxe_init_multi_cos(struct bxe_softc *sc)
16148 {
16149     int pri, cos;
16150
16151     uint32_t pri_map = 0; /* XXX change to user config */
16152
16153     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
16154         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
16155         if (cos < sc->max_cos) {
16156             sc->prio_to_cos[pri] = cos;
16157         } else {
16158             BLOGW(sc, "Invalid COS %d for priority %d "
16159                       "(max COS is %d), setting to 0\n",
16160                   cos, pri, (sc->max_cos - 1));
16161             sc->prio_to_cos[pri] = 0;
16162         }
16163     }
16164 }
16165
16166 static int
16167 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
16168 {
16169     struct bxe_softc *sc;
16170     int error, result;
16171
16172     result = 0;
16173     error = sysctl_handle_int(oidp, &result, 0, req);
16174
16175     if (error || !req->newptr) {
16176         return (error);
16177     }
16178
16179     if (result == 1) {
16180         uint32_t  temp;
16181         sc = (struct bxe_softc *)arg1;
16182
16183         BLOGI(sc, "... dumping driver state ...\n");
16184         temp = SHMEM2_RD(sc, temperature_in_half_celsius);
16185         BLOGI(sc, "\t Device Temperature = %d Celsius\n", (temp/2));
16186     }
16187
16188     return (error);
16189 }
16190
16191 static int
16192 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
16193 {
16194     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16195     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
16196     uint32_t *offset;
16197     uint64_t value = 0;
16198     int index = (int)arg2;
16199
16200     if (index >= BXE_NUM_ETH_STATS) {
16201         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
16202         return (-1);
16203     }
16204
16205     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
16206
16207     switch (bxe_eth_stats_arr[index].size) {
16208     case 4:
16209         value = (uint64_t)*offset;
16210         break;
16211     case 8:
16212         value = HILO_U64(*offset, *(offset + 1));
16213         break;
16214     default:
16215         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
16216               index, bxe_eth_stats_arr[index].size);
16217         return (-1);
16218     }
16219
16220     return (sysctl_handle_64(oidp, &value, 0, req));
16221 }
16222
16223 static int
16224 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
16225 {
16226     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16227     uint32_t *eth_stats;
16228     uint32_t *offset;
16229     uint64_t value = 0;
16230     uint32_t q_stat = (uint32_t)arg2;
16231     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
16232     uint32_t index = (q_stat & 0xffff);
16233
16234     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
16235
16236     if (index >= BXE_NUM_ETH_Q_STATS) {
16237         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
16238         return (-1);
16239     }
16240
16241     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
16242
16243     switch (bxe_eth_q_stats_arr[index].size) {
16244     case 4:
16245         value = (uint64_t)*offset;
16246         break;
16247     case 8:
16248         value = HILO_U64(*offset, *(offset + 1));
16249         break;
16250     default:
16251         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
16252               index, bxe_eth_q_stats_arr[index].size);
16253         return (-1);
16254     }
16255
16256     return (sysctl_handle_64(oidp, &value, 0, req));
16257 }
16258
16259 static void
16260 bxe_add_sysctls(struct bxe_softc *sc)
16261 {
16262     struct sysctl_ctx_list *ctx;
16263     struct sysctl_oid_list *children;
16264     struct sysctl_oid *queue_top, *queue;
16265     struct sysctl_oid_list *queue_top_children, *queue_children;
16266     char queue_num_buf[32];
16267     uint32_t q_stat;
16268     int i, j;
16269
16270     ctx = device_get_sysctl_ctx(sc->dev);
16271     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
16272
16273     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
16274                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
16275                       "version");
16276
16277     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
16278                       CTLFLAG_RD, &sc->devinfo.bc_ver_str, 0,
16279                       "bootcode version");
16280
16281     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
16282              BCM_5710_FW_MAJOR_VERSION,
16283              BCM_5710_FW_MINOR_VERSION,
16284              BCM_5710_FW_REVISION_VERSION,
16285              BCM_5710_FW_ENGINEERING_VERSION);
16286     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
16287                       CTLFLAG_RD, &sc->fw_ver_str, 0,
16288                       "firmware version");
16289
16290     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
16291         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
16292          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
16293          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
16294          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
16295                                                                 "Unknown"));
16296     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
16297                       CTLFLAG_RD, &sc->mf_mode_str, 0,
16298                       "multifunction mode");
16299
16300     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
16301                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
16302                     "multifunction vnics per port");
16303
16304     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
16305                       CTLFLAG_RD, &sc->mac_addr_str, 0,
16306                       "mac address");
16307
16308     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
16309         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
16310          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
16311          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
16312                                               "???GT/s"),
16313         sc->devinfo.pcie_link_width);
16314     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
16315                       CTLFLAG_RD, &sc->pci_link_str, 0,
16316                       "pci link status");
16317
16318     sc->debug = bxe_debug;
16319     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "debug",
16320                     CTLFLAG_RW, &sc->debug, 0,
16321                     "debug logging mode");
16322
16323     sc->trigger_grcdump = 0;
16324     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "trigger_grcdump",
16325                     CTLFLAG_RW, &sc->trigger_grcdump, 0,
16326                     "set by driver when a grcdump is needed");
16327
16328
16329     sc->rx_budget = bxe_rx_budget;
16330     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
16331                     CTLFLAG_RW, &sc->rx_budget, 0,
16332                     "rx processing budget");
16333
16334     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
16335                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
16336                     bxe_sysctl_state, "IU", "dump driver state");
16337
16338     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
16339         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
16340                         bxe_eth_stats_arr[i].string,
16341                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
16342                         bxe_sysctl_eth_stat, "LU",
16343                         bxe_eth_stats_arr[i].string);
16344     }
16345
16346     /* add a new parent node for all queues "dev.bxe.#.queue" */
16347     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
16348                                 CTLFLAG_RD, NULL, "queue");
16349     queue_top_children = SYSCTL_CHILDREN(queue_top);
16350
16351     for (i = 0; i < sc->num_queues; i++) {
16352         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
16353         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
16354         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
16355                                 queue_num_buf, CTLFLAG_RD, NULL,
16356                                 "single queue");
16357         queue_children = SYSCTL_CHILDREN(queue);
16358
16359         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
16360             q_stat = ((i << 16) | j);
16361             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
16362                             bxe_eth_q_stats_arr[j].string,
16363                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
16364                             bxe_sysctl_eth_q_stat, "LU",
16365                             bxe_eth_q_stats_arr[j].string);
16366         }
16367     }
16368 }
16369
16370 /*
16371  * Device attach function.
16372  *
16373  * Allocates device resources, performs secondary chip identification, and
16374  * initializes driver instance variables. This function is called from driver
16375  * load after a successful probe.
16376  *
16377  * Returns:
16378  *   0 = Success, >0 = Failure
16379  */
16380 static int
16381 bxe_attach(device_t dev)
16382 {
16383     struct bxe_softc *sc;
16384
16385     sc = device_get_softc(dev);
16386
16387     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
16388
16389     sc->state = BXE_STATE_CLOSED;
16390
16391     sc->dev  = dev;
16392     sc->unit = device_get_unit(dev);
16393
16394     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
16395
16396     sc->pcie_bus    = pci_get_bus(dev);
16397     sc->pcie_device = pci_get_slot(dev);
16398     sc->pcie_func   = pci_get_function(dev);
16399
16400     /* enable bus master capability */
16401     pci_enable_busmaster(dev);
16402
16403     /* get the BARs */
16404     if (bxe_allocate_bars(sc) != 0) {
16405         return (ENXIO);
16406     }
16407
16408     /* initialize the mutexes */
16409     bxe_init_mutexes(sc);
16410
16411     /* prepare the periodic callout */
16412     callout_init(&sc->periodic_callout, 0);
16413
16414     /* prepare the chip taskqueue */
16415     sc->chip_tq_flags = CHIP_TQ_NONE;
16416     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16417              "bxe%d_chip_tq", sc->unit);
16418     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16419     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16420                                    taskqueue_thread_enqueue,
16421                                    &sc->chip_tq);
16422     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16423                             "%s", sc->chip_tq_name);
16424
16425     /* get device info and set params */
16426     if (bxe_get_device_info(sc) != 0) {
16427         BLOGE(sc, "getting device info\n");
16428         bxe_deallocate_bars(sc);
16429         pci_disable_busmaster(dev);
16430         return (ENXIO);
16431     }
16432
16433     /* get final misc params */
16434     bxe_get_params(sc);
16435
16436     /* set the default MTU (changed via ifconfig) */
16437     sc->mtu = ETHERMTU;
16438
16439     bxe_set_modes_bitmap(sc);
16440
16441     /* XXX
16442      * If in AFEX mode and the function is configured for FCoE
16443      * then bail... no L2 allowed.
16444      */
16445
16446     /* get phy settings from shmem and 'and' against admin settings */
16447     bxe_get_phy_info(sc);
16448
16449     /* initialize the FreeBSD ifnet interface */
16450     if (bxe_init_ifnet(sc) != 0) {
16451         bxe_release_mutexes(sc);
16452         bxe_deallocate_bars(sc);
16453         pci_disable_busmaster(dev);
16454         return (ENXIO);
16455     }
16456
16457     if (bxe_add_cdev(sc) != 0) {
16458         if (sc->ifnet != NULL) {
16459             ether_ifdetach(sc->ifnet);
16460         }
16461         ifmedia_removeall(&sc->ifmedia);
16462         bxe_release_mutexes(sc);
16463         bxe_deallocate_bars(sc);
16464         pci_disable_busmaster(dev);
16465         return (ENXIO);
16466     }
16467
16468     /* allocate device interrupts */
16469     if (bxe_interrupt_alloc(sc) != 0) {
16470         bxe_del_cdev(sc);
16471         if (sc->ifnet != NULL) {
16472             ether_ifdetach(sc->ifnet);
16473         }
16474         ifmedia_removeall(&sc->ifmedia);
16475         bxe_release_mutexes(sc);
16476         bxe_deallocate_bars(sc);
16477         pci_disable_busmaster(dev);
16478         return (ENXIO);
16479     }
16480
16481     /* allocate ilt */
16482     if (bxe_alloc_ilt_mem(sc) != 0) {
16483         bxe_interrupt_free(sc);
16484         bxe_del_cdev(sc);
16485         if (sc->ifnet != NULL) {
16486             ether_ifdetach(sc->ifnet);
16487         }
16488         ifmedia_removeall(&sc->ifmedia);
16489         bxe_release_mutexes(sc);
16490         bxe_deallocate_bars(sc);
16491         pci_disable_busmaster(dev);
16492         return (ENXIO);
16493     }
16494
16495     /* allocate the host hardware/software hsi structures */
16496     if (bxe_alloc_hsi_mem(sc) != 0) {
16497         bxe_free_ilt_mem(sc);
16498         bxe_interrupt_free(sc);
16499         bxe_del_cdev(sc);
16500         if (sc->ifnet != NULL) {
16501             ether_ifdetach(sc->ifnet);
16502         }
16503         ifmedia_removeall(&sc->ifmedia);
16504         bxe_release_mutexes(sc);
16505         bxe_deallocate_bars(sc);
16506         pci_disable_busmaster(dev);
16507         return (ENXIO);
16508     }
16509
16510     /* need to reset chip if UNDI was active */
16511     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16512         /* init fw_seq */
16513         sc->fw_seq =
16514             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16515              DRV_MSG_SEQ_NUMBER_MASK);
16516         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16517         bxe_prev_unload(sc);
16518     }
16519
16520 #if 1
16521     /* XXX */
16522     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16523 #else
16524     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16525         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16526         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16527         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16528         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16529         bxe_dcbx_init_params(sc);
16530     } else {
16531         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16532     }
16533 #endif
16534
16535     /* calculate qm_cid_count */
16536     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16537     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16538
16539     sc->max_cos = 1;
16540     bxe_init_multi_cos(sc);
16541
16542     bxe_add_sysctls(sc);
16543
16544     return (0);
16545 }
16546
16547 /*
16548  * Device detach function.
16549  *
16550  * Stops the controller, resets the controller, and releases resources.
16551  *
16552  * Returns:
16553  *   0 = Success, >0 = Failure
16554  */
16555 static int
16556 bxe_detach(device_t dev)
16557 {
16558     struct bxe_softc *sc;
16559     struct ifnet *ifp;
16560
16561     sc = device_get_softc(dev);
16562
16563     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16564
16565     ifp = sc->ifnet;
16566     if (ifp != NULL && ifp->if_vlantrunk != NULL) {
16567         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16568         return(EBUSY);
16569     }
16570
16571     bxe_del_cdev(sc);
16572
16573     /* stop the periodic callout */
16574     bxe_periodic_stop(sc);
16575
16576     /* stop the chip taskqueue */
16577     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16578     if (sc->chip_tq) {
16579         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16580         taskqueue_free(sc->chip_tq);
16581         sc->chip_tq = NULL;
16582     }
16583
16584     /* stop and reset the controller if it was open */
16585     if (sc->state != BXE_STATE_CLOSED) {
16586         BXE_CORE_LOCK(sc);
16587         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16588         BXE_CORE_UNLOCK(sc);
16589     }
16590
16591     /* release the network interface */
16592     if (ifp != NULL) {
16593         ether_ifdetach(ifp);
16594     }
16595     ifmedia_removeall(&sc->ifmedia);
16596
16597     /* XXX do the following based on driver state... */
16598
16599     /* free the host hardware/software hsi structures */
16600     bxe_free_hsi_mem(sc);
16601
16602     /* free ilt */
16603     bxe_free_ilt_mem(sc);
16604
16605     /* release the interrupts */
16606     bxe_interrupt_free(sc);
16607
16608     /* Release the mutexes*/
16609     bxe_release_mutexes(sc);
16610
16611     /* Release the PCIe BAR mapped memory */
16612     bxe_deallocate_bars(sc);
16613
16614     /* Release the FreeBSD interface. */
16615     if (sc->ifnet != NULL) {
16616         if_free(sc->ifnet);
16617     }
16618
16619     pci_disable_busmaster(dev);
16620
16621     return (0);
16622 }
16623
16624 /*
16625  * Device shutdown function.
16626  *
16627  * Stops and resets the controller.
16628  *
16629  * Returns:
16630  *   Nothing
16631  */
16632 static int
16633 bxe_shutdown(device_t dev)
16634 {
16635     struct bxe_softc *sc;
16636
16637     sc = device_get_softc(dev);
16638
16639     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16640
16641     /* stop the periodic callout */
16642     bxe_periodic_stop(sc);
16643
16644     BXE_CORE_LOCK(sc);
16645     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16646     BXE_CORE_UNLOCK(sc);
16647
16648     return (0);
16649 }
16650
16651 void
16652 bxe_igu_ack_sb(struct bxe_softc *sc,
16653                uint8_t          igu_sb_id,
16654                uint8_t          segment,
16655                uint16_t         index,
16656                uint8_t          op,
16657                uint8_t          update)
16658 {
16659     uint32_t igu_addr = sc->igu_base_addr;
16660     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16661     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16662 }
16663
16664 static void
16665 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16666                      uint8_t          func,
16667                      uint8_t          idu_sb_id,
16668                      uint8_t          is_pf)
16669 {
16670     uint32_t data, ctl, cnt = 100;
16671     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16672     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16673     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16674     uint32_t sb_bit =  1 << (idu_sb_id%32);
16675     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16676     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16677
16678     /* Not supported in BC mode */
16679     if (CHIP_INT_MODE_IS_BC(sc)) {
16680         return;
16681     }
16682
16683     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16684              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16685             IGU_REGULAR_CLEANUP_SET |
16686             IGU_REGULAR_BCLEANUP);
16687
16688     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16689            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16690            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16691
16692     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16693             data, igu_addr_data);
16694     REG_WR(sc, igu_addr_data, data);
16695
16696     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16697                       BUS_SPACE_BARRIER_WRITE);
16698     mb();
16699
16700     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16701             ctl, igu_addr_ctl);
16702     REG_WR(sc, igu_addr_ctl, ctl);
16703
16704     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16705                       BUS_SPACE_BARRIER_WRITE);
16706     mb();
16707
16708     /* wait for clean up to finish */
16709     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16710         DELAY(20000);
16711     }
16712
16713     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16714         BLOGD(sc, DBG_LOAD,
16715               "Unable to finish IGU cleanup: "
16716               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16717               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16718     }
16719 }
16720
16721 static void
16722 bxe_igu_clear_sb(struct bxe_softc *sc,
16723                  uint8_t          idu_sb_id)
16724 {
16725     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16726 }
16727
16728
16729
16730
16731
16732
16733
16734 /*******************/
16735 /* ECORE CALLBACKS */
16736 /*******************/
16737
16738 static void
16739 bxe_reset_common(struct bxe_softc *sc)
16740 {
16741     uint32_t val = 0x1400;
16742
16743     /* reset_common */
16744     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16745
16746     if (CHIP_IS_E3(sc)) {
16747         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16748         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16749     }
16750
16751     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16752 }
16753
16754 static void
16755 bxe_common_init_phy(struct bxe_softc *sc)
16756 {
16757     uint32_t shmem_base[2];
16758     uint32_t shmem2_base[2];
16759
16760     /* Avoid common init in case MFW supports LFA */
16761     if (SHMEM2_RD(sc, size) >
16762         (uint32_t)offsetof(struct shmem2_region,
16763                            lfa_host_addr[SC_PORT(sc)])) {
16764         return;
16765     }
16766
16767     shmem_base[0]  = sc->devinfo.shmem_base;
16768     shmem2_base[0] = sc->devinfo.shmem2_base;
16769
16770     if (!CHIP_IS_E1x(sc)) {
16771         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16772         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16773     }
16774
16775     bxe_acquire_phy_lock(sc);
16776     elink_common_init_phy(sc, shmem_base, shmem2_base,
16777                           sc->devinfo.chip_id, 0);
16778     bxe_release_phy_lock(sc);
16779 }
16780
16781 static void
16782 bxe_pf_disable(struct bxe_softc *sc)
16783 {
16784     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16785
16786     val &= ~IGU_PF_CONF_FUNC_EN;
16787
16788     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16789     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16790     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16791 }
16792
16793 static void
16794 bxe_init_pxp(struct bxe_softc *sc)
16795 {
16796     uint16_t devctl;
16797     int r_order, w_order;
16798
16799     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16800
16801     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16802
16803     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16804
16805     if (sc->mrrs == -1) {
16806         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16807     } else {
16808         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16809         r_order = sc->mrrs;
16810     }
16811
16812     ecore_init_pxp_arb(sc, r_order, w_order);
16813 }
16814
16815 static uint32_t
16816 bxe_get_pretend_reg(struct bxe_softc *sc)
16817 {
16818     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16819     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16820     return (base + (SC_ABS_FUNC(sc)) * stride);
16821 }
16822
16823 /*
16824  * Called only on E1H or E2.
16825  * When pretending to be PF, the pretend value is the function number 0..7.
16826  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16827  * combination.
16828  */
16829 static int
16830 bxe_pretend_func(struct bxe_softc *sc,
16831                  uint16_t         pretend_func_val)
16832 {
16833     uint32_t pretend_reg;
16834
16835     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16836         return (-1);
16837     }
16838
16839     /* get my own pretend register */
16840     pretend_reg = bxe_get_pretend_reg(sc);
16841     REG_WR(sc, pretend_reg, pretend_func_val);
16842     REG_RD(sc, pretend_reg);
16843     return (0);
16844 }
16845
16846 static void
16847 bxe_iov_init_dmae(struct bxe_softc *sc)
16848 {
16849     return;
16850 #if 0
16851     BLOGD(sc, DBG_LOAD, "SRIOV is %s\n", IS_SRIOV(sc) ? "ON" : "OFF");
16852
16853     if (!IS_SRIOV(sc)) {
16854         return;
16855     }
16856
16857     REG_WR(sc, DMAE_REG_BACKWARD_COMP_EN, 0);
16858 #endif
16859 }
16860
16861 #if 0
16862 static int
16863 bxe_iov_init_ilt(struct bxe_softc *sc,
16864                  uint16_t         line)
16865 {
16866     return (line);
16867 #if 0
16868     int i;
16869     struct ecore_ilt* ilt = sc->ilt;
16870
16871     if (!IS_SRIOV(sc)) {
16872         return (line);
16873     }
16874
16875     /* set vfs ilt lines */
16876     for (i = 0; i < BXE_VF_CIDS/ILT_PAGE_CIDS ; i++) {
16877         struct hw_dma *hw_cxt = SC_VF_CXT_PAGE(sc,i);
16878         ilt->lines[line+i].page = hw_cxt->addr;
16879         ilt->lines[line+i].page_mapping = hw_cxt->mapping;
16880         ilt->lines[line+i].size = hw_cxt->size; /* doesn't matter */
16881     }
16882     return (line+i);
16883 #endif
16884 }
16885 #endif
16886
16887 static void
16888 bxe_iov_init_dq(struct bxe_softc *sc)
16889 {
16890     return;
16891 #if 0
16892     if (!IS_SRIOV(sc)) {
16893         return;
16894     }
16895
16896     /* Set the DQ such that the CID reflect the abs_vfid */
16897     REG_WR(sc, DORQ_REG_VF_NORM_VF_BASE, 0);
16898     REG_WR(sc, DORQ_REG_MAX_RVFID_SIZE, ilog2(BNX2X_MAX_NUM_OF_VFS));
16899
16900     /*
16901      * Set VFs starting CID. If its > 0 the preceding CIDs are belong to
16902      * the PF L2 queues
16903      */
16904     REG_WR(sc, DORQ_REG_VF_NORM_CID_BASE, BNX2X_FIRST_VF_CID);
16905
16906     /* The VF window size is the log2 of the max number of CIDs per VF */
16907     REG_WR(sc, DORQ_REG_VF_NORM_CID_WND_SIZE, BNX2X_VF_CID_WND);
16908
16909     /*
16910      * The VF doorbell size  0 - *B, 4 - 128B. We set it here to match
16911      * the Pf doorbell size although the 2 are independent.
16912      */
16913     REG_WR(sc, DORQ_REG_VF_NORM_CID_OFST,
16914            BNX2X_DB_SHIFT - BNX2X_DB_MIN_SHIFT);
16915
16916     /*
16917      * No security checks for now -
16918      * configure single rule (out of 16) mask = 0x1, value = 0x0,
16919      * CID range 0 - 0x1ffff
16920      */
16921     REG_WR(sc, DORQ_REG_VF_TYPE_MASK_0, 1);
16922     REG_WR(sc, DORQ_REG_VF_TYPE_VALUE_0, 0);
16923     REG_WR(sc, DORQ_REG_VF_TYPE_MIN_MCID_0, 0);
16924     REG_WR(sc, DORQ_REG_VF_TYPE_MAX_MCID_0, 0x1ffff);
16925
16926     /* set the number of VF alllowed doorbells to the full DQ range */
16927     REG_WR(sc, DORQ_REG_VF_NORM_MAX_CID_COUNT, 0x20000);
16928
16929     /* set the VF doorbell threshold */
16930     REG_WR(sc, DORQ_REG_VF_USAGE_CT_LIMIT, 4);
16931 #endif
16932 }
16933
16934 /* send a NIG loopback debug packet */
16935 static void
16936 bxe_lb_pckt(struct bxe_softc *sc)
16937 {
16938     uint32_t wb_write[3];
16939
16940     /* Ethernet source and destination addresses */
16941     wb_write[0] = 0x55555555;
16942     wb_write[1] = 0x55555555;
16943     wb_write[2] = 0x20;     /* SOP */
16944     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16945
16946     /* NON-IP protocol */
16947     wb_write[0] = 0x09000000;
16948     wb_write[1] = 0x55555555;
16949     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16950     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16951 }
16952
16953 /*
16954  * Some of the internal memories are not directly readable from the driver.
16955  * To test them we send debug packets.
16956  */
16957 static int
16958 bxe_int_mem_test(struct bxe_softc *sc)
16959 {
16960     int factor;
16961     int count, i;
16962     uint32_t val = 0;
16963
16964     if (CHIP_REV_IS_FPGA(sc)) {
16965         factor = 120;
16966     } else if (CHIP_REV_IS_EMUL(sc)) {
16967         factor = 200;
16968     } else {
16969         factor = 1;
16970     }
16971
16972     /* disable inputs of parser neighbor blocks */
16973     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16974     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16975     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16976     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16977
16978     /*  write 0 to parser credits for CFC search request */
16979     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16980
16981     /* send Ethernet packet */
16982     bxe_lb_pckt(sc);
16983
16984     /* TODO do i reset NIG statistic? */
16985     /* Wait until NIG register shows 1 packet of size 0x10 */
16986     count = 1000 * factor;
16987     while (count) {
16988         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16989         val = *BXE_SP(sc, wb_data[0]);
16990         if (val == 0x10) {
16991             break;
16992         }
16993
16994         DELAY(10000);
16995         count--;
16996     }
16997
16998     if (val != 0x10) {
16999         BLOGE(sc, "NIG timeout val=0x%x\n", val);
17000         return (-1);
17001     }
17002
17003     /* wait until PRS register shows 1 packet */
17004     count = (1000 * factor);
17005     while (count) {
17006         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17007         if (val == 1) {
17008             break;
17009         }
17010
17011         DELAY(10000);
17012         count--;
17013     }
17014
17015     if (val != 0x1) {
17016         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17017         return (-2);
17018     }
17019
17020     /* Reset and init BRB, PRS */
17021     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17022     DELAY(50000);
17023     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17024     DELAY(50000);
17025     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17026     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17027
17028     /* Disable inputs of parser neighbor blocks */
17029     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
17030     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
17031     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
17032     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
17033
17034     /* Write 0 to parser credits for CFC search request */
17035     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
17036
17037     /* send 10 Ethernet packets */
17038     for (i = 0; i < 10; i++) {
17039         bxe_lb_pckt(sc);
17040     }
17041
17042     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
17043     count = (1000 * factor);
17044     while (count) {
17045         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17046         val = *BXE_SP(sc, wb_data[0]);
17047         if (val == 0xb0) {
17048             break;
17049         }
17050
17051         DELAY(10000);
17052         count--;
17053     }
17054
17055     if (val != 0xb0) {
17056         BLOGE(sc, "NIG timeout val=0x%x\n", val);
17057         return (-3);
17058     }
17059
17060     /* Wait until PRS register shows 2 packets */
17061     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17062     if (val != 2) {
17063         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17064     }
17065
17066     /* Write 1 to parser credits for CFC search request */
17067     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
17068
17069     /* Wait until PRS register shows 3 packets */
17070     DELAY(10000 * factor);
17071
17072     /* Wait until NIG register shows 1 packet of size 0x10 */
17073     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17074     if (val != 3) {
17075         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17076     }
17077
17078     /* clear NIG EOP FIFO */
17079     for (i = 0; i < 11; i++) {
17080         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
17081     }
17082
17083     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
17084     if (val != 1) {
17085         BLOGE(sc, "clear of NIG failed\n");
17086         return (-4);
17087     }
17088
17089     /* Reset and init BRB, PRS, NIG */
17090     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17091     DELAY(50000);
17092     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17093     DELAY(50000);
17094     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17095     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17096     if (!CNIC_SUPPORT(sc)) {
17097         /* set NIC mode */
17098         REG_WR(sc, PRS_REG_NIC_MODE, 1);
17099     }
17100
17101     /* Enable inputs of parser neighbor blocks */
17102     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
17103     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
17104     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
17105     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
17106
17107     return (0);
17108 }
17109
17110 static void
17111 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
17112 {
17113     int is_required;
17114     uint32_t val;
17115     int port;
17116
17117     is_required = 0;
17118     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
17119            SHARED_HW_CFG_FAN_FAILURE_MASK);
17120
17121     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
17122         is_required = 1;
17123     }
17124     /*
17125      * The fan failure mechanism is usually related to the PHY type since
17126      * the power consumption of the board is affected by the PHY. Currently,
17127      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
17128      */
17129     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
17130         for (port = PORT_0; port < PORT_MAX; port++) {
17131             is_required |= elink_fan_failure_det_req(sc,
17132                                                      sc->devinfo.shmem_base,
17133                                                      sc->devinfo.shmem2_base,
17134                                                      port);
17135         }
17136     }
17137
17138     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
17139
17140     if (is_required == 0) {
17141         return;
17142     }
17143
17144     /* Fan failure is indicated by SPIO 5 */
17145     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
17146
17147     /* set to active low mode */
17148     val = REG_RD(sc, MISC_REG_SPIO_INT);
17149     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
17150     REG_WR(sc, MISC_REG_SPIO_INT, val);
17151
17152     /* enable interrupt to signal the IGU */
17153     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17154     val |= MISC_SPIO_SPIO5;
17155     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
17156 }
17157
17158 static void
17159 bxe_enable_blocks_attention(struct bxe_softc *sc)
17160 {
17161     uint32_t val;
17162
17163     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17164     if (!CHIP_IS_E1x(sc)) {
17165         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
17166     } else {
17167         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
17168     }
17169     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17170     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17171     /*
17172      * mask read length error interrupts in brb for parser
17173      * (parsing unit and 'checksum and crc' unit)
17174      * these errors are legal (PU reads fixed length and CAC can cause
17175      * read length error on truncated packets)
17176      */
17177     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
17178     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
17179     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
17180     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
17181     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
17182     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
17183 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
17184 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
17185     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
17186     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
17187     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
17188 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
17189 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
17190     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
17191     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
17192     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
17193     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
17194 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
17195 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
17196
17197     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
17198            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
17199            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
17200     if (!CHIP_IS_E1x(sc)) {
17201         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
17202                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
17203     }
17204     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
17205
17206     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
17207     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
17208     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
17209 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
17210
17211     if (!CHIP_IS_E1x(sc)) {
17212         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
17213         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
17214     }
17215
17216     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
17217     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
17218 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
17219     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
17220 }
17221
17222 /**
17223  * bxe_init_hw_common - initialize the HW at the COMMON phase.
17224  *
17225  * @sc:     driver handle
17226  */
17227 static int
17228 bxe_init_hw_common(struct bxe_softc *sc)
17229 {
17230     uint8_t abs_func_id;
17231     uint32_t val;
17232
17233     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
17234           SC_ABS_FUNC(sc));
17235
17236     /*
17237      * take the RESET lock to protect undi_unload flow from accessing
17238      * registers while we are resetting the chip
17239      */
17240     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17241
17242     bxe_reset_common(sc);
17243
17244     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
17245
17246     val = 0xfffc;
17247     if (CHIP_IS_E3(sc)) {
17248         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
17249         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
17250     }
17251
17252     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
17253
17254     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17255
17256     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
17257     BLOGD(sc, DBG_LOAD, "after misc block init\n");
17258
17259     if (!CHIP_IS_E1x(sc)) {
17260         /*
17261          * 4-port mode or 2-port mode we need to turn off master-enable for
17262          * everyone. After that we turn it back on for self. So, we disregard
17263          * multi-function, and always disable all functions on the given path,
17264          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
17265          */
17266         for (abs_func_id = SC_PATH(sc);
17267              abs_func_id < (E2_FUNC_MAX * 2);
17268              abs_func_id += 2) {
17269             if (abs_func_id == SC_ABS_FUNC(sc)) {
17270                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17271                 continue;
17272             }
17273
17274             bxe_pretend_func(sc, abs_func_id);
17275
17276             /* clear pf enable */
17277             bxe_pf_disable(sc);
17278
17279             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17280         }
17281     }
17282
17283     BLOGD(sc, DBG_LOAD, "after pf disable\n");
17284
17285     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
17286
17287     if (CHIP_IS_E1(sc)) {
17288         /*
17289          * enable HW interrupt from PXP on USDM overflow
17290          * bit 16 on INT_MASK_0
17291          */
17292         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17293     }
17294
17295     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
17296     bxe_init_pxp(sc);
17297
17298 #ifdef __BIG_ENDIAN
17299     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
17300     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
17301     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
17302     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
17303     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
17304     /* make sure this value is 0 */
17305     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
17306
17307     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
17308     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
17309     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
17310     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
17311     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
17312 #endif
17313
17314     ecore_ilt_init_page_size(sc, INITOP_SET);
17315
17316     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
17317         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
17318     }
17319
17320     /* let the HW do it's magic... */
17321     DELAY(100000);
17322
17323     /* finish PXP init */
17324     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
17325     if (val != 1) {
17326         BLOGE(sc, "PXP2 CFG failed\n");
17327         return (-1);
17328     }
17329     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
17330     if (val != 1) {
17331         BLOGE(sc, "PXP2 RD_INIT failed\n");
17332         return (-1);
17333     }
17334
17335     BLOGD(sc, DBG_LOAD, "after pxp init\n");
17336
17337     /*
17338      * Timer bug workaround for E2 only. We need to set the entire ILT to have
17339      * entries with value "0" and valid bit on. This needs to be done by the
17340      * first PF that is loaded in a path (i.e. common phase)
17341      */
17342     if (!CHIP_IS_E1x(sc)) {
17343 /*
17344  * In E2 there is a bug in the timers block that can cause function 6 / 7
17345  * (i.e. vnic3) to start even if it is marked as "scan-off".
17346  * This occurs when a different function (func2,3) is being marked
17347  * as "scan-off". Real-life scenario for example: if a driver is being
17348  * load-unloaded while func6,7 are down. This will cause the timer to access
17349  * the ilt, translate to a logical address and send a request to read/write.
17350  * Since the ilt for the function that is down is not valid, this will cause
17351  * a translation error which is unrecoverable.
17352  * The Workaround is intended to make sure that when this happens nothing
17353  * fatal will occur. The workaround:
17354  *  1.  First PF driver which loads on a path will:
17355  *      a.  After taking the chip out of reset, by using pretend,
17356  *          it will write "0" to the following registers of
17357  *          the other vnics.
17358  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
17359  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
17360  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
17361  *          And for itself it will write '1' to
17362  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
17363  *          dmae-operations (writing to pram for example.)
17364  *          note: can be done for only function 6,7 but cleaner this
17365  *            way.
17366  *      b.  Write zero+valid to the entire ILT.
17367  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
17368  *          VNIC3 (of that port). The range allocated will be the
17369  *          entire ILT. This is needed to prevent  ILT range error.
17370  *  2.  Any PF driver load flow:
17371  *      a.  ILT update with the physical addresses of the allocated
17372  *          logical pages.
17373  *      b.  Wait 20msec. - note that this timeout is needed to make
17374  *          sure there are no requests in one of the PXP internal
17375  *          queues with "old" ILT addresses.
17376  *      c.  PF enable in the PGLC.
17377  *      d.  Clear the was_error of the PF in the PGLC. (could have
17378  *          occurred while driver was down)
17379  *      e.  PF enable in the CFC (WEAK + STRONG)
17380  *      f.  Timers scan enable
17381  *  3.  PF driver unload flow:
17382  *      a.  Clear the Timers scan_en.
17383  *      b.  Polling for scan_on=0 for that PF.
17384  *      c.  Clear the PF enable bit in the PXP.
17385  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
17386  *      e.  Write zero+valid to all ILT entries (The valid bit must
17387  *          stay set)
17388  *      f.  If this is VNIC 3 of a port then also init
17389  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
17390  *          to the last enrty in the ILT.
17391  *
17392  *      Notes:
17393  *      Currently the PF error in the PGLC is non recoverable.
17394  *      In the future the there will be a recovery routine for this error.
17395  *      Currently attention is masked.
17396  *      Having an MCP lock on the load/unload process does not guarantee that
17397  *      there is no Timer disable during Func6/7 enable. This is because the
17398  *      Timers scan is currently being cleared by the MCP on FLR.
17399  *      Step 2.d can be done only for PF6/7 and the driver can also check if
17400  *      there is error before clearing it. But the flow above is simpler and
17401  *      more general.
17402  *      All ILT entries are written by zero+valid and not just PF6/7
17403  *      ILT entries since in the future the ILT entries allocation for
17404  *      PF-s might be dynamic.
17405  */
17406         struct ilt_client_info ilt_cli;
17407         struct ecore_ilt ilt;
17408
17409         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
17410         memset(&ilt, 0, sizeof(struct ecore_ilt));
17411
17412         /* initialize dummy TM client */
17413         ilt_cli.start      = 0;
17414         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
17415         ilt_cli.client_num = ILT_CLIENT_TM;
17416
17417         /*
17418          * Step 1: set zeroes to all ilt page entries with valid bit on
17419          * Step 2: set the timers first/last ilt entry to point
17420          * to the entire range to prevent ILT range error for 3rd/4th
17421          * vnic (this code assumes existence of the vnic)
17422          *
17423          * both steps performed by call to ecore_ilt_client_init_op()
17424          * with dummy TM client
17425          *
17426          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
17427          * and his brother are split registers
17428          */
17429
17430         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
17431         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
17432         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17433
17434         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
17435         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
17436         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
17437     }
17438
17439     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
17440     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
17441
17442     if (!CHIP_IS_E1x(sc)) {
17443         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
17444                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
17445
17446         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
17447         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
17448
17449         /* let the HW do it's magic... */
17450         do {
17451             DELAY(200000);
17452             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17453         } while (factor-- && (val != 1));
17454
17455         if (val != 1) {
17456             BLOGE(sc, "ATC_INIT failed\n");
17457             return (-1);
17458         }
17459     }
17460
17461     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17462
17463     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17464
17465     bxe_iov_init_dmae(sc);
17466
17467     /* clean the DMAE memory */
17468     sc->dmae_ready = 1;
17469     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17470
17471     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17472
17473     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17474
17475     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17476
17477     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17478
17479     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17480     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17481     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17482     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17483
17484     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17485
17486     /* QM queues pointers table */
17487     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17488
17489     /* soft reset pulse */
17490     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17491     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17492
17493     if (CNIC_SUPPORT(sc))
17494         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17495
17496     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17497     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17498     if (!CHIP_REV_IS_SLOW(sc)) {
17499         /* enable hw interrupt from doorbell Q */
17500         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17501     }
17502
17503     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17504
17505     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17506     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17507
17508     if (!CHIP_IS_E1(sc)) {
17509         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17510     }
17511
17512     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17513         if (IS_MF_AFEX(sc)) {
17514             /*
17515              * configure that AFEX and VLAN headers must be
17516              * received in AFEX mode
17517              */
17518             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17519             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17520             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17521             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17522             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17523         } else {
17524             /*
17525              * Bit-map indicating which L2 hdrs may appear
17526              * after the basic Ethernet header
17527              */
17528             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17529                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17530         }
17531     }
17532
17533     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17534     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17535     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17536     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17537
17538     if (!CHIP_IS_E1x(sc)) {
17539         /* reset VFC memories */
17540         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17541                VFC_MEMORIES_RST_REG_CAM_RST |
17542                VFC_MEMORIES_RST_REG_RAM_RST);
17543         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17544                VFC_MEMORIES_RST_REG_CAM_RST |
17545                VFC_MEMORIES_RST_REG_RAM_RST);
17546
17547         DELAY(20000);
17548     }
17549
17550     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17551     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17552     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17553     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17554
17555     /* sync semi rtc */
17556     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17557            0x80000000);
17558     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17559            0x80000000);
17560
17561     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17562     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17563     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17564
17565     if (!CHIP_IS_E1x(sc)) {
17566         if (IS_MF_AFEX(sc)) {
17567             /*
17568              * configure that AFEX and VLAN headers must be
17569              * sent in AFEX mode
17570              */
17571             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17572             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17573             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17574             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17575             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17576         } else {
17577             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17578                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17579         }
17580     }
17581
17582     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17583
17584     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17585
17586     if (CNIC_SUPPORT(sc)) {
17587         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17588         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17589         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17590         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17591         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17592         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17593         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17594         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17595         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17596         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17597     }
17598     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17599
17600     if (sizeof(union cdu_context) != 1024) {
17601         /* we currently assume that a context is 1024 bytes */
17602         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17603               (long)sizeof(union cdu_context));
17604     }
17605
17606     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17607     val = (4 << 24) + (0 << 12) + 1024;
17608     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17609
17610     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17611
17612     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17613     /* enable context validation interrupt from CFC */
17614     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17615
17616     /* set the thresholds to prevent CFC/CDU race */
17617     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17618     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17619
17620     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17621         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17622     }
17623
17624     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17625     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17626
17627     /* Reset PCIE errors for debug */
17628     REG_WR(sc, 0x2814, 0xffffffff);
17629     REG_WR(sc, 0x3820, 0xffffffff);
17630
17631     if (!CHIP_IS_E1x(sc)) {
17632         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17633                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17634                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17635         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17636                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17637                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17638                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17639         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17640                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17641                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17642                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17643     }
17644
17645     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17646
17647     if (!CHIP_IS_E1(sc)) {
17648         /* in E3 this done in per-port section */
17649         if (!CHIP_IS_E3(sc))
17650             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17651     }
17652
17653     if (CHIP_IS_E1H(sc)) {
17654         /* not applicable for E2 (and above ...) */
17655         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17656     }
17657
17658     if (CHIP_REV_IS_SLOW(sc)) {
17659         DELAY(200000);
17660     }
17661
17662     /* finish CFC init */
17663     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17664     if (val != 1) {
17665         BLOGE(sc, "CFC LL_INIT failed\n");
17666         return (-1);
17667     }
17668     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17669     if (val != 1) {
17670         BLOGE(sc, "CFC AC_INIT failed\n");
17671         return (-1);
17672     }
17673     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17674     if (val != 1) {
17675         BLOGE(sc, "CFC CAM_INIT failed\n");
17676         return (-1);
17677     }
17678     REG_WR(sc, CFC_REG_DEBUG0, 0);
17679
17680     if (CHIP_IS_E1(sc)) {
17681         /* read NIG statistic to see if this is our first up since powerup */
17682         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17683         val = *BXE_SP(sc, wb_data[0]);
17684
17685         /* do internal memory self test */
17686         if ((val == 0) && bxe_int_mem_test(sc)) {
17687             BLOGE(sc, "internal mem self test failed\n");
17688             return (-1);
17689         }
17690     }
17691
17692     bxe_setup_fan_failure_detection(sc);
17693
17694     /* clear PXP2 attentions */
17695     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17696
17697     bxe_enable_blocks_attention(sc);
17698
17699     if (!CHIP_REV_IS_SLOW(sc)) {
17700         ecore_enable_blocks_parity(sc);
17701     }
17702
17703     if (!BXE_NOMCP(sc)) {
17704         if (CHIP_IS_E1x(sc)) {
17705             bxe_common_init_phy(sc);
17706         }
17707     }
17708
17709     return (0);
17710 }
17711
17712 /**
17713  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17714  *
17715  * @sc:     driver handle
17716  */
17717 static int
17718 bxe_init_hw_common_chip(struct bxe_softc *sc)
17719 {
17720     int rc = bxe_init_hw_common(sc);
17721
17722     if (rc) {
17723         return (rc);
17724     }
17725
17726     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17727     if (!BXE_NOMCP(sc)) {
17728         bxe_common_init_phy(sc);
17729     }
17730
17731     return (0);
17732 }
17733
17734 static int
17735 bxe_init_hw_port(struct bxe_softc *sc)
17736 {
17737     int port = SC_PORT(sc);
17738     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17739     uint32_t low, high;
17740     uint32_t val;
17741
17742     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17743
17744     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17745
17746     ecore_init_block(sc, BLOCK_MISC, init_phase);
17747     ecore_init_block(sc, BLOCK_PXP, init_phase);
17748     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17749
17750     /*
17751      * Timers bug workaround: disables the pf_master bit in pglue at
17752      * common phase, we need to enable it here before any dmae access are
17753      * attempted. Therefore we manually added the enable-master to the
17754      * port phase (it also happens in the function phase)
17755      */
17756     if (!CHIP_IS_E1x(sc)) {
17757         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17758     }
17759
17760     ecore_init_block(sc, BLOCK_ATC, init_phase);
17761     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17762     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17763     ecore_init_block(sc, BLOCK_QM, init_phase);
17764
17765     ecore_init_block(sc, BLOCK_TCM, init_phase);
17766     ecore_init_block(sc, BLOCK_UCM, init_phase);
17767     ecore_init_block(sc, BLOCK_CCM, init_phase);
17768     ecore_init_block(sc, BLOCK_XCM, init_phase);
17769
17770     /* QM cid (connection) count */
17771     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17772
17773     if (CNIC_SUPPORT(sc)) {
17774         ecore_init_block(sc, BLOCK_TM, init_phase);
17775         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17776         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17777     }
17778
17779     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17780
17781     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17782
17783     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17784         if (IS_MF(sc)) {
17785             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17786         } else if (sc->mtu > 4096) {
17787             if (BXE_ONE_PORT(sc)) {
17788                 low = 160;
17789             } else {
17790                 val = sc->mtu;
17791                 /* (24*1024 + val*4)/256 */
17792                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17793             }
17794         } else {
17795             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17796         }
17797         high = (low + 56); /* 14*1024/256 */
17798         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17799         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17800     }
17801
17802     if (CHIP_IS_MODE_4_PORT(sc)) {
17803         REG_WR(sc, SC_PORT(sc) ?
17804                BRB1_REG_MAC_GUARANTIED_1 :
17805                BRB1_REG_MAC_GUARANTIED_0, 40);
17806     }
17807
17808     ecore_init_block(sc, BLOCK_PRS, init_phase);
17809     if (CHIP_IS_E3B0(sc)) {
17810         if (IS_MF_AFEX(sc)) {
17811             /* configure headers for AFEX mode */
17812             REG_WR(sc, SC_PORT(sc) ?
17813                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17814                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17815             REG_WR(sc, SC_PORT(sc) ?
17816                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17817                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17818             REG_WR(sc, SC_PORT(sc) ?
17819                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17820                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17821         } else {
17822             /* Ovlan exists only if we are in multi-function +
17823              * switch-dependent mode, in switch-independent there
17824              * is no ovlan headers
17825              */
17826             REG_WR(sc, SC_PORT(sc) ?
17827                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17828                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17829                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17830         }
17831     }
17832
17833     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17834     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17835     ecore_init_block(sc, BLOCK_USDM, init_phase);
17836     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17837
17838     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17839     ecore_init_block(sc, BLOCK_USEM, init_phase);
17840     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17841     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17842
17843     ecore_init_block(sc, BLOCK_UPB, init_phase);
17844     ecore_init_block(sc, BLOCK_XPB, init_phase);
17845
17846     ecore_init_block(sc, BLOCK_PBF, init_phase);
17847
17848     if (CHIP_IS_E1x(sc)) {
17849         /* configure PBF to work without PAUSE mtu 9000 */
17850         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17851
17852         /* update threshold */
17853         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17854         /* update init credit */
17855         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17856
17857         /* probe changes */
17858         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17859         DELAY(50);
17860         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17861     }
17862
17863     if (CNIC_SUPPORT(sc)) {
17864         ecore_init_block(sc, BLOCK_SRC, init_phase);
17865     }
17866
17867     ecore_init_block(sc, BLOCK_CDU, init_phase);
17868     ecore_init_block(sc, BLOCK_CFC, init_phase);
17869
17870     if (CHIP_IS_E1(sc)) {
17871         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17872         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17873     }
17874     ecore_init_block(sc, BLOCK_HC, init_phase);
17875
17876     ecore_init_block(sc, BLOCK_IGU, init_phase);
17877
17878     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17879     /* init aeu_mask_attn_func_0/1:
17880      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17881      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17882      *             bits 4-7 are used for "per vn group attention" */
17883     val = IS_MF(sc) ? 0xF7 : 0x7;
17884     /* Enable DCBX attention for all but E1 */
17885     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17886     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17887
17888     ecore_init_block(sc, BLOCK_NIG, init_phase);
17889
17890     if (!CHIP_IS_E1x(sc)) {
17891         /* Bit-map indicating which L2 hdrs may appear after the
17892          * basic Ethernet header
17893          */
17894         if (IS_MF_AFEX(sc)) {
17895             REG_WR(sc, SC_PORT(sc) ?
17896                    NIG_REG_P1_HDRS_AFTER_BASIC :
17897                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17898         } else {
17899             REG_WR(sc, SC_PORT(sc) ?
17900                    NIG_REG_P1_HDRS_AFTER_BASIC :
17901                    NIG_REG_P0_HDRS_AFTER_BASIC,
17902                    IS_MF_SD(sc) ? 7 : 6);
17903         }
17904
17905         if (CHIP_IS_E3(sc)) {
17906             REG_WR(sc, SC_PORT(sc) ?
17907                    NIG_REG_LLH1_MF_MODE :
17908                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17909         }
17910     }
17911     if (!CHIP_IS_E3(sc)) {
17912         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17913     }
17914
17915     if (!CHIP_IS_E1(sc)) {
17916         /* 0x2 disable mf_ov, 0x1 enable */
17917         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17918                (IS_MF_SD(sc) ? 0x1 : 0x2));
17919
17920         if (!CHIP_IS_E1x(sc)) {
17921             val = 0;
17922             switch (sc->devinfo.mf_info.mf_mode) {
17923             case MULTI_FUNCTION_SD:
17924                 val = 1;
17925                 break;
17926             case MULTI_FUNCTION_SI:
17927             case MULTI_FUNCTION_AFEX:
17928                 val = 2;
17929                 break;
17930             }
17931
17932             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17933                         NIG_REG_LLH0_CLS_TYPE), val);
17934         }
17935         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17936         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17937         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17938     }
17939
17940     /* If SPIO5 is set to generate interrupts, enable it for this port */
17941     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17942     if (val & MISC_SPIO_SPIO5) {
17943         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17944                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17945         val = REG_RD(sc, reg_addr);
17946         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17947         REG_WR(sc, reg_addr, val);
17948     }
17949
17950     return (0);
17951 }
17952
17953 static uint32_t
17954 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17955                        uint32_t         reg,
17956                        uint32_t         expected,
17957                        uint32_t         poll_count)
17958 {
17959     uint32_t cur_cnt = poll_count;
17960     uint32_t val;
17961
17962     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17963         DELAY(FLR_WAIT_INTERVAL);
17964     }
17965
17966     return (val);
17967 }
17968
17969 static int
17970 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17971                               uint32_t         reg,
17972                               char             *msg,
17973                               uint32_t         poll_cnt)
17974 {
17975     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17976
17977     if (val != 0) {
17978         BLOGE(sc, "%s usage count=%d\n", msg, val);
17979         return (1);
17980     }
17981
17982     return (0);
17983 }
17984
17985 /* Common routines with VF FLR cleanup */
17986 static uint32_t
17987 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17988 {
17989     /* adjust polling timeout */
17990     if (CHIP_REV_IS_EMUL(sc)) {
17991         return (FLR_POLL_CNT * 2000);
17992     }
17993
17994     if (CHIP_REV_IS_FPGA(sc)) {
17995         return (FLR_POLL_CNT * 120);
17996     }
17997
17998     return (FLR_POLL_CNT);
17999 }
18000
18001 static int
18002 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
18003                            uint32_t         poll_cnt)
18004 {
18005     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
18006     if (bxe_flr_clnup_poll_hw_counter(sc,
18007                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
18008                                       "CFC PF usage counter timed out",
18009                                       poll_cnt)) {
18010         return (1);
18011     }
18012
18013     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
18014     if (bxe_flr_clnup_poll_hw_counter(sc,
18015                                       DORQ_REG_PF_USAGE_CNT,
18016                                       "DQ PF usage counter timed out",
18017                                       poll_cnt)) {
18018         return (1);
18019     }
18020
18021     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
18022     if (bxe_flr_clnup_poll_hw_counter(sc,
18023                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
18024                                       "QM PF usage counter timed out",
18025                                       poll_cnt)) {
18026         return (1);
18027     }
18028
18029     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
18030     if (bxe_flr_clnup_poll_hw_counter(sc,
18031                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
18032                                       "Timers VNIC usage counter timed out",
18033                                       poll_cnt)) {
18034         return (1);
18035     }
18036
18037     if (bxe_flr_clnup_poll_hw_counter(sc,
18038                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
18039                                       "Timers NUM_SCANS usage counter timed out",
18040                                       poll_cnt)) {
18041         return (1);
18042     }
18043
18044     /* Wait DMAE PF usage counter to zero */
18045     if (bxe_flr_clnup_poll_hw_counter(sc,
18046                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
18047                                       "DMAE dommand register timed out",
18048                                       poll_cnt)) {
18049         return (1);
18050     }
18051
18052     return (0);
18053 }
18054
18055 #define OP_GEN_PARAM(param)                                            \
18056     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
18057 #define OP_GEN_TYPE(type)                                           \
18058     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
18059 #define OP_GEN_AGG_VECT(index)                                             \
18060     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
18061
18062 static int
18063 bxe_send_final_clnup(struct bxe_softc *sc,
18064                      uint8_t          clnup_func,
18065                      uint32_t         poll_cnt)
18066 {
18067     uint32_t op_gen_command = 0;
18068     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
18069                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
18070     int ret = 0;
18071
18072     if (REG_RD(sc, comp_addr)) {
18073         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
18074         return (1);
18075     }
18076
18077     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
18078     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
18079     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
18080     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
18081
18082     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
18083     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
18084
18085     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
18086         BLOGE(sc, "FW final cleanup did not succeed\n");
18087         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
18088               (REG_RD(sc, comp_addr)));
18089         bxe_panic(sc, ("FLR cleanup failed\n"));
18090         return (1);
18091     }
18092
18093     /* Zero completion for nxt FLR */
18094     REG_WR(sc, comp_addr, 0);
18095
18096     return (ret);
18097 }
18098
18099 static void
18100 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
18101                        struct pbf_pN_buf_regs *regs,
18102                        uint32_t               poll_count)
18103 {
18104     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
18105     uint32_t cur_cnt = poll_count;
18106
18107     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
18108     crd = crd_start = REG_RD(sc, regs->crd);
18109     init_crd = REG_RD(sc, regs->init_crd);
18110
18111     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
18112     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
18113     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
18114
18115     while ((crd != init_crd) &&
18116            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
18117             (init_crd - crd_start))) {
18118         if (cur_cnt--) {
18119             DELAY(FLR_WAIT_INTERVAL);
18120             crd = REG_RD(sc, regs->crd);
18121             crd_freed = REG_RD(sc, regs->crd_freed);
18122         } else {
18123             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
18124             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
18125             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
18126             break;
18127         }
18128     }
18129
18130     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
18131           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18132 }
18133
18134 static void
18135 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
18136                        struct pbf_pN_cmd_regs *regs,
18137                        uint32_t               poll_count)
18138 {
18139     uint32_t occup, to_free, freed, freed_start;
18140     uint32_t cur_cnt = poll_count;
18141
18142     occup = to_free = REG_RD(sc, regs->lines_occup);
18143     freed = freed_start = REG_RD(sc, regs->lines_freed);
18144
18145     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18146     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18147
18148     while (occup &&
18149            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
18150         if (cur_cnt--) {
18151             DELAY(FLR_WAIT_INTERVAL);
18152             occup = REG_RD(sc, regs->lines_occup);
18153             freed = REG_RD(sc, regs->lines_freed);
18154         } else {
18155             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
18156             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18157             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18158             break;
18159         }
18160     }
18161
18162     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
18163           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18164 }
18165
18166 static void
18167 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
18168 {
18169     struct pbf_pN_cmd_regs cmd_regs[] = {
18170         {0, (CHIP_IS_E3B0(sc)) ?
18171             PBF_REG_TQ_OCCUPANCY_Q0 :
18172             PBF_REG_P0_TQ_OCCUPANCY,
18173             (CHIP_IS_E3B0(sc)) ?
18174             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
18175             PBF_REG_P0_TQ_LINES_FREED_CNT},
18176         {1, (CHIP_IS_E3B0(sc)) ?
18177             PBF_REG_TQ_OCCUPANCY_Q1 :
18178             PBF_REG_P1_TQ_OCCUPANCY,
18179             (CHIP_IS_E3B0(sc)) ?
18180             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
18181             PBF_REG_P1_TQ_LINES_FREED_CNT},
18182         {4, (CHIP_IS_E3B0(sc)) ?
18183             PBF_REG_TQ_OCCUPANCY_LB_Q :
18184             PBF_REG_P4_TQ_OCCUPANCY,
18185             (CHIP_IS_E3B0(sc)) ?
18186             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
18187             PBF_REG_P4_TQ_LINES_FREED_CNT}
18188     };
18189
18190     struct pbf_pN_buf_regs buf_regs[] = {
18191         {0, (CHIP_IS_E3B0(sc)) ?
18192             PBF_REG_INIT_CRD_Q0 :
18193             PBF_REG_P0_INIT_CRD ,
18194             (CHIP_IS_E3B0(sc)) ?
18195             PBF_REG_CREDIT_Q0 :
18196             PBF_REG_P0_CREDIT,
18197             (CHIP_IS_E3B0(sc)) ?
18198             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
18199             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
18200         {1, (CHIP_IS_E3B0(sc)) ?
18201             PBF_REG_INIT_CRD_Q1 :
18202             PBF_REG_P1_INIT_CRD,
18203             (CHIP_IS_E3B0(sc)) ?
18204             PBF_REG_CREDIT_Q1 :
18205             PBF_REG_P1_CREDIT,
18206             (CHIP_IS_E3B0(sc)) ?
18207             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
18208             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
18209         {4, (CHIP_IS_E3B0(sc)) ?
18210             PBF_REG_INIT_CRD_LB_Q :
18211             PBF_REG_P4_INIT_CRD,
18212             (CHIP_IS_E3B0(sc)) ?
18213             PBF_REG_CREDIT_LB_Q :
18214             PBF_REG_P4_CREDIT,
18215             (CHIP_IS_E3B0(sc)) ?
18216             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
18217             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
18218     };
18219
18220     int i;
18221
18222     /* Verify the command queues are flushed P0, P1, P4 */
18223     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
18224         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
18225     }
18226
18227     /* Verify the transmission buffers are flushed P0, P1, P4 */
18228     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
18229         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
18230     }
18231 }
18232
18233 static void
18234 bxe_hw_enable_status(struct bxe_softc *sc)
18235 {
18236     uint32_t val;
18237
18238     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
18239     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
18240
18241     val = REG_RD(sc, PBF_REG_DISABLE_PF);
18242     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
18243
18244     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
18245     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
18246
18247     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
18248     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
18249
18250     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
18251     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
18252
18253     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
18254     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
18255
18256     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
18257     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
18258
18259     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
18260     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
18261 }
18262
18263 static int
18264 bxe_pf_flr_clnup(struct bxe_softc *sc)
18265 {
18266     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
18267
18268     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
18269
18270     /* Re-enable PF target read access */
18271     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
18272
18273     /* Poll HW usage counters */
18274     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
18275     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
18276         return (-1);
18277     }
18278
18279     /* Zero the igu 'trailing edge' and 'leading edge' */
18280
18281     /* Send the FW cleanup command */
18282     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
18283         return (-1);
18284     }
18285
18286     /* ATC cleanup */
18287
18288     /* Verify TX hw is flushed */
18289     bxe_tx_hw_flushed(sc, poll_cnt);
18290
18291     /* Wait 100ms (not adjusted according to platform) */
18292     DELAY(100000);
18293
18294     /* Verify no pending pci transactions */
18295     if (bxe_is_pcie_pending(sc)) {
18296         BLOGE(sc, "PCIE Transactions still pending\n");
18297     }
18298
18299     /* Debug */
18300     bxe_hw_enable_status(sc);
18301
18302     /*
18303      * Master enable - Due to WB DMAE writes performed before this
18304      * register is re-initialized as part of the regular function init
18305      */
18306     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18307
18308     return (0);
18309 }
18310
18311 #if 0
18312 static void
18313 bxe_init_searcher(struct bxe_softc *sc)
18314 {
18315     int port = SC_PORT(sc);
18316     ecore_src_init_t2(sc, sc->t2, sc->t2_mapping, SRC_CONN_NUM);
18317     /* T1 hash bits value determines the T1 number of entries */
18318     REG_WR(sc, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
18319 }
18320 #endif
18321
18322 static int
18323 bxe_init_hw_func(struct bxe_softc *sc)
18324 {
18325     int port = SC_PORT(sc);
18326     int func = SC_FUNC(sc);
18327     int init_phase = PHASE_PF0 + func;
18328     struct ecore_ilt *ilt = sc->ilt;
18329     uint16_t cdu_ilt_start;
18330     uint32_t addr, val;
18331     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
18332     int i, main_mem_width, rc;
18333
18334     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
18335
18336     /* FLR cleanup */
18337     if (!CHIP_IS_E1x(sc)) {
18338         rc = bxe_pf_flr_clnup(sc);
18339         if (rc) {
18340             BLOGE(sc, "FLR cleanup failed!\n");
18341             // XXX bxe_fw_dump(sc);
18342             // XXX bxe_idle_chk(sc);
18343             return (rc);
18344         }
18345     }
18346
18347     /* set MSI reconfigure capability */
18348     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18349         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
18350         val = REG_RD(sc, addr);
18351         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
18352         REG_WR(sc, addr, val);
18353     }
18354
18355     ecore_init_block(sc, BLOCK_PXP, init_phase);
18356     ecore_init_block(sc, BLOCK_PXP2, init_phase);
18357
18358     ilt = sc->ilt;
18359     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18360
18361 #if 0
18362     if (IS_SRIOV(sc)) {
18363         cdu_ilt_start += BXE_FIRST_VF_CID/ILT_PAGE_CIDS;
18364     }
18365     cdu_ilt_start = bxe_iov_init_ilt(sc, cdu_ilt_start);
18366
18367 #if (BXE_FIRST_VF_CID > 0)
18368     /*
18369      * If BXE_FIRST_VF_CID > 0 then the PF L2 cids precedes
18370      * those of the VFs, so start line should be reset
18371      */
18372     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18373 #endif
18374 #endif
18375
18376     for (i = 0; i < L2_ILT_LINES(sc); i++) {
18377         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
18378         ilt->lines[cdu_ilt_start + i].page_mapping =
18379             sc->context[i].vcxt_dma.paddr;
18380         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
18381     }
18382     ecore_ilt_init_op(sc, INITOP_SET);
18383
18384 #if 0
18385     if (!CONFIGURE_NIC_MODE(sc)) {
18386         bxe_init_searcher(sc);
18387         REG_WR(sc, PRS_REG_NIC_MODE, 0);
18388         BLOGD(sc, DBG_LOAD, "NIC MODE disabled\n");
18389     } else
18390 #endif
18391     {
18392         /* Set NIC mode */
18393         REG_WR(sc, PRS_REG_NIC_MODE, 1);
18394         BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
18395     }
18396
18397     if (!CHIP_IS_E1x(sc)) {
18398         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
18399
18400         /* Turn on a single ISR mode in IGU if driver is going to use
18401          * INT#x or MSI
18402          */
18403         if (sc->interrupt_mode != INTR_MODE_MSIX) {
18404             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
18405         }
18406
18407         /*
18408          * Timers workaround bug: function init part.
18409          * Need to wait 20msec after initializing ILT,
18410          * needed to make sure there are no requests in
18411          * one of the PXP internal queues with "old" ILT addresses
18412          */
18413         DELAY(20000);
18414
18415         /*
18416          * Master enable - Due to WB DMAE writes performed before this
18417          * register is re-initialized as part of the regular function
18418          * init
18419          */
18420         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18421         /* Enable the function in IGU */
18422         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
18423     }
18424
18425     sc->dmae_ready = 1;
18426
18427     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
18428
18429     if (!CHIP_IS_E1x(sc))
18430         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
18431
18432     ecore_init_block(sc, BLOCK_ATC, init_phase);
18433     ecore_init_block(sc, BLOCK_DMAE, init_phase);
18434     ecore_init_block(sc, BLOCK_NIG, init_phase);
18435     ecore_init_block(sc, BLOCK_SRC, init_phase);
18436     ecore_init_block(sc, BLOCK_MISC, init_phase);
18437     ecore_init_block(sc, BLOCK_TCM, init_phase);
18438     ecore_init_block(sc, BLOCK_UCM, init_phase);
18439     ecore_init_block(sc, BLOCK_CCM, init_phase);
18440     ecore_init_block(sc, BLOCK_XCM, init_phase);
18441     ecore_init_block(sc, BLOCK_TSEM, init_phase);
18442     ecore_init_block(sc, BLOCK_USEM, init_phase);
18443     ecore_init_block(sc, BLOCK_CSEM, init_phase);
18444     ecore_init_block(sc, BLOCK_XSEM, init_phase);
18445
18446     if (!CHIP_IS_E1x(sc))
18447         REG_WR(sc, QM_REG_PF_EN, 1);
18448
18449     if (!CHIP_IS_E1x(sc)) {
18450         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18451         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18452         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18453         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18454     }
18455     ecore_init_block(sc, BLOCK_QM, init_phase);
18456
18457     ecore_init_block(sc, BLOCK_TM, init_phase);
18458     ecore_init_block(sc, BLOCK_DORQ, init_phase);
18459
18460     bxe_iov_init_dq(sc);
18461
18462     ecore_init_block(sc, BLOCK_BRB1, init_phase);
18463     ecore_init_block(sc, BLOCK_PRS, init_phase);
18464     ecore_init_block(sc, BLOCK_TSDM, init_phase);
18465     ecore_init_block(sc, BLOCK_CSDM, init_phase);
18466     ecore_init_block(sc, BLOCK_USDM, init_phase);
18467     ecore_init_block(sc, BLOCK_XSDM, init_phase);
18468     ecore_init_block(sc, BLOCK_UPB, init_phase);
18469     ecore_init_block(sc, BLOCK_XPB, init_phase);
18470     ecore_init_block(sc, BLOCK_PBF, init_phase);
18471     if (!CHIP_IS_E1x(sc))
18472         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
18473
18474     ecore_init_block(sc, BLOCK_CDU, init_phase);
18475
18476     ecore_init_block(sc, BLOCK_CFC, init_phase);
18477
18478     if (!CHIP_IS_E1x(sc))
18479         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
18480
18481     if (IS_MF(sc)) {
18482         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
18483         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
18484     }
18485
18486     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18487
18488     /* HC init per function */
18489     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18490         if (CHIP_IS_E1H(sc)) {
18491             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18492
18493             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18494             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18495         }
18496         ecore_init_block(sc, BLOCK_HC, init_phase);
18497
18498     } else {
18499         int num_segs, sb_idx, prod_offset;
18500
18501         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18502
18503         if (!CHIP_IS_E1x(sc)) {
18504             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18505             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18506         }
18507
18508         ecore_init_block(sc, BLOCK_IGU, init_phase);
18509
18510         if (!CHIP_IS_E1x(sc)) {
18511             int dsb_idx = 0;
18512             /**
18513              * Producer memory:
18514              * E2 mode: address 0-135 match to the mapping memory;
18515              * 136 - PF0 default prod; 137 - PF1 default prod;
18516              * 138 - PF2 default prod; 139 - PF3 default prod;
18517              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18518              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18519              * 144-147 reserved.
18520              *
18521              * E1.5 mode - In backward compatible mode;
18522              * for non default SB; each even line in the memory
18523              * holds the U producer and each odd line hold
18524              * the C producer. The first 128 producers are for
18525              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18526              * producers are for the DSB for each PF.
18527              * Each PF has five segments: (the order inside each
18528              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18529              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18530              * 144-147 attn prods;
18531              */
18532             /* non-default-status-blocks */
18533             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18534                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18535             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18536                 prod_offset = (sc->igu_base_sb + sb_idx) *
18537                     num_segs;
18538
18539                 for (i = 0; i < num_segs; i++) {
18540                     addr = IGU_REG_PROD_CONS_MEMORY +
18541                             (prod_offset + i) * 4;
18542                     REG_WR(sc, addr, 0);
18543                 }
18544                 /* send consumer update with value 0 */
18545                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18546                            USTORM_ID, 0, IGU_INT_NOP, 1);
18547                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18548             }
18549
18550             /* default-status-blocks */
18551             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18552                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18553
18554             if (CHIP_IS_MODE_4_PORT(sc))
18555                 dsb_idx = SC_FUNC(sc);
18556             else
18557                 dsb_idx = SC_VN(sc);
18558
18559             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18560                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18561                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18562
18563             /*
18564              * igu prods come in chunks of E1HVN_MAX (4) -
18565              * does not matters what is the current chip mode
18566              */
18567             for (i = 0; i < (num_segs * E1HVN_MAX);
18568                  i += E1HVN_MAX) {
18569                 addr = IGU_REG_PROD_CONS_MEMORY +
18570                             (prod_offset + i)*4;
18571                 REG_WR(sc, addr, 0);
18572             }
18573             /* send consumer update with 0 */
18574             if (CHIP_INT_MODE_IS_BC(sc)) {
18575                 bxe_ack_sb(sc, sc->igu_dsb_id,
18576                            USTORM_ID, 0, IGU_INT_NOP, 1);
18577                 bxe_ack_sb(sc, sc->igu_dsb_id,
18578                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18579                 bxe_ack_sb(sc, sc->igu_dsb_id,
18580                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18581                 bxe_ack_sb(sc, sc->igu_dsb_id,
18582                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18583                 bxe_ack_sb(sc, sc->igu_dsb_id,
18584                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18585             } else {
18586                 bxe_ack_sb(sc, sc->igu_dsb_id,
18587                            USTORM_ID, 0, IGU_INT_NOP, 1);
18588                 bxe_ack_sb(sc, sc->igu_dsb_id,
18589                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18590             }
18591             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18592
18593             /* !!! these should become driver const once
18594                rf-tool supports split-68 const */
18595             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18596             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18597             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18598             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18599             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18600             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18601         }
18602     }
18603
18604     /* Reset PCIE errors for debug */
18605     REG_WR(sc, 0x2114, 0xffffffff);
18606     REG_WR(sc, 0x2120, 0xffffffff);
18607
18608     if (CHIP_IS_E1x(sc)) {
18609         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18610         main_mem_base = HC_REG_MAIN_MEMORY +
18611                 SC_PORT(sc) * (main_mem_size * 4);
18612         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18613         main_mem_width = 8;
18614
18615         val = REG_RD(sc, main_mem_prty_clr);
18616         if (val) {
18617             BLOGD(sc, DBG_LOAD,
18618                   "Parity errors in HC block during function init (0x%x)!\n",
18619                   val);
18620         }
18621
18622         /* Clear "false" parity errors in MSI-X table */
18623         for (i = main_mem_base;
18624              i < main_mem_base + main_mem_size * 4;
18625              i += main_mem_width) {
18626             bxe_read_dmae(sc, i, main_mem_width / 4);
18627             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18628                            i, main_mem_width / 4);
18629         }
18630         /* Clear HC parity attention */
18631         REG_RD(sc, main_mem_prty_clr);
18632     }
18633
18634 #if 1
18635     /* Enable STORMs SP logging */
18636     REG_WR8(sc, BAR_USTRORM_INTMEM +
18637            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18638     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18639            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18640     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18641            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18642     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18643            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18644 #endif
18645
18646     elink_phy_probe(&sc->link_params);
18647
18648     return (0);
18649 }
18650
18651 static void
18652 bxe_link_reset(struct bxe_softc *sc)
18653 {
18654     if (!BXE_NOMCP(sc)) {
18655         bxe_acquire_phy_lock(sc);
18656         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18657         bxe_release_phy_lock(sc);
18658     } else {
18659         if (!CHIP_REV_IS_SLOW(sc)) {
18660             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18661         }
18662     }
18663 }
18664
18665 static void
18666 bxe_reset_port(struct bxe_softc *sc)
18667 {
18668     int port = SC_PORT(sc);
18669     uint32_t val;
18670
18671     /* reset physical Link */
18672     bxe_link_reset(sc);
18673
18674     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18675
18676     /* Do not rcv packets to BRB */
18677     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18678     /* Do not direct rcv packets that are not for MCP to the BRB */
18679     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18680                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18681
18682     /* Configure AEU */
18683     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18684
18685     DELAY(100000);
18686
18687     /* Check for BRB port occupancy */
18688     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18689     if (val) {
18690         BLOGD(sc, DBG_LOAD,
18691               "BRB1 is not empty, %d blocks are occupied\n", val);
18692     }
18693
18694     /* TODO: Close Doorbell port? */
18695 }
18696
18697 static void
18698 bxe_ilt_wr(struct bxe_softc *sc,
18699            uint32_t         index,
18700            bus_addr_t       addr)
18701 {
18702     int reg;
18703     uint32_t wb_write[2];
18704
18705     if (CHIP_IS_E1(sc)) {
18706         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18707     } else {
18708         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18709     }
18710
18711     wb_write[0] = ONCHIP_ADDR1(addr);
18712     wb_write[1] = ONCHIP_ADDR2(addr);
18713     REG_WR_DMAE(sc, reg, wb_write, 2);
18714 }
18715
18716 static void
18717 bxe_clear_func_ilt(struct bxe_softc *sc,
18718                    uint32_t         func)
18719 {
18720     uint32_t i, base = FUNC_ILT_BASE(func);
18721     for (i = base; i < base + ILT_PER_FUNC; i++) {
18722         bxe_ilt_wr(sc, i, 0);
18723     }
18724 }
18725
18726 static void
18727 bxe_reset_func(struct bxe_softc *sc)
18728 {
18729     struct bxe_fastpath *fp;
18730     int port = SC_PORT(sc);
18731     int func = SC_FUNC(sc);
18732     int i;
18733
18734     /* Disable the function in the FW */
18735     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18736     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18737     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18738     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18739
18740     /* FP SBs */
18741     FOR_EACH_ETH_QUEUE(sc, i) {
18742         fp = &sc->fp[i];
18743         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18744                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18745                 SB_DISABLED);
18746     }
18747
18748 #if 0
18749     if (CNIC_LOADED(sc)) {
18750         /* CNIC SB */
18751         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18752                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET
18753                 (bxe_cnic_fw_sb_id(sc)), SB_DISABLED);
18754     }
18755 #endif
18756
18757     /* SP SB */
18758     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18759             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18760             SB_DISABLED);
18761
18762     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18763         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18764     }
18765
18766     /* Configure IGU */
18767     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18768         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18769         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18770     } else {
18771         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18772         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18773     }
18774
18775     if (CNIC_LOADED(sc)) {
18776         /* Disable Timer scan */
18777         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18778         /*
18779          * Wait for at least 10ms and up to 2 second for the timers
18780          * scan to complete
18781          */
18782         for (i = 0; i < 200; i++) {
18783             DELAY(10000);
18784             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18785                 break;
18786         }
18787     }
18788
18789     /* Clear ILT */
18790     bxe_clear_func_ilt(sc, func);
18791
18792     /*
18793      * Timers workaround bug for E2: if this is vnic-3,
18794      * we need to set the entire ilt range for this timers.
18795      */
18796     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18797         struct ilt_client_info ilt_cli;
18798         /* use dummy TM client */
18799         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18800         ilt_cli.start = 0;
18801         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18802         ilt_cli.client_num = ILT_CLIENT_TM;
18803
18804         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18805     }
18806
18807     /* this assumes that reset_port() called before reset_func()*/
18808     if (!CHIP_IS_E1x(sc)) {
18809         bxe_pf_disable(sc);
18810     }
18811
18812     sc->dmae_ready = 0;
18813 }
18814
18815 static int
18816 bxe_gunzip_init(struct bxe_softc *sc)
18817 {
18818     return (0);
18819 }
18820
18821 static void
18822 bxe_gunzip_end(struct bxe_softc *sc)
18823 {
18824     return;
18825 }
18826
18827 static int
18828 bxe_init_firmware(struct bxe_softc *sc)
18829 {
18830     if (CHIP_IS_E1(sc)) {
18831         ecore_init_e1_firmware(sc);
18832         sc->iro_array = e1_iro_arr;
18833     } else if (CHIP_IS_E1H(sc)) {
18834         ecore_init_e1h_firmware(sc);
18835         sc->iro_array = e1h_iro_arr;
18836     } else if (!CHIP_IS_E1x(sc)) {
18837         ecore_init_e2_firmware(sc);
18838         sc->iro_array = e2_iro_arr;
18839     } else {
18840         BLOGE(sc, "Unsupported chip revision\n");
18841         return (-1);
18842     }
18843
18844     return (0);
18845 }
18846
18847 static void
18848 bxe_release_firmware(struct bxe_softc *sc)
18849 {
18850     /* Do nothing */
18851     return;
18852 }
18853
18854 static int
18855 ecore_gunzip(struct bxe_softc *sc,
18856              const uint8_t    *zbuf,
18857              int              len)
18858 {
18859     /* XXX : Implement... */
18860     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18861     return (FALSE);
18862 }
18863
18864 static void
18865 ecore_reg_wr_ind(struct bxe_softc *sc,
18866                  uint32_t         addr,
18867                  uint32_t         val)
18868 {
18869     bxe_reg_wr_ind(sc, addr, val);
18870 }
18871
18872 static void
18873 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18874                           bus_addr_t       phys_addr,
18875                           uint32_t         addr,
18876                           uint32_t         len)
18877 {
18878     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18879 }
18880
18881 void
18882 ecore_storm_memset_struct(struct bxe_softc *sc,
18883                           uint32_t         addr,
18884                           size_t           size,
18885                           uint32_t         *data)
18886 {
18887     uint8_t i;
18888     for (i = 0; i < size/4; i++) {
18889         REG_WR(sc, addr + (i * 4), data[i]);
18890     }
18891 }
18892
18893
18894 /*
18895  * character device - ioctl interface definitions
18896  */
18897
18898
18899 #include "bxe_dump.h"
18900 #include "bxe_ioctl.h"
18901 #include <sys/conf.h>
18902
18903 static int bxe_eioctl(struct cdev *dev, u_long cmd, caddr_t data, int fflag,
18904                 struct thread *td);
18905
18906 static struct cdevsw bxe_cdevsw = {
18907     .d_version = D_VERSION,
18908     .d_ioctl = bxe_eioctl,
18909     .d_name = "bxecnic",
18910 };
18911
18912 #define BXE_PATH(sc)    (CHIP_IS_E1x(sc) ? 0 : (sc->pcie_func & 1))
18913
18914
18915 #define DUMP_ALL_PRESETS        0x1FFF
18916 #define DUMP_MAX_PRESETS        13
18917 #define IS_E1_REG(chips)        ((chips & DUMP_CHIP_E1) == DUMP_CHIP_E1)
18918 #define IS_E1H_REG(chips)       ((chips & DUMP_CHIP_E1H) == DUMP_CHIP_E1H)
18919 #define IS_E2_REG(chips)        ((chips & DUMP_CHIP_E2) == DUMP_CHIP_E2)
18920 #define IS_E3A0_REG(chips)      ((chips & DUMP_CHIP_E3A0) == DUMP_CHIP_E3A0)
18921 #define IS_E3B0_REG(chips)      ((chips & DUMP_CHIP_E3B0) == DUMP_CHIP_E3B0)
18922
18923 #define IS_REG_IN_PRESET(presets, idx)  \
18924                 ((presets & (1 << (idx-1))) == (1 << (idx-1)))
18925
18926
18927 static int
18928 bxe_get_preset_regs_len(struct bxe_softc *sc, uint32_t preset)
18929 {
18930     if (CHIP_IS_E1(sc))
18931         return dump_num_registers[0][preset-1];
18932     else if (CHIP_IS_E1H(sc))
18933         return dump_num_registers[1][preset-1];
18934     else if (CHIP_IS_E2(sc))
18935         return dump_num_registers[2][preset-1];
18936     else if (CHIP_IS_E3A0(sc))
18937         return dump_num_registers[3][preset-1];
18938     else if (CHIP_IS_E3B0(sc))
18939         return dump_num_registers[4][preset-1];
18940     else
18941         return 0;
18942 }
18943
18944 static int
18945 bxe_get_max_regs_len(struct bxe_softc *sc)
18946 {
18947     uint32_t preset_idx;
18948     int regdump_len32, len32;
18949
18950     regdump_len32 = bxe_get_preset_regs_len(sc, 1);
18951
18952     /* Calculate the total preset regs length */
18953     for (preset_idx = 2; preset_idx <= DUMP_MAX_PRESETS; preset_idx++) {
18954
18955         len32 = bxe_get_preset_regs_len(sc, preset_idx);
18956
18957         if (regdump_len32 < len32)
18958             regdump_len32 = len32;
18959     }
18960
18961     return regdump_len32;
18962 }
18963
18964 static int
18965 bxe_get_total_regs_len32(struct bxe_softc *sc)
18966 {
18967     uint32_t preset_idx;
18968     int regdump_len32 = 0;
18969
18970
18971     /* Calculate the total preset regs length */
18972     for (preset_idx = 1; preset_idx <= DUMP_MAX_PRESETS; preset_idx++) {
18973         regdump_len32 += bxe_get_preset_regs_len(sc, preset_idx);
18974     }
18975
18976     return regdump_len32;
18977 }
18978
18979 static const uint32_t *
18980 __bxe_get_page_addr_ar(struct bxe_softc *sc)
18981 {
18982     if (CHIP_IS_E2(sc))
18983         return page_vals_e2;
18984     else if (CHIP_IS_E3(sc))
18985         return page_vals_e3;
18986     else
18987         return NULL;
18988 }
18989
18990 static uint32_t
18991 __bxe_get_page_reg_num(struct bxe_softc *sc)
18992 {
18993     if (CHIP_IS_E2(sc))
18994         return PAGE_MODE_VALUES_E2;
18995     else if (CHIP_IS_E3(sc))
18996         return PAGE_MODE_VALUES_E3;
18997     else
18998         return 0;
18999 }
19000
19001 static const uint32_t *
19002 __bxe_get_page_write_ar(struct bxe_softc *sc)
19003 {
19004     if (CHIP_IS_E2(sc))
19005         return page_write_regs_e2;
19006     else if (CHIP_IS_E3(sc))
19007         return page_write_regs_e3;
19008     else
19009         return NULL;
19010 }
19011
19012 static uint32_t
19013 __bxe_get_page_write_num(struct bxe_softc *sc)
19014 {
19015     if (CHIP_IS_E2(sc))
19016         return PAGE_WRITE_REGS_E2;
19017     else if (CHIP_IS_E3(sc))
19018         return PAGE_WRITE_REGS_E3;
19019     else
19020         return 0;
19021 }
19022
19023 static const struct reg_addr *
19024 __bxe_get_page_read_ar(struct bxe_softc *sc)
19025 {
19026     if (CHIP_IS_E2(sc))
19027         return page_read_regs_e2;
19028     else if (CHIP_IS_E3(sc))
19029         return page_read_regs_e3;
19030     else
19031         return NULL;
19032 }
19033
19034 static uint32_t
19035 __bxe_get_page_read_num(struct bxe_softc *sc)
19036 {
19037     if (CHIP_IS_E2(sc))
19038         return PAGE_READ_REGS_E2;
19039     else if (CHIP_IS_E3(sc))
19040         return PAGE_READ_REGS_E3;
19041     else
19042         return 0;
19043 }
19044
19045 static bool
19046 bxe_is_reg_in_chip(struct bxe_softc *sc, const struct reg_addr *reg_info)
19047 {
19048     if (CHIP_IS_E1(sc))
19049         return IS_E1_REG(reg_info->chips);
19050     else if (CHIP_IS_E1H(sc))
19051         return IS_E1H_REG(reg_info->chips);
19052     else if (CHIP_IS_E2(sc))
19053         return IS_E2_REG(reg_info->chips);
19054     else if (CHIP_IS_E3A0(sc))
19055         return IS_E3A0_REG(reg_info->chips);
19056     else if (CHIP_IS_E3B0(sc))
19057         return IS_E3B0_REG(reg_info->chips);
19058     else
19059         return 0;
19060 }
19061
19062 static bool
19063 bxe_is_wreg_in_chip(struct bxe_softc *sc, const struct wreg_addr *wreg_info)
19064 {
19065     if (CHIP_IS_E1(sc))
19066         return IS_E1_REG(wreg_info->chips);
19067     else if (CHIP_IS_E1H(sc))
19068         return IS_E1H_REG(wreg_info->chips);
19069     else if (CHIP_IS_E2(sc))
19070         return IS_E2_REG(wreg_info->chips);
19071     else if (CHIP_IS_E3A0(sc))
19072         return IS_E3A0_REG(wreg_info->chips);
19073     else if (CHIP_IS_E3B0(sc))
19074         return IS_E3B0_REG(wreg_info->chips);
19075     else
19076         return 0;
19077 }
19078
19079 /**
19080  * bxe_read_pages_regs - read "paged" registers
19081  *
19082  * @bp          device handle
19083  * @p           output buffer
19084  *
19085  * Reads "paged" memories: memories that may only be read by first writing to a
19086  * specific address ("write address") and then reading from a specific address
19087  * ("read address"). There may be more than one write address per "page" and
19088  * more than one read address per write address.
19089  */
19090 static void
19091 bxe_read_pages_regs(struct bxe_softc *sc, uint32_t *p, uint32_t preset)
19092 {
19093     uint32_t i, j, k, n;
19094
19095     /* addresses of the paged registers */
19096     const uint32_t *page_addr = __bxe_get_page_addr_ar(sc);
19097     /* number of paged registers */
19098     int num_pages = __bxe_get_page_reg_num(sc);
19099     /* write addresses */
19100     const uint32_t *write_addr = __bxe_get_page_write_ar(sc);
19101     /* number of write addresses */
19102     int write_num = __bxe_get_page_write_num(sc);
19103     /* read addresses info */
19104     const struct reg_addr *read_addr = __bxe_get_page_read_ar(sc);
19105     /* number of read addresses */
19106     int read_num = __bxe_get_page_read_num(sc);
19107     uint32_t addr, size;
19108
19109     for (i = 0; i < num_pages; i++) {
19110         for (j = 0; j < write_num; j++) {
19111             REG_WR(sc, write_addr[j], page_addr[i]);
19112
19113             for (k = 0; k < read_num; k++) {
19114                 if (IS_REG_IN_PRESET(read_addr[k].presets, preset)) {
19115                     size = read_addr[k].size;
19116                     for (n = 0; n < size; n++) {
19117                         addr = read_addr[k].addr + n*4;
19118                         *p++ = REG_RD(sc, addr);
19119                     }
19120                 }
19121             }
19122         }
19123     }
19124     return;
19125 }
19126
19127
19128 static int
19129 bxe_get_preset_regs(struct bxe_softc *sc, uint32_t *p, uint32_t preset)
19130 {
19131     uint32_t i, j, addr;
19132     const struct wreg_addr *wreg_addr_p = NULL;
19133
19134     if (CHIP_IS_E1(sc))
19135         wreg_addr_p = &wreg_addr_e1;
19136     else if (CHIP_IS_E1H(sc))
19137         wreg_addr_p = &wreg_addr_e1h;
19138     else if (CHIP_IS_E2(sc))
19139         wreg_addr_p = &wreg_addr_e2;
19140     else if (CHIP_IS_E3A0(sc))
19141         wreg_addr_p = &wreg_addr_e3;
19142     else if (CHIP_IS_E3B0(sc))
19143         wreg_addr_p = &wreg_addr_e3b0;
19144     else
19145         return (-1);
19146
19147     /* Read the idle_chk registers */
19148     for (i = 0; i < IDLE_REGS_COUNT; i++) {
19149         if (bxe_is_reg_in_chip(sc, &idle_reg_addrs[i]) &&
19150             IS_REG_IN_PRESET(idle_reg_addrs[i].presets, preset)) {
19151             for (j = 0; j < idle_reg_addrs[i].size; j++)
19152                 *p++ = REG_RD(sc, idle_reg_addrs[i].addr + j*4);
19153         }
19154     }
19155
19156     /* Read the regular registers */
19157     for (i = 0; i < REGS_COUNT; i++) {
19158         if (bxe_is_reg_in_chip(sc, &reg_addrs[i]) &&
19159             IS_REG_IN_PRESET(reg_addrs[i].presets, preset)) {
19160             for (j = 0; j < reg_addrs[i].size; j++)
19161                 *p++ = REG_RD(sc, reg_addrs[i].addr + j*4);
19162         }
19163     }
19164
19165     /* Read the CAM registers */
19166     if (bxe_is_wreg_in_chip(sc, wreg_addr_p) &&
19167         IS_REG_IN_PRESET(wreg_addr_p->presets, preset)) {
19168         for (i = 0; i < wreg_addr_p->size; i++) {
19169             *p++ = REG_RD(sc, wreg_addr_p->addr + i*4);
19170
19171             /* In case of wreg_addr register, read additional
19172                registers from read_regs array
19173              */
19174             for (j = 0; j < wreg_addr_p->read_regs_count; j++) {
19175                 addr = *(wreg_addr_p->read_regs);
19176                 *p++ = REG_RD(sc, addr + j*4);
19177             }
19178         }
19179     }
19180
19181     /* Paged registers are supported in E2 & E3 only */
19182     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
19183         /* Read "paged" registers */
19184         bxe_read_pages_regs(sc, p, preset);
19185     }
19186
19187     return 0;
19188 }
19189
19190 static int
19191 bxe_grc_dump(struct bxe_softc *sc, bxe_grcdump_t *dump)
19192 {
19193     int rval = 0;
19194     uint32_t preset_idx;
19195     uint8_t *buf;
19196     uint32_t size;
19197     struct  dump_header *d_hdr;
19198
19199     ecore_disable_blocks_parity(sc);
19200
19201     buf = dump->grcdump;
19202     d_hdr = dump->grcdump;
19203
19204     d_hdr->header_size = (sizeof(struct  dump_header) >> 2) - 1;
19205     d_hdr->version = BNX2X_DUMP_VERSION;
19206     d_hdr->preset = DUMP_ALL_PRESETS;
19207
19208     if (CHIP_IS_E1(sc)) {
19209         d_hdr->dump_meta_data = DUMP_CHIP_E1;
19210     } else if (CHIP_IS_E1H(sc)) {
19211         d_hdr->dump_meta_data = DUMP_CHIP_E1H;
19212     } else if (CHIP_IS_E2(sc)) {
19213         d_hdr->dump_meta_data = DUMP_CHIP_E2 |
19214                 (BXE_PATH(sc) ? DUMP_PATH_1 : DUMP_PATH_0);
19215     } else if (CHIP_IS_E3A0(sc)) {
19216         d_hdr->dump_meta_data = DUMP_CHIP_E3A0 |
19217                 (BXE_PATH(sc) ? DUMP_PATH_1 : DUMP_PATH_0);
19218     } else if (CHIP_IS_E3B0(sc)) {
19219         d_hdr->dump_meta_data = DUMP_CHIP_E3B0 |
19220                 (BXE_PATH(sc) ? DUMP_PATH_1 : DUMP_PATH_0);
19221     }
19222
19223     dump->grcdump_dwords = sizeof(struct  dump_header) >> 2;
19224     buf += sizeof(struct  dump_header);
19225
19226     for (preset_idx = 1; preset_idx <= DUMP_MAX_PRESETS; preset_idx++) {
19227
19228         /* Skip presets with IOR */
19229         if ((preset_idx == 2) || (preset_idx == 5) || (preset_idx == 8) ||
19230             (preset_idx == 11))
19231             continue;
19232
19233         rval = bxe_get_preset_regs(sc, sc->grc_dump, preset_idx);
19234
19235         if (rval)
19236             break;
19237
19238         size = bxe_get_preset_regs_len(sc, preset_idx) * (sizeof (uint32_t));
19239
19240         rval = copyout(sc->grc_dump, buf, size);
19241
19242         if (rval)
19243             break;
19244
19245         dump->grcdump_dwords += (size / (sizeof (uint32_t)));
19246
19247         buf += size;
19248     }
19249
19250     ecore_clear_blocks_parity(sc);
19251     ecore_enable_blocks_parity(sc);
19252
19253     sc->grcdump_done = 1;
19254     return(rval);
19255 }
19256
19257 static int
19258 bxe_add_cdev(struct bxe_softc *sc)
19259 {
19260     int max_preset_size;
19261
19262     max_preset_size = bxe_get_max_regs_len(sc) * (sizeof (uint32_t));
19263
19264     sc->grc_dump = malloc(max_preset_size, M_DEVBUF, M_NOWAIT);
19265
19266     if (sc->grc_dump == NULL)
19267         return (-1);
19268
19269     sc->ioctl_dev = make_dev(&bxe_cdevsw,
19270                             sc->ifnet->if_dunit,
19271                             UID_ROOT,
19272                             GID_WHEEL,
19273                             0600,
19274                             "%s",
19275                             if_name(sc->ifnet));
19276
19277     if (sc->ioctl_dev == NULL) {
19278
19279         free(sc->grc_dump, M_DEVBUF);
19280
19281         return (-1);
19282     }
19283
19284     sc->ioctl_dev->si_drv1 = sc;
19285
19286     return (0);
19287 }
19288
19289 static void
19290 bxe_del_cdev(struct bxe_softc *sc)
19291 {
19292     if (sc->ioctl_dev != NULL)
19293         destroy_dev(sc->ioctl_dev);
19294
19295     if (sc->grc_dump == NULL)
19296         free(sc->grc_dump, M_DEVBUF);
19297
19298     return;
19299 }
19300
19301 static int
19302 bxe_eioctl(struct cdev *dev, u_long cmd, caddr_t data, int fflag,
19303         struct thread *td)
19304 {
19305     struct bxe_softc    *sc;
19306     int                 rval = 0;
19307     device_t            pci_dev;
19308     bxe_grcdump_t       *dump = NULL;
19309     int grc_dump_size;
19310
19311     if ((sc = (struct bxe_softc *)dev->si_drv1) == NULL)
19312         return ENXIO;
19313
19314     pci_dev= sc->dev;
19315
19316     dump = (bxe_grcdump_t *)data;
19317
19318     switch(cmd) {
19319
19320         case BXE_GRC_DUMP_SIZE:
19321             dump->pci_func = sc->pcie_func;
19322             dump->grcdump_size = (bxe_get_total_regs_len32(sc) * sizeof(uint32_t)) +
19323                                         sizeof(struct  dump_header);
19324             break;
19325
19326         case BXE_GRC_DUMP:
19327
19328             grc_dump_size = (bxe_get_total_regs_len32(sc) * sizeof(uint32_t)) +
19329                                 sizeof(struct  dump_header);
19330
19331             if ((sc->grc_dump == NULL) || (dump->grcdump == NULL) ||
19332                 (dump->grcdump_size < grc_dump_size)) {
19333                 rval = EINVAL;
19334                 break;
19335             }
19336
19337             rval = bxe_grc_dump(sc, dump);
19338
19339             break;
19340
19341         default:
19342             break;
19343     }
19344
19345     return (rval);
19346 }