sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  *
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  24  * THE POSSIBILITY OF SUCH DAMAGE.
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #define BXE_DRIVER_VERSION "1.78.79"
  31
  32 #include "bxe.h"
  33 #include "ecore_sp.h"
  34 #include "ecore_init.h"
  35 #include "ecore_init_ops.h"
  36
  37 #include "57710_int_offsets.h"
  38 #include "57711_int_offsets.h"
  39 #include "57712_int_offsets.h"
  40
  41 /*
  42  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  43  * explicitly here for older kernels that don't include this changeset.
  44  */
  45 #ifndef CTLTYPE_U64
  46 #define CTLTYPE_U64      CTLTYPE_QUAD
  47 #define sysctl_handle_64 sysctl_handle_quad
  48 #endif
  49
  50 /*
  51  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  52  * here as zero(0) for older kernels that don't include this changeset
  53  * thereby masking the functionality.
  54  */
  55 #ifndef CSUM_TCP_IPV6
  56 #define CSUM_TCP_IPV6 0
  57 #define CSUM_UDP_IPV6 0
  58 #endif
  59
  60 /*
  61  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  62  * for older kernels that don't include this changeset.
  63  */
  64 #if __FreeBSD_version < 900035
  65 #define pci_find_cap pci_find_extcap
  66 #endif
  67
  68 #define BXE_DEF_SB_ATT_IDX 0x0001
  69 #define BXE_DEF_SB_IDX     0x0002
  70
  71 /*
  72  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  73  * function HW initialization.
  74  */
  75 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  76 #define FLR_WAIT_INTERVAL 50    /* usecs */
  77 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  78
  79 struct pbf_pN_buf_regs {
  80     int pN;
  81     uint32_t init_crd;
  82     uint32_t crd;
  83     uint32_t crd_freed;
  84 };
  85
  86 struct pbf_pN_cmd_regs {
  87     int pN;
  88     uint32_t lines_occup;
  89     uint32_t lines_freed;
  90 };
  91
  92 /*
  93  * PCI Device ID Table used by bxe_probe().
  94  */
  95 #define BXE_DEVDESC_MAX 64
  96 static struct bxe_device_type bxe_devs[] = {
  97     {
  98         BRCM_VENDORID,
  99         CHIP_NUM_57710,
 100         PCI_ANY_ID, PCI_ANY_ID,
 101         "QLogic NetXtreme II BCM57710 10GbE"
 102     },
 103     {
 104         BRCM_VENDORID,
 105         CHIP_NUM_57711,
 106         PCI_ANY_ID, PCI_ANY_ID,
 107         "QLogic NetXtreme II BCM57711 10GbE"
 108     },
 109     {
 110         BRCM_VENDORID,
 111         CHIP_NUM_57711E,
 112         PCI_ANY_ID, PCI_ANY_ID,
 113         "QLogic NetXtreme II BCM57711E 10GbE"
 114     },
 115     {
 116         BRCM_VENDORID,
 117         CHIP_NUM_57712,
 118         PCI_ANY_ID, PCI_ANY_ID,
 119         "QLogic NetXtreme II BCM57712 10GbE"
 120     },
 121     {
 122         BRCM_VENDORID,
 123         CHIP_NUM_57712_MF,
 124         PCI_ANY_ID, PCI_ANY_ID,
 125         "QLogic NetXtreme II BCM57712 MF 10GbE"
 126     },
 127 #if 0
 128     {
 129         BRCM_VENDORID,
 130         CHIP_NUM_57712_VF,
 131         PCI_ANY_ID, PCI_ANY_ID,
 132         "QLogic NetXtreme II BCM57712 VF 10GbE"
 133     },
 134 #endif
 135     {
 136         BRCM_VENDORID,
 137         CHIP_NUM_57800,
 138         PCI_ANY_ID, PCI_ANY_ID,
 139         "QLogic NetXtreme II BCM57800 10GbE"
 140     },
 141     {
 142         BRCM_VENDORID,
 143         CHIP_NUM_57800_MF,
 144         PCI_ANY_ID, PCI_ANY_ID,
 145         "QLogic NetXtreme II BCM57800 MF 10GbE"
 146     },
 147 #if 0
 148     {
 149         BRCM_VENDORID,
 150         CHIP_NUM_57800_VF,
 151         PCI_ANY_ID, PCI_ANY_ID,
 152         "QLogic NetXtreme II BCM57800 VF 10GbE"
 153     },
 154 #endif
 155     {
 156         BRCM_VENDORID,
 157         CHIP_NUM_57810,
 158         PCI_ANY_ID, PCI_ANY_ID,
 159         "QLogic NetXtreme II BCM57810 10GbE"
 160     },
 161     {
 162         BRCM_VENDORID,
 163         CHIP_NUM_57810_MF,
 164         PCI_ANY_ID, PCI_ANY_ID,
 165         "QLogic NetXtreme II BCM57810 MF 10GbE"
 166     },
 167 #if 0
 168     {
 169         BRCM_VENDORID,
 170         CHIP_NUM_57810_VF,
 171         PCI_ANY_ID, PCI_ANY_ID,
 172         "QLogic NetXtreme II BCM57810 VF 10GbE"
 173     },
 174 #endif
 175     {
 176         BRCM_VENDORID,
 177         CHIP_NUM_57811,
 178         PCI_ANY_ID, PCI_ANY_ID,
 179         "QLogic NetXtreme II BCM57811 10GbE"
 180     },
 181     {
 182         BRCM_VENDORID,
 183         CHIP_NUM_57811_MF,
 184         PCI_ANY_ID, PCI_ANY_ID,
 185         "QLogic NetXtreme II BCM57811 MF 10GbE"
 186     },
 187 #if 0
 188     {
 189         BRCM_VENDORID,
 190         CHIP_NUM_57811_VF,
 191         PCI_ANY_ID, PCI_ANY_ID,
 192         "QLogic NetXtreme II BCM57811 VF 10GbE"
 193     },
 194 #endif
 195     {
 196         BRCM_VENDORID,
 197         CHIP_NUM_57840_4_10,
 198         PCI_ANY_ID, PCI_ANY_ID,
 199         "QLogic NetXtreme II BCM57840 4x10GbE"
 200     },
 201 #if 0
 202     {
 203         BRCM_VENDORID,
 204         CHIP_NUM_57840_2_20,
 205         PCI_ANY_ID, PCI_ANY_ID,
 206         "QLogic NetXtreme II BCM57840 2x20GbE"
 207     },
 208 #endif
 209     {
 210         BRCM_VENDORID,
 211         CHIP_NUM_57840_MF,
 212         PCI_ANY_ID, PCI_ANY_ID,
 213         "QLogic NetXtreme II BCM57840 MF 10GbE"
 214     },
 215 #if 0
 216     {
 217         BRCM_VENDORID,
 218         CHIP_NUM_57840_VF,
 219         PCI_ANY_ID, PCI_ANY_ID,
 220         "QLogic NetXtreme II BCM57840 VF 10GbE"
 221     },
 222 #endif
 223     {
 224         0, 0, 0, 0, NULL
 225     }
 226 };
 227
 228 MALLOC_DECLARE(M_BXE_ILT);
 229 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 230
 231 /*
 232  * FreeBSD device entry points.
 233  */
 234 static int bxe_probe(device_t);
 235 static int bxe_attach(device_t);
 236 static int bxe_detach(device_t);
 237 static int bxe_shutdown(device_t);
 238
 239 /*
 240  * FreeBSD KLD module/device interface event handler method.
 241  */
 242 static device_method_t bxe_methods[] = {
 243     /* Device interface (device_if.h) */
 244     DEVMETHOD(device_probe,     bxe_probe),
 245     DEVMETHOD(device_attach,    bxe_attach),
 246     DEVMETHOD(device_detach,    bxe_detach),
 247     DEVMETHOD(device_shutdown,  bxe_shutdown),
 248 #if 0
 249     DEVMETHOD(device_suspend,   bxe_suspend),
 250     DEVMETHOD(device_resume,    bxe_resume),
 251 #endif
 252     /* Bus interface (bus_if.h) */
 253     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 254     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 255     KOBJMETHOD_END
 256 };
 257
 258 /*
 259  * FreeBSD KLD Module data declaration
 260  */
 261 static driver_t bxe_driver = {
 262     "bxe",                   /* module name */
 263     bxe_methods,             /* event handler */
 264     sizeof(struct bxe_softc) /* extra data */
 265 };
 266
 267 /*
 268  * FreeBSD dev class is needed to manage dev instances and
 269  * to associate with a bus type
 270  */
 271 static devclass_t bxe_devclass;
 272
 273 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 274 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 275 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 276
 277 /* resources needed for unloading a previously loaded device */
 278
 279 #define BXE_PREV_WAIT_NEEDED 1
 280 struct mtx bxe_prev_mtx;
 281 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 282 struct bxe_prev_list_node {
 283     LIST_ENTRY(bxe_prev_list_node) node;
 284     uint8_t bus;
 285     uint8_t slot;
 286     uint8_t path;
 287     uint8_t aer; /* XXX automatic error recovery */
 288     uint8_t undi;
 289 };
 290 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 291
 292 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 293
 294 /* Tunable device values... */
 295
 296 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 297
 298 /* Debug */
 299 unsigned long bxe_debug = 0;
 300 TUNABLE_ULONG("hw.bxe.debug", &bxe_debug);
 301 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, (CTLFLAG_RDTUN),
 302              &bxe_debug, 0, "Debug logging mode");
 303
 304 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 305 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 306 TUNABLE_INT("hw.bxe.interrupt_mode", &bxe_interrupt_mode);
 307 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 308            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 309
 310 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 311 static int bxe_queue_count = 4;
 312 TUNABLE_INT("hw.bxe.queue_count", &bxe_queue_count);
 313 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 314            &bxe_queue_count, 0, "Multi-Queue queue count");
 315
 316 /* max number of buffers per queue (default RX_BD_USABLE) */
 317 static int bxe_max_rx_bufs = 0;
 318 TUNABLE_INT("hw.bxe.max_rx_bufs", &bxe_max_rx_bufs);
 319 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 320            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 321
 322 /* Host interrupt coalescing RX tick timer (usecs) */
 323 static int bxe_hc_rx_ticks = 25;
 324 TUNABLE_INT("hw.bxe.hc_rx_ticks", &bxe_hc_rx_ticks);
 325 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 326            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 327
 328 /* Host interrupt coalescing TX tick timer (usecs) */
 329 static int bxe_hc_tx_ticks = 50;
 330 TUNABLE_INT("hw.bxe.hc_tx_ticks", &bxe_hc_tx_ticks);
 331 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 332            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 333
 334 /* Maximum number of Rx packets to process at a time */
 335 static int bxe_rx_budget = 0xffffffff;
 336 TUNABLE_INT("hw.bxe.rx_budget", &bxe_rx_budget);
 337 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 338            &bxe_rx_budget, 0, "Rx processing budget");
 339
 340 /* Maximum LRO aggregation size */
 341 static int bxe_max_aggregation_size = 0;
 342 TUNABLE_INT("hw.bxe.max_aggregation_size", &bxe_max_aggregation_size);
 343 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 344            &bxe_max_aggregation_size, 0, "max aggregation size");
 345
 346 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 347 static int bxe_mrrs = -1;
 348 TUNABLE_INT("hw.bxe.mrrs", &bxe_mrrs);
 349 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 350            &bxe_mrrs, 0, "PCIe maximum read request size");
 351
 352 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 353 static int bxe_autogreeen = 0;
 354 TUNABLE_INT("hw.bxe.autogreeen", &bxe_autogreeen);
 355 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 356            &bxe_autogreeen, 0, "AutoGrEEEn support");
 357
 358 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 359 static int bxe_udp_rss = 0;
 360 TUNABLE_INT("hw.bxe.udp_rss", &bxe_udp_rss);
 361 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 362            &bxe_udp_rss, 0, "UDP RSS support");
 363
 364
 365 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 366
 367 #define STATS_OFFSET32(stat_name)                   \
 368     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 369
 370 #define Q_STATS_OFFSET32(stat_name)                   \
 371     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 372
 373 static const struct {
 374     uint32_t offset;
 375     uint32_t size;
 376     uint32_t flags;
 377 #define STATS_FLAGS_PORT  1
 378 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 379 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 380     char string[STAT_NAME_LEN];
 381 } bxe_eth_stats_arr[] = {
 382     { STATS_OFFSET32(total_bytes_received_hi),
 383                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 384     { STATS_OFFSET32(error_bytes_received_hi),
 385                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 386     { STATS_OFFSET32(total_unicast_packets_received_hi),
 387                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 388     { STATS_OFFSET32(total_multicast_packets_received_hi),
 389                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 390     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 391                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 392     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 393                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 394     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 395                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 396     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 397                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 398     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 399                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 400     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 401                 8, STATS_FLAGS_PORT, "rx_fragments" },
 402     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 403                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 404     { STATS_OFFSET32(no_buff_discard_hi),
 405                 8, STATS_FLAGS_BOTH, "rx_discards" },
 406     { STATS_OFFSET32(mac_filter_discard),
 407                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 408     { STATS_OFFSET32(mf_tag_discard),
 409                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 410     { STATS_OFFSET32(pfc_frames_received_hi),
 411                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 412     { STATS_OFFSET32(pfc_frames_sent_hi),
 413                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 414     { STATS_OFFSET32(brb_drop_hi),
 415                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 416     { STATS_OFFSET32(brb_truncate_hi),
 417                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 418     { STATS_OFFSET32(pause_frames_received_hi),
 419                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 420     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 421                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 422     { STATS_OFFSET32(nig_timer_max),
 423                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 424     { STATS_OFFSET32(total_bytes_transmitted_hi),
 425                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 426     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 427                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 428     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 429                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 430     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 431                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 432     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 433                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 434     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 435                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 436     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 437                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 438     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 439                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 440     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 441                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 442     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 443                 8, STATS_FLAGS_PORT, "tx_deferred" },
 444     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 445                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 446     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 447                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 448     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 449                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 450     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 451                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 452     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 453                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 454     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 455                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 456     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 457                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 458     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 459                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 460     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 461                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 462     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 463                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 464     { STATS_OFFSET32(pause_frames_sent_hi),
 465                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 466     { STATS_OFFSET32(total_tpa_aggregations_hi),
 467                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 468     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 469                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 470     { STATS_OFFSET32(total_tpa_bytes_hi),
 471                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 472 #if 0
 473     { STATS_OFFSET32(recoverable_error),
 474                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
 475     { STATS_OFFSET32(unrecoverable_error),
 476                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
 477 #endif
 478     { STATS_OFFSET32(eee_tx_lpi),
 479                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 480     { STATS_OFFSET32(rx_calls),
 481                 4, STATS_FLAGS_FUNC, "rx_calls"},
 482     { STATS_OFFSET32(rx_pkts),
 483                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 484     { STATS_OFFSET32(rx_tpa_pkts),
 485                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 486     { STATS_OFFSET32(rx_jumbo_sge_pkts),
 487                 4, STATS_FLAGS_FUNC, "rx_jumbo_sge_pkts"},
 488     { STATS_OFFSET32(rx_soft_errors),
 489                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 490     { STATS_OFFSET32(rx_hw_csum_errors),
 491                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 492     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 493                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 494     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 495                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 496     { STATS_OFFSET32(rx_budget_reached),
 497                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 498     { STATS_OFFSET32(tx_pkts),
 499                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 500     { STATS_OFFSET32(tx_soft_errors),
 501                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 502     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 503                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 504     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 505                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 506     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 507                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 508     { STATS_OFFSET32(tx_ofld_frames_lso),
 509                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 510     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 511                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 512     { STATS_OFFSET32(tx_encap_failures),
 513                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 514     { STATS_OFFSET32(tx_hw_queue_full),
 515                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 516     { STATS_OFFSET32(tx_hw_max_queue_depth),
 517                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 518     { STATS_OFFSET32(tx_dma_mapping_failure),
 519                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 520     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 521                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 522     { STATS_OFFSET32(tx_window_violation_std),
 523                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 524     { STATS_OFFSET32(tx_window_violation_tso),
 525                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 526 #if 0
 527     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 528                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
 529     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 530                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
 531 #endif
 532     { STATS_OFFSET32(tx_chain_lost_mbuf),
 533                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 534     { STATS_OFFSET32(tx_frames_deferred),
 535                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 536     { STATS_OFFSET32(tx_queue_xoff),
 537                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 538     { STATS_OFFSET32(mbuf_defrag_attempts),
 539                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 540     { STATS_OFFSET32(mbuf_defrag_failures),
 541                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 542     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 543                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 544     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 545                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 546     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 547                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 548     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 549                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 550     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 551                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 552     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 553                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 554     { STATS_OFFSET32(mbuf_alloc_tx),
 555                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 556     { STATS_OFFSET32(mbuf_alloc_rx),
 557                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 558     { STATS_OFFSET32(mbuf_alloc_sge),
 559                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 560     { STATS_OFFSET32(mbuf_alloc_tpa),
 561                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
 562 };
 563
 564 static const struct {
 565     uint32_t offset;
 566     uint32_t size;
 567     char string[STAT_NAME_LEN];
 568 } bxe_eth_q_stats_arr[] = {
 569     { Q_STATS_OFFSET32(total_bytes_received_hi),
 570                 8, "rx_bytes" },
 571     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 572                 8, "rx_ucast_packets" },
 573     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 574                 8, "rx_mcast_packets" },
 575     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 576                 8, "rx_bcast_packets" },
 577     { Q_STATS_OFFSET32(no_buff_discard_hi),
 578                 8, "rx_discards" },
 579     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 580                 8, "tx_bytes" },
 581     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 582                 8, "tx_ucast_packets" },
 583     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 584                 8, "tx_mcast_packets" },
 585     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 586                 8, "tx_bcast_packets" },
 587     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 588                 8, "tpa_aggregations" },
 589     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 590                 8, "tpa_aggregated_frames"},
 591     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 592                 8, "tpa_bytes"},
 593     { Q_STATS_OFFSET32(rx_calls),
 594                 4, "rx_calls"},
 595     { Q_STATS_OFFSET32(rx_pkts),
 596                 4, "rx_pkts"},
 597     { Q_STATS_OFFSET32(rx_tpa_pkts),
 598                 4, "rx_tpa_pkts"},
 599     { Q_STATS_OFFSET32(rx_jumbo_sge_pkts),
 600                 4, "rx_jumbo_sge_pkts"},
 601     { Q_STATS_OFFSET32(rx_soft_errors),
 602                 4, "rx_soft_errors"},
 603     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 604                 4, "rx_hw_csum_errors"},
 605     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 606                 4, "rx_ofld_frames_csum_ip"},
 607     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 608                 4, "rx_ofld_frames_csum_tcp_udp"},
 609     { Q_STATS_OFFSET32(rx_budget_reached),
 610                 4, "rx_budget_reached"},
 611     { Q_STATS_OFFSET32(tx_pkts),
 612                 4, "tx_pkts"},
 613     { Q_STATS_OFFSET32(tx_soft_errors),
 614                 4, "tx_soft_errors"},
 615     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 616                 4, "tx_ofld_frames_csum_ip"},
 617     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 618                 4, "tx_ofld_frames_csum_tcp"},
 619     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 620                 4, "tx_ofld_frames_csum_udp"},
 621     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 622                 4, "tx_ofld_frames_lso"},
 623     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 624                 4, "tx_ofld_frames_lso_hdr_splits"},
 625     { Q_STATS_OFFSET32(tx_encap_failures),
 626                 4, "tx_encap_failures"},
 627     { Q_STATS_OFFSET32(tx_hw_queue_full),
 628                 4, "tx_hw_queue_full"},
 629     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 630                 4, "tx_hw_max_queue_depth"},
 631     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 632                 4, "tx_dma_mapping_failure"},
 633     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 634                 4, "tx_max_drbr_queue_depth"},
 635     { Q_STATS_OFFSET32(tx_window_violation_std),
 636                 4, "tx_window_violation_std"},
 637     { Q_STATS_OFFSET32(tx_window_violation_tso),
 638                 4, "tx_window_violation_tso"},
 639 #if 0
 640     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 641                 4, "tx_unsupported_tso_request_ipv6"},
 642     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 643                 4, "tx_unsupported_tso_request_not_tcp"},
 644 #endif
 645     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 646                 4, "tx_chain_lost_mbuf"},
 647     { Q_STATS_OFFSET32(tx_frames_deferred),
 648                 4, "tx_frames_deferred"},
 649     { Q_STATS_OFFSET32(tx_queue_xoff),
 650                 4, "tx_queue_xoff"},
 651     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 652                 4, "mbuf_defrag_attempts"},
 653     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 654                 4, "mbuf_defrag_failures"},
 655     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 656                 4, "mbuf_rx_bd_alloc_failed"},
 657     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 658                 4, "mbuf_rx_bd_mapping_failed"},
 659     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 660                 4, "mbuf_rx_tpa_alloc_failed"},
 661     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 662                 4, "mbuf_rx_tpa_mapping_failed"},
 663     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 664                 4, "mbuf_rx_sge_alloc_failed"},
 665     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 666                 4, "mbuf_rx_sge_mapping_failed"},
 667     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 668                 4, "mbuf_alloc_tx"},
 669     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 670                 4, "mbuf_alloc_rx"},
 671     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 672                 4, "mbuf_alloc_sge"},
 673     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 674                 4, "mbuf_alloc_tpa"}
 675 };
 676
 677 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 678 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 679
 680
 681 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 682                                  uint8_t          read_cfg,
 683                                  uint8_t          cmng_type);
 684 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 685 static void    storm_memset_cmng(struct bxe_softc *sc,
 686                                  struct cmng_init *cmng,
 687                                  uint8_t          port);
 688 static void    bxe_set_reset_global(struct bxe_softc *sc);
 689 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 690 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 691                                  int              engine);
 692 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 693 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 694                                    uint8_t          *global,
 695                                    uint8_t          print);
 696 static void    bxe_int_disable(struct bxe_softc *sc);
 697 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 698 static void    bxe_pf_disable(struct bxe_softc *sc);
 699 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 700 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 701                                       struct bxe_fastpath *fp,
 702                                       uint16_t            rx_bd_prod,
 703                                       uint16_t            rx_cq_prod,
 704                                       uint16_t            rx_sge_prod);
 705 static void    bxe_link_report_locked(struct bxe_softc *sc);
 706 static void    bxe_link_report(struct bxe_softc *sc);
 707 static void    bxe_link_status_update(struct bxe_softc *sc);
 708 static void    bxe_periodic_callout_func(void *xsc);
 709 static void    bxe_periodic_start(struct bxe_softc *sc);
 710 static void    bxe_periodic_stop(struct bxe_softc *sc);
 711 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 712                                     uint16_t prev_index,
 713                                     uint16_t index);
 714 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 715                                      int                 queue);
 716 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 717                                      uint16_t            index);
 718 static uint8_t bxe_txeof(struct bxe_softc *sc,
 719                          struct bxe_fastpath *fp);
 720 static void    bxe_task_fp(struct bxe_fastpath *fp);
 721 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 722                                      struct mbuf      *m,
 723                                      uint8_t          contents);
 724 static int     bxe_alloc_mem(struct bxe_softc *sc);
 725 static void    bxe_free_mem(struct bxe_softc *sc);
 726 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 727 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 728 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 729 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 730 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 731 static int     bxe_init_locked(struct bxe_softc *sc);
 732 static int     bxe_stop_locked(struct bxe_softc *sc);
 733 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 734                                    int              load_mode);
 735 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 736                                      uint32_t         unload_mode,
 737                                      uint8_t          keep_link);
 738
 739 static void bxe_handle_sp_tq(void *context, int pending);
 740 static void bxe_handle_fp_tq(void *context, int pending);
 741
 742
 743 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 744 uint32_t
 745 calc_crc32(uint8_t  *crc32_packet,
 746            uint32_t crc32_length,
 747            uint32_t crc32_seed,
 748            uint8_t  complement)
 749 {
 750    uint32_t byte         = 0;
 751    uint32_t bit          = 0;
 752    uint8_t  msb          = 0;
 753    uint32_t temp         = 0;
 754    uint32_t shft         = 0;
 755    uint8_t  current_byte = 0;
 756    uint32_t crc32_result = crc32_seed;
 757    const uint32_t CRC32_POLY = 0x1edc6f41;
 758
 759    if ((crc32_packet == NULL) ||
 760        (crc32_length == 0) ||
 761        ((crc32_length % 8) != 0))
 762     {
 763         return (crc32_result);
 764     }
 765
 766     for (byte = 0; byte < crc32_length; byte = byte + 1)
 767     {
 768         current_byte = crc32_packet[byte];
 769         for (bit = 0; bit < 8; bit = bit + 1)
 770         {
 771             /* msb = crc32_result[31]; */
 772             msb = (uint8_t)(crc32_result >> 31);
 773
 774             crc32_result = crc32_result << 1;
 775
 776             /* it (msb != current_byte[bit]) */
 777             if (msb != (0x1 & (current_byte >> bit)))
 778             {
 779                 crc32_result = crc32_result ^ CRC32_POLY;
 780                 /* crc32_result[0] = 1 */
 781                 crc32_result |= 1;
 782             }
 783         }
 784     }
 785
 786     /* Last step is to:
 787      * 1. "mirror" every bit
 788      * 2. swap the 4 bytes
 789      * 3. complement each bit
 790      */
 791
 792     /* Mirror */
 793     temp = crc32_result;
 794     shft = sizeof(crc32_result) * 8 - 1;
 795
 796     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 797     {
 798         temp <<= 1;
 799         temp |= crc32_result & 1;
 800         shft-- ;
 801     }
 802
 803     /* temp[31-bit] = crc32_result[bit] */
 804     temp <<= shft;
 805
 806     /* Swap */
 807     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 808     {
 809         uint32_t t0, t1, t2, t3;
 810         t0 = (0x000000ff & (temp >> 24));
 811         t1 = (0x0000ff00 & (temp >> 8));
 812         t2 = (0x00ff0000 & (temp << 8));
 813         t3 = (0xff000000 & (temp << 24));
 814         crc32_result = t0 | t1 | t2 | t3;
 815     }
 816
 817     /* Complement */
 818     if (complement)
 819     {
 820         crc32_result = ~crc32_result;
 821     }
 822
 823     return (crc32_result);
 824 }
 825
 826 int
 827 bxe_test_bit(int                    nr,
 828              volatile unsigned long *addr)
 829 {
 830     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 831 }
 832
 833 void
 834 bxe_set_bit(unsigned int           nr,
 835             volatile unsigned long *addr)
 836 {
 837     atomic_set_acq_long(addr, (1 << nr));
 838 }
 839
 840 void
 841 bxe_clear_bit(int                    nr,
 842               volatile unsigned long *addr)
 843 {
 844     atomic_clear_acq_long(addr, (1 << nr));
 845 }
 846
 847 int
 848 bxe_test_and_set_bit(int                    nr,
 849                        volatile unsigned long *addr)
 850 {
 851     unsigned long x;
 852     nr = (1 << nr);
 853     do {
 854         x = *addr;
 855     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 856     // if (x & nr) bit_was_set; else bit_was_not_set;
 857     return (x & nr);
 858 }
 859
 860 int
 861 bxe_test_and_clear_bit(int                    nr,
 862                        volatile unsigned long *addr)
 863 {
 864     unsigned long x;
 865     nr = (1 << nr);
 866     do {
 867         x = *addr;
 868     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 869     // if (x & nr) bit_was_set; else bit_was_not_set;
 870     return (x & nr);
 871 }
 872
 873 int
 874 bxe_cmpxchg(volatile int *addr,
 875             int          old,
 876             int          new)
 877 {
 878     int x;
 879     do {
 880         x = *addr;
 881     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 882     return (x);
 883 }
 884
 885 /*
 886  * Get DMA memory from the OS.
 887  *
 888  * Validates that the OS has provided DMA buffers in response to a
 889  * bus_dmamap_load call and saves the physical address of those buffers.
 890  * When the callback is used the OS will return 0 for the mapping function
 891  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 892  * failures back to the caller.
 893  *
 894  * Returns:
 895  *   Nothing.
 896  */
 897 static void
 898 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 899 {
 900     struct bxe_dma *dma = arg;
 901
 902     if (error) {
 903         dma->paddr = 0;
 904         dma->nseg  = 0;
 905         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 906     } else {
 907         dma->paddr = segs->ds_addr;
 908         dma->nseg  = nseg;
 909 #if 0
 910         BLOGD(dma->sc, DBG_LOAD,
 911               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 912               dma->msg, dma->vaddr, (void *)dma->paddr,
 913               dma->nseg, dma->size);
 914 #endif
 915     }
 916 }
 917
 918 /*
 919  * Allocate a block of memory and map it for DMA. No partial completions
 920  * allowed and release any resources acquired if we can't acquire all
 921  * resources.
 922  *
 923  * Returns:
 924  *   0 = Success, !0 = Failure
 925  */
 926 int
 927 bxe_dma_alloc(struct bxe_softc *sc,
 928               bus_size_t       size,
 929               struct bxe_dma   *dma,
 930               const char       *msg)
 931 {
 932     int rc;
 933
 934     if (dma->size > 0) {
 935         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 936               (unsigned long)dma->size);
 937         return (1);
 938     }
 939
 940     memset(dma, 0, sizeof(*dma)); /* sanity */
 941     dma->sc   = sc;
 942     dma->size = size;
 943     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 944
 945     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 946                             BCM_PAGE_SIZE,      /* alignment */
 947                             0,                  /* boundary limit */
 948                             BUS_SPACE_MAXADDR,  /* restricted low */
 949                             BUS_SPACE_MAXADDR,  /* restricted hi */
 950                             NULL,               /* addr filter() */
 951                             NULL,               /* addr filter() arg */
 952                             size,               /* max map size */
 953                             1,                  /* num discontinuous */
 954                             size,               /* max seg size */
 955                             BUS_DMA_ALLOCNOW,   /* flags */
 956                             NULL,               /* lock() */
 957                             NULL,               /* lock() arg */
 958                             &dma->tag);         /* returned dma tag */
 959     if (rc != 0) {
 960         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 961         memset(dma, 0, sizeof(*dma));
 962         return (1);
 963     }
 964
 965     rc = bus_dmamem_alloc(dma->tag,
 966                           (void **)&dma->vaddr,
 967                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 968                           &dma->map);
 969     if (rc != 0) {
 970         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 971         bus_dma_tag_destroy(dma->tag);
 972         memset(dma, 0, sizeof(*dma));
 973         return (1);
 974     }
 975
 976     rc = bus_dmamap_load(dma->tag,
 977                          dma->map,
 978                          dma->vaddr,
 979                          size,
 980                          bxe_dma_map_addr, /* BLOGD in here */
 981                          dma,
 982                          BUS_DMA_NOWAIT);
 983     if (rc != 0) {
 984         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 985         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 986         bus_dma_tag_destroy(dma->tag);
 987         memset(dma, 0, sizeof(*dma));
 988         return (1);
 989     }
 990
 991     return (0);
 992 }
 993
 994 void
 995 bxe_dma_free(struct bxe_softc *sc,
 996              struct bxe_dma   *dma)
 997 {
 998     if (dma->size > 0) {
 999 #if 0
1000         BLOGD(sc, DBG_LOAD,
1001               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
1002               dma->msg, dma->vaddr, (void *)dma->paddr,
1003               dma->nseg, dma->size);
1004 #endif
1005
1006         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
1007
1008         bus_dmamap_sync(dma->tag, dma->map,
1009                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
1010         bus_dmamap_unload(dma->tag, dma->map);
1011         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
1012         bus_dma_tag_destroy(dma->tag);
1013     }
1014
1015     memset(dma, 0, sizeof(*dma));
1016 }
1017
1018 /*
1019  * These indirect read and write routines are only during init.
1020  * The locking is handled by the MCP.
1021  */
1022
1023 void
1024 bxe_reg_wr_ind(struct bxe_softc *sc,
1025                uint32_t         addr,
1026                uint32_t         val)
1027 {
1028     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1029     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
1030     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1031 }
1032
1033 uint32_t
1034 bxe_reg_rd_ind(struct bxe_softc *sc,
1035                uint32_t         addr)
1036 {
1037     uint32_t val;
1038
1039     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1040     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
1041     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1042
1043     return (val);
1044 }
1045
1046 #if 0
1047 void bxe_dp_dmae(struct bxe_softc *sc, struct dmae_command *dmae, int msglvl)
1048 {
1049     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
1050
1051     switch (dmae->opcode & DMAE_COMMAND_DST) {
1052     case DMAE_CMD_DST_PCI:
1053         if (src_type == DMAE_CMD_SRC_PCI)
1054             DP(msglvl, "DMAE: opcode 0x%08x\n"
1055                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
1056                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1057                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1058                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1059                dmae->comp_addr_hi, dmae->comp_addr_lo,
1060                dmae->comp_val);
1061         else
1062             DP(msglvl, "DMAE: opcode 0x%08x\n"
1063                "src [%08x], len [%d*4], dst [%x:%08x]\n"
1064                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1065                dmae->opcode, dmae->src_addr_lo >> 2,
1066                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1067                dmae->comp_addr_hi, dmae->comp_addr_lo,
1068                dmae->comp_val);
1069         break;
1070     case DMAE_CMD_DST_GRC:
1071         if (src_type == DMAE_CMD_SRC_PCI)
1072             DP(msglvl, "DMAE: opcode 0x%08x\n"
1073                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
1074                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1075                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1076                dmae->len, dmae->dst_addr_lo >> 2,
1077                dmae->comp_addr_hi, dmae->comp_addr_lo,
1078                dmae->comp_val);
1079         else
1080             DP(msglvl, "DMAE: opcode 0x%08x\n"
1081                "src [%08x], len [%d*4], dst [%08x]\n"
1082                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1083                dmae->opcode, dmae->src_addr_lo >> 2,
1084                dmae->len, dmae->dst_addr_lo >> 2,
1085                dmae->comp_addr_hi, dmae->comp_addr_lo,
1086                dmae->comp_val);
1087         break;
1088     default:
1089         if (src_type == DMAE_CMD_SRC_PCI)
1090             DP(msglvl, "DMAE: opcode 0x%08x\n"
1091                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
1092                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1093                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1094                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1095                dmae->comp_val);
1096         else
1097             DP(msglvl, "DMAE: opcode 0x%08x\n"
1098                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1099                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1100                dmae->opcode, dmae->src_addr_lo >> 2,
1101                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1102                dmae->comp_val);
1103         break;
1104     }
1105
1106 }
1107 #endif
1108
1109 static int
1110 bxe_acquire_hw_lock(struct bxe_softc *sc,
1111                     uint32_t         resource)
1112 {
1113     uint32_t lock_status;
1114     uint32_t resource_bit = (1 << resource);
1115     int func = SC_FUNC(sc);
1116     uint32_t hw_lock_control_reg;
1117     int cnt;
1118
1119     /* validate the resource is within range */
1120     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1121         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1122         return (-1);
1123     }
1124
1125     if (func <= 5) {
1126         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1127     } else {
1128         hw_lock_control_reg =
1129                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1130     }
1131
1132     /* validate the resource is not already taken */
1133     lock_status = REG_RD(sc, hw_lock_control_reg);
1134     if (lock_status & resource_bit) {
1135         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1136               lock_status, resource_bit);
1137         return (-1);
1138     }
1139
1140     /* try every 5ms for 5 seconds */
1141     for (cnt = 0; cnt < 1000; cnt++) {
1142         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1143         lock_status = REG_RD(sc, hw_lock_control_reg);
1144         if (lock_status & resource_bit) {
1145             return (0);
1146         }
1147         DELAY(5000);
1148     }
1149
1150     BLOGE(sc, "Resource lock timeout!\n");
1151     return (-1);
1152 }
1153
1154 static int
1155 bxe_release_hw_lock(struct bxe_softc *sc,
1156                     uint32_t         resource)
1157 {
1158     uint32_t lock_status;
1159     uint32_t resource_bit = (1 << resource);
1160     int func = SC_FUNC(sc);
1161     uint32_t hw_lock_control_reg;
1162
1163     /* validate the resource is within range */
1164     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1165         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1166         return (-1);
1167     }
1168
1169     if (func <= 5) {
1170         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1171     } else {
1172         hw_lock_control_reg =
1173                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1174     }
1175
1176     /* validate the resource is currently taken */
1177     lock_status = REG_RD(sc, hw_lock_control_reg);
1178     if (!(lock_status & resource_bit)) {
1179         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1180               lock_status, resource_bit);
1181         return (-1);
1182     }
1183
1184     REG_WR(sc, hw_lock_control_reg, resource_bit);
1185     return (0);
1186 }
1187 static void bxe_acquire_phy_lock(struct bxe_softc *sc)
1188 {
1189         BXE_PHY_LOCK(sc);
1190         bxe_acquire_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1191 }
1192
1193 static void bxe_release_phy_lock(struct bxe_softc *sc)
1194 {
1195         bxe_release_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1196         BXE_PHY_UNLOCK(sc);
1197 }
1198 /*
1199  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1200  * had we done things the other way around, if two pfs from the same port
1201  * would attempt to access nvram at the same time, we could run into a
1202  * scenario such as:
1203  * pf A takes the port lock.
1204  * pf B succeeds in taking the same lock since they are from the same port.
1205  * pf A takes the per pf misc lock. Performs eeprom access.
1206  * pf A finishes. Unlocks the per pf misc lock.
1207  * Pf B takes the lock and proceeds to perform it's own access.
1208  * pf A unlocks the per port lock, while pf B is still working (!).
1209  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1210  * access corrupted by pf B).*
1211  */
1212 static int
1213 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1214 {
1215     int port = SC_PORT(sc);
1216     int count, i;
1217     uint32_t val = 0;
1218
1219     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1220     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1221
1222     /* adjust timeout for emulation/FPGA */
1223     count = NVRAM_TIMEOUT_COUNT;
1224     if (CHIP_REV_IS_SLOW(sc)) {
1225         count *= 100;
1226     }
1227
1228     /* request access to nvram interface */
1229     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1230            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1231
1232     for (i = 0; i < count*10; i++) {
1233         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1234         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1235             break;
1236         }
1237
1238         DELAY(5);
1239     }
1240
1241     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1242         BLOGE(sc, "Cannot get access to nvram interface\n");
1243         return (-1);
1244     }
1245
1246     return (0);
1247 }
1248
1249 static int
1250 bxe_release_nvram_lock(struct bxe_softc *sc)
1251 {
1252     int port = SC_PORT(sc);
1253     int count, i;
1254     uint32_t val = 0;
1255
1256     /* adjust timeout for emulation/FPGA */
1257     count = NVRAM_TIMEOUT_COUNT;
1258     if (CHIP_REV_IS_SLOW(sc)) {
1259         count *= 100;
1260     }
1261
1262     /* relinquish nvram interface */
1263     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1264            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1265
1266     for (i = 0; i < count*10; i++) {
1267         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1268         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1269             break;
1270         }
1271
1272         DELAY(5);
1273     }
1274
1275     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1276         BLOGE(sc, "Cannot free access to nvram interface\n");
1277         return (-1);
1278     }
1279
1280     /* release HW lock: protect against other PFs in PF Direct Assignment */
1281     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1282
1283     return (0);
1284 }
1285
1286 static void
1287 bxe_enable_nvram_access(struct bxe_softc *sc)
1288 {
1289     uint32_t val;
1290
1291     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1292
1293     /* enable both bits, even on read */
1294     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1295            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1296 }
1297
1298 static void
1299 bxe_disable_nvram_access(struct bxe_softc *sc)
1300 {
1301     uint32_t val;
1302
1303     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1304
1305     /* disable both bits, even after read */
1306     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1307            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1308                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1309 }
1310
1311 static int
1312 bxe_nvram_read_dword(struct bxe_softc *sc,
1313                      uint32_t         offset,
1314                      uint32_t         *ret_val,
1315                      uint32_t         cmd_flags)
1316 {
1317     int count, i, rc;
1318     uint32_t val;
1319
1320     /* build the command word */
1321     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1322
1323     /* need to clear DONE bit separately */
1324     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1325
1326     /* address of the NVRAM to read from */
1327     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1328            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1329
1330     /* issue a read command */
1331     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1332
1333     /* adjust timeout for emulation/FPGA */
1334     count = NVRAM_TIMEOUT_COUNT;
1335     if (CHIP_REV_IS_SLOW(sc)) {
1336         count *= 100;
1337     }
1338
1339     /* wait for completion */
1340     *ret_val = 0;
1341     rc = -1;
1342     for (i = 0; i < count; i++) {
1343         DELAY(5);
1344         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1345
1346         if (val & MCPR_NVM_COMMAND_DONE) {
1347             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1348             /* we read nvram data in cpu order
1349              * but ethtool sees it as an array of bytes
1350              * converting to big-endian will do the work
1351              */
1352             *ret_val = htobe32(val);
1353             rc = 0;
1354             break;
1355         }
1356     }
1357
1358     if (rc == -1) {
1359         BLOGE(sc, "nvram read timeout expired\n");
1360     }
1361
1362     return (rc);
1363 }
1364
1365 static int
1366 bxe_nvram_read(struct bxe_softc *sc,
1367                uint32_t         offset,
1368                uint8_t          *ret_buf,
1369                int              buf_size)
1370 {
1371     uint32_t cmd_flags;
1372     uint32_t val;
1373     int rc;
1374
1375     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1376         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1377               offset, buf_size);
1378         return (-1);
1379     }
1380
1381     if ((offset + buf_size) > sc->devinfo.flash_size) {
1382         BLOGE(sc, "Invalid parameter, "
1383                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1384               offset, buf_size, sc->devinfo.flash_size);
1385         return (-1);
1386     }
1387
1388     /* request access to nvram interface */
1389     rc = bxe_acquire_nvram_lock(sc);
1390     if (rc) {
1391         return (rc);
1392     }
1393
1394     /* enable access to nvram interface */
1395     bxe_enable_nvram_access(sc);
1396
1397     /* read the first word(s) */
1398     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1399     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1400         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1401         memcpy(ret_buf, &val, 4);
1402
1403         /* advance to the next dword */
1404         offset += sizeof(uint32_t);
1405         ret_buf += sizeof(uint32_t);
1406         buf_size -= sizeof(uint32_t);
1407         cmd_flags = 0;
1408     }
1409
1410     if (rc == 0) {
1411         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1412         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1413         memcpy(ret_buf, &val, 4);
1414     }
1415
1416     /* disable access to nvram interface */
1417     bxe_disable_nvram_access(sc);
1418     bxe_release_nvram_lock(sc);
1419
1420     return (rc);
1421 }
1422
1423 static int
1424 bxe_nvram_write_dword(struct bxe_softc *sc,
1425                       uint32_t         offset,
1426                       uint32_t         val,
1427                       uint32_t         cmd_flags)
1428 {
1429     int count, i, rc;
1430
1431     /* build the command word */
1432     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1433
1434     /* need to clear DONE bit separately */
1435     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1436
1437     /* write the data */
1438     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1439
1440     /* address of the NVRAM to write to */
1441     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1442            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1443
1444     /* issue the write command */
1445     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1446
1447     /* adjust timeout for emulation/FPGA */
1448     count = NVRAM_TIMEOUT_COUNT;
1449     if (CHIP_REV_IS_SLOW(sc)) {
1450         count *= 100;
1451     }
1452
1453     /* wait for completion */
1454     rc = -1;
1455     for (i = 0; i < count; i++) {
1456         DELAY(5);
1457         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1458         if (val & MCPR_NVM_COMMAND_DONE) {
1459             rc = 0;
1460             break;
1461         }
1462     }
1463
1464     if (rc == -1) {
1465         BLOGE(sc, "nvram write timeout expired\n");
1466     }
1467
1468     return (rc);
1469 }
1470
1471 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1472
1473 static int
1474 bxe_nvram_write1(struct bxe_softc *sc,
1475                  uint32_t         offset,
1476                  uint8_t          *data_buf,
1477                  int              buf_size)
1478 {
1479     uint32_t cmd_flags;
1480     uint32_t align_offset;
1481     uint32_t val;
1482     int rc;
1483
1484     if ((offset + buf_size) > sc->devinfo.flash_size) {
1485         BLOGE(sc, "Invalid parameter, "
1486                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1487               offset, buf_size, sc->devinfo.flash_size);
1488         return (-1);
1489     }
1490
1491     /* request access to nvram interface */
1492     rc = bxe_acquire_nvram_lock(sc);
1493     if (rc) {
1494         return (rc);
1495     }
1496
1497     /* enable access to nvram interface */
1498     bxe_enable_nvram_access(sc);
1499
1500     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1501     align_offset = (offset & ~0x03);
1502     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1503
1504     if (rc == 0) {
1505         val &= ~(0xff << BYTE_OFFSET(offset));
1506         val |= (*data_buf << BYTE_OFFSET(offset));
1507
1508         /* nvram data is returned as an array of bytes
1509          * convert it back to cpu order
1510          */
1511         val = be32toh(val);
1512
1513         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1514     }
1515
1516     /* disable access to nvram interface */
1517     bxe_disable_nvram_access(sc);
1518     bxe_release_nvram_lock(sc);
1519
1520     return (rc);
1521 }
1522
1523 static int
1524 bxe_nvram_write(struct bxe_softc *sc,
1525                 uint32_t         offset,
1526                 uint8_t          *data_buf,
1527                 int              buf_size)
1528 {
1529     uint32_t cmd_flags;
1530     uint32_t val;
1531     uint32_t written_so_far;
1532     int rc;
1533
1534     if (buf_size == 1) {
1535         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1536     }
1537
1538     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1539         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1540               offset, buf_size);
1541         return (-1);
1542     }
1543
1544     if (buf_size == 0) {
1545         return (0); /* nothing to do */
1546     }
1547
1548     if ((offset + buf_size) > sc->devinfo.flash_size) {
1549         BLOGE(sc, "Invalid parameter, "
1550                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1551               offset, buf_size, sc->devinfo.flash_size);
1552         return (-1);
1553     }
1554
1555     /* request access to nvram interface */
1556     rc = bxe_acquire_nvram_lock(sc);
1557     if (rc) {
1558         return (rc);
1559     }
1560
1561     /* enable access to nvram interface */
1562     bxe_enable_nvram_access(sc);
1563
1564     written_so_far = 0;
1565     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1566     while ((written_so_far < buf_size) && (rc == 0)) {
1567         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1568             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1569         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1570             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1571         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1572             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1573         }
1574
1575         memcpy(&val, data_buf, 4);
1576
1577         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1578
1579         /* advance to the next dword */
1580         offset += sizeof(uint32_t);
1581         data_buf += sizeof(uint32_t);
1582         written_so_far += sizeof(uint32_t);
1583         cmd_flags = 0;
1584     }
1585
1586     /* disable access to nvram interface */
1587     bxe_disable_nvram_access(sc);
1588     bxe_release_nvram_lock(sc);
1589
1590     return (rc);
1591 }
1592
1593 /* copy command into DMAE command memory and set DMAE command Go */
1594 void
1595 bxe_post_dmae(struct bxe_softc    *sc,
1596               struct dmae_command *dmae,
1597               int                 idx)
1598 {
1599     uint32_t cmd_offset;
1600     int i;
1601
1602     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1603     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1604         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1605     }
1606
1607     REG_WR(sc, dmae_reg_go_c[idx], 1);
1608 }
1609
1610 uint32_t
1611 bxe_dmae_opcode_add_comp(uint32_t opcode,
1612                          uint8_t  comp_type)
1613 {
1614     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1615                       DMAE_COMMAND_C_TYPE_ENABLE));
1616 }
1617
1618 uint32_t
1619 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1620 {
1621     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1622 }
1623
1624 uint32_t
1625 bxe_dmae_opcode(struct bxe_softc *sc,
1626                 uint8_t          src_type,
1627                 uint8_t          dst_type,
1628                 uint8_t          with_comp,
1629                 uint8_t          comp_type)
1630 {
1631     uint32_t opcode = 0;
1632
1633     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1634                (dst_type << DMAE_COMMAND_DST_SHIFT));
1635
1636     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1637
1638     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1639
1640     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1641                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1642
1643     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1644
1645 #ifdef __BIG_ENDIAN
1646     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1647 #else
1648     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1649 #endif
1650
1651     if (with_comp) {
1652         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1653     }
1654
1655     return (opcode);
1656 }
1657
1658 static void
1659 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1660                         struct dmae_command *dmae,
1661                         uint8_t             src_type,
1662                         uint8_t             dst_type)
1663 {
1664     memset(dmae, 0, sizeof(struct dmae_command));
1665
1666     /* set the opcode */
1667     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1668                                    TRUE, DMAE_COMP_PCI);
1669
1670     /* fill in the completion parameters */
1671     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1672     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1673     dmae->comp_val     = DMAE_COMP_VAL;
1674 }
1675
1676 /* issue a DMAE command over the init channel and wait for completion */
1677 static int
1678 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1679                          struct dmae_command *dmae)
1680 {
1681     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1682     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1683
1684     BXE_DMAE_LOCK(sc);
1685
1686     /* reset completion */
1687     *wb_comp = 0;
1688
1689     /* post the command on the channel used for initializations */
1690     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1691
1692     /* wait for completion */
1693     DELAY(5);
1694
1695     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1696         if (!timeout ||
1697             (sc->recovery_state != BXE_RECOVERY_DONE &&
1698              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1699             BLOGE(sc, "DMAE timeout!\n");
1700             BXE_DMAE_UNLOCK(sc);
1701             return (DMAE_TIMEOUT);
1702         }
1703
1704         timeout--;
1705         DELAY(50);
1706     }
1707
1708     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1709         BLOGE(sc, "DMAE PCI error!\n");
1710         BXE_DMAE_UNLOCK(sc);
1711         return (DMAE_PCI_ERROR);
1712     }
1713
1714     BXE_DMAE_UNLOCK(sc);
1715     return (0);
1716 }
1717
1718 void
1719 bxe_read_dmae(struct bxe_softc *sc,
1720               uint32_t         src_addr,
1721               uint32_t         len32)
1722 {
1723     struct dmae_command dmae;
1724     uint32_t *data;
1725     int i, rc;
1726
1727     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1728
1729     if (!sc->dmae_ready) {
1730         data = BXE_SP(sc, wb_data[0]);
1731
1732         for (i = 0; i < len32; i++) {
1733             data[i] = (CHIP_IS_E1(sc)) ?
1734                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1735                           REG_RD(sc, (src_addr + (i * 4)));
1736         }
1737
1738         return;
1739     }
1740
1741     /* set opcode and fixed command fields */
1742     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1743
1744     /* fill in addresses and len */
1745     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1746     dmae.src_addr_hi = 0;
1747     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1748     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1749     dmae.len         = len32;
1750
1751     /* issue the command and wait for completion */
1752     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1753         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1754     };
1755 }
1756
1757 void
1758 bxe_write_dmae(struct bxe_softc *sc,
1759                bus_addr_t       dma_addr,
1760                uint32_t         dst_addr,
1761                uint32_t         len32)
1762 {
1763     struct dmae_command dmae;
1764     int rc;
1765
1766     if (!sc->dmae_ready) {
1767         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1768
1769         if (CHIP_IS_E1(sc)) {
1770             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1771         } else {
1772             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1773         }
1774
1775         return;
1776     }
1777
1778     /* set opcode and fixed command fields */
1779     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1780
1781     /* fill in addresses and len */
1782     dmae.src_addr_lo = U64_LO(dma_addr);
1783     dmae.src_addr_hi = U64_HI(dma_addr);
1784     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1785     dmae.dst_addr_hi = 0;
1786     dmae.len         = len32;
1787
1788     /* issue the command and wait for completion */
1789     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1790         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1791     }
1792 }
1793
1794 void
1795 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1796                         bus_addr_t       phys_addr,
1797                         uint32_t         addr,
1798                         uint32_t         len)
1799 {
1800     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1801     int offset = 0;
1802
1803     while (len > dmae_wr_max) {
1804         bxe_write_dmae(sc,
1805                        (phys_addr + offset), /* src DMA address */
1806                        (addr + offset),      /* dst GRC address */
1807                        dmae_wr_max);
1808         offset += (dmae_wr_max * 4);
1809         len -= dmae_wr_max;
1810     }
1811
1812     bxe_write_dmae(sc,
1813                    (phys_addr + offset), /* src DMA address */
1814                    (addr + offset),      /* dst GRC address */
1815                    len);
1816 }
1817
1818 void
1819 bxe_set_ctx_validation(struct bxe_softc   *sc,
1820                        struct eth_context *cxt,
1821                        uint32_t           cid)
1822 {
1823     /* ustorm cxt validation */
1824     cxt->ustorm_ag_context.cdu_usage =
1825         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1826             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1827     /* xcontext validation */
1828     cxt->xstorm_ag_context.cdu_reserved =
1829         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1830             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1831 }
1832
1833 static void
1834 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1835                             uint8_t          port,
1836                             uint8_t          fw_sb_id,
1837                             uint8_t          sb_index,
1838                             uint8_t          ticks)
1839 {
1840     uint32_t addr =
1841         (BAR_CSTRORM_INTMEM +
1842          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1843
1844     REG_WR8(sc, addr, ticks);
1845
1846     BLOGD(sc, DBG_LOAD,
1847           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1848           port, fw_sb_id, sb_index, ticks);
1849 }
1850
1851 static void
1852 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1853                             uint8_t          port,
1854                             uint16_t         fw_sb_id,
1855                             uint8_t          sb_index,
1856                             uint8_t          disable)
1857 {
1858     uint32_t enable_flag =
1859         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1860     uint32_t addr =
1861         (BAR_CSTRORM_INTMEM +
1862          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1863     uint8_t flags;
1864
1865     /* clear and set */
1866     flags = REG_RD8(sc, addr);
1867     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1868     flags |= enable_flag;
1869     REG_WR8(sc, addr, flags);
1870
1871     BLOGD(sc, DBG_LOAD,
1872           "port %d fw_sb_id %d sb_index %d disable %d\n",
1873           port, fw_sb_id, sb_index, disable);
1874 }
1875
1876 void
1877 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1878                              uint8_t          fw_sb_id,
1879                              uint8_t          sb_index,
1880                              uint8_t          disable,
1881                              uint16_t         usec)
1882 {
1883     int port = SC_PORT(sc);
1884     uint8_t ticks = (usec / 4); /* XXX ??? */
1885
1886     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1887
1888     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1889     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1890 }
1891
1892 void
1893 elink_cb_udelay(struct bxe_softc *sc,
1894                 uint32_t         usecs)
1895 {
1896     DELAY(usecs);
1897 }
1898
1899 uint32_t
1900 elink_cb_reg_read(struct bxe_softc *sc,
1901                   uint32_t         reg_addr)
1902 {
1903     return (REG_RD(sc, reg_addr));
1904 }
1905
1906 void
1907 elink_cb_reg_write(struct bxe_softc *sc,
1908                    uint32_t         reg_addr,
1909                    uint32_t         val)
1910 {
1911     REG_WR(sc, reg_addr, val);
1912 }
1913
1914 void
1915 elink_cb_reg_wb_write(struct bxe_softc *sc,
1916                       uint32_t         offset,
1917                       uint32_t         *wb_write,
1918                       uint16_t         len)
1919 {
1920     REG_WR_DMAE(sc, offset, wb_write, len);
1921 }
1922
1923 void
1924 elink_cb_reg_wb_read(struct bxe_softc *sc,
1925                      uint32_t         offset,
1926                      uint32_t         *wb_write,
1927                      uint16_t         len)
1928 {
1929     REG_RD_DMAE(sc, offset, wb_write, len);
1930 }
1931
1932 uint8_t
1933 elink_cb_path_id(struct bxe_softc *sc)
1934 {
1935     return (SC_PATH(sc));
1936 }
1937
1938 void
1939 elink_cb_event_log(struct bxe_softc     *sc,
1940                    const elink_log_id_t elink_log_id,
1941                    ...)
1942 {
1943     /* XXX */
1944 #if 0
1945     //va_list ap;
1946     va_start(ap, elink_log_id);
1947     _XXX_(sc, lm_log_id, ap);
1948     va_end(ap);
1949 #endif
1950     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1951 }
1952
1953 static int
1954 bxe_set_spio(struct bxe_softc *sc,
1955              int              spio,
1956              uint32_t         mode)
1957 {
1958     uint32_t spio_reg;
1959
1960     /* Only 2 SPIOs are configurable */
1961     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1962         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1963         return (-1);
1964     }
1965
1966     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1967
1968     /* read SPIO and mask except the float bits */
1969     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1970
1971     switch (mode) {
1972     case MISC_SPIO_OUTPUT_LOW:
1973         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1974         /* clear FLOAT and set CLR */
1975         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1976         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1977         break;
1978
1979     case MISC_SPIO_OUTPUT_HIGH:
1980         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1981         /* clear FLOAT and set SET */
1982         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1983         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1984         break;
1985
1986     case MISC_SPIO_INPUT_HI_Z:
1987         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1988         /* set FLOAT */
1989         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1990         break;
1991
1992     default:
1993         break;
1994     }
1995
1996     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1997     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1998
1999     return (0);
2000 }
2001
2002 static int
2003 bxe_gpio_read(struct bxe_softc *sc,
2004               int              gpio_num,
2005               uint8_t          port)
2006 {
2007     /* The GPIO should be swapped if swap register is set and active */
2008     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2009                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2010     int gpio_shift = (gpio_num +
2011                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2012     uint32_t gpio_mask = (1 << gpio_shift);
2013     uint32_t gpio_reg;
2014
2015     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2016         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2017         return (-1);
2018     }
2019
2020     /* read GPIO value */
2021     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2022
2023     /* get the requested pin value */
2024     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
2025 }
2026
2027 static int
2028 bxe_gpio_write(struct bxe_softc *sc,
2029                int              gpio_num,
2030                uint32_t         mode,
2031                uint8_t          port)
2032 {
2033     /* The GPIO should be swapped if swap register is set and active */
2034     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2035                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2036     int gpio_shift = (gpio_num +
2037                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2038     uint32_t gpio_mask = (1 << gpio_shift);
2039     uint32_t gpio_reg;
2040
2041     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2042         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2043         return (-1);
2044     }
2045
2046     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2047
2048     /* read GPIO and mask except the float bits */
2049     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
2050
2051     switch (mode) {
2052     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2053         BLOGD(sc, DBG_PHY,
2054               "Set GPIO %d (shift %d) -> output low\n",
2055               gpio_num, gpio_shift);
2056         /* clear FLOAT and set CLR */
2057         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2058         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
2059         break;
2060
2061     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2062         BLOGD(sc, DBG_PHY,
2063               "Set GPIO %d (shift %d) -> output high\n",
2064               gpio_num, gpio_shift);
2065         /* clear FLOAT and set SET */
2066         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2067         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
2068         break;
2069
2070     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2071         BLOGD(sc, DBG_PHY,
2072               "Set GPIO %d (shift %d) -> input\n",
2073               gpio_num, gpio_shift);
2074         /* set FLOAT */
2075         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2076         break;
2077
2078     default:
2079         break;
2080     }
2081
2082     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2083     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2084
2085     return (0);
2086 }
2087
2088 static int
2089 bxe_gpio_mult_write(struct bxe_softc *sc,
2090                     uint8_t          pins,
2091                     uint32_t         mode)
2092 {
2093     uint32_t gpio_reg;
2094
2095     /* any port swapping should be handled by caller */
2096
2097     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2098
2099     /* read GPIO and mask except the float bits */
2100     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2101     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2102     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
2103     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
2104
2105     switch (mode) {
2106     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2107         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2108         /* set CLR */
2109         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2110         break;
2111
2112     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2113         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2114         /* set SET */
2115         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2116         break;
2117
2118     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2119         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2120         /* set FLOAT */
2121         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2122         break;
2123
2124     default:
2125         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2126         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2127         return (-1);
2128     }
2129
2130     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2131     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2132
2133     return (0);
2134 }
2135
2136 static int
2137 bxe_gpio_int_write(struct bxe_softc *sc,
2138                    int              gpio_num,
2139                    uint32_t         mode,
2140                    uint8_t          port)
2141 {
2142     /* The GPIO should be swapped if swap register is set and active */
2143     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2144                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2145     int gpio_shift = (gpio_num +
2146                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2147     uint32_t gpio_mask = (1 << gpio_shift);
2148     uint32_t gpio_reg;
2149
2150     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2151         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2152         return (-1);
2153     }
2154
2155     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2156
2157     /* read GPIO int */
2158     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2159
2160     switch (mode) {
2161     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2162         BLOGD(sc, DBG_PHY,
2163               "Clear GPIO INT %d (shift %d) -> output low\n",
2164               gpio_num, gpio_shift);
2165         /* clear SET and set CLR */
2166         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2167         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2168         break;
2169
2170     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2171         BLOGD(sc, DBG_PHY,
2172               "Set GPIO INT %d (shift %d) -> output high\n",
2173               gpio_num, gpio_shift);
2174         /* clear CLR and set SET */
2175         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2176         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2177         break;
2178
2179     default:
2180         break;
2181     }
2182
2183     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2184     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2185
2186     return (0);
2187 }
2188
2189 uint32_t
2190 elink_cb_gpio_read(struct bxe_softc *sc,
2191                    uint16_t         gpio_num,
2192                    uint8_t          port)
2193 {
2194     return (bxe_gpio_read(sc, gpio_num, port));
2195 }
2196
2197 uint8_t
2198 elink_cb_gpio_write(struct bxe_softc *sc,
2199                     uint16_t         gpio_num,
2200                     uint8_t          mode, /* 0=low 1=high */
2201                     uint8_t          port)
2202 {
2203     return (bxe_gpio_write(sc, gpio_num, mode, port));
2204 }
2205
2206 uint8_t
2207 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2208                          uint8_t          pins,
2209                          uint8_t          mode) /* 0=low 1=high */
2210 {
2211     return (bxe_gpio_mult_write(sc, pins, mode));
2212 }
2213
2214 uint8_t
2215 elink_cb_gpio_int_write(struct bxe_softc *sc,
2216                         uint16_t         gpio_num,
2217                         uint8_t          mode, /* 0=low 1=high */
2218                         uint8_t          port)
2219 {
2220     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2221 }
2222
2223 void
2224 elink_cb_notify_link_changed(struct bxe_softc *sc)
2225 {
2226     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2227                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2228 }
2229
2230 /* send the MCP a request, block until there is a reply */
2231 uint32_t
2232 elink_cb_fw_command(struct bxe_softc *sc,
2233                     uint32_t         command,
2234                     uint32_t         param)
2235 {
2236     int mb_idx = SC_FW_MB_IDX(sc);
2237     uint32_t seq;
2238     uint32_t rc = 0;
2239     uint32_t cnt = 1;
2240     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2241
2242     BXE_FWMB_LOCK(sc);
2243
2244     seq = ++sc->fw_seq;
2245     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2246     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2247
2248     BLOGD(sc, DBG_PHY,
2249           "wrote command 0x%08x to FW MB param 0x%08x\n",
2250           (command | seq), param);
2251
2252     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2253     do {
2254         DELAY(delay * 1000);
2255         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2256     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2257
2258     BLOGD(sc, DBG_PHY,
2259           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2260           cnt*delay, rc, seq);
2261
2262     /* is this a reply to our command? */
2263     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2264         rc &= FW_MSG_CODE_MASK;
2265     } else {
2266         /* Ruh-roh! */
2267         BLOGE(sc, "FW failed to respond!\n");
2268         // XXX bxe_fw_dump(sc);
2269         rc = 0;
2270     }
2271
2272     BXE_FWMB_UNLOCK(sc);
2273     return (rc);
2274 }
2275
2276 static uint32_t
2277 bxe_fw_command(struct bxe_softc *sc,
2278                uint32_t         command,
2279                uint32_t         param)
2280 {
2281     return (elink_cb_fw_command(sc, command, param));
2282 }
2283
2284 static void
2285 __storm_memset_dma_mapping(struct bxe_softc *sc,
2286                            uint32_t         addr,
2287                            bus_addr_t       mapping)
2288 {
2289     REG_WR(sc, addr, U64_LO(mapping));
2290     REG_WR(sc, (addr + 4), U64_HI(mapping));
2291 }
2292
2293 static void
2294 storm_memset_spq_addr(struct bxe_softc *sc,
2295                       bus_addr_t       mapping,
2296                       uint16_t         abs_fid)
2297 {
2298     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2299                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2300     __storm_memset_dma_mapping(sc, addr, mapping);
2301 }
2302
2303 static void
2304 storm_memset_vf_to_pf(struct bxe_softc *sc,
2305                       uint16_t         abs_fid,
2306                       uint16_t         pf_id)
2307 {
2308     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2309     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2310     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2311     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2312 }
2313
2314 static void
2315 storm_memset_func_en(struct bxe_softc *sc,
2316                      uint16_t         abs_fid,
2317                      uint8_t          enable)
2318 {
2319     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2320     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2321     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2322     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2323 }
2324
2325 static void
2326 storm_memset_eq_data(struct bxe_softc       *sc,
2327                      struct event_ring_data *eq_data,
2328                      uint16_t               pfid)
2329 {
2330     uint32_t addr;
2331     size_t size;
2332
2333     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2334     size = sizeof(struct event_ring_data);
2335     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2336 }
2337
2338 static void
2339 storm_memset_eq_prod(struct bxe_softc *sc,
2340                      uint16_t         eq_prod,
2341                      uint16_t         pfid)
2342 {
2343     uint32_t addr = (BAR_CSTRORM_INTMEM +
2344                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2345     REG_WR16(sc, addr, eq_prod);
2346 }
2347
2348 /*
2349  * Post a slowpath command.
2350  *
2351  * A slowpath command is used to propogate a configuration change through
2352  * the controller in a controlled manner, allowing each STORM processor and
2353  * other H/W blocks to phase in the change.  The commands sent on the
2354  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2355  * completion of the ramrod will occur in different ways.  Here's a
2356  * breakdown of ramrods and how they complete:
2357  *
2358  * RAMROD_CMD_ID_ETH_PORT_SETUP
2359  *   Used to setup the leading connection on a port.  Completes on the
2360  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2361  *
2362  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2363  *   Used to setup an additional connection on a port.  Completes on the
2364  *   RCQ of the multi-queue/RSS connection being initialized.
2365  *
2366  * RAMROD_CMD_ID_ETH_STAT_QUERY
2367  *   Used to force the storm processors to update the statistics database
2368  *   in host memory.  This ramrod is send on the leading connection CID and
2369  *   completes as an index increment of the CSTORM on the default status
2370  *   block.
2371  *
2372  * RAMROD_CMD_ID_ETH_UPDATE
2373  *   Used to update the state of the leading connection, usually to udpate
2374  *   the RSS indirection table.  Completes on the RCQ of the leading
2375  *   connection. (Not currently used under FreeBSD until OS support becomes
2376  *   available.)
2377  *
2378  * RAMROD_CMD_ID_ETH_HALT
2379  *   Used when tearing down a connection prior to driver unload.  Completes
2380  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2381  *   use this on the leading connection.
2382  *
2383  * RAMROD_CMD_ID_ETH_SET_MAC
2384  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2385  *   the RCQ of the leading connection.
2386  *
2387  * RAMROD_CMD_ID_ETH_CFC_DEL
2388  *   Used when tearing down a conneciton prior to driver unload.  Completes
2389  *   on the RCQ of the leading connection (since the current connection
2390  *   has been completely removed from controller memory).
2391  *
2392  * RAMROD_CMD_ID_ETH_PORT_DEL
2393  *   Used to tear down the leading connection prior to driver unload,
2394  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2395  *   default status block.
2396  *
2397  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2398  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2399  *   RSS connection that is being offloaded.  (Not currently used under
2400  *   FreeBSD.)
2401  *
2402  * There can only be one command pending per function.
2403  *
2404  * Returns:
2405  *   0 = Success, !0 = Failure.
2406  */
2407
2408 /* must be called under the spq lock */
2409 static inline
2410 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2411 {
2412     struct eth_spe *next_spe = sc->spq_prod_bd;
2413
2414     if (sc->spq_prod_bd == sc->spq_last_bd) {
2415         /* wrap back to the first eth_spq */
2416         sc->spq_prod_bd = sc->spq;
2417         sc->spq_prod_idx = 0;
2418     } else {
2419         sc->spq_prod_bd++;
2420         sc->spq_prod_idx++;
2421     }
2422
2423     return (next_spe);
2424 }
2425
2426 /* must be called under the spq lock */
2427 static inline
2428 void bxe_sp_prod_update(struct bxe_softc *sc)
2429 {
2430     int func = SC_FUNC(sc);
2431
2432     /*
2433      * Make sure that BD data is updated before writing the producer.
2434      * BD data is written to the memory, the producer is read from the
2435      * memory, thus we need a full memory barrier to ensure the ordering.
2436      */
2437     mb();
2438
2439     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2440              sc->spq_prod_idx);
2441
2442     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2443                       BUS_SPACE_BARRIER_WRITE);
2444 }
2445
2446 /**
2447  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2448  *
2449  * @cmd:      command to check
2450  * @cmd_type: command type
2451  */
2452 static inline
2453 int bxe_is_contextless_ramrod(int cmd,
2454                               int cmd_type)
2455 {
2456     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2457         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2458         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2459         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2460         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2461         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2462         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2463         return (TRUE);
2464     } else {
2465         return (FALSE);
2466     }
2467 }
2468
2469 /**
2470  * bxe_sp_post - place a single command on an SP ring
2471  *
2472  * @sc:         driver handle
2473  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2474  * @cid:        SW CID the command is related to
2475  * @data_hi:    command private data address (high 32 bits)
2476  * @data_lo:    command private data address (low 32 bits)
2477  * @cmd_type:   command type (e.g. NONE, ETH)
2478  *
2479  * SP data is handled as if it's always an address pair, thus data fields are
2480  * not swapped to little endian in upper functions. Instead this function swaps
2481  * data as if it's two uint32 fields.
2482  */
2483 int
2484 bxe_sp_post(struct bxe_softc *sc,
2485             int              command,
2486             int              cid,
2487             uint32_t         data_hi,
2488             uint32_t         data_lo,
2489             int              cmd_type)
2490 {
2491     struct eth_spe *spe;
2492     uint16_t type;
2493     int common;
2494
2495     common = bxe_is_contextless_ramrod(command, cmd_type);
2496
2497     BXE_SP_LOCK(sc);
2498
2499     if (common) {
2500         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2501             BLOGE(sc, "EQ ring is full!\n");
2502             BXE_SP_UNLOCK(sc);
2503             return (-1);
2504         }
2505     } else {
2506         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2507             BLOGE(sc, "SPQ ring is full!\n");
2508             BXE_SP_UNLOCK(sc);
2509             return (-1);
2510         }
2511     }
2512
2513     spe = bxe_sp_get_next(sc);
2514
2515     /* CID needs port number to be encoded int it */
2516     spe->hdr.conn_and_cmd_data =
2517         htole32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2518
2519     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2520
2521     /* TBD: Check if it works for VFs */
2522     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2523              SPE_HDR_FUNCTION_ID);
2524
2525     spe->hdr.type = htole16(type);
2526
2527     spe->data.update_data_addr.hi = htole32(data_hi);
2528     spe->data.update_data_addr.lo = htole32(data_lo);
2529
2530     /*
2531      * It's ok if the actual decrement is issued towards the memory
2532      * somewhere between the lock and unlock. Thus no more explict
2533      * memory barrier is needed.
2534      */
2535     if (common) {
2536         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2537     } else {
2538         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2539     }
2540
2541     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2542     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2543           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2544     BLOGD(sc, DBG_SP,
2545           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2546           sc->spq_prod_idx,
2547           (uint32_t)U64_HI(sc->spq_dma.paddr),
2548           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2549           command,
2550           common,
2551           HW_CID(sc, cid),
2552           data_hi,
2553           data_lo,
2554           type,
2555           atomic_load_acq_long(&sc->cq_spq_left),
2556           atomic_load_acq_long(&sc->eq_spq_left));
2557
2558     bxe_sp_prod_update(sc);
2559
2560     BXE_SP_UNLOCK(sc);
2561     return (0);
2562 }
2563
2564 /**
2565  * bxe_debug_print_ind_table - prints the indirection table configuration.
2566  *
2567  * @sc: driver hanlde
2568  * @p:  pointer to rss configuration
2569  */
2570 #if 0
2571 static void
2572 bxe_debug_print_ind_table(struct bxe_softc               *sc,
2573                           struct ecore_config_rss_params *p)
2574 {
2575     int i;
2576
2577     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2578     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2579     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2580         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2581
2582         /* Print 4 bytes in a line */
2583         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2584             (((i + 1) & 0x3) == 0)) {
2585             BLOGD(sc, DBG_LOAD, "\n");
2586             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2587         }
2588     }
2589
2590     BLOGD(sc, DBG_LOAD, "\n");
2591 }
2592 #endif
2593
2594 /*
2595  * FreeBSD Device probe function.
2596  *
2597  * Compares the device found to the driver's list of supported devices and
2598  * reports back to the bsd loader whether this is the right driver for the device.
2599  * This is the driver entry function called from the "kldload" command.
2600  *
2601  * Returns:
2602  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2603  */
2604 static int
2605 bxe_probe(device_t dev)
2606 {
2607     struct bxe_softc *sc;
2608     struct bxe_device_type *t;
2609     char *descbuf;
2610     uint16_t did, sdid, svid, vid;
2611
2612     /* Find our device structure */
2613     sc = device_get_softc(dev);
2614     sc->dev = dev;
2615     t = bxe_devs;
2616
2617     /* Get the data for the device to be probed. */
2618     vid  = pci_get_vendor(dev);
2619     did  = pci_get_device(dev);
2620     svid = pci_get_subvendor(dev);
2621     sdid = pci_get_subdevice(dev);
2622
2623     BLOGD(sc, DBG_LOAD,
2624           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2625           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2626
2627     /* Look through the list of known devices for a match. */
2628     while (t->bxe_name != NULL) {
2629         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2630             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2631             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2632             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2633             if (descbuf == NULL)
2634                 return (ENOMEM);
2635
2636             /* Print out the device identity. */
2637             snprintf(descbuf, BXE_DEVDESC_MAX,
2638                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2639                      (((pci_read_config(dev, PCIR_REVID, 4) &
2640                         0xf0) >> 4) + 'A'),
2641                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2642                      BXE_DRIVER_VERSION);
2643
2644             device_set_desc_copy(dev, descbuf);
2645             free(descbuf, M_TEMP);
2646             return (BUS_PROBE_DEFAULT);
2647         }
2648         t++;
2649     }
2650
2651     return (ENXIO);
2652 }
2653
2654 static void
2655 bxe_init_mutexes(struct bxe_softc *sc)
2656 {
2657 #ifdef BXE_CORE_LOCK_SX
2658     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2659              "bxe%d_core_lock", sc->unit);
2660     sx_init(&sc->core_sx, sc->core_sx_name);
2661 #else
2662     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2663              "bxe%d_core_lock", sc->unit);
2664     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2665 #endif
2666
2667     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2668              "bxe%d_sp_lock", sc->unit);
2669     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2670
2671     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2672              "bxe%d_dmae_lock", sc->unit);
2673     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2674
2675     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2676              "bxe%d_phy_lock", sc->unit);
2677     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2678
2679     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2680              "bxe%d_fwmb_lock", sc->unit);
2681     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2682
2683     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2684              "bxe%d_print_lock", sc->unit);
2685     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2686
2687     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2688              "bxe%d_stats_lock", sc->unit);
2689     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2690
2691     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2692              "bxe%d_mcast_lock", sc->unit);
2693     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2694 }
2695
2696 static void
2697 bxe_release_mutexes(struct bxe_softc *sc)
2698 {
2699 #ifdef BXE_CORE_LOCK_SX
2700     sx_destroy(&sc->core_sx);
2701 #else
2702     if (mtx_initialized(&sc->core_mtx)) {
2703         mtx_destroy(&sc->core_mtx);
2704     }
2705 #endif
2706
2707     if (mtx_initialized(&sc->sp_mtx)) {
2708         mtx_destroy(&sc->sp_mtx);
2709     }
2710
2711     if (mtx_initialized(&sc->dmae_mtx)) {
2712         mtx_destroy(&sc->dmae_mtx);
2713     }
2714
2715     if (mtx_initialized(&sc->port.phy_mtx)) {
2716         mtx_destroy(&sc->port.phy_mtx);
2717     }
2718
2719     if (mtx_initialized(&sc->fwmb_mtx)) {
2720         mtx_destroy(&sc->fwmb_mtx);
2721     }
2722
2723     if (mtx_initialized(&sc->print_mtx)) {
2724         mtx_destroy(&sc->print_mtx);
2725     }
2726
2727     if (mtx_initialized(&sc->stats_mtx)) {
2728         mtx_destroy(&sc->stats_mtx);
2729     }
2730
2731     if (mtx_initialized(&sc->mcast_mtx)) {
2732         mtx_destroy(&sc->mcast_mtx);
2733     }
2734 }
2735
2736 static void
2737 bxe_tx_disable(struct bxe_softc* sc)
2738 {
2739     struct ifnet *ifp = sc->ifnet;
2740
2741     /* tell the stack the driver is stopped and TX queue is full */
2742     if (ifp != NULL) {
2743         ifp->if_drv_flags = 0;
2744     }
2745 }
2746
2747 static void
2748 bxe_drv_pulse(struct bxe_softc *sc)
2749 {
2750     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2751              sc->fw_drv_pulse_wr_seq);
2752 }
2753
2754 static inline uint16_t
2755 bxe_tx_avail(struct bxe_softc *sc,
2756              struct bxe_fastpath *fp)
2757 {
2758     int16_t  used;
2759     uint16_t prod;
2760     uint16_t cons;
2761
2762     prod = fp->tx_bd_prod;
2763     cons = fp->tx_bd_cons;
2764
2765     used = SUB_S16(prod, cons);
2766
2767 #if 0
2768     KASSERT((used < 0), ("used tx bds < 0"));
2769     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2770     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2771             ("invalid number of tx bds used"));
2772 #endif
2773
2774     return (int16_t)(sc->tx_ring_size) - used;
2775 }
2776
2777 static inline int
2778 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2779 {
2780     uint16_t hw_cons;
2781
2782     mb(); /* status block fields can change */
2783     hw_cons = le16toh(*fp->tx_cons_sb);
2784     return (hw_cons != fp->tx_pkt_cons);
2785 }
2786
2787 static inline uint8_t
2788 bxe_has_tx_work(struct bxe_fastpath *fp)
2789 {
2790     /* expand this for multi-cos if ever supported */
2791     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2792 }
2793
2794 static inline int
2795 bxe_has_rx_work(struct bxe_fastpath *fp)
2796 {
2797     uint16_t rx_cq_cons_sb;
2798
2799     mb(); /* status block fields can change */
2800     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2801     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2802         rx_cq_cons_sb++;
2803     return (fp->rx_cq_cons != rx_cq_cons_sb);
2804 }
2805
2806 static void
2807 bxe_sp_event(struct bxe_softc    *sc,
2808              struct bxe_fastpath *fp,
2809              union eth_rx_cqe    *rr_cqe)
2810 {
2811     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2812     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2813     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2814     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2815
2816     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2817           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2818
2819 #if 0
2820     /*
2821      * If cid is within VF range, replace the slowpath object with the
2822      * one corresponding to this VF
2823      */
2824     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2825         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2826     }
2827 #endif
2828
2829     switch (command) {
2830     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2831         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2832         drv_cmd = ECORE_Q_CMD_UPDATE;
2833         break;
2834
2835     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2836         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2837         drv_cmd = ECORE_Q_CMD_SETUP;
2838         break;
2839
2840     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2841         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2842         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2843         break;
2844
2845     case (RAMROD_CMD_ID_ETH_HALT):
2846         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2847         drv_cmd = ECORE_Q_CMD_HALT;
2848         break;
2849
2850     case (RAMROD_CMD_ID_ETH_TERMINATE):
2851         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2852         drv_cmd = ECORE_Q_CMD_TERMINATE;
2853         break;
2854
2855     case (RAMROD_CMD_ID_ETH_EMPTY):
2856         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2857         drv_cmd = ECORE_Q_CMD_EMPTY;
2858         break;
2859
2860     default:
2861         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2862               command, fp->index);
2863         return;
2864     }
2865
2866     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2867         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2868         /*
2869          * q_obj->complete_cmd() failure means that this was
2870          * an unexpected completion.
2871          *
2872          * In this case we don't want to increase the sc->spq_left
2873          * because apparently we haven't sent this command the first
2874          * place.
2875          */
2876         // bxe_panic(sc, ("Unexpected SP completion\n"));
2877         return;
2878     }
2879
2880 #if 0
2881     /* SRIOV: reschedule any 'in_progress' operations */
2882     bxe_iov_sp_event(sc, cid, TRUE);
2883 #endif
2884
2885     atomic_add_acq_long(&sc->cq_spq_left, 1);
2886
2887     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2888           atomic_load_acq_long(&sc->cq_spq_left));
2889
2890 #if 0
2891     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2892         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2893         /*
2894          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2895          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2896          * prevent case that both bits are cleared. At the end of load/unload
2897          * driver checks that sp_state is cleared and this order prevents
2898          * races.
2899          */
2900         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2901         wmb();
2902         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2903
2904         /* schedule the sp task as MCP ack is required */
2905         bxe_schedule_sp_task(sc);
2906     }
2907 #endif
2908 }
2909
2910 /*
2911  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2912  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2913  * the current aggregation queue as in-progress.
2914  */
2915 static void
2916 bxe_tpa_start(struct bxe_softc            *sc,
2917               struct bxe_fastpath         *fp,
2918               uint16_t                    queue,
2919               uint16_t                    cons,
2920               uint16_t                    prod,
2921               struct eth_fast_path_rx_cqe *cqe)
2922 {
2923     struct bxe_sw_rx_bd tmp_bd;
2924     struct bxe_sw_rx_bd *rx_buf;
2925     struct eth_rx_bd *rx_bd;
2926     int max_agg_queues;
2927     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2928     uint16_t index;
2929
2930     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2931                        "cons=%d prod=%d\n",
2932           fp->index, queue, cons, prod);
2933
2934     max_agg_queues = MAX_AGG_QS(sc);
2935
2936     KASSERT((queue < max_agg_queues),
2937             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2938              fp->index, queue, max_agg_queues));
2939
2940     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2941             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2942              fp->index, queue));
2943
2944     /* copy the existing mbuf and mapping from the TPA pool */
2945     tmp_bd = tpa_info->bd;
2946
2947     if (tmp_bd.m == NULL) {
2948         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2949               fp->index, queue);
2950         /* XXX Error handling? */
2951         return;
2952     }
2953
2954     /* change the TPA queue to the start state */
2955     tpa_info->state            = BXE_TPA_STATE_START;
2956     tpa_info->placement_offset = cqe->placement_offset;
2957     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2958     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2959     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2960
2961     fp->rx_tpa_queue_used |= (1 << queue);
2962
2963     /*
2964      * If all the buffer descriptors are filled with mbufs then fill in
2965      * the current consumer index with a new BD. Else if a maximum Rx
2966      * buffer limit is imposed then fill in the next producer index.
2967      */
2968     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2969                 prod : cons;
2970
2971     /* move the received mbuf and mapping to TPA pool */
2972     tpa_info->bd = fp->rx_mbuf_chain[cons];
2973
2974     /* release any existing RX BD mbuf mappings */
2975     if (cons != index) {
2976         rx_buf = &fp->rx_mbuf_chain[cons];
2977
2978         if (rx_buf->m_map != NULL) {
2979             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2980                             BUS_DMASYNC_POSTREAD);
2981             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2982         }
2983
2984         /*
2985          * We get here when the maximum number of rx buffers is less than
2986          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2987          * it out here without concern of a memory leak.
2988          */
2989         fp->rx_mbuf_chain[cons].m = NULL;
2990     }
2991
2992     /* update the Rx SW BD with the mbuf info from the TPA pool */
2993     fp->rx_mbuf_chain[index] = tmp_bd;
2994
2995     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2996     rx_bd = &fp->rx_chain[index];
2997     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
2998     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
2999 }
3000
3001 /*
3002  * When a TPA aggregation is completed, loop through the individual mbufs
3003  * of the aggregation, combining them into a single mbuf which will be sent
3004  * up the stack. Refill all freed SGEs with mbufs as we go along.
3005  */
3006 static int
3007 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
3008                    struct bxe_fastpath       *fp,
3009                    struct bxe_sw_tpa_info    *tpa_info,
3010                    uint16_t                  queue,
3011                    uint16_t                  pages,
3012                    struct mbuf               *m,
3013                                struct eth_end_agg_rx_cqe *cqe,
3014                    uint16_t                  cqe_idx)
3015 {
3016     struct mbuf *m_frag;
3017     uint32_t frag_len, frag_size, i;
3018     uint16_t sge_idx;
3019     int rc = 0;
3020     int j;
3021
3022     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
3023
3024     BLOGD(sc, DBG_LRO,
3025           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
3026           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
3027
3028     /* make sure the aggregated frame is not too big to handle */
3029     if (pages > 8 * PAGES_PER_SGE) {
3030         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
3031                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
3032               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
3033               tpa_info->len_on_bd, frag_size);
3034         bxe_panic(sc, ("sge page count error\n"));
3035         return (EINVAL);
3036     }
3037
3038     /*
3039      * Scan through the scatter gather list pulling individual mbufs into a
3040      * single mbuf for the host stack.
3041      */
3042     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
3043         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
3044
3045         /*
3046          * Firmware gives the indices of the SGE as if the ring is an array
3047          * (meaning that the "next" element will consume 2 indices).
3048          */
3049         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
3050
3051         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
3052                            "sge_idx=%d frag_size=%d frag_len=%d\n",
3053               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
3054
3055         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3056
3057         /* allocate a new mbuf for the SGE */
3058         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3059         if (rc) {
3060             /* Leave all remaining SGEs in the ring! */
3061             return (rc);
3062         }
3063
3064         /* update the fragment length */
3065         m_frag->m_len = frag_len;
3066
3067         /* concatenate the fragment to the head mbuf */
3068         m_cat(m, m_frag);
3069         fp->eth_q_stats.mbuf_alloc_sge--;
3070
3071         /* update the TPA mbuf size and remaining fragment size */
3072         m->m_pkthdr.len += frag_len;
3073         frag_size -= frag_len;
3074     }
3075
3076     BLOGD(sc, DBG_LRO,
3077           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
3078           fp->index, queue, frag_size);
3079
3080     return (rc);
3081 }
3082
3083 static inline void
3084 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
3085 {
3086     int i, j;
3087
3088     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
3089         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
3090
3091         for (j = 0; j < 2; j++) {
3092             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
3093             idx--;
3094         }
3095     }
3096 }
3097
3098 static inline void
3099 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3100 {
3101     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3102     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3103
3104     /*
3105      * Clear the two last indices in the page to 1. These are the indices that
3106      * correspond to the "next" element, hence will never be indicated and
3107      * should be removed from the calculations.
3108      */
3109     bxe_clear_sge_mask_next_elems(fp);
3110 }
3111
3112 static inline void
3113 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3114                         uint16_t            idx)
3115 {
3116     uint16_t last_max = fp->last_max_sge;
3117
3118     if (SUB_S16(idx, last_max) > 0) {
3119         fp->last_max_sge = idx;
3120     }
3121 }
3122
3123 static inline void
3124 bxe_update_sge_prod(struct bxe_softc          *sc,
3125                     struct bxe_fastpath       *fp,
3126                     uint16_t                  sge_len,
3127                     union eth_sgl_or_raw_data *cqe)
3128 {
3129     uint16_t last_max, last_elem, first_elem;
3130     uint16_t delta = 0;
3131     uint16_t i;
3132
3133     if (!sge_len) {
3134         return;
3135     }
3136
3137     /* first mark all used pages */
3138     for (i = 0; i < sge_len; i++) {
3139         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3140                             RX_SGE(le16toh(cqe->sgl[i])));
3141     }
3142
3143     BLOGD(sc, DBG_LRO,
3144           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3145           fp->index, sge_len - 1,
3146           le16toh(cqe->sgl[sge_len - 1]));
3147
3148     /* assume that the last SGE index is the biggest */
3149     bxe_update_last_max_sge(fp,
3150                             le16toh(cqe->sgl[sge_len - 1]));
3151
3152     last_max = RX_SGE(fp->last_max_sge);
3153     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3154     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3155
3156     /* if ring is not full */
3157     if (last_elem + 1 != first_elem) {
3158         last_elem++;
3159     }
3160
3161     /* now update the prod */
3162     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3163         if (__predict_true(fp->sge_mask[i])) {
3164             break;
3165         }
3166
3167         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3168         delta += BIT_VEC64_ELEM_SZ;
3169     }
3170
3171     if (delta > 0) {
3172         fp->rx_sge_prod += delta;
3173         /* clear page-end entries */
3174         bxe_clear_sge_mask_next_elems(fp);
3175     }
3176
3177     BLOGD(sc, DBG_LRO,
3178           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3179           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3180 }
3181
3182 /*
3183  * The aggregation on the current TPA queue has completed. Pull the individual
3184  * mbuf fragments together into a single mbuf, perform all necessary checksum
3185  * calculations, and send the resuting mbuf to the stack.
3186  */
3187 static void
3188 bxe_tpa_stop(struct bxe_softc          *sc,
3189              struct bxe_fastpath       *fp,
3190              struct bxe_sw_tpa_info    *tpa_info,
3191              uint16_t                  queue,
3192              uint16_t                  pages,
3193                          struct eth_end_agg_rx_cqe *cqe,
3194              uint16_t                  cqe_idx)
3195 {
3196     struct ifnet *ifp = sc->ifnet;
3197     struct mbuf *m;
3198     int rc = 0;
3199
3200     BLOGD(sc, DBG_LRO,
3201           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3202           fp->index, queue, tpa_info->placement_offset,
3203           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3204
3205     m = tpa_info->bd.m;
3206
3207     /* allocate a replacement before modifying existing mbuf */
3208     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3209     if (rc) {
3210         /* drop the frame and log an error */
3211         fp->eth_q_stats.rx_soft_errors++;
3212         goto bxe_tpa_stop_exit;
3213     }
3214
3215     /* we have a replacement, fixup the current mbuf */
3216     m_adj(m, tpa_info->placement_offset);
3217     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3218
3219     /* mark the checksums valid (taken care of by the firmware) */
3220     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3221     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3222     m->m_pkthdr.csum_data = 0xffff;
3223     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3224                                CSUM_IP_VALID   |
3225                                CSUM_DATA_VALID |
3226                                CSUM_PSEUDO_HDR);
3227
3228     /* aggregate all of the SGEs into a single mbuf */
3229     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3230     if (rc) {
3231         /* drop the packet and log an error */
3232         fp->eth_q_stats.rx_soft_errors++;
3233         m_freem(m);
3234     } else {
3235         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3236             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3237             m->m_flags |= M_VLANTAG;
3238         }
3239
3240         /* assign packet to this interface interface */
3241         m->m_pkthdr.rcvif = ifp;
3242
3243 #if __FreeBSD_version >= 800000
3244         /* specify what RSS queue was used for this flow */
3245         m->m_pkthdr.flowid = fp->index;
3246         m->m_flags |= M_FLOWID;
3247 #endif
3248
3249         ifp->if_ipackets++;
3250         fp->eth_q_stats.rx_tpa_pkts++;
3251
3252         /* pass the frame to the stack */
3253         (*ifp->if_input)(ifp, m);
3254     }
3255
3256     /* we passed an mbuf up the stack or dropped the frame */
3257     fp->eth_q_stats.mbuf_alloc_tpa--;
3258
3259 bxe_tpa_stop_exit:
3260
3261     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3262     fp->rx_tpa_queue_used &= ~(1 << queue);
3263 }
3264
3265 static uint8_t
3266 bxe_service_rxsgl(
3267                  struct bxe_fastpath *fp,
3268                  uint16_t len,
3269                  uint16_t lenonbd,
3270                  struct mbuf *m,
3271                  struct eth_fast_path_rx_cqe *cqe_fp)
3272 {
3273     struct mbuf *m_frag;
3274     uint16_t frags, frag_len;
3275     uint16_t sge_idx = 0;
3276     uint16_t j;
3277     uint8_t i, rc = 0;
3278     uint32_t frag_size;
3279
3280     /* adjust the mbuf */
3281     m->m_len = lenonbd;
3282
3283     frag_size =  len - lenonbd;
3284     frags = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3285
3286     for (i = 0, j = 0; i < frags; i += PAGES_PER_SGE, j++) {
3287         sge_idx = RX_SGE(le16toh(cqe_fp->sgl_or_raw_data.sgl[j]));
3288
3289         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3290         frag_len = min(frag_size, (uint32_t)(SGE_PAGE_SIZE));
3291         m_frag->m_len = frag_len;
3292
3293        /* allocate a new mbuf for the SGE */
3294         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3295         if (rc) {
3296             /* Leave all remaining SGEs in the ring! */
3297             return (rc);
3298         }
3299         fp->eth_q_stats.mbuf_alloc_sge--;
3300
3301         /* concatenate the fragment to the head mbuf */
3302         m_cat(m, m_frag);
3303
3304         frag_size -= frag_len;
3305     }
3306
3307     bxe_update_sge_prod(fp->sc, fp, frags, &cqe_fp->sgl_or_raw_data);
3308
3309     return rc;
3310 }
3311
3312 static uint8_t
3313 bxe_rxeof(struct bxe_softc    *sc,
3314           struct bxe_fastpath *fp)
3315 {
3316     struct ifnet *ifp = sc->ifnet;
3317     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3318     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3319     int rx_pkts = 0;
3320     int rc = 0;
3321
3322     BXE_FP_RX_LOCK(fp);
3323
3324     /* CQ "next element" is of the size of the regular element */
3325     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3326     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3327         hw_cq_cons++;
3328     }
3329
3330     bd_cons = fp->rx_bd_cons;
3331     bd_prod = fp->rx_bd_prod;
3332     bd_prod_fw = bd_prod;
3333     sw_cq_cons = fp->rx_cq_cons;
3334     sw_cq_prod = fp->rx_cq_prod;
3335
3336     /*
3337      * Memory barrier necessary as speculative reads of the rx
3338      * buffer can be ahead of the index in the status block
3339      */
3340     rmb();
3341
3342     BLOGD(sc, DBG_RX,
3343           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3344           fp->index, hw_cq_cons, sw_cq_cons);
3345
3346     while (sw_cq_cons != hw_cq_cons) {
3347         struct bxe_sw_rx_bd *rx_buf = NULL;
3348         union eth_rx_cqe *cqe;
3349         struct eth_fast_path_rx_cqe *cqe_fp;
3350         uint8_t cqe_fp_flags;
3351         enum eth_rx_cqe_type cqe_fp_type;
3352         uint16_t len, lenonbd,  pad;
3353         struct mbuf *m = NULL;
3354
3355         comp_ring_cons = RCQ(sw_cq_cons);
3356         bd_prod = RX_BD(bd_prod);
3357         bd_cons = RX_BD(bd_cons);
3358
3359         cqe          = &fp->rcq_chain[comp_ring_cons];
3360         cqe_fp       = &cqe->fast_path_cqe;
3361         cqe_fp_flags = cqe_fp->type_error_flags;
3362         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3363
3364         BLOGD(sc, DBG_RX,
3365               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3366               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3367               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u lenonbd=%u\n",
3368               fp->index,
3369               hw_cq_cons,
3370               sw_cq_cons,
3371               bd_prod,
3372               bd_cons,
3373               CQE_TYPE(cqe_fp_flags),
3374               cqe_fp_flags,
3375               cqe_fp->status_flags,
3376               le32toh(cqe_fp->rss_hash_result),
3377               le16toh(cqe_fp->vlan_tag),
3378               le16toh(cqe_fp->pkt_len_or_gro_seg_len),
3379               le16toh(cqe_fp->len_on_bd));
3380
3381         /* is this a slowpath msg? */
3382         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3383             bxe_sp_event(sc, fp, cqe);
3384             goto next_cqe;
3385         }
3386
3387         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3388
3389         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3390             struct bxe_sw_tpa_info *tpa_info;
3391             uint16_t frag_size, pages;
3392             uint8_t queue;
3393
3394 #if 0
3395             /* sanity check */
3396             if (!fp->tpa_enable &&
3397                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3398                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3399                       CQE_TYPE(cqe_fp_type));
3400             }
3401 #endif
3402
3403             if (CQE_TYPE_START(cqe_fp_type)) {
3404                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3405                               bd_cons, bd_prod, cqe_fp);
3406                 m = NULL; /* packet not ready yet */
3407                 goto next_rx;
3408             }
3409
3410             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3411                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3412
3413             queue = cqe->end_agg_cqe.queue_index;
3414             tpa_info = &fp->rx_tpa_info[queue];
3415
3416             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3417                   fp->index, queue);
3418
3419             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3420                          tpa_info->len_on_bd);
3421             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3422
3423             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3424                          &cqe->end_agg_cqe, comp_ring_cons);
3425
3426             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe.sgl_or_raw_data);
3427
3428             goto next_cqe;
3429         }
3430
3431         /* non TPA */
3432
3433         /* is this an error packet? */
3434         if (__predict_false(cqe_fp_flags &
3435                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3436             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3437             fp->eth_q_stats.rx_soft_errors++;
3438             goto next_rx;
3439         }
3440
3441         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3442         lenonbd = le16toh(cqe_fp->len_on_bd);
3443         pad = cqe_fp->placement_offset;
3444
3445         m = rx_buf->m;
3446
3447         if (__predict_false(m == NULL)) {
3448             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3449                   bd_cons, fp->index);
3450             goto next_rx;
3451         }
3452
3453         /* XXX double copy if packet length under a threshold */
3454
3455         /*
3456          * If all the buffer descriptors are filled with mbufs then fill in
3457          * the current consumer index with a new BD. Else if a maximum Rx
3458          * buffer limit is imposed then fill in the next producer index.
3459          */
3460         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3461                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3462                                       bd_prod : bd_cons);
3463         if (rc != 0) {
3464
3465             /* we simply reuse the received mbuf and don't post it to the stack */
3466             m = NULL;
3467
3468             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3469                   fp->index, rc);
3470             fp->eth_q_stats.rx_soft_errors++;
3471
3472             if (sc->max_rx_bufs != RX_BD_USABLE) {
3473                 /* copy this consumer index to the producer index */
3474                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3475                        sizeof(struct bxe_sw_rx_bd));
3476                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3477             }
3478
3479             goto next_rx;
3480         }
3481
3482         /* current mbuf was detached from the bd */
3483         fp->eth_q_stats.mbuf_alloc_rx--;
3484
3485         /* we allocated a replacement mbuf, fixup the current one */
3486         m_adj(m, pad);
3487         m->m_pkthdr.len = m->m_len = len;
3488
3489         if (len != lenonbd){
3490             rc = bxe_service_rxsgl(fp, len, lenonbd, m, cqe_fp);
3491             if (rc)
3492                 break;
3493             fp->eth_q_stats.rx_jumbo_sge_pkts++;
3494         }
3495
3496         /* assign packet to this interface interface */
3497         m->m_pkthdr.rcvif = ifp;
3498
3499         /* assume no hardware checksum has complated */
3500         m->m_pkthdr.csum_flags = 0;
3501
3502         /* validate checksum if offload enabled */
3503         if (ifp->if_capenable & IFCAP_RXCSUM) {
3504             /* check for a valid IP frame */
3505             if (!(cqe->fast_path_cqe.status_flags &
3506                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3507                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3508                 if (__predict_false(cqe_fp_flags &
3509                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3510                     fp->eth_q_stats.rx_hw_csum_errors++;
3511                 } else {
3512                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3513                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3514                 }
3515             }
3516
3517             /* check for a valid TCP/UDP frame */
3518             if (!(cqe->fast_path_cqe.status_flags &
3519                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3520                 if (__predict_false(cqe_fp_flags &
3521                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3522                     fp->eth_q_stats.rx_hw_csum_errors++;
3523                 } else {
3524                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3525                     m->m_pkthdr.csum_data = 0xFFFF;
3526                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3527                                                CSUM_PSEUDO_HDR);
3528                 }
3529             }
3530         }
3531
3532         /* if there is a VLAN tag then flag that info */
3533         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3534             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3535             m->m_flags |= M_VLANTAG;
3536         }
3537
3538 #if __FreeBSD_version >= 800000
3539         /* specify what RSS queue was used for this flow */
3540         m->m_pkthdr.flowid = fp->index;
3541         m->m_flags |= M_FLOWID;
3542 #endif
3543
3544 next_rx:
3545
3546         bd_cons    = RX_BD_NEXT(bd_cons);
3547         bd_prod    = RX_BD_NEXT(bd_prod);
3548         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3549
3550         /* pass the frame to the stack */
3551         if (__predict_true(m != NULL)) {
3552             ifp->if_ipackets++;
3553             rx_pkts++;
3554             (*ifp->if_input)(ifp, m);
3555         }
3556
3557 next_cqe:
3558
3559         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3560         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3561
3562         /* limit spinning on the queue */
3563         if (rc != 0)
3564             break;
3565
3566         if (rx_pkts == sc->rx_budget) {
3567             fp->eth_q_stats.rx_budget_reached++;
3568             break;
3569         }
3570     } /* while work to do */
3571
3572     fp->rx_bd_cons = bd_cons;
3573     fp->rx_bd_prod = bd_prod_fw;
3574     fp->rx_cq_cons = sw_cq_cons;
3575     fp->rx_cq_prod = sw_cq_prod;
3576
3577     /* Update producers */
3578     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3579
3580     fp->eth_q_stats.rx_pkts += rx_pkts;
3581     fp->eth_q_stats.rx_calls++;
3582
3583     BXE_FP_RX_UNLOCK(fp);
3584
3585     return (sw_cq_cons != hw_cq_cons);
3586 }
3587
3588 static uint16_t
3589 bxe_free_tx_pkt(struct bxe_softc    *sc,
3590                 struct bxe_fastpath *fp,
3591                 uint16_t            idx)
3592 {
3593     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3594     struct eth_tx_start_bd *tx_start_bd;
3595     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3596     uint16_t new_cons;
3597     int nbd;
3598
3599     /* unmap the mbuf from non-paged memory */
3600     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3601
3602     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3603     nbd = le16toh(tx_start_bd->nbd) - 1;
3604
3605 #if 0
3606     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3607         bxe_panic(sc, ("BAD nbd!\n"));
3608     }
3609 #endif
3610
3611     new_cons = (tx_buf->first_bd + nbd);
3612
3613 #if 0
3614     struct eth_tx_bd *tx_data_bd;
3615
3616     /*
3617      * The following code doesn't do anything but is left here
3618      * for clarity on what the new value of new_cons skipped.
3619      */
3620
3621     /* get the next bd */
3622     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3623
3624     /* skip the parse bd */
3625     --nbd;
3626     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3627
3628     /* skip the TSO split header bd since they have no mapping */
3629     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3630         --nbd;
3631         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3632     }
3633
3634     /* now free frags */
3635     while (nbd > 0) {
3636         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3637         if (--nbd) {
3638             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3639         }
3640     }
3641 #endif
3642
3643     /* free the mbuf */
3644     if (__predict_true(tx_buf->m != NULL)) {
3645         m_freem(tx_buf->m);
3646         fp->eth_q_stats.mbuf_alloc_tx--;
3647     } else {
3648         fp->eth_q_stats.tx_chain_lost_mbuf++;
3649     }
3650
3651     tx_buf->m = NULL;
3652     tx_buf->first_bd = 0;
3653
3654     return (new_cons);
3655 }
3656
3657 /* transmit timeout watchdog */
3658 static int
3659 bxe_watchdog(struct bxe_softc    *sc,
3660              struct bxe_fastpath *fp)
3661 {
3662     BXE_FP_TX_LOCK(fp);
3663
3664     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3665         BXE_FP_TX_UNLOCK(fp);
3666         return (0);
3667     }
3668
3669     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3670
3671     BXE_FP_TX_UNLOCK(fp);
3672
3673     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3674     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3675
3676     return (-1);
3677 }
3678
3679 /* processes transmit completions */
3680 static uint8_t
3681 bxe_txeof(struct bxe_softc    *sc,
3682           struct bxe_fastpath *fp)
3683 {
3684     struct ifnet *ifp = sc->ifnet;
3685     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3686     uint16_t tx_bd_avail;
3687
3688     BXE_FP_TX_LOCK_ASSERT(fp);
3689
3690     bd_cons = fp->tx_bd_cons;
3691     hw_cons = le16toh(*fp->tx_cons_sb);
3692     sw_cons = fp->tx_pkt_cons;
3693
3694     while (sw_cons != hw_cons) {
3695         pkt_cons = TX_BD(sw_cons);
3696
3697         BLOGD(sc, DBG_TX,
3698               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3699               fp->index, hw_cons, sw_cons, pkt_cons);
3700
3701         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3702
3703         sw_cons++;
3704     }
3705
3706     fp->tx_pkt_cons = sw_cons;
3707     fp->tx_bd_cons  = bd_cons;
3708
3709     BLOGD(sc, DBG_TX,
3710           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3711           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3712
3713     mb();
3714
3715     tx_bd_avail = bxe_tx_avail(sc, fp);
3716
3717     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3718         ifp->if_drv_flags |= IFF_DRV_OACTIVE;
3719     } else {
3720         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
3721     }
3722
3723     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3724         /* reset the watchdog timer if there are pending transmits */
3725         fp->watchdog_timer = BXE_TX_TIMEOUT;
3726         return (TRUE);
3727     } else {
3728         /* clear watchdog when there are no pending transmits */
3729         fp->watchdog_timer = 0;
3730         return (FALSE);
3731     }
3732 }
3733
3734 static void
3735 bxe_drain_tx_queues(struct bxe_softc *sc)
3736 {
3737     struct bxe_fastpath *fp;
3738     int i, count;
3739
3740     /* wait until all TX fastpath tasks have completed */
3741     for (i = 0; i < sc->num_queues; i++) {
3742         fp = &sc->fp[i];
3743
3744         count = 1000;
3745
3746         while (bxe_has_tx_work(fp)) {
3747
3748             BXE_FP_TX_LOCK(fp);
3749             bxe_txeof(sc, fp);
3750             BXE_FP_TX_UNLOCK(fp);
3751
3752             if (count == 0) {
3753                 BLOGE(sc, "Timeout waiting for fp[%d] "
3754                           "transmits to complete!\n", i);
3755                 bxe_panic(sc, ("tx drain failure\n"));
3756                 return;
3757             }
3758
3759             count--;
3760             DELAY(1000);
3761             rmb();
3762         }
3763     }
3764
3765     return;
3766 }
3767
3768 static int
3769 bxe_del_all_macs(struct bxe_softc          *sc,
3770                  struct ecore_vlan_mac_obj *mac_obj,
3771                  int                       mac_type,
3772                  uint8_t                   wait_for_comp)
3773 {
3774     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3775     int rc;
3776
3777     /* wait for completion of requested */
3778     if (wait_for_comp) {
3779         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3780     }
3781
3782     /* Set the mac type of addresses we want to clear */
3783     bxe_set_bit(mac_type, &vlan_mac_flags);
3784
3785     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3786     if (rc < 0) {
3787         BLOGE(sc, "Failed to delete MACs (%d)\n", rc);
3788     }
3789
3790     return (rc);
3791 }
3792
3793 static int
3794 bxe_fill_accept_flags(struct bxe_softc *sc,
3795                       uint32_t         rx_mode,
3796                       unsigned long    *rx_accept_flags,
3797                       unsigned long    *tx_accept_flags)
3798 {
3799     /* Clear the flags first */
3800     *rx_accept_flags = 0;
3801     *tx_accept_flags = 0;
3802
3803     switch (rx_mode) {
3804     case BXE_RX_MODE_NONE:
3805         /*
3806          * 'drop all' supersedes any accept flags that may have been
3807          * passed to the function.
3808          */
3809         break;
3810
3811     case BXE_RX_MODE_NORMAL:
3812         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3813         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3814         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3815
3816         /* internal switching mode */
3817         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3818         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3819         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3820
3821         break;
3822
3823     case BXE_RX_MODE_ALLMULTI:
3824         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3825         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3826         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3827
3828         /* internal switching mode */
3829         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3830         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3831         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3832
3833         break;
3834
3835     case BXE_RX_MODE_PROMISC:
3836         /*
3837          * According to deffinition of SI mode, iface in promisc mode
3838          * should receive matched and unmatched (in resolution of port)
3839          * unicast packets.
3840          */
3841         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3842         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3843         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3844         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3845
3846         /* internal switching mode */
3847         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3848         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3849
3850         if (IS_MF_SI(sc)) {
3851             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3852         } else {
3853             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3854         }
3855
3856         break;
3857
3858     default:
3859         BLOGE(sc, "Unknown rx_mode (%d)\n", rx_mode);
3860         return (-1);
3861     }
3862
3863     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3864     if (rx_mode != BXE_RX_MODE_NONE) {
3865         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3866         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3867     }
3868
3869     return (0);
3870 }
3871
3872 static int
3873 bxe_set_q_rx_mode(struct bxe_softc *sc,
3874                   uint8_t          cl_id,
3875                   unsigned long    rx_mode_flags,
3876                   unsigned long    rx_accept_flags,
3877                   unsigned long    tx_accept_flags,
3878                   unsigned long    ramrod_flags)
3879 {
3880     struct ecore_rx_mode_ramrod_params ramrod_param;
3881     int rc;
3882
3883     memset(&ramrod_param, 0, sizeof(ramrod_param));
3884
3885     /* Prepare ramrod parameters */
3886     ramrod_param.cid = 0;
3887     ramrod_param.cl_id = cl_id;
3888     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3889     ramrod_param.func_id = SC_FUNC(sc);
3890
3891     ramrod_param.pstate = &sc->sp_state;
3892     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3893
3894     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3895     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3896
3897     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3898
3899     ramrod_param.ramrod_flags = ramrod_flags;
3900     ramrod_param.rx_mode_flags = rx_mode_flags;
3901
3902     ramrod_param.rx_accept_flags = rx_accept_flags;
3903     ramrod_param.tx_accept_flags = tx_accept_flags;
3904
3905     rc = ecore_config_rx_mode(sc, &ramrod_param);
3906     if (rc < 0) {
3907         BLOGE(sc, "Set rx_mode %d failed\n", sc->rx_mode);
3908         return (rc);
3909     }
3910
3911     return (0);
3912 }
3913
3914 static int
3915 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3916 {
3917     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3918     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3919     int rc;
3920
3921     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3922                                &tx_accept_flags);
3923     if (rc) {
3924         return (rc);
3925     }
3926
3927     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3928     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3929
3930     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3931     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3932                               rx_accept_flags, tx_accept_flags,
3933                               ramrod_flags));
3934 }
3935
3936 /* returns the "mcp load_code" according to global load_count array */
3937 static int
3938 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3939 {
3940     int path = SC_PATH(sc);
3941     int port = SC_PORT(sc);
3942
3943     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3944           path, load_count[path][0], load_count[path][1],
3945           load_count[path][2]);
3946     load_count[path][0]++;
3947     load_count[path][1 + port]++;
3948     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3949           path, load_count[path][0], load_count[path][1],
3950           load_count[path][2]);
3951     if (load_count[path][0] == 1) {
3952         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3953     } else if (load_count[path][1 + port] == 1) {
3954         return (FW_MSG_CODE_DRV_LOAD_PORT);
3955     } else {
3956         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3957     }
3958 }
3959
3960 /* returns the "mcp load_code" according to global load_count array */
3961 static int
3962 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3963 {
3964     int port = SC_PORT(sc);
3965     int path = SC_PATH(sc);
3966
3967     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3968           path, load_count[path][0], load_count[path][1],
3969           load_count[path][2]);
3970     load_count[path][0]--;
3971     load_count[path][1 + port]--;
3972     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3973           path, load_count[path][0], load_count[path][1],
3974           load_count[path][2]);
3975     if (load_count[path][0] == 0) {
3976         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3977     } else if (load_count[path][1 + port] == 0) {
3978         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3979     } else {
3980         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3981     }
3982 }
3983
3984 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3985 static uint32_t
3986 bxe_send_unload_req(struct bxe_softc *sc,
3987                     int              unload_mode)
3988 {
3989     uint32_t reset_code = 0;
3990 #if 0
3991     int port = SC_PORT(sc);
3992     int path = SC_PATH(sc);
3993 #endif
3994
3995     /* Select the UNLOAD request mode */
3996     if (unload_mode == UNLOAD_NORMAL) {
3997         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3998     }
3999 #if 0
4000     else if (sc->flags & BXE_NO_WOL_FLAG) {
4001         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
4002     } else if (sc->wol) {
4003         uint32_t emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
4004         uint8_t *mac_addr = sc->dev->dev_addr;
4005         uint32_t val;
4006         uint16_t pmc;
4007
4008         /*
4009          * The mac address is written to entries 1-4 to
4010          * preserve entry 0 which is used by the PMF
4011          */
4012         uint8_t entry = (SC_VN(sc) + 1)*8;
4013
4014         val = (mac_addr[0] << 8) | mac_addr[1];
4015         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry, val);
4016
4017         val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
4018               (mac_addr[4] << 8) | mac_addr[5];
4019         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
4020
4021         /* Enable the PME and clear the status */
4022         pmc = pci_read_config(sc->dev,
4023                               (sc->devinfo.pcie_pm_cap_reg +
4024                                PCIR_POWER_STATUS),
4025                               2);
4026         pmc |= PCIM_PSTAT_PMEENABLE | PCIM_PSTAT_PME;
4027         pci_write_config(sc->dev,
4028                          (sc->devinfo.pcie_pm_cap_reg +
4029                           PCIR_POWER_STATUS),
4030                          pmc, 4);
4031
4032         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
4033     }
4034 #endif
4035     else {
4036         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
4037     }
4038
4039     /* Send the request to the MCP */
4040     if (!BXE_NOMCP(sc)) {
4041         reset_code = bxe_fw_command(sc, reset_code, 0);
4042     } else {
4043         reset_code = bxe_nic_unload_no_mcp(sc);
4044     }
4045
4046     return (reset_code);
4047 }
4048
4049 /* send UNLOAD_DONE command to the MCP */
4050 static void
4051 bxe_send_unload_done(struct bxe_softc *sc,
4052                      uint8_t          keep_link)
4053 {
4054     uint32_t reset_param =
4055         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
4056
4057     /* Report UNLOAD_DONE to MCP */
4058     if (!BXE_NOMCP(sc)) {
4059         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
4060     }
4061 }
4062
4063 static int
4064 bxe_func_wait_started(struct bxe_softc *sc)
4065 {
4066     int tout = 50;
4067
4068     if (!sc->port.pmf) {
4069         return (0);
4070     }
4071
4072     /*
4073      * (assumption: No Attention from MCP at this stage)
4074      * PMF probably in the middle of TX disable/enable transaction
4075      * 1. Sync IRS for default SB
4076      * 2. Sync SP queue - this guarantees us that attention handling started
4077      * 3. Wait, that TX disable/enable transaction completes
4078      *
4079      * 1+2 guarantee that if DCBX attention was scheduled it already changed
4080      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
4081      * received completion for the transaction the state is TX_STOPPED.
4082      * State will return to STARTED after completion of TX_STOPPED-->STARTED
4083      * transaction.
4084      */
4085
4086     /* XXX make sure default SB ISR is done */
4087     /* need a way to synchronize an irq (intr_mtx?) */
4088
4089     /* XXX flush any work queues */
4090
4091     while (ecore_func_get_state(sc, &sc->func_obj) !=
4092            ECORE_F_STATE_STARTED && tout--) {
4093         DELAY(20000);
4094     }
4095
4096     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
4097         /*
4098          * Failed to complete the transaction in a "good way"
4099          * Force both transactions with CLR bit.
4100          */
4101         struct ecore_func_state_params func_params = { NULL };
4102
4103         BLOGE(sc, "Unexpected function state! "
4104                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
4105
4106         func_params.f_obj = &sc->func_obj;
4107         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4108
4109         /* STARTED-->TX_STOPPED */
4110         func_params.cmd = ECORE_F_CMD_TX_STOP;
4111         ecore_func_state_change(sc, &func_params);
4112
4113         /* TX_STOPPED-->STARTED */
4114         func_params.cmd = ECORE_F_CMD_TX_START;
4115         return (ecore_func_state_change(sc, &func_params));
4116     }
4117
4118     return (0);
4119 }
4120
4121 static int
4122 bxe_stop_queue(struct bxe_softc *sc,
4123                int              index)
4124 {
4125     struct bxe_fastpath *fp = &sc->fp[index];
4126     struct ecore_queue_state_params q_params = { NULL };
4127     int rc;
4128
4129     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
4130
4131     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
4132     /* We want to wait for completion in this context */
4133     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
4134
4135     /* Stop the primary connection: */
4136
4137     /* ...halt the connection */
4138     q_params.cmd = ECORE_Q_CMD_HALT;
4139     rc = ecore_queue_state_change(sc, &q_params);
4140     if (rc) {
4141         return (rc);
4142     }
4143
4144     /* ...terminate the connection */
4145     q_params.cmd = ECORE_Q_CMD_TERMINATE;
4146     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
4147     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
4148     rc = ecore_queue_state_change(sc, &q_params);
4149     if (rc) {
4150         return (rc);
4151     }
4152
4153     /* ...delete cfc entry */
4154     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
4155     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
4156     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
4157     return (ecore_queue_state_change(sc, &q_params));
4158 }
4159
4160 /* wait for the outstanding SP commands */
4161 static inline uint8_t
4162 bxe_wait_sp_comp(struct bxe_softc *sc,
4163                  unsigned long    mask)
4164 {
4165     unsigned long tmp;
4166     int tout = 5000; /* wait for 5 secs tops */
4167
4168     while (tout--) {
4169         mb();
4170         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
4171             return (TRUE);
4172         }
4173
4174         DELAY(1000);
4175     }
4176
4177     mb();
4178
4179     tmp = atomic_load_acq_long(&sc->sp_state);
4180     if (tmp & mask) {
4181         BLOGE(sc, "Filtering completion timed out: "
4182                   "sp_state 0x%lx, mask 0x%lx\n",
4183               tmp, mask);
4184         return (FALSE);
4185     }
4186
4187     return (FALSE);
4188 }
4189
4190 static int
4191 bxe_func_stop(struct bxe_softc *sc)
4192 {
4193     struct ecore_func_state_params func_params = { NULL };
4194     int rc;
4195
4196     /* prepare parameters for function state transitions */
4197     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4198     func_params.f_obj = &sc->func_obj;
4199     func_params.cmd = ECORE_F_CMD_STOP;
4200
4201     /*
4202      * Try to stop the function the 'good way'. If it fails (in case
4203      * of a parity error during bxe_chip_cleanup()) and we are
4204      * not in a debug mode, perform a state transaction in order to
4205      * enable further HW_RESET transaction.
4206      */
4207     rc = ecore_func_state_change(sc, &func_params);
4208     if (rc) {
4209         BLOGE(sc, "FUNC_STOP ramrod failed. "
4210                   "Running a dry transaction\n");
4211         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4212         return (ecore_func_state_change(sc, &func_params));
4213     }
4214
4215     return (0);
4216 }
4217
4218 static int
4219 bxe_reset_hw(struct bxe_softc *sc,
4220              uint32_t         load_code)
4221 {
4222     struct ecore_func_state_params func_params = { NULL };
4223
4224     /* Prepare parameters for function state transitions */
4225     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4226
4227     func_params.f_obj = &sc->func_obj;
4228     func_params.cmd = ECORE_F_CMD_HW_RESET;
4229
4230     func_params.params.hw_init.load_phase = load_code;
4231
4232     return (ecore_func_state_change(sc, &func_params));
4233 }
4234
4235 static void
4236 bxe_int_disable_sync(struct bxe_softc *sc,
4237                      int              disable_hw)
4238 {
4239     if (disable_hw) {
4240         /* prevent the HW from sending interrupts */
4241         bxe_int_disable(sc);
4242     }
4243
4244     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4245     /* make sure all ISRs are done */
4246
4247     /* XXX make sure sp_task is not running */
4248     /* cancel and flush work queues */
4249 }
4250
4251 static void
4252 bxe_chip_cleanup(struct bxe_softc *sc,
4253                  uint32_t         unload_mode,
4254                  uint8_t          keep_link)
4255 {
4256     int port = SC_PORT(sc);
4257     struct ecore_mcast_ramrod_params rparam = { NULL };
4258     uint32_t reset_code;
4259     int i, rc = 0;
4260
4261     bxe_drain_tx_queues(sc);
4262
4263     /* give HW time to discard old tx messages */
4264     DELAY(1000);
4265
4266     /* Clean all ETH MACs */
4267     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4268     if (rc < 0) {
4269         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4270     }
4271
4272     /* Clean up UC list  */
4273     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4274     if (rc < 0) {
4275         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4276     }
4277
4278     /* Disable LLH */
4279     if (!CHIP_IS_E1(sc)) {
4280         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4281     }
4282
4283     /* Set "drop all" to stop Rx */
4284
4285     /*
4286      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4287      * a race between the completion code and this code.
4288      */
4289     BXE_MCAST_LOCK(sc);
4290
4291     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4292         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4293     } else {
4294         bxe_set_storm_rx_mode(sc);
4295     }
4296
4297     /* Clean up multicast configuration */
4298     rparam.mcast_obj = &sc->mcast_obj;
4299     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4300     if (rc < 0) {
4301         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4302     }
4303
4304     BXE_MCAST_UNLOCK(sc);
4305
4306     // XXX bxe_iov_chip_cleanup(sc);
4307
4308     /*
4309      * Send the UNLOAD_REQUEST to the MCP. This will return if
4310      * this function should perform FUNCTION, PORT, or COMMON HW
4311      * reset.
4312      */
4313     reset_code = bxe_send_unload_req(sc, unload_mode);
4314
4315     /*
4316      * (assumption: No Attention from MCP at this stage)
4317      * PMF probably in the middle of TX disable/enable transaction
4318      */
4319     rc = bxe_func_wait_started(sc);
4320     if (rc) {
4321         BLOGE(sc, "bxe_func_wait_started failed\n");
4322     }
4323
4324     /*
4325      * Close multi and leading connections
4326      * Completions for ramrods are collected in a synchronous way
4327      */
4328     for (i = 0; i < sc->num_queues; i++) {
4329         if (bxe_stop_queue(sc, i)) {
4330             goto unload_error;
4331         }
4332     }
4333
4334     /*
4335      * If SP settings didn't get completed so far - something
4336      * very wrong has happen.
4337      */
4338     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4339         BLOGE(sc, "Common slow path ramrods got stuck!\n");
4340     }
4341
4342 unload_error:
4343
4344     rc = bxe_func_stop(sc);
4345     if (rc) {
4346         BLOGE(sc, "Function stop failed!\n");
4347     }
4348
4349     /* disable HW interrupts */
4350     bxe_int_disable_sync(sc, TRUE);
4351
4352     /* detach interrupts */
4353     bxe_interrupt_detach(sc);
4354
4355     /* Reset the chip */
4356     rc = bxe_reset_hw(sc, reset_code);
4357     if (rc) {
4358         BLOGE(sc, "Hardware reset failed\n");
4359     }
4360
4361     /* Report UNLOAD_DONE to MCP */
4362     bxe_send_unload_done(sc, keep_link);
4363 }
4364
4365 static void
4366 bxe_disable_close_the_gate(struct bxe_softc *sc)
4367 {
4368     uint32_t val;
4369     int port = SC_PORT(sc);
4370
4371     BLOGD(sc, DBG_LOAD,
4372           "Disabling 'close the gates'\n");
4373
4374     if (CHIP_IS_E1(sc)) {
4375         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4376                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4377         val = REG_RD(sc, addr);
4378         val &= ~(0x300);
4379         REG_WR(sc, addr, val);
4380     } else {
4381         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4382         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4383                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4384         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4385     }
4386 }
4387
4388 /*
4389  * Cleans the object that have internal lists without sending
4390  * ramrods. Should be run when interrutps are disabled.
4391  */
4392 static void
4393 bxe_squeeze_objects(struct bxe_softc *sc)
4394 {
4395     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4396     struct ecore_mcast_ramrod_params rparam = { NULL };
4397     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4398     int rc;
4399
4400     /* Cleanup MACs' object first... */
4401
4402     /* Wait for completion of requested */
4403     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4404     /* Perform a dry cleanup */
4405     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4406
4407     /* Clean ETH primary MAC */
4408     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4409     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4410                              &ramrod_flags);
4411     if (rc != 0) {
4412         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4413     }
4414
4415     /* Cleanup UC list */
4416     vlan_mac_flags = 0;
4417     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4418     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4419                              &ramrod_flags);
4420     if (rc != 0) {
4421         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4422     }
4423
4424     /* Now clean mcast object... */
4425
4426     rparam.mcast_obj = &sc->mcast_obj;
4427     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4428
4429     /* Add a DEL command... */
4430     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4431     if (rc < 0) {
4432         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4433     }
4434
4435     /* now wait until all pending commands are cleared */
4436
4437     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4438     while (rc != 0) {
4439         if (rc < 0) {
4440             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4441             return;
4442         }
4443
4444         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4445     }
4446 }
4447
4448 /* stop the controller */
4449 static __noinline int
4450 bxe_nic_unload(struct bxe_softc *sc,
4451                uint32_t         unload_mode,
4452                uint8_t          keep_link)
4453 {
4454     uint8_t global = FALSE;
4455     uint32_t val;
4456
4457     BXE_CORE_LOCK_ASSERT(sc);
4458
4459     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4460
4461     /* mark driver as unloaded in shmem2 */
4462     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4463         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4464         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4465                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4466     }
4467
4468     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4469         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4470         /*
4471          * We can get here if the driver has been unloaded
4472          * during parity error recovery and is either waiting for a
4473          * leader to complete or for other functions to unload and
4474          * then ifconfig down has been issued. In this case we want to
4475          * unload and let other functions to complete a recovery
4476          * process.
4477          */
4478         sc->recovery_state = BXE_RECOVERY_DONE;
4479         sc->is_leader = 0;
4480         bxe_release_leader_lock(sc);
4481         mb();
4482
4483         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4484         BLOGE(sc, "Can't unload in closed or error state\n");
4485         return (-1);
4486     }
4487
4488     /*
4489      * Nothing to do during unload if previous bxe_nic_load()
4490      * did not completed succesfully - all resourses are released.
4491      */
4492     if ((sc->state == BXE_STATE_CLOSED) ||
4493         (sc->state == BXE_STATE_ERROR)) {
4494         return (0);
4495     }
4496
4497     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4498     mb();
4499
4500     /* stop tx */
4501     bxe_tx_disable(sc);
4502
4503     sc->rx_mode = BXE_RX_MODE_NONE;
4504     /* XXX set rx mode ??? */
4505
4506     if (IS_PF(sc)) {
4507         /* set ALWAYS_ALIVE bit in shmem */
4508         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4509
4510         bxe_drv_pulse(sc);
4511
4512         bxe_stats_handle(sc, STATS_EVENT_STOP);
4513         bxe_save_statistics(sc);
4514     }
4515
4516     /* wait till consumers catch up with producers in all queues */
4517     bxe_drain_tx_queues(sc);
4518
4519     /* if VF indicate to PF this function is going down (PF will delete sp
4520      * elements and clear initializations
4521      */
4522     if (IS_VF(sc)) {
4523         ; /* bxe_vfpf_close_vf(sc); */
4524     } else if (unload_mode != UNLOAD_RECOVERY) {
4525         /* if this is a normal/close unload need to clean up chip */
4526         bxe_chip_cleanup(sc, unload_mode, keep_link);
4527     } else {
4528         /* Send the UNLOAD_REQUEST to the MCP */
4529         bxe_send_unload_req(sc, unload_mode);
4530
4531         /*
4532          * Prevent transactions to host from the functions on the
4533          * engine that doesn't reset global blocks in case of global
4534          * attention once gloabl blocks are reset and gates are opened
4535          * (the engine which leader will perform the recovery
4536          * last).
4537          */
4538         if (!CHIP_IS_E1x(sc)) {
4539             bxe_pf_disable(sc);
4540         }
4541
4542         /* disable HW interrupts */
4543         bxe_int_disable_sync(sc, TRUE);
4544
4545         /* detach interrupts */
4546         bxe_interrupt_detach(sc);
4547
4548         /* Report UNLOAD_DONE to MCP */
4549         bxe_send_unload_done(sc, FALSE);
4550     }
4551
4552     /*
4553      * At this stage no more interrupts will arrive so we may safely clean
4554      * the queue'able objects here in case they failed to get cleaned so far.
4555      */
4556     if (IS_PF(sc)) {
4557         bxe_squeeze_objects(sc);
4558     }
4559
4560     /* There should be no more pending SP commands at this stage */
4561     sc->sp_state = 0;
4562
4563     sc->port.pmf = 0;
4564
4565     bxe_free_fp_buffers(sc);
4566
4567     if (IS_PF(sc)) {
4568         bxe_free_mem(sc);
4569     }
4570
4571     bxe_free_fw_stats_mem(sc);
4572
4573     sc->state = BXE_STATE_CLOSED;
4574
4575     /*
4576      * Check if there are pending parity attentions. If there are - set
4577      * RECOVERY_IN_PROGRESS.
4578      */
4579     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4580         bxe_set_reset_in_progress(sc);
4581
4582         /* Set RESET_IS_GLOBAL if needed */
4583         if (global) {
4584             bxe_set_reset_global(sc);
4585         }
4586     }
4587
4588     /*
4589      * The last driver must disable a "close the gate" if there is no
4590      * parity attention or "process kill" pending.
4591      */
4592     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4593         bxe_reset_is_done(sc, SC_PATH(sc))) {
4594         bxe_disable_close_the_gate(sc);
4595     }
4596
4597     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4598
4599     return (0);
4600 }
4601
4602 /*
4603  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4604  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4605  */
4606 static int
4607 bxe_ifmedia_update(struct ifnet *ifp)
4608 {
4609     struct bxe_softc *sc = (struct bxe_softc *)ifp->if_softc;
4610     struct ifmedia *ifm;
4611
4612     ifm = &sc->ifmedia;
4613
4614     /* We only support Ethernet media type. */
4615     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4616         return (EINVAL);
4617     }
4618
4619     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4620     case IFM_AUTO:
4621          break;
4622     case IFM_10G_CX4:
4623     case IFM_10G_SR:
4624     case IFM_10G_T:
4625     case IFM_10G_TWINAX:
4626     default:
4627         /* We don't support changing the media type. */
4628         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4629               IFM_SUBTYPE(ifm->ifm_media));
4630         return (EINVAL);
4631     }
4632
4633     return (0);
4634 }
4635
4636 /*
4637  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4638  */
4639 static void
4640 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4641 {
4642     struct bxe_softc *sc = ifp->if_softc;
4643
4644     /* Report link down if the driver isn't running. */
4645     if ((ifp->if_drv_flags & IFF_DRV_RUNNING) == 0) {
4646         ifmr->ifm_active |= IFM_NONE;
4647         return;
4648     }
4649
4650     /* Setup the default interface info. */
4651     ifmr->ifm_status = IFM_AVALID;
4652     ifmr->ifm_active = IFM_ETHER;
4653
4654     if (sc->link_vars.link_up) {
4655         ifmr->ifm_status |= IFM_ACTIVE;
4656     } else {
4657         ifmr->ifm_active |= IFM_NONE;
4658         return;
4659     }
4660
4661     ifmr->ifm_active |= sc->media;
4662
4663     if (sc->link_vars.duplex == DUPLEX_FULL) {
4664         ifmr->ifm_active |= IFM_FDX;
4665     } else {
4666         ifmr->ifm_active |= IFM_HDX;
4667     }
4668 }
4669
4670 static int
4671 bxe_ioctl_nvram(struct bxe_softc *sc,
4672                 uint32_t         priv_op,
4673                 struct ifreq     *ifr)
4674 {
4675     struct bxe_nvram_data nvdata_base;
4676     struct bxe_nvram_data *nvdata;
4677     int len;
4678     int error = 0;
4679
4680     copyin(ifr->ifr_data, &nvdata_base, sizeof(nvdata_base));
4681
4682     len = (sizeof(struct bxe_nvram_data) +
4683            nvdata_base.len -
4684            sizeof(uint32_t));
4685
4686     if (len > sizeof(struct bxe_nvram_data)) {
4687         if ((nvdata = (struct bxe_nvram_data *)
4688                  malloc(len, M_DEVBUF,
4689                         (M_NOWAIT | M_ZERO))) == NULL) {
4690             BLOGE(sc, "BXE_IOC_RD_NVRAM malloc failed\n");
4691             return (1);
4692         }
4693         memcpy(nvdata, &nvdata_base, sizeof(struct bxe_nvram_data));
4694     } else {
4695         nvdata = &nvdata_base;
4696     }
4697
4698     if (priv_op == BXE_IOC_RD_NVRAM) {
4699         BLOGD(sc, DBG_IOCTL, "IOC_RD_NVRAM 0x%x %d\n",
4700               nvdata->offset, nvdata->len);
4701         error = bxe_nvram_read(sc,
4702                                nvdata->offset,
4703                                (uint8_t *)nvdata->value,
4704                                nvdata->len);
4705         copyout(nvdata, ifr->ifr_data, len);
4706     } else { /* BXE_IOC_WR_NVRAM */
4707         BLOGD(sc, DBG_IOCTL, "IOC_WR_NVRAM 0x%x %d\n",
4708               nvdata->offset, nvdata->len);
4709         copyin(ifr->ifr_data, nvdata, len);
4710         error = bxe_nvram_write(sc,
4711                                 nvdata->offset,
4712                                 (uint8_t *)nvdata->value,
4713                                 nvdata->len);
4714     }
4715
4716     if (len > sizeof(struct bxe_nvram_data)) {
4717         free(nvdata, M_DEVBUF);
4718     }
4719
4720     return (error);
4721 }
4722
4723 static int
4724 bxe_ioctl_stats_show(struct bxe_softc *sc,
4725                      uint32_t         priv_op,
4726                      struct ifreq     *ifr)
4727 {
4728     const size_t str_size   = (BXE_NUM_ETH_STATS * STAT_NAME_LEN);
4729     const size_t stats_size = (BXE_NUM_ETH_STATS * sizeof(uint64_t));
4730     caddr_t p_tmp;
4731     uint32_t *offset;
4732     int i;
4733
4734     switch (priv_op)
4735     {
4736     case BXE_IOC_STATS_SHOW_NUM:
4737         memset(ifr->ifr_data, 0, sizeof(union bxe_stats_show_data));
4738         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.num =
4739             BXE_NUM_ETH_STATS;
4740         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.len =
4741             STAT_NAME_LEN;
4742         return (0);
4743
4744     case BXE_IOC_STATS_SHOW_STR:
4745         memset(ifr->ifr_data, 0, str_size);
4746         p_tmp = ifr->ifr_data;
4747         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4748             strcpy(p_tmp, bxe_eth_stats_arr[i].string);
4749             p_tmp += STAT_NAME_LEN;
4750         }
4751         return (0);
4752
4753     case BXE_IOC_STATS_SHOW_CNT:
4754         memset(ifr->ifr_data, 0, stats_size);
4755         p_tmp = ifr->ifr_data;
4756         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4757             offset = ((uint32_t *)&sc->eth_stats +
4758                       bxe_eth_stats_arr[i].offset);
4759             switch (bxe_eth_stats_arr[i].size) {
4760             case 4:
4761                 *((uint64_t *)p_tmp) = (uint64_t)*offset;
4762                 break;
4763             case 8:
4764                 *((uint64_t *)p_tmp) = HILO_U64(*offset, *(offset + 1));
4765                 break;
4766             default:
4767                 *((uint64_t *)p_tmp) = 0;
4768             }
4769             p_tmp += sizeof(uint64_t);
4770         }
4771         return (0);
4772
4773     default:
4774         return (-1);
4775     }
4776 }
4777
4778 static void
4779 bxe_handle_chip_tq(void *context,
4780                    int  pending)
4781 {
4782     struct bxe_softc *sc = (struct bxe_softc *)context;
4783     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4784
4785     switch (work)
4786     {
4787     case CHIP_TQ_REINIT:
4788         if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
4789             /* restart the interface */
4790             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4791             bxe_periodic_stop(sc);
4792             BXE_CORE_LOCK(sc);
4793             bxe_stop_locked(sc);
4794             bxe_init_locked(sc);
4795             BXE_CORE_UNLOCK(sc);
4796         }
4797         break;
4798
4799     default:
4800         break;
4801     }
4802 }
4803
4804 /*
4805  * Handles any IOCTL calls from the operating system.
4806  *
4807  * Returns:
4808  *   0 = Success, >0 Failure
4809  */
4810 static int
4811 bxe_ioctl(struct ifnet *ifp,
4812           u_long       command,
4813           caddr_t      data)
4814 {
4815     struct bxe_softc *sc = ifp->if_softc;
4816     struct ifreq *ifr = (struct ifreq *)data;
4817     struct bxe_nvram_data *nvdata;
4818     uint32_t priv_op;
4819     int mask = 0;
4820     int reinit = 0;
4821     int error = 0;
4822
4823     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4824     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4825
4826     switch (command)
4827     {
4828     case SIOCSIFMTU:
4829         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4830               ifr->ifr_mtu);
4831
4832         if (sc->mtu == ifr->ifr_mtu) {
4833             /* nothing to change */
4834             break;
4835         }
4836
4837         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4838             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4839                   ifr->ifr_mtu, mtu_min, mtu_max);
4840             error = EINVAL;
4841             break;
4842         }
4843
4844         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4845                              (unsigned long)ifr->ifr_mtu);
4846         atomic_store_rel_long((volatile unsigned long *)&ifp->if_mtu,
4847                               (unsigned long)ifr->ifr_mtu);
4848
4849         reinit = 1;
4850         break;
4851
4852     case SIOCSIFFLAGS:
4853         /* toggle the interface state up or down */
4854         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4855
4856         BXE_CORE_LOCK(sc);
4857         /* check if the interface is up */
4858         if (ifp->if_flags & IFF_UP) {
4859             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4860                 /* set the receive mode flags */
4861                 bxe_set_rx_mode(sc);
4862             } else {
4863                 bxe_init_locked(sc);
4864             }
4865         } else {
4866             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4867                 bxe_periodic_stop(sc);
4868                 bxe_stop_locked(sc);
4869             }
4870         }
4871         BXE_CORE_UNLOCK(sc);
4872
4873         break;
4874
4875     case SIOCADDMULTI:
4876     case SIOCDELMULTI:
4877         /* add/delete multicast addresses */
4878         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4879
4880         /* check if the interface is up */
4881         if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4882             /* set the receive mode flags */
4883             BXE_CORE_LOCK(sc);
4884             bxe_set_rx_mode(sc);
4885             BXE_CORE_UNLOCK(sc);
4886         }
4887
4888         break;
4889
4890     case SIOCSIFCAP:
4891         /* find out which capabilities have changed */
4892         mask = (ifr->ifr_reqcap ^ ifp->if_capenable);
4893
4894         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4895               mask);
4896
4897         /* toggle the LRO capabilites enable flag */
4898         if (mask & IFCAP_LRO) {
4899             ifp->if_capenable ^= IFCAP_LRO;
4900             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4901                   (ifp->if_capenable & IFCAP_LRO) ? "ON" : "OFF");
4902             reinit = 1;
4903         }
4904
4905         /* toggle the TXCSUM checksum capabilites enable flag */
4906         if (mask & IFCAP_TXCSUM) {
4907             ifp->if_capenable ^= IFCAP_TXCSUM;
4908             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4909                   (ifp->if_capenable & IFCAP_TXCSUM) ? "ON" : "OFF");
4910             if (ifp->if_capenable & IFCAP_TXCSUM) {
4911                 ifp->if_hwassist = (CSUM_IP       |
4912                                     CSUM_TCP      |
4913                                     CSUM_UDP      |
4914                                     CSUM_TSO      |
4915                                     CSUM_TCP_IPV6 |
4916                                     CSUM_UDP_IPV6);
4917             } else {
4918                 ifp->if_hwassist = 0;
4919             }
4920         }
4921
4922         /* toggle the RXCSUM checksum capabilities enable flag */
4923         if (mask & IFCAP_RXCSUM) {
4924             ifp->if_capenable ^= IFCAP_RXCSUM;
4925             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4926                   (ifp->if_capenable & IFCAP_RXCSUM) ? "ON" : "OFF");
4927             if (ifp->if_capenable & IFCAP_RXCSUM) {
4928                 ifp->if_hwassist = (CSUM_IP       |
4929                                     CSUM_TCP      |
4930                                     CSUM_UDP      |
4931                                     CSUM_TSO      |
4932                                     CSUM_TCP_IPV6 |
4933                                     CSUM_UDP_IPV6);
4934             } else {
4935                 ifp->if_hwassist = 0;
4936             }
4937         }
4938
4939         /* toggle TSO4 capabilities enabled flag */
4940         if (mask & IFCAP_TSO4) {
4941             ifp->if_capenable ^= IFCAP_TSO4;
4942             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4943                   (ifp->if_capenable & IFCAP_TSO4) ? "ON" : "OFF");
4944         }
4945
4946         /* toggle TSO6 capabilities enabled flag */
4947         if (mask & IFCAP_TSO6) {
4948             ifp->if_capenable ^= IFCAP_TSO6;
4949             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4950                   (ifp->if_capenable & IFCAP_TSO6) ? "ON" : "OFF");
4951         }
4952
4953         /* toggle VLAN_HWTSO capabilities enabled flag */
4954         if (mask & IFCAP_VLAN_HWTSO) {
4955             ifp->if_capenable ^= IFCAP_VLAN_HWTSO;
4956             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4957                   (ifp->if_capenable & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4958         }
4959
4960         /* toggle VLAN_HWCSUM capabilities enabled flag */
4961         if (mask & IFCAP_VLAN_HWCSUM) {
4962             /* XXX investigate this... */
4963             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4964             error = EINVAL;
4965         }
4966
4967         /* toggle VLAN_MTU capabilities enable flag */
4968         if (mask & IFCAP_VLAN_MTU) {
4969             /* XXX investigate this... */
4970             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4971             error = EINVAL;
4972         }
4973
4974         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4975         if (mask & IFCAP_VLAN_HWTAGGING) {
4976             /* XXX investigate this... */
4977             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4978             error = EINVAL;
4979         }
4980
4981         /* toggle VLAN_HWFILTER capabilities enabled flag */
4982         if (mask & IFCAP_VLAN_HWFILTER) {
4983             /* XXX investigate this... */
4984             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4985             error = EINVAL;
4986         }
4987
4988         /* XXX not yet...
4989          * IFCAP_WOL_MAGIC
4990          */
4991
4992         break;
4993
4994     case SIOCSIFMEDIA:
4995     case SIOCGIFMEDIA:
4996         /* set/get interface media */
4997         BLOGD(sc, DBG_IOCTL,
4998               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
4999               (command & 0xff));
5000         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
5001         break;
5002
5003     case SIOCGPRIVATE_0:
5004         copyin(ifr->ifr_data, &priv_op, sizeof(priv_op));
5005
5006         switch (priv_op)
5007         {
5008         case BXE_IOC_RD_NVRAM:
5009         case BXE_IOC_WR_NVRAM:
5010             nvdata = (struct bxe_nvram_data *)ifr->ifr_data;
5011             BLOGD(sc, DBG_IOCTL,
5012                   "Received Private NVRAM ioctl addr=0x%x size=%u\n",
5013                   nvdata->offset, nvdata->len);
5014             error = bxe_ioctl_nvram(sc, priv_op, ifr);
5015             break;
5016
5017         case BXE_IOC_STATS_SHOW_NUM:
5018         case BXE_IOC_STATS_SHOW_STR:
5019         case BXE_IOC_STATS_SHOW_CNT:
5020             BLOGD(sc, DBG_IOCTL, "Received Private Stats ioctl (%d)\n",
5021                   priv_op);
5022             error = bxe_ioctl_stats_show(sc, priv_op, ifr);
5023             break;
5024
5025         default:
5026             BLOGW(sc, "Received Private Unknown ioctl (%d)\n", priv_op);
5027             error = EINVAL;
5028             break;
5029         }
5030
5031         break;
5032
5033     default:
5034         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
5035               (command & 0xff));
5036         error = ether_ioctl(ifp, command, data);
5037         break;
5038     }
5039
5040     if (reinit && (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
5041         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
5042               "Re-initializing hardware from IOCTL change\n");
5043         bxe_periodic_stop(sc);
5044         BXE_CORE_LOCK(sc);
5045         bxe_stop_locked(sc);
5046         bxe_init_locked(sc);
5047         BXE_CORE_UNLOCK(sc);
5048     }
5049
5050     return (error);
5051 }
5052
5053 static __noinline void
5054 bxe_dump_mbuf(struct bxe_softc *sc,
5055               struct mbuf      *m,
5056               uint8_t          contents)
5057 {
5058     char * type;
5059     int i = 0;
5060
5061     if (!(sc->debug & DBG_MBUF)) {
5062         return;
5063     }
5064
5065     if (m == NULL) {
5066         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
5067         return;
5068     }
5069
5070     while (m) {
5071         BLOGD(sc, DBG_MBUF,
5072               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
5073               i, m, m->m_len, m->m_flags,
5074               "\20\1M_EXT\2M_PKTHDR\3M_EOR\4M_RDONLY", m->m_data);
5075
5076         if (m->m_flags & M_PKTHDR) {
5077              BLOGD(sc, DBG_MBUF,
5078                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
5079                    i, m->m_pkthdr.len, m->m_flags,
5080                    "\20\12M_BCAST\13M_MCAST\14M_FRAG"
5081                    "\15M_FIRSTFRAG\16M_LASTFRAG\21M_VLANTAG"
5082                    "\22M_PROMISC\23M_NOFREE",
5083                    (int)m->m_pkthdr.csum_flags,
5084                    "\20\1CSUM_IP\2CSUM_TCP\3CSUM_UDP\4CSUM_IP_FRAGS"
5085                    "\5CSUM_FRAGMENT\6CSUM_TSO\11CSUM_IP_CHECKED"
5086                    "\12CSUM_IP_VALID\13CSUM_DATA_VALID"
5087                    "\14CSUM_PSEUDO_HDR");
5088         }
5089
5090         if (m->m_flags & M_EXT) {
5091             switch (m->m_ext.ext_type) {
5092             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
5093             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
5094             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
5095             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
5096             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
5097             case EXT_PACKET:     type = "EXT_PACKET";     break;
5098             case EXT_MBUF:       type = "EXT_MBUF";       break;
5099             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
5100             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
5101             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
5102             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
5103             default:             type = "UNKNOWN";        break;
5104             }
5105
5106             BLOGD(sc, DBG_MBUF,
5107                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
5108                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
5109         }
5110
5111         if (contents) {
5112             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
5113         }
5114
5115         m = m->m_next;
5116         i++;
5117     }
5118 }
5119
5120 /*
5121  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
5122  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
5123  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
5124  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
5125  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
5126  */
5127 static int
5128 bxe_chktso_window(struct bxe_softc  *sc,
5129                   int               nsegs,
5130                   bus_dma_segment_t *segs,
5131                   struct mbuf       *m)
5132 {
5133     uint32_t num_wnds, wnd_size, wnd_sum;
5134     int32_t frag_idx, wnd_idx;
5135     unsigned short lso_mss;
5136     int defrag;
5137
5138     defrag = 0;
5139     wnd_sum = 0;
5140     wnd_size = 10;
5141     num_wnds = nsegs - wnd_size;
5142     lso_mss = htole16(m->m_pkthdr.tso_segsz);
5143
5144     /*
5145      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
5146      * first window sum of data while skipping the first assuming it is the
5147      * header in FreeBSD.
5148      */
5149     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
5150         wnd_sum += htole16(segs[frag_idx].ds_len);
5151     }
5152
5153     /* check the first 10 bd window size */
5154     if (wnd_sum < lso_mss) {
5155         return (1);
5156     }
5157
5158     /* run through the windows */
5159     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
5160         /* subtract the first mbuf->m_len of the last wndw(-header) */
5161         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
5162         /* add the next mbuf len to the len of our new window */
5163         wnd_sum += htole16(segs[frag_idx].ds_len);
5164         if (wnd_sum < lso_mss) {
5165             return (1);
5166         }
5167     }
5168
5169     return (0);
5170 }
5171
5172 static uint8_t
5173 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
5174                     struct mbuf         *m,
5175                     uint32_t            *parsing_data)
5176 {
5177     struct ether_vlan_header *eh = NULL;
5178     struct ip *ip4 = NULL;
5179     struct ip6_hdr *ip6 = NULL;
5180     caddr_t ip = NULL;
5181     struct tcphdr *th = NULL;
5182     int e_hlen, ip_hlen, l4_off;
5183     uint16_t proto;
5184
5185     if (m->m_pkthdr.csum_flags == CSUM_IP) {
5186         /* no L4 checksum offload needed */
5187         return (0);
5188     }
5189
5190     /* get the Ethernet header */
5191     eh = mtod(m, struct ether_vlan_header *);
5192
5193     /* handle VLAN encapsulation if present */
5194     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5195         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5196         proto  = ntohs(eh->evl_proto);
5197     } else {
5198         e_hlen = ETHER_HDR_LEN;
5199         proto  = ntohs(eh->evl_encap_proto);
5200     }
5201
5202     switch (proto) {
5203     case ETHERTYPE_IP:
5204         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5205         ip4 = (m->m_len < sizeof(struct ip)) ?
5206                   (struct ip *)m->m_next->m_data :
5207                   (struct ip *)(m->m_data + e_hlen);
5208         /* ip_hl is number of 32-bit words */
5209         ip_hlen = (ip4->ip_hl << 2);
5210         ip = (caddr_t)ip4;
5211         break;
5212     case ETHERTYPE_IPV6:
5213         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5214         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5215                   (struct ip6_hdr *)m->m_next->m_data :
5216                   (struct ip6_hdr *)(m->m_data + e_hlen);
5217         /* XXX cannot support offload with IPv6 extensions */
5218         ip_hlen = sizeof(struct ip6_hdr);
5219         ip = (caddr_t)ip6;
5220         break;
5221     default:
5222         /* We can't offload in this case... */
5223         /* XXX error stat ??? */
5224         return (0);
5225     }
5226
5227     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5228     l4_off = (e_hlen + ip_hlen);
5229
5230     *parsing_data |=
5231         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
5232          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
5233
5234     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5235                                   CSUM_TSO |
5236                                   CSUM_TCP_IPV6)) {
5237         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5238         th = (struct tcphdr *)(ip + ip_hlen);
5239         /* th_off is number of 32-bit words */
5240         *parsing_data |= ((th->th_off <<
5241                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
5242                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
5243         return (l4_off + (th->th_off << 2)); /* entire header length */
5244     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5245                                          CSUM_UDP_IPV6)) {
5246         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5247         return (l4_off + sizeof(struct udphdr)); /* entire header length */
5248     } else {
5249         /* XXX error stat ??? */
5250         return (0);
5251     }
5252 }
5253
5254 static uint8_t
5255 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
5256                  struct mbuf                *m,
5257                  struct eth_tx_parse_bd_e1x *pbd)
5258 {
5259     struct ether_vlan_header *eh = NULL;
5260     struct ip *ip4 = NULL;
5261     struct ip6_hdr *ip6 = NULL;
5262     caddr_t ip = NULL;
5263     struct tcphdr *th = NULL;
5264     struct udphdr *uh = NULL;
5265     int e_hlen, ip_hlen;
5266     uint16_t proto;
5267     uint8_t hlen;
5268     uint16_t tmp_csum;
5269     uint32_t *tmp_uh;
5270
5271     /* get the Ethernet header */
5272     eh = mtod(m, struct ether_vlan_header *);
5273
5274     /* handle VLAN encapsulation if present */
5275     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5276         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5277         proto  = ntohs(eh->evl_proto);
5278     } else {
5279         e_hlen = ETHER_HDR_LEN;
5280         proto  = ntohs(eh->evl_encap_proto);
5281     }
5282
5283     switch (proto) {
5284     case ETHERTYPE_IP:
5285         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5286         ip4 = (m->m_len < sizeof(struct ip)) ?
5287                   (struct ip *)m->m_next->m_data :
5288                   (struct ip *)(m->m_data + e_hlen);
5289         /* ip_hl is number of 32-bit words */
5290         ip_hlen = (ip4->ip_hl << 1);
5291         ip = (caddr_t)ip4;
5292         break;
5293     case ETHERTYPE_IPV6:
5294         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5295         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5296                   (struct ip6_hdr *)m->m_next->m_data :
5297                   (struct ip6_hdr *)(m->m_data + e_hlen);
5298         /* XXX cannot support offload with IPv6 extensions */
5299         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
5300         ip = (caddr_t)ip6;
5301         break;
5302     default:
5303         /* We can't offload in this case... */
5304         /* XXX error stat ??? */
5305         return (0);
5306     }
5307
5308     hlen = (e_hlen >> 1);
5309
5310     /* note that rest of global_data is indirectly zeroed here */
5311     if (m->m_flags & M_VLANTAG) {
5312         pbd->global_data =
5313             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
5314     } else {
5315         pbd->global_data = htole16(hlen);
5316     }
5317
5318     pbd->ip_hlen_w = ip_hlen;
5319
5320     hlen += pbd->ip_hlen_w;
5321
5322     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5323
5324     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5325                                   CSUM_TSO |
5326                                   CSUM_TCP_IPV6)) {
5327         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5328         /* th_off is number of 32-bit words */
5329         hlen += (uint16_t)(th->th_off << 1);
5330     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5331                                          CSUM_UDP_IPV6)) {
5332         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5333         hlen += (sizeof(struct udphdr) / 2);
5334     } else {
5335         /* valid case as only CSUM_IP was set */
5336         return (0);
5337     }
5338
5339     pbd->total_hlen_w = htole16(hlen);
5340
5341     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5342                                   CSUM_TSO |
5343                                   CSUM_TCP_IPV6)) {
5344         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5345         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5346     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5347                                          CSUM_UDP_IPV6)) {
5348         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5349
5350         /*
5351          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5352          * checksums and does not know anything about the UDP header and where
5353          * the checksum field is located. It only knows about TCP. Therefore
5354          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5355          * offload. Since the checksum field offset for TCP is 16 bytes and
5356          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5357          * bytes less than the start of the UDP header. This allows the
5358          * hardware to write the checksum in the correct spot. But the
5359          * hardware will compute a checksum which includes the last 10 bytes
5360          * of the IP header. To correct this we tweak the stack computed
5361          * pseudo checksum by folding in the calculation of the inverse
5362          * checksum for those final 10 bytes of the IP header. This allows
5363          * the correct checksum to be computed by the hardware.
5364          */
5365
5366         /* set pointer 10 bytes before UDP header */
5367         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5368
5369         /* calculate a pseudo header checksum over the first 10 bytes */
5370         tmp_csum = in_pseudo(*tmp_uh,
5371                              *(tmp_uh + 1),
5372                              *(uint16_t *)(tmp_uh + 2));
5373
5374         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5375     }
5376
5377     return (hlen * 2); /* entire header length, number of bytes */
5378 }
5379
5380 static void
5381 bxe_set_pbd_lso_e2(struct mbuf *m,
5382                    uint32_t    *parsing_data)
5383 {
5384     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5385                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5386                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5387
5388     /* XXX test for IPv6 with extension header... */
5389 #if 0
5390     struct ip6_hdr *ip6;
5391     if (ip6 && ip6->ip6_nxt == 'some ipv6 extension header')
5392         *parsing_data |= ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR;
5393 #endif
5394 }
5395
5396 static void
5397 bxe_set_pbd_lso(struct mbuf                *m,
5398                 struct eth_tx_parse_bd_e1x *pbd)
5399 {
5400     struct ether_vlan_header *eh = NULL;
5401     struct ip *ip = NULL;
5402     struct tcphdr *th = NULL;
5403     int e_hlen;
5404
5405     /* get the Ethernet header */
5406     eh = mtod(m, struct ether_vlan_header *);
5407
5408     /* handle VLAN encapsulation if present */
5409     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5410                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5411
5412     /* get the IP and TCP header, with LSO entire header in first mbuf */
5413     /* XXX assuming IPv4 */
5414     ip = (struct ip *)(m->m_data + e_hlen);
5415     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5416
5417     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5418     pbd->tcp_send_seq = ntohl(th->th_seq);
5419     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5420
5421 #if 1
5422         /* XXX IPv4 */
5423         pbd->ip_id = ntohs(ip->ip_id);
5424         pbd->tcp_pseudo_csum =
5425             ntohs(in_pseudo(ip->ip_src.s_addr,
5426                             ip->ip_dst.s_addr,
5427                             htons(IPPROTO_TCP)));
5428 #else
5429         /* XXX IPv6 */
5430         pbd->tcp_pseudo_csum =
5431             ntohs(in_pseudo(&ip6->ip6_src,
5432                             &ip6->ip6_dst,
5433                             htons(IPPROTO_TCP)));
5434 #endif
5435
5436     pbd->global_data |=
5437         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5438 }
5439
5440 /*
5441  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5442  * visible to the controller.
5443  *
5444  * If an mbuf is submitted to this routine and cannot be given to the
5445  * controller (e.g. it has too many fragments) then the function may free
5446  * the mbuf and return to the caller.
5447  *
5448  * Returns:
5449  *   0 = Success, !0 = Failure
5450  *   Note the side effect that an mbuf may be freed if it causes a problem.
5451  */
5452 static int
5453 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5454 {
5455     bus_dma_segment_t segs[32];
5456     struct mbuf *m0;
5457     struct bxe_sw_tx_bd *tx_buf;
5458     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5459     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5460     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5461     struct eth_tx_bd *tx_data_bd;
5462     struct eth_tx_bd *tx_total_pkt_size_bd;
5463     struct eth_tx_start_bd *tx_start_bd;
5464     uint16_t bd_prod, pkt_prod, total_pkt_size;
5465     uint8_t mac_type;
5466     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5467     struct bxe_softc *sc;
5468     uint16_t tx_bd_avail;
5469     struct ether_vlan_header *eh;
5470     uint32_t pbd_e2_parsing_data = 0;
5471     uint8_t hlen = 0;
5472     int tmp_bd;
5473     int i;
5474
5475     sc = fp->sc;
5476
5477     M_ASSERTPKTHDR(*m_head);
5478
5479     m0 = *m_head;
5480     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5481     tx_start_bd = NULL;
5482     tx_data_bd = NULL;
5483     tx_total_pkt_size_bd = NULL;
5484
5485     /* get the H/W pointer for packets and BDs */
5486     pkt_prod = fp->tx_pkt_prod;
5487     bd_prod = fp->tx_bd_prod;
5488
5489     mac_type = UNICAST_ADDRESS;
5490
5491     /* map the mbuf into the next open DMAable memory */
5492     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5493     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5494                                     tx_buf->m_map, m0,
5495                                     segs, &nsegs, BUS_DMA_NOWAIT);
5496
5497     /* mapping errors */
5498     if(__predict_false(error != 0)) {
5499         fp->eth_q_stats.tx_dma_mapping_failure++;
5500         if (error == ENOMEM) {
5501             /* resource issue, try again later */
5502             rc = ENOMEM;
5503         } else if (error == EFBIG) {
5504             /* possibly recoverable with defragmentation */
5505             fp->eth_q_stats.mbuf_defrag_attempts++;
5506             m0 = m_defrag(*m_head, M_DONTWAIT);
5507             if (m0 == NULL) {
5508                 fp->eth_q_stats.mbuf_defrag_failures++;
5509                 rc = ENOBUFS;
5510             } else {
5511                 /* defrag successful, try mapping again */
5512                 *m_head = m0;
5513                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5514                                                 tx_buf->m_map, m0,
5515                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5516                 if (error) {
5517                     fp->eth_q_stats.tx_dma_mapping_failure++;
5518                     rc = error;
5519                 }
5520             }
5521         } else {
5522             /* unknown, unrecoverable mapping error */
5523             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5524             bxe_dump_mbuf(sc, m0, FALSE);
5525             rc = error;
5526         }
5527
5528         goto bxe_tx_encap_continue;
5529     }
5530
5531     tx_bd_avail = bxe_tx_avail(sc, fp);
5532
5533     /* make sure there is enough room in the send queue */
5534     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5535         /* Recoverable, try again later. */
5536         fp->eth_q_stats.tx_hw_queue_full++;
5537         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5538         rc = ENOMEM;
5539         goto bxe_tx_encap_continue;
5540     }
5541
5542     /* capture the current H/W TX chain high watermark */
5543     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5544                         (TX_BD_USABLE - tx_bd_avail))) {
5545         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5546     }
5547
5548     /* make sure it fits in the packet window */
5549     if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5550         /*
5551          * The mbuf may be to big for the controller to handle. If the frame
5552          * is a TSO frame we'll need to do an additional check.
5553          */
5554         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5555             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5556                 goto bxe_tx_encap_continue; /* OK to send */
5557             } else {
5558                 fp->eth_q_stats.tx_window_violation_tso++;
5559             }
5560         } else {
5561             fp->eth_q_stats.tx_window_violation_std++;
5562         }
5563
5564         /* lets try to defragment this mbuf and remap it */
5565         fp->eth_q_stats.mbuf_defrag_attempts++;
5566         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5567
5568         m0 = m_defrag(*m_head, M_DONTWAIT);
5569         if (m0 == NULL) {
5570             fp->eth_q_stats.mbuf_defrag_failures++;
5571             /* Ugh, just drop the frame... :( */
5572             rc = ENOBUFS;
5573         } else {
5574             /* defrag successful, try mapping again */
5575             *m_head = m0;
5576             error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5577                                             tx_buf->m_map, m0,
5578                                             segs, &nsegs, BUS_DMA_NOWAIT);
5579             if (error) {
5580                 fp->eth_q_stats.tx_dma_mapping_failure++;
5581                 /* No sense in trying to defrag/copy chain, drop it. :( */
5582                 rc = error;
5583             }
5584             else {
5585                 /* if the chain is still too long then drop it */
5586                 if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5587                     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5588                     rc = ENODEV;
5589                 }
5590             }
5591         }
5592     }
5593
5594 bxe_tx_encap_continue:
5595
5596     /* Check for errors */
5597     if (rc) {
5598         if (rc == ENOMEM) {
5599             /* recoverable try again later  */
5600         } else {
5601             fp->eth_q_stats.tx_soft_errors++;
5602             fp->eth_q_stats.mbuf_alloc_tx--;
5603             m_freem(*m_head);
5604             *m_head = NULL;
5605         }
5606
5607         return (rc);
5608     }
5609
5610     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5611     if (m0->m_flags & M_BCAST) {
5612         mac_type = BROADCAST_ADDRESS;
5613     } else if (m0->m_flags & M_MCAST) {
5614         mac_type = MULTICAST_ADDRESS;
5615     }
5616
5617     /* store the mbuf into the mbuf ring */
5618     tx_buf->m        = m0;
5619     tx_buf->first_bd = fp->tx_bd_prod;
5620     tx_buf->flags    = 0;
5621
5622     /* prepare the first transmit (start) BD for the mbuf */
5623     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5624
5625     BLOGD(sc, DBG_TX,
5626           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5627           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5628
5629     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5630     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5631     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5632     total_pkt_size += tx_start_bd->nbytes;
5633     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5634
5635     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5636
5637     /* all frames have at least Start BD + Parsing BD */
5638     nbds = nsegs + 1;
5639     tx_start_bd->nbd = htole16(nbds);
5640
5641     if (m0->m_flags & M_VLANTAG) {
5642         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5643         tx_start_bd->bd_flags.as_bitfield |=
5644             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5645     } else {
5646         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5647         if (IS_VF(sc)) {
5648             /* map ethernet header to find type and header length */
5649             eh = mtod(m0, struct ether_vlan_header *);
5650             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5651         } else {
5652             /* used by FW for packet accounting */
5653             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5654 #if 0
5655             /*
5656              * If NPAR-SD is active then FW should do the tagging regardless
5657              * of value of priority. Otherwise, if priority indicates this is
5658              * a control packet we need to indicate to FW to avoid tagging.
5659              */
5660             if (!IS_MF_AFEX(sc) && (mbuf priority == PRIO_CONTROL)) {
5661                 SET_FLAG(tx_start_bd->general_data,
5662                          ETH_TX_START_BD_FORCE_VLAN_MODE, 1);
5663             }
5664 #endif
5665         }
5666     }
5667
5668     /*
5669      * add a parsing BD from the chain. The parsing BD is always added
5670      * though it is only used for TSO and chksum
5671      */
5672     bd_prod = TX_BD_NEXT(bd_prod);
5673
5674     if (m0->m_pkthdr.csum_flags) {
5675         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5676             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5677             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5678         }
5679
5680         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5681             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5682                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5683         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5684             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5685                                                   ETH_TX_BD_FLAGS_IS_UDP |
5686                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5687         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5688                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5689             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5690         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5691             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5692                                                   ETH_TX_BD_FLAGS_IS_UDP);
5693         }
5694     }
5695
5696     if (!CHIP_IS_E1x(sc)) {
5697         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5698         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5699
5700         if (m0->m_pkthdr.csum_flags) {
5701             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5702         }
5703
5704 #if 0
5705         /*
5706          * Add the MACs to the parsing BD if the module param was
5707          * explicitly set, if this is a vf, or in switch independent
5708          * mode.
5709          */
5710         if (sc->flags & BXE_TX_SWITCHING || IS_VF(sc) || IS_MF_SI(sc)) {
5711             eh = mtod(m0, struct ether_vlan_header *);
5712             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.src_hi,
5713                                 &pbd_e2->data.mac_addr.src_mid,
5714                                 &pbd_e2->data.mac_addr.src_lo,
5715                                 eh->evl_shost);
5716             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.dst_hi,
5717                                 &pbd_e2->data.mac_addr.dst_mid,
5718                                 &pbd_e2->data.mac_addr.dst_lo,
5719                                 eh->evl_dhost);
5720         }
5721 #endif
5722
5723         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5724                  mac_type);
5725     } else {
5726         uint16_t global_data = 0;
5727
5728         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5729         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5730
5731         if (m0->m_pkthdr.csum_flags) {
5732             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5733         }
5734
5735         SET_FLAG(global_data,
5736                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5737         pbd_e1x->global_data |= htole16(global_data);
5738     }
5739
5740     /* setup the parsing BD with TSO specific info */
5741     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5742         fp->eth_q_stats.tx_ofld_frames_lso++;
5743         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5744
5745         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5746             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5747
5748             /* split the first BD into header/data making the fw job easy */
5749             nbds++;
5750             tx_start_bd->nbd = htole16(nbds);
5751             tx_start_bd->nbytes = htole16(hlen);
5752
5753             bd_prod = TX_BD_NEXT(bd_prod);
5754
5755             /* new transmit BD after the tx_parse_bd */
5756             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5757             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5758             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5759             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5760             if (tx_total_pkt_size_bd == NULL) {
5761                 tx_total_pkt_size_bd = tx_data_bd;
5762             }
5763
5764             BLOGD(sc, DBG_TX,
5765                   "TSO split header size is %d (%x:%x) nbds %d\n",
5766                   le16toh(tx_start_bd->nbytes),
5767                   le32toh(tx_start_bd->addr_hi),
5768                   le32toh(tx_start_bd->addr_lo),
5769                   nbds);
5770         }
5771
5772         if (!CHIP_IS_E1x(sc)) {
5773             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5774         } else {
5775             bxe_set_pbd_lso(m0, pbd_e1x);
5776         }
5777     }
5778
5779     if (pbd_e2_parsing_data) {
5780         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5781     }
5782
5783     /* prepare remaining BDs, start tx bd contains first seg/frag */
5784     for (i = 1; i < nsegs ; i++) {
5785         bd_prod = TX_BD_NEXT(bd_prod);
5786         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5787         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5788         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5789         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5790         if (tx_total_pkt_size_bd == NULL) {
5791             tx_total_pkt_size_bd = tx_data_bd;
5792         }
5793         total_pkt_size += tx_data_bd->nbytes;
5794     }
5795
5796     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5797
5798     if (tx_total_pkt_size_bd != NULL) {
5799         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5800     }
5801
5802     if (__predict_false(sc->debug & DBG_TX)) {
5803         tmp_bd = tx_buf->first_bd;
5804         for (i = 0; i < nbds; i++)
5805         {
5806             if (i == 0) {
5807                 BLOGD(sc, DBG_TX,
5808                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5809                       "bd_flags=0x%x hdr_nbds=%d\n",
5810                       tx_start_bd,
5811                       tmp_bd,
5812                       le16toh(tx_start_bd->nbd),
5813                       le16toh(tx_start_bd->vlan_or_ethertype),
5814                       tx_start_bd->bd_flags.as_bitfield,
5815                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5816             } else if (i == 1) {
5817                 if (pbd_e1x) {
5818                     BLOGD(sc, DBG_TX,
5819                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5820                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5821                           "tcp_seq=%u total_hlen_w=%u\n",
5822                           pbd_e1x,
5823                           tmp_bd,
5824                           pbd_e1x->global_data,
5825                           pbd_e1x->ip_hlen_w,
5826                           pbd_e1x->ip_id,
5827                           pbd_e1x->lso_mss,
5828                           pbd_e1x->tcp_flags,
5829                           pbd_e1x->tcp_pseudo_csum,
5830                           pbd_e1x->tcp_send_seq,
5831                           le16toh(pbd_e1x->total_hlen_w));
5832                 } else { /* if (pbd_e2) */
5833                     BLOGD(sc, DBG_TX,
5834                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5835                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5836                           pbd_e2,
5837                           tmp_bd,
5838                           pbd_e2->data.mac_addr.dst_hi,
5839                           pbd_e2->data.mac_addr.dst_mid,
5840                           pbd_e2->data.mac_addr.dst_lo,
5841                           pbd_e2->data.mac_addr.src_hi,
5842                           pbd_e2->data.mac_addr.src_mid,
5843                           pbd_e2->data.mac_addr.src_lo,
5844                           pbd_e2->parsing_data);
5845                 }
5846             }
5847
5848             if (i != 1) { /* skip parse db as it doesn't hold data */
5849                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5850                 BLOGD(sc, DBG_TX,
5851                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5852                       tx_data_bd,
5853                       tmp_bd,
5854                       le16toh(tx_data_bd->nbytes),
5855                       le32toh(tx_data_bd->addr_hi),
5856                       le32toh(tx_data_bd->addr_lo));
5857             }
5858
5859             tmp_bd = TX_BD_NEXT(tmp_bd);
5860         }
5861     }
5862
5863     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5864
5865     /* update TX BD producer index value for next TX */
5866     bd_prod = TX_BD_NEXT(bd_prod);
5867
5868     /*
5869      * If the chain of tx_bd's describing this frame is adjacent to or spans
5870      * an eth_tx_next_bd element then we need to increment the nbds value.
5871      */
5872     if (TX_BD_IDX(bd_prod) < nbds) {
5873         nbds++;
5874     }
5875
5876     /* don't allow reordering of writes for nbd and packets */
5877     mb();
5878
5879     fp->tx_db.data.prod += nbds;
5880
5881     /* producer points to the next free tx_bd at this point */
5882     fp->tx_pkt_prod++;
5883     fp->tx_bd_prod = bd_prod;
5884
5885     DOORBELL(sc, fp->index, fp->tx_db.raw);
5886
5887     fp->eth_q_stats.tx_pkts++;
5888
5889     /* Prevent speculative reads from getting ahead of the status block. */
5890     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5891                       0, 0, BUS_SPACE_BARRIER_READ);
5892
5893     /* Prevent speculative reads from getting ahead of the doorbell. */
5894     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5895                       0, 0, BUS_SPACE_BARRIER_READ);
5896
5897     return (0);
5898 }
5899
5900 static void
5901 bxe_tx_start_locked(struct bxe_softc    *sc,
5902                     struct ifnet        *ifp,
5903                     struct bxe_fastpath *fp)
5904 {
5905     struct mbuf *m = NULL;
5906     int tx_count = 0;
5907     uint16_t tx_bd_avail;
5908
5909     BXE_FP_TX_LOCK_ASSERT(fp);
5910
5911     /* keep adding entries while there are frames to send */
5912     while (!IFQ_DRV_IS_EMPTY(&ifp->if_snd)) {
5913
5914         /*
5915          * check for any frames to send
5916          * dequeue can still be NULL even if queue is not empty
5917          */
5918         IFQ_DRV_DEQUEUE(&ifp->if_snd, m);
5919         if (__predict_false(m == NULL)) {
5920             break;
5921         }
5922
5923         /* the mbuf now belongs to us */
5924         fp->eth_q_stats.mbuf_alloc_tx++;
5925
5926         /*
5927          * Put the frame into the transmit ring. If we don't have room,
5928          * place the mbuf back at the head of the TX queue, set the
5929          * OACTIVE flag, and wait for the NIC to drain the chain.
5930          */
5931         if (__predict_false(bxe_tx_encap(fp, &m))) {
5932             fp->eth_q_stats.tx_encap_failures++;
5933             if (m != NULL) {
5934                 /* mark the TX queue as full and return the frame */
5935                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5936                 IFQ_DRV_PREPEND(&ifp->if_snd, m);
5937                 fp->eth_q_stats.mbuf_alloc_tx--;
5938                 fp->eth_q_stats.tx_queue_xoff++;
5939             }
5940
5941             /* stop looking for more work */
5942             break;
5943         }
5944
5945         /* the frame was enqueued successfully */
5946         tx_count++;
5947
5948         /* send a copy of the frame to any BPF listeners. */
5949         BPF_MTAP(ifp, m);
5950
5951         tx_bd_avail = bxe_tx_avail(sc, fp);
5952
5953         /* handle any completions if we're running low */
5954         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5955             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5956             bxe_txeof(sc, fp);
5957             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5958                 break;
5959             }
5960         }
5961     }
5962
5963     /* all TX packets were dequeued and/or the tx ring is full */
5964     if (tx_count > 0) {
5965         /* reset the TX watchdog timeout timer */
5966         fp->watchdog_timer = BXE_TX_TIMEOUT;
5967     }
5968 }
5969
5970 /* Legacy (non-RSS) dispatch routine */
5971 static void
5972 bxe_tx_start(struct ifnet *ifp)
5973 {
5974     struct bxe_softc *sc;
5975     struct bxe_fastpath *fp;
5976
5977     sc = ifp->if_softc;
5978
5979     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
5980         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5981         return;
5982     }
5983
5984     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5985         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
5986         return;
5987     }
5988
5989     if (!sc->link_vars.link_up) {
5990         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
5991         return;
5992     }
5993
5994     fp = &sc->fp[0];
5995
5996     BXE_FP_TX_LOCK(fp);
5997     bxe_tx_start_locked(sc, ifp, fp);
5998     BXE_FP_TX_UNLOCK(fp);
5999 }
6000
6001 #if __FreeBSD_version >= 800000
6002
6003 static int
6004 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
6005                        struct ifnet        *ifp,
6006                        struct bxe_fastpath *fp,
6007                        struct mbuf         *m)
6008 {
6009     struct buf_ring *tx_br = fp->tx_br;
6010     struct mbuf *next;
6011     int depth, rc, tx_count;
6012     uint16_t tx_bd_avail;
6013
6014     rc = tx_count = 0;
6015
6016     BXE_FP_TX_LOCK_ASSERT(fp);
6017
6018     if (!tx_br) {
6019         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
6020         return (EINVAL);
6021     }
6022
6023     if (!sc->link_vars.link_up ||
6024         (ifp->if_drv_flags &
6025         (IFF_DRV_RUNNING | IFF_DRV_OACTIVE)) != IFF_DRV_RUNNING) {
6026         rc = drbr_enqueue(ifp, tx_br, m);
6027         goto bxe_tx_mq_start_locked_exit;
6028     }
6029
6030     /* fetch the depth of the driver queue */
6031     depth = drbr_inuse(ifp, tx_br);
6032     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
6033         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
6034     }
6035
6036     if (m == NULL) {
6037         /* no new work, check for pending frames */
6038         next = drbr_dequeue(ifp, tx_br);
6039     } else if (drbr_needs_enqueue(ifp, tx_br)) {
6040         /* have both new and pending work, maintain packet order */
6041         rc = drbr_enqueue(ifp, tx_br, m);
6042         if (rc != 0) {
6043             fp->eth_q_stats.tx_soft_errors++;
6044             goto bxe_tx_mq_start_locked_exit;
6045         }
6046         next = drbr_dequeue(ifp, tx_br);
6047     } else {
6048         /* new work only and nothing pending */
6049         next = m;
6050     }
6051
6052     /* keep adding entries while there are frames to send */
6053     while (next != NULL) {
6054
6055         /* the mbuf now belongs to us */
6056         fp->eth_q_stats.mbuf_alloc_tx++;
6057
6058         /*
6059          * Put the frame into the transmit ring. If we don't have room,
6060          * place the mbuf back at the head of the TX queue, set the
6061          * OACTIVE flag, and wait for the NIC to drain the chain.
6062          */
6063         rc = bxe_tx_encap(fp, &next);
6064         if (__predict_false(rc != 0)) {
6065             fp->eth_q_stats.tx_encap_failures++;
6066             if (next != NULL) {
6067                 /* mark the TX queue as full and save the frame */
6068                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
6069                 /* XXX this may reorder the frame */
6070                 rc = drbr_enqueue(ifp, tx_br, next);
6071                 fp->eth_q_stats.mbuf_alloc_tx--;
6072                 fp->eth_q_stats.tx_frames_deferred++;
6073             }
6074
6075             /* stop looking for more work */
6076             break;
6077         }
6078
6079         /* the transmit frame was enqueued successfully */
6080         tx_count++;
6081
6082         /* send a copy of the frame to any BPF listeners */
6083         BPF_MTAP(ifp, next);
6084
6085         tx_bd_avail = bxe_tx_avail(sc, fp);
6086
6087         /* handle any completions if we're running low */
6088         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
6089             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
6090             bxe_txeof(sc, fp);
6091             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6092                 break;
6093             }
6094         }
6095
6096         next = drbr_dequeue(ifp, tx_br);
6097     }
6098
6099     /* all TX packets were dequeued and/or the tx ring is full */
6100     if (tx_count > 0) {
6101         /* reset the TX watchdog timeout timer */
6102         fp->watchdog_timer = BXE_TX_TIMEOUT;
6103     }
6104
6105 bxe_tx_mq_start_locked_exit:
6106
6107     return (rc);
6108 }
6109
6110 /* Multiqueue (TSS) dispatch routine. */
6111 static int
6112 bxe_tx_mq_start(struct ifnet *ifp,
6113                 struct mbuf  *m)
6114 {
6115     struct bxe_softc *sc = ifp->if_softc;
6116     struct bxe_fastpath *fp;
6117     int fp_index, rc;
6118
6119     fp_index = 0; /* default is the first queue */
6120
6121     /* change the queue if using flow ID */
6122     if ((m->m_flags & M_FLOWID) != 0) {
6123         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
6124     }
6125
6126     fp = &sc->fp[fp_index];
6127
6128     if (BXE_FP_TX_TRYLOCK(fp)) {
6129         rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
6130         BXE_FP_TX_UNLOCK(fp);
6131     } else
6132         rc = drbr_enqueue(ifp, fp->tx_br, m);
6133
6134     return (rc);
6135 }
6136
6137 static void
6138 bxe_mq_flush(struct ifnet *ifp)
6139 {
6140     struct bxe_softc *sc = ifp->if_softc;
6141     struct bxe_fastpath *fp;
6142     struct mbuf *m;
6143     int i;
6144
6145     for (i = 0; i < sc->num_queues; i++) {
6146         fp = &sc->fp[i];
6147
6148         if (fp->state != BXE_FP_STATE_OPEN) {
6149             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
6150                   fp->index, fp->state);
6151             continue;
6152         }
6153
6154         if (fp->tx_br != NULL) {
6155             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
6156             BXE_FP_TX_LOCK(fp);
6157             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6158                 m_freem(m);
6159             }
6160             BXE_FP_TX_UNLOCK(fp);
6161         }
6162     }
6163
6164     if_qflush(ifp);
6165 }
6166
6167 #endif /* FreeBSD_version >= 800000 */
6168
6169 static uint16_t
6170 bxe_cid_ilt_lines(struct bxe_softc *sc)
6171 {
6172     if (IS_SRIOV(sc)) {
6173         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
6174     }
6175     return (L2_ILT_LINES(sc));
6176 }
6177
6178 static void
6179 bxe_ilt_set_info(struct bxe_softc *sc)
6180 {
6181     struct ilt_client_info *ilt_client;
6182     struct ecore_ilt *ilt = sc->ilt;
6183     uint16_t line = 0;
6184
6185     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
6186     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
6187
6188     /* CDU */
6189     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6190     ilt_client->client_num = ILT_CLIENT_CDU;
6191     ilt_client->page_size = CDU_ILT_PAGE_SZ;
6192     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6193     ilt_client->start = line;
6194     line += bxe_cid_ilt_lines(sc);
6195
6196     if (CNIC_SUPPORT(sc)) {
6197         line += CNIC_ILT_LINES;
6198     }
6199
6200     ilt_client->end = (line - 1);
6201
6202     BLOGD(sc, DBG_LOAD,
6203           "ilt client[CDU]: start %d, end %d, "
6204           "psz 0x%x, flags 0x%x, hw psz %d\n",
6205           ilt_client->start, ilt_client->end,
6206           ilt_client->page_size,
6207           ilt_client->flags,
6208           ilog2(ilt_client->page_size >> 12));
6209
6210     /* QM */
6211     if (QM_INIT(sc->qm_cid_count)) {
6212         ilt_client = &ilt->clients[ILT_CLIENT_QM];
6213         ilt_client->client_num = ILT_CLIENT_QM;
6214         ilt_client->page_size = QM_ILT_PAGE_SZ;
6215         ilt_client->flags = 0;
6216         ilt_client->start = line;
6217
6218         /* 4 bytes for each cid */
6219         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
6220                              QM_ILT_PAGE_SZ);
6221
6222         ilt_client->end = (line - 1);
6223
6224         BLOGD(sc, DBG_LOAD,
6225               "ilt client[QM]: start %d, end %d, "
6226               "psz 0x%x, flags 0x%x, hw psz %d\n",
6227               ilt_client->start, ilt_client->end,
6228               ilt_client->page_size, ilt_client->flags,
6229               ilog2(ilt_client->page_size >> 12));
6230     }
6231
6232     if (CNIC_SUPPORT(sc)) {
6233         /* SRC */
6234         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
6235         ilt_client->client_num = ILT_CLIENT_SRC;
6236         ilt_client->page_size = SRC_ILT_PAGE_SZ;
6237         ilt_client->flags = 0;
6238         ilt_client->start = line;
6239         line += SRC_ILT_LINES;
6240         ilt_client->end = (line - 1);
6241
6242         BLOGD(sc, DBG_LOAD,
6243               "ilt client[SRC]: start %d, end %d, "
6244               "psz 0x%x, flags 0x%x, hw psz %d\n",
6245               ilt_client->start, ilt_client->end,
6246               ilt_client->page_size, ilt_client->flags,
6247               ilog2(ilt_client->page_size >> 12));
6248
6249         /* TM */
6250         ilt_client = &ilt->clients[ILT_CLIENT_TM];
6251         ilt_client->client_num = ILT_CLIENT_TM;
6252         ilt_client->page_size = TM_ILT_PAGE_SZ;
6253         ilt_client->flags = 0;
6254         ilt_client->start = line;
6255         line += TM_ILT_LINES;
6256         ilt_client->end = (line - 1);
6257
6258         BLOGD(sc, DBG_LOAD,
6259               "ilt client[TM]: start %d, end %d, "
6260               "psz 0x%x, flags 0x%x, hw psz %d\n",
6261               ilt_client->start, ilt_client->end,
6262               ilt_client->page_size, ilt_client->flags,
6263               ilog2(ilt_client->page_size >> 12));
6264     }
6265
6266     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
6267 }
6268
6269 static void
6270 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
6271 {
6272     int i;
6273     uint32_t rx_buf_size;
6274
6275     rx_buf_size = (IP_HEADER_ALIGNMENT_PADDING + ETH_OVERHEAD + sc->mtu);
6276
6277     for (i = 0; i < sc->num_queues; i++) {
6278         if(rx_buf_size <= MCLBYTES){
6279             sc->fp[i].rx_buf_size = rx_buf_size;
6280             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6281         }else if (rx_buf_size <= MJUMPAGESIZE){
6282             sc->fp[i].rx_buf_size = rx_buf_size;
6283             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6284         }else if (rx_buf_size <= (MJUMPAGESIZE + MCLBYTES)){
6285             sc->fp[i].rx_buf_size = MCLBYTES;
6286             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6287         }else if (rx_buf_size <= (2 * MJUMPAGESIZE)){
6288             sc->fp[i].rx_buf_size = MJUMPAGESIZE;
6289             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6290         }else {
6291             sc->fp[i].rx_buf_size = MCLBYTES;
6292             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6293         }
6294     }
6295 }
6296
6297 static int
6298 bxe_alloc_ilt_mem(struct bxe_softc *sc)
6299 {
6300     int rc = 0;
6301
6302     if ((sc->ilt =
6303          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
6304                                     M_BXE_ILT,
6305                                     (M_NOWAIT | M_ZERO))) == NULL) {
6306         rc = 1;
6307     }
6308
6309     return (rc);
6310 }
6311
6312 static int
6313 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6314 {
6315     int rc = 0;
6316
6317     if ((sc->ilt->lines =
6318          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6319                                     M_BXE_ILT,
6320                                     (M_NOWAIT | M_ZERO))) == NULL) {
6321         rc = 1;
6322     }
6323
6324     return (rc);
6325 }
6326
6327 static void
6328 bxe_free_ilt_mem(struct bxe_softc *sc)
6329 {
6330     if (sc->ilt != NULL) {
6331         free(sc->ilt, M_BXE_ILT);
6332         sc->ilt = NULL;
6333     }
6334 }
6335
6336 static void
6337 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6338 {
6339     if (sc->ilt->lines != NULL) {
6340         free(sc->ilt->lines, M_BXE_ILT);
6341         sc->ilt->lines = NULL;
6342     }
6343 }
6344
6345 static void
6346 bxe_free_mem(struct bxe_softc *sc)
6347 {
6348     int i;
6349
6350 #if 0
6351     if (!CONFIGURE_NIC_MODE(sc)) {
6352         /* free searcher T2 table */
6353         bxe_dma_free(sc, &sc->t2);
6354     }
6355 #endif
6356
6357     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6358         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6359         sc->context[i].vcxt = NULL;
6360         sc->context[i].size = 0;
6361     }
6362
6363     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6364
6365     bxe_free_ilt_lines_mem(sc);
6366
6367 #if 0
6368     bxe_iov_free_mem(sc);
6369 #endif
6370 }
6371
6372 static int
6373 bxe_alloc_mem(struct bxe_softc *sc)
6374 {
6375     int context_size;
6376     int allocated;
6377     int i;
6378
6379 #if 0
6380     if (!CONFIGURE_NIC_MODE(sc)) {
6381         /* allocate searcher T2 table */
6382         if (bxe_dma_alloc(sc, SRC_T2_SZ,
6383                           &sc->t2, "searcher t2 table") != 0) {
6384             return (-1);
6385         }
6386     }
6387 #endif
6388
6389     /*
6390      * Allocate memory for CDU context:
6391      * This memory is allocated separately and not in the generic ILT
6392      * functions because CDU differs in few aspects:
6393      * 1. There can be multiple entities allocating memory for context -
6394      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6395      * its own ILT lines.
6396      * 2. Since CDU page-size is not a single 4KB page (which is the case
6397      * for the other ILT clients), to be efficient we want to support
6398      * allocation of sub-page-size in the last entry.
6399      * 3. Context pointers are used by the driver to pass to FW / update
6400      * the context (for the other ILT clients the pointers are used just to
6401      * free the memory during unload).
6402      */
6403     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6404     for (i = 0, allocated = 0; allocated < context_size; i++) {
6405         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6406                                   (context_size - allocated));
6407
6408         if (bxe_dma_alloc(sc, sc->context[i].size,
6409                           &sc->context[i].vcxt_dma,
6410                           "cdu context") != 0) {
6411             bxe_free_mem(sc);
6412             return (-1);
6413         }
6414
6415         sc->context[i].vcxt =
6416             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6417
6418         allocated += sc->context[i].size;
6419     }
6420
6421     bxe_alloc_ilt_lines_mem(sc);
6422
6423     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6424           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6425     {
6426         for (i = 0; i < 4; i++) {
6427             BLOGD(sc, DBG_LOAD,
6428                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6429                   i,
6430                   sc->ilt->clients[i].page_size,
6431                   sc->ilt->clients[i].start,
6432                   sc->ilt->clients[i].end,
6433                   sc->ilt->clients[i].client_num,
6434                   sc->ilt->clients[i].flags);
6435         }
6436     }
6437     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6438         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6439         bxe_free_mem(sc);
6440         return (-1);
6441     }
6442
6443 #if 0
6444     if (bxe_iov_alloc_mem(sc)) {
6445         BLOGE(sc, "Failed to allocate memory for SRIOV\n");
6446         bxe_free_mem(sc);
6447         return (-1);
6448     }
6449 #endif
6450
6451     return (0);
6452 }
6453
6454 static void
6455 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6456 {
6457     struct bxe_softc *sc;
6458     int i;
6459
6460     sc = fp->sc;
6461
6462     if (fp->rx_mbuf_tag == NULL) {
6463         return;
6464     }
6465
6466     /* free all mbufs and unload all maps */
6467     for (i = 0; i < RX_BD_TOTAL; i++) {
6468         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6469             bus_dmamap_sync(fp->rx_mbuf_tag,
6470                             fp->rx_mbuf_chain[i].m_map,
6471                             BUS_DMASYNC_POSTREAD);
6472             bus_dmamap_unload(fp->rx_mbuf_tag,
6473                               fp->rx_mbuf_chain[i].m_map);
6474         }
6475
6476         if (fp->rx_mbuf_chain[i].m != NULL) {
6477             m_freem(fp->rx_mbuf_chain[i].m);
6478             fp->rx_mbuf_chain[i].m = NULL;
6479             fp->eth_q_stats.mbuf_alloc_rx--;
6480         }
6481     }
6482 }
6483
6484 static void
6485 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6486 {
6487     struct bxe_softc *sc;
6488     int i, max_agg_queues;
6489
6490     sc = fp->sc;
6491
6492     if (fp->rx_mbuf_tag == NULL) {
6493         return;
6494     }
6495
6496     max_agg_queues = MAX_AGG_QS(sc);
6497
6498     /* release all mbufs and unload all DMA maps in the TPA pool */
6499     for (i = 0; i < max_agg_queues; i++) {
6500         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6501             bus_dmamap_sync(fp->rx_mbuf_tag,
6502                             fp->rx_tpa_info[i].bd.m_map,
6503                             BUS_DMASYNC_POSTREAD);
6504             bus_dmamap_unload(fp->rx_mbuf_tag,
6505                               fp->rx_tpa_info[i].bd.m_map);
6506         }
6507
6508         if (fp->rx_tpa_info[i].bd.m != NULL) {
6509             m_freem(fp->rx_tpa_info[i].bd.m);
6510             fp->rx_tpa_info[i].bd.m = NULL;
6511             fp->eth_q_stats.mbuf_alloc_tpa--;
6512         }
6513     }
6514 }
6515
6516 static void
6517 bxe_free_sge_chain(struct bxe_fastpath *fp)
6518 {
6519     struct bxe_softc *sc;
6520     int i;
6521
6522     sc = fp->sc;
6523
6524     if (fp->rx_sge_mbuf_tag == NULL) {
6525         return;
6526     }
6527
6528     /* rree all mbufs and unload all maps */
6529     for (i = 0; i < RX_SGE_TOTAL; i++) {
6530         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6531             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6532                             fp->rx_sge_mbuf_chain[i].m_map,
6533                             BUS_DMASYNC_POSTREAD);
6534             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6535                               fp->rx_sge_mbuf_chain[i].m_map);
6536         }
6537
6538         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6539             m_freem(fp->rx_sge_mbuf_chain[i].m);
6540             fp->rx_sge_mbuf_chain[i].m = NULL;
6541             fp->eth_q_stats.mbuf_alloc_sge--;
6542         }
6543     }
6544 }
6545
6546 static void
6547 bxe_free_fp_buffers(struct bxe_softc *sc)
6548 {
6549     struct bxe_fastpath *fp;
6550     int i;
6551
6552     for (i = 0; i < sc->num_queues; i++) {
6553         fp = &sc->fp[i];
6554
6555 #if __FreeBSD_version >= 800000
6556         if (fp->tx_br != NULL) {
6557             /* just in case bxe_mq_flush() wasn't called */
6558             if (mtx_initialized(&fp->tx_mtx)) {
6559                 struct mbuf *m;
6560
6561                 BXE_FP_TX_LOCK(fp);
6562                 while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL)
6563                     m_freem(m);
6564                 BXE_FP_TX_UNLOCK(fp);
6565             }
6566             buf_ring_free(fp->tx_br, M_DEVBUF);
6567             fp->tx_br = NULL;
6568         }
6569 #endif
6570
6571         /* free all RX buffers */
6572         bxe_free_rx_bd_chain(fp);
6573         bxe_free_tpa_pool(fp);
6574         bxe_free_sge_chain(fp);
6575
6576         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6577             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6578                   fp->eth_q_stats.mbuf_alloc_rx);
6579         }
6580
6581         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6582             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6583                   fp->eth_q_stats.mbuf_alloc_sge);
6584         }
6585
6586         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6587             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6588                   fp->eth_q_stats.mbuf_alloc_tpa);
6589         }
6590
6591         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6592             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6593                   fp->eth_q_stats.mbuf_alloc_tx);
6594         }
6595
6596         /* XXX verify all mbufs were reclaimed */
6597
6598         if (mtx_initialized(&fp->tx_mtx)) {
6599             mtx_destroy(&fp->tx_mtx);
6600         }
6601
6602         if (mtx_initialized(&fp->rx_mtx)) {
6603             mtx_destroy(&fp->rx_mtx);
6604         }
6605     }
6606 }
6607
6608 static int
6609 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6610                      uint16_t            prev_index,
6611                      uint16_t            index)
6612 {
6613     struct bxe_sw_rx_bd *rx_buf;
6614     struct eth_rx_bd *rx_bd;
6615     bus_dma_segment_t segs[1];
6616     bus_dmamap_t map;
6617     struct mbuf *m;
6618     int nsegs, rc;
6619
6620     rc = 0;
6621
6622     /* allocate the new RX BD mbuf */
6623     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6624     if (__predict_false(m == NULL)) {
6625         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6626         return (ENOBUFS);
6627     }
6628
6629     fp->eth_q_stats.mbuf_alloc_rx++;
6630
6631     /* initialize the mbuf buffer length */
6632     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6633
6634     /* map the mbuf into non-paged pool */
6635     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6636                                  fp->rx_mbuf_spare_map,
6637                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6638     if (__predict_false(rc != 0)) {
6639         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6640         m_freem(m);
6641         fp->eth_q_stats.mbuf_alloc_rx--;
6642         return (rc);
6643     }
6644
6645     /* all mbufs must map to a single segment */
6646     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6647
6648     /* release any existing RX BD mbuf mappings */
6649
6650     if (prev_index != index) {
6651         rx_buf = &fp->rx_mbuf_chain[prev_index];
6652
6653         if (rx_buf->m_map != NULL) {
6654             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6655                             BUS_DMASYNC_POSTREAD);
6656             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6657         }
6658
6659         /*
6660          * We only get here from bxe_rxeof() when the maximum number
6661          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6662          * holds the mbuf in the prev_index so it's OK to NULL it out
6663          * here without concern of a memory leak.
6664          */
6665         fp->rx_mbuf_chain[prev_index].m = NULL;
6666     }
6667
6668     rx_buf = &fp->rx_mbuf_chain[index];
6669
6670     if (rx_buf->m_map != NULL) {
6671         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6672                         BUS_DMASYNC_POSTREAD);
6673         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6674     }
6675
6676     /* save the mbuf and mapping info for a future packet */
6677     map = (prev_index != index) ?
6678               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6679     rx_buf->m_map = fp->rx_mbuf_spare_map;
6680     fp->rx_mbuf_spare_map = map;
6681     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6682                     BUS_DMASYNC_PREREAD);
6683     rx_buf->m = m;
6684
6685     rx_bd = &fp->rx_chain[index];
6686     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6687     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6688
6689     return (rc);
6690 }
6691
6692 static int
6693 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6694                       int                 queue)
6695 {
6696     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6697     bus_dma_segment_t segs[1];
6698     bus_dmamap_t map;
6699     struct mbuf *m;
6700     int nsegs;
6701     int rc = 0;
6702
6703     /* allocate the new TPA mbuf */
6704     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6705     if (__predict_false(m == NULL)) {
6706         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6707         return (ENOBUFS);
6708     }
6709
6710     fp->eth_q_stats.mbuf_alloc_tpa++;
6711
6712     /* initialize the mbuf buffer length */
6713     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6714
6715     /* map the mbuf into non-paged pool */
6716     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6717                                  fp->rx_tpa_info_mbuf_spare_map,
6718                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6719     if (__predict_false(rc != 0)) {
6720         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6721         m_free(m);
6722         fp->eth_q_stats.mbuf_alloc_tpa--;
6723         return (rc);
6724     }
6725
6726     /* all mbufs must map to a single segment */
6727     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6728
6729     /* release any existing TPA mbuf mapping */
6730     if (tpa_info->bd.m_map != NULL) {
6731         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6732                         BUS_DMASYNC_POSTREAD);
6733         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6734     }
6735
6736     /* save the mbuf and mapping info for the TPA mbuf */
6737     map = tpa_info->bd.m_map;
6738     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6739     fp->rx_tpa_info_mbuf_spare_map = map;
6740     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6741                     BUS_DMASYNC_PREREAD);
6742     tpa_info->bd.m = m;
6743     tpa_info->seg = segs[0];
6744
6745     return (rc);
6746 }
6747
6748 /*
6749  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6750  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6751  * chain.
6752  */
6753 static int
6754 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6755                       uint16_t            index)
6756 {
6757     struct bxe_sw_rx_bd *sge_buf;
6758     struct eth_rx_sge *sge;
6759     bus_dma_segment_t segs[1];
6760     bus_dmamap_t map;
6761     struct mbuf *m;
6762     int nsegs;
6763     int rc = 0;
6764
6765     /* allocate a new SGE mbuf */
6766     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6767     if (__predict_false(m == NULL)) {
6768         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6769         return (ENOMEM);
6770     }
6771
6772     fp->eth_q_stats.mbuf_alloc_sge++;
6773
6774     /* initialize the mbuf buffer length */
6775     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6776
6777     /* map the SGE mbuf into non-paged pool */
6778     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6779                                  fp->rx_sge_mbuf_spare_map,
6780                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6781     if (__predict_false(rc != 0)) {
6782         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6783         m_freem(m);
6784         fp->eth_q_stats.mbuf_alloc_sge--;
6785         return (rc);
6786     }
6787
6788     /* all mbufs must map to a single segment */
6789     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6790
6791     sge_buf = &fp->rx_sge_mbuf_chain[index];
6792
6793     /* release any existing SGE mbuf mapping */
6794     if (sge_buf->m_map != NULL) {
6795         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6796                         BUS_DMASYNC_POSTREAD);
6797         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6798     }
6799
6800     /* save the mbuf and mapping info for a future packet */
6801     map = sge_buf->m_map;
6802     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6803     fp->rx_sge_mbuf_spare_map = map;
6804     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6805                     BUS_DMASYNC_PREREAD);
6806     sge_buf->m = m;
6807
6808     sge = &fp->rx_sge_chain[index];
6809     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6810     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6811
6812     return (rc);
6813 }
6814
6815 static __noinline int
6816 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6817 {
6818     struct bxe_fastpath *fp;
6819     int i, j, rc = 0;
6820     int ring_prod, cqe_ring_prod;
6821     int max_agg_queues;
6822
6823     for (i = 0; i < sc->num_queues; i++) {
6824         fp = &sc->fp[i];
6825
6826 #if __FreeBSD_version >= 800000
6827         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
6828                                    M_DONTWAIT, &fp->tx_mtx);
6829         if (fp->tx_br == NULL) {
6830             BLOGE(sc, "buf_ring alloc fail for fp[%02d]\n", i);
6831             goto bxe_alloc_fp_buffers_error;
6832         }
6833 #endif
6834
6835         ring_prod = cqe_ring_prod = 0;
6836         fp->rx_bd_cons = 0;
6837         fp->rx_cq_cons = 0;
6838
6839         /* allocate buffers for the RX BDs in RX BD chain */
6840         for (j = 0; j < sc->max_rx_bufs; j++) {
6841             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6842             if (rc != 0) {
6843                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6844                       i, rc);
6845                 goto bxe_alloc_fp_buffers_error;
6846             }
6847
6848             ring_prod     = RX_BD_NEXT(ring_prod);
6849             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6850         }
6851
6852         fp->rx_bd_prod = ring_prod;
6853         fp->rx_cq_prod = cqe_ring_prod;
6854         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6855
6856         max_agg_queues = MAX_AGG_QS(sc);
6857
6858         fp->tpa_enable = TRUE;
6859
6860         /* fill the TPA pool */
6861         for (j = 0; j < max_agg_queues; j++) {
6862             rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6863             if (rc != 0) {
6864                 BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6865                           i, j);
6866                 fp->tpa_enable = FALSE;
6867                 goto bxe_alloc_fp_buffers_error;
6868             }
6869
6870             fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6871         }
6872
6873         if (fp->tpa_enable) {
6874             /* fill the RX SGE chain */
6875             ring_prod = 0;
6876             for (j = 0; j < RX_SGE_USABLE; j++) {
6877                 rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6878                 if (rc != 0) {
6879                     BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6880                               i, ring_prod);
6881                     fp->tpa_enable = FALSE;
6882                     ring_prod = 0;
6883                     goto bxe_alloc_fp_buffers_error;
6884                 }
6885
6886                 ring_prod = RX_SGE_NEXT(ring_prod);
6887             }
6888
6889             fp->rx_sge_prod = ring_prod;
6890         }
6891     }
6892
6893     return (0);
6894
6895 bxe_alloc_fp_buffers_error:
6896
6897     /* unwind what was already allocated */
6898     bxe_free_rx_bd_chain(fp);
6899     bxe_free_tpa_pool(fp);
6900     bxe_free_sge_chain(fp);
6901
6902     return (ENOBUFS);
6903 }
6904
6905 static void
6906 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6907 {
6908     bxe_dma_free(sc, &sc->fw_stats_dma);
6909
6910     sc->fw_stats_num = 0;
6911
6912     sc->fw_stats_req_size = 0;
6913     sc->fw_stats_req = NULL;
6914     sc->fw_stats_req_mapping = 0;
6915
6916     sc->fw_stats_data_size = 0;
6917     sc->fw_stats_data = NULL;
6918     sc->fw_stats_data_mapping = 0;
6919 }
6920
6921 static int
6922 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6923 {
6924     uint8_t num_queue_stats;
6925     int num_groups;
6926
6927     /* number of queues for statistics is number of eth queues */
6928     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6929
6930     /*
6931      * Total number of FW statistics requests =
6932      *   1 for port stats + 1 for PF stats + num of queues
6933      */
6934     sc->fw_stats_num = (2 + num_queue_stats);
6935
6936     /*
6937      * Request is built from stats_query_header and an array of
6938      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6939      * rules. The real number or requests is configured in the
6940      * stats_query_header.
6941      */
6942     num_groups =
6943         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6944          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6945
6946     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6947           sc->fw_stats_num, num_groups);
6948
6949     sc->fw_stats_req_size =
6950         (sizeof(struct stats_query_header) +
6951          (num_groups * sizeof(struct stats_query_cmd_group)));
6952
6953     /*
6954      * Data for statistics requests + stats_counter.
6955      * stats_counter holds per-STORM counters that are incremented when
6956      * STORM has finished with the current request. Memory for FCoE
6957      * offloaded statistics are counted anyway, even if they will not be sent.
6958      * VF stats are not accounted for here as the data of VF stats is stored
6959      * in memory allocated by the VF, not here.
6960      */
6961     sc->fw_stats_data_size =
6962         (sizeof(struct stats_counter) +
6963          sizeof(struct per_port_stats) +
6964          sizeof(struct per_pf_stats) +
6965          /* sizeof(struct fcoe_statistics_params) + */
6966          (sizeof(struct per_queue_stats) * num_queue_stats));
6967
6968     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6969                       &sc->fw_stats_dma, "fw stats") != 0) {
6970         bxe_free_fw_stats_mem(sc);
6971         return (-1);
6972     }
6973
6974     /* set up the shortcuts */
6975
6976     sc->fw_stats_req =
6977         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6978     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6979
6980     sc->fw_stats_data =
6981         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6982                                      sc->fw_stats_req_size);
6983     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6984                                  sc->fw_stats_req_size);
6985
6986     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
6987           (uintmax_t)sc->fw_stats_req_mapping);
6988
6989     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
6990           (uintmax_t)sc->fw_stats_data_mapping);
6991
6992     return (0);
6993 }
6994
6995 /*
6996  * Bits map:
6997  * 0-7  - Engine0 load counter.
6998  * 8-15 - Engine1 load counter.
6999  * 16   - Engine0 RESET_IN_PROGRESS bit.
7000  * 17   - Engine1 RESET_IN_PROGRESS bit.
7001  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
7002  *        function on the engine
7003  * 19   - Engine1 ONE_IS_LOADED.
7004  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
7005  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
7006  *        for just the one belonging to its engine).
7007  */
7008 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
7009 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
7010 #define BXE_PATH0_LOAD_CNT_SHIFT  0
7011 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
7012 #define BXE_PATH1_LOAD_CNT_SHIFT  8
7013 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
7014 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
7015 #define BXE_GLOBAL_RESET_BIT      0x00040000
7016
7017 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
7018 static void
7019 bxe_set_reset_global(struct bxe_softc *sc)
7020 {
7021     uint32_t val;
7022     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7023     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7024     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
7025     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7026 }
7027
7028 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
7029 static void
7030 bxe_clear_reset_global(struct bxe_softc *sc)
7031 {
7032     uint32_t val;
7033     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7034     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7035     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
7036     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7037 }
7038
7039 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
7040 static uint8_t
7041 bxe_reset_is_global(struct bxe_softc *sc)
7042 {
7043     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7044     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
7045     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
7046 }
7047
7048 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
7049 static void
7050 bxe_set_reset_done(struct bxe_softc *sc)
7051 {
7052     uint32_t val;
7053     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7054                                  BXE_PATH0_RST_IN_PROG_BIT;
7055
7056     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7057
7058     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7059     /* Clear the bit */
7060     val &= ~bit;
7061     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7062
7063     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7064 }
7065
7066 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
7067 static void
7068 bxe_set_reset_in_progress(struct bxe_softc *sc)
7069 {
7070     uint32_t val;
7071     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7072                                  BXE_PATH0_RST_IN_PROG_BIT;
7073
7074     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7075
7076     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7077     /* Set the bit */
7078     val |= bit;
7079     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7080
7081     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7082 }
7083
7084 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
7085 static uint8_t
7086 bxe_reset_is_done(struct bxe_softc *sc,
7087                   int              engine)
7088 {
7089     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7090     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
7091                             BXE_PATH0_RST_IN_PROG_BIT;
7092
7093     /* return false if bit is set */
7094     return (val & bit) ? FALSE : TRUE;
7095 }
7096
7097 /* get the load status for an engine, should be run under rtnl lock */
7098 static uint8_t
7099 bxe_get_load_status(struct bxe_softc *sc,
7100                     int              engine)
7101 {
7102     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
7103                              BXE_PATH0_LOAD_CNT_MASK;
7104     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
7105                               BXE_PATH0_LOAD_CNT_SHIFT;
7106     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7107
7108     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7109
7110     val = ((val & mask) >> shift);
7111
7112     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
7113
7114     return (val != 0);
7115 }
7116
7117 /* set pf load mark */
7118 /* XXX needs to be under rtnl lock */
7119 static void
7120 bxe_set_pf_load(struct bxe_softc *sc)
7121 {
7122     uint32_t val;
7123     uint32_t val1;
7124     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7125                                   BXE_PATH0_LOAD_CNT_MASK;
7126     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7127                                    BXE_PATH0_LOAD_CNT_SHIFT;
7128
7129     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7130
7131     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7132     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7133
7134     /* get the current counter value */
7135     val1 = ((val & mask) >> shift);
7136
7137     /* set bit of this PF */
7138     val1 |= (1 << SC_ABS_FUNC(sc));
7139
7140     /* clear the old value */
7141     val &= ~mask;
7142
7143     /* set the new one */
7144     val |= ((val1 << shift) & mask);
7145
7146     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7147
7148     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7149 }
7150
7151 /* clear pf load mark */
7152 /* XXX needs to be under rtnl lock */
7153 static uint8_t
7154 bxe_clear_pf_load(struct bxe_softc *sc)
7155 {
7156     uint32_t val1, val;
7157     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7158                                   BXE_PATH0_LOAD_CNT_MASK;
7159     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7160                                    BXE_PATH0_LOAD_CNT_SHIFT;
7161
7162     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7163     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7164     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
7165
7166     /* get the current counter value */
7167     val1 = (val & mask) >> shift;
7168
7169     /* clear bit of that PF */
7170     val1 &= ~(1 << SC_ABS_FUNC(sc));
7171
7172     /* clear the old value */
7173     val &= ~mask;
7174
7175     /* set the new one */
7176     val |= ((val1 << shift) & mask);
7177
7178     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7179     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7180     return (val1 != 0);
7181 }
7182
7183 /* send load requrest to mcp and analyze response */
7184 static int
7185 bxe_nic_load_request(struct bxe_softc *sc,
7186                      uint32_t         *load_code)
7187 {
7188     /* init fw_seq */
7189     sc->fw_seq =
7190         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
7191          DRV_MSG_SEQ_NUMBER_MASK);
7192
7193     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
7194
7195     /* get the current FW pulse sequence */
7196     sc->fw_drv_pulse_wr_seq =
7197         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
7198          DRV_PULSE_SEQ_MASK);
7199
7200     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
7201           sc->fw_drv_pulse_wr_seq);
7202
7203     /* load request */
7204     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
7205                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
7206
7207     /* if the MCP fails to respond we must abort */
7208     if (!(*load_code)) {
7209         BLOGE(sc, "MCP response failure!\n");
7210         return (-1);
7211     }
7212
7213     /* if MCP refused then must abort */
7214     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
7215         BLOGE(sc, "MCP refused load request\n");
7216         return (-1);
7217     }
7218
7219     return (0);
7220 }
7221
7222 /*
7223  * Check whether another PF has already loaded FW to chip. In virtualized
7224  * environments a pf from anoth VM may have already initialized the device
7225  * including loading FW.
7226  */
7227 static int
7228 bxe_nic_load_analyze_req(struct bxe_softc *sc,
7229                          uint32_t         load_code)
7230 {
7231     uint32_t my_fw, loaded_fw;
7232
7233     /* is another pf loaded on this engine? */
7234     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
7235         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
7236         /* build my FW version dword */
7237         my_fw = (BCM_5710_FW_MAJOR_VERSION +
7238                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
7239                  (BCM_5710_FW_REVISION_VERSION << 16) +
7240                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
7241
7242         /* read loaded FW from chip */
7243         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
7244         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
7245               loaded_fw, my_fw);
7246
7247         /* abort nic load if version mismatch */
7248         if (my_fw != loaded_fw) {
7249             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
7250                   loaded_fw, my_fw);
7251             return (-1);
7252         }
7253     }
7254
7255     return (0);
7256 }
7257
7258 /* mark PMF if applicable */
7259 static void
7260 bxe_nic_load_pmf(struct bxe_softc *sc,
7261                  uint32_t         load_code)
7262 {
7263     uint32_t ncsi_oem_data_addr;
7264
7265     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
7266         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
7267         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
7268         /*
7269          * Barrier here for ordering between the writing to sc->port.pmf here
7270          * and reading it from the periodic task.
7271          */
7272         sc->port.pmf = 1;
7273         mb();
7274     } else {
7275         sc->port.pmf = 0;
7276     }
7277
7278     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
7279
7280     /* XXX needed? */
7281     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
7282         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
7283             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
7284             if (ncsi_oem_data_addr) {
7285                 REG_WR(sc,
7286                        (ncsi_oem_data_addr +
7287                         offsetof(struct glob_ncsi_oem_data, driver_version)),
7288                        0);
7289             }
7290         }
7291     }
7292 }
7293
7294 static void
7295 bxe_read_mf_cfg(struct bxe_softc *sc)
7296 {
7297     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
7298     int abs_func;
7299     int vn;
7300
7301     if (BXE_NOMCP(sc)) {
7302         return; /* what should be the default bvalue in this case */
7303     }
7304
7305     /*
7306      * The formula for computing the absolute function number is...
7307      * For 2 port configuration (4 functions per port):
7308      *   abs_func = 2 * vn + SC_PORT + SC_PATH
7309      * For 4 port configuration (2 functions per port):
7310      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
7311      */
7312     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
7313         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
7314         if (abs_func >= E1H_FUNC_MAX) {
7315             break;
7316         }
7317         sc->devinfo.mf_info.mf_config[vn] =
7318             MFCFG_RD(sc, func_mf_config[abs_func].config);
7319     }
7320
7321     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
7322         FUNC_MF_CFG_FUNC_DISABLED) {
7323         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
7324         sc->flags |= BXE_MF_FUNC_DIS;
7325     } else {
7326         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
7327         sc->flags &= ~BXE_MF_FUNC_DIS;
7328     }
7329 }
7330
7331 /* acquire split MCP access lock register */
7332 static int bxe_acquire_alr(struct bxe_softc *sc)
7333 {
7334     uint32_t j, val;
7335
7336     for (j = 0; j < 1000; j++) {
7337         val = (1UL << 31);
7338         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
7339         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
7340         if (val & (1L << 31))
7341             break;
7342
7343         DELAY(5000);
7344     }
7345
7346     if (!(val & (1L << 31))) {
7347         BLOGE(sc, "Cannot acquire MCP access lock register\n");
7348         return (-1);
7349     }
7350
7351     return (0);
7352 }
7353
7354 /* release split MCP access lock register */
7355 static void bxe_release_alr(struct bxe_softc *sc)
7356 {
7357     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
7358 }
7359
7360 static void
7361 bxe_fan_failure(struct bxe_softc *sc)
7362 {
7363     int port = SC_PORT(sc);
7364     uint32_t ext_phy_config;
7365
7366     /* mark the failure */
7367     ext_phy_config =
7368         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7369
7370     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7371     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7372     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7373              ext_phy_config);
7374
7375     /* log the failure */
7376     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7377               "the card to prevent permanent damage. "
7378               "Please contact OEM Support for assistance\n");
7379
7380     /* XXX */
7381 #if 1
7382     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7383 #else
7384     /*
7385      * Schedule device reset (unload)
7386      * This is due to some boards consuming sufficient power when driver is
7387      * up to overheat if fan fails.
7388      */
7389     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7390     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7391 #endif
7392 }
7393
7394 /* this function is called upon a link interrupt */
7395 static void
7396 bxe_link_attn(struct bxe_softc *sc)
7397 {
7398     uint32_t pause_enabled = 0;
7399     struct host_port_stats *pstats;
7400     int cmng_fns;
7401
7402     /* Make sure that we are synced with the current statistics */
7403     bxe_stats_handle(sc, STATS_EVENT_STOP);
7404
7405     elink_link_update(&sc->link_params, &sc->link_vars);
7406
7407     if (sc->link_vars.link_up) {
7408
7409         /* dropless flow control */
7410         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7411             pause_enabled = 0;
7412
7413             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7414                 pause_enabled = 1;
7415             }
7416
7417             REG_WR(sc,
7418                    (BAR_USTRORM_INTMEM +
7419                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7420                    pause_enabled);
7421         }
7422
7423         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7424             pstats = BXE_SP(sc, port_stats);
7425             /* reset old mac stats */
7426             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7427         }
7428
7429         if (sc->state == BXE_STATE_OPEN) {
7430             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7431         }
7432     }
7433
7434     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7435         cmng_fns = bxe_get_cmng_fns_mode(sc);
7436
7437         if (cmng_fns != CMNG_FNS_NONE) {
7438             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7439             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7440         } else {
7441             /* rate shaping and fairness are disabled */
7442             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7443         }
7444     }
7445
7446     bxe_link_report_locked(sc);
7447
7448     if (IS_MF(sc)) {
7449         ; // XXX bxe_link_sync_notify(sc);
7450     }
7451 }
7452
7453 static void
7454 bxe_attn_int_asserted(struct bxe_softc *sc,
7455                       uint32_t         asserted)
7456 {
7457     int port = SC_PORT(sc);
7458     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7459                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7460     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7461                                         NIG_REG_MASK_INTERRUPT_PORT0;
7462     uint32_t aeu_mask;
7463     uint32_t nig_mask = 0;
7464     uint32_t reg_addr;
7465     uint32_t igu_acked;
7466     uint32_t cnt;
7467
7468     if (sc->attn_state & asserted) {
7469         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7470     }
7471
7472     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7473
7474     aeu_mask = REG_RD(sc, aeu_addr);
7475
7476     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7477           aeu_mask, asserted);
7478
7479     aeu_mask &= ~(asserted & 0x3ff);
7480
7481     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7482
7483     REG_WR(sc, aeu_addr, aeu_mask);
7484
7485     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7486
7487     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7488     sc->attn_state |= asserted;
7489     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7490
7491     if (asserted & ATTN_HARD_WIRED_MASK) {
7492         if (asserted & ATTN_NIG_FOR_FUNC) {
7493
7494             bxe_acquire_phy_lock(sc);
7495             /* save nig interrupt mask */
7496             nig_mask = REG_RD(sc, nig_int_mask_addr);
7497
7498             /* If nig_mask is not set, no need to call the update function */
7499             if (nig_mask) {
7500                 REG_WR(sc, nig_int_mask_addr, 0);
7501
7502                 bxe_link_attn(sc);
7503             }
7504
7505             /* handle unicore attn? */
7506         }
7507
7508         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7509             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7510         }
7511
7512         if (asserted & GPIO_2_FUNC) {
7513             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7514         }
7515
7516         if (asserted & GPIO_3_FUNC) {
7517             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7518         }
7519
7520         if (asserted & GPIO_4_FUNC) {
7521             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7522         }
7523
7524         if (port == 0) {
7525             if (asserted & ATTN_GENERAL_ATTN_1) {
7526                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7527                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7528             }
7529             if (asserted & ATTN_GENERAL_ATTN_2) {
7530                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7531                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7532             }
7533             if (asserted & ATTN_GENERAL_ATTN_3) {
7534                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7535                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7536             }
7537         } else {
7538             if (asserted & ATTN_GENERAL_ATTN_4) {
7539                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7540                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7541             }
7542             if (asserted & ATTN_GENERAL_ATTN_5) {
7543                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7544                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7545             }
7546             if (asserted & ATTN_GENERAL_ATTN_6) {
7547                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7548                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7549             }
7550         }
7551     } /* hardwired */
7552
7553     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7554         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7555     } else {
7556         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7557     }
7558
7559     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7560           asserted,
7561           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7562     REG_WR(sc, reg_addr, asserted);
7563
7564     /* now set back the mask */
7565     if (asserted & ATTN_NIG_FOR_FUNC) {
7566         /*
7567          * Verify that IGU ack through BAR was written before restoring
7568          * NIG mask. This loop should exit after 2-3 iterations max.
7569          */
7570         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7571             cnt = 0;
7572
7573             do {
7574                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7575             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7576                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7577
7578             if (!igu_acked) {
7579                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7580             }
7581
7582             mb();
7583         }
7584
7585         REG_WR(sc, nig_int_mask_addr, nig_mask);
7586
7587         bxe_release_phy_lock(sc);
7588     }
7589 }
7590
7591 static void
7592 bxe_print_next_block(struct bxe_softc *sc,
7593                      int              idx,
7594                      const char       *blk)
7595 {
7596     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7597 }
7598
7599 static int
7600 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7601                               uint32_t         sig,
7602                               int              par_num,
7603                               uint8_t          print)
7604 {
7605     uint32_t cur_bit = 0;
7606     int i = 0;
7607
7608     for (i = 0; sig; i++) {
7609         cur_bit = ((uint32_t)0x1 << i);
7610         if (sig & cur_bit) {
7611             switch (cur_bit) {
7612             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7613                 if (print)
7614                     bxe_print_next_block(sc, par_num++, "BRB");
7615                 break;
7616             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7617                 if (print)
7618                     bxe_print_next_block(sc, par_num++, "PARSER");
7619                 break;
7620             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7621                 if (print)
7622                     bxe_print_next_block(sc, par_num++, "TSDM");
7623                 break;
7624             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7625                 if (print)
7626                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7627                 break;
7628             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7629                 if (print)
7630                     bxe_print_next_block(sc, par_num++, "TCM");
7631                 break;
7632             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7633                 if (print)
7634                     bxe_print_next_block(sc, par_num++, "TSEMI");
7635                 break;
7636             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7637                 if (print)
7638                     bxe_print_next_block(sc, par_num++, "XPB");
7639                 break;
7640             }
7641
7642             /* Clear the bit */
7643             sig &= ~cur_bit;
7644         }
7645     }
7646
7647     return (par_num);
7648 }
7649
7650 static int
7651 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7652                               uint32_t         sig,
7653                               int              par_num,
7654                               uint8_t          *global,
7655                               uint8_t          print)
7656 {
7657     int i = 0;
7658     uint32_t cur_bit = 0;
7659     for (i = 0; sig; i++) {
7660         cur_bit = ((uint32_t)0x1 << i);
7661         if (sig & cur_bit) {
7662             switch (cur_bit) {
7663             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7664                 if (print)
7665                     bxe_print_next_block(sc, par_num++, "PBF");
7666                 break;
7667             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7668                 if (print)
7669                     bxe_print_next_block(sc, par_num++, "QM");
7670                 break;
7671             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7672                 if (print)
7673                     bxe_print_next_block(sc, par_num++, "TM");
7674                 break;
7675             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7676                 if (print)
7677                     bxe_print_next_block(sc, par_num++, "XSDM");
7678                 break;
7679             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7680                 if (print)
7681                     bxe_print_next_block(sc, par_num++, "XCM");
7682                 break;
7683             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7684                 if (print)
7685                     bxe_print_next_block(sc, par_num++, "XSEMI");
7686                 break;
7687             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7688                 if (print)
7689                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7690                 break;
7691             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7692                 if (print)
7693                     bxe_print_next_block(sc, par_num++, "NIG");
7694                 break;
7695             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7696                 if (print)
7697                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7698                 *global = TRUE;
7699                 break;
7700             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7701                 if (print)
7702                     bxe_print_next_block(sc, par_num++, "DEBUG");
7703                 break;
7704             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7705                 if (print)
7706                     bxe_print_next_block(sc, par_num++, "USDM");
7707                 break;
7708             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7709                 if (print)
7710                     bxe_print_next_block(sc, par_num++, "UCM");
7711                 break;
7712             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7713                 if (print)
7714                     bxe_print_next_block(sc, par_num++, "USEMI");
7715                 break;
7716             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7717                 if (print)
7718                     bxe_print_next_block(sc, par_num++, "UPB");
7719                 break;
7720             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7721                 if (print)
7722                     bxe_print_next_block(sc, par_num++, "CSDM");
7723                 break;
7724             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7725                 if (print)
7726                     bxe_print_next_block(sc, par_num++, "CCM");
7727                 break;
7728             }
7729
7730             /* Clear the bit */
7731             sig &= ~cur_bit;
7732         }
7733     }
7734
7735     return (par_num);
7736 }
7737
7738 static int
7739 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7740                               uint32_t         sig,
7741                               int              par_num,
7742                               uint8_t          print)
7743 {
7744     uint32_t cur_bit = 0;
7745     int i = 0;
7746
7747     for (i = 0; sig; i++) {
7748         cur_bit = ((uint32_t)0x1 << i);
7749         if (sig & cur_bit) {
7750             switch (cur_bit) {
7751             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7752                 if (print)
7753                     bxe_print_next_block(sc, par_num++, "CSEMI");
7754                 break;
7755             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7756                 if (print)
7757                     bxe_print_next_block(sc, par_num++, "PXP");
7758                 break;
7759             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7760                 if (print)
7761                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7762                 break;
7763             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7764                 if (print)
7765                     bxe_print_next_block(sc, par_num++, "CFC");
7766                 break;
7767             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7768                 if (print)
7769                     bxe_print_next_block(sc, par_num++, "CDU");
7770                 break;
7771             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7772                 if (print)
7773                     bxe_print_next_block(sc, par_num++, "DMAE");
7774                 break;
7775             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7776                 if (print)
7777                     bxe_print_next_block(sc, par_num++, "IGU");
7778                 break;
7779             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7780                 if (print)
7781                     bxe_print_next_block(sc, par_num++, "MISC");
7782                 break;
7783             }
7784
7785             /* Clear the bit */
7786             sig &= ~cur_bit;
7787         }
7788     }
7789
7790     return (par_num);
7791 }
7792
7793 static int
7794 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7795                               uint32_t         sig,
7796                               int              par_num,
7797                               uint8_t          *global,
7798                               uint8_t          print)
7799 {
7800     uint32_t cur_bit = 0;
7801     int i = 0;
7802
7803     for (i = 0; sig; i++) {
7804         cur_bit = ((uint32_t)0x1 << i);
7805         if (sig & cur_bit) {
7806             switch (cur_bit) {
7807             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7808                 if (print)
7809                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7810                 *global = TRUE;
7811                 break;
7812             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7813                 if (print)
7814                     bxe_print_next_block(sc, par_num++,
7815                               "MCP UMP RX");
7816                 *global = TRUE;
7817                 break;
7818             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7819                 if (print)
7820                     bxe_print_next_block(sc, par_num++,
7821                               "MCP UMP TX");
7822                 *global = TRUE;
7823                 break;
7824             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7825                 if (print)
7826                     bxe_print_next_block(sc, par_num++,
7827                               "MCP SCPAD");
7828                 *global = TRUE;
7829                 break;
7830             }
7831
7832             /* Clear the bit */
7833             sig &= ~cur_bit;
7834         }
7835     }
7836
7837     return (par_num);
7838 }
7839
7840 static int
7841 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7842                               uint32_t         sig,
7843                               int              par_num,
7844                               uint8_t          print)
7845 {
7846     uint32_t cur_bit = 0;
7847     int i = 0;
7848
7849     for (i = 0; sig; i++) {
7850         cur_bit = ((uint32_t)0x1 << i);
7851         if (sig & cur_bit) {
7852             switch (cur_bit) {
7853             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7854                 if (print)
7855                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7856                 break;
7857             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7858                 if (print)
7859                     bxe_print_next_block(sc, par_num++, "ATC");
7860                 break;
7861             }
7862
7863             /* Clear the bit */
7864             sig &= ~cur_bit;
7865         }
7866     }
7867
7868     return (par_num);
7869 }
7870
7871 static uint8_t
7872 bxe_parity_attn(struct bxe_softc *sc,
7873                 uint8_t          *global,
7874                 uint8_t          print,
7875                 uint32_t         *sig)
7876 {
7877     int par_num = 0;
7878
7879     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7880         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7881         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7882         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7883         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7884         BLOGE(sc, "Parity error: HW block parity attention:\n"
7885                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7886               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7887               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7888               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7889               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7890               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7891
7892         if (print)
7893             BLOGI(sc, "Parity errors detected in blocks: ");
7894
7895         par_num =
7896             bxe_check_blocks_with_parity0(sc, sig[0] &
7897                                           HW_PRTY_ASSERT_SET_0,
7898                                           par_num, print);
7899         par_num =
7900             bxe_check_blocks_with_parity1(sc, sig[1] &
7901                                           HW_PRTY_ASSERT_SET_1,
7902                                           par_num, global, print);
7903         par_num =
7904             bxe_check_blocks_with_parity2(sc, sig[2] &
7905                                           HW_PRTY_ASSERT_SET_2,
7906                                           par_num, print);
7907         par_num =
7908             bxe_check_blocks_with_parity3(sc, sig[3] &
7909                                           HW_PRTY_ASSERT_SET_3,
7910                                           par_num, global, print);
7911         par_num =
7912             bxe_check_blocks_with_parity4(sc, sig[4] &
7913                                           HW_PRTY_ASSERT_SET_4,
7914                                           par_num, print);
7915
7916         if (print)
7917             BLOGI(sc, "\n");
7918
7919         return (TRUE);
7920     }
7921
7922     return (FALSE);
7923 }
7924
7925 static uint8_t
7926 bxe_chk_parity_attn(struct bxe_softc *sc,
7927                     uint8_t          *global,
7928                     uint8_t          print)
7929 {
7930     struct attn_route attn = { {0} };
7931     int port = SC_PORT(sc);
7932
7933     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7934     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7935     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7936     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7937
7938     if (!CHIP_IS_E1x(sc))
7939         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7940
7941     return (bxe_parity_attn(sc, global, print, attn.sig));
7942 }
7943
7944 static void
7945 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7946                          uint32_t         attn)
7947 {
7948     uint32_t val;
7949
7950     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7951         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7952         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7953         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7954             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7955         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7956             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7957         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7958             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7959         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7960             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7961         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7962             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7963         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7964             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7965         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7966             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7967         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7968             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7969         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7970             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7971     }
7972
7973     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7974         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7975         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7976         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7977             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7978         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7979             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7980         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7981             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7982         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7983             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7984         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7985             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
7986         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
7987             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
7988     }
7989
7990     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7991                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
7992         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
7993               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7994                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
7995     }
7996 }
7997
7998 static void
7999 bxe_e1h_disable(struct bxe_softc *sc)
8000 {
8001     int port = SC_PORT(sc);
8002
8003     bxe_tx_disable(sc);
8004
8005     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
8006 }
8007
8008 static void
8009 bxe_e1h_enable(struct bxe_softc *sc)
8010 {
8011     int port = SC_PORT(sc);
8012
8013     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
8014
8015     // XXX bxe_tx_enable(sc);
8016 }
8017
8018 /*
8019  * called due to MCP event (on pmf):
8020  *   reread new bandwidth configuration
8021  *   configure FW
8022  *   notify others function about the change
8023  */
8024 static void
8025 bxe_config_mf_bw(struct bxe_softc *sc)
8026 {
8027     if (sc->link_vars.link_up) {
8028         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
8029         // XXX bxe_link_sync_notify(sc);
8030     }
8031
8032     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
8033 }
8034
8035 static void
8036 bxe_set_mf_bw(struct bxe_softc *sc)
8037 {
8038     bxe_config_mf_bw(sc);
8039     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
8040 }
8041
8042 static void
8043 bxe_handle_eee_event(struct bxe_softc *sc)
8044 {
8045     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
8046     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
8047 }
8048
8049 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
8050
8051 static void
8052 bxe_drv_info_ether_stat(struct bxe_softc *sc)
8053 {
8054     struct eth_stats_info *ether_stat =
8055         &sc->sp->drv_info_to_mcp.ether_stat;
8056
8057     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
8058             ETH_STAT_INFO_VERSION_LEN);
8059
8060     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
8061     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
8062                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
8063                                           ether_stat->mac_local + MAC_PAD,
8064                                           MAC_PAD, ETH_ALEN);
8065
8066     ether_stat->mtu_size = sc->mtu;
8067
8068     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
8069     if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
8070         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
8071     }
8072
8073     // XXX ether_stat->feature_flags |= ???;
8074
8075     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
8076
8077     ether_stat->txq_size = sc->tx_ring_size;
8078     ether_stat->rxq_size = sc->rx_ring_size;
8079 }
8080
8081 static void
8082 bxe_handle_drv_info_req(struct bxe_softc *sc)
8083 {
8084     enum drv_info_opcode op_code;
8085     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
8086
8087     /* if drv_info version supported by MFW doesn't match - send NACK */
8088     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
8089         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8090         return;
8091     }
8092
8093     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
8094                DRV_INFO_CONTROL_OP_CODE_SHIFT);
8095
8096     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
8097
8098     switch (op_code) {
8099     case ETH_STATS_OPCODE:
8100         bxe_drv_info_ether_stat(sc);
8101         break;
8102     case FCOE_STATS_OPCODE:
8103     case ISCSI_STATS_OPCODE:
8104     default:
8105         /* if op code isn't supported - send NACK */
8106         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8107         return;
8108     }
8109
8110     /*
8111      * If we got drv_info attn from MFW then these fields are defined in
8112      * shmem2 for sure
8113      */
8114     SHMEM2_WR(sc, drv_info_host_addr_lo,
8115               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8116     SHMEM2_WR(sc, drv_info_host_addr_hi,
8117               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8118
8119     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
8120 }
8121
8122 static void
8123 bxe_dcc_event(struct bxe_softc *sc,
8124               uint32_t         dcc_event)
8125 {
8126     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
8127
8128     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
8129         /*
8130          * This is the only place besides the function initialization
8131          * where the sc->flags can change so it is done without any
8132          * locks
8133          */
8134         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
8135             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
8136             sc->flags |= BXE_MF_FUNC_DIS;
8137             bxe_e1h_disable(sc);
8138         } else {
8139             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
8140             sc->flags &= ~BXE_MF_FUNC_DIS;
8141             bxe_e1h_enable(sc);
8142         }
8143         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
8144     }
8145
8146     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
8147         bxe_config_mf_bw(sc);
8148         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
8149     }
8150
8151     /* Report results to MCP */
8152     if (dcc_event)
8153         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
8154     else
8155         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
8156 }
8157
8158 static void
8159 bxe_pmf_update(struct bxe_softc *sc)
8160 {
8161     int port = SC_PORT(sc);
8162     uint32_t val;
8163
8164     sc->port.pmf = 1;
8165     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
8166
8167     /*
8168      * We need the mb() to ensure the ordering between the writing to
8169      * sc->port.pmf here and reading it from the bxe_periodic_task().
8170      */
8171     mb();
8172
8173     /* queue a periodic task */
8174     // XXX schedule task...
8175
8176     // XXX bxe_dcbx_pmf_update(sc);
8177
8178     /* enable nig attention */
8179     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
8180     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8181         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
8182         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
8183     } else if (!CHIP_IS_E1x(sc)) {
8184         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
8185         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
8186     }
8187
8188     bxe_stats_handle(sc, STATS_EVENT_PMF);
8189 }
8190
8191 static int
8192 bxe_mc_assert(struct bxe_softc *sc)
8193 {
8194     char last_idx;
8195     int i, rc = 0;
8196     uint32_t row0, row1, row2, row3;
8197
8198     /* XSTORM */
8199     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
8200     if (last_idx)
8201         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8202
8203     /* print the asserts */
8204     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8205
8206         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
8207         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
8208         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
8209         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
8210
8211         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8212             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8213                   i, row3, row2, row1, row0);
8214             rc++;
8215         } else {
8216             break;
8217         }
8218     }
8219
8220     /* TSTORM */
8221     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
8222     if (last_idx) {
8223         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8224     }
8225
8226     /* print the asserts */
8227     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8228
8229         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
8230         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
8231         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
8232         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
8233
8234         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8235             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8236                   i, row3, row2, row1, row0);
8237             rc++;
8238         } else {
8239             break;
8240         }
8241     }
8242
8243     /* CSTORM */
8244     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
8245     if (last_idx) {
8246         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8247     }
8248
8249     /* print the asserts */
8250     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8251
8252         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
8253         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
8254         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
8255         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
8256
8257         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8258             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8259                   i, row3, row2, row1, row0);
8260             rc++;
8261         } else {
8262             break;
8263         }
8264     }
8265
8266     /* USTORM */
8267     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
8268     if (last_idx) {
8269         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8270     }
8271
8272     /* print the asserts */
8273     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8274
8275         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
8276         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
8277         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
8278         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
8279
8280         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8281             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8282                   i, row3, row2, row1, row0);
8283             rc++;
8284         } else {
8285             break;
8286         }
8287     }
8288
8289     return (rc);
8290 }
8291
8292 static void
8293 bxe_attn_int_deasserted3(struct bxe_softc *sc,
8294                          uint32_t         attn)
8295 {
8296     int func = SC_FUNC(sc);
8297     uint32_t val;
8298
8299     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
8300
8301         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
8302
8303             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
8304             bxe_read_mf_cfg(sc);
8305             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
8306                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
8307             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
8308
8309             if (val & DRV_STATUS_DCC_EVENT_MASK)
8310                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
8311
8312             if (val & DRV_STATUS_SET_MF_BW)
8313                 bxe_set_mf_bw(sc);
8314
8315             if (val & DRV_STATUS_DRV_INFO_REQ)
8316                 bxe_handle_drv_info_req(sc);
8317
8318 #if 0
8319             if (val & DRV_STATUS_VF_DISABLED)
8320                 bxe_vf_handle_flr_event(sc);
8321 #endif
8322
8323             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
8324                 bxe_pmf_update(sc);
8325
8326 #if 0
8327             if (sc->port.pmf &&
8328                 (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
8329                 (sc->dcbx_enabled > 0))
8330                 /* start dcbx state machine */
8331                 bxe_dcbx_set_params(sc, BXE_DCBX_STATE_NEG_RECEIVED);
8332 #endif
8333
8334 #if 0
8335             if (val & DRV_STATUS_AFEX_EVENT_MASK)
8336                 bxe_handle_afex_cmd(sc, val & DRV_STATUS_AFEX_EVENT_MASK);
8337 #endif
8338
8339             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
8340                 bxe_handle_eee_event(sc);
8341
8342             if (sc->link_vars.periodic_flags &
8343                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
8344                 /* sync with link */
8345                 bxe_acquire_phy_lock(sc);
8346                 sc->link_vars.periodic_flags &=
8347                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
8348                 bxe_release_phy_lock(sc);
8349                 if (IS_MF(sc))
8350                     ; // XXX bxe_link_sync_notify(sc);
8351                 bxe_link_report(sc);
8352             }
8353
8354             /*
8355              * Always call it here: bxe_link_report() will
8356              * prevent the link indication duplication.
8357              */
8358             bxe_link_status_update(sc);
8359
8360         } else if (attn & BXE_MC_ASSERT_BITS) {
8361
8362             BLOGE(sc, "MC assert!\n");
8363             bxe_mc_assert(sc);
8364             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8365             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8366             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8367             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8368             bxe_panic(sc, ("MC assert!\n"));
8369
8370         } else if (attn & BXE_MCP_ASSERT) {
8371
8372             BLOGE(sc, "MCP assert!\n");
8373             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8374             // XXX bxe_fw_dump(sc);
8375
8376         } else {
8377             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8378         }
8379     }
8380
8381     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8382         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8383         if (attn & BXE_GRC_TIMEOUT) {
8384             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8385             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8386         }
8387         if (attn & BXE_GRC_RSV) {
8388             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8389             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8390         }
8391         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8392     }
8393 }
8394
8395 static void
8396 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8397                          uint32_t         attn)
8398 {
8399     int port = SC_PORT(sc);
8400     int reg_offset;
8401     uint32_t val0, mask0, val1, mask1;
8402     uint32_t val;
8403
8404     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8405         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8406         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8407         /* CFC error attention */
8408         if (val & 0x2) {
8409             BLOGE(sc, "FATAL error from CFC\n");
8410         }
8411     }
8412
8413     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8414         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8415         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8416         /* RQ_USDMDP_FIFO_OVERFLOW */
8417         if (val & 0x18000) {
8418             BLOGE(sc, "FATAL error from PXP\n");
8419         }
8420
8421         if (!CHIP_IS_E1x(sc)) {
8422             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8423             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8424         }
8425     }
8426
8427 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8428 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8429
8430     if (attn & AEU_PXP2_HW_INT_BIT) {
8431         /*  CQ47854 workaround do not panic on
8432          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8433          */
8434         if (!CHIP_IS_E1x(sc)) {
8435             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8436             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8437             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8438             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8439             /*
8440              * If the olny PXP2_EOP_ERROR_BIT is set in
8441              * STS0 and STS1 - clear it
8442              *
8443              * probably we lose additional attentions between
8444              * STS0 and STS_CLR0, in this case user will not
8445              * be notified about them
8446              */
8447             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8448                 !(val1 & mask1))
8449                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8450
8451             /* print the register, since no one can restore it */
8452             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8453
8454             /*
8455              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8456              * then notify
8457              */
8458             if (val0 & PXP2_EOP_ERROR_BIT) {
8459                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8460
8461                 /*
8462                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8463                  * set then clear attention from PXP2 block without panic
8464                  */
8465                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8466                     ((val1 & mask1) == 0))
8467                     attn &= ~AEU_PXP2_HW_INT_BIT;
8468             }
8469         }
8470     }
8471
8472     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8473         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8474                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8475
8476         val = REG_RD(sc, reg_offset);
8477         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8478         REG_WR(sc, reg_offset, val);
8479
8480         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8481               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8482         bxe_panic(sc, ("HW block attention set2\n"));
8483     }
8484 }
8485
8486 static void
8487 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8488                          uint32_t         attn)
8489 {
8490     int port = SC_PORT(sc);
8491     int reg_offset;
8492     uint32_t val;
8493
8494     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8495         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8496         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8497         /* DORQ discard attention */
8498         if (val & 0x2) {
8499             BLOGE(sc, "FATAL error from DORQ\n");
8500         }
8501     }
8502
8503     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8504         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8505                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8506
8507         val = REG_RD(sc, reg_offset);
8508         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8509         REG_WR(sc, reg_offset, val);
8510
8511         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8512               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8513         bxe_panic(sc, ("HW block attention set1\n"));
8514     }
8515 }
8516
8517 static void
8518 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8519                          uint32_t         attn)
8520 {
8521     int port = SC_PORT(sc);
8522     int reg_offset;
8523     uint32_t val;
8524
8525     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8526                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8527
8528     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8529         val = REG_RD(sc, reg_offset);
8530         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8531         REG_WR(sc, reg_offset, val);
8532
8533         BLOGW(sc, "SPIO5 hw attention\n");
8534
8535         /* Fan failure attention */
8536         elink_hw_reset_phy(&sc->link_params);
8537         bxe_fan_failure(sc);
8538     }
8539
8540     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8541         bxe_acquire_phy_lock(sc);
8542         elink_handle_module_detect_int(&sc->link_params);
8543         bxe_release_phy_lock(sc);
8544     }
8545
8546     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8547         val = REG_RD(sc, reg_offset);
8548         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8549         REG_WR(sc, reg_offset, val);
8550
8551         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8552                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8553     }
8554 }
8555
8556 static void
8557 bxe_attn_int_deasserted(struct bxe_softc *sc,
8558                         uint32_t         deasserted)
8559 {
8560     struct attn_route attn;
8561     struct attn_route *group_mask;
8562     int port = SC_PORT(sc);
8563     int index;
8564     uint32_t reg_addr;
8565     uint32_t val;
8566     uint32_t aeu_mask;
8567     uint8_t global = FALSE;
8568
8569     /*
8570      * Need to take HW lock because MCP or other port might also
8571      * try to handle this event.
8572      */
8573     bxe_acquire_alr(sc);
8574
8575     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8576         /* XXX
8577          * In case of parity errors don't handle attentions so that
8578          * other function would "see" parity errors.
8579          */
8580         sc->recovery_state = BXE_RECOVERY_INIT;
8581         // XXX schedule a recovery task...
8582         /* disable HW interrupts */
8583         bxe_int_disable(sc);
8584         bxe_release_alr(sc);
8585         return;
8586     }
8587
8588     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8589     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8590     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8591     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8592     if (!CHIP_IS_E1x(sc)) {
8593         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8594     } else {
8595         attn.sig[4] = 0;
8596     }
8597
8598     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8599           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8600
8601     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8602         if (deasserted & (1 << index)) {
8603             group_mask = &sc->attn_group[index];
8604
8605             BLOGD(sc, DBG_INTR,
8606                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8607                   group_mask->sig[0], group_mask->sig[1],
8608                   group_mask->sig[2], group_mask->sig[3],
8609                   group_mask->sig[4]);
8610
8611             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8612             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8613             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8614             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8615             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8616         }
8617     }
8618
8619     bxe_release_alr(sc);
8620
8621     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8622         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8623                     COMMAND_REG_ATTN_BITS_CLR);
8624     } else {
8625         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8626     }
8627
8628     val = ~deasserted;
8629     BLOGD(sc, DBG_INTR,
8630           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8631           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8632     REG_WR(sc, reg_addr, val);
8633
8634     if (~sc->attn_state & deasserted) {
8635         BLOGE(sc, "IGU error\n");
8636     }
8637
8638     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8639                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8640
8641     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8642
8643     aeu_mask = REG_RD(sc, reg_addr);
8644
8645     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8646           aeu_mask, deasserted);
8647     aeu_mask |= (deasserted & 0x3ff);
8648     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8649
8650     REG_WR(sc, reg_addr, aeu_mask);
8651     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8652
8653     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8654     sc->attn_state &= ~deasserted;
8655     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8656 }
8657
8658 static void
8659 bxe_attn_int(struct bxe_softc *sc)
8660 {
8661     /* read local copy of bits */
8662     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8663     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8664     uint32_t attn_state = sc->attn_state;
8665
8666     /* look for changed bits */
8667     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8668     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8669
8670     BLOGD(sc, DBG_INTR,
8671           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8672           attn_bits, attn_ack, asserted, deasserted);
8673
8674     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8675         BLOGE(sc, "BAD attention state\n");
8676     }
8677
8678     /* handle bits that were raised */
8679     if (asserted) {
8680         bxe_attn_int_asserted(sc, asserted);
8681     }
8682
8683     if (deasserted) {
8684         bxe_attn_int_deasserted(sc, deasserted);
8685     }
8686 }
8687
8688 static uint16_t
8689 bxe_update_dsb_idx(struct bxe_softc *sc)
8690 {
8691     struct host_sp_status_block *def_sb = sc->def_sb;
8692     uint16_t rc = 0;
8693
8694     mb(); /* status block is written to by the chip */
8695
8696     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8697         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8698         rc |= BXE_DEF_SB_ATT_IDX;
8699     }
8700
8701     if (sc->def_idx != def_sb->sp_sb.running_index) {
8702         sc->def_idx = def_sb->sp_sb.running_index;
8703         rc |= BXE_DEF_SB_IDX;
8704     }
8705
8706     mb();
8707
8708     return (rc);
8709 }
8710
8711 static inline struct ecore_queue_sp_obj *
8712 bxe_cid_to_q_obj(struct bxe_softc *sc,
8713                  uint32_t         cid)
8714 {
8715     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8716     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8717 }
8718
8719 static void
8720 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8721 {
8722     struct ecore_mcast_ramrod_params rparam;
8723     int rc;
8724
8725     memset(&rparam, 0, sizeof(rparam));
8726
8727     rparam.mcast_obj = &sc->mcast_obj;
8728
8729     BXE_MCAST_LOCK(sc);
8730
8731     /* clear pending state for the last command */
8732     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8733
8734     /* if there are pending mcast commands - send them */
8735     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8736         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8737         if (rc < 0) {
8738             BLOGD(sc, DBG_SP,
8739                   "ERROR: Failed to send pending mcast commands (%d)\n",
8740                   rc);
8741         }
8742     }
8743
8744     BXE_MCAST_UNLOCK(sc);
8745 }
8746
8747 static void
8748 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8749                               union event_ring_elem *elem)
8750 {
8751     unsigned long ramrod_flags = 0;
8752     int rc = 0;
8753     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8754     struct ecore_vlan_mac_obj *vlan_mac_obj;
8755
8756     /* always push next commands out, don't wait here */
8757     bit_set(&ramrod_flags, RAMROD_CONT);
8758
8759     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8760     case ECORE_FILTER_MAC_PENDING:
8761         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8762         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8763         break;
8764
8765     case ECORE_FILTER_MCAST_PENDING:
8766         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8767         /*
8768          * This is only relevant for 57710 where multicast MACs are
8769          * configured as unicast MACs using the same ramrod.
8770          */
8771         bxe_handle_mcast_eqe(sc);
8772         return;
8773
8774     default:
8775         BLOGE(sc, "Unsupported classification command: %d\n",
8776               elem->message.data.eth_event.echo);
8777         return;
8778     }
8779
8780     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8781
8782     if (rc < 0) {
8783         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8784     } else if (rc > 0) {
8785         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8786     }
8787 }
8788
8789 static void
8790 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8791                        union event_ring_elem *elem)
8792 {
8793     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8794
8795     /* send rx_mode command again if was requested */
8796     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8797                                &sc->sp_state)) {
8798         bxe_set_storm_rx_mode(sc);
8799     }
8800 #if 0
8801     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_START_SCHED,
8802                                     &sc->sp_state)) {
8803         bxe_set_iscsi_eth_rx_mode(sc, TRUE);
8804     }
8805     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_STOP_SCHED,
8806                                     &sc->sp_state)) {
8807         bxe_set_iscsi_eth_rx_mode(sc, FALSE);
8808     }
8809 #endif
8810 }
8811
8812 static void
8813 bxe_update_eq_prod(struct bxe_softc *sc,
8814                    uint16_t         prod)
8815 {
8816     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8817     wmb(); /* keep prod updates ordered */
8818 }
8819
8820 static void
8821 bxe_eq_int(struct bxe_softc *sc)
8822 {
8823     uint16_t hw_cons, sw_cons, sw_prod;
8824     union event_ring_elem *elem;
8825     uint8_t echo;
8826     uint32_t cid;
8827     uint8_t opcode;
8828     int spqe_cnt = 0;
8829     struct ecore_queue_sp_obj *q_obj;
8830     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8831     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8832
8833     hw_cons = le16toh(*sc->eq_cons_sb);
8834
8835     /*
8836      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8837      * when we get to the next-page we need to adjust so the loop
8838      * condition below will be met. The next element is the size of a
8839      * regular element and hence incrementing by 1
8840      */
8841     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8842         hw_cons++;
8843     }
8844
8845     /*
8846      * This function may never run in parallel with itself for a
8847      * specific sc and no need for a read memory barrier here.
8848      */
8849     sw_cons = sc->eq_cons;
8850     sw_prod = sc->eq_prod;
8851
8852     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8853           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8854
8855     for (;
8856          sw_cons != hw_cons;
8857          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8858
8859         elem = &sc->eq[EQ_DESC(sw_cons)];
8860
8861 #if 0
8862         int rc;
8863         rc = bxe_iov_eq_sp_event(sc, elem);
8864         if (!rc) {
8865             BLOGE(sc, "bxe_iov_eq_sp_event returned %d\n", rc);
8866             goto next_spqe;
8867         }
8868 #endif
8869
8870         /* elem CID originates from FW, actually LE */
8871         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8872         opcode = elem->message.opcode;
8873
8874         /* handle eq element */
8875         switch (opcode) {
8876 #if 0
8877         case EVENT_RING_OPCODE_VF_PF_CHANNEL:
8878             BLOGD(sc, DBG_SP, "vf/pf channel element on eq\n");
8879             bxe_vf_mbx(sc, &elem->message.data.vf_pf_event);
8880             continue;
8881 #endif
8882
8883         case EVENT_RING_OPCODE_STAT_QUERY:
8884             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8885                   sc->stats_comp++);
8886             /* nothing to do with stats comp */
8887             goto next_spqe;
8888
8889         case EVENT_RING_OPCODE_CFC_DEL:
8890             /* handle according to cid range */
8891             /* we may want to verify here that the sc state is HALTING */
8892             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8893             q_obj = bxe_cid_to_q_obj(sc, cid);
8894             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8895                 break;
8896             }
8897             goto next_spqe;
8898
8899         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8900             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8901             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8902                 break;
8903             }
8904             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8905             goto next_spqe;
8906
8907         case EVENT_RING_OPCODE_START_TRAFFIC:
8908             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8909             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8910                 break;
8911             }
8912             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8913             goto next_spqe;
8914
8915         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8916             echo = elem->message.data.function_update_event.echo;
8917             if (echo == SWITCH_UPDATE) {
8918                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8919                 if (f_obj->complete_cmd(sc, f_obj,
8920                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8921                     break;
8922                 }
8923             }
8924             else {
8925                 BLOGD(sc, DBG_SP,
8926                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8927 #if 0
8928                 f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_UPDATE);
8929                 /*
8930                  * We will perform the queues update from the sp_core_task as
8931                  * all queue SP operations should run with CORE_LOCK.
8932                  */
8933                 bxe_set_bit(BXE_SP_CORE_AFEX_F_UPDATE, &sc->sp_core_state);
8934                 taskqueue_enqueue(sc->sp_tq, &sc->sp_tq_task);
8935 #endif
8936             }
8937             goto next_spqe;
8938
8939 #if 0
8940         case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
8941             f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_VIFLISTS);
8942             bxe_after_afex_vif_lists(sc, elem);
8943             goto next_spqe;
8944 #endif
8945
8946         case EVENT_RING_OPCODE_FORWARD_SETUP:
8947             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8948             if (q_obj->complete_cmd(sc, q_obj,
8949                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8950                 break;
8951             }
8952             goto next_spqe;
8953
8954         case EVENT_RING_OPCODE_FUNCTION_START:
8955             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8956             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8957                 break;
8958             }
8959             goto next_spqe;
8960
8961         case EVENT_RING_OPCODE_FUNCTION_STOP:
8962             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8963             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8964                 break;
8965             }
8966             goto next_spqe;
8967         }
8968
8969         switch (opcode | sc->state) {
8970         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8971         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8972             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8973             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8974             rss_raw->clear_pending(rss_raw);
8975             break;
8976
8977         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8978         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8979         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8980         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8981         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8982         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8983             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8984             bxe_handle_classification_eqe(sc, elem);
8985             break;
8986
8987         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
8988         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
8989         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8990             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
8991             bxe_handle_mcast_eqe(sc);
8992             break;
8993
8994         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
8995         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
8996         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8997             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
8998             bxe_handle_rx_mode_eqe(sc, elem);
8999             break;
9000
9001         default:
9002             /* unknown event log error and continue */
9003             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
9004                   elem->message.opcode, sc->state);
9005         }
9006
9007 next_spqe:
9008         spqe_cnt++;
9009     } /* for */
9010
9011     mb();
9012     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
9013
9014     sc->eq_cons = sw_cons;
9015     sc->eq_prod = sw_prod;
9016
9017     /* make sure that above mem writes were issued towards the memory */
9018     wmb();
9019
9020     /* update producer */
9021     bxe_update_eq_prod(sc, sc->eq_prod);
9022 }
9023
9024 static void
9025 bxe_handle_sp_tq(void *context,
9026                  int  pending)
9027 {
9028     struct bxe_softc *sc = (struct bxe_softc *)context;
9029     uint16_t status;
9030
9031     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
9032
9033     /* what work needs to be performed? */
9034     status = bxe_update_dsb_idx(sc);
9035
9036     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
9037
9038     /* HW attentions */
9039     if (status & BXE_DEF_SB_ATT_IDX) {
9040         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
9041         bxe_attn_int(sc);
9042         status &= ~BXE_DEF_SB_ATT_IDX;
9043     }
9044
9045     /* SP events: STAT_QUERY and others */
9046     if (status & BXE_DEF_SB_IDX) {
9047         /* handle EQ completions */
9048         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
9049         bxe_eq_int(sc);
9050         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
9051                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
9052         status &= ~BXE_DEF_SB_IDX;
9053     }
9054
9055     /* if status is non zero then something went wrong */
9056     if (__predict_false(status)) {
9057         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
9058     }
9059
9060     /* ack status block only if something was actually handled */
9061     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
9062                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
9063
9064     /*
9065      * Must be called after the EQ processing (since eq leads to sriov
9066      * ramrod completion flows).
9067      * This flow may have been scheduled by the arrival of a ramrod
9068      * completion, or by the sriov code rescheduling itself.
9069      */
9070     // XXX bxe_iov_sp_task(sc);
9071
9072 #if 0
9073     /* AFEX - poll to check if VIFSET_ACK should be sent to MFW */
9074     if (bxe_test_and_clear_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK,
9075                                &sc->sp_state)) {
9076         bxe_link_report(sc);
9077         bxe_fw_command(sc, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
9078     }
9079 #endif
9080 }
9081
9082 static void
9083 bxe_handle_fp_tq(void *context,
9084                  int  pending)
9085 {
9086     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
9087     struct bxe_softc *sc = fp->sc;
9088     uint8_t more_tx = FALSE;
9089     uint8_t more_rx = FALSE;
9090
9091     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
9092
9093     /* XXX
9094      * IFF_DRV_RUNNING state can't be checked here since we process
9095      * slowpath events on a client queue during setup. Instead
9096      * we need to add a "process/continue" flag here that the driver
9097      * can use to tell the task here not to do anything.
9098      */
9099 #if 0
9100     if (!(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
9101         return;
9102     }
9103 #endif
9104
9105     /* update the fastpath index */
9106     bxe_update_fp_sb_idx(fp);
9107
9108     /* XXX add loop here if ever support multiple tx CoS */
9109     /* fp->txdata[cos] */
9110     if (bxe_has_tx_work(fp)) {
9111         BXE_FP_TX_LOCK(fp);
9112         more_tx = bxe_txeof(sc, fp);
9113         BXE_FP_TX_UNLOCK(fp);
9114     }
9115
9116     if (bxe_has_rx_work(fp)) {
9117         more_rx = bxe_rxeof(sc, fp);
9118     }
9119
9120     if (more_rx /*|| more_tx*/) {
9121         /* still more work to do */
9122         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9123         return;
9124     }
9125
9126     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9127                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9128 }
9129
9130 static void
9131 bxe_task_fp(struct bxe_fastpath *fp)
9132 {
9133     struct bxe_softc *sc = fp->sc;
9134     uint8_t more_tx = FALSE;
9135     uint8_t more_rx = FALSE;
9136
9137     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
9138
9139     /* update the fastpath index */
9140     bxe_update_fp_sb_idx(fp);
9141
9142     /* XXX add loop here if ever support multiple tx CoS */
9143     /* fp->txdata[cos] */
9144     if (bxe_has_tx_work(fp)) {
9145         BXE_FP_TX_LOCK(fp);
9146         more_tx = bxe_txeof(sc, fp);
9147         BXE_FP_TX_UNLOCK(fp);
9148     }
9149
9150     if (bxe_has_rx_work(fp)) {
9151         more_rx = bxe_rxeof(sc, fp);
9152     }
9153
9154     if (more_rx /*|| more_tx*/) {
9155         /* still more work to do, bail out if this ISR and process later */
9156         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9157         return;
9158     }
9159
9160     /*
9161      * Here we write the fastpath index taken before doing any tx or rx work.
9162      * It is very well possible other hw events occurred up to this point and
9163      * they were actually processed accordingly above. Since we're going to
9164      * write an older fastpath index, an interrupt is coming which we might
9165      * not do any work in.
9166      */
9167     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9168                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9169 }
9170
9171 /*
9172  * Legacy interrupt entry point.
9173  *
9174  * Verifies that the controller generated the interrupt and
9175  * then calls a separate routine to handle the various
9176  * interrupt causes: link, RX, and TX.
9177  */
9178 static void
9179 bxe_intr_legacy(void *xsc)
9180 {
9181     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9182     struct bxe_fastpath *fp;
9183     uint16_t status, mask;
9184     int i;
9185
9186     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
9187
9188 #if 0
9189     /* Don't handle any interrupts if we're not ready. */
9190     if (__predict_false(sc->intr_sem != 0)) {
9191         return;
9192     }
9193 #endif
9194
9195     /*
9196      * 0 for ustorm, 1 for cstorm
9197      * the bits returned from ack_int() are 0-15
9198      * bit 0 = attention status block
9199      * bit 1 = fast path status block
9200      * a mask of 0x2 or more = tx/rx event
9201      * a mask of 1 = slow path event
9202      */
9203
9204     status = bxe_ack_int(sc);
9205
9206     /* the interrupt is not for us */
9207     if (__predict_false(status == 0)) {
9208         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
9209         return;
9210     }
9211
9212     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
9213
9214     FOR_EACH_ETH_QUEUE(sc, i) {
9215         fp = &sc->fp[i];
9216         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
9217         if (status & mask) {
9218             /* acknowledge and disable further fastpath interrupts */
9219             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9220             bxe_task_fp(fp);
9221             status &= ~mask;
9222         }
9223     }
9224
9225 #if 0
9226     if (CNIC_SUPPORT(sc)) {
9227         mask = 0x2;
9228         if (status & (mask | 0x1)) {
9229             ...
9230             status &= ~mask;
9231         }
9232     }
9233 #endif
9234
9235     if (__predict_false(status & 0x1)) {
9236         /* acknowledge and disable further slowpath interrupts */
9237         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9238
9239         /* schedule slowpath handler */
9240         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9241
9242         status &= ~0x1;
9243     }
9244
9245     if (__predict_false(status)) {
9246         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
9247     }
9248 }
9249
9250 /* slowpath interrupt entry point */
9251 static void
9252 bxe_intr_sp(void *xsc)
9253 {
9254     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9255
9256     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
9257
9258     /* acknowledge and disable further slowpath interrupts */
9259     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9260
9261     /* schedule slowpath handler */
9262     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9263 }
9264
9265 /* fastpath interrupt entry point */
9266 static void
9267 bxe_intr_fp(void *xfp)
9268 {
9269     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
9270     struct bxe_softc *sc = fp->sc;
9271
9272     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
9273
9274     BLOGD(sc, DBG_INTR,
9275           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
9276           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
9277
9278 #if 0
9279     /* Don't handle any interrupts if we're not ready. */
9280     if (__predict_false(sc->intr_sem != 0)) {
9281         return;
9282     }
9283 #endif
9284
9285     /* acknowledge and disable further fastpath interrupts */
9286     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9287
9288     bxe_task_fp(fp);
9289 }
9290
9291 /* Release all interrupts allocated by the driver. */
9292 static void
9293 bxe_interrupt_free(struct bxe_softc *sc)
9294 {
9295     int i;
9296
9297     switch (sc->interrupt_mode) {
9298     case INTR_MODE_INTX:
9299         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
9300         if (sc->intr[0].resource != NULL) {
9301             bus_release_resource(sc->dev,
9302                                  SYS_RES_IRQ,
9303                                  sc->intr[0].rid,
9304                                  sc->intr[0].resource);
9305         }
9306         break;
9307     case INTR_MODE_MSI:
9308         for (i = 0; i < sc->intr_count; i++) {
9309             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
9310             if (sc->intr[i].resource && sc->intr[i].rid) {
9311                 bus_release_resource(sc->dev,
9312                                      SYS_RES_IRQ,
9313                                      sc->intr[i].rid,
9314                                      sc->intr[i].resource);
9315             }
9316         }
9317         pci_release_msi(sc->dev);
9318         break;
9319     case INTR_MODE_MSIX:
9320         for (i = 0; i < sc->intr_count; i++) {
9321             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
9322             if (sc->intr[i].resource && sc->intr[i].rid) {
9323                 bus_release_resource(sc->dev,
9324                                      SYS_RES_IRQ,
9325                                      sc->intr[i].rid,
9326                                      sc->intr[i].resource);
9327             }
9328         }
9329         pci_release_msi(sc->dev);
9330         break;
9331     default:
9332         /* nothing to do as initial allocation failed */
9333         break;
9334     }
9335 }
9336
9337 /*
9338  * This function determines and allocates the appropriate
9339  * interrupt based on system capabilites and user request.
9340  *
9341  * The user may force a particular interrupt mode, specify
9342  * the number of receive queues, specify the method for
9343  * distribuitng received frames to receive queues, or use
9344  * the default settings which will automatically select the
9345  * best supported combination.  In addition, the OS may or
9346  * may not support certain combinations of these settings.
9347  * This routine attempts to reconcile the settings requested
9348  * by the user with the capabilites available from the system
9349  * to select the optimal combination of features.
9350  *
9351  * Returns:
9352  *   0 = Success, !0 = Failure.
9353  */
9354 static int
9355 bxe_interrupt_alloc(struct bxe_softc *sc)
9356 {
9357     int msix_count = 0;
9358     int msi_count = 0;
9359     int num_requested = 0;
9360     int num_allocated = 0;
9361     int rid, i, j;
9362     int rc;
9363
9364     /* get the number of available MSI/MSI-X interrupts from the OS */
9365     if (sc->interrupt_mode > 0) {
9366         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
9367             msix_count = pci_msix_count(sc->dev);
9368         }
9369
9370         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
9371             msi_count = pci_msi_count(sc->dev);
9372         }
9373
9374         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
9375               msi_count, msix_count);
9376     }
9377
9378     do { /* try allocating MSI-X interrupt resources (at least 2) */
9379         if (sc->interrupt_mode != INTR_MODE_MSIX) {
9380             break;
9381         }
9382
9383         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
9384             (msix_count < 2)) {
9385             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9386             break;
9387         }
9388
9389         /* ask for the necessary number of MSI-X vectors */
9390         num_requested = min((sc->num_queues + 1), msix_count);
9391
9392         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
9393
9394         num_allocated = num_requested;
9395         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
9396             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
9397             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9398             break;
9399         }
9400
9401         if (num_allocated < 2) { /* possible? */
9402             BLOGE(sc, "MSI-X allocation less than 2!\n");
9403             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9404             pci_release_msi(sc->dev);
9405             break;
9406         }
9407
9408         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
9409               num_requested, num_allocated);
9410
9411         /* best effort so use the number of vectors allocated to us */
9412         sc->intr_count = num_allocated;
9413         sc->num_queues = num_allocated - 1;
9414
9415         rid = 1; /* initial resource identifier */
9416
9417         /* allocate the MSI-X vectors */
9418         for (i = 0; i < num_allocated; i++) {
9419             sc->intr[i].rid = (rid + i);
9420
9421             if ((sc->intr[i].resource =
9422                  bus_alloc_resource_any(sc->dev,
9423                                         SYS_RES_IRQ,
9424                                         &sc->intr[i].rid,
9425                                         RF_ACTIVE)) == NULL) {
9426                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
9427                       i, (rid + i));
9428
9429                 for (j = (i - 1); j >= 0; j--) {
9430                     bus_release_resource(sc->dev,
9431                                          SYS_RES_IRQ,
9432                                          sc->intr[j].rid,
9433                                          sc->intr[j].resource);
9434                 }
9435
9436                 sc->intr_count = 0;
9437                 sc->num_queues = 0;
9438                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9439                 pci_release_msi(sc->dev);
9440                 break;
9441             }
9442
9443             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9444         }
9445     } while (0);
9446
9447     do { /* try allocating MSI vector resources (at least 2) */
9448         if (sc->interrupt_mode != INTR_MODE_MSI) {
9449             break;
9450         }
9451
9452         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9453             (msi_count < 1)) {
9454             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9455             break;
9456         }
9457
9458         /* ask for a single MSI vector */
9459         num_requested = 1;
9460
9461         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9462
9463         num_allocated = num_requested;
9464         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9465             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9466             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9467             break;
9468         }
9469
9470         if (num_allocated != 1) { /* possible? */
9471             BLOGE(sc, "MSI allocation is not 1!\n");
9472             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9473             pci_release_msi(sc->dev);
9474             break;
9475         }
9476
9477         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9478               num_requested, num_allocated);
9479
9480         /* best effort so use the number of vectors allocated to us */
9481         sc->intr_count = num_allocated;
9482         sc->num_queues = num_allocated;
9483
9484         rid = 1; /* initial resource identifier */
9485
9486         sc->intr[0].rid = rid;
9487
9488         if ((sc->intr[0].resource =
9489              bus_alloc_resource_any(sc->dev,
9490                                     SYS_RES_IRQ,
9491                                     &sc->intr[0].rid,
9492                                     RF_ACTIVE)) == NULL) {
9493             BLOGE(sc, "Failed to map MSI[0] (rid=%d)!\n", rid);
9494             sc->intr_count = 0;
9495             sc->num_queues = 0;
9496             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9497             pci_release_msi(sc->dev);
9498             break;
9499         }
9500
9501         BLOGD(sc, DBG_LOAD, "Mapped MSI[0] (rid=%d)\n", rid);
9502     } while (0);
9503
9504     do { /* try allocating INTx vector resources */
9505         if (sc->interrupt_mode != INTR_MODE_INTX) {
9506             break;
9507         }
9508
9509         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9510
9511         /* only one vector for INTx */
9512         sc->intr_count = 1;
9513         sc->num_queues = 1;
9514
9515         rid = 0; /* initial resource identifier */
9516
9517         sc->intr[0].rid = rid;
9518
9519         if ((sc->intr[0].resource =
9520              bus_alloc_resource_any(sc->dev,
9521                                     SYS_RES_IRQ,
9522                                     &sc->intr[0].rid,
9523                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9524             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9525             sc->intr_count = 0;
9526             sc->num_queues = 0;
9527             sc->interrupt_mode = -1; /* Failed! */
9528             break;
9529         }
9530
9531         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9532     } while (0);
9533
9534     if (sc->interrupt_mode == -1) {
9535         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9536         rc = 1;
9537     } else {
9538         BLOGD(sc, DBG_LOAD,
9539               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9540               sc->interrupt_mode, sc->num_queues);
9541         rc = 0;
9542     }
9543
9544     return (rc);
9545 }
9546
9547 static void
9548 bxe_interrupt_detach(struct bxe_softc *sc)
9549 {
9550     struct bxe_fastpath *fp;
9551     int i;
9552
9553     /* release interrupt resources */
9554     for (i = 0; i < sc->intr_count; i++) {
9555         if (sc->intr[i].resource && sc->intr[i].tag) {
9556             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9557             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9558         }
9559     }
9560
9561     for (i = 0; i < sc->num_queues; i++) {
9562         fp = &sc->fp[i];
9563         if (fp->tq) {
9564             taskqueue_drain(fp->tq, &fp->tq_task);
9565             taskqueue_free(fp->tq);
9566             fp->tq = NULL;
9567         }
9568     }
9569
9570
9571     if (sc->sp_tq) {
9572         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9573         taskqueue_free(sc->sp_tq);
9574         sc->sp_tq = NULL;
9575     }
9576 }
9577
9578 /*
9579  * Enables interrupts and attach to the ISR.
9580  *
9581  * When using multiple MSI/MSI-X vectors the first vector
9582  * is used for slowpath operations while all remaining
9583  * vectors are used for fastpath operations.  If only a
9584  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9585  * ISR must look for both slowpath and fastpath completions.
9586  */
9587 static int
9588 bxe_interrupt_attach(struct bxe_softc *sc)
9589 {
9590     struct bxe_fastpath *fp;
9591     int rc = 0;
9592     int i;
9593
9594     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9595              "bxe%d_sp_tq", sc->unit);
9596     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9597     sc->sp_tq = taskqueue_create_fast(sc->sp_tq_name, M_NOWAIT,
9598                                       taskqueue_thread_enqueue,
9599                                       &sc->sp_tq);
9600     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9601                             "%s", sc->sp_tq_name);
9602
9603
9604     for (i = 0; i < sc->num_queues; i++) {
9605         fp = &sc->fp[i];
9606         snprintf(fp->tq_name, sizeof(fp->tq_name),
9607                  "bxe%d_fp%d_tq", sc->unit, i);
9608         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9609         fp->tq = taskqueue_create_fast(fp->tq_name, M_NOWAIT,
9610                                        taskqueue_thread_enqueue,
9611                                        &fp->tq);
9612         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9613                                 "%s", fp->tq_name);
9614     }
9615
9616     /* setup interrupt handlers */
9617     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9618         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9619
9620         /*
9621          * Setup the interrupt handler. Note that we pass the driver instance
9622          * to the interrupt handler for the slowpath.
9623          */
9624         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9625                                  (INTR_TYPE_NET | INTR_MPSAFE),
9626                                  NULL, bxe_intr_sp, sc,
9627                                  &sc->intr[0].tag)) != 0) {
9628             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9629             goto bxe_interrupt_attach_exit;
9630         }
9631
9632         bus_describe_intr(sc->dev, sc->intr[0].resource,
9633                           sc->intr[0].tag, "sp");
9634
9635         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9636
9637         /* initialize the fastpath vectors (note the first was used for sp) */
9638         for (i = 0; i < sc->num_queues; i++) {
9639             fp = &sc->fp[i];
9640             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9641
9642             /*
9643              * Setup the interrupt handler. Note that we pass the
9644              * fastpath context to the interrupt handler in this
9645              * case.
9646              */
9647             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9648                                      (INTR_TYPE_NET | INTR_MPSAFE),
9649                                      NULL, bxe_intr_fp, fp,
9650                                      &sc->intr[i + 1].tag)) != 0) {
9651                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9652                       (i + 1), rc);
9653                 goto bxe_interrupt_attach_exit;
9654             }
9655
9656             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9657                               sc->intr[i + 1].tag, "fp%02d", i);
9658
9659             /* bind the fastpath instance to a cpu */
9660             if (sc->num_queues > 1) {
9661                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9662             }
9663
9664             fp->state = BXE_FP_STATE_IRQ;
9665         }
9666     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9667         BLOGD(sc, DBG_LOAD, "Enabling MSI[0] vector\n");
9668
9669         /*
9670          * Setup the interrupt handler. Note that we pass the
9671          * driver instance to the interrupt handler which
9672          * will handle both the slowpath and fastpath.
9673          */
9674         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9675                                  (INTR_TYPE_NET | INTR_MPSAFE),
9676                                  NULL, bxe_intr_legacy, sc,
9677                                  &sc->intr[0].tag)) != 0) {
9678             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9679             goto bxe_interrupt_attach_exit;
9680         }
9681
9682     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9683         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9684
9685         /*
9686          * Setup the interrupt handler. Note that we pass the
9687          * driver instance to the interrupt handler which
9688          * will handle both the slowpath and fastpath.
9689          */
9690         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9691                                  (INTR_TYPE_NET | INTR_MPSAFE),
9692                                  NULL, bxe_intr_legacy, sc,
9693                                  &sc->intr[0].tag)) != 0) {
9694             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9695             goto bxe_interrupt_attach_exit;
9696         }
9697     }
9698
9699 bxe_interrupt_attach_exit:
9700
9701     return (rc);
9702 }
9703
9704 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9705 static int  bxe_init_hw_common(struct bxe_softc *sc);
9706 static int  bxe_init_hw_port(struct bxe_softc *sc);
9707 static int  bxe_init_hw_func(struct bxe_softc *sc);
9708 static void bxe_reset_common(struct bxe_softc *sc);
9709 static void bxe_reset_port(struct bxe_softc *sc);
9710 static void bxe_reset_func(struct bxe_softc *sc);
9711 static int  bxe_gunzip_init(struct bxe_softc *sc);
9712 static void bxe_gunzip_end(struct bxe_softc *sc);
9713 static int  bxe_init_firmware(struct bxe_softc *sc);
9714 static void bxe_release_firmware(struct bxe_softc *sc);
9715
9716 static struct
9717 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9718     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9719     .init_hw_cmn      = bxe_init_hw_common,
9720     .init_hw_port     = bxe_init_hw_port,
9721     .init_hw_func     = bxe_init_hw_func,
9722
9723     .reset_hw_cmn     = bxe_reset_common,
9724     .reset_hw_port    = bxe_reset_port,
9725     .reset_hw_func    = bxe_reset_func,
9726
9727     .gunzip_init      = bxe_gunzip_init,
9728     .gunzip_end       = bxe_gunzip_end,
9729
9730     .init_fw          = bxe_init_firmware,
9731     .release_fw       = bxe_release_firmware,
9732 };
9733
9734 static void
9735 bxe_init_func_obj(struct bxe_softc *sc)
9736 {
9737     sc->dmae_ready = 0;
9738
9739     ecore_init_func_obj(sc,
9740                         &sc->func_obj,
9741                         BXE_SP(sc, func_rdata),
9742                         BXE_SP_MAPPING(sc, func_rdata),
9743                         BXE_SP(sc, func_afex_rdata),
9744                         BXE_SP_MAPPING(sc, func_afex_rdata),
9745                         &bxe_func_sp_drv);
9746 }
9747
9748 static int
9749 bxe_init_hw(struct bxe_softc *sc,
9750             uint32_t         load_code)
9751 {
9752     struct ecore_func_state_params func_params = { NULL };
9753     int rc;
9754
9755     /* prepare the parameters for function state transitions */
9756     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9757
9758     func_params.f_obj = &sc->func_obj;
9759     func_params.cmd = ECORE_F_CMD_HW_INIT;
9760
9761     func_params.params.hw_init.load_phase = load_code;
9762
9763     /*
9764      * Via a plethora of function pointers, we will eventually reach
9765      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9766      */
9767     rc = ecore_func_state_change(sc, &func_params);
9768
9769     return (rc);
9770 }
9771
9772 static void
9773 bxe_fill(struct bxe_softc *sc,
9774          uint32_t         addr,
9775          int              fill,
9776          uint32_t         len)
9777 {
9778     uint32_t i;
9779
9780     if (!(len % 4) && !(addr % 4)) {
9781         for (i = 0; i < len; i += 4) {
9782             REG_WR(sc, (addr + i), fill);
9783         }
9784     } else {
9785         for (i = 0; i < len; i++) {
9786             REG_WR8(sc, (addr + i), fill);
9787         }
9788     }
9789 }
9790
9791 /* writes FP SP data to FW - data_size in dwords */
9792 static void
9793 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9794                   int              fw_sb_id,
9795                   uint32_t         *sb_data_p,
9796                   uint32_t         data_size)
9797 {
9798     int index;
9799
9800     for (index = 0; index < data_size; index++) {
9801         REG_WR(sc,
9802                (BAR_CSTRORM_INTMEM +
9803                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9804                 (sizeof(uint32_t) * index)),
9805                *(sb_data_p + index));
9806     }
9807 }
9808
9809 static void
9810 bxe_zero_fp_sb(struct bxe_softc *sc,
9811                int              fw_sb_id)
9812 {
9813     struct hc_status_block_data_e2 sb_data_e2;
9814     struct hc_status_block_data_e1x sb_data_e1x;
9815     uint32_t *sb_data_p;
9816     uint32_t data_size = 0;
9817
9818     if (!CHIP_IS_E1x(sc)) {
9819         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9820         sb_data_e2.common.state = SB_DISABLED;
9821         sb_data_e2.common.p_func.vf_valid = FALSE;
9822         sb_data_p = (uint32_t *)&sb_data_e2;
9823         data_size = (sizeof(struct hc_status_block_data_e2) /
9824                      sizeof(uint32_t));
9825     } else {
9826         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9827         sb_data_e1x.common.state = SB_DISABLED;
9828         sb_data_e1x.common.p_func.vf_valid = FALSE;
9829         sb_data_p = (uint32_t *)&sb_data_e1x;
9830         data_size = (sizeof(struct hc_status_block_data_e1x) /
9831                      sizeof(uint32_t));
9832     }
9833
9834     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9835
9836     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9837              0, CSTORM_STATUS_BLOCK_SIZE);
9838     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9839              0, CSTORM_SYNC_BLOCK_SIZE);
9840 }
9841
9842 static void
9843 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9844                   struct hc_sp_status_block_data *sp_sb_data)
9845 {
9846     int i;
9847
9848     for (i = 0;
9849          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9850          i++) {
9851         REG_WR(sc,
9852                (BAR_CSTRORM_INTMEM +
9853                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9854                 (i * sizeof(uint32_t))),
9855                *((uint32_t *)sp_sb_data + i));
9856     }
9857 }
9858
9859 static void
9860 bxe_zero_sp_sb(struct bxe_softc *sc)
9861 {
9862     struct hc_sp_status_block_data sp_sb_data;
9863
9864     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9865
9866     sp_sb_data.state           = SB_DISABLED;
9867     sp_sb_data.p_func.vf_valid = FALSE;
9868
9869     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9870
9871     bxe_fill(sc,
9872              (BAR_CSTRORM_INTMEM +
9873               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9874               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9875     bxe_fill(sc,
9876              (BAR_CSTRORM_INTMEM +
9877               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9878               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9879 }
9880
9881 static void
9882 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9883                              int                       igu_sb_id,
9884                              int                       igu_seg_id)
9885 {
9886     hc_sm->igu_sb_id      = igu_sb_id;
9887     hc_sm->igu_seg_id     = igu_seg_id;
9888     hc_sm->timer_value    = 0xFF;
9889     hc_sm->time_to_expire = 0xFFFFFFFF;
9890 }
9891
9892 static void
9893 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9894 {
9895     /* zero out state machine indices */
9896
9897     /* rx indices */
9898     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9899
9900     /* tx indices */
9901     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9902     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9903     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9904     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9905
9906     /* map indices */
9907
9908     /* rx indices */
9909     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9910         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9911
9912     /* tx indices */
9913     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9914         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9915     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9916         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9917     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9918         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9919     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9920         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9921 }
9922
9923 static void
9924 bxe_init_sb(struct bxe_softc *sc,
9925             bus_addr_t       busaddr,
9926             int              vfid,
9927             uint8_t          vf_valid,
9928             int              fw_sb_id,
9929             int              igu_sb_id)
9930 {
9931     struct hc_status_block_data_e2  sb_data_e2;
9932     struct hc_status_block_data_e1x sb_data_e1x;
9933     struct hc_status_block_sm       *hc_sm_p;
9934     uint32_t *sb_data_p;
9935     int igu_seg_id;
9936     int data_size;
9937
9938     if (CHIP_INT_MODE_IS_BC(sc)) {
9939         igu_seg_id = HC_SEG_ACCESS_NORM;
9940     } else {
9941         igu_seg_id = IGU_SEG_ACCESS_NORM;
9942     }
9943
9944     bxe_zero_fp_sb(sc, fw_sb_id);
9945
9946     if (!CHIP_IS_E1x(sc)) {
9947         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9948         sb_data_e2.common.state = SB_ENABLED;
9949         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9950         sb_data_e2.common.p_func.vf_id = vfid;
9951         sb_data_e2.common.p_func.vf_valid = vf_valid;
9952         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9953         sb_data_e2.common.same_igu_sb_1b = TRUE;
9954         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9955         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9956         hc_sm_p = sb_data_e2.common.state_machine;
9957         sb_data_p = (uint32_t *)&sb_data_e2;
9958         data_size = (sizeof(struct hc_status_block_data_e2) /
9959                      sizeof(uint32_t));
9960         bxe_map_sb_state_machines(sb_data_e2.index_data);
9961     } else {
9962         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9963         sb_data_e1x.common.state = SB_ENABLED;
9964         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9965         sb_data_e1x.common.p_func.vf_id = 0xff;
9966         sb_data_e1x.common.p_func.vf_valid = FALSE;
9967         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9968         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9969         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9970         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9971         hc_sm_p = sb_data_e1x.common.state_machine;
9972         sb_data_p = (uint32_t *)&sb_data_e1x;
9973         data_size = (sizeof(struct hc_status_block_data_e1x) /
9974                      sizeof(uint32_t));
9975         bxe_map_sb_state_machines(sb_data_e1x.index_data);
9976     }
9977
9978     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
9979     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
9980
9981     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
9982
9983     /* write indices to HW - PCI guarantees endianity of regpairs */
9984     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9985 }
9986
9987 static inline uint8_t
9988 bxe_fp_qzone_id(struct bxe_fastpath *fp)
9989 {
9990     if (CHIP_IS_E1x(fp->sc)) {
9991         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
9992     } else {
9993         return (fp->cl_id);
9994     }
9995 }
9996
9997 static inline uint32_t
9998 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
9999                            struct bxe_fastpath *fp)
10000 {
10001     uint32_t offset = BAR_USTRORM_INTMEM;
10002
10003 #if 0
10004     if (IS_VF(sc)) {
10005         return (PXP_VF_ADDR_USDM_QUEUES_START +
10006                 (sc->acquire_resp.resc.hw_qid[fp->index] *
10007                  sizeof(struct ustorm_queue_zone_data)));
10008     } else
10009 #endif
10010     if (!CHIP_IS_E1x(sc)) {
10011         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
10012     } else {
10013         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
10014     }
10015
10016     return (offset);
10017 }
10018
10019 static void
10020 bxe_init_eth_fp(struct bxe_softc *sc,
10021                 int              idx)
10022 {
10023     struct bxe_fastpath *fp = &sc->fp[idx];
10024     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
10025     unsigned long q_type = 0;
10026     int cos;
10027
10028     fp->sc    = sc;
10029     fp->index = idx;
10030
10031     snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
10032              "bxe%d_fp%d_tx_lock", sc->unit, idx);
10033     mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
10034
10035     snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
10036              "bxe%d_fp%d_rx_lock", sc->unit, idx);
10037     mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
10038
10039     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
10040     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
10041
10042     fp->cl_id = (CHIP_IS_E1x(sc)) ?
10043                     (SC_L_ID(sc) + idx) :
10044                     /* want client ID same as IGU SB ID for non-E1 */
10045                     fp->igu_sb_id;
10046     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
10047
10048     /* setup sb indices */
10049     if (!CHIP_IS_E1x(sc)) {
10050         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
10051         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
10052     } else {
10053         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
10054         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
10055     }
10056
10057     /* init shortcut */
10058     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
10059
10060     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
10061
10062     /*
10063      * XXX If multiple CoS is ever supported then each fastpath structure
10064      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
10065      */
10066     for (cos = 0; cos < sc->max_cos; cos++) {
10067         cids[cos] = idx;
10068     }
10069     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
10070
10071     /* nothing more for a VF to do */
10072     if (IS_VF(sc)) {
10073         return;
10074     }
10075
10076     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
10077                 fp->fw_sb_id, fp->igu_sb_id);
10078
10079     bxe_update_fp_sb_idx(fp);
10080
10081     /* Configure Queue State object */
10082     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
10083     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
10084
10085     ecore_init_queue_obj(sc,
10086                          &sc->sp_objs[idx].q_obj,
10087                          fp->cl_id,
10088                          cids,
10089                          sc->max_cos,
10090                          SC_FUNC(sc),
10091                          BXE_SP(sc, q_rdata),
10092                          BXE_SP_MAPPING(sc, q_rdata),
10093                          q_type);
10094
10095     /* configure classification DBs */
10096     ecore_init_mac_obj(sc,
10097                        &sc->sp_objs[idx].mac_obj,
10098                        fp->cl_id,
10099                        idx,
10100                        SC_FUNC(sc),
10101                        BXE_SP(sc, mac_rdata),
10102                        BXE_SP_MAPPING(sc, mac_rdata),
10103                        ECORE_FILTER_MAC_PENDING,
10104                        &sc->sp_state,
10105                        ECORE_OBJ_TYPE_RX_TX,
10106                        &sc->macs_pool);
10107
10108     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
10109           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
10110 }
10111
10112 static inline void
10113 bxe_update_rx_prod(struct bxe_softc    *sc,
10114                    struct bxe_fastpath *fp,
10115                    uint16_t            rx_bd_prod,
10116                    uint16_t            rx_cq_prod,
10117                    uint16_t            rx_sge_prod)
10118 {
10119     struct ustorm_eth_rx_producers rx_prods = { 0 };
10120     uint32_t i;
10121
10122     /* update producers */
10123     rx_prods.bd_prod  = rx_bd_prod;
10124     rx_prods.cqe_prod = rx_cq_prod;
10125     rx_prods.sge_prod = rx_sge_prod;
10126
10127     /*
10128      * Make sure that the BD and SGE data is updated before updating the
10129      * producers since FW might read the BD/SGE right after the producer
10130      * is updated.
10131      * This is only applicable for weak-ordered memory model archs such
10132      * as IA-64. The following barrier is also mandatory since FW will
10133      * assumes BDs must have buffers.
10134      */
10135     wmb();
10136
10137     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
10138         REG_WR(sc,
10139                (fp->ustorm_rx_prods_offset + (i * 4)),
10140                ((uint32_t *)&rx_prods)[i]);
10141     }
10142
10143     wmb(); /* keep prod updates ordered */
10144
10145     BLOGD(sc, DBG_RX,
10146           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
10147           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
10148 }
10149
10150 static void
10151 bxe_init_rx_rings(struct bxe_softc *sc)
10152 {
10153     struct bxe_fastpath *fp;
10154     int i;
10155
10156     for (i = 0; i < sc->num_queues; i++) {
10157         fp = &sc->fp[i];
10158
10159         fp->rx_bd_cons = 0;
10160
10161         /*
10162          * Activate the BD ring...
10163          * Warning, this will generate an interrupt (to the TSTORM)
10164          * so this can only be done after the chip is initialized
10165          */
10166         bxe_update_rx_prod(sc, fp,
10167                            fp->rx_bd_prod,
10168                            fp->rx_cq_prod,
10169                            fp->rx_sge_prod);
10170
10171         if (i != 0) {
10172             continue;
10173         }
10174
10175         if (CHIP_IS_E1(sc)) {
10176             REG_WR(sc,
10177                    (BAR_USTRORM_INTMEM +
10178                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
10179                    U64_LO(fp->rcq_dma.paddr));
10180             REG_WR(sc,
10181                    (BAR_USTRORM_INTMEM +
10182                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
10183                    U64_HI(fp->rcq_dma.paddr));
10184         }
10185     }
10186 }
10187
10188 static void
10189 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
10190 {
10191     SET_FLAG(fp->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
10192     fp->tx_db.data.zero_fill1 = 0;
10193     fp->tx_db.data.prod = 0;
10194
10195     fp->tx_pkt_prod = 0;
10196     fp->tx_pkt_cons = 0;
10197     fp->tx_bd_prod = 0;
10198     fp->tx_bd_cons = 0;
10199     fp->eth_q_stats.tx_pkts = 0;
10200 }
10201
10202 static inline void
10203 bxe_init_tx_rings(struct bxe_softc *sc)
10204 {
10205     int i;
10206
10207     for (i = 0; i < sc->num_queues; i++) {
10208 #if 0
10209         uint8_t cos;
10210         for (cos = 0; cos < sc->max_cos; cos++) {
10211             bxe_init_tx_ring_one(&sc->fp[i].txdata[cos]);
10212         }
10213 #else
10214         bxe_init_tx_ring_one(&sc->fp[i]);
10215 #endif
10216     }
10217 }
10218
10219 static void
10220 bxe_init_def_sb(struct bxe_softc *sc)
10221 {
10222     struct host_sp_status_block *def_sb = sc->def_sb;
10223     bus_addr_t mapping = sc->def_sb_dma.paddr;
10224     int igu_sp_sb_index;
10225     int igu_seg_id;
10226     int port = SC_PORT(sc);
10227     int func = SC_FUNC(sc);
10228     int reg_offset, reg_offset_en5;
10229     uint64_t section;
10230     int index, sindex;
10231     struct hc_sp_status_block_data sp_sb_data;
10232
10233     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
10234
10235     if (CHIP_INT_MODE_IS_BC(sc)) {
10236         igu_sp_sb_index = DEF_SB_IGU_ID;
10237         igu_seg_id = HC_SEG_ACCESS_DEF;
10238     } else {
10239         igu_sp_sb_index = sc->igu_dsb_id;
10240         igu_seg_id = IGU_SEG_ACCESS_DEF;
10241     }
10242
10243     /* attentions */
10244     section = ((uint64_t)mapping +
10245                offsetof(struct host_sp_status_block, atten_status_block));
10246     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
10247     sc->attn_state = 0;
10248
10249     reg_offset = (port) ?
10250                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
10251                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
10252     reg_offset_en5 = (port) ?
10253                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
10254                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
10255
10256     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
10257         /* take care of sig[0]..sig[4] */
10258         for (sindex = 0; sindex < 4; sindex++) {
10259             sc->attn_group[index].sig[sindex] =
10260                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
10261         }
10262
10263         if (!CHIP_IS_E1x(sc)) {
10264             /*
10265              * enable5 is separate from the rest of the registers,
10266              * and the address skip is 4 and not 16 between the
10267              * different groups
10268              */
10269             sc->attn_group[index].sig[4] =
10270                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
10271         } else {
10272             sc->attn_group[index].sig[4] = 0;
10273         }
10274     }
10275
10276     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10277         reg_offset = (port) ?
10278                          HC_REG_ATTN_MSG1_ADDR_L :
10279                          HC_REG_ATTN_MSG0_ADDR_L;
10280         REG_WR(sc, reg_offset, U64_LO(section));
10281         REG_WR(sc, (reg_offset + 4), U64_HI(section));
10282     } else if (!CHIP_IS_E1x(sc)) {
10283         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
10284         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
10285     }
10286
10287     section = ((uint64_t)mapping +
10288                offsetof(struct host_sp_status_block, sp_sb));
10289
10290     bxe_zero_sp_sb(sc);
10291
10292     /* PCI guarantees endianity of regpair */
10293     sp_sb_data.state           = SB_ENABLED;
10294     sp_sb_data.host_sb_addr.lo = U64_LO(section);
10295     sp_sb_data.host_sb_addr.hi = U64_HI(section);
10296     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
10297     sp_sb_data.igu_seg_id      = igu_seg_id;
10298     sp_sb_data.p_func.pf_id    = func;
10299     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
10300     sp_sb_data.p_func.vf_id    = 0xff;
10301
10302     bxe_wr_sp_sb_data(sc, &sp_sb_data);
10303
10304     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
10305 }
10306
10307 static void
10308 bxe_init_sp_ring(struct bxe_softc *sc)
10309 {
10310     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
10311     sc->spq_prod_idx = 0;
10312     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
10313     sc->spq_prod_bd = sc->spq;
10314     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
10315 }
10316
10317 static void
10318 bxe_init_eq_ring(struct bxe_softc *sc)
10319 {
10320     union event_ring_elem *elem;
10321     int i;
10322
10323     for (i = 1; i <= NUM_EQ_PAGES; i++) {
10324         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
10325
10326         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
10327                                                  BCM_PAGE_SIZE *
10328                                                  (i % NUM_EQ_PAGES)));
10329         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
10330                                                  BCM_PAGE_SIZE *
10331                                                  (i % NUM_EQ_PAGES)));
10332     }
10333
10334     sc->eq_cons    = 0;
10335     sc->eq_prod    = NUM_EQ_DESC;
10336     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
10337
10338     atomic_store_rel_long(&sc->eq_spq_left,
10339                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
10340                                NUM_EQ_DESC) - 1));
10341 }
10342
10343 static void
10344 bxe_init_internal_common(struct bxe_softc *sc)
10345 {
10346     int i;
10347
10348     if (IS_MF_SI(sc)) {
10349         /*
10350          * In switch independent mode, the TSTORM needs to accept
10351          * packets that failed classification, since approximate match
10352          * mac addresses aren't written to NIG LLH.
10353          */
10354         REG_WR8(sc,
10355                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10356                 2);
10357     } else if (!CHIP_IS_E1(sc)) { /* 57710 doesn't support MF */
10358         REG_WR8(sc,
10359                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10360                 0);
10361     }
10362
10363     /*
10364      * Zero this manually as its initialization is currently missing
10365      * in the initTool.
10366      */
10367     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
10368         REG_WR(sc,
10369                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
10370                0);
10371     }
10372
10373     if (!CHIP_IS_E1x(sc)) {
10374         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
10375                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
10376     }
10377 }
10378
10379 static void
10380 bxe_init_internal(struct bxe_softc *sc,
10381                   uint32_t         load_code)
10382 {
10383     switch (load_code) {
10384     case FW_MSG_CODE_DRV_LOAD_COMMON:
10385     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
10386         bxe_init_internal_common(sc);
10387         /* no break */
10388
10389     case FW_MSG_CODE_DRV_LOAD_PORT:
10390         /* nothing to do */
10391         /* no break */
10392
10393     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
10394         /* internal memory per function is initialized inside bxe_pf_init */
10395         break;
10396
10397     default:
10398         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
10399         break;
10400     }
10401 }
10402
10403 static void
10404 storm_memset_func_cfg(struct bxe_softc                         *sc,
10405                       struct tstorm_eth_function_common_config *tcfg,
10406                       uint16_t                                  abs_fid)
10407 {
10408     uint32_t addr;
10409     size_t size;
10410
10411     addr = (BAR_TSTRORM_INTMEM +
10412             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
10413     size = sizeof(struct tstorm_eth_function_common_config);
10414     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
10415 }
10416
10417 static void
10418 bxe_func_init(struct bxe_softc            *sc,
10419               struct bxe_func_init_params *p)
10420 {
10421     struct tstorm_eth_function_common_config tcfg = { 0 };
10422
10423     if (CHIP_IS_E1x(sc)) {
10424         storm_memset_func_cfg(sc, &tcfg, p->func_id);
10425     }
10426
10427     /* Enable the function in the FW */
10428     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
10429     storm_memset_func_en(sc, p->func_id, 1);
10430
10431     /* spq */
10432     if (p->func_flgs & FUNC_FLG_SPQ) {
10433         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
10434         REG_WR(sc,
10435                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
10436                p->spq_prod);
10437     }
10438 }
10439
10440 /*
10441  * Calculates the sum of vn_min_rates.
10442  * It's needed for further normalizing of the min_rates.
10443  * Returns:
10444  *   sum of vn_min_rates.
10445  *     or
10446  *   0 - if all the min_rates are 0.
10447  * In the later case fainess algorithm should be deactivated.
10448  * If all min rates are not zero then those that are zeroes will be set to 1.
10449  */
10450 static void
10451 bxe_calc_vn_min(struct bxe_softc       *sc,
10452                 struct cmng_init_input *input)
10453 {
10454     uint32_t vn_cfg;
10455     uint32_t vn_min_rate;
10456     int all_zero = 1;
10457     int vn;
10458
10459     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10460         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10461         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
10462                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
10463
10464         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10465             /* skip hidden VNs */
10466             vn_min_rate = 0;
10467         } else if (!vn_min_rate) {
10468             /* If min rate is zero - set it to 100 */
10469             vn_min_rate = DEF_MIN_RATE;
10470         } else {
10471             all_zero = 0;
10472         }
10473
10474         input->vnic_min_rate[vn] = vn_min_rate;
10475     }
10476
10477     /* if ETS or all min rates are zeros - disable fairness */
10478     if (BXE_IS_ETS_ENABLED(sc)) {
10479         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10480         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10481     } else if (all_zero) {
10482         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10483         BLOGD(sc, DBG_LOAD,
10484               "Fariness disabled (all MIN values are zeroes)\n");
10485     } else {
10486         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10487     }
10488 }
10489
10490 static inline uint16_t
10491 bxe_extract_max_cfg(struct bxe_softc *sc,
10492                     uint32_t         mf_cfg)
10493 {
10494     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10495                         FUNC_MF_CFG_MAX_BW_SHIFT);
10496
10497     if (!max_cfg) {
10498         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10499         max_cfg = 100;
10500     }
10501
10502     return (max_cfg);
10503 }
10504
10505 static void
10506 bxe_calc_vn_max(struct bxe_softc       *sc,
10507                 int                    vn,
10508                 struct cmng_init_input *input)
10509 {
10510     uint16_t vn_max_rate;
10511     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10512     uint32_t max_cfg;
10513
10514     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10515         vn_max_rate = 0;
10516     } else {
10517         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10518
10519         if (IS_MF_SI(sc)) {
10520             /* max_cfg in percents of linkspeed */
10521             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10522         } else { /* SD modes */
10523             /* max_cfg is absolute in 100Mb units */
10524             vn_max_rate = (max_cfg * 100);
10525         }
10526     }
10527
10528     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10529
10530     input->vnic_max_rate[vn] = vn_max_rate;
10531 }
10532
10533 static void
10534 bxe_cmng_fns_init(struct bxe_softc *sc,
10535                   uint8_t          read_cfg,
10536                   uint8_t          cmng_type)
10537 {
10538     struct cmng_init_input input;
10539     int vn;
10540
10541     memset(&input, 0, sizeof(struct cmng_init_input));
10542
10543     input.port_rate = sc->link_vars.line_speed;
10544
10545     if (cmng_type == CMNG_FNS_MINMAX) {
10546         /* read mf conf from shmem */
10547         if (read_cfg) {
10548             bxe_read_mf_cfg(sc);
10549         }
10550
10551         /* get VN min rate and enable fairness if not 0 */
10552         bxe_calc_vn_min(sc, &input);
10553
10554         /* get VN max rate */
10555         if (sc->port.pmf) {
10556             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10557                 bxe_calc_vn_max(sc, vn, &input);
10558             }
10559         }
10560
10561         /* always enable rate shaping and fairness */
10562         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10563
10564         ecore_init_cmng(&input, &sc->cmng);
10565         return;
10566     }
10567
10568     /* rate shaping and fairness are disabled */
10569     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10570 }
10571
10572 static int
10573 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10574 {
10575     if (CHIP_REV_IS_SLOW(sc)) {
10576         return (CMNG_FNS_NONE);
10577     }
10578
10579     if (IS_MF(sc)) {
10580         return (CMNG_FNS_MINMAX);
10581     }
10582
10583     return (CMNG_FNS_NONE);
10584 }
10585
10586 static void
10587 storm_memset_cmng(struct bxe_softc *sc,
10588                   struct cmng_init *cmng,
10589                   uint8_t          port)
10590 {
10591     int vn;
10592     int func;
10593     uint32_t addr;
10594     size_t size;
10595
10596     addr = (BAR_XSTRORM_INTMEM +
10597             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10598     size = sizeof(struct cmng_struct_per_port);
10599     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10600
10601     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10602         func = func_by_vn(sc, vn);
10603
10604         addr = (BAR_XSTRORM_INTMEM +
10605                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10606         size = sizeof(struct rate_shaping_vars_per_vn);
10607         ecore_storm_memset_struct(sc, addr, size,
10608                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10609
10610         addr = (BAR_XSTRORM_INTMEM +
10611                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10612         size = sizeof(struct fairness_vars_per_vn);
10613         ecore_storm_memset_struct(sc, addr, size,
10614                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10615     }
10616 }
10617
10618 static void
10619 bxe_pf_init(struct bxe_softc *sc)
10620 {
10621     struct bxe_func_init_params func_init = { 0 };
10622     struct event_ring_data eq_data = { { 0 } };
10623     uint16_t flags;
10624
10625     if (!CHIP_IS_E1x(sc)) {
10626         /* reset IGU PF statistics: MSIX + ATTN */
10627         /* PF */
10628         REG_WR(sc,
10629                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10630                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10631                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10632                0);
10633         /* ATTN */
10634         REG_WR(sc,
10635                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10636                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10637                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10638                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10639                0);
10640     }
10641
10642     /* function setup flags */
10643     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10644
10645     /*
10646      * This flag is relevant for E1x only.
10647      * E2 doesn't have a TPA configuration in a function level.
10648      */
10649     flags |= (sc->ifnet->if_capenable & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10650
10651     func_init.func_flgs = flags;
10652     func_init.pf_id     = SC_FUNC(sc);
10653     func_init.func_id   = SC_FUNC(sc);
10654     func_init.spq_map   = sc->spq_dma.paddr;
10655     func_init.spq_prod  = sc->spq_prod_idx;
10656
10657     bxe_func_init(sc, &func_init);
10658
10659     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10660
10661     /*
10662      * Congestion management values depend on the link rate.
10663      * There is no active link so initial link rate is set to 10Gbps.
10664      * When the link comes up the congestion management values are
10665      * re-calculated according to the actual link rate.
10666      */
10667     sc->link_vars.line_speed = SPEED_10000;
10668     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10669
10670     /* Only the PMF sets the HW */
10671     if (sc->port.pmf) {
10672         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10673     }
10674
10675     /* init Event Queue - PCI bus guarantees correct endainity */
10676     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10677     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10678     eq_data.producer     = sc->eq_prod;
10679     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10680     eq_data.sb_id        = DEF_SB_ID;
10681     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10682 }
10683
10684 static void
10685 bxe_hc_int_enable(struct bxe_softc *sc)
10686 {
10687     int port = SC_PORT(sc);
10688     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10689     uint32_t val = REG_RD(sc, addr);
10690     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10691     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10692                            (sc->intr_count == 1)) ? TRUE : FALSE;
10693     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10694
10695     if (msix) {
10696         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10697                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10698         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10699                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10700         if (single_msix) {
10701             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10702         }
10703     } else if (msi) {
10704         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10705         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10706                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10707                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10708     } else {
10709         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10710                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10711                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10712                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10713
10714         if (!CHIP_IS_E1(sc)) {
10715             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10716                   val, port, addr);
10717
10718             REG_WR(sc, addr, val);
10719
10720             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10721         }
10722     }
10723
10724     if (CHIP_IS_E1(sc)) {
10725         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10726     }
10727
10728     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10729           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10730
10731     REG_WR(sc, addr, val);
10732
10733     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10734     mb();
10735
10736     if (!CHIP_IS_E1(sc)) {
10737         /* init leading/trailing edge */
10738         if (IS_MF(sc)) {
10739             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10740             if (sc->port.pmf) {
10741                 /* enable nig and gpio3 attention */
10742                 val |= 0x1100;
10743             }
10744         } else {
10745             val = 0xffff;
10746         }
10747
10748         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10749         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10750     }
10751
10752     /* make sure that interrupts are indeed enabled from here on */
10753     mb();
10754 }
10755
10756 static void
10757 bxe_igu_int_enable(struct bxe_softc *sc)
10758 {
10759     uint32_t val;
10760     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10761     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10762                            (sc->intr_count == 1)) ? TRUE : FALSE;
10763     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10764
10765     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10766
10767     if (msix) {
10768         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10769                  IGU_PF_CONF_SINGLE_ISR_EN);
10770         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10771                 IGU_PF_CONF_ATTN_BIT_EN);
10772         if (single_msix) {
10773             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10774         }
10775     } else if (msi) {
10776         val &= ~IGU_PF_CONF_INT_LINE_EN;
10777         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10778                 IGU_PF_CONF_ATTN_BIT_EN |
10779                 IGU_PF_CONF_SINGLE_ISR_EN);
10780     } else {
10781         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10782         val |= (IGU_PF_CONF_INT_LINE_EN |
10783                 IGU_PF_CONF_ATTN_BIT_EN |
10784                 IGU_PF_CONF_SINGLE_ISR_EN);
10785     }
10786
10787     /* clean previous status - need to configure igu prior to ack*/
10788     if ((!msix) || single_msix) {
10789         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10790         bxe_ack_int(sc);
10791     }
10792
10793     val |= IGU_PF_CONF_FUNC_EN;
10794
10795     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10796           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10797
10798     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10799
10800     mb();
10801
10802     /* init leading/trailing edge */
10803     if (IS_MF(sc)) {
10804         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10805         if (sc->port.pmf) {
10806             /* enable nig and gpio3 attention */
10807             val |= 0x1100;
10808         }
10809     } else {
10810         val = 0xffff;
10811     }
10812
10813     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10814     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10815
10816     /* make sure that interrupts are indeed enabled from here on */
10817     mb();
10818 }
10819
10820 static void
10821 bxe_int_enable(struct bxe_softc *sc)
10822 {
10823     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10824         bxe_hc_int_enable(sc);
10825     } else {
10826         bxe_igu_int_enable(sc);
10827     }
10828 }
10829
10830 static void
10831 bxe_hc_int_disable(struct bxe_softc *sc)
10832 {
10833     int port = SC_PORT(sc);
10834     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10835     uint32_t val = REG_RD(sc, addr);
10836
10837     /*
10838      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10839      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10840      * block
10841      */
10842     if (CHIP_IS_E1(sc)) {
10843         /*
10844          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10845          * to prevent from HC sending interrupts after we exit the function
10846          */
10847         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10848
10849         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10850                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10851                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10852     } else {
10853         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10854                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10855                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10856                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10857     }
10858
10859     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10860
10861     /* flush all outstanding writes */
10862     mb();
10863
10864     REG_WR(sc, addr, val);
10865     if (REG_RD(sc, addr) != val) {
10866         BLOGE(sc, "proper val not read from HC IGU!\n");
10867     }
10868 }
10869
10870 static void
10871 bxe_igu_int_disable(struct bxe_softc *sc)
10872 {
10873     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10874
10875     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10876              IGU_PF_CONF_INT_LINE_EN |
10877              IGU_PF_CONF_ATTN_BIT_EN);
10878
10879     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10880
10881     /* flush all outstanding writes */
10882     mb();
10883
10884     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10885     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10886         BLOGE(sc, "proper val not read from IGU!\n");
10887     }
10888 }
10889
10890 static void
10891 bxe_int_disable(struct bxe_softc *sc)
10892 {
10893     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10894         bxe_hc_int_disable(sc);
10895     } else {
10896         bxe_igu_int_disable(sc);
10897     }
10898 }
10899
10900 static void
10901 bxe_nic_init(struct bxe_softc *sc,
10902              int              load_code)
10903 {
10904     int i;
10905
10906     for (i = 0; i < sc->num_queues; i++) {
10907         bxe_init_eth_fp(sc, i);
10908     }
10909
10910     rmb(); /* ensure status block indices were read */
10911
10912     bxe_init_rx_rings(sc);
10913     bxe_init_tx_rings(sc);
10914
10915     if (IS_VF(sc)) {
10916         return;
10917     }
10918
10919     /* initialize MOD_ABS interrupts */
10920     elink_init_mod_abs_int(sc, &sc->link_vars,
10921                            sc->devinfo.chip_id,
10922                            sc->devinfo.shmem_base,
10923                            sc->devinfo.shmem2_base,
10924                            SC_PORT(sc));
10925
10926     bxe_init_def_sb(sc);
10927     bxe_update_dsb_idx(sc);
10928     bxe_init_sp_ring(sc);
10929     bxe_init_eq_ring(sc);
10930     bxe_init_internal(sc, load_code);
10931     bxe_pf_init(sc);
10932     bxe_stats_init(sc);
10933
10934     /* flush all before enabling interrupts */
10935     mb();
10936
10937     bxe_int_enable(sc);
10938
10939     /* check for SPIO5 */
10940     bxe_attn_int_deasserted0(sc,
10941                              REG_RD(sc,
10942                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10943                                      SC_PORT(sc)*4)) &
10944                              AEU_INPUTS_ATTN_BITS_SPIO5);
10945 }
10946
10947 static inline void
10948 bxe_init_objs(struct bxe_softc *sc)
10949 {
10950     /* mcast rules must be added to tx if tx switching is enabled */
10951     ecore_obj_type o_type =
10952         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10953                                          ECORE_OBJ_TYPE_RX;
10954
10955     /* RX_MODE controlling object */
10956     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10957
10958     /* multicast configuration controlling object */
10959     ecore_init_mcast_obj(sc,
10960                          &sc->mcast_obj,
10961                          sc->fp[0].cl_id,
10962                          sc->fp[0].index,
10963                          SC_FUNC(sc),
10964                          SC_FUNC(sc),
10965                          BXE_SP(sc, mcast_rdata),
10966                          BXE_SP_MAPPING(sc, mcast_rdata),
10967                          ECORE_FILTER_MCAST_PENDING,
10968                          &sc->sp_state,
10969                          o_type);
10970
10971     /* Setup CAM credit pools */
10972     ecore_init_mac_credit_pool(sc,
10973                                &sc->macs_pool,
10974                                SC_FUNC(sc),
10975                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10976                                                  VNICS_PER_PATH(sc));
10977
10978     ecore_init_vlan_credit_pool(sc,
10979                                 &sc->vlans_pool,
10980                                 SC_ABS_FUNC(sc) >> 1,
10981                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10982                                                   VNICS_PER_PATH(sc));
10983
10984     /* RSS configuration object */
10985     ecore_init_rss_config_obj(sc,
10986                               &sc->rss_conf_obj,
10987                               sc->fp[0].cl_id,
10988                               sc->fp[0].index,
10989                               SC_FUNC(sc),
10990                               SC_FUNC(sc),
10991                               BXE_SP(sc, rss_rdata),
10992                               BXE_SP_MAPPING(sc, rss_rdata),
10993                               ECORE_FILTER_RSS_CONF_PENDING,
10994                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
10995 }
10996
10997 /*
10998  * Initialize the function. This must be called before sending CLIENT_SETUP
10999  * for the first client.
11000  */
11001 static inline int
11002 bxe_func_start(struct bxe_softc *sc)
11003 {
11004     struct ecore_func_state_params func_params = { NULL };
11005     struct ecore_func_start_params *start_params = &func_params.params.start;
11006
11007     /* Prepare parameters for function state transitions */
11008     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
11009
11010     func_params.f_obj = &sc->func_obj;
11011     func_params.cmd = ECORE_F_CMD_START;
11012
11013     /* Function parameters */
11014     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
11015     start_params->sd_vlan_tag = OVLAN(sc);
11016
11017     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
11018         start_params->network_cos_mode = STATIC_COS;
11019     } else { /* CHIP_IS_E1X */
11020         start_params->network_cos_mode = FW_WRR;
11021     }
11022
11023     start_params->gre_tunnel_mode = 0;
11024     start_params->gre_tunnel_rss  = 0;
11025
11026     return (ecore_func_state_change(sc, &func_params));
11027 }
11028
11029 static int
11030 bxe_set_power_state(struct bxe_softc *sc,
11031                     uint8_t          state)
11032 {
11033     uint16_t pmcsr;
11034
11035     /* If there is no power capability, silently succeed */
11036     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
11037         BLOGW(sc, "No power capability\n");
11038         return (0);
11039     }
11040
11041     pmcsr = pci_read_config(sc->dev,
11042                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11043                             2);
11044
11045     switch (state) {
11046     case PCI_PM_D0:
11047         pci_write_config(sc->dev,
11048                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11049                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
11050
11051         if (pmcsr & PCIM_PSTAT_DMASK) {
11052             /* delay required during transition out of D3hot */
11053             DELAY(20000);
11054         }
11055
11056         break;
11057
11058     case PCI_PM_D3hot:
11059         /* XXX if there are other clients above don't shut down the power */
11060
11061         /* don't shut down the power for emulation and FPGA */
11062         if (CHIP_REV_IS_SLOW(sc)) {
11063             return (0);
11064         }
11065
11066         pmcsr &= ~PCIM_PSTAT_DMASK;
11067         pmcsr |= PCIM_PSTAT_D3;
11068
11069         if (sc->wol) {
11070             pmcsr |= PCIM_PSTAT_PMEENABLE;
11071         }
11072
11073         pci_write_config(sc->dev,
11074                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11075                          pmcsr, 4);
11076
11077         /*
11078          * No more memory access after this point until device is brought back
11079          * to D0 state.
11080          */
11081         break;
11082
11083     default:
11084         BLOGE(sc, "Can't support PCI power state = %d\n", state);
11085         return (-1);
11086     }
11087
11088     return (0);
11089 }
11090
11091
11092 /* return true if succeeded to acquire the lock */
11093 static uint8_t
11094 bxe_trylock_hw_lock(struct bxe_softc *sc,
11095                     uint32_t         resource)
11096 {
11097     uint32_t lock_status;
11098     uint32_t resource_bit = (1 << resource);
11099     int func = SC_FUNC(sc);
11100     uint32_t hw_lock_control_reg;
11101
11102     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
11103
11104     /* Validating that the resource is within range */
11105     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
11106         BLOGD(sc, DBG_LOAD,
11107               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
11108               resource, HW_LOCK_MAX_RESOURCE_VALUE);
11109         return (FALSE);
11110     }
11111
11112     if (func <= 5) {
11113         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
11114     } else {
11115         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
11116     }
11117
11118     /* try to acquire the lock */
11119     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
11120     lock_status = REG_RD(sc, hw_lock_control_reg);
11121     if (lock_status & resource_bit) {
11122         return (TRUE);
11123     }
11124
11125     BLOGE(sc, "Failed to get a resource lock 0x%x\n", resource);
11126
11127     return (FALSE);
11128 }
11129
11130 /*
11131  * Get the recovery leader resource id according to the engine this function
11132  * belongs to. Currently only only 2 engines is supported.
11133  */
11134 static int
11135 bxe_get_leader_lock_resource(struct bxe_softc *sc)
11136 {
11137     if (SC_PATH(sc)) {
11138         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
11139     } else {
11140         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
11141     }
11142 }
11143
11144 /* try to acquire a leader lock for current engine */
11145 static uint8_t
11146 bxe_trylock_leader_lock(struct bxe_softc *sc)
11147 {
11148     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11149 }
11150
11151 static int
11152 bxe_release_leader_lock(struct bxe_softc *sc)
11153 {
11154     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11155 }
11156
11157 /* close gates #2, #3 and #4 */
11158 static void
11159 bxe_set_234_gates(struct bxe_softc *sc,
11160                   uint8_t          close)
11161 {
11162     uint32_t val;
11163
11164     /* gates #2 and #4a are closed/opened for "not E1" only */
11165     if (!CHIP_IS_E1(sc)) {
11166         /* #4 */
11167         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
11168         /* #2 */
11169         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
11170     }
11171
11172     /* #3 */
11173     if (CHIP_IS_E1x(sc)) {
11174         /* prevent interrupts from HC on both ports */
11175         val = REG_RD(sc, HC_REG_CONFIG_1);
11176         REG_WR(sc, HC_REG_CONFIG_1,
11177                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
11178                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
11179
11180         val = REG_RD(sc, HC_REG_CONFIG_0);
11181         REG_WR(sc, HC_REG_CONFIG_0,
11182                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
11183                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
11184     } else {
11185         /* Prevent incomming interrupts in IGU */
11186         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
11187
11188         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
11189                (!close) ?
11190                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
11191                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
11192     }
11193
11194     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
11195           close ? "closing" : "opening");
11196
11197     wmb();
11198 }
11199
11200 /* poll for pending writes bit, it should get cleared in no more than 1s */
11201 static int
11202 bxe_er_poll_igu_vq(struct bxe_softc *sc)
11203 {
11204     uint32_t cnt = 1000;
11205     uint32_t pend_bits = 0;
11206
11207     do {
11208         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
11209
11210         if (pend_bits == 0) {
11211             break;
11212         }
11213
11214         DELAY(1000);
11215     } while (--cnt > 0);
11216
11217     if (cnt == 0) {
11218         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
11219         return (-1);
11220     }
11221
11222     return (0);
11223 }
11224
11225 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
11226
11227 static void
11228 bxe_clp_reset_prep(struct bxe_softc *sc,
11229                    uint32_t         *magic_val)
11230 {
11231     /* Do some magic... */
11232     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11233     *magic_val = val & SHARED_MF_CLP_MAGIC;
11234     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
11235 }
11236
11237 /* restore the value of the 'magic' bit */
11238 static void
11239 bxe_clp_reset_done(struct bxe_softc *sc,
11240                    uint32_t         magic_val)
11241 {
11242     /* Restore the 'magic' bit value... */
11243     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11244     MFCFG_WR(sc, shared_mf_config.clp_mb,
11245               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
11246 }
11247
11248 /* prepare for MCP reset, takes care of CLP configurations */
11249 static void
11250 bxe_reset_mcp_prep(struct bxe_softc *sc,
11251                    uint32_t         *magic_val)
11252 {
11253     uint32_t shmem;
11254     uint32_t validity_offset;
11255
11256     /* set `magic' bit in order to save MF config */
11257     if (!CHIP_IS_E1(sc)) {
11258         bxe_clp_reset_prep(sc, magic_val);
11259     }
11260
11261     /* get shmem offset */
11262     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11263     validity_offset =
11264         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
11265
11266     /* Clear validity map flags */
11267     if (shmem > 0) {
11268         REG_WR(sc, shmem + validity_offset, 0);
11269     }
11270 }
11271
11272 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
11273 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
11274
11275 static void
11276 bxe_mcp_wait_one(struct bxe_softc *sc)
11277 {
11278     /* special handling for emulation and FPGA (10 times longer) */
11279     if (CHIP_REV_IS_SLOW(sc)) {
11280         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
11281     } else {
11282         DELAY((MCP_ONE_TIMEOUT) * 1000);
11283     }
11284 }
11285
11286 /* initialize shmem_base and waits for validity signature to appear */
11287 static int
11288 bxe_init_shmem(struct bxe_softc *sc)
11289 {
11290     int cnt = 0;
11291     uint32_t val = 0;
11292
11293     do {
11294         sc->devinfo.shmem_base     =
11295         sc->link_params.shmem_base =
11296             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11297
11298         if (sc->devinfo.shmem_base) {
11299             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
11300             if (val & SHR_MEM_VALIDITY_MB)
11301                 return (0);
11302         }
11303
11304         bxe_mcp_wait_one(sc);
11305
11306     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
11307
11308     BLOGE(sc, "BAD MCP validity signature\n");
11309
11310     return (-1);
11311 }
11312
11313 static int
11314 bxe_reset_mcp_comp(struct bxe_softc *sc,
11315                    uint32_t         magic_val)
11316 {
11317     int rc = bxe_init_shmem(sc);
11318
11319     /* Restore the `magic' bit value */
11320     if (!CHIP_IS_E1(sc)) {
11321         bxe_clp_reset_done(sc, magic_val);
11322     }
11323
11324     return (rc);
11325 }
11326
11327 static void
11328 bxe_pxp_prep(struct bxe_softc *sc)
11329 {
11330     if (!CHIP_IS_E1(sc)) {
11331         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
11332         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
11333         wmb();
11334     }
11335 }
11336
11337 /*
11338  * Reset the whole chip except for:
11339  *      - PCIE core
11340  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
11341  *      - IGU
11342  *      - MISC (including AEU)
11343  *      - GRC
11344  *      - RBCN, RBCP
11345  */
11346 static void
11347 bxe_process_kill_chip_reset(struct bxe_softc *sc,
11348                             uint8_t          global)
11349 {
11350     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
11351     uint32_t global_bits2, stay_reset2;
11352
11353     /*
11354      * Bits that have to be set in reset_mask2 if we want to reset 'global'
11355      * (per chip) blocks.
11356      */
11357     global_bits2 =
11358         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
11359         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
11360
11361     /*
11362      * Don't reset the following blocks.
11363      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
11364      *            reset, as in 4 port device they might still be owned
11365      *            by the MCP (there is only one leader per path).
11366      */
11367     not_reset_mask1 =
11368         MISC_REGISTERS_RESET_REG_1_RST_HC |
11369         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
11370         MISC_REGISTERS_RESET_REG_1_RST_PXP;
11371
11372     not_reset_mask2 =
11373         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
11374         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
11375         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
11376         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
11377         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
11378         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
11379         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
11380         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
11381         MISC_REGISTERS_RESET_REG_2_RST_ATC |
11382         MISC_REGISTERS_RESET_REG_2_PGLC |
11383         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
11384         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
11385         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
11386         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
11387         MISC_REGISTERS_RESET_REG_2_UMAC0 |
11388         MISC_REGISTERS_RESET_REG_2_UMAC1;
11389
11390     /*
11391      * Keep the following blocks in reset:
11392      *  - all xxMACs are handled by the elink code.
11393      */
11394     stay_reset2 =
11395         MISC_REGISTERS_RESET_REG_2_XMAC |
11396         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
11397
11398     /* Full reset masks according to the chip */
11399     reset_mask1 = 0xffffffff;
11400
11401     if (CHIP_IS_E1(sc))
11402         reset_mask2 = 0xffff;
11403     else if (CHIP_IS_E1H(sc))
11404         reset_mask2 = 0x1ffff;
11405     else if (CHIP_IS_E2(sc))
11406         reset_mask2 = 0xfffff;
11407     else /* CHIP_IS_E3 */
11408         reset_mask2 = 0x3ffffff;
11409
11410     /* Don't reset global blocks unless we need to */
11411     if (!global)
11412         reset_mask2 &= ~global_bits2;
11413
11414     /*
11415      * In case of attention in the QM, we need to reset PXP
11416      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
11417      * because otherwise QM reset would release 'close the gates' shortly
11418      * before resetting the PXP, then the PSWRQ would send a write
11419      * request to PGLUE. Then when PXP is reset, PGLUE would try to
11420      * read the payload data from PSWWR, but PSWWR would not
11421      * respond. The write queue in PGLUE would stuck, dmae commands
11422      * would not return. Therefore it's important to reset the second
11423      * reset register (containing the
11424      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
11425      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
11426      * bit).
11427      */
11428     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
11429            reset_mask2 & (~not_reset_mask2));
11430
11431     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
11432            reset_mask1 & (~not_reset_mask1));
11433
11434     mb();
11435     wmb();
11436
11437     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
11438            reset_mask2 & (~stay_reset2));
11439
11440     mb();
11441     wmb();
11442
11443     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
11444     wmb();
11445 }
11446
11447 static int
11448 bxe_process_kill(struct bxe_softc *sc,
11449                  uint8_t          global)
11450 {
11451     int cnt = 1000;
11452     uint32_t val = 0;
11453     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
11454     uint32_t tags_63_32 = 0;
11455
11456     /* Empty the Tetris buffer, wait for 1s */
11457     do {
11458         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
11459         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
11460         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11461         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11462         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11463         if (CHIP_IS_E3(sc)) {
11464             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11465         }
11466
11467         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11468             ((port_is_idle_0 & 0x1) == 0x1) &&
11469             ((port_is_idle_1 & 0x1) == 0x1) &&
11470             (pgl_exp_rom2 == 0xffffffff) &&
11471             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11472             break;
11473         DELAY(1000);
11474     } while (cnt-- > 0);
11475
11476     if (cnt <= 0) {
11477         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11478                   "are still outstanding read requests after 1s! "
11479                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11480                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11481               sr_cnt, blk_cnt, port_is_idle_0,
11482               port_is_idle_1, pgl_exp_rom2);
11483         return (-1);
11484     }
11485
11486     mb();
11487
11488     /* Close gates #2, #3 and #4 */
11489     bxe_set_234_gates(sc, TRUE);
11490
11491     /* Poll for IGU VQs for 57712 and newer chips */
11492     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11493         return (-1);
11494     }
11495
11496     /* XXX indicate that "process kill" is in progress to MCP */
11497
11498     /* clear "unprepared" bit */
11499     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11500     mb();
11501
11502     /* Make sure all is written to the chip before the reset */
11503     wmb();
11504
11505     /*
11506      * Wait for 1ms to empty GLUE and PCI-E core queues,
11507      * PSWHST, GRC and PSWRD Tetris buffer.
11508      */
11509     DELAY(1000);
11510
11511     /* Prepare to chip reset: */
11512     /* MCP */
11513     if (global) {
11514         bxe_reset_mcp_prep(sc, &val);
11515     }
11516
11517     /* PXP */
11518     bxe_pxp_prep(sc);
11519     mb();
11520
11521     /* reset the chip */
11522     bxe_process_kill_chip_reset(sc, global);
11523     mb();
11524
11525     /* clear errors in PGB */
11526     if (!CHIP_IS_E1(sc))
11527         REG_WR(sc, PGLUE_B_REG_LATCHED_ERRORS_CLR, 0x7f);
11528
11529     /* Recover after reset: */
11530     /* MCP */
11531     if (global && bxe_reset_mcp_comp(sc, val)) {
11532         return (-1);
11533     }
11534
11535     /* XXX add resetting the NO_MCP mode DB here */
11536
11537     /* Open the gates #2, #3 and #4 */
11538     bxe_set_234_gates(sc, FALSE);
11539
11540     /* XXX
11541      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11542      * re-enable attentions
11543      */
11544
11545     return (0);
11546 }
11547
11548 static int
11549 bxe_leader_reset(struct bxe_softc *sc)
11550 {
11551     int rc = 0;
11552     uint8_t global = bxe_reset_is_global(sc);
11553     uint32_t load_code;
11554
11555     /*
11556      * If not going to reset MCP, load "fake" driver to reset HW while
11557      * driver is owner of the HW.
11558      */
11559     if (!global && !BXE_NOMCP(sc)) {
11560         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11561                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11562         if (!load_code) {
11563             BLOGE(sc, "MCP response failure, aborting\n");
11564             rc = -1;
11565             goto exit_leader_reset;
11566         }
11567
11568         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11569             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11570             BLOGE(sc, "MCP unexpected response, aborting\n");
11571             rc = -1;
11572             goto exit_leader_reset2;
11573         }
11574
11575         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11576         if (!load_code) {
11577             BLOGE(sc, "MCP response failure, aborting\n");
11578             rc = -1;
11579             goto exit_leader_reset2;
11580         }
11581     }
11582
11583     /* try to recover after the failure */
11584     if (bxe_process_kill(sc, global)) {
11585         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11586         rc = -1;
11587         goto exit_leader_reset2;
11588     }
11589
11590     /*
11591      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11592      * state.
11593      */
11594     bxe_set_reset_done(sc);
11595     if (global) {
11596         bxe_clear_reset_global(sc);
11597     }
11598
11599 exit_leader_reset2:
11600
11601     /* unload "fake driver" if it was loaded */
11602     if (!global && !BXE_NOMCP(sc)) {
11603         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11604         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11605     }
11606
11607 exit_leader_reset:
11608
11609     sc->is_leader = 0;
11610     bxe_release_leader_lock(sc);
11611
11612     mb();
11613     return (rc);
11614 }
11615
11616 /*
11617  * prepare INIT transition, parameters configured:
11618  *   - HC configuration
11619  *   - Queue's CDU context
11620  */
11621 static void
11622 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11623                    struct bxe_fastpath            *fp,
11624                    struct ecore_queue_init_params *init_params)
11625 {
11626     uint8_t cos;
11627     int cxt_index, cxt_offset;
11628
11629     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11630     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11631
11632     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11633     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11634
11635     /* HC rate */
11636     init_params->rx.hc_rate =
11637         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11638     init_params->tx.hc_rate =
11639         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11640
11641     /* FW SB ID */
11642     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11643
11644     /* CQ index among the SB indices */
11645     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11646     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11647
11648     /* set maximum number of COSs supported by this queue */
11649     init_params->max_cos = sc->max_cos;
11650
11651     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11652           fp->index, init_params->max_cos);
11653
11654     /* set the context pointers queue object */
11655     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11656         /* XXX change index/cid here if ever support multiple tx CoS */
11657         /* fp->txdata[cos]->cid */
11658         cxt_index = fp->index / ILT_PAGE_CIDS;
11659         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11660         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11661     }
11662 }
11663
11664 /* set flags that are common for the Tx-only and not normal connections */
11665 static unsigned long
11666 bxe_get_common_flags(struct bxe_softc    *sc,
11667                      struct bxe_fastpath *fp,
11668                      uint8_t             zero_stats)
11669 {
11670     unsigned long flags = 0;
11671
11672     /* PF driver will always initialize the Queue to an ACTIVE state */
11673     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11674
11675     /*
11676      * tx only connections collect statistics (on the same index as the
11677      * parent connection). The statistics are zeroed when the parent
11678      * connection is initialized.
11679      */
11680
11681     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11682     if (zero_stats) {
11683         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11684     }
11685
11686     /*
11687      * tx only connections can support tx-switching, though their
11688      * CoS-ness doesn't survive the loopback
11689      */
11690     if (sc->flags & BXE_TX_SWITCHING) {
11691         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11692     }
11693
11694     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11695
11696     return (flags);
11697 }
11698
11699 static unsigned long
11700 bxe_get_q_flags(struct bxe_softc    *sc,
11701                 struct bxe_fastpath *fp,
11702                 uint8_t             leading)
11703 {
11704     unsigned long flags = 0;
11705
11706     if (IS_MF_SD(sc)) {
11707         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11708     }
11709
11710     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11711         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11712         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11713 #if 0
11714         if (fp->mode == TPA_MODE_GRO)
11715             __set_bit(ECORE_Q_FLG_TPA_GRO, &flags);
11716 #endif
11717     }
11718
11719     if (leading) {
11720         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11721         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11722     }
11723
11724     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11725
11726 #if 0
11727     /* configure silent vlan removal */
11728     if (IS_MF_AFEX(sc)) {
11729         bxe_set_bit(ECORE_Q_FLG_SILENT_VLAN_REM, &flags);
11730     }
11731 #endif
11732
11733     /* merge with common flags */
11734     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11735 }
11736
11737 static void
11738 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11739                       struct bxe_fastpath               *fp,
11740                       struct ecore_general_setup_params *gen_init,
11741                       uint8_t                           cos)
11742 {
11743     gen_init->stat_id = bxe_stats_id(fp);
11744     gen_init->spcl_id = fp->cl_id;
11745     gen_init->mtu = sc->mtu;
11746     gen_init->cos = cos;
11747 }
11748
11749 static void
11750 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11751                  struct bxe_fastpath           *fp,
11752                  struct rxq_pause_params       *pause,
11753                  struct ecore_rxq_setup_params *rxq_init)
11754 {
11755     uint8_t max_sge = 0;
11756     uint16_t sge_sz = 0;
11757     uint16_t tpa_agg_size = 0;
11758
11759     pause->sge_th_lo = SGE_TH_LO(sc);
11760     pause->sge_th_hi = SGE_TH_HI(sc);
11761
11762     /* validate SGE ring has enough to cross high threshold */
11763     if (sc->dropless_fc &&
11764             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11765             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11766         BLOGW(sc, "sge ring threshold limit\n");
11767     }
11768
11769     /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11770     tpa_agg_size = (2 * sc->mtu);
11771     if (tpa_agg_size < sc->max_aggregation_size) {
11772         tpa_agg_size = sc->max_aggregation_size;
11773     }
11774
11775     max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11776     max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11777                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11778     sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11779
11780     /* pause - not for e1 */
11781     if (!CHIP_IS_E1(sc)) {
11782         pause->bd_th_lo = BD_TH_LO(sc);
11783         pause->bd_th_hi = BD_TH_HI(sc);
11784
11785         pause->rcq_th_lo = RCQ_TH_LO(sc);
11786         pause->rcq_th_hi = RCQ_TH_HI(sc);
11787
11788         /* validate rings have enough entries to cross high thresholds */
11789         if (sc->dropless_fc &&
11790             pause->bd_th_hi + FW_PREFETCH_CNT >
11791             sc->rx_ring_size) {
11792             BLOGW(sc, "rx bd ring threshold limit\n");
11793         }
11794
11795         if (sc->dropless_fc &&
11796             pause->rcq_th_hi + FW_PREFETCH_CNT >
11797             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11798             BLOGW(sc, "rcq ring threshold limit\n");
11799         }
11800
11801         pause->pri_map = 1;
11802     }
11803
11804     /* rxq setup */
11805     rxq_init->dscr_map   = fp->rx_dma.paddr;
11806     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11807     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11808     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11809
11810     /*
11811      * This should be a maximum number of data bytes that may be
11812      * placed on the BD (not including paddings).
11813      */
11814     rxq_init->buf_sz = (fp->rx_buf_size -
11815                         IP_HEADER_ALIGNMENT_PADDING);
11816
11817     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11818     rxq_init->tpa_agg_sz      = tpa_agg_size;
11819     rxq_init->sge_buf_sz      = sge_sz;
11820     rxq_init->max_sges_pkt    = max_sge;
11821     rxq_init->rss_engine_id   = SC_FUNC(sc);
11822     rxq_init->mcast_engine_id = SC_FUNC(sc);
11823
11824     /*
11825      * Maximum number or simultaneous TPA aggregation for this Queue.
11826      * For PF Clients it should be the maximum available number.
11827      * VF driver(s) may want to define it to a smaller value.
11828      */
11829     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11830
11831     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11832     rxq_init->fw_sb_id = fp->fw_sb_id;
11833
11834     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11835
11836     /*
11837      * configure silent vlan removal
11838      * if multi function mode is afex, then mask default vlan
11839      */
11840     if (IS_MF_AFEX(sc)) {
11841         rxq_init->silent_removal_value =
11842             sc->devinfo.mf_info.afex_def_vlan_tag;
11843         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11844     }
11845 }
11846
11847 static void
11848 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11849                  struct bxe_fastpath           *fp,
11850                  struct ecore_txq_setup_params *txq_init,
11851                  uint8_t                       cos)
11852 {
11853     /*
11854      * XXX If multiple CoS is ever supported then each fastpath structure
11855      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11856      * fp->txdata[cos]->tx_dma.paddr;
11857      */
11858     txq_init->dscr_map     = fp->tx_dma.paddr;
11859     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11860     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11861     txq_init->fw_sb_id     = fp->fw_sb_id;
11862
11863     /*
11864      * set the TSS leading client id for TX classfication to the
11865      * leading RSS client id
11866      */
11867     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11868 }
11869
11870 /*
11871  * This function performs 2 steps in a queue state machine:
11872  *   1) RESET->INIT
11873  *   2) INIT->SETUP
11874  */
11875 static int
11876 bxe_setup_queue(struct bxe_softc    *sc,
11877                 struct bxe_fastpath *fp,
11878                 uint8_t             leading)
11879 {
11880     struct ecore_queue_state_params q_params = { NULL };
11881     struct ecore_queue_setup_params *setup_params =
11882                         &q_params.params.setup;
11883 #if 0
11884     struct ecore_queue_setup_tx_only_params *tx_only_params =
11885                         &q_params.params.tx_only;
11886     uint8_t tx_index;
11887 #endif
11888     int rc;
11889
11890     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11891
11892     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11893
11894     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11895
11896     /* we want to wait for completion in this context */
11897     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11898
11899     /* prepare the INIT parameters */
11900     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11901
11902     /* Set the command */
11903     q_params.cmd = ECORE_Q_CMD_INIT;
11904
11905     /* Change the state to INIT */
11906     rc = ecore_queue_state_change(sc, &q_params);
11907     if (rc) {
11908         BLOGE(sc, "Queue(%d) INIT failed\n", fp->index);
11909         return (rc);
11910     }
11911
11912     BLOGD(sc, DBG_LOAD, "init complete\n");
11913
11914     /* now move the Queue to the SETUP state */
11915     memset(setup_params, 0, sizeof(*setup_params));
11916
11917     /* set Queue flags */
11918     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11919
11920     /* set general SETUP parameters */
11921     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11922                           FIRST_TX_COS_INDEX);
11923
11924     bxe_pf_rx_q_prep(sc, fp,
11925                      &setup_params->pause_params,
11926                      &setup_params->rxq_params);
11927
11928     bxe_pf_tx_q_prep(sc, fp,
11929                      &setup_params->txq_params,
11930                      FIRST_TX_COS_INDEX);
11931
11932     /* Set the command */
11933     q_params.cmd = ECORE_Q_CMD_SETUP;
11934
11935     /* change the state to SETUP */
11936     rc = ecore_queue_state_change(sc, &q_params);
11937     if (rc) {
11938         BLOGE(sc, "Queue(%d) SETUP failed\n", fp->index);
11939         return (rc);
11940     }
11941
11942 #if 0
11943     /* loop through the relevant tx-only indices */
11944     for (tx_index = FIRST_TX_ONLY_COS_INDEX;
11945          tx_index < sc->max_cos;
11946          tx_index++) {
11947         /* prepare and send tx-only ramrod*/
11948         rc = bxe_setup_tx_only(sc, fp, &q_params,
11949                                tx_only_params, tx_index, leading);
11950         if (rc) {
11951             BLOGE(sc, "Queue(%d.%d) TX_ONLY_SETUP failed\n",
11952                   fp->index, tx_index);
11953             return (rc);
11954         }
11955     }
11956 #endif
11957
11958     return (rc);
11959 }
11960
11961 static int
11962 bxe_setup_leading(struct bxe_softc *sc)
11963 {
11964     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11965 }
11966
11967 static int
11968 bxe_config_rss_pf(struct bxe_softc            *sc,
11969                   struct ecore_rss_config_obj *rss_obj,
11970                   uint8_t                     config_hash)
11971 {
11972     struct ecore_config_rss_params params = { NULL };
11973     int i;
11974
11975     /*
11976      * Although RSS is meaningless when there is a single HW queue we
11977      * still need it enabled in order to have HW Rx hash generated.
11978      */
11979
11980     params.rss_obj = rss_obj;
11981
11982     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
11983
11984     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
11985
11986     /* RSS configuration */
11987     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
11988     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
11989     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
11990     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
11991     if (rss_obj->udp_rss_v4) {
11992         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
11993     }
11994     if (rss_obj->udp_rss_v6) {
11995         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
11996     }
11997
11998     /* Hash bits */
11999     params.rss_result_mask = MULTI_MASK;
12000
12001     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
12002
12003     if (config_hash) {
12004         /* RSS keys */
12005         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
12006             params.rss_key[i] = arc4random();
12007         }
12008
12009         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
12010     }
12011
12012     return (ecore_config_rss(sc, &params));
12013 }
12014
12015 static int
12016 bxe_config_rss_eth(struct bxe_softc *sc,
12017                    uint8_t          config_hash)
12018 {
12019     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
12020 }
12021
12022 static int
12023 bxe_init_rss_pf(struct bxe_softc *sc)
12024 {
12025     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
12026     int i;
12027
12028     /*
12029      * Prepare the initial contents of the indirection table if
12030      * RSS is enabled
12031      */
12032     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
12033         sc->rss_conf_obj.ind_table[i] =
12034             (sc->fp->cl_id + (i % num_eth_queues));
12035     }
12036
12037     if (sc->udp_rss) {
12038         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
12039     }
12040
12041     /*
12042      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
12043      * per-port, so if explicit configuration is needed, do it only
12044      * for a PMF.
12045      *
12046      * For 57712 and newer it's a per-function configuration.
12047      */
12048     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
12049 }
12050
12051 static int
12052 bxe_set_mac_one(struct bxe_softc          *sc,
12053                 uint8_t                   *mac,
12054                 struct ecore_vlan_mac_obj *obj,
12055                 uint8_t                   set,
12056                 int                       mac_type,
12057                 unsigned long             *ramrod_flags)
12058 {
12059     struct ecore_vlan_mac_ramrod_params ramrod_param;
12060     int rc;
12061
12062     memset(&ramrod_param, 0, sizeof(ramrod_param));
12063
12064     /* fill in general parameters */
12065     ramrod_param.vlan_mac_obj = obj;
12066     ramrod_param.ramrod_flags = *ramrod_flags;
12067
12068     /* fill a user request section if needed */
12069     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
12070         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
12071
12072         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
12073
12074         /* Set the command: ADD or DEL */
12075         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
12076                                             ECORE_VLAN_MAC_DEL;
12077     }
12078
12079     rc = ecore_config_vlan_mac(sc, &ramrod_param);
12080
12081     if (rc == ECORE_EXISTS) {
12082         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12083         /* do not treat adding same MAC as error */
12084         rc = 0;
12085     } else if (rc < 0) {
12086         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
12087     }
12088
12089     return (rc);
12090 }
12091
12092 static int
12093 bxe_set_eth_mac(struct bxe_softc *sc,
12094                 uint8_t          set)
12095 {
12096     unsigned long ramrod_flags = 0;
12097
12098     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
12099
12100     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
12101
12102     /* Eth MAC is set on RSS leading client (fp[0]) */
12103     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
12104                             &sc->sp_objs->mac_obj,
12105                             set, ECORE_ETH_MAC, &ramrod_flags));
12106 }
12107
12108 #if 0
12109 static void
12110 bxe_update_max_mf_config(struct bxe_softc *sc,
12111                          uint32_t         value)
12112 {
12113     /* load old values */
12114     uint32_t mf_cfg = sc->devinfo.mf_info.mf_config[SC_VN(sc)];
12115
12116     if (value != bxe_extract_max_cfg(sc, mf_cfg)) {
12117         /* leave all but MAX value */
12118         mf_cfg &= ~FUNC_MF_CFG_MAX_BW_MASK;
12119
12120         /* set new MAX value */
12121         mf_cfg |= ((value << FUNC_MF_CFG_MAX_BW_SHIFT) &
12122                    FUNC_MF_CFG_MAX_BW_MASK);
12123
12124         bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW, mf_cfg);
12125     }
12126 }
12127 #endif
12128
12129 static int
12130 bxe_get_cur_phy_idx(struct bxe_softc *sc)
12131 {
12132     uint32_t sel_phy_idx = 0;
12133
12134     if (sc->link_params.num_phys <= 1) {
12135         return (ELINK_INT_PHY);
12136     }
12137
12138     if (sc->link_vars.link_up) {
12139         sel_phy_idx = ELINK_EXT_PHY1;
12140         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
12141         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
12142             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
12143              ELINK_SUPPORTED_FIBRE))
12144             sel_phy_idx = ELINK_EXT_PHY2;
12145     } else {
12146         switch (elink_phy_selection(&sc->link_params)) {
12147         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
12148         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
12149         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
12150                sel_phy_idx = ELINK_EXT_PHY1;
12151                break;
12152         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
12153         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
12154                sel_phy_idx = ELINK_EXT_PHY2;
12155                break;
12156         }
12157     }
12158
12159     return (sel_phy_idx);
12160 }
12161
12162 static int
12163 bxe_get_link_cfg_idx(struct bxe_softc *sc)
12164 {
12165     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
12166
12167     /*
12168      * The selected activated PHY is always after swapping (in case PHY
12169      * swapping is enabled). So when swapping is enabled, we need to reverse
12170      * the configuration
12171      */
12172
12173     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
12174         if (sel_phy_idx == ELINK_EXT_PHY1)
12175             sel_phy_idx = ELINK_EXT_PHY2;
12176         else if (sel_phy_idx == ELINK_EXT_PHY2)
12177             sel_phy_idx = ELINK_EXT_PHY1;
12178     }
12179
12180     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
12181 }
12182
12183 static void
12184 bxe_set_requested_fc(struct bxe_softc *sc)
12185 {
12186     /*
12187      * Initialize link parameters structure variables
12188      * It is recommended to turn off RX FC for jumbo frames
12189      * for better performance
12190      */
12191     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
12192         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
12193     } else {
12194         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
12195     }
12196 }
12197
12198 static void
12199 bxe_calc_fc_adv(struct bxe_softc *sc)
12200 {
12201     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
12202     switch (sc->link_vars.ieee_fc &
12203             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
12204     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
12205     default:
12206         sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
12207                                            ADVERTISED_Pause);
12208         break;
12209
12210     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
12211         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
12212                                           ADVERTISED_Pause);
12213         break;
12214
12215     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
12216         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
12217         break;
12218     }
12219 }
12220
12221 static uint16_t
12222 bxe_get_mf_speed(struct bxe_softc *sc)
12223 {
12224     uint16_t line_speed = sc->link_vars.line_speed;
12225     if (IS_MF(sc)) {
12226         uint16_t maxCfg =
12227             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
12228
12229         /* calculate the current MAX line speed limit for the MF devices */
12230         if (IS_MF_SI(sc)) {
12231             line_speed = (line_speed * maxCfg) / 100;
12232         } else { /* SD mode */
12233             uint16_t vn_max_rate = maxCfg * 100;
12234
12235             if (vn_max_rate < line_speed) {
12236                 line_speed = vn_max_rate;
12237             }
12238         }
12239     }
12240
12241     return (line_speed);
12242 }
12243
12244 static void
12245 bxe_fill_report_data(struct bxe_softc            *sc,
12246                      struct bxe_link_report_data *data)
12247 {
12248     uint16_t line_speed = bxe_get_mf_speed(sc);
12249
12250     memset(data, 0, sizeof(*data));
12251
12252     /* fill the report data with the effective line speed */
12253     data->line_speed = line_speed;
12254
12255     /* Link is down */
12256     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
12257         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
12258     }
12259
12260     /* Full DUPLEX */
12261     if (sc->link_vars.duplex == DUPLEX_FULL) {
12262         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
12263     }
12264
12265     /* Rx Flow Control is ON */
12266     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
12267         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
12268     }
12269
12270     /* Tx Flow Control is ON */
12271     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
12272         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
12273     }
12274 }
12275
12276 /* report link status to OS, should be called under phy_lock */
12277 static void
12278 bxe_link_report_locked(struct bxe_softc *sc)
12279 {
12280     struct bxe_link_report_data cur_data;
12281
12282     /* reread mf_cfg */
12283     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
12284         bxe_read_mf_cfg(sc);
12285     }
12286
12287     /* Read the current link report info */
12288     bxe_fill_report_data(sc, &cur_data);
12289
12290     /* Don't report link down or exactly the same link status twice */
12291     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
12292         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12293                       &sc->last_reported_link.link_report_flags) &&
12294          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12295                       &cur_data.link_report_flags))) {
12296         return;
12297     }
12298
12299     sc->link_cnt++;
12300
12301     /* report new link params and remember the state for the next time */
12302     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
12303
12304     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12305                      &cur_data.link_report_flags)) {
12306         if_link_state_change(sc->ifnet, LINK_STATE_DOWN);
12307         BLOGI(sc, "NIC Link is Down\n");
12308     } else {
12309         const char *duplex;
12310         const char *flow;
12311
12312         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
12313                                    &cur_data.link_report_flags)) {
12314             duplex = "full";
12315         } else {
12316             duplex = "half";
12317         }
12318
12319         /*
12320          * Handle the FC at the end so that only these flags would be
12321          * possibly set. This way we may easily check if there is no FC
12322          * enabled.
12323          */
12324         if (cur_data.link_report_flags) {
12325             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12326                              &cur_data.link_report_flags) &&
12327                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12328                              &cur_data.link_report_flags)) {
12329                 flow = "ON - receive & transmit";
12330             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12331                                     &cur_data.link_report_flags) &&
12332                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12333                                      &cur_data.link_report_flags)) {
12334                 flow = "ON - receive";
12335             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12336                                      &cur_data.link_report_flags) &&
12337                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12338                                     &cur_data.link_report_flags)) {
12339                 flow = "ON - transmit";
12340             } else {
12341                 flow = "none"; /* possible? */
12342             }
12343         } else {
12344             flow = "none";
12345         }
12346
12347         if_link_state_change(sc->ifnet, LINK_STATE_UP);
12348         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
12349               cur_data.line_speed, duplex, flow);
12350     }
12351 }
12352
12353 static void
12354 bxe_link_report(struct bxe_softc *sc)
12355 {
12356     bxe_acquire_phy_lock(sc);
12357     bxe_link_report_locked(sc);
12358     bxe_release_phy_lock(sc);
12359 }
12360
12361 static void
12362 bxe_link_status_update(struct bxe_softc *sc)
12363 {
12364     if (sc->state != BXE_STATE_OPEN) {
12365         return;
12366     }
12367
12368 #if 0
12369     /* read updated dcb configuration */
12370     if (IS_PF(sc))
12371         bxe_dcbx_pmf_update(sc);
12372 #endif
12373
12374     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
12375         elink_link_status_update(&sc->link_params, &sc->link_vars);
12376     } else {
12377         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
12378                                   ELINK_SUPPORTED_10baseT_Full |
12379                                   ELINK_SUPPORTED_100baseT_Half |
12380                                   ELINK_SUPPORTED_100baseT_Full |
12381                                   ELINK_SUPPORTED_1000baseT_Full |
12382                                   ELINK_SUPPORTED_2500baseX_Full |
12383                                   ELINK_SUPPORTED_10000baseT_Full |
12384                                   ELINK_SUPPORTED_TP |
12385                                   ELINK_SUPPORTED_FIBRE |
12386                                   ELINK_SUPPORTED_Autoneg |
12387                                   ELINK_SUPPORTED_Pause |
12388                                   ELINK_SUPPORTED_Asym_Pause);
12389         sc->port.advertising[0] = sc->port.supported[0];
12390
12391         sc->link_params.sc                = sc;
12392         sc->link_params.port              = SC_PORT(sc);
12393         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
12394         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
12395         sc->link_params.req_line_speed[0] = SPEED_10000;
12396         sc->link_params.speed_cap_mask[0] = 0x7f0000;
12397         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
12398
12399         if (CHIP_REV_IS_FPGA(sc)) {
12400             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
12401             sc->link_vars.line_speed  = ELINK_SPEED_1000;
12402             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12403                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
12404         } else {
12405             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
12406             sc->link_vars.line_speed  = ELINK_SPEED_10000;
12407             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12408                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
12409         }
12410
12411         sc->link_vars.link_up = 1;
12412
12413         sc->link_vars.duplex    = DUPLEX_FULL;
12414         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
12415
12416         if (IS_PF(sc)) {
12417             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
12418             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12419             bxe_link_report(sc);
12420         }
12421     }
12422
12423     if (IS_PF(sc)) {
12424         if (sc->link_vars.link_up) {
12425             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12426         } else {
12427             bxe_stats_handle(sc, STATS_EVENT_STOP);
12428         }
12429         bxe_link_report(sc);
12430     } else {
12431         bxe_link_report(sc);
12432         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12433     }
12434 }
12435
12436 static int
12437 bxe_initial_phy_init(struct bxe_softc *sc,
12438                      int              load_mode)
12439 {
12440     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
12441     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
12442     struct elink_params *lp = &sc->link_params;
12443
12444     bxe_set_requested_fc(sc);
12445
12446     if (CHIP_REV_IS_SLOW(sc)) {
12447         uint32_t bond = CHIP_BOND_ID(sc);
12448         uint32_t feat = 0;
12449
12450         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
12451             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12452         } else if (bond & 0x4) {
12453             if (CHIP_IS_E3(sc)) {
12454                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
12455             } else {
12456                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12457             }
12458         } else if (bond & 0x8) {
12459             if (CHIP_IS_E3(sc)) {
12460                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
12461             } else {
12462                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12463             }
12464         }
12465
12466         /* disable EMAC for E3 and above */
12467         if (bond & 0x2) {
12468             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12469         }
12470
12471         sc->link_params.feature_config_flags |= feat;
12472     }
12473
12474     bxe_acquire_phy_lock(sc);
12475
12476     if (load_mode == LOAD_DIAG) {
12477         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
12478         /* Prefer doing PHY loopback at 10G speed, if possible */
12479         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
12480             if (lp->speed_cap_mask[cfg_idx] &
12481                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
12482                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
12483             } else {
12484                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
12485             }
12486         }
12487     }
12488
12489     if (load_mode == LOAD_LOOPBACK_EXT) {
12490         lp->loopback_mode = ELINK_LOOPBACK_EXT;
12491     }
12492
12493     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
12494
12495     bxe_release_phy_lock(sc);
12496
12497     bxe_calc_fc_adv(sc);
12498
12499     if (sc->link_vars.link_up) {
12500         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12501         bxe_link_report(sc);
12502     }
12503
12504     if (!CHIP_REV_IS_SLOW(sc)) {
12505         bxe_periodic_start(sc);
12506     }
12507
12508     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
12509     return (rc);
12510 }
12511
12512 /* must be called under IF_ADDR_LOCK */
12513 static int
12514 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12515                          struct ecore_mcast_ramrod_params *p)
12516 {
12517     struct ifnet *ifp = sc->ifnet;
12518     int mc_count = 0;
12519     struct ifmultiaddr *ifma;
12520     struct ecore_mcast_list_elem *mc_mac;
12521
12522     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12523         if (ifma->ifma_addr->sa_family != AF_LINK) {
12524             continue;
12525         }
12526
12527         mc_count++;
12528     }
12529
12530     ECORE_LIST_INIT(&p->mcast_list);
12531     p->mcast_list_len = 0;
12532
12533     if (!mc_count) {
12534         return (0);
12535     }
12536
12537     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12538                     (M_NOWAIT | M_ZERO));
12539     if (!mc_mac) {
12540         BLOGE(sc, "Failed to allocate temp mcast list\n");
12541         return (-1);
12542     }
12543     bzero(mc_mac, (sizeof(*mc_mac) * mc_count));
12544
12545     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12546         if (ifma->ifma_addr->sa_family != AF_LINK) {
12547             continue;
12548         }
12549
12550         mc_mac->mac = (uint8_t *)LLADDR((struct sockaddr_dl *)ifma->ifma_addr);
12551         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12552
12553         BLOGD(sc, DBG_LOAD,
12554               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12555               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12556               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12557
12558         mc_mac++;
12559     }
12560
12561     p->mcast_list_len = mc_count;
12562
12563     return (0);
12564 }
12565
12566 static void
12567 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12568 {
12569     struct ecore_mcast_list_elem *mc_mac =
12570         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12571                                struct ecore_mcast_list_elem,
12572                                link);
12573
12574     if (mc_mac) {
12575         /* only a single free as all mc_macs are in the same heap array */
12576         free(mc_mac, M_DEVBUF);
12577     }
12578 }
12579
12580 static int
12581 bxe_set_mc_list(struct bxe_softc *sc)
12582 {
12583     struct ecore_mcast_ramrod_params rparam = { NULL };
12584     int rc = 0;
12585
12586     rparam.mcast_obj = &sc->mcast_obj;
12587
12588     BXE_MCAST_LOCK(sc);
12589
12590     /* first, clear all configured multicast MACs */
12591     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12592     if (rc < 0) {
12593         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12594         BXE_MCAST_UNLOCK(sc);
12595         return (rc);
12596     }
12597
12598     /* configure a new MACs list */
12599     rc = bxe_init_mcast_macs_list(sc, &rparam);
12600     if (rc) {
12601         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12602         BXE_MCAST_UNLOCK(sc);
12603         return (rc);
12604     }
12605
12606     /* Now add the new MACs */
12607     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12608     if (rc < 0) {
12609         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12610     }
12611
12612     bxe_free_mcast_macs_list(&rparam);
12613
12614     BXE_MCAST_UNLOCK(sc);
12615
12616     return (rc);
12617 }
12618
12619 static int
12620 bxe_set_uc_list(struct bxe_softc *sc)
12621 {
12622     struct ifnet *ifp = sc->ifnet;
12623     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12624     struct ifaddr *ifa;
12625     unsigned long ramrod_flags = 0;
12626     int rc;
12627
12628 #if __FreeBSD_version < 800000
12629     IF_ADDR_LOCK(ifp);
12630 #else
12631     if_addr_rlock(ifp);
12632 #endif
12633
12634     /* first schedule a cleanup up of old configuration */
12635     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12636     if (rc < 0) {
12637         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12638 #if __FreeBSD_version < 800000
12639         IF_ADDR_UNLOCK(ifp);
12640 #else
12641         if_addr_runlock(ifp);
12642 #endif
12643         return (rc);
12644     }
12645
12646     ifa = ifp->if_addr;
12647     while (ifa) {
12648         if (ifa->ifa_addr->sa_family != AF_LINK) {
12649             ifa = TAILQ_NEXT(ifa, ifa_link);
12650             continue;
12651         }
12652
12653         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12654                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12655         if (rc == -EEXIST) {
12656             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12657             /* do not treat adding same MAC as an error */
12658             rc = 0;
12659         } else if (rc < 0) {
12660             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12661 #if __FreeBSD_version < 800000
12662             IF_ADDR_UNLOCK(ifp);
12663 #else
12664             if_addr_runlock(ifp);
12665 #endif
12666             return (rc);
12667         }
12668
12669         ifa = TAILQ_NEXT(ifa, ifa_link);
12670     }
12671
12672 #if __FreeBSD_version < 800000
12673     IF_ADDR_UNLOCK(ifp);
12674 #else
12675     if_addr_runlock(ifp);
12676 #endif
12677
12678     /* Execute the pending commands */
12679     bit_set(&ramrod_flags, RAMROD_CONT);
12680     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12681                             ECORE_UC_LIST_MAC, &ramrod_flags));
12682 }
12683
12684 static void
12685 bxe_set_rx_mode(struct bxe_softc *sc)
12686 {
12687     struct ifnet *ifp = sc->ifnet;
12688     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12689
12690     if (sc->state != BXE_STATE_OPEN) {
12691         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12692         return;
12693     }
12694
12695     BLOGD(sc, DBG_SP, "ifp->if_flags=0x%x\n", ifp->if_flags);
12696
12697     if (ifp->if_flags & IFF_PROMISC) {
12698         rx_mode = BXE_RX_MODE_PROMISC;
12699     } else if ((ifp->if_flags & IFF_ALLMULTI) ||
12700                ((ifp->if_amcount > BXE_MAX_MULTICAST) &&
12701                 CHIP_IS_E1(sc))) {
12702         rx_mode = BXE_RX_MODE_ALLMULTI;
12703     } else {
12704         if (IS_PF(sc)) {
12705             /* some multicasts */
12706             if (bxe_set_mc_list(sc) < 0) {
12707                 rx_mode = BXE_RX_MODE_ALLMULTI;
12708             }
12709             if (bxe_set_uc_list(sc) < 0) {
12710                 rx_mode = BXE_RX_MODE_PROMISC;
12711             }
12712         }
12713 #if 0
12714         else {
12715             /*
12716              * Configuring mcast to a VF involves sleeping (when we
12717              * wait for the PF's response). Since this function is
12718              * called from a non sleepable context we must schedule
12719              * a work item for this purpose
12720              */
12721             bxe_set_bit(BXE_SP_RTNL_VFPF_MCAST, &sc->sp_rtnl_state);
12722             schedule_delayed_work(&sc->sp_rtnl_task, 0);
12723         }
12724 #endif
12725     }
12726
12727     sc->rx_mode = rx_mode;
12728
12729     /* schedule the rx_mode command */
12730     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12731         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12732         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12733         return;
12734     }
12735
12736     if (IS_PF(sc)) {
12737         bxe_set_storm_rx_mode(sc);
12738     }
12739 #if 0
12740     else {
12741         /*
12742          * Configuring mcast to a VF involves sleeping (when we
12743          * wait for the PF's response). Since this function is
12744          * called from a non sleepable context we must schedule
12745          * a work item for this purpose
12746          */
12747         bxe_set_bit(BXE_SP_RTNL_VFPF_STORM_RX_MODE, &sc->sp_rtnl_state);
12748         schedule_delayed_work(&sc->sp_rtnl_task, 0);
12749     }
12750 #endif
12751
12752 }
12753
12754
12755 /* update flags in shmem */
12756 static void
12757 bxe_update_drv_flags(struct bxe_softc *sc,
12758                      uint32_t         flags,
12759                      uint32_t         set)
12760 {
12761     uint32_t drv_flags;
12762
12763     if (SHMEM2_HAS(sc, drv_flags)) {
12764         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12765         drv_flags = SHMEM2_RD(sc, drv_flags);
12766
12767         if (set) {
12768             SET_FLAGS(drv_flags, flags);
12769         } else {
12770             RESET_FLAGS(drv_flags, flags);
12771         }
12772
12773         SHMEM2_WR(sc, drv_flags, drv_flags);
12774         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12775
12776         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12777     }
12778 }
12779
12780 /* periodic timer callout routine, only runs when the interface is up */
12781
12782 static void
12783 bxe_periodic_callout_func(void *xsc)
12784 {
12785     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12786     int i;
12787
12788     if (!BXE_CORE_TRYLOCK(sc)) {
12789         /* just bail and try again next time */
12790
12791         if ((sc->state == BXE_STATE_OPEN) &&
12792             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12793             /* schedule the next periodic callout */
12794             callout_reset(&sc->periodic_callout, hz,
12795                           bxe_periodic_callout_func, sc);
12796         }
12797
12798         return;
12799     }
12800
12801     if ((sc->state != BXE_STATE_OPEN) ||
12802         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12803         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12804         BXE_CORE_UNLOCK(sc);
12805         return;
12806     }
12807
12808     /* Check for TX timeouts on any fastpath. */
12809     FOR_EACH_QUEUE(sc, i) {
12810         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12811             /* Ruh-Roh, chip was reset! */
12812             break;
12813         }
12814     }
12815
12816     if (!CHIP_REV_IS_SLOW(sc)) {
12817         /*
12818          * This barrier is needed to ensure the ordering between the writing
12819          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12820          * the reading here.
12821          */
12822         mb();
12823         if (sc->port.pmf) {
12824             bxe_acquire_phy_lock(sc);
12825             elink_period_func(&sc->link_params, &sc->link_vars);
12826             bxe_release_phy_lock(sc);
12827         }
12828     }
12829
12830     if (IS_PF(sc) && !(sc->flags & BXE_NO_PULSE)) {
12831         int mb_idx = SC_FW_MB_IDX(sc);
12832         uint32_t drv_pulse;
12833         uint32_t mcp_pulse;
12834
12835         ++sc->fw_drv_pulse_wr_seq;
12836         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12837
12838         drv_pulse = sc->fw_drv_pulse_wr_seq;
12839         bxe_drv_pulse(sc);
12840
12841         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12842                      MCP_PULSE_SEQ_MASK);
12843
12844         /*
12845          * The delta between driver pulse and mcp response should
12846          * be 1 (before mcp response) or 0 (after mcp response).
12847          */
12848         if ((drv_pulse != mcp_pulse) &&
12849             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12850             /* someone lost a heartbeat... */
12851             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12852                   drv_pulse, mcp_pulse);
12853         }
12854     }
12855
12856     /* state is BXE_STATE_OPEN */
12857     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12858
12859 #if 0
12860     /* sample VF bulletin board for new posts from PF */
12861     if (IS_VF(sc)) {
12862         bxe_sample_bulletin(sc);
12863     }
12864 #endif
12865
12866     BXE_CORE_UNLOCK(sc);
12867
12868     if ((sc->state == BXE_STATE_OPEN) &&
12869         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12870         /* schedule the next periodic callout */
12871         callout_reset(&sc->periodic_callout, hz,
12872                       bxe_periodic_callout_func, sc);
12873     }
12874 }
12875
12876 static void
12877 bxe_periodic_start(struct bxe_softc *sc)
12878 {
12879     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12880     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12881 }
12882
12883 static void
12884 bxe_periodic_stop(struct bxe_softc *sc)
12885 {
12886     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12887     callout_drain(&sc->periodic_callout);
12888 }
12889
12890 /* start the controller */
12891 static __noinline int
12892 bxe_nic_load(struct bxe_softc *sc,
12893              int              load_mode)
12894 {
12895     uint32_t val;
12896     int load_code = 0;
12897     int i, rc = 0;
12898
12899     BXE_CORE_LOCK_ASSERT(sc);
12900
12901     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12902
12903     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12904
12905     if (IS_PF(sc)) {
12906         /* must be called before memory allocation and HW init */
12907         bxe_ilt_set_info(sc);
12908     }
12909
12910     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12911
12912     bxe_set_fp_rx_buf_size(sc);
12913
12914     if (bxe_alloc_fp_buffers(sc) != 0) {
12915         BLOGE(sc, "Failed to allocate fastpath memory\n");
12916         sc->state = BXE_STATE_CLOSED;
12917         rc = ENOMEM;
12918         goto bxe_nic_load_error0;
12919     }
12920
12921     if (bxe_alloc_mem(sc) != 0) {
12922         sc->state = BXE_STATE_CLOSED;
12923         rc = ENOMEM;
12924         goto bxe_nic_load_error0;
12925     }
12926
12927     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12928         sc->state = BXE_STATE_CLOSED;
12929         rc = ENOMEM;
12930         goto bxe_nic_load_error0;
12931     }
12932
12933     if (IS_PF(sc)) {
12934         /* set pf load just before approaching the MCP */
12935         bxe_set_pf_load(sc);
12936
12937         /* if MCP exists send load request and analyze response */
12938         if (!BXE_NOMCP(sc)) {
12939             /* attempt to load pf */
12940             if (bxe_nic_load_request(sc, &load_code) != 0) {
12941                 sc->state = BXE_STATE_CLOSED;
12942                 rc = ENXIO;
12943                 goto bxe_nic_load_error1;
12944             }
12945
12946             /* what did the MCP say? */
12947             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12948                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12949                 sc->state = BXE_STATE_CLOSED;
12950                 rc = ENXIO;
12951                 goto bxe_nic_load_error2;
12952             }
12953         } else {
12954             BLOGI(sc, "Device has no MCP!\n");
12955             load_code = bxe_nic_load_no_mcp(sc);
12956         }
12957
12958         /* mark PMF if applicable */
12959         bxe_nic_load_pmf(sc, load_code);
12960
12961         /* Init Function state controlling object */
12962         bxe_init_func_obj(sc);
12963
12964         /* Initialize HW */
12965         if (bxe_init_hw(sc, load_code) != 0) {
12966             BLOGE(sc, "HW init failed\n");
12967             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12968             sc->state = BXE_STATE_CLOSED;
12969             rc = ENXIO;
12970             goto bxe_nic_load_error2;
12971         }
12972     }
12973
12974     /* set ALWAYS_ALIVE bit in shmem */
12975     sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
12976     bxe_drv_pulse(sc);
12977     sc->flags |= BXE_NO_PULSE;
12978
12979     /* attach interrupts */
12980     if (bxe_interrupt_attach(sc) != 0) {
12981         sc->state = BXE_STATE_CLOSED;
12982         rc = ENXIO;
12983         goto bxe_nic_load_error2;
12984     }
12985
12986     bxe_nic_init(sc, load_code);
12987
12988     /* Init per-function objects */
12989     if (IS_PF(sc)) {
12990         bxe_init_objs(sc);
12991         // XXX bxe_iov_nic_init(sc);
12992
12993         /* set AFEX default VLAN tag to an invalid value */
12994         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
12995         // XXX bxe_nic_load_afex_dcc(sc, load_code);
12996
12997         sc->state = BXE_STATE_OPENING_WAITING_PORT;
12998         rc = bxe_func_start(sc);
12999         if (rc) {
13000             BLOGE(sc, "Function start failed!\n");
13001             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13002             sc->state = BXE_STATE_ERROR;
13003             goto bxe_nic_load_error3;
13004         }
13005
13006         /* send LOAD_DONE command to MCP */
13007         if (!BXE_NOMCP(sc)) {
13008             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13009             if (!load_code) {
13010                 BLOGE(sc, "MCP response failure, aborting\n");
13011                 sc->state = BXE_STATE_ERROR;
13012                 rc = ENXIO;
13013                 goto bxe_nic_load_error3;
13014             }
13015         }
13016
13017         rc = bxe_setup_leading(sc);
13018         if (rc) {
13019             BLOGE(sc, "Setup leading failed!\n");
13020             sc->state = BXE_STATE_ERROR;
13021             goto bxe_nic_load_error3;
13022         }
13023
13024         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
13025             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
13026             if (rc) {
13027                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13028                 sc->state = BXE_STATE_ERROR;
13029                 goto bxe_nic_load_error3;
13030             }
13031         }
13032
13033         rc = bxe_init_rss_pf(sc);
13034         if (rc) {
13035             BLOGE(sc, "PF RSS init failed\n");
13036             sc->state = BXE_STATE_ERROR;
13037             goto bxe_nic_load_error3;
13038         }
13039     }
13040     /* XXX VF */
13041 #if 0
13042     else { /* VF */
13043         FOR_EACH_ETH_QUEUE(sc, i) {
13044             rc = bxe_vfpf_setup_q(sc, i);
13045             if (rc) {
13046                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13047                 sc->state = BXE_STATE_ERROR;
13048                 goto bxe_nic_load_error3;
13049             }
13050         }
13051     }
13052 #endif
13053
13054     /* now when Clients are configured we are ready to work */
13055     sc->state = BXE_STATE_OPEN;
13056
13057     /* Configure a ucast MAC */
13058     if (IS_PF(sc)) {
13059         rc = bxe_set_eth_mac(sc, TRUE);
13060     }
13061 #if 0
13062     else { /* IS_VF(sc) */
13063         rc = bxe_vfpf_set_mac(sc);
13064     }
13065 #endif
13066     if (rc) {
13067         BLOGE(sc, "Setting Ethernet MAC failed\n");
13068         sc->state = BXE_STATE_ERROR;
13069         goto bxe_nic_load_error3;
13070     }
13071
13072 #if 0
13073     if (IS_PF(sc) && sc->pending_max) {
13074         /* for AFEX */
13075         bxe_update_max_mf_config(sc, sc->pending_max);
13076         sc->pending_max = 0;
13077     }
13078 #endif
13079
13080     if (sc->port.pmf) {
13081         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
13082         if (rc) {
13083             sc->state = BXE_STATE_ERROR;
13084             goto bxe_nic_load_error3;
13085         }
13086     }
13087
13088     sc->link_params.feature_config_flags &=
13089         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
13090
13091     /* start fast path */
13092
13093     /* Initialize Rx filter */
13094     bxe_set_rx_mode(sc);
13095
13096     /* start the Tx */
13097     switch (/* XXX load_mode */LOAD_OPEN) {
13098     case LOAD_NORMAL:
13099     case LOAD_OPEN:
13100         break;
13101
13102     case LOAD_DIAG:
13103     case LOAD_LOOPBACK_EXT:
13104         sc->state = BXE_STATE_DIAG;
13105         break;
13106
13107     default:
13108         break;
13109     }
13110
13111     if (sc->port.pmf) {
13112         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
13113     } else {
13114         bxe_link_status_update(sc);
13115     }
13116
13117     /* start the periodic timer callout */
13118     bxe_periodic_start(sc);
13119
13120     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
13121         /* mark driver is loaded in shmem2 */
13122         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
13123         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
13124                   (val |
13125                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
13126                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
13127     }
13128
13129     /* wait for all pending SP commands to complete */
13130     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
13131         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
13132         bxe_periodic_stop(sc);
13133         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
13134         return (ENXIO);
13135     }
13136
13137 #if 0
13138     /* If PMF - send ADMIN DCBX msg to MFW to initiate DCBX FSM */
13139     if (sc->port.pmf && (sc->state != BXE_STATE_DIAG)) {
13140         bxe_dcbx_init(sc, FALSE);
13141     }
13142 #endif
13143
13144     /* Tell the stack the driver is running! */
13145     sc->ifnet->if_drv_flags = IFF_DRV_RUNNING;
13146
13147     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
13148
13149     return (0);
13150
13151 bxe_nic_load_error3:
13152
13153     if (IS_PF(sc)) {
13154         bxe_int_disable_sync(sc, 1);
13155
13156         /* clean out queued objects */
13157         bxe_squeeze_objects(sc);
13158     }
13159
13160     bxe_interrupt_detach(sc);
13161
13162 bxe_nic_load_error2:
13163
13164     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
13165         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
13166         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
13167     }
13168
13169     sc->port.pmf = 0;
13170
13171 bxe_nic_load_error1:
13172
13173     /* clear pf_load status, as it was already set */
13174     if (IS_PF(sc)) {
13175         bxe_clear_pf_load(sc);
13176     }
13177
13178 bxe_nic_load_error0:
13179
13180     bxe_free_fw_stats_mem(sc);
13181     bxe_free_fp_buffers(sc);
13182     bxe_free_mem(sc);
13183
13184     return (rc);
13185 }
13186
13187 static int
13188 bxe_init_locked(struct bxe_softc *sc)
13189 {
13190     int other_engine = SC_PATH(sc) ? 0 : 1;
13191     uint8_t other_load_status, load_status;
13192     uint8_t global = FALSE;
13193     int rc;
13194
13195     BXE_CORE_LOCK_ASSERT(sc);
13196
13197     /* check if the driver is already running */
13198     if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
13199         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
13200         return (0);
13201     }
13202
13203     bxe_set_power_state(sc, PCI_PM_D0);
13204
13205     /*
13206      * If parity occurred during the unload, then attentions and/or
13207      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
13208      * loaded on the current engine to complete the recovery. Parity recovery
13209      * is only relevant for PF driver.
13210      */
13211     if (IS_PF(sc)) {
13212         other_load_status = bxe_get_load_status(sc, other_engine);
13213         load_status = bxe_get_load_status(sc, SC_PATH(sc));
13214
13215         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
13216             bxe_chk_parity_attn(sc, &global, TRUE)) {
13217             do {
13218                 /*
13219                  * If there are attentions and they are in global blocks, set
13220                  * the GLOBAL_RESET bit regardless whether it will be this
13221                  * function that will complete the recovery or not.
13222                  */
13223                 if (global) {
13224                     bxe_set_reset_global(sc);
13225                 }
13226
13227                 /*
13228                  * Only the first function on the current engine should try
13229                  * to recover in open. In case of attentions in global blocks
13230                  * only the first in the chip should try to recover.
13231                  */
13232                 if ((!load_status && (!global || !other_load_status)) &&
13233                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
13234                     BLOGI(sc, "Recovered during init\n");
13235                     break;
13236                 }
13237
13238                 /* recovery has failed... */
13239                 bxe_set_power_state(sc, PCI_PM_D3hot);
13240                 sc->recovery_state = BXE_RECOVERY_FAILED;
13241
13242                 BLOGE(sc, "Recovery flow hasn't properly "
13243                           "completed yet, try again later. "
13244                           "If you still see this message after a "
13245                           "few retries then power cycle is required.\n");
13246
13247                 rc = ENXIO;
13248                 goto bxe_init_locked_done;
13249             } while (0);
13250         }
13251     }
13252
13253     sc->recovery_state = BXE_RECOVERY_DONE;
13254
13255     rc = bxe_nic_load(sc, LOAD_OPEN);
13256
13257 bxe_init_locked_done:
13258
13259     if (rc) {
13260         /* Tell the stack the driver is NOT running! */
13261         BLOGE(sc, "Initialization failed, "
13262                   "stack notified driver is NOT running!\n");
13263         sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
13264     }
13265
13266     return (rc);
13267 }
13268
13269 static int
13270 bxe_stop_locked(struct bxe_softc *sc)
13271 {
13272     BXE_CORE_LOCK_ASSERT(sc);
13273     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
13274 }
13275
13276 /*
13277  * Handles controller initialization when called from an unlocked routine.
13278  * ifconfig calls this function.
13279  *
13280  * Returns:
13281  *   void
13282  */
13283 static void
13284 bxe_init(void *xsc)
13285 {
13286     struct bxe_softc *sc = (struct bxe_softc *)xsc;
13287
13288     BXE_CORE_LOCK(sc);
13289     bxe_init_locked(sc);
13290     BXE_CORE_UNLOCK(sc);
13291 }
13292
13293 static int
13294 bxe_init_ifnet(struct bxe_softc *sc)
13295 {
13296     struct ifnet *ifp;
13297
13298     /* ifconfig entrypoint for media type/status reporting */
13299     ifmedia_init(&sc->ifmedia, IFM_IMASK,
13300                  bxe_ifmedia_update,
13301                  bxe_ifmedia_status);
13302
13303     /* set the default interface values */
13304     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
13305     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
13306     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
13307
13308     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
13309
13310     /* allocate the ifnet structure */
13311     if ((ifp = if_alloc(IFT_ETHER)) == NULL) {
13312         BLOGE(sc, "Interface allocation failed!\n");
13313         return (ENXIO);
13314     }
13315
13316     ifp->if_softc = sc;
13317     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
13318     ifp->if_flags = (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST);
13319     ifp->if_ioctl = bxe_ioctl;
13320     ifp->if_start = bxe_tx_start;
13321 #if __FreeBSD_version >= 800000
13322     ifp->if_transmit = bxe_tx_mq_start;
13323     ifp->if_qflush = bxe_mq_flush;
13324 #endif
13325 #ifdef FreeBSD8_0
13326     ifp->if_timer = 0;
13327 #endif
13328     ifp->if_init = bxe_init;
13329     ifp->if_mtu = sc->mtu;
13330     ifp->if_hwassist = (CSUM_IP       |
13331                         CSUM_TCP      |
13332                         CSUM_UDP      |
13333                         CSUM_TSO      |
13334                         CSUM_TCP_IPV6 |
13335                         CSUM_UDP_IPV6);
13336     ifp->if_capabilities =
13337 #if __FreeBSD_version < 700000
13338         (IFCAP_VLAN_MTU       |
13339          IFCAP_VLAN_HWTAGGING |
13340          IFCAP_HWCSUM         |
13341          IFCAP_JUMBO_MTU      |
13342          IFCAP_LRO);
13343 #else
13344         (IFCAP_VLAN_MTU       |
13345          IFCAP_VLAN_HWTAGGING |
13346          IFCAP_VLAN_HWTSO     |
13347          IFCAP_VLAN_HWFILTER  |
13348          IFCAP_VLAN_HWCSUM    |
13349          IFCAP_HWCSUM         |
13350          IFCAP_JUMBO_MTU      |
13351          IFCAP_LRO            |
13352          IFCAP_TSO4           |
13353          IFCAP_TSO6           |
13354          IFCAP_WOL_MAGIC);
13355 #endif
13356     ifp->if_capenable = ifp->if_capabilities;
13357     ifp->if_capenable &= ~IFCAP_WOL_MAGIC; /* XXX not yet... */
13358 #if __FreeBSD_version < 1000025
13359     ifp->if_baudrate = 1000000000;
13360 #else
13361     if_initbaudrate(ifp, IF_Gbps(10));
13362 #endif
13363     ifp->if_snd.ifq_drv_maxlen = sc->tx_ring_size;
13364
13365     IFQ_SET_MAXLEN(&ifp->if_snd, ifp->if_snd.ifq_drv_maxlen);
13366     IFQ_SET_READY(&ifp->if_snd);
13367
13368     sc->ifnet = ifp;
13369
13370     /* attach to the Ethernet interface list */
13371     ether_ifattach(ifp, sc->link_params.mac_addr);
13372
13373     return (0);
13374 }
13375
13376 static void
13377 bxe_deallocate_bars(struct bxe_softc *sc)
13378 {
13379     int i;
13380
13381     for (i = 0; i < MAX_BARS; i++) {
13382         if (sc->bar[i].resource != NULL) {
13383             bus_release_resource(sc->dev,
13384                                  SYS_RES_MEMORY,
13385                                  sc->bar[i].rid,
13386                                  sc->bar[i].resource);
13387             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
13388                   i, PCIR_BAR(i));
13389         }
13390     }
13391 }
13392
13393 static int
13394 bxe_allocate_bars(struct bxe_softc *sc)
13395 {
13396     u_int flags;
13397     int i;
13398
13399     memset(sc->bar, 0, sizeof(sc->bar));
13400
13401     for (i = 0; i < MAX_BARS; i++) {
13402
13403         /* memory resources reside at BARs 0, 2, 4 */
13404         /* Run `pciconf -lb` to see mappings */
13405         if ((i != 0) && (i != 2) && (i != 4)) {
13406             continue;
13407         }
13408
13409         sc->bar[i].rid = PCIR_BAR(i);
13410
13411         flags = RF_ACTIVE;
13412         if (i == 0) {
13413             flags |= RF_SHAREABLE;
13414         }
13415
13416         if ((sc->bar[i].resource =
13417              bus_alloc_resource_any(sc->dev,
13418                                     SYS_RES_MEMORY,
13419                                     &sc->bar[i].rid,
13420                                     flags)) == NULL) {
13421 #if 0
13422             /* BAR4 doesn't exist for E1 */
13423             BLOGE(sc, "PCI BAR%d [%02x] memory allocation failed\n",
13424                   i, PCIR_BAR(i));
13425 #endif
13426             return (0);
13427         }
13428
13429         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
13430         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
13431         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
13432
13433         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
13434               i, PCIR_BAR(i),
13435               (void *)rman_get_start(sc->bar[i].resource),
13436               (void *)rman_get_end(sc->bar[i].resource),
13437               rman_get_size(sc->bar[i].resource),
13438               (void *)sc->bar[i].kva);
13439     }
13440
13441     return (0);
13442 }
13443
13444 static void
13445 bxe_get_function_num(struct bxe_softc *sc)
13446 {
13447     uint32_t val = 0;
13448
13449     /*
13450      * Read the ME register to get the function number. The ME register
13451      * holds the relative-function number and absolute-function number. The
13452      * absolute-function number appears only in E2 and above. Before that
13453      * these bits always contained zero, therefore we cannot blindly use them.
13454      */
13455
13456     val = REG_RD(sc, BAR_ME_REGISTER);
13457
13458     sc->pfunc_rel =
13459         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
13460     sc->path_id =
13461         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
13462
13463     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13464         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
13465     } else {
13466         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
13467     }
13468
13469     BLOGD(sc, DBG_LOAD,
13470           "Relative function %d, Absolute function %d, Path %d\n",
13471           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
13472 }
13473
13474 static uint32_t
13475 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
13476 {
13477     uint32_t shmem2_size;
13478     uint32_t offset;
13479     uint32_t mf_cfg_offset_value;
13480
13481     /* Non 57712 */
13482     offset = (SHMEM_RD(sc, func_mb) +
13483               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
13484
13485     /* 57712 plus */
13486     if (sc->devinfo.shmem2_base != 0) {
13487         shmem2_size = SHMEM2_RD(sc, size);
13488         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
13489             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
13490             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
13491                 offset = mf_cfg_offset_value;
13492             }
13493         }
13494     }
13495
13496     return (offset);
13497 }
13498
13499 static uint32_t
13500 bxe_pcie_capability_read(struct bxe_softc *sc,
13501                          int    reg,
13502                          int    width)
13503 {
13504     int pcie_reg;
13505
13506     /* ensure PCIe capability is enabled */
13507     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
13508         if (pcie_reg != 0) {
13509             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
13510             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
13511         }
13512     }
13513
13514     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
13515
13516     return (0);
13517 }
13518
13519 static uint8_t
13520 bxe_is_pcie_pending(struct bxe_softc *sc)
13521 {
13522     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
13523             PCIM_EXP_STA_TRANSACTION_PND);
13524 }
13525
13526 /*
13527  * Walk the PCI capabiites list for the device to find what features are
13528  * supported. These capabilites may be enabled/disabled by firmware so it's
13529  * best to walk the list rather than make assumptions.
13530  */
13531 static void
13532 bxe_probe_pci_caps(struct bxe_softc *sc)
13533 {
13534     uint16_t link_status;
13535     int reg;
13536
13537     /* check if PCI Power Management is enabled */
13538     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
13539         if (reg != 0) {
13540             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
13541
13542             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
13543             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
13544         }
13545     }
13546
13547     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
13548
13549     /* handle PCIe 2.0 workarounds for 57710 */
13550     if (CHIP_IS_E1(sc)) {
13551         /* workaround for 57710 errata E4_57710_27462 */
13552         sc->devinfo.pcie_link_speed =
13553             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
13554
13555         /* workaround for 57710 errata E4_57710_27488 */
13556         sc->devinfo.pcie_link_width =
13557             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13558         if (sc->devinfo.pcie_link_speed > 1) {
13559             sc->devinfo.pcie_link_width =
13560                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
13561         }
13562     } else {
13563         sc->devinfo.pcie_link_speed =
13564             (link_status & PCIM_LINK_STA_SPEED);
13565         sc->devinfo.pcie_link_width =
13566             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13567     }
13568
13569     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
13570           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
13571
13572     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
13573     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
13574
13575     /* check if MSI capability is enabled */
13576     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13577         if (reg != 0) {
13578             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13579
13580             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13581             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13582         }
13583     }
13584
13585     /* check if MSI-X capability is enabled */
13586     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13587         if (reg != 0) {
13588             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13589
13590             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13591             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13592         }
13593     }
13594 }
13595
13596 static int
13597 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13598 {
13599     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13600     uint32_t val;
13601
13602     /* get the outer vlan if we're in switch-dependent mode */
13603
13604     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13605     mf_info->ext_id = (uint16_t)val;
13606
13607     mf_info->multi_vnics_mode = 1;
13608
13609     if (!VALID_OVLAN(mf_info->ext_id)) {
13610         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13611         return (1);
13612     }
13613
13614     /* get the capabilities */
13615     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13616         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13617         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13618     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13619                FUNC_MF_CFG_PROTOCOL_FCOE) {
13620         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13621     } else {
13622         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13623     }
13624
13625     mf_info->vnics_per_port =
13626         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13627
13628     return (0);
13629 }
13630
13631 static uint32_t
13632 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13633 {
13634     uint32_t retval = 0;
13635     uint32_t val;
13636
13637     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13638
13639     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13640         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13641             retval |= MF_PROTO_SUPPORT_ETHERNET;
13642         }
13643         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13644             retval |= MF_PROTO_SUPPORT_ISCSI;
13645         }
13646         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13647             retval |= MF_PROTO_SUPPORT_FCOE;
13648         }
13649     }
13650
13651     return (retval);
13652 }
13653
13654 static int
13655 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13656 {
13657     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13658     uint32_t val;
13659
13660     /*
13661      * There is no outer vlan if we're in switch-independent mode.
13662      * If the mac is valid then assume multi-function.
13663      */
13664
13665     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13666
13667     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13668
13669     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13670
13671     mf_info->vnics_per_port =
13672         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13673
13674     return (0);
13675 }
13676
13677 static int
13678 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13679 {
13680     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13681     uint32_t e1hov_tag;
13682     uint32_t func_config;
13683     uint32_t niv_config;
13684
13685     mf_info->multi_vnics_mode = 1;
13686
13687     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13688     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13689     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13690
13691     mf_info->ext_id =
13692         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13693                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13694
13695     mf_info->default_vlan =
13696         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13697                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13698
13699     mf_info->niv_allowed_priorities =
13700         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13701                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13702
13703     mf_info->niv_default_cos =
13704         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13705                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13706
13707     mf_info->afex_vlan_mode =
13708         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13709          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13710
13711     mf_info->niv_mba_enabled =
13712         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13713          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13714
13715     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13716
13717     mf_info->vnics_per_port =
13718         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13719
13720     return (0);
13721 }
13722
13723 static int
13724 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13725 {
13726     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13727     uint32_t mf_cfg1;
13728     uint32_t mf_cfg2;
13729     uint32_t ovlan1;
13730     uint32_t ovlan2;
13731     uint8_t i, j;
13732
13733     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13734           SC_PORT(sc));
13735     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13736           mf_info->mf_config[SC_VN(sc)]);
13737     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13738           mf_info->multi_vnics_mode);
13739     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13740           mf_info->vnics_per_port);
13741     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13742           mf_info->ext_id);
13743     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13744           mf_info->min_bw[0], mf_info->min_bw[1],
13745           mf_info->min_bw[2], mf_info->min_bw[3]);
13746     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13747           mf_info->max_bw[0], mf_info->max_bw[1],
13748           mf_info->max_bw[2], mf_info->max_bw[3]);
13749     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13750           sc->mac_addr_str);
13751
13752     /* various MF mode sanity checks... */
13753
13754     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13755         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13756               SC_PORT(sc));
13757         return (1);
13758     }
13759
13760     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13761         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13762               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13763         return (1);
13764     }
13765
13766     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13767         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13768         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13769             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13770                   SC_VN(sc), OVLAN(sc));
13771             return (1);
13772         }
13773
13774         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13775             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13776                   mf_info->multi_vnics_mode, OVLAN(sc));
13777             return (1);
13778         }
13779
13780         /*
13781          * Verify all functions are either MF or SF mode. If MF, make sure
13782          * sure that all non-hidden functions have a valid ovlan. If SF,
13783          * make sure that all non-hidden functions have an invalid ovlan.
13784          */
13785         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13786             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13787             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13788             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13789                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13790                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13791                 BLOGE(sc, "mf_mode=SD function %d MF config "
13792                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13793                       i, mf_info->multi_vnics_mode, ovlan1);
13794                 return (1);
13795             }
13796         }
13797
13798         /* Verify all funcs on the same port each have a different ovlan. */
13799         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13800             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13801             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13802             /* iterate from the next function on the port to the max func */
13803             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13804                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13805                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13806                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13807                     VALID_OVLAN(ovlan1) &&
13808                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13809                     VALID_OVLAN(ovlan2) &&
13810                     (ovlan1 == ovlan2)) {
13811                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13812                               "have the same ovlan (%d)\n",
13813                           i, j, ovlan1);
13814                     return (1);
13815                 }
13816             }
13817         }
13818     } /* MULTI_FUNCTION_SD */
13819
13820     return (0);
13821 }
13822
13823 static int
13824 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13825 {
13826     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13827     uint32_t val, mac_upper;
13828     uint8_t i, vnic;
13829
13830     /* initialize mf_info defaults */
13831     mf_info->vnics_per_port   = 1;
13832     mf_info->multi_vnics_mode = FALSE;
13833     mf_info->path_has_ovlan   = FALSE;
13834     mf_info->mf_mode          = SINGLE_FUNCTION;
13835
13836     if (!CHIP_IS_MF_CAP(sc)) {
13837         return (0);
13838     }
13839
13840     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13841         BLOGE(sc, "Invalid mf_cfg_base!\n");
13842         return (1);
13843     }
13844
13845     /* get the MF mode (switch dependent / independent / single-function) */
13846
13847     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13848
13849     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13850     {
13851     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13852
13853         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13854
13855         /* check for legal upper mac bytes */
13856         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13857             mf_info->mf_mode = MULTI_FUNCTION_SI;
13858         } else {
13859             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13860         }
13861
13862         break;
13863
13864     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13865     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13866
13867         /* get outer vlan configuration */
13868         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13869
13870         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13871             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13872             mf_info->mf_mode = MULTI_FUNCTION_SD;
13873         } else {
13874             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13875         }
13876
13877         break;
13878
13879     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13880
13881         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13882         return (0);
13883
13884     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13885
13886         /*
13887          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13888          * and the MAC address is valid.
13889          */
13890         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13891
13892         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13893             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13894             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13895         } else {
13896             BLOGE(sc, "Invalid config for AFEX mode\n");
13897         }
13898
13899         break;
13900
13901     default:
13902
13903         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13904               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13905
13906         return (1);
13907     }
13908
13909     /* set path mf_mode (which could be different than function mf_mode) */
13910     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13911         mf_info->path_has_ovlan = TRUE;
13912     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13913         /*
13914          * Decide on path multi vnics mode. If we're not in MF mode and in
13915          * 4-port mode, this is good enough to check vnic-0 of the other port
13916          * on the same path
13917          */
13918         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13919             uint8_t other_port = !(PORT_ID(sc) & 1);
13920             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13921
13922             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13923
13924             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13925         }
13926     }
13927
13928     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13929         /* invalid MF config */
13930         if (SC_VN(sc) >= 1) {
13931             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13932             return (1);
13933         }
13934
13935         return (0);
13936     }
13937
13938     /* get the MF configuration */
13939     mf_info->mf_config[SC_VN(sc)] =
13940         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13941
13942     switch(mf_info->mf_mode)
13943     {
13944     case MULTI_FUNCTION_SD:
13945
13946         bxe_get_shmem_mf_cfg_info_sd(sc);
13947         break;
13948
13949     case MULTI_FUNCTION_SI:
13950
13951         bxe_get_shmem_mf_cfg_info_si(sc);
13952         break;
13953
13954     case MULTI_FUNCTION_AFEX:
13955
13956         bxe_get_shmem_mf_cfg_info_niv(sc);
13957         break;
13958
13959     default:
13960
13961         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13962               mf_info->mf_mode);
13963         return (1);
13964     }
13965
13966     /* get the congestion management parameters */
13967
13968     vnic = 0;
13969     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13970         /* get min/max bw */
13971         val = MFCFG_RD(sc, func_mf_config[i].config);
13972         mf_info->min_bw[vnic] =
13973             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
13974         mf_info->max_bw[vnic] =
13975             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
13976         vnic++;
13977     }
13978
13979     return (bxe_check_valid_mf_cfg(sc));
13980 }
13981
13982 static int
13983 bxe_get_shmem_info(struct bxe_softc *sc)
13984 {
13985     int port;
13986     uint32_t mac_hi, mac_lo, val;
13987
13988     port = SC_PORT(sc);
13989     mac_hi = mac_lo = 0;
13990
13991     sc->link_params.sc   = sc;
13992     sc->link_params.port = port;
13993
13994     /* get the hardware config info */
13995     sc->devinfo.hw_config =
13996         SHMEM_RD(sc, dev_info.shared_hw_config.config);
13997     sc->devinfo.hw_config2 =
13998         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
13999
14000     sc->link_params.hw_led_mode =
14001         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
14002          SHARED_HW_CFG_LED_MODE_SHIFT);
14003
14004     /* get the port feature config */
14005     sc->port.config =
14006         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
14007
14008     /* get the link params */
14009     sc->link_params.speed_cap_mask[0] =
14010         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
14011     sc->link_params.speed_cap_mask[1] =
14012         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
14013
14014     /* get the lane config */
14015     sc->link_params.lane_config =
14016         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
14017
14018     /* get the link config */
14019     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
14020     sc->port.link_config[ELINK_INT_PHY] = val;
14021     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
14022     sc->port.link_config[ELINK_EXT_PHY1] =
14023         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
14024
14025     /* get the override preemphasis flag and enable it or turn it off */
14026     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
14027     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
14028         sc->link_params.feature_config_flags |=
14029             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14030     } else {
14031         sc->link_params.feature_config_flags &=
14032             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14033     }
14034
14035     /* get the initial value of the link params */
14036     sc->link_params.multi_phy_config =
14037         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
14038
14039     /* get external phy info */
14040     sc->port.ext_phy_config =
14041         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
14042
14043     /* get the multifunction configuration */
14044     bxe_get_mf_cfg_info(sc);
14045
14046     /* get the mac address */
14047     if (IS_MF(sc)) {
14048         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
14049         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
14050     } else {
14051         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
14052         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
14053     }
14054
14055     if ((mac_lo == 0) && (mac_hi == 0)) {
14056         *sc->mac_addr_str = 0;
14057         BLOGE(sc, "No Ethernet address programmed!\n");
14058     } else {
14059         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
14060         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
14061         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
14062         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
14063         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
14064         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
14065         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
14066                  "%02x:%02x:%02x:%02x:%02x:%02x",
14067                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
14068                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
14069                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
14070         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
14071     }
14072
14073 #if 0
14074     if (!IS_MF(sc) &&
14075         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14076          PORT_FEAT_CFG_STORAGE_PERSONALITY_FCOE)) {
14077         sc->flags |= BXE_NO_ISCSI;
14078     }
14079     if (!IS_MF(sc) &&
14080         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14081          PORT_FEAT_CFG_STORAGE_PERSONALITY_ISCSI)) {
14082         sc->flags |= BXE_NO_FCOE_FLAG;
14083     }
14084 #endif
14085
14086     return (0);
14087 }
14088
14089 static void
14090 bxe_get_tunable_params(struct bxe_softc *sc)
14091 {
14092     /* sanity checks */
14093
14094     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
14095         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
14096         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
14097         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
14098         bxe_interrupt_mode = INTR_MODE_MSIX;
14099     }
14100
14101     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
14102         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
14103         bxe_queue_count = 0;
14104     }
14105
14106     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
14107         if (bxe_max_rx_bufs == 0) {
14108             bxe_max_rx_bufs = RX_BD_USABLE;
14109         } else {
14110             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
14111             bxe_max_rx_bufs = 2048;
14112         }
14113     }
14114
14115     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
14116         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
14117         bxe_hc_rx_ticks = 25;
14118     }
14119
14120     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
14121         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
14122         bxe_hc_tx_ticks = 50;
14123     }
14124
14125     if (bxe_max_aggregation_size == 0) {
14126         bxe_max_aggregation_size = TPA_AGG_SIZE;
14127     }
14128
14129     if (bxe_max_aggregation_size > 0xffff) {
14130         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
14131               bxe_max_aggregation_size);
14132         bxe_max_aggregation_size = TPA_AGG_SIZE;
14133     }
14134
14135     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
14136         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
14137         bxe_mrrs = -1;
14138     }
14139
14140     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
14141         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
14142         bxe_autogreeen = 0;
14143     }
14144
14145     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
14146         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
14147         bxe_udp_rss = 0;
14148     }
14149
14150     /* pull in user settings */
14151
14152     sc->interrupt_mode       = bxe_interrupt_mode;
14153     sc->max_rx_bufs          = bxe_max_rx_bufs;
14154     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
14155     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
14156     sc->max_aggregation_size = bxe_max_aggregation_size;
14157     sc->mrrs                 = bxe_mrrs;
14158     sc->autogreeen           = bxe_autogreeen;
14159     sc->udp_rss              = bxe_udp_rss;
14160
14161     if (bxe_interrupt_mode == INTR_MODE_INTX) {
14162         sc->num_queues = 1;
14163     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
14164         sc->num_queues =
14165             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
14166                 MAX_RSS_CHAINS);
14167         if (sc->num_queues > mp_ncpus) {
14168             sc->num_queues = mp_ncpus;
14169         }
14170     }
14171
14172     BLOGD(sc, DBG_LOAD,
14173           "User Config: "
14174           "debug=0x%lx "
14175           "interrupt_mode=%d "
14176           "queue_count=%d "
14177           "hc_rx_ticks=%d "
14178           "hc_tx_ticks=%d "
14179           "rx_budget=%d "
14180           "max_aggregation_size=%d "
14181           "mrrs=%d "
14182           "autogreeen=%d "
14183           "udp_rss=%d\n",
14184           bxe_debug,
14185           sc->interrupt_mode,
14186           sc->num_queues,
14187           sc->hc_rx_ticks,
14188           sc->hc_tx_ticks,
14189           bxe_rx_budget,
14190           sc->max_aggregation_size,
14191           sc->mrrs,
14192           sc->autogreeen,
14193           sc->udp_rss);
14194 }
14195
14196 static void
14197 bxe_media_detect(struct bxe_softc *sc)
14198 {
14199     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
14200     switch (sc->link_params.phy[phy_idx].media_type) {
14201     case ELINK_ETH_PHY_SFPP_10G_FIBER:
14202     case ELINK_ETH_PHY_XFP_FIBER:
14203         BLOGI(sc, "Found 10Gb Fiber media.\n");
14204         sc->media = IFM_10G_SR;
14205         break;
14206     case ELINK_ETH_PHY_SFP_1G_FIBER:
14207         BLOGI(sc, "Found 1Gb Fiber media.\n");
14208         sc->media = IFM_1000_SX;
14209         break;
14210     case ELINK_ETH_PHY_KR:
14211     case ELINK_ETH_PHY_CX4:
14212         BLOGI(sc, "Found 10GBase-CX4 media.\n");
14213         sc->media = IFM_10G_CX4;
14214         break;
14215     case ELINK_ETH_PHY_DA_TWINAX:
14216         BLOGI(sc, "Found 10Gb Twinax media.\n");
14217         sc->media = IFM_10G_TWINAX;
14218         break;
14219     case ELINK_ETH_PHY_BASE_T:
14220         if (sc->link_params.speed_cap_mask[0] &
14221             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
14222             BLOGI(sc, "Found 10GBase-T media.\n");
14223             sc->media = IFM_10G_T;
14224         } else {
14225             BLOGI(sc, "Found 1000Base-T media.\n");
14226             sc->media = IFM_1000_T;
14227         }
14228         break;
14229     case ELINK_ETH_PHY_NOT_PRESENT:
14230         BLOGI(sc, "Media not present.\n");
14231         sc->media = 0;
14232         break;
14233     case ELINK_ETH_PHY_UNSPECIFIED:
14234     default:
14235         BLOGI(sc, "Unknown media!\n");
14236         sc->media = 0;
14237         break;
14238     }
14239 }
14240
14241 #define GET_FIELD(value, fname)                     \
14242     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
14243 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
14244 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
14245
14246 static int
14247 bxe_get_igu_cam_info(struct bxe_softc *sc)
14248 {
14249     int pfid = SC_FUNC(sc);
14250     int igu_sb_id;
14251     uint32_t val;
14252     uint8_t fid, igu_sb_cnt = 0;
14253
14254     sc->igu_base_sb = 0xff;
14255
14256     if (CHIP_INT_MODE_IS_BC(sc)) {
14257         int vn = SC_VN(sc);
14258         igu_sb_cnt = sc->igu_sb_cnt;
14259         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
14260                            FP_SB_MAX_E1x);
14261         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
14262                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
14263         return (0);
14264     }
14265
14266     /* IGU in normal mode - read CAM */
14267     for (igu_sb_id = 0;
14268          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
14269          igu_sb_id++) {
14270         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
14271         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
14272             continue;
14273         }
14274         fid = IGU_FID(val);
14275         if ((fid & IGU_FID_ENCODE_IS_PF)) {
14276             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
14277                 continue;
14278             }
14279             if (IGU_VEC(val) == 0) {
14280                 /* default status block */
14281                 sc->igu_dsb_id = igu_sb_id;
14282             } else {
14283                 if (sc->igu_base_sb == 0xff) {
14284                     sc->igu_base_sb = igu_sb_id;
14285                 }
14286                 igu_sb_cnt++;
14287             }
14288         }
14289     }
14290
14291     /*
14292      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
14293      * that number of CAM entries will not be equal to the value advertised in
14294      * PCI. Driver should use the minimal value of both as the actual status
14295      * block count
14296      */
14297     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
14298
14299     if (igu_sb_cnt == 0) {
14300         BLOGE(sc, "CAM configuration error\n");
14301         return (-1);
14302     }
14303
14304     return (0);
14305 }
14306
14307 /*
14308  * Gather various information from the device config space, the device itself,
14309  * shmem, and the user input.
14310  */
14311 static int
14312 bxe_get_device_info(struct bxe_softc *sc)
14313 {
14314     uint32_t val;
14315     int rc;
14316
14317     /* Get the data for the device */
14318     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
14319     sc->devinfo.device_id    = pci_get_device(sc->dev);
14320     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
14321     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
14322
14323     /* get the chip revision (chip metal comes from pci config space) */
14324     sc->devinfo.chip_id     =
14325     sc->link_params.chip_id =
14326         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
14327          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
14328          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
14329          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
14330
14331     /* force 57811 according to MISC register */
14332     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
14333         if (CHIP_IS_57810(sc)) {
14334             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
14335                                    (sc->devinfo.chip_id & 0x0000ffff));
14336         } else if (CHIP_IS_57810_MF(sc)) {
14337             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
14338                                    (sc->devinfo.chip_id & 0x0000ffff));
14339         }
14340         sc->devinfo.chip_id |= 0x1;
14341     }
14342
14343     BLOGD(sc, DBG_LOAD,
14344           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
14345           sc->devinfo.chip_id,
14346           ((sc->devinfo.chip_id >> 16) & 0xffff),
14347           ((sc->devinfo.chip_id >> 12) & 0xf),
14348           ((sc->devinfo.chip_id >>  4) & 0xff),
14349           ((sc->devinfo.chip_id >>  0) & 0xf));
14350
14351     val = (REG_RD(sc, 0x2874) & 0x55);
14352     if ((sc->devinfo.chip_id & 0x1) ||
14353         (CHIP_IS_E1(sc) && val) ||
14354         (CHIP_IS_E1H(sc) && (val == 0x55))) {
14355         sc->flags |= BXE_ONE_PORT_FLAG;
14356         BLOGD(sc, DBG_LOAD, "single port device\n");
14357     }
14358
14359     /* set the doorbell size */
14360     sc->doorbell_size = (1 << BXE_DB_SHIFT);
14361
14362     /* determine whether the device is in 2 port or 4 port mode */
14363     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
14364     if (CHIP_IS_E2E3(sc)) {
14365         /*
14366          * Read port4mode_en_ovwr[0]:
14367          *   If 1, four port mode is in port4mode_en_ovwr[1].
14368          *   If 0, four port mode is in port4mode_en[0].
14369          */
14370         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
14371         if (val & 1) {
14372             val = ((val >> 1) & 1);
14373         } else {
14374             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
14375         }
14376
14377         sc->devinfo.chip_port_mode =
14378             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
14379
14380         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
14381     }
14382
14383     /* get the function and path info for the device */
14384     bxe_get_function_num(sc);
14385
14386     /* get the shared memory base address */
14387     sc->devinfo.shmem_base     =
14388     sc->link_params.shmem_base =
14389         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
14390     sc->devinfo.shmem2_base =
14391         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
14392                                   MISC_REG_GENERIC_CR_0));
14393
14394     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
14395           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
14396
14397     if (!sc->devinfo.shmem_base) {
14398         /* this should ONLY prevent upcoming shmem reads */
14399         BLOGI(sc, "MCP not active\n");
14400         sc->flags |= BXE_NO_MCP_FLAG;
14401         return (0);
14402     }
14403
14404     /* make sure the shared memory contents are valid */
14405     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
14406     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
14407         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
14408         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
14409         return (0);
14410     }
14411     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
14412
14413     /* get the bootcode version */
14414     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
14415     snprintf(sc->devinfo.bc_ver_str,
14416              sizeof(sc->devinfo.bc_ver_str),
14417              "%d.%d.%d",
14418              ((sc->devinfo.bc_ver >> 24) & 0xff),
14419              ((sc->devinfo.bc_ver >> 16) & 0xff),
14420              ((sc->devinfo.bc_ver >>  8) & 0xff));
14421     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
14422
14423     /* get the bootcode shmem address */
14424     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
14425     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
14426
14427     /* clean indirect addresses as they're not used */
14428     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
14429     if (IS_PF(sc)) {
14430         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
14431         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
14432         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
14433         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
14434         if (CHIP_IS_E1x(sc)) {
14435             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
14436             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
14437             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
14438             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
14439         }
14440
14441         /*
14442          * Enable internal target-read (in case we are probed after PF
14443          * FLR). Must be done prior to any BAR read access. Only for
14444          * 57712 and up
14445          */
14446         if (!CHIP_IS_E1x(sc)) {
14447             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
14448         }
14449     }
14450
14451     /* get the nvram size */
14452     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
14453     sc->devinfo.flash_size =
14454         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
14455     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
14456
14457     /* get PCI capabilites */
14458     bxe_probe_pci_caps(sc);
14459
14460     bxe_set_power_state(sc, PCI_PM_D0);
14461
14462     /* get various configuration parameters from shmem */
14463     bxe_get_shmem_info(sc);
14464
14465     if (sc->devinfo.pcie_msix_cap_reg != 0) {
14466         val = pci_read_config(sc->dev,
14467                               (sc->devinfo.pcie_msix_cap_reg +
14468                                PCIR_MSIX_CTRL),
14469                               2);
14470         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
14471     } else {
14472         sc->igu_sb_cnt = 1;
14473     }
14474
14475     sc->igu_base_addr = BAR_IGU_INTMEM;
14476
14477     /* initialize IGU parameters */
14478     if (CHIP_IS_E1x(sc)) {
14479         sc->devinfo.int_block = INT_BLOCK_HC;
14480         sc->igu_dsb_id = DEF_SB_IGU_ID;
14481         sc->igu_base_sb = 0;
14482     } else {
14483         sc->devinfo.int_block = INT_BLOCK_IGU;
14484
14485         /* do not allow device reset during IGU info preocessing */
14486         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14487
14488         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
14489
14490         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14491             int tout = 5000;
14492
14493             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
14494
14495             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
14496             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
14497             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
14498
14499             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14500                 tout--;
14501                 DELAY(1000);
14502             }
14503
14504             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14505                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
14506                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14507                 return (-1);
14508             }
14509         }
14510
14511         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14512             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
14513             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
14514         } else {
14515             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
14516         }
14517
14518         rc = bxe_get_igu_cam_info(sc);
14519
14520         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14521
14522         if (rc) {
14523             return (rc);
14524         }
14525     }
14526
14527     /*
14528      * Get base FW non-default (fast path) status block ID. This value is
14529      * used to initialize the fw_sb_id saved on the fp/queue structure to
14530      * determine the id used by the FW.
14531      */
14532     if (CHIP_IS_E1x(sc)) {
14533         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
14534     } else {
14535         /*
14536          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
14537          * the same queue are indicated on the same IGU SB). So we prefer
14538          * FW and IGU SBs to be the same value.
14539          */
14540         sc->base_fw_ndsb = sc->igu_base_sb;
14541     }
14542
14543     BLOGD(sc, DBG_LOAD,
14544           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
14545           sc->igu_dsb_id, sc->igu_base_sb,
14546           sc->igu_sb_cnt, sc->base_fw_ndsb);
14547
14548     elink_phy_probe(&sc->link_params);
14549
14550     return (0);
14551 }
14552
14553 static void
14554 bxe_link_settings_supported(struct bxe_softc *sc,
14555                             uint32_t         switch_cfg)
14556 {
14557     uint32_t cfg_size = 0;
14558     uint32_t idx;
14559     uint8_t port = SC_PORT(sc);
14560
14561     /* aggregation of supported attributes of all external phys */
14562     sc->port.supported[0] = 0;
14563     sc->port.supported[1] = 0;
14564
14565     switch (sc->link_params.num_phys) {
14566     case 1:
14567         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
14568         cfg_size = 1;
14569         break;
14570     case 2:
14571         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
14572         cfg_size = 1;
14573         break;
14574     case 3:
14575         if (sc->link_params.multi_phy_config &
14576             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
14577             sc->port.supported[1] =
14578                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14579             sc->port.supported[0] =
14580                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14581         } else {
14582             sc->port.supported[0] =
14583                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14584             sc->port.supported[1] =
14585                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14586         }
14587         cfg_size = 2;
14588         break;
14589     }
14590
14591     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14592         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14593               SHMEM_RD(sc,
14594                        dev_info.port_hw_config[port].external_phy_config),
14595               SHMEM_RD(sc,
14596                        dev_info.port_hw_config[port].external_phy_config2));
14597         return;
14598     }
14599
14600     if (CHIP_IS_E3(sc))
14601         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14602     else {
14603         switch (switch_cfg) {
14604         case ELINK_SWITCH_CFG_1G:
14605             sc->port.phy_addr =
14606                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14607             break;
14608         case ELINK_SWITCH_CFG_10G:
14609             sc->port.phy_addr =
14610                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14611             break;
14612         default:
14613             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14614                   sc->port.link_config[0]);
14615             return;
14616         }
14617     }
14618
14619     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14620
14621     /* mask what we support according to speed_cap_mask per configuration */
14622     for (idx = 0; idx < cfg_size; idx++) {
14623         if (!(sc->link_params.speed_cap_mask[idx] &
14624               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14625             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14626         }
14627
14628         if (!(sc->link_params.speed_cap_mask[idx] &
14629               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14630             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14631         }
14632
14633         if (!(sc->link_params.speed_cap_mask[idx] &
14634               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14635             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14636         }
14637
14638         if (!(sc->link_params.speed_cap_mask[idx] &
14639               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14640             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14641         }
14642
14643         if (!(sc->link_params.speed_cap_mask[idx] &
14644               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14645             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14646         }
14647
14648         if (!(sc->link_params.speed_cap_mask[idx] &
14649               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14650             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14651         }
14652
14653         if (!(sc->link_params.speed_cap_mask[idx] &
14654               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14655             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14656         }
14657
14658         if (!(sc->link_params.speed_cap_mask[idx] &
14659               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14660             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14661         }
14662     }
14663
14664     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14665           sc->port.supported[0], sc->port.supported[1]);
14666 }
14667
14668 static void
14669 bxe_link_settings_requested(struct bxe_softc *sc)
14670 {
14671     uint32_t link_config;
14672     uint32_t idx;
14673     uint32_t cfg_size = 0;
14674
14675     sc->port.advertising[0] = 0;
14676     sc->port.advertising[1] = 0;
14677
14678     switch (sc->link_params.num_phys) {
14679     case 1:
14680     case 2:
14681         cfg_size = 1;
14682         break;
14683     case 3:
14684         cfg_size = 2;
14685         break;
14686     }
14687
14688     for (idx = 0; idx < cfg_size; idx++) {
14689         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14690         link_config = sc->port.link_config[idx];
14691
14692         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14693         case PORT_FEATURE_LINK_SPEED_AUTO:
14694             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14695                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14696                 sc->port.advertising[idx] |= sc->port.supported[idx];
14697                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14698                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14699                     sc->port.advertising[idx] |=
14700                         (ELINK_SUPPORTED_100baseT_Half |
14701                          ELINK_SUPPORTED_100baseT_Full);
14702             } else {
14703                 /* force 10G, no AN */
14704                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14705                 sc->port.advertising[idx] |=
14706                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14707                 continue;
14708             }
14709             break;
14710
14711         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14712             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14713                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14714                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14715                                               ADVERTISED_TP);
14716             } else {
14717                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14718                           "speed_cap_mask=0x%08x\n",
14719                       link_config, sc->link_params.speed_cap_mask[idx]);
14720                 return;
14721             }
14722             break;
14723
14724         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14725             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14726                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14727                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14728                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14729                                               ADVERTISED_TP);
14730             } else {
14731                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14732                           "speed_cap_mask=0x%08x\n",
14733                       link_config, sc->link_params.speed_cap_mask[idx]);
14734                 return;
14735             }
14736             break;
14737
14738         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14739             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14740                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14741                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14742                                               ADVERTISED_TP);
14743             } else {
14744                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14745                           "speed_cap_mask=0x%08x\n",
14746                       link_config, sc->link_params.speed_cap_mask[idx]);
14747                 return;
14748             }
14749             break;
14750
14751         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14752             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14753                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14754                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14755                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14756                                               ADVERTISED_TP);
14757             } else {
14758                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14759                           "speed_cap_mask=0x%08x\n",
14760                       link_config, sc->link_params.speed_cap_mask[idx]);
14761                 return;
14762             }
14763             break;
14764
14765         case PORT_FEATURE_LINK_SPEED_1G:
14766             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14767                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14768                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14769                                               ADVERTISED_TP);
14770             } else {
14771                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14772                           "speed_cap_mask=0x%08x\n",
14773                       link_config, sc->link_params.speed_cap_mask[idx]);
14774                 return;
14775             }
14776             break;
14777
14778         case PORT_FEATURE_LINK_SPEED_2_5G:
14779             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14780                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14781                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14782                                               ADVERTISED_TP);
14783             } else {
14784                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14785                           "speed_cap_mask=0x%08x\n",
14786                       link_config, sc->link_params.speed_cap_mask[idx]);
14787                 return;
14788             }
14789             break;
14790
14791         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14792             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14793                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14794                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14795                                               ADVERTISED_FIBRE);
14796             } else {
14797                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14798                           "speed_cap_mask=0x%08x\n",
14799                       link_config, sc->link_params.speed_cap_mask[idx]);
14800                 return;
14801             }
14802             break;
14803
14804         case PORT_FEATURE_LINK_SPEED_20G:
14805             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14806             break;
14807
14808         default:
14809             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14810                       "speed_cap_mask=0x%08x\n",
14811                   link_config, sc->link_params.speed_cap_mask[idx]);
14812             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14813             sc->port.advertising[idx] = sc->port.supported[idx];
14814             break;
14815         }
14816
14817         sc->link_params.req_flow_ctrl[idx] =
14818             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14819
14820         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14821             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14822                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14823             } else {
14824                 bxe_set_requested_fc(sc);
14825             }
14826         }
14827
14828         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14829                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14830               sc->link_params.req_line_speed[idx],
14831               sc->link_params.req_duplex[idx],
14832               sc->link_params.req_flow_ctrl[idx],
14833               sc->port.advertising[idx]);
14834     }
14835 }
14836
14837 static void
14838 bxe_get_phy_info(struct bxe_softc *sc)
14839 {
14840     uint8_t port = SC_PORT(sc);
14841     uint32_t config = sc->port.config;
14842     uint32_t eee_mode;
14843
14844     /* shmem data already read in bxe_get_shmem_info() */
14845
14846     BLOGD(sc, DBG_LOAD, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14847                         "link_config0=0x%08x\n",
14848                sc->link_params.lane_config,
14849                sc->link_params.speed_cap_mask[0],
14850                sc->port.link_config[0]);
14851
14852     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14853     bxe_link_settings_requested(sc);
14854
14855     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14856         sc->link_params.feature_config_flags |=
14857             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14858     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14859         sc->link_params.feature_config_flags &=
14860             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14861     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14862         sc->link_params.feature_config_flags |=
14863             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14864     }
14865
14866     /* configure link feature according to nvram value */
14867     eee_mode =
14868         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14869           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14870          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14871     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14872         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14873                                     ELINK_EEE_MODE_ENABLE_LPI |
14874                                     ELINK_EEE_MODE_OUTPUT_TIME);
14875     } else {
14876         sc->link_params.eee_mode = 0;
14877     }
14878
14879     /* get the media type */
14880     bxe_media_detect(sc);
14881 }
14882
14883 static void
14884 bxe_get_params(struct bxe_softc *sc)
14885 {
14886     /* get user tunable params */
14887     bxe_get_tunable_params(sc);
14888
14889     /* select the RX and TX ring sizes */
14890     sc->tx_ring_size = TX_BD_USABLE;
14891     sc->rx_ring_size = RX_BD_USABLE;
14892
14893     /* XXX disable WoL */
14894     sc->wol = 0;
14895 }
14896
14897 static void
14898 bxe_set_modes_bitmap(struct bxe_softc *sc)
14899 {
14900     uint32_t flags = 0;
14901
14902     if (CHIP_REV_IS_FPGA(sc)) {
14903         SET_FLAGS(flags, MODE_FPGA);
14904     } else if (CHIP_REV_IS_EMUL(sc)) {
14905         SET_FLAGS(flags, MODE_EMUL);
14906     } else {
14907         SET_FLAGS(flags, MODE_ASIC);
14908     }
14909
14910     if (CHIP_IS_MODE_4_PORT(sc)) {
14911         SET_FLAGS(flags, MODE_PORT4);
14912     } else {
14913         SET_FLAGS(flags, MODE_PORT2);
14914     }
14915
14916     if (CHIP_IS_E2(sc)) {
14917         SET_FLAGS(flags, MODE_E2);
14918     } else if (CHIP_IS_E3(sc)) {
14919         SET_FLAGS(flags, MODE_E3);
14920         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14921             SET_FLAGS(flags, MODE_E3_A0);
14922         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14923             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14924         }
14925     }
14926
14927     if (IS_MF(sc)) {
14928         SET_FLAGS(flags, MODE_MF);
14929         switch (sc->devinfo.mf_info.mf_mode) {
14930         case MULTI_FUNCTION_SD:
14931             SET_FLAGS(flags, MODE_MF_SD);
14932             break;
14933         case MULTI_FUNCTION_SI:
14934             SET_FLAGS(flags, MODE_MF_SI);
14935             break;
14936         case MULTI_FUNCTION_AFEX:
14937             SET_FLAGS(flags, MODE_MF_AFEX);
14938             break;
14939         }
14940     } else {
14941         SET_FLAGS(flags, MODE_SF);
14942     }
14943
14944 #if defined(__LITTLE_ENDIAN)
14945     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14946 #else /* __BIG_ENDIAN */
14947     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14948 #endif
14949
14950     INIT_MODE_FLAGS(sc) = flags;
14951 }
14952
14953 static int
14954 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14955 {
14956     struct bxe_fastpath *fp;
14957     bus_addr_t busaddr;
14958     int max_agg_queues;
14959     int max_segments;
14960     bus_size_t max_size;
14961     bus_size_t max_seg_size;
14962     char buf[32];
14963     int rc;
14964     int i, j;
14965
14966     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14967
14968     /* allocate the parent bus DMA tag */
14969     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
14970                             1,                        /* alignment */
14971                             0,                        /* boundary limit */
14972                             BUS_SPACE_MAXADDR,        /* restricted low */
14973                             BUS_SPACE_MAXADDR,        /* restricted hi */
14974                             NULL,                     /* addr filter() */
14975                             NULL,                     /* addr filter() arg */
14976                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
14977                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
14978                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
14979                             0,                        /* flags */
14980                             NULL,                     /* lock() */
14981                             NULL,                     /* lock() arg */
14982                             &sc->parent_dma_tag);     /* returned dma tag */
14983     if (rc != 0) {
14984         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
14985         return (1);
14986     }
14987
14988     /************************/
14989     /* DEFAULT STATUS BLOCK */
14990     /************************/
14991
14992     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
14993                       &sc->def_sb_dma, "default status block") != 0) {
14994         /* XXX */
14995         bus_dma_tag_destroy(sc->parent_dma_tag);
14996         return (1);
14997     }
14998
14999     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
15000
15001     /***************/
15002     /* EVENT QUEUE */
15003     /***************/
15004
15005     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15006                       &sc->eq_dma, "event queue") != 0) {
15007         /* XXX */
15008         bxe_dma_free(sc, &sc->def_sb_dma);
15009         sc->def_sb = NULL;
15010         bus_dma_tag_destroy(sc->parent_dma_tag);
15011         return (1);
15012     }
15013
15014     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
15015
15016     /*************/
15017     /* SLOW PATH */
15018     /*************/
15019
15020     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
15021                       &sc->sp_dma, "slow path") != 0) {
15022         /* XXX */
15023         bxe_dma_free(sc, &sc->eq_dma);
15024         sc->eq = NULL;
15025         bxe_dma_free(sc, &sc->def_sb_dma);
15026         sc->def_sb = NULL;
15027         bus_dma_tag_destroy(sc->parent_dma_tag);
15028         return (1);
15029     }
15030
15031     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
15032
15033     /*******************/
15034     /* SLOW PATH QUEUE */
15035     /*******************/
15036
15037     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15038                       &sc->spq_dma, "slow path queue") != 0) {
15039         /* XXX */
15040         bxe_dma_free(sc, &sc->sp_dma);
15041         sc->sp = NULL;
15042         bxe_dma_free(sc, &sc->eq_dma);
15043         sc->eq = NULL;
15044         bxe_dma_free(sc, &sc->def_sb_dma);
15045         sc->def_sb = NULL;
15046         bus_dma_tag_destroy(sc->parent_dma_tag);
15047         return (1);
15048     }
15049
15050     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
15051
15052     /***************************/
15053     /* FW DECOMPRESSION BUFFER */
15054     /***************************/
15055
15056     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
15057                       "fw decompression buffer") != 0) {
15058         /* XXX */
15059         bxe_dma_free(sc, &sc->spq_dma);
15060         sc->spq = NULL;
15061         bxe_dma_free(sc, &sc->sp_dma);
15062         sc->sp = NULL;
15063         bxe_dma_free(sc, &sc->eq_dma);
15064         sc->eq = NULL;
15065         bxe_dma_free(sc, &sc->def_sb_dma);
15066         sc->def_sb = NULL;
15067         bus_dma_tag_destroy(sc->parent_dma_tag);
15068         return (1);
15069     }
15070
15071     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
15072
15073     if ((sc->gz_strm =
15074          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
15075         /* XXX */
15076         bxe_dma_free(sc, &sc->gz_buf_dma);
15077         sc->gz_buf = NULL;
15078         bxe_dma_free(sc, &sc->spq_dma);
15079         sc->spq = NULL;
15080         bxe_dma_free(sc, &sc->sp_dma);
15081         sc->sp = NULL;
15082         bxe_dma_free(sc, &sc->eq_dma);
15083         sc->eq = NULL;
15084         bxe_dma_free(sc, &sc->def_sb_dma);
15085         sc->def_sb = NULL;
15086         bus_dma_tag_destroy(sc->parent_dma_tag);
15087         return (1);
15088     }
15089
15090     /*************/
15091     /* FASTPATHS */
15092     /*************/
15093
15094     /* allocate DMA memory for each fastpath structure */
15095     for (i = 0; i < sc->num_queues; i++) {
15096         fp = &sc->fp[i];
15097         fp->sc    = sc;
15098         fp->index = i;
15099
15100         /*******************/
15101         /* FP STATUS BLOCK */
15102         /*******************/
15103
15104         snprintf(buf, sizeof(buf), "fp %d status block", i);
15105         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
15106                           &fp->sb_dma, buf) != 0) {
15107             /* XXX unwind and free previous fastpath allocations */
15108             BLOGE(sc, "Failed to alloc %s\n", buf);
15109             return (1);
15110         } else {
15111             if (CHIP_IS_E2E3(sc)) {
15112                 fp->status_block.e2_sb =
15113                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
15114             } else {
15115                 fp->status_block.e1x_sb =
15116                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
15117             }
15118         }
15119
15120         /******************/
15121         /* FP TX BD CHAIN */
15122         /******************/
15123
15124         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
15125         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
15126                           &fp->tx_dma, buf) != 0) {
15127             /* XXX unwind and free previous fastpath allocations */
15128             BLOGE(sc, "Failed to alloc %s\n", buf);
15129             return (1);
15130         } else {
15131             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
15132         }
15133
15134         /* link together the tx bd chain pages */
15135         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
15136             /* index into the tx bd chain array to last entry per page */
15137             struct eth_tx_next_bd *tx_next_bd =
15138                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
15139             /* point to the next page and wrap from last page */
15140             busaddr = (fp->tx_dma.paddr +
15141                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
15142             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
15143             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
15144         }
15145
15146         /******************/
15147         /* FP RX BD CHAIN */
15148         /******************/
15149
15150         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
15151         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
15152                           &fp->rx_dma, buf) != 0) {
15153             /* XXX unwind and free previous fastpath allocations */
15154             BLOGE(sc, "Failed to alloc %s\n", buf);
15155             return (1);
15156         } else {
15157             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
15158         }
15159
15160         /* link together the rx bd chain pages */
15161         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
15162             /* index into the rx bd chain array to last entry per page */
15163             struct eth_rx_bd *rx_bd =
15164                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
15165             /* point to the next page and wrap from last page */
15166             busaddr = (fp->rx_dma.paddr +
15167                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
15168             rx_bd->addr_hi = htole32(U64_HI(busaddr));
15169             rx_bd->addr_lo = htole32(U64_LO(busaddr));
15170         }
15171
15172         /*******************/
15173         /* FP RX RCQ CHAIN */
15174         /*******************/
15175
15176         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
15177         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
15178                           &fp->rcq_dma, buf) != 0) {
15179             /* XXX unwind and free previous fastpath allocations */
15180             BLOGE(sc, "Failed to alloc %s\n", buf);
15181             return (1);
15182         } else {
15183             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
15184         }
15185
15186         /* link together the rcq chain pages */
15187         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
15188             /* index into the rcq chain array to last entry per page */
15189             struct eth_rx_cqe_next_page *rx_cqe_next =
15190                 (struct eth_rx_cqe_next_page *)
15191                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
15192             /* point to the next page and wrap from last page */
15193             busaddr = (fp->rcq_dma.paddr +
15194                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
15195             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
15196             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
15197         }
15198
15199         /*******************/
15200         /* FP RX SGE CHAIN */
15201         /*******************/
15202
15203         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
15204         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
15205                           &fp->rx_sge_dma, buf) != 0) {
15206             /* XXX unwind and free previous fastpath allocations */
15207             BLOGE(sc, "Failed to alloc %s\n", buf);
15208             return (1);
15209         } else {
15210             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
15211         }
15212
15213         /* link together the sge chain pages */
15214         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
15215             /* index into the rcq chain array to last entry per page */
15216             struct eth_rx_sge *rx_sge =
15217                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
15218             /* point to the next page and wrap from last page */
15219             busaddr = (fp->rx_sge_dma.paddr +
15220                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
15221             rx_sge->addr_hi = htole32(U64_HI(busaddr));
15222             rx_sge->addr_lo = htole32(U64_LO(busaddr));
15223         }
15224
15225         /***********************/
15226         /* FP TX MBUF DMA MAPS */
15227         /***********************/
15228
15229         /* set required sizes before mapping to conserve resources */
15230         if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
15231             max_size     = BXE_TSO_MAX_SIZE;
15232             max_segments = BXE_TSO_MAX_SEGMENTS;
15233             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
15234         } else {
15235             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
15236             max_segments = BXE_MAX_SEGMENTS;
15237             max_seg_size = MCLBYTES;
15238         }
15239
15240         /* create a dma tag for the tx mbufs */
15241         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15242                                 1,                  /* alignment */
15243                                 0,                  /* boundary limit */
15244                                 BUS_SPACE_MAXADDR,  /* restricted low */
15245                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15246                                 NULL,               /* addr filter() */
15247                                 NULL,               /* addr filter() arg */
15248                                 max_size,           /* max map size */
15249                                 max_segments,       /* num discontinuous */
15250                                 max_seg_size,       /* max seg size */
15251                                 0,                  /* flags */
15252                                 NULL,               /* lock() */
15253                                 NULL,               /* lock() arg */
15254                                 &fp->tx_mbuf_tag);  /* returned dma tag */
15255         if (rc != 0) {
15256             /* XXX unwind and free previous fastpath allocations */
15257             BLOGE(sc, "Failed to create dma tag for "
15258                       "'fp %d tx mbufs' (%d)\n",
15259                   i, rc);
15260             return (1);
15261         }
15262
15263         /* create dma maps for each of the tx mbuf clusters */
15264         for (j = 0; j < TX_BD_TOTAL; j++) {
15265             if (bus_dmamap_create(fp->tx_mbuf_tag,
15266                                   BUS_DMA_NOWAIT,
15267                                   &fp->tx_mbuf_chain[j].m_map)) {
15268                 /* XXX unwind and free previous fastpath allocations */
15269                 BLOGE(sc, "Failed to create dma map for "
15270                           "'fp %d tx mbuf %d' (%d)\n",
15271                       i, j, rc);
15272                 return (1);
15273             }
15274         }
15275
15276         /***********************/
15277         /* FP RX MBUF DMA MAPS */
15278         /***********************/
15279
15280         /* create a dma tag for the rx mbufs */
15281         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15282                                 1,                  /* alignment */
15283                                 0,                  /* boundary limit */
15284                                 BUS_SPACE_MAXADDR,  /* restricted low */
15285                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15286                                 NULL,               /* addr filter() */
15287                                 NULL,               /* addr filter() arg */
15288                                 MJUM9BYTES,         /* max map size */
15289                                 1,                  /* num discontinuous */
15290                                 MJUM9BYTES,         /* max seg size */
15291                                 0,                  /* flags */
15292                                 NULL,               /* lock() */
15293                                 NULL,               /* lock() arg */
15294                                 &fp->rx_mbuf_tag);  /* returned dma tag */
15295         if (rc != 0) {
15296             /* XXX unwind and free previous fastpath allocations */
15297             BLOGE(sc, "Failed to create dma tag for "
15298                       "'fp %d rx mbufs' (%d)\n",
15299                   i, rc);
15300             return (1);
15301         }
15302
15303         /* create dma maps for each of the rx mbuf clusters */
15304         for (j = 0; j < RX_BD_TOTAL; j++) {
15305             if (bus_dmamap_create(fp->rx_mbuf_tag,
15306                                   BUS_DMA_NOWAIT,
15307                                   &fp->rx_mbuf_chain[j].m_map)) {
15308                 /* XXX unwind and free previous fastpath allocations */
15309                 BLOGE(sc, "Failed to create dma map for "
15310                           "'fp %d rx mbuf %d' (%d)\n",
15311                       i, j, rc);
15312                 return (1);
15313             }
15314         }
15315
15316         /* create dma map for the spare rx mbuf cluster */
15317         if (bus_dmamap_create(fp->rx_mbuf_tag,
15318                               BUS_DMA_NOWAIT,
15319                               &fp->rx_mbuf_spare_map)) {
15320             /* XXX unwind and free previous fastpath allocations */
15321             BLOGE(sc, "Failed to create dma map for "
15322                       "'fp %d spare rx mbuf' (%d)\n",
15323                   i, rc);
15324             return (1);
15325         }
15326
15327         /***************************/
15328         /* FP RX SGE MBUF DMA MAPS */
15329         /***************************/
15330
15331         /* create a dma tag for the rx sge mbufs */
15332         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15333                                 1,                  /* alignment */
15334                                 0,                  /* boundary limit */
15335                                 BUS_SPACE_MAXADDR,  /* restricted low */
15336                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15337                                 NULL,               /* addr filter() */
15338                                 NULL,               /* addr filter() arg */
15339                                 BCM_PAGE_SIZE,      /* max map size */
15340                                 1,                  /* num discontinuous */
15341                                 BCM_PAGE_SIZE,      /* max seg size */
15342                                 0,                  /* flags */
15343                                 NULL,               /* lock() */
15344                                 NULL,               /* lock() arg */
15345                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
15346         if (rc != 0) {
15347             /* XXX unwind and free previous fastpath allocations */
15348             BLOGE(sc, "Failed to create dma tag for "
15349                       "'fp %d rx sge mbufs' (%d)\n",
15350                   i, rc);
15351             return (1);
15352         }
15353
15354         /* create dma maps for the rx sge mbuf clusters */
15355         for (j = 0; j < RX_SGE_TOTAL; j++) {
15356             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15357                                   BUS_DMA_NOWAIT,
15358                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
15359                 /* XXX unwind and free previous fastpath allocations */
15360                 BLOGE(sc, "Failed to create dma map for "
15361                           "'fp %d rx sge mbuf %d' (%d)\n",
15362                       i, j, rc);
15363                 return (1);
15364             }
15365         }
15366
15367         /* create dma map for the spare rx sge mbuf cluster */
15368         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15369                               BUS_DMA_NOWAIT,
15370                               &fp->rx_sge_mbuf_spare_map)) {
15371             /* XXX unwind and free previous fastpath allocations */
15372             BLOGE(sc, "Failed to create dma map for "
15373                       "'fp %d spare rx sge mbuf' (%d)\n",
15374                   i, rc);
15375             return (1);
15376         }
15377
15378         /***************************/
15379         /* FP RX TPA MBUF DMA MAPS */
15380         /***************************/
15381
15382         /* create dma maps for the rx tpa mbuf clusters */
15383         max_agg_queues = MAX_AGG_QS(sc);
15384
15385         for (j = 0; j < max_agg_queues; j++) {
15386             if (bus_dmamap_create(fp->rx_mbuf_tag,
15387                                   BUS_DMA_NOWAIT,
15388                                   &fp->rx_tpa_info[j].bd.m_map)) {
15389                 /* XXX unwind and free previous fastpath allocations */
15390                 BLOGE(sc, "Failed to create dma map for "
15391                           "'fp %d rx tpa mbuf %d' (%d)\n",
15392                       i, j, rc);
15393                 return (1);
15394             }
15395         }
15396
15397         /* create dma map for the spare rx tpa mbuf cluster */
15398         if (bus_dmamap_create(fp->rx_mbuf_tag,
15399                               BUS_DMA_NOWAIT,
15400                               &fp->rx_tpa_info_mbuf_spare_map)) {
15401             /* XXX unwind and free previous fastpath allocations */
15402             BLOGE(sc, "Failed to create dma map for "
15403                       "'fp %d spare rx tpa mbuf' (%d)\n",
15404                   i, rc);
15405             return (1);
15406         }
15407
15408         bxe_init_sge_ring_bit_mask(fp);
15409     }
15410
15411     return (0);
15412 }
15413
15414 static void
15415 bxe_free_hsi_mem(struct bxe_softc *sc)
15416 {
15417     struct bxe_fastpath *fp;
15418     int max_agg_queues;
15419     int i, j;
15420
15421     if (sc->parent_dma_tag == NULL) {
15422         return; /* assume nothing was allocated */
15423     }
15424
15425     for (i = 0; i < sc->num_queues; i++) {
15426         fp = &sc->fp[i];
15427
15428         /*******************/
15429         /* FP STATUS BLOCK */
15430         /*******************/
15431
15432         bxe_dma_free(sc, &fp->sb_dma);
15433         memset(&fp->status_block, 0, sizeof(fp->status_block));
15434
15435         /******************/
15436         /* FP TX BD CHAIN */
15437         /******************/
15438
15439         bxe_dma_free(sc, &fp->tx_dma);
15440         fp->tx_chain = NULL;
15441
15442         /******************/
15443         /* FP RX BD CHAIN */
15444         /******************/
15445
15446         bxe_dma_free(sc, &fp->rx_dma);
15447         fp->rx_chain = NULL;
15448
15449         /*******************/
15450         /* FP RX RCQ CHAIN */
15451         /*******************/
15452
15453         bxe_dma_free(sc, &fp->rcq_dma);
15454         fp->rcq_chain = NULL;
15455
15456         /*******************/
15457         /* FP RX SGE CHAIN */
15458         /*******************/
15459
15460         bxe_dma_free(sc, &fp->rx_sge_dma);
15461         fp->rx_sge_chain = NULL;
15462
15463         /***********************/
15464         /* FP TX MBUF DMA MAPS */
15465         /***********************/
15466
15467         if (fp->tx_mbuf_tag != NULL) {
15468             for (j = 0; j < TX_BD_TOTAL; j++) {
15469                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
15470                     bus_dmamap_unload(fp->tx_mbuf_tag,
15471                                       fp->tx_mbuf_chain[j].m_map);
15472                     bus_dmamap_destroy(fp->tx_mbuf_tag,
15473                                        fp->tx_mbuf_chain[j].m_map);
15474                 }
15475             }
15476
15477             bus_dma_tag_destroy(fp->tx_mbuf_tag);
15478             fp->tx_mbuf_tag = NULL;
15479         }
15480
15481         /***********************/
15482         /* FP RX MBUF DMA MAPS */
15483         /***********************/
15484
15485         if (fp->rx_mbuf_tag != NULL) {
15486             for (j = 0; j < RX_BD_TOTAL; j++) {
15487                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
15488                     bus_dmamap_unload(fp->rx_mbuf_tag,
15489                                       fp->rx_mbuf_chain[j].m_map);
15490                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15491                                        fp->rx_mbuf_chain[j].m_map);
15492                 }
15493             }
15494
15495             if (fp->rx_mbuf_spare_map != NULL) {
15496                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15497                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15498             }
15499
15500             /***************************/
15501             /* FP RX TPA MBUF DMA MAPS */
15502             /***************************/
15503
15504             max_agg_queues = MAX_AGG_QS(sc);
15505
15506             for (j = 0; j < max_agg_queues; j++) {
15507                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
15508                     bus_dmamap_unload(fp->rx_mbuf_tag,
15509                                       fp->rx_tpa_info[j].bd.m_map);
15510                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15511                                        fp->rx_tpa_info[j].bd.m_map);
15512                 }
15513             }
15514
15515             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
15516                 bus_dmamap_unload(fp->rx_mbuf_tag,
15517                                   fp->rx_tpa_info_mbuf_spare_map);
15518                 bus_dmamap_destroy(fp->rx_mbuf_tag,
15519                                    fp->rx_tpa_info_mbuf_spare_map);
15520             }
15521
15522             bus_dma_tag_destroy(fp->rx_mbuf_tag);
15523             fp->rx_mbuf_tag = NULL;
15524         }
15525
15526         /***************************/
15527         /* FP RX SGE MBUF DMA MAPS */
15528         /***************************/
15529
15530         if (fp->rx_sge_mbuf_tag != NULL) {
15531             for (j = 0; j < RX_SGE_TOTAL; j++) {
15532                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
15533                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15534                                       fp->rx_sge_mbuf_chain[j].m_map);
15535                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15536                                        fp->rx_sge_mbuf_chain[j].m_map);
15537                 }
15538             }
15539
15540             if (fp->rx_sge_mbuf_spare_map != NULL) {
15541                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15542                                   fp->rx_sge_mbuf_spare_map);
15543                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15544                                    fp->rx_sge_mbuf_spare_map);
15545             }
15546
15547             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
15548             fp->rx_sge_mbuf_tag = NULL;
15549         }
15550     }
15551
15552     /***************************/
15553     /* FW DECOMPRESSION BUFFER */
15554     /***************************/
15555
15556     bxe_dma_free(sc, &sc->gz_buf_dma);
15557     sc->gz_buf = NULL;
15558     free(sc->gz_strm, M_DEVBUF);
15559     sc->gz_strm = NULL;
15560
15561     /*******************/
15562     /* SLOW PATH QUEUE */
15563     /*******************/
15564
15565     bxe_dma_free(sc, &sc->spq_dma);
15566     sc->spq = NULL;
15567
15568     /*************/
15569     /* SLOW PATH */
15570     /*************/
15571
15572     bxe_dma_free(sc, &sc->sp_dma);
15573     sc->sp = NULL;
15574
15575     /***************/
15576     /* EVENT QUEUE */
15577     /***************/
15578
15579     bxe_dma_free(sc, &sc->eq_dma);
15580     sc->eq = NULL;
15581
15582     /************************/
15583     /* DEFAULT STATUS BLOCK */
15584     /************************/
15585
15586     bxe_dma_free(sc, &sc->def_sb_dma);
15587     sc->def_sb = NULL;
15588
15589     bus_dma_tag_destroy(sc->parent_dma_tag);
15590     sc->parent_dma_tag = NULL;
15591 }
15592
15593 /*
15594  * Previous driver DMAE transaction may have occurred when pre-boot stage
15595  * ended and boot began. This would invalidate the addresses of the
15596  * transaction, resulting in was-error bit set in the PCI causing all
15597  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15598  * the interrupt which detected this from the pglueb and the was-done bit
15599  */
15600 static void
15601 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15602 {
15603     uint32_t val;
15604
15605     if (!CHIP_IS_E1x(sc)) {
15606         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15607         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15608             BLOGD(sc, DBG_LOAD,
15609                   "Clearing 'was-error' bit that was set in pglueb");
15610             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15611         }
15612     }
15613 }
15614
15615 static int
15616 bxe_prev_mcp_done(struct bxe_softc *sc)
15617 {
15618     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15619                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15620     if (!rc) {
15621         BLOGE(sc, "MCP response failure, aborting\n");
15622         return (-1);
15623     }
15624
15625     return (0);
15626 }
15627
15628 static struct bxe_prev_list_node *
15629 bxe_prev_path_get_entry(struct bxe_softc *sc)
15630 {
15631     struct bxe_prev_list_node *tmp;
15632
15633     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15634         if ((sc->pcie_bus == tmp->bus) &&
15635             (sc->pcie_device == tmp->slot) &&
15636             (SC_PATH(sc) == tmp->path)) {
15637             return (tmp);
15638         }
15639     }
15640
15641     return (NULL);
15642 }
15643
15644 static uint8_t
15645 bxe_prev_is_path_marked(struct bxe_softc *sc)
15646 {
15647     struct bxe_prev_list_node *tmp;
15648     int rc = FALSE;
15649
15650     mtx_lock(&bxe_prev_mtx);
15651
15652     tmp = bxe_prev_path_get_entry(sc);
15653     if (tmp) {
15654         if (tmp->aer) {
15655             BLOGD(sc, DBG_LOAD,
15656                   "Path %d/%d/%d was marked by AER\n",
15657                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15658         } else {
15659             rc = TRUE;
15660             BLOGD(sc, DBG_LOAD,
15661                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15662                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15663         }
15664     }
15665
15666     mtx_unlock(&bxe_prev_mtx);
15667
15668     return (rc);
15669 }
15670
15671 static int
15672 bxe_prev_mark_path(struct bxe_softc *sc,
15673                    uint8_t          after_undi)
15674 {
15675     struct bxe_prev_list_node *tmp;
15676
15677     mtx_lock(&bxe_prev_mtx);
15678
15679     /* Check whether the entry for this path already exists */
15680     tmp = bxe_prev_path_get_entry(sc);
15681     if (tmp) {
15682         if (!tmp->aer) {
15683             BLOGD(sc, DBG_LOAD,
15684                   "Re-marking AER in path %d/%d/%d\n",
15685                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15686         } else {
15687             BLOGD(sc, DBG_LOAD,
15688                   "Removing AER indication from path %d/%d/%d\n",
15689                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15690             tmp->aer = 0;
15691         }
15692
15693         mtx_unlock(&bxe_prev_mtx);
15694         return (0);
15695     }
15696
15697     mtx_unlock(&bxe_prev_mtx);
15698
15699     /* Create an entry for this path and add it */
15700     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15701                  (M_NOWAIT | M_ZERO));
15702     if (!tmp) {
15703         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15704         return (-1);
15705     }
15706
15707     tmp->bus  = sc->pcie_bus;
15708     tmp->slot = sc->pcie_device;
15709     tmp->path = SC_PATH(sc);
15710     tmp->aer  = 0;
15711     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15712
15713     mtx_lock(&bxe_prev_mtx);
15714
15715     BLOGD(sc, DBG_LOAD,
15716           "Marked path %d/%d/%d - finished previous unload\n",
15717           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15718     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15719
15720     mtx_unlock(&bxe_prev_mtx);
15721
15722     return (0);
15723 }
15724
15725 static int
15726 bxe_do_flr(struct bxe_softc *sc)
15727 {
15728     int i;
15729
15730     /* only E2 and onwards support FLR */
15731     if (CHIP_IS_E1x(sc)) {
15732         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15733         return (-1);
15734     }
15735
15736     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15737     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15738         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15739               sc->devinfo.bc_ver);
15740         return (-1);
15741     }
15742
15743     /* Wait for Transaction Pending bit clean */
15744     for (i = 0; i < 4; i++) {
15745         if (i) {
15746             DELAY(((1 << (i - 1)) * 100) * 1000);
15747         }
15748
15749         if (!bxe_is_pcie_pending(sc)) {
15750             goto clear;
15751         }
15752     }
15753
15754     BLOGE(sc, "PCIE transaction is not cleared, "
15755               "proceeding with reset anyway\n");
15756
15757 clear:
15758
15759     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15760     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15761
15762     return (0);
15763 }
15764
15765 struct bxe_mac_vals {
15766     uint32_t xmac_addr;
15767     uint32_t xmac_val;
15768     uint32_t emac_addr;
15769     uint32_t emac_val;
15770     uint32_t umac_addr;
15771     uint32_t umac_val;
15772     uint32_t bmac_addr;
15773     uint32_t bmac_val[2];
15774 };
15775
15776 static void
15777 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15778                           struct bxe_mac_vals *vals)
15779 {
15780     uint32_t val, base_addr, offset, mask, reset_reg;
15781     uint8_t mac_stopped = FALSE;
15782     uint8_t port = SC_PORT(sc);
15783     uint32_t wb_data[2];
15784
15785     /* reset addresses as they also mark which values were changed */
15786     vals->bmac_addr = 0;
15787     vals->umac_addr = 0;
15788     vals->xmac_addr = 0;
15789     vals->emac_addr = 0;
15790
15791     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15792
15793     if (!CHIP_IS_E3(sc)) {
15794         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15795         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15796         if ((mask & reset_reg) && val) {
15797             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15798             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15799                                     : NIG_REG_INGRESS_BMAC0_MEM;
15800             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15801                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15802
15803             /*
15804              * use rd/wr since we cannot use dmae. This is safe
15805              * since MCP won't access the bus due to the request
15806              * to unload, and no function on the path can be
15807              * loaded at this time.
15808              */
15809             wb_data[0] = REG_RD(sc, base_addr + offset);
15810             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15811             vals->bmac_addr = base_addr + offset;
15812             vals->bmac_val[0] = wb_data[0];
15813             vals->bmac_val[1] = wb_data[1];
15814             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15815             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15816             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15817         }
15818
15819         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15820         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15821         vals->emac_val = REG_RD(sc, vals->emac_addr);
15822         REG_WR(sc, vals->emac_addr, 0);
15823         mac_stopped = TRUE;
15824     } else {
15825         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15826             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15827             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15828             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15829             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15830             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15831             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15832             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15833             REG_WR(sc, vals->xmac_addr, 0);
15834             mac_stopped = TRUE;
15835         }
15836
15837         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15838         if (mask & reset_reg) {
15839             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15840             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15841             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15842             vals->umac_val = REG_RD(sc, vals->umac_addr);
15843             REG_WR(sc, vals->umac_addr, 0);
15844             mac_stopped = TRUE;
15845         }
15846     }
15847
15848     if (mac_stopped) {
15849         DELAY(20000);
15850     }
15851 }
15852
15853 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15854 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15855 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15856 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15857
15858 static void
15859 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15860                          uint8_t          port,
15861                          uint8_t          inc)
15862 {
15863     uint16_t rcq, bd;
15864     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15865
15866     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15867     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15868
15869     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15870     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15871
15872     BLOGD(sc, DBG_LOAD,
15873           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15874           port, bd, rcq);
15875 }
15876
15877 static int
15878 bxe_prev_unload_common(struct bxe_softc *sc)
15879 {
15880     uint32_t reset_reg, tmp_reg = 0, rc;
15881     uint8_t prev_undi = FALSE;
15882     struct bxe_mac_vals mac_vals;
15883     uint32_t timer_count = 1000;
15884     uint32_t prev_brb;
15885
15886     /*
15887      * It is possible a previous function received 'common' answer,
15888      * but hasn't loaded yet, therefore creating a scenario of
15889      * multiple functions receiving 'common' on the same path.
15890      */
15891     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15892
15893     memset(&mac_vals, 0, sizeof(mac_vals));
15894
15895     if (bxe_prev_is_path_marked(sc)) {
15896         return (bxe_prev_mcp_done(sc));
15897     }
15898
15899     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15900
15901     /* Reset should be performed after BRB is emptied */
15902     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15903         /* Close the MAC Rx to prevent BRB from filling up */
15904         bxe_prev_unload_close_mac(sc, &mac_vals);
15905
15906         /* close LLH filters towards the BRB */
15907         elink_set_rx_filter(&sc->link_params, 0);
15908
15909         /*
15910          * Check if the UNDI driver was previously loaded.
15911          * UNDI driver initializes CID offset for normal bell to 0x7
15912          */
15913         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15914             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15915             if (tmp_reg == 0x7) {
15916                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15917                 prev_undi = TRUE;
15918                 /* clear the UNDI indication */
15919                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15920                 /* clear possible idle check errors */
15921                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15922             }
15923         }
15924
15925         /* wait until BRB is empty */
15926         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15927         while (timer_count) {
15928             prev_brb = tmp_reg;
15929
15930             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15931             if (!tmp_reg) {
15932                 break;
15933             }
15934
15935             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15936
15937             /* reset timer as long as BRB actually gets emptied */
15938             if (prev_brb > tmp_reg) {
15939                 timer_count = 1000;
15940             } else {
15941                 timer_count--;
15942             }
15943
15944             /* If UNDI resides in memory, manually increment it */
15945             if (prev_undi) {
15946                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15947             }
15948
15949             DELAY(10);
15950         }
15951
15952         if (!timer_count) {
15953             BLOGE(sc, "Failed to empty BRB\n");
15954         }
15955     }
15956
15957     /* No packets are in the pipeline, path is ready for reset */
15958     bxe_reset_common(sc);
15959
15960     if (mac_vals.xmac_addr) {
15961         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15962     }
15963     if (mac_vals.umac_addr) {
15964         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15965     }
15966     if (mac_vals.emac_addr) {
15967         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15968     }
15969     if (mac_vals.bmac_addr) {
15970         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
15971         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
15972     }
15973
15974     rc = bxe_prev_mark_path(sc, prev_undi);
15975     if (rc) {
15976         bxe_prev_mcp_done(sc);
15977         return (rc);
15978     }
15979
15980     return (bxe_prev_mcp_done(sc));
15981 }
15982
15983 static int
15984 bxe_prev_unload_uncommon(struct bxe_softc *sc)
15985 {
15986     int rc;
15987
15988     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
15989
15990     /* Test if previous unload process was already finished for this path */
15991     if (bxe_prev_is_path_marked(sc)) {
15992         return (bxe_prev_mcp_done(sc));
15993     }
15994
15995     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
15996
15997     /*
15998      * If function has FLR capabilities, and existing FW version matches
15999      * the one required, then FLR will be sufficient to clean any residue
16000      * left by previous driver
16001      */
16002     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
16003     if (!rc) {
16004         /* fw version is good */
16005         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
16006         rc = bxe_do_flr(sc);
16007     }
16008
16009     if (!rc) {
16010         /* FLR was performed */
16011         BLOGD(sc, DBG_LOAD, "FLR successful\n");
16012         return (0);
16013     }
16014
16015     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
16016
16017     /* Close the MCP request, return failure*/
16018     rc = bxe_prev_mcp_done(sc);
16019     if (!rc) {
16020         rc = BXE_PREV_WAIT_NEEDED;
16021     }
16022
16023     return (rc);
16024 }
16025
16026 static int
16027 bxe_prev_unload(struct bxe_softc *sc)
16028 {
16029     int time_counter = 10;
16030     uint32_t fw, hw_lock_reg, hw_lock_val;
16031     uint32_t rc = 0;
16032
16033     /*
16034      * Clear HW from errors which may have resulted from an interrupted
16035      * DMAE transaction.
16036      */
16037     bxe_prev_interrupted_dmae(sc);
16038
16039     /* Release previously held locks */
16040     hw_lock_reg =
16041         (SC_FUNC(sc) <= 5) ?
16042             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
16043             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
16044
16045     hw_lock_val = (REG_RD(sc, hw_lock_reg));
16046     if (hw_lock_val) {
16047         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
16048             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
16049             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
16050                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
16051         }
16052         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
16053         REG_WR(sc, hw_lock_reg, 0xffffffff);
16054     } else {
16055         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
16056     }
16057
16058     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
16059         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
16060         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
16061     }
16062
16063     do {
16064         /* Lock MCP using an unload request */
16065         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
16066         if (!fw) {
16067             BLOGE(sc, "MCP response failure, aborting\n");
16068             rc = -1;
16069             break;
16070         }
16071
16072         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
16073             rc = bxe_prev_unload_common(sc);
16074             break;
16075         }
16076
16077         /* non-common reply from MCP night require looping */
16078         rc = bxe_prev_unload_uncommon(sc);
16079         if (rc != BXE_PREV_WAIT_NEEDED) {
16080             break;
16081         }
16082
16083         DELAY(20000);
16084     } while (--time_counter);
16085
16086     if (!time_counter || rc) {
16087         BLOGE(sc, "Failed to unload previous driver!\n");
16088         rc = -1;
16089     }
16090
16091     return (rc);
16092 }
16093
16094 void
16095 bxe_dcbx_set_state(struct bxe_softc *sc,
16096                    uint8_t          dcb_on,
16097                    uint32_t         dcbx_enabled)
16098 {
16099     if (!CHIP_IS_E1x(sc)) {
16100         sc->dcb_state = dcb_on;
16101         sc->dcbx_enabled = dcbx_enabled;
16102     } else {
16103         sc->dcb_state = FALSE;
16104         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
16105     }
16106     BLOGD(sc, DBG_LOAD,
16107           "DCB state [%s:%s]\n",
16108           dcb_on ? "ON" : "OFF",
16109           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
16110           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
16111           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
16112           "on-chip with negotiation" : "invalid");
16113 }
16114
16115 /* must be called after sriov-enable */
16116 static int
16117 bxe_set_qm_cid_count(struct bxe_softc *sc)
16118 {
16119     int cid_count = BXE_L2_MAX_CID(sc);
16120
16121     if (IS_SRIOV(sc)) {
16122         cid_count += BXE_VF_CIDS;
16123     }
16124
16125     if (CNIC_SUPPORT(sc)) {
16126         cid_count += CNIC_CID_MAX;
16127     }
16128
16129     return (roundup(cid_count, QM_CID_ROUND));
16130 }
16131
16132 static void
16133 bxe_init_multi_cos(struct bxe_softc *sc)
16134 {
16135     int pri, cos;
16136
16137     uint32_t pri_map = 0; /* XXX change to user config */
16138
16139     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
16140         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
16141         if (cos < sc->max_cos) {
16142             sc->prio_to_cos[pri] = cos;
16143         } else {
16144             BLOGW(sc, "Invalid COS %d for priority %d "
16145                       "(max COS is %d), setting to 0\n",
16146                   cos, pri, (sc->max_cos - 1));
16147             sc->prio_to_cos[pri] = 0;
16148         }
16149     }
16150 }
16151
16152 static int
16153 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
16154 {
16155     struct bxe_softc *sc;
16156     int error, result;
16157
16158     result = 0;
16159     error = sysctl_handle_int(oidp, &result, 0, req);
16160
16161     if (error || !req->newptr) {
16162         return (error);
16163     }
16164
16165     if (result == 1) {
16166         sc = (struct bxe_softc *)arg1;
16167         BLOGI(sc, "... dumping driver state ...\n");
16168         /* XXX */
16169     }
16170
16171     return (error);
16172 }
16173
16174 static int
16175 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
16176 {
16177     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16178     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
16179     uint32_t *offset;
16180     uint64_t value = 0;
16181     int index = (int)arg2;
16182
16183     if (index >= BXE_NUM_ETH_STATS) {
16184         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
16185         return (-1);
16186     }
16187
16188     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
16189
16190     switch (bxe_eth_stats_arr[index].size) {
16191     case 4:
16192         value = (uint64_t)*offset;
16193         break;
16194     case 8:
16195         value = HILO_U64(*offset, *(offset + 1));
16196         break;
16197     default:
16198         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
16199               index, bxe_eth_stats_arr[index].size);
16200         return (-1);
16201     }
16202
16203     return (sysctl_handle_64(oidp, &value, 0, req));
16204 }
16205
16206 static int
16207 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
16208 {
16209     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16210     uint32_t *eth_stats;
16211     uint32_t *offset;
16212     uint64_t value = 0;
16213     uint32_t q_stat = (uint32_t)arg2;
16214     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
16215     uint32_t index = (q_stat & 0xffff);
16216
16217     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
16218
16219     if (index >= BXE_NUM_ETH_Q_STATS) {
16220         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
16221         return (-1);
16222     }
16223
16224     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
16225
16226     switch (bxe_eth_q_stats_arr[index].size) {
16227     case 4:
16228         value = (uint64_t)*offset;
16229         break;
16230     case 8:
16231         value = HILO_U64(*offset, *(offset + 1));
16232         break;
16233     default:
16234         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
16235               index, bxe_eth_q_stats_arr[index].size);
16236         return (-1);
16237     }
16238
16239     return (sysctl_handle_64(oidp, &value, 0, req));
16240 }
16241
16242 static void
16243 bxe_add_sysctls(struct bxe_softc *sc)
16244 {
16245     struct sysctl_ctx_list *ctx;
16246     struct sysctl_oid_list *children;
16247     struct sysctl_oid *queue_top, *queue;
16248     struct sysctl_oid_list *queue_top_children, *queue_children;
16249     char queue_num_buf[32];
16250     uint32_t q_stat;
16251     int i, j;
16252
16253     ctx = device_get_sysctl_ctx(sc->dev);
16254     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
16255
16256     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
16257                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
16258                       "version");
16259
16260     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
16261                       CTLFLAG_RD, &sc->devinfo.bc_ver_str, 0,
16262                       "bootcode version");
16263
16264     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
16265              BCM_5710_FW_MAJOR_VERSION,
16266              BCM_5710_FW_MINOR_VERSION,
16267              BCM_5710_FW_REVISION_VERSION,
16268              BCM_5710_FW_ENGINEERING_VERSION);
16269     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
16270                       CTLFLAG_RD, &sc->fw_ver_str, 0,
16271                       "firmware version");
16272
16273     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
16274         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
16275          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
16276          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
16277          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
16278                                                                 "Unknown"));
16279     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
16280                       CTLFLAG_RD, &sc->mf_mode_str, 0,
16281                       "multifunction mode");
16282
16283     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
16284                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
16285                     "multifunction vnics per port");
16286
16287     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
16288                       CTLFLAG_RD, &sc->mac_addr_str, 0,
16289                       "mac address");
16290
16291     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
16292         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
16293          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
16294          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
16295                                               "???GT/s"),
16296         sc->devinfo.pcie_link_width);
16297     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
16298                       CTLFLAG_RD, &sc->pci_link_str, 0,
16299                       "pci link status");
16300
16301     sc->debug = bxe_debug;
16302     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "debug",
16303                     CTLFLAG_RW, &sc->debug, 0,
16304                     "debug logging mode");
16305
16306     sc->rx_budget = bxe_rx_budget;
16307     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
16308                     CTLFLAG_RW, &sc->rx_budget, 0,
16309                     "rx processing budget");
16310
16311     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
16312                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
16313                     bxe_sysctl_state, "IU", "dump driver state");
16314
16315     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
16316         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
16317                         bxe_eth_stats_arr[i].string,
16318                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
16319                         bxe_sysctl_eth_stat, "LU",
16320                         bxe_eth_stats_arr[i].string);
16321     }
16322
16323     /* add a new parent node for all queues "dev.bxe.#.queue" */
16324     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
16325                                 CTLFLAG_RD, NULL, "queue");
16326     queue_top_children = SYSCTL_CHILDREN(queue_top);
16327
16328     for (i = 0; i < sc->num_queues; i++) {
16329         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
16330         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
16331         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
16332                                 queue_num_buf, CTLFLAG_RD, NULL,
16333                                 "single queue");
16334         queue_children = SYSCTL_CHILDREN(queue);
16335
16336         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
16337             q_stat = ((i << 16) | j);
16338             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
16339                             bxe_eth_q_stats_arr[j].string,
16340                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
16341                             bxe_sysctl_eth_q_stat, "LU",
16342                             bxe_eth_q_stats_arr[j].string);
16343         }
16344     }
16345 }
16346
16347 /*
16348  * Device attach function.
16349  *
16350  * Allocates device resources, performs secondary chip identification, and
16351  * initializes driver instance variables. This function is called from driver
16352  * load after a successful probe.
16353  *
16354  * Returns:
16355  *   0 = Success, >0 = Failure
16356  */
16357 static int
16358 bxe_attach(device_t dev)
16359 {
16360     struct bxe_softc *sc;
16361
16362     sc = device_get_softc(dev);
16363
16364     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
16365
16366     sc->state = BXE_STATE_CLOSED;
16367
16368     sc->dev  = dev;
16369     sc->unit = device_get_unit(dev);
16370
16371     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
16372
16373     sc->pcie_bus    = pci_get_bus(dev);
16374     sc->pcie_device = pci_get_slot(dev);
16375     sc->pcie_func   = pci_get_function(dev);
16376
16377     /* enable bus master capability */
16378     pci_enable_busmaster(dev);
16379
16380     /* get the BARs */
16381     if (bxe_allocate_bars(sc) != 0) {
16382         return (ENXIO);
16383     }
16384
16385     /* initialize the mutexes */
16386     bxe_init_mutexes(sc);
16387
16388     /* prepare the periodic callout */
16389     callout_init(&sc->periodic_callout, 0);
16390
16391     /* prepare the chip taskqueue */
16392     sc->chip_tq_flags = CHIP_TQ_NONE;
16393     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16394              "bxe%d_chip_tq", sc->unit);
16395     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16396     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16397                                    taskqueue_thread_enqueue,
16398                                    &sc->chip_tq);
16399     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16400                             "%s", sc->chip_tq_name);
16401
16402     /* get device info and set params */
16403     if (bxe_get_device_info(sc) != 0) {
16404         BLOGE(sc, "getting device info\n");
16405         bxe_deallocate_bars(sc);
16406         pci_disable_busmaster(dev);
16407         return (ENXIO);
16408     }
16409
16410     /* get final misc params */
16411     bxe_get_params(sc);
16412
16413     /* set the default MTU (changed via ifconfig) */
16414     sc->mtu = ETHERMTU;
16415
16416     bxe_set_modes_bitmap(sc);
16417
16418     /* XXX
16419      * If in AFEX mode and the function is configured for FCoE
16420      * then bail... no L2 allowed.
16421      */
16422
16423     /* get phy settings from shmem and 'and' against admin settings */
16424     bxe_get_phy_info(sc);
16425
16426     /* initialize the FreeBSD ifnet interface */
16427     if (bxe_init_ifnet(sc) != 0) {
16428         bxe_release_mutexes(sc);
16429         bxe_deallocate_bars(sc);
16430         pci_disable_busmaster(dev);
16431         return (ENXIO);
16432     }
16433
16434     /* allocate device interrupts */
16435     if (bxe_interrupt_alloc(sc) != 0) {
16436         if (sc->ifnet != NULL) {
16437             ether_ifdetach(sc->ifnet);
16438         }
16439         ifmedia_removeall(&sc->ifmedia);
16440         bxe_release_mutexes(sc);
16441         bxe_deallocate_bars(sc);
16442         pci_disable_busmaster(dev);
16443         return (ENXIO);
16444     }
16445
16446     /* allocate ilt */
16447     if (bxe_alloc_ilt_mem(sc) != 0) {
16448         bxe_interrupt_free(sc);
16449         if (sc->ifnet != NULL) {
16450             ether_ifdetach(sc->ifnet);
16451         }
16452         ifmedia_removeall(&sc->ifmedia);
16453         bxe_release_mutexes(sc);
16454         bxe_deallocate_bars(sc);
16455         pci_disable_busmaster(dev);
16456         return (ENXIO);
16457     }
16458
16459     /* allocate the host hardware/software hsi structures */
16460     if (bxe_alloc_hsi_mem(sc) != 0) {
16461         bxe_free_ilt_mem(sc);
16462         bxe_interrupt_free(sc);
16463         if (sc->ifnet != NULL) {
16464             ether_ifdetach(sc->ifnet);
16465         }
16466         ifmedia_removeall(&sc->ifmedia);
16467         bxe_release_mutexes(sc);
16468         bxe_deallocate_bars(sc);
16469         pci_disable_busmaster(dev);
16470         return (ENXIO);
16471     }
16472
16473     /* need to reset chip if UNDI was active */
16474     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16475         /* init fw_seq */
16476         sc->fw_seq =
16477             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16478              DRV_MSG_SEQ_NUMBER_MASK);
16479         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16480         bxe_prev_unload(sc);
16481     }
16482
16483 #if 1
16484     /* XXX */
16485     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16486 #else
16487     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16488         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16489         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16490         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16491         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16492         bxe_dcbx_init_params(sc);
16493     } else {
16494         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16495     }
16496 #endif
16497
16498     /* calculate qm_cid_count */
16499     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16500     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16501
16502     sc->max_cos = 1;
16503     bxe_init_multi_cos(sc);
16504
16505     bxe_add_sysctls(sc);
16506
16507     return (0);
16508 }
16509
16510 /*
16511  * Device detach function.
16512  *
16513  * Stops the controller, resets the controller, and releases resources.
16514  *
16515  * Returns:
16516  *   0 = Success, >0 = Failure
16517  */
16518 static int
16519 bxe_detach(device_t dev)
16520 {
16521     struct bxe_softc *sc;
16522     struct ifnet *ifp;
16523
16524     sc = device_get_softc(dev);
16525
16526     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16527
16528     ifp = sc->ifnet;
16529     if (ifp != NULL && ifp->if_vlantrunk != NULL) {
16530         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16531         return(EBUSY);
16532     }
16533
16534     /* stop the periodic callout */
16535     bxe_periodic_stop(sc);
16536
16537     /* stop the chip taskqueue */
16538     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16539     if (sc->chip_tq) {
16540         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16541         taskqueue_free(sc->chip_tq);
16542         sc->chip_tq = NULL;
16543     }
16544
16545     /* stop and reset the controller if it was open */
16546     if (sc->state != BXE_STATE_CLOSED) {
16547         BXE_CORE_LOCK(sc);
16548         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16549         BXE_CORE_UNLOCK(sc);
16550     }
16551
16552     /* release the network interface */
16553     if (ifp != NULL) {
16554         ether_ifdetach(ifp);
16555     }
16556     ifmedia_removeall(&sc->ifmedia);
16557
16558     /* XXX do the following based on driver state... */
16559
16560     /* free the host hardware/software hsi structures */
16561     bxe_free_hsi_mem(sc);
16562
16563     /* free ilt */
16564     bxe_free_ilt_mem(sc);
16565
16566     /* release the interrupts */
16567     bxe_interrupt_free(sc);
16568
16569     /* Release the mutexes*/
16570     bxe_release_mutexes(sc);
16571
16572     /* Release the PCIe BAR mapped memory */
16573     bxe_deallocate_bars(sc);
16574
16575     /* Release the FreeBSD interface. */
16576     if (sc->ifnet != NULL) {
16577         if_free(sc->ifnet);
16578     }
16579
16580     pci_disable_busmaster(dev);
16581
16582     return (0);
16583 }
16584
16585 /*
16586  * Device shutdown function.
16587  *
16588  * Stops and resets the controller.
16589  *
16590  * Returns:
16591  *   Nothing
16592  */
16593 static int
16594 bxe_shutdown(device_t dev)
16595 {
16596     struct bxe_softc *sc;
16597
16598     sc = device_get_softc(dev);
16599
16600     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16601
16602     /* stop the periodic callout */
16603     bxe_periodic_stop(sc);
16604
16605     BXE_CORE_LOCK(sc);
16606     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16607     BXE_CORE_UNLOCK(sc);
16608
16609     return (0);
16610 }
16611
16612 void
16613 bxe_igu_ack_sb(struct bxe_softc *sc,
16614                uint8_t          igu_sb_id,
16615                uint8_t          segment,
16616                uint16_t         index,
16617                uint8_t          op,
16618                uint8_t          update)
16619 {
16620     uint32_t igu_addr = sc->igu_base_addr;
16621     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16622     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16623 }
16624
16625 static void
16626 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16627                      uint8_t          func,
16628                      uint8_t          idu_sb_id,
16629                      uint8_t          is_pf)
16630 {
16631     uint32_t data, ctl, cnt = 100;
16632     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16633     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16634     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16635     uint32_t sb_bit =  1 << (idu_sb_id%32);
16636     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16637     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16638
16639     /* Not supported in BC mode */
16640     if (CHIP_INT_MODE_IS_BC(sc)) {
16641         return;
16642     }
16643
16644     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16645              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16646             IGU_REGULAR_CLEANUP_SET |
16647             IGU_REGULAR_BCLEANUP);
16648
16649     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16650            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16651            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16652
16653     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16654             data, igu_addr_data);
16655     REG_WR(sc, igu_addr_data, data);
16656
16657     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16658                       BUS_SPACE_BARRIER_WRITE);
16659     mb();
16660
16661     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16662             ctl, igu_addr_ctl);
16663     REG_WR(sc, igu_addr_ctl, ctl);
16664
16665     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16666                       BUS_SPACE_BARRIER_WRITE);
16667     mb();
16668
16669     /* wait for clean up to finish */
16670     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16671         DELAY(20000);
16672     }
16673
16674     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16675         BLOGD(sc, DBG_LOAD,
16676               "Unable to finish IGU cleanup: "
16677               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16678               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16679     }
16680 }
16681
16682 static void
16683 bxe_igu_clear_sb(struct bxe_softc *sc,
16684                  uint8_t          idu_sb_id)
16685 {
16686     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16687 }
16688
16689
16690
16691
16692
16693
16694
16695 /*******************/
16696 /* ECORE CALLBACKS */
16697 /*******************/
16698
16699 static void
16700 bxe_reset_common(struct bxe_softc *sc)
16701 {
16702     uint32_t val = 0x1400;
16703
16704     /* reset_common */
16705     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16706
16707     if (CHIP_IS_E3(sc)) {
16708         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16709         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16710     }
16711
16712     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16713 }
16714
16715 static void
16716 bxe_common_init_phy(struct bxe_softc *sc)
16717 {
16718     uint32_t shmem_base[2];
16719     uint32_t shmem2_base[2];
16720
16721     /* Avoid common init in case MFW supports LFA */
16722     if (SHMEM2_RD(sc, size) >
16723         (uint32_t)offsetof(struct shmem2_region,
16724                            lfa_host_addr[SC_PORT(sc)])) {
16725         return;
16726     }
16727
16728     shmem_base[0]  = sc->devinfo.shmem_base;
16729     shmem2_base[0] = sc->devinfo.shmem2_base;
16730
16731     if (!CHIP_IS_E1x(sc)) {
16732         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16733         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16734     }
16735
16736     bxe_acquire_phy_lock(sc);
16737     elink_common_init_phy(sc, shmem_base, shmem2_base,
16738                           sc->devinfo.chip_id, 0);
16739     bxe_release_phy_lock(sc);
16740 }
16741
16742 static void
16743 bxe_pf_disable(struct bxe_softc *sc)
16744 {
16745     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16746
16747     val &= ~IGU_PF_CONF_FUNC_EN;
16748
16749     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16750     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16751     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16752 }
16753
16754 static void
16755 bxe_init_pxp(struct bxe_softc *sc)
16756 {
16757     uint16_t devctl;
16758     int r_order, w_order;
16759
16760     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16761
16762     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16763
16764     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16765
16766     if (sc->mrrs == -1) {
16767         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16768     } else {
16769         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16770         r_order = sc->mrrs;
16771     }
16772
16773     ecore_init_pxp_arb(sc, r_order, w_order);
16774 }
16775
16776 static uint32_t
16777 bxe_get_pretend_reg(struct bxe_softc *sc)
16778 {
16779     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16780     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16781     return (base + (SC_ABS_FUNC(sc)) * stride);
16782 }
16783
16784 /*
16785  * Called only on E1H or E2.
16786  * When pretending to be PF, the pretend value is the function number 0..7.
16787  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16788  * combination.
16789  */
16790 static int
16791 bxe_pretend_func(struct bxe_softc *sc,
16792                  uint16_t         pretend_func_val)
16793 {
16794     uint32_t pretend_reg;
16795
16796     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16797         return (-1);
16798     }
16799
16800     /* get my own pretend register */
16801     pretend_reg = bxe_get_pretend_reg(sc);
16802     REG_WR(sc, pretend_reg, pretend_func_val);
16803     REG_RD(sc, pretend_reg);
16804     return (0);
16805 }
16806
16807 static void
16808 bxe_iov_init_dmae(struct bxe_softc *sc)
16809 {
16810     return;
16811 #if 0
16812     BLOGD(sc, DBG_LOAD, "SRIOV is %s\n", IS_SRIOV(sc) ? "ON" : "OFF");
16813
16814     if (!IS_SRIOV(sc)) {
16815         return;
16816     }
16817
16818     REG_WR(sc, DMAE_REG_BACKWARD_COMP_EN, 0);
16819 #endif
16820 }
16821
16822 #if 0
16823 static int
16824 bxe_iov_init_ilt(struct bxe_softc *sc,
16825                  uint16_t         line)
16826 {
16827     return (line);
16828 #if 0
16829     int i;
16830     struct ecore_ilt* ilt = sc->ilt;
16831
16832     if (!IS_SRIOV(sc)) {
16833         return (line);
16834     }
16835
16836     /* set vfs ilt lines */
16837     for (i = 0; i < BXE_VF_CIDS/ILT_PAGE_CIDS ; i++) {
16838         struct hw_dma *hw_cxt = SC_VF_CXT_PAGE(sc,i);
16839         ilt->lines[line+i].page = hw_cxt->addr;
16840         ilt->lines[line+i].page_mapping = hw_cxt->mapping;
16841         ilt->lines[line+i].size = hw_cxt->size; /* doesn't matter */
16842     }
16843     return (line+i);
16844 #endif
16845 }
16846 #endif
16847
16848 static void
16849 bxe_iov_init_dq(struct bxe_softc *sc)
16850 {
16851     return;
16852 #if 0
16853     if (!IS_SRIOV(sc)) {
16854         return;
16855     }
16856
16857     /* Set the DQ such that the CID reflect the abs_vfid */
16858     REG_WR(sc, DORQ_REG_VF_NORM_VF_BASE, 0);
16859     REG_WR(sc, DORQ_REG_MAX_RVFID_SIZE, ilog2(BNX2X_MAX_NUM_OF_VFS));
16860
16861     /*
16862      * Set VFs starting CID. If its > 0 the preceding CIDs are belong to
16863      * the PF L2 queues
16864      */
16865     REG_WR(sc, DORQ_REG_VF_NORM_CID_BASE, BNX2X_FIRST_VF_CID);
16866
16867     /* The VF window size is the log2 of the max number of CIDs per VF */
16868     REG_WR(sc, DORQ_REG_VF_NORM_CID_WND_SIZE, BNX2X_VF_CID_WND);
16869
16870     /*
16871      * The VF doorbell size  0 - *B, 4 - 128B. We set it here to match
16872      * the Pf doorbell size although the 2 are independent.
16873      */
16874     REG_WR(sc, DORQ_REG_VF_NORM_CID_OFST,
16875            BNX2X_DB_SHIFT - BNX2X_DB_MIN_SHIFT);
16876
16877     /*
16878      * No security checks for now -
16879      * configure single rule (out of 16) mask = 0x1, value = 0x0,
16880      * CID range 0 - 0x1ffff
16881      */
16882     REG_WR(sc, DORQ_REG_VF_TYPE_MASK_0, 1);
16883     REG_WR(sc, DORQ_REG_VF_TYPE_VALUE_0, 0);
16884     REG_WR(sc, DORQ_REG_VF_TYPE_MIN_MCID_0, 0);
16885     REG_WR(sc, DORQ_REG_VF_TYPE_MAX_MCID_0, 0x1ffff);
16886
16887     /* set the number of VF alllowed doorbells to the full DQ range */
16888     REG_WR(sc, DORQ_REG_VF_NORM_MAX_CID_COUNT, 0x20000);
16889
16890     /* set the VF doorbell threshold */
16891     REG_WR(sc, DORQ_REG_VF_USAGE_CT_LIMIT, 4);
16892 #endif
16893 }
16894
16895 /* send a NIG loopback debug packet */
16896 static void
16897 bxe_lb_pckt(struct bxe_softc *sc)
16898 {
16899     uint32_t wb_write[3];
16900
16901     /* Ethernet source and destination addresses */
16902     wb_write[0] = 0x55555555;
16903     wb_write[1] = 0x55555555;
16904     wb_write[2] = 0x20;     /* SOP */
16905     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16906
16907     /* NON-IP protocol */
16908     wb_write[0] = 0x09000000;
16909     wb_write[1] = 0x55555555;
16910     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16911     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16912 }
16913
16914 /*
16915  * Some of the internal memories are not directly readable from the driver.
16916  * To test them we send debug packets.
16917  */
16918 static int
16919 bxe_int_mem_test(struct bxe_softc *sc)
16920 {
16921     int factor;
16922     int count, i;
16923     uint32_t val = 0;
16924
16925     if (CHIP_REV_IS_FPGA(sc)) {
16926         factor = 120;
16927     } else if (CHIP_REV_IS_EMUL(sc)) {
16928         factor = 200;
16929     } else {
16930         factor = 1;
16931     }
16932
16933     /* disable inputs of parser neighbor blocks */
16934     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16935     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16936     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16937     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16938
16939     /*  write 0 to parser credits for CFC search request */
16940     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16941
16942     /* send Ethernet packet */
16943     bxe_lb_pckt(sc);
16944
16945     /* TODO do i reset NIG statistic? */
16946     /* Wait until NIG register shows 1 packet of size 0x10 */
16947     count = 1000 * factor;
16948     while (count) {
16949         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16950         val = *BXE_SP(sc, wb_data[0]);
16951         if (val == 0x10) {
16952             break;
16953         }
16954
16955         DELAY(10000);
16956         count--;
16957     }
16958
16959     if (val != 0x10) {
16960         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16961         return (-1);
16962     }
16963
16964     /* wait until PRS register shows 1 packet */
16965     count = (1000 * factor);
16966     while (count) {
16967         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16968         if (val == 1) {
16969             break;
16970         }
16971
16972         DELAY(10000);
16973         count--;
16974     }
16975
16976     if (val != 0x1) {
16977         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16978         return (-2);
16979     }
16980
16981     /* Reset and init BRB, PRS */
16982     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
16983     DELAY(50000);
16984     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
16985     DELAY(50000);
16986     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
16987     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
16988
16989     /* Disable inputs of parser neighbor blocks */
16990     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16991     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16992     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16993     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16994
16995     /* Write 0 to parser credits for CFC search request */
16996     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16997
16998     /* send 10 Ethernet packets */
16999     for (i = 0; i < 10; i++) {
17000         bxe_lb_pckt(sc);
17001     }
17002
17003     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
17004     count = (1000 * factor);
17005     while (count) {
17006         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17007         val = *BXE_SP(sc, wb_data[0]);
17008         if (val == 0xb0) {
17009             break;
17010         }
17011
17012         DELAY(10000);
17013         count--;
17014     }
17015
17016     if (val != 0xb0) {
17017         BLOGE(sc, "NIG timeout val=0x%x\n", val);
17018         return (-3);
17019     }
17020
17021     /* Wait until PRS register shows 2 packets */
17022     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17023     if (val != 2) {
17024         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17025     }
17026
17027     /* Write 1 to parser credits for CFC search request */
17028     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
17029
17030     /* Wait until PRS register shows 3 packets */
17031     DELAY(10000 * factor);
17032
17033     /* Wait until NIG register shows 1 packet of size 0x10 */
17034     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17035     if (val != 3) {
17036         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17037     }
17038
17039     /* clear NIG EOP FIFO */
17040     for (i = 0; i < 11; i++) {
17041         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
17042     }
17043
17044     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
17045     if (val != 1) {
17046         BLOGE(sc, "clear of NIG failed\n");
17047         return (-4);
17048     }
17049
17050     /* Reset and init BRB, PRS, NIG */
17051     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17052     DELAY(50000);
17053     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17054     DELAY(50000);
17055     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17056     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17057     if (!CNIC_SUPPORT(sc)) {
17058         /* set NIC mode */
17059         REG_WR(sc, PRS_REG_NIC_MODE, 1);
17060     }
17061
17062     /* Enable inputs of parser neighbor blocks */
17063     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
17064     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
17065     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
17066     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
17067
17068     return (0);
17069 }
17070
17071 static void
17072 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
17073 {
17074     int is_required;
17075     uint32_t val;
17076     int port;
17077
17078     is_required = 0;
17079     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
17080            SHARED_HW_CFG_FAN_FAILURE_MASK);
17081
17082     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
17083         is_required = 1;
17084     }
17085     /*
17086      * The fan failure mechanism is usually related to the PHY type since
17087      * the power consumption of the board is affected by the PHY. Currently,
17088      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
17089      */
17090     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
17091         for (port = PORT_0; port < PORT_MAX; port++) {
17092             is_required |= elink_fan_failure_det_req(sc,
17093                                                      sc->devinfo.shmem_base,
17094                                                      sc->devinfo.shmem2_base,
17095                                                      port);
17096         }
17097     }
17098
17099     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
17100
17101     if (is_required == 0) {
17102         return;
17103     }
17104
17105     /* Fan failure is indicated by SPIO 5 */
17106     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
17107
17108     /* set to active low mode */
17109     val = REG_RD(sc, MISC_REG_SPIO_INT);
17110     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
17111     REG_WR(sc, MISC_REG_SPIO_INT, val);
17112
17113     /* enable interrupt to signal the IGU */
17114     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17115     val |= MISC_SPIO_SPIO5;
17116     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
17117 }
17118
17119 static void
17120 bxe_enable_blocks_attention(struct bxe_softc *sc)
17121 {
17122     uint32_t val;
17123
17124     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17125     if (!CHIP_IS_E1x(sc)) {
17126         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
17127     } else {
17128         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
17129     }
17130     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17131     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17132     /*
17133      * mask read length error interrupts in brb for parser
17134      * (parsing unit and 'checksum and crc' unit)
17135      * these errors are legal (PU reads fixed length and CAC can cause
17136      * read length error on truncated packets)
17137      */
17138     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
17139     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
17140     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
17141     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
17142     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
17143     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
17144 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
17145 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
17146     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
17147     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
17148     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
17149 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
17150 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
17151     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
17152     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
17153     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
17154     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
17155 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
17156 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
17157
17158     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
17159            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
17160            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
17161     if (!CHIP_IS_E1x(sc)) {
17162         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
17163                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
17164     }
17165     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
17166
17167     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
17168     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
17169     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
17170 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
17171
17172     if (!CHIP_IS_E1x(sc)) {
17173         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
17174         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
17175     }
17176
17177     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
17178     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
17179 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
17180     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
17181 }
17182
17183 /**
17184  * bxe_init_hw_common - initialize the HW at the COMMON phase.
17185  *
17186  * @sc:     driver handle
17187  */
17188 static int
17189 bxe_init_hw_common(struct bxe_softc *sc)
17190 {
17191     uint8_t abs_func_id;
17192     uint32_t val;
17193
17194     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
17195           SC_ABS_FUNC(sc));
17196
17197     /*
17198      * take the RESET lock to protect undi_unload flow from accessing
17199      * registers while we are resetting the chip
17200      */
17201     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17202
17203     bxe_reset_common(sc);
17204
17205     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
17206
17207     val = 0xfffc;
17208     if (CHIP_IS_E3(sc)) {
17209         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
17210         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
17211     }
17212
17213     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
17214
17215     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17216
17217     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
17218     BLOGD(sc, DBG_LOAD, "after misc block init\n");
17219
17220     if (!CHIP_IS_E1x(sc)) {
17221         /*
17222          * 4-port mode or 2-port mode we need to turn off master-enable for
17223          * everyone. After that we turn it back on for self. So, we disregard
17224          * multi-function, and always disable all functions on the given path,
17225          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
17226          */
17227         for (abs_func_id = SC_PATH(sc);
17228              abs_func_id < (E2_FUNC_MAX * 2);
17229              abs_func_id += 2) {
17230             if (abs_func_id == SC_ABS_FUNC(sc)) {
17231                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17232                 continue;
17233             }
17234
17235             bxe_pretend_func(sc, abs_func_id);
17236
17237             /* clear pf enable */
17238             bxe_pf_disable(sc);
17239
17240             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17241         }
17242     }
17243
17244     BLOGD(sc, DBG_LOAD, "after pf disable\n");
17245
17246     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
17247
17248     if (CHIP_IS_E1(sc)) {
17249         /*
17250          * enable HW interrupt from PXP on USDM overflow
17251          * bit 16 on INT_MASK_0
17252          */
17253         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17254     }
17255
17256     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
17257     bxe_init_pxp(sc);
17258
17259 #ifdef __BIG_ENDIAN
17260     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
17261     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
17262     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
17263     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
17264     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
17265     /* make sure this value is 0 */
17266     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
17267
17268     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
17269     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
17270     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
17271     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
17272     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
17273 #endif
17274
17275     ecore_ilt_init_page_size(sc, INITOP_SET);
17276
17277     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
17278         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
17279     }
17280
17281     /* let the HW do it's magic... */
17282     DELAY(100000);
17283
17284     /* finish PXP init */
17285     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
17286     if (val != 1) {
17287         BLOGE(sc, "PXP2 CFG failed\n");
17288         return (-1);
17289     }
17290     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
17291     if (val != 1) {
17292         BLOGE(sc, "PXP2 RD_INIT failed\n");
17293         return (-1);
17294     }
17295
17296     BLOGD(sc, DBG_LOAD, "after pxp init\n");
17297
17298     /*
17299      * Timer bug workaround for E2 only. We need to set the entire ILT to have
17300      * entries with value "0" and valid bit on. This needs to be done by the
17301      * first PF that is loaded in a path (i.e. common phase)
17302      */
17303     if (!CHIP_IS_E1x(sc)) {
17304 /*
17305  * In E2 there is a bug in the timers block that can cause function 6 / 7
17306  * (i.e. vnic3) to start even if it is marked as "scan-off".
17307  * This occurs when a different function (func2,3) is being marked
17308  * as "scan-off". Real-life scenario for example: if a driver is being
17309  * load-unloaded while func6,7 are down. This will cause the timer to access
17310  * the ilt, translate to a logical address and send a request to read/write.
17311  * Since the ilt for the function that is down is not valid, this will cause
17312  * a translation error which is unrecoverable.
17313  * The Workaround is intended to make sure that when this happens nothing
17314  * fatal will occur. The workaround:
17315  *  1.  First PF driver which loads on a path will:
17316  *      a.  After taking the chip out of reset, by using pretend,
17317  *          it will write "0" to the following registers of
17318  *          the other vnics.
17319  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
17320  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
17321  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
17322  *          And for itself it will write '1' to
17323  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
17324  *          dmae-operations (writing to pram for example.)
17325  *          note: can be done for only function 6,7 but cleaner this
17326  *            way.
17327  *      b.  Write zero+valid to the entire ILT.
17328  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
17329  *          VNIC3 (of that port). The range allocated will be the
17330  *          entire ILT. This is needed to prevent  ILT range error.
17331  *  2.  Any PF driver load flow:
17332  *      a.  ILT update with the physical addresses of the allocated
17333  *          logical pages.
17334  *      b.  Wait 20msec. - note that this timeout is needed to make
17335  *          sure there are no requests in one of the PXP internal
17336  *          queues with "old" ILT addresses.
17337  *      c.  PF enable in the PGLC.
17338  *      d.  Clear the was_error of the PF in the PGLC. (could have
17339  *          occurred while driver was down)
17340  *      e.  PF enable in the CFC (WEAK + STRONG)
17341  *      f.  Timers scan enable
17342  *  3.  PF driver unload flow:
17343  *      a.  Clear the Timers scan_en.
17344  *      b.  Polling for scan_on=0 for that PF.
17345  *      c.  Clear the PF enable bit in the PXP.
17346  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
17347  *      e.  Write zero+valid to all ILT entries (The valid bit must
17348  *          stay set)
17349  *      f.  If this is VNIC 3 of a port then also init
17350  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
17351  *          to the last enrty in the ILT.
17352  *
17353  *      Notes:
17354  *      Currently the PF error in the PGLC is non recoverable.
17355  *      In the future the there will be a recovery routine for this error.
17356  *      Currently attention is masked.
17357  *      Having an MCP lock on the load/unload process does not guarantee that
17358  *      there is no Timer disable during Func6/7 enable. This is because the
17359  *      Timers scan is currently being cleared by the MCP on FLR.
17360  *      Step 2.d can be done only for PF6/7 and the driver can also check if
17361  *      there is error before clearing it. But the flow above is simpler and
17362  *      more general.
17363  *      All ILT entries are written by zero+valid and not just PF6/7
17364  *      ILT entries since in the future the ILT entries allocation for
17365  *      PF-s might be dynamic.
17366  */
17367         struct ilt_client_info ilt_cli;
17368         struct ecore_ilt ilt;
17369
17370         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
17371         memset(&ilt, 0, sizeof(struct ecore_ilt));
17372
17373         /* initialize dummy TM client */
17374         ilt_cli.start      = 0;
17375         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
17376         ilt_cli.client_num = ILT_CLIENT_TM;
17377
17378         /*
17379          * Step 1: set zeroes to all ilt page entries with valid bit on
17380          * Step 2: set the timers first/last ilt entry to point
17381          * to the entire range to prevent ILT range error for 3rd/4th
17382          * vnic (this code assumes existence of the vnic)
17383          *
17384          * both steps performed by call to ecore_ilt_client_init_op()
17385          * with dummy TM client
17386          *
17387          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
17388          * and his brother are split registers
17389          */
17390
17391         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
17392         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
17393         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17394
17395         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
17396         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
17397         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
17398     }
17399
17400     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
17401     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
17402
17403     if (!CHIP_IS_E1x(sc)) {
17404         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
17405                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
17406
17407         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
17408         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
17409
17410         /* let the HW do it's magic... */
17411         do {
17412             DELAY(200000);
17413             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17414         } while (factor-- && (val != 1));
17415
17416         if (val != 1) {
17417             BLOGE(sc, "ATC_INIT failed\n");
17418             return (-1);
17419         }
17420     }
17421
17422     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17423
17424     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17425
17426     bxe_iov_init_dmae(sc);
17427
17428     /* clean the DMAE memory */
17429     sc->dmae_ready = 1;
17430     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17431
17432     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17433
17434     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17435
17436     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17437
17438     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17439
17440     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17441     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17442     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17443     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17444
17445     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17446
17447     /* QM queues pointers table */
17448     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17449
17450     /* soft reset pulse */
17451     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17452     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17453
17454     if (CNIC_SUPPORT(sc))
17455         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17456
17457     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17458     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17459     if (!CHIP_REV_IS_SLOW(sc)) {
17460         /* enable hw interrupt from doorbell Q */
17461         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17462     }
17463
17464     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17465
17466     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17467     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17468
17469     if (!CHIP_IS_E1(sc)) {
17470         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17471     }
17472
17473     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17474         if (IS_MF_AFEX(sc)) {
17475             /*
17476              * configure that AFEX and VLAN headers must be
17477              * received in AFEX mode
17478              */
17479             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17480             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17481             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17482             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17483             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17484         } else {
17485             /*
17486              * Bit-map indicating which L2 hdrs may appear
17487              * after the basic Ethernet header
17488              */
17489             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17490                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17491         }
17492     }
17493
17494     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17495     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17496     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17497     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17498
17499     if (!CHIP_IS_E1x(sc)) {
17500         /* reset VFC memories */
17501         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17502                VFC_MEMORIES_RST_REG_CAM_RST |
17503                VFC_MEMORIES_RST_REG_RAM_RST);
17504         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17505                VFC_MEMORIES_RST_REG_CAM_RST |
17506                VFC_MEMORIES_RST_REG_RAM_RST);
17507
17508         DELAY(20000);
17509     }
17510
17511     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17512     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17513     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17514     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17515
17516     /* sync semi rtc */
17517     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17518            0x80000000);
17519     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17520            0x80000000);
17521
17522     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17523     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17524     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17525
17526     if (!CHIP_IS_E1x(sc)) {
17527         if (IS_MF_AFEX(sc)) {
17528             /*
17529              * configure that AFEX and VLAN headers must be
17530              * sent in AFEX mode
17531              */
17532             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17533             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17534             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17535             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17536             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17537         } else {
17538             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17539                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17540         }
17541     }
17542
17543     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17544
17545     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17546
17547     if (CNIC_SUPPORT(sc)) {
17548         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17549         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17550         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17551         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17552         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17553         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17554         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17555         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17556         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17557         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17558     }
17559     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17560
17561     if (sizeof(union cdu_context) != 1024) {
17562         /* we currently assume that a context is 1024 bytes */
17563         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17564               (long)sizeof(union cdu_context));
17565     }
17566
17567     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17568     val = (4 << 24) + (0 << 12) + 1024;
17569     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17570
17571     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17572
17573     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17574     /* enable context validation interrupt from CFC */
17575     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17576
17577     /* set the thresholds to prevent CFC/CDU race */
17578     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17579     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17580
17581     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17582         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17583     }
17584
17585     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17586     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17587
17588     /* Reset PCIE errors for debug */
17589     REG_WR(sc, 0x2814, 0xffffffff);
17590     REG_WR(sc, 0x3820, 0xffffffff);
17591
17592     if (!CHIP_IS_E1x(sc)) {
17593         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17594                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17595                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17596         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17597                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17598                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17599                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17600         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17601                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17602                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17603                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17604     }
17605
17606     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17607
17608     if (!CHIP_IS_E1(sc)) {
17609         /* in E3 this done in per-port section */
17610         if (!CHIP_IS_E3(sc))
17611             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17612     }
17613
17614     if (CHIP_IS_E1H(sc)) {
17615         /* not applicable for E2 (and above ...) */
17616         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17617     }
17618
17619     if (CHIP_REV_IS_SLOW(sc)) {
17620         DELAY(200000);
17621     }
17622
17623     /* finish CFC init */
17624     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17625     if (val != 1) {
17626         BLOGE(sc, "CFC LL_INIT failed\n");
17627         return (-1);
17628     }
17629     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17630     if (val != 1) {
17631         BLOGE(sc, "CFC AC_INIT failed\n");
17632         return (-1);
17633     }
17634     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17635     if (val != 1) {
17636         BLOGE(sc, "CFC CAM_INIT failed\n");
17637         return (-1);
17638     }
17639     REG_WR(sc, CFC_REG_DEBUG0, 0);
17640
17641     if (CHIP_IS_E1(sc)) {
17642         /* read NIG statistic to see if this is our first up since powerup */
17643         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17644         val = *BXE_SP(sc, wb_data[0]);
17645
17646         /* do internal memory self test */
17647         if ((val == 0) && bxe_int_mem_test(sc)) {
17648             BLOGE(sc, "internal mem self test failed\n");
17649             return (-1);
17650         }
17651     }
17652
17653     bxe_setup_fan_failure_detection(sc);
17654
17655     /* clear PXP2 attentions */
17656     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17657
17658     bxe_enable_blocks_attention(sc);
17659
17660     if (!CHIP_REV_IS_SLOW(sc)) {
17661         ecore_enable_blocks_parity(sc);
17662     }
17663
17664     if (!BXE_NOMCP(sc)) {
17665         if (CHIP_IS_E1x(sc)) {
17666             bxe_common_init_phy(sc);
17667         }
17668     }
17669
17670     return (0);
17671 }
17672
17673 /**
17674  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17675  *
17676  * @sc:     driver handle
17677  */
17678 static int
17679 bxe_init_hw_common_chip(struct bxe_softc *sc)
17680 {
17681     int rc = bxe_init_hw_common(sc);
17682
17683     if (rc) {
17684         return (rc);
17685     }
17686
17687     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17688     if (!BXE_NOMCP(sc)) {
17689         bxe_common_init_phy(sc);
17690     }
17691
17692     return (0);
17693 }
17694
17695 static int
17696 bxe_init_hw_port(struct bxe_softc *sc)
17697 {
17698     int port = SC_PORT(sc);
17699     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17700     uint32_t low, high;
17701     uint32_t val;
17702
17703     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17704
17705     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17706
17707     ecore_init_block(sc, BLOCK_MISC, init_phase);
17708     ecore_init_block(sc, BLOCK_PXP, init_phase);
17709     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17710
17711     /*
17712      * Timers bug workaround: disables the pf_master bit in pglue at
17713      * common phase, we need to enable it here before any dmae access are
17714      * attempted. Therefore we manually added the enable-master to the
17715      * port phase (it also happens in the function phase)
17716      */
17717     if (!CHIP_IS_E1x(sc)) {
17718         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17719     }
17720
17721     ecore_init_block(sc, BLOCK_ATC, init_phase);
17722     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17723     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17724     ecore_init_block(sc, BLOCK_QM, init_phase);
17725
17726     ecore_init_block(sc, BLOCK_TCM, init_phase);
17727     ecore_init_block(sc, BLOCK_UCM, init_phase);
17728     ecore_init_block(sc, BLOCK_CCM, init_phase);
17729     ecore_init_block(sc, BLOCK_XCM, init_phase);
17730
17731     /* QM cid (connection) count */
17732     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17733
17734     if (CNIC_SUPPORT(sc)) {
17735         ecore_init_block(sc, BLOCK_TM, init_phase);
17736         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17737         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17738     }
17739
17740     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17741
17742     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17743
17744     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17745         if (IS_MF(sc)) {
17746             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17747         } else if (sc->mtu > 4096) {
17748             if (BXE_ONE_PORT(sc)) {
17749                 low = 160;
17750             } else {
17751                 val = sc->mtu;
17752                 /* (24*1024 + val*4)/256 */
17753                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17754             }
17755         } else {
17756             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17757         }
17758         high = (low + 56); /* 14*1024/256 */
17759         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17760         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17761     }
17762
17763     if (CHIP_IS_MODE_4_PORT(sc)) {
17764         REG_WR(sc, SC_PORT(sc) ?
17765                BRB1_REG_MAC_GUARANTIED_1 :
17766                BRB1_REG_MAC_GUARANTIED_0, 40);
17767     }
17768
17769     ecore_init_block(sc, BLOCK_PRS, init_phase);
17770     if (CHIP_IS_E3B0(sc)) {
17771         if (IS_MF_AFEX(sc)) {
17772             /* configure headers for AFEX mode */
17773             REG_WR(sc, SC_PORT(sc) ?
17774                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17775                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17776             REG_WR(sc, SC_PORT(sc) ?
17777                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17778                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17779             REG_WR(sc, SC_PORT(sc) ?
17780                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17781                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17782         } else {
17783             /* Ovlan exists only if we are in multi-function +
17784              * switch-dependent mode, in switch-independent there
17785              * is no ovlan headers
17786              */
17787             REG_WR(sc, SC_PORT(sc) ?
17788                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17789                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17790                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17791         }
17792     }
17793
17794     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17795     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17796     ecore_init_block(sc, BLOCK_USDM, init_phase);
17797     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17798
17799     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17800     ecore_init_block(sc, BLOCK_USEM, init_phase);
17801     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17802     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17803
17804     ecore_init_block(sc, BLOCK_UPB, init_phase);
17805     ecore_init_block(sc, BLOCK_XPB, init_phase);
17806
17807     ecore_init_block(sc, BLOCK_PBF, init_phase);
17808
17809     if (CHIP_IS_E1x(sc)) {
17810         /* configure PBF to work without PAUSE mtu 9000 */
17811         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17812
17813         /* update threshold */
17814         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17815         /* update init credit */
17816         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17817
17818         /* probe changes */
17819         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17820         DELAY(50);
17821         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17822     }
17823
17824     if (CNIC_SUPPORT(sc)) {
17825         ecore_init_block(sc, BLOCK_SRC, init_phase);
17826     }
17827
17828     ecore_init_block(sc, BLOCK_CDU, init_phase);
17829     ecore_init_block(sc, BLOCK_CFC, init_phase);
17830
17831     if (CHIP_IS_E1(sc)) {
17832         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17833         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17834     }
17835     ecore_init_block(sc, BLOCK_HC, init_phase);
17836
17837     ecore_init_block(sc, BLOCK_IGU, init_phase);
17838
17839     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17840     /* init aeu_mask_attn_func_0/1:
17841      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17842      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17843      *             bits 4-7 are used for "per vn group attention" */
17844     val = IS_MF(sc) ? 0xF7 : 0x7;
17845     /* Enable DCBX attention for all but E1 */
17846     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17847     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17848
17849     ecore_init_block(sc, BLOCK_NIG, init_phase);
17850
17851     if (!CHIP_IS_E1x(sc)) {
17852         /* Bit-map indicating which L2 hdrs may appear after the
17853          * basic Ethernet header
17854          */
17855         if (IS_MF_AFEX(sc)) {
17856             REG_WR(sc, SC_PORT(sc) ?
17857                    NIG_REG_P1_HDRS_AFTER_BASIC :
17858                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17859         } else {
17860             REG_WR(sc, SC_PORT(sc) ?
17861                    NIG_REG_P1_HDRS_AFTER_BASIC :
17862                    NIG_REG_P0_HDRS_AFTER_BASIC,
17863                    IS_MF_SD(sc) ? 7 : 6);
17864         }
17865
17866         if (CHIP_IS_E3(sc)) {
17867             REG_WR(sc, SC_PORT(sc) ?
17868                    NIG_REG_LLH1_MF_MODE :
17869                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17870         }
17871     }
17872     if (!CHIP_IS_E3(sc)) {
17873         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17874     }
17875
17876     if (!CHIP_IS_E1(sc)) {
17877         /* 0x2 disable mf_ov, 0x1 enable */
17878         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17879                (IS_MF_SD(sc) ? 0x1 : 0x2));
17880
17881         if (!CHIP_IS_E1x(sc)) {
17882             val = 0;
17883             switch (sc->devinfo.mf_info.mf_mode) {
17884             case MULTI_FUNCTION_SD:
17885                 val = 1;
17886                 break;
17887             case MULTI_FUNCTION_SI:
17888             case MULTI_FUNCTION_AFEX:
17889                 val = 2;
17890                 break;
17891             }
17892
17893             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17894                         NIG_REG_LLH0_CLS_TYPE), val);
17895         }
17896         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17897         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17898         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17899     }
17900
17901     /* If SPIO5 is set to generate interrupts, enable it for this port */
17902     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17903     if (val & MISC_SPIO_SPIO5) {
17904         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17905                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17906         val = REG_RD(sc, reg_addr);
17907         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17908         REG_WR(sc, reg_addr, val);
17909     }
17910
17911     return (0);
17912 }
17913
17914 static uint32_t
17915 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17916                        uint32_t         reg,
17917                        uint32_t         expected,
17918                        uint32_t         poll_count)
17919 {
17920     uint32_t cur_cnt = poll_count;
17921     uint32_t val;
17922
17923     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17924         DELAY(FLR_WAIT_INTERVAL);
17925     }
17926
17927     return (val);
17928 }
17929
17930 static int
17931 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17932                               uint32_t         reg,
17933                               char             *msg,
17934                               uint32_t         poll_cnt)
17935 {
17936     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17937
17938     if (val != 0) {
17939         BLOGE(sc, "%s usage count=%d\n", msg, val);
17940         return (1);
17941     }
17942
17943     return (0);
17944 }
17945
17946 /* Common routines with VF FLR cleanup */
17947 static uint32_t
17948 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17949 {
17950     /* adjust polling timeout */
17951     if (CHIP_REV_IS_EMUL(sc)) {
17952         return (FLR_POLL_CNT * 2000);
17953     }
17954
17955     if (CHIP_REV_IS_FPGA(sc)) {
17956         return (FLR_POLL_CNT * 120);
17957     }
17958
17959     return (FLR_POLL_CNT);
17960 }
17961
17962 static int
17963 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
17964                            uint32_t         poll_cnt)
17965 {
17966     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
17967     if (bxe_flr_clnup_poll_hw_counter(sc,
17968                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
17969                                       "CFC PF usage counter timed out",
17970                                       poll_cnt)) {
17971         return (1);
17972     }
17973
17974     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
17975     if (bxe_flr_clnup_poll_hw_counter(sc,
17976                                       DORQ_REG_PF_USAGE_CNT,
17977                                       "DQ PF usage counter timed out",
17978                                       poll_cnt)) {
17979         return (1);
17980     }
17981
17982     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
17983     if (bxe_flr_clnup_poll_hw_counter(sc,
17984                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
17985                                       "QM PF usage counter timed out",
17986                                       poll_cnt)) {
17987         return (1);
17988     }
17989
17990     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
17991     if (bxe_flr_clnup_poll_hw_counter(sc,
17992                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
17993                                       "Timers VNIC usage counter timed out",
17994                                       poll_cnt)) {
17995         return (1);
17996     }
17997
17998     if (bxe_flr_clnup_poll_hw_counter(sc,
17999                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
18000                                       "Timers NUM_SCANS usage counter timed out",
18001                                       poll_cnt)) {
18002         return (1);
18003     }
18004
18005     /* Wait DMAE PF usage counter to zero */
18006     if (bxe_flr_clnup_poll_hw_counter(sc,
18007                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
18008                                       "DMAE dommand register timed out",
18009                                       poll_cnt)) {
18010         return (1);
18011     }
18012
18013     return (0);
18014 }
18015
18016 #define OP_GEN_PARAM(param)                                            \
18017     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
18018 #define OP_GEN_TYPE(type)                                           \
18019     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
18020 #define OP_GEN_AGG_VECT(index)                                             \
18021     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
18022
18023 static int
18024 bxe_send_final_clnup(struct bxe_softc *sc,
18025                      uint8_t          clnup_func,
18026                      uint32_t         poll_cnt)
18027 {
18028     uint32_t op_gen_command = 0;
18029     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
18030                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
18031     int ret = 0;
18032
18033     if (REG_RD(sc, comp_addr)) {
18034         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
18035         return (1);
18036     }
18037
18038     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
18039     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
18040     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
18041     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
18042
18043     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
18044     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
18045
18046     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
18047         BLOGE(sc, "FW final cleanup did not succeed\n");
18048         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
18049               (REG_RD(sc, comp_addr)));
18050         bxe_panic(sc, ("FLR cleanup failed\n"));
18051         return (1);
18052     }
18053
18054     /* Zero completion for nxt FLR */
18055     REG_WR(sc, comp_addr, 0);
18056
18057     return (ret);
18058 }
18059
18060 static void
18061 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
18062                        struct pbf_pN_buf_regs *regs,
18063                        uint32_t               poll_count)
18064 {
18065     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
18066     uint32_t cur_cnt = poll_count;
18067
18068     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
18069     crd = crd_start = REG_RD(sc, regs->crd);
18070     init_crd = REG_RD(sc, regs->init_crd);
18071
18072     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
18073     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
18074     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
18075
18076     while ((crd != init_crd) &&
18077            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
18078             (init_crd - crd_start))) {
18079         if (cur_cnt--) {
18080             DELAY(FLR_WAIT_INTERVAL);
18081             crd = REG_RD(sc, regs->crd);
18082             crd_freed = REG_RD(sc, regs->crd_freed);
18083         } else {
18084             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
18085             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
18086             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
18087             break;
18088         }
18089     }
18090
18091     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
18092           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18093 }
18094
18095 static void
18096 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
18097                        struct pbf_pN_cmd_regs *regs,
18098                        uint32_t               poll_count)
18099 {
18100     uint32_t occup, to_free, freed, freed_start;
18101     uint32_t cur_cnt = poll_count;
18102
18103     occup = to_free = REG_RD(sc, regs->lines_occup);
18104     freed = freed_start = REG_RD(sc, regs->lines_freed);
18105
18106     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18107     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18108
18109     while (occup &&
18110            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
18111         if (cur_cnt--) {
18112             DELAY(FLR_WAIT_INTERVAL);
18113             occup = REG_RD(sc, regs->lines_occup);
18114             freed = REG_RD(sc, regs->lines_freed);
18115         } else {
18116             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
18117             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18118             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18119             break;
18120         }
18121     }
18122
18123     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
18124           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18125 }
18126
18127 static void
18128 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
18129 {
18130     struct pbf_pN_cmd_regs cmd_regs[] = {
18131         {0, (CHIP_IS_E3B0(sc)) ?
18132             PBF_REG_TQ_OCCUPANCY_Q0 :
18133             PBF_REG_P0_TQ_OCCUPANCY,
18134             (CHIP_IS_E3B0(sc)) ?
18135             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
18136             PBF_REG_P0_TQ_LINES_FREED_CNT},
18137         {1, (CHIP_IS_E3B0(sc)) ?
18138             PBF_REG_TQ_OCCUPANCY_Q1 :
18139             PBF_REG_P1_TQ_OCCUPANCY,
18140             (CHIP_IS_E3B0(sc)) ?
18141             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
18142             PBF_REG_P1_TQ_LINES_FREED_CNT},
18143         {4, (CHIP_IS_E3B0(sc)) ?
18144             PBF_REG_TQ_OCCUPANCY_LB_Q :
18145             PBF_REG_P4_TQ_OCCUPANCY,
18146             (CHIP_IS_E3B0(sc)) ?
18147             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
18148             PBF_REG_P4_TQ_LINES_FREED_CNT}
18149     };
18150
18151     struct pbf_pN_buf_regs buf_regs[] = {
18152         {0, (CHIP_IS_E3B0(sc)) ?
18153             PBF_REG_INIT_CRD_Q0 :
18154             PBF_REG_P0_INIT_CRD ,
18155             (CHIP_IS_E3B0(sc)) ?
18156             PBF_REG_CREDIT_Q0 :
18157             PBF_REG_P0_CREDIT,
18158             (CHIP_IS_E3B0(sc)) ?
18159             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
18160             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
18161         {1, (CHIP_IS_E3B0(sc)) ?
18162             PBF_REG_INIT_CRD_Q1 :
18163             PBF_REG_P1_INIT_CRD,
18164             (CHIP_IS_E3B0(sc)) ?
18165             PBF_REG_CREDIT_Q1 :
18166             PBF_REG_P1_CREDIT,
18167             (CHIP_IS_E3B0(sc)) ?
18168             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
18169             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
18170         {4, (CHIP_IS_E3B0(sc)) ?
18171             PBF_REG_INIT_CRD_LB_Q :
18172             PBF_REG_P4_INIT_CRD,
18173             (CHIP_IS_E3B0(sc)) ?
18174             PBF_REG_CREDIT_LB_Q :
18175             PBF_REG_P4_CREDIT,
18176             (CHIP_IS_E3B0(sc)) ?
18177             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
18178             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
18179     };
18180
18181     int i;
18182
18183     /* Verify the command queues are flushed P0, P1, P4 */
18184     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
18185         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
18186     }
18187
18188     /* Verify the transmission buffers are flushed P0, P1, P4 */
18189     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
18190         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
18191     }
18192 }
18193
18194 static void
18195 bxe_hw_enable_status(struct bxe_softc *sc)
18196 {
18197     uint32_t val;
18198
18199     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
18200     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
18201
18202     val = REG_RD(sc, PBF_REG_DISABLE_PF);
18203     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
18204
18205     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
18206     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
18207
18208     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
18209     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
18210
18211     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
18212     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
18213
18214     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
18215     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
18216
18217     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
18218     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
18219
18220     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
18221     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
18222 }
18223
18224 static int
18225 bxe_pf_flr_clnup(struct bxe_softc *sc)
18226 {
18227     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
18228
18229     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
18230
18231     /* Re-enable PF target read access */
18232     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
18233
18234     /* Poll HW usage counters */
18235     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
18236     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
18237         return (-1);
18238     }
18239
18240     /* Zero the igu 'trailing edge' and 'leading edge' */
18241
18242     /* Send the FW cleanup command */
18243     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
18244         return (-1);
18245     }
18246
18247     /* ATC cleanup */
18248
18249     /* Verify TX hw is flushed */
18250     bxe_tx_hw_flushed(sc, poll_cnt);
18251
18252     /* Wait 100ms (not adjusted according to platform) */
18253     DELAY(100000);
18254
18255     /* Verify no pending pci transactions */
18256     if (bxe_is_pcie_pending(sc)) {
18257         BLOGE(sc, "PCIE Transactions still pending\n");
18258     }
18259
18260     /* Debug */
18261     bxe_hw_enable_status(sc);
18262
18263     /*
18264      * Master enable - Due to WB DMAE writes performed before this
18265      * register is re-initialized as part of the regular function init
18266      */
18267     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18268
18269     return (0);
18270 }
18271
18272 #if 0
18273 static void
18274 bxe_init_searcher(struct bxe_softc *sc)
18275 {
18276     int port = SC_PORT(sc);
18277     ecore_src_init_t2(sc, sc->t2, sc->t2_mapping, SRC_CONN_NUM);
18278     /* T1 hash bits value determines the T1 number of entries */
18279     REG_WR(sc, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
18280 }
18281 #endif
18282
18283 static int
18284 bxe_init_hw_func(struct bxe_softc *sc)
18285 {
18286     int port = SC_PORT(sc);
18287     int func = SC_FUNC(sc);
18288     int init_phase = PHASE_PF0 + func;
18289     struct ecore_ilt *ilt = sc->ilt;
18290     uint16_t cdu_ilt_start;
18291     uint32_t addr, val;
18292     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
18293     int i, main_mem_width, rc;
18294
18295     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
18296
18297     /* FLR cleanup */
18298     if (!CHIP_IS_E1x(sc)) {
18299         rc = bxe_pf_flr_clnup(sc);
18300         if (rc) {
18301             BLOGE(sc, "FLR cleanup failed!\n");
18302             // XXX bxe_fw_dump(sc);
18303             // XXX bxe_idle_chk(sc);
18304             return (rc);
18305         }
18306     }
18307
18308     /* set MSI reconfigure capability */
18309     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18310         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
18311         val = REG_RD(sc, addr);
18312         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
18313         REG_WR(sc, addr, val);
18314     }
18315
18316     ecore_init_block(sc, BLOCK_PXP, init_phase);
18317     ecore_init_block(sc, BLOCK_PXP2, init_phase);
18318
18319     ilt = sc->ilt;
18320     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18321
18322 #if 0
18323     if (IS_SRIOV(sc)) {
18324         cdu_ilt_start += BXE_FIRST_VF_CID/ILT_PAGE_CIDS;
18325     }
18326     cdu_ilt_start = bxe_iov_init_ilt(sc, cdu_ilt_start);
18327
18328 #if (BXE_FIRST_VF_CID > 0)
18329     /*
18330      * If BXE_FIRST_VF_CID > 0 then the PF L2 cids precedes
18331      * those of the VFs, so start line should be reset
18332      */
18333     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18334 #endif
18335 #endif
18336
18337     for (i = 0; i < L2_ILT_LINES(sc); i++) {
18338         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
18339         ilt->lines[cdu_ilt_start + i].page_mapping =
18340             sc->context[i].vcxt_dma.paddr;
18341         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
18342     }
18343     ecore_ilt_init_op(sc, INITOP_SET);
18344
18345 #if 0
18346     if (!CONFIGURE_NIC_MODE(sc)) {
18347         bxe_init_searcher(sc);
18348         REG_WR(sc, PRS_REG_NIC_MODE, 0);
18349         BLOGD(sc, DBG_LOAD, "NIC MODE disabled\n");
18350     } else
18351 #endif
18352     {
18353         /* Set NIC mode */
18354         REG_WR(sc, PRS_REG_NIC_MODE, 1);
18355         BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
18356     }
18357
18358     if (!CHIP_IS_E1x(sc)) {
18359         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
18360
18361         /* Turn on a single ISR mode in IGU if driver is going to use
18362          * INT#x or MSI
18363          */
18364         if (sc->interrupt_mode != INTR_MODE_MSIX) {
18365             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
18366         }
18367
18368         /*
18369          * Timers workaround bug: function init part.
18370          * Need to wait 20msec after initializing ILT,
18371          * needed to make sure there are no requests in
18372          * one of the PXP internal queues with "old" ILT addresses
18373          */
18374         DELAY(20000);
18375
18376         /*
18377          * Master enable - Due to WB DMAE writes performed before this
18378          * register is re-initialized as part of the regular function
18379          * init
18380          */
18381         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18382         /* Enable the function in IGU */
18383         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
18384     }
18385
18386     sc->dmae_ready = 1;
18387
18388     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
18389
18390     if (!CHIP_IS_E1x(sc))
18391         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
18392
18393     ecore_init_block(sc, BLOCK_ATC, init_phase);
18394     ecore_init_block(sc, BLOCK_DMAE, init_phase);
18395     ecore_init_block(sc, BLOCK_NIG, init_phase);
18396     ecore_init_block(sc, BLOCK_SRC, init_phase);
18397     ecore_init_block(sc, BLOCK_MISC, init_phase);
18398     ecore_init_block(sc, BLOCK_TCM, init_phase);
18399     ecore_init_block(sc, BLOCK_UCM, init_phase);
18400     ecore_init_block(sc, BLOCK_CCM, init_phase);
18401     ecore_init_block(sc, BLOCK_XCM, init_phase);
18402     ecore_init_block(sc, BLOCK_TSEM, init_phase);
18403     ecore_init_block(sc, BLOCK_USEM, init_phase);
18404     ecore_init_block(sc, BLOCK_CSEM, init_phase);
18405     ecore_init_block(sc, BLOCK_XSEM, init_phase);
18406
18407     if (!CHIP_IS_E1x(sc))
18408         REG_WR(sc, QM_REG_PF_EN, 1);
18409
18410     if (!CHIP_IS_E1x(sc)) {
18411         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18412         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18413         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18414         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18415     }
18416     ecore_init_block(sc, BLOCK_QM, init_phase);
18417
18418     ecore_init_block(sc, BLOCK_TM, init_phase);
18419     ecore_init_block(sc, BLOCK_DORQ, init_phase);
18420
18421     bxe_iov_init_dq(sc);
18422
18423     ecore_init_block(sc, BLOCK_BRB1, init_phase);
18424     ecore_init_block(sc, BLOCK_PRS, init_phase);
18425     ecore_init_block(sc, BLOCK_TSDM, init_phase);
18426     ecore_init_block(sc, BLOCK_CSDM, init_phase);
18427     ecore_init_block(sc, BLOCK_USDM, init_phase);
18428     ecore_init_block(sc, BLOCK_XSDM, init_phase);
18429     ecore_init_block(sc, BLOCK_UPB, init_phase);
18430     ecore_init_block(sc, BLOCK_XPB, init_phase);
18431     ecore_init_block(sc, BLOCK_PBF, init_phase);
18432     if (!CHIP_IS_E1x(sc))
18433         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
18434
18435     ecore_init_block(sc, BLOCK_CDU, init_phase);
18436
18437     ecore_init_block(sc, BLOCK_CFC, init_phase);
18438
18439     if (!CHIP_IS_E1x(sc))
18440         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
18441
18442     if (IS_MF(sc)) {
18443         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
18444         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
18445     }
18446
18447     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18448
18449     /* HC init per function */
18450     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18451         if (CHIP_IS_E1H(sc)) {
18452             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18453
18454             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18455             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18456         }
18457         ecore_init_block(sc, BLOCK_HC, init_phase);
18458
18459     } else {
18460         int num_segs, sb_idx, prod_offset;
18461
18462         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18463
18464         if (!CHIP_IS_E1x(sc)) {
18465             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18466             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18467         }
18468
18469         ecore_init_block(sc, BLOCK_IGU, init_phase);
18470
18471         if (!CHIP_IS_E1x(sc)) {
18472             int dsb_idx = 0;
18473             /**
18474              * Producer memory:
18475              * E2 mode: address 0-135 match to the mapping memory;
18476              * 136 - PF0 default prod; 137 - PF1 default prod;
18477              * 138 - PF2 default prod; 139 - PF3 default prod;
18478              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18479              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18480              * 144-147 reserved.
18481              *
18482              * E1.5 mode - In backward compatible mode;
18483              * for non default SB; each even line in the memory
18484              * holds the U producer and each odd line hold
18485              * the C producer. The first 128 producers are for
18486              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18487              * producers are for the DSB for each PF.
18488              * Each PF has five segments: (the order inside each
18489              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18490              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18491              * 144-147 attn prods;
18492              */
18493             /* non-default-status-blocks */
18494             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18495                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18496             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18497                 prod_offset = (sc->igu_base_sb + sb_idx) *
18498                     num_segs;
18499
18500                 for (i = 0; i < num_segs; i++) {
18501                     addr = IGU_REG_PROD_CONS_MEMORY +
18502                             (prod_offset + i) * 4;
18503                     REG_WR(sc, addr, 0);
18504                 }
18505                 /* send consumer update with value 0 */
18506                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18507                            USTORM_ID, 0, IGU_INT_NOP, 1);
18508                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18509             }
18510
18511             /* default-status-blocks */
18512             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18513                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18514
18515             if (CHIP_IS_MODE_4_PORT(sc))
18516                 dsb_idx = SC_FUNC(sc);
18517             else
18518                 dsb_idx = SC_VN(sc);
18519
18520             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18521                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18522                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18523
18524             /*
18525              * igu prods come in chunks of E1HVN_MAX (4) -
18526              * does not matters what is the current chip mode
18527              */
18528             for (i = 0; i < (num_segs * E1HVN_MAX);
18529                  i += E1HVN_MAX) {
18530                 addr = IGU_REG_PROD_CONS_MEMORY +
18531                             (prod_offset + i)*4;
18532                 REG_WR(sc, addr, 0);
18533             }
18534             /* send consumer update with 0 */
18535             if (CHIP_INT_MODE_IS_BC(sc)) {
18536                 bxe_ack_sb(sc, sc->igu_dsb_id,
18537                            USTORM_ID, 0, IGU_INT_NOP, 1);
18538                 bxe_ack_sb(sc, sc->igu_dsb_id,
18539                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18540                 bxe_ack_sb(sc, sc->igu_dsb_id,
18541                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18542                 bxe_ack_sb(sc, sc->igu_dsb_id,
18543                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18544                 bxe_ack_sb(sc, sc->igu_dsb_id,
18545                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18546             } else {
18547                 bxe_ack_sb(sc, sc->igu_dsb_id,
18548                            USTORM_ID, 0, IGU_INT_NOP, 1);
18549                 bxe_ack_sb(sc, sc->igu_dsb_id,
18550                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18551             }
18552             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18553
18554             /* !!! these should become driver const once
18555                rf-tool supports split-68 const */
18556             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18557             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18558             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18559             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18560             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18561             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18562         }
18563     }
18564
18565     /* Reset PCIE errors for debug */
18566     REG_WR(sc, 0x2114, 0xffffffff);
18567     REG_WR(sc, 0x2120, 0xffffffff);
18568
18569     if (CHIP_IS_E1x(sc)) {
18570         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18571         main_mem_base = HC_REG_MAIN_MEMORY +
18572                 SC_PORT(sc) * (main_mem_size * 4);
18573         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18574         main_mem_width = 8;
18575
18576         val = REG_RD(sc, main_mem_prty_clr);
18577         if (val) {
18578             BLOGD(sc, DBG_LOAD,
18579                   "Parity errors in HC block during function init (0x%x)!\n",
18580                   val);
18581         }
18582
18583         /* Clear "false" parity errors in MSI-X table */
18584         for (i = main_mem_base;
18585              i < main_mem_base + main_mem_size * 4;
18586              i += main_mem_width) {
18587             bxe_read_dmae(sc, i, main_mem_width / 4);
18588             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18589                            i, main_mem_width / 4);
18590         }
18591         /* Clear HC parity attention */
18592         REG_RD(sc, main_mem_prty_clr);
18593     }
18594
18595 #if 1
18596     /* Enable STORMs SP logging */
18597     REG_WR8(sc, BAR_USTRORM_INTMEM +
18598            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18599     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18600            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18601     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18602            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18603     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18604            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18605 #endif
18606
18607     elink_phy_probe(&sc->link_params);
18608
18609     return (0);
18610 }
18611
18612 static void
18613 bxe_link_reset(struct bxe_softc *sc)
18614 {
18615     if (!BXE_NOMCP(sc)) {
18616         bxe_acquire_phy_lock(sc);
18617         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18618         bxe_release_phy_lock(sc);
18619     } else {
18620         if (!CHIP_REV_IS_SLOW(sc)) {
18621             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18622         }
18623     }
18624 }
18625
18626 static void
18627 bxe_reset_port(struct bxe_softc *sc)
18628 {
18629     int port = SC_PORT(sc);
18630     uint32_t val;
18631
18632     /* reset physical Link */
18633     bxe_link_reset(sc);
18634
18635     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18636
18637     /* Do not rcv packets to BRB */
18638     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18639     /* Do not direct rcv packets that are not for MCP to the BRB */
18640     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18641                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18642
18643     /* Configure AEU */
18644     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18645
18646     DELAY(100000);
18647
18648     /* Check for BRB port occupancy */
18649     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18650     if (val) {
18651         BLOGD(sc, DBG_LOAD,
18652               "BRB1 is not empty, %d blocks are occupied\n", val);
18653     }
18654
18655     /* TODO: Close Doorbell port? */
18656 }
18657
18658 static void
18659 bxe_ilt_wr(struct bxe_softc *sc,
18660            uint32_t         index,
18661            bus_addr_t       addr)
18662 {
18663     int reg;
18664     uint32_t wb_write[2];
18665
18666     if (CHIP_IS_E1(sc)) {
18667         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18668     } else {
18669         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18670     }
18671
18672     wb_write[0] = ONCHIP_ADDR1(addr);
18673     wb_write[1] = ONCHIP_ADDR2(addr);
18674     REG_WR_DMAE(sc, reg, wb_write, 2);
18675 }
18676
18677 static void
18678 bxe_clear_func_ilt(struct bxe_softc *sc,
18679                    uint32_t         func)
18680 {
18681     uint32_t i, base = FUNC_ILT_BASE(func);
18682     for (i = base; i < base + ILT_PER_FUNC; i++) {
18683         bxe_ilt_wr(sc, i, 0);
18684     }
18685 }
18686
18687 static void
18688 bxe_reset_func(struct bxe_softc *sc)
18689 {
18690     struct bxe_fastpath *fp;
18691     int port = SC_PORT(sc);
18692     int func = SC_FUNC(sc);
18693     int i;
18694
18695     /* Disable the function in the FW */
18696     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18697     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18698     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18699     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18700
18701     /* FP SBs */
18702     FOR_EACH_ETH_QUEUE(sc, i) {
18703         fp = &sc->fp[i];
18704         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18705                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18706                 SB_DISABLED);
18707     }
18708
18709 #if 0
18710     if (CNIC_LOADED(sc)) {
18711         /* CNIC SB */
18712         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18713                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET
18714                 (bxe_cnic_fw_sb_id(sc)), SB_DISABLED);
18715     }
18716 #endif
18717
18718     /* SP SB */
18719     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18720             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18721             SB_DISABLED);
18722
18723     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18724         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18725     }
18726
18727     /* Configure IGU */
18728     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18729         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18730         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18731     } else {
18732         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18733         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18734     }
18735
18736     if (CNIC_LOADED(sc)) {
18737         /* Disable Timer scan */
18738         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18739         /*
18740          * Wait for at least 10ms and up to 2 second for the timers
18741          * scan to complete
18742          */
18743         for (i = 0; i < 200; i++) {
18744             DELAY(10000);
18745             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18746                 break;
18747         }
18748     }
18749
18750     /* Clear ILT */
18751     bxe_clear_func_ilt(sc, func);
18752
18753     /*
18754      * Timers workaround bug for E2: if this is vnic-3,
18755      * we need to set the entire ilt range for this timers.
18756      */
18757     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18758         struct ilt_client_info ilt_cli;
18759         /* use dummy TM client */
18760         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18761         ilt_cli.start = 0;
18762         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18763         ilt_cli.client_num = ILT_CLIENT_TM;
18764
18765         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18766     }
18767
18768     /* this assumes that reset_port() called before reset_func()*/
18769     if (!CHIP_IS_E1x(sc)) {
18770         bxe_pf_disable(sc);
18771     }
18772
18773     sc->dmae_ready = 0;
18774 }
18775
18776 static int
18777 bxe_gunzip_init(struct bxe_softc *sc)
18778 {
18779     return (0);
18780 }
18781
18782 static void
18783 bxe_gunzip_end(struct bxe_softc *sc)
18784 {
18785     return;
18786 }
18787
18788 static int
18789 bxe_init_firmware(struct bxe_softc *sc)
18790 {
18791     if (CHIP_IS_E1(sc)) {
18792         ecore_init_e1_firmware(sc);
18793         sc->iro_array = e1_iro_arr;
18794     } else if (CHIP_IS_E1H(sc)) {
18795         ecore_init_e1h_firmware(sc);
18796         sc->iro_array = e1h_iro_arr;
18797     } else if (!CHIP_IS_E1x(sc)) {
18798         ecore_init_e2_firmware(sc);
18799         sc->iro_array = e2_iro_arr;
18800     } else {
18801         BLOGE(sc, "Unsupported chip revision\n");
18802         return (-1);
18803     }
18804
18805     return (0);
18806 }
18807
18808 static void
18809 bxe_release_firmware(struct bxe_softc *sc)
18810 {
18811     /* Do nothing */
18812     return;
18813 }
18814
18815 static int
18816 ecore_gunzip(struct bxe_softc *sc,
18817              const uint8_t    *zbuf,
18818              int              len)
18819 {
18820     /* XXX : Implement... */
18821     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18822     return (FALSE);
18823 }
18824
18825 static void
18826 ecore_reg_wr_ind(struct bxe_softc *sc,
18827                  uint32_t         addr,
18828                  uint32_t         val)
18829 {
18830     bxe_reg_wr_ind(sc, addr, val);
18831 }
18832
18833 static void
18834 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18835                           bus_addr_t       phys_addr,
18836                           uint32_t         addr,
18837                           uint32_t         len)
18838 {
18839     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18840 }
18841
18842 void
18843 ecore_storm_memset_struct(struct bxe_softc *sc,
18844                           uint32_t         addr,
18845                           size_t           size,
18846                           uint32_t         *data)
18847 {
18848     uint8_t i;
18849     for (i = 0; i < size/4; i++) {
18850         REG_WR(sc, addr + (i * 4), data[i]);
18851     }
18852 }
18853