sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  *
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  24  * THE POSSIBILITY OF SUCH DAMAGE.
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #define BXE_DRIVER_VERSION "1.78.81"
  31
  32 #include "bxe.h"
  33 #include "ecore_sp.h"
  34 #include "ecore_init.h"
  35 #include "ecore_init_ops.h"
  36
  37 #include "57710_int_offsets.h"
  38 #include "57711_int_offsets.h"
  39 #include "57712_int_offsets.h"
  40
  41 /*
  42  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  43  * explicitly here for older kernels that don't include this changeset.
  44  */
  45 #ifndef CTLTYPE_U64
  46 #define CTLTYPE_U64      CTLTYPE_QUAD
  47 #define sysctl_handle_64 sysctl_handle_quad
  48 #endif
  49
  50 /*
  51  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  52  * here as zero(0) for older kernels that don't include this changeset
  53  * thereby masking the functionality.
  54  */
  55 #ifndef CSUM_TCP_IPV6
  56 #define CSUM_TCP_IPV6 0
  57 #define CSUM_UDP_IPV6 0
  58 #endif
  59
  60 /*
  61  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  62  * for older kernels that don't include this changeset.
  63  */
  64 #if __FreeBSD_version < 900035
  65 #define pci_find_cap pci_find_extcap
  66 #endif
  67
  68 #define BXE_DEF_SB_ATT_IDX 0x0001
  69 #define BXE_DEF_SB_IDX     0x0002
  70
  71 /*
  72  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  73  * function HW initialization.
  74  */
  75 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  76 #define FLR_WAIT_INTERVAL 50    /* usecs */
  77 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  78
  79 struct pbf_pN_buf_regs {
  80     int pN;
  81     uint32_t init_crd;
  82     uint32_t crd;
  83     uint32_t crd_freed;
  84 };
  85
  86 struct pbf_pN_cmd_regs {
  87     int pN;
  88     uint32_t lines_occup;
  89     uint32_t lines_freed;
  90 };
  91
  92 /*
  93  * PCI Device ID Table used by bxe_probe().
  94  */
  95 #define BXE_DEVDESC_MAX 64
  96 static struct bxe_device_type bxe_devs[] = {
  97     {
  98         BRCM_VENDORID,
  99         CHIP_NUM_57710,
 100         PCI_ANY_ID, PCI_ANY_ID,
 101         "QLogic NetXtreme II BCM57710 10GbE"
 102     },
 103     {
 104         BRCM_VENDORID,
 105         CHIP_NUM_57711,
 106         PCI_ANY_ID, PCI_ANY_ID,
 107         "QLogic NetXtreme II BCM57711 10GbE"
 108     },
 109     {
 110         BRCM_VENDORID,
 111         CHIP_NUM_57711E,
 112         PCI_ANY_ID, PCI_ANY_ID,
 113         "QLogic NetXtreme II BCM57711E 10GbE"
 114     },
 115     {
 116         BRCM_VENDORID,
 117         CHIP_NUM_57712,
 118         PCI_ANY_ID, PCI_ANY_ID,
 119         "QLogic NetXtreme II BCM57712 10GbE"
 120     },
 121     {
 122         BRCM_VENDORID,
 123         CHIP_NUM_57712_MF,
 124         PCI_ANY_ID, PCI_ANY_ID,
 125         "QLogic NetXtreme II BCM57712 MF 10GbE"
 126     },
 127     {
 128         BRCM_VENDORID,
 129         CHIP_NUM_57800,
 130         PCI_ANY_ID, PCI_ANY_ID,
 131         "QLogic NetXtreme II BCM57800 10GbE"
 132     },
 133     {
 134         BRCM_VENDORID,
 135         CHIP_NUM_57800_MF,
 136         PCI_ANY_ID, PCI_ANY_ID,
 137         "QLogic NetXtreme II BCM57800 MF 10GbE"
 138     },
 139     {
 140         BRCM_VENDORID,
 141         CHIP_NUM_57810,
 142         PCI_ANY_ID, PCI_ANY_ID,
 143         "QLogic NetXtreme II BCM57810 10GbE"
 144     },
 145     {
 146         BRCM_VENDORID,
 147         CHIP_NUM_57810_MF,
 148         PCI_ANY_ID, PCI_ANY_ID,
 149         "QLogic NetXtreme II BCM57810 MF 10GbE"
 150     },
 151     {
 152         BRCM_VENDORID,
 153         CHIP_NUM_57811,
 154         PCI_ANY_ID, PCI_ANY_ID,
 155         "QLogic NetXtreme II BCM57811 10GbE"
 156     },
 157     {
 158         BRCM_VENDORID,
 159         CHIP_NUM_57811_MF,
 160         PCI_ANY_ID, PCI_ANY_ID,
 161         "QLogic NetXtreme II BCM57811 MF 10GbE"
 162     },
 163     {
 164         BRCM_VENDORID,
 165         CHIP_NUM_57840_4_10,
 166         PCI_ANY_ID, PCI_ANY_ID,
 167         "QLogic NetXtreme II BCM57840 4x10GbE"
 168     },
 169     {
 170         BRCM_VENDORID,
 171         CHIP_NUM_57840_MF,
 172         PCI_ANY_ID, PCI_ANY_ID,
 173         "QLogic NetXtreme II BCM57840 MF 10GbE"
 174     },
 175     {
 176         0, 0, 0, 0, NULL
 177     }
 178 };
 179
 180 MALLOC_DECLARE(M_BXE_ILT);
 181 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 182
 183 /*
 184  * FreeBSD device entry points.
 185  */
 186 static int bxe_probe(device_t);
 187 static int bxe_attach(device_t);
 188 static int bxe_detach(device_t);
 189 static int bxe_shutdown(device_t);
 190
 191 /*
 192  * FreeBSD KLD module/device interface event handler method.
 193  */
 194 static device_method_t bxe_methods[] = {
 195     /* Device interface (device_if.h) */
 196     DEVMETHOD(device_probe,     bxe_probe),
 197     DEVMETHOD(device_attach,    bxe_attach),
 198     DEVMETHOD(device_detach,    bxe_detach),
 199     DEVMETHOD(device_shutdown,  bxe_shutdown),
 200     /* Bus interface (bus_if.h) */
 201     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 202     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 203     KOBJMETHOD_END
 204 };
 205
 206 /*
 207  * FreeBSD KLD Module data declaration
 208  */
 209 static driver_t bxe_driver = {
 210     "bxe",                   /* module name */
 211     bxe_methods,             /* event handler */
 212     sizeof(struct bxe_softc) /* extra data */
 213 };
 214
 215 /*
 216  * FreeBSD dev class is needed to manage dev instances and
 217  * to associate with a bus type
 218  */
 219 static devclass_t bxe_devclass;
 220
 221 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 222 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 223 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 224
 225 /* resources needed for unloading a previously loaded device */
 226
 227 #define BXE_PREV_WAIT_NEEDED 1
 228 struct mtx bxe_prev_mtx;
 229 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 230 struct bxe_prev_list_node {
 231     LIST_ENTRY(bxe_prev_list_node) node;
 232     uint8_t bus;
 233     uint8_t slot;
 234     uint8_t path;
 235     uint8_t aer; /* XXX automatic error recovery */
 236     uint8_t undi;
 237 };
 238 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 239
 240 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 241
 242 /* Tunable device values... */
 243
 244 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 245
 246 /* Debug */
 247 unsigned long bxe_debug = 0;
 248 TUNABLE_ULONG("hw.bxe.debug", &bxe_debug);
 249 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, (CTLFLAG_RDTUN),
 250              &bxe_debug, 0, "Debug logging mode");
 251
 252 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 253 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 254 TUNABLE_INT("hw.bxe.interrupt_mode", &bxe_interrupt_mode);
 255 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 256            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 257
 258 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 259 static int bxe_queue_count = 4;
 260 TUNABLE_INT("hw.bxe.queue_count", &bxe_queue_count);
 261 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 262            &bxe_queue_count, 0, "Multi-Queue queue count");
 263
 264 /* max number of buffers per queue (default RX_BD_USABLE) */
 265 static int bxe_max_rx_bufs = 0;
 266 TUNABLE_INT("hw.bxe.max_rx_bufs", &bxe_max_rx_bufs);
 267 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 268            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 269
 270 /* Host interrupt coalescing RX tick timer (usecs) */
 271 static int bxe_hc_rx_ticks = 25;
 272 TUNABLE_INT("hw.bxe.hc_rx_ticks", &bxe_hc_rx_ticks);
 273 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 274            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 275
 276 /* Host interrupt coalescing TX tick timer (usecs) */
 277 static int bxe_hc_tx_ticks = 50;
 278 TUNABLE_INT("hw.bxe.hc_tx_ticks", &bxe_hc_tx_ticks);
 279 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 280            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 281
 282 /* Maximum number of Rx packets to process at a time */
 283 static int bxe_rx_budget = 0xffffffff;
 284 TUNABLE_INT("hw.bxe.rx_budget", &bxe_rx_budget);
 285 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 286            &bxe_rx_budget, 0, "Rx processing budget");
 287
 288 /* Maximum LRO aggregation size */
 289 static int bxe_max_aggregation_size = 0;
 290 TUNABLE_INT("hw.bxe.max_aggregation_size", &bxe_max_aggregation_size);
 291 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 292            &bxe_max_aggregation_size, 0, "max aggregation size");
 293
 294 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 295 static int bxe_mrrs = -1;
 296 TUNABLE_INT("hw.bxe.mrrs", &bxe_mrrs);
 297 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 298            &bxe_mrrs, 0, "PCIe maximum read request size");
 299
 300 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 301 static int bxe_autogreeen = 0;
 302 TUNABLE_INT("hw.bxe.autogreeen", &bxe_autogreeen);
 303 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 304            &bxe_autogreeen, 0, "AutoGrEEEn support");
 305
 306 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 307 static int bxe_udp_rss = 0;
 308 TUNABLE_INT("hw.bxe.udp_rss", &bxe_udp_rss);
 309 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 310            &bxe_udp_rss, 0, "UDP RSS support");
 311
 312
 313 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 314
 315 #define STATS_OFFSET32(stat_name)                   \
 316     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 317
 318 #define Q_STATS_OFFSET32(stat_name)                   \
 319     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 320
 321 static const struct {
 322     uint32_t offset;
 323     uint32_t size;
 324     uint32_t flags;
 325 #define STATS_FLAGS_PORT  1
 326 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 327 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 328     char string[STAT_NAME_LEN];
 329 } bxe_eth_stats_arr[] = {
 330     { STATS_OFFSET32(total_bytes_received_hi),
 331                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 332     { STATS_OFFSET32(error_bytes_received_hi),
 333                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 334     { STATS_OFFSET32(total_unicast_packets_received_hi),
 335                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 336     { STATS_OFFSET32(total_multicast_packets_received_hi),
 337                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 338     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 339                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 340     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 341                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 342     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 343                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 344     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 345                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 346     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 347                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 348     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 349                 8, STATS_FLAGS_PORT, "rx_fragments" },
 350     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 351                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 352     { STATS_OFFSET32(no_buff_discard_hi),
 353                 8, STATS_FLAGS_BOTH, "rx_discards" },
 354     { STATS_OFFSET32(mac_filter_discard),
 355                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 356     { STATS_OFFSET32(mf_tag_discard),
 357                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 358     { STATS_OFFSET32(pfc_frames_received_hi),
 359                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 360     { STATS_OFFSET32(pfc_frames_sent_hi),
 361                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 362     { STATS_OFFSET32(brb_drop_hi),
 363                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 364     { STATS_OFFSET32(brb_truncate_hi),
 365                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 366     { STATS_OFFSET32(pause_frames_received_hi),
 367                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 368     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 369                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 370     { STATS_OFFSET32(nig_timer_max),
 371                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 372     { STATS_OFFSET32(total_bytes_transmitted_hi),
 373                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 374     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 375                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 376     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 377                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 378     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 379                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 380     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 381                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 382     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 383                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 384     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 385                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 386     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 387                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 388     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 389                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 390     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 391                 8, STATS_FLAGS_PORT, "tx_deferred" },
 392     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 393                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 394     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 395                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 396     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 397                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 398     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 399                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 400     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 401                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 402     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 403                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 404     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 405                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 406     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 407                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 408     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 409                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 410     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 411                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 412     { STATS_OFFSET32(pause_frames_sent_hi),
 413                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 414     { STATS_OFFSET32(total_tpa_aggregations_hi),
 415                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 416     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 417                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 418     { STATS_OFFSET32(total_tpa_bytes_hi),
 419                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 420     { STATS_OFFSET32(eee_tx_lpi),
 421                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 422     { STATS_OFFSET32(rx_calls),
 423                 4, STATS_FLAGS_FUNC, "rx_calls"},
 424     { STATS_OFFSET32(rx_pkts),
 425                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 426     { STATS_OFFSET32(rx_tpa_pkts),
 427                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 428     { STATS_OFFSET32(rx_erroneous_jumbo_sge_pkts),
 429                 4, STATS_FLAGS_FUNC, "rx_erroneous_jumbo_sge_pkts"},
 430     { STATS_OFFSET32(rx_bxe_service_rxsgl),
 431                 4, STATS_FLAGS_FUNC, "rx_bxe_service_rxsgl"},
 432     { STATS_OFFSET32(rx_jumbo_sge_pkts),
 433                 4, STATS_FLAGS_FUNC, "rx_jumbo_sge_pkts"},
 434     { STATS_OFFSET32(rx_soft_errors),
 435                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 436     { STATS_OFFSET32(rx_hw_csum_errors),
 437                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 438     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 439                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 440     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 441                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 442     { STATS_OFFSET32(rx_budget_reached),
 443                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 444     { STATS_OFFSET32(tx_pkts),
 445                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 446     { STATS_OFFSET32(tx_soft_errors),
 447                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 448     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 449                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 450     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 451                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 452     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 453                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 454     { STATS_OFFSET32(tx_ofld_frames_lso),
 455                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 456     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 457                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 458     { STATS_OFFSET32(tx_encap_failures),
 459                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 460     { STATS_OFFSET32(tx_hw_queue_full),
 461                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 462     { STATS_OFFSET32(tx_hw_max_queue_depth),
 463                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 464     { STATS_OFFSET32(tx_dma_mapping_failure),
 465                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 466     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 467                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 468     { STATS_OFFSET32(tx_window_violation_std),
 469                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 470     { STATS_OFFSET32(tx_window_violation_tso),
 471                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 472     { STATS_OFFSET32(tx_chain_lost_mbuf),
 473                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 474     { STATS_OFFSET32(tx_frames_deferred),
 475                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 476     { STATS_OFFSET32(tx_queue_xoff),
 477                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 478     { STATS_OFFSET32(mbuf_defrag_attempts),
 479                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 480     { STATS_OFFSET32(mbuf_defrag_failures),
 481                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 482     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 483                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 484     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 485                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 486     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 487                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 488     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 489                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 490     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 491                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 492     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 493                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 494     { STATS_OFFSET32(mbuf_alloc_tx),
 495                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 496     { STATS_OFFSET32(mbuf_alloc_rx),
 497                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 498     { STATS_OFFSET32(mbuf_alloc_sge),
 499                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 500     { STATS_OFFSET32(mbuf_alloc_tpa),
 501                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"},
 502     { STATS_OFFSET32(tx_queue_full_return),
 503                 4, STATS_FLAGS_FUNC, "tx_queue_full_return"}
 504 };
 505
 506 static const struct {
 507     uint32_t offset;
 508     uint32_t size;
 509     char string[STAT_NAME_LEN];
 510 } bxe_eth_q_stats_arr[] = {
 511     { Q_STATS_OFFSET32(total_bytes_received_hi),
 512                 8, "rx_bytes" },
 513     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 514                 8, "rx_ucast_packets" },
 515     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 516                 8, "rx_mcast_packets" },
 517     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 518                 8, "rx_bcast_packets" },
 519     { Q_STATS_OFFSET32(no_buff_discard_hi),
 520                 8, "rx_discards" },
 521     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 522                 8, "tx_bytes" },
 523     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 524                 8, "tx_ucast_packets" },
 525     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 526                 8, "tx_mcast_packets" },
 527     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 528                 8, "tx_bcast_packets" },
 529     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 530                 8, "tpa_aggregations" },
 531     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 532                 8, "tpa_aggregated_frames"},
 533     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 534                 8, "tpa_bytes"},
 535     { Q_STATS_OFFSET32(rx_calls),
 536                 4, "rx_calls"},
 537     { Q_STATS_OFFSET32(rx_pkts),
 538                 4, "rx_pkts"},
 539     { Q_STATS_OFFSET32(rx_tpa_pkts),
 540                 4, "rx_tpa_pkts"},
 541     { Q_STATS_OFFSET32(rx_erroneous_jumbo_sge_pkts),
 542                 4, "rx_erroneous_jumbo_sge_pkts"},
 543     { Q_STATS_OFFSET32(rx_bxe_service_rxsgl),
 544                 4, "rx_bxe_service_rxsgl"},
 545     { Q_STATS_OFFSET32(rx_jumbo_sge_pkts),
 546                 4, "rx_jumbo_sge_pkts"},
 547     { Q_STATS_OFFSET32(rx_soft_errors),
 548                 4, "rx_soft_errors"},
 549     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 550                 4, "rx_hw_csum_errors"},
 551     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 552                 4, "rx_ofld_frames_csum_ip"},
 553     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 554                 4, "rx_ofld_frames_csum_tcp_udp"},
 555     { Q_STATS_OFFSET32(rx_budget_reached),
 556                 4, "rx_budget_reached"},
 557     { Q_STATS_OFFSET32(tx_pkts),
 558                 4, "tx_pkts"},
 559     { Q_STATS_OFFSET32(tx_soft_errors),
 560                 4, "tx_soft_errors"},
 561     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 562                 4, "tx_ofld_frames_csum_ip"},
 563     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 564                 4, "tx_ofld_frames_csum_tcp"},
 565     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 566                 4, "tx_ofld_frames_csum_udp"},
 567     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 568                 4, "tx_ofld_frames_lso"},
 569     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 570                 4, "tx_ofld_frames_lso_hdr_splits"},
 571     { Q_STATS_OFFSET32(tx_encap_failures),
 572                 4, "tx_encap_failures"},
 573     { Q_STATS_OFFSET32(tx_hw_queue_full),
 574                 4, "tx_hw_queue_full"},
 575     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 576                 4, "tx_hw_max_queue_depth"},
 577     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 578                 4, "tx_dma_mapping_failure"},
 579     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 580                 4, "tx_max_drbr_queue_depth"},
 581     { Q_STATS_OFFSET32(tx_window_violation_std),
 582                 4, "tx_window_violation_std"},
 583     { Q_STATS_OFFSET32(tx_window_violation_tso),
 584                 4, "tx_window_violation_tso"},
 585     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 586                 4, "tx_chain_lost_mbuf"},
 587     { Q_STATS_OFFSET32(tx_frames_deferred),
 588                 4, "tx_frames_deferred"},
 589     { Q_STATS_OFFSET32(tx_queue_xoff),
 590                 4, "tx_queue_xoff"},
 591     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 592                 4, "mbuf_defrag_attempts"},
 593     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 594                 4, "mbuf_defrag_failures"},
 595     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 596                 4, "mbuf_rx_bd_alloc_failed"},
 597     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 598                 4, "mbuf_rx_bd_mapping_failed"},
 599     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 600                 4, "mbuf_rx_tpa_alloc_failed"},
 601     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 602                 4, "mbuf_rx_tpa_mapping_failed"},
 603     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 604                 4, "mbuf_rx_sge_alloc_failed"},
 605     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 606                 4, "mbuf_rx_sge_mapping_failed"},
 607     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 608                 4, "mbuf_alloc_tx"},
 609     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 610                 4, "mbuf_alloc_rx"},
 611     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 612                 4, "mbuf_alloc_sge"},
 613     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 614                 4, "mbuf_alloc_tpa"},
 615     { Q_STATS_OFFSET32(tx_queue_full_return),
 616                 4, "tx_queue_full_return"}
 617 };
 618
 619 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 620 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 621
 622
 623 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 624                                  uint8_t          read_cfg,
 625                                  uint8_t          cmng_type);
 626 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 627 static void    storm_memset_cmng(struct bxe_softc *sc,
 628                                  struct cmng_init *cmng,
 629                                  uint8_t          port);
 630 static void    bxe_set_reset_global(struct bxe_softc *sc);
 631 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 632 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 633                                  int              engine);
 634 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 635 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 636                                    uint8_t          *global,
 637                                    uint8_t          print);
 638 static void    bxe_int_disable(struct bxe_softc *sc);
 639 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 640 static void    bxe_pf_disable(struct bxe_softc *sc);
 641 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 642 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 643                                       struct bxe_fastpath *fp,
 644                                       uint16_t            rx_bd_prod,
 645                                       uint16_t            rx_cq_prod,
 646                                       uint16_t            rx_sge_prod);
 647 static void    bxe_link_report_locked(struct bxe_softc *sc);
 648 static void    bxe_link_report(struct bxe_softc *sc);
 649 static void    bxe_link_status_update(struct bxe_softc *sc);
 650 static void    bxe_periodic_callout_func(void *xsc);
 651 static void    bxe_periodic_start(struct bxe_softc *sc);
 652 static void    bxe_periodic_stop(struct bxe_softc *sc);
 653 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 654                                     uint16_t prev_index,
 655                                     uint16_t index);
 656 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 657                                      int                 queue);
 658 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 659                                      uint16_t            index);
 660 static uint8_t bxe_txeof(struct bxe_softc *sc,
 661                          struct bxe_fastpath *fp);
 662 static void    bxe_task_fp(struct bxe_fastpath *fp);
 663 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 664                                      struct mbuf      *m,
 665                                      uint8_t          contents);
 666 static int     bxe_alloc_mem(struct bxe_softc *sc);
 667 static void    bxe_free_mem(struct bxe_softc *sc);
 668 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 669 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 670 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 671 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 672 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 673 static int     bxe_init_locked(struct bxe_softc *sc);
 674 static int     bxe_stop_locked(struct bxe_softc *sc);
 675 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 676                                    int              load_mode);
 677 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 678                                      uint32_t         unload_mode,
 679                                      uint8_t          keep_link);
 680
 681 static void bxe_handle_sp_tq(void *context, int pending);
 682 static void bxe_handle_fp_tq(void *context, int pending);
 683
 684 static int bxe_add_cdev(struct bxe_softc *sc);
 685 static void bxe_del_cdev(struct bxe_softc *sc);
 686 static int bxe_grc_dump(struct bxe_softc *sc);
 687 static int bxe_alloc_buf_rings(struct bxe_softc *sc);
 688 static void bxe_free_buf_rings(struct bxe_softc *sc);
 689
 690 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 691 uint32_t
 692 calc_crc32(uint8_t  *crc32_packet,
 693            uint32_t crc32_length,
 694            uint32_t crc32_seed,
 695            uint8_t  complement)
 696 {
 697    uint32_t byte         = 0;
 698    uint32_t bit          = 0;
 699    uint8_t  msb          = 0;
 700    uint32_t temp         = 0;
 701    uint32_t shft         = 0;
 702    uint8_t  current_byte = 0;
 703    uint32_t crc32_result = crc32_seed;
 704    const uint32_t CRC32_POLY = 0x1edc6f41;
 705
 706    if ((crc32_packet == NULL) ||
 707        (crc32_length == 0) ||
 708        ((crc32_length % 8) != 0))
 709     {
 710         return (crc32_result);
 711     }
 712
 713     for (byte = 0; byte < crc32_length; byte = byte + 1)
 714     {
 715         current_byte = crc32_packet[byte];
 716         for (bit = 0; bit < 8; bit = bit + 1)
 717         {
 718             /* msb = crc32_result[31]; */
 719             msb = (uint8_t)(crc32_result >> 31);
 720
 721             crc32_result = crc32_result << 1;
 722
 723             /* it (msb != current_byte[bit]) */
 724             if (msb != (0x1 & (current_byte >> bit)))
 725             {
 726                 crc32_result = crc32_result ^ CRC32_POLY;
 727                 /* crc32_result[0] = 1 */
 728                 crc32_result |= 1;
 729             }
 730         }
 731     }
 732
 733     /* Last step is to:
 734      * 1. "mirror" every bit
 735      * 2. swap the 4 bytes
 736      * 3. complement each bit
 737      */
 738
 739     /* Mirror */
 740     temp = crc32_result;
 741     shft = sizeof(crc32_result) * 8 - 1;
 742
 743     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 744     {
 745         temp <<= 1;
 746         temp |= crc32_result & 1;
 747         shft-- ;
 748     }
 749
 750     /* temp[31-bit] = crc32_result[bit] */
 751     temp <<= shft;
 752
 753     /* Swap */
 754     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 755     {
 756         uint32_t t0, t1, t2, t3;
 757         t0 = (0x000000ff & (temp >> 24));
 758         t1 = (0x0000ff00 & (temp >> 8));
 759         t2 = (0x00ff0000 & (temp << 8));
 760         t3 = (0xff000000 & (temp << 24));
 761         crc32_result = t0 | t1 | t2 | t3;
 762     }
 763
 764     /* Complement */
 765     if (complement)
 766     {
 767         crc32_result = ~crc32_result;
 768     }
 769
 770     return (crc32_result);
 771 }
 772
 773 int
 774 bxe_test_bit(int                    nr,
 775              volatile unsigned long *addr)
 776 {
 777     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 778 }
 779
 780 void
 781 bxe_set_bit(unsigned int           nr,
 782             volatile unsigned long *addr)
 783 {
 784     atomic_set_acq_long(addr, (1 << nr));
 785 }
 786
 787 void
 788 bxe_clear_bit(int                    nr,
 789               volatile unsigned long *addr)
 790 {
 791     atomic_clear_acq_long(addr, (1 << nr));
 792 }
 793
 794 int
 795 bxe_test_and_set_bit(int                    nr,
 796                        volatile unsigned long *addr)
 797 {
 798     unsigned long x;
 799     nr = (1 << nr);
 800     do {
 801         x = *addr;
 802     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 803     // if (x & nr) bit_was_set; else bit_was_not_set;
 804     return (x & nr);
 805 }
 806
 807 int
 808 bxe_test_and_clear_bit(int                    nr,
 809                        volatile unsigned long *addr)
 810 {
 811     unsigned long x;
 812     nr = (1 << nr);
 813     do {
 814         x = *addr;
 815     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 816     // if (x & nr) bit_was_set; else bit_was_not_set;
 817     return (x & nr);
 818 }
 819
 820 int
 821 bxe_cmpxchg(volatile int *addr,
 822             int          old,
 823             int          new)
 824 {
 825     int x;
 826     do {
 827         x = *addr;
 828     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 829     return (x);
 830 }
 831
 832 /*
 833  * Get DMA memory from the OS.
 834  *
 835  * Validates that the OS has provided DMA buffers in response to a
 836  * bus_dmamap_load call and saves the physical address of those buffers.
 837  * When the callback is used the OS will return 0 for the mapping function
 838  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 839  * failures back to the caller.
 840  *
 841  * Returns:
 842  *   Nothing.
 843  */
 844 static void
 845 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 846 {
 847     struct bxe_dma *dma = arg;
 848
 849     if (error) {
 850         dma->paddr = 0;
 851         dma->nseg  = 0;
 852         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 853     } else {
 854         dma->paddr = segs->ds_addr;
 855         dma->nseg  = nseg;
 856     }
 857 }
 858
 859 /*
 860  * Allocate a block of memory and map it for DMA. No partial completions
 861  * allowed and release any resources acquired if we can't acquire all
 862  * resources.
 863  *
 864  * Returns:
 865  *   0 = Success, !0 = Failure
 866  */
 867 int
 868 bxe_dma_alloc(struct bxe_softc *sc,
 869               bus_size_t       size,
 870               struct bxe_dma   *dma,
 871               const char       *msg)
 872 {
 873     int rc;
 874
 875     if (dma->size > 0) {
 876         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 877               (unsigned long)dma->size);
 878         return (1);
 879     }
 880
 881     memset(dma, 0, sizeof(*dma)); /* sanity */
 882     dma->sc   = sc;
 883     dma->size = size;
 884     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 885
 886     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 887                             BCM_PAGE_SIZE,      /* alignment */
 888                             0,                  /* boundary limit */
 889                             BUS_SPACE_MAXADDR,  /* restricted low */
 890                             BUS_SPACE_MAXADDR,  /* restricted hi */
 891                             NULL,               /* addr filter() */
 892                             NULL,               /* addr filter() arg */
 893                             size,               /* max map size */
 894                             1,                  /* num discontinuous */
 895                             size,               /* max seg size */
 896                             BUS_DMA_ALLOCNOW,   /* flags */
 897                             NULL,               /* lock() */
 898                             NULL,               /* lock() arg */
 899                             &dma->tag);         /* returned dma tag */
 900     if (rc != 0) {
 901         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 902         memset(dma, 0, sizeof(*dma));
 903         return (1);
 904     }
 905
 906     rc = bus_dmamem_alloc(dma->tag,
 907                           (void **)&dma->vaddr,
 908                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 909                           &dma->map);
 910     if (rc != 0) {
 911         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 912         bus_dma_tag_destroy(dma->tag);
 913         memset(dma, 0, sizeof(*dma));
 914         return (1);
 915     }
 916
 917     rc = bus_dmamap_load(dma->tag,
 918                          dma->map,
 919                          dma->vaddr,
 920                          size,
 921                          bxe_dma_map_addr, /* BLOGD in here */
 922                          dma,
 923                          BUS_DMA_NOWAIT);
 924     if (rc != 0) {
 925         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 926         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 927         bus_dma_tag_destroy(dma->tag);
 928         memset(dma, 0, sizeof(*dma));
 929         return (1);
 930     }
 931
 932     return (0);
 933 }
 934
 935 void
 936 bxe_dma_free(struct bxe_softc *sc,
 937              struct bxe_dma   *dma)
 938 {
 939     if (dma->size > 0) {
 940         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
 941
 942         bus_dmamap_sync(dma->tag, dma->map,
 943                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
 944         bus_dmamap_unload(dma->tag, dma->map);
 945         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 946         bus_dma_tag_destroy(dma->tag);
 947     }
 948
 949     memset(dma, 0, sizeof(*dma));
 950 }
 951
 952 /*
 953  * These indirect read and write routines are only during init.
 954  * The locking is handled by the MCP.
 955  */
 956
 957 void
 958 bxe_reg_wr_ind(struct bxe_softc *sc,
 959                uint32_t         addr,
 960                uint32_t         val)
 961 {
 962     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
 963     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
 964     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
 965 }
 966
 967 uint32_t
 968 bxe_reg_rd_ind(struct bxe_softc *sc,
 969                uint32_t         addr)
 970 {
 971     uint32_t val;
 972
 973     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
 974     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
 975     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
 976
 977     return (val);
 978 }
 979
 980 static int
 981 bxe_acquire_hw_lock(struct bxe_softc *sc,
 982                     uint32_t         resource)
 983 {
 984     uint32_t lock_status;
 985     uint32_t resource_bit = (1 << resource);
 986     int func = SC_FUNC(sc);
 987     uint32_t hw_lock_control_reg;
 988     int cnt;
 989
 990     /* validate the resource is within range */
 991     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
 992         BLOGE(sc, "(resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE)"
 993             " resource_bit 0x%x\n", resource, resource_bit);
 994         return (-1);
 995     }
 996
 997     if (func <= 5) {
 998         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
 999     } else {
1000         hw_lock_control_reg =
1001                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1002     }
1003
1004     /* validate the resource is not already taken */
1005     lock_status = REG_RD(sc, hw_lock_control_reg);
1006     if (lock_status & resource_bit) {
1007         BLOGE(sc, "resource (0x%x) in use (status 0x%x bit 0x%x)\n",
1008               resource, lock_status, resource_bit);
1009         return (-1);
1010     }
1011
1012     /* try every 5ms for 5 seconds */
1013     for (cnt = 0; cnt < 1000; cnt++) {
1014         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1015         lock_status = REG_RD(sc, hw_lock_control_reg);
1016         if (lock_status & resource_bit) {
1017             return (0);
1018         }
1019         DELAY(5000);
1020     }
1021
1022     BLOGE(sc, "Resource 0x%x resource_bit 0x%x lock timeout!\n",
1023         resource, resource_bit);
1024     return (-1);
1025 }
1026
1027 static int
1028 bxe_release_hw_lock(struct bxe_softc *sc,
1029                     uint32_t         resource)
1030 {
1031     uint32_t lock_status;
1032     uint32_t resource_bit = (1 << resource);
1033     int func = SC_FUNC(sc);
1034     uint32_t hw_lock_control_reg;
1035
1036     /* validate the resource is within range */
1037     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1038         BLOGE(sc, "(resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE)"
1039             " resource_bit 0x%x\n", resource, resource_bit);
1040         return (-1);
1041     }
1042
1043     if (func <= 5) {
1044         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1045     } else {
1046         hw_lock_control_reg =
1047                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1048     }
1049
1050     /* validate the resource is currently taken */
1051     lock_status = REG_RD(sc, hw_lock_control_reg);
1052     if (!(lock_status & resource_bit)) {
1053         BLOGE(sc, "resource (0x%x) not in use (status 0x%x bit 0x%x)\n",
1054               resource, lock_status, resource_bit);
1055         return (-1);
1056     }
1057
1058     REG_WR(sc, hw_lock_control_reg, resource_bit);
1059     return (0);
1060 }
1061 static void bxe_acquire_phy_lock(struct bxe_softc *sc)
1062 {
1063         BXE_PHY_LOCK(sc);
1064         bxe_acquire_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1065 }
1066
1067 static void bxe_release_phy_lock(struct bxe_softc *sc)
1068 {
1069         bxe_release_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1070         BXE_PHY_UNLOCK(sc);
1071 }
1072 /*
1073  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1074  * had we done things the other way around, if two pfs from the same port
1075  * would attempt to access nvram at the same time, we could run into a
1076  * scenario such as:
1077  * pf A takes the port lock.
1078  * pf B succeeds in taking the same lock since they are from the same port.
1079  * pf A takes the per pf misc lock. Performs eeprom access.
1080  * pf A finishes. Unlocks the per pf misc lock.
1081  * Pf B takes the lock and proceeds to perform it's own access.
1082  * pf A unlocks the per port lock, while pf B is still working (!).
1083  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1084  * access corrupted by pf B).*
1085  */
1086 static int
1087 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1088 {
1089     int port = SC_PORT(sc);
1090     int count, i;
1091     uint32_t val = 0;
1092
1093     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1094     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1095
1096     /* adjust timeout for emulation/FPGA */
1097     count = NVRAM_TIMEOUT_COUNT;
1098     if (CHIP_REV_IS_SLOW(sc)) {
1099         count *= 100;
1100     }
1101
1102     /* request access to nvram interface */
1103     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1104            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1105
1106     for (i = 0; i < count*10; i++) {
1107         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1108         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1109             break;
1110         }
1111
1112         DELAY(5);
1113     }
1114
1115     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1116         BLOGE(sc, "Cannot get access to nvram interface "
1117             "port %d val 0x%x (MCPR_NVM_SW_ARB_ARB_ARB1 << port)\n",
1118             port, val);
1119         return (-1);
1120     }
1121
1122     return (0);
1123 }
1124
1125 static int
1126 bxe_release_nvram_lock(struct bxe_softc *sc)
1127 {
1128     int port = SC_PORT(sc);
1129     int count, i;
1130     uint32_t val = 0;
1131
1132     /* adjust timeout for emulation/FPGA */
1133     count = NVRAM_TIMEOUT_COUNT;
1134     if (CHIP_REV_IS_SLOW(sc)) {
1135         count *= 100;
1136     }
1137
1138     /* relinquish nvram interface */
1139     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1140            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1141
1142     for (i = 0; i < count*10; i++) {
1143         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1144         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1145             break;
1146         }
1147
1148         DELAY(5);
1149     }
1150
1151     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1152         BLOGE(sc, "Cannot free access to nvram interface "
1153             "port %d val 0x%x (MCPR_NVM_SW_ARB_ARB_ARB1 << port)\n",
1154             port, val);
1155         return (-1);
1156     }
1157
1158     /* release HW lock: protect against other PFs in PF Direct Assignment */
1159     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1160
1161     return (0);
1162 }
1163
1164 static void
1165 bxe_enable_nvram_access(struct bxe_softc *sc)
1166 {
1167     uint32_t val;
1168
1169     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1170
1171     /* enable both bits, even on read */
1172     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1173            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1174 }
1175
1176 static void
1177 bxe_disable_nvram_access(struct bxe_softc *sc)
1178 {
1179     uint32_t val;
1180
1181     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1182
1183     /* disable both bits, even after read */
1184     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1185            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1186                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1187 }
1188
1189 static int
1190 bxe_nvram_read_dword(struct bxe_softc *sc,
1191                      uint32_t         offset,
1192                      uint32_t         *ret_val,
1193                      uint32_t         cmd_flags)
1194 {
1195     int count, i, rc;
1196     uint32_t val;
1197
1198     /* build the command word */
1199     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1200
1201     /* need to clear DONE bit separately */
1202     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1203
1204     /* address of the NVRAM to read from */
1205     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1206            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1207
1208     /* issue a read command */
1209     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1210
1211     /* adjust timeout for emulation/FPGA */
1212     count = NVRAM_TIMEOUT_COUNT;
1213     if (CHIP_REV_IS_SLOW(sc)) {
1214         count *= 100;
1215     }
1216
1217     /* wait for completion */
1218     *ret_val = 0;
1219     rc = -1;
1220     for (i = 0; i < count; i++) {
1221         DELAY(5);
1222         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1223
1224         if (val & MCPR_NVM_COMMAND_DONE) {
1225             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1226             /* we read nvram data in cpu order
1227              * but ethtool sees it as an array of bytes
1228              * converting to big-endian will do the work
1229              */
1230             *ret_val = htobe32(val);
1231             rc = 0;
1232             break;
1233         }
1234     }
1235
1236     if (rc == -1) {
1237         BLOGE(sc, "nvram read timeout expired "
1238             "(offset 0x%x cmd_flags 0x%x val 0x%x)\n",
1239             offset, cmd_flags, val);
1240     }
1241
1242     return (rc);
1243 }
1244
1245 static int
1246 bxe_nvram_read(struct bxe_softc *sc,
1247                uint32_t         offset,
1248                uint8_t          *ret_buf,
1249                int              buf_size)
1250 {
1251     uint32_t cmd_flags;
1252     uint32_t val;
1253     int rc;
1254
1255     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1256         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1257               offset, buf_size);
1258         return (-1);
1259     }
1260
1261     if ((offset + buf_size) > sc->devinfo.flash_size) {
1262         BLOGE(sc, "Invalid parameter, "
1263                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1264               offset, buf_size, sc->devinfo.flash_size);
1265         return (-1);
1266     }
1267
1268     /* request access to nvram interface */
1269     rc = bxe_acquire_nvram_lock(sc);
1270     if (rc) {
1271         return (rc);
1272     }
1273
1274     /* enable access to nvram interface */
1275     bxe_enable_nvram_access(sc);
1276
1277     /* read the first word(s) */
1278     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1279     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1280         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1281         memcpy(ret_buf, &val, 4);
1282
1283         /* advance to the next dword */
1284         offset += sizeof(uint32_t);
1285         ret_buf += sizeof(uint32_t);
1286         buf_size -= sizeof(uint32_t);
1287         cmd_flags = 0;
1288     }
1289
1290     if (rc == 0) {
1291         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1292         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1293         memcpy(ret_buf, &val, 4);
1294     }
1295
1296     /* disable access to nvram interface */
1297     bxe_disable_nvram_access(sc);
1298     bxe_release_nvram_lock(sc);
1299
1300     return (rc);
1301 }
1302
1303 static int
1304 bxe_nvram_write_dword(struct bxe_softc *sc,
1305                       uint32_t         offset,
1306                       uint32_t         val,
1307                       uint32_t         cmd_flags)
1308 {
1309     int count, i, rc;
1310
1311     /* build the command word */
1312     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1313
1314     /* need to clear DONE bit separately */
1315     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1316
1317     /* write the data */
1318     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1319
1320     /* address of the NVRAM to write to */
1321     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1322            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1323
1324     /* issue the write command */
1325     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1326
1327     /* adjust timeout for emulation/FPGA */
1328     count = NVRAM_TIMEOUT_COUNT;
1329     if (CHIP_REV_IS_SLOW(sc)) {
1330         count *= 100;
1331     }
1332
1333     /* wait for completion */
1334     rc = -1;
1335     for (i = 0; i < count; i++) {
1336         DELAY(5);
1337         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1338         if (val & MCPR_NVM_COMMAND_DONE) {
1339             rc = 0;
1340             break;
1341         }
1342     }
1343
1344     if (rc == -1) {
1345         BLOGE(sc, "nvram write timeout expired "
1346             "(offset 0x%x cmd_flags 0x%x val 0x%x)\n",
1347             offset, cmd_flags, val);
1348     }
1349
1350     return (rc);
1351 }
1352
1353 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1354
1355 static int
1356 bxe_nvram_write1(struct bxe_softc *sc,
1357                  uint32_t         offset,
1358                  uint8_t          *data_buf,
1359                  int              buf_size)
1360 {
1361     uint32_t cmd_flags;
1362     uint32_t align_offset;
1363     uint32_t val;
1364     int rc;
1365
1366     if ((offset + buf_size) > sc->devinfo.flash_size) {
1367         BLOGE(sc, "Invalid parameter, "
1368                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1369               offset, buf_size, sc->devinfo.flash_size);
1370         return (-1);
1371     }
1372
1373     /* request access to nvram interface */
1374     rc = bxe_acquire_nvram_lock(sc);
1375     if (rc) {
1376         return (rc);
1377     }
1378
1379     /* enable access to nvram interface */
1380     bxe_enable_nvram_access(sc);
1381
1382     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1383     align_offset = (offset & ~0x03);
1384     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1385
1386     if (rc == 0) {
1387         val &= ~(0xff << BYTE_OFFSET(offset));
1388         val |= (*data_buf << BYTE_OFFSET(offset));
1389
1390         /* nvram data is returned as an array of bytes
1391          * convert it back to cpu order
1392          */
1393         val = be32toh(val);
1394
1395         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1396     }
1397
1398     /* disable access to nvram interface */
1399     bxe_disable_nvram_access(sc);
1400     bxe_release_nvram_lock(sc);
1401
1402     return (rc);
1403 }
1404
1405 static int
1406 bxe_nvram_write(struct bxe_softc *sc,
1407                 uint32_t         offset,
1408                 uint8_t          *data_buf,
1409                 int              buf_size)
1410 {
1411     uint32_t cmd_flags;
1412     uint32_t val;
1413     uint32_t written_so_far;
1414     int rc;
1415
1416     if (buf_size == 1) {
1417         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1418     }
1419
1420     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1421         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1422               offset, buf_size);
1423         return (-1);
1424     }
1425
1426     if (buf_size == 0) {
1427         return (0); /* nothing to do */
1428     }
1429
1430     if ((offset + buf_size) > sc->devinfo.flash_size) {
1431         BLOGE(sc, "Invalid parameter, "
1432                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1433               offset, buf_size, sc->devinfo.flash_size);
1434         return (-1);
1435     }
1436
1437     /* request access to nvram interface */
1438     rc = bxe_acquire_nvram_lock(sc);
1439     if (rc) {
1440         return (rc);
1441     }
1442
1443     /* enable access to nvram interface */
1444     bxe_enable_nvram_access(sc);
1445
1446     written_so_far = 0;
1447     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1448     while ((written_so_far < buf_size) && (rc == 0)) {
1449         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1450             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1451         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1452             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1453         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1454             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1455         }
1456
1457         memcpy(&val, data_buf, 4);
1458
1459         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1460
1461         /* advance to the next dword */
1462         offset += sizeof(uint32_t);
1463         data_buf += sizeof(uint32_t);
1464         written_so_far += sizeof(uint32_t);
1465         cmd_flags = 0;
1466     }
1467
1468     /* disable access to nvram interface */
1469     bxe_disable_nvram_access(sc);
1470     bxe_release_nvram_lock(sc);
1471
1472     return (rc);
1473 }
1474
1475 /* copy command into DMAE command memory and set DMAE command Go */
1476 void
1477 bxe_post_dmae(struct bxe_softc    *sc,
1478               struct dmae_cmd *dmae,
1479               int                 idx)
1480 {
1481     uint32_t cmd_offset;
1482     int i;
1483
1484     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_cmd) * idx));
1485     for (i = 0; i < ((sizeof(struct dmae_cmd) / 4)); i++) {
1486         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1487     }
1488
1489     REG_WR(sc, dmae_reg_go_c[idx], 1);
1490 }
1491
1492 uint32_t
1493 bxe_dmae_opcode_add_comp(uint32_t opcode,
1494                          uint8_t  comp_type)
1495 {
1496     return (opcode | ((comp_type << DMAE_CMD_C_DST_SHIFT) |
1497                       DMAE_CMD_C_TYPE_ENABLE));
1498 }
1499
1500 uint32_t
1501 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1502 {
1503     return (opcode & ~DMAE_CMD_SRC_RESET);
1504 }
1505
1506 uint32_t
1507 bxe_dmae_opcode(struct bxe_softc *sc,
1508                 uint8_t          src_type,
1509                 uint8_t          dst_type,
1510                 uint8_t          with_comp,
1511                 uint8_t          comp_type)
1512 {
1513     uint32_t opcode = 0;
1514
1515     opcode |= ((src_type << DMAE_CMD_SRC_SHIFT) |
1516                (dst_type << DMAE_CMD_DST_SHIFT));
1517
1518     opcode |= (DMAE_CMD_SRC_RESET | DMAE_CMD_DST_RESET);
1519
1520     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1521
1522     opcode |= ((SC_VN(sc) << DMAE_CMD_E1HVN_SHIFT) |
1523                (SC_VN(sc) << DMAE_CMD_DST_VN_SHIFT));
1524
1525     opcode |= (DMAE_COM_SET_ERR << DMAE_CMD_ERR_POLICY_SHIFT);
1526
1527 #ifdef __BIG_ENDIAN
1528     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1529 #else
1530     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1531 #endif
1532
1533     if (with_comp) {
1534         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1535     }
1536
1537     return (opcode);
1538 }
1539
1540 static void
1541 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1542                         struct dmae_cmd *dmae,
1543                         uint8_t             src_type,
1544                         uint8_t             dst_type)
1545 {
1546     memset(dmae, 0, sizeof(struct dmae_cmd));
1547
1548     /* set the opcode */
1549     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1550                                    TRUE, DMAE_COMP_PCI);
1551
1552     /* fill in the completion parameters */
1553     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1554     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1555     dmae->comp_val     = DMAE_COMP_VAL;
1556 }
1557
1558 /* issue a DMAE command over the init channel and wait for completion */
1559 static int
1560 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1561                          struct dmae_cmd *dmae)
1562 {
1563     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1564     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1565
1566     BXE_DMAE_LOCK(sc);
1567
1568     /* reset completion */
1569     *wb_comp = 0;
1570
1571     /* post the command on the channel used for initializations */
1572     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1573
1574     /* wait for completion */
1575     DELAY(5);
1576
1577     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1578         if (!timeout ||
1579             (sc->recovery_state != BXE_RECOVERY_DONE &&
1580              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1581             BLOGE(sc, "DMAE timeout! *wb_comp 0x%x recovery_state 0x%x\n",
1582                 *wb_comp, sc->recovery_state);
1583             BXE_DMAE_UNLOCK(sc);
1584             return (DMAE_TIMEOUT);
1585         }
1586
1587         timeout--;
1588         DELAY(50);
1589     }
1590
1591     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1592         BLOGE(sc, "DMAE PCI error! *wb_comp 0x%x recovery_state 0x%x\n",
1593                 *wb_comp, sc->recovery_state);
1594         BXE_DMAE_UNLOCK(sc);
1595         return (DMAE_PCI_ERROR);
1596     }
1597
1598     BXE_DMAE_UNLOCK(sc);
1599     return (0);
1600 }
1601
1602 void
1603 bxe_read_dmae(struct bxe_softc *sc,
1604               uint32_t         src_addr,
1605               uint32_t         len32)
1606 {
1607     struct dmae_cmd dmae;
1608     uint32_t *data;
1609     int i, rc;
1610
1611     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1612
1613     if (!sc->dmae_ready) {
1614         data = BXE_SP(sc, wb_data[0]);
1615
1616         for (i = 0; i < len32; i++) {
1617             data[i] = (CHIP_IS_E1(sc)) ?
1618                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1619                           REG_RD(sc, (src_addr + (i * 4)));
1620         }
1621
1622         return;
1623     }
1624
1625     /* set opcode and fixed command fields */
1626     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1627
1628     /* fill in addresses and len */
1629     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1630     dmae.src_addr_hi = 0;
1631     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1632     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1633     dmae.len         = len32;
1634
1635     /* issue the command and wait for completion */
1636     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1637         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1638     };
1639 }
1640
1641 void
1642 bxe_write_dmae(struct bxe_softc *sc,
1643                bus_addr_t       dma_addr,
1644                uint32_t         dst_addr,
1645                uint32_t         len32)
1646 {
1647     struct dmae_cmd dmae;
1648     int rc;
1649
1650     if (!sc->dmae_ready) {
1651         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1652
1653         if (CHIP_IS_E1(sc)) {
1654             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1655         } else {
1656             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1657         }
1658
1659         return;
1660     }
1661
1662     /* set opcode and fixed command fields */
1663     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1664
1665     /* fill in addresses and len */
1666     dmae.src_addr_lo = U64_LO(dma_addr);
1667     dmae.src_addr_hi = U64_HI(dma_addr);
1668     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1669     dmae.dst_addr_hi = 0;
1670     dmae.len         = len32;
1671
1672     /* issue the command and wait for completion */
1673     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1674         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1675     }
1676 }
1677
1678 void
1679 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1680                         bus_addr_t       phys_addr,
1681                         uint32_t         addr,
1682                         uint32_t         len)
1683 {
1684     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1685     int offset = 0;
1686
1687     while (len > dmae_wr_max) {
1688         bxe_write_dmae(sc,
1689                        (phys_addr + offset), /* src DMA address */
1690                        (addr + offset),      /* dst GRC address */
1691                        dmae_wr_max);
1692         offset += (dmae_wr_max * 4);
1693         len -= dmae_wr_max;
1694     }
1695
1696     bxe_write_dmae(sc,
1697                    (phys_addr + offset), /* src DMA address */
1698                    (addr + offset),      /* dst GRC address */
1699                    len);
1700 }
1701
1702 void
1703 bxe_set_ctx_validation(struct bxe_softc   *sc,
1704                        struct eth_context *cxt,
1705                        uint32_t           cid)
1706 {
1707     /* ustorm cxt validation */
1708     cxt->ustorm_ag_context.cdu_usage =
1709         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1710             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1711     /* xcontext validation */
1712     cxt->xstorm_ag_context.cdu_reserved =
1713         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1714             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1715 }
1716
1717 static void
1718 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1719                             uint8_t          port,
1720                             uint8_t          fw_sb_id,
1721                             uint8_t          sb_index,
1722                             uint8_t          ticks)
1723 {
1724     uint32_t addr =
1725         (BAR_CSTRORM_INTMEM +
1726          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1727
1728     REG_WR8(sc, addr, ticks);
1729
1730     BLOGD(sc, DBG_LOAD,
1731           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1732           port, fw_sb_id, sb_index, ticks);
1733 }
1734
1735 static void
1736 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1737                             uint8_t          port,
1738                             uint16_t         fw_sb_id,
1739                             uint8_t          sb_index,
1740                             uint8_t          disable)
1741 {
1742     uint32_t enable_flag =
1743         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1744     uint32_t addr =
1745         (BAR_CSTRORM_INTMEM +
1746          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1747     uint8_t flags;
1748
1749     /* clear and set */
1750     flags = REG_RD8(sc, addr);
1751     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1752     flags |= enable_flag;
1753     REG_WR8(sc, addr, flags);
1754
1755     BLOGD(sc, DBG_LOAD,
1756           "port %d fw_sb_id %d sb_index %d disable %d\n",
1757           port, fw_sb_id, sb_index, disable);
1758 }
1759
1760 void
1761 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1762                              uint8_t          fw_sb_id,
1763                              uint8_t          sb_index,
1764                              uint8_t          disable,
1765                              uint16_t         usec)
1766 {
1767     int port = SC_PORT(sc);
1768     uint8_t ticks = (usec / 4); /* XXX ??? */
1769
1770     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1771
1772     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1773     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1774 }
1775
1776 void
1777 elink_cb_udelay(struct bxe_softc *sc,
1778                 uint32_t         usecs)
1779 {
1780     DELAY(usecs);
1781 }
1782
1783 uint32_t
1784 elink_cb_reg_read(struct bxe_softc *sc,
1785                   uint32_t         reg_addr)
1786 {
1787     return (REG_RD(sc, reg_addr));
1788 }
1789
1790 void
1791 elink_cb_reg_write(struct bxe_softc *sc,
1792                    uint32_t         reg_addr,
1793                    uint32_t         val)
1794 {
1795     REG_WR(sc, reg_addr, val);
1796 }
1797
1798 void
1799 elink_cb_reg_wb_write(struct bxe_softc *sc,
1800                       uint32_t         offset,
1801                       uint32_t         *wb_write,
1802                       uint16_t         len)
1803 {
1804     REG_WR_DMAE(sc, offset, wb_write, len);
1805 }
1806
1807 void
1808 elink_cb_reg_wb_read(struct bxe_softc *sc,
1809                      uint32_t         offset,
1810                      uint32_t         *wb_write,
1811                      uint16_t         len)
1812 {
1813     REG_RD_DMAE(sc, offset, wb_write, len);
1814 }
1815
1816 uint8_t
1817 elink_cb_path_id(struct bxe_softc *sc)
1818 {
1819     return (SC_PATH(sc));
1820 }
1821
1822 void
1823 elink_cb_event_log(struct bxe_softc     *sc,
1824                    const elink_log_id_t elink_log_id,
1825                    ...)
1826 {
1827     /* XXX */
1828     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1829 }
1830
1831 static int
1832 bxe_set_spio(struct bxe_softc *sc,
1833              int              spio,
1834              uint32_t         mode)
1835 {
1836     uint32_t spio_reg;
1837
1838     /* Only 2 SPIOs are configurable */
1839     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1840         BLOGE(sc, "Invalid SPIO 0x%x mode 0x%x\n", spio, mode);
1841         return (-1);
1842     }
1843
1844     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1845
1846     /* read SPIO and mask except the float bits */
1847     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1848
1849     switch (mode) {
1850     case MISC_SPIO_OUTPUT_LOW:
1851         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1852         /* clear FLOAT and set CLR */
1853         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1854         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1855         break;
1856
1857     case MISC_SPIO_OUTPUT_HIGH:
1858         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1859         /* clear FLOAT and set SET */
1860         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1861         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1862         break;
1863
1864     case MISC_SPIO_INPUT_HI_Z:
1865         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1866         /* set FLOAT */
1867         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1868         break;
1869
1870     default:
1871         break;
1872     }
1873
1874     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1875     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1876
1877     return (0);
1878 }
1879
1880 static int
1881 bxe_gpio_read(struct bxe_softc *sc,
1882               int              gpio_num,
1883               uint8_t          port)
1884 {
1885     /* The GPIO should be swapped if swap register is set and active */
1886     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
1887                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
1888     int gpio_shift = (gpio_num +
1889                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
1890     uint32_t gpio_mask = (1 << gpio_shift);
1891     uint32_t gpio_reg;
1892
1893     if (gpio_num > MISC_REGISTERS_GPIO_3) {
1894         BLOGE(sc, "Invalid GPIO %d port 0x%x gpio_port %d gpio_shift %d"
1895             " gpio_mask 0x%x\n", gpio_num, port, gpio_port, gpio_shift,
1896             gpio_mask);
1897         return (-1);
1898     }
1899
1900     /* read GPIO value */
1901     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
1902
1903     /* get the requested pin value */
1904     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
1905 }
1906
1907 static int
1908 bxe_gpio_write(struct bxe_softc *sc,
1909                int              gpio_num,
1910                uint32_t         mode,
1911                uint8_t          port)
1912 {
1913     /* The GPIO should be swapped if swap register is set and active */
1914     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
1915                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
1916     int gpio_shift = (gpio_num +
1917                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
1918     uint32_t gpio_mask = (1 << gpio_shift);
1919     uint32_t gpio_reg;
1920
1921     if (gpio_num > MISC_REGISTERS_GPIO_3) {
1922         BLOGE(sc, "Invalid GPIO %d mode 0x%x port 0x%x gpio_port %d"
1923             " gpio_shift %d gpio_mask 0x%x\n",
1924             gpio_num, mode, port, gpio_port, gpio_shift, gpio_mask);
1925         return (-1);
1926     }
1927
1928     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
1929
1930     /* read GPIO and mask except the float bits */
1931     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
1932
1933     switch (mode) {
1934     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1935         BLOGD(sc, DBG_PHY,
1936               "Set GPIO %d (shift %d) -> output low\n",
1937               gpio_num, gpio_shift);
1938         /* clear FLOAT and set CLR */
1939         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1940         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
1941         break;
1942
1943     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1944         BLOGD(sc, DBG_PHY,
1945               "Set GPIO %d (shift %d) -> output high\n",
1946               gpio_num, gpio_shift);
1947         /* clear FLOAT and set SET */
1948         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1949         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
1950         break;
1951
1952     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
1953         BLOGD(sc, DBG_PHY,
1954               "Set GPIO %d (shift %d) -> input\n",
1955               gpio_num, gpio_shift);
1956         /* set FLOAT */
1957         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1958         break;
1959
1960     default:
1961         break;
1962     }
1963
1964     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
1965     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
1966
1967     return (0);
1968 }
1969
1970 static int
1971 bxe_gpio_mult_write(struct bxe_softc *sc,
1972                     uint8_t          pins,
1973                     uint32_t         mode)
1974 {
1975     uint32_t gpio_reg;
1976
1977     /* any port swapping should be handled by caller */
1978
1979     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
1980
1981     /* read GPIO and mask except the float bits */
1982     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
1983     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
1984     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
1985     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
1986
1987     switch (mode) {
1988     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1989         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
1990         /* set CLR */
1991         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
1992         break;
1993
1994     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1995         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
1996         /* set SET */
1997         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
1998         break;
1999
2000     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2001         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2002         /* set FLOAT */
2003         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2004         break;
2005
2006     default:
2007         BLOGE(sc, "Invalid GPIO mode assignment pins 0x%x mode 0x%x"
2008             " gpio_reg 0x%x\n", pins, mode, gpio_reg);
2009         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2010         return (-1);
2011     }
2012
2013     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2014     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2015
2016     return (0);
2017 }
2018
2019 static int
2020 bxe_gpio_int_write(struct bxe_softc *sc,
2021                    int              gpio_num,
2022                    uint32_t         mode,
2023                    uint8_t          port)
2024 {
2025     /* The GPIO should be swapped if swap register is set and active */
2026     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2027                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2028     int gpio_shift = (gpio_num +
2029                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2030     uint32_t gpio_mask = (1 << gpio_shift);
2031     uint32_t gpio_reg;
2032
2033     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2034         BLOGE(sc, "Invalid GPIO %d mode 0x%x port 0x%x gpio_port %d"
2035             " gpio_shift %d gpio_mask 0x%x\n",
2036             gpio_num, mode, port, gpio_port, gpio_shift, gpio_mask);
2037         return (-1);
2038     }
2039
2040     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2041
2042     /* read GPIO int */
2043     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2044
2045     switch (mode) {
2046     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2047         BLOGD(sc, DBG_PHY,
2048               "Clear GPIO INT %d (shift %d) -> output low\n",
2049               gpio_num, gpio_shift);
2050         /* clear SET and set CLR */
2051         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2052         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2053         break;
2054
2055     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2056         BLOGD(sc, DBG_PHY,
2057               "Set GPIO INT %d (shift %d) -> output high\n",
2058               gpio_num, gpio_shift);
2059         /* clear CLR and set SET */
2060         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2061         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2062         break;
2063
2064     default:
2065         break;
2066     }
2067
2068     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2069     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2070
2071     return (0);
2072 }
2073
2074 uint32_t
2075 elink_cb_gpio_read(struct bxe_softc *sc,
2076                    uint16_t         gpio_num,
2077                    uint8_t          port)
2078 {
2079     return (bxe_gpio_read(sc, gpio_num, port));
2080 }
2081
2082 uint8_t
2083 elink_cb_gpio_write(struct bxe_softc *sc,
2084                     uint16_t         gpio_num,
2085                     uint8_t          mode, /* 0=low 1=high */
2086                     uint8_t          port)
2087 {
2088     return (bxe_gpio_write(sc, gpio_num, mode, port));
2089 }
2090
2091 uint8_t
2092 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2093                          uint8_t          pins,
2094                          uint8_t          mode) /* 0=low 1=high */
2095 {
2096     return (bxe_gpio_mult_write(sc, pins, mode));
2097 }
2098
2099 uint8_t
2100 elink_cb_gpio_int_write(struct bxe_softc *sc,
2101                         uint16_t         gpio_num,
2102                         uint8_t          mode, /* 0=low 1=high */
2103                         uint8_t          port)
2104 {
2105     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2106 }
2107
2108 void
2109 elink_cb_notify_link_changed(struct bxe_softc *sc)
2110 {
2111     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2112                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2113 }
2114
2115 /* send the MCP a request, block until there is a reply */
2116 uint32_t
2117 elink_cb_fw_command(struct bxe_softc *sc,
2118                     uint32_t         command,
2119                     uint32_t         param)
2120 {
2121     int mb_idx = SC_FW_MB_IDX(sc);
2122     uint32_t seq;
2123     uint32_t rc = 0;
2124     uint32_t cnt = 1;
2125     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2126
2127     BXE_FWMB_LOCK(sc);
2128
2129     seq = ++sc->fw_seq;
2130     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2131     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2132
2133     BLOGD(sc, DBG_PHY,
2134           "wrote command 0x%08x to FW MB param 0x%08x\n",
2135           (command | seq), param);
2136
2137     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2138     do {
2139         DELAY(delay * 1000);
2140         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2141     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2142
2143     BLOGD(sc, DBG_PHY,
2144           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2145           cnt*delay, rc, seq);
2146
2147     /* is this a reply to our command? */
2148     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2149         rc &= FW_MSG_CODE_MASK;
2150     } else {
2151         /* Ruh-roh! */
2152         BLOGE(sc, "FW failed to respond!\n");
2153         // XXX bxe_fw_dump(sc);
2154         rc = 0;
2155     }
2156
2157     BXE_FWMB_UNLOCK(sc);
2158     return (rc);
2159 }
2160
2161 static uint32_t
2162 bxe_fw_command(struct bxe_softc *sc,
2163                uint32_t         command,
2164                uint32_t         param)
2165 {
2166     return (elink_cb_fw_command(sc, command, param));
2167 }
2168
2169 static void
2170 __storm_memset_dma_mapping(struct bxe_softc *sc,
2171                            uint32_t         addr,
2172                            bus_addr_t       mapping)
2173 {
2174     REG_WR(sc, addr, U64_LO(mapping));
2175     REG_WR(sc, (addr + 4), U64_HI(mapping));
2176 }
2177
2178 static void
2179 storm_memset_spq_addr(struct bxe_softc *sc,
2180                       bus_addr_t       mapping,
2181                       uint16_t         abs_fid)
2182 {
2183     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2184                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2185     __storm_memset_dma_mapping(sc, addr, mapping);
2186 }
2187
2188 static void
2189 storm_memset_vf_to_pf(struct bxe_softc *sc,
2190                       uint16_t         abs_fid,
2191                       uint16_t         pf_id)
2192 {
2193     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2194     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2195     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2196     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2197 }
2198
2199 static void
2200 storm_memset_func_en(struct bxe_softc *sc,
2201                      uint16_t         abs_fid,
2202                      uint8_t          enable)
2203 {
2204     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2205     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2206     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2207     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2208 }
2209
2210 static void
2211 storm_memset_eq_data(struct bxe_softc       *sc,
2212                      struct event_ring_data *eq_data,
2213                      uint16_t               pfid)
2214 {
2215     uint32_t addr;
2216     size_t size;
2217
2218     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2219     size = sizeof(struct event_ring_data);
2220     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2221 }
2222
2223 static void
2224 storm_memset_eq_prod(struct bxe_softc *sc,
2225                      uint16_t         eq_prod,
2226                      uint16_t         pfid)
2227 {
2228     uint32_t addr = (BAR_CSTRORM_INTMEM +
2229                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2230     REG_WR16(sc, addr, eq_prod);
2231 }
2232
2233 /*
2234  * Post a slowpath command.
2235  *
2236  * A slowpath command is used to propogate a configuration change through
2237  * the controller in a controlled manner, allowing each STORM processor and
2238  * other H/W blocks to phase in the change.  The commands sent on the
2239  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2240  * completion of the ramrod will occur in different ways.  Here's a
2241  * breakdown of ramrods and how they complete:
2242  *
2243  * RAMROD_CMD_ID_ETH_PORT_SETUP
2244  *   Used to setup the leading connection on a port.  Completes on the
2245  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2246  *
2247  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2248  *   Used to setup an additional connection on a port.  Completes on the
2249  *   RCQ of the multi-queue/RSS connection being initialized.
2250  *
2251  * RAMROD_CMD_ID_ETH_STAT_QUERY
2252  *   Used to force the storm processors to update the statistics database
2253  *   in host memory.  This ramrod is send on the leading connection CID and
2254  *   completes as an index increment of the CSTORM on the default status
2255  *   block.
2256  *
2257  * RAMROD_CMD_ID_ETH_UPDATE
2258  *   Used to update the state of the leading connection, usually to udpate
2259  *   the RSS indirection table.  Completes on the RCQ of the leading
2260  *   connection. (Not currently used under FreeBSD until OS support becomes
2261  *   available.)
2262  *
2263  * RAMROD_CMD_ID_ETH_HALT
2264  *   Used when tearing down a connection prior to driver unload.  Completes
2265  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2266  *   use this on the leading connection.
2267  *
2268  * RAMROD_CMD_ID_ETH_SET_MAC
2269  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2270  *   the RCQ of the leading connection.
2271  *
2272  * RAMROD_CMD_ID_ETH_CFC_DEL
2273  *   Used when tearing down a conneciton prior to driver unload.  Completes
2274  *   on the RCQ of the leading connection (since the current connection
2275  *   has been completely removed from controller memory).
2276  *
2277  * RAMROD_CMD_ID_ETH_PORT_DEL
2278  *   Used to tear down the leading connection prior to driver unload,
2279  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2280  *   default status block.
2281  *
2282  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2283  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2284  *   RSS connection that is being offloaded.  (Not currently used under
2285  *   FreeBSD.)
2286  *
2287  * There can only be one command pending per function.
2288  *
2289  * Returns:
2290  *   0 = Success, !0 = Failure.
2291  */
2292
2293 /* must be called under the spq lock */
2294 static inline
2295 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2296 {
2297     struct eth_spe *next_spe = sc->spq_prod_bd;
2298
2299     if (sc->spq_prod_bd == sc->spq_last_bd) {
2300         /* wrap back to the first eth_spq */
2301         sc->spq_prod_bd = sc->spq;
2302         sc->spq_prod_idx = 0;
2303     } else {
2304         sc->spq_prod_bd++;
2305         sc->spq_prod_idx++;
2306     }
2307
2308     return (next_spe);
2309 }
2310
2311 /* must be called under the spq lock */
2312 static inline
2313 void bxe_sp_prod_update(struct bxe_softc *sc)
2314 {
2315     int func = SC_FUNC(sc);
2316
2317     /*
2318      * Make sure that BD data is updated before writing the producer.
2319      * BD data is written to the memory, the producer is read from the
2320      * memory, thus we need a full memory barrier to ensure the ordering.
2321      */
2322     mb();
2323
2324     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2325              sc->spq_prod_idx);
2326
2327     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2328                       BUS_SPACE_BARRIER_WRITE);
2329 }
2330
2331 /**
2332  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2333  *
2334  * @cmd:      command to check
2335  * @cmd_type: command type
2336  */
2337 static inline
2338 int bxe_is_contextless_ramrod(int cmd,
2339                               int cmd_type)
2340 {
2341     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2342         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2343         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2344         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2345         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2346         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2347         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2348         return (TRUE);
2349     } else {
2350         return (FALSE);
2351     }
2352 }
2353
2354 /**
2355  * bxe_sp_post - place a single command on an SP ring
2356  *
2357  * @sc:         driver handle
2358  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2359  * @cid:        SW CID the command is related to
2360  * @data_hi:    command private data address (high 32 bits)
2361  * @data_lo:    command private data address (low 32 bits)
2362  * @cmd_type:   command type (e.g. NONE, ETH)
2363  *
2364  * SP data is handled as if it's always an address pair, thus data fields are
2365  * not swapped to little endian in upper functions. Instead this function swaps
2366  * data as if it's two uint32 fields.
2367  */
2368 int
2369 bxe_sp_post(struct bxe_softc *sc,
2370             int              command,
2371             int              cid,
2372             uint32_t         data_hi,
2373             uint32_t         data_lo,
2374             int              cmd_type)
2375 {
2376     struct eth_spe *spe;
2377     uint16_t type;
2378     int common;
2379
2380     common = bxe_is_contextless_ramrod(command, cmd_type);
2381
2382     BXE_SP_LOCK(sc);
2383
2384     if (common) {
2385         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2386             BLOGE(sc, "EQ ring is full!\n");
2387             BXE_SP_UNLOCK(sc);
2388             return (-1);
2389         }
2390     } else {
2391         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2392             BLOGE(sc, "SPQ ring is full!\n");
2393             BXE_SP_UNLOCK(sc);
2394             return (-1);
2395         }
2396     }
2397
2398     spe = bxe_sp_get_next(sc);
2399
2400     /* CID needs port number to be encoded int it */
2401     spe->hdr.conn_and_cmd_data =
2402         htole32((command << SPE_HDR_T_CMD_ID_SHIFT) | HW_CID(sc, cid));
2403
2404     type = (cmd_type << SPE_HDR_T_CONN_TYPE_SHIFT) & SPE_HDR_T_CONN_TYPE;
2405
2406     /* TBD: Check if it works for VFs */
2407     type |= ((SC_FUNC(sc) << SPE_HDR_T_FUNCTION_ID_SHIFT) &
2408              SPE_HDR_T_FUNCTION_ID);
2409
2410     spe->hdr.type = htole16(type);
2411
2412     spe->data.update_data_addr.hi = htole32(data_hi);
2413     spe->data.update_data_addr.lo = htole32(data_lo);
2414
2415     /*
2416      * It's ok if the actual decrement is issued towards the memory
2417      * somewhere between the lock and unlock. Thus no more explict
2418      * memory barrier is needed.
2419      */
2420     if (common) {
2421         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2422     } else {
2423         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2424     }
2425
2426     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2427     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2428           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2429     BLOGD(sc, DBG_SP,
2430           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2431           sc->spq_prod_idx,
2432           (uint32_t)U64_HI(sc->spq_dma.paddr),
2433           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2434           command,
2435           common,
2436           HW_CID(sc, cid),
2437           data_hi,
2438           data_lo,
2439           type,
2440           atomic_load_acq_long(&sc->cq_spq_left),
2441           atomic_load_acq_long(&sc->eq_spq_left));
2442
2443     bxe_sp_prod_update(sc);
2444
2445     BXE_SP_UNLOCK(sc);
2446     return (0);
2447 }
2448
2449 /**
2450  * bxe_debug_print_ind_table - prints the indirection table configuration.
2451  *
2452  * @sc: driver hanlde
2453  * @p:  pointer to rss configuration
2454  */
2455
2456 /*
2457  * FreeBSD Device probe function.
2458  *
2459  * Compares the device found to the driver's list of supported devices and
2460  * reports back to the bsd loader whether this is the right driver for the device.
2461  * This is the driver entry function called from the "kldload" command.
2462  *
2463  * Returns:
2464  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2465  */
2466 static int
2467 bxe_probe(device_t dev)
2468 {
2469     struct bxe_softc *sc;
2470     struct bxe_device_type *t;
2471     char *descbuf;
2472     uint16_t did, sdid, svid, vid;
2473
2474     /* Find our device structure */
2475     sc = device_get_softc(dev);
2476     sc->dev = dev;
2477     t = bxe_devs;
2478
2479     /* Get the data for the device to be probed. */
2480     vid  = pci_get_vendor(dev);
2481     did  = pci_get_device(dev);
2482     svid = pci_get_subvendor(dev);
2483     sdid = pci_get_subdevice(dev);
2484
2485     BLOGD(sc, DBG_LOAD,
2486           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2487           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2488
2489     /* Look through the list of known devices for a match. */
2490     while (t->bxe_name != NULL) {
2491         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2492             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2493             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2494             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2495             if (descbuf == NULL)
2496                 return (ENOMEM);
2497
2498             /* Print out the device identity. */
2499             snprintf(descbuf, BXE_DEVDESC_MAX,
2500                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2501                      (((pci_read_config(dev, PCIR_REVID, 4) &
2502                         0xf0) >> 4) + 'A'),
2503                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2504                      BXE_DRIVER_VERSION);
2505
2506             device_set_desc_copy(dev, descbuf);
2507             free(descbuf, M_TEMP);
2508             return (BUS_PROBE_DEFAULT);
2509         }
2510         t++;
2511     }
2512
2513     return (ENXIO);
2514 }
2515
2516 static void
2517 bxe_init_mutexes(struct bxe_softc *sc)
2518 {
2519 #ifdef BXE_CORE_LOCK_SX
2520     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2521              "bxe%d_core_lock", sc->unit);
2522     sx_init(&sc->core_sx, sc->core_sx_name);
2523 #else
2524     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2525              "bxe%d_core_lock", sc->unit);
2526     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2527 #endif
2528
2529     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2530              "bxe%d_sp_lock", sc->unit);
2531     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2532
2533     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2534              "bxe%d_dmae_lock", sc->unit);
2535     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2536
2537     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2538              "bxe%d_phy_lock", sc->unit);
2539     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2540
2541     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2542              "bxe%d_fwmb_lock", sc->unit);
2543     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2544
2545     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2546              "bxe%d_print_lock", sc->unit);
2547     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2548
2549     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2550              "bxe%d_stats_lock", sc->unit);
2551     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2552
2553     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2554              "bxe%d_mcast_lock", sc->unit);
2555     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2556 }
2557
2558 static void
2559 bxe_release_mutexes(struct bxe_softc *sc)
2560 {
2561 #ifdef BXE_CORE_LOCK_SX
2562     sx_destroy(&sc->core_sx);
2563 #else
2564     if (mtx_initialized(&sc->core_mtx)) {
2565         mtx_destroy(&sc->core_mtx);
2566     }
2567 #endif
2568
2569     if (mtx_initialized(&sc->sp_mtx)) {
2570         mtx_destroy(&sc->sp_mtx);
2571     }
2572
2573     if (mtx_initialized(&sc->dmae_mtx)) {
2574         mtx_destroy(&sc->dmae_mtx);
2575     }
2576
2577     if (mtx_initialized(&sc->port.phy_mtx)) {
2578         mtx_destroy(&sc->port.phy_mtx);
2579     }
2580
2581     if (mtx_initialized(&sc->fwmb_mtx)) {
2582         mtx_destroy(&sc->fwmb_mtx);
2583     }
2584
2585     if (mtx_initialized(&sc->print_mtx)) {
2586         mtx_destroy(&sc->print_mtx);
2587     }
2588
2589     if (mtx_initialized(&sc->stats_mtx)) {
2590         mtx_destroy(&sc->stats_mtx);
2591     }
2592
2593     if (mtx_initialized(&sc->mcast_mtx)) {
2594         mtx_destroy(&sc->mcast_mtx);
2595     }
2596 }
2597
2598 static void
2599 bxe_tx_disable(struct bxe_softc* sc)
2600 {
2601     struct ifnet *ifp = sc->ifnet;
2602
2603     /* tell the stack the driver is stopped and TX queue is full */
2604     if (ifp != NULL) {
2605         ifp->if_drv_flags = 0;
2606     }
2607 }
2608
2609 static void
2610 bxe_drv_pulse(struct bxe_softc *sc)
2611 {
2612     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2613              sc->fw_drv_pulse_wr_seq);
2614 }
2615
2616 static inline uint16_t
2617 bxe_tx_avail(struct bxe_softc *sc,
2618              struct bxe_fastpath *fp)
2619 {
2620     int16_t  used;
2621     uint16_t prod;
2622     uint16_t cons;
2623
2624     prod = fp->tx_bd_prod;
2625     cons = fp->tx_bd_cons;
2626
2627     used = SUB_S16(prod, cons);
2628
2629     return (int16_t)(sc->tx_ring_size) - used;
2630 }
2631
2632 static inline int
2633 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2634 {
2635     uint16_t hw_cons;
2636
2637     mb(); /* status block fields can change */
2638     hw_cons = le16toh(*fp->tx_cons_sb);
2639     return (hw_cons != fp->tx_pkt_cons);
2640 }
2641
2642 static inline uint8_t
2643 bxe_has_tx_work(struct bxe_fastpath *fp)
2644 {
2645     /* expand this for multi-cos if ever supported */
2646     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2647 }
2648
2649 static inline int
2650 bxe_has_rx_work(struct bxe_fastpath *fp)
2651 {
2652     uint16_t rx_cq_cons_sb;
2653
2654     mb(); /* status block fields can change */
2655     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2656     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2657         rx_cq_cons_sb++;
2658     return (fp->rx_cq_cons != rx_cq_cons_sb);
2659 }
2660
2661 static void
2662 bxe_sp_event(struct bxe_softc    *sc,
2663              struct bxe_fastpath *fp,
2664              union eth_rx_cqe    *rr_cqe)
2665 {
2666     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2667     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2668     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2669     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2670
2671     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2672           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2673
2674     switch (command) {
2675     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2676         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2677         drv_cmd = ECORE_Q_CMD_UPDATE;
2678         break;
2679
2680     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2681         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2682         drv_cmd = ECORE_Q_CMD_SETUP;
2683         break;
2684
2685     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2686         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2687         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2688         break;
2689
2690     case (RAMROD_CMD_ID_ETH_HALT):
2691         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2692         drv_cmd = ECORE_Q_CMD_HALT;
2693         break;
2694
2695     case (RAMROD_CMD_ID_ETH_TERMINATE):
2696         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2697         drv_cmd = ECORE_Q_CMD_TERMINATE;
2698         break;
2699
2700     case (RAMROD_CMD_ID_ETH_EMPTY):
2701         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2702         drv_cmd = ECORE_Q_CMD_EMPTY;
2703         break;
2704
2705     default:
2706         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2707               command, fp->index);
2708         return;
2709     }
2710
2711     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2712         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2713         /*
2714          * q_obj->complete_cmd() failure means that this was
2715          * an unexpected completion.
2716          *
2717          * In this case we don't want to increase the sc->spq_left
2718          * because apparently we haven't sent this command the first
2719          * place.
2720          */
2721         // bxe_panic(sc, ("Unexpected SP completion\n"));
2722         return;
2723     }
2724
2725     atomic_add_acq_long(&sc->cq_spq_left, 1);
2726
2727     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2728           atomic_load_acq_long(&sc->cq_spq_left));
2729 }
2730
2731 /*
2732  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2733  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2734  * the current aggregation queue as in-progress.
2735  */
2736 static void
2737 bxe_tpa_start(struct bxe_softc            *sc,
2738               struct bxe_fastpath         *fp,
2739               uint16_t                    queue,
2740               uint16_t                    cons,
2741               uint16_t                    prod,
2742               struct eth_fast_path_rx_cqe *cqe)
2743 {
2744     struct bxe_sw_rx_bd tmp_bd;
2745     struct bxe_sw_rx_bd *rx_buf;
2746     struct eth_rx_bd *rx_bd;
2747     int max_agg_queues;
2748     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2749     uint16_t index;
2750
2751     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2752                        "cons=%d prod=%d\n",
2753           fp->index, queue, cons, prod);
2754
2755     max_agg_queues = MAX_AGG_QS(sc);
2756
2757     KASSERT((queue < max_agg_queues),
2758             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2759              fp->index, queue, max_agg_queues));
2760
2761     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2762             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2763              fp->index, queue));
2764
2765     /* copy the existing mbuf and mapping from the TPA pool */
2766     tmp_bd = tpa_info->bd;
2767
2768     if (tmp_bd.m == NULL) {
2769         uint32_t *tmp;
2770
2771         tmp = (uint32_t *)cqe;
2772
2773         BLOGE(sc, "fp[%02d].tpa[%02d] cons[%d] prod[%d]mbuf not allocated!\n",
2774               fp->index, queue, cons, prod);
2775         BLOGE(sc, "cqe [0x%08x 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x]\n",
2776             *tmp, *(tmp+1), *(tmp+2), *(tmp+3), *(tmp+4), *(tmp+5), *(tmp+6), *(tmp+7));
2777
2778         /* XXX Error handling? */
2779         return;
2780     }
2781
2782     /* change the TPA queue to the start state */
2783     tpa_info->state            = BXE_TPA_STATE_START;
2784     tpa_info->placement_offset = cqe->placement_offset;
2785     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2786     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2787     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2788
2789     fp->rx_tpa_queue_used |= (1 << queue);
2790
2791     /*
2792      * If all the buffer descriptors are filled with mbufs then fill in
2793      * the current consumer index with a new BD. Else if a maximum Rx
2794      * buffer limit is imposed then fill in the next producer index.
2795      */
2796     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2797                 prod : cons;
2798
2799     /* move the received mbuf and mapping to TPA pool */
2800     tpa_info->bd = fp->rx_mbuf_chain[cons];
2801
2802     /* release any existing RX BD mbuf mappings */
2803     if (cons != index) {
2804         rx_buf = &fp->rx_mbuf_chain[cons];
2805
2806         if (rx_buf->m_map != NULL) {
2807             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2808                             BUS_DMASYNC_POSTREAD);
2809             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2810         }
2811
2812         /*
2813          * We get here when the maximum number of rx buffers is less than
2814          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2815          * it out here without concern of a memory leak.
2816          */
2817         fp->rx_mbuf_chain[cons].m = NULL;
2818     }
2819
2820     /* update the Rx SW BD with the mbuf info from the TPA pool */
2821     fp->rx_mbuf_chain[index] = tmp_bd;
2822
2823     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2824     rx_bd = &fp->rx_chain[index];
2825     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
2826     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
2827 }
2828
2829 /*
2830  * When a TPA aggregation is completed, loop through the individual mbufs
2831  * of the aggregation, combining them into a single mbuf which will be sent
2832  * up the stack. Refill all freed SGEs with mbufs as we go along.
2833  */
2834 static int
2835 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
2836                    struct bxe_fastpath       *fp,
2837                    struct bxe_sw_tpa_info    *tpa_info,
2838                    uint16_t                  queue,
2839                    uint16_t                  pages,
2840                    struct mbuf               *m,
2841                                struct eth_end_agg_rx_cqe *cqe,
2842                    uint16_t                  cqe_idx)
2843 {
2844     struct mbuf *m_frag;
2845     uint32_t frag_len, frag_size, i;
2846     uint16_t sge_idx;
2847     int rc = 0;
2848     int j;
2849
2850     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
2851
2852     BLOGD(sc, DBG_LRO,
2853           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
2854           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
2855
2856     /* make sure the aggregated frame is not too big to handle */
2857     if (pages > 8 * PAGES_PER_SGE) {
2858
2859         uint32_t *tmp = (uint32_t *)cqe;
2860
2861         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
2862                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
2863               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
2864               tpa_info->len_on_bd, frag_size);
2865
2866         BLOGE(sc, "cqe [0x%08x 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x]\n",
2867             *tmp, *(tmp+1), *(tmp+2), *(tmp+3), *(tmp+4), *(tmp+5), *(tmp+6), *(tmp+7));
2868
2869         bxe_panic(sc, ("sge page count error\n"));
2870         return (EINVAL);
2871     }
2872
2873     /*
2874      * Scan through the scatter gather list pulling individual mbufs into a
2875      * single mbuf for the host stack.
2876      */
2877     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
2878         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
2879
2880         /*
2881          * Firmware gives the indices of the SGE as if the ring is an array
2882          * (meaning that the "next" element will consume 2 indices).
2883          */
2884         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
2885
2886         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
2887                            "sge_idx=%d frag_size=%d frag_len=%d\n",
2888               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
2889
2890         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
2891
2892         /* allocate a new mbuf for the SGE */
2893         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
2894         if (rc) {
2895             /* Leave all remaining SGEs in the ring! */
2896             return (rc);
2897         }
2898
2899         /* update the fragment length */
2900         m_frag->m_len = frag_len;
2901
2902         /* concatenate the fragment to the head mbuf */
2903         m_cat(m, m_frag);
2904         fp->eth_q_stats.mbuf_alloc_sge--;
2905
2906         /* update the TPA mbuf size and remaining fragment size */
2907         m->m_pkthdr.len += frag_len;
2908         frag_size -= frag_len;
2909     }
2910
2911     BLOGD(sc, DBG_LRO,
2912           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
2913           fp->index, queue, frag_size);
2914
2915     return (rc);
2916 }
2917
2918 static inline void
2919 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
2920 {
2921     int i, j;
2922
2923     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
2924         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
2925
2926         for (j = 0; j < 2; j++) {
2927             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
2928             idx--;
2929         }
2930     }
2931 }
2932
2933 static inline void
2934 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
2935 {
2936     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
2937     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
2938
2939     /*
2940      * Clear the two last indices in the page to 1. These are the indices that
2941      * correspond to the "next" element, hence will never be indicated and
2942      * should be removed from the calculations.
2943      */
2944     bxe_clear_sge_mask_next_elems(fp);
2945 }
2946
2947 static inline void
2948 bxe_update_last_max_sge(struct bxe_fastpath *fp,
2949                         uint16_t            idx)
2950 {
2951     uint16_t last_max = fp->last_max_sge;
2952
2953     if (SUB_S16(idx, last_max) > 0) {
2954         fp->last_max_sge = idx;
2955     }
2956 }
2957
2958 static inline void
2959 bxe_update_sge_prod(struct bxe_softc          *sc,
2960                     struct bxe_fastpath       *fp,
2961                     uint16_t                  sge_len,
2962                     union eth_sgl_or_raw_data *cqe)
2963 {
2964     uint16_t last_max, last_elem, first_elem;
2965     uint16_t delta = 0;
2966     uint16_t i;
2967
2968     if (!sge_len) {
2969         return;
2970     }
2971
2972     /* first mark all used pages */
2973     for (i = 0; i < sge_len; i++) {
2974         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
2975                             RX_SGE(le16toh(cqe->sgl[i])));
2976     }
2977
2978     BLOGD(sc, DBG_LRO,
2979           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
2980           fp->index, sge_len - 1,
2981           le16toh(cqe->sgl[sge_len - 1]));
2982
2983     /* assume that the last SGE index is the biggest */
2984     bxe_update_last_max_sge(fp,
2985                             le16toh(cqe->sgl[sge_len - 1]));
2986
2987     last_max = RX_SGE(fp->last_max_sge);
2988     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
2989     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
2990
2991     /* if ring is not full */
2992     if (last_elem + 1 != first_elem) {
2993         last_elem++;
2994     }
2995
2996     /* now update the prod */
2997     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
2998         if (__predict_true(fp->sge_mask[i])) {
2999             break;
3000         }
3001
3002         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3003         delta += BIT_VEC64_ELEM_SZ;
3004     }
3005
3006     if (delta > 0) {
3007         fp->rx_sge_prod += delta;
3008         /* clear page-end entries */
3009         bxe_clear_sge_mask_next_elems(fp);
3010     }
3011
3012     BLOGD(sc, DBG_LRO,
3013           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3014           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3015 }
3016
3017 /*
3018  * The aggregation on the current TPA queue has completed. Pull the individual
3019  * mbuf fragments together into a single mbuf, perform all necessary checksum
3020  * calculations, and send the resuting mbuf to the stack.
3021  */
3022 static void
3023 bxe_tpa_stop(struct bxe_softc          *sc,
3024              struct bxe_fastpath       *fp,
3025              struct bxe_sw_tpa_info    *tpa_info,
3026              uint16_t                  queue,
3027              uint16_t                  pages,
3028                          struct eth_end_agg_rx_cqe *cqe,
3029              uint16_t                  cqe_idx)
3030 {
3031     struct ifnet *ifp = sc->ifnet;
3032     struct mbuf *m;
3033     int rc = 0;
3034
3035     BLOGD(sc, DBG_LRO,
3036           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3037           fp->index, queue, tpa_info->placement_offset,
3038           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3039
3040     m = tpa_info->bd.m;
3041
3042     /* allocate a replacement before modifying existing mbuf */
3043     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3044     if (rc) {
3045         /* drop the frame and log an error */
3046         fp->eth_q_stats.rx_soft_errors++;
3047         goto bxe_tpa_stop_exit;
3048     }
3049
3050     /* we have a replacement, fixup the current mbuf */
3051     m_adj(m, tpa_info->placement_offset);
3052     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3053
3054     /* mark the checksums valid (taken care of by the firmware) */
3055     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3056     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3057     m->m_pkthdr.csum_data = 0xffff;
3058     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3059                                CSUM_IP_VALID   |
3060                                CSUM_DATA_VALID |
3061                                CSUM_PSEUDO_HDR);
3062
3063     /* aggregate all of the SGEs into a single mbuf */
3064     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3065     if (rc) {
3066         /* drop the packet and log an error */
3067         fp->eth_q_stats.rx_soft_errors++;
3068         m_freem(m);
3069     } else {
3070         if (tpa_info->parsing_flags & PARSING_FLAGS_INNER_VLAN_EXIST) {
3071             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3072             m->m_flags |= M_VLANTAG;
3073         }
3074
3075         /* assign packet to this interface interface */
3076         m->m_pkthdr.rcvif = ifp;
3077
3078 #if __FreeBSD_version >= 800000
3079         /* specify what RSS queue was used for this flow */
3080         m->m_pkthdr.flowid = fp->index;
3081         BXE_SET_FLOWID(m);
3082 #endif
3083
3084         ifp->if_ipackets++;
3085         fp->eth_q_stats.rx_tpa_pkts++;
3086
3087         /* pass the frame to the stack */
3088         (*ifp->if_input)(ifp, m);
3089     }
3090
3091     /* we passed an mbuf up the stack or dropped the frame */
3092     fp->eth_q_stats.mbuf_alloc_tpa--;
3093
3094 bxe_tpa_stop_exit:
3095
3096     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3097     fp->rx_tpa_queue_used &= ~(1 << queue);
3098 }
3099
3100 static uint8_t
3101 bxe_service_rxsgl(
3102                  struct bxe_fastpath *fp,
3103                  uint16_t len,
3104                  uint16_t lenonbd,
3105                  struct mbuf *m,
3106                  struct eth_fast_path_rx_cqe *cqe_fp)
3107 {
3108     struct mbuf *m_frag;
3109     uint16_t frags, frag_len;
3110     uint16_t sge_idx = 0;
3111     uint16_t j;
3112     uint8_t i, rc = 0;
3113     uint32_t frag_size;
3114
3115     /* adjust the mbuf */
3116     m->m_len = lenonbd;
3117
3118     frag_size =  len - lenonbd;
3119     frags = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3120
3121     for (i = 0, j = 0; i < frags; i += PAGES_PER_SGE, j++) {
3122         sge_idx = RX_SGE(le16toh(cqe_fp->sgl_or_raw_data.sgl[j]));
3123
3124         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3125         frag_len = min(frag_size, (uint32_t)(SGE_PAGE_SIZE));
3126         m_frag->m_len = frag_len;
3127
3128        /* allocate a new mbuf for the SGE */
3129         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3130         if (rc) {
3131             /* Leave all remaining SGEs in the ring! */
3132             return (rc);
3133         }
3134         fp->eth_q_stats.mbuf_alloc_sge--;
3135
3136         /* concatenate the fragment to the head mbuf */
3137         m_cat(m, m_frag);
3138
3139         frag_size -= frag_len;
3140     }
3141
3142     bxe_update_sge_prod(fp->sc, fp, frags, &cqe_fp->sgl_or_raw_data);
3143
3144     return rc;
3145 }
3146
3147 static uint8_t
3148 bxe_rxeof(struct bxe_softc    *sc,
3149           struct bxe_fastpath *fp)
3150 {
3151     struct ifnet *ifp = sc->ifnet;
3152     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3153     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3154     int rx_pkts = 0;
3155     int rc = 0;
3156
3157     BXE_FP_RX_LOCK(fp);
3158
3159     /* CQ "next element" is of the size of the regular element */
3160     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3161     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3162         hw_cq_cons++;
3163     }
3164
3165     bd_cons = fp->rx_bd_cons;
3166     bd_prod = fp->rx_bd_prod;
3167     bd_prod_fw = bd_prod;
3168     sw_cq_cons = fp->rx_cq_cons;
3169     sw_cq_prod = fp->rx_cq_prod;
3170
3171     /*
3172      * Memory barrier necessary as speculative reads of the rx
3173      * buffer can be ahead of the index in the status block
3174      */
3175     rmb();
3176
3177     BLOGD(sc, DBG_RX,
3178           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3179           fp->index, hw_cq_cons, sw_cq_cons);
3180
3181     while (sw_cq_cons != hw_cq_cons) {
3182         struct bxe_sw_rx_bd *rx_buf = NULL;
3183         union eth_rx_cqe *cqe;
3184         struct eth_fast_path_rx_cqe *cqe_fp;
3185         uint8_t cqe_fp_flags;
3186         enum eth_rx_cqe_type cqe_fp_type;
3187         uint16_t len, lenonbd,  pad;
3188         struct mbuf *m = NULL;
3189
3190         comp_ring_cons = RCQ(sw_cq_cons);
3191         bd_prod = RX_BD(bd_prod);
3192         bd_cons = RX_BD(bd_cons);
3193
3194         cqe          = &fp->rcq_chain[comp_ring_cons];
3195         cqe_fp       = &cqe->fast_path_cqe;
3196         cqe_fp_flags = cqe_fp->type_error_flags;
3197         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3198
3199         BLOGD(sc, DBG_RX,
3200               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3201               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3202               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u lenonbd=%u\n",
3203               fp->index,
3204               hw_cq_cons,
3205               sw_cq_cons,
3206               bd_prod,
3207               bd_cons,
3208               CQE_TYPE(cqe_fp_flags),
3209               cqe_fp_flags,
3210               cqe_fp->status_flags,
3211               le32toh(cqe_fp->rss_hash_result),
3212               le16toh(cqe_fp->vlan_tag),
3213               le16toh(cqe_fp->pkt_len_or_gro_seg_len),
3214               le16toh(cqe_fp->len_on_bd));
3215
3216         /* is this a slowpath msg? */
3217         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3218             bxe_sp_event(sc, fp, cqe);
3219             goto next_cqe;
3220         }
3221
3222         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3223
3224         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3225             struct bxe_sw_tpa_info *tpa_info;
3226             uint16_t frag_size, pages;
3227             uint8_t queue;
3228
3229             if (CQE_TYPE_START(cqe_fp_type)) {
3230                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3231                               bd_cons, bd_prod, cqe_fp);
3232                 m = NULL; /* packet not ready yet */
3233                 goto next_rx;
3234             }
3235
3236             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3237                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3238
3239             queue = cqe->end_agg_cqe.queue_index;
3240             tpa_info = &fp->rx_tpa_info[queue];
3241
3242             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3243                   fp->index, queue);
3244
3245             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3246                          tpa_info->len_on_bd);
3247             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3248
3249             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3250                          &cqe->end_agg_cqe, comp_ring_cons);
3251
3252             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe.sgl_or_raw_data);
3253
3254             goto next_cqe;
3255         }
3256
3257         /* non TPA */
3258
3259         /* is this an error packet? */
3260         if (__predict_false(cqe_fp_flags &
3261                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3262             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3263             fp->eth_q_stats.rx_soft_errors++;
3264             goto next_rx;
3265         }
3266
3267         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3268         lenonbd = le16toh(cqe_fp->len_on_bd);
3269         pad = cqe_fp->placement_offset;
3270
3271         m = rx_buf->m;
3272
3273         if (__predict_false(m == NULL)) {
3274             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3275                   bd_cons, fp->index);
3276             goto next_rx;
3277         }
3278
3279         /* XXX double copy if packet length under a threshold */
3280
3281         /*
3282          * If all the buffer descriptors are filled with mbufs then fill in
3283          * the current consumer index with a new BD. Else if a maximum Rx
3284          * buffer limit is imposed then fill in the next producer index.
3285          */
3286         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3287                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3288                                       bd_prod : bd_cons);
3289         if (rc != 0) {
3290
3291             /* we simply reuse the received mbuf and don't post it to the stack */
3292             m = NULL;
3293
3294             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3295                   fp->index, rc);
3296             fp->eth_q_stats.rx_soft_errors++;
3297
3298             if (sc->max_rx_bufs != RX_BD_USABLE) {
3299                 /* copy this consumer index to the producer index */
3300                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3301                        sizeof(struct bxe_sw_rx_bd));
3302                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3303             }
3304
3305             goto next_rx;
3306         }
3307
3308         /* current mbuf was detached from the bd */
3309         fp->eth_q_stats.mbuf_alloc_rx--;
3310
3311         /* we allocated a replacement mbuf, fixup the current one */
3312         m_adj(m, pad);
3313         m->m_pkthdr.len = m->m_len = len;
3314
3315         if ((len > 60) && (len > lenonbd)) {
3316             fp->eth_q_stats.rx_bxe_service_rxsgl++;
3317             rc = bxe_service_rxsgl(fp, len, lenonbd, m, cqe_fp);
3318             if (rc)
3319                 break;
3320             fp->eth_q_stats.rx_jumbo_sge_pkts++;
3321         } else if (lenonbd < len) {
3322             fp->eth_q_stats.rx_erroneous_jumbo_sge_pkts++;
3323         }
3324
3325         /* assign packet to this interface interface */
3326         m->m_pkthdr.rcvif = ifp;
3327
3328         /* assume no hardware checksum has complated */
3329         m->m_pkthdr.csum_flags = 0;
3330
3331         /* validate checksum if offload enabled */
3332         if (ifp->if_capenable & IFCAP_RXCSUM) {
3333             /* check for a valid IP frame */
3334             if (!(cqe->fast_path_cqe.status_flags &
3335                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3336                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3337                 if (__predict_false(cqe_fp_flags &
3338                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3339                     fp->eth_q_stats.rx_hw_csum_errors++;
3340                 } else {
3341                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3342                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3343                 }
3344             }
3345
3346             /* check for a valid TCP/UDP frame */
3347             if (!(cqe->fast_path_cqe.status_flags &
3348                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3349                 if (__predict_false(cqe_fp_flags &
3350                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3351                     fp->eth_q_stats.rx_hw_csum_errors++;
3352                 } else {
3353                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3354                     m->m_pkthdr.csum_data = 0xFFFF;
3355                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3356                                                CSUM_PSEUDO_HDR);
3357                 }
3358             }
3359         }
3360
3361         /* if there is a VLAN tag then flag that info */
3362         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_INNER_VLAN_EXIST) {
3363             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3364             m->m_flags |= M_VLANTAG;
3365         }
3366
3367 #if __FreeBSD_version >= 800000
3368         /* specify what RSS queue was used for this flow */
3369         m->m_pkthdr.flowid = fp->index;
3370         BXE_SET_FLOWID(m);
3371 #endif
3372
3373 next_rx:
3374
3375         bd_cons    = RX_BD_NEXT(bd_cons);
3376         bd_prod    = RX_BD_NEXT(bd_prod);
3377         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3378
3379         /* pass the frame to the stack */
3380         if (__predict_true(m != NULL)) {
3381             ifp->if_ipackets++;
3382             rx_pkts++;
3383             (*ifp->if_input)(ifp, m);
3384         }
3385
3386 next_cqe:
3387
3388         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3389         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3390
3391         /* limit spinning on the queue */
3392         if (rc != 0)
3393             break;
3394
3395         if (rx_pkts == sc->rx_budget) {
3396             fp->eth_q_stats.rx_budget_reached++;
3397             break;
3398         }
3399     } /* while work to do */
3400
3401     fp->rx_bd_cons = bd_cons;
3402     fp->rx_bd_prod = bd_prod_fw;
3403     fp->rx_cq_cons = sw_cq_cons;
3404     fp->rx_cq_prod = sw_cq_prod;
3405
3406     /* Update producers */
3407     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3408
3409     fp->eth_q_stats.rx_pkts += rx_pkts;
3410     fp->eth_q_stats.rx_calls++;
3411
3412     BXE_FP_RX_UNLOCK(fp);
3413
3414     return (sw_cq_cons != hw_cq_cons);
3415 }
3416
3417 static uint16_t
3418 bxe_free_tx_pkt(struct bxe_softc    *sc,
3419                 struct bxe_fastpath *fp,
3420                 uint16_t            idx)
3421 {
3422     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3423     struct eth_tx_start_bd *tx_start_bd;
3424     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3425     uint16_t new_cons;
3426     int nbd;
3427
3428     /* unmap the mbuf from non-paged memory */
3429     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3430
3431     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3432     nbd = le16toh(tx_start_bd->nbd) - 1;
3433
3434     new_cons = (tx_buf->first_bd + nbd);
3435
3436     /* free the mbuf */
3437     if (__predict_true(tx_buf->m != NULL)) {
3438         m_freem(tx_buf->m);
3439         fp->eth_q_stats.mbuf_alloc_tx--;
3440     } else {
3441         fp->eth_q_stats.tx_chain_lost_mbuf++;
3442     }
3443
3444     tx_buf->m = NULL;
3445     tx_buf->first_bd = 0;
3446
3447     return (new_cons);
3448 }
3449
3450 /* transmit timeout watchdog */
3451 static int
3452 bxe_watchdog(struct bxe_softc    *sc,
3453              struct bxe_fastpath *fp)
3454 {
3455     BXE_FP_TX_LOCK(fp);
3456
3457     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3458         BXE_FP_TX_UNLOCK(fp);
3459         return (0);
3460     }
3461
3462     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3463
3464     BXE_FP_TX_UNLOCK(fp);
3465
3466     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3467     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3468
3469     return (-1);
3470 }
3471
3472 /* processes transmit completions */
3473 static uint8_t
3474 bxe_txeof(struct bxe_softc    *sc,
3475           struct bxe_fastpath *fp)
3476 {
3477     struct ifnet *ifp = sc->ifnet;
3478     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3479     uint16_t tx_bd_avail;
3480
3481     BXE_FP_TX_LOCK_ASSERT(fp);
3482
3483     bd_cons = fp->tx_bd_cons;
3484     hw_cons = le16toh(*fp->tx_cons_sb);
3485     sw_cons = fp->tx_pkt_cons;
3486
3487     while (sw_cons != hw_cons) {
3488         pkt_cons = TX_BD(sw_cons);
3489
3490         BLOGD(sc, DBG_TX,
3491               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3492               fp->index, hw_cons, sw_cons, pkt_cons);
3493
3494         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3495
3496         sw_cons++;
3497     }
3498
3499     fp->tx_pkt_cons = sw_cons;
3500     fp->tx_bd_cons  = bd_cons;
3501
3502     BLOGD(sc, DBG_TX,
3503           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3504           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3505
3506     mb();
3507
3508     tx_bd_avail = bxe_tx_avail(sc, fp);
3509
3510     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3511         ifp->if_drv_flags |= IFF_DRV_OACTIVE;
3512     } else {
3513         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
3514     }
3515
3516     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3517         /* reset the watchdog timer if there are pending transmits */
3518         fp->watchdog_timer = BXE_TX_TIMEOUT;
3519         return (TRUE);
3520     } else {
3521         /* clear watchdog when there are no pending transmits */
3522         fp->watchdog_timer = 0;
3523         return (FALSE);
3524     }
3525 }
3526
3527 static void
3528 bxe_drain_tx_queues(struct bxe_softc *sc)
3529 {
3530     struct bxe_fastpath *fp;
3531     int i, count;
3532
3533     /* wait until all TX fastpath tasks have completed */
3534     for (i = 0; i < sc->num_queues; i++) {
3535         fp = &sc->fp[i];
3536
3537         count = 1000;
3538
3539         while (bxe_has_tx_work(fp)) {
3540
3541             BXE_FP_TX_LOCK(fp);
3542             bxe_txeof(sc, fp);
3543             BXE_FP_TX_UNLOCK(fp);
3544
3545             if (count == 0) {
3546                 BLOGE(sc, "Timeout waiting for fp[%d] "
3547                           "transmits to complete!\n", i);
3548                 bxe_panic(sc, ("tx drain failure\n"));
3549                 return;
3550             }
3551
3552             count--;
3553             DELAY(1000);
3554             rmb();
3555         }
3556     }
3557
3558     return;
3559 }
3560
3561 static int
3562 bxe_del_all_macs(struct bxe_softc          *sc,
3563                  struct ecore_vlan_mac_obj *mac_obj,
3564                  int                       mac_type,
3565                  uint8_t                   wait_for_comp)
3566 {
3567     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3568     int rc;
3569
3570     /* wait for completion of requested */
3571     if (wait_for_comp) {
3572         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3573     }
3574
3575     /* Set the mac type of addresses we want to clear */
3576     bxe_set_bit(mac_type, &vlan_mac_flags);
3577
3578     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3579     if (rc < 0) {
3580         BLOGE(sc, "Failed to delete MACs (%d) mac_type %d wait_for_comp 0x%x\n",
3581             rc, mac_type, wait_for_comp);
3582     }
3583
3584     return (rc);
3585 }
3586
3587 static int
3588 bxe_fill_accept_flags(struct bxe_softc *sc,
3589                       uint32_t         rx_mode,
3590                       unsigned long    *rx_accept_flags,
3591                       unsigned long    *tx_accept_flags)
3592 {
3593     /* Clear the flags first */
3594     *rx_accept_flags = 0;
3595     *tx_accept_flags = 0;
3596
3597     switch (rx_mode) {
3598     case BXE_RX_MODE_NONE:
3599         /*
3600          * 'drop all' supersedes any accept flags that may have been
3601          * passed to the function.
3602          */
3603         break;
3604
3605     case BXE_RX_MODE_NORMAL:
3606         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3607         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3608         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3609
3610         /* internal switching mode */
3611         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3612         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3613         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3614
3615         break;
3616
3617     case BXE_RX_MODE_ALLMULTI:
3618         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3619         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3620         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3621
3622         /* internal switching mode */
3623         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3624         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3625         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3626
3627         break;
3628
3629     case BXE_RX_MODE_PROMISC:
3630         /*
3631          * According to deffinition of SI mode, iface in promisc mode
3632          * should receive matched and unmatched (in resolution of port)
3633          * unicast packets.
3634          */
3635         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3636         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3637         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3638         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3639
3640         /* internal switching mode */
3641         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3642         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3643
3644         if (IS_MF_SI(sc)) {
3645             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3646         } else {
3647             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3648         }
3649
3650         break;
3651
3652     default:
3653         BLOGE(sc, "Unknown rx_mode (0x%x)\n", rx_mode);
3654         return (-1);
3655     }
3656
3657     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3658     if (rx_mode != BXE_RX_MODE_NONE) {
3659         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3660         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3661     }
3662
3663     return (0);
3664 }
3665
3666 static int
3667 bxe_set_q_rx_mode(struct bxe_softc *sc,
3668                   uint8_t          cl_id,
3669                   unsigned long    rx_mode_flags,
3670                   unsigned long    rx_accept_flags,
3671                   unsigned long    tx_accept_flags,
3672                   unsigned long    ramrod_flags)
3673 {
3674     struct ecore_rx_mode_ramrod_params ramrod_param;
3675     int rc;
3676
3677     memset(&ramrod_param, 0, sizeof(ramrod_param));
3678
3679     /* Prepare ramrod parameters */
3680     ramrod_param.cid = 0;
3681     ramrod_param.cl_id = cl_id;
3682     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3683     ramrod_param.func_id = SC_FUNC(sc);
3684
3685     ramrod_param.pstate = &sc->sp_state;
3686     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3687
3688     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3689     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3690
3691     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3692
3693     ramrod_param.ramrod_flags = ramrod_flags;
3694     ramrod_param.rx_mode_flags = rx_mode_flags;
3695
3696     ramrod_param.rx_accept_flags = rx_accept_flags;
3697     ramrod_param.tx_accept_flags = tx_accept_flags;
3698
3699     rc = ecore_config_rx_mode(sc, &ramrod_param);
3700     if (rc < 0) {
3701         BLOGE(sc, "Set rx_mode %d cli_id 0x%x rx_mode_flags 0x%x "
3702             "rx_accept_flags 0x%x tx_accept_flags 0x%x "
3703             "ramrod_flags 0x%x rc %d failed\n", sc->rx_mode, cl_id,
3704             (uint32_t)rx_mode_flags, (uint32_t)rx_accept_flags,
3705             (uint32_t)tx_accept_flags, (uint32_t)ramrod_flags, rc);
3706         return (rc);
3707     }
3708
3709     return (0);
3710 }
3711
3712 static int
3713 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3714 {
3715     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3716     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3717     int rc;
3718
3719     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3720                                &tx_accept_flags);
3721     if (rc) {
3722         return (rc);
3723     }
3724
3725     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3726     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3727
3728     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3729     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3730                               rx_accept_flags, tx_accept_flags,
3731                               ramrod_flags));
3732 }
3733
3734 /* returns the "mcp load_code" according to global load_count array */
3735 static int
3736 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3737 {
3738     int path = SC_PATH(sc);
3739     int port = SC_PORT(sc);
3740
3741     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3742           path, load_count[path][0], load_count[path][1],
3743           load_count[path][2]);
3744     load_count[path][0]++;
3745     load_count[path][1 + port]++;
3746     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3747           path, load_count[path][0], load_count[path][1],
3748           load_count[path][2]);
3749     if (load_count[path][0] == 1) {
3750         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3751     } else if (load_count[path][1 + port] == 1) {
3752         return (FW_MSG_CODE_DRV_LOAD_PORT);
3753     } else {
3754         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3755     }
3756 }
3757
3758 /* returns the "mcp load_code" according to global load_count array */
3759 static int
3760 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3761 {
3762     int port = SC_PORT(sc);
3763     int path = SC_PATH(sc);
3764
3765     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3766           path, load_count[path][0], load_count[path][1],
3767           load_count[path][2]);
3768     load_count[path][0]--;
3769     load_count[path][1 + port]--;
3770     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3771           path, load_count[path][0], load_count[path][1],
3772           load_count[path][2]);
3773     if (load_count[path][0] == 0) {
3774         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3775     } else if (load_count[path][1 + port] == 0) {
3776         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3777     } else {
3778         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3779     }
3780 }
3781
3782 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3783 static uint32_t
3784 bxe_send_unload_req(struct bxe_softc *sc,
3785                     int              unload_mode)
3786 {
3787     uint32_t reset_code = 0;
3788
3789     /* Select the UNLOAD request mode */
3790     if (unload_mode == UNLOAD_NORMAL) {
3791         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3792     } else {
3793         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3794     }
3795
3796     /* Send the request to the MCP */
3797     if (!BXE_NOMCP(sc)) {
3798         reset_code = bxe_fw_command(sc, reset_code, 0);
3799     } else {
3800         reset_code = bxe_nic_unload_no_mcp(sc);
3801     }
3802
3803     return (reset_code);
3804 }
3805
3806 /* send UNLOAD_DONE command to the MCP */
3807 static void
3808 bxe_send_unload_done(struct bxe_softc *sc,
3809                      uint8_t          keep_link)
3810 {
3811     uint32_t reset_param =
3812         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
3813
3814     /* Report UNLOAD_DONE to MCP */
3815     if (!BXE_NOMCP(sc)) {
3816         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
3817     }
3818 }
3819
3820 static int
3821 bxe_func_wait_started(struct bxe_softc *sc)
3822 {
3823     int tout = 50;
3824
3825     if (!sc->port.pmf) {
3826         return (0);
3827     }
3828
3829     /*
3830      * (assumption: No Attention from MCP at this stage)
3831      * PMF probably in the middle of TX disable/enable transaction
3832      * 1. Sync IRS for default SB
3833      * 2. Sync SP queue - this guarantees us that attention handling started
3834      * 3. Wait, that TX disable/enable transaction completes
3835      *
3836      * 1+2 guarantee that if DCBX attention was scheduled it already changed
3837      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
3838      * received completion for the transaction the state is TX_STOPPED.
3839      * State will return to STARTED after completion of TX_STOPPED-->STARTED
3840      * transaction.
3841      */
3842
3843     /* XXX make sure default SB ISR is done */
3844     /* need a way to synchronize an irq (intr_mtx?) */
3845
3846     /* XXX flush any work queues */
3847
3848     while (ecore_func_get_state(sc, &sc->func_obj) !=
3849            ECORE_F_STATE_STARTED && tout--) {
3850         DELAY(20000);
3851     }
3852
3853     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
3854         /*
3855          * Failed to complete the transaction in a "good way"
3856          * Force both transactions with CLR bit.
3857          */
3858         struct ecore_func_state_params func_params = { NULL };
3859
3860         BLOGE(sc, "Unexpected function state! "
3861                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
3862
3863         func_params.f_obj = &sc->func_obj;
3864         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
3865
3866         /* STARTED-->TX_STOPPED */
3867         func_params.cmd = ECORE_F_CMD_TX_STOP;
3868         ecore_func_state_change(sc, &func_params);
3869
3870         /* TX_STOPPED-->STARTED */
3871         func_params.cmd = ECORE_F_CMD_TX_START;
3872         return (ecore_func_state_change(sc, &func_params));
3873     }
3874
3875     return (0);
3876 }
3877
3878 static int
3879 bxe_stop_queue(struct bxe_softc *sc,
3880                int              index)
3881 {
3882     struct bxe_fastpath *fp = &sc->fp[index];
3883     struct ecore_queue_state_params q_params = { NULL };
3884     int rc;
3885
3886     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
3887
3888     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
3889     /* We want to wait for completion in this context */
3890     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
3891
3892     /* Stop the primary connection: */
3893
3894     /* ...halt the connection */
3895     q_params.cmd = ECORE_Q_CMD_HALT;
3896     rc = ecore_queue_state_change(sc, &q_params);
3897     if (rc) {
3898         return (rc);
3899     }
3900
3901     /* ...terminate the connection */
3902     q_params.cmd = ECORE_Q_CMD_TERMINATE;
3903     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
3904     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
3905     rc = ecore_queue_state_change(sc, &q_params);
3906     if (rc) {
3907         return (rc);
3908     }
3909
3910     /* ...delete cfc entry */
3911     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
3912     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
3913     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
3914     return (ecore_queue_state_change(sc, &q_params));
3915 }
3916
3917 /* wait for the outstanding SP commands */
3918 static inline uint8_t
3919 bxe_wait_sp_comp(struct bxe_softc *sc,
3920                  unsigned long    mask)
3921 {
3922     unsigned long tmp;
3923     int tout = 5000; /* wait for 5 secs tops */
3924
3925     while (tout--) {
3926         mb();
3927         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
3928             return (TRUE);
3929         }
3930
3931         DELAY(1000);
3932     }
3933
3934     mb();
3935
3936     tmp = atomic_load_acq_long(&sc->sp_state);
3937     if (tmp & mask) {
3938         BLOGE(sc, "Filtering completion timed out: "
3939                   "sp_state 0x%lx, mask 0x%lx\n",
3940               tmp, mask);
3941         return (FALSE);
3942     }
3943
3944     return (FALSE);
3945 }
3946
3947 static int
3948 bxe_func_stop(struct bxe_softc *sc)
3949 {
3950     struct ecore_func_state_params func_params = { NULL };
3951     int rc;
3952
3953     /* prepare parameters for function state transitions */
3954     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
3955     func_params.f_obj = &sc->func_obj;
3956     func_params.cmd = ECORE_F_CMD_STOP;
3957
3958     /*
3959      * Try to stop the function the 'good way'. If it fails (in case
3960      * of a parity error during bxe_chip_cleanup()) and we are
3961      * not in a debug mode, perform a state transaction in order to
3962      * enable further HW_RESET transaction.
3963      */
3964     rc = ecore_func_state_change(sc, &func_params);
3965     if (rc) {
3966         BLOGE(sc, "FUNC_STOP ramrod failed. "
3967                   "Running a dry transaction (%d)\n", rc);
3968         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
3969         return (ecore_func_state_change(sc, &func_params));
3970     }
3971
3972     return (0);
3973 }
3974
3975 static int
3976 bxe_reset_hw(struct bxe_softc *sc,
3977              uint32_t         load_code)
3978 {
3979     struct ecore_func_state_params func_params = { NULL };
3980
3981     /* Prepare parameters for function state transitions */
3982     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
3983
3984     func_params.f_obj = &sc->func_obj;
3985     func_params.cmd = ECORE_F_CMD_HW_RESET;
3986
3987     func_params.params.hw_init.load_phase = load_code;
3988
3989     return (ecore_func_state_change(sc, &func_params));
3990 }
3991
3992 static void
3993 bxe_int_disable_sync(struct bxe_softc *sc,
3994                      int              disable_hw)
3995 {
3996     if (disable_hw) {
3997         /* prevent the HW from sending interrupts */
3998         bxe_int_disable(sc);
3999     }
4000
4001     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4002     /* make sure all ISRs are done */
4003
4004     /* XXX make sure sp_task is not running */
4005     /* cancel and flush work queues */
4006 }
4007
4008 static void
4009 bxe_chip_cleanup(struct bxe_softc *sc,
4010                  uint32_t         unload_mode,
4011                  uint8_t          keep_link)
4012 {
4013     int port = SC_PORT(sc);
4014     struct ecore_mcast_ramrod_params rparam = { NULL };
4015     uint32_t reset_code;
4016     int i, rc = 0;
4017
4018     bxe_drain_tx_queues(sc);
4019
4020     /* give HW time to discard old tx messages */
4021     DELAY(1000);
4022
4023     /* Clean all ETH MACs */
4024     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4025     if (rc < 0) {
4026         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4027     }
4028
4029     /* Clean up UC list  */
4030     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4031     if (rc < 0) {
4032         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4033     }
4034
4035     /* Disable LLH */
4036     if (!CHIP_IS_E1(sc)) {
4037         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4038     }
4039
4040     /* Set "drop all" to stop Rx */
4041
4042     /*
4043      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4044      * a race between the completion code and this code.
4045      */
4046     BXE_MCAST_LOCK(sc);
4047
4048     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4049         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4050     } else {
4051         bxe_set_storm_rx_mode(sc);
4052     }
4053
4054     /* Clean up multicast configuration */
4055     rparam.mcast_obj = &sc->mcast_obj;
4056     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4057     if (rc < 0) {
4058         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4059     }
4060
4061     BXE_MCAST_UNLOCK(sc);
4062
4063     // XXX bxe_iov_chip_cleanup(sc);
4064
4065     /*
4066      * Send the UNLOAD_REQUEST to the MCP. This will return if
4067      * this function should perform FUNCTION, PORT, or COMMON HW
4068      * reset.
4069      */
4070     reset_code = bxe_send_unload_req(sc, unload_mode);
4071
4072     /*
4073      * (assumption: No Attention from MCP at this stage)
4074      * PMF probably in the middle of TX disable/enable transaction
4075      */
4076     rc = bxe_func_wait_started(sc);
4077     if (rc) {
4078         BLOGE(sc, "bxe_func_wait_started failed (%d)\n", rc);
4079     }
4080
4081     /*
4082      * Close multi and leading connections
4083      * Completions for ramrods are collected in a synchronous way
4084      */
4085     for (i = 0; i < sc->num_queues; i++) {
4086         if (bxe_stop_queue(sc, i)) {
4087             goto unload_error;
4088         }
4089     }
4090
4091     /*
4092      * If SP settings didn't get completed so far - something
4093      * very wrong has happen.
4094      */
4095     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4096         BLOGE(sc, "Common slow path ramrods got stuck!(%d)\n", rc);
4097     }
4098
4099 unload_error:
4100
4101     rc = bxe_func_stop(sc);
4102     if (rc) {
4103         BLOGE(sc, "Function stop failed!(%d)\n", rc);
4104     }
4105
4106     /* disable HW interrupts */
4107     bxe_int_disable_sync(sc, TRUE);
4108
4109     /* detach interrupts */
4110     bxe_interrupt_detach(sc);
4111
4112     /* Reset the chip */
4113     rc = bxe_reset_hw(sc, reset_code);
4114     if (rc) {
4115         BLOGE(sc, "Hardware reset failed(%d)\n", rc);
4116     }
4117
4118     /* Report UNLOAD_DONE to MCP */
4119     bxe_send_unload_done(sc, keep_link);
4120 }
4121
4122 static void
4123 bxe_disable_close_the_gate(struct bxe_softc *sc)
4124 {
4125     uint32_t val;
4126     int port = SC_PORT(sc);
4127
4128     BLOGD(sc, DBG_LOAD,
4129           "Disabling 'close the gates'\n");
4130
4131     if (CHIP_IS_E1(sc)) {
4132         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4133                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4134         val = REG_RD(sc, addr);
4135         val &= ~(0x300);
4136         REG_WR(sc, addr, val);
4137     } else {
4138         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4139         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4140                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4141         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4142     }
4143 }
4144
4145 /*
4146  * Cleans the object that have internal lists without sending
4147  * ramrods. Should be run when interrutps are disabled.
4148  */
4149 static void
4150 bxe_squeeze_objects(struct bxe_softc *sc)
4151 {
4152     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4153     struct ecore_mcast_ramrod_params rparam = { NULL };
4154     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4155     int rc;
4156
4157     /* Cleanup MACs' object first... */
4158
4159     /* Wait for completion of requested */
4160     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4161     /* Perform a dry cleanup */
4162     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4163
4164     /* Clean ETH primary MAC */
4165     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4166     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4167                              &ramrod_flags);
4168     if (rc != 0) {
4169         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4170     }
4171
4172     /* Cleanup UC list */
4173     vlan_mac_flags = 0;
4174     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4175     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4176                              &ramrod_flags);
4177     if (rc != 0) {
4178         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4179     }
4180
4181     /* Now clean mcast object... */
4182
4183     rparam.mcast_obj = &sc->mcast_obj;
4184     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4185
4186     /* Add a DEL command... */
4187     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4188     if (rc < 0) {
4189         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4190     }
4191
4192     /* now wait until all pending commands are cleared */
4193
4194     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4195     while (rc != 0) {
4196         if (rc < 0) {
4197             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4198             return;
4199         }
4200
4201         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4202     }
4203 }
4204
4205 /* stop the controller */
4206 static __noinline int
4207 bxe_nic_unload(struct bxe_softc *sc,
4208                uint32_t         unload_mode,
4209                uint8_t          keep_link)
4210 {
4211     uint8_t global = FALSE;
4212     uint32_t val;
4213     int i;
4214
4215     BXE_CORE_LOCK_ASSERT(sc);
4216
4217     sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
4218
4219     for (i = 0; i < sc->num_queues; i++) {
4220         struct bxe_fastpath *fp;
4221
4222         fp = &sc->fp[i];
4223         BXE_FP_TX_LOCK(fp);
4224         BXE_FP_TX_UNLOCK(fp);
4225     }
4226
4227     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4228
4229     /* mark driver as unloaded in shmem2 */
4230     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4231         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4232         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4233                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4234     }
4235
4236     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4237         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4238         /*
4239          * We can get here if the driver has been unloaded
4240          * during parity error recovery and is either waiting for a
4241          * leader to complete or for other functions to unload and
4242          * then ifconfig down has been issued. In this case we want to
4243          * unload and let other functions to complete a recovery
4244          * process.
4245          */
4246         sc->recovery_state = BXE_RECOVERY_DONE;
4247         sc->is_leader = 0;
4248         bxe_release_leader_lock(sc);
4249         mb();
4250
4251         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4252         BLOGE(sc, "Can't unload in closed or error state recover_state 0x%x"
4253             " state = 0x%x\n", sc->recovery_state, sc->state);
4254         return (-1);
4255     }
4256
4257     /*
4258      * Nothing to do during unload if previous bxe_nic_load()
4259      * did not completed succesfully - all resourses are released.
4260      */
4261     if ((sc->state == BXE_STATE_CLOSED) ||
4262         (sc->state == BXE_STATE_ERROR)) {
4263         return (0);
4264     }
4265
4266     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4267     mb();
4268
4269     /* stop tx */
4270     bxe_tx_disable(sc);
4271
4272     sc->rx_mode = BXE_RX_MODE_NONE;
4273     /* XXX set rx mode ??? */
4274
4275     if (IS_PF(sc) && !sc->grcdump_done) {
4276         /* set ALWAYS_ALIVE bit in shmem */
4277         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4278
4279         bxe_drv_pulse(sc);
4280
4281         bxe_stats_handle(sc, STATS_EVENT_STOP);
4282         bxe_save_statistics(sc);
4283     }
4284
4285     /* wait till consumers catch up with producers in all queues */
4286     bxe_drain_tx_queues(sc);
4287
4288     /* if VF indicate to PF this function is going down (PF will delete sp
4289      * elements and clear initializations
4290      */
4291     if (IS_VF(sc)) {
4292         ; /* bxe_vfpf_close_vf(sc); */
4293     } else if (unload_mode != UNLOAD_RECOVERY) {
4294         /* if this is a normal/close unload need to clean up chip */
4295         if (!sc->grcdump_done)
4296             bxe_chip_cleanup(sc, unload_mode, keep_link);
4297     } else {
4298         /* Send the UNLOAD_REQUEST to the MCP */
4299         bxe_send_unload_req(sc, unload_mode);
4300
4301         /*
4302          * Prevent transactions to host from the functions on the
4303          * engine that doesn't reset global blocks in case of global
4304          * attention once gloabl blocks are reset and gates are opened
4305          * (the engine which leader will perform the recovery
4306          * last).
4307          */
4308         if (!CHIP_IS_E1x(sc)) {
4309             bxe_pf_disable(sc);
4310         }
4311
4312         /* disable HW interrupts */
4313         bxe_int_disable_sync(sc, TRUE);
4314
4315         /* detach interrupts */
4316         bxe_interrupt_detach(sc);
4317
4318         /* Report UNLOAD_DONE to MCP */
4319         bxe_send_unload_done(sc, FALSE);
4320     }
4321
4322     /*
4323      * At this stage no more interrupts will arrive so we may safely clean
4324      * the queue'able objects here in case they failed to get cleaned so far.
4325      */
4326     if (IS_PF(sc)) {
4327         bxe_squeeze_objects(sc);
4328     }
4329
4330     /* There should be no more pending SP commands at this stage */
4331     sc->sp_state = 0;
4332
4333     sc->port.pmf = 0;
4334
4335     bxe_free_fp_buffers(sc);
4336
4337     if (IS_PF(sc)) {
4338         bxe_free_mem(sc);
4339     }
4340
4341     bxe_free_fw_stats_mem(sc);
4342
4343     sc->state = BXE_STATE_CLOSED;
4344
4345     /*
4346      * Check if there are pending parity attentions. If there are - set
4347      * RECOVERY_IN_PROGRESS.
4348      */
4349     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4350         bxe_set_reset_in_progress(sc);
4351
4352         /* Set RESET_IS_GLOBAL if needed */
4353         if (global) {
4354             bxe_set_reset_global(sc);
4355         }
4356     }
4357
4358     /*
4359      * The last driver must disable a "close the gate" if there is no
4360      * parity attention or "process kill" pending.
4361      */
4362     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4363         bxe_reset_is_done(sc, SC_PATH(sc))) {
4364         bxe_disable_close_the_gate(sc);
4365     }
4366
4367     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4368
4369     return (0);
4370 }
4371
4372 /*
4373  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4374  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4375  */
4376 static int
4377 bxe_ifmedia_update(struct ifnet *ifp)
4378 {
4379     struct bxe_softc *sc = (struct bxe_softc *)ifp->if_softc;
4380     struct ifmedia *ifm;
4381
4382     ifm = &sc->ifmedia;
4383
4384     /* We only support Ethernet media type. */
4385     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4386         return (EINVAL);
4387     }
4388
4389     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4390     case IFM_AUTO:
4391          break;
4392     case IFM_10G_CX4:
4393     case IFM_10G_SR:
4394     case IFM_10G_T:
4395     case IFM_10G_TWINAX:
4396     default:
4397         /* We don't support changing the media type. */
4398         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4399               IFM_SUBTYPE(ifm->ifm_media));
4400         return (EINVAL);
4401     }
4402
4403     return (0);
4404 }
4405
4406 /*
4407  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4408  */
4409 static void
4410 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4411 {
4412     struct bxe_softc *sc = ifp->if_softc;
4413
4414     /* Report link down if the driver isn't running. */
4415     if ((ifp->if_drv_flags & IFF_DRV_RUNNING) == 0) {
4416         ifmr->ifm_active |= IFM_NONE;
4417         return;
4418     }
4419
4420     /* Setup the default interface info. */
4421     ifmr->ifm_status = IFM_AVALID;
4422     ifmr->ifm_active = IFM_ETHER;
4423
4424     if (sc->link_vars.link_up) {
4425         ifmr->ifm_status |= IFM_ACTIVE;
4426     } else {
4427         ifmr->ifm_active |= IFM_NONE;
4428         return;
4429     }
4430
4431     ifmr->ifm_active |= sc->media;
4432
4433     if (sc->link_vars.duplex == DUPLEX_FULL) {
4434         ifmr->ifm_active |= IFM_FDX;
4435     } else {
4436         ifmr->ifm_active |= IFM_HDX;
4437     }
4438 }
4439
4440 static int
4441 bxe_ioctl_nvram(struct bxe_softc *sc,
4442                 uint32_t         priv_op,
4443                 struct ifreq     *ifr)
4444 {
4445     struct bxe_nvram_data nvdata_base;
4446     struct bxe_nvram_data *nvdata;
4447     int len;
4448     int error = 0;
4449
4450     copyin(ifr->ifr_data, &nvdata_base, sizeof(nvdata_base));
4451
4452     len = (sizeof(struct bxe_nvram_data) +
4453            nvdata_base.len -
4454            sizeof(uint32_t));
4455
4456     if (len > sizeof(struct bxe_nvram_data)) {
4457         if ((nvdata = (struct bxe_nvram_data *)
4458                  malloc(len, M_DEVBUF,
4459                         (M_NOWAIT | M_ZERO))) == NULL) {
4460             BLOGE(sc, "BXE_IOC_RD_NVRAM malloc failed priv_op 0x%x "
4461                 " len = 0x%x\n", priv_op, len);
4462             return (1);
4463         }
4464         memcpy(nvdata, &nvdata_base, sizeof(struct bxe_nvram_data));
4465     } else {
4466         nvdata = &nvdata_base;
4467     }
4468
4469     if (priv_op == BXE_IOC_RD_NVRAM) {
4470         BLOGD(sc, DBG_IOCTL, "IOC_RD_NVRAM 0x%x %d\n",
4471               nvdata->offset, nvdata->len);
4472         error = bxe_nvram_read(sc,
4473                                nvdata->offset,
4474                                (uint8_t *)nvdata->value,
4475                                nvdata->len);
4476         copyout(nvdata, ifr->ifr_data, len);
4477     } else { /* BXE_IOC_WR_NVRAM */
4478         BLOGD(sc, DBG_IOCTL, "IOC_WR_NVRAM 0x%x %d\n",
4479               nvdata->offset, nvdata->len);
4480         copyin(ifr->ifr_data, nvdata, len);
4481         error = bxe_nvram_write(sc,
4482                                 nvdata->offset,
4483                                 (uint8_t *)nvdata->value,
4484                                 nvdata->len);
4485     }
4486
4487     if (len > sizeof(struct bxe_nvram_data)) {
4488         free(nvdata, M_DEVBUF);
4489     }
4490
4491     return (error);
4492 }
4493
4494 static int
4495 bxe_ioctl_stats_show(struct bxe_softc *sc,
4496                      uint32_t         priv_op,
4497                      struct ifreq     *ifr)
4498 {
4499     const size_t str_size   = (BXE_NUM_ETH_STATS * STAT_NAME_LEN);
4500     const size_t stats_size = (BXE_NUM_ETH_STATS * sizeof(uint64_t));
4501     caddr_t p_tmp;
4502     uint32_t *offset;
4503     int i;
4504
4505     switch (priv_op)
4506     {
4507     case BXE_IOC_STATS_SHOW_NUM:
4508         memset(ifr->ifr_data, 0, sizeof(union bxe_stats_show_data));
4509         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.num =
4510             BXE_NUM_ETH_STATS;
4511         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.len =
4512             STAT_NAME_LEN;
4513         return (0);
4514
4515     case BXE_IOC_STATS_SHOW_STR:
4516         memset(ifr->ifr_data, 0, str_size);
4517         p_tmp = ifr->ifr_data;
4518         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4519             strcpy(p_tmp, bxe_eth_stats_arr[i].string);
4520             p_tmp += STAT_NAME_LEN;
4521         }
4522         return (0);
4523
4524     case BXE_IOC_STATS_SHOW_CNT:
4525         memset(ifr->ifr_data, 0, stats_size);
4526         p_tmp = ifr->ifr_data;
4527         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4528             offset = ((uint32_t *)&sc->eth_stats +
4529                       bxe_eth_stats_arr[i].offset);
4530             switch (bxe_eth_stats_arr[i].size) {
4531             case 4:
4532                 *((uint64_t *)p_tmp) = (uint64_t)*offset;
4533                 break;
4534             case 8:
4535                 *((uint64_t *)p_tmp) = HILO_U64(*offset, *(offset + 1));
4536                 break;
4537             default:
4538                 *((uint64_t *)p_tmp) = 0;
4539             }
4540             p_tmp += sizeof(uint64_t);
4541         }
4542         return (0);
4543
4544     default:
4545         return (-1);
4546     }
4547 }
4548
4549 static void
4550 bxe_handle_chip_tq(void *context,
4551                    int  pending)
4552 {
4553     struct bxe_softc *sc = (struct bxe_softc *)context;
4554     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4555
4556     switch (work)
4557     {
4558     case CHIP_TQ_REINIT:
4559         if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
4560             /* restart the interface */
4561             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4562             bxe_periodic_stop(sc);
4563             BXE_CORE_LOCK(sc);
4564             bxe_stop_locked(sc);
4565             bxe_init_locked(sc);
4566             BXE_CORE_UNLOCK(sc);
4567         }
4568         break;
4569
4570     default:
4571         break;
4572     }
4573 }
4574
4575 /*
4576  * Handles any IOCTL calls from the operating system.
4577  *
4578  * Returns:
4579  *   0 = Success, >0 Failure
4580  */
4581 static int
4582 bxe_ioctl(struct ifnet *ifp,
4583           u_long       command,
4584           caddr_t      data)
4585 {
4586     struct bxe_softc *sc = ifp->if_softc;
4587     struct ifreq *ifr = (struct ifreq *)data;
4588     struct bxe_nvram_data *nvdata;
4589     uint32_t priv_op;
4590     int mask = 0;
4591     int reinit = 0;
4592     int error = 0;
4593
4594     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4595     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4596
4597     switch (command)
4598     {
4599     case SIOCSIFMTU:
4600         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4601               ifr->ifr_mtu);
4602
4603         if (sc->mtu == ifr->ifr_mtu) {
4604             /* nothing to change */
4605             break;
4606         }
4607
4608         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4609             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4610                   ifr->ifr_mtu, mtu_min, mtu_max);
4611             error = EINVAL;
4612             break;
4613         }
4614
4615         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4616                              (unsigned long)ifr->ifr_mtu);
4617         atomic_store_rel_long((volatile unsigned long *)&ifp->if_mtu,
4618                               (unsigned long)ifr->ifr_mtu);
4619
4620         reinit = 1;
4621         break;
4622
4623     case SIOCSIFFLAGS:
4624         /* toggle the interface state up or down */
4625         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4626
4627         BXE_CORE_LOCK(sc);
4628         /* check if the interface is up */
4629         if (ifp->if_flags & IFF_UP) {
4630             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4631                 /* set the receive mode flags */
4632                 bxe_set_rx_mode(sc);
4633             } else if(sc->state != BXE_STATE_DISABLED) {
4634                 bxe_init_locked(sc);
4635             }
4636         } else {
4637             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4638                 bxe_periodic_stop(sc);
4639                 bxe_stop_locked(sc);
4640             }
4641         }
4642         BXE_CORE_UNLOCK(sc);
4643
4644         break;
4645
4646     case SIOCADDMULTI:
4647     case SIOCDELMULTI:
4648         /* add/delete multicast addresses */
4649         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4650
4651         /* check if the interface is up */
4652         if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4653             /* set the receive mode flags */
4654             BXE_CORE_LOCK(sc);
4655             bxe_set_rx_mode(sc);
4656             BXE_CORE_UNLOCK(sc);
4657         }
4658
4659         break;
4660
4661     case SIOCSIFCAP:
4662         /* find out which capabilities have changed */
4663         mask = (ifr->ifr_reqcap ^ ifp->if_capenable);
4664
4665         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4666               mask);
4667
4668         /* toggle the LRO capabilites enable flag */
4669         if (mask & IFCAP_LRO) {
4670             ifp->if_capenable ^= IFCAP_LRO;
4671             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4672                   (ifp->if_capenable & IFCAP_LRO) ? "ON" : "OFF");
4673             reinit = 1;
4674         }
4675
4676         /* toggle the TXCSUM checksum capabilites enable flag */
4677         if (mask & IFCAP_TXCSUM) {
4678             ifp->if_capenable ^= IFCAP_TXCSUM;
4679             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4680                   (ifp->if_capenable & IFCAP_TXCSUM) ? "ON" : "OFF");
4681             if (ifp->if_capenable & IFCAP_TXCSUM) {
4682                 ifp->if_hwassist = (CSUM_IP       |
4683                                     CSUM_TCP      |
4684                                     CSUM_UDP      |
4685                                     CSUM_TSO      |
4686                                     CSUM_TCP_IPV6 |
4687                                     CSUM_UDP_IPV6);
4688             } else {
4689                 ifp->if_hwassist = 0;
4690             }
4691         }
4692
4693         /* toggle the RXCSUM checksum capabilities enable flag */
4694         if (mask & IFCAP_RXCSUM) {
4695             ifp->if_capenable ^= IFCAP_RXCSUM;
4696             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4697                   (ifp->if_capenable & IFCAP_RXCSUM) ? "ON" : "OFF");
4698             if (ifp->if_capenable & IFCAP_RXCSUM) {
4699                 ifp->if_hwassist = (CSUM_IP       |
4700                                     CSUM_TCP      |
4701                                     CSUM_UDP      |
4702                                     CSUM_TSO      |
4703                                     CSUM_TCP_IPV6 |
4704                                     CSUM_UDP_IPV6);
4705             } else {
4706                 ifp->if_hwassist = 0;
4707             }
4708         }
4709
4710         /* toggle TSO4 capabilities enabled flag */
4711         if (mask & IFCAP_TSO4) {
4712             ifp->if_capenable ^= IFCAP_TSO4;
4713             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4714                   (ifp->if_capenable & IFCAP_TSO4) ? "ON" : "OFF");
4715         }
4716
4717         /* toggle TSO6 capabilities enabled flag */
4718         if (mask & IFCAP_TSO6) {
4719             ifp->if_capenable ^= IFCAP_TSO6;
4720             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4721                   (ifp->if_capenable & IFCAP_TSO6) ? "ON" : "OFF");
4722         }
4723
4724         /* toggle VLAN_HWTSO capabilities enabled flag */
4725         if (mask & IFCAP_VLAN_HWTSO) {
4726             ifp->if_capenable ^= IFCAP_VLAN_HWTSO;
4727             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4728                   (ifp->if_capenable & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4729         }
4730
4731         /* toggle VLAN_HWCSUM capabilities enabled flag */
4732         if (mask & IFCAP_VLAN_HWCSUM) {
4733             /* XXX investigate this... */
4734             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4735             error = EINVAL;
4736         }
4737
4738         /* toggle VLAN_MTU capabilities enable flag */
4739         if (mask & IFCAP_VLAN_MTU) {
4740             /* XXX investigate this... */
4741             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4742             error = EINVAL;
4743         }
4744
4745         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4746         if (mask & IFCAP_VLAN_HWTAGGING) {
4747             /* XXX investigate this... */
4748             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4749             error = EINVAL;
4750         }
4751
4752         /* toggle VLAN_HWFILTER capabilities enabled flag */
4753         if (mask & IFCAP_VLAN_HWFILTER) {
4754             /* XXX investigate this... */
4755             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4756             error = EINVAL;
4757         }
4758
4759         /* XXX not yet...
4760          * IFCAP_WOL_MAGIC
4761          */
4762
4763         break;
4764
4765     case SIOCSIFMEDIA:
4766     case SIOCGIFMEDIA:
4767         /* set/get interface media */
4768         BLOGD(sc, DBG_IOCTL,
4769               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
4770               (command & 0xff));
4771         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
4772         break;
4773
4774     case SIOCGPRIVATE_0:
4775         copyin(ifr->ifr_data, &priv_op, sizeof(priv_op));
4776
4777         switch (priv_op)
4778         {
4779         case BXE_IOC_RD_NVRAM:
4780         case BXE_IOC_WR_NVRAM:
4781             nvdata = (struct bxe_nvram_data *)ifr->ifr_data;
4782             BLOGD(sc, DBG_IOCTL,
4783                   "Received Private NVRAM ioctl addr=0x%x size=%u\n",
4784                   nvdata->offset, nvdata->len);
4785             error = bxe_ioctl_nvram(sc, priv_op, ifr);
4786             break;
4787
4788         case BXE_IOC_STATS_SHOW_NUM:
4789         case BXE_IOC_STATS_SHOW_STR:
4790         case BXE_IOC_STATS_SHOW_CNT:
4791             BLOGD(sc, DBG_IOCTL, "Received Private Stats ioctl (%d)\n",
4792                   priv_op);
4793             error = bxe_ioctl_stats_show(sc, priv_op, ifr);
4794             break;
4795
4796         default:
4797             BLOGW(sc, "Received Private Unknown ioctl (%d)\n", priv_op);
4798             error = EINVAL;
4799             break;
4800         }
4801
4802         break;
4803
4804     default:
4805         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
4806               (command & 0xff));
4807         error = ether_ioctl(ifp, command, data);
4808         break;
4809     }
4810
4811     if (reinit && (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4812         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
4813               "Re-initializing hardware from IOCTL change\n");
4814         bxe_periodic_stop(sc);
4815         BXE_CORE_LOCK(sc);
4816         bxe_stop_locked(sc);
4817         bxe_init_locked(sc);
4818         BXE_CORE_UNLOCK(sc);
4819     }
4820
4821     return (error);
4822 }
4823
4824 static __noinline void
4825 bxe_dump_mbuf(struct bxe_softc *sc,
4826               struct mbuf      *m,
4827               uint8_t          contents)
4828 {
4829     char * type;
4830     int i = 0;
4831
4832     if (!(sc->debug & DBG_MBUF)) {
4833         return;
4834     }
4835
4836     if (m == NULL) {
4837         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
4838         return;
4839     }
4840
4841     while (m) {
4842
4843 #if __FreeBSD_version >= 1000000
4844         BLOGD(sc, DBG_MBUF,
4845               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
4846               i, m, m->m_len, m->m_flags, M_FLAG_BITS, m->m_data);
4847
4848         if (m->m_flags & M_PKTHDR) {
4849              BLOGD(sc, DBG_MBUF,
4850                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
4851                    i, m->m_pkthdr.len, m->m_flags, M_FLAG_BITS,
4852                    (int)m->m_pkthdr.csum_flags, CSUM_BITS);
4853         }
4854 #else
4855         BLOGD(sc, DBG_MBUF,
4856               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
4857               i, m, m->m_len, m->m_flags,
4858               "\20\1M_EXT\2M_PKTHDR\3M_EOR\4M_RDONLY", m->m_data);
4859
4860         if (m->m_flags & M_PKTHDR) {
4861              BLOGD(sc, DBG_MBUF,
4862                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
4863                    i, m->m_pkthdr.len, m->m_flags,
4864                    "\20\12M_BCAST\13M_MCAST\14M_FRAG"
4865                    "\15M_FIRSTFRAG\16M_LASTFRAG\21M_VLANTAG"
4866                    "\22M_PROMISC\23M_NOFREE",
4867                    (int)m->m_pkthdr.csum_flags,
4868                    "\20\1CSUM_IP\2CSUM_TCP\3CSUM_UDP\4CSUM_IP_FRAGS"
4869                    "\5CSUM_FRAGMENT\6CSUM_TSO\11CSUM_IP_CHECKED"
4870                    "\12CSUM_IP_VALID\13CSUM_DATA_VALID"
4871                    "\14CSUM_PSEUDO_HDR");
4872         }
4873 #endif /* #if __FreeBSD_version >= 1000000 */
4874
4875         if (m->m_flags & M_EXT) {
4876             switch (m->m_ext.ext_type) {
4877             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
4878             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
4879             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
4880             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
4881             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
4882             case EXT_PACKET:     type = "EXT_PACKET";     break;
4883             case EXT_MBUF:       type = "EXT_MBUF";       break;
4884             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
4885             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
4886             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
4887             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
4888             default:             type = "UNKNOWN";        break;
4889             }
4890
4891             BLOGD(sc, DBG_MBUF,
4892                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
4893                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
4894         }
4895
4896         if (contents) {
4897             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
4898         }
4899
4900         m = m->m_next;
4901         i++;
4902     }
4903 }
4904
4905 /*
4906  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
4907  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
4908  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
4909  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
4910  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
4911  */
4912 static int
4913 bxe_chktso_window(struct bxe_softc  *sc,
4914                   int               nsegs,
4915                   bus_dma_segment_t *segs,
4916                   struct mbuf       *m)
4917 {
4918     uint32_t num_wnds, wnd_size, wnd_sum;
4919     int32_t frag_idx, wnd_idx;
4920     unsigned short lso_mss;
4921     int defrag;
4922
4923     defrag = 0;
4924     wnd_sum = 0;
4925     wnd_size = 10;
4926     num_wnds = nsegs - wnd_size;
4927     lso_mss = htole16(m->m_pkthdr.tso_segsz);
4928
4929     /*
4930      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
4931      * first window sum of data while skipping the first assuming it is the
4932      * header in FreeBSD.
4933      */
4934     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
4935         wnd_sum += htole16(segs[frag_idx].ds_len);
4936     }
4937
4938     /* check the first 10 bd window size */
4939     if (wnd_sum < lso_mss) {
4940         return (1);
4941     }
4942
4943     /* run through the windows */
4944     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
4945         /* subtract the first mbuf->m_len of the last wndw(-header) */
4946         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
4947         /* add the next mbuf len to the len of our new window */
4948         wnd_sum += htole16(segs[frag_idx].ds_len);
4949         if (wnd_sum < lso_mss) {
4950             return (1);
4951         }
4952     }
4953
4954     return (0);
4955 }
4956
4957 static uint8_t
4958 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
4959                     struct mbuf         *m,
4960                     uint32_t            *parsing_data)
4961 {
4962     struct ether_vlan_header *eh = NULL;
4963     struct ip *ip4 = NULL;
4964     struct ip6_hdr *ip6 = NULL;
4965     caddr_t ip = NULL;
4966     struct tcphdr *th = NULL;
4967     int e_hlen, ip_hlen, l4_off;
4968     uint16_t proto;
4969
4970     if (m->m_pkthdr.csum_flags == CSUM_IP) {
4971         /* no L4 checksum offload needed */
4972         return (0);
4973     }
4974
4975     /* get the Ethernet header */
4976     eh = mtod(m, struct ether_vlan_header *);
4977
4978     /* handle VLAN encapsulation if present */
4979     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
4980         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
4981         proto  = ntohs(eh->evl_proto);
4982     } else {
4983         e_hlen = ETHER_HDR_LEN;
4984         proto  = ntohs(eh->evl_encap_proto);
4985     }
4986
4987     switch (proto) {
4988     case ETHERTYPE_IP:
4989         /* get the IP header, if mbuf len < 20 then header in next mbuf */
4990         ip4 = (m->m_len < sizeof(struct ip)) ?
4991                   (struct ip *)m->m_next->m_data :
4992                   (struct ip *)(m->m_data + e_hlen);
4993         /* ip_hl is number of 32-bit words */
4994         ip_hlen = (ip4->ip_hl << 2);
4995         ip = (caddr_t)ip4;
4996         break;
4997     case ETHERTYPE_IPV6:
4998         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
4999         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5000                   (struct ip6_hdr *)m->m_next->m_data :
5001                   (struct ip6_hdr *)(m->m_data + e_hlen);
5002         /* XXX cannot support offload with IPv6 extensions */
5003         ip_hlen = sizeof(struct ip6_hdr);
5004         ip = (caddr_t)ip6;
5005         break;
5006     default:
5007         /* We can't offload in this case... */
5008         /* XXX error stat ??? */
5009         return (0);
5010     }
5011
5012     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5013     l4_off = (e_hlen + ip_hlen);
5014
5015     *parsing_data |=
5016         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
5017          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
5018
5019     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5020                                   CSUM_TSO |
5021                                   CSUM_TCP_IPV6)) {
5022         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5023         th = (struct tcphdr *)(ip + ip_hlen);
5024         /* th_off is number of 32-bit words */
5025         *parsing_data |= ((th->th_off <<
5026                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
5027                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
5028         return (l4_off + (th->th_off << 2)); /* entire header length */
5029     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5030                                          CSUM_UDP_IPV6)) {
5031         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5032         return (l4_off + sizeof(struct udphdr)); /* entire header length */
5033     } else {
5034         /* XXX error stat ??? */
5035         return (0);
5036     }
5037 }
5038
5039 static uint8_t
5040 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
5041                  struct mbuf                *m,
5042                  struct eth_tx_parse_bd_e1x *pbd)
5043 {
5044     struct ether_vlan_header *eh = NULL;
5045     struct ip *ip4 = NULL;
5046     struct ip6_hdr *ip6 = NULL;
5047     caddr_t ip = NULL;
5048     struct tcphdr *th = NULL;
5049     struct udphdr *uh = NULL;
5050     int e_hlen, ip_hlen;
5051     uint16_t proto;
5052     uint8_t hlen;
5053     uint16_t tmp_csum;
5054     uint32_t *tmp_uh;
5055
5056     /* get the Ethernet header */
5057     eh = mtod(m, struct ether_vlan_header *);
5058
5059     /* handle VLAN encapsulation if present */
5060     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5061         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5062         proto  = ntohs(eh->evl_proto);
5063     } else {
5064         e_hlen = ETHER_HDR_LEN;
5065         proto  = ntohs(eh->evl_encap_proto);
5066     }
5067
5068     switch (proto) {
5069     case ETHERTYPE_IP:
5070         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5071         ip4 = (m->m_len < sizeof(struct ip)) ?
5072                   (struct ip *)m->m_next->m_data :
5073                   (struct ip *)(m->m_data + e_hlen);
5074         /* ip_hl is number of 32-bit words */
5075         ip_hlen = (ip4->ip_hl << 1);
5076         ip = (caddr_t)ip4;
5077         break;
5078     case ETHERTYPE_IPV6:
5079         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5080         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5081                   (struct ip6_hdr *)m->m_next->m_data :
5082                   (struct ip6_hdr *)(m->m_data + e_hlen);
5083         /* XXX cannot support offload with IPv6 extensions */
5084         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
5085         ip = (caddr_t)ip6;
5086         break;
5087     default:
5088         /* We can't offload in this case... */
5089         /* XXX error stat ??? */
5090         return (0);
5091     }
5092
5093     hlen = (e_hlen >> 1);
5094
5095     /* note that rest of global_data is indirectly zeroed here */
5096     if (m->m_flags & M_VLANTAG) {
5097         pbd->global_data =
5098             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
5099     } else {
5100         pbd->global_data = htole16(hlen);
5101     }
5102
5103     pbd->ip_hlen_w = ip_hlen;
5104
5105     hlen += pbd->ip_hlen_w;
5106
5107     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5108
5109     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5110                                   CSUM_TSO |
5111                                   CSUM_TCP_IPV6)) {
5112         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5113         /* th_off is number of 32-bit words */
5114         hlen += (uint16_t)(th->th_off << 1);
5115     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5116                                          CSUM_UDP_IPV6)) {
5117         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5118         hlen += (sizeof(struct udphdr) / 2);
5119     } else {
5120         /* valid case as only CSUM_IP was set */
5121         return (0);
5122     }
5123
5124     pbd->total_hlen_w = htole16(hlen);
5125
5126     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5127                                   CSUM_TSO |
5128                                   CSUM_TCP_IPV6)) {
5129         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5130         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5131     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5132                                          CSUM_UDP_IPV6)) {
5133         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5134
5135         /*
5136          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5137          * checksums and does not know anything about the UDP header and where
5138          * the checksum field is located. It only knows about TCP. Therefore
5139          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5140          * offload. Since the checksum field offset for TCP is 16 bytes and
5141          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5142          * bytes less than the start of the UDP header. This allows the
5143          * hardware to write the checksum in the correct spot. But the
5144          * hardware will compute a checksum which includes the last 10 bytes
5145          * of the IP header. To correct this we tweak the stack computed
5146          * pseudo checksum by folding in the calculation of the inverse
5147          * checksum for those final 10 bytes of the IP header. This allows
5148          * the correct checksum to be computed by the hardware.
5149          */
5150
5151         /* set pointer 10 bytes before UDP header */
5152         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5153
5154         /* calculate a pseudo header checksum over the first 10 bytes */
5155         tmp_csum = in_pseudo(*tmp_uh,
5156                              *(tmp_uh + 1),
5157                              *(uint16_t *)(tmp_uh + 2));
5158
5159         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5160     }
5161
5162     return (hlen * 2); /* entire header length, number of bytes */
5163 }
5164
5165 static void
5166 bxe_set_pbd_lso_e2(struct mbuf *m,
5167                    uint32_t    *parsing_data)
5168 {
5169     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5170                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5171                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5172
5173     /* XXX test for IPv6 with extension header... */
5174 }
5175
5176 static void
5177 bxe_set_pbd_lso(struct mbuf                *m,
5178                 struct eth_tx_parse_bd_e1x *pbd)
5179 {
5180     struct ether_vlan_header *eh = NULL;
5181     struct ip *ip = NULL;
5182     struct tcphdr *th = NULL;
5183     int e_hlen;
5184
5185     /* get the Ethernet header */
5186     eh = mtod(m, struct ether_vlan_header *);
5187
5188     /* handle VLAN encapsulation if present */
5189     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5190                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5191
5192     /* get the IP and TCP header, with LSO entire header in first mbuf */
5193     /* XXX assuming IPv4 */
5194     ip = (struct ip *)(m->m_data + e_hlen);
5195     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5196
5197     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5198     pbd->tcp_send_seq = ntohl(th->th_seq);
5199     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5200
5201 #if 1
5202         /* XXX IPv4 */
5203         pbd->ip_id = ntohs(ip->ip_id);
5204         pbd->tcp_pseudo_csum =
5205             ntohs(in_pseudo(ip->ip_src.s_addr,
5206                             ip->ip_dst.s_addr,
5207                             htons(IPPROTO_TCP)));
5208 #else
5209         /* XXX IPv6 */
5210         pbd->tcp_pseudo_csum =
5211             ntohs(in_pseudo(&ip6->ip6_src,
5212                             &ip6->ip6_dst,
5213                             htons(IPPROTO_TCP)));
5214 #endif
5215
5216     pbd->global_data |=
5217         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5218 }
5219
5220 /*
5221  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5222  * visible to the controller.
5223  *
5224  * If an mbuf is submitted to this routine and cannot be given to the
5225  * controller (e.g. it has too many fragments) then the function may free
5226  * the mbuf and return to the caller.
5227  *
5228  * Returns:
5229  *   0 = Success, !0 = Failure
5230  *   Note the side effect that an mbuf may be freed if it causes a problem.
5231  */
5232 static int
5233 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5234 {
5235     bus_dma_segment_t segs[32];
5236     struct mbuf *m0;
5237     struct bxe_sw_tx_bd *tx_buf;
5238     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5239     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5240     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5241     struct eth_tx_bd *tx_data_bd;
5242     struct eth_tx_bd *tx_total_pkt_size_bd;
5243     struct eth_tx_start_bd *tx_start_bd;
5244     uint16_t bd_prod, pkt_prod, total_pkt_size;
5245     uint8_t mac_type;
5246     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5247     struct bxe_softc *sc;
5248     uint16_t tx_bd_avail;
5249     struct ether_vlan_header *eh;
5250     uint32_t pbd_e2_parsing_data = 0;
5251     uint8_t hlen = 0;
5252     int tmp_bd;
5253     int i;
5254
5255     sc = fp->sc;
5256
5257 #if __FreeBSD_version >= 800000
5258     M_ASSERTPKTHDR(*m_head);
5259 #endif /* #if __FreeBSD_version >= 800000 */
5260
5261     m0 = *m_head;
5262     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5263     tx_start_bd = NULL;
5264     tx_data_bd = NULL;
5265     tx_total_pkt_size_bd = NULL;
5266
5267     /* get the H/W pointer for packets and BDs */
5268     pkt_prod = fp->tx_pkt_prod;
5269     bd_prod = fp->tx_bd_prod;
5270
5271     mac_type = UNICAST_ADDRESS;
5272
5273     /* map the mbuf into the next open DMAable memory */
5274     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5275     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5276                                     tx_buf->m_map, m0,
5277                                     segs, &nsegs, BUS_DMA_NOWAIT);
5278
5279     /* mapping errors */
5280     if(__predict_false(error != 0)) {
5281         fp->eth_q_stats.tx_dma_mapping_failure++;
5282         if (error == ENOMEM) {
5283             /* resource issue, try again later */
5284             rc = ENOMEM;
5285         } else if (error == EFBIG) {
5286             /* possibly recoverable with defragmentation */
5287             fp->eth_q_stats.mbuf_defrag_attempts++;
5288             m0 = m_defrag(*m_head, M_DONTWAIT);
5289             if (m0 == NULL) {
5290                 fp->eth_q_stats.mbuf_defrag_failures++;
5291                 rc = ENOBUFS;
5292             } else {
5293                 /* defrag successful, try mapping again */
5294                 *m_head = m0;
5295                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5296                                                 tx_buf->m_map, m0,
5297                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5298                 if (error) {
5299                     fp->eth_q_stats.tx_dma_mapping_failure++;
5300                     rc = error;
5301                 }
5302             }
5303         } else {
5304             /* unknown, unrecoverable mapping error */
5305             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5306             bxe_dump_mbuf(sc, m0, FALSE);
5307             rc = error;
5308         }
5309
5310         goto bxe_tx_encap_continue;
5311     }
5312
5313     tx_bd_avail = bxe_tx_avail(sc, fp);
5314
5315     /* make sure there is enough room in the send queue */
5316     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5317         /* Recoverable, try again later. */
5318         fp->eth_q_stats.tx_hw_queue_full++;
5319         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5320         rc = ENOMEM;
5321         goto bxe_tx_encap_continue;
5322     }
5323
5324     /* capture the current H/W TX chain high watermark */
5325     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5326                         (TX_BD_USABLE - tx_bd_avail))) {
5327         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5328     }
5329
5330     /* make sure it fits in the packet window */
5331     if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5332         /*
5333          * The mbuf may be to big for the controller to handle. If the frame
5334          * is a TSO frame we'll need to do an additional check.
5335          */
5336         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5337             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5338                 goto bxe_tx_encap_continue; /* OK to send */
5339             } else {
5340                 fp->eth_q_stats.tx_window_violation_tso++;
5341             }
5342         } else {
5343             fp->eth_q_stats.tx_window_violation_std++;
5344         }
5345
5346         /* lets try to defragment this mbuf and remap it */
5347         fp->eth_q_stats.mbuf_defrag_attempts++;
5348         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5349
5350         m0 = m_defrag(*m_head, M_DONTWAIT);
5351         if (m0 == NULL) {
5352             fp->eth_q_stats.mbuf_defrag_failures++;
5353             /* Ugh, just drop the frame... :( */
5354             rc = ENOBUFS;
5355         } else {
5356             /* defrag successful, try mapping again */
5357             *m_head = m0;
5358             error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5359                                             tx_buf->m_map, m0,
5360                                             segs, &nsegs, BUS_DMA_NOWAIT);
5361             if (error) {
5362                 fp->eth_q_stats.tx_dma_mapping_failure++;
5363                 /* No sense in trying to defrag/copy chain, drop it. :( */
5364                 rc = error;
5365             }
5366             else {
5367                 /* if the chain is still too long then drop it */
5368                 if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5369                     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5370                     rc = ENODEV;
5371                 }
5372             }
5373         }
5374     }
5375
5376 bxe_tx_encap_continue:
5377
5378     /* Check for errors */
5379     if (rc) {
5380         if (rc == ENOMEM) {
5381             /* recoverable try again later  */
5382         } else {
5383             fp->eth_q_stats.tx_soft_errors++;
5384             fp->eth_q_stats.mbuf_alloc_tx--;
5385             m_freem(*m_head);
5386             *m_head = NULL;
5387         }
5388
5389         return (rc);
5390     }
5391
5392     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5393     if (m0->m_flags & M_BCAST) {
5394         mac_type = BROADCAST_ADDRESS;
5395     } else if (m0->m_flags & M_MCAST) {
5396         mac_type = MULTICAST_ADDRESS;
5397     }
5398
5399     /* store the mbuf into the mbuf ring */
5400     tx_buf->m        = m0;
5401     tx_buf->first_bd = fp->tx_bd_prod;
5402     tx_buf->flags    = 0;
5403
5404     /* prepare the first transmit (start) BD for the mbuf */
5405     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5406
5407     BLOGD(sc, DBG_TX,
5408           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5409           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5410
5411     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5412     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5413     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5414     total_pkt_size += tx_start_bd->nbytes;
5415     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5416
5417     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5418
5419     /* all frames have at least Start BD + Parsing BD */
5420     nbds = nsegs + 1;
5421     tx_start_bd->nbd = htole16(nbds);
5422
5423     if (m0->m_flags & M_VLANTAG) {
5424         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5425         tx_start_bd->bd_flags.as_bitfield |=
5426             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5427     } else {
5428         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5429         if (IS_VF(sc)) {
5430             /* map ethernet header to find type and header length */
5431             eh = mtod(m0, struct ether_vlan_header *);
5432             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5433         } else {
5434             /* used by FW for packet accounting */
5435             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5436         }
5437     }
5438
5439     /*
5440      * add a parsing BD from the chain. The parsing BD is always added
5441      * though it is only used for TSO and chksum
5442      */
5443     bd_prod = TX_BD_NEXT(bd_prod);
5444
5445     if (m0->m_pkthdr.csum_flags) {
5446         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5447             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5448             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5449         }
5450
5451         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5452             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5453                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5454         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5455             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5456                                                   ETH_TX_BD_FLAGS_IS_UDP |
5457                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5458         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5459                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5460             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5461         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5462             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5463                                                   ETH_TX_BD_FLAGS_IS_UDP);
5464         }
5465     }
5466
5467     if (!CHIP_IS_E1x(sc)) {
5468         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5469         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5470
5471         if (m0->m_pkthdr.csum_flags) {
5472             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5473         }
5474
5475         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5476                  mac_type);
5477     } else {
5478         uint16_t global_data = 0;
5479
5480         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5481         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5482
5483         if (m0->m_pkthdr.csum_flags) {
5484             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5485         }
5486
5487         SET_FLAG(global_data,
5488                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5489         pbd_e1x->global_data |= htole16(global_data);
5490     }
5491
5492     /* setup the parsing BD with TSO specific info */
5493     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5494         fp->eth_q_stats.tx_ofld_frames_lso++;
5495         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5496
5497         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5498             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5499
5500             /* split the first BD into header/data making the fw job easy */
5501             nbds++;
5502             tx_start_bd->nbd = htole16(nbds);
5503             tx_start_bd->nbytes = htole16(hlen);
5504
5505             bd_prod = TX_BD_NEXT(bd_prod);
5506
5507             /* new transmit BD after the tx_parse_bd */
5508             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5509             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5510             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5511             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5512             if (tx_total_pkt_size_bd == NULL) {
5513                 tx_total_pkt_size_bd = tx_data_bd;
5514             }
5515
5516             BLOGD(sc, DBG_TX,
5517                   "TSO split header size is %d (%x:%x) nbds %d\n",
5518                   le16toh(tx_start_bd->nbytes),
5519                   le32toh(tx_start_bd->addr_hi),
5520                   le32toh(tx_start_bd->addr_lo),
5521                   nbds);
5522         }
5523
5524         if (!CHIP_IS_E1x(sc)) {
5525             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5526         } else {
5527             bxe_set_pbd_lso(m0, pbd_e1x);
5528         }
5529     }
5530
5531     if (pbd_e2_parsing_data) {
5532         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5533     }
5534
5535     /* prepare remaining BDs, start tx bd contains first seg/frag */
5536     for (i = 1; i < nsegs ; i++) {
5537         bd_prod = TX_BD_NEXT(bd_prod);
5538         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5539         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5540         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5541         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5542         if (tx_total_pkt_size_bd == NULL) {
5543             tx_total_pkt_size_bd = tx_data_bd;
5544         }
5545         total_pkt_size += tx_data_bd->nbytes;
5546     }
5547
5548     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5549
5550     if (tx_total_pkt_size_bd != NULL) {
5551         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5552     }
5553
5554     if (__predict_false(sc->debug & DBG_TX)) {
5555         tmp_bd = tx_buf->first_bd;
5556         for (i = 0; i < nbds; i++)
5557         {
5558             if (i == 0) {
5559                 BLOGD(sc, DBG_TX,
5560                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5561                       "bd_flags=0x%x hdr_nbds=%d\n",
5562                       tx_start_bd,
5563                       tmp_bd,
5564                       le16toh(tx_start_bd->nbd),
5565                       le16toh(tx_start_bd->vlan_or_ethertype),
5566                       tx_start_bd->bd_flags.as_bitfield,
5567                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5568             } else if (i == 1) {
5569                 if (pbd_e1x) {
5570                     BLOGD(sc, DBG_TX,
5571                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5572                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5573                           "tcp_seq=%u total_hlen_w=%u\n",
5574                           pbd_e1x,
5575                           tmp_bd,
5576                           pbd_e1x->global_data,
5577                           pbd_e1x->ip_hlen_w,
5578                           pbd_e1x->ip_id,
5579                           pbd_e1x->lso_mss,
5580                           pbd_e1x->tcp_flags,
5581                           pbd_e1x->tcp_pseudo_csum,
5582                           pbd_e1x->tcp_send_seq,
5583                           le16toh(pbd_e1x->total_hlen_w));
5584                 } else { /* if (pbd_e2) */
5585                     BLOGD(sc, DBG_TX,
5586                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5587                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5588                           pbd_e2,
5589                           tmp_bd,
5590                           pbd_e2->data.mac_addr.dst_hi,
5591                           pbd_e2->data.mac_addr.dst_mid,
5592                           pbd_e2->data.mac_addr.dst_lo,
5593                           pbd_e2->data.mac_addr.src_hi,
5594                           pbd_e2->data.mac_addr.src_mid,
5595                           pbd_e2->data.mac_addr.src_lo,
5596                           pbd_e2->parsing_data);
5597                 }
5598             }
5599
5600             if (i != 1) { /* skip parse db as it doesn't hold data */
5601                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5602                 BLOGD(sc, DBG_TX,
5603                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5604                       tx_data_bd,
5605                       tmp_bd,
5606                       le16toh(tx_data_bd->nbytes),
5607                       le32toh(tx_data_bd->addr_hi),
5608                       le32toh(tx_data_bd->addr_lo));
5609             }
5610
5611             tmp_bd = TX_BD_NEXT(tmp_bd);
5612         }
5613     }
5614
5615     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5616
5617     /* update TX BD producer index value for next TX */
5618     bd_prod = TX_BD_NEXT(bd_prod);
5619
5620     /*
5621      * If the chain of tx_bd's describing this frame is adjacent to or spans
5622      * an eth_tx_next_bd element then we need to increment the nbds value.
5623      */
5624     if (TX_BD_IDX(bd_prod) < nbds) {
5625         nbds++;
5626     }
5627
5628     /* don't allow reordering of writes for nbd and packets */
5629     mb();
5630
5631     fp->tx_db.data.prod += nbds;
5632
5633     /* producer points to the next free tx_bd at this point */
5634     fp->tx_pkt_prod++;
5635     fp->tx_bd_prod = bd_prod;
5636
5637     DOORBELL(sc, fp->index, fp->tx_db.raw);
5638
5639     fp->eth_q_stats.tx_pkts++;
5640
5641     /* Prevent speculative reads from getting ahead of the status block. */
5642     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5643                       0, 0, BUS_SPACE_BARRIER_READ);
5644
5645     /* Prevent speculative reads from getting ahead of the doorbell. */
5646     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5647                       0, 0, BUS_SPACE_BARRIER_READ);
5648
5649     return (0);
5650 }
5651
5652 static void
5653 bxe_tx_start_locked(struct bxe_softc    *sc,
5654                     struct ifnet        *ifp,
5655                     struct bxe_fastpath *fp)
5656 {
5657     struct mbuf *m = NULL;
5658     int tx_count = 0;
5659     uint16_t tx_bd_avail;
5660
5661     BXE_FP_TX_LOCK_ASSERT(fp);
5662
5663     /* keep adding entries while there are frames to send */
5664     while (!IFQ_DRV_IS_EMPTY(&ifp->if_snd)) {
5665
5666         /*
5667          * check for any frames to send
5668          * dequeue can still be NULL even if queue is not empty
5669          */
5670         IFQ_DRV_DEQUEUE(&ifp->if_snd, m);
5671         if (__predict_false(m == NULL)) {
5672             break;
5673         }
5674
5675         /* the mbuf now belongs to us */
5676         fp->eth_q_stats.mbuf_alloc_tx++;
5677
5678         /*
5679          * Put the frame into the transmit ring. If we don't have room,
5680          * place the mbuf back at the head of the TX queue, set the
5681          * OACTIVE flag, and wait for the NIC to drain the chain.
5682          */
5683         if (__predict_false(bxe_tx_encap(fp, &m))) {
5684             fp->eth_q_stats.tx_encap_failures++;
5685             if (m != NULL) {
5686                 /* mark the TX queue as full and return the frame */
5687                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5688                 IFQ_DRV_PREPEND(&ifp->if_snd, m);
5689                 fp->eth_q_stats.mbuf_alloc_tx--;
5690                 fp->eth_q_stats.tx_queue_xoff++;
5691             }
5692
5693             /* stop looking for more work */
5694             break;
5695         }
5696
5697         /* the frame was enqueued successfully */
5698         tx_count++;
5699
5700         /* send a copy of the frame to any BPF listeners. */
5701         BPF_MTAP(ifp, m);
5702
5703         tx_bd_avail = bxe_tx_avail(sc, fp);
5704
5705         /* handle any completions if we're running low */
5706         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5707             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5708             bxe_txeof(sc, fp);
5709             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5710                 break;
5711             }
5712         }
5713     }
5714
5715     /* all TX packets were dequeued and/or the tx ring is full */
5716     if (tx_count > 0) {
5717         /* reset the TX watchdog timeout timer */
5718         fp->watchdog_timer = BXE_TX_TIMEOUT;
5719     }
5720 }
5721
5722 /* Legacy (non-RSS) dispatch routine */
5723 static void
5724 bxe_tx_start(struct ifnet *ifp)
5725 {
5726     struct bxe_softc *sc;
5727     struct bxe_fastpath *fp;
5728
5729     sc = ifp->if_softc;
5730
5731     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
5732         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5733         return;
5734     }
5735
5736     if (!sc->link_vars.link_up) {
5737         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
5738         return;
5739     }
5740
5741     fp = &sc->fp[0];
5742
5743     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5744         fp->eth_q_stats.tx_queue_full_return++;
5745         return;
5746     }
5747
5748     BXE_FP_TX_LOCK(fp);
5749     bxe_tx_start_locked(sc, ifp, fp);
5750     BXE_FP_TX_UNLOCK(fp);
5751 }
5752
5753 #if __FreeBSD_version >= 800000
5754
5755 static int
5756 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
5757                        struct ifnet        *ifp,
5758                        struct bxe_fastpath *fp,
5759                        struct mbuf         *m)
5760 {
5761     struct buf_ring *tx_br = fp->tx_br;
5762     struct mbuf *next;
5763     int depth, rc, tx_count;
5764     uint16_t tx_bd_avail;
5765
5766     rc = tx_count = 0;
5767
5768     BXE_FP_TX_LOCK_ASSERT(fp);
5769
5770     if (!tx_br) {
5771         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
5772         return (EINVAL);
5773     }
5774
5775     if (!sc->link_vars.link_up ||
5776         (ifp->if_drv_flags &
5777         (IFF_DRV_RUNNING | IFF_DRV_OACTIVE)) != IFF_DRV_RUNNING) {
5778         rc = drbr_enqueue(ifp, tx_br, m);
5779         goto bxe_tx_mq_start_locked_exit;
5780     }
5781
5782     /* fetch the depth of the driver queue */
5783     depth = drbr_inuse(ifp, tx_br);
5784     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
5785         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
5786     }
5787
5788     if (m == NULL) {
5789         /* no new work, check for pending frames */
5790         next = drbr_dequeue(ifp, tx_br);
5791     } else if (drbr_needs_enqueue(ifp, tx_br)) {
5792         /* have both new and pending work, maintain packet order */
5793         rc = drbr_enqueue(ifp, tx_br, m);
5794         if (rc != 0) {
5795             fp->eth_q_stats.tx_soft_errors++;
5796             goto bxe_tx_mq_start_locked_exit;
5797         }
5798         next = drbr_dequeue(ifp, tx_br);
5799     } else {
5800         /* new work only and nothing pending */
5801         next = m;
5802     }
5803
5804     /* keep adding entries while there are frames to send */
5805     while (next != NULL) {
5806
5807         /* the mbuf now belongs to us */
5808         fp->eth_q_stats.mbuf_alloc_tx++;
5809
5810         /*
5811          * Put the frame into the transmit ring. If we don't have room,
5812          * place the mbuf back at the head of the TX queue, set the
5813          * OACTIVE flag, and wait for the NIC to drain the chain.
5814          */
5815         rc = bxe_tx_encap(fp, &next);
5816         if (__predict_false(rc != 0)) {
5817             fp->eth_q_stats.tx_encap_failures++;
5818             if (next != NULL) {
5819                 /* mark the TX queue as full and save the frame */
5820                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5821                 /* XXX this may reorder the frame */
5822                 rc = drbr_enqueue(ifp, tx_br, next);
5823                 fp->eth_q_stats.mbuf_alloc_tx--;
5824                 fp->eth_q_stats.tx_frames_deferred++;
5825             }
5826
5827             /* stop looking for more work */
5828             break;
5829         }
5830
5831         /* the transmit frame was enqueued successfully */
5832         tx_count++;
5833
5834         /* send a copy of the frame to any BPF listeners */
5835         BPF_MTAP(ifp, next);
5836
5837         tx_bd_avail = bxe_tx_avail(sc, fp);
5838
5839         /* handle any completions if we're running low */
5840         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5841             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5842             bxe_txeof(sc, fp);
5843             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5844                 break;
5845             }
5846         }
5847
5848         next = drbr_dequeue(ifp, tx_br);
5849     }
5850
5851     /* all TX packets were dequeued and/or the tx ring is full */
5852     if (tx_count > 0) {
5853         /* reset the TX watchdog timeout timer */
5854         fp->watchdog_timer = BXE_TX_TIMEOUT;
5855     }
5856
5857 bxe_tx_mq_start_locked_exit:
5858
5859     return (rc);
5860 }
5861
5862 /* Multiqueue (TSS) dispatch routine. */
5863 static int
5864 bxe_tx_mq_start(struct ifnet *ifp,
5865                 struct mbuf  *m)
5866 {
5867     struct bxe_softc *sc = ifp->if_softc;
5868     struct bxe_fastpath *fp;
5869     int fp_index, rc;
5870
5871     fp_index = 0; /* default is the first queue */
5872
5873     /* check if flowid is set */
5874
5875     if (BXE_VALID_FLOWID(m))
5876         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
5877
5878     fp = &sc->fp[fp_index];
5879
5880     if (BXE_FP_TX_TRYLOCK(fp)) {
5881         rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
5882         BXE_FP_TX_UNLOCK(fp);
5883     } else
5884         rc = drbr_enqueue(ifp, fp->tx_br, m);
5885
5886     return (rc);
5887 }
5888
5889 static void
5890 bxe_mq_flush(struct ifnet *ifp)
5891 {
5892     struct bxe_softc *sc = ifp->if_softc;
5893     struct bxe_fastpath *fp;
5894     struct mbuf *m;
5895     int i;
5896
5897     for (i = 0; i < sc->num_queues; i++) {
5898         fp = &sc->fp[i];
5899
5900         if (fp->state != BXE_FP_STATE_OPEN) {
5901             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
5902                   fp->index, fp->state);
5903             continue;
5904         }
5905
5906         if (fp->tx_br != NULL) {
5907             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
5908             BXE_FP_TX_LOCK(fp);
5909             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
5910                 m_freem(m);
5911             }
5912             BXE_FP_TX_UNLOCK(fp);
5913         }
5914     }
5915
5916     if_qflush(ifp);
5917 }
5918
5919 #endif /* FreeBSD_version >= 800000 */
5920
5921 static uint16_t
5922 bxe_cid_ilt_lines(struct bxe_softc *sc)
5923 {
5924     if (IS_SRIOV(sc)) {
5925         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
5926     }
5927     return (L2_ILT_LINES(sc));
5928 }
5929
5930 static void
5931 bxe_ilt_set_info(struct bxe_softc *sc)
5932 {
5933     struct ilt_client_info *ilt_client;
5934     struct ecore_ilt *ilt = sc->ilt;
5935     uint16_t line = 0;
5936
5937     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
5938     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
5939
5940     /* CDU */
5941     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
5942     ilt_client->client_num = ILT_CLIENT_CDU;
5943     ilt_client->page_size = CDU_ILT_PAGE_SZ;
5944     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
5945     ilt_client->start = line;
5946     line += bxe_cid_ilt_lines(sc);
5947
5948     if (CNIC_SUPPORT(sc)) {
5949         line += CNIC_ILT_LINES;
5950     }
5951
5952     ilt_client->end = (line - 1);
5953
5954     BLOGD(sc, DBG_LOAD,
5955           "ilt client[CDU]: start %d, end %d, "
5956           "psz 0x%x, flags 0x%x, hw psz %d\n",
5957           ilt_client->start, ilt_client->end,
5958           ilt_client->page_size,
5959           ilt_client->flags,
5960           ilog2(ilt_client->page_size >> 12));
5961
5962     /* QM */
5963     if (QM_INIT(sc->qm_cid_count)) {
5964         ilt_client = &ilt->clients[ILT_CLIENT_QM];
5965         ilt_client->client_num = ILT_CLIENT_QM;
5966         ilt_client->page_size = QM_ILT_PAGE_SZ;
5967         ilt_client->flags = 0;
5968         ilt_client->start = line;
5969
5970         /* 4 bytes for each cid */
5971         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
5972                              QM_ILT_PAGE_SZ);
5973
5974         ilt_client->end = (line - 1);
5975
5976         BLOGD(sc, DBG_LOAD,
5977               "ilt client[QM]: start %d, end %d, "
5978               "psz 0x%x, flags 0x%x, hw psz %d\n",
5979               ilt_client->start, ilt_client->end,
5980               ilt_client->page_size, ilt_client->flags,
5981               ilog2(ilt_client->page_size >> 12));
5982     }
5983
5984     if (CNIC_SUPPORT(sc)) {
5985         /* SRC */
5986         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
5987         ilt_client->client_num = ILT_CLIENT_SRC;
5988         ilt_client->page_size = SRC_ILT_PAGE_SZ;
5989         ilt_client->flags = 0;
5990         ilt_client->start = line;
5991         line += SRC_ILT_LINES;
5992         ilt_client->end = (line - 1);
5993
5994         BLOGD(sc, DBG_LOAD,
5995               "ilt client[SRC]: start %d, end %d, "
5996               "psz 0x%x, flags 0x%x, hw psz %d\n",
5997               ilt_client->start, ilt_client->end,
5998               ilt_client->page_size, ilt_client->flags,
5999               ilog2(ilt_client->page_size >> 12));
6000
6001         /* TM */
6002         ilt_client = &ilt->clients[ILT_CLIENT_TM];
6003         ilt_client->client_num = ILT_CLIENT_TM;
6004         ilt_client->page_size = TM_ILT_PAGE_SZ;
6005         ilt_client->flags = 0;
6006         ilt_client->start = line;
6007         line += TM_ILT_LINES;
6008         ilt_client->end = (line - 1);
6009
6010         BLOGD(sc, DBG_LOAD,
6011               "ilt client[TM]: start %d, end %d, "
6012               "psz 0x%x, flags 0x%x, hw psz %d\n",
6013               ilt_client->start, ilt_client->end,
6014               ilt_client->page_size, ilt_client->flags,
6015               ilog2(ilt_client->page_size >> 12));
6016     }
6017
6018     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
6019 }
6020
6021 static void
6022 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
6023 {
6024     int i;
6025     uint32_t rx_buf_size;
6026
6027     rx_buf_size = (IP_HEADER_ALIGNMENT_PADDING + ETH_OVERHEAD + sc->mtu);
6028
6029     for (i = 0; i < sc->num_queues; i++) {
6030         if(rx_buf_size <= MCLBYTES){
6031             sc->fp[i].rx_buf_size = rx_buf_size;
6032             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6033         }else if (rx_buf_size <= MJUMPAGESIZE){
6034             sc->fp[i].rx_buf_size = rx_buf_size;
6035             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6036         }else if (rx_buf_size <= (MJUMPAGESIZE + MCLBYTES)){
6037             sc->fp[i].rx_buf_size = MCLBYTES;
6038             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6039         }else if (rx_buf_size <= (2 * MJUMPAGESIZE)){
6040             sc->fp[i].rx_buf_size = MJUMPAGESIZE;
6041             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6042         }else {
6043             sc->fp[i].rx_buf_size = MCLBYTES;
6044             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6045         }
6046     }
6047 }
6048
6049 static int
6050 bxe_alloc_ilt_mem(struct bxe_softc *sc)
6051 {
6052     int rc = 0;
6053
6054     if ((sc->ilt =
6055          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
6056                                     M_BXE_ILT,
6057                                     (M_NOWAIT | M_ZERO))) == NULL) {
6058         rc = 1;
6059     }
6060
6061     return (rc);
6062 }
6063
6064 static int
6065 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6066 {
6067     int rc = 0;
6068
6069     if ((sc->ilt->lines =
6070          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6071                                     M_BXE_ILT,
6072                                     (M_NOWAIT | M_ZERO))) == NULL) {
6073         rc = 1;
6074     }
6075
6076     return (rc);
6077 }
6078
6079 static void
6080 bxe_free_ilt_mem(struct bxe_softc *sc)
6081 {
6082     if (sc->ilt != NULL) {
6083         free(sc->ilt, M_BXE_ILT);
6084         sc->ilt = NULL;
6085     }
6086 }
6087
6088 static void
6089 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6090 {
6091     if (sc->ilt->lines != NULL) {
6092         free(sc->ilt->lines, M_BXE_ILT);
6093         sc->ilt->lines = NULL;
6094     }
6095 }
6096
6097 static void
6098 bxe_free_mem(struct bxe_softc *sc)
6099 {
6100     int i;
6101
6102     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6103         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6104         sc->context[i].vcxt = NULL;
6105         sc->context[i].size = 0;
6106     }
6107
6108     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6109
6110     bxe_free_ilt_lines_mem(sc);
6111
6112 }
6113
6114 static int
6115 bxe_alloc_mem(struct bxe_softc *sc)
6116 {
6117     int context_size;
6118     int allocated;
6119     int i;
6120
6121     /*
6122      * Allocate memory for CDU context:
6123      * This memory is allocated separately and not in the generic ILT
6124      * functions because CDU differs in few aspects:
6125      * 1. There can be multiple entities allocating memory for context -
6126      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6127      * its own ILT lines.
6128      * 2. Since CDU page-size is not a single 4KB page (which is the case
6129      * for the other ILT clients), to be efficient we want to support
6130      * allocation of sub-page-size in the last entry.
6131      * 3. Context pointers are used by the driver to pass to FW / update
6132      * the context (for the other ILT clients the pointers are used just to
6133      * free the memory during unload).
6134      */
6135     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6136     for (i = 0, allocated = 0; allocated < context_size; i++) {
6137         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6138                                   (context_size - allocated));
6139
6140         if (bxe_dma_alloc(sc, sc->context[i].size,
6141                           &sc->context[i].vcxt_dma,
6142                           "cdu context") != 0) {
6143             bxe_free_mem(sc);
6144             return (-1);
6145         }
6146
6147         sc->context[i].vcxt =
6148             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6149
6150         allocated += sc->context[i].size;
6151     }
6152
6153     bxe_alloc_ilt_lines_mem(sc);
6154
6155     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6156           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6157     {
6158         for (i = 0; i < 4; i++) {
6159             BLOGD(sc, DBG_LOAD,
6160                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6161                   i,
6162                   sc->ilt->clients[i].page_size,
6163                   sc->ilt->clients[i].start,
6164                   sc->ilt->clients[i].end,
6165                   sc->ilt->clients[i].client_num,
6166                   sc->ilt->clients[i].flags);
6167         }
6168     }
6169     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6170         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6171         bxe_free_mem(sc);
6172         return (-1);
6173     }
6174
6175     return (0);
6176 }
6177
6178 static void
6179 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6180 {
6181     struct bxe_softc *sc;
6182     int i;
6183
6184     sc = fp->sc;
6185
6186     if (fp->rx_mbuf_tag == NULL) {
6187         return;
6188     }
6189
6190     /* free all mbufs and unload all maps */
6191     for (i = 0; i < RX_BD_TOTAL; i++) {
6192         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6193             bus_dmamap_sync(fp->rx_mbuf_tag,
6194                             fp->rx_mbuf_chain[i].m_map,
6195                             BUS_DMASYNC_POSTREAD);
6196             bus_dmamap_unload(fp->rx_mbuf_tag,
6197                               fp->rx_mbuf_chain[i].m_map);
6198         }
6199
6200         if (fp->rx_mbuf_chain[i].m != NULL) {
6201             m_freem(fp->rx_mbuf_chain[i].m);
6202             fp->rx_mbuf_chain[i].m = NULL;
6203             fp->eth_q_stats.mbuf_alloc_rx--;
6204         }
6205     }
6206 }
6207
6208 static void
6209 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6210 {
6211     struct bxe_softc *sc;
6212     int i, max_agg_queues;
6213
6214     sc = fp->sc;
6215
6216     if (fp->rx_mbuf_tag == NULL) {
6217         return;
6218     }
6219
6220     max_agg_queues = MAX_AGG_QS(sc);
6221
6222     /* release all mbufs and unload all DMA maps in the TPA pool */
6223     for (i = 0; i < max_agg_queues; i++) {
6224         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6225             bus_dmamap_sync(fp->rx_mbuf_tag,
6226                             fp->rx_tpa_info[i].bd.m_map,
6227                             BUS_DMASYNC_POSTREAD);
6228             bus_dmamap_unload(fp->rx_mbuf_tag,
6229                               fp->rx_tpa_info[i].bd.m_map);
6230         }
6231
6232         if (fp->rx_tpa_info[i].bd.m != NULL) {
6233             m_freem(fp->rx_tpa_info[i].bd.m);
6234             fp->rx_tpa_info[i].bd.m = NULL;
6235             fp->eth_q_stats.mbuf_alloc_tpa--;
6236         }
6237     }
6238 }
6239
6240 static void
6241 bxe_free_sge_chain(struct bxe_fastpath *fp)
6242 {
6243     struct bxe_softc *sc;
6244     int i;
6245
6246     sc = fp->sc;
6247
6248     if (fp->rx_sge_mbuf_tag == NULL) {
6249         return;
6250     }
6251
6252     /* rree all mbufs and unload all maps */
6253     for (i = 0; i < RX_SGE_TOTAL; i++) {
6254         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6255             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6256                             fp->rx_sge_mbuf_chain[i].m_map,
6257                             BUS_DMASYNC_POSTREAD);
6258             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6259                               fp->rx_sge_mbuf_chain[i].m_map);
6260         }
6261
6262         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6263             m_freem(fp->rx_sge_mbuf_chain[i].m);
6264             fp->rx_sge_mbuf_chain[i].m = NULL;
6265             fp->eth_q_stats.mbuf_alloc_sge--;
6266         }
6267     }
6268 }
6269
6270 static void
6271 bxe_free_fp_buffers(struct bxe_softc *sc)
6272 {
6273     struct bxe_fastpath *fp;
6274     int i;
6275
6276     for (i = 0; i < sc->num_queues; i++) {
6277         fp = &sc->fp[i];
6278
6279 #if __FreeBSD_version >= 800000
6280         if (fp->tx_br != NULL) {
6281             /* just in case bxe_mq_flush() wasn't called */
6282             if (mtx_initialized(&fp->tx_mtx)) {
6283                 struct mbuf *m;
6284
6285                 BXE_FP_TX_LOCK(fp);
6286                 while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL)
6287                     m_freem(m);
6288                 BXE_FP_TX_UNLOCK(fp);
6289             }
6290         }
6291 #endif
6292
6293         /* free all RX buffers */
6294         bxe_free_rx_bd_chain(fp);
6295         bxe_free_tpa_pool(fp);
6296         bxe_free_sge_chain(fp);
6297
6298         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6299             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6300                   fp->eth_q_stats.mbuf_alloc_rx);
6301         }
6302
6303         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6304             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6305                   fp->eth_q_stats.mbuf_alloc_sge);
6306         }
6307
6308         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6309             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6310                   fp->eth_q_stats.mbuf_alloc_tpa);
6311         }
6312
6313         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6314             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6315                   fp->eth_q_stats.mbuf_alloc_tx);
6316         }
6317
6318         /* XXX verify all mbufs were reclaimed */
6319     }
6320 }
6321
6322 static int
6323 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6324                      uint16_t            prev_index,
6325                      uint16_t            index)
6326 {
6327     struct bxe_sw_rx_bd *rx_buf;
6328     struct eth_rx_bd *rx_bd;
6329     bus_dma_segment_t segs[1];
6330     bus_dmamap_t map;
6331     struct mbuf *m;
6332     int nsegs, rc;
6333
6334     rc = 0;
6335
6336     /* allocate the new RX BD mbuf */
6337     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6338     if (__predict_false(m == NULL)) {
6339         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6340         return (ENOBUFS);
6341     }
6342
6343     fp->eth_q_stats.mbuf_alloc_rx++;
6344
6345     /* initialize the mbuf buffer length */
6346     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6347
6348     /* map the mbuf into non-paged pool */
6349     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6350                                  fp->rx_mbuf_spare_map,
6351                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6352     if (__predict_false(rc != 0)) {
6353         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6354         m_freem(m);
6355         fp->eth_q_stats.mbuf_alloc_rx--;
6356         return (rc);
6357     }
6358
6359     /* all mbufs must map to a single segment */
6360     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6361
6362     /* release any existing RX BD mbuf mappings */
6363
6364     if (prev_index != index) {
6365         rx_buf = &fp->rx_mbuf_chain[prev_index];
6366
6367         if (rx_buf->m_map != NULL) {
6368             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6369                             BUS_DMASYNC_POSTREAD);
6370             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6371         }
6372
6373         /*
6374          * We only get here from bxe_rxeof() when the maximum number
6375          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6376          * holds the mbuf in the prev_index so it's OK to NULL it out
6377          * here without concern of a memory leak.
6378          */
6379         fp->rx_mbuf_chain[prev_index].m = NULL;
6380     }
6381
6382     rx_buf = &fp->rx_mbuf_chain[index];
6383
6384     if (rx_buf->m_map != NULL) {
6385         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6386                         BUS_DMASYNC_POSTREAD);
6387         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6388     }
6389
6390     /* save the mbuf and mapping info for a future packet */
6391     map = (prev_index != index) ?
6392               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6393     rx_buf->m_map = fp->rx_mbuf_spare_map;
6394     fp->rx_mbuf_spare_map = map;
6395     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6396                     BUS_DMASYNC_PREREAD);
6397     rx_buf->m = m;
6398
6399     rx_bd = &fp->rx_chain[index];
6400     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6401     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6402
6403     return (rc);
6404 }
6405
6406 static int
6407 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6408                       int                 queue)
6409 {
6410     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6411     bus_dma_segment_t segs[1];
6412     bus_dmamap_t map;
6413     struct mbuf *m;
6414     int nsegs;
6415     int rc = 0;
6416
6417     /* allocate the new TPA mbuf */
6418     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6419     if (__predict_false(m == NULL)) {
6420         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6421         return (ENOBUFS);
6422     }
6423
6424     fp->eth_q_stats.mbuf_alloc_tpa++;
6425
6426     /* initialize the mbuf buffer length */
6427     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6428
6429     /* map the mbuf into non-paged pool */
6430     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6431                                  fp->rx_tpa_info_mbuf_spare_map,
6432                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6433     if (__predict_false(rc != 0)) {
6434         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6435         m_free(m);
6436         fp->eth_q_stats.mbuf_alloc_tpa--;
6437         return (rc);
6438     }
6439
6440     /* all mbufs must map to a single segment */
6441     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6442
6443     /* release any existing TPA mbuf mapping */
6444     if (tpa_info->bd.m_map != NULL) {
6445         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6446                         BUS_DMASYNC_POSTREAD);
6447         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6448     }
6449
6450     /* save the mbuf and mapping info for the TPA mbuf */
6451     map = tpa_info->bd.m_map;
6452     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6453     fp->rx_tpa_info_mbuf_spare_map = map;
6454     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6455                     BUS_DMASYNC_PREREAD);
6456     tpa_info->bd.m = m;
6457     tpa_info->seg = segs[0];
6458
6459     return (rc);
6460 }
6461
6462 /*
6463  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6464  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6465  * chain.
6466  */
6467 static int
6468 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6469                       uint16_t            index)
6470 {
6471     struct bxe_sw_rx_bd *sge_buf;
6472     struct eth_rx_sge *sge;
6473     bus_dma_segment_t segs[1];
6474     bus_dmamap_t map;
6475     struct mbuf *m;
6476     int nsegs;
6477     int rc = 0;
6478
6479     /* allocate a new SGE mbuf */
6480     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6481     if (__predict_false(m == NULL)) {
6482         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6483         return (ENOMEM);
6484     }
6485
6486     fp->eth_q_stats.mbuf_alloc_sge++;
6487
6488     /* initialize the mbuf buffer length */
6489     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6490
6491     /* map the SGE mbuf into non-paged pool */
6492     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6493                                  fp->rx_sge_mbuf_spare_map,
6494                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6495     if (__predict_false(rc != 0)) {
6496         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6497         m_freem(m);
6498         fp->eth_q_stats.mbuf_alloc_sge--;
6499         return (rc);
6500     }
6501
6502     /* all mbufs must map to a single segment */
6503     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6504
6505     sge_buf = &fp->rx_sge_mbuf_chain[index];
6506
6507     /* release any existing SGE mbuf mapping */
6508     if (sge_buf->m_map != NULL) {
6509         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6510                         BUS_DMASYNC_POSTREAD);
6511         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6512     }
6513
6514     /* save the mbuf and mapping info for a future packet */
6515     map = sge_buf->m_map;
6516     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6517     fp->rx_sge_mbuf_spare_map = map;
6518     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6519                     BUS_DMASYNC_PREREAD);
6520     sge_buf->m = m;
6521
6522     sge = &fp->rx_sge_chain[index];
6523     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6524     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6525
6526     return (rc);
6527 }
6528
6529 static __noinline int
6530 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6531 {
6532     struct bxe_fastpath *fp;
6533     int i, j, rc = 0;
6534     int ring_prod, cqe_ring_prod;
6535     int max_agg_queues;
6536
6537     for (i = 0; i < sc->num_queues; i++) {
6538         fp = &sc->fp[i];
6539
6540         ring_prod = cqe_ring_prod = 0;
6541         fp->rx_bd_cons = 0;
6542         fp->rx_cq_cons = 0;
6543
6544         /* allocate buffers for the RX BDs in RX BD chain */
6545         for (j = 0; j < sc->max_rx_bufs; j++) {
6546             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6547             if (rc != 0) {
6548                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6549                       i, rc);
6550                 goto bxe_alloc_fp_buffers_error;
6551             }
6552
6553             ring_prod     = RX_BD_NEXT(ring_prod);
6554             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6555         }
6556
6557         fp->rx_bd_prod = ring_prod;
6558         fp->rx_cq_prod = cqe_ring_prod;
6559         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6560
6561         max_agg_queues = MAX_AGG_QS(sc);
6562
6563         fp->tpa_enable = TRUE;
6564
6565         /* fill the TPA pool */
6566         for (j = 0; j < max_agg_queues; j++) {
6567             rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6568             if (rc != 0) {
6569                 BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6570                           i, j);
6571                 fp->tpa_enable = FALSE;
6572                 goto bxe_alloc_fp_buffers_error;
6573             }
6574
6575             fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6576         }
6577
6578         if (fp->tpa_enable) {
6579             /* fill the RX SGE chain */
6580             ring_prod = 0;
6581             for (j = 0; j < RX_SGE_USABLE; j++) {
6582                 rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6583                 if (rc != 0) {
6584                     BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6585                               i, ring_prod);
6586                     fp->tpa_enable = FALSE;
6587                     ring_prod = 0;
6588                     goto bxe_alloc_fp_buffers_error;
6589                 }
6590
6591                 ring_prod = RX_SGE_NEXT(ring_prod);
6592             }
6593
6594             fp->rx_sge_prod = ring_prod;
6595         }
6596     }
6597
6598     return (0);
6599
6600 bxe_alloc_fp_buffers_error:
6601
6602     /* unwind what was already allocated */
6603     bxe_free_rx_bd_chain(fp);
6604     bxe_free_tpa_pool(fp);
6605     bxe_free_sge_chain(fp);
6606
6607     return (ENOBUFS);
6608 }
6609
6610 static void
6611 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6612 {
6613     bxe_dma_free(sc, &sc->fw_stats_dma);
6614
6615     sc->fw_stats_num = 0;
6616
6617     sc->fw_stats_req_size = 0;
6618     sc->fw_stats_req = NULL;
6619     sc->fw_stats_req_mapping = 0;
6620
6621     sc->fw_stats_data_size = 0;
6622     sc->fw_stats_data = NULL;
6623     sc->fw_stats_data_mapping = 0;
6624 }
6625
6626 static int
6627 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6628 {
6629     uint8_t num_queue_stats;
6630     int num_groups;
6631
6632     /* number of queues for statistics is number of eth queues */
6633     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6634
6635     /*
6636      * Total number of FW statistics requests =
6637      *   1 for port stats + 1 for PF stats + num of queues
6638      */
6639     sc->fw_stats_num = (2 + num_queue_stats);
6640
6641     /*
6642      * Request is built from stats_query_header and an array of
6643      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6644      * rules. The real number or requests is configured in the
6645      * stats_query_header.
6646      */
6647     num_groups =
6648         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6649          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6650
6651     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6652           sc->fw_stats_num, num_groups);
6653
6654     sc->fw_stats_req_size =
6655         (sizeof(struct stats_query_header) +
6656          (num_groups * sizeof(struct stats_query_cmd_group)));
6657
6658     /*
6659      * Data for statistics requests + stats_counter.
6660      * stats_counter holds per-STORM counters that are incremented when
6661      * STORM has finished with the current request. Memory for FCoE
6662      * offloaded statistics are counted anyway, even if they will not be sent.
6663      * VF stats are not accounted for here as the data of VF stats is stored
6664      * in memory allocated by the VF, not here.
6665      */
6666     sc->fw_stats_data_size =
6667         (sizeof(struct stats_counter) +
6668          sizeof(struct per_port_stats) +
6669          sizeof(struct per_pf_stats) +
6670          /* sizeof(struct fcoe_statistics_params) + */
6671          (sizeof(struct per_queue_stats) * num_queue_stats));
6672
6673     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6674                       &sc->fw_stats_dma, "fw stats") != 0) {
6675         bxe_free_fw_stats_mem(sc);
6676         return (-1);
6677     }
6678
6679     /* set up the shortcuts */
6680
6681     sc->fw_stats_req =
6682         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6683     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6684
6685     sc->fw_stats_data =
6686         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6687                                      sc->fw_stats_req_size);
6688     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6689                                  sc->fw_stats_req_size);
6690
6691     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
6692           (uintmax_t)sc->fw_stats_req_mapping);
6693
6694     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
6695           (uintmax_t)sc->fw_stats_data_mapping);
6696
6697     return (0);
6698 }
6699
6700 /*
6701  * Bits map:
6702  * 0-7  - Engine0 load counter.
6703  * 8-15 - Engine1 load counter.
6704  * 16   - Engine0 RESET_IN_PROGRESS bit.
6705  * 17   - Engine1 RESET_IN_PROGRESS bit.
6706  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
6707  *        function on the engine
6708  * 19   - Engine1 ONE_IS_LOADED.
6709  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
6710  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
6711  *        for just the one belonging to its engine).
6712  */
6713 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
6714 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
6715 #define BXE_PATH0_LOAD_CNT_SHIFT  0
6716 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
6717 #define BXE_PATH1_LOAD_CNT_SHIFT  8
6718 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
6719 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
6720 #define BXE_GLOBAL_RESET_BIT      0x00040000
6721
6722 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
6723 static void
6724 bxe_set_reset_global(struct bxe_softc *sc)
6725 {
6726     uint32_t val;
6727     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6728     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6729     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
6730     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6731 }
6732
6733 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
6734 static void
6735 bxe_clear_reset_global(struct bxe_softc *sc)
6736 {
6737     uint32_t val;
6738     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6739     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6740     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
6741     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6742 }
6743
6744 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
6745 static uint8_t
6746 bxe_reset_is_global(struct bxe_softc *sc)
6747 {
6748     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6749     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
6750     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
6751 }
6752
6753 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
6754 static void
6755 bxe_set_reset_done(struct bxe_softc *sc)
6756 {
6757     uint32_t val;
6758     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
6759                                  BXE_PATH0_RST_IN_PROG_BIT;
6760
6761     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6762
6763     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6764     /* Clear the bit */
6765     val &= ~bit;
6766     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
6767
6768     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6769 }
6770
6771 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
6772 static void
6773 bxe_set_reset_in_progress(struct bxe_softc *sc)
6774 {
6775     uint32_t val;
6776     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
6777                                  BXE_PATH0_RST_IN_PROG_BIT;
6778
6779     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6780
6781     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6782     /* Set the bit */
6783     val |= bit;
6784     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
6785
6786     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6787 }
6788
6789 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
6790 static uint8_t
6791 bxe_reset_is_done(struct bxe_softc *sc,
6792                   int              engine)
6793 {
6794     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6795     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
6796                             BXE_PATH0_RST_IN_PROG_BIT;
6797
6798     /* return false if bit is set */
6799     return (val & bit) ? FALSE : TRUE;
6800 }
6801
6802 /* get the load status for an engine, should be run under rtnl lock */
6803 static uint8_t
6804 bxe_get_load_status(struct bxe_softc *sc,
6805                     int              engine)
6806 {
6807     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
6808                              BXE_PATH0_LOAD_CNT_MASK;
6809     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
6810                               BXE_PATH0_LOAD_CNT_SHIFT;
6811     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6812
6813     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
6814
6815     val = ((val & mask) >> shift);
6816
6817     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
6818
6819     return (val != 0);
6820 }
6821
6822 /* set pf load mark */
6823 /* XXX needs to be under rtnl lock */
6824 static void
6825 bxe_set_pf_load(struct bxe_softc *sc)
6826 {
6827     uint32_t val;
6828     uint32_t val1;
6829     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
6830                                   BXE_PATH0_LOAD_CNT_MASK;
6831     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
6832                                    BXE_PATH0_LOAD_CNT_SHIFT;
6833
6834     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6835
6836     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6837     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
6838
6839     /* get the current counter value */
6840     val1 = ((val & mask) >> shift);
6841
6842     /* set bit of this PF */
6843     val1 |= (1 << SC_ABS_FUNC(sc));
6844
6845     /* clear the old value */
6846     val &= ~mask;
6847
6848     /* set the new one */
6849     val |= ((val1 << shift) & mask);
6850
6851     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
6852
6853     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6854 }
6855
6856 /* clear pf load mark */
6857 /* XXX needs to be under rtnl lock */
6858 static uint8_t
6859 bxe_clear_pf_load(struct bxe_softc *sc)
6860 {
6861     uint32_t val1, val;
6862     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
6863                                   BXE_PATH0_LOAD_CNT_MASK;
6864     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
6865                                    BXE_PATH0_LOAD_CNT_SHIFT;
6866
6867     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6868     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6869     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
6870
6871     /* get the current counter value */
6872     val1 = (val & mask) >> shift;
6873
6874     /* clear bit of that PF */
6875     val1 &= ~(1 << SC_ABS_FUNC(sc));
6876
6877     /* clear the old value */
6878     val &= ~mask;
6879
6880     /* set the new one */
6881     val |= ((val1 << shift) & mask);
6882
6883     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
6884     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6885     return (val1 != 0);
6886 }
6887
6888 /* send load requrest to mcp and analyze response */
6889 static int
6890 bxe_nic_load_request(struct bxe_softc *sc,
6891                      uint32_t         *load_code)
6892 {
6893     /* init fw_seq */
6894     sc->fw_seq =
6895         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
6896          DRV_MSG_SEQ_NUMBER_MASK);
6897
6898     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
6899
6900     /* get the current FW pulse sequence */
6901     sc->fw_drv_pulse_wr_seq =
6902         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
6903          DRV_PULSE_SEQ_MASK);
6904
6905     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
6906           sc->fw_drv_pulse_wr_seq);
6907
6908     /* load request */
6909     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
6910                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
6911
6912     /* if the MCP fails to respond we must abort */
6913     if (!(*load_code)) {
6914         BLOGE(sc, "MCP response failure!\n");
6915         return (-1);
6916     }
6917
6918     /* if MCP refused then must abort */
6919     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
6920         BLOGE(sc, "MCP refused load request\n");
6921         return (-1);
6922     }
6923
6924     return (0);
6925 }
6926
6927 /*
6928  * Check whether another PF has already loaded FW to chip. In virtualized
6929  * environments a pf from anoth VM may have already initialized the device
6930  * including loading FW.
6931  */
6932 static int
6933 bxe_nic_load_analyze_req(struct bxe_softc *sc,
6934                          uint32_t         load_code)
6935 {
6936     uint32_t my_fw, loaded_fw;
6937
6938     /* is another pf loaded on this engine? */
6939     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
6940         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
6941         /* build my FW version dword */
6942         my_fw = (BCM_5710_FW_MAJOR_VERSION +
6943                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
6944                  (BCM_5710_FW_REVISION_VERSION << 16) +
6945                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
6946
6947         /* read loaded FW from chip */
6948         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
6949         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
6950               loaded_fw, my_fw);
6951
6952         /* abort nic load if version mismatch */
6953         if (my_fw != loaded_fw) {
6954             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
6955                   loaded_fw, my_fw);
6956             return (-1);
6957         }
6958     }
6959
6960     return (0);
6961 }
6962
6963 /* mark PMF if applicable */
6964 static void
6965 bxe_nic_load_pmf(struct bxe_softc *sc,
6966                  uint32_t         load_code)
6967 {
6968     uint32_t ncsi_oem_data_addr;
6969
6970     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
6971         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
6972         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
6973         /*
6974          * Barrier here for ordering between the writing to sc->port.pmf here
6975          * and reading it from the periodic task.
6976          */
6977         sc->port.pmf = 1;
6978         mb();
6979     } else {
6980         sc->port.pmf = 0;
6981     }
6982
6983     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
6984
6985     /* XXX needed? */
6986     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
6987         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
6988             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
6989             if (ncsi_oem_data_addr) {
6990                 REG_WR(sc,
6991                        (ncsi_oem_data_addr +
6992                         offsetof(struct glob_ncsi_oem_data, driver_version)),
6993                        0);
6994             }
6995         }
6996     }
6997 }
6998
6999 static void
7000 bxe_read_mf_cfg(struct bxe_softc *sc)
7001 {
7002     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
7003     int abs_func;
7004     int vn;
7005
7006     if (BXE_NOMCP(sc)) {
7007         return; /* what should be the default bvalue in this case */
7008     }
7009
7010     /*
7011      * The formula for computing the absolute function number is...
7012      * For 2 port configuration (4 functions per port):
7013      *   abs_func = 2 * vn + SC_PORT + SC_PATH
7014      * For 4 port configuration (2 functions per port):
7015      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
7016      */
7017     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
7018         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
7019         if (abs_func >= E1H_FUNC_MAX) {
7020             break;
7021         }
7022         sc->devinfo.mf_info.mf_config[vn] =
7023             MFCFG_RD(sc, func_mf_config[abs_func].config);
7024     }
7025
7026     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
7027         FUNC_MF_CFG_FUNC_DISABLED) {
7028         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
7029         sc->flags |= BXE_MF_FUNC_DIS;
7030     } else {
7031         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
7032         sc->flags &= ~BXE_MF_FUNC_DIS;
7033     }
7034 }
7035
7036 /* acquire split MCP access lock register */
7037 static int bxe_acquire_alr(struct bxe_softc *sc)
7038 {
7039     uint32_t j, val;
7040
7041     for (j = 0; j < 1000; j++) {
7042         val = (1UL << 31);
7043         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
7044         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
7045         if (val & (1L << 31))
7046             break;
7047
7048         DELAY(5000);
7049     }
7050
7051     if (!(val & (1L << 31))) {
7052         BLOGE(sc, "Cannot acquire MCP access lock register\n");
7053         return (-1);
7054     }
7055
7056     return (0);
7057 }
7058
7059 /* release split MCP access lock register */
7060 static void bxe_release_alr(struct bxe_softc *sc)
7061 {
7062     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
7063 }
7064
7065 static void
7066 bxe_fan_failure(struct bxe_softc *sc)
7067 {
7068     int port = SC_PORT(sc);
7069     uint32_t ext_phy_config;
7070
7071     /* mark the failure */
7072     ext_phy_config =
7073         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7074
7075     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7076     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7077     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7078              ext_phy_config);
7079
7080     /* log the failure */
7081     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7082               "the card to prevent permanent damage. "
7083               "Please contact OEM Support for assistance\n");
7084
7085     /* XXX */
7086 #if 1
7087     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7088 #else
7089     /*
7090      * Schedule device reset (unload)
7091      * This is due to some boards consuming sufficient power when driver is
7092      * up to overheat if fan fails.
7093      */
7094     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7095     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7096 #endif
7097 }
7098
7099 /* this function is called upon a link interrupt */
7100 static void
7101 bxe_link_attn(struct bxe_softc *sc)
7102 {
7103     uint32_t pause_enabled = 0;
7104     struct host_port_stats *pstats;
7105     int cmng_fns;
7106
7107     /* Make sure that we are synced with the current statistics */
7108     bxe_stats_handle(sc, STATS_EVENT_STOP);
7109
7110     elink_link_update(&sc->link_params, &sc->link_vars);
7111
7112     if (sc->link_vars.link_up) {
7113
7114         /* dropless flow control */
7115         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7116             pause_enabled = 0;
7117
7118             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7119                 pause_enabled = 1;
7120             }
7121
7122             REG_WR(sc,
7123                    (BAR_USTRORM_INTMEM +
7124                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7125                    pause_enabled);
7126         }
7127
7128         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7129             pstats = BXE_SP(sc, port_stats);
7130             /* reset old mac stats */
7131             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7132         }
7133
7134         if (sc->state == BXE_STATE_OPEN) {
7135             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7136         }
7137     }
7138
7139     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7140         cmng_fns = bxe_get_cmng_fns_mode(sc);
7141
7142         if (cmng_fns != CMNG_FNS_NONE) {
7143             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7144             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7145         } else {
7146             /* rate shaping and fairness are disabled */
7147             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7148         }
7149     }
7150
7151     bxe_link_report_locked(sc);
7152
7153     if (IS_MF(sc)) {
7154         ; // XXX bxe_link_sync_notify(sc);
7155     }
7156 }
7157
7158 static void
7159 bxe_attn_int_asserted(struct bxe_softc *sc,
7160                       uint32_t         asserted)
7161 {
7162     int port = SC_PORT(sc);
7163     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7164                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7165     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7166                                         NIG_REG_MASK_INTERRUPT_PORT0;
7167     uint32_t aeu_mask;
7168     uint32_t nig_mask = 0;
7169     uint32_t reg_addr;
7170     uint32_t igu_acked;
7171     uint32_t cnt;
7172
7173     if (sc->attn_state & asserted) {
7174         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7175     }
7176
7177     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7178
7179     aeu_mask = REG_RD(sc, aeu_addr);
7180
7181     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7182           aeu_mask, asserted);
7183
7184     aeu_mask &= ~(asserted & 0x3ff);
7185
7186     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7187
7188     REG_WR(sc, aeu_addr, aeu_mask);
7189
7190     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7191
7192     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7193     sc->attn_state |= asserted;
7194     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7195
7196     if (asserted & ATTN_HARD_WIRED_MASK) {
7197         if (asserted & ATTN_NIG_FOR_FUNC) {
7198
7199             bxe_acquire_phy_lock(sc);
7200             /* save nig interrupt mask */
7201             nig_mask = REG_RD(sc, nig_int_mask_addr);
7202
7203             /* If nig_mask is not set, no need to call the update function */
7204             if (nig_mask) {
7205                 REG_WR(sc, nig_int_mask_addr, 0);
7206
7207                 bxe_link_attn(sc);
7208             }
7209
7210             /* handle unicore attn? */
7211         }
7212
7213         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7214             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7215         }
7216
7217         if (asserted & GPIO_2_FUNC) {
7218             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7219         }
7220
7221         if (asserted & GPIO_3_FUNC) {
7222             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7223         }
7224
7225         if (asserted & GPIO_4_FUNC) {
7226             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7227         }
7228
7229         if (port == 0) {
7230             if (asserted & ATTN_GENERAL_ATTN_1) {
7231                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7232                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7233             }
7234             if (asserted & ATTN_GENERAL_ATTN_2) {
7235                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7236                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7237             }
7238             if (asserted & ATTN_GENERAL_ATTN_3) {
7239                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7240                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7241             }
7242         } else {
7243             if (asserted & ATTN_GENERAL_ATTN_4) {
7244                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7245                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7246             }
7247             if (asserted & ATTN_GENERAL_ATTN_5) {
7248                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7249                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7250             }
7251             if (asserted & ATTN_GENERAL_ATTN_6) {
7252                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7253                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7254             }
7255         }
7256     } /* hardwired */
7257
7258     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7259         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7260     } else {
7261         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7262     }
7263
7264     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7265           asserted,
7266           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7267     REG_WR(sc, reg_addr, asserted);
7268
7269     /* now set back the mask */
7270     if (asserted & ATTN_NIG_FOR_FUNC) {
7271         /*
7272          * Verify that IGU ack through BAR was written before restoring
7273          * NIG mask. This loop should exit after 2-3 iterations max.
7274          */
7275         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7276             cnt = 0;
7277
7278             do {
7279                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7280             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7281                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7282
7283             if (!igu_acked) {
7284                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7285             }
7286
7287             mb();
7288         }
7289
7290         REG_WR(sc, nig_int_mask_addr, nig_mask);
7291
7292         bxe_release_phy_lock(sc);
7293     }
7294 }
7295
7296 static void
7297 bxe_print_next_block(struct bxe_softc *sc,
7298                      int              idx,
7299                      const char       *blk)
7300 {
7301     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7302 }
7303
7304 static int
7305 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7306                               uint32_t         sig,
7307                               int              par_num,
7308                               uint8_t          print)
7309 {
7310     uint32_t cur_bit = 0;
7311     int i = 0;
7312
7313     for (i = 0; sig; i++) {
7314         cur_bit = ((uint32_t)0x1 << i);
7315         if (sig & cur_bit) {
7316             switch (cur_bit) {
7317             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7318                 if (print)
7319                     bxe_print_next_block(sc, par_num++, "BRB");
7320                 break;
7321             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7322                 if (print)
7323                     bxe_print_next_block(sc, par_num++, "PARSER");
7324                 break;
7325             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7326                 if (print)
7327                     bxe_print_next_block(sc, par_num++, "TSDM");
7328                 break;
7329             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7330                 if (print)
7331                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7332                 break;
7333             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7334                 if (print)
7335                     bxe_print_next_block(sc, par_num++, "TCM");
7336                 break;
7337             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7338                 if (print)
7339                     bxe_print_next_block(sc, par_num++, "TSEMI");
7340                 break;
7341             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7342                 if (print)
7343                     bxe_print_next_block(sc, par_num++, "XPB");
7344                 break;
7345             }
7346
7347             /* Clear the bit */
7348             sig &= ~cur_bit;
7349         }
7350     }
7351
7352     return (par_num);
7353 }
7354
7355 static int
7356 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7357                               uint32_t         sig,
7358                               int              par_num,
7359                               uint8_t          *global,
7360                               uint8_t          print)
7361 {
7362     int i = 0;
7363     uint32_t cur_bit = 0;
7364     for (i = 0; sig; i++) {
7365         cur_bit = ((uint32_t)0x1 << i);
7366         if (sig & cur_bit) {
7367             switch (cur_bit) {
7368             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7369                 if (print)
7370                     bxe_print_next_block(sc, par_num++, "PBF");
7371                 break;
7372             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7373                 if (print)
7374                     bxe_print_next_block(sc, par_num++, "QM");
7375                 break;
7376             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7377                 if (print)
7378                     bxe_print_next_block(sc, par_num++, "TM");
7379                 break;
7380             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7381                 if (print)
7382                     bxe_print_next_block(sc, par_num++, "XSDM");
7383                 break;
7384             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7385                 if (print)
7386                     bxe_print_next_block(sc, par_num++, "XCM");
7387                 break;
7388             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7389                 if (print)
7390                     bxe_print_next_block(sc, par_num++, "XSEMI");
7391                 break;
7392             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7393                 if (print)
7394                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7395                 break;
7396             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7397                 if (print)
7398                     bxe_print_next_block(sc, par_num++, "NIG");
7399                 break;
7400             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7401                 if (print)
7402                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7403                 *global = TRUE;
7404                 break;
7405             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7406                 if (print)
7407                     bxe_print_next_block(sc, par_num++, "DEBUG");
7408                 break;
7409             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7410                 if (print)
7411                     bxe_print_next_block(sc, par_num++, "USDM");
7412                 break;
7413             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7414                 if (print)
7415                     bxe_print_next_block(sc, par_num++, "UCM");
7416                 break;
7417             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7418                 if (print)
7419                     bxe_print_next_block(sc, par_num++, "USEMI");
7420                 break;
7421             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7422                 if (print)
7423                     bxe_print_next_block(sc, par_num++, "UPB");
7424                 break;
7425             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7426                 if (print)
7427                     bxe_print_next_block(sc, par_num++, "CSDM");
7428                 break;
7429             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7430                 if (print)
7431                     bxe_print_next_block(sc, par_num++, "CCM");
7432                 break;
7433             }
7434
7435             /* Clear the bit */
7436             sig &= ~cur_bit;
7437         }
7438     }
7439
7440     return (par_num);
7441 }
7442
7443 static int
7444 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7445                               uint32_t         sig,
7446                               int              par_num,
7447                               uint8_t          print)
7448 {
7449     uint32_t cur_bit = 0;
7450     int i = 0;
7451
7452     for (i = 0; sig; i++) {
7453         cur_bit = ((uint32_t)0x1 << i);
7454         if (sig & cur_bit) {
7455             switch (cur_bit) {
7456             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7457                 if (print)
7458                     bxe_print_next_block(sc, par_num++, "CSEMI");
7459                 break;
7460             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7461                 if (print)
7462                     bxe_print_next_block(sc, par_num++, "PXP");
7463                 break;
7464             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7465                 if (print)
7466                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7467                 break;
7468             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7469                 if (print)
7470                     bxe_print_next_block(sc, par_num++, "CFC");
7471                 break;
7472             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7473                 if (print)
7474                     bxe_print_next_block(sc, par_num++, "CDU");
7475                 break;
7476             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7477                 if (print)
7478                     bxe_print_next_block(sc, par_num++, "DMAE");
7479                 break;
7480             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7481                 if (print)
7482                     bxe_print_next_block(sc, par_num++, "IGU");
7483                 break;
7484             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7485                 if (print)
7486                     bxe_print_next_block(sc, par_num++, "MISC");
7487                 break;
7488             }
7489
7490             /* Clear the bit */
7491             sig &= ~cur_bit;
7492         }
7493     }
7494
7495     return (par_num);
7496 }
7497
7498 static int
7499 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7500                               uint32_t         sig,
7501                               int              par_num,
7502                               uint8_t          *global,
7503                               uint8_t          print)
7504 {
7505     uint32_t cur_bit = 0;
7506     int i = 0;
7507
7508     for (i = 0; sig; i++) {
7509         cur_bit = ((uint32_t)0x1 << i);
7510         if (sig & cur_bit) {
7511             switch (cur_bit) {
7512             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7513                 if (print)
7514                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7515                 *global = TRUE;
7516                 break;
7517             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7518                 if (print)
7519                     bxe_print_next_block(sc, par_num++,
7520                               "MCP UMP RX");
7521                 *global = TRUE;
7522                 break;
7523             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7524                 if (print)
7525                     bxe_print_next_block(sc, par_num++,
7526                               "MCP UMP TX");
7527                 *global = TRUE;
7528                 break;
7529             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7530                 if (print)
7531                     bxe_print_next_block(sc, par_num++,
7532                               "MCP SCPAD");
7533                 *global = TRUE;
7534                 break;
7535             }
7536
7537             /* Clear the bit */
7538             sig &= ~cur_bit;
7539         }
7540     }
7541
7542     return (par_num);
7543 }
7544
7545 static int
7546 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7547                               uint32_t         sig,
7548                               int              par_num,
7549                               uint8_t          print)
7550 {
7551     uint32_t cur_bit = 0;
7552     int i = 0;
7553
7554     for (i = 0; sig; i++) {
7555         cur_bit = ((uint32_t)0x1 << i);
7556         if (sig & cur_bit) {
7557             switch (cur_bit) {
7558             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7559                 if (print)
7560                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7561                 break;
7562             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7563                 if (print)
7564                     bxe_print_next_block(sc, par_num++, "ATC");
7565                 break;
7566             }
7567
7568             /* Clear the bit */
7569             sig &= ~cur_bit;
7570         }
7571     }
7572
7573     return (par_num);
7574 }
7575
7576 static uint8_t
7577 bxe_parity_attn(struct bxe_softc *sc,
7578                 uint8_t          *global,
7579                 uint8_t          print,
7580                 uint32_t         *sig)
7581 {
7582     int par_num = 0;
7583
7584     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7585         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7586         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7587         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7588         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7589         BLOGE(sc, "Parity error: HW block parity attention:\n"
7590                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7591               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7592               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7593               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7594               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7595               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7596
7597         if (print)
7598             BLOGI(sc, "Parity errors detected in blocks: ");
7599
7600         par_num =
7601             bxe_check_blocks_with_parity0(sc, sig[0] &
7602                                           HW_PRTY_ASSERT_SET_0,
7603                                           par_num, print);
7604         par_num =
7605             bxe_check_blocks_with_parity1(sc, sig[1] &
7606                                           HW_PRTY_ASSERT_SET_1,
7607                                           par_num, global, print);
7608         par_num =
7609             bxe_check_blocks_with_parity2(sc, sig[2] &
7610                                           HW_PRTY_ASSERT_SET_2,
7611                                           par_num, print);
7612         par_num =
7613             bxe_check_blocks_with_parity3(sc, sig[3] &
7614                                           HW_PRTY_ASSERT_SET_3,
7615                                           par_num, global, print);
7616         par_num =
7617             bxe_check_blocks_with_parity4(sc, sig[4] &
7618                                           HW_PRTY_ASSERT_SET_4,
7619                                           par_num, print);
7620
7621         if (print)
7622             BLOGI(sc, "\n");
7623
7624         return (TRUE);
7625     }
7626
7627     return (FALSE);
7628 }
7629
7630 static uint8_t
7631 bxe_chk_parity_attn(struct bxe_softc *sc,
7632                     uint8_t          *global,
7633                     uint8_t          print)
7634 {
7635     struct attn_route attn = { {0} };
7636     int port = SC_PORT(sc);
7637
7638     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7639     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7640     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7641     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7642
7643     /*
7644      * Since MCP attentions can't be disabled inside the block, we need to
7645      * read AEU registers to see whether they're currently disabled
7646      */
7647     attn.sig[3] &= ((REG_RD(sc, (!port ? MISC_REG_AEU_ENABLE4_FUNC_0_OUT_0
7648                                       : MISC_REG_AEU_ENABLE4_FUNC_1_OUT_0)) &
7649                          MISC_AEU_ENABLE_MCP_PRTY_BITS) |
7650                         ~MISC_AEU_ENABLE_MCP_PRTY_BITS);
7651
7652
7653     if (!CHIP_IS_E1x(sc))
7654         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7655
7656     return (bxe_parity_attn(sc, global, print, attn.sig));
7657 }
7658
7659 static void
7660 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7661                          uint32_t         attn)
7662 {
7663     uint32_t val;
7664
7665     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7666         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7667         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7668         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7669             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7670         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7671             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7672         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7673             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7674         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7675             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7676         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7677             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7678         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7679             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7680         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7681             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7682         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7683             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7684         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7685             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7686     }
7687
7688     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7689         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7690         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7691         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7692             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7693         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7694             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7695         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7696             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7697         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7698             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7699         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7700             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
7701         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
7702             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
7703     }
7704
7705     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7706                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
7707         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
7708               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7709                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
7710     }
7711 }
7712
7713 static void
7714 bxe_e1h_disable(struct bxe_softc *sc)
7715 {
7716     int port = SC_PORT(sc);
7717
7718     bxe_tx_disable(sc);
7719
7720     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
7721 }
7722
7723 static void
7724 bxe_e1h_enable(struct bxe_softc *sc)
7725 {
7726     int port = SC_PORT(sc);
7727
7728     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
7729
7730     // XXX bxe_tx_enable(sc);
7731 }
7732
7733 /*
7734  * called due to MCP event (on pmf):
7735  *   reread new bandwidth configuration
7736  *   configure FW
7737  *   notify others function about the change
7738  */
7739 static void
7740 bxe_config_mf_bw(struct bxe_softc *sc)
7741 {
7742     if (sc->link_vars.link_up) {
7743         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
7744         // XXX bxe_link_sync_notify(sc);
7745     }
7746
7747     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7748 }
7749
7750 static void
7751 bxe_set_mf_bw(struct bxe_softc *sc)
7752 {
7753     bxe_config_mf_bw(sc);
7754     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
7755 }
7756
7757 static void
7758 bxe_handle_eee_event(struct bxe_softc *sc)
7759 {
7760     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
7761     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
7762 }
7763
7764 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
7765
7766 static void
7767 bxe_drv_info_ether_stat(struct bxe_softc *sc)
7768 {
7769     struct eth_stats_info *ether_stat =
7770         &sc->sp->drv_info_to_mcp.ether_stat;
7771
7772     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
7773             ETH_STAT_INFO_VERSION_LEN);
7774
7775     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
7776     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
7777                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
7778                                           ether_stat->mac_local + MAC_PAD,
7779                                           MAC_PAD, ETH_ALEN);
7780
7781     ether_stat->mtu_size = sc->mtu;
7782
7783     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
7784     if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
7785         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
7786     }
7787
7788     // XXX ether_stat->feature_flags |= ???;
7789
7790     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
7791
7792     ether_stat->txq_size = sc->tx_ring_size;
7793     ether_stat->rxq_size = sc->rx_ring_size;
7794 }
7795
7796 static void
7797 bxe_handle_drv_info_req(struct bxe_softc *sc)
7798 {
7799     enum drv_info_opcode op_code;
7800     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
7801
7802     /* if drv_info version supported by MFW doesn't match - send NACK */
7803     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
7804         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
7805         return;
7806     }
7807
7808     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
7809                DRV_INFO_CONTROL_OP_CODE_SHIFT);
7810
7811     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
7812
7813     switch (op_code) {
7814     case ETH_STATS_OPCODE:
7815         bxe_drv_info_ether_stat(sc);
7816         break;
7817     case FCOE_STATS_OPCODE:
7818     case ISCSI_STATS_OPCODE:
7819     default:
7820         /* if op code isn't supported - send NACK */
7821         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
7822         return;
7823     }
7824
7825     /*
7826      * If we got drv_info attn from MFW then these fields are defined in
7827      * shmem2 for sure
7828      */
7829     SHMEM2_WR(sc, drv_info_host_addr_lo,
7830               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
7831     SHMEM2_WR(sc, drv_info_host_addr_hi,
7832               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
7833
7834     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
7835 }
7836
7837 static void
7838 bxe_dcc_event(struct bxe_softc *sc,
7839               uint32_t         dcc_event)
7840 {
7841     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
7842
7843     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
7844         /*
7845          * This is the only place besides the function initialization
7846          * where the sc->flags can change so it is done without any
7847          * locks
7848          */
7849         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
7850             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
7851             sc->flags |= BXE_MF_FUNC_DIS;
7852             bxe_e1h_disable(sc);
7853         } else {
7854             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
7855             sc->flags &= ~BXE_MF_FUNC_DIS;
7856             bxe_e1h_enable(sc);
7857         }
7858         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
7859     }
7860
7861     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
7862         bxe_config_mf_bw(sc);
7863         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
7864     }
7865
7866     /* Report results to MCP */
7867     if (dcc_event)
7868         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
7869     else
7870         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
7871 }
7872
7873 static void
7874 bxe_pmf_update(struct bxe_softc *sc)
7875 {
7876     int port = SC_PORT(sc);
7877     uint32_t val;
7878
7879     sc->port.pmf = 1;
7880     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
7881
7882     /*
7883      * We need the mb() to ensure the ordering between the writing to
7884      * sc->port.pmf here and reading it from the bxe_periodic_task().
7885      */
7886     mb();
7887
7888     /* queue a periodic task */
7889     // XXX schedule task...
7890
7891     // XXX bxe_dcbx_pmf_update(sc);
7892
7893     /* enable nig attention */
7894     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
7895     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7896         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
7897         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
7898     } else if (!CHIP_IS_E1x(sc)) {
7899         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
7900         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
7901     }
7902
7903     bxe_stats_handle(sc, STATS_EVENT_PMF);
7904 }
7905
7906 static int
7907 bxe_mc_assert(struct bxe_softc *sc)
7908 {
7909     char last_idx;
7910     int i, rc = 0;
7911     uint32_t row0, row1, row2, row3;
7912
7913     /* XSTORM */
7914     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
7915     if (last_idx)
7916         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
7917
7918     /* print the asserts */
7919     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
7920
7921         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
7922         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
7923         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
7924         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
7925
7926         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
7927             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
7928                   i, row3, row2, row1, row0);
7929             rc++;
7930         } else {
7931             break;
7932         }
7933     }
7934
7935     /* TSTORM */
7936     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
7937     if (last_idx) {
7938         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
7939     }
7940
7941     /* print the asserts */
7942     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
7943
7944         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
7945         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
7946         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
7947         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
7948
7949         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
7950             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
7951                   i, row3, row2, row1, row0);
7952             rc++;
7953         } else {
7954             break;
7955         }
7956     }
7957
7958     /* CSTORM */
7959     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
7960     if (last_idx) {
7961         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
7962     }
7963
7964     /* print the asserts */
7965     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
7966
7967         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
7968         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
7969         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
7970         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
7971
7972         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
7973             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
7974                   i, row3, row2, row1, row0);
7975             rc++;
7976         } else {
7977             break;
7978         }
7979     }
7980
7981     /* USTORM */
7982     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
7983     if (last_idx) {
7984         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
7985     }
7986
7987     /* print the asserts */
7988     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
7989
7990         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
7991         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
7992         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
7993         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
7994
7995         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
7996             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
7997                   i, row3, row2, row1, row0);
7998             rc++;
7999         } else {
8000             break;
8001         }
8002     }
8003
8004     return (rc);
8005 }
8006
8007 static void
8008 bxe_attn_int_deasserted3(struct bxe_softc *sc,
8009                          uint32_t         attn)
8010 {
8011     int func = SC_FUNC(sc);
8012     uint32_t val;
8013
8014     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
8015
8016         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
8017
8018             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
8019             bxe_read_mf_cfg(sc);
8020             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
8021                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
8022             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
8023
8024             if (val & DRV_STATUS_DCC_EVENT_MASK)
8025                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
8026
8027             if (val & DRV_STATUS_SET_MF_BW)
8028                 bxe_set_mf_bw(sc);
8029
8030             if (val & DRV_STATUS_DRV_INFO_REQ)
8031                 bxe_handle_drv_info_req(sc);
8032
8033             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
8034                 bxe_pmf_update(sc);
8035
8036             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
8037                 bxe_handle_eee_event(sc);
8038
8039             if (sc->link_vars.periodic_flags &
8040                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
8041                 /* sync with link */
8042                 bxe_acquire_phy_lock(sc);
8043                 sc->link_vars.periodic_flags &=
8044                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
8045                 bxe_release_phy_lock(sc);
8046                 if (IS_MF(sc))
8047                     ; // XXX bxe_link_sync_notify(sc);
8048                 bxe_link_report(sc);
8049             }
8050
8051             /*
8052              * Always call it here: bxe_link_report() will
8053              * prevent the link indication duplication.
8054              */
8055             bxe_link_status_update(sc);
8056
8057         } else if (attn & BXE_MC_ASSERT_BITS) {
8058
8059             BLOGE(sc, "MC assert!\n");
8060             bxe_mc_assert(sc);
8061             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8062             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8063             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8064             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8065             bxe_panic(sc, ("MC assert!\n"));
8066
8067         } else if (attn & BXE_MCP_ASSERT) {
8068
8069             BLOGE(sc, "MCP assert!\n");
8070             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8071             // XXX bxe_fw_dump(sc);
8072
8073         } else {
8074             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8075         }
8076     }
8077
8078     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8079         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8080         if (attn & BXE_GRC_TIMEOUT) {
8081             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8082             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8083         }
8084         if (attn & BXE_GRC_RSV) {
8085             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8086             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8087         }
8088         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8089     }
8090 }
8091
8092 static void
8093 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8094                          uint32_t         attn)
8095 {
8096     int port = SC_PORT(sc);
8097     int reg_offset;
8098     uint32_t val0, mask0, val1, mask1;
8099     uint32_t val;
8100
8101     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8102         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8103         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8104         /* CFC error attention */
8105         if (val & 0x2) {
8106             BLOGE(sc, "FATAL error from CFC\n");
8107         }
8108     }
8109
8110     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8111         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8112         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8113         /* RQ_USDMDP_FIFO_OVERFLOW */
8114         if (val & 0x18000) {
8115             BLOGE(sc, "FATAL error from PXP\n");
8116         }
8117
8118         if (!CHIP_IS_E1x(sc)) {
8119             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8120             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8121         }
8122     }
8123
8124 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8125 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8126
8127     if (attn & AEU_PXP2_HW_INT_BIT) {
8128         /*  CQ47854 workaround do not panic on
8129          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8130          */
8131         if (!CHIP_IS_E1x(sc)) {
8132             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8133             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8134             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8135             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8136             /*
8137              * If the olny PXP2_EOP_ERROR_BIT is set in
8138              * STS0 and STS1 - clear it
8139              *
8140              * probably we lose additional attentions between
8141              * STS0 and STS_CLR0, in this case user will not
8142              * be notified about them
8143              */
8144             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8145                 !(val1 & mask1))
8146                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8147
8148             /* print the register, since no one can restore it */
8149             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8150
8151             /*
8152              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8153              * then notify
8154              */
8155             if (val0 & PXP2_EOP_ERROR_BIT) {
8156                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8157
8158                 /*
8159                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8160                  * set then clear attention from PXP2 block without panic
8161                  */
8162                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8163                     ((val1 & mask1) == 0))
8164                     attn &= ~AEU_PXP2_HW_INT_BIT;
8165             }
8166         }
8167     }
8168
8169     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8170         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8171                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8172
8173         val = REG_RD(sc, reg_offset);
8174         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8175         REG_WR(sc, reg_offset, val);
8176
8177         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8178               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8179         bxe_panic(sc, ("HW block attention set2\n"));
8180     }
8181 }
8182
8183 static void
8184 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8185                          uint32_t         attn)
8186 {
8187     int port = SC_PORT(sc);
8188     int reg_offset;
8189     uint32_t val;
8190
8191     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8192         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8193         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8194         /* DORQ discard attention */
8195         if (val & 0x2) {
8196             BLOGE(sc, "FATAL error from DORQ\n");
8197         }
8198     }
8199
8200     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8201         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8202                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8203
8204         val = REG_RD(sc, reg_offset);
8205         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8206         REG_WR(sc, reg_offset, val);
8207
8208         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8209               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8210         bxe_panic(sc, ("HW block attention set1\n"));
8211     }
8212 }
8213
8214 static void
8215 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8216                          uint32_t         attn)
8217 {
8218     int port = SC_PORT(sc);
8219     int reg_offset;
8220     uint32_t val;
8221
8222     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8223                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8224
8225     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8226         val = REG_RD(sc, reg_offset);
8227         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8228         REG_WR(sc, reg_offset, val);
8229
8230         BLOGW(sc, "SPIO5 hw attention\n");
8231
8232         /* Fan failure attention */
8233         elink_hw_reset_phy(&sc->link_params);
8234         bxe_fan_failure(sc);
8235     }
8236
8237     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8238         bxe_acquire_phy_lock(sc);
8239         elink_handle_module_detect_int(&sc->link_params);
8240         bxe_release_phy_lock(sc);
8241     }
8242
8243     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8244         val = REG_RD(sc, reg_offset);
8245         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8246         REG_WR(sc, reg_offset, val);
8247
8248         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8249                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8250     }
8251 }
8252
8253 static void
8254 bxe_attn_int_deasserted(struct bxe_softc *sc,
8255                         uint32_t         deasserted)
8256 {
8257     struct attn_route attn;
8258     struct attn_route *group_mask;
8259     int port = SC_PORT(sc);
8260     int index;
8261     uint32_t reg_addr;
8262     uint32_t val;
8263     uint32_t aeu_mask;
8264     uint8_t global = FALSE;
8265
8266     /*
8267      * Need to take HW lock because MCP or other port might also
8268      * try to handle this event.
8269      */
8270     bxe_acquire_alr(sc);
8271
8272     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8273         /* XXX
8274          * In case of parity errors don't handle attentions so that
8275          * other function would "see" parity errors.
8276          */
8277         sc->recovery_state = BXE_RECOVERY_INIT;
8278         // XXX schedule a recovery task...
8279         /* disable HW interrupts */
8280         bxe_int_disable(sc);
8281         bxe_release_alr(sc);
8282         return;
8283     }
8284
8285     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8286     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8287     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8288     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8289     if (!CHIP_IS_E1x(sc)) {
8290         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8291     } else {
8292         attn.sig[4] = 0;
8293     }
8294
8295     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8296           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8297
8298     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8299         if (deasserted & (1 << index)) {
8300             group_mask = &sc->attn_group[index];
8301
8302             BLOGD(sc, DBG_INTR,
8303                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8304                   group_mask->sig[0], group_mask->sig[1],
8305                   group_mask->sig[2], group_mask->sig[3],
8306                   group_mask->sig[4]);
8307
8308             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8309             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8310             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8311             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8312             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8313         }
8314     }
8315
8316     bxe_release_alr(sc);
8317
8318     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8319         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8320                     COMMAND_REG_ATTN_BITS_CLR);
8321     } else {
8322         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8323     }
8324
8325     val = ~deasserted;
8326     BLOGD(sc, DBG_INTR,
8327           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8328           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8329     REG_WR(sc, reg_addr, val);
8330
8331     if (~sc->attn_state & deasserted) {
8332         BLOGE(sc, "IGU error\n");
8333     }
8334
8335     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8336                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8337
8338     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8339
8340     aeu_mask = REG_RD(sc, reg_addr);
8341
8342     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8343           aeu_mask, deasserted);
8344     aeu_mask |= (deasserted & 0x3ff);
8345     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8346
8347     REG_WR(sc, reg_addr, aeu_mask);
8348     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8349
8350     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8351     sc->attn_state &= ~deasserted;
8352     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8353 }
8354
8355 static void
8356 bxe_attn_int(struct bxe_softc *sc)
8357 {
8358     /* read local copy of bits */
8359     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8360     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8361     uint32_t attn_state = sc->attn_state;
8362
8363     /* look for changed bits */
8364     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8365     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8366
8367     BLOGD(sc, DBG_INTR,
8368           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8369           attn_bits, attn_ack, asserted, deasserted);
8370
8371     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8372         BLOGE(sc, "BAD attention state\n");
8373     }
8374
8375     /* handle bits that were raised */
8376     if (asserted) {
8377         bxe_attn_int_asserted(sc, asserted);
8378     }
8379
8380     if (deasserted) {
8381         bxe_attn_int_deasserted(sc, deasserted);
8382     }
8383 }
8384
8385 static uint16_t
8386 bxe_update_dsb_idx(struct bxe_softc *sc)
8387 {
8388     struct host_sp_status_block *def_sb = sc->def_sb;
8389     uint16_t rc = 0;
8390
8391     mb(); /* status block is written to by the chip */
8392
8393     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8394         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8395         rc |= BXE_DEF_SB_ATT_IDX;
8396     }
8397
8398     if (sc->def_idx != def_sb->sp_sb.running_index) {
8399         sc->def_idx = def_sb->sp_sb.running_index;
8400         rc |= BXE_DEF_SB_IDX;
8401     }
8402
8403     mb();
8404
8405     return (rc);
8406 }
8407
8408 static inline struct ecore_queue_sp_obj *
8409 bxe_cid_to_q_obj(struct bxe_softc *sc,
8410                  uint32_t         cid)
8411 {
8412     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8413     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8414 }
8415
8416 static void
8417 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8418 {
8419     struct ecore_mcast_ramrod_params rparam;
8420     int rc;
8421
8422     memset(&rparam, 0, sizeof(rparam));
8423
8424     rparam.mcast_obj = &sc->mcast_obj;
8425
8426     BXE_MCAST_LOCK(sc);
8427
8428     /* clear pending state for the last command */
8429     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8430
8431     /* if there are pending mcast commands - send them */
8432     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8433         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8434         if (rc < 0) {
8435             BLOGD(sc, DBG_SP,
8436                 "ERROR: Failed to send pending mcast commands (%d)\n", rc);
8437         }
8438     }
8439
8440     BXE_MCAST_UNLOCK(sc);
8441 }
8442
8443 static void
8444 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8445                               union event_ring_elem *elem)
8446 {
8447     unsigned long ramrod_flags = 0;
8448     int rc = 0;
8449     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8450     struct ecore_vlan_mac_obj *vlan_mac_obj;
8451
8452     /* always push next commands out, don't wait here */
8453     bit_set(&ramrod_flags, RAMROD_CONT);
8454
8455     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8456     case ECORE_FILTER_MAC_PENDING:
8457         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8458         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8459         break;
8460
8461     case ECORE_FILTER_MCAST_PENDING:
8462         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8463         /*
8464          * This is only relevant for 57710 where multicast MACs are
8465          * configured as unicast MACs using the same ramrod.
8466          */
8467         bxe_handle_mcast_eqe(sc);
8468         return;
8469
8470     default:
8471         BLOGE(sc, "Unsupported classification command: %d\n",
8472               elem->message.data.eth_event.echo);
8473         return;
8474     }
8475
8476     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8477
8478     if (rc < 0) {
8479         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8480     } else if (rc > 0) {
8481         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8482     }
8483 }
8484
8485 static void
8486 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8487                        union event_ring_elem *elem)
8488 {
8489     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8490
8491     /* send rx_mode command again if was requested */
8492     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8493                                &sc->sp_state)) {
8494         bxe_set_storm_rx_mode(sc);
8495     }
8496 }
8497
8498 static void
8499 bxe_update_eq_prod(struct bxe_softc *sc,
8500                    uint16_t         prod)
8501 {
8502     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8503     wmb(); /* keep prod updates ordered */
8504 }
8505
8506 static void
8507 bxe_eq_int(struct bxe_softc *sc)
8508 {
8509     uint16_t hw_cons, sw_cons, sw_prod;
8510     union event_ring_elem *elem;
8511     uint8_t echo;
8512     uint32_t cid;
8513     uint8_t opcode;
8514     int spqe_cnt = 0;
8515     struct ecore_queue_sp_obj *q_obj;
8516     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8517     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8518
8519     hw_cons = le16toh(*sc->eq_cons_sb);
8520
8521     /*
8522      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8523      * when we get to the next-page we need to adjust so the loop
8524      * condition below will be met. The next element is the size of a
8525      * regular element and hence incrementing by 1
8526      */
8527     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8528         hw_cons++;
8529     }
8530
8531     /*
8532      * This function may never run in parallel with itself for a
8533      * specific sc and no need for a read memory barrier here.
8534      */
8535     sw_cons = sc->eq_cons;
8536     sw_prod = sc->eq_prod;
8537
8538     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8539           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8540
8541     for (;
8542          sw_cons != hw_cons;
8543          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8544
8545         elem = &sc->eq[EQ_DESC(sw_cons)];
8546
8547         /* elem CID originates from FW, actually LE */
8548         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8549         opcode = elem->message.opcode;
8550
8551         /* handle eq element */
8552         switch (opcode) {
8553
8554         case EVENT_RING_OPCODE_STAT_QUERY:
8555             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8556                   sc->stats_comp++);
8557             /* nothing to do with stats comp */
8558             goto next_spqe;
8559
8560         case EVENT_RING_OPCODE_CFC_DEL:
8561             /* handle according to cid range */
8562             /* we may want to verify here that the sc state is HALTING */
8563             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8564             q_obj = bxe_cid_to_q_obj(sc, cid);
8565             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8566                 break;
8567             }
8568             goto next_spqe;
8569
8570         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8571             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8572             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8573                 break;
8574             }
8575             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8576             goto next_spqe;
8577
8578         case EVENT_RING_OPCODE_START_TRAFFIC:
8579             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8580             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8581                 break;
8582             }
8583             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8584             goto next_spqe;
8585
8586         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8587             echo = elem->message.data.function_update_event.echo;
8588             if (echo == SWITCH_UPDATE) {
8589                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8590                 if (f_obj->complete_cmd(sc, f_obj,
8591                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8592                     break;
8593                 }
8594             }
8595             else {
8596                 BLOGD(sc, DBG_SP,
8597                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8598             }
8599             goto next_spqe;
8600
8601         case EVENT_RING_OPCODE_FORWARD_SETUP:
8602             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8603             if (q_obj->complete_cmd(sc, q_obj,
8604                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8605                 break;
8606             }
8607             goto next_spqe;
8608
8609         case EVENT_RING_OPCODE_FUNCTION_START:
8610             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8611             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8612                 break;
8613             }
8614             goto next_spqe;
8615
8616         case EVENT_RING_OPCODE_FUNCTION_STOP:
8617             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8618             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8619                 break;
8620             }
8621             goto next_spqe;
8622         }
8623
8624         switch (opcode | sc->state) {
8625         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8626         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8627             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8628             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8629             rss_raw->clear_pending(rss_raw);
8630             break;
8631
8632         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8633         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8634         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8635         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8636         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8637         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8638             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8639             bxe_handle_classification_eqe(sc, elem);
8640             break;
8641
8642         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
8643         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
8644         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8645             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
8646             bxe_handle_mcast_eqe(sc);
8647             break;
8648
8649         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
8650         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
8651         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8652             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
8653             bxe_handle_rx_mode_eqe(sc, elem);
8654             break;
8655
8656         default:
8657             /* unknown event log error and continue */
8658             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
8659                   elem->message.opcode, sc->state);
8660         }
8661
8662 next_spqe:
8663         spqe_cnt++;
8664     } /* for */
8665
8666     mb();
8667     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
8668
8669     sc->eq_cons = sw_cons;
8670     sc->eq_prod = sw_prod;
8671
8672     /* make sure that above mem writes were issued towards the memory */
8673     wmb();
8674
8675     /* update producer */
8676     bxe_update_eq_prod(sc, sc->eq_prod);
8677 }
8678
8679 static void
8680 bxe_handle_sp_tq(void *context,
8681                  int  pending)
8682 {
8683     struct bxe_softc *sc = (struct bxe_softc *)context;
8684     uint16_t status;
8685
8686     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
8687
8688     /* what work needs to be performed? */
8689     status = bxe_update_dsb_idx(sc);
8690
8691     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
8692
8693     /* HW attentions */
8694     if (status & BXE_DEF_SB_ATT_IDX) {
8695         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
8696         bxe_attn_int(sc);
8697         status &= ~BXE_DEF_SB_ATT_IDX;
8698     }
8699
8700     /* SP events: STAT_QUERY and others */
8701     if (status & BXE_DEF_SB_IDX) {
8702         /* handle EQ completions */
8703         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
8704         bxe_eq_int(sc);
8705         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
8706                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
8707         status &= ~BXE_DEF_SB_IDX;
8708     }
8709
8710     /* if status is non zero then something went wrong */
8711     if (__predict_false(status)) {
8712         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
8713     }
8714
8715     /* ack status block only if something was actually handled */
8716     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
8717                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
8718
8719     /*
8720      * Must be called after the EQ processing (since eq leads to sriov
8721      * ramrod completion flows).
8722      * This flow may have been scheduled by the arrival of a ramrod
8723      * completion, or by the sriov code rescheduling itself.
8724      */
8725     // XXX bxe_iov_sp_task(sc);
8726
8727 }
8728
8729 static void
8730 bxe_handle_fp_tq(void *context,
8731                  int  pending)
8732 {
8733     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
8734     struct bxe_softc *sc = fp->sc;
8735     uint8_t more_tx = FALSE;
8736     uint8_t more_rx = FALSE;
8737
8738     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
8739
8740     /* XXX
8741      * IFF_DRV_RUNNING state can't be checked here since we process
8742      * slowpath events on a client queue during setup. Instead
8743      * we need to add a "process/continue" flag here that the driver
8744      * can use to tell the task here not to do anything.
8745      */
8746 #if 0
8747     if (!(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
8748         return;
8749     }
8750 #endif
8751
8752     /* update the fastpath index */
8753     bxe_update_fp_sb_idx(fp);
8754
8755     /* XXX add loop here if ever support multiple tx CoS */
8756     /* fp->txdata[cos] */
8757     if (bxe_has_tx_work(fp)) {
8758         BXE_FP_TX_LOCK(fp);
8759         more_tx = bxe_txeof(sc, fp);
8760         BXE_FP_TX_UNLOCK(fp);
8761     }
8762
8763     if (bxe_has_rx_work(fp)) {
8764         more_rx = bxe_rxeof(sc, fp);
8765     }
8766
8767     if (more_rx /*|| more_tx*/) {
8768         /* still more work to do */
8769         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
8770         return;
8771     }
8772
8773     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
8774                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
8775 }
8776
8777 static void
8778 bxe_task_fp(struct bxe_fastpath *fp)
8779 {
8780     struct bxe_softc *sc = fp->sc;
8781     uint8_t more_tx = FALSE;
8782     uint8_t more_rx = FALSE;
8783
8784     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
8785
8786     /* update the fastpath index */
8787     bxe_update_fp_sb_idx(fp);
8788
8789     /* XXX add loop here if ever support multiple tx CoS */
8790     /* fp->txdata[cos] */
8791     if (bxe_has_tx_work(fp)) {
8792         BXE_FP_TX_LOCK(fp);
8793         more_tx = bxe_txeof(sc, fp);
8794         BXE_FP_TX_UNLOCK(fp);
8795     }
8796
8797     if (bxe_has_rx_work(fp)) {
8798         more_rx = bxe_rxeof(sc, fp);
8799     }
8800
8801     if (more_rx /*|| more_tx*/) {
8802         /* still more work to do, bail out if this ISR and process later */
8803         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
8804         return;
8805     }
8806
8807     /*
8808      * Here we write the fastpath index taken before doing any tx or rx work.
8809      * It is very well possible other hw events occurred up to this point and
8810      * they were actually processed accordingly above. Since we're going to
8811      * write an older fastpath index, an interrupt is coming which we might
8812      * not do any work in.
8813      */
8814     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
8815                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
8816 }
8817
8818 /*
8819  * Legacy interrupt entry point.
8820  *
8821  * Verifies that the controller generated the interrupt and
8822  * then calls a separate routine to handle the various
8823  * interrupt causes: link, RX, and TX.
8824  */
8825 static void
8826 bxe_intr_legacy(void *xsc)
8827 {
8828     struct bxe_softc *sc = (struct bxe_softc *)xsc;
8829     struct bxe_fastpath *fp;
8830     uint16_t status, mask;
8831     int i;
8832
8833     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
8834
8835     /*
8836      * 0 for ustorm, 1 for cstorm
8837      * the bits returned from ack_int() are 0-15
8838      * bit 0 = attention status block
8839      * bit 1 = fast path status block
8840      * a mask of 0x2 or more = tx/rx event
8841      * a mask of 1 = slow path event
8842      */
8843
8844     status = bxe_ack_int(sc);
8845
8846     /* the interrupt is not for us */
8847     if (__predict_false(status == 0)) {
8848         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
8849         return;
8850     }
8851
8852     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
8853
8854     FOR_EACH_ETH_QUEUE(sc, i) {
8855         fp = &sc->fp[i];
8856         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
8857         if (status & mask) {
8858             /* acknowledge and disable further fastpath interrupts */
8859             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
8860             bxe_task_fp(fp);
8861             status &= ~mask;
8862         }
8863     }
8864
8865     if (__predict_false(status & 0x1)) {
8866         /* acknowledge and disable further slowpath interrupts */
8867         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
8868
8869         /* schedule slowpath handler */
8870         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
8871
8872         status &= ~0x1;
8873     }
8874
8875     if (__predict_false(status)) {
8876         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
8877     }
8878 }
8879
8880 /* slowpath interrupt entry point */
8881 static void
8882 bxe_intr_sp(void *xsc)
8883 {
8884     struct bxe_softc *sc = (struct bxe_softc *)xsc;
8885
8886     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
8887
8888     /* acknowledge and disable further slowpath interrupts */
8889     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
8890
8891     /* schedule slowpath handler */
8892     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
8893 }
8894
8895 /* fastpath interrupt entry point */
8896 static void
8897 bxe_intr_fp(void *xfp)
8898 {
8899     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
8900     struct bxe_softc *sc = fp->sc;
8901
8902     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
8903
8904     BLOGD(sc, DBG_INTR,
8905           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
8906           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
8907
8908     /* acknowledge and disable further fastpath interrupts */
8909     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
8910
8911     bxe_task_fp(fp);
8912 }
8913
8914 /* Release all interrupts allocated by the driver. */
8915 static void
8916 bxe_interrupt_free(struct bxe_softc *sc)
8917 {
8918     int i;
8919
8920     switch (sc->interrupt_mode) {
8921     case INTR_MODE_INTX:
8922         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
8923         if (sc->intr[0].resource != NULL) {
8924             bus_release_resource(sc->dev,
8925                                  SYS_RES_IRQ,
8926                                  sc->intr[0].rid,
8927                                  sc->intr[0].resource);
8928         }
8929         break;
8930     case INTR_MODE_MSI:
8931         for (i = 0; i < sc->intr_count; i++) {
8932             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
8933             if (sc->intr[i].resource && sc->intr[i].rid) {
8934                 bus_release_resource(sc->dev,
8935                                      SYS_RES_IRQ,
8936                                      sc->intr[i].rid,
8937                                      sc->intr[i].resource);
8938             }
8939         }
8940         pci_release_msi(sc->dev);
8941         break;
8942     case INTR_MODE_MSIX:
8943         for (i = 0; i < sc->intr_count; i++) {
8944             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
8945             if (sc->intr[i].resource && sc->intr[i].rid) {
8946                 bus_release_resource(sc->dev,
8947                                      SYS_RES_IRQ,
8948                                      sc->intr[i].rid,
8949                                      sc->intr[i].resource);
8950             }
8951         }
8952         pci_release_msi(sc->dev);
8953         break;
8954     default:
8955         /* nothing to do as initial allocation failed */
8956         break;
8957     }
8958 }
8959
8960 /*
8961  * This function determines and allocates the appropriate
8962  * interrupt based on system capabilites and user request.
8963  *
8964  * The user may force a particular interrupt mode, specify
8965  * the number of receive queues, specify the method for
8966  * distribuitng received frames to receive queues, or use
8967  * the default settings which will automatically select the
8968  * best supported combination.  In addition, the OS may or
8969  * may not support certain combinations of these settings.
8970  * This routine attempts to reconcile the settings requested
8971  * by the user with the capabilites available from the system
8972  * to select the optimal combination of features.
8973  *
8974  * Returns:
8975  *   0 = Success, !0 = Failure.
8976  */
8977 static int
8978 bxe_interrupt_alloc(struct bxe_softc *sc)
8979 {
8980     int msix_count = 0;
8981     int msi_count = 0;
8982     int num_requested = 0;
8983     int num_allocated = 0;
8984     int rid, i, j;
8985     int rc;
8986
8987     /* get the number of available MSI/MSI-X interrupts from the OS */
8988     if (sc->interrupt_mode > 0) {
8989         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
8990             msix_count = pci_msix_count(sc->dev);
8991         }
8992
8993         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
8994             msi_count = pci_msi_count(sc->dev);
8995         }
8996
8997         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
8998               msi_count, msix_count);
8999     }
9000
9001     do { /* try allocating MSI-X interrupt resources (at least 2) */
9002         if (sc->interrupt_mode != INTR_MODE_MSIX) {
9003             break;
9004         }
9005
9006         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
9007             (msix_count < 2)) {
9008             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9009             break;
9010         }
9011
9012         /* ask for the necessary number of MSI-X vectors */
9013         num_requested = min((sc->num_queues + 1), msix_count);
9014
9015         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
9016
9017         num_allocated = num_requested;
9018         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
9019             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
9020             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9021             break;
9022         }
9023
9024         if (num_allocated < 2) { /* possible? */
9025             BLOGE(sc, "MSI-X allocation less than 2!\n");
9026             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9027             pci_release_msi(sc->dev);
9028             break;
9029         }
9030
9031         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
9032               num_requested, num_allocated);
9033
9034         /* best effort so use the number of vectors allocated to us */
9035         sc->intr_count = num_allocated;
9036         sc->num_queues = num_allocated - 1;
9037
9038         rid = 1; /* initial resource identifier */
9039
9040         /* allocate the MSI-X vectors */
9041         for (i = 0; i < num_allocated; i++) {
9042             sc->intr[i].rid = (rid + i);
9043
9044             if ((sc->intr[i].resource =
9045                  bus_alloc_resource_any(sc->dev,
9046                                         SYS_RES_IRQ,
9047                                         &sc->intr[i].rid,
9048                                         RF_ACTIVE)) == NULL) {
9049                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
9050                       i, (rid + i));
9051
9052                 for (j = (i - 1); j >= 0; j--) {
9053                     bus_release_resource(sc->dev,
9054                                          SYS_RES_IRQ,
9055                                          sc->intr[j].rid,
9056                                          sc->intr[j].resource);
9057                 }
9058
9059                 sc->intr_count = 0;
9060                 sc->num_queues = 0;
9061                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9062                 pci_release_msi(sc->dev);
9063                 break;
9064             }
9065
9066             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9067         }
9068     } while (0);
9069
9070     do { /* try allocating MSI vector resources (at least 2) */
9071         if (sc->interrupt_mode != INTR_MODE_MSI) {
9072             break;
9073         }
9074
9075         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9076             (msi_count < 1)) {
9077             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9078             break;
9079         }
9080
9081         /* ask for a single MSI vector */
9082         num_requested = 1;
9083
9084         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9085
9086         num_allocated = num_requested;
9087         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9088             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9089             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9090             break;
9091         }
9092
9093         if (num_allocated != 1) { /* possible? */
9094             BLOGE(sc, "MSI allocation is not 1!\n");
9095             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9096             pci_release_msi(sc->dev);
9097             break;
9098         }
9099
9100         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9101               num_requested, num_allocated);
9102
9103         /* best effort so use the number of vectors allocated to us */
9104         sc->intr_count = num_allocated;
9105         sc->num_queues = num_allocated;
9106
9107         rid = 1; /* initial resource identifier */
9108
9109         sc->intr[0].rid = rid;
9110
9111         if ((sc->intr[0].resource =
9112              bus_alloc_resource_any(sc->dev,
9113                                     SYS_RES_IRQ,
9114                                     &sc->intr[0].rid,
9115                                     RF_ACTIVE)) == NULL) {
9116             BLOGE(sc, "Failed to map MSI[0] (rid=%d)!\n", rid);
9117             sc->intr_count = 0;
9118             sc->num_queues = 0;
9119             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9120             pci_release_msi(sc->dev);
9121             break;
9122         }
9123
9124         BLOGD(sc, DBG_LOAD, "Mapped MSI[0] (rid=%d)\n", rid);
9125     } while (0);
9126
9127     do { /* try allocating INTx vector resources */
9128         if (sc->interrupt_mode != INTR_MODE_INTX) {
9129             break;
9130         }
9131
9132         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9133
9134         /* only one vector for INTx */
9135         sc->intr_count = 1;
9136         sc->num_queues = 1;
9137
9138         rid = 0; /* initial resource identifier */
9139
9140         sc->intr[0].rid = rid;
9141
9142         if ((sc->intr[0].resource =
9143              bus_alloc_resource_any(sc->dev,
9144                                     SYS_RES_IRQ,
9145                                     &sc->intr[0].rid,
9146                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9147             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9148             sc->intr_count = 0;
9149             sc->num_queues = 0;
9150             sc->interrupt_mode = -1; /* Failed! */
9151             break;
9152         }
9153
9154         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9155     } while (0);
9156
9157     if (sc->interrupt_mode == -1) {
9158         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9159         rc = 1;
9160     } else {
9161         BLOGD(sc, DBG_LOAD,
9162               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9163               sc->interrupt_mode, sc->num_queues);
9164         rc = 0;
9165     }
9166
9167     return (rc);
9168 }
9169
9170 static void
9171 bxe_interrupt_detach(struct bxe_softc *sc)
9172 {
9173     struct bxe_fastpath *fp;
9174     int i;
9175
9176     /* release interrupt resources */
9177     for (i = 0; i < sc->intr_count; i++) {
9178         if (sc->intr[i].resource && sc->intr[i].tag) {
9179             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9180             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9181         }
9182     }
9183
9184     for (i = 0; i < sc->num_queues; i++) {
9185         fp = &sc->fp[i];
9186         if (fp->tq) {
9187             taskqueue_drain(fp->tq, &fp->tq_task);
9188             taskqueue_free(fp->tq);
9189             fp->tq = NULL;
9190         }
9191     }
9192
9193
9194     if (sc->sp_tq) {
9195         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9196         taskqueue_free(sc->sp_tq);
9197         sc->sp_tq = NULL;
9198     }
9199 }
9200
9201 /*
9202  * Enables interrupts and attach to the ISR.
9203  *
9204  * When using multiple MSI/MSI-X vectors the first vector
9205  * is used for slowpath operations while all remaining
9206  * vectors are used for fastpath operations.  If only a
9207  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9208  * ISR must look for both slowpath and fastpath completions.
9209  */
9210 static int
9211 bxe_interrupt_attach(struct bxe_softc *sc)
9212 {
9213     struct bxe_fastpath *fp;
9214     int rc = 0;
9215     int i;
9216
9217     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9218              "bxe%d_sp_tq", sc->unit);
9219     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9220     sc->sp_tq = taskqueue_create_fast(sc->sp_tq_name, M_NOWAIT,
9221                                       taskqueue_thread_enqueue,
9222                                       &sc->sp_tq);
9223     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9224                             "%s", sc->sp_tq_name);
9225
9226
9227     for (i = 0; i < sc->num_queues; i++) {
9228         fp = &sc->fp[i];
9229         snprintf(fp->tq_name, sizeof(fp->tq_name),
9230                  "bxe%d_fp%d_tq", sc->unit, i);
9231         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9232         fp->tq = taskqueue_create_fast(fp->tq_name, M_NOWAIT,
9233                                        taskqueue_thread_enqueue,
9234                                        &fp->tq);
9235         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9236                                 "%s", fp->tq_name);
9237     }
9238
9239     /* setup interrupt handlers */
9240     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9241         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9242
9243         /*
9244          * Setup the interrupt handler. Note that we pass the driver instance
9245          * to the interrupt handler for the slowpath.
9246          */
9247         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9248                                  (INTR_TYPE_NET | INTR_MPSAFE),
9249                                  NULL, bxe_intr_sp, sc,
9250                                  &sc->intr[0].tag)) != 0) {
9251             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9252             goto bxe_interrupt_attach_exit;
9253         }
9254
9255         bus_describe_intr(sc->dev, sc->intr[0].resource,
9256                           sc->intr[0].tag, "sp");
9257
9258         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9259
9260         /* initialize the fastpath vectors (note the first was used for sp) */
9261         for (i = 0; i < sc->num_queues; i++) {
9262             fp = &sc->fp[i];
9263             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9264
9265             /*
9266              * Setup the interrupt handler. Note that we pass the
9267              * fastpath context to the interrupt handler in this
9268              * case.
9269              */
9270             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9271                                      (INTR_TYPE_NET | INTR_MPSAFE),
9272                                      NULL, bxe_intr_fp, fp,
9273                                      &sc->intr[i + 1].tag)) != 0) {
9274                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9275                       (i + 1), rc);
9276                 goto bxe_interrupt_attach_exit;
9277             }
9278
9279             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9280                               sc->intr[i + 1].tag, "fp%02d", i);
9281
9282             /* bind the fastpath instance to a cpu */
9283             if (sc->num_queues > 1) {
9284                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9285             }
9286
9287             fp->state = BXE_FP_STATE_IRQ;
9288         }
9289     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9290         BLOGD(sc, DBG_LOAD, "Enabling MSI[0] vector\n");
9291
9292         /*
9293          * Setup the interrupt handler. Note that we pass the
9294          * driver instance to the interrupt handler which
9295          * will handle both the slowpath and fastpath.
9296          */
9297         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9298                                  (INTR_TYPE_NET | INTR_MPSAFE),
9299                                  NULL, bxe_intr_legacy, sc,
9300                                  &sc->intr[0].tag)) != 0) {
9301             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9302             goto bxe_interrupt_attach_exit;
9303         }
9304
9305     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9306         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9307
9308         /*
9309          * Setup the interrupt handler. Note that we pass the
9310          * driver instance to the interrupt handler which
9311          * will handle both the slowpath and fastpath.
9312          */
9313         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9314                                  (INTR_TYPE_NET | INTR_MPSAFE),
9315                                  NULL, bxe_intr_legacy, sc,
9316                                  &sc->intr[0].tag)) != 0) {
9317             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9318             goto bxe_interrupt_attach_exit;
9319         }
9320     }
9321
9322 bxe_interrupt_attach_exit:
9323
9324     return (rc);
9325 }
9326
9327 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9328 static int  bxe_init_hw_common(struct bxe_softc *sc);
9329 static int  bxe_init_hw_port(struct bxe_softc *sc);
9330 static int  bxe_init_hw_func(struct bxe_softc *sc);
9331 static void bxe_reset_common(struct bxe_softc *sc);
9332 static void bxe_reset_port(struct bxe_softc *sc);
9333 static void bxe_reset_func(struct bxe_softc *sc);
9334 static int  bxe_gunzip_init(struct bxe_softc *sc);
9335 static void bxe_gunzip_end(struct bxe_softc *sc);
9336 static int  bxe_init_firmware(struct bxe_softc *sc);
9337 static void bxe_release_firmware(struct bxe_softc *sc);
9338
9339 static struct
9340 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9341     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9342     .init_hw_cmn      = bxe_init_hw_common,
9343     .init_hw_port     = bxe_init_hw_port,
9344     .init_hw_func     = bxe_init_hw_func,
9345
9346     .reset_hw_cmn     = bxe_reset_common,
9347     .reset_hw_port    = bxe_reset_port,
9348     .reset_hw_func    = bxe_reset_func,
9349
9350     .gunzip_init      = bxe_gunzip_init,
9351     .gunzip_end       = bxe_gunzip_end,
9352
9353     .init_fw          = bxe_init_firmware,
9354     .release_fw       = bxe_release_firmware,
9355 };
9356
9357 static void
9358 bxe_init_func_obj(struct bxe_softc *sc)
9359 {
9360     sc->dmae_ready = 0;
9361
9362     ecore_init_func_obj(sc,
9363                         &sc->func_obj,
9364                         BXE_SP(sc, func_rdata),
9365                         BXE_SP_MAPPING(sc, func_rdata),
9366                         BXE_SP(sc, func_afex_rdata),
9367                         BXE_SP_MAPPING(sc, func_afex_rdata),
9368                         &bxe_func_sp_drv);
9369 }
9370
9371 static int
9372 bxe_init_hw(struct bxe_softc *sc,
9373             uint32_t         load_code)
9374 {
9375     struct ecore_func_state_params func_params = { NULL };
9376     int rc;
9377
9378     /* prepare the parameters for function state transitions */
9379     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9380
9381     func_params.f_obj = &sc->func_obj;
9382     func_params.cmd = ECORE_F_CMD_HW_INIT;
9383
9384     func_params.params.hw_init.load_phase = load_code;
9385
9386     /*
9387      * Via a plethora of function pointers, we will eventually reach
9388      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9389      */
9390     rc = ecore_func_state_change(sc, &func_params);
9391
9392     return (rc);
9393 }
9394
9395 static void
9396 bxe_fill(struct bxe_softc *sc,
9397          uint32_t         addr,
9398          int              fill,
9399          uint32_t         len)
9400 {
9401     uint32_t i;
9402
9403     if (!(len % 4) && !(addr % 4)) {
9404         for (i = 0; i < len; i += 4) {
9405             REG_WR(sc, (addr + i), fill);
9406         }
9407     } else {
9408         for (i = 0; i < len; i++) {
9409             REG_WR8(sc, (addr + i), fill);
9410         }
9411     }
9412 }
9413
9414 /* writes FP SP data to FW - data_size in dwords */
9415 static void
9416 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9417                   int              fw_sb_id,
9418                   uint32_t         *sb_data_p,
9419                   uint32_t         data_size)
9420 {
9421     int index;
9422
9423     for (index = 0; index < data_size; index++) {
9424         REG_WR(sc,
9425                (BAR_CSTRORM_INTMEM +
9426                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9427                 (sizeof(uint32_t) * index)),
9428                *(sb_data_p + index));
9429     }
9430 }
9431
9432 static void
9433 bxe_zero_fp_sb(struct bxe_softc *sc,
9434                int              fw_sb_id)
9435 {
9436     struct hc_status_block_data_e2 sb_data_e2;
9437     struct hc_status_block_data_e1x sb_data_e1x;
9438     uint32_t *sb_data_p;
9439     uint32_t data_size = 0;
9440
9441     if (!CHIP_IS_E1x(sc)) {
9442         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9443         sb_data_e2.common.state = SB_DISABLED;
9444         sb_data_e2.common.p_func.vf_valid = FALSE;
9445         sb_data_p = (uint32_t *)&sb_data_e2;
9446         data_size = (sizeof(struct hc_status_block_data_e2) /
9447                      sizeof(uint32_t));
9448     } else {
9449         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9450         sb_data_e1x.common.state = SB_DISABLED;
9451         sb_data_e1x.common.p_func.vf_valid = FALSE;
9452         sb_data_p = (uint32_t *)&sb_data_e1x;
9453         data_size = (sizeof(struct hc_status_block_data_e1x) /
9454                      sizeof(uint32_t));
9455     }
9456
9457     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9458
9459     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9460              0, CSTORM_STATUS_BLOCK_SIZE);
9461     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9462              0, CSTORM_SYNC_BLOCK_SIZE);
9463 }
9464
9465 static void
9466 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9467                   struct hc_sp_status_block_data *sp_sb_data)
9468 {
9469     int i;
9470
9471     for (i = 0;
9472          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9473          i++) {
9474         REG_WR(sc,
9475                (BAR_CSTRORM_INTMEM +
9476                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9477                 (i * sizeof(uint32_t))),
9478                *((uint32_t *)sp_sb_data + i));
9479     }
9480 }
9481
9482 static void
9483 bxe_zero_sp_sb(struct bxe_softc *sc)
9484 {
9485     struct hc_sp_status_block_data sp_sb_data;
9486
9487     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9488
9489     sp_sb_data.state           = SB_DISABLED;
9490     sp_sb_data.p_func.vf_valid = FALSE;
9491
9492     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9493
9494     bxe_fill(sc,
9495              (BAR_CSTRORM_INTMEM +
9496               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9497               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9498     bxe_fill(sc,
9499              (BAR_CSTRORM_INTMEM +
9500               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9501               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9502 }
9503
9504 static void
9505 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9506                              int                       igu_sb_id,
9507                              int                       igu_seg_id)
9508 {
9509     hc_sm->igu_sb_id      = igu_sb_id;
9510     hc_sm->igu_seg_id     = igu_seg_id;
9511     hc_sm->timer_value    = 0xFF;
9512     hc_sm->time_to_expire = 0xFFFFFFFF;
9513 }
9514
9515 static void
9516 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9517 {
9518     /* zero out state machine indices */
9519
9520     /* rx indices */
9521     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9522
9523     /* tx indices */
9524     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9525     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9526     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9527     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9528
9529     /* map indices */
9530
9531     /* rx indices */
9532     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9533         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9534
9535     /* tx indices */
9536     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9537         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9538     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9539         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9540     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9541         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9542     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9543         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9544 }
9545
9546 static void
9547 bxe_init_sb(struct bxe_softc *sc,
9548             bus_addr_t       busaddr,
9549             int              vfid,
9550             uint8_t          vf_valid,
9551             int              fw_sb_id,
9552             int              igu_sb_id)
9553 {
9554     struct hc_status_block_data_e2  sb_data_e2;
9555     struct hc_status_block_data_e1x sb_data_e1x;
9556     struct hc_status_block_sm       *hc_sm_p;
9557     uint32_t *sb_data_p;
9558     int igu_seg_id;
9559     int data_size;
9560
9561     if (CHIP_INT_MODE_IS_BC(sc)) {
9562         igu_seg_id = HC_SEG_ACCESS_NORM;
9563     } else {
9564         igu_seg_id = IGU_SEG_ACCESS_NORM;
9565     }
9566
9567     bxe_zero_fp_sb(sc, fw_sb_id);
9568
9569     if (!CHIP_IS_E1x(sc)) {
9570         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9571         sb_data_e2.common.state = SB_ENABLED;
9572         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9573         sb_data_e2.common.p_func.vf_id = vfid;
9574         sb_data_e2.common.p_func.vf_valid = vf_valid;
9575         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9576         sb_data_e2.common.same_igu_sb_1b = TRUE;
9577         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9578         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9579         hc_sm_p = sb_data_e2.common.state_machine;
9580         sb_data_p = (uint32_t *)&sb_data_e2;
9581         data_size = (sizeof(struct hc_status_block_data_e2) /
9582                      sizeof(uint32_t));
9583         bxe_map_sb_state_machines(sb_data_e2.index_data);
9584     } else {
9585         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9586         sb_data_e1x.common.state = SB_ENABLED;
9587         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9588         sb_data_e1x.common.p_func.vf_id = 0xff;
9589         sb_data_e1x.common.p_func.vf_valid = FALSE;
9590         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9591         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9592         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9593         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9594         hc_sm_p = sb_data_e1x.common.state_machine;
9595         sb_data_p = (uint32_t *)&sb_data_e1x;
9596         data_size = (sizeof(struct hc_status_block_data_e1x) /
9597                      sizeof(uint32_t));
9598         bxe_map_sb_state_machines(sb_data_e1x.index_data);
9599     }
9600
9601     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
9602     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
9603
9604     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
9605
9606     /* write indices to HW - PCI guarantees endianity of regpairs */
9607     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9608 }
9609
9610 static inline uint8_t
9611 bxe_fp_qzone_id(struct bxe_fastpath *fp)
9612 {
9613     if (CHIP_IS_E1x(fp->sc)) {
9614         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
9615     } else {
9616         return (fp->cl_id);
9617     }
9618 }
9619
9620 static inline uint32_t
9621 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
9622                            struct bxe_fastpath *fp)
9623 {
9624     uint32_t offset = BAR_USTRORM_INTMEM;
9625
9626     if (!CHIP_IS_E1x(sc)) {
9627         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
9628     } else {
9629         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
9630     }
9631
9632     return (offset);
9633 }
9634
9635 static void
9636 bxe_init_eth_fp(struct bxe_softc *sc,
9637                 int              idx)
9638 {
9639     struct bxe_fastpath *fp = &sc->fp[idx];
9640     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
9641     unsigned long q_type = 0;
9642     int cos;
9643
9644     fp->sc    = sc;
9645     fp->index = idx;
9646
9647     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
9648     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
9649
9650     fp->cl_id = (CHIP_IS_E1x(sc)) ?
9651                     (SC_L_ID(sc) + idx) :
9652                     /* want client ID same as IGU SB ID for non-E1 */
9653                     fp->igu_sb_id;
9654     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
9655
9656     /* setup sb indices */
9657     if (!CHIP_IS_E1x(sc)) {
9658         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
9659         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
9660     } else {
9661         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
9662         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
9663     }
9664
9665     /* init shortcut */
9666     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
9667
9668     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
9669
9670     /*
9671      * XXX If multiple CoS is ever supported then each fastpath structure
9672      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
9673      */
9674     for (cos = 0; cos < sc->max_cos; cos++) {
9675         cids[cos] = idx;
9676     }
9677     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
9678
9679     /* nothing more for a VF to do */
9680     if (IS_VF(sc)) {
9681         return;
9682     }
9683
9684     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
9685                 fp->fw_sb_id, fp->igu_sb_id);
9686
9687     bxe_update_fp_sb_idx(fp);
9688
9689     /* Configure Queue State object */
9690     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
9691     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
9692
9693     ecore_init_queue_obj(sc,
9694                          &sc->sp_objs[idx].q_obj,
9695                          fp->cl_id,
9696                          cids,
9697                          sc->max_cos,
9698                          SC_FUNC(sc),
9699                          BXE_SP(sc, q_rdata),
9700                          BXE_SP_MAPPING(sc, q_rdata),
9701                          q_type);
9702
9703     /* configure classification DBs */
9704     ecore_init_mac_obj(sc,
9705                        &sc->sp_objs[idx].mac_obj,
9706                        fp->cl_id,
9707                        idx,
9708                        SC_FUNC(sc),
9709                        BXE_SP(sc, mac_rdata),
9710                        BXE_SP_MAPPING(sc, mac_rdata),
9711                        ECORE_FILTER_MAC_PENDING,
9712                        &sc->sp_state,
9713                        ECORE_OBJ_TYPE_RX_TX,
9714                        &sc->macs_pool);
9715
9716     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
9717           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
9718 }
9719
9720 static inline void
9721 bxe_update_rx_prod(struct bxe_softc    *sc,
9722                    struct bxe_fastpath *fp,
9723                    uint16_t            rx_bd_prod,
9724                    uint16_t            rx_cq_prod,
9725                    uint16_t            rx_sge_prod)
9726 {
9727     struct ustorm_eth_rx_producers rx_prods = { 0 };
9728     uint32_t i;
9729
9730     /* update producers */
9731     rx_prods.bd_prod  = rx_bd_prod;
9732     rx_prods.cqe_prod = rx_cq_prod;
9733     rx_prods.sge_prod = rx_sge_prod;
9734
9735     /*
9736      * Make sure that the BD and SGE data is updated before updating the
9737      * producers since FW might read the BD/SGE right after the producer
9738      * is updated.
9739      * This is only applicable for weak-ordered memory model archs such
9740      * as IA-64. The following barrier is also mandatory since FW will
9741      * assumes BDs must have buffers.
9742      */
9743     wmb();
9744
9745     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
9746         REG_WR(sc,
9747                (fp->ustorm_rx_prods_offset + (i * 4)),
9748                ((uint32_t *)&rx_prods)[i]);
9749     }
9750
9751     wmb(); /* keep prod updates ordered */
9752
9753     BLOGD(sc, DBG_RX,
9754           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
9755           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
9756 }
9757
9758 static void
9759 bxe_init_rx_rings(struct bxe_softc *sc)
9760 {
9761     struct bxe_fastpath *fp;
9762     int i;
9763
9764     for (i = 0; i < sc->num_queues; i++) {
9765         fp = &sc->fp[i];
9766
9767         fp->rx_bd_cons = 0;
9768
9769         /*
9770          * Activate the BD ring...
9771          * Warning, this will generate an interrupt (to the TSTORM)
9772          * so this can only be done after the chip is initialized
9773          */
9774         bxe_update_rx_prod(sc, fp,
9775                            fp->rx_bd_prod,
9776                            fp->rx_cq_prod,
9777                            fp->rx_sge_prod);
9778
9779         if (i != 0) {
9780             continue;
9781         }
9782
9783         if (CHIP_IS_E1(sc)) {
9784             REG_WR(sc,
9785                    (BAR_USTRORM_INTMEM +
9786                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
9787                    U64_LO(fp->rcq_dma.paddr));
9788             REG_WR(sc,
9789                    (BAR_USTRORM_INTMEM +
9790                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
9791                    U64_HI(fp->rcq_dma.paddr));
9792         }
9793     }
9794 }
9795
9796 static void
9797 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
9798 {
9799     SET_FLAG(fp->tx_db.data.header.data, DOORBELL_HDR_T_DB_TYPE, 1);
9800     fp->tx_db.data.zero_fill1 = 0;
9801     fp->tx_db.data.prod = 0;
9802
9803     fp->tx_pkt_prod = 0;
9804     fp->tx_pkt_cons = 0;
9805     fp->tx_bd_prod = 0;
9806     fp->tx_bd_cons = 0;
9807     fp->eth_q_stats.tx_pkts = 0;
9808 }
9809
9810 static inline void
9811 bxe_init_tx_rings(struct bxe_softc *sc)
9812 {
9813     int i;
9814
9815     for (i = 0; i < sc->num_queues; i++) {
9816         bxe_init_tx_ring_one(&sc->fp[i]);
9817     }
9818 }
9819
9820 static void
9821 bxe_init_def_sb(struct bxe_softc *sc)
9822 {
9823     struct host_sp_status_block *def_sb = sc->def_sb;
9824     bus_addr_t mapping = sc->def_sb_dma.paddr;
9825     int igu_sp_sb_index;
9826     int igu_seg_id;
9827     int port = SC_PORT(sc);
9828     int func = SC_FUNC(sc);
9829     int reg_offset, reg_offset_en5;
9830     uint64_t section;
9831     int index, sindex;
9832     struct hc_sp_status_block_data sp_sb_data;
9833
9834     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9835
9836     if (CHIP_INT_MODE_IS_BC(sc)) {
9837         igu_sp_sb_index = DEF_SB_IGU_ID;
9838         igu_seg_id = HC_SEG_ACCESS_DEF;
9839     } else {
9840         igu_sp_sb_index = sc->igu_dsb_id;
9841         igu_seg_id = IGU_SEG_ACCESS_DEF;
9842     }
9843
9844     /* attentions */
9845     section = ((uint64_t)mapping +
9846                offsetof(struct host_sp_status_block, atten_status_block));
9847     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
9848     sc->attn_state = 0;
9849
9850     reg_offset = (port) ?
9851                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
9852                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
9853     reg_offset_en5 = (port) ?
9854                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
9855                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
9856
9857     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
9858         /* take care of sig[0]..sig[4] */
9859         for (sindex = 0; sindex < 4; sindex++) {
9860             sc->attn_group[index].sig[sindex] =
9861                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
9862         }
9863
9864         if (!CHIP_IS_E1x(sc)) {
9865             /*
9866              * enable5 is separate from the rest of the registers,
9867              * and the address skip is 4 and not 16 between the
9868              * different groups
9869              */
9870             sc->attn_group[index].sig[4] =
9871                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
9872         } else {
9873             sc->attn_group[index].sig[4] = 0;
9874         }
9875     }
9876
9877     if (sc->devinfo.int_block == INT_BLOCK_HC) {
9878         reg_offset = (port) ?
9879                          HC_REG_ATTN_MSG1_ADDR_L :
9880                          HC_REG_ATTN_MSG0_ADDR_L;
9881         REG_WR(sc, reg_offset, U64_LO(section));
9882         REG_WR(sc, (reg_offset + 4), U64_HI(section));
9883     } else if (!CHIP_IS_E1x(sc)) {
9884         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
9885         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
9886     }
9887
9888     section = ((uint64_t)mapping +
9889                offsetof(struct host_sp_status_block, sp_sb));
9890
9891     bxe_zero_sp_sb(sc);
9892
9893     /* PCI guarantees endianity of regpair */
9894     sp_sb_data.state           = SB_ENABLED;
9895     sp_sb_data.host_sb_addr.lo = U64_LO(section);
9896     sp_sb_data.host_sb_addr.hi = U64_HI(section);
9897     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
9898     sp_sb_data.igu_seg_id      = igu_seg_id;
9899     sp_sb_data.p_func.pf_id    = func;
9900     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
9901     sp_sb_data.p_func.vf_id    = 0xff;
9902
9903     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9904
9905     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
9906 }
9907
9908 static void
9909 bxe_init_sp_ring(struct bxe_softc *sc)
9910 {
9911     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
9912     sc->spq_prod_idx = 0;
9913     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
9914     sc->spq_prod_bd = sc->spq;
9915     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
9916 }
9917
9918 static void
9919 bxe_init_eq_ring(struct bxe_softc *sc)
9920 {
9921     union event_ring_elem *elem;
9922     int i;
9923
9924     for (i = 1; i <= NUM_EQ_PAGES; i++) {
9925         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
9926
9927         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
9928                                                  BCM_PAGE_SIZE *
9929                                                  (i % NUM_EQ_PAGES)));
9930         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
9931                                                  BCM_PAGE_SIZE *
9932                                                  (i % NUM_EQ_PAGES)));
9933     }
9934
9935     sc->eq_cons    = 0;
9936     sc->eq_prod    = NUM_EQ_DESC;
9937     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
9938
9939     atomic_store_rel_long(&sc->eq_spq_left,
9940                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
9941                                NUM_EQ_DESC) - 1));
9942 }
9943
9944 static void
9945 bxe_init_internal_common(struct bxe_softc *sc)
9946 {
9947     int i;
9948
9949     /*
9950      * Zero this manually as its initialization is currently missing
9951      * in the initTool.
9952      */
9953     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
9954         REG_WR(sc,
9955                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
9956                0);
9957     }
9958
9959     if (!CHIP_IS_E1x(sc)) {
9960         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
9961                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
9962     }
9963 }
9964
9965 static void
9966 bxe_init_internal(struct bxe_softc *sc,
9967                   uint32_t         load_code)
9968 {
9969     switch (load_code) {
9970     case FW_MSG_CODE_DRV_LOAD_COMMON:
9971     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
9972         bxe_init_internal_common(sc);
9973         /* no break */
9974
9975     case FW_MSG_CODE_DRV_LOAD_PORT:
9976         /* nothing to do */
9977         /* no break */
9978
9979     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
9980         /* internal memory per function is initialized inside bxe_pf_init */
9981         break;
9982
9983     default:
9984         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
9985         break;
9986     }
9987 }
9988
9989 static void
9990 storm_memset_func_cfg(struct bxe_softc                         *sc,
9991                       struct tstorm_eth_function_common_config *tcfg,
9992                       uint16_t                                  abs_fid)
9993 {
9994     uint32_t addr;
9995     size_t size;
9996
9997     addr = (BAR_TSTRORM_INTMEM +
9998             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
9999     size = sizeof(struct tstorm_eth_function_common_config);
10000     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
10001 }
10002
10003 static void
10004 bxe_func_init(struct bxe_softc            *sc,
10005               struct bxe_func_init_params *p)
10006 {
10007     struct tstorm_eth_function_common_config tcfg = { 0 };
10008
10009     if (CHIP_IS_E1x(sc)) {
10010         storm_memset_func_cfg(sc, &tcfg, p->func_id);
10011     }
10012
10013     /* Enable the function in the FW */
10014     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
10015     storm_memset_func_en(sc, p->func_id, 1);
10016
10017     /* spq */
10018     if (p->func_flgs & FUNC_FLG_SPQ) {
10019         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
10020         REG_WR(sc,
10021                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
10022                p->spq_prod);
10023     }
10024 }
10025
10026 /*
10027  * Calculates the sum of vn_min_rates.
10028  * It's needed for further normalizing of the min_rates.
10029  * Returns:
10030  *   sum of vn_min_rates.
10031  *     or
10032  *   0 - if all the min_rates are 0.
10033  * In the later case fainess algorithm should be deactivated.
10034  * If all min rates are not zero then those that are zeroes will be set to 1.
10035  */
10036 static void
10037 bxe_calc_vn_min(struct bxe_softc       *sc,
10038                 struct cmng_init_input *input)
10039 {
10040     uint32_t vn_cfg;
10041     uint32_t vn_min_rate;
10042     int all_zero = 1;
10043     int vn;
10044
10045     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10046         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10047         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
10048                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
10049
10050         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10051             /* skip hidden VNs */
10052             vn_min_rate = 0;
10053         } else if (!vn_min_rate) {
10054             /* If min rate is zero - set it to 100 */
10055             vn_min_rate = DEF_MIN_RATE;
10056         } else {
10057             all_zero = 0;
10058         }
10059
10060         input->vnic_min_rate[vn] = vn_min_rate;
10061     }
10062
10063     /* if ETS or all min rates are zeros - disable fairness */
10064     if (BXE_IS_ETS_ENABLED(sc)) {
10065         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10066         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10067     } else if (all_zero) {
10068         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10069         BLOGD(sc, DBG_LOAD,
10070               "Fariness disabled (all MIN values are zeroes)\n");
10071     } else {
10072         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10073     }
10074 }
10075
10076 static inline uint16_t
10077 bxe_extract_max_cfg(struct bxe_softc *sc,
10078                     uint32_t         mf_cfg)
10079 {
10080     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10081                         FUNC_MF_CFG_MAX_BW_SHIFT);
10082
10083     if (!max_cfg) {
10084         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10085         max_cfg = 100;
10086     }
10087
10088     return (max_cfg);
10089 }
10090
10091 static void
10092 bxe_calc_vn_max(struct bxe_softc       *sc,
10093                 int                    vn,
10094                 struct cmng_init_input *input)
10095 {
10096     uint16_t vn_max_rate;
10097     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10098     uint32_t max_cfg;
10099
10100     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10101         vn_max_rate = 0;
10102     } else {
10103         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10104
10105         if (IS_MF_SI(sc)) {
10106             /* max_cfg in percents of linkspeed */
10107             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10108         } else { /* SD modes */
10109             /* max_cfg is absolute in 100Mb units */
10110             vn_max_rate = (max_cfg * 100);
10111         }
10112     }
10113
10114     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10115
10116     input->vnic_max_rate[vn] = vn_max_rate;
10117 }
10118
10119 static void
10120 bxe_cmng_fns_init(struct bxe_softc *sc,
10121                   uint8_t          read_cfg,
10122                   uint8_t          cmng_type)
10123 {
10124     struct cmng_init_input input;
10125     int vn;
10126
10127     memset(&input, 0, sizeof(struct cmng_init_input));
10128
10129     input.port_rate = sc->link_vars.line_speed;
10130
10131     if (cmng_type == CMNG_FNS_MINMAX) {
10132         /* read mf conf from shmem */
10133         if (read_cfg) {
10134             bxe_read_mf_cfg(sc);
10135         }
10136
10137         /* get VN min rate and enable fairness if not 0 */
10138         bxe_calc_vn_min(sc, &input);
10139
10140         /* get VN max rate */
10141         if (sc->port.pmf) {
10142             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10143                 bxe_calc_vn_max(sc, vn, &input);
10144             }
10145         }
10146
10147         /* always enable rate shaping and fairness */
10148         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10149
10150         ecore_init_cmng(&input, &sc->cmng);
10151         return;
10152     }
10153
10154     /* rate shaping and fairness are disabled */
10155     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10156 }
10157
10158 static int
10159 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10160 {
10161     if (CHIP_REV_IS_SLOW(sc)) {
10162         return (CMNG_FNS_NONE);
10163     }
10164
10165     if (IS_MF(sc)) {
10166         return (CMNG_FNS_MINMAX);
10167     }
10168
10169     return (CMNG_FNS_NONE);
10170 }
10171
10172 static void
10173 storm_memset_cmng(struct bxe_softc *sc,
10174                   struct cmng_init *cmng,
10175                   uint8_t          port)
10176 {
10177     int vn;
10178     int func;
10179     uint32_t addr;
10180     size_t size;
10181
10182     addr = (BAR_XSTRORM_INTMEM +
10183             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10184     size = sizeof(struct cmng_struct_per_port);
10185     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10186
10187     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10188         func = func_by_vn(sc, vn);
10189
10190         addr = (BAR_XSTRORM_INTMEM +
10191                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10192         size = sizeof(struct rate_shaping_vars_per_vn);
10193         ecore_storm_memset_struct(sc, addr, size,
10194                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10195
10196         addr = (BAR_XSTRORM_INTMEM +
10197                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10198         size = sizeof(struct fairness_vars_per_vn);
10199         ecore_storm_memset_struct(sc, addr, size,
10200                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10201     }
10202 }
10203
10204 static void
10205 bxe_pf_init(struct bxe_softc *sc)
10206 {
10207     struct bxe_func_init_params func_init = { 0 };
10208     struct event_ring_data eq_data = { { 0 } };
10209     uint16_t flags;
10210
10211     if (!CHIP_IS_E1x(sc)) {
10212         /* reset IGU PF statistics: MSIX + ATTN */
10213         /* PF */
10214         REG_WR(sc,
10215                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10216                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10217                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10218                0);
10219         /* ATTN */
10220         REG_WR(sc,
10221                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10222                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10223                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10224                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10225                0);
10226     }
10227
10228     /* function setup flags */
10229     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10230
10231     /*
10232      * This flag is relevant for E1x only.
10233      * E2 doesn't have a TPA configuration in a function level.
10234      */
10235     flags |= (sc->ifnet->if_capenable & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10236
10237     func_init.func_flgs = flags;
10238     func_init.pf_id     = SC_FUNC(sc);
10239     func_init.func_id   = SC_FUNC(sc);
10240     func_init.spq_map   = sc->spq_dma.paddr;
10241     func_init.spq_prod  = sc->spq_prod_idx;
10242
10243     bxe_func_init(sc, &func_init);
10244
10245     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10246
10247     /*
10248      * Congestion management values depend on the link rate.
10249      * There is no active link so initial link rate is set to 10Gbps.
10250      * When the link comes up the congestion management values are
10251      * re-calculated according to the actual link rate.
10252      */
10253     sc->link_vars.line_speed = SPEED_10000;
10254     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10255
10256     /* Only the PMF sets the HW */
10257     if (sc->port.pmf) {
10258         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10259     }
10260
10261     /* init Event Queue - PCI bus guarantees correct endainity */
10262     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10263     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10264     eq_data.producer     = sc->eq_prod;
10265     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10266     eq_data.sb_id        = DEF_SB_ID;
10267     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10268 }
10269
10270 static void
10271 bxe_hc_int_enable(struct bxe_softc *sc)
10272 {
10273     int port = SC_PORT(sc);
10274     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10275     uint32_t val = REG_RD(sc, addr);
10276     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10277     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10278                            (sc->intr_count == 1)) ? TRUE : FALSE;
10279     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10280
10281     if (msix) {
10282         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10283                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10284         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10285                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10286         if (single_msix) {
10287             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10288         }
10289     } else if (msi) {
10290         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10291         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10292                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10293                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10294     } else {
10295         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10296                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10297                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10298                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10299
10300         if (!CHIP_IS_E1(sc)) {
10301             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10302                   val, port, addr);
10303
10304             REG_WR(sc, addr, val);
10305
10306             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10307         }
10308     }
10309
10310     if (CHIP_IS_E1(sc)) {
10311         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10312     }
10313
10314     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10315           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10316
10317     REG_WR(sc, addr, val);
10318
10319     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10320     mb();
10321
10322     if (!CHIP_IS_E1(sc)) {
10323         /* init leading/trailing edge */
10324         if (IS_MF(sc)) {
10325             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10326             if (sc->port.pmf) {
10327                 /* enable nig and gpio3 attention */
10328                 val |= 0x1100;
10329             }
10330         } else {
10331             val = 0xffff;
10332         }
10333
10334         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10335         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10336     }
10337
10338     /* make sure that interrupts are indeed enabled from here on */
10339     mb();
10340 }
10341
10342 static void
10343 bxe_igu_int_enable(struct bxe_softc *sc)
10344 {
10345     uint32_t val;
10346     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10347     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10348                            (sc->intr_count == 1)) ? TRUE : FALSE;
10349     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10350
10351     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10352
10353     if (msix) {
10354         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10355                  IGU_PF_CONF_SINGLE_ISR_EN);
10356         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10357                 IGU_PF_CONF_ATTN_BIT_EN);
10358         if (single_msix) {
10359             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10360         }
10361     } else if (msi) {
10362         val &= ~IGU_PF_CONF_INT_LINE_EN;
10363         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10364                 IGU_PF_CONF_ATTN_BIT_EN |
10365                 IGU_PF_CONF_SINGLE_ISR_EN);
10366     } else {
10367         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10368         val |= (IGU_PF_CONF_INT_LINE_EN |
10369                 IGU_PF_CONF_ATTN_BIT_EN |
10370                 IGU_PF_CONF_SINGLE_ISR_EN);
10371     }
10372
10373     /* clean previous status - need to configure igu prior to ack*/
10374     if ((!msix) || single_msix) {
10375         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10376         bxe_ack_int(sc);
10377     }
10378
10379     val |= IGU_PF_CONF_FUNC_EN;
10380
10381     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10382           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10383
10384     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10385
10386     mb();
10387
10388     /* init leading/trailing edge */
10389     if (IS_MF(sc)) {
10390         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10391         if (sc->port.pmf) {
10392             /* enable nig and gpio3 attention */
10393             val |= 0x1100;
10394         }
10395     } else {
10396         val = 0xffff;
10397     }
10398
10399     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10400     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10401
10402     /* make sure that interrupts are indeed enabled from here on */
10403     mb();
10404 }
10405
10406 static void
10407 bxe_int_enable(struct bxe_softc *sc)
10408 {
10409     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10410         bxe_hc_int_enable(sc);
10411     } else {
10412         bxe_igu_int_enable(sc);
10413     }
10414 }
10415
10416 static void
10417 bxe_hc_int_disable(struct bxe_softc *sc)
10418 {
10419     int port = SC_PORT(sc);
10420     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10421     uint32_t val = REG_RD(sc, addr);
10422
10423     /*
10424      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10425      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10426      * block
10427      */
10428     if (CHIP_IS_E1(sc)) {
10429         /*
10430          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10431          * to prevent from HC sending interrupts after we exit the function
10432          */
10433         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10434
10435         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10436                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10437                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10438     } else {
10439         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10440                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10441                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10442                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10443     }
10444
10445     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10446
10447     /* flush all outstanding writes */
10448     mb();
10449
10450     REG_WR(sc, addr, val);
10451     if (REG_RD(sc, addr) != val) {
10452         BLOGE(sc, "proper val not read from HC IGU!\n");
10453     }
10454 }
10455
10456 static void
10457 bxe_igu_int_disable(struct bxe_softc *sc)
10458 {
10459     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10460
10461     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10462              IGU_PF_CONF_INT_LINE_EN |
10463              IGU_PF_CONF_ATTN_BIT_EN);
10464
10465     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10466
10467     /* flush all outstanding writes */
10468     mb();
10469
10470     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10471     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10472         BLOGE(sc, "proper val not read from IGU!\n");
10473     }
10474 }
10475
10476 static void
10477 bxe_int_disable(struct bxe_softc *sc)
10478 {
10479     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10480         bxe_hc_int_disable(sc);
10481     } else {
10482         bxe_igu_int_disable(sc);
10483     }
10484 }
10485
10486 static void
10487 bxe_nic_init(struct bxe_softc *sc,
10488              int              load_code)
10489 {
10490     int i;
10491
10492     for (i = 0; i < sc->num_queues; i++) {
10493         bxe_init_eth_fp(sc, i);
10494     }
10495
10496     rmb(); /* ensure status block indices were read */
10497
10498     bxe_init_rx_rings(sc);
10499     bxe_init_tx_rings(sc);
10500
10501     if (IS_VF(sc)) {
10502         return;
10503     }
10504
10505     /* initialize MOD_ABS interrupts */
10506     elink_init_mod_abs_int(sc, &sc->link_vars,
10507                            sc->devinfo.chip_id,
10508                            sc->devinfo.shmem_base,
10509                            sc->devinfo.shmem2_base,
10510                            SC_PORT(sc));
10511
10512     bxe_init_def_sb(sc);
10513     bxe_update_dsb_idx(sc);
10514     bxe_init_sp_ring(sc);
10515     bxe_init_eq_ring(sc);
10516     bxe_init_internal(sc, load_code);
10517     bxe_pf_init(sc);
10518     bxe_stats_init(sc);
10519
10520     /* flush all before enabling interrupts */
10521     mb();
10522
10523     bxe_int_enable(sc);
10524
10525     /* check for SPIO5 */
10526     bxe_attn_int_deasserted0(sc,
10527                              REG_RD(sc,
10528                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10529                                      SC_PORT(sc)*4)) &
10530                              AEU_INPUTS_ATTN_BITS_SPIO5);
10531 }
10532
10533 static inline void
10534 bxe_init_objs(struct bxe_softc *sc)
10535 {
10536     /* mcast rules must be added to tx if tx switching is enabled */
10537     ecore_obj_type o_type =
10538         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10539                                          ECORE_OBJ_TYPE_RX;
10540
10541     /* RX_MODE controlling object */
10542     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10543
10544     /* multicast configuration controlling object */
10545     ecore_init_mcast_obj(sc,
10546                          &sc->mcast_obj,
10547                          sc->fp[0].cl_id,
10548                          sc->fp[0].index,
10549                          SC_FUNC(sc),
10550                          SC_FUNC(sc),
10551                          BXE_SP(sc, mcast_rdata),
10552                          BXE_SP_MAPPING(sc, mcast_rdata),
10553                          ECORE_FILTER_MCAST_PENDING,
10554                          &sc->sp_state,
10555                          o_type);
10556
10557     /* Setup CAM credit pools */
10558     ecore_init_mac_credit_pool(sc,
10559                                &sc->macs_pool,
10560                                SC_FUNC(sc),
10561                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10562                                                  VNICS_PER_PATH(sc));
10563
10564     ecore_init_vlan_credit_pool(sc,
10565                                 &sc->vlans_pool,
10566                                 SC_ABS_FUNC(sc) >> 1,
10567                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10568                                                   VNICS_PER_PATH(sc));
10569
10570     /* RSS configuration object */
10571     ecore_init_rss_config_obj(sc,
10572                               &sc->rss_conf_obj,
10573                               sc->fp[0].cl_id,
10574                               sc->fp[0].index,
10575                               SC_FUNC(sc),
10576                               SC_FUNC(sc),
10577                               BXE_SP(sc, rss_rdata),
10578                               BXE_SP_MAPPING(sc, rss_rdata),
10579                               ECORE_FILTER_RSS_CONF_PENDING,
10580                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
10581 }
10582
10583 /*
10584  * Initialize the function. This must be called before sending CLIENT_SETUP
10585  * for the first client.
10586  */
10587 static inline int
10588 bxe_func_start(struct bxe_softc *sc)
10589 {
10590     struct ecore_func_state_params func_params = { NULL };
10591     struct ecore_func_start_params *start_params = &func_params.params.start;
10592
10593     /* Prepare parameters for function state transitions */
10594     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
10595
10596     func_params.f_obj = &sc->func_obj;
10597     func_params.cmd = ECORE_F_CMD_START;
10598
10599     /* Function parameters */
10600     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
10601     start_params->sd_vlan_tag = OVLAN(sc);
10602
10603     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
10604         start_params->network_cos_mode = STATIC_COS;
10605     } else { /* CHIP_IS_E1X */
10606         start_params->network_cos_mode = FW_WRR;
10607     }
10608
10609     //start_params->gre_tunnel_mode = 0;
10610     //start_params->gre_tunnel_rss  = 0;
10611
10612     return (ecore_func_state_change(sc, &func_params));
10613 }
10614
10615 static int
10616 bxe_set_power_state(struct bxe_softc *sc,
10617                     uint8_t          state)
10618 {
10619     uint16_t pmcsr;
10620
10621     /* If there is no power capability, silently succeed */
10622     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
10623         BLOGW(sc, "No power capability\n");
10624         return (0);
10625     }
10626
10627     pmcsr = pci_read_config(sc->dev,
10628                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
10629                             2);
10630
10631     switch (state) {
10632     case PCI_PM_D0:
10633         pci_write_config(sc->dev,
10634                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
10635                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
10636
10637         if (pmcsr & PCIM_PSTAT_DMASK) {
10638             /* delay required during transition out of D3hot */
10639             DELAY(20000);
10640         }
10641
10642         break;
10643
10644     case PCI_PM_D3hot:
10645         /* XXX if there are other clients above don't shut down the power */
10646
10647         /* don't shut down the power for emulation and FPGA */
10648         if (CHIP_REV_IS_SLOW(sc)) {
10649             return (0);
10650         }
10651
10652         pmcsr &= ~PCIM_PSTAT_DMASK;
10653         pmcsr |= PCIM_PSTAT_D3;
10654
10655         if (sc->wol) {
10656             pmcsr |= PCIM_PSTAT_PMEENABLE;
10657         }
10658
10659         pci_write_config(sc->dev,
10660                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
10661                          pmcsr, 4);
10662
10663         /*
10664          * No more memory access after this point until device is brought back
10665          * to D0 state.
10666          */
10667         break;
10668
10669     default:
10670         BLOGE(sc, "Can't support PCI power state = 0x%x pmcsr 0x%x\n",
10671             state, pmcsr);
10672         return (-1);
10673     }
10674
10675     return (0);
10676 }
10677
10678
10679 /* return true if succeeded to acquire the lock */
10680 static uint8_t
10681 bxe_trylock_hw_lock(struct bxe_softc *sc,
10682                     uint32_t         resource)
10683 {
10684     uint32_t lock_status;
10685     uint32_t resource_bit = (1 << resource);
10686     int func = SC_FUNC(sc);
10687     uint32_t hw_lock_control_reg;
10688
10689     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
10690
10691     /* Validating that the resource is within range */
10692     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
10693         BLOGD(sc, DBG_LOAD,
10694               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
10695               resource, HW_LOCK_MAX_RESOURCE_VALUE);
10696         return (FALSE);
10697     }
10698
10699     if (func <= 5) {
10700         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
10701     } else {
10702         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
10703     }
10704
10705     /* try to acquire the lock */
10706     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
10707     lock_status = REG_RD(sc, hw_lock_control_reg);
10708     if (lock_status & resource_bit) {
10709         return (TRUE);
10710     }
10711
10712     BLOGE(sc, "Failed to get a resource lock 0x%x func %d "
10713         "lock_status 0x%x resource_bit 0x%x\n", resource, func,
10714         lock_status, resource_bit);
10715
10716     return (FALSE);
10717 }
10718
10719 /*
10720  * Get the recovery leader resource id according to the engine this function
10721  * belongs to. Currently only only 2 engines is supported.
10722  */
10723 static int
10724 bxe_get_leader_lock_resource(struct bxe_softc *sc)
10725 {
10726     if (SC_PATH(sc)) {
10727         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
10728     } else {
10729         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
10730     }
10731 }
10732
10733 /* try to acquire a leader lock for current engine */
10734 static uint8_t
10735 bxe_trylock_leader_lock(struct bxe_softc *sc)
10736 {
10737     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
10738 }
10739
10740 static int
10741 bxe_release_leader_lock(struct bxe_softc *sc)
10742 {
10743     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
10744 }
10745
10746 /* close gates #2, #3 and #4 */
10747 static void
10748 bxe_set_234_gates(struct bxe_softc *sc,
10749                   uint8_t          close)
10750 {
10751     uint32_t val;
10752
10753     /* gates #2 and #4a are closed/opened for "not E1" only */
10754     if (!CHIP_IS_E1(sc)) {
10755         /* #4 */
10756         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
10757         /* #2 */
10758         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
10759     }
10760
10761     /* #3 */
10762     if (CHIP_IS_E1x(sc)) {
10763         /* prevent interrupts from HC on both ports */
10764         val = REG_RD(sc, HC_REG_CONFIG_1);
10765         REG_WR(sc, HC_REG_CONFIG_1,
10766                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
10767                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
10768
10769         val = REG_RD(sc, HC_REG_CONFIG_0);
10770         REG_WR(sc, HC_REG_CONFIG_0,
10771                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
10772                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
10773     } else {
10774         /* Prevent incomming interrupts in IGU */
10775         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
10776
10777         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
10778                (!close) ?
10779                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
10780                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
10781     }
10782
10783     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
10784           close ? "closing" : "opening");
10785
10786     wmb();
10787 }
10788
10789 /* poll for pending writes bit, it should get cleared in no more than 1s */
10790 static int
10791 bxe_er_poll_igu_vq(struct bxe_softc *sc)
10792 {
10793     uint32_t cnt = 1000;
10794     uint32_t pend_bits = 0;
10795
10796     do {
10797         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
10798
10799         if (pend_bits == 0) {
10800             break;
10801         }
10802
10803         DELAY(1000);
10804     } while (--cnt > 0);
10805
10806     if (cnt == 0) {
10807         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
10808         return (-1);
10809     }
10810
10811     return (0);
10812 }
10813
10814 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
10815
10816 static void
10817 bxe_clp_reset_prep(struct bxe_softc *sc,
10818                    uint32_t         *magic_val)
10819 {
10820     /* Do some magic... */
10821     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
10822     *magic_val = val & SHARED_MF_CLP_MAGIC;
10823     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
10824 }
10825
10826 /* restore the value of the 'magic' bit */
10827 static void
10828 bxe_clp_reset_done(struct bxe_softc *sc,
10829                    uint32_t         magic_val)
10830 {
10831     /* Restore the 'magic' bit value... */
10832     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
10833     MFCFG_WR(sc, shared_mf_config.clp_mb,
10834               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
10835 }
10836
10837 /* prepare for MCP reset, takes care of CLP configurations */
10838 static void
10839 bxe_reset_mcp_prep(struct bxe_softc *sc,
10840                    uint32_t         *magic_val)
10841 {
10842     uint32_t shmem;
10843     uint32_t validity_offset;
10844
10845     /* set `magic' bit in order to save MF config */
10846     if (!CHIP_IS_E1(sc)) {
10847         bxe_clp_reset_prep(sc, magic_val);
10848     }
10849
10850     /* get shmem offset */
10851     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
10852     validity_offset =
10853         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
10854
10855     /* Clear validity map flags */
10856     if (shmem > 0) {
10857         REG_WR(sc, shmem + validity_offset, 0);
10858     }
10859 }
10860
10861 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
10862 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
10863
10864 static void
10865 bxe_mcp_wait_one(struct bxe_softc *sc)
10866 {
10867     /* special handling for emulation and FPGA (10 times longer) */
10868     if (CHIP_REV_IS_SLOW(sc)) {
10869         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
10870     } else {
10871         DELAY((MCP_ONE_TIMEOUT) * 1000);
10872     }
10873 }
10874
10875 /* initialize shmem_base and waits for validity signature to appear */
10876 static int
10877 bxe_init_shmem(struct bxe_softc *sc)
10878 {
10879     int cnt = 0;
10880     uint32_t val = 0;
10881
10882     do {
10883         sc->devinfo.shmem_base     =
10884         sc->link_params.shmem_base =
10885             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
10886
10887         if (sc->devinfo.shmem_base) {
10888             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
10889             if (val & SHR_MEM_VALIDITY_MB)
10890                 return (0);
10891         }
10892
10893         bxe_mcp_wait_one(sc);
10894
10895     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
10896
10897     BLOGE(sc, "BAD MCP validity signature\n");
10898
10899     return (-1);
10900 }
10901
10902 static int
10903 bxe_reset_mcp_comp(struct bxe_softc *sc,
10904                    uint32_t         magic_val)
10905 {
10906     int rc = bxe_init_shmem(sc);
10907
10908     /* Restore the `magic' bit value */
10909     if (!CHIP_IS_E1(sc)) {
10910         bxe_clp_reset_done(sc, magic_val);
10911     }
10912
10913     return (rc);
10914 }
10915
10916 static void
10917 bxe_pxp_prep(struct bxe_softc *sc)
10918 {
10919     if (!CHIP_IS_E1(sc)) {
10920         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
10921         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
10922         wmb();
10923     }
10924 }
10925
10926 /*
10927  * Reset the whole chip except for:
10928  *      - PCIE core
10929  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
10930  *      - IGU
10931  *      - MISC (including AEU)
10932  *      - GRC
10933  *      - RBCN, RBCP
10934  */
10935 static void
10936 bxe_process_kill_chip_reset(struct bxe_softc *sc,
10937                             uint8_t          global)
10938 {
10939     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
10940     uint32_t global_bits2, stay_reset2;
10941
10942     /*
10943      * Bits that have to be set in reset_mask2 if we want to reset 'global'
10944      * (per chip) blocks.
10945      */
10946     global_bits2 =
10947         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
10948         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
10949
10950     /*
10951      * Don't reset the following blocks.
10952      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
10953      *            reset, as in 4 port device they might still be owned
10954      *            by the MCP (there is only one leader per path).
10955      */
10956     not_reset_mask1 =
10957         MISC_REGISTERS_RESET_REG_1_RST_HC |
10958         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
10959         MISC_REGISTERS_RESET_REG_1_RST_PXP;
10960
10961     not_reset_mask2 =
10962         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
10963         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
10964         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
10965         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
10966         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
10967         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
10968         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
10969         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
10970         MISC_REGISTERS_RESET_REG_2_RST_ATC |
10971         MISC_REGISTERS_RESET_REG_2_PGLC |
10972         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
10973         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
10974         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
10975         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
10976         MISC_REGISTERS_RESET_REG_2_UMAC0 |
10977         MISC_REGISTERS_RESET_REG_2_UMAC1;
10978
10979     /*
10980      * Keep the following blocks in reset:
10981      *  - all xxMACs are handled by the elink code.
10982      */
10983     stay_reset2 =
10984         MISC_REGISTERS_RESET_REG_2_XMAC |
10985         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
10986
10987     /* Full reset masks according to the chip */
10988     reset_mask1 = 0xffffffff;
10989
10990     if (CHIP_IS_E1(sc))
10991         reset_mask2 = 0xffff;
10992     else if (CHIP_IS_E1H(sc))
10993         reset_mask2 = 0x1ffff;
10994     else if (CHIP_IS_E2(sc))
10995         reset_mask2 = 0xfffff;
10996     else /* CHIP_IS_E3 */
10997         reset_mask2 = 0x3ffffff;
10998
10999     /* Don't reset global blocks unless we need to */
11000     if (!global)
11001         reset_mask2 &= ~global_bits2;
11002
11003     /*
11004      * In case of attention in the QM, we need to reset PXP
11005      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
11006      * because otherwise QM reset would release 'close the gates' shortly
11007      * before resetting the PXP, then the PSWRQ would send a write
11008      * request to PGLUE. Then when PXP is reset, PGLUE would try to
11009      * read the payload data from PSWWR, but PSWWR would not
11010      * respond. The write queue in PGLUE would stuck, dmae commands
11011      * would not return. Therefore it's important to reset the second
11012      * reset register (containing the
11013      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
11014      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
11015      * bit).
11016      */
11017     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
11018            reset_mask2 & (~not_reset_mask2));
11019
11020     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
11021            reset_mask1 & (~not_reset_mask1));
11022
11023     mb();
11024     wmb();
11025
11026     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
11027            reset_mask2 & (~stay_reset2));
11028
11029     mb();
11030     wmb();
11031
11032     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
11033     wmb();
11034 }
11035
11036 static int
11037 bxe_process_kill(struct bxe_softc *sc,
11038                  uint8_t          global)
11039 {
11040     int cnt = 1000;
11041     uint32_t val = 0;
11042     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
11043     uint32_t tags_63_32 = 0;
11044
11045     /* Empty the Tetris buffer, wait for 1s */
11046     do {
11047         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
11048         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
11049         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11050         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11051         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11052         if (CHIP_IS_E3(sc)) {
11053             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11054         }
11055
11056         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11057             ((port_is_idle_0 & 0x1) == 0x1) &&
11058             ((port_is_idle_1 & 0x1) == 0x1) &&
11059             (pgl_exp_rom2 == 0xffffffff) &&
11060             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11061             break;
11062         DELAY(1000);
11063     } while (cnt-- > 0);
11064
11065     if (cnt <= 0) {
11066         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11067                   "are still outstanding read requests after 1s! "
11068                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11069                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11070               sr_cnt, blk_cnt, port_is_idle_0,
11071               port_is_idle_1, pgl_exp_rom2);
11072         return (-1);
11073     }
11074
11075     mb();
11076
11077     /* Close gates #2, #3 and #4 */
11078     bxe_set_234_gates(sc, TRUE);
11079
11080     /* Poll for IGU VQs for 57712 and newer chips */
11081     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11082         return (-1);
11083     }
11084
11085     /* XXX indicate that "process kill" is in progress to MCP */
11086
11087     /* clear "unprepared" bit */
11088     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11089     mb();
11090
11091     /* Make sure all is written to the chip before the reset */
11092     wmb();
11093
11094     /*
11095      * Wait for 1ms to empty GLUE and PCI-E core queues,
11096      * PSWHST, GRC and PSWRD Tetris buffer.
11097      */
11098     DELAY(1000);
11099
11100     /* Prepare to chip reset: */
11101     /* MCP */
11102     if (global) {
11103         bxe_reset_mcp_prep(sc, &val);
11104     }
11105
11106     /* PXP */
11107     bxe_pxp_prep(sc);
11108     mb();
11109
11110     /* reset the chip */
11111     bxe_process_kill_chip_reset(sc, global);
11112     mb();
11113
11114     /* clear errors in PGB */
11115     if (!CHIP_IS_E1(sc))
11116         REG_WR(sc, PGLUE_B_REG_LATCHED_ERRORS_CLR, 0x7f);
11117
11118     /* Recover after reset: */
11119     /* MCP */
11120     if (global && bxe_reset_mcp_comp(sc, val)) {
11121         return (-1);
11122     }
11123
11124     /* XXX add resetting the NO_MCP mode DB here */
11125
11126     /* Open the gates #2, #3 and #4 */
11127     bxe_set_234_gates(sc, FALSE);
11128
11129     /* XXX
11130      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11131      * re-enable attentions
11132      */
11133
11134     return (0);
11135 }
11136
11137 static int
11138 bxe_leader_reset(struct bxe_softc *sc)
11139 {
11140     int rc = 0;
11141     uint8_t global = bxe_reset_is_global(sc);
11142     uint32_t load_code;
11143
11144     /*
11145      * If not going to reset MCP, load "fake" driver to reset HW while
11146      * driver is owner of the HW.
11147      */
11148     if (!global && !BXE_NOMCP(sc)) {
11149         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11150                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11151         if (!load_code) {
11152             BLOGE(sc, "MCP response failure, aborting\n");
11153             rc = -1;
11154             goto exit_leader_reset;
11155         }
11156
11157         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11158             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11159             BLOGE(sc, "MCP unexpected response, aborting\n");
11160             rc = -1;
11161             goto exit_leader_reset2;
11162         }
11163
11164         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11165         if (!load_code) {
11166             BLOGE(sc, "MCP response failure, aborting\n");
11167             rc = -1;
11168             goto exit_leader_reset2;
11169         }
11170     }
11171
11172     /* try to recover after the failure */
11173     if (bxe_process_kill(sc, global)) {
11174         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11175         rc = -1;
11176         goto exit_leader_reset2;
11177     }
11178
11179     /*
11180      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11181      * state.
11182      */
11183     bxe_set_reset_done(sc);
11184     if (global) {
11185         bxe_clear_reset_global(sc);
11186     }
11187
11188 exit_leader_reset2:
11189
11190     /* unload "fake driver" if it was loaded */
11191     if (!global && !BXE_NOMCP(sc)) {
11192         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11193         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11194     }
11195
11196 exit_leader_reset:
11197
11198     sc->is_leader = 0;
11199     bxe_release_leader_lock(sc);
11200
11201     mb();
11202     return (rc);
11203 }
11204
11205 /*
11206  * prepare INIT transition, parameters configured:
11207  *   - HC configuration
11208  *   - Queue's CDU context
11209  */
11210 static void
11211 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11212                    struct bxe_fastpath            *fp,
11213                    struct ecore_queue_init_params *init_params)
11214 {
11215     uint8_t cos;
11216     int cxt_index, cxt_offset;
11217
11218     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11219     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11220
11221     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11222     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11223
11224     /* HC rate */
11225     init_params->rx.hc_rate =
11226         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11227     init_params->tx.hc_rate =
11228         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11229
11230     /* FW SB ID */
11231     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11232
11233     /* CQ index among the SB indices */
11234     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11235     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11236
11237     /* set maximum number of COSs supported by this queue */
11238     init_params->max_cos = sc->max_cos;
11239
11240     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11241           fp->index, init_params->max_cos);
11242
11243     /* set the context pointers queue object */
11244     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11245         /* XXX change index/cid here if ever support multiple tx CoS */
11246         /* fp->txdata[cos]->cid */
11247         cxt_index = fp->index / ILT_PAGE_CIDS;
11248         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11249         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11250     }
11251 }
11252
11253 /* set flags that are common for the Tx-only and not normal connections */
11254 static unsigned long
11255 bxe_get_common_flags(struct bxe_softc    *sc,
11256                      struct bxe_fastpath *fp,
11257                      uint8_t             zero_stats)
11258 {
11259     unsigned long flags = 0;
11260
11261     /* PF driver will always initialize the Queue to an ACTIVE state */
11262     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11263
11264     /*
11265      * tx only connections collect statistics (on the same index as the
11266      * parent connection). The statistics are zeroed when the parent
11267      * connection is initialized.
11268      */
11269
11270     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11271     if (zero_stats) {
11272         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11273     }
11274
11275     /*
11276      * tx only connections can support tx-switching, though their
11277      * CoS-ness doesn't survive the loopback
11278      */
11279     if (sc->flags & BXE_TX_SWITCHING) {
11280         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11281     }
11282
11283     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11284
11285     return (flags);
11286 }
11287
11288 static unsigned long
11289 bxe_get_q_flags(struct bxe_softc    *sc,
11290                 struct bxe_fastpath *fp,
11291                 uint8_t             leading)
11292 {
11293     unsigned long flags = 0;
11294
11295     if (IS_MF_SD(sc)) {
11296         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11297     }
11298
11299     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11300         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11301         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11302     }
11303
11304     if (leading) {
11305         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11306         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11307     }
11308
11309     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11310
11311     /* merge with common flags */
11312     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11313 }
11314
11315 static void
11316 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11317                       struct bxe_fastpath               *fp,
11318                       struct ecore_general_setup_params *gen_init,
11319                       uint8_t                           cos)
11320 {
11321     gen_init->stat_id = bxe_stats_id(fp);
11322     gen_init->spcl_id = fp->cl_id;
11323     gen_init->mtu = sc->mtu;
11324     gen_init->cos = cos;
11325 }
11326
11327 static void
11328 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11329                  struct bxe_fastpath           *fp,
11330                  struct rxq_pause_params       *pause,
11331                  struct ecore_rxq_setup_params *rxq_init)
11332 {
11333     uint8_t max_sge = 0;
11334     uint16_t sge_sz = 0;
11335     uint16_t tpa_agg_size = 0;
11336
11337     pause->sge_th_lo = SGE_TH_LO(sc);
11338     pause->sge_th_hi = SGE_TH_HI(sc);
11339
11340     /* validate SGE ring has enough to cross high threshold */
11341     if (sc->dropless_fc &&
11342             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11343             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11344         BLOGW(sc, "sge ring threshold limit\n");
11345     }
11346
11347     /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11348     tpa_agg_size = (2 * sc->mtu);
11349     if (tpa_agg_size < sc->max_aggregation_size) {
11350         tpa_agg_size = sc->max_aggregation_size;
11351     }
11352
11353     max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11354     max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11355                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11356     sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11357
11358     /* pause - not for e1 */
11359     if (!CHIP_IS_E1(sc)) {
11360         pause->bd_th_lo = BD_TH_LO(sc);
11361         pause->bd_th_hi = BD_TH_HI(sc);
11362
11363         pause->rcq_th_lo = RCQ_TH_LO(sc);
11364         pause->rcq_th_hi = RCQ_TH_HI(sc);
11365
11366         /* validate rings have enough entries to cross high thresholds */
11367         if (sc->dropless_fc &&
11368             pause->bd_th_hi + FW_PREFETCH_CNT >
11369             sc->rx_ring_size) {
11370             BLOGW(sc, "rx bd ring threshold limit\n");
11371         }
11372
11373         if (sc->dropless_fc &&
11374             pause->rcq_th_hi + FW_PREFETCH_CNT >
11375             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11376             BLOGW(sc, "rcq ring threshold limit\n");
11377         }
11378
11379         pause->pri_map = 1;
11380     }
11381
11382     /* rxq setup */
11383     rxq_init->dscr_map   = fp->rx_dma.paddr;
11384     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11385     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11386     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11387
11388     /*
11389      * This should be a maximum number of data bytes that may be
11390      * placed on the BD (not including paddings).
11391      */
11392     rxq_init->buf_sz = (fp->rx_buf_size -
11393                         IP_HEADER_ALIGNMENT_PADDING);
11394
11395     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11396     rxq_init->tpa_agg_sz      = tpa_agg_size;
11397     rxq_init->sge_buf_sz      = sge_sz;
11398     rxq_init->max_sges_pkt    = max_sge;
11399     rxq_init->rss_engine_id   = SC_FUNC(sc);
11400     rxq_init->mcast_engine_id = SC_FUNC(sc);
11401
11402     /*
11403      * Maximum number or simultaneous TPA aggregation for this Queue.
11404      * For PF Clients it should be the maximum available number.
11405      * VF driver(s) may want to define it to a smaller value.
11406      */
11407     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11408
11409     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11410     rxq_init->fw_sb_id = fp->fw_sb_id;
11411
11412     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11413
11414     /*
11415      * configure silent vlan removal
11416      * if multi function mode is afex, then mask default vlan
11417      */
11418     if (IS_MF_AFEX(sc)) {
11419         rxq_init->silent_removal_value =
11420             sc->devinfo.mf_info.afex_def_vlan_tag;
11421         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11422     }
11423 }
11424
11425 static void
11426 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11427                  struct bxe_fastpath           *fp,
11428                  struct ecore_txq_setup_params *txq_init,
11429                  uint8_t                       cos)
11430 {
11431     /*
11432      * XXX If multiple CoS is ever supported then each fastpath structure
11433      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11434      * fp->txdata[cos]->tx_dma.paddr;
11435      */
11436     txq_init->dscr_map     = fp->tx_dma.paddr;
11437     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11438     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11439     txq_init->fw_sb_id     = fp->fw_sb_id;
11440
11441     /*
11442      * set the TSS leading client id for TX classfication to the
11443      * leading RSS client id
11444      */
11445     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11446 }
11447
11448 /*
11449  * This function performs 2 steps in a queue state machine:
11450  *   1) RESET->INIT
11451  *   2) INIT->SETUP
11452  */
11453 static int
11454 bxe_setup_queue(struct bxe_softc    *sc,
11455                 struct bxe_fastpath *fp,
11456                 uint8_t             leading)
11457 {
11458     struct ecore_queue_state_params q_params = { NULL };
11459     struct ecore_queue_setup_params *setup_params =
11460                         &q_params.params.setup;
11461     int rc;
11462
11463     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11464
11465     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11466
11467     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11468
11469     /* we want to wait for completion in this context */
11470     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11471
11472     /* prepare the INIT parameters */
11473     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11474
11475     /* Set the command */
11476     q_params.cmd = ECORE_Q_CMD_INIT;
11477
11478     /* Change the state to INIT */
11479     rc = ecore_queue_state_change(sc, &q_params);
11480     if (rc) {
11481         BLOGE(sc, "Queue(%d) INIT failed rc = %d\n", fp->index, rc);
11482         return (rc);
11483     }
11484
11485     BLOGD(sc, DBG_LOAD, "init complete\n");
11486
11487     /* now move the Queue to the SETUP state */
11488     memset(setup_params, 0, sizeof(*setup_params));
11489
11490     /* set Queue flags */
11491     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11492
11493     /* set general SETUP parameters */
11494     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11495                           FIRST_TX_COS_INDEX);
11496
11497     bxe_pf_rx_q_prep(sc, fp,
11498                      &setup_params->pause_params,
11499                      &setup_params->rxq_params);
11500
11501     bxe_pf_tx_q_prep(sc, fp,
11502                      &setup_params->txq_params,
11503                      FIRST_TX_COS_INDEX);
11504
11505     /* Set the command */
11506     q_params.cmd = ECORE_Q_CMD_SETUP;
11507
11508     /* change the state to SETUP */
11509     rc = ecore_queue_state_change(sc, &q_params);
11510     if (rc) {
11511         BLOGE(sc, "Queue(%d) SETUP failed (rc = %d)\n", fp->index, rc);
11512         return (rc);
11513     }
11514
11515     return (rc);
11516 }
11517
11518 static int
11519 bxe_setup_leading(struct bxe_softc *sc)
11520 {
11521     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11522 }
11523
11524 static int
11525 bxe_config_rss_pf(struct bxe_softc            *sc,
11526                   struct ecore_rss_config_obj *rss_obj,
11527                   uint8_t                     config_hash)
11528 {
11529     struct ecore_config_rss_params params = { NULL };
11530     int i;
11531
11532     /*
11533      * Although RSS is meaningless when there is a single HW queue we
11534      * still need it enabled in order to have HW Rx hash generated.
11535      */
11536
11537     params.rss_obj = rss_obj;
11538
11539     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
11540
11541     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
11542
11543     /* RSS configuration */
11544     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
11545     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
11546     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
11547     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
11548     if (rss_obj->udp_rss_v4) {
11549         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
11550     }
11551     if (rss_obj->udp_rss_v6) {
11552         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
11553     }
11554
11555     /* Hash bits */
11556     params.rss_result_mask = MULTI_MASK;
11557
11558     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
11559
11560     if (config_hash) {
11561         /* RSS keys */
11562         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
11563             params.rss_key[i] = arc4random();
11564         }
11565
11566         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
11567     }
11568
11569     return (ecore_config_rss(sc, &params));
11570 }
11571
11572 static int
11573 bxe_config_rss_eth(struct bxe_softc *sc,
11574                    uint8_t          config_hash)
11575 {
11576     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
11577 }
11578
11579 static int
11580 bxe_init_rss_pf(struct bxe_softc *sc)
11581 {
11582     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
11583     int i;
11584
11585     /*
11586      * Prepare the initial contents of the indirection table if
11587      * RSS is enabled
11588      */
11589     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
11590         sc->rss_conf_obj.ind_table[i] =
11591             (sc->fp->cl_id + (i % num_eth_queues));
11592     }
11593
11594     if (sc->udp_rss) {
11595         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
11596     }
11597
11598     /*
11599      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
11600      * per-port, so if explicit configuration is needed, do it only
11601      * for a PMF.
11602      *
11603      * For 57712 and newer it's a per-function configuration.
11604      */
11605     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
11606 }
11607
11608 static int
11609 bxe_set_mac_one(struct bxe_softc          *sc,
11610                 uint8_t                   *mac,
11611                 struct ecore_vlan_mac_obj *obj,
11612                 uint8_t                   set,
11613                 int                       mac_type,
11614                 unsigned long             *ramrod_flags)
11615 {
11616     struct ecore_vlan_mac_ramrod_params ramrod_param;
11617     int rc;
11618
11619     memset(&ramrod_param, 0, sizeof(ramrod_param));
11620
11621     /* fill in general parameters */
11622     ramrod_param.vlan_mac_obj = obj;
11623     ramrod_param.ramrod_flags = *ramrod_flags;
11624
11625     /* fill a user request section if needed */
11626     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
11627         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
11628
11629         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
11630
11631         /* Set the command: ADD or DEL */
11632         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
11633                                             ECORE_VLAN_MAC_DEL;
11634     }
11635
11636     rc = ecore_config_vlan_mac(sc, &ramrod_param);
11637
11638     if (rc == ECORE_EXISTS) {
11639         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
11640         /* do not treat adding same MAC as error */
11641         rc = 0;
11642     } else if (rc < 0) {
11643         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
11644     }
11645
11646     return (rc);
11647 }
11648
11649 static int
11650 bxe_set_eth_mac(struct bxe_softc *sc,
11651                 uint8_t          set)
11652 {
11653     unsigned long ramrod_flags = 0;
11654
11655     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
11656
11657     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
11658
11659     /* Eth MAC is set on RSS leading client (fp[0]) */
11660     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
11661                             &sc->sp_objs->mac_obj,
11662                             set, ECORE_ETH_MAC, &ramrod_flags));
11663 }
11664
11665 static int
11666 bxe_get_cur_phy_idx(struct bxe_softc *sc)
11667 {
11668     uint32_t sel_phy_idx = 0;
11669
11670     if (sc->link_params.num_phys <= 1) {
11671         return (ELINK_INT_PHY);
11672     }
11673
11674     if (sc->link_vars.link_up) {
11675         sel_phy_idx = ELINK_EXT_PHY1;
11676         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
11677         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
11678             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
11679              ELINK_SUPPORTED_FIBRE))
11680             sel_phy_idx = ELINK_EXT_PHY2;
11681     } else {
11682         switch (elink_phy_selection(&sc->link_params)) {
11683         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
11684         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
11685         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
11686                sel_phy_idx = ELINK_EXT_PHY1;
11687                break;
11688         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
11689         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
11690                sel_phy_idx = ELINK_EXT_PHY2;
11691                break;
11692         }
11693     }
11694
11695     return (sel_phy_idx);
11696 }
11697
11698 static int
11699 bxe_get_link_cfg_idx(struct bxe_softc *sc)
11700 {
11701     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
11702
11703     /*
11704      * The selected activated PHY is always after swapping (in case PHY
11705      * swapping is enabled). So when swapping is enabled, we need to reverse
11706      * the configuration
11707      */
11708
11709     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
11710         if (sel_phy_idx == ELINK_EXT_PHY1)
11711             sel_phy_idx = ELINK_EXT_PHY2;
11712         else if (sel_phy_idx == ELINK_EXT_PHY2)
11713             sel_phy_idx = ELINK_EXT_PHY1;
11714     }
11715
11716     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
11717 }
11718
11719 static void
11720 bxe_set_requested_fc(struct bxe_softc *sc)
11721 {
11722     /*
11723      * Initialize link parameters structure variables
11724      * It is recommended to turn off RX FC for jumbo frames
11725      * for better performance
11726      */
11727     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
11728         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
11729     } else {
11730         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
11731     }
11732 }
11733
11734 static void
11735 bxe_calc_fc_adv(struct bxe_softc *sc)
11736 {
11737     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
11738     switch (sc->link_vars.ieee_fc &
11739             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
11740     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
11741     default:
11742         sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
11743                                            ADVERTISED_Pause);
11744         break;
11745
11746     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
11747         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
11748                                           ADVERTISED_Pause);
11749         break;
11750
11751     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
11752         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
11753         break;
11754     }
11755 }
11756
11757 static uint16_t
11758 bxe_get_mf_speed(struct bxe_softc *sc)
11759 {
11760     uint16_t line_speed = sc->link_vars.line_speed;
11761     if (IS_MF(sc)) {
11762         uint16_t maxCfg =
11763             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
11764
11765         /* calculate the current MAX line speed limit for the MF devices */
11766         if (IS_MF_SI(sc)) {
11767             line_speed = (line_speed * maxCfg) / 100;
11768         } else { /* SD mode */
11769             uint16_t vn_max_rate = maxCfg * 100;
11770
11771             if (vn_max_rate < line_speed) {
11772                 line_speed = vn_max_rate;
11773             }
11774         }
11775     }
11776
11777     return (line_speed);
11778 }
11779
11780 static void
11781 bxe_fill_report_data(struct bxe_softc            *sc,
11782                      struct bxe_link_report_data *data)
11783 {
11784     uint16_t line_speed = bxe_get_mf_speed(sc);
11785
11786     memset(data, 0, sizeof(*data));
11787
11788     /* fill the report data with the effective line speed */
11789     data->line_speed = line_speed;
11790
11791     /* Link is down */
11792     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
11793         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
11794     }
11795
11796     /* Full DUPLEX */
11797     if (sc->link_vars.duplex == DUPLEX_FULL) {
11798         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
11799     }
11800
11801     /* Rx Flow Control is ON */
11802     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
11803         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
11804     }
11805
11806     /* Tx Flow Control is ON */
11807     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
11808         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
11809     }
11810 }
11811
11812 /* report link status to OS, should be called under phy_lock */
11813 static void
11814 bxe_link_report_locked(struct bxe_softc *sc)
11815 {
11816     struct bxe_link_report_data cur_data;
11817
11818     /* reread mf_cfg */
11819     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
11820         bxe_read_mf_cfg(sc);
11821     }
11822
11823     /* Read the current link report info */
11824     bxe_fill_report_data(sc, &cur_data);
11825
11826     /* Don't report link down or exactly the same link status twice */
11827     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
11828         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
11829                       &sc->last_reported_link.link_report_flags) &&
11830          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
11831                       &cur_data.link_report_flags))) {
11832         return;
11833     }
11834
11835     sc->link_cnt++;
11836
11837     /* report new link params and remember the state for the next time */
11838     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
11839
11840     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
11841                      &cur_data.link_report_flags)) {
11842         if_link_state_change(sc->ifnet, LINK_STATE_DOWN);
11843         BLOGI(sc, "NIC Link is Down\n");
11844     } else {
11845         const char *duplex;
11846         const char *flow;
11847
11848         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
11849                                    &cur_data.link_report_flags)) {
11850             duplex = "full";
11851         } else {
11852             duplex = "half";
11853         }
11854
11855         /*
11856          * Handle the FC at the end so that only these flags would be
11857          * possibly set. This way we may easily check if there is no FC
11858          * enabled.
11859          */
11860         if (cur_data.link_report_flags) {
11861             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
11862                              &cur_data.link_report_flags) &&
11863                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
11864                              &cur_data.link_report_flags)) {
11865                 flow = "ON - receive & transmit";
11866             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
11867                                     &cur_data.link_report_flags) &&
11868                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
11869                                      &cur_data.link_report_flags)) {
11870                 flow = "ON - receive";
11871             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
11872                                      &cur_data.link_report_flags) &&
11873                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
11874                                     &cur_data.link_report_flags)) {
11875                 flow = "ON - transmit";
11876             } else {
11877                 flow = "none"; /* possible? */
11878             }
11879         } else {
11880             flow = "none";
11881         }
11882
11883         if_link_state_change(sc->ifnet, LINK_STATE_UP);
11884         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
11885               cur_data.line_speed, duplex, flow);
11886     }
11887 }
11888
11889 static void
11890 bxe_link_report(struct bxe_softc *sc)
11891 {
11892     bxe_acquire_phy_lock(sc);
11893     bxe_link_report_locked(sc);
11894     bxe_release_phy_lock(sc);
11895 }
11896
11897 static void
11898 bxe_link_status_update(struct bxe_softc *sc)
11899 {
11900     if (sc->state != BXE_STATE_OPEN) {
11901         return;
11902     }
11903
11904     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
11905         elink_link_status_update(&sc->link_params, &sc->link_vars);
11906     } else {
11907         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
11908                                   ELINK_SUPPORTED_10baseT_Full |
11909                                   ELINK_SUPPORTED_100baseT_Half |
11910                                   ELINK_SUPPORTED_100baseT_Full |
11911                                   ELINK_SUPPORTED_1000baseT_Full |
11912                                   ELINK_SUPPORTED_2500baseX_Full |
11913                                   ELINK_SUPPORTED_10000baseT_Full |
11914                                   ELINK_SUPPORTED_TP |
11915                                   ELINK_SUPPORTED_FIBRE |
11916                                   ELINK_SUPPORTED_Autoneg |
11917                                   ELINK_SUPPORTED_Pause |
11918                                   ELINK_SUPPORTED_Asym_Pause);
11919         sc->port.advertising[0] = sc->port.supported[0];
11920
11921         sc->link_params.sc                = sc;
11922         sc->link_params.port              = SC_PORT(sc);
11923         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
11924         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
11925         sc->link_params.req_line_speed[0] = SPEED_10000;
11926         sc->link_params.speed_cap_mask[0] = 0x7f0000;
11927         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
11928
11929         if (CHIP_REV_IS_FPGA(sc)) {
11930             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
11931             sc->link_vars.line_speed  = ELINK_SPEED_1000;
11932             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
11933                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
11934         } else {
11935             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
11936             sc->link_vars.line_speed  = ELINK_SPEED_10000;
11937             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
11938                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
11939         }
11940
11941         sc->link_vars.link_up = 1;
11942
11943         sc->link_vars.duplex    = DUPLEX_FULL;
11944         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
11945
11946         if (IS_PF(sc)) {
11947             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
11948             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
11949             bxe_link_report(sc);
11950         }
11951     }
11952
11953     if (IS_PF(sc)) {
11954         if (sc->link_vars.link_up) {
11955             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
11956         } else {
11957             bxe_stats_handle(sc, STATS_EVENT_STOP);
11958         }
11959         bxe_link_report(sc);
11960     } else {
11961         bxe_link_report(sc);
11962         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
11963     }
11964 }
11965
11966 static int
11967 bxe_initial_phy_init(struct bxe_softc *sc,
11968                      int              load_mode)
11969 {
11970     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
11971     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
11972     struct elink_params *lp = &sc->link_params;
11973
11974     bxe_set_requested_fc(sc);
11975
11976     if (CHIP_REV_IS_SLOW(sc)) {
11977         uint32_t bond = CHIP_BOND_ID(sc);
11978         uint32_t feat = 0;
11979
11980         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
11981             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
11982         } else if (bond & 0x4) {
11983             if (CHIP_IS_E3(sc)) {
11984                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
11985             } else {
11986                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
11987             }
11988         } else if (bond & 0x8) {
11989             if (CHIP_IS_E3(sc)) {
11990                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
11991             } else {
11992                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
11993             }
11994         }
11995
11996         /* disable EMAC for E3 and above */
11997         if (bond & 0x2) {
11998             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
11999         }
12000
12001         sc->link_params.feature_config_flags |= feat;
12002     }
12003
12004     bxe_acquire_phy_lock(sc);
12005
12006     if (load_mode == LOAD_DIAG) {
12007         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
12008         /* Prefer doing PHY loopback at 10G speed, if possible */
12009         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
12010             if (lp->speed_cap_mask[cfg_idx] &
12011                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
12012                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
12013             } else {
12014                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
12015             }
12016         }
12017     }
12018
12019     if (load_mode == LOAD_LOOPBACK_EXT) {
12020         lp->loopback_mode = ELINK_LOOPBACK_EXT;
12021     }
12022
12023     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
12024
12025     bxe_release_phy_lock(sc);
12026
12027     bxe_calc_fc_adv(sc);
12028
12029     if (sc->link_vars.link_up) {
12030         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12031         bxe_link_report(sc);
12032     }
12033
12034     if (!CHIP_REV_IS_SLOW(sc)) {
12035         bxe_periodic_start(sc);
12036     }
12037
12038     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
12039     return (rc);
12040 }
12041
12042 /* must be called under IF_ADDR_LOCK */
12043 static int
12044 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12045                          struct ecore_mcast_ramrod_params *p)
12046 {
12047     struct ifnet *ifp = sc->ifnet;
12048     int mc_count = 0;
12049     struct ifmultiaddr *ifma;
12050     struct ecore_mcast_list_elem *mc_mac;
12051
12052     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12053         if (ifma->ifma_addr->sa_family != AF_LINK) {
12054             continue;
12055         }
12056
12057         mc_count++;
12058     }
12059
12060     ECORE_LIST_INIT(&p->mcast_list);
12061     p->mcast_list_len = 0;
12062
12063     if (!mc_count) {
12064         return (0);
12065     }
12066
12067     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12068                     (M_NOWAIT | M_ZERO));
12069     if (!mc_mac) {
12070         BLOGE(sc, "Failed to allocate temp mcast list\n");
12071         return (-1);
12072     }
12073     bzero(mc_mac, (sizeof(*mc_mac) * mc_count));
12074
12075     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12076         if (ifma->ifma_addr->sa_family != AF_LINK) {
12077             continue;
12078         }
12079
12080         mc_mac->mac = (uint8_t *)LLADDR((struct sockaddr_dl *)ifma->ifma_addr);
12081         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12082
12083         BLOGD(sc, DBG_LOAD,
12084               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12085               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12086               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12087
12088         mc_mac++;
12089     }
12090
12091     p->mcast_list_len = mc_count;
12092
12093     return (0);
12094 }
12095
12096 static void
12097 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12098 {
12099     struct ecore_mcast_list_elem *mc_mac =
12100         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12101                                struct ecore_mcast_list_elem,
12102                                link);
12103
12104     if (mc_mac) {
12105         /* only a single free as all mc_macs are in the same heap array */
12106         free(mc_mac, M_DEVBUF);
12107     }
12108 }
12109
12110 static int
12111 bxe_set_mc_list(struct bxe_softc *sc)
12112 {
12113     struct ecore_mcast_ramrod_params rparam = { NULL };
12114     int rc = 0;
12115
12116     rparam.mcast_obj = &sc->mcast_obj;
12117
12118     BXE_MCAST_LOCK(sc);
12119
12120     /* first, clear all configured multicast MACs */
12121     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12122     if (rc < 0) {
12123         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12124         BXE_MCAST_UNLOCK(sc);
12125         return (rc);
12126     }
12127
12128     /* configure a new MACs list */
12129     rc = bxe_init_mcast_macs_list(sc, &rparam);
12130     if (rc) {
12131         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12132         BXE_MCAST_UNLOCK(sc);
12133         return (rc);
12134     }
12135
12136     /* Now add the new MACs */
12137     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12138     if (rc < 0) {
12139         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12140     }
12141
12142     bxe_free_mcast_macs_list(&rparam);
12143
12144     BXE_MCAST_UNLOCK(sc);
12145
12146     return (rc);
12147 }
12148
12149 static int
12150 bxe_set_uc_list(struct bxe_softc *sc)
12151 {
12152     struct ifnet *ifp = sc->ifnet;
12153     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12154     struct ifaddr *ifa;
12155     unsigned long ramrod_flags = 0;
12156     int rc;
12157
12158 #if __FreeBSD_version < 800000
12159     IF_ADDR_LOCK(ifp);
12160 #else
12161     if_addr_rlock(ifp);
12162 #endif
12163
12164     /* first schedule a cleanup up of old configuration */
12165     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12166     if (rc < 0) {
12167         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12168 #if __FreeBSD_version < 800000
12169         IF_ADDR_UNLOCK(ifp);
12170 #else
12171         if_addr_runlock(ifp);
12172 #endif
12173         return (rc);
12174     }
12175
12176     ifa = ifp->if_addr;
12177     while (ifa) {
12178         if (ifa->ifa_addr->sa_family != AF_LINK) {
12179             ifa = TAILQ_NEXT(ifa, ifa_link);
12180             continue;
12181         }
12182
12183         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12184                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12185         if (rc == -EEXIST) {
12186             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12187             /* do not treat adding same MAC as an error */
12188             rc = 0;
12189         } else if (rc < 0) {
12190             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12191 #if __FreeBSD_version < 800000
12192             IF_ADDR_UNLOCK(ifp);
12193 #else
12194             if_addr_runlock(ifp);
12195 #endif
12196             return (rc);
12197         }
12198
12199         ifa = TAILQ_NEXT(ifa, ifa_link);
12200     }
12201
12202 #if __FreeBSD_version < 800000
12203     IF_ADDR_UNLOCK(ifp);
12204 #else
12205     if_addr_runlock(ifp);
12206 #endif
12207
12208     /* Execute the pending commands */
12209     bit_set(&ramrod_flags, RAMROD_CONT);
12210     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12211                             ECORE_UC_LIST_MAC, &ramrod_flags));
12212 }
12213
12214 static void
12215 bxe_set_rx_mode(struct bxe_softc *sc)
12216 {
12217     struct ifnet *ifp = sc->ifnet;
12218     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12219
12220     if (sc->state != BXE_STATE_OPEN) {
12221         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12222         return;
12223     }
12224
12225     BLOGD(sc, DBG_SP, "ifp->if_flags=0x%x\n", ifp->if_flags);
12226
12227     if (ifp->if_flags & IFF_PROMISC) {
12228         rx_mode = BXE_RX_MODE_PROMISC;
12229     } else if ((ifp->if_flags & IFF_ALLMULTI) ||
12230                ((ifp->if_amcount > BXE_MAX_MULTICAST) &&
12231                 CHIP_IS_E1(sc))) {
12232         rx_mode = BXE_RX_MODE_ALLMULTI;
12233     } else {
12234         if (IS_PF(sc)) {
12235             /* some multicasts */
12236             if (bxe_set_mc_list(sc) < 0) {
12237                 rx_mode = BXE_RX_MODE_ALLMULTI;
12238             }
12239             if (bxe_set_uc_list(sc) < 0) {
12240                 rx_mode = BXE_RX_MODE_PROMISC;
12241             }
12242         }
12243     }
12244
12245     sc->rx_mode = rx_mode;
12246
12247     /* schedule the rx_mode command */
12248     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12249         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12250         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12251         return;
12252     }
12253
12254     if (IS_PF(sc)) {
12255         bxe_set_storm_rx_mode(sc);
12256     }
12257 }
12258
12259
12260 /* update flags in shmem */
12261 static void
12262 bxe_update_drv_flags(struct bxe_softc *sc,
12263                      uint32_t         flags,
12264                      uint32_t         set)
12265 {
12266     uint32_t drv_flags;
12267
12268     if (SHMEM2_HAS(sc, drv_flags)) {
12269         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12270         drv_flags = SHMEM2_RD(sc, drv_flags);
12271
12272         if (set) {
12273             SET_FLAGS(drv_flags, flags);
12274         } else {
12275             RESET_FLAGS(drv_flags, flags);
12276         }
12277
12278         SHMEM2_WR(sc, drv_flags, drv_flags);
12279         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12280
12281         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12282     }
12283 }
12284
12285 /* periodic timer callout routine, only runs when the interface is up */
12286
12287 static void
12288 bxe_periodic_callout_func(void *xsc)
12289 {
12290     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12291     struct bxe_fastpath *fp;
12292     uint16_t tx_bd_avail;
12293     int i;
12294
12295     if (!BXE_CORE_TRYLOCK(sc)) {
12296         /* just bail and try again next time */
12297
12298         if ((sc->state == BXE_STATE_OPEN) &&
12299             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12300             /* schedule the next periodic callout */
12301             callout_reset(&sc->periodic_callout, hz,
12302                           bxe_periodic_callout_func, sc);
12303         }
12304
12305         return;
12306     }
12307
12308     if ((sc->state != BXE_STATE_OPEN) ||
12309         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12310         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12311         BXE_CORE_UNLOCK(sc);
12312         return;
12313     }
12314
12315 #if __FreeBSD_version >= 800000
12316
12317     FOR_EACH_QUEUE(sc, i) {
12318         fp = &sc->fp[i];
12319
12320         if (BXE_FP_TX_TRYLOCK(fp)) {
12321             struct ifnet *ifp = sc->ifnet;
12322             /*
12323              * If interface was stopped due to unavailable
12324              * bds, try to process some tx completions
12325              */
12326             (void) bxe_txeof(sc, fp);
12327
12328             tx_bd_avail = bxe_tx_avail(sc, fp);
12329             if (tx_bd_avail >= BXE_TX_CLEANUP_THRESHOLD) {
12330                 bxe_tx_mq_start_locked(sc, ifp, fp, NULL);
12331             }
12332             BXE_FP_TX_UNLOCK(fp);
12333         }
12334     }
12335
12336 #else
12337
12338     fp = &sc->fp[0];
12339     if (BXE_FP_TX_TRYLOCK(fp)) {
12340         struct ifnet *ifp = sc->ifnet;
12341         /*
12342          * If interface was stopped due to unavailable
12343          * bds, try to process some tx completions
12344          */
12345         (void) bxe_txeof(sc, fp);
12346
12347         tx_bd_avail = bxe_tx_avail(sc, fp);
12348         if (tx_bd_avail >= BXE_TX_CLEANUP_THRESHOLD) {
12349             bxe_tx_start_locked(sc, ifp, fp);
12350         }
12351
12352         BXE_FP_TX_UNLOCK(fp);
12353     }
12354
12355 #endif /* #if __FreeBSD_version >= 800000 */
12356
12357     /* Check for TX timeouts on any fastpath. */
12358     FOR_EACH_QUEUE(sc, i) {
12359         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12360             /* Ruh-Roh, chip was reset! */
12361             break;
12362         }
12363     }
12364
12365     if (!CHIP_REV_IS_SLOW(sc)) {
12366         /*
12367          * This barrier is needed to ensure the ordering between the writing
12368          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12369          * the reading here.
12370          */
12371         mb();
12372         if (sc->port.pmf) {
12373             bxe_acquire_phy_lock(sc);
12374             elink_period_func(&sc->link_params, &sc->link_vars);
12375             bxe_release_phy_lock(sc);
12376         }
12377     }
12378
12379     if (IS_PF(sc) && !(sc->flags & BXE_NO_PULSE)) {
12380         int mb_idx = SC_FW_MB_IDX(sc);
12381         uint32_t drv_pulse;
12382         uint32_t mcp_pulse;
12383
12384         ++sc->fw_drv_pulse_wr_seq;
12385         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12386
12387         drv_pulse = sc->fw_drv_pulse_wr_seq;
12388         bxe_drv_pulse(sc);
12389
12390         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12391                      MCP_PULSE_SEQ_MASK);
12392
12393         /*
12394          * The delta between driver pulse and mcp response should
12395          * be 1 (before mcp response) or 0 (after mcp response).
12396          */
12397         if ((drv_pulse != mcp_pulse) &&
12398             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12399             /* someone lost a heartbeat... */
12400             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12401                   drv_pulse, mcp_pulse);
12402         }
12403     }
12404
12405     /* state is BXE_STATE_OPEN */
12406     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12407
12408     BXE_CORE_UNLOCK(sc);
12409
12410     if ((sc->state == BXE_STATE_OPEN) &&
12411         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12412         /* schedule the next periodic callout */
12413         callout_reset(&sc->periodic_callout, hz,
12414                       bxe_periodic_callout_func, sc);
12415     }
12416 }
12417
12418 static void
12419 bxe_periodic_start(struct bxe_softc *sc)
12420 {
12421     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12422     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12423 }
12424
12425 static void
12426 bxe_periodic_stop(struct bxe_softc *sc)
12427 {
12428     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12429     callout_drain(&sc->periodic_callout);
12430 }
12431
12432 /* start the controller */
12433 static __noinline int
12434 bxe_nic_load(struct bxe_softc *sc,
12435              int              load_mode)
12436 {
12437     uint32_t val;
12438     int load_code = 0;
12439     int i, rc = 0;
12440
12441     BXE_CORE_LOCK_ASSERT(sc);
12442
12443     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12444
12445     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12446
12447     if (IS_PF(sc)) {
12448         /* must be called before memory allocation and HW init */
12449         bxe_ilt_set_info(sc);
12450     }
12451
12452     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12453
12454     bxe_set_fp_rx_buf_size(sc);
12455
12456     if (bxe_alloc_fp_buffers(sc) != 0) {
12457         BLOGE(sc, "Failed to allocate fastpath memory\n");
12458         sc->state = BXE_STATE_CLOSED;
12459         rc = ENOMEM;
12460         goto bxe_nic_load_error0;
12461     }
12462
12463     if (bxe_alloc_mem(sc) != 0) {
12464         sc->state = BXE_STATE_CLOSED;
12465         rc = ENOMEM;
12466         goto bxe_nic_load_error0;
12467     }
12468
12469     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12470         sc->state = BXE_STATE_CLOSED;
12471         rc = ENOMEM;
12472         goto bxe_nic_load_error0;
12473     }
12474
12475     if (IS_PF(sc)) {
12476         /* set pf load just before approaching the MCP */
12477         bxe_set_pf_load(sc);
12478
12479         /* if MCP exists send load request and analyze response */
12480         if (!BXE_NOMCP(sc)) {
12481             /* attempt to load pf */
12482             if (bxe_nic_load_request(sc, &load_code) != 0) {
12483                 sc->state = BXE_STATE_CLOSED;
12484                 rc = ENXIO;
12485                 goto bxe_nic_load_error1;
12486             }
12487
12488             /* what did the MCP say? */
12489             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12490                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12491                 sc->state = BXE_STATE_CLOSED;
12492                 rc = ENXIO;
12493                 goto bxe_nic_load_error2;
12494             }
12495         } else {
12496             BLOGI(sc, "Device has no MCP!\n");
12497             load_code = bxe_nic_load_no_mcp(sc);
12498         }
12499
12500         /* mark PMF if applicable */
12501         bxe_nic_load_pmf(sc, load_code);
12502
12503         /* Init Function state controlling object */
12504         bxe_init_func_obj(sc);
12505
12506         /* Initialize HW */
12507         if (bxe_init_hw(sc, load_code) != 0) {
12508             BLOGE(sc, "HW init failed\n");
12509             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12510             sc->state = BXE_STATE_CLOSED;
12511             rc = ENXIO;
12512             goto bxe_nic_load_error2;
12513         }
12514     }
12515
12516     /* set ALWAYS_ALIVE bit in shmem */
12517     sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
12518     bxe_drv_pulse(sc);
12519     sc->flags |= BXE_NO_PULSE;
12520
12521     /* attach interrupts */
12522     if (bxe_interrupt_attach(sc) != 0) {
12523         sc->state = BXE_STATE_CLOSED;
12524         rc = ENXIO;
12525         goto bxe_nic_load_error2;
12526     }
12527
12528     bxe_nic_init(sc, load_code);
12529
12530     /* Init per-function objects */
12531     if (IS_PF(sc)) {
12532         bxe_init_objs(sc);
12533         // XXX bxe_iov_nic_init(sc);
12534
12535         /* set AFEX default VLAN tag to an invalid value */
12536         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
12537         // XXX bxe_nic_load_afex_dcc(sc, load_code);
12538
12539         sc->state = BXE_STATE_OPENING_WAITING_PORT;
12540         rc = bxe_func_start(sc);
12541         if (rc) {
12542             BLOGE(sc, "Function start failed! rc = %d\n", rc);
12543             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12544             sc->state = BXE_STATE_ERROR;
12545             goto bxe_nic_load_error3;
12546         }
12547
12548         /* send LOAD_DONE command to MCP */
12549         if (!BXE_NOMCP(sc)) {
12550             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12551             if (!load_code) {
12552                 BLOGE(sc, "MCP response failure, aborting\n");
12553                 sc->state = BXE_STATE_ERROR;
12554                 rc = ENXIO;
12555                 goto bxe_nic_load_error3;
12556             }
12557         }
12558
12559         rc = bxe_setup_leading(sc);
12560         if (rc) {
12561             BLOGE(sc, "Setup leading failed! rc = %d\n", rc);
12562             sc->state = BXE_STATE_ERROR;
12563             goto bxe_nic_load_error3;
12564         }
12565
12566         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
12567             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
12568             if (rc) {
12569                 BLOGE(sc, "Queue(%d) setup failed rc = %d\n", i, rc);
12570                 sc->state = BXE_STATE_ERROR;
12571                 goto bxe_nic_load_error3;
12572             }
12573         }
12574
12575         rc = bxe_init_rss_pf(sc);
12576         if (rc) {
12577             BLOGE(sc, "PF RSS init failed\n");
12578             sc->state = BXE_STATE_ERROR;
12579             goto bxe_nic_load_error3;
12580         }
12581     }
12582     /* XXX VF */
12583
12584     /* now when Clients are configured we are ready to work */
12585     sc->state = BXE_STATE_OPEN;
12586
12587     /* Configure a ucast MAC */
12588     if (IS_PF(sc)) {
12589         rc = bxe_set_eth_mac(sc, TRUE);
12590     }
12591     if (rc) {
12592         BLOGE(sc, "Setting Ethernet MAC failed rc = %d\n", rc);
12593         sc->state = BXE_STATE_ERROR;
12594         goto bxe_nic_load_error3;
12595     }
12596
12597     if (sc->port.pmf) {
12598         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
12599         if (rc) {
12600             sc->state = BXE_STATE_ERROR;
12601             goto bxe_nic_load_error3;
12602         }
12603     }
12604
12605     sc->link_params.feature_config_flags &=
12606         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
12607
12608     /* start fast path */
12609
12610     /* Initialize Rx filter */
12611     bxe_set_rx_mode(sc);
12612
12613     /* start the Tx */
12614     switch (/* XXX load_mode */LOAD_OPEN) {
12615     case LOAD_NORMAL:
12616     case LOAD_OPEN:
12617         break;
12618
12619     case LOAD_DIAG:
12620     case LOAD_LOOPBACK_EXT:
12621         sc->state = BXE_STATE_DIAG;
12622         break;
12623
12624     default:
12625         break;
12626     }
12627
12628     if (sc->port.pmf) {
12629         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
12630     } else {
12631         bxe_link_status_update(sc);
12632     }
12633
12634     /* start the periodic timer callout */
12635     bxe_periodic_start(sc);
12636
12637     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
12638         /* mark driver is loaded in shmem2 */
12639         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
12640         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
12641                   (val |
12642                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
12643                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
12644     }
12645
12646     /* wait for all pending SP commands to complete */
12647     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
12648         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
12649         bxe_periodic_stop(sc);
12650         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
12651         return (ENXIO);
12652     }
12653
12654     /* Tell the stack the driver is running! */
12655     sc->ifnet->if_drv_flags = IFF_DRV_RUNNING;
12656
12657     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
12658
12659     return (0);
12660
12661 bxe_nic_load_error3:
12662
12663     if (IS_PF(sc)) {
12664         bxe_int_disable_sync(sc, 1);
12665
12666         /* clean out queued objects */
12667         bxe_squeeze_objects(sc);
12668     }
12669
12670     bxe_interrupt_detach(sc);
12671
12672 bxe_nic_load_error2:
12673
12674     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
12675         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
12676         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
12677     }
12678
12679     sc->port.pmf = 0;
12680
12681 bxe_nic_load_error1:
12682
12683     /* clear pf_load status, as it was already set */
12684     if (IS_PF(sc)) {
12685         bxe_clear_pf_load(sc);
12686     }
12687
12688 bxe_nic_load_error0:
12689
12690     bxe_free_fw_stats_mem(sc);
12691     bxe_free_fp_buffers(sc);
12692     bxe_free_mem(sc);
12693
12694     return (rc);
12695 }
12696
12697 static int
12698 bxe_init_locked(struct bxe_softc *sc)
12699 {
12700     int other_engine = SC_PATH(sc) ? 0 : 1;
12701     uint8_t other_load_status, load_status;
12702     uint8_t global = FALSE;
12703     int rc;
12704
12705     BXE_CORE_LOCK_ASSERT(sc);
12706
12707     /* check if the driver is already running */
12708     if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
12709         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
12710         return (0);
12711     }
12712
12713     bxe_set_power_state(sc, PCI_PM_D0);
12714
12715     /*
12716      * If parity occurred during the unload, then attentions and/or
12717      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
12718      * loaded on the current engine to complete the recovery. Parity recovery
12719      * is only relevant for PF driver.
12720      */
12721     if (IS_PF(sc)) {
12722         other_load_status = bxe_get_load_status(sc, other_engine);
12723         load_status = bxe_get_load_status(sc, SC_PATH(sc));
12724
12725         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
12726             bxe_chk_parity_attn(sc, &global, TRUE)) {
12727             do {
12728                 /*
12729                  * If there are attentions and they are in global blocks, set
12730                  * the GLOBAL_RESET bit regardless whether it will be this
12731                  * function that will complete the recovery or not.
12732                  */
12733                 if (global) {
12734                     bxe_set_reset_global(sc);
12735                 }
12736
12737                 /*
12738                  * Only the first function on the current engine should try
12739                  * to recover in open. In case of attentions in global blocks
12740                  * only the first in the chip should try to recover.
12741                  */
12742                 if ((!load_status && (!global || !other_load_status)) &&
12743                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
12744                     BLOGI(sc, "Recovered during init\n");
12745                     break;
12746                 }
12747
12748                 /* recovery has failed... */
12749                 bxe_set_power_state(sc, PCI_PM_D3hot);
12750                 sc->recovery_state = BXE_RECOVERY_FAILED;
12751
12752                 BLOGE(sc, "Recovery flow hasn't properly "
12753                           "completed yet, try again later. "
12754                           "If you still see this message after a "
12755                           "few retries then power cycle is required.\n");
12756
12757                 rc = ENXIO;
12758                 goto bxe_init_locked_done;
12759             } while (0);
12760         }
12761     }
12762
12763     sc->recovery_state = BXE_RECOVERY_DONE;
12764
12765     rc = bxe_nic_load(sc, LOAD_OPEN);
12766
12767 bxe_init_locked_done:
12768
12769     if (rc) {
12770         /* Tell the stack the driver is NOT running! */
12771         BLOGE(sc, "Initialization failed, "
12772                   "stack notified driver is NOT running!\n");
12773         sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
12774     }
12775
12776     return (rc);
12777 }
12778
12779 static int
12780 bxe_stop_locked(struct bxe_softc *sc)
12781 {
12782     BXE_CORE_LOCK_ASSERT(sc);
12783     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
12784 }
12785
12786 /*
12787  * Handles controller initialization when called from an unlocked routine.
12788  * ifconfig calls this function.
12789  *
12790  * Returns:
12791  *   void
12792  */
12793 static void
12794 bxe_init(void *xsc)
12795 {
12796     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12797
12798     BXE_CORE_LOCK(sc);
12799     bxe_init_locked(sc);
12800     BXE_CORE_UNLOCK(sc);
12801 }
12802
12803 static int
12804 bxe_init_ifnet(struct bxe_softc *sc)
12805 {
12806     struct ifnet *ifp;
12807
12808     /* ifconfig entrypoint for media type/status reporting */
12809     ifmedia_init(&sc->ifmedia, IFM_IMASK,
12810                  bxe_ifmedia_update,
12811                  bxe_ifmedia_status);
12812
12813     /* set the default interface values */
12814     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
12815     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
12816     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
12817
12818     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
12819
12820     /* allocate the ifnet structure */
12821     if ((ifp = if_alloc(IFT_ETHER)) == NULL) {
12822         BLOGE(sc, "Interface allocation failed!\n");
12823         return (ENXIO);
12824     }
12825
12826     ifp->if_softc = sc;
12827     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
12828     ifp->if_flags = (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST);
12829     ifp->if_ioctl = bxe_ioctl;
12830     ifp->if_start = bxe_tx_start;
12831 #if __FreeBSD_version >= 800000
12832     ifp->if_transmit = bxe_tx_mq_start;
12833     ifp->if_qflush = bxe_mq_flush;
12834 #endif
12835 #ifdef FreeBSD8_0
12836     ifp->if_timer = 0;
12837 #endif
12838     ifp->if_init = bxe_init;
12839     ifp->if_mtu = sc->mtu;
12840     ifp->if_hwassist = (CSUM_IP       |
12841                         CSUM_TCP      |
12842                         CSUM_UDP      |
12843                         CSUM_TSO      |
12844                         CSUM_TCP_IPV6 |
12845                         CSUM_UDP_IPV6);
12846     ifp->if_capabilities =
12847 #if __FreeBSD_version < 700000
12848         (IFCAP_VLAN_MTU       |
12849          IFCAP_VLAN_HWTAGGING |
12850          IFCAP_HWCSUM         |
12851          IFCAP_JUMBO_MTU      |
12852          IFCAP_LRO);
12853 #else
12854         (IFCAP_VLAN_MTU       |
12855          IFCAP_VLAN_HWTAGGING |
12856          IFCAP_VLAN_HWTSO     |
12857          IFCAP_VLAN_HWFILTER  |
12858          IFCAP_VLAN_HWCSUM    |
12859          IFCAP_HWCSUM         |
12860          IFCAP_JUMBO_MTU      |
12861          IFCAP_LRO            |
12862          IFCAP_TSO4           |
12863          IFCAP_TSO6           |
12864          IFCAP_WOL_MAGIC);
12865 #endif
12866     ifp->if_capenable = ifp->if_capabilities;
12867     ifp->if_capenable &= ~IFCAP_WOL_MAGIC; /* XXX not yet... */
12868 #if __FreeBSD_version < 1000025
12869     ifp->if_baudrate = 1000000000;
12870 #else
12871     if_initbaudrate(ifp, IF_Gbps(10));
12872 #endif
12873     ifp->if_snd.ifq_drv_maxlen = sc->tx_ring_size;
12874
12875     IFQ_SET_MAXLEN(&ifp->if_snd, ifp->if_snd.ifq_drv_maxlen);
12876     IFQ_SET_READY(&ifp->if_snd);
12877
12878     sc->ifnet = ifp;
12879
12880     /* attach to the Ethernet interface list */
12881     ether_ifattach(ifp, sc->link_params.mac_addr);
12882
12883     return (0);
12884 }
12885
12886 static void
12887 bxe_deallocate_bars(struct bxe_softc *sc)
12888 {
12889     int i;
12890
12891     for (i = 0; i < MAX_BARS; i++) {
12892         if (sc->bar[i].resource != NULL) {
12893             bus_release_resource(sc->dev,
12894                                  SYS_RES_MEMORY,
12895                                  sc->bar[i].rid,
12896                                  sc->bar[i].resource);
12897             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
12898                   i, PCIR_BAR(i));
12899         }
12900     }
12901 }
12902
12903 static int
12904 bxe_allocate_bars(struct bxe_softc *sc)
12905 {
12906     u_int flags;
12907     int i;
12908
12909     memset(sc->bar, 0, sizeof(sc->bar));
12910
12911     for (i = 0; i < MAX_BARS; i++) {
12912
12913         /* memory resources reside at BARs 0, 2, 4 */
12914         /* Run `pciconf -lb` to see mappings */
12915         if ((i != 0) && (i != 2) && (i != 4)) {
12916             continue;
12917         }
12918
12919         sc->bar[i].rid = PCIR_BAR(i);
12920
12921         flags = RF_ACTIVE;
12922         if (i == 0) {
12923             flags |= RF_SHAREABLE;
12924         }
12925
12926         if ((sc->bar[i].resource =
12927              bus_alloc_resource_any(sc->dev,
12928                                     SYS_RES_MEMORY,
12929                                     &sc->bar[i].rid,
12930                                     flags)) == NULL) {
12931             return (0);
12932         }
12933
12934         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
12935         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
12936         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
12937
12938         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
12939               i, PCIR_BAR(i),
12940               (void *)rman_get_start(sc->bar[i].resource),
12941               (void *)rman_get_end(sc->bar[i].resource),
12942               rman_get_size(sc->bar[i].resource),
12943               (void *)sc->bar[i].kva);
12944     }
12945
12946     return (0);
12947 }
12948
12949 static void
12950 bxe_get_function_num(struct bxe_softc *sc)
12951 {
12952     uint32_t val = 0;
12953
12954     /*
12955      * Read the ME register to get the function number. The ME register
12956      * holds the relative-function number and absolute-function number. The
12957      * absolute-function number appears only in E2 and above. Before that
12958      * these bits always contained zero, therefore we cannot blindly use them.
12959      */
12960
12961     val = REG_RD(sc, BAR_ME_REGISTER);
12962
12963     sc->pfunc_rel =
12964         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
12965     sc->path_id =
12966         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
12967
12968     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
12969         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
12970     } else {
12971         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
12972     }
12973
12974     BLOGD(sc, DBG_LOAD,
12975           "Relative function %d, Absolute function %d, Path %d\n",
12976           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
12977 }
12978
12979 static uint32_t
12980 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
12981 {
12982     uint32_t shmem2_size;
12983     uint32_t offset;
12984     uint32_t mf_cfg_offset_value;
12985
12986     /* Non 57712 */
12987     offset = (SHMEM_RD(sc, func_mb) +
12988               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
12989
12990     /* 57712 plus */
12991     if (sc->devinfo.shmem2_base != 0) {
12992         shmem2_size = SHMEM2_RD(sc, size);
12993         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
12994             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
12995             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
12996                 offset = mf_cfg_offset_value;
12997             }
12998         }
12999     }
13000
13001     return (offset);
13002 }
13003
13004 static uint32_t
13005 bxe_pcie_capability_read(struct bxe_softc *sc,
13006                          int    reg,
13007                          int    width)
13008 {
13009     int pcie_reg;
13010
13011     /* ensure PCIe capability is enabled */
13012     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
13013         if (pcie_reg != 0) {
13014             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
13015             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
13016         }
13017     }
13018
13019     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
13020
13021     return (0);
13022 }
13023
13024 static uint8_t
13025 bxe_is_pcie_pending(struct bxe_softc *sc)
13026 {
13027     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
13028             PCIM_EXP_STA_TRANSACTION_PND);
13029 }
13030
13031 /*
13032  * Walk the PCI capabiites list for the device to find what features are
13033  * supported. These capabilites may be enabled/disabled by firmware so it's
13034  * best to walk the list rather than make assumptions.
13035  */
13036 static void
13037 bxe_probe_pci_caps(struct bxe_softc *sc)
13038 {
13039     uint16_t link_status;
13040     int reg;
13041
13042     /* check if PCI Power Management is enabled */
13043     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
13044         if (reg != 0) {
13045             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
13046
13047             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
13048             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
13049         }
13050     }
13051
13052     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
13053
13054     /* handle PCIe 2.0 workarounds for 57710 */
13055     if (CHIP_IS_E1(sc)) {
13056         /* workaround for 57710 errata E4_57710_27462 */
13057         sc->devinfo.pcie_link_speed =
13058             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
13059
13060         /* workaround for 57710 errata E4_57710_27488 */
13061         sc->devinfo.pcie_link_width =
13062             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13063         if (sc->devinfo.pcie_link_speed > 1) {
13064             sc->devinfo.pcie_link_width =
13065                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
13066         }
13067     } else {
13068         sc->devinfo.pcie_link_speed =
13069             (link_status & PCIM_LINK_STA_SPEED);
13070         sc->devinfo.pcie_link_width =
13071             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13072     }
13073
13074     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
13075           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
13076
13077     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
13078     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
13079
13080     /* check if MSI capability is enabled */
13081     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13082         if (reg != 0) {
13083             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13084
13085             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13086             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13087         }
13088     }
13089
13090     /* check if MSI-X capability is enabled */
13091     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13092         if (reg != 0) {
13093             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13094
13095             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13096             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13097         }
13098     }
13099 }
13100
13101 static int
13102 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13103 {
13104     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13105     uint32_t val;
13106
13107     /* get the outer vlan if we're in switch-dependent mode */
13108
13109     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13110     mf_info->ext_id = (uint16_t)val;
13111
13112     mf_info->multi_vnics_mode = 1;
13113
13114     if (!VALID_OVLAN(mf_info->ext_id)) {
13115         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13116         return (1);
13117     }
13118
13119     /* get the capabilities */
13120     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13121         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13122         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13123     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13124                FUNC_MF_CFG_PROTOCOL_FCOE) {
13125         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13126     } else {
13127         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13128     }
13129
13130     mf_info->vnics_per_port =
13131         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13132
13133     return (0);
13134 }
13135
13136 static uint32_t
13137 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13138 {
13139     uint32_t retval = 0;
13140     uint32_t val;
13141
13142     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13143
13144     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13145         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13146             retval |= MF_PROTO_SUPPORT_ETHERNET;
13147         }
13148         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13149             retval |= MF_PROTO_SUPPORT_ISCSI;
13150         }
13151         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13152             retval |= MF_PROTO_SUPPORT_FCOE;
13153         }
13154     }
13155
13156     return (retval);
13157 }
13158
13159 static int
13160 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13161 {
13162     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13163     uint32_t val;
13164
13165     /*
13166      * There is no outer vlan if we're in switch-independent mode.
13167      * If the mac is valid then assume multi-function.
13168      */
13169
13170     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13171
13172     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13173
13174     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13175
13176     mf_info->vnics_per_port =
13177         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13178
13179     return (0);
13180 }
13181
13182 static int
13183 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13184 {
13185     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13186     uint32_t e1hov_tag;
13187     uint32_t func_config;
13188     uint32_t niv_config;
13189
13190     mf_info->multi_vnics_mode = 1;
13191
13192     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13193     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13194     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13195
13196     mf_info->ext_id =
13197         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13198                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13199
13200     mf_info->default_vlan =
13201         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13202                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13203
13204     mf_info->niv_allowed_priorities =
13205         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13206                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13207
13208     mf_info->niv_default_cos =
13209         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13210                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13211
13212     mf_info->afex_vlan_mode =
13213         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13214          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13215
13216     mf_info->niv_mba_enabled =
13217         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13218          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13219
13220     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13221
13222     mf_info->vnics_per_port =
13223         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13224
13225     return (0);
13226 }
13227
13228 static int
13229 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13230 {
13231     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13232     uint32_t mf_cfg1;
13233     uint32_t mf_cfg2;
13234     uint32_t ovlan1;
13235     uint32_t ovlan2;
13236     uint8_t i, j;
13237
13238     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13239           SC_PORT(sc));
13240     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13241           mf_info->mf_config[SC_VN(sc)]);
13242     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13243           mf_info->multi_vnics_mode);
13244     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13245           mf_info->vnics_per_port);
13246     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13247           mf_info->ext_id);
13248     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13249           mf_info->min_bw[0], mf_info->min_bw[1],
13250           mf_info->min_bw[2], mf_info->min_bw[3]);
13251     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13252           mf_info->max_bw[0], mf_info->max_bw[1],
13253           mf_info->max_bw[2], mf_info->max_bw[3]);
13254     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13255           sc->mac_addr_str);
13256
13257     /* various MF mode sanity checks... */
13258
13259     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13260         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13261               SC_PORT(sc));
13262         return (1);
13263     }
13264
13265     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13266         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13267               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13268         return (1);
13269     }
13270
13271     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13272         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13273         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13274             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13275                   SC_VN(sc), OVLAN(sc));
13276             return (1);
13277         }
13278
13279         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13280             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13281                   mf_info->multi_vnics_mode, OVLAN(sc));
13282             return (1);
13283         }
13284
13285         /*
13286          * Verify all functions are either MF or SF mode. If MF, make sure
13287          * sure that all non-hidden functions have a valid ovlan. If SF,
13288          * make sure that all non-hidden functions have an invalid ovlan.
13289          */
13290         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13291             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13292             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13293             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13294                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13295                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13296                 BLOGE(sc, "mf_mode=SD function %d MF config "
13297                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13298                       i, mf_info->multi_vnics_mode, ovlan1);
13299                 return (1);
13300             }
13301         }
13302
13303         /* Verify all funcs on the same port each have a different ovlan. */
13304         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13305             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13306             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13307             /* iterate from the next function on the port to the max func */
13308             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13309                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13310                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13311                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13312                     VALID_OVLAN(ovlan1) &&
13313                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13314                     VALID_OVLAN(ovlan2) &&
13315                     (ovlan1 == ovlan2)) {
13316                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13317                               "have the same ovlan (%d)\n",
13318                           i, j, ovlan1);
13319                     return (1);
13320                 }
13321             }
13322         }
13323     } /* MULTI_FUNCTION_SD */
13324
13325     return (0);
13326 }
13327
13328 static int
13329 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13330 {
13331     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13332     uint32_t val, mac_upper;
13333     uint8_t i, vnic;
13334
13335     /* initialize mf_info defaults */
13336     mf_info->vnics_per_port   = 1;
13337     mf_info->multi_vnics_mode = FALSE;
13338     mf_info->path_has_ovlan   = FALSE;
13339     mf_info->mf_mode          = SINGLE_FUNCTION;
13340
13341     if (!CHIP_IS_MF_CAP(sc)) {
13342         return (0);
13343     }
13344
13345     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13346         BLOGE(sc, "Invalid mf_cfg_base!\n");
13347         return (1);
13348     }
13349
13350     /* get the MF mode (switch dependent / independent / single-function) */
13351
13352     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13353
13354     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13355     {
13356     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13357
13358         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13359
13360         /* check for legal upper mac bytes */
13361         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13362             mf_info->mf_mode = MULTI_FUNCTION_SI;
13363         } else {
13364             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13365         }
13366
13367         break;
13368
13369     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13370     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13371
13372         /* get outer vlan configuration */
13373         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13374
13375         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13376             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13377             mf_info->mf_mode = MULTI_FUNCTION_SD;
13378         } else {
13379             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13380         }
13381
13382         break;
13383
13384     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13385
13386         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13387         return (0);
13388
13389     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13390
13391         /*
13392          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13393          * and the MAC address is valid.
13394          */
13395         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13396
13397         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13398             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13399             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13400         } else {
13401             BLOGE(sc, "Invalid config for AFEX mode\n");
13402         }
13403
13404         break;
13405
13406     default:
13407
13408         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13409               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13410
13411         return (1);
13412     }
13413
13414     /* set path mf_mode (which could be different than function mf_mode) */
13415     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13416         mf_info->path_has_ovlan = TRUE;
13417     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13418         /*
13419          * Decide on path multi vnics mode. If we're not in MF mode and in
13420          * 4-port mode, this is good enough to check vnic-0 of the other port
13421          * on the same path
13422          */
13423         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13424             uint8_t other_port = !(PORT_ID(sc) & 1);
13425             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13426
13427             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13428
13429             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13430         }
13431     }
13432
13433     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13434         /* invalid MF config */
13435         if (SC_VN(sc) >= 1) {
13436             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13437             return (1);
13438         }
13439
13440         return (0);
13441     }
13442
13443     /* get the MF configuration */
13444     mf_info->mf_config[SC_VN(sc)] =
13445         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13446
13447     switch(mf_info->mf_mode)
13448     {
13449     case MULTI_FUNCTION_SD:
13450
13451         bxe_get_shmem_mf_cfg_info_sd(sc);
13452         break;
13453
13454     case MULTI_FUNCTION_SI:
13455
13456         bxe_get_shmem_mf_cfg_info_si(sc);
13457         break;
13458
13459     case MULTI_FUNCTION_AFEX:
13460
13461         bxe_get_shmem_mf_cfg_info_niv(sc);
13462         break;
13463
13464     default:
13465
13466         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13467               mf_info->mf_mode);
13468         return (1);
13469     }
13470
13471     /* get the congestion management parameters */
13472
13473     vnic = 0;
13474     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13475         /* get min/max bw */
13476         val = MFCFG_RD(sc, func_mf_config[i].config);
13477         mf_info->min_bw[vnic] =
13478             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
13479         mf_info->max_bw[vnic] =
13480             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
13481         vnic++;
13482     }
13483
13484     return (bxe_check_valid_mf_cfg(sc));
13485 }
13486
13487 static int
13488 bxe_get_shmem_info(struct bxe_softc *sc)
13489 {
13490     int port;
13491     uint32_t mac_hi, mac_lo, val;
13492
13493     port = SC_PORT(sc);
13494     mac_hi = mac_lo = 0;
13495
13496     sc->link_params.sc   = sc;
13497     sc->link_params.port = port;
13498
13499     /* get the hardware config info */
13500     sc->devinfo.hw_config =
13501         SHMEM_RD(sc, dev_info.shared_hw_config.config);
13502     sc->devinfo.hw_config2 =
13503         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
13504
13505     sc->link_params.hw_led_mode =
13506         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
13507          SHARED_HW_CFG_LED_MODE_SHIFT);
13508
13509     /* get the port feature config */
13510     sc->port.config =
13511         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
13512
13513     /* get the link params */
13514     sc->link_params.speed_cap_mask[0] =
13515         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
13516     sc->link_params.speed_cap_mask[1] =
13517         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
13518
13519     /* get the lane config */
13520     sc->link_params.lane_config =
13521         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
13522
13523     /* get the link config */
13524     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
13525     sc->port.link_config[ELINK_INT_PHY] = val;
13526     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
13527     sc->port.link_config[ELINK_EXT_PHY1] =
13528         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
13529
13530     /* get the override preemphasis flag and enable it or turn it off */
13531     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13532     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
13533         sc->link_params.feature_config_flags |=
13534             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
13535     } else {
13536         sc->link_params.feature_config_flags &=
13537             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
13538     }
13539
13540     /* get the initial value of the link params */
13541     sc->link_params.multi_phy_config =
13542         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
13543
13544     /* get external phy info */
13545     sc->port.ext_phy_config =
13546         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
13547
13548     /* get the multifunction configuration */
13549     bxe_get_mf_cfg_info(sc);
13550
13551     /* get the mac address */
13552     if (IS_MF(sc)) {
13553         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13554         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
13555     } else {
13556         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
13557         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
13558     }
13559
13560     if ((mac_lo == 0) && (mac_hi == 0)) {
13561         *sc->mac_addr_str = 0;
13562         BLOGE(sc, "No Ethernet address programmed!\n");
13563     } else {
13564         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
13565         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
13566         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
13567         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
13568         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
13569         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
13570         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
13571                  "%02x:%02x:%02x:%02x:%02x:%02x",
13572                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
13573                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
13574                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
13575         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
13576     }
13577
13578     return (0);
13579 }
13580
13581 static void
13582 bxe_get_tunable_params(struct bxe_softc *sc)
13583 {
13584     /* sanity checks */
13585
13586     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
13587         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
13588         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
13589         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
13590         bxe_interrupt_mode = INTR_MODE_MSIX;
13591     }
13592
13593     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
13594         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
13595         bxe_queue_count = 0;
13596     }
13597
13598     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
13599         if (bxe_max_rx_bufs == 0) {
13600             bxe_max_rx_bufs = RX_BD_USABLE;
13601         } else {
13602             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
13603             bxe_max_rx_bufs = 2048;
13604         }
13605     }
13606
13607     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
13608         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
13609         bxe_hc_rx_ticks = 25;
13610     }
13611
13612     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
13613         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
13614         bxe_hc_tx_ticks = 50;
13615     }
13616
13617     if (bxe_max_aggregation_size == 0) {
13618         bxe_max_aggregation_size = TPA_AGG_SIZE;
13619     }
13620
13621     if (bxe_max_aggregation_size > 0xffff) {
13622         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
13623               bxe_max_aggregation_size);
13624         bxe_max_aggregation_size = TPA_AGG_SIZE;
13625     }
13626
13627     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
13628         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
13629         bxe_mrrs = -1;
13630     }
13631
13632     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
13633         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
13634         bxe_autogreeen = 0;
13635     }
13636
13637     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
13638         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
13639         bxe_udp_rss = 0;
13640     }
13641
13642     /* pull in user settings */
13643
13644     sc->interrupt_mode       = bxe_interrupt_mode;
13645     sc->max_rx_bufs          = bxe_max_rx_bufs;
13646     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
13647     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
13648     sc->max_aggregation_size = bxe_max_aggregation_size;
13649     sc->mrrs                 = bxe_mrrs;
13650     sc->autogreeen           = bxe_autogreeen;
13651     sc->udp_rss              = bxe_udp_rss;
13652
13653     if (bxe_interrupt_mode == INTR_MODE_INTX) {
13654         sc->num_queues = 1;
13655     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
13656         sc->num_queues =
13657             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
13658                 MAX_RSS_CHAINS);
13659         if (sc->num_queues > mp_ncpus) {
13660             sc->num_queues = mp_ncpus;
13661         }
13662     }
13663
13664     BLOGD(sc, DBG_LOAD,
13665           "User Config: "
13666           "debug=0x%lx "
13667           "interrupt_mode=%d "
13668           "queue_count=%d "
13669           "hc_rx_ticks=%d "
13670           "hc_tx_ticks=%d "
13671           "rx_budget=%d "
13672           "max_aggregation_size=%d "
13673           "mrrs=%d "
13674           "autogreeen=%d "
13675           "udp_rss=%d\n",
13676           bxe_debug,
13677           sc->interrupt_mode,
13678           sc->num_queues,
13679           sc->hc_rx_ticks,
13680           sc->hc_tx_ticks,
13681           bxe_rx_budget,
13682           sc->max_aggregation_size,
13683           sc->mrrs,
13684           sc->autogreeen,
13685           sc->udp_rss);
13686 }
13687
13688 static void
13689 bxe_media_detect(struct bxe_softc *sc)
13690 {
13691     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
13692     switch (sc->link_params.phy[phy_idx].media_type) {
13693     case ELINK_ETH_PHY_SFPP_10G_FIBER:
13694     case ELINK_ETH_PHY_XFP_FIBER:
13695         BLOGI(sc, "Found 10Gb Fiber media.\n");
13696         sc->media = IFM_10G_SR;
13697         break;
13698     case ELINK_ETH_PHY_SFP_1G_FIBER:
13699         BLOGI(sc, "Found 1Gb Fiber media.\n");
13700         sc->media = IFM_1000_SX;
13701         break;
13702     case ELINK_ETH_PHY_KR:
13703     case ELINK_ETH_PHY_CX4:
13704         BLOGI(sc, "Found 10GBase-CX4 media.\n");
13705         sc->media = IFM_10G_CX4;
13706         break;
13707     case ELINK_ETH_PHY_DA_TWINAX:
13708         BLOGI(sc, "Found 10Gb Twinax media.\n");
13709         sc->media = IFM_10G_TWINAX;
13710         break;
13711     case ELINK_ETH_PHY_BASE_T:
13712         if (sc->link_params.speed_cap_mask[0] &
13713             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
13714             BLOGI(sc, "Found 10GBase-T media.\n");
13715             sc->media = IFM_10G_T;
13716         } else {
13717             BLOGI(sc, "Found 1000Base-T media.\n");
13718             sc->media = IFM_1000_T;
13719         }
13720         break;
13721     case ELINK_ETH_PHY_NOT_PRESENT:
13722         BLOGI(sc, "Media not present.\n");
13723         sc->media = 0;
13724         break;
13725     case ELINK_ETH_PHY_UNSPECIFIED:
13726     default:
13727         BLOGI(sc, "Unknown media!\n");
13728         sc->media = 0;
13729         break;
13730     }
13731 }
13732
13733 #define GET_FIELD(value, fname)                     \
13734     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
13735 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
13736 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
13737
13738 static int
13739 bxe_get_igu_cam_info(struct bxe_softc *sc)
13740 {
13741     int pfid = SC_FUNC(sc);
13742     int igu_sb_id;
13743     uint32_t val;
13744     uint8_t fid, igu_sb_cnt = 0;
13745
13746     sc->igu_base_sb = 0xff;
13747
13748     if (CHIP_INT_MODE_IS_BC(sc)) {
13749         int vn = SC_VN(sc);
13750         igu_sb_cnt = sc->igu_sb_cnt;
13751         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
13752                            FP_SB_MAX_E1x);
13753         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
13754                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
13755         return (0);
13756     }
13757
13758     /* IGU in normal mode - read CAM */
13759     for (igu_sb_id = 0;
13760          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
13761          igu_sb_id++) {
13762         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
13763         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
13764             continue;
13765         }
13766         fid = IGU_FID(val);
13767         if ((fid & IGU_FID_ENCODE_IS_PF)) {
13768             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
13769                 continue;
13770             }
13771             if (IGU_VEC(val) == 0) {
13772                 /* default status block */
13773                 sc->igu_dsb_id = igu_sb_id;
13774             } else {
13775                 if (sc->igu_base_sb == 0xff) {
13776                     sc->igu_base_sb = igu_sb_id;
13777                 }
13778                 igu_sb_cnt++;
13779             }
13780         }
13781     }
13782
13783     /*
13784      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
13785      * that number of CAM entries will not be equal to the value advertised in
13786      * PCI. Driver should use the minimal value of both as the actual status
13787      * block count
13788      */
13789     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
13790
13791     if (igu_sb_cnt == 0) {
13792         BLOGE(sc, "CAM configuration error\n");
13793         return (-1);
13794     }
13795
13796     return (0);
13797 }
13798
13799 /*
13800  * Gather various information from the device config space, the device itself,
13801  * shmem, and the user input.
13802  */
13803 static int
13804 bxe_get_device_info(struct bxe_softc *sc)
13805 {
13806     uint32_t val;
13807     int rc;
13808
13809     /* Get the data for the device */
13810     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
13811     sc->devinfo.device_id    = pci_get_device(sc->dev);
13812     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
13813     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
13814
13815     /* get the chip revision (chip metal comes from pci config space) */
13816     sc->devinfo.chip_id     =
13817     sc->link_params.chip_id =
13818         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
13819          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
13820          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
13821          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
13822
13823     /* force 57811 according to MISC register */
13824     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
13825         if (CHIP_IS_57810(sc)) {
13826             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
13827                                    (sc->devinfo.chip_id & 0x0000ffff));
13828         } else if (CHIP_IS_57810_MF(sc)) {
13829             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
13830                                    (sc->devinfo.chip_id & 0x0000ffff));
13831         }
13832         sc->devinfo.chip_id |= 0x1;
13833     }
13834
13835     BLOGD(sc, DBG_LOAD,
13836           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
13837           sc->devinfo.chip_id,
13838           ((sc->devinfo.chip_id >> 16) & 0xffff),
13839           ((sc->devinfo.chip_id >> 12) & 0xf),
13840           ((sc->devinfo.chip_id >>  4) & 0xff),
13841           ((sc->devinfo.chip_id >>  0) & 0xf));
13842
13843     val = (REG_RD(sc, 0x2874) & 0x55);
13844     if ((sc->devinfo.chip_id & 0x1) ||
13845         (CHIP_IS_E1(sc) && val) ||
13846         (CHIP_IS_E1H(sc) && (val == 0x55))) {
13847         sc->flags |= BXE_ONE_PORT_FLAG;
13848         BLOGD(sc, DBG_LOAD, "single port device\n");
13849     }
13850
13851     /* set the doorbell size */
13852     sc->doorbell_size = (1 << BXE_DB_SHIFT);
13853
13854     /* determine whether the device is in 2 port or 4 port mode */
13855     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
13856     if (CHIP_IS_E2E3(sc)) {
13857         /*
13858          * Read port4mode_en_ovwr[0]:
13859          *   If 1, four port mode is in port4mode_en_ovwr[1].
13860          *   If 0, four port mode is in port4mode_en[0].
13861          */
13862         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
13863         if (val & 1) {
13864             val = ((val >> 1) & 1);
13865         } else {
13866             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
13867         }
13868
13869         sc->devinfo.chip_port_mode =
13870             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
13871
13872         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
13873     }
13874
13875     /* get the function and path info for the device */
13876     bxe_get_function_num(sc);
13877
13878     /* get the shared memory base address */
13879     sc->devinfo.shmem_base     =
13880     sc->link_params.shmem_base =
13881         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
13882     sc->devinfo.shmem2_base =
13883         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
13884                                   MISC_REG_GENERIC_CR_0));
13885
13886     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
13887           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
13888
13889     if (!sc->devinfo.shmem_base) {
13890         /* this should ONLY prevent upcoming shmem reads */
13891         BLOGI(sc, "MCP not active\n");
13892         sc->flags |= BXE_NO_MCP_FLAG;
13893         return (0);
13894     }
13895
13896     /* make sure the shared memory contents are valid */
13897     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
13898     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
13899         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
13900         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
13901         return (0);
13902     }
13903     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
13904
13905     /* get the bootcode version */
13906     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
13907     snprintf(sc->devinfo.bc_ver_str,
13908              sizeof(sc->devinfo.bc_ver_str),
13909              "%d.%d.%d",
13910              ((sc->devinfo.bc_ver >> 24) & 0xff),
13911              ((sc->devinfo.bc_ver >> 16) & 0xff),
13912              ((sc->devinfo.bc_ver >>  8) & 0xff));
13913     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
13914
13915     /* get the bootcode shmem address */
13916     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
13917     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
13918
13919     /* clean indirect addresses as they're not used */
13920     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
13921     if (IS_PF(sc)) {
13922         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
13923         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
13924         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
13925         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
13926         if (CHIP_IS_E1x(sc)) {
13927             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
13928             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
13929             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
13930             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
13931         }
13932
13933         /*
13934          * Enable internal target-read (in case we are probed after PF
13935          * FLR). Must be done prior to any BAR read access. Only for
13936          * 57712 and up
13937          */
13938         if (!CHIP_IS_E1x(sc)) {
13939             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
13940         }
13941     }
13942
13943     /* get the nvram size */
13944     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
13945     sc->devinfo.flash_size =
13946         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
13947     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
13948
13949     /* get PCI capabilites */
13950     bxe_probe_pci_caps(sc);
13951
13952     bxe_set_power_state(sc, PCI_PM_D0);
13953
13954     /* get various configuration parameters from shmem */
13955     bxe_get_shmem_info(sc);
13956
13957     if (sc->devinfo.pcie_msix_cap_reg != 0) {
13958         val = pci_read_config(sc->dev,
13959                               (sc->devinfo.pcie_msix_cap_reg +
13960                                PCIR_MSIX_CTRL),
13961                               2);
13962         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
13963     } else {
13964         sc->igu_sb_cnt = 1;
13965     }
13966
13967     sc->igu_base_addr = BAR_IGU_INTMEM;
13968
13969     /* initialize IGU parameters */
13970     if (CHIP_IS_E1x(sc)) {
13971         sc->devinfo.int_block = INT_BLOCK_HC;
13972         sc->igu_dsb_id = DEF_SB_IGU_ID;
13973         sc->igu_base_sb = 0;
13974     } else {
13975         sc->devinfo.int_block = INT_BLOCK_IGU;
13976
13977         /* do not allow device reset during IGU info preocessing */
13978         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
13979
13980         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
13981
13982         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
13983             int tout = 5000;
13984
13985             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
13986
13987             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
13988             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
13989             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
13990
13991             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
13992                 tout--;
13993                 DELAY(1000);
13994             }
13995
13996             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
13997                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
13998                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
13999                 return (-1);
14000             }
14001         }
14002
14003         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14004             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
14005             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
14006         } else {
14007             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
14008         }
14009
14010         rc = bxe_get_igu_cam_info(sc);
14011
14012         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14013
14014         if (rc) {
14015             return (rc);
14016         }
14017     }
14018
14019     /*
14020      * Get base FW non-default (fast path) status block ID. This value is
14021      * used to initialize the fw_sb_id saved on the fp/queue structure to
14022      * determine the id used by the FW.
14023      */
14024     if (CHIP_IS_E1x(sc)) {
14025         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
14026     } else {
14027         /*
14028          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
14029          * the same queue are indicated on the same IGU SB). So we prefer
14030          * FW and IGU SBs to be the same value.
14031          */
14032         sc->base_fw_ndsb = sc->igu_base_sb;
14033     }
14034
14035     BLOGD(sc, DBG_LOAD,
14036           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
14037           sc->igu_dsb_id, sc->igu_base_sb,
14038           sc->igu_sb_cnt, sc->base_fw_ndsb);
14039
14040     elink_phy_probe(&sc->link_params);
14041
14042     return (0);
14043 }
14044
14045 static void
14046 bxe_link_settings_supported(struct bxe_softc *sc,
14047                             uint32_t         switch_cfg)
14048 {
14049     uint32_t cfg_size = 0;
14050     uint32_t idx;
14051     uint8_t port = SC_PORT(sc);
14052
14053     /* aggregation of supported attributes of all external phys */
14054     sc->port.supported[0] = 0;
14055     sc->port.supported[1] = 0;
14056
14057     switch (sc->link_params.num_phys) {
14058     case 1:
14059         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
14060         cfg_size = 1;
14061         break;
14062     case 2:
14063         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
14064         cfg_size = 1;
14065         break;
14066     case 3:
14067         if (sc->link_params.multi_phy_config &
14068             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
14069             sc->port.supported[1] =
14070                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14071             sc->port.supported[0] =
14072                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14073         } else {
14074             sc->port.supported[0] =
14075                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14076             sc->port.supported[1] =
14077                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14078         }
14079         cfg_size = 2;
14080         break;
14081     }
14082
14083     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14084         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14085               SHMEM_RD(sc,
14086                        dev_info.port_hw_config[port].external_phy_config),
14087               SHMEM_RD(sc,
14088                        dev_info.port_hw_config[port].external_phy_config2));
14089         return;
14090     }
14091
14092     if (CHIP_IS_E3(sc))
14093         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14094     else {
14095         switch (switch_cfg) {
14096         case ELINK_SWITCH_CFG_1G:
14097             sc->port.phy_addr =
14098                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14099             break;
14100         case ELINK_SWITCH_CFG_10G:
14101             sc->port.phy_addr =
14102                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14103             break;
14104         default:
14105             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14106                   sc->port.link_config[0]);
14107             return;
14108         }
14109     }
14110
14111     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14112
14113     /* mask what we support according to speed_cap_mask per configuration */
14114     for (idx = 0; idx < cfg_size; idx++) {
14115         if (!(sc->link_params.speed_cap_mask[idx] &
14116               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14117             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14118         }
14119
14120         if (!(sc->link_params.speed_cap_mask[idx] &
14121               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14122             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14123         }
14124
14125         if (!(sc->link_params.speed_cap_mask[idx] &
14126               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14127             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14128         }
14129
14130         if (!(sc->link_params.speed_cap_mask[idx] &
14131               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14132             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14133         }
14134
14135         if (!(sc->link_params.speed_cap_mask[idx] &
14136               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14137             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14138         }
14139
14140         if (!(sc->link_params.speed_cap_mask[idx] &
14141               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14142             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14143         }
14144
14145         if (!(sc->link_params.speed_cap_mask[idx] &
14146               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14147             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14148         }
14149
14150         if (!(sc->link_params.speed_cap_mask[idx] &
14151               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14152             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14153         }
14154     }
14155
14156     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14157           sc->port.supported[0], sc->port.supported[1]);
14158 }
14159
14160 static void
14161 bxe_link_settings_requested(struct bxe_softc *sc)
14162 {
14163     uint32_t link_config;
14164     uint32_t idx;
14165     uint32_t cfg_size = 0;
14166
14167     sc->port.advertising[0] = 0;
14168     sc->port.advertising[1] = 0;
14169
14170     switch (sc->link_params.num_phys) {
14171     case 1:
14172     case 2:
14173         cfg_size = 1;
14174         break;
14175     case 3:
14176         cfg_size = 2;
14177         break;
14178     }
14179
14180     for (idx = 0; idx < cfg_size; idx++) {
14181         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14182         link_config = sc->port.link_config[idx];
14183
14184         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14185         case PORT_FEATURE_LINK_SPEED_AUTO:
14186             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14187                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14188                 sc->port.advertising[idx] |= sc->port.supported[idx];
14189                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14190                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14191                     sc->port.advertising[idx] |=
14192                         (ELINK_SUPPORTED_100baseT_Half |
14193                          ELINK_SUPPORTED_100baseT_Full);
14194             } else {
14195                 /* force 10G, no AN */
14196                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14197                 sc->port.advertising[idx] |=
14198                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14199                 continue;
14200             }
14201             break;
14202
14203         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14204             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14205                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14206                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14207                                               ADVERTISED_TP);
14208             } else {
14209                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14210                           "speed_cap_mask=0x%08x\n",
14211                       link_config, sc->link_params.speed_cap_mask[idx]);
14212                 return;
14213             }
14214             break;
14215
14216         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14217             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14218                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14219                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14220                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14221                                               ADVERTISED_TP);
14222             } else {
14223                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14224                           "speed_cap_mask=0x%08x\n",
14225                       link_config, sc->link_params.speed_cap_mask[idx]);
14226                 return;
14227             }
14228             break;
14229
14230         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14231             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14232                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14233                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14234                                               ADVERTISED_TP);
14235             } else {
14236                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14237                           "speed_cap_mask=0x%08x\n",
14238                       link_config, sc->link_params.speed_cap_mask[idx]);
14239                 return;
14240             }
14241             break;
14242
14243         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14244             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14245                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14246                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14247                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14248                                               ADVERTISED_TP);
14249             } else {
14250                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14251                           "speed_cap_mask=0x%08x\n",
14252                       link_config, sc->link_params.speed_cap_mask[idx]);
14253                 return;
14254             }
14255             break;
14256
14257         case PORT_FEATURE_LINK_SPEED_1G:
14258             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14259                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14260                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14261                                               ADVERTISED_TP);
14262             } else {
14263                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14264                           "speed_cap_mask=0x%08x\n",
14265                       link_config, sc->link_params.speed_cap_mask[idx]);
14266                 return;
14267             }
14268             break;
14269
14270         case PORT_FEATURE_LINK_SPEED_2_5G:
14271             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14272                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14273                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14274                                               ADVERTISED_TP);
14275             } else {
14276                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14277                           "speed_cap_mask=0x%08x\n",
14278                       link_config, sc->link_params.speed_cap_mask[idx]);
14279                 return;
14280             }
14281             break;
14282
14283         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14284             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14285                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14286                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14287                                               ADVERTISED_FIBRE);
14288             } else {
14289                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14290                           "speed_cap_mask=0x%08x\n",
14291                       link_config, sc->link_params.speed_cap_mask[idx]);
14292                 return;
14293             }
14294             break;
14295
14296         case PORT_FEATURE_LINK_SPEED_20G:
14297             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14298             break;
14299
14300         default:
14301             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14302                       "speed_cap_mask=0x%08x\n",
14303                   link_config, sc->link_params.speed_cap_mask[idx]);
14304             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14305             sc->port.advertising[idx] = sc->port.supported[idx];
14306             break;
14307         }
14308
14309         sc->link_params.req_flow_ctrl[idx] =
14310             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14311
14312         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14313             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14314                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14315             } else {
14316                 bxe_set_requested_fc(sc);
14317             }
14318         }
14319
14320         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14321                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14322               sc->link_params.req_line_speed[idx],
14323               sc->link_params.req_duplex[idx],
14324               sc->link_params.req_flow_ctrl[idx],
14325               sc->port.advertising[idx]);
14326     }
14327 }
14328
14329 static void
14330 bxe_get_phy_info(struct bxe_softc *sc)
14331 {
14332     uint8_t port = SC_PORT(sc);
14333     uint32_t config = sc->port.config;
14334     uint32_t eee_mode;
14335
14336     /* shmem data already read in bxe_get_shmem_info() */
14337
14338     BLOGD(sc, DBG_LOAD, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14339                         "link_config0=0x%08x\n",
14340                sc->link_params.lane_config,
14341                sc->link_params.speed_cap_mask[0],
14342                sc->port.link_config[0]);
14343
14344     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14345     bxe_link_settings_requested(sc);
14346
14347     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14348         sc->link_params.feature_config_flags |=
14349             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14350     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14351         sc->link_params.feature_config_flags &=
14352             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14353     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14354         sc->link_params.feature_config_flags |=
14355             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14356     }
14357
14358     /* configure link feature according to nvram value */
14359     eee_mode =
14360         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14361           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14362          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14363     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14364         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14365                                     ELINK_EEE_MODE_ENABLE_LPI |
14366                                     ELINK_EEE_MODE_OUTPUT_TIME);
14367     } else {
14368         sc->link_params.eee_mode = 0;
14369     }
14370
14371     /* get the media type */
14372     bxe_media_detect(sc);
14373 }
14374
14375 static void
14376 bxe_get_params(struct bxe_softc *sc)
14377 {
14378     /* get user tunable params */
14379     bxe_get_tunable_params(sc);
14380
14381     /* select the RX and TX ring sizes */
14382     sc->tx_ring_size = TX_BD_USABLE;
14383     sc->rx_ring_size = RX_BD_USABLE;
14384
14385     /* XXX disable WoL */
14386     sc->wol = 0;
14387 }
14388
14389 static void
14390 bxe_set_modes_bitmap(struct bxe_softc *sc)
14391 {
14392     uint32_t flags = 0;
14393
14394     if (CHIP_REV_IS_FPGA(sc)) {
14395         SET_FLAGS(flags, MODE_FPGA);
14396     } else if (CHIP_REV_IS_EMUL(sc)) {
14397         SET_FLAGS(flags, MODE_EMUL);
14398     } else {
14399         SET_FLAGS(flags, MODE_ASIC);
14400     }
14401
14402     if (CHIP_IS_MODE_4_PORT(sc)) {
14403         SET_FLAGS(flags, MODE_PORT4);
14404     } else {
14405         SET_FLAGS(flags, MODE_PORT2);
14406     }
14407
14408     if (CHIP_IS_E2(sc)) {
14409         SET_FLAGS(flags, MODE_E2);
14410     } else if (CHIP_IS_E3(sc)) {
14411         SET_FLAGS(flags, MODE_E3);
14412         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14413             SET_FLAGS(flags, MODE_E3_A0);
14414         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14415             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14416         }
14417     }
14418
14419     if (IS_MF(sc)) {
14420         SET_FLAGS(flags, MODE_MF);
14421         switch (sc->devinfo.mf_info.mf_mode) {
14422         case MULTI_FUNCTION_SD:
14423             SET_FLAGS(flags, MODE_MF_SD);
14424             break;
14425         case MULTI_FUNCTION_SI:
14426             SET_FLAGS(flags, MODE_MF_SI);
14427             break;
14428         case MULTI_FUNCTION_AFEX:
14429             SET_FLAGS(flags, MODE_MF_AFEX);
14430             break;
14431         }
14432     } else {
14433         SET_FLAGS(flags, MODE_SF);
14434     }
14435
14436 #if defined(__LITTLE_ENDIAN)
14437     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14438 #else /* __BIG_ENDIAN */
14439     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14440 #endif
14441
14442     INIT_MODE_FLAGS(sc) = flags;
14443 }
14444
14445 static int
14446 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14447 {
14448     struct bxe_fastpath *fp;
14449     bus_addr_t busaddr;
14450     int max_agg_queues;
14451     int max_segments;
14452     bus_size_t max_size;
14453     bus_size_t max_seg_size;
14454     char buf[32];
14455     int rc;
14456     int i, j;
14457
14458     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14459
14460     /* allocate the parent bus DMA tag */
14461     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
14462                             1,                        /* alignment */
14463                             0,                        /* boundary limit */
14464                             BUS_SPACE_MAXADDR,        /* restricted low */
14465                             BUS_SPACE_MAXADDR,        /* restricted hi */
14466                             NULL,                     /* addr filter() */
14467                             NULL,                     /* addr filter() arg */
14468                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
14469                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
14470                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
14471                             0,                        /* flags */
14472                             NULL,                     /* lock() */
14473                             NULL,                     /* lock() arg */
14474                             &sc->parent_dma_tag);     /* returned dma tag */
14475     if (rc != 0) {
14476         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
14477         return (1);
14478     }
14479
14480     /************************/
14481     /* DEFAULT STATUS BLOCK */
14482     /************************/
14483
14484     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
14485                       &sc->def_sb_dma, "default status block") != 0) {
14486         /* XXX */
14487         bus_dma_tag_destroy(sc->parent_dma_tag);
14488         return (1);
14489     }
14490
14491     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
14492
14493     /***************/
14494     /* EVENT QUEUE */
14495     /***************/
14496
14497     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
14498                       &sc->eq_dma, "event queue") != 0) {
14499         /* XXX */
14500         bxe_dma_free(sc, &sc->def_sb_dma);
14501         sc->def_sb = NULL;
14502         bus_dma_tag_destroy(sc->parent_dma_tag);
14503         return (1);
14504     }
14505
14506     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
14507
14508     /*************/
14509     /* SLOW PATH */
14510     /*************/
14511
14512     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
14513                       &sc->sp_dma, "slow path") != 0) {
14514         /* XXX */
14515         bxe_dma_free(sc, &sc->eq_dma);
14516         sc->eq = NULL;
14517         bxe_dma_free(sc, &sc->def_sb_dma);
14518         sc->def_sb = NULL;
14519         bus_dma_tag_destroy(sc->parent_dma_tag);
14520         return (1);
14521     }
14522
14523     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
14524
14525     /*******************/
14526     /* SLOW PATH QUEUE */
14527     /*******************/
14528
14529     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
14530                       &sc->spq_dma, "slow path queue") != 0) {
14531         /* XXX */
14532         bxe_dma_free(sc, &sc->sp_dma);
14533         sc->sp = NULL;
14534         bxe_dma_free(sc, &sc->eq_dma);
14535         sc->eq = NULL;
14536         bxe_dma_free(sc, &sc->def_sb_dma);
14537         sc->def_sb = NULL;
14538         bus_dma_tag_destroy(sc->parent_dma_tag);
14539         return (1);
14540     }
14541
14542     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
14543
14544     /***************************/
14545     /* FW DECOMPRESSION BUFFER */
14546     /***************************/
14547
14548     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
14549                       "fw decompression buffer") != 0) {
14550         /* XXX */
14551         bxe_dma_free(sc, &sc->spq_dma);
14552         sc->spq = NULL;
14553         bxe_dma_free(sc, &sc->sp_dma);
14554         sc->sp = NULL;
14555         bxe_dma_free(sc, &sc->eq_dma);
14556         sc->eq = NULL;
14557         bxe_dma_free(sc, &sc->def_sb_dma);
14558         sc->def_sb = NULL;
14559         bus_dma_tag_destroy(sc->parent_dma_tag);
14560         return (1);
14561     }
14562
14563     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
14564
14565     if ((sc->gz_strm =
14566          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
14567         /* XXX */
14568         bxe_dma_free(sc, &sc->gz_buf_dma);
14569         sc->gz_buf = NULL;
14570         bxe_dma_free(sc, &sc->spq_dma);
14571         sc->spq = NULL;
14572         bxe_dma_free(sc, &sc->sp_dma);
14573         sc->sp = NULL;
14574         bxe_dma_free(sc, &sc->eq_dma);
14575         sc->eq = NULL;
14576         bxe_dma_free(sc, &sc->def_sb_dma);
14577         sc->def_sb = NULL;
14578         bus_dma_tag_destroy(sc->parent_dma_tag);
14579         return (1);
14580     }
14581
14582     /*************/
14583     /* FASTPATHS */
14584     /*************/
14585
14586     /* allocate DMA memory for each fastpath structure */
14587     for (i = 0; i < sc->num_queues; i++) {
14588         fp = &sc->fp[i];
14589         fp->sc    = sc;
14590         fp->index = i;
14591
14592         /*******************/
14593         /* FP STATUS BLOCK */
14594         /*******************/
14595
14596         snprintf(buf, sizeof(buf), "fp %d status block", i);
14597         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
14598                           &fp->sb_dma, buf) != 0) {
14599             /* XXX unwind and free previous fastpath allocations */
14600             BLOGE(sc, "Failed to alloc %s\n", buf);
14601             return (1);
14602         } else {
14603             if (CHIP_IS_E2E3(sc)) {
14604                 fp->status_block.e2_sb =
14605                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
14606             } else {
14607                 fp->status_block.e1x_sb =
14608                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
14609             }
14610         }
14611
14612         /******************/
14613         /* FP TX BD CHAIN */
14614         /******************/
14615
14616         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
14617         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
14618                           &fp->tx_dma, buf) != 0) {
14619             /* XXX unwind and free previous fastpath allocations */
14620             BLOGE(sc, "Failed to alloc %s\n", buf);
14621             return (1);
14622         } else {
14623             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
14624         }
14625
14626         /* link together the tx bd chain pages */
14627         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
14628             /* index into the tx bd chain array to last entry per page */
14629             struct eth_tx_next_bd *tx_next_bd =
14630                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
14631             /* point to the next page and wrap from last page */
14632             busaddr = (fp->tx_dma.paddr +
14633                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
14634             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
14635             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
14636         }
14637
14638         /******************/
14639         /* FP RX BD CHAIN */
14640         /******************/
14641
14642         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
14643         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
14644                           &fp->rx_dma, buf) != 0) {
14645             /* XXX unwind and free previous fastpath allocations */
14646             BLOGE(sc, "Failed to alloc %s\n", buf);
14647             return (1);
14648         } else {
14649             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
14650         }
14651
14652         /* link together the rx bd chain pages */
14653         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
14654             /* index into the rx bd chain array to last entry per page */
14655             struct eth_rx_bd *rx_bd =
14656                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
14657             /* point to the next page and wrap from last page */
14658             busaddr = (fp->rx_dma.paddr +
14659                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
14660             rx_bd->addr_hi = htole32(U64_HI(busaddr));
14661             rx_bd->addr_lo = htole32(U64_LO(busaddr));
14662         }
14663
14664         /*******************/
14665         /* FP RX RCQ CHAIN */
14666         /*******************/
14667
14668         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
14669         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
14670                           &fp->rcq_dma, buf) != 0) {
14671             /* XXX unwind and free previous fastpath allocations */
14672             BLOGE(sc, "Failed to alloc %s\n", buf);
14673             return (1);
14674         } else {
14675             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
14676         }
14677
14678         /* link together the rcq chain pages */
14679         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
14680             /* index into the rcq chain array to last entry per page */
14681             struct eth_rx_cqe_next_page *rx_cqe_next =
14682                 (struct eth_rx_cqe_next_page *)
14683                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
14684             /* point to the next page and wrap from last page */
14685             busaddr = (fp->rcq_dma.paddr +
14686                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
14687             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
14688             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
14689         }
14690
14691         /*******************/
14692         /* FP RX SGE CHAIN */
14693         /*******************/
14694
14695         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
14696         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
14697                           &fp->rx_sge_dma, buf) != 0) {
14698             /* XXX unwind and free previous fastpath allocations */
14699             BLOGE(sc, "Failed to alloc %s\n", buf);
14700             return (1);
14701         } else {
14702             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
14703         }
14704
14705         /* link together the sge chain pages */
14706         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
14707             /* index into the rcq chain array to last entry per page */
14708             struct eth_rx_sge *rx_sge =
14709                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
14710             /* point to the next page and wrap from last page */
14711             busaddr = (fp->rx_sge_dma.paddr +
14712                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
14713             rx_sge->addr_hi = htole32(U64_HI(busaddr));
14714             rx_sge->addr_lo = htole32(U64_LO(busaddr));
14715         }
14716
14717         /***********************/
14718         /* FP TX MBUF DMA MAPS */
14719         /***********************/
14720
14721         /* set required sizes before mapping to conserve resources */
14722         if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
14723             max_size     = BXE_TSO_MAX_SIZE;
14724             max_segments = BXE_TSO_MAX_SEGMENTS;
14725             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
14726         } else {
14727             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
14728             max_segments = BXE_MAX_SEGMENTS;
14729             max_seg_size = MCLBYTES;
14730         }
14731
14732         /* create a dma tag for the tx mbufs */
14733         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
14734                                 1,                  /* alignment */
14735                                 0,                  /* boundary limit */
14736                                 BUS_SPACE_MAXADDR,  /* restricted low */
14737                                 BUS_SPACE_MAXADDR,  /* restricted hi */
14738                                 NULL,               /* addr filter() */
14739                                 NULL,               /* addr filter() arg */
14740                                 max_size,           /* max map size */
14741                                 max_segments,       /* num discontinuous */
14742                                 max_seg_size,       /* max seg size */
14743                                 0,                  /* flags */
14744                                 NULL,               /* lock() */
14745                                 NULL,               /* lock() arg */
14746                                 &fp->tx_mbuf_tag);  /* returned dma tag */
14747         if (rc != 0) {
14748             /* XXX unwind and free previous fastpath allocations */
14749             BLOGE(sc, "Failed to create dma tag for "
14750                       "'fp %d tx mbufs' (%d)\n", i, rc);
14751             return (1);
14752         }
14753
14754         /* create dma maps for each of the tx mbuf clusters */
14755         for (j = 0; j < TX_BD_TOTAL; j++) {
14756             if (bus_dmamap_create(fp->tx_mbuf_tag,
14757                                   BUS_DMA_NOWAIT,
14758                                   &fp->tx_mbuf_chain[j].m_map)) {
14759                 /* XXX unwind and free previous fastpath allocations */
14760                 BLOGE(sc, "Failed to create dma map for "
14761                           "'fp %d tx mbuf %d' (%d)\n", i, j, rc);
14762                 return (1);
14763             }
14764         }
14765
14766         /***********************/
14767         /* FP RX MBUF DMA MAPS */
14768         /***********************/
14769
14770         /* create a dma tag for the rx mbufs */
14771         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
14772                                 1,                  /* alignment */
14773                                 0,                  /* boundary limit */
14774                                 BUS_SPACE_MAXADDR,  /* restricted low */
14775                                 BUS_SPACE_MAXADDR,  /* restricted hi */
14776                                 NULL,               /* addr filter() */
14777                                 NULL,               /* addr filter() arg */
14778                                 MJUM9BYTES,         /* max map size */
14779                                 1,                  /* num discontinuous */
14780                                 MJUM9BYTES,         /* max seg size */
14781                                 0,                  /* flags */
14782                                 NULL,               /* lock() */
14783                                 NULL,               /* lock() arg */
14784                                 &fp->rx_mbuf_tag);  /* returned dma tag */
14785         if (rc != 0) {
14786             /* XXX unwind and free previous fastpath allocations */
14787             BLOGE(sc, "Failed to create dma tag for "
14788                       "'fp %d rx mbufs' (%d)\n", i, rc);
14789             return (1);
14790         }
14791
14792         /* create dma maps for each of the rx mbuf clusters */
14793         for (j = 0; j < RX_BD_TOTAL; j++) {
14794             if (bus_dmamap_create(fp->rx_mbuf_tag,
14795                                   BUS_DMA_NOWAIT,
14796                                   &fp->rx_mbuf_chain[j].m_map)) {
14797                 /* XXX unwind and free previous fastpath allocations */
14798                 BLOGE(sc, "Failed to create dma map for "
14799                           "'fp %d rx mbuf %d' (%d)\n", i, j, rc);
14800                 return (1);
14801             }
14802         }
14803
14804         /* create dma map for the spare rx mbuf cluster */
14805         if (bus_dmamap_create(fp->rx_mbuf_tag,
14806                               BUS_DMA_NOWAIT,
14807                               &fp->rx_mbuf_spare_map)) {
14808             /* XXX unwind and free previous fastpath allocations */
14809             BLOGE(sc, "Failed to create dma map for "
14810                       "'fp %d spare rx mbuf' (%d)\n", i, rc);
14811             return (1);
14812         }
14813
14814         /***************************/
14815         /* FP RX SGE MBUF DMA MAPS */
14816         /***************************/
14817
14818         /* create a dma tag for the rx sge mbufs */
14819         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
14820                                 1,                  /* alignment */
14821                                 0,                  /* boundary limit */
14822                                 BUS_SPACE_MAXADDR,  /* restricted low */
14823                                 BUS_SPACE_MAXADDR,  /* restricted hi */
14824                                 NULL,               /* addr filter() */
14825                                 NULL,               /* addr filter() arg */
14826                                 BCM_PAGE_SIZE,      /* max map size */
14827                                 1,                  /* num discontinuous */
14828                                 BCM_PAGE_SIZE,      /* max seg size */
14829                                 0,                  /* flags */
14830                                 NULL,               /* lock() */
14831                                 NULL,               /* lock() arg */
14832                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
14833         if (rc != 0) {
14834             /* XXX unwind and free previous fastpath allocations */
14835             BLOGE(sc, "Failed to create dma tag for "
14836                       "'fp %d rx sge mbufs' (%d)\n", i, rc);
14837             return (1);
14838         }
14839
14840         /* create dma maps for the rx sge mbuf clusters */
14841         for (j = 0; j < RX_SGE_TOTAL; j++) {
14842             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
14843                                   BUS_DMA_NOWAIT,
14844                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
14845                 /* XXX unwind and free previous fastpath allocations */
14846                 BLOGE(sc, "Failed to create dma map for "
14847                           "'fp %d rx sge mbuf %d' (%d)\n", i, j, rc);
14848                 return (1);
14849             }
14850         }
14851
14852         /* create dma map for the spare rx sge mbuf cluster */
14853         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
14854                               BUS_DMA_NOWAIT,
14855                               &fp->rx_sge_mbuf_spare_map)) {
14856             /* XXX unwind and free previous fastpath allocations */
14857             BLOGE(sc, "Failed to create dma map for "
14858                       "'fp %d spare rx sge mbuf' (%d)\n", i, rc);
14859             return (1);
14860         }
14861
14862         /***************************/
14863         /* FP RX TPA MBUF DMA MAPS */
14864         /***************************/
14865
14866         /* create dma maps for the rx tpa mbuf clusters */
14867         max_agg_queues = MAX_AGG_QS(sc);
14868
14869         for (j = 0; j < max_agg_queues; j++) {
14870             if (bus_dmamap_create(fp->rx_mbuf_tag,
14871                                   BUS_DMA_NOWAIT,
14872                                   &fp->rx_tpa_info[j].bd.m_map)) {
14873                 /* XXX unwind and free previous fastpath allocations */
14874                 BLOGE(sc, "Failed to create dma map for "
14875                           "'fp %d rx tpa mbuf %d' (%d)\n", i, j, rc);
14876                 return (1);
14877             }
14878         }
14879
14880         /* create dma map for the spare rx tpa mbuf cluster */
14881         if (bus_dmamap_create(fp->rx_mbuf_tag,
14882                               BUS_DMA_NOWAIT,
14883                               &fp->rx_tpa_info_mbuf_spare_map)) {
14884             /* XXX unwind and free previous fastpath allocations */
14885             BLOGE(sc, "Failed to create dma map for "
14886                       "'fp %d spare rx tpa mbuf' (%d)\n", i, rc);
14887             return (1);
14888         }
14889
14890         bxe_init_sge_ring_bit_mask(fp);
14891     }
14892
14893     return (0);
14894 }
14895
14896 static void
14897 bxe_free_hsi_mem(struct bxe_softc *sc)
14898 {
14899     struct bxe_fastpath *fp;
14900     int max_agg_queues;
14901     int i, j;
14902
14903     if (sc->parent_dma_tag == NULL) {
14904         return; /* assume nothing was allocated */
14905     }
14906
14907     for (i = 0; i < sc->num_queues; i++) {
14908         fp = &sc->fp[i];
14909
14910         /*******************/
14911         /* FP STATUS BLOCK */
14912         /*******************/
14913
14914         bxe_dma_free(sc, &fp->sb_dma);
14915         memset(&fp->status_block, 0, sizeof(fp->status_block));
14916
14917         /******************/
14918         /* FP TX BD CHAIN */
14919         /******************/
14920
14921         bxe_dma_free(sc, &fp->tx_dma);
14922         fp->tx_chain = NULL;
14923
14924         /******************/
14925         /* FP RX BD CHAIN */
14926         /******************/
14927
14928         bxe_dma_free(sc, &fp->rx_dma);
14929         fp->rx_chain = NULL;
14930
14931         /*******************/
14932         /* FP RX RCQ CHAIN */
14933         /*******************/
14934
14935         bxe_dma_free(sc, &fp->rcq_dma);
14936         fp->rcq_chain = NULL;
14937
14938         /*******************/
14939         /* FP RX SGE CHAIN */
14940         /*******************/
14941
14942         bxe_dma_free(sc, &fp->rx_sge_dma);
14943         fp->rx_sge_chain = NULL;
14944
14945         /***********************/
14946         /* FP TX MBUF DMA MAPS */
14947         /***********************/
14948
14949         if (fp->tx_mbuf_tag != NULL) {
14950             for (j = 0; j < TX_BD_TOTAL; j++) {
14951                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
14952                     bus_dmamap_unload(fp->tx_mbuf_tag,
14953                                       fp->tx_mbuf_chain[j].m_map);
14954                     bus_dmamap_destroy(fp->tx_mbuf_tag,
14955                                        fp->tx_mbuf_chain[j].m_map);
14956                 }
14957             }
14958
14959             bus_dma_tag_destroy(fp->tx_mbuf_tag);
14960             fp->tx_mbuf_tag = NULL;
14961         }
14962
14963         /***********************/
14964         /* FP RX MBUF DMA MAPS */
14965         /***********************/
14966
14967         if (fp->rx_mbuf_tag != NULL) {
14968             for (j = 0; j < RX_BD_TOTAL; j++) {
14969                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
14970                     bus_dmamap_unload(fp->rx_mbuf_tag,
14971                                       fp->rx_mbuf_chain[j].m_map);
14972                     bus_dmamap_destroy(fp->rx_mbuf_tag,
14973                                        fp->rx_mbuf_chain[j].m_map);
14974                 }
14975             }
14976
14977             if (fp->rx_mbuf_spare_map != NULL) {
14978                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
14979                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
14980             }
14981
14982             /***************************/
14983             /* FP RX TPA MBUF DMA MAPS */
14984             /***************************/
14985
14986             max_agg_queues = MAX_AGG_QS(sc);
14987
14988             for (j = 0; j < max_agg_queues; j++) {
14989                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
14990                     bus_dmamap_unload(fp->rx_mbuf_tag,
14991                                       fp->rx_tpa_info[j].bd.m_map);
14992                     bus_dmamap_destroy(fp->rx_mbuf_tag,
14993                                        fp->rx_tpa_info[j].bd.m_map);
14994                 }
14995             }
14996
14997             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
14998                 bus_dmamap_unload(fp->rx_mbuf_tag,
14999                                   fp->rx_tpa_info_mbuf_spare_map);
15000                 bus_dmamap_destroy(fp->rx_mbuf_tag,
15001                                    fp->rx_tpa_info_mbuf_spare_map);
15002             }
15003
15004             bus_dma_tag_destroy(fp->rx_mbuf_tag);
15005             fp->rx_mbuf_tag = NULL;
15006         }
15007
15008         /***************************/
15009         /* FP RX SGE MBUF DMA MAPS */
15010         /***************************/
15011
15012         if (fp->rx_sge_mbuf_tag != NULL) {
15013             for (j = 0; j < RX_SGE_TOTAL; j++) {
15014                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
15015                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15016                                       fp->rx_sge_mbuf_chain[j].m_map);
15017                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15018                                        fp->rx_sge_mbuf_chain[j].m_map);
15019                 }
15020             }
15021
15022             if (fp->rx_sge_mbuf_spare_map != NULL) {
15023                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15024                                   fp->rx_sge_mbuf_spare_map);
15025                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15026                                    fp->rx_sge_mbuf_spare_map);
15027             }
15028
15029             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
15030             fp->rx_sge_mbuf_tag = NULL;
15031         }
15032     }
15033
15034     /***************************/
15035     /* FW DECOMPRESSION BUFFER */
15036     /***************************/
15037
15038     bxe_dma_free(sc, &sc->gz_buf_dma);
15039     sc->gz_buf = NULL;
15040     free(sc->gz_strm, M_DEVBUF);
15041     sc->gz_strm = NULL;
15042
15043     /*******************/
15044     /* SLOW PATH QUEUE */
15045     /*******************/
15046
15047     bxe_dma_free(sc, &sc->spq_dma);
15048     sc->spq = NULL;
15049
15050     /*************/
15051     /* SLOW PATH */
15052     /*************/
15053
15054     bxe_dma_free(sc, &sc->sp_dma);
15055     sc->sp = NULL;
15056
15057     /***************/
15058     /* EVENT QUEUE */
15059     /***************/
15060
15061     bxe_dma_free(sc, &sc->eq_dma);
15062     sc->eq = NULL;
15063
15064     /************************/
15065     /* DEFAULT STATUS BLOCK */
15066     /************************/
15067
15068     bxe_dma_free(sc, &sc->def_sb_dma);
15069     sc->def_sb = NULL;
15070
15071     bus_dma_tag_destroy(sc->parent_dma_tag);
15072     sc->parent_dma_tag = NULL;
15073 }
15074
15075 /*
15076  * Previous driver DMAE transaction may have occurred when pre-boot stage
15077  * ended and boot began. This would invalidate the addresses of the
15078  * transaction, resulting in was-error bit set in the PCI causing all
15079  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15080  * the interrupt which detected this from the pglueb and the was-done bit
15081  */
15082 static void
15083 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15084 {
15085     uint32_t val;
15086
15087     if (!CHIP_IS_E1x(sc)) {
15088         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15089         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15090             BLOGD(sc, DBG_LOAD,
15091                   "Clearing 'was-error' bit that was set in pglueb");
15092             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15093         }
15094     }
15095 }
15096
15097 static int
15098 bxe_prev_mcp_done(struct bxe_softc *sc)
15099 {
15100     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15101                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15102     if (!rc) {
15103         BLOGE(sc, "MCP response failure, aborting\n");
15104         return (-1);
15105     }
15106
15107     return (0);
15108 }
15109
15110 static struct bxe_prev_list_node *
15111 bxe_prev_path_get_entry(struct bxe_softc *sc)
15112 {
15113     struct bxe_prev_list_node *tmp;
15114
15115     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15116         if ((sc->pcie_bus == tmp->bus) &&
15117             (sc->pcie_device == tmp->slot) &&
15118             (SC_PATH(sc) == tmp->path)) {
15119             return (tmp);
15120         }
15121     }
15122
15123     return (NULL);
15124 }
15125
15126 static uint8_t
15127 bxe_prev_is_path_marked(struct bxe_softc *sc)
15128 {
15129     struct bxe_prev_list_node *tmp;
15130     int rc = FALSE;
15131
15132     mtx_lock(&bxe_prev_mtx);
15133
15134     tmp = bxe_prev_path_get_entry(sc);
15135     if (tmp) {
15136         if (tmp->aer) {
15137             BLOGD(sc, DBG_LOAD,
15138                   "Path %d/%d/%d was marked by AER\n",
15139                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15140         } else {
15141             rc = TRUE;
15142             BLOGD(sc, DBG_LOAD,
15143                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15144                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15145         }
15146     }
15147
15148     mtx_unlock(&bxe_prev_mtx);
15149
15150     return (rc);
15151 }
15152
15153 static int
15154 bxe_prev_mark_path(struct bxe_softc *sc,
15155                    uint8_t          after_undi)
15156 {
15157     struct bxe_prev_list_node *tmp;
15158
15159     mtx_lock(&bxe_prev_mtx);
15160
15161     /* Check whether the entry for this path already exists */
15162     tmp = bxe_prev_path_get_entry(sc);
15163     if (tmp) {
15164         if (!tmp->aer) {
15165             BLOGD(sc, DBG_LOAD,
15166                   "Re-marking AER in path %d/%d/%d\n",
15167                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15168         } else {
15169             BLOGD(sc, DBG_LOAD,
15170                   "Removing AER indication from path %d/%d/%d\n",
15171                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15172             tmp->aer = 0;
15173         }
15174
15175         mtx_unlock(&bxe_prev_mtx);
15176         return (0);
15177     }
15178
15179     mtx_unlock(&bxe_prev_mtx);
15180
15181     /* Create an entry for this path and add it */
15182     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15183                  (M_NOWAIT | M_ZERO));
15184     if (!tmp) {
15185         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15186         return (-1);
15187     }
15188
15189     tmp->bus  = sc->pcie_bus;
15190     tmp->slot = sc->pcie_device;
15191     tmp->path = SC_PATH(sc);
15192     tmp->aer  = 0;
15193     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15194
15195     mtx_lock(&bxe_prev_mtx);
15196
15197     BLOGD(sc, DBG_LOAD,
15198           "Marked path %d/%d/%d - finished previous unload\n",
15199           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15200     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15201
15202     mtx_unlock(&bxe_prev_mtx);
15203
15204     return (0);
15205 }
15206
15207 static int
15208 bxe_do_flr(struct bxe_softc *sc)
15209 {
15210     int i;
15211
15212     /* only E2 and onwards support FLR */
15213     if (CHIP_IS_E1x(sc)) {
15214         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15215         return (-1);
15216     }
15217
15218     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15219     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15220         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15221               sc->devinfo.bc_ver);
15222         return (-1);
15223     }
15224
15225     /* Wait for Transaction Pending bit clean */
15226     for (i = 0; i < 4; i++) {
15227         if (i) {
15228             DELAY(((1 << (i - 1)) * 100) * 1000);
15229         }
15230
15231         if (!bxe_is_pcie_pending(sc)) {
15232             goto clear;
15233         }
15234     }
15235
15236     BLOGE(sc, "PCIE transaction is not cleared, "
15237               "proceeding with reset anyway\n");
15238
15239 clear:
15240
15241     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15242     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15243
15244     return (0);
15245 }
15246
15247 struct bxe_mac_vals {
15248     uint32_t xmac_addr;
15249     uint32_t xmac_val;
15250     uint32_t emac_addr;
15251     uint32_t emac_val;
15252     uint32_t umac_addr;
15253     uint32_t umac_val;
15254     uint32_t bmac_addr;
15255     uint32_t bmac_val[2];
15256 };
15257
15258 static void
15259 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15260                           struct bxe_mac_vals *vals)
15261 {
15262     uint32_t val, base_addr, offset, mask, reset_reg;
15263     uint8_t mac_stopped = FALSE;
15264     uint8_t port = SC_PORT(sc);
15265     uint32_t wb_data[2];
15266
15267     /* reset addresses as they also mark which values were changed */
15268     vals->bmac_addr = 0;
15269     vals->umac_addr = 0;
15270     vals->xmac_addr = 0;
15271     vals->emac_addr = 0;
15272
15273     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15274
15275     if (!CHIP_IS_E3(sc)) {
15276         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15277         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15278         if ((mask & reset_reg) && val) {
15279             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15280             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15281                                     : NIG_REG_INGRESS_BMAC0_MEM;
15282             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15283                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15284
15285             /*
15286              * use rd/wr since we cannot use dmae. This is safe
15287              * since MCP won't access the bus due to the request
15288              * to unload, and no function on the path can be
15289              * loaded at this time.
15290              */
15291             wb_data[0] = REG_RD(sc, base_addr + offset);
15292             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15293             vals->bmac_addr = base_addr + offset;
15294             vals->bmac_val[0] = wb_data[0];
15295             vals->bmac_val[1] = wb_data[1];
15296             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15297             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15298             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15299         }
15300
15301         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15302         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15303         vals->emac_val = REG_RD(sc, vals->emac_addr);
15304         REG_WR(sc, vals->emac_addr, 0);
15305         mac_stopped = TRUE;
15306     } else {
15307         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15308             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15309             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15310             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15311             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15312             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15313             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15314             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15315             REG_WR(sc, vals->xmac_addr, 0);
15316             mac_stopped = TRUE;
15317         }
15318
15319         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15320         if (mask & reset_reg) {
15321             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15322             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15323             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15324             vals->umac_val = REG_RD(sc, vals->umac_addr);
15325             REG_WR(sc, vals->umac_addr, 0);
15326             mac_stopped = TRUE;
15327         }
15328     }
15329
15330     if (mac_stopped) {
15331         DELAY(20000);
15332     }
15333 }
15334
15335 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15336 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15337 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15338 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15339
15340 static void
15341 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15342                          uint8_t          port,
15343                          uint8_t          inc)
15344 {
15345     uint16_t rcq, bd;
15346     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15347
15348     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15349     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15350
15351     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15352     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15353
15354     BLOGD(sc, DBG_LOAD,
15355           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15356           port, bd, rcq);
15357 }
15358
15359 static int
15360 bxe_prev_unload_common(struct bxe_softc *sc)
15361 {
15362     uint32_t reset_reg, tmp_reg = 0, rc;
15363     uint8_t prev_undi = FALSE;
15364     struct bxe_mac_vals mac_vals;
15365     uint32_t timer_count = 1000;
15366     uint32_t prev_brb;
15367
15368     /*
15369      * It is possible a previous function received 'common' answer,
15370      * but hasn't loaded yet, therefore creating a scenario of
15371      * multiple functions receiving 'common' on the same path.
15372      */
15373     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15374
15375     memset(&mac_vals, 0, sizeof(mac_vals));
15376
15377     if (bxe_prev_is_path_marked(sc)) {
15378         return (bxe_prev_mcp_done(sc));
15379     }
15380
15381     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15382
15383     /* Reset should be performed after BRB is emptied */
15384     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15385         /* Close the MAC Rx to prevent BRB from filling up */
15386         bxe_prev_unload_close_mac(sc, &mac_vals);
15387
15388         /* close LLH filters towards the BRB */
15389         elink_set_rx_filter(&sc->link_params, 0);
15390
15391         /*
15392          * Check if the UNDI driver was previously loaded.
15393          * UNDI driver initializes CID offset for normal bell to 0x7
15394          */
15395         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15396             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15397             if (tmp_reg == 0x7) {
15398                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15399                 prev_undi = TRUE;
15400                 /* clear the UNDI indication */
15401                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15402                 /* clear possible idle check errors */
15403                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15404             }
15405         }
15406
15407         /* wait until BRB is empty */
15408         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15409         while (timer_count) {
15410             prev_brb = tmp_reg;
15411
15412             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15413             if (!tmp_reg) {
15414                 break;
15415             }
15416
15417             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15418
15419             /* reset timer as long as BRB actually gets emptied */
15420             if (prev_brb > tmp_reg) {
15421                 timer_count = 1000;
15422             } else {
15423                 timer_count--;
15424             }
15425
15426             /* If UNDI resides in memory, manually increment it */
15427             if (prev_undi) {
15428                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15429             }
15430
15431             DELAY(10);
15432         }
15433
15434         if (!timer_count) {
15435             BLOGE(sc, "Failed to empty BRB\n");
15436         }
15437     }
15438
15439     /* No packets are in the pipeline, path is ready for reset */
15440     bxe_reset_common(sc);
15441
15442     if (mac_vals.xmac_addr) {
15443         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15444     }
15445     if (mac_vals.umac_addr) {
15446         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15447     }
15448     if (mac_vals.emac_addr) {
15449         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15450     }
15451     if (mac_vals.bmac_addr) {
15452         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
15453         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
15454     }
15455
15456     rc = bxe_prev_mark_path(sc, prev_undi);
15457     if (rc) {
15458         bxe_prev_mcp_done(sc);
15459         return (rc);
15460     }
15461
15462     return (bxe_prev_mcp_done(sc));
15463 }
15464
15465 static int
15466 bxe_prev_unload_uncommon(struct bxe_softc *sc)
15467 {
15468     int rc;
15469
15470     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
15471
15472     /* Test if previous unload process was already finished for this path */
15473     if (bxe_prev_is_path_marked(sc)) {
15474         return (bxe_prev_mcp_done(sc));
15475     }
15476
15477     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
15478
15479     /*
15480      * If function has FLR capabilities, and existing FW version matches
15481      * the one required, then FLR will be sufficient to clean any residue
15482      * left by previous driver
15483      */
15484     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
15485     if (!rc) {
15486         /* fw version is good */
15487         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
15488         rc = bxe_do_flr(sc);
15489     }
15490
15491     if (!rc) {
15492         /* FLR was performed */
15493         BLOGD(sc, DBG_LOAD, "FLR successful\n");
15494         return (0);
15495     }
15496
15497     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
15498
15499     /* Close the MCP request, return failure*/
15500     rc = bxe_prev_mcp_done(sc);
15501     if (!rc) {
15502         rc = BXE_PREV_WAIT_NEEDED;
15503     }
15504
15505     return (rc);
15506 }
15507
15508 static int
15509 bxe_prev_unload(struct bxe_softc *sc)
15510 {
15511     int time_counter = 10;
15512     uint32_t fw, hw_lock_reg, hw_lock_val;
15513     uint32_t rc = 0;
15514
15515     /*
15516      * Clear HW from errors which may have resulted from an interrupted
15517      * DMAE transaction.
15518      */
15519     bxe_prev_interrupted_dmae(sc);
15520
15521     /* Release previously held locks */
15522     hw_lock_reg =
15523         (SC_FUNC(sc) <= 5) ?
15524             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
15525             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
15526
15527     hw_lock_val = (REG_RD(sc, hw_lock_reg));
15528     if (hw_lock_val) {
15529         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
15530             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
15531             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
15532                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
15533         }
15534         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
15535         REG_WR(sc, hw_lock_reg, 0xffffffff);
15536     } else {
15537         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
15538     }
15539
15540     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
15541         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
15542         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
15543     }
15544
15545     do {
15546         /* Lock MCP using an unload request */
15547         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
15548         if (!fw) {
15549             BLOGE(sc, "MCP response failure, aborting\n");
15550             rc = -1;
15551             break;
15552         }
15553
15554         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
15555             rc = bxe_prev_unload_common(sc);
15556             break;
15557         }
15558
15559         /* non-common reply from MCP night require looping */
15560         rc = bxe_prev_unload_uncommon(sc);
15561         if (rc != BXE_PREV_WAIT_NEEDED) {
15562             break;
15563         }
15564
15565         DELAY(20000);
15566     } while (--time_counter);
15567
15568     if (!time_counter || rc) {
15569         BLOGE(sc, "Failed to unload previous driver!"
15570             " time_counter %d rc %d\n", time_counter, rc);
15571         rc = -1;
15572     }
15573
15574     return (rc);
15575 }
15576
15577 void
15578 bxe_dcbx_set_state(struct bxe_softc *sc,
15579                    uint8_t          dcb_on,
15580                    uint32_t         dcbx_enabled)
15581 {
15582     if (!CHIP_IS_E1x(sc)) {
15583         sc->dcb_state = dcb_on;
15584         sc->dcbx_enabled = dcbx_enabled;
15585     } else {
15586         sc->dcb_state = FALSE;
15587         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
15588     }
15589     BLOGD(sc, DBG_LOAD,
15590           "DCB state [%s:%s]\n",
15591           dcb_on ? "ON" : "OFF",
15592           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
15593           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
15594           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
15595           "on-chip with negotiation" : "invalid");
15596 }
15597
15598 /* must be called after sriov-enable */
15599 static int
15600 bxe_set_qm_cid_count(struct bxe_softc *sc)
15601 {
15602     int cid_count = BXE_L2_MAX_CID(sc);
15603
15604     if (IS_SRIOV(sc)) {
15605         cid_count += BXE_VF_CIDS;
15606     }
15607
15608     if (CNIC_SUPPORT(sc)) {
15609         cid_count += CNIC_CID_MAX;
15610     }
15611
15612     return (roundup(cid_count, QM_CID_ROUND));
15613 }
15614
15615 static void
15616 bxe_init_multi_cos(struct bxe_softc *sc)
15617 {
15618     int pri, cos;
15619
15620     uint32_t pri_map = 0; /* XXX change to user config */
15621
15622     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
15623         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
15624         if (cos < sc->max_cos) {
15625             sc->prio_to_cos[pri] = cos;
15626         } else {
15627             BLOGW(sc, "Invalid COS %d for priority %d "
15628                       "(max COS is %d), setting to 0\n",
15629                   cos, pri, (sc->max_cos - 1));
15630             sc->prio_to_cos[pri] = 0;
15631         }
15632     }
15633 }
15634
15635 static int
15636 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
15637 {
15638     struct bxe_softc *sc;
15639     int error, result;
15640
15641     result = 0;
15642     error = sysctl_handle_int(oidp, &result, 0, req);
15643
15644     if (error || !req->newptr) {
15645         return (error);
15646     }
15647
15648     if (result == 1) {
15649         uint32_t  temp;
15650         sc = (struct bxe_softc *)arg1;
15651
15652         BLOGI(sc, "... dumping driver state ...\n");
15653         temp = SHMEM2_RD(sc, temperature_in_half_celsius);
15654         BLOGI(sc, "\t Device Temperature = %d Celsius\n", (temp/2));
15655     }
15656
15657     return (error);
15658 }
15659
15660 static int
15661 bxe_sysctl_trigger_grcdump(SYSCTL_HANDLER_ARGS)
15662 {
15663     struct bxe_softc *sc;
15664     int error, result;
15665
15666     result = 0;
15667     error = sysctl_handle_int(oidp, &result, 0, req);
15668
15669     if (error || !req->newptr) {
15670         return (error);
15671     }
15672
15673     if (result == 1) {
15674         sc = (struct bxe_softc *)arg1;
15675
15676         BLOGI(sc, "... grcdump start ...\n");
15677         bxe_grc_dump(sc);
15678         BLOGI(sc, "... grcdump done ...\n");
15679     }
15680
15681     return (error);
15682 }
15683
15684 static int
15685 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
15686 {
15687     struct bxe_softc *sc = (struct bxe_softc *)arg1;
15688     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
15689     uint32_t *offset;
15690     uint64_t value = 0;
15691     int index = (int)arg2;
15692
15693     if (index >= BXE_NUM_ETH_STATS) {
15694         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
15695         return (-1);
15696     }
15697
15698     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
15699
15700     switch (bxe_eth_stats_arr[index].size) {
15701     case 4:
15702         value = (uint64_t)*offset;
15703         break;
15704     case 8:
15705         value = HILO_U64(*offset, *(offset + 1));
15706         break;
15707     default:
15708         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
15709               index, bxe_eth_stats_arr[index].size);
15710         return (-1);
15711     }
15712
15713     return (sysctl_handle_64(oidp, &value, 0, req));
15714 }
15715
15716 static int
15717 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
15718 {
15719     struct bxe_softc *sc = (struct bxe_softc *)arg1;
15720     uint32_t *eth_stats;
15721     uint32_t *offset;
15722     uint64_t value = 0;
15723     uint32_t q_stat = (uint32_t)arg2;
15724     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
15725     uint32_t index = (q_stat & 0xffff);
15726
15727     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
15728
15729     if (index >= BXE_NUM_ETH_Q_STATS) {
15730         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
15731         return (-1);
15732     }
15733
15734     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
15735
15736     switch (bxe_eth_q_stats_arr[index].size) {
15737     case 4:
15738         value = (uint64_t)*offset;
15739         break;
15740     case 8:
15741         value = HILO_U64(*offset, *(offset + 1));
15742         break;
15743     default:
15744         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
15745               index, bxe_eth_q_stats_arr[index].size);
15746         return (-1);
15747     }
15748
15749     return (sysctl_handle_64(oidp, &value, 0, req));
15750 }
15751
15752 static void
15753 bxe_add_sysctls(struct bxe_softc *sc)
15754 {
15755     struct sysctl_ctx_list *ctx;
15756     struct sysctl_oid_list *children;
15757     struct sysctl_oid *queue_top, *queue;
15758     struct sysctl_oid_list *queue_top_children, *queue_children;
15759     char queue_num_buf[32];
15760     uint32_t q_stat;
15761     int i, j;
15762
15763     ctx = device_get_sysctl_ctx(sc->dev);
15764     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
15765
15766     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
15767                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
15768                       "version");
15769
15770     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
15771              BCM_5710_FW_MAJOR_VERSION,
15772              BCM_5710_FW_MINOR_VERSION,
15773              BCM_5710_FW_REVISION_VERSION,
15774              BCM_5710_FW_ENGINEERING_VERSION);
15775
15776     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
15777         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
15778          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
15779          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
15780          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
15781                                                                 "Unknown"));
15782     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
15783                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
15784                     "multifunction vnics per port");
15785
15786     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
15787         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
15788          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
15789          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
15790                                               "???GT/s"),
15791         sc->devinfo.pcie_link_width);
15792
15793     sc->debug = bxe_debug;
15794
15795 #if __FreeBSD_version >= 900000
15796     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
15797                       CTLFLAG_RD, sc->devinfo.bc_ver_str, 0,
15798                       "bootcode version");
15799     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
15800                       CTLFLAG_RD, sc->fw_ver_str, 0,
15801                       "firmware version");
15802     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
15803                       CTLFLAG_RD, sc->mf_mode_str, 0,
15804                       "multifunction mode");
15805     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
15806                       CTLFLAG_RD, sc->mac_addr_str, 0,
15807                       "mac address");
15808     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
15809                       CTLFLAG_RD, &sc->pci_link_str, 0,
15810                       "pci link status");
15811     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "debug",
15812                     CTLFLAG_RW, &sc->debug, 0,
15813                     "debug logging mode");
15814 #else
15815     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
15816                       CTLFLAG_RD, &sc->devinfo.bc_ver_str, 0,
15817                       "bootcode version");
15818     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
15819                       CTLFLAG_RD, &sc->fw_ver_str, 0,
15820                       "firmware version");
15821     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
15822                       CTLFLAG_RD, &sc->mf_mode_str, 0,
15823                       "multifunction mode");
15824     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
15825                       CTLFLAG_RD, &sc->mac_addr_str, 0,
15826                       "mac address");
15827     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
15828                       CTLFLAG_RD, &sc->pci_link_str, 0,
15829                       "pci link status");
15830     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "debug",
15831                     CTLFLAG_RW, &sc->debug, 0,
15832                     "debug logging mode");
15833 #endif /* #if __FreeBSD_version >= 900000 */
15834
15835     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "trigger_grcdump",
15836                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
15837                     bxe_sysctl_trigger_grcdump, "IU",
15838                     "set by driver when a grcdump is needed");
15839
15840     sc->grcdump_done = 0;
15841     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "grcdump_done",
15842                    CTLFLAG_RW, &sc->grcdump_done, 0,
15843                    "set by driver when grcdump is done");
15844
15845     sc->rx_budget = bxe_rx_budget;
15846     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
15847                     CTLFLAG_RW, &sc->rx_budget, 0,
15848                     "rx processing budget");
15849
15850     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
15851                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
15852                     bxe_sysctl_state, "IU", "dump driver state");
15853
15854     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
15855         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
15856                         bxe_eth_stats_arr[i].string,
15857                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
15858                         bxe_sysctl_eth_stat, "LU",
15859                         bxe_eth_stats_arr[i].string);
15860     }
15861
15862     /* add a new parent node for all queues "dev.bxe.#.queue" */
15863     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
15864                                 CTLFLAG_RD, NULL, "queue");
15865     queue_top_children = SYSCTL_CHILDREN(queue_top);
15866
15867     for (i = 0; i < sc->num_queues; i++) {
15868         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
15869         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
15870         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
15871                                 queue_num_buf, CTLFLAG_RD, NULL,
15872                                 "single queue");
15873         queue_children = SYSCTL_CHILDREN(queue);
15874
15875         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
15876             q_stat = ((i << 16) | j);
15877             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
15878                             bxe_eth_q_stats_arr[j].string,
15879                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
15880                             bxe_sysctl_eth_q_stat, "LU",
15881                             bxe_eth_q_stats_arr[j].string);
15882         }
15883     }
15884 }
15885
15886 static int
15887 bxe_alloc_buf_rings(struct bxe_softc *sc)
15888 {
15889 #if __FreeBSD_version >= 800000
15890
15891     int i;
15892     struct bxe_fastpath *fp;
15893
15894     for (i = 0; i < sc->num_queues; i++) {
15895
15896         fp = &sc->fp[i];
15897
15898         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
15899                                    M_NOWAIT, &fp->tx_mtx);
15900         if (fp->tx_br == NULL)
15901             return (-1);
15902     }
15903 #endif
15904     return (0);
15905 }
15906
15907 static void
15908 bxe_free_buf_rings(struct bxe_softc *sc)
15909 {
15910 #if __FreeBSD_version >= 800000
15911
15912     int i;
15913     struct bxe_fastpath *fp;
15914
15915     for (i = 0; i < sc->num_queues; i++) {
15916
15917         fp = &sc->fp[i];
15918
15919         if (fp->tx_br) {
15920             buf_ring_free(fp->tx_br, M_DEVBUF);
15921             fp->tx_br = NULL;
15922         }
15923     }
15924
15925 #endif
15926 }
15927
15928 static void
15929 bxe_init_fp_mutexs(struct bxe_softc *sc)
15930 {
15931     int i;
15932     struct bxe_fastpath *fp;
15933
15934     for (i = 0; i < sc->num_queues; i++) {
15935
15936         fp = &sc->fp[i];
15937
15938         snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
15939             "bxe%d_fp%d_tx_lock", sc->unit, i);
15940         mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
15941
15942         snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
15943             "bxe%d_fp%d_rx_lock", sc->unit, i);
15944         mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
15945     }
15946 }
15947
15948 static void
15949 bxe_destroy_fp_mutexs(struct bxe_softc *sc)
15950 {
15951     int i;
15952     struct bxe_fastpath *fp;
15953
15954     for (i = 0; i < sc->num_queues; i++) {
15955
15956         fp = &sc->fp[i];
15957
15958         if (mtx_initialized(&fp->tx_mtx)) {
15959             mtx_destroy(&fp->tx_mtx);
15960         }
15961
15962         if (mtx_initialized(&fp->rx_mtx)) {
15963             mtx_destroy(&fp->rx_mtx);
15964         }
15965     }
15966 }
15967
15968
15969 /*
15970  * Device attach function.
15971  *
15972  * Allocates device resources, performs secondary chip identification, and
15973  * initializes driver instance variables. This function is called from driver
15974  * load after a successful probe.
15975  *
15976  * Returns:
15977  *   0 = Success, >0 = Failure
15978  */
15979 static int
15980 bxe_attach(device_t dev)
15981 {
15982     struct bxe_softc *sc;
15983
15984     sc = device_get_softc(dev);
15985
15986     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
15987
15988     sc->state = BXE_STATE_CLOSED;
15989
15990     sc->dev  = dev;
15991     sc->unit = device_get_unit(dev);
15992
15993     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
15994
15995     sc->pcie_bus    = pci_get_bus(dev);
15996     sc->pcie_device = pci_get_slot(dev);
15997     sc->pcie_func   = pci_get_function(dev);
15998
15999     /* enable bus master capability */
16000     pci_enable_busmaster(dev);
16001
16002     /* get the BARs */
16003     if (bxe_allocate_bars(sc) != 0) {
16004         return (ENXIO);
16005     }
16006
16007     /* initialize the mutexes */
16008     bxe_init_mutexes(sc);
16009
16010     /* prepare the periodic callout */
16011     callout_init(&sc->periodic_callout, 0);
16012
16013     /* prepare the chip taskqueue */
16014     sc->chip_tq_flags = CHIP_TQ_NONE;
16015     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16016              "bxe%d_chip_tq", sc->unit);
16017     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16018     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16019                                    taskqueue_thread_enqueue,
16020                                    &sc->chip_tq);
16021     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16022                             "%s", sc->chip_tq_name);
16023
16024     /* get device info and set params */
16025     if (bxe_get_device_info(sc) != 0) {
16026         BLOGE(sc, "getting device info\n");
16027         bxe_deallocate_bars(sc);
16028         pci_disable_busmaster(dev);
16029         return (ENXIO);
16030     }
16031
16032     /* get final misc params */
16033     bxe_get_params(sc);
16034
16035     /* set the default MTU (changed via ifconfig) */
16036     sc->mtu = ETHERMTU;
16037
16038     bxe_set_modes_bitmap(sc);
16039
16040     /* XXX
16041      * If in AFEX mode and the function is configured for FCoE
16042      * then bail... no L2 allowed.
16043      */
16044
16045     /* get phy settings from shmem and 'and' against admin settings */
16046     bxe_get_phy_info(sc);
16047
16048     /* initialize the FreeBSD ifnet interface */
16049     if (bxe_init_ifnet(sc) != 0) {
16050         bxe_release_mutexes(sc);
16051         bxe_deallocate_bars(sc);
16052         pci_disable_busmaster(dev);
16053         return (ENXIO);
16054     }
16055
16056     if (bxe_add_cdev(sc) != 0) {
16057         if (sc->ifnet != NULL) {
16058             ether_ifdetach(sc->ifnet);
16059         }
16060         ifmedia_removeall(&sc->ifmedia);
16061         bxe_release_mutexes(sc);
16062         bxe_deallocate_bars(sc);
16063         pci_disable_busmaster(dev);
16064         return (ENXIO);
16065     }
16066
16067     /* allocate device interrupts */
16068     if (bxe_interrupt_alloc(sc) != 0) {
16069         bxe_del_cdev(sc);
16070         if (sc->ifnet != NULL) {
16071             ether_ifdetach(sc->ifnet);
16072         }
16073         ifmedia_removeall(&sc->ifmedia);
16074         bxe_release_mutexes(sc);
16075         bxe_deallocate_bars(sc);
16076         pci_disable_busmaster(dev);
16077         return (ENXIO);
16078     }
16079
16080     bxe_init_fp_mutexs(sc);
16081
16082     if (bxe_alloc_buf_rings(sc) != 0) {
16083         bxe_free_buf_rings(sc);
16084         bxe_interrupt_free(sc);
16085         bxe_del_cdev(sc);
16086         if (sc->ifnet != NULL) {
16087             ether_ifdetach(sc->ifnet);
16088         }
16089         ifmedia_removeall(&sc->ifmedia);
16090         bxe_release_mutexes(sc);
16091         bxe_deallocate_bars(sc);
16092         pci_disable_busmaster(dev);
16093         return (ENXIO);
16094     }
16095
16096     /* allocate ilt */
16097     if (bxe_alloc_ilt_mem(sc) != 0) {
16098         bxe_free_buf_rings(sc);
16099         bxe_interrupt_free(sc);
16100         bxe_del_cdev(sc);
16101         if (sc->ifnet != NULL) {
16102             ether_ifdetach(sc->ifnet);
16103         }
16104         ifmedia_removeall(&sc->ifmedia);
16105         bxe_release_mutexes(sc);
16106         bxe_deallocate_bars(sc);
16107         pci_disable_busmaster(dev);
16108         return (ENXIO);
16109     }
16110
16111     /* allocate the host hardware/software hsi structures */
16112     if (bxe_alloc_hsi_mem(sc) != 0) {
16113         bxe_free_ilt_mem(sc);
16114         bxe_free_buf_rings(sc);
16115         bxe_interrupt_free(sc);
16116         bxe_del_cdev(sc);
16117         if (sc->ifnet != NULL) {
16118             ether_ifdetach(sc->ifnet);
16119         }
16120         ifmedia_removeall(&sc->ifmedia);
16121         bxe_release_mutexes(sc);
16122         bxe_deallocate_bars(sc);
16123         pci_disable_busmaster(dev);
16124         return (ENXIO);
16125     }
16126
16127     /* need to reset chip if UNDI was active */
16128     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16129         /* init fw_seq */
16130         sc->fw_seq =
16131             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16132              DRV_MSG_SEQ_NUMBER_MASK);
16133         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16134         bxe_prev_unload(sc);
16135     }
16136
16137 #if 1
16138     /* XXX */
16139     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16140 #else
16141     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16142         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16143         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16144         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16145         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16146         bxe_dcbx_init_params(sc);
16147     } else {
16148         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16149     }
16150 #endif
16151
16152     /* calculate qm_cid_count */
16153     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16154     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16155
16156     sc->max_cos = 1;
16157     bxe_init_multi_cos(sc);
16158
16159     bxe_add_sysctls(sc);
16160
16161     return (0);
16162 }
16163
16164 /*
16165  * Device detach function.
16166  *
16167  * Stops the controller, resets the controller, and releases resources.
16168  *
16169  * Returns:
16170  *   0 = Success, >0 = Failure
16171  */
16172 static int
16173 bxe_detach(device_t dev)
16174 {
16175     struct bxe_softc *sc;
16176     struct ifnet *ifp;
16177
16178     sc = device_get_softc(dev);
16179
16180     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16181
16182     ifp = sc->ifnet;
16183     if (ifp != NULL && ifp->if_vlantrunk != NULL) {
16184         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16185         return(EBUSY);
16186     }
16187
16188     bxe_del_cdev(sc);
16189
16190     /* stop the periodic callout */
16191     bxe_periodic_stop(sc);
16192
16193     /* stop the chip taskqueue */
16194     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16195     if (sc->chip_tq) {
16196         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16197         taskqueue_free(sc->chip_tq);
16198         sc->chip_tq = NULL;
16199     }
16200
16201     /* stop and reset the controller if it was open */
16202     if (sc->state != BXE_STATE_CLOSED) {
16203         BXE_CORE_LOCK(sc);
16204         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16205         sc->state = BXE_STATE_DISABLED;
16206         BXE_CORE_UNLOCK(sc);
16207     }
16208
16209     /* release the network interface */
16210     if (ifp != NULL) {
16211         ether_ifdetach(ifp);
16212     }
16213     ifmedia_removeall(&sc->ifmedia);
16214
16215     /* XXX do the following based on driver state... */
16216
16217     /* free the host hardware/software hsi structures */
16218     bxe_free_hsi_mem(sc);
16219
16220     /* free ilt */
16221     bxe_free_ilt_mem(sc);
16222
16223     bxe_free_buf_rings(sc);
16224
16225     /* release the interrupts */
16226     bxe_interrupt_free(sc);
16227
16228     /* Release the mutexes*/
16229     bxe_destroy_fp_mutexs(sc);
16230     bxe_release_mutexes(sc);
16231
16232
16233     /* Release the PCIe BAR mapped memory */
16234     bxe_deallocate_bars(sc);
16235
16236     /* Release the FreeBSD interface. */
16237     if (sc->ifnet != NULL) {
16238         if_free(sc->ifnet);
16239     }
16240
16241     pci_disable_busmaster(dev);
16242
16243     return (0);
16244 }
16245
16246 /*
16247  * Device shutdown function.
16248  *
16249  * Stops and resets the controller.
16250  *
16251  * Returns:
16252  *   Nothing
16253  */
16254 static int
16255 bxe_shutdown(device_t dev)
16256 {
16257     struct bxe_softc *sc;
16258
16259     sc = device_get_softc(dev);
16260
16261     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16262
16263     /* stop the periodic callout */
16264     bxe_periodic_stop(sc);
16265
16266     BXE_CORE_LOCK(sc);
16267     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16268     BXE_CORE_UNLOCK(sc);
16269
16270     return (0);
16271 }
16272
16273 void
16274 bxe_igu_ack_sb(struct bxe_softc *sc,
16275                uint8_t          igu_sb_id,
16276                uint8_t          segment,
16277                uint16_t         index,
16278                uint8_t          op,
16279                uint8_t          update)
16280 {
16281     uint32_t igu_addr = sc->igu_base_addr;
16282     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16283     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16284 }
16285
16286 static void
16287 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16288                      uint8_t          func,
16289                      uint8_t          idu_sb_id,
16290                      uint8_t          is_pf)
16291 {
16292     uint32_t data, ctl, cnt = 100;
16293     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16294     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16295     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16296     uint32_t sb_bit =  1 << (idu_sb_id%32);
16297     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16298     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16299
16300     /* Not supported in BC mode */
16301     if (CHIP_INT_MODE_IS_BC(sc)) {
16302         return;
16303     }
16304
16305     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16306              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16307             IGU_REGULAR_CLEANUP_SET |
16308             IGU_REGULAR_BCLEANUP);
16309
16310     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16311            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16312            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16313
16314     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16315             data, igu_addr_data);
16316     REG_WR(sc, igu_addr_data, data);
16317
16318     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16319                       BUS_SPACE_BARRIER_WRITE);
16320     mb();
16321
16322     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16323             ctl, igu_addr_ctl);
16324     REG_WR(sc, igu_addr_ctl, ctl);
16325
16326     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16327                       BUS_SPACE_BARRIER_WRITE);
16328     mb();
16329
16330     /* wait for clean up to finish */
16331     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16332         DELAY(20000);
16333     }
16334
16335     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16336         BLOGD(sc, DBG_LOAD,
16337               "Unable to finish IGU cleanup: "
16338               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16339               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16340     }
16341 }
16342
16343 static void
16344 bxe_igu_clear_sb(struct bxe_softc *sc,
16345                  uint8_t          idu_sb_id)
16346 {
16347     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16348 }
16349
16350
16351
16352
16353
16354
16355
16356 /*******************/
16357 /* ECORE CALLBACKS */
16358 /*******************/
16359
16360 static void
16361 bxe_reset_common(struct bxe_softc *sc)
16362 {
16363     uint32_t val = 0x1400;
16364
16365     /* reset_common */
16366     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16367
16368     if (CHIP_IS_E3(sc)) {
16369         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16370         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16371     }
16372
16373     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16374 }
16375
16376 static void
16377 bxe_common_init_phy(struct bxe_softc *sc)
16378 {
16379     uint32_t shmem_base[2];
16380     uint32_t shmem2_base[2];
16381
16382     /* Avoid common init in case MFW supports LFA */
16383     if (SHMEM2_RD(sc, size) >
16384         (uint32_t)offsetof(struct shmem2_region,
16385                            lfa_host_addr[SC_PORT(sc)])) {
16386         return;
16387     }
16388
16389     shmem_base[0]  = sc->devinfo.shmem_base;
16390     shmem2_base[0] = sc->devinfo.shmem2_base;
16391
16392     if (!CHIP_IS_E1x(sc)) {
16393         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16394         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16395     }
16396
16397     bxe_acquire_phy_lock(sc);
16398     elink_common_init_phy(sc, shmem_base, shmem2_base,
16399                           sc->devinfo.chip_id, 0);
16400     bxe_release_phy_lock(sc);
16401 }
16402
16403 static void
16404 bxe_pf_disable(struct bxe_softc *sc)
16405 {
16406     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16407
16408     val &= ~IGU_PF_CONF_FUNC_EN;
16409
16410     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16411     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16412     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16413 }
16414
16415 static void
16416 bxe_init_pxp(struct bxe_softc *sc)
16417 {
16418     uint16_t devctl;
16419     int r_order, w_order;
16420
16421     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16422
16423     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16424
16425     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16426
16427     if (sc->mrrs == -1) {
16428         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16429     } else {
16430         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16431         r_order = sc->mrrs;
16432     }
16433
16434     ecore_init_pxp_arb(sc, r_order, w_order);
16435 }
16436
16437 static uint32_t
16438 bxe_get_pretend_reg(struct bxe_softc *sc)
16439 {
16440     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16441     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16442     return (base + (SC_ABS_FUNC(sc)) * stride);
16443 }
16444
16445 /*
16446  * Called only on E1H or E2.
16447  * When pretending to be PF, the pretend value is the function number 0..7.
16448  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16449  * combination.
16450  */
16451 static int
16452 bxe_pretend_func(struct bxe_softc *sc,
16453                  uint16_t         pretend_func_val)
16454 {
16455     uint32_t pretend_reg;
16456
16457     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16458         return (-1);
16459     }
16460
16461     /* get my own pretend register */
16462     pretend_reg = bxe_get_pretend_reg(sc);
16463     REG_WR(sc, pretend_reg, pretend_func_val);
16464     REG_RD(sc, pretend_reg);
16465     return (0);
16466 }
16467
16468 static void
16469 bxe_iov_init_dmae(struct bxe_softc *sc)
16470 {
16471     return;
16472 }
16473
16474 static void
16475 bxe_iov_init_dq(struct bxe_softc *sc)
16476 {
16477     return;
16478 }
16479
16480 /* send a NIG loopback debug packet */
16481 static void
16482 bxe_lb_pckt(struct bxe_softc *sc)
16483 {
16484     uint32_t wb_write[3];
16485
16486     /* Ethernet source and destination addresses */
16487     wb_write[0] = 0x55555555;
16488     wb_write[1] = 0x55555555;
16489     wb_write[2] = 0x20;     /* SOP */
16490     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16491
16492     /* NON-IP protocol */
16493     wb_write[0] = 0x09000000;
16494     wb_write[1] = 0x55555555;
16495     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16496     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16497 }
16498
16499 /*
16500  * Some of the internal memories are not directly readable from the driver.
16501  * To test them we send debug packets.
16502  */
16503 static int
16504 bxe_int_mem_test(struct bxe_softc *sc)
16505 {
16506     int factor;
16507     int count, i;
16508     uint32_t val = 0;
16509
16510     if (CHIP_REV_IS_FPGA(sc)) {
16511         factor = 120;
16512     } else if (CHIP_REV_IS_EMUL(sc)) {
16513         factor = 200;
16514     } else {
16515         factor = 1;
16516     }
16517
16518     /* disable inputs of parser neighbor blocks */
16519     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16520     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16521     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16522     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16523
16524     /*  write 0 to parser credits for CFC search request */
16525     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16526
16527     /* send Ethernet packet */
16528     bxe_lb_pckt(sc);
16529
16530     /* TODO do i reset NIG statistic? */
16531     /* Wait until NIG register shows 1 packet of size 0x10 */
16532     count = 1000 * factor;
16533     while (count) {
16534         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16535         val = *BXE_SP(sc, wb_data[0]);
16536         if (val == 0x10) {
16537             break;
16538         }
16539
16540         DELAY(10000);
16541         count--;
16542     }
16543
16544     if (val != 0x10) {
16545         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16546         return (-1);
16547     }
16548
16549     /* wait until PRS register shows 1 packet */
16550     count = (1000 * factor);
16551     while (count) {
16552         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16553         if (val == 1) {
16554             break;
16555         }
16556
16557         DELAY(10000);
16558         count--;
16559     }
16560
16561     if (val != 0x1) {
16562         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16563         return (-2);
16564     }
16565
16566     /* Reset and init BRB, PRS */
16567     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
16568     DELAY(50000);
16569     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
16570     DELAY(50000);
16571     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
16572     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
16573
16574     /* Disable inputs of parser neighbor blocks */
16575     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16576     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16577     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16578     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16579
16580     /* Write 0 to parser credits for CFC search request */
16581     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16582
16583     /* send 10 Ethernet packets */
16584     for (i = 0; i < 10; i++) {
16585         bxe_lb_pckt(sc);
16586     }
16587
16588     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
16589     count = (1000 * factor);
16590     while (count) {
16591         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16592         val = *BXE_SP(sc, wb_data[0]);
16593         if (val == 0xb0) {
16594             break;
16595         }
16596
16597         DELAY(10000);
16598         count--;
16599     }
16600
16601     if (val != 0xb0) {
16602         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16603         return (-3);
16604     }
16605
16606     /* Wait until PRS register shows 2 packets */
16607     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16608     if (val != 2) {
16609         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16610     }
16611
16612     /* Write 1 to parser credits for CFC search request */
16613     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
16614
16615     /* Wait until PRS register shows 3 packets */
16616     DELAY(10000 * factor);
16617
16618     /* Wait until NIG register shows 1 packet of size 0x10 */
16619     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16620     if (val != 3) {
16621         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16622     }
16623
16624     /* clear NIG EOP FIFO */
16625     for (i = 0; i < 11; i++) {
16626         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
16627     }
16628
16629     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
16630     if (val != 1) {
16631         BLOGE(sc, "clear of NIG failed val=0x%x\n", val);
16632         return (-4);
16633     }
16634
16635     /* Reset and init BRB, PRS, NIG */
16636     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
16637     DELAY(50000);
16638     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
16639     DELAY(50000);
16640     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
16641     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
16642     if (!CNIC_SUPPORT(sc)) {
16643         /* set NIC mode */
16644         REG_WR(sc, PRS_REG_NIC_MODE, 1);
16645     }
16646
16647     /* Enable inputs of parser neighbor blocks */
16648     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
16649     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
16650     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
16651     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
16652
16653     return (0);
16654 }
16655
16656 static void
16657 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
16658 {
16659     int is_required;
16660     uint32_t val;
16661     int port;
16662
16663     is_required = 0;
16664     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
16665            SHARED_HW_CFG_FAN_FAILURE_MASK);
16666
16667     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
16668         is_required = 1;
16669     }
16670     /*
16671      * The fan failure mechanism is usually related to the PHY type since
16672      * the power consumption of the board is affected by the PHY. Currently,
16673      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
16674      */
16675     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
16676         for (port = PORT_0; port < PORT_MAX; port++) {
16677             is_required |= elink_fan_failure_det_req(sc,
16678                                                      sc->devinfo.shmem_base,
16679                                                      sc->devinfo.shmem2_base,
16680                                                      port);
16681         }
16682     }
16683
16684     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
16685
16686     if (is_required == 0) {
16687         return;
16688     }
16689
16690     /* Fan failure is indicated by SPIO 5 */
16691     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
16692
16693     /* set to active low mode */
16694     val = REG_RD(sc, MISC_REG_SPIO_INT);
16695     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
16696     REG_WR(sc, MISC_REG_SPIO_INT, val);
16697
16698     /* enable interrupt to signal the IGU */
16699     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
16700     val |= MISC_SPIO_SPIO5;
16701     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
16702 }
16703
16704 static void
16705 bxe_enable_blocks_attention(struct bxe_softc *sc)
16706 {
16707     uint32_t val;
16708
16709     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
16710     if (!CHIP_IS_E1x(sc)) {
16711         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
16712     } else {
16713         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
16714     }
16715     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
16716     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
16717     /*
16718      * mask read length error interrupts in brb for parser
16719      * (parsing unit and 'checksum and crc' unit)
16720      * these errors are legal (PU reads fixed length and CAC can cause
16721      * read length error on truncated packets)
16722      */
16723     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
16724     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
16725     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
16726     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
16727     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
16728     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
16729 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
16730 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
16731     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
16732     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
16733     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
16734 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
16735 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
16736     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
16737     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
16738     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
16739     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
16740 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
16741 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
16742
16743     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
16744            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
16745            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
16746     if (!CHIP_IS_E1x(sc)) {
16747         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
16748                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
16749     }
16750     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
16751
16752     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
16753     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
16754     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
16755 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
16756
16757     if (!CHIP_IS_E1x(sc)) {
16758         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
16759         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
16760     }
16761
16762     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
16763     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
16764 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
16765     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
16766 }
16767
16768 /**
16769  * bxe_init_hw_common - initialize the HW at the COMMON phase.
16770  *
16771  * @sc:     driver handle
16772  */
16773 static int
16774 bxe_init_hw_common(struct bxe_softc *sc)
16775 {
16776     uint8_t abs_func_id;
16777     uint32_t val;
16778
16779     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
16780           SC_ABS_FUNC(sc));
16781
16782     /*
16783      * take the RESET lock to protect undi_unload flow from accessing
16784      * registers while we are resetting the chip
16785      */
16786     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
16787
16788     bxe_reset_common(sc);
16789
16790     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
16791
16792     val = 0xfffc;
16793     if (CHIP_IS_E3(sc)) {
16794         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16795         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16796     }
16797
16798     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
16799
16800     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
16801
16802     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
16803     BLOGD(sc, DBG_LOAD, "after misc block init\n");
16804
16805     if (!CHIP_IS_E1x(sc)) {
16806         /*
16807          * 4-port mode or 2-port mode we need to turn off master-enable for
16808          * everyone. After that we turn it back on for self. So, we disregard
16809          * multi-function, and always disable all functions on the given path,
16810          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
16811          */
16812         for (abs_func_id = SC_PATH(sc);
16813              abs_func_id < (E2_FUNC_MAX * 2);
16814              abs_func_id += 2) {
16815             if (abs_func_id == SC_ABS_FUNC(sc)) {
16816                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
16817                 continue;
16818             }
16819
16820             bxe_pretend_func(sc, abs_func_id);
16821
16822             /* clear pf enable */
16823             bxe_pf_disable(sc);
16824
16825             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
16826         }
16827     }
16828
16829     BLOGD(sc, DBG_LOAD, "after pf disable\n");
16830
16831     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
16832
16833     if (CHIP_IS_E1(sc)) {
16834         /*
16835          * enable HW interrupt from PXP on USDM overflow
16836          * bit 16 on INT_MASK_0
16837          */
16838         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
16839     }
16840
16841     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
16842     bxe_init_pxp(sc);
16843
16844 #ifdef __BIG_ENDIAN
16845     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
16846     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
16847     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
16848     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
16849     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
16850     /* make sure this value is 0 */
16851     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
16852
16853     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
16854     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
16855     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
16856     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
16857     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
16858 #endif
16859
16860     ecore_ilt_init_page_size(sc, INITOP_SET);
16861
16862     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
16863         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
16864     }
16865
16866     /* let the HW do it's magic... */
16867     DELAY(100000);
16868
16869     /* finish PXP init */
16870     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
16871     if (val != 1) {
16872         BLOGE(sc, "PXP2 CFG failed PXP2_REG_RQ_CFG_DONE val = 0x%x\n",
16873             val);
16874         return (-1);
16875     }
16876     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
16877     if (val != 1) {
16878         BLOGE(sc, "PXP2 RD_INIT failed val = 0x%x\n", val);
16879         return (-1);
16880     }
16881
16882     BLOGD(sc, DBG_LOAD, "after pxp init\n");
16883
16884     /*
16885      * Timer bug workaround for E2 only. We need to set the entire ILT to have
16886      * entries with value "0" and valid bit on. This needs to be done by the
16887      * first PF that is loaded in a path (i.e. common phase)
16888      */
16889     if (!CHIP_IS_E1x(sc)) {
16890 /*
16891  * In E2 there is a bug in the timers block that can cause function 6 / 7
16892  * (i.e. vnic3) to start even if it is marked as "scan-off".
16893  * This occurs when a different function (func2,3) is being marked
16894  * as "scan-off". Real-life scenario for example: if a driver is being
16895  * load-unloaded while func6,7 are down. This will cause the timer to access
16896  * the ilt, translate to a logical address and send a request to read/write.
16897  * Since the ilt for the function that is down is not valid, this will cause
16898  * a translation error which is unrecoverable.
16899  * The Workaround is intended to make sure that when this happens nothing
16900  * fatal will occur. The workaround:
16901  *  1.  First PF driver which loads on a path will:
16902  *      a.  After taking the chip out of reset, by using pretend,
16903  *          it will write "0" to the following registers of
16904  *          the other vnics.
16905  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16906  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
16907  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
16908  *          And for itself it will write '1' to
16909  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
16910  *          dmae-operations (writing to pram for example.)
16911  *          note: can be done for only function 6,7 but cleaner this
16912  *            way.
16913  *      b.  Write zero+valid to the entire ILT.
16914  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
16915  *          VNIC3 (of that port). The range allocated will be the
16916  *          entire ILT. This is needed to prevent  ILT range error.
16917  *  2.  Any PF driver load flow:
16918  *      a.  ILT update with the physical addresses of the allocated
16919  *          logical pages.
16920  *      b.  Wait 20msec. - note that this timeout is needed to make
16921  *          sure there are no requests in one of the PXP internal
16922  *          queues with "old" ILT addresses.
16923  *      c.  PF enable in the PGLC.
16924  *      d.  Clear the was_error of the PF in the PGLC. (could have
16925  *          occurred while driver was down)
16926  *      e.  PF enable in the CFC (WEAK + STRONG)
16927  *      f.  Timers scan enable
16928  *  3.  PF driver unload flow:
16929  *      a.  Clear the Timers scan_en.
16930  *      b.  Polling for scan_on=0 for that PF.
16931  *      c.  Clear the PF enable bit in the PXP.
16932  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
16933  *      e.  Write zero+valid to all ILT entries (The valid bit must
16934  *          stay set)
16935  *      f.  If this is VNIC 3 of a port then also init
16936  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
16937  *          to the last enrty in the ILT.
16938  *
16939  *      Notes:
16940  *      Currently the PF error in the PGLC is non recoverable.
16941  *      In the future the there will be a recovery routine for this error.
16942  *      Currently attention is masked.
16943  *      Having an MCP lock on the load/unload process does not guarantee that
16944  *      there is no Timer disable during Func6/7 enable. This is because the
16945  *      Timers scan is currently being cleared by the MCP on FLR.
16946  *      Step 2.d can be done only for PF6/7 and the driver can also check if
16947  *      there is error before clearing it. But the flow above is simpler and
16948  *      more general.
16949  *      All ILT entries are written by zero+valid and not just PF6/7
16950  *      ILT entries since in the future the ILT entries allocation for
16951  *      PF-s might be dynamic.
16952  */
16953         struct ilt_client_info ilt_cli;
16954         struct ecore_ilt ilt;
16955
16956         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
16957         memset(&ilt, 0, sizeof(struct ecore_ilt));
16958
16959         /* initialize dummy TM client */
16960         ilt_cli.start      = 0;
16961         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
16962         ilt_cli.client_num = ILT_CLIENT_TM;
16963
16964         /*
16965          * Step 1: set zeroes to all ilt page entries with valid bit on
16966          * Step 2: set the timers first/last ilt entry to point
16967          * to the entire range to prevent ILT range error for 3rd/4th
16968          * vnic (this code assumes existence of the vnic)
16969          *
16970          * both steps performed by call to ecore_ilt_client_init_op()
16971          * with dummy TM client
16972          *
16973          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
16974          * and his brother are split registers
16975          */
16976
16977         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
16978         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
16979         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
16980
16981         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
16982         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
16983         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
16984     }
16985
16986     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
16987     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
16988
16989     if (!CHIP_IS_E1x(sc)) {
16990         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
16991                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
16992
16993         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
16994         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
16995
16996         /* let the HW do it's magic... */
16997         do {
16998             DELAY(200000);
16999             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17000         } while (factor-- && (val != 1));
17001
17002         if (val != 1) {
17003             BLOGE(sc, "ATC_INIT failed val = 0x%x\n", val);
17004             return (-1);
17005         }
17006     }
17007
17008     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17009
17010     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17011
17012     bxe_iov_init_dmae(sc);
17013
17014     /* clean the DMAE memory */
17015     sc->dmae_ready = 1;
17016     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17017
17018     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17019
17020     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17021
17022     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17023
17024     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17025
17026     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17027     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17028     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17029     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17030
17031     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17032
17033     /* QM queues pointers table */
17034     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17035
17036     /* soft reset pulse */
17037     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17038     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17039
17040     if (CNIC_SUPPORT(sc))
17041         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17042
17043     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17044     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17045     if (!CHIP_REV_IS_SLOW(sc)) {
17046         /* enable hw interrupt from doorbell Q */
17047         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17048     }
17049
17050     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17051
17052     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17053     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17054
17055     if (!CHIP_IS_E1(sc)) {
17056         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17057     }
17058
17059     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17060         if (IS_MF_AFEX(sc)) {
17061             /*
17062              * configure that AFEX and VLAN headers must be
17063              * received in AFEX mode
17064              */
17065             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17066             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17067             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17068             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17069             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17070         } else {
17071             /*
17072              * Bit-map indicating which L2 hdrs may appear
17073              * after the basic Ethernet header
17074              */
17075             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17076                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17077         }
17078     }
17079
17080     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17081     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17082     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17083     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17084
17085     if (!CHIP_IS_E1x(sc)) {
17086         /* reset VFC memories */
17087         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17088                VFC_MEMORIES_RST_REG_CAM_RST |
17089                VFC_MEMORIES_RST_REG_RAM_RST);
17090         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17091                VFC_MEMORIES_RST_REG_CAM_RST |
17092                VFC_MEMORIES_RST_REG_RAM_RST);
17093
17094         DELAY(20000);
17095     }
17096
17097     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17098     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17099     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17100     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17101
17102     /* sync semi rtc */
17103     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17104            0x80000000);
17105     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17106            0x80000000);
17107
17108     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17109     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17110     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17111
17112     if (!CHIP_IS_E1x(sc)) {
17113         if (IS_MF_AFEX(sc)) {
17114             /*
17115              * configure that AFEX and VLAN headers must be
17116              * sent in AFEX mode
17117              */
17118             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17119             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17120             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17121             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17122             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17123         } else {
17124             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17125                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17126         }
17127     }
17128
17129     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17130
17131     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17132
17133     if (CNIC_SUPPORT(sc)) {
17134         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17135         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17136         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17137         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17138         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17139         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17140         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17141         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17142         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17143         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17144     }
17145     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17146
17147     if (sizeof(union cdu_context) != 1024) {
17148         /* we currently assume that a context is 1024 bytes */
17149         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17150               (long)sizeof(union cdu_context));
17151     }
17152
17153     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17154     val = (4 << 24) + (0 << 12) + 1024;
17155     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17156
17157     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17158
17159     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17160     /* enable context validation interrupt from CFC */
17161     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17162
17163     /* set the thresholds to prevent CFC/CDU race */
17164     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17165     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17166
17167     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17168         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17169     }
17170
17171     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17172     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17173
17174     /* Reset PCIE errors for debug */
17175     REG_WR(sc, 0x2814, 0xffffffff);
17176     REG_WR(sc, 0x3820, 0xffffffff);
17177
17178     if (!CHIP_IS_E1x(sc)) {
17179         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17180                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17181                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17182         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17183                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17184                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17185                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17186         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17187                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17188                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17189                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17190     }
17191
17192     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17193
17194     if (!CHIP_IS_E1(sc)) {
17195         /* in E3 this done in per-port section */
17196         if (!CHIP_IS_E3(sc))
17197             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17198     }
17199
17200     if (CHIP_IS_E1H(sc)) {
17201         /* not applicable for E2 (and above ...) */
17202         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17203     }
17204
17205     if (CHIP_REV_IS_SLOW(sc)) {
17206         DELAY(200000);
17207     }
17208
17209     /* finish CFC init */
17210     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17211     if (val != 1) {
17212         BLOGE(sc, "CFC LL_INIT failed val=0x%x\n", val);
17213         return (-1);
17214     }
17215     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17216     if (val != 1) {
17217         BLOGE(sc, "CFC AC_INIT failed val=0x%x\n", val);
17218         return (-1);
17219     }
17220     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17221     if (val != 1) {
17222         BLOGE(sc, "CFC CAM_INIT failed val=0x%x\n", val);
17223         return (-1);
17224     }
17225     REG_WR(sc, CFC_REG_DEBUG0, 0);
17226
17227     if (CHIP_IS_E1(sc)) {
17228         /* read NIG statistic to see if this is our first up since powerup */
17229         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17230         val = *BXE_SP(sc, wb_data[0]);
17231
17232         /* do internal memory self test */
17233         if ((val == 0) && bxe_int_mem_test(sc)) {
17234             BLOGE(sc, "internal mem self test failed val=0x%x\n", val);
17235             return (-1);
17236         }
17237     }
17238
17239     bxe_setup_fan_failure_detection(sc);
17240
17241     /* clear PXP2 attentions */
17242     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17243
17244     bxe_enable_blocks_attention(sc);
17245
17246     if (!CHIP_REV_IS_SLOW(sc)) {
17247         ecore_enable_blocks_parity(sc);
17248     }
17249
17250     if (!BXE_NOMCP(sc)) {
17251         if (CHIP_IS_E1x(sc)) {
17252             bxe_common_init_phy(sc);
17253         }
17254     }
17255
17256     return (0);
17257 }
17258
17259 /**
17260  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17261  *
17262  * @sc:     driver handle
17263  */
17264 static int
17265 bxe_init_hw_common_chip(struct bxe_softc *sc)
17266 {
17267     int rc = bxe_init_hw_common(sc);
17268
17269     if (rc) {
17270         BLOGE(sc, "bxe_init_hw_common failed rc=%d\n", rc);
17271         return (rc);
17272     }
17273
17274     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17275     if (!BXE_NOMCP(sc)) {
17276         bxe_common_init_phy(sc);
17277     }
17278
17279     return (0);
17280 }
17281
17282 static int
17283 bxe_init_hw_port(struct bxe_softc *sc)
17284 {
17285     int port = SC_PORT(sc);
17286     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17287     uint32_t low, high;
17288     uint32_t val;
17289
17290     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17291
17292     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17293
17294     ecore_init_block(sc, BLOCK_MISC, init_phase);
17295     ecore_init_block(sc, BLOCK_PXP, init_phase);
17296     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17297
17298     /*
17299      * Timers bug workaround: disables the pf_master bit in pglue at
17300      * common phase, we need to enable it here before any dmae access are
17301      * attempted. Therefore we manually added the enable-master to the
17302      * port phase (it also happens in the function phase)
17303      */
17304     if (!CHIP_IS_E1x(sc)) {
17305         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17306     }
17307
17308     ecore_init_block(sc, BLOCK_ATC, init_phase);
17309     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17310     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17311     ecore_init_block(sc, BLOCK_QM, init_phase);
17312
17313     ecore_init_block(sc, BLOCK_TCM, init_phase);
17314     ecore_init_block(sc, BLOCK_UCM, init_phase);
17315     ecore_init_block(sc, BLOCK_CCM, init_phase);
17316     ecore_init_block(sc, BLOCK_XCM, init_phase);
17317
17318     /* QM cid (connection) count */
17319     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17320
17321     if (CNIC_SUPPORT(sc)) {
17322         ecore_init_block(sc, BLOCK_TM, init_phase);
17323         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17324         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17325     }
17326
17327     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17328
17329     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17330
17331     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17332         if (IS_MF(sc)) {
17333             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17334         } else if (sc->mtu > 4096) {
17335             if (BXE_ONE_PORT(sc)) {
17336                 low = 160;
17337             } else {
17338                 val = sc->mtu;
17339                 /* (24*1024 + val*4)/256 */
17340                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17341             }
17342         } else {
17343             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17344         }
17345         high = (low + 56); /* 14*1024/256 */
17346         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17347         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17348     }
17349
17350     if (CHIP_IS_MODE_4_PORT(sc)) {
17351         REG_WR(sc, SC_PORT(sc) ?
17352                BRB1_REG_MAC_GUARANTIED_1 :
17353                BRB1_REG_MAC_GUARANTIED_0, 40);
17354     }
17355
17356     ecore_init_block(sc, BLOCK_PRS, init_phase);
17357     if (CHIP_IS_E3B0(sc)) {
17358         if (IS_MF_AFEX(sc)) {
17359             /* configure headers for AFEX mode */
17360             REG_WR(sc, SC_PORT(sc) ?
17361                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17362                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17363             REG_WR(sc, SC_PORT(sc) ?
17364                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17365                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17366             REG_WR(sc, SC_PORT(sc) ?
17367                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17368                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17369         } else {
17370             /* Ovlan exists only if we are in multi-function +
17371              * switch-dependent mode, in switch-independent there
17372              * is no ovlan headers
17373              */
17374             REG_WR(sc, SC_PORT(sc) ?
17375                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17376                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17377                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17378         }
17379     }
17380
17381     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17382     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17383     ecore_init_block(sc, BLOCK_USDM, init_phase);
17384     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17385
17386     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17387     ecore_init_block(sc, BLOCK_USEM, init_phase);
17388     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17389     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17390
17391     ecore_init_block(sc, BLOCK_UPB, init_phase);
17392     ecore_init_block(sc, BLOCK_XPB, init_phase);
17393
17394     ecore_init_block(sc, BLOCK_PBF, init_phase);
17395
17396     if (CHIP_IS_E1x(sc)) {
17397         /* configure PBF to work without PAUSE mtu 9000 */
17398         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17399
17400         /* update threshold */
17401         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17402         /* update init credit */
17403         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17404
17405         /* probe changes */
17406         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17407         DELAY(50);
17408         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17409     }
17410
17411     if (CNIC_SUPPORT(sc)) {
17412         ecore_init_block(sc, BLOCK_SRC, init_phase);
17413     }
17414
17415     ecore_init_block(sc, BLOCK_CDU, init_phase);
17416     ecore_init_block(sc, BLOCK_CFC, init_phase);
17417
17418     if (CHIP_IS_E1(sc)) {
17419         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17420         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17421     }
17422     ecore_init_block(sc, BLOCK_HC, init_phase);
17423
17424     ecore_init_block(sc, BLOCK_IGU, init_phase);
17425
17426     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17427     /* init aeu_mask_attn_func_0/1:
17428      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17429      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17430      *             bits 4-7 are used for "per vn group attention" */
17431     val = IS_MF(sc) ? 0xF7 : 0x7;
17432     /* Enable DCBX attention for all but E1 */
17433     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17434     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17435
17436     ecore_init_block(sc, BLOCK_NIG, init_phase);
17437
17438     if (!CHIP_IS_E1x(sc)) {
17439         /* Bit-map indicating which L2 hdrs may appear after the
17440          * basic Ethernet header
17441          */
17442         if (IS_MF_AFEX(sc)) {
17443             REG_WR(sc, SC_PORT(sc) ?
17444                    NIG_REG_P1_HDRS_AFTER_BASIC :
17445                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17446         } else {
17447             REG_WR(sc, SC_PORT(sc) ?
17448                    NIG_REG_P1_HDRS_AFTER_BASIC :
17449                    NIG_REG_P0_HDRS_AFTER_BASIC,
17450                    IS_MF_SD(sc) ? 7 : 6);
17451         }
17452
17453         if (CHIP_IS_E3(sc)) {
17454             REG_WR(sc, SC_PORT(sc) ?
17455                    NIG_REG_LLH1_MF_MODE :
17456                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17457         }
17458     }
17459     if (!CHIP_IS_E3(sc)) {
17460         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17461     }
17462
17463     if (!CHIP_IS_E1(sc)) {
17464         /* 0x2 disable mf_ov, 0x1 enable */
17465         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17466                (IS_MF_SD(sc) ? 0x1 : 0x2));
17467
17468         if (!CHIP_IS_E1x(sc)) {
17469             val = 0;
17470             switch (sc->devinfo.mf_info.mf_mode) {
17471             case MULTI_FUNCTION_SD:
17472                 val = 1;
17473                 break;
17474             case MULTI_FUNCTION_SI:
17475             case MULTI_FUNCTION_AFEX:
17476                 val = 2;
17477                 break;
17478             }
17479
17480             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17481                         NIG_REG_LLH0_CLS_TYPE), val);
17482         }
17483         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17484         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17485         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17486     }
17487
17488     /* If SPIO5 is set to generate interrupts, enable it for this port */
17489     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17490     if (val & MISC_SPIO_SPIO5) {
17491         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17492                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17493         val = REG_RD(sc, reg_addr);
17494         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17495         REG_WR(sc, reg_addr, val);
17496     }
17497
17498     return (0);
17499 }
17500
17501 static uint32_t
17502 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17503                        uint32_t         reg,
17504                        uint32_t         expected,
17505                        uint32_t         poll_count)
17506 {
17507     uint32_t cur_cnt = poll_count;
17508     uint32_t val;
17509
17510     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17511         DELAY(FLR_WAIT_INTERVAL);
17512     }
17513
17514     return (val);
17515 }
17516
17517 static int
17518 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17519                               uint32_t         reg,
17520                               char             *msg,
17521                               uint32_t         poll_cnt)
17522 {
17523     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17524
17525     if (val != 0) {
17526         BLOGE(sc, "%s usage count=%d\n", msg, val);
17527         return (1);
17528     }
17529
17530     return (0);
17531 }
17532
17533 /* Common routines with VF FLR cleanup */
17534 static uint32_t
17535 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17536 {
17537     /* adjust polling timeout */
17538     if (CHIP_REV_IS_EMUL(sc)) {
17539         return (FLR_POLL_CNT * 2000);
17540     }
17541
17542     if (CHIP_REV_IS_FPGA(sc)) {
17543         return (FLR_POLL_CNT * 120);
17544     }
17545
17546     return (FLR_POLL_CNT);
17547 }
17548
17549 static int
17550 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
17551                            uint32_t         poll_cnt)
17552 {
17553     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
17554     if (bxe_flr_clnup_poll_hw_counter(sc,
17555                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
17556                                       "CFC PF usage counter timed out",
17557                                       poll_cnt)) {
17558         return (1);
17559     }
17560
17561     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
17562     if (bxe_flr_clnup_poll_hw_counter(sc,
17563                                       DORQ_REG_PF_USAGE_CNT,
17564                                       "DQ PF usage counter timed out",
17565                                       poll_cnt)) {
17566         return (1);
17567     }
17568
17569     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
17570     if (bxe_flr_clnup_poll_hw_counter(sc,
17571                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
17572                                       "QM PF usage counter timed out",
17573                                       poll_cnt)) {
17574         return (1);
17575     }
17576
17577     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
17578     if (bxe_flr_clnup_poll_hw_counter(sc,
17579                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
17580                                       "Timers VNIC usage counter timed out",
17581                                       poll_cnt)) {
17582         return (1);
17583     }
17584
17585     if (bxe_flr_clnup_poll_hw_counter(sc,
17586                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
17587                                       "Timers NUM_SCANS usage counter timed out",
17588                                       poll_cnt)) {
17589         return (1);
17590     }
17591
17592     /* Wait DMAE PF usage counter to zero */
17593     if (bxe_flr_clnup_poll_hw_counter(sc,
17594                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
17595                                       "DMAE dommand register timed out",
17596                                       poll_cnt)) {
17597         return (1);
17598     }
17599
17600     return (0);
17601 }
17602
17603 #define OP_GEN_PARAM(param)                                            \
17604     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
17605 #define OP_GEN_TYPE(type)                                           \
17606     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
17607 #define OP_GEN_AGG_VECT(index)                                             \
17608     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
17609
17610 static int
17611 bxe_send_final_clnup(struct bxe_softc *sc,
17612                      uint8_t          clnup_func,
17613                      uint32_t         poll_cnt)
17614 {
17615     uint32_t op_gen_command = 0;
17616     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
17617                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
17618     int ret = 0;
17619
17620     if (REG_RD(sc, comp_addr)) {
17621         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
17622         return (1);
17623     }
17624
17625     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
17626     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
17627     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
17628     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
17629
17630     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
17631     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
17632
17633     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
17634         BLOGE(sc, "FW final cleanup did not succeed\n");
17635         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
17636               (REG_RD(sc, comp_addr)));
17637         bxe_panic(sc, ("FLR cleanup failed\n"));
17638         return (1);
17639     }
17640
17641     /* Zero completion for nxt FLR */
17642     REG_WR(sc, comp_addr, 0);
17643
17644     return (ret);
17645 }
17646
17647 static void
17648 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
17649                        struct pbf_pN_buf_regs *regs,
17650                        uint32_t               poll_count)
17651 {
17652     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
17653     uint32_t cur_cnt = poll_count;
17654
17655     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
17656     crd = crd_start = REG_RD(sc, regs->crd);
17657     init_crd = REG_RD(sc, regs->init_crd);
17658
17659     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
17660     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
17661     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
17662
17663     while ((crd != init_crd) &&
17664            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
17665             (init_crd - crd_start))) {
17666         if (cur_cnt--) {
17667             DELAY(FLR_WAIT_INTERVAL);
17668             crd = REG_RD(sc, regs->crd);
17669             crd_freed = REG_RD(sc, regs->crd_freed);
17670         } else {
17671             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
17672             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
17673             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
17674             break;
17675         }
17676     }
17677
17678     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
17679           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
17680 }
17681
17682 static void
17683 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
17684                        struct pbf_pN_cmd_regs *regs,
17685                        uint32_t               poll_count)
17686 {
17687     uint32_t occup, to_free, freed, freed_start;
17688     uint32_t cur_cnt = poll_count;
17689
17690     occup = to_free = REG_RD(sc, regs->lines_occup);
17691     freed = freed_start = REG_RD(sc, regs->lines_freed);
17692
17693     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
17694     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
17695
17696     while (occup &&
17697            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
17698         if (cur_cnt--) {
17699             DELAY(FLR_WAIT_INTERVAL);
17700             occup = REG_RD(sc, regs->lines_occup);
17701             freed = REG_RD(sc, regs->lines_freed);
17702         } else {
17703             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
17704             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
17705             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
17706             break;
17707         }
17708     }
17709
17710     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
17711           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
17712 }
17713
17714 static void
17715 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
17716 {
17717     struct pbf_pN_cmd_regs cmd_regs[] = {
17718         {0, (CHIP_IS_E3B0(sc)) ?
17719             PBF_REG_TQ_OCCUPANCY_Q0 :
17720             PBF_REG_P0_TQ_OCCUPANCY,
17721             (CHIP_IS_E3B0(sc)) ?
17722             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
17723             PBF_REG_P0_TQ_LINES_FREED_CNT},
17724         {1, (CHIP_IS_E3B0(sc)) ?
17725             PBF_REG_TQ_OCCUPANCY_Q1 :
17726             PBF_REG_P1_TQ_OCCUPANCY,
17727             (CHIP_IS_E3B0(sc)) ?
17728             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
17729             PBF_REG_P1_TQ_LINES_FREED_CNT},
17730         {4, (CHIP_IS_E3B0(sc)) ?
17731             PBF_REG_TQ_OCCUPANCY_LB_Q :
17732             PBF_REG_P4_TQ_OCCUPANCY,
17733             (CHIP_IS_E3B0(sc)) ?
17734             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
17735             PBF_REG_P4_TQ_LINES_FREED_CNT}
17736     };
17737
17738     struct pbf_pN_buf_regs buf_regs[] = {
17739         {0, (CHIP_IS_E3B0(sc)) ?
17740             PBF_REG_INIT_CRD_Q0 :
17741             PBF_REG_P0_INIT_CRD ,
17742             (CHIP_IS_E3B0(sc)) ?
17743             PBF_REG_CREDIT_Q0 :
17744             PBF_REG_P0_CREDIT,
17745             (CHIP_IS_E3B0(sc)) ?
17746             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
17747             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
17748         {1, (CHIP_IS_E3B0(sc)) ?
17749             PBF_REG_INIT_CRD_Q1 :
17750             PBF_REG_P1_INIT_CRD,
17751             (CHIP_IS_E3B0(sc)) ?
17752             PBF_REG_CREDIT_Q1 :
17753             PBF_REG_P1_CREDIT,
17754             (CHIP_IS_E3B0(sc)) ?
17755             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
17756             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
17757         {4, (CHIP_IS_E3B0(sc)) ?
17758             PBF_REG_INIT_CRD_LB_Q :
17759             PBF_REG_P4_INIT_CRD,
17760             (CHIP_IS_E3B0(sc)) ?
17761             PBF_REG_CREDIT_LB_Q :
17762             PBF_REG_P4_CREDIT,
17763             (CHIP_IS_E3B0(sc)) ?
17764             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
17765             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
17766     };
17767
17768     int i;
17769
17770     /* Verify the command queues are flushed P0, P1, P4 */
17771     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
17772         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
17773     }
17774
17775     /* Verify the transmission buffers are flushed P0, P1, P4 */
17776     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
17777         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
17778     }
17779 }
17780
17781 static void
17782 bxe_hw_enable_status(struct bxe_softc *sc)
17783 {
17784     uint32_t val;
17785
17786     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
17787     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
17788
17789     val = REG_RD(sc, PBF_REG_DISABLE_PF);
17790     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
17791
17792     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
17793     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
17794
17795     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
17796     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
17797
17798     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
17799     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
17800
17801     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
17802     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
17803
17804     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
17805     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
17806
17807     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
17808     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
17809 }
17810
17811 static int
17812 bxe_pf_flr_clnup(struct bxe_softc *sc)
17813 {
17814     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
17815
17816     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
17817
17818     /* Re-enable PF target read access */
17819     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
17820
17821     /* Poll HW usage counters */
17822     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
17823     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
17824         return (-1);
17825     }
17826
17827     /* Zero the igu 'trailing edge' and 'leading edge' */
17828
17829     /* Send the FW cleanup command */
17830     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
17831         return (-1);
17832     }
17833
17834     /* ATC cleanup */
17835
17836     /* Verify TX hw is flushed */
17837     bxe_tx_hw_flushed(sc, poll_cnt);
17838
17839     /* Wait 100ms (not adjusted according to platform) */
17840     DELAY(100000);
17841
17842     /* Verify no pending pci transactions */
17843     if (bxe_is_pcie_pending(sc)) {
17844         BLOGE(sc, "PCIE Transactions still pending\n");
17845     }
17846
17847     /* Debug */
17848     bxe_hw_enable_status(sc);
17849
17850     /*
17851      * Master enable - Due to WB DMAE writes performed before this
17852      * register is re-initialized as part of the regular function init
17853      */
17854     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17855
17856     return (0);
17857 }
17858
17859 static int
17860 bxe_init_hw_func(struct bxe_softc *sc)
17861 {
17862     int port = SC_PORT(sc);
17863     int func = SC_FUNC(sc);
17864     int init_phase = PHASE_PF0 + func;
17865     struct ecore_ilt *ilt = sc->ilt;
17866     uint16_t cdu_ilt_start;
17867     uint32_t addr, val;
17868     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
17869     int i, main_mem_width, rc;
17870
17871     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
17872
17873     /* FLR cleanup */
17874     if (!CHIP_IS_E1x(sc)) {
17875         rc = bxe_pf_flr_clnup(sc);
17876         if (rc) {
17877             BLOGE(sc, "FLR cleanup failed!\n");
17878             // XXX bxe_fw_dump(sc);
17879             // XXX bxe_idle_chk(sc);
17880             return (rc);
17881         }
17882     }
17883
17884     /* set MSI reconfigure capability */
17885     if (sc->devinfo.int_block == INT_BLOCK_HC) {
17886         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
17887         val = REG_RD(sc, addr);
17888         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
17889         REG_WR(sc, addr, val);
17890     }
17891
17892     ecore_init_block(sc, BLOCK_PXP, init_phase);
17893     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17894
17895     ilt = sc->ilt;
17896     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
17897
17898     for (i = 0; i < L2_ILT_LINES(sc); i++) {
17899         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
17900         ilt->lines[cdu_ilt_start + i].page_mapping =
17901             sc->context[i].vcxt_dma.paddr;
17902         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
17903     }
17904     ecore_ilt_init_op(sc, INITOP_SET);
17905
17906     /* Set NIC mode */
17907     REG_WR(sc, PRS_REG_NIC_MODE, 1);
17908     BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
17909
17910     if (!CHIP_IS_E1x(sc)) {
17911         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
17912
17913         /* Turn on a single ISR mode in IGU if driver is going to use
17914          * INT#x or MSI
17915          */
17916         if (sc->interrupt_mode != INTR_MODE_MSIX) {
17917             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
17918         }
17919
17920         /*
17921          * Timers workaround bug: function init part.
17922          * Need to wait 20msec after initializing ILT,
17923          * needed to make sure there are no requests in
17924          * one of the PXP internal queues with "old" ILT addresses
17925          */
17926         DELAY(20000);
17927
17928         /*
17929          * Master enable - Due to WB DMAE writes performed before this
17930          * register is re-initialized as part of the regular function
17931          * init
17932          */
17933         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17934         /* Enable the function in IGU */
17935         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
17936     }
17937
17938     sc->dmae_ready = 1;
17939
17940     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17941
17942     if (!CHIP_IS_E1x(sc))
17943         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
17944
17945     ecore_init_block(sc, BLOCK_ATC, init_phase);
17946     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17947     ecore_init_block(sc, BLOCK_NIG, init_phase);
17948     ecore_init_block(sc, BLOCK_SRC, init_phase);
17949     ecore_init_block(sc, BLOCK_MISC, init_phase);
17950     ecore_init_block(sc, BLOCK_TCM, init_phase);
17951     ecore_init_block(sc, BLOCK_UCM, init_phase);
17952     ecore_init_block(sc, BLOCK_CCM, init_phase);
17953     ecore_init_block(sc, BLOCK_XCM, init_phase);
17954     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17955     ecore_init_block(sc, BLOCK_USEM, init_phase);
17956     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17957     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17958
17959     if (!CHIP_IS_E1x(sc))
17960         REG_WR(sc, QM_REG_PF_EN, 1);
17961
17962     if (!CHIP_IS_E1x(sc)) {
17963         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
17964         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
17965         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
17966         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
17967     }
17968     ecore_init_block(sc, BLOCK_QM, init_phase);
17969
17970     ecore_init_block(sc, BLOCK_TM, init_phase);
17971     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17972
17973     bxe_iov_init_dq(sc);
17974
17975     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17976     ecore_init_block(sc, BLOCK_PRS, init_phase);
17977     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17978     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17979     ecore_init_block(sc, BLOCK_USDM, init_phase);
17980     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17981     ecore_init_block(sc, BLOCK_UPB, init_phase);
17982     ecore_init_block(sc, BLOCK_XPB, init_phase);
17983     ecore_init_block(sc, BLOCK_PBF, init_phase);
17984     if (!CHIP_IS_E1x(sc))
17985         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
17986
17987     ecore_init_block(sc, BLOCK_CDU, init_phase);
17988
17989     ecore_init_block(sc, BLOCK_CFC, init_phase);
17990
17991     if (!CHIP_IS_E1x(sc))
17992         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
17993
17994     if (IS_MF(sc)) {
17995         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
17996         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
17997     }
17998
17999     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18000
18001     /* HC init per function */
18002     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18003         if (CHIP_IS_E1H(sc)) {
18004             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18005
18006             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18007             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18008         }
18009         ecore_init_block(sc, BLOCK_HC, init_phase);
18010
18011     } else {
18012         int num_segs, sb_idx, prod_offset;
18013
18014         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18015
18016         if (!CHIP_IS_E1x(sc)) {
18017             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18018             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18019         }
18020
18021         ecore_init_block(sc, BLOCK_IGU, init_phase);
18022
18023         if (!CHIP_IS_E1x(sc)) {
18024             int dsb_idx = 0;
18025             /**
18026              * Producer memory:
18027              * E2 mode: address 0-135 match to the mapping memory;
18028              * 136 - PF0 default prod; 137 - PF1 default prod;
18029              * 138 - PF2 default prod; 139 - PF3 default prod;
18030              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18031              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18032              * 144-147 reserved.
18033              *
18034              * E1.5 mode - In backward compatible mode;
18035              * for non default SB; each even line in the memory
18036              * holds the U producer and each odd line hold
18037              * the C producer. The first 128 producers are for
18038              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18039              * producers are for the DSB for each PF.
18040              * Each PF has five segments: (the order inside each
18041              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18042              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18043              * 144-147 attn prods;
18044              */
18045             /* non-default-status-blocks */
18046             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18047                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18048             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18049                 prod_offset = (sc->igu_base_sb + sb_idx) *
18050                     num_segs;
18051
18052                 for (i = 0; i < num_segs; i++) {
18053                     addr = IGU_REG_PROD_CONS_MEMORY +
18054                             (prod_offset + i) * 4;
18055                     REG_WR(sc, addr, 0);
18056                 }
18057                 /* send consumer update with value 0 */
18058                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18059                            USTORM_ID, 0, IGU_INT_NOP, 1);
18060                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18061             }
18062
18063             /* default-status-blocks */
18064             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18065                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18066
18067             if (CHIP_IS_MODE_4_PORT(sc))
18068                 dsb_idx = SC_FUNC(sc);
18069             else
18070                 dsb_idx = SC_VN(sc);
18071
18072             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18073                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18074                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18075
18076             /*
18077              * igu prods come in chunks of E1HVN_MAX (4) -
18078              * does not matters what is the current chip mode
18079              */
18080             for (i = 0; i < (num_segs * E1HVN_MAX);
18081                  i += E1HVN_MAX) {
18082                 addr = IGU_REG_PROD_CONS_MEMORY +
18083                             (prod_offset + i)*4;
18084                 REG_WR(sc, addr, 0);
18085             }
18086             /* send consumer update with 0 */
18087             if (CHIP_INT_MODE_IS_BC(sc)) {
18088                 bxe_ack_sb(sc, sc->igu_dsb_id,
18089                            USTORM_ID, 0, IGU_INT_NOP, 1);
18090                 bxe_ack_sb(sc, sc->igu_dsb_id,
18091                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18092                 bxe_ack_sb(sc, sc->igu_dsb_id,
18093                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18094                 bxe_ack_sb(sc, sc->igu_dsb_id,
18095                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18096                 bxe_ack_sb(sc, sc->igu_dsb_id,
18097                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18098             } else {
18099                 bxe_ack_sb(sc, sc->igu_dsb_id,
18100                            USTORM_ID, 0, IGU_INT_NOP, 1);
18101                 bxe_ack_sb(sc, sc->igu_dsb_id,
18102                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18103             }
18104             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18105
18106             /* !!! these should become driver const once
18107                rf-tool supports split-68 const */
18108             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18109             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18110             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18111             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18112             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18113             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18114         }
18115     }
18116
18117     /* Reset PCIE errors for debug */
18118     REG_WR(sc, 0x2114, 0xffffffff);
18119     REG_WR(sc, 0x2120, 0xffffffff);
18120
18121     if (CHIP_IS_E1x(sc)) {
18122         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18123         main_mem_base = HC_REG_MAIN_MEMORY +
18124                 SC_PORT(sc) * (main_mem_size * 4);
18125         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18126         main_mem_width = 8;
18127
18128         val = REG_RD(sc, main_mem_prty_clr);
18129         if (val) {
18130             BLOGD(sc, DBG_LOAD,
18131                   "Parity errors in HC block during function init (0x%x)!\n",
18132                   val);
18133         }
18134
18135         /* Clear "false" parity errors in MSI-X table */
18136         for (i = main_mem_base;
18137              i < main_mem_base + main_mem_size * 4;
18138              i += main_mem_width) {
18139             bxe_read_dmae(sc, i, main_mem_width / 4);
18140             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18141                            i, main_mem_width / 4);
18142         }
18143         /* Clear HC parity attention */
18144         REG_RD(sc, main_mem_prty_clr);
18145     }
18146
18147 #if 1
18148     /* Enable STORMs SP logging */
18149     REG_WR8(sc, BAR_USTRORM_INTMEM +
18150            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18151     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18152            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18153     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18154            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18155     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18156            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18157 #endif
18158
18159     elink_phy_probe(&sc->link_params);
18160
18161     return (0);
18162 }
18163
18164 static void
18165 bxe_link_reset(struct bxe_softc *sc)
18166 {
18167     if (!BXE_NOMCP(sc)) {
18168         bxe_acquire_phy_lock(sc);
18169         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18170         bxe_release_phy_lock(sc);
18171     } else {
18172         if (!CHIP_REV_IS_SLOW(sc)) {
18173             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18174         }
18175     }
18176 }
18177
18178 static void
18179 bxe_reset_port(struct bxe_softc *sc)
18180 {
18181     int port = SC_PORT(sc);
18182     uint32_t val;
18183
18184     /* reset physical Link */
18185     bxe_link_reset(sc);
18186
18187     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18188
18189     /* Do not rcv packets to BRB */
18190     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18191     /* Do not direct rcv packets that are not for MCP to the BRB */
18192     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18193                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18194
18195     /* Configure AEU */
18196     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18197
18198     DELAY(100000);
18199
18200     /* Check for BRB port occupancy */
18201     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18202     if (val) {
18203         BLOGD(sc, DBG_LOAD,
18204               "BRB1 is not empty, %d blocks are occupied\n", val);
18205     }
18206
18207     /* TODO: Close Doorbell port? */
18208 }
18209
18210 static void
18211 bxe_ilt_wr(struct bxe_softc *sc,
18212            uint32_t         index,
18213            bus_addr_t       addr)
18214 {
18215     int reg;
18216     uint32_t wb_write[2];
18217
18218     if (CHIP_IS_E1(sc)) {
18219         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18220     } else {
18221         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18222     }
18223
18224     wb_write[0] = ONCHIP_ADDR1(addr);
18225     wb_write[1] = ONCHIP_ADDR2(addr);
18226     REG_WR_DMAE(sc, reg, wb_write, 2);
18227 }
18228
18229 static void
18230 bxe_clear_func_ilt(struct bxe_softc *sc,
18231                    uint32_t         func)
18232 {
18233     uint32_t i, base = FUNC_ILT_BASE(func);
18234     for (i = base; i < base + ILT_PER_FUNC; i++) {
18235         bxe_ilt_wr(sc, i, 0);
18236     }
18237 }
18238
18239 static void
18240 bxe_reset_func(struct bxe_softc *sc)
18241 {
18242     struct bxe_fastpath *fp;
18243     int port = SC_PORT(sc);
18244     int func = SC_FUNC(sc);
18245     int i;
18246
18247     /* Disable the function in the FW */
18248     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18249     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18250     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18251     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18252
18253     /* FP SBs */
18254     FOR_EACH_ETH_QUEUE(sc, i) {
18255         fp = &sc->fp[i];
18256         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18257                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18258                 SB_DISABLED);
18259     }
18260
18261     /* SP SB */
18262     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18263             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18264             SB_DISABLED);
18265
18266     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18267         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18268     }
18269
18270     /* Configure IGU */
18271     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18272         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18273         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18274     } else {
18275         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18276         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18277     }
18278
18279     if (CNIC_LOADED(sc)) {
18280         /* Disable Timer scan */
18281         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18282         /*
18283          * Wait for at least 10ms and up to 2 second for the timers
18284          * scan to complete
18285          */
18286         for (i = 0; i < 200; i++) {
18287             DELAY(10000);
18288             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18289                 break;
18290         }
18291     }
18292
18293     /* Clear ILT */
18294     bxe_clear_func_ilt(sc, func);
18295
18296     /*
18297      * Timers workaround bug for E2: if this is vnic-3,
18298      * we need to set the entire ilt range for this timers.
18299      */
18300     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18301         struct ilt_client_info ilt_cli;
18302         /* use dummy TM client */
18303         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18304         ilt_cli.start = 0;
18305         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18306         ilt_cli.client_num = ILT_CLIENT_TM;
18307
18308         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18309     }
18310
18311     /* this assumes that reset_port() called before reset_func()*/
18312     if (!CHIP_IS_E1x(sc)) {
18313         bxe_pf_disable(sc);
18314     }
18315
18316     sc->dmae_ready = 0;
18317 }
18318
18319 static int
18320 bxe_gunzip_init(struct bxe_softc *sc)
18321 {
18322     return (0);
18323 }
18324
18325 static void
18326 bxe_gunzip_end(struct bxe_softc *sc)
18327 {
18328     return;
18329 }
18330
18331 static int
18332 bxe_init_firmware(struct bxe_softc *sc)
18333 {
18334     if (CHIP_IS_E1(sc)) {
18335         ecore_init_e1_firmware(sc);
18336         sc->iro_array = e1_iro_arr;
18337     } else if (CHIP_IS_E1H(sc)) {
18338         ecore_init_e1h_firmware(sc);
18339         sc->iro_array = e1h_iro_arr;
18340     } else if (!CHIP_IS_E1x(sc)) {
18341         ecore_init_e2_firmware(sc);
18342         sc->iro_array = e2_iro_arr;
18343     } else {
18344         BLOGE(sc, "Unsupported chip revision\n");
18345         return (-1);
18346     }
18347
18348     return (0);
18349 }
18350
18351 static void
18352 bxe_release_firmware(struct bxe_softc *sc)
18353 {
18354     /* Do nothing */
18355     return;
18356 }
18357
18358 static int
18359 ecore_gunzip(struct bxe_softc *sc,
18360              const uint8_t    *zbuf,
18361              int              len)
18362 {
18363     /* XXX : Implement... */
18364     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18365     return (FALSE);
18366 }
18367
18368 static void
18369 ecore_reg_wr_ind(struct bxe_softc *sc,
18370                  uint32_t         addr,
18371                  uint32_t         val)
18372 {
18373     bxe_reg_wr_ind(sc, addr, val);
18374 }
18375
18376 static void
18377 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18378                           bus_addr_t       phys_addr,
18379                           uint32_t         addr,
18380                           uint32_t         len)
18381 {
18382     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18383 }
18384
18385 void
18386 ecore_storm_memset_struct(struct bxe_softc *sc,
18387                           uint32_t         addr,
18388                           size_t           size,
18389                           uint32_t         *data)
18390 {
18391     uint8_t i;
18392     for (i = 0; i < size/4; i++) {
18393         REG_WR(sc, addr + (i * 4), data[i]);
18394     }
18395 }
18396
18397
18398 /*
18399  * character device - ioctl interface definitions
18400  */
18401
18402
18403 #include "bxe_dump.h"
18404 #include "bxe_ioctl.h"
18405 #include <sys/conf.h>
18406
18407 static int bxe_eioctl(struct cdev *dev, u_long cmd, caddr_t data, int fflag,
18408                 struct thread *td);
18409
18410 static struct cdevsw bxe_cdevsw = {
18411     .d_version = D_VERSION,
18412     .d_ioctl = bxe_eioctl,
18413     .d_name = "bxecnic",
18414 };
18415
18416 #define BXE_PATH(sc)    (CHIP_IS_E1x(sc) ? 0 : (sc->pcie_func & 1))
18417
18418
18419 #define DUMP_ALL_PRESETS        0x1FFF
18420 #define DUMP_MAX_PRESETS        13
18421 #define IS_E1_REG(chips)        ((chips & DUMP_CHIP_E1) == DUMP_CHIP_E1)
18422 #define IS_E1H_REG(chips)       ((chips & DUMP_CHIP_E1H) == DUMP_CHIP_E1H)
18423 #define IS_E2_REG(chips)        ((chips & DUMP_CHIP_E2) == DUMP_CHIP_E2)
18424 #define IS_E3A0_REG(chips)      ((chips & DUMP_CHIP_E3A0) == DUMP_CHIP_E3A0)
18425 #define IS_E3B0_REG(chips)      ((chips & DUMP_CHIP_E3B0) == DUMP_CHIP_E3B0)
18426
18427 #define IS_REG_IN_PRESET(presets, idx)  \
18428                 ((presets & (1 << (idx-1))) == (1 << (idx-1)))
18429
18430
18431 static int
18432 bxe_get_preset_regs_len(struct bxe_softc *sc, uint32_t preset)
18433 {
18434     if (CHIP_IS_E1(sc))
18435         return dump_num_registers[0][preset-1];
18436     else if (CHIP_IS_E1H(sc))
18437         return dump_num_registers[1][preset-1];
18438     else if (CHIP_IS_E2(sc))
18439         return dump_num_registers[2][preset-1];
18440     else if (CHIP_IS_E3A0(sc))
18441         return dump_num_registers[3][preset-1];
18442     else if (CHIP_IS_E3B0(sc))
18443         return dump_num_registers[4][preset-1];
18444     else
18445         return 0;
18446 }
18447
18448 static int
18449 bxe_get_total_regs_len32(struct bxe_softc *sc)
18450 {
18451     uint32_t preset_idx;
18452     int regdump_len32 = 0;
18453
18454
18455     /* Calculate the total preset regs length */
18456     for (preset_idx = 1; preset_idx <= DUMP_MAX_PRESETS; preset_idx++) {
18457         regdump_len32 += bxe_get_preset_regs_len(sc, preset_idx);
18458     }
18459
18460     return regdump_len32;
18461 }
18462
18463 static const uint32_t *
18464 __bxe_get_page_addr_ar(struct bxe_softc *sc)
18465 {
18466     if (CHIP_IS_E2(sc))
18467         return page_vals_e2;
18468     else if (CHIP_IS_E3(sc))
18469         return page_vals_e3;
18470     else
18471         return NULL;
18472 }
18473
18474 static uint32_t
18475 __bxe_get_page_reg_num(struct bxe_softc *sc)
18476 {
18477     if (CHIP_IS_E2(sc))
18478         return PAGE_MODE_VALUES_E2;
18479     else if (CHIP_IS_E3(sc))
18480         return PAGE_MODE_VALUES_E3;
18481     else
18482         return 0;
18483 }
18484
18485 static const uint32_t *
18486 __bxe_get_page_write_ar(struct bxe_softc *sc)
18487 {
18488     if (CHIP_IS_E2(sc))
18489         return page_write_regs_e2;
18490     else if (CHIP_IS_E3(sc))
18491         return page_write_regs_e3;
18492     else
18493         return NULL;
18494 }
18495
18496 static uint32_t
18497 __bxe_get_page_write_num(struct bxe_softc *sc)
18498 {
18499     if (CHIP_IS_E2(sc))
18500         return PAGE_WRITE_REGS_E2;
18501     else if (CHIP_IS_E3(sc))
18502         return PAGE_WRITE_REGS_E3;
18503     else
18504         return 0;
18505 }
18506
18507 static const struct reg_addr *
18508 __bxe_get_page_read_ar(struct bxe_softc *sc)
18509 {
18510     if (CHIP_IS_E2(sc))
18511         return page_read_regs_e2;
18512     else if (CHIP_IS_E3(sc))
18513         return page_read_regs_e3;
18514     else
18515         return NULL;
18516 }
18517
18518 static uint32_t
18519 __bxe_get_page_read_num(struct bxe_softc *sc)
18520 {
18521     if (CHIP_IS_E2(sc))
18522         return PAGE_READ_REGS_E2;
18523     else if (CHIP_IS_E3(sc))
18524         return PAGE_READ_REGS_E3;
18525     else
18526         return 0;
18527 }
18528
18529 static bool
18530 bxe_is_reg_in_chip(struct bxe_softc *sc, const struct reg_addr *reg_info)
18531 {
18532     if (CHIP_IS_E1(sc))
18533         return IS_E1_REG(reg_info->chips);
18534     else if (CHIP_IS_E1H(sc))
18535         return IS_E1H_REG(reg_info->chips);
18536     else if (CHIP_IS_E2(sc))
18537         return IS_E2_REG(reg_info->chips);
18538     else if (CHIP_IS_E3A0(sc))
18539         return IS_E3A0_REG(reg_info->chips);
18540     else if (CHIP_IS_E3B0(sc))
18541         return IS_E3B0_REG(reg_info->chips);
18542     else
18543         return 0;
18544 }
18545
18546 static bool
18547 bxe_is_wreg_in_chip(struct bxe_softc *sc, const struct wreg_addr *wreg_info)
18548 {
18549     if (CHIP_IS_E1(sc))
18550         return IS_E1_REG(wreg_info->chips);
18551     else if (CHIP_IS_E1H(sc))
18552         return IS_E1H_REG(wreg_info->chips);
18553     else if (CHIP_IS_E2(sc))
18554         return IS_E2_REG(wreg_info->chips);
18555     else if (CHIP_IS_E3A0(sc))
18556         return IS_E3A0_REG(wreg_info->chips);
18557     else if (CHIP_IS_E3B0(sc))
18558         return IS_E3B0_REG(wreg_info->chips);
18559     else
18560         return 0;
18561 }
18562
18563 /**
18564  * bxe_read_pages_regs - read "paged" registers
18565  *
18566  * @bp          device handle
18567  * @p           output buffer
18568  *
18569  * Reads "paged" memories: memories that may only be read by first writing to a
18570  * specific address ("write address") and then reading from a specific address
18571  * ("read address"). There may be more than one write address per "page" and
18572  * more than one read address per write address.
18573  */
18574 static void
18575 bxe_read_pages_regs(struct bxe_softc *sc, uint32_t *p, uint32_t preset)
18576 {
18577     uint32_t i, j, k, n;
18578
18579     /* addresses of the paged registers */
18580     const uint32_t *page_addr = __bxe_get_page_addr_ar(sc);
18581     /* number of paged registers */
18582     int num_pages = __bxe_get_page_reg_num(sc);
18583     /* write addresses */
18584     const uint32_t *write_addr = __bxe_get_page_write_ar(sc);
18585     /* number of write addresses */
18586     int write_num = __bxe_get_page_write_num(sc);
18587     /* read addresses info */
18588     const struct reg_addr *read_addr = __bxe_get_page_read_ar(sc);
18589     /* number of read addresses */
18590     int read_num = __bxe_get_page_read_num(sc);
18591     uint32_t addr, size;
18592
18593     for (i = 0; i < num_pages; i++) {
18594         for (j = 0; j < write_num; j++) {
18595             REG_WR(sc, write_addr[j], page_addr[i]);
18596
18597             for (k = 0; k < read_num; k++) {
18598                 if (IS_REG_IN_PRESET(read_addr[k].presets, preset)) {
18599                     size = read_addr[k].size;
18600                     for (n = 0; n < size; n++) {
18601                         addr = read_addr[k].addr + n*4;
18602                         *p++ = REG_RD(sc, addr);
18603                     }
18604                 }
18605             }
18606         }
18607     }
18608     return;
18609 }
18610
18611
18612 static int
18613 bxe_get_preset_regs(struct bxe_softc *sc, uint32_t *p, uint32_t preset)
18614 {
18615     uint32_t i, j, addr;
18616     const struct wreg_addr *wreg_addr_p = NULL;
18617
18618     if (CHIP_IS_E1(sc))
18619         wreg_addr_p = &wreg_addr_e1;
18620     else if (CHIP_IS_E1H(sc))
18621         wreg_addr_p = &wreg_addr_e1h;
18622     else if (CHIP_IS_E2(sc))
18623         wreg_addr_p = &wreg_addr_e2;
18624     else if (CHIP_IS_E3A0(sc))
18625         wreg_addr_p = &wreg_addr_e3;
18626     else if (CHIP_IS_E3B0(sc))
18627         wreg_addr_p = &wreg_addr_e3b0;
18628     else
18629         return (-1);
18630
18631     /* Read the idle_chk registers */
18632     for (i = 0; i < IDLE_REGS_COUNT; i++) {
18633         if (bxe_is_reg_in_chip(sc, &idle_reg_addrs[i]) &&
18634             IS_REG_IN_PRESET(idle_reg_addrs[i].presets, preset)) {
18635             for (j = 0; j < idle_reg_addrs[i].size; j++)
18636                 *p++ = REG_RD(sc, idle_reg_addrs[i].addr + j*4);
18637         }
18638     }
18639
18640     /* Read the regular registers */
18641     for (i = 0; i < REGS_COUNT; i++) {
18642         if (bxe_is_reg_in_chip(sc, &reg_addrs[i]) &&
18643             IS_REG_IN_PRESET(reg_addrs[i].presets, preset)) {
18644             for (j = 0; j < reg_addrs[i].size; j++)
18645                 *p++ = REG_RD(sc, reg_addrs[i].addr + j*4);
18646         }
18647     }
18648
18649     /* Read the CAM registers */
18650     if (bxe_is_wreg_in_chip(sc, wreg_addr_p) &&
18651         IS_REG_IN_PRESET(wreg_addr_p->presets, preset)) {
18652         for (i = 0; i < wreg_addr_p->size; i++) {
18653             *p++ = REG_RD(sc, wreg_addr_p->addr + i*4);
18654
18655             /* In case of wreg_addr register, read additional
18656                registers from read_regs array
18657              */
18658             for (j = 0; j < wreg_addr_p->read_regs_count; j++) {
18659                 addr = *(wreg_addr_p->read_regs);
18660                 *p++ = REG_RD(sc, addr + j*4);
18661             }
18662         }
18663     }
18664
18665     /* Paged registers are supported in E2 & E3 only */
18666     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
18667         /* Read "paged" registers */
18668         bxe_read_pages_regs(sc, p, preset);
18669     }
18670
18671     return 0;
18672 }
18673
18674 static int
18675 bxe_grc_dump(struct bxe_softc *sc)
18676 {
18677     int rval = 0;
18678     uint32_t preset_idx;
18679     uint8_t *buf;
18680     uint32_t size;
18681     struct  dump_header *d_hdr;
18682
18683     if (sc->grcdump_done)
18684         return (rval);
18685
18686     ecore_disable_blocks_parity(sc);
18687
18688     buf = sc->grc_dump;
18689     d_hdr = sc->grc_dump;
18690
18691     d_hdr->header_size = (sizeof(struct  dump_header) >> 2) - 1;
18692     d_hdr->version = BNX2X_DUMP_VERSION;
18693     d_hdr->preset = DUMP_ALL_PRESETS;
18694
18695     if (CHIP_IS_E1(sc)) {
18696         d_hdr->dump_meta_data = DUMP_CHIP_E1;
18697     } else if (CHIP_IS_E1H(sc)) {
18698         d_hdr->dump_meta_data = DUMP_CHIP_E1H;
18699     } else if (CHIP_IS_E2(sc)) {
18700         d_hdr->dump_meta_data = DUMP_CHIP_E2 |
18701                 (BXE_PATH(sc) ? DUMP_PATH_1 : DUMP_PATH_0);
18702     } else if (CHIP_IS_E3A0(sc)) {
18703         d_hdr->dump_meta_data = DUMP_CHIP_E3A0 |
18704                 (BXE_PATH(sc) ? DUMP_PATH_1 : DUMP_PATH_0);
18705     } else if (CHIP_IS_E3B0(sc)) {
18706         d_hdr->dump_meta_data = DUMP_CHIP_E3B0 |
18707                 (BXE_PATH(sc) ? DUMP_PATH_1 : DUMP_PATH_0);
18708     }
18709
18710     buf += sizeof(struct  dump_header);
18711
18712     for (preset_idx = 1; preset_idx <= DUMP_MAX_PRESETS; preset_idx++) {
18713
18714         /* Skip presets with IOR */
18715         if ((preset_idx == 2) || (preset_idx == 5) || (preset_idx == 8) ||
18716             (preset_idx == 11))
18717             continue;
18718
18719         rval = bxe_get_preset_regs(sc, sc->grc_dump, preset_idx);
18720
18721         if (rval)
18722             break;
18723
18724         size = bxe_get_preset_regs_len(sc, preset_idx) * (sizeof (uint32_t));
18725
18726         buf += size;
18727     }
18728
18729     ecore_clear_blocks_parity(sc);
18730     ecore_enable_blocks_parity(sc);
18731
18732     sc->grcdump_done = 1;
18733     return(rval);
18734 }
18735
18736 static int
18737 bxe_add_cdev(struct bxe_softc *sc)
18738 {
18739     int grc_dump_size;
18740
18741     grc_dump_size = (bxe_get_total_regs_len32(sc) * sizeof(uint32_t)) +
18742                                 sizeof(struct  dump_header);
18743
18744     sc->grc_dump = malloc(grc_dump_size, M_DEVBUF, M_NOWAIT);
18745
18746     if (sc->grc_dump == NULL)
18747         return (-1);
18748
18749     sc->ioctl_dev = make_dev(&bxe_cdevsw,
18750                             sc->ifnet->if_dunit,
18751                             UID_ROOT,
18752                             GID_WHEEL,
18753                             0600,
18754                             "%s",
18755                             if_name(sc->ifnet));
18756
18757     if (sc->ioctl_dev == NULL) {
18758
18759         free(sc->grc_dump, M_DEVBUF);
18760
18761         return (-1);
18762     }
18763
18764     sc->ioctl_dev->si_drv1 = sc;
18765
18766     return (0);
18767 }
18768
18769 static void
18770 bxe_del_cdev(struct bxe_softc *sc)
18771 {
18772     if (sc->ioctl_dev != NULL)
18773         destroy_dev(sc->ioctl_dev);
18774
18775     if (sc->grc_dump == NULL)
18776         free(sc->grc_dump, M_DEVBUF);
18777
18778     return;
18779 }
18780
18781 static int
18782 bxe_eioctl(struct cdev *dev, u_long cmd, caddr_t data, int fflag,
18783         struct thread *td)
18784 {
18785     struct bxe_softc    *sc;
18786     int                 rval = 0;
18787     device_t            pci_dev;
18788     bxe_grcdump_t       *dump = NULL;
18789     int grc_dump_size;
18790
18791     if ((sc = (struct bxe_softc *)dev->si_drv1) == NULL)
18792         return ENXIO;
18793
18794     pci_dev= sc->dev;
18795
18796     dump = (bxe_grcdump_t *)data;
18797
18798     switch(cmd) {
18799
18800         case BXE_GRC_DUMP_SIZE:
18801             dump->pci_func = sc->pcie_func;
18802             dump->grcdump_size = (bxe_get_total_regs_len32(sc) * sizeof(uint32_t)) +
18803                                         sizeof(struct  dump_header);
18804             break;
18805
18806         case BXE_GRC_DUMP:
18807
18808             grc_dump_size = (bxe_get_total_regs_len32(sc) * sizeof(uint32_t)) +
18809                                 sizeof(struct  dump_header);
18810
18811             if ((sc->grc_dump == NULL) || (dump->grcdump == NULL) ||
18812                 (dump->grcdump_size < grc_dump_size) || (!sc->grcdump_done)) {
18813                 rval = EINVAL;
18814                 break;
18815             }
18816             dump->grcdump_dwords = grc_dump_size >> 2;
18817             rval = copyout(sc->grc_dump, dump->grcdump, grc_dump_size);
18818             sc->grcdump_done = 0;
18819
18820             break;
18821
18822         default:
18823             break;
18824     }
18825
18826     return (rval);
18827 }